KR102554398B1 - 게이트 구동회로와 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명은 게이트 구동회로와 이를 이용한 표시장치에 관한 것으로, 공유 Q 노드와 공유 QB 노드를 충방전하는 제어부; 제1 개별 Q 노드에 연결된 게이트, 제1 클럭이 입력되는 제1 전극, 및 제1 출력 노드에 연결된 제2 전극을 포함한 제1 풀업 트랜지스터; 제2 개별 Q 노드에 연결된 게이트, 제2 클럭이 입력되는 제1 전극, 및 제2 출력 노드에 연결된 제2 전극을 포함한 제2 풀업 트랜지스터; 제1 전압이 인가되는 게이트, 상기 공유 Q 노드에 연결된 제1 전극, 및 상기 제1 개별 Q 노드에 연결된 제2 전극을 포함한 제1 전압 전달 트랜지스터; 및 상기 제1 전압이 인가되는 게이트, 상기 공유 Q 노드에 연결된 제1 전극, 및 상기 제2 개별 Q 노드에 연결된 제2 전극을 포함한 제2 전압 전달 트랜지스터를 포함한다.

Description

게이트 구동회로와 이를 이용한 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE USING THE GATE DRIVING CIRCUIT}
본 발명은 시프트 레지스터(shift register)를 이용하여 출력 신호를 시프트하는 게이트 구동회로와 이를 이용한 표시장치에 관한 것이다.
평판 표시장치(Flat Panel Display, FPD)의 구동회로는 데이터 신호를 데이터 라인들에 공급하는 데이터 구동회로, 게이트 신호(또는 스캔 신호)를 게이트 라인들(또는 스캔 라인들)에 공급하는 게이트 구동회로 등을 포함한다. 게이트 구동회로는 화면을 구성하는 픽셀 어레이의 회로 소자들과 함께 동일 기판 상에 직접 형성될 수 있다.
픽셀 어레이의 회로 소자들은 픽셀 어레이의 데이터 라인들과 게이트 라인들에 의해 매트릭스 형태로 정의된 픽셀들 각각에 형성된 픽셀 회로를 구성한다. 픽셀 어레이의 회로 소자들과 게이트 구동회로 각각은 다수의 트랜지스터들을 포함한다. 이하에서, 픽셀 어레이의 회로 소자들과 함께 표시패널의 기판 상에 직접 형성되는 게이트 구동회로를 “GIP 회로”로 칭하기로 한다.
평판 표시장치는 대부분 순차 주사(progressive scan) 방법으로 데이터를 픽셀들에 기입한다. 순차 주사 방법은 1 프레임 기간(frame period)의 버티컬 액티브(vertical active) 구간 동안 픽셀 어레이의 모든 라인들에 순차적으로 입력 영상의 픽셀 데이터를 기입한다. 예를 들어, 제1 라인의 픽셀들에 픽셀 데이터를 동시에 기입한 후에, 제2 라인의 픽셀들에 픽셀 데이터를 동시에 기입한 다음, 제3 라인의 픽셀들에 데이터를 동시에 기입한다. 이와 같은 방법으로 표시패널의 모든 라인들의 픽셀들에 픽셀 데이터가 순차적으로 기입된다. 이러한 순차 주사 방법을 구현하기 위하여 GIP 회로는 시프트 레지스터(shift register)를 이용하여 출력 신호를 시프트(shift)하여 게이트 라인들에 게이트 신호를 순차적으로 공급한다. 여기서, 출력 신호는 게이트 신호 또는 스캔 신호로 해석될 수 있다.
표시패널의 베젤 영역에 배치되는 GIP 회로는 시프트 레지스터를 포함하고, 시프트 레지스터를 제어하기 위한 스타트 펄스, 클럭 등이 전송되는 많은 배선들이 필요하다. GIP 회로는 표시패널의 기판 상에서 영상이 표시되는 픽셀 어레이 밖의 베젤 영역(Bezel area)에 배치된다. GIP 회로가 커지면 표시패널 상에서 베젤 영역이 커지기 때문에 네로우 베젤(narrow bezel)을 구현할 수 없다.
따라서, 본 발명은 표시패널의 베젤을 최소화할 수 있는 게이트 구동회로와 이를 이용한 표시장치를 제공한다.
본 발명의 게이트 구동회로는 공유 Q 노드와 공유 QB 노드를 충방전하는 제어부; 제1 개별 Q 노드에 연결된 게이트, 제1 클럭이 입력되는 제1 전극, 및 제1 출력 노드에 연결된 제2 전극을 포함한 제1 풀업 트랜지스터; 제2 개별 Q 노드에 연결된 게이트, 제2 클럭이 입력되는 제1 전극, 및 제2 출력 노드에 연결된 제2 전극을 포함한 제2 풀업 트랜지스터; 제1 전압이 인가되는 게이트, 상기 공유 Q 노드에 연결된 제1 전극, 및 상기 제1 개별 Q 노드에 연결된 제2 전극을 포함한 제1 전압 전달 트랜지스터; 및 상기 제1 전압이 인가되는 게이트, 상기 공유 Q 노드에 연결된 제1 전극, 및 상기 제2 개별 Q 노드에 연결된 제2 전극을 포함한 제2 전압 전달 트랜지스터를 포함한다.
상기 제1 클럭과 상기 제2 클럭 각각이 상기 제1 전압과 제2 전압 사이에서 스윙하고, 상기 제1 클럭의 제1 전압 구간과 상기 제2 클럭의 제1 전압 구간이 중첩될 수 있다. 상기 제1 클럭의 전압이 상기 제2 전압으로부터 상기 제1 전압으로 상승할 때 상기 제1 개별 Q 노드의 전압이 상기 제1 전압으로부터 상기 제1 전압 보다 높은 제3 전압으로 상승하고, 상기 제2 클럭의 전압이 상기 제2 전압으로부터 상기 제1 전압으로 상승할 때 상기 제2 개별 Q 노드의 전압이 상기 제1 전압으로부터 상기 제3 전압으로 상승할 수 있다.
본 발명의 표시장치는 상기 게이트 구동회로를 구비한다.
본 발명의 게이트 구동회로는 전압 전달부를 통해 하나의 제어부를 다수의 버퍼들에 연결하여 제어부의 회로 크기와 제어부에 연결되는 배선 개수를 현저히 줄일 수 이다. 그 결과, 본 발명은 표시장치의 베젤 크기를 최소화할 수 있다.
본 발명은 전압 전달부를 구성하는 트랜지스터들의 게이트에 인가되는 직류 전원을 교대로 온/오프 제어함으로써 전압 전달부의 트랜지스터에 가해지는 직류 게이트 바이어스 스트레스를 완화하여 전압 전달부의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 게이트 구동회로의 시프트 레지스터를 개략적으로 보여 주는 도면이다.
도 3은 시프트 레지스터의 한 스테이지 구성을 보여 주는 도면이다.
도 4 및 도 5는 하나의 제어부에 네 개의 버퍼들이 연결된 예를 보여 주는 회로도들이다.
도 6은 제1 스테이지의 구동 파형을 보여 주는 파형도이다.
도 7은 제어부의 일 예를 상세히 보여 주는 회로도이다.
도 8은 전압 전달부의 다른 예를 보여 주는 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 발명 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 특허청구범위는 필수 구성 요소를 중심으로 기재되기 때문에 특허청구범위의 구성 요소 명칭 앞에 붙은 서수와 실시예의 구성 요소 명칭 앞에 붙은 서수가 일치되지 않을 수 있다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명의 게이트 구동회로와 픽셀 회로 각각은 다수의 트랜지스터들을 포함한다. 트랜지스터는 MOSFET(Metal-Oxide-Semiconductor FET) 구조의 TFT(Thin film transistor)로 구현될 수 있으며, 산화물 반도체를 포함한 Oxide TFT 또는 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT일 수 있다. Oxide TFT는 n 채널 TFT(NMOS)로 구현되고, LTPS TFT는 p 채널 TFT(PMOS)로 구현될 수 있다. GIP 회로와 픽셀 회로 각각에서 n 채널 TFT(NMOS)와 p 채널 TFT(PMOS)가 모두 형성될 수 있다.
MOSFET는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. MOSFET 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 MOSFET에서 캐리어가 외부로 나가는 전극이다. MOSFET에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 TFT(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 TFT(NMOS)에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 TFT(PMOS)에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. TFT의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, TFT의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 TFT의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
GIP 회로로부터 출력되는 게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 전계발광 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 본 발명의 기술적 사상은 유기발광 표시장치에 한정되지 않는다는 것에 주의하여야 한다. 예를 들어, 본 발명은 게이트 구동회로가 필요한 디지털 평판 표시장치 예를 들어, 액정표시장치(LCD) 또는 양자점 표시장치(QD)의 게이트 구동회로에도 큰 변경 없이 적용될 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널 구동회로를 포함한다.
표시패널(100)은 입력 영상의 픽셀 데이터를 표시하는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)의 픽셀들에 입력 영상의 픽셀 데이터가 표시된다. 픽셀 어레이 (AA)는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 픽셀들의 배치 형태는 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 다양하게 형성될 수 있다.
픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀(101)들 각각은 픽셀 회로를 포함한다. 픽셀 회로는 전계발광 표시장치의 경우에 발광 소자, 다수의 TFT들, 및 커패시터를 포함한다. 픽셀 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다. 도 1에서 원 안에 표시된 "D1 ~ D3"은 데이터 라인들이고, "Gn-2 ~ Gn"은 게이트 라인들이다.
표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
표시패널 구동회로는 데이터 구동부(110)와 GIP 회로(120)를 구비한다. 표시패널 구동회로는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 입력 영상의 데이터를 표시패널(100)의 픽셀들에 기입한다.
데이터 구동부(110)는 매 프레임 마다 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 픽셀 데이터인 디지털 데이터(V-DATA)를 감마 보상 전압으로 변환하여 데이터 신호를 출력한다. 데이터 구동부(110)는 데이터 신호의 전압(이하, “데이터 전압”)을 데이터 라인들(DL)에 공급한다. 데이터 구동부(110)는 디지털 데이터(V-DATA)를 감마 보상 전압으로 변환하는 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 데이터 전압을 출력한다.
유기발광 표시장치에 있어서, 서브 픽셀들(101) 각각은 발광 소자인 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 구동하는 구동 소자를 포함한다. 구동 소자는 트랜지스터로 구현된다. 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 하지만 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 차이가 있을 수 있고 디스플레이 구동 시간의 경과에 따라 변할 수 있다. 이러한 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기발광 표시장치에 내부 보상 회로 또는 외부 보상 회로가 적용될 수 있다. 내부 보상 회로는 구동 소자의 전기적 특성에 따라 변하는 구동 소자의 문턱 전압(Vth)을 샘플링하고 그 문턱 전압(Vth) 만큼 데이터 전압을 보상한다. 외부 보상 회로는 구동 소자의 전기적 특성에 따라 변하는 픽셀의 전압을 센싱하고, 센싱된 전압을 바탕으로 외부 회로에서 입력 영상의 픽셀 데이터를 변조함으로써 픽셀들 간 구동 소자의 전기적 특성 편차를 보상한다.
외부 보상 회로는 센싱 회로를 이용하여 센싱 모드에서 구동 소자의 문턱 전압을 센싱하여 서브 픽셀들 간 문턱 전압의 편차나 경시 변화에 따라 보상값을 선택하여 구동 소자의 문턱 전압 편차나 경시 변화를 보상할 수 있다. 센싱 모드는 제품 출하전과 제품 출하 후로 나뉘어질 수 있다. 센싱 회로는 서브 픽셀들(101) 각각에 연결된 기준 전압 라인(또는 센싱 라인), 기준 전압 라인으로부터의 전류를 전압으로 변환하는 적분기, 적분기의 출력 전압을 디지털 데이터(S-DATA)로 변환하는 아날로그-디지털 변환기(Analog to Digital Convertor, 이하 “ADC”라 함) 등을 포함할 수 있다. 타이밍 콘트롤러(130)는 ADC로부터 수신된 데이터에 따라 보상값을 선택하고 선택된 보상값을 픽셀 데이터에 가산하여 구동 소자의 문턱 전압이 보상된 픽셀 데이터를 데이터 구동부(110)로 전송할 수 있다. 센싱 회로의 적분기와 ADC는 데이터 구동부(110)의 IC(Integrated Circuit) 내에 집적될 수 있다. 도 1은 외부 보상 회로가 적용된 표시장치를 예시한 것으로, 본 발명은 이에 한정되지 않는다.
GIP 회로(120)는 표시패널(100)에서 영상이 표시되는 않는 베젤 영역(BZ)에 형성될 수 있다. GIP 회로(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 출력하여 게이트 라인들(GL)을 통해 데이터 전압이 충전되는 픽셀들을 선택한다. GIP 회로(120)는 시프트 레지스터를 이용하여 게이트 신호를 출력하고 그 게이트 신호를 시프트한다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 픽셀 데이터와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 콘트롤러(130)에 수시되는 입력 영상의 픽셀 데이터는 디지털 데이터이다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다.
호스트 시스템은 TV(Television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 모바일 기기, 웨어러블 기기 중 어느 하나일 수 있다. 모바일 기기와 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130), 레벨 시프터(Level shifter, 140) 등은 하나의 드라이브 IC에 집적될 수 있다.
타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.
타이밍 콘트롤러(130)는 저속 구동 모드에서 표시패널 구동회로(110, 120)의 구동 주파수를 낮출 수 있다. 예를 들어, 타이밍 콘트롤러(130)는 초(sec) 당 픽셀들에 데이터가 1회 기입되도록 표시패널 구동회로의 구동 주파수를 1 Hz 수준으로 낮출 수 있다. 저속 구동 모드의 주파수는 1 Hz에 한정되지 않는다. 따라서, 표시패널(100)의 픽셀들은 저속 구동 모드에서 대부분의 시간 동안 새로운 데이터 전압을 충전하지 않고 이미 충전된 데이터 전압을 유지할 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호를 바탕으로 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC), 및 GIP 회로(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)를 발생한다.
레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어 신호(GDC)의 하이 레벨 전압(high level voltage)을 게이트 온 전압으로 변환하고, 게이트 타이밍 제어 신호(GDC)의 로우 레벨 전압(low level voltage)을 게이트 오프 전압로 변환하여 GIP 회로(120)에 공급한다. n 채널 TFT(NMOS)의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 TFT(PMOS)의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다. 이하에서, 고전위 전원 전압(Vdd)은 게이트 온 전압으로 해석될 수 있다. 저전위 전원 전압(Vss)은 고전위 전원 전압(Vdd) 보다 낮은 전압으로 설정될 수 있다. 저전위 전원 전압(Vss)은 게이트 오프 전압으로 해석될 수 있다.
게이트 타이밍 제어신호(GDC)는 스타트 펄스(Gate Start Pulse, VST), 클럭(Gate Shift Clock, CLK) 등을 포함한다. 스타트 펄스(VST)는 매 프레임 기간마다 프레임 기간의 초기에 1회 발생되어 GIP 회로(120)에 입력된다. 스타트 펄스(VST)는 매 프레임 기간 마다 GIP 회로(120)의 스타트 타이밍을 제어한다. 클럭(CLK)은 GIP 회로(120)로부터 출력되는 게이트 신호의 시프트 타이밍(shift timing)을 제어한다.
도 2는 GIP 회로(120)의 시프트 레지스터를 개략적으로 보여 주는 도면이다. 도 2에 도시된 바와 같이, GIP 회로(120)의 시프트 레지스터는 배선들을 통해 종속적으로 연결된 스테이지들(SR(n-1)~SR(n+2))을 포함한다. 시프트 레지스터는 스타트 펄스(VST) 또는 이전 스테이지로부터 수신된 캐리 신호(CAR)를 입력 받고 클럭 타이밍에 맞추어 출력 신호(OUT(n-1))~OUT(n+2))를 발생한다.
스테이지들(SR(n-1)~SR(n+2)) 각각은 도 3에 도시된 바와 같이 입력 신호에 따라 공유 Q 노드(Q)와 공유 QB 노드(QB)를 충방전하는 제어부(30), 개별 Q 노드들(Q'1, Q'2)에 연결된 다수의 버퍼들(Buffer, BUF)(32), 및 제어부(30)와 버퍼들(32) 사이에 연결되어 공유 Q 노드(Q)를 개별 Q 노드들(Q'1, Q'2)에 연결하여 공유 Q 노드 전압을 개별 노드들(Q'1, Q'2)에 공급하는 전압 전달부(34)를 포함한다.
제어부(30)의 입력 단자는 세트 단자(SET)와 리셋 단자(RST)를 포함한다. 제어부(30)는 세트 단자(SET)와 리셋 단자(RST)로부터의 입력 신호에 응답하여 공유 Q 노드(Q)와 공유 QB 노드(QB)를 충방전한다. 스타트 펄스(VST) 또는 캐리신호(CAR)는 세트 단자(SET)에 입력되어 공유 Q 노드(Q)를 충전시킨다. 제어부(30)에 의해 공유 QB 노드(QB)는 공유 Q 노드(Q)의 전압과 반전된 전압으로 충방전된다. 다음 스테이지의 출력 신호나 리셋 신호는 리셋 단자(RST)에 입력되어 공유 Q 노드(Q)를 방전시키고 공유 QB 노드(QB)를 충전시킨다. 제어부(30)에는 클럭이 입력될 수 있다.
버퍼(32)는 개별 Q 노드(Q'1, Q'2)의 전압에 따라 구동되어 출력 신호(OUT(n), OUT(n+1))의 전압을 게이트 온 전압으로 충전시키는 풀업 트랜지스터(Tup)와, 공유 QB 노드(QB)의 전압에 따라 출력 신호(OUT(n), OUT(n+1))의 전압을 게이트 오프 전압으로 방전시키는 풀다운 트랜지스터(Tdn)를 포함한다.
전압 전달부(34)는 공유 Q 노드(Q)의 전압이 Vdd로 충전될 때 개별 Q 노드들(Q'1, Q'2)의 전압을 Vdd로 충전하고, 공유 Q 노드(Q)의 전압이 Vss로 방전될 때 공유 Q 노드(Q)와 개별 Q 노드(Q'1, Q'2)를 분리한다.
GIP 회로(120)의 시프트레지스터에서 하나의 스테이지는 전압 전달부(34)를 통해 하나의 제어부(30)에 연결된 N(N은 2 이상의 양의 정수) 개의 버퍼들(32)을 포함한다.
버퍼들(32) 각각은 풀업 트랜지스터(Tup)를 포함한다. 제1 풀업 트랜지스터는 제1 개별 Q 노드(Q'1)에 연결되어 제1 개별 Q 노드(Q'1)의 전압이 공유 Q 노드(Q)의 전압(Vdd) 보다 높은 전압(2Vdd)으로 부스트(boost)될 때 턴-온되어 제1 출력 노드의 전압을 충전한다. 제2 풀업 트랜지스터는 제2 개별 Q 노드(Q'2)에 연결되어 제2 개별 Q 노드(Q'2)의 전압이 공유 Q 노드(Q)의 전압(Vdd) 보다 높은 전압(2VDD)으로 부스트될 때 턴-온되어 제2 출력 노드의 전압을 충전한다. 전압 전달부(34)는 공유 Q 노드(Q)의 전압을 제1 및 제2 개별 Q 노드들(Q'1, Q'2)에 동시에 공급한다.
도 4 및 도 5는 하나의 제어부에 네 개의 버퍼들이 연결된 예를 보여 주는 도면들이다. 도 4에서 “BUF1~BUF8”은 개별 Q 노드들에 1:1로 연결된 버퍼들을 나타낸다.
도 4 및 도 5를 참조하면, 시프트 레지스터는 제1 및 제2 배선들(41, 42)에 연결된 제1 및 제2 스테이지들(SR1, SR2)을 포함한다. 제1 배선(41)은 제어부들(301, 302)의 세트 단자(SET)에 연결될 수 있다. 제2 배선(42)은 제어부들(301, 302)의 리셋 단자(RST)에 연결될 수 있다. 제1 및 제2 배선(41, 42)의 개수는 제어부들(301, 302)의 개수가 많을수록 증가한다. 본 발명의 게이트 구동회로는 하나의 스테이지(SR1, SR2)로부터 다수의 출력 신호들(OUT1 ~ OUT8)이 출력되기 때문에 제어부들(301, 302)의 개수가 감소된다. 그 결과, 본 발명은 GIP 회로(120)에서 제어부들(301, 302)의 회로 크기와 배선 수가 감소되기 때문에 표시패널(100)의 베젤(BZ) 크기를 최소화할 수 있다.
제1 스테이지(SR1)는 제1 제어부(301), 제1 전압 전달부(341), 및 제1 전압 전달부(341)에 연결된 제1 버퍼 그룹을 포함한다. 제1 버퍼 그룹은 다수의 버퍼들(321 ~ 324)을 포함한다. 도 4 및 도 5에서 네 개의 버퍼들이 하나의 하나의 버퍼 그룹을 구성하는 예가 도시되어 있으나 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 예컨대, 하나의 버퍼 그룹은 개별 Q 노드들에 독립적으로 연결되어 전압 전달부를 통해 공유 Q 노드에 공통으로 연결된 둘 이상의 버퍼들을 포함할 수 있다.
제1 전압 전달부(341)는 제1 제어부(301)의 공유 Q 노드(Q1)와 다수의 개별 Q 노드들(Q'1~Q'4) 사이에 연결된 다수의 트랜지스터들(M1~M4)을 포함한다.
제1 트랜지스터(M1)는 게이트-소스간 전압(Vgs)이 자신의 문턱 전압 보다 높을 때 턴-온되어 공유 Q 노드(Q1)를 제1 개별 Q 노드(Q'1)에 연결한다. 제1 트랜지스터(M1)가 턴-온될 때 공유 Q 노드(Q1)의 전압이 제1 개별 Q 노드(Q'1)에 공급된다. 제1 트랜지스터(M1)는 Vdd 배선에 연결된 게이트, 공유 Q 노드(Q1)에 연결된 제1 전극, 및 제1 개별 Q 노드(Q'1)에 연결된 제2 전극을 포함한다. Vdd 배선에 Vdd가 인가된다. 제1 트랜지스터(M1)는 게이트에 인가되는 Vdd에 응답하여 턴-온되고 Vdd가 인가되는 동안 온 상태를 유지한다.
제2 트랜지스터(M2)는 게이트-소스간 전압(Vgs)이 자신의 문턱 전압 보다 높을 때 턴-온되어 공유 Q 노드(Q1)를 제2 개별 Q 노드(Q'2)에 연결한다. 제2 트랜지스터(M2)가 턴-온될 때 공유 Q 노드(Q1)의 전압이 제2 개별 Q 노드(Q'2)에 공급된다. 제2 트랜지스터(M2)는 Vdd 배선에 연결된 게이트, 공유 Q 노드(Q1)에 연결된 제1 전극, 및 제2 개별 Q 노드(Q'2)에 연결된 제2 전극을 포함한다. 제2 트랜지스터(M2)는 게이트에 인가되는 Vdd에 응답하여 턴-온되고 Vdd가 인가되는 동안 온 상태를 유지한다.
제3 트랜지스터(M3)는 자신의 게이트에 인가되는 Vdd에 응답하여 턴-온되어 공유 Q 노드(Q1)의 전압을 제3 개별 Q 노드(Q'3)에 공급한다. 제4 트랜지스터(M4)는 자신의 게이트에 인가되는 Vdd에 응답하여 턴-온되어 공유 Q 노드(Q1)의 전압을 제4 개별 Q 노드(Q'4)에 공급한다.
제1 버퍼(321)는 풀업 트랜지스터(MU1)와 풀다운 트랜지스터(MD1)를 포함한다.
풀업 트랜지스터(MU1)는 게이트-소스간 전압(Vgs)이 자신의 문턱 전압 보다 높을 때 턴-온되어 제1 클럭 배선을 제1 출력 노드(331)에 연결한다. 제1 클럭(CLK1)은 제1 클럭 배선에 입력된다. 클럭(CLK1~CLK8)은 시프트 레지스터의 시프트 클럭이다. 클럭(CLK1~CLK8)은 미리 설정된 위상차를 가지며 그 전압은 Vdd로 설정될 수 있다. 풀업 트랜지스터(MU1)는 제1 개별 Q 노드(Q'1)에 연결된 게이트, 제1 클럭 배선에 연결된 제1 전극, 및 제1 출력 노드(331)에 연결된 제2 전극을 포함한다.
풀다운 트랜지스터(MD1)는 게이트-소스간 전압(Vgs)이 자신의 문턱 전압 보다 높을 때 턴-온되어 제1 출력 노드(331)를 Vss 배선에 연결한다. Vss는 Vss 배선에 인가된다. 풀다운 트랜지스터(MD1)가 턴-온될 때 제1 출력 노드(331)의 전압은 Vss까지 방전된다. 풀다운 트랜지스터(MD1)는 공유 QB 노드(QB)에 연결된 게이트, 제1 출력 노드(331)에 연결된 제1 전극, 및 Vss 배선에 연결된 제2 전극을 포함한다.
제2 버퍼(322)는 풀업 트랜지스터(MU2)와 풀다운 트랜지스터(MD2)를 포함한다.
풀업 트랜지스터(MU2)는 게이트-소스간 전압(Vgs)이 자신의 문턱 전압 보다 높을 때 턴-온되어 제2 클럭 배선을 제2 출력 노드(332)에 연결한다. 제2 클럭(CLK2)은 제2 클럭 배선에 입력된다. 풀업 트랜지스터(MU2)는 제2 개별 Q 노드(Q'2)에 연결된 게이트, 제2 클럭 배선에 연결된 제1 전극, 및 제2 출력 노드(332)에 연결된 제2 전극을 포함한다.
풀다운 트랜지스터(MD2)는 게이트-소스간 전압(Vgs)이 자신의 문턱 전압 보다 높을 때 턴-온되어 제2 출력 노드(332)를 Vss 배선에 연결한다. 풀다운 트랜지스터(MD2)가 턴-온될 때 제2 출력 노드(332)의 전압은 Vss까지 방전된다. 풀다운 트랜지스터(MD2)는 공유 QB 노드(QB)에 연결된 게이트, 제2 출력 노드(332)에 연결된 제1 전극, 및 Vss 배선에 연결된 제2 전극을 포함한다.
제3 버퍼(323)는 풀업 트랜지스터(MU3)와 풀다운 트랜지스터(MD3)를 포함한다.
풀업 트랜지스터(MU3)는 게이트-소스간 전압(Vgs)이 자신의 문턱 전압 보다 높을 때 턴-온되어 제3 클럭 배선을 제3 출력 노드(333)에 연결한다. 제3 클럭(CLK3)은 제3 클럭 배선에 입력된다. 풀업 트랜지스터(MU3)는 제3 개별 Q 노드(Q'3)에 연결된 게이트, 제3 클럭 배선에 연결된 제1 전극, 및 제3 출력 노드(333)에 연결된 제2 전극을 포함한다.
풀다운 트랜지스터(MD3)는 게이트-소스간 전압(Vgs)이 자신의 문턱 전압 보다 높을 때 턴-온되어 제3 출력 노드(333)를 Vss 배선에 연결한다. 풀다운 트랜지스터(MD3)가 턴-온될 때 제3 출력 노드(333)의 전압은 Vss까지 방전된다. 풀다운 트랜지스터(MD3)는 공유 QB 노드(QB)에 연결된 게이트, 제3 출력 노드(333)에 연결된 제1 전극, 및 Vss 배선에 연결된 제2 전극을 포함한다.
제4 버퍼(324)는 풀업 트랜지스터(MU4)와 풀다운 트랜지스터(MD4)를 포함한다.
풀업 트랜지스터(MU4)는 게이트-소스간 전압(Vgs)이 자신의 문턱 전압 보다 높을 때 턴-온되어 제4 클럭 배선을 제4 출력 노드(334)에 연결한다. 제4 클럭(CLK4)은 제4 클럭 배선에 입력된다. 풀업 트랜지스터(MU4)는 제4 개별 Q 노드(Q'4)에 연결된 게이트, 제4 클럭 배선에 연결된 제1 전극, 및 제4 출력 노드(334)에 연결된 제2 전극을 포함한다.
풀다운 트랜지스터(MD4)는 게이트-소스간 전압(Vgs)이 자신의 문턱 전압 보다 높을 때 턴-온되어 제4 출력 노드(334)를 Vss 배선에 연결한다. 풀다운 트랜지스터(MD4)가 턴-온될 때 제4 출력 노드(334)의 전압은 Vss까지 방전된다. 풀다운 트랜지스터(MD4)는 공유 QB 노드(QB)에 연결된 게이트, 제4 출력 노드(334)에 연결된 제1 전극, 및 Vss 배선에 연결된 제2 전극을 포함한다.
제2 스테이지(SR2)는 제2 제어부(302), 제2 전압 전달부(342), 및 제2 전압 전달부(342)에 연결된 제2 버퍼 그룹을 포함한다. 제2 버퍼 그룹은 다수의 버퍼들(325 ~ 328)을 포함한다.
제2 전압 전달부(342)는 제2 제어부(302)의 공유 Q 노드(Q2)와 다수의 개별 Q 노드들(Q'5~Q'8) 사이에 연결된 다수의 트랜지스터들(M5~M8)을 포함한다. 제5 내지 제8 버퍼들(325~328) 각각은 풀업 트랜지스터(MU5~MU8)와 풀다운 트랜지스터(MD5~MD8)를 포함한다.
도 6에서 제1 스테이지(SR1)의 구동 파형을 보여 주는 파형도이다.
도 6을 참조하면, 제1 제어부(301)의 공유 Q 노드(Q)가 Vdd로 충전되면, 제1 전압 전달부(341)의 트랜지스터들(M1~M4)을 통해 제1 내지 제4 개별 Q 노드들(Q'1 ~ Q'4))의 전압이 Vdd로 동시에 충전된다.
제1 제어부(301)의 출력 노드들(331~334) 중 어느 하나 예컨대, 제3 출력 노드(331)로부터 출력되는 출력 신호가 제3 게이트 라인에 인가됨과 동시에 캐리 신호(CAR)로서 제2 제어부(301)의 세트 단자(SET)에 입력될 수 있다. 일반적인 게이트 구동회로의 경우에 모든 출력 노드들이 캐리 신호로서 다음 스테이지에 입력된다. 이에 비하여, 본 발명은 버퍼 그룹 내에서 하나의 출력 신호가 캐리 신호로서 다은 스테이지의 제어부에 입력될 수 있다. 한편, 버퍼 그룹의 출력 신호를 이용하지 않고 별도의 클럭을 캐리 신호로서 다음 스테이지의 제어부에 입력할 수 있다.
제1 제어부(301)의 공유 Q 노드(Q)가 Vdd로 충전되면, 제1 전압 전달부(341)의 트랜지스터들(M1~M4)을 통해 제1 내지 제4 개별 Q 노드들(Q'1 ~ Q'4))의 전압이 Vdd로 동시에 충전된다.
제1 내지 제8 클럭(CLK1~CLK8)의 위상이 도 6에 도시된 바와 같이 순차적으로 시프트될 수 있으나 이에 한정되지 않는다. 픽셀들의 구동 방법과 센싱 방법에 따라 게이트 신호의 출력 순서가 변경될 수 있다. 본 발명은 클럭들(CLK1~CLK8)의 위상을 변경하여 게이트 신호의 출력 순서를 변경할 수 있다.
공유 Q 노드(Q)가 Vdd로 충전되면 전압 전달부(341 342)의 트랜지스터들(M1~M8)을 통해 인가되는 전압으로 개별 Q 노드들(Q'1 ~ Q'8)의 전압이 Vdd로 충전된다. 이 때, 풀업 트랜지스터(MU1~MU8)의 제1 전극에 인가되는 전압이 클럭(CLK1~CLK8)의 Vdd로 입력되면 풀업 트랜지스터(MU1~MU8)의 게이트와 제1 전극 사이의 기생 커패시터를 통한 부트스트래핑(bootstrapping)으로 인하여 개별 Q 노드(Q'1~Q'8)의 전압이 2Vdd로 부스트(boost)되어 풀업 트랜지스터(MU1~MU8)가 턴-온(turn on)된다.
공유 Q 노드(Q)의 전압이 Vss로 방전되면 트랜지스터들(M1~M8)이 온 상태이므로 개별 Q' 노드들(Q'1 ~ Q'8)의 전압이 Vss로 방전되고 풀업 트랜지스터들(MU1~MU8)이 턴-오프(turn off)된다. 이 때 풀업 트랜지스터들(MU1~MU8)의 제1 전극에 Vdd가 입력되더라도, 개별 Q' 노드들(Q'1 ~ Q'8)의 전압이 Vss 상태를 유지하고 전압이 부스트되지 않기 때문에 풀업 트랜지스터들(MU1~MU8)이 오프 상태를 유지한다.
제1 트랜지스터(M1)는 공유 Q 노드(Q)의 전압을 제1 개별 Q 노드(Q'1)에 공급한다. 제1 개별 Q 노드(Q'1)는 풀업 트랜지스터(MU1)의 게이트에 연결된다. 제1 개별 Q 노드(Q'1)의 전압이 제1 트랜지스터(M1)를 통해 인가되는 전압으로 Vdd까지 상승되어 풀업 트랜지스터(MU1)의 게이트에 인가된다. 제1 클럭(CLK1)의 Vdd가 풀업 트랜지스터(MU1)의 제1 전극에 입력될 때, 부트스트래핑으로 인하여 제1 개별 Q 노드(Q'1)의 전압이 2Vdd로 상승되어 풀업 트랜지스터(MU1)가 턴-온된다. 풀업 트랜지스터(MU1)가 턴-온될 때 제1 클럭(CLK1)의 Vdd로 인하여 제1 출력 노드(331)가 Vdd로 충전된다. 제1 출력 노드(331)는 픽셀 어레이의 제1 게이트 라인에 연결된다. 따라서, 제1 출력 노드(331)가 Vdd로 충전될 때 제1 게이트 신호의 Vdd가 제1 게이트 라인에 인가된다. 공유 Q 노드(Q)의 전압이 Vss로 낮아지거나 제1 클럭 배선의 전압이 Vss로 낮아지면 풀업 트랜지스터(MU1)가 턴-오프되어 제1 클럭 배선과 제1 출력 노드(331)사이의 전류 패스가 차단된다.
도 6에 도시된 바와 같이 공유 Q 노드(Q)의 전압은 Vdd 이상 상승하지 않고 개별 Q 노드(Q'1~Q'8)의 전압은 클럭(CLK1~CLK8)의 Vdd가 풀업 트랜지스터(MU1~MU8)에 인가될 때 2Vdd로 상승한다. 공유 QB 노드(QB)의 전압은 공유 Q 노드(Q)와 반전된다.
제2 트랜지스터(M2)는 공유 Q 노드(Q)의 전압을 제1 개별 Q 노드(Q'1)에 공급한다. 제2 개별 Q 노드(Q'2)는 풀업 트랜지스터(MU2)의 게이트에 연결된다. 제2 개별 Q 노드(Q'2)의 전압이 제1 트랜지스터(M1)를 통해 인가되는 전압에 따라 Vdd까지 상승되어 풀업 트랜지스터(MU2)의 게이트에 인가된다. 제2 클럭(CLK2)의 전압 Vdd가 풀업 트랜지스터(MU2)의 제1 전극에 입력될 때, 부트스트래핑으로 인하여 제2 개별 Q 노드(Q'2)의 전압이 2Vdd로 부스트되어 풀업 트랜지스터(MU2)가 턴-온된다. 풀업 트랜지스터(MU2)가 턴-온될 때 제2 클럭(CLK2)의 Vdd로 인하여 제2 출력 노드(332)가 Vdd로 충전된다. 제2 출력 노드(332)는 픽셀 어레이의 제2 게이트 라인에 연결된다. 따라서, 제2 출력 노드(332)의 전압이 Vdd로 충전될 때 제2 게이트 신호의 Vdd가 제2 게이트 라인에 인가된다. 공유 Q 노드(Q)의 전압이 Vss로 낮아지거나 제2 클럭 배선의 전압이 Vss로 낮아지면 풀업 트랜지스터(MU2)가 턴-오프되어 제2 클럭 배선과 제2 출력 노드(332)사이의 전류 패스가 차단된다.
도 7은 제어부의 일 예를 상세히 보여 주는 회로도이다. 제어부는 도 7에 도시된 회로에 한정되지 않는다는 것에 주의하여야 한다. 예를 들어, 제어부(30)는 공지된 게이트 구동회로용 시프트 레지스터의 제어부 회로 구성으로 구현될 수 있다.
도 7을 참조하면, 제어부(30)는 제1 내지 제8 트랜지스터들(T1~T8)을 포함할 수 있다. 트랜지스터들(T1~T8)은 n 채널 TFT로 구현될 수 있다.
도 7을 참조하면, 제1 트랜지스터(T1)는 세트 단자(SET)로부터의 제1 입력 신호의 Vdd에 응답하여 턴-온되어 공유 Q 노드(Q)를 Vdd 배선에 연결한다. 제1 트랜지스터(T1)는 세트 단자(SET)에 연결된 게이트, Vdd 배선에 연결된 제1 전극, 및 공유 Q 노드(Q)에 연결된 제2 전극을 포함한다. 제1 입력 신호는 스타트 펄스(VST), 캐리 신호(CAR) 또는 별도의 클럭일 수 있다. 공유 Q 노드(Q)는 제1 트랜지스터(T1)를 통해 입력되는 전압으로 Vdd까지 충전된다.
제2 트랜지스터(T2)는 공유 QB 노드(QB)가 Vdd로 충전될 때 턴-온되어 공유 Q 노드(Q)를 Vss 배선에 연결한다. 제2 트랜지스터(T2)는 공유 QB 노드(QB)에 연결된 게이트, 공유 Q 노드(Q)에 연결된 제1 전극, 및 Vss 배선에 연결된 제2 전극을 포함한다. 제2 트랜지스터(T2)가 턴-온될 때 공유 QB 노드(QB)의 전압은 Vdd이고 공유 Q 노드(Q)는 Vss까지 방전된다.
제3 트랜지스터(T3)는 제1 입력 신호의 Vdd에 응답하여 턴-온되어 공유 QB 노드(QB)를 Vss 배선에 연결한다. 제3 트랜지스터(T3)는 세트 단자(SET)에 연결된 게이트, 공유 QB 노드(QB)에 연결된 제1 전극, 및 Vss 배선에 연결된 제2 전극을 포함한다. 제3 트랜지스터(T3)가 턴-온될 때 공유 QB 노드(QB)의 전압은 Vss까지 방전되고, 공유 Q 노드(Q)는 Vdd로 충전된다.
제4 트랜지스터(T4)는 Vdd 배선과 제6 트랜지스터(T6)의 게이트 사이에 연결된 다이오드로 동작한다. 제4 트랜지스터(T4)의 게이트와 제1 전극은 Vdd 배선에 연결되고, 제4 트랜지스터의 제2 전극은 제6 트랜지스터(T6)의 게이트와 제5 트랜지스터(T5)의 제1 전극에 연결된다. 제4 트랜지스터(T4)는 Vdd를 제6 트랜지스터(T6)의 게이트에 인가한다. 제5 트랜지스터(T5)가 오프 상태를 유지하는 동안, 제6 트랜지스터(T5)는 제4 트랜지스터(T4)를 통해 입력되는 Vdd에 따라 턴-온되어 공유 QB 노드(QB)에 Vdd를 공급한다.
제5 트랜지스터(T5)는 공유 Q 노드(Q)의 Vdd에 응답하여 턴-온되어 제6 트랜지스터(T6)의 게이트를 Vss 배선에 연결하여 제6 트랜지스터(T6)의 게이트 전압을 Vss 배선으로 방전하게 하여 제6 트랜지스터(T6)를 턴-오프시킨다. 제5 트랜지스터(T5)는 공유 Q 노드(Q)에 연결된 게이트, 제4 트랜지스터(T4)의 제2 전극과 제6 트랜지스터(T6)의 게이트에 연결된 제1 전극, 및 Vss 배선에 연결된 제2 전극을 포함한다.
제6 트랜지스터(T6)는 제5 트랜지스터(T5)가 오프 상태일 때 턴-온되어 Vdd 배선을 공유 QB 노드(QB)에 연결한다. 제6 트랜지스터(T6)가 턴-온될 때 공유 QB 노드(QB)가 Vdd로 충전된다. 제5 트랜지스터(T5)가 턴-온될 때 제6 트랜지스터(T6)가 턴-오프된다. 제6 트랜지스터(T6)는 제4 트랜지스터의 제2 전극과 제5 트랜지스터의 제1 전극에 연결된 게이트, Vdd 배선에 연결된 제1 전극, 및 공유 QB 노드(QB)에 연결된 제2 전극을 포함한다.
제7 트랜지스터(T7)는 공유 Q 노드(Q)의 Vdd에 응답하여 턴-온되어 공유 QB 노드(QB)를 Vss 배선에 연결한다. 제7 트랜지스터(T7)가 턴-온될 때, 공유 QB 노드(QB)의 전압은 Vss 까지 방전되고, 공유 Q 노드(Q)는 Vdd로 충전된다. 제7 트랜지스터(T7)는 공유 Q 노드(Q)에 연결된 게이트, 공유 QB 노드(QB)에 연결된 제1 전극, 및 Vss 배선에 연결된 제2 전극을 포함한다.
제8 트랜지스터(T8)는 리셋 단자(RST)로부터의 제2 입력 신호의 Vdd에 따라 턴-온되어 공유 Q 노드(Q)를 Vss 배선에 연결한다. 제8 트랜지스터(T8)가 턴-온될 때, 공유 Q 노드(Q)의 전압은 Vss 까지 방전되고, 공유 QB 노드(QB)는 Vdd로 충전된다. 제8 트랜지스터(T8)는 리셋 단자(RST)에 연결된 게이트, 공유 Q 노드(Q)에 연결된 제1 전극, 및 Vss 배선에 연결된 제2 전극을 포함한다.
전압 전달부(34)를 구성하는 트랜지스터들(M1~M8)의 게이트에 직류 전압(Vdd)이 장시간 인가될 수 있다. 이 경우, 트랜지스터의 직류 게이트 바이어스 스트레스(DC gate bias stress)가 증가하여 트랜지스터가 열화되어 문턱 전압이 시프트될 수 있다. 트랜지스터의 직류 게이트 바이어스 스트레스를 완화하기 위하여, 도 8에 도시된 바와 같이 개별 Q 노드들(Q'1~Q'8) 각각에 두 개의 트랜지스터들이 연결될 수 있다.
도 8을 참조하면, 공유 Q 노드(Q)와 제1 개별 Q 노드(Q'1) 사이에 제1-1 및 제1-2 트랜지스터들(M10, M1E)이 병렬로 연결될 수 있다. 제1-1 트랜지스터(M1O)와 제1-2 트랜지스터(M1E)는 교대로 인가되는 Vdd(VddO, VddE)에 따라 교대로 턴-온된다. 제1 트랜지스터(M10)의 게이트에 제1-1 Vdd(VddO)이 인가되고, 제2 트랜지스터(M1E)의 게이트에 제1-2 Vdd(VddE)가 인가될 수 있다.
제1-1 Vdd(VddO)는 소정의 제1 기간 동안 Vdd 레벨의 전압으로 제1-1 및 2-1 트랜지스터들(M1O, M2O)의 게이트에 인가되고, 제1-2 Vdd(VddO)는 소정의 제2 기간 동안 Vdd 레벨의 전압으로 제1-2 및 2-2 트랜지스터들(M1E, M2E)의 게이트에 인가된다. 여기서, 제1 기간은 기수 프레임 기간이고, 제2 기간은 우수 프레임 기간일 수 있으나 이에 한정되지 않는다.
공유 Q 노드(Q)와 제2 개별 Q 노드(Q'2) 사이에 제2-1 및 제2-2 트랜지스터들(M20, M2E)이 병렬로 연결될 수 있다. 제2-1 트랜지스터(M2O)와 제2-2 트랜지스터(M2E)는 교대로 인가되는 Vdd(VddO, VddE)에 따라 교대로 턴-온된다. 공유 Q 노드(Q)와 제3 개별 Q 노드(Q'3) 사이에 제3-1 및 제3-2 트랜지스터들(M30, M3E)이 병렬로 연결될 수 있다. 제3-1 트랜지스터(M3O)와 제3-2 트랜지스터(M3E)는 교대로 인가되는 Vdd(VddO, VddE)에 따라 교대로 턴-온된다. 공유 Q 노드(Q)와 제4 개별 Q 노드(Q'4) 사이에 제4-1 및 제4-2 트랜지스터들(M40, M4E)이 병렬로 연결될 수 있다. 제4-1 트랜지스터(M4O)와 제4-2 트랜지스터(M4E)는 교대로 인가되는 Vdd(VddO, VddE)에 따라 교대로 턴-온된다.
하나의 개별 Q 노드에 연결된 한 쌍의 트랜지스터들의 게이트에 Vdd가 교대로 인가되기 때문에 트랜지스터들의 직류 게이트 바이어스 스트레스가 저감되어 문턱 전압 시프트가 방지될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 110 : 데이터 구동부
120 : 게이트 구동회로(GIP 회로) 130 : 타이밍 콘트롤러
140 : 레벨 시프터 30, 301, 302 : 제어부
32, 321~328 : 버퍼 34, 341, 342 : 전압 전달부
M1~M8, T1~T8, MU1~MU8, MD1~MD8 : 트랜지스터
Q, Q1, Q2 : 공유 Q 노드 QB : 공유 QB 노드
Q'1~Q'8 : 개별 Q 노드 SR1, SR2 : 시프트 레지스터의 스테이지

Claims (10)

  1. 공유 Q 노드와 공유 QB 노드를 충방전하는 제어부;
    제1 개별 Q 노드에 연결된 게이트, 제1 클럭이 입력되는 제1 전극, 및 제1 출력 노드에 연결된 제2 전극을 포함한 제1 풀업 트랜지스터;
    제2 개별 Q 노드에 연결된 게이트, 제2 클럭이 입력되는 제1 전극, 및 제2 출력 노드에 연결된 제2 전극을 포함한 제2 풀업 트랜지스터;
    제1 전압이 인가되는 게이트, 상기 공유 Q 노드에 연결된 제1 전극, 및 상기 제1 개별 Q 노드에 연결된 제2 전극을 포함한 제1 전압 전달 트랜지스터; 및
    상기 제1 전압이 인가되는 게이트, 상기 공유 Q 노드에 연결된 제1 전극, 및 상기 제2 개별 Q 노드에 연결된 제2 전극을 포함한 제2 전압 전달 트랜지스터를 포함하고,
    상기 제1 클럭과 상기 제2 클럭 각각이 상기 제1 전압과 제2 전압 사이에서 스윙하고,
    상기 제1 클럭의 제1 전압 구간과 상기 제2 클럭의 제1 전압 구간이 중첩되고,
    상기 제1 클럭의 전압이 상기 제2 전압으로부터 상기 제1 전압으로 상승할 때 상기 제1 개별 Q 노드의 전압이 상기 제1 전압으로부터 상기 제1 전압 보다 높은 제3 전압으로 상승하고, 상기 제2 클럭의 전압이 상기 제2 전압으로부터 상기 제1 전압으로 상승할 때 상기 제2 개별 Q 노드의 전압이 상기 제1 전압으로부터 상기 제3 전압으로 상승하는 게이트 구동회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 공유 QB 노드의 전압에 따라 턴-온되어 상기 제1 출력 노드를 방전시키는 제1 풀다운 트랜지스터; 및
    상기 공유 QB 노드의 전압에 따라 턴-온되어 상기 제2 출력 노드를 방전시키는 제2 풀다운 트랜지스터를 더 포함하는 게이트 구동회로.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 제1 풀다운 트랜지스터는 상기 공유 QB 노드에 연결된 게이트, 상기 제1 출력 노드에 연결된 제1 전극, 및 상기 제2 전압이 인가되는 제2 전극을 포함하고,
    상기 제2 풀다운 트랜지스터가 상기 공유 QB 노드에 연결된 게이트, 상기 제2 출력 노드에 연결된 제1 전극, 및 상기 제2 전압이 인가되는 제2 전극을 포함하는 게이트 구동회로.
  6. 공유 Q 노드와 공유 QB 노드를 충방전하는 제어부;
    제1 개별 Q 노드에 연결되어 상기 제1 개별 Q 노드의 전압이 상기 공유 Q 노드의 전압 보다 높은 전압으로 부스트될 때 턴-온되어 제1 출력 노드의 전압을 충전하는 제1 풀업 트랜지스터;
    제2 개별 Q 노드에 연결되어 상기 제2 개별 Q 노드의 전압이 상기 공유 Q 노드의 전압 보다 높은 전압으로 부스트될 때 턴-온되어 제2 출력 노드의 전압을 충전하는 제2 풀업 트랜지스터; 및
    상기 공유 Q 노드의 전압을 상기 제1 및 제2 개별 Q 노드들에 동시에 공급하는 전압 전달부를 포함하고,
    상기 전압 전달부는,
    제1-1 전원 전압이 인가되는 게이트, 상기 공유 Q 노드에 연결된 제1 전극, 및 상기 제1 개별 Q 노드에 연결된 제2 전극을 포함한 제1-1 트랜지스터;
    제1-2 전원 전압이 인가되는 게이트, 상기 공유 Q 노드에 연결된 제1 전극, 및 상기 제1 개별 Q 노드에 연결된 제2 전극을 포함한 제1-2 트랜지스터;
    상기 제1-1 전원 전압이 인가되는 게이트, 상기 공유 Q 노드에 연결된 제1 전극, 및 상기 제2 개별 Q 노드에 연결된 제2 전극을 포함한 제2-1 트랜지스터; 및
    상기 제1-2 전원 전압이 인가되는 게이트, 상기 공유 Q 노드에 연결된 제1 전극, 및 상기 제2 개별 Q 노드에 연결된 제2 전극을 포함한 제2-2 트랜지스터를 포함하고,
    상기 제1-1 전원 전압이 제1 기간 동안 제1 전압으로 상기 제1-1 및 2-1 트랜지스터들의 게이트에 인가되고,
    상기 제1-2 전원 전압이 제2 기간 동안 상기 제1 전압으로 상기 제1-2 및 2-2 트랜지스터들의 게이트에 인가되는 게이트 구동회로.
  7. 데이터 라인들, 상기 데이터 라인들과 교차되는 게이트 라인들, 및 매트릭스 형태로 배치된 픽셀들을 포함한 픽셀 어레이;
    상기 데이터 라인들에 입력 영상의 데이터 신호를 공급하는 데이터 구동부; 및
    출력 노드들을 통해 상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부를 구비하고,
    상기 게이트 구동부는,
    공유 Q 노드와 공유 QB 노드를 충방전하는 제어부;
    제1 개별 Q 노드에 연결된 게이트, 제1 클럭이 입력되는 제1 전극, 및 제1 출력 노드에 연결된 제2 전극을 포함한 제1 풀업 트랜지스터;
    제2 개별 Q 노드에 연결된 게이트, 제2 클럭이 입력되는 제1 전극, 및 제2 출력 노드에 연결된 제2 전극을 포함한 제2 풀업 트랜지스터;
    제1 전압이 인가되는 게이트, 상기 공유 Q 노드에 연결된 제1 전극, 및 상기 제1 개별 Q 노드에 연결된 제2 전극을 포함한 제1 전압 전달 트랜지스터; 및
    상기 제1 전압이 인가되는 게이트, 상기 공유 Q 노드에 연결된 제1 전극, 및 상기 제2 개별 Q 노드에 연결된 제2 전극을 포함한 제2 전압 전달 트랜지스터를 포함하고,
    상기 제1 클럭과 상기 제2 클럭 각각이 상기 제1 전압과 제2 전압 사이에서 스윙하고,
    상기 제1 클럭의 제1 전압 구간과 상기 제2 클럭의 제1 전압 구간이 중첩되고,
    상기 제1 클럭의 전압이 상기 제2 전압으로부터 상기 제1 전압으로 상승할 때 상기 제1 개별 Q 노드의 전압이 상기 제1 전압으로부터 상기 제1 전압 보다 높은 제3 전압으로 상승하고, 상기 제2 클럭의 전압이 상기 제2 전압으로부터 상기 제1 전압으로 상승할 때 상기 제2 개별 Q 노드의 전압이 상기 제1 전압으로부터 상기 제3 전압으로 상승하는 표시장치.
  8. 제 7 항에 있어서,
    상기 공유 QB 노드의 전압에 따라 턴-온되어 상기 제1 출력 노드를 방전시키는 제1 풀다운 트랜지스터; 및
    상기 공유 QB 노드의 전압에 따라 턴-온되어 상기 제2 출력 노드를 방전시키는 제2 풀다운 트랜지스터를 더 포함하고,
    상기 제1 풀다운 트랜지스터는 상기 공유 QB 노드에 연결된 게이트, 상기 제1 출력 노드에 연결된 제1 전극, 및 상기 제2 전압이 인가되는 제2 전극을 포함하고,
    상기 제2 풀다운 트랜지스터가 상기 공유 QB 노드에 연결된 게이트, 상기 제2 출력 노드에 연결된 제1 전극, 및 상기 제2 전압이 인가되는 제2 전극을 포함하는 표시장치.
  9. 삭제
  10. 공유 Q 노드와 공유 QB 노드를 충방전하는 제어부;
    제1 개별 Q 노드에 연결되어 상기 제1 개별 Q 노드의 전압이 상기 공유 Q 노드의 전압 보다 높은 전압으로 부스트될 때 턴-온되어 제1 출력 노드의 전압을 충전하는 제1 풀업 트랜지스터;
    제2 개별 Q 노드에 연결되어 상기 제2 개별 Q 노드의 전압이 상기 공유 Q 노드의 전압 보다 높은 전압으로 부스트될 때 턴-온되어 제2 출력 노드의 전압을 충전하는 제2 풀업 트랜지스터; 및
    상기 공유 Q 노드의 전압을 상기 제1 및 제2 개별 Q 노드들에 동시에 공급하는 전압 전달부를 포함하고,
    상기 전압 전달부는,
    제1-1 전원 전압이 인가되는 게이트, 상기 공유 Q 노드에 연결된 제1 전극, 및 상기 제1 개별 Q 노드에 연결된 제2 전극을 포함한 제1-1 트랜지스터;
    제1-2 전원 전압이 인가되는 게이트, 상기 공유 Q 노드에 연결된 제1 전극, 및 상기 제1 개별 Q 노드에 연결된 제2 전극을 포함한 제1-2 트랜지스터;
    상기 제1-1 전원 전압이 인가되는 게이트, 상기 공유 Q 노드에 연결된 제1 전극, 및 상기 제2 개별 Q 노드에 연결된 제2 전극을 포함한 제2-1 트랜지스터; 및
    상기 제1-2 전원 전압이 인가되는 게이트, 상기 공유 Q 노드에 연결된 제1 전극, 및 상기 제2 개별 Q 노드에 연결된 제2 전극을 포함한 제2-2 트랜지스터를 포함하고,
    상기 제1-1 전원 전압이 제1 기간 동안 제1 전압으로 상기 제1-1 및 2-1 트랜지스터들의 게이트에 인가되고,
    상기 제1-2 전원 전압이 제2 기간 동안 상기 제1 전압으로 상기 제1-2 및 2-2 트랜지스터들의 게이트에 인가되는 표시장치.
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