KR20180096843A - 스테이지 회로 및 이를 이용한 주사 구동부 - Google Patents
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Abstract
본 발명은 스테이지 회로에 관한 것이다.
본 발명의 실시예에 의한 스테이지 회로는 제 1입력단자로 입력되는 쉬프트 펄스 또는 게이트 스타트 펄스, 제 2입력단자로 입력되는 제 1클럭신호, 제 3입력단자로 입력되는 제 2클럭신호, 제 1전원 입력단자로 입력되는 제 1전원, 제 2전원 입력단자로 입력되는 제 2전원을 이용하여 제 1노드 및 제 2노드의 전압을 제어하기 위한 입력부와; 제 4입력단자로부터 제 3클럭신호, 상기 제 2전원 입력단자로부터 상기 제 2전원을 입력받으며, 상기 제 1노드 및 제 2노드의 전압에 대응하여 제 1출력단자로 하이레벨의 주사신호를 출력하기 위한 제 1출력부를 구비한다.
본 발명의 실시예에 의한 스테이지 회로는 제 1입력단자로 입력되는 쉬프트 펄스 또는 게이트 스타트 펄스, 제 2입력단자로 입력되는 제 1클럭신호, 제 3입력단자로 입력되는 제 2클럭신호, 제 1전원 입력단자로 입력되는 제 1전원, 제 2전원 입력단자로 입력되는 제 2전원을 이용하여 제 1노드 및 제 2노드의 전압을 제어하기 위한 입력부와; 제 4입력단자로부터 제 3클럭신호, 상기 제 2전원 입력단자로부터 상기 제 2전원을 입력받으며, 상기 제 1노드 및 제 2노드의 전압에 대응하여 제 1출력단자로 하이레벨의 주사신호를 출력하기 위한 제 1출력부를 구비한다.
Description
본 발명의 실시예는 스테이지 회로 및 이를 이용한 주사 구동부에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시장치(Liquid Crystal Display Device) 및 유기전계발광 표시장치(Organic Light Emitting Display Device) 등과 같은 표시장치(Display Device)의 사용이 증가하고 있다.
일반적으로, 표시장치는 데이터선들로 데이터신호를 공급하기 위한 데이터 구동부, 주사선들로 주사신호를 공급하기 위한 주사 구동부, 주사선들 및 데이터선들에 의하여 구획된 영역에 위치되는 화소들을 포함하는 화소부를 구비한다.
화소부에 포함된 화소들은 주사선으로 주사신호가 공급될 때 선택되어 데이터선으로부터 데이터신호를 공급받는다. 데이터신호를 공급받은 화소들은 데이터신호에 대응하는 휘도의 빛을 외부로 공급한다.
주사 구동부는 주사선들에 접속되는 스테이지들을 구비한다. 스테이지들은 타이밍 제어부로부터의 신호들에 대응하여 자신과 접속된 주사선으로 주사신호를 공급한다.
한편, 유기전계발광 표시장치에 포함되는 화소들은 누설전류를 최소화하기 위하여 NMOS 및 PMOS 트랜지스터를 이용하여 구현될 수 있다. 여기서, 화소에 포함된 NMOS 및 PMOS 트랜지스터들 각각이 주사신호에 의하여 구동될 수 있다. 이 경우, 주사 구동부는 NMOS 트랜지스터에 대응하여 하이레벨의 주사신호를 공급하는 스테이지, PMOS 트랜지스터에 대응하여 로우레벨의 주사신호를 공급하는 스테이지를 포함해야 한다.
따라서, 본 발명의 실시예는 하이레벨의 주사신호를 공급하기 위한 스테이지 회로 및 이를 이용한 주사 구동부를 제공하는 것이다.
본 발명의 다른 실시예는 하이레벨 및 로우레벨의 주사신호를 동시에 공급하기 위한 스테이지 회로 및 이를 이용한 주사 구동부를 제공하는 것이다.
본 발명의 실시예에 의한 스테이지 회로는 제 1입력단자로 입력되는 쉬프트 펄스 또는 게이트 스타트 펄스, 제 2입력단자로 입력되는 제 1클럭신호, 제 3입력단자로 입력되는 제 2클럭신호, 제 1전원 입력단자로 입력되는 제 1전원, 제 2전원 입력단자로 입력되는 제 2전원을 이용하여 제 1노드 및 제 2노드의 전압을 제어하기 위한 입력부와; 제 4입력단자로부터 제 3클럭신호, 상기 제 2전원 입력단자로부터 상기 제 2전원을 입력받으며, 상기 제 1노드 및 제 2노드의 전압에 대응하여 제 1출력단자로 하이레벨의 주사신호를 출력하기 위한 제 1출력부를 구비한다.
실시 예에 의한, i(i는 자연수) 번째 스테이지 회로가 첫 번째 스테이지로 설정되는 경우 상기 제 1입력단자로는 상기 게이트 스타트 펄스가 공급되며, 그 외의 경우에 상기 제 1입력단자로는 i-1번째 스테이지로부터 상기 쉬프트 펄스가 공급된다.
실시 예에 의한, 상기 제 1클럭신호, 제 2클럭신호 및 제 3클럭신호는 동일한 주기를 갖는다.
실시 예에 의한, 상기 제 1클럭신호 및 제 2클럭신호는 듀티비가 50%로 설정되며, 상기 제 2클럭신호는 상기 제 1클럭신호를 반전한 신호로 설정된다.
실시 예에 의한, 상기 제 3클럭신호는 한 주기의 기간 중 제 1기간 동안 하이레벨로 설정되고, 상기 제 1기간 보다 넓은 제 2기간 동안 로우레벨로 설정된다.
실시 예에 의한, 상기 제 3클럭신호의 하이레벨 기간은 상기 제 1클럭신호의 하이레벨 기간과 중첩된다.
실시 예에 의한, 상기 제 1전원은 게이트 오프 전압으로 설정되고, 상기 제 2전원은 게이트 온 전압으로 설정된다.
실시 예에 의한, 상기 제 1출력부는 상기 제 4입력단자와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 1트랜지스터와; 상기 제 1출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 2트랜지스터와; 상기 제 2노드와 상기 제 1출력단자 사이에 접속되는 제 1커패시터를 구비한다.
실시 예에 의한, 상기 입력부는 상기 제 1전원 입력단자와 제 3노드 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 3트랜지스터와; 상기 제 3노드와 상기 제 3입력단자 사이에 접속되며, 게이트전극이 제 4노드에 접속되는 제 4트랜지스터와; 상기 제 4노드와 상기 제 1입력단자 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 5트랜지스터와; 상기 제 1전원 입력단자와 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 6트랜지스터와; 상기 제 2노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 7트랜지스터와; 상기 제 1전원 입력단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 8트랜지스터와; 상기 제 1노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 9트랜지스터와; 상기 제 3노드와 상기 제 4노드 사이에 접속되는 제 2커패시터를 구비한다.
실시 예에 의한, 상기 제 3노드 또는 상기 제 1노드의 전압이 상기 쉬프트 펄스로서 다음단 스테이지로 공급된다.
실시 예에 의한, 제 5입력단자로부터 제 5클럭신호, 상기 제 1전원 입력단자로부터 상기 제 1전원을 입력받으며, 상기 제 2노드 및 제 4노드의 전압에 대응하여 제 2출력단자로 로우레벨의 주사신호를 출력하기 위한 제 2출력부를 구비한다.
실시 예에 의한, 상기 제 5클럭신호는 상기 제 3클럭신호를 반전한 신호로 설정된다.
실시 예에 의한, 상기 제 2출력부는 상기 제 1전원 입력단자와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 10트랜지스터와; 상기 제 2출력단자와 상기 제 5입력단자 사이에 접속되며, 게이트전극이 제 5노드에 접속되는 제 11트랜지스터와; 상기 제 4노드와 상기 제 5노드 사이에 접속되며, 게이트전극이 상기 제 5입력단자에 접속되는 제 12트랜지스터와; 상기 제 5노드와 상기 제 2출력단자 사이에 접속되는 제 3커패시터와; 상기 제 1전원 입력단자와 상기 제 2노드 사이에 접속되는 제 4커패시터를 구비한다.
본 발명의 실시예에 의한 주사 구동부는 제 1주사선으로 로우레벨의 제 1주사신호, 제 2주사선으로 하이레벨의 제 2주사신호를 공급하기 위하여 복수의 스테이지를 구비하며, i(i는 자연수)번째 스테이지는 제 1입력단자로 입력되는 쉬프트 펄스 또는 게이트 스타트 펄스, 제 2입력단자로 입력되는 제 1클럭신호, 제 3입력단자로 입력되는 제 2클럭신호, 제 1전원 입력단자로 입력되는 제 1전원, 제 2전원 입력단자로 입력되는 제 2전원을 이용하여 제 1노드 및 제 2노드의 전압을 제어하기 위한 입력부와; 제 4입력단자로부터 제 3클럭신호, 상기 제 2전원 입력단자로부터 상기 제 2전원을 입력받으며, 상기 제 1노드 및 제 2노드의 전압에 대응하여 제 1출력단자로 상기 제 2주사신호를 출력하기 위한 제 1출력부와; 제 5입력단자로부터 제 5클럭신호, 상기 제 1전원 입력단자로부터 상기 제 1전원을 입력받으며, 상기 제 2노드의 전압에 대응하여 제 2출력단자로 상기 제 1주사신호를 출력하기 위한 제 2출력부를 구비한다.
실시 예에 의한, 상기 i번째 스테이지가 첫 번째 스테이지로 설정되는 경우 상기 제 1입력단자로 게이트 스타트 펄스가 입력되고, 그 외의 경우 i-1번째 스테이지로부터 상기 쉬프트 펄스가 입력된다.
실시 예에 의한, 상기 제 1클럭신호, 제 2클럭신호, 제 3클럭신호 및 제 5클럭신호는 동일한 주기를 갖는다.
실시 예에 의한, 상기 제 1클럭신호 및 제 2클럭신호는 듀티비가 50%로 설정되며, 상기 제 2클럭신호는 상기 제 1클럭신호를 반전한 신호로 설정된다.
실시 예에 의한, 상기 제 3클럭신호는 한 주기의 기간 중 제 1기간 동안 하이레벨로 설정되고, 상기 제 1기간 보다 넓은 제 2기간 동안 로우레벨로 설정된다.
실시 예에 의한, 상기 제 3클럭신호의 하이레벨 기간은 상기 제 1클럭신호의 하이레벨 기간과 중첩된다.
실시 예에 의한, 상기 제 5클럭신호는 상기 제 3클럭신호를 반전한 신호로 설정된다.
실시 예에 의한, i+1번째 스테이지 회로의 제 2입력단자로는 제 2클럭신호, 제 3입력단자로는 제 1클럭신호, 제 4입력단자로는 제 4클럭신호, 제 5입력단자로는 제 6클럭신호가 입력된다.
실시 예에 의한, 상기 제 4클럭신호는 한 주기의 기간 중 제 1기간 동안 하이레벨로 설정되고, 상기 제 1기간 보다 넓은 제 2기간 동안 로우레벨로 설정된다.
실시 예에 의한, 상기 제 4클럭신호의 하이레벨 기간은 상기 제 2클럭신호의 하이레벨 기간과 중첩된다.
실시 예에 의한, 상기 제 6클럭신호는 상기 제 4클럭신호를 반전한 신호로 설정된다.
실시 예에 의한, 상기 제 1전원은 게이트 오프 전압으로 설정되고, 상기 제 2전원은 게이트 온 전압으로 설정된다.
실시 예에 의한, 상기 제 1출력부는 상기 제 4입력단자와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 1트랜지스터와; 상기 제 1출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 2트랜지스터와; 상기 제 2노드와 상기 제 1출력단자 사이에 접속되는 제 1커패시터를 구비한다.
실시 예에 의한, 상기 입력부는 상기 제 1전원 입력단자와 제 3노드 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 3트랜지스터와; 상기 제 3노드와 상기 제 3입력단자 사이에 접속되며, 게이트전극이 제 4노드에 접속되는 제 4트랜지스터와; 상기 제 4노드와 상기 제 1입력단자 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 5트랜지스터와; 상기 제 1전원 입력단자와 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 6트랜지스터와; 상기 제 2노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 7트랜지스터와; 상기 제 1전원 입력단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 8트랜지스터와; 상기 제 1노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 9트랜지스터와; 상기 제 3노드와 상기 제 4노드 사이에 접속되는 제 2커패시터를 구비한다.
실시 예에 의한, 상기 제 3노드 또는 상기 제 1노드의 전압이 상기 쉬프트 펄스로서 다음단 스테이지로 공급된다.
실시 예에 의한, 상기 제 2출력부는 상기 제 1전원 입력단자와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 10트랜지스터와; 상기 제 2출력단자와 상기 제 5입력단자 사이에 접속되며, 게이트전극이 제 5노드에 접속되는 제 11트랜지스터와; 상기 제 4노드와 상기 제 5노드 사이에 접속되며, 게이트전극이 상기 제 5입력단자에 접속되는 제 12트랜지스터와; 상기 제 5노드와 상기 제 2출력단자 사이에 접속되는 제 3커패시터와; 상기 제 1전원 입력단자와 상기 제 2노드 사이에 접속되는 제 4커패시터를 구비한다.
본 발명의 실시예에 의한 스테이지 회로 및 이를 이용한 주사 구동부에 의하면 스테이지를 이용하여 하이레벨의 주사신호를 공급할 수 있다. 특히, 본 발명의 스테이지는 클럭신호를 이용하여 주사신호의 폭을 제어할 수 있다.
또한, 본 발명의 다른 실시예에서는 하나의 스테이지를 이용하여 하이레벨의 주사신호 및 로우레벨의 주사신호를 동시에 공급할 수 있다. 이 경우, 스테이지의 실장면적을 최소화함과 동시에 제조비용을 절감할 수 있다.
도 1은 본 발명의 실시예에 의한 표시장치를 개략적으로 나타내는 도면이다.
도 2는 도 1에 도시된 제 2주사 구동부를 개략적으로 나타내는 도면이다.
도 3은 도 2에 도시된 스테이지의 연결단자의 실시예를 나타내는 도면이다.
도 4는 도 3에 도시된 제 i스테이지의 실시예를 나타내는 회로도이다.
도 5는 도 4에 도시된 스테이지의 동작과정을 나타내는 파형도이다.
도 6 내지 도 8은 도 5의 파형도에 대응한 스테이지의 동작과정을 나타내는 도면이다.
도 9a 및 도 9b는 도 4의 스테이지 회로로부터 출력되는 쉬프트 펄스를 나타내는 도면이다.
도 10은 본 발명의 다른 실시예에 의한 표시장치를 개략적으로 나타내는 도면이다.
도 11은 도 10에 도시된 주사 구동부를 개략적으로 나타내는 도면이다.
도 12는 도 11에 도시된 스테이지의 연결단자의 실시예를 나타내는 도면이다.
도 13은 도 12에 도시된 제 i스테이지의 실시예를 나타내는 회로도이다.
도 14는 도 13에 도시된 스테이지의 동작과정을 나타내는 파형도이다.
도 15 내지 도 18은 도 14의 파형도에 대응한 스테이지의 동작과정을 나타내는 도면이다.
도 19a 및 도 19b는 도 13의 스테이지 회로로부터 출력되는 쉬프트 펄스를 나타내는 도면이다.
도 2는 도 1에 도시된 제 2주사 구동부를 개략적으로 나타내는 도면이다.
도 3은 도 2에 도시된 스테이지의 연결단자의 실시예를 나타내는 도면이다.
도 4는 도 3에 도시된 제 i스테이지의 실시예를 나타내는 회로도이다.
도 5는 도 4에 도시된 스테이지의 동작과정을 나타내는 파형도이다.
도 6 내지 도 8은 도 5의 파형도에 대응한 스테이지의 동작과정을 나타내는 도면이다.
도 9a 및 도 9b는 도 4의 스테이지 회로로부터 출력되는 쉬프트 펄스를 나타내는 도면이다.
도 10은 본 발명의 다른 실시예에 의한 표시장치를 개략적으로 나타내는 도면이다.
도 11은 도 10에 도시된 주사 구동부를 개략적으로 나타내는 도면이다.
도 12는 도 11에 도시된 스테이지의 연결단자의 실시예를 나타내는 도면이다.
도 13은 도 12에 도시된 제 i스테이지의 실시예를 나타내는 회로도이다.
도 14는 도 13에 도시된 스테이지의 동작과정을 나타내는 파형도이다.
도 15 내지 도 18은 도 14의 파형도에 대응한 스테이지의 동작과정을 나타내는 도면이다.
도 19a 및 도 19b는 도 13의 스테이지 회로로부터 출력되는 쉬프트 펄스를 나타내는 도면이다.
이하 첨부한 도면을 참고하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 기재한다. 다만, 본 발명은 청구범위에 기재된 범위 안에서 여러 가지 상이한 형태로 구현될 수 있으므로 하기에 설명하는 실시예는 표현 여부에 불구하고 예시적인 것에 불과하다.
즉, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다.
도 1은 본 발명의 실시예에 의한 표시장치를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 의한 표시장치는 화소부(100), 제 1주사 구동부(110), 제 2주사 구동부(120), 발광 구동부(130), 데이터 구동부(140), 타이밍 제어부(150) 및 호스트 시스템(160)을 구비한다.
화소부(100)는 데이터선(D)들, 제 1주사선(S1)들, 제 2주사선(S2)들 및 발광 제어선(E)들과 접속되도록 위치되는 복수의 화소(PXL)들을 구비한다. 화소(PXL)들은 데이터신호에 대응하여 소정 휘도의 빛을 외부로 공급한다.
이를 위하여, 화소(PXL)들 각각은 구동 트랜지스터(미도시)를 포함하는 복수의 트랜지스터들과 유기 발광 다이오드(미도시)를 구비한다. 화소(PXL)는 제 1주사선(S1)으로 공급되는 제 1주사신호 및/또는 제 2주사선(S2)으로 공급되는 제 2주사신호에 대응하여 데이터선(D)으로부터 데이터신호를 공급받는다. 데이터신호가 공급된 후 구동 트랜지스터는 데이터신호에 대응하는 전류를 유기 발광 다이오드로 공급하고, 이에 따라 유기 발광 다이오드에서 소정 휘도의 빛이 생성된다. 이와 같은 화소(PXL)의 발광 시간은 발광 제어선(E)으로 공급되는 발광 제어신호에 대응하여 제어된다.
추가적으로, 화소(PXL)는 N형 트랜지스터(예를 들어, NMOS) 및 P형 트랜지스터(예를 들어, PMOS)를 포함한다. 일례로, 화소(PXL)는 N형 및 P형 트랜지스터를 포함하도록 다양한 형태의 회로로 구현될 수 있다.
데이터 구동부(140)는 타이밍 제어부(150)로부터 입력되는 영상 데이터(RGB)를 이용하여 데이터신호를 생성한다. 데이터 구동부(140)에서 생성된 데이터신호는 데이터선(D)들로 공급된다. 이와 같은 데이터 구동부(140)는 현재 공지된 다양한 형태의 회로로 구현될 수 있다.
제 1주사 구동부(110)는 제 1주사선(S1)들로 제 1주사신호를 공급한다. 일례로, 제 1주사 구동부(110)는 제 1주사선(S1)들로 제 1주사신호를 순차적으로 공급할 수 있다. 제 1주사선(S1)들로 제 1주사신호가 순차적으로 공급되면 화소(PXL)들 각각에 포함된 P형 트랜지스터가 수평라인 단위로 순차적으로 턴-온된다. 이를 위하여, 제 1주사신호는 P형 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 로우전압)으로 설정된다. 이와 같은 제 1주사 구동부(110)는 현재 공지된 다양한 형태의 회로로 구현될 수 있다.
제 2주사 구동부(120)는 제 2주사선(S2)들로 제 2주사신호를 공급한다. 일례로, 제 2주사 구동부(120)는 제 2주사선(S2)들로 제 2주사신호를 순차적으로 공급할 수 있다. 제 2주사선(S2)들로 제 2주사신호가 순차적으로 공급되면 화소(PXL)들 각각에 포함된 N형 트랜지스터가 수평라인 단위로 순차적으로 턴-온된다. 이를 위하여, 제 2주사신호는 N형 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 하이전압)으로 설정된다. 이와 같은 제 2주사 구동부(120)의 구조에 관하여 상세한 설명은 후술하기로 한다.
추가적으로, 제 1주사신호 및 제 2주사신호가 순차적으로 공급되면 화소(PXL)들이 수평라인 단위로 선택되고, 선택된 화소(PXL)들은 데이터신호를 공급받는다. 제 1주사 구동부(110) 및/또는 제 2주사 구동부(120)는 패널에 실장될 수 있다. 즉, 제 1주사 구동부(110) 및/또는 제 2주사 구동부(120)는 박막 공정을 통해서 기판에 실장될 수 있다.
발광 구동부(130)는 발광 제어선(E)들로 발광 제어신호를 공급한다. 일례로, 발광 구동부(130)는 발광 제어선(E)들로 발광 제어신호를 순차적으로 공급할 수 있다. 발광 제어신호가 순차적으로 공급되면 화소(PXL)들이 순차적으로 비발광 상태로 설정된다. 이를 위하여, 발광 제어신호는 화소(PXL)들 각각에 포함된 트랜지스터가 턴-오프되도록 게이트 오프 전압으로 설정된다. 이와 같은 발광 구동부(130)는 현재 공지된 다양한 형태의 회로로 구현될 수 있다.
타이밍 제어부(150)는 호스트 시스템(160)으로부터 출력된 영상 데이터(RGB), 수직동기신호(Vsync), 수평동기신호(Hsync), 데이터 인에이블 신호(DE) 및 클럭신호(CLK) 등의 타이밍 신호들에 기초하여 게이트 제어신호를 주사 구동부(110, 120)로 공급하고, 데이터 제어신호를 데이터 구동부(140)로 공급한다. 또한, 타이밍 제어부(150)는 발광 제어신호를 발광 구동부(130)로 공급한다.
게이트 제어신호에는 하나 이상의 게이트 스타트 펄스(Gate Start Pulse : GSP) 및 하나 이상의 게이트 쉬프트 클럭(Gate Shift Clock : GSC)이 포함된다. 여기서, 게이트 스타트 펄스(GSP) 및 게이트 쉬프트 클럭(GSC)은 제 1주사 구동부(110) 및 제 2주사 구동부(120) 각각으로 동일 또는 상이하게 공급될 수 있다.
게이트 스타트 펄스(GSP)는 제 1주사신호 및/또는 제 2주사신호의 시작 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 하나 이상의 클럭신호를 의미한다.
발광 제어신호는 발광 스타트 펄스(Emission Start Pulse : ESP) 및 하나 이상의 발광 쉬프트 클럭(Emission Shift Clock : ESC)이 포함된다. 발광 스타트 펄스(ESP)는 발광 제어신호의 시작 타이밍을 제어한다. 발광 쉬프트 클럭(ESC)은 발광 스타트 펄스(ESP)를 쉬프트시키기 위한 하나 이상의 클럭신호를 의미한다.
데이터 제어신호에는 소스 스타트 펄스(Source Start Pulse : SSP), 소스 샘플링 클럭(Source Sampling Clock : SSC) 및 소스 출력 인에이블신호(Source Output Enable : SOE) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터 구동부(140)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(140)의 샘플링 동작을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(140)의 출력 타이밍을 제어한다.
호스트 시스템(160)은 소정의 인터페이스를 통해 영상 데이터(RGB)를 타이밍 제어부(150)로 공급한다. 또한, 호스트 시스템(160)은 타이밍 신호들(Vsync, Hsync, DE, CLK)을 타이밍 제어부(150)로 공급한다.
도 2는 도 1에 도시된 제 2주사 구동부를 개략적으로 나타내는 도면이다. 도 2에서는 제 2주사 구동부(120)에 n(n은 자연수)개의 스테이지(ST)가 포함되는 것으로 가정하기로 한다.
도 2를 참조하면, 본 발명의 실시예에 의한 제 2주사 구동부(120)는 복수의 스테이지들(ST1 내지 STn)을 구비한다. 스테이지들(ST1 내지 STn) 각각은 제 2주사선들(S21 내지 S2n) 중 어느 하나와 접속되며, 게이트 스타트 펄스(GSP)에 대응하여 제 2주사선들(S21 내지 S2n)로 제 2주사신호를 공급한다. 여기서, i(i는 1이상 n이하의 자연수)번째 스테이지(STi)는 i번째 제 2주사선(S2i)에 접속되어 i번째 제 2주사선(S2i)으로 제 2주사신호를 공급할 수 있다.
첫 번째 스테이지(ST1)는 게이트 스타트 펄스(GSP)에 대응하여 자신과 접속된 제 2주사선(S21)으로 제 2주사신호를 공급한다. 나머지 스테이지들(ST2 내지 STn)은 이전단 스테이지로부터 공급되는 쉬프트 펄스(SHP)에 대응하여 자신과 접속된 제 2주사선(S2)으로 제 2주사신호를 공급한다. 일례로, 제 i스테이지(STi)는 제 i-1스테이지(STi)로부터 공급되는 쉬프트 펄스(SHP) 또는 게이트 스타트 펄스(GSP)에 대응하여 자신과 접속된 제 2주사선(S2i)으로 제 2주사신호를 공급할 수 있다.
스테이지들(ST1 내지 STn) 각각은 제 2주사 구동부(120)로 공급되는 4개의 클럭신호들(CLK1 내지 CLK4) 중 세 개의 클럭신호를 공급받는다.
일례로, 홀수번째 스테이지들(ST1, ST3...)은 제 1클럭신호(CLK1), 제 2클럭신호(CLK2) 및 제 3클럭신호(CLK3)를 공급받고, 짝수번째 스테이지들(ST2,...)은 제 1클럭신호(CLK1), 제 2클럭신호(CLK2) 및 제 4클럭신호(CLK4)를 공급받는다. 즉, 제 3클럭신호(CLK3)는 홀수번째 스테이지들(ST1, ST3,...)로 공급되고, 제 4클럭신호(CLK4)는 짝수번째 스테이지들(ST2,...)로 공급된다.
제 1클럭신호(CLK1) 내지 제 4클럭신호(CLK4)는 도 5에 도시된 바와 같이 하이레벨 및 로우레벨을 반복하는 구형파 신호이며, 서로 동일한 주기로 설정된다.
제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2)는 2 수평기간(2H)의 주기로 설정될 수 있다. 제 1클럭신호(CLK1)는 한 주기의 기간 동안 하이레벨 및 로우레벨이 동일한 폭을 갖도록 설정될 수 있다. 일례로, 제 1클럭신호(CLK1)는 한 주기 중 첫 번째 수평기간 동안 하이레벨의 전압으로 설정되고, 두 번째 수평기간 동안 로우레벨의 전압으로 설정될 수 있다.(즉, 듀티비가 50%로 설정) 제 2클럭신호(CLK2)는 제 1클럭신호(CLK1)를 반전한 신호로 설정될 수 있다.
제 3클럭신호(CLK3) 및 제 4클럭신호(CLK4)는 2수평기간(2H)의 주기를 갖도록 설정될 수 있다. 제 3클럭신호(CLK3)는 한 주기의 기간 동안 하이레벨 및 로우레벨이 서로 상이한 폭을 갖도록 설정될 수 있다. 일례로, 제 3클럭신호(CLK3)는 한 주기의 기간 중 제 10기간 동안 하이레벨로 설정되고, 제 10기간을 제외한 제 11기간 동안 로우레벨로 설정될 수 있다. 여기서, 제 11기간은 제 10기간보다 넓은 폭으로 설정된다. 제 3클럭신호(CLK3)의 하이레벨은 제 1클럭신호(CLK1)의 하이레벨과 중첩될 수 있다.
제 4클럭신호(CLK4)는 한 주기의 기간 동안 하이레벨 및 로우레벨이 서로 상이한 폭을 갖도록 설정될 수 있다. 일례로, 제 4클럭신호(CLK4)는 한 주기의 기간 중 제 10기간 동안 하이레벨로 설정되고, 제 10기간을 제외한 제 11기간 동안 로우레벨로 설정될 수 있다. 그리고, 제 4클럭신호(CLK4)의 하이레벨은 제 2클럭신호(CLK2)의 하이레벨과 중첩될 수 있다.
도 3은 도 2에 도시된 스테이지의 연결단자의 실시예를 나타내는 도면이다. 도 3에서는 설명의 편의성을 위하여 제 i스테이지(STi)를 도시하기로 한다.
도 3을 참조하면, 본 발명의 실시예에 의한 스테이지(STi)는 제 1입력단자(1121), 제 2입력단자(1122), 제 3입력단자(1123), 제 4입력단자(1124), 제 1출력단자(1125), 제 1전원 입력단자(1126) 및 제 2전원 입력단자(1127)를 구비한다.
제 1입력단자(1121)는 제 i-1스테이지(STi-1)로부터 쉬프트 펄스(SHP)를 공급받을 수 있다. 여기서, 제 i스테이지(STi)가 첫 번째 스테이지(ST1)로 설정되는 경우, 제 1입력단자(1121)는 게이트 스타트 펄스(GSP)를 공급받을 수 있다.
제 2입력단자(1122)는 제 1클럭신호(CLK1)를 공급받는다. 이 경우, 제 i-1스테이지(STi-1)의 제 2입력단자(1122)로는 제 2클럭신호(CLK2)가 공급된다.
제 3입력단자(1123)는 제 2클럭신호(CLK2)를 공급받는다. 이 경우, 제 i-1스테이지(STi-1)의 제 3입력단자(1123)로는 제 1클럭신호(CLK1)가 공급된다.
즉, 홀수번째 스테이지들(ST1, ST3...)의 제 2입력단자(1122)로는 제 1클럭신호(CLK1), 제 3입력단자(1123)로는 제 2클럭신호(CLK2)가 공급되고, 짝수번째 스테이지들(ST2,...)의 제 2입력단자(1122)로는 제 2클럭신호(CLK2), 제 3입력단자(1123)로는 제 1클럭신호(CLK1)가 공급된다.
제 4입력단자(1124)는 제 3클럭신호(CLK3)를 공급받는다. 이 경우, 제 i-1스테이지(STi-1)의 제 4입력단자(1124)로는 제 4클럭신호(CLK4)가 공급된다.
제 1출력단자(1125)는 제 i스테이지(STi)의 제 2주사신호(SS2i)를 출력한다. 제 1출력단자(1125)로 출력된 제 2주사신호(SS2i)는 i번째 제 2주사선(S2i)으로 공급된다.
제 1전원 입력단자(1126)는 제 1전원(VGH)에 접속되고, 제 2전원 입력단자(1127)는 제 2전원(VGL)에 접속된다. 여기서, 제 1전원(VGH)은 게이트 오프 전압으로 설정되고, 제 2전원(VGL)은 게이트 온 전압으로 설정된다. 게이트 오프 전압은 제 i스테이지(STi)에 포함된 트랜지스터가 턴-오프되는 전압을 의미하며, 게이트 온 전압은 제 i스테이지(STi)에 포함된 트랜지스터가 턴-온되는 전압을 의미한다. 이를 위하여, 제 1전원(VGH)은 제 2전원(VGL)보다 높은 전압으로 설정될 수 있다.
또한, 본 발명의 실시예에서 클럭신호들(CLK1 내지 CLK4)의 하이레벨은 게이트 오프 전압(일례로, VGH)으로 설정되고, 로우레벨은 게이트 온 전압(일례로, VGL)으로 설정될 수 있다.
도 4는 도 3에 도시된 제 i스테이지의 실시예를 나타내는 회로도이다. 이후, 설명의 편의성을 위하여 제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2)는 로우레벨로 설정될 때 공급된다고 가정하고, 제 3클럭신호(CLK3) 및 제 4클럭신호(CLK4)는 하이레벨로 설정될 때 공급된다고 가정하기로 한다. 그리고, 게이트 스타트 펄스(GSP) 및 쉬프트 펄스(SHP)도 로우레벨로 설정될 때 공급되는 것으로 가정하기로 한다.
도 4를 참조하면, 본 발명의 실시예에 의한 스테이지(STi)는 입력부(300) 및 제 1출력부(200)를 구비한다.
제 1출력부(200)는 제 1노드(N1), 제 2노드(N2), 제 4입력단자(1124) 및 제 2전원 입력단자(1127)에 접속된다. 이와 같은 제 1출력부(200)는 제 1노드(N1) 및 제 2노드(N2)의 전압에 대응하여 제 1출력단자(1125)로 제 2주사신호(SS2i)를 공급한다. 이를 위하여, 제 1출력부(200)는 제 1트랜지스터(M1), 제 2트랜지스터(M2), 제 1커패시터(C1)를 구비한다.
제 1트랜지스터(M1)의 제 1전극은 제 4입력단자(1124)에 접속되고, 제 2전극은 제 1출력단자(1125)에 접속된다. 그리고, 제 1트랜지스터(M1)의 게이트전극은 제 1노드(N1)에 접속된다. 이와 같은 제 1트랜지스터(M1)는 제 1노드(N1)의 전압에 대응하여 제 4입력단자(1124)와 제 1출력단자(1125)의 전기적 접속을 제어한다.
제 2트랜지스터(M2)의 제 1전극은 제 1출력단자(1125)에 접속되고, 제 2전극은 제 2전원 입력단자(1127)에 접속된다. 그리고, 제 2트랜지스터(M2)의 게이트전극은 제 2노드(N2)에 접속된다. 이와 같은 제 2트랜지스터(M2)는 제 2노드(N2)의 전압에 대응하여 제 1출력단자(1125)와 제 2전원 입력단자(1127)의 전기적 접속을 제어한다.
제 1커패시터(C1)는 제 2노드(N2)와 제 1출력단자(1125) 사이에 접속된다. 이와 같은 제 1커패시터(C1)는 제 2노드(N2) 및 제 1출력단자(1125) 사이의 전압을 저장한다.
입력부(300)는 제 1입력단자(1121), 제 2입력단자(1122), 제 3입력단자(1123), 제 1전원 입력단자(1126) 및 제 2전원 입력단자(1127)에 접속된다. 이와 같은 입력부(300)는 제 1노드(N1) 및 제 2노드(N2)의 전압을 제어한다. 이를 위하여, 입력부(300)는 제 3트랜지스터(M3) 내지 제 9트랜지스터(M9), 제 2커패시터(C2)를 구비한다.
제 3트랜지스터(M3)의 제 1전극은 제 1전원 입력단자(1126)에 접속되고, 제 2전극은 제 3노드(N3)에 접속된다. 그리고, 제 3트랜지스터(M3)의 게이트전극은 제 2입력단자(1122)에 접속된다. 이와 같은 제 3트랜지스터(M3)는 제 2입력단자(1122)로 제 1클럭신호(CLK1)가 공급될 때 턴-온되어 제 1전원 입력단자(1126)와 제 3노드(N3)를 전기적으로 접속시킨다.
제 4트랜지스터(M4)의 제 1전극은 제 3노드(N3)에 접속되고, 제 2전극은 제 3입력단자(1123)에 접속된다. 그리고, 제 4트랜지스터(M4)의 게이트전극은 제 4노드(N4)에 접속된다. 이와 같은 제 4트랜지스터(M4)는 제 4노드(N4)의 전압에 대응하여 제 3노드(N3)와 제 3입력단자(1123)의 전기적 접속을 제어한다.
제 5트랜지스터(M5)의 제 1전극은 제 4노드(N4)에 접속되고, 제 2전극은 제 1입력단자(1121)에 접속된다. 그리고, 제 5트랜지스터(M5)의 게이트전극은 제 2입력단자(1122)에 접속된다. 이와 같은 제 5트랜지스터(M5)는 제 2입력단자(1122)로 제 1클럭신호(CLK1)가 공급될 때 턴-온되어 제 4노드(N4)와 제 1입력단자(1121)를 전기적으로 접속시킨다.
제 6트랜지스터(M6)의 제 1전극은 제 1전원 입력단자(1126)에 접속되고, 제 2전극은 제 2노드(N2)에 접속된다. 그리고, 제 6트랜지스터(M6)의 게이트전극은 제 3노드(N3)에 접속된다. 이와 같은 제 6트랜지스터(M6)는 제 3노드(N3)의 전압에 대응하여 제 1전원 입력단자(1126)와 제 2노드(N2)의 전기적 접속을 제어한다.
제 7트랜지스터(M7)의 제 1전극은 제 2노드(N2)에 접속되고, 제 2전극은 제 2전원 입력단자(1127)에 접속된다. 그리고, 제 7트랜지스터(M7)의 게이트전극은 제 2입력단자(1122)에 접속된다. 이와 같은 제 7트랜지스터(M7)는 제 2입력단자(1122)로 제 1클럭신호(CLK1)가 공급될 때 턴-온되어 제 2노드(N2)와 제 2전원 입력단자(1127)의 전기적 접속을 제어한다. 추가적으로, 제 7트랜지스터(M7)는 제 2노드(N2)의 전압에 대응하여 제 1클럭신호(CLK1)가 공급되더라도 턴-오프 상태를 유지할 수 있다. 이와 관련하여 상세한 설명은 후술하기로 한다.
제 8트랜지스터(M8)의 제 1전극은 제 1전원 입력단자(1126)에 접속되고, 제 2전극은 제 1노드(N1)에 접속된다. 그리고, 제 8트랜지스터(M8)의 게이트전극은 제 2노드(N2)에 접속된다. 이와 같은 제 8트랜지스터(M8)는 제 2노드(N2)의 전압에 대응하여 제 1전원 입력단자(1126)와 제 1노드(N1)의 전기적 접속을 제어한다.
제 9트랜지스터(M9)의 제 1전극은 제 1노드(N1)에 접속되고, 제 2전극은 제 2전원 입력단자(1127)에 접속된다. 그리고, 제 9트랜지스터(M9)의 게이트전극은 제 3노드(N3)에 접속된다. 이와 같은 제 9트랜지스터(M9)는 제 3노드(N3)의 전압에 대응하여 제 1노드(N1)와 제 2전원 입력단자(1127)의 전기적 접속을 제어한다.
제 2커패시터(C2)는 제 3노드(N3)와 제 4노드(N4) 사이에 접속된다. 이와 같은 제 2커패시터(C2)는 제 3노드(N3)와 제 4노드(N4) 사이의 전압을 저장한다.
도 5는 도 4에 도시된 스테이지의 동작과정을 나타내는 파형도이다. 그리고, 도 6 내지 도 8은 도 5의 파형도에 대응한 스테이지의 동작과정을 나타내는 도면이다. 이후, 설명의 편의성을 위하여 제 i스테이지(STi)를 첫 번째 스테이지로 가정하기로 한다.
도 4 및 도 5을 참조하면, 먼저 제 1기간(T1) 동안 게이트 스타트 펄스(GSP) 및 제 1클럭신호(CLK1)가 공급(즉, 로우레벨)된다.
제 1클럭신호(CLK1)가 공급되면 도 6에 도시된 바와 같이 제 3트랜지스터(M3) 및 제 5트랜지스터(M5)가 턴-온된다. 그리고, 제 1클럭신호(CLK1)가 공급되면 제 7트랜지스터(M7)가 제 2노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프된다. 일례로, 제 1기간(T1) 이전에 제 2노드(N2)는 대략 제 2전원(VGL)의 전압으로 설정될 수 있고, 이 경우 제 7트랜지스터(M7)는 턴-오프 상태를 유지한다.
제 3트랜지스터(M3)가 턴-온되면 제 3노드(N3)로 제 1전원(VGH)의 전압이 공급된다. 제 3노드(N3)로 제 1전원(VGH)의 전압이 공급되면 제 6트랜지스터(M6) 및 제 9트랜지스터(M9)가 턴-오프된다.
제 5트랜지스터(M5)가 턴-온되면 게이트 스타트 펄스(GSP)가 제 4노드(N4)로 공급된다. 제 4노드(N4)로 게이트 스타트 펄스(GSP)가 공급되면 제 4트랜지스터(M4)가 턴-온된다. 이때, 제 2커패시터(C2)는 제 4트랜지스터(M4)의 턴-온에 대응되는 전압을 저장한다.
제 4트랜지스터(M4)가 턴-온되면 제 3입력단자(1123)와 제 3노드(N3)가 전기적으로 접속된다. 이때, 제 3입력단자(1123)로 제 2클럭신호(CLK2)가 공급되지 않기 때문에(즉, 제 3입력단자(1123)로 하이레벨 전압 공급) 제 3노드(N3)의 전압은 안정적으로 제 1전원(VGH)의 전압을 유지한다.
한편, 제 1기간(T1) 이전에 충전된 제 1커패시터(C1)의 전압에 의하여 제 2노드(N2)는 로우레벨(일례로, VGL)의 전압을 유지한다. 따라서, 제 1기간(T1) 동안 제 8트랜지스터(M8) 및 제 2트랜지스터(M2)가 턴-온된다.
제 8트랜지스터(M8)가 턴-온되면 제 1노드(N1)로 제 1전원(VGH)의 전압이 공급되고, 이에 따라 제 1트랜지스터(M1)가 턴-오프된다. 제 2트랜지스터(M2)가 턴-온되면 제 1출력단자(1125)로 제 2전원(VGL)의 전압이 공급된다. 따라서, 제 1기간(T1) 동안 제 1출력단자(1125)는 로우레벨의 전압을 유지한다.(즉, 제 2주사신호(SS2i)가 공급되지 않는다.)
제 2기간(T2)에는 제 2클럭신호(CLK2)가 공급된다. 그리고, 제 2기간(T2)의 일부기간 동안 제 3클럭신호(CLK3)가 공급된다. 여기서, 제 2클럭신호(CLK2) 및 제 3클럭신호(CLK3)는 동시에 공급될 수 있다.
한편, 제 1기간(T1) 동안 제 2커패시터(C2)에 충전된 전압에 대응하여 도 7에 도시된 바와 같이 제 4트랜지스터(M4)는 턴-온 상태를 유지한다. 따라서, 제 3입력단자(1123)로 공급된 제 2클럭신호(CLK2)는 제 3노드(N3)로 공급된다. 제 3노드(N3)로 제 2클럭신호(CLK2)가 공급되면 제 6트랜지스터(M6) 및 제 9트랜지스터(M9)가 턴-온된다.
제 6트랜지스터(M6)가 턴-온되면 제 1전원(VGH)의 전압이 제 2노드(N2)로 공급되고, 이에 따라 제 8트랜지스터(M8) 및 제 2트랜지스터(M2)가 턴-오프된다. 제 9트랜지스터(M9)가 턴-온되면 제 2전원(VGL)의 전압이 제 1노드(N1)로 공급되고, 이에 따라 제 1트랜지스터(M1)가 턴-온된다.
제 1트랜지스터(M1)가 턴-온되면 제 4입력단자(1124)로 공급되는 제 3클럭신호(CLK3)의 하이레벨 전압이 제 1출력단자(1125)로 공급된다. 이때, 제 1출력단자(1125)로 공급된 제 3클럭신호(CLK3)의 하이레벨의 전압이 제 2주사신호(SS2i)로 공급된다.
제 3기간(T3)에는 제 1클럭신호(CLK1)가 공급된다. 제 1클럭신호(CLK1)가 공급되면 도 8에 도시된 바와 같이 제 3트랜지스터(M3), 제 5트랜지스터(M5) 및 제 7트랜지스터(M7)가 턴-온된다.
제 3트랜지스터(M3)가 턴-온되면 제 3노드(N3)로 제 1전원(VGH)의 전압이 공급된다. 제 3노드(N3)로 제 1전원(VGH)의 전압이 공급되면 제 6트랜지스터(M6) 및 제 9트랜지스터(M9)가 턴-오프된다.
제 5트랜지스터(M5)가 턴-온되면 제 1입력단자(1121)와 제 4노드(N4)가 전기적으로 접속된다. 이때, 게이트 스타트 펄스(GSP)가 공급되지 않기 때문에 제 1입력단자(1121)는 하이레벨의 전압으로 설정되고, 이에 따라 제 4노드(N4)도 하이레벨의 전압으로 설정된다. 제 4노드(N4)가 하이레벨의 전압으로 설정되면 제 4트랜지스터(M4)가 턴-오프된다. 이때, 제 2커패시터(C2)는 제 4트랜지스터(M4)의 턴-오프에 대응하는 전압을 저장한다.
제 7트랜지스터(M7)가 턴-온되면 제 2노드(N2)로 제 2전원(VGL)의 전압이 공급된다. 제 2노드(N2)로 제 2전원(VGL)의 전압이 공급되면 제 8트랜지스터(M8) 및 제 2트랜지스터(M2)가 턴-온된다.
제 8트랜지스터(M8)가 턴-온되면 제 1노드(N1)로 제 1전원(VGH)의 전압이 공급되고, 이에 따라 제 1트랜지스터(M1)가 턴-오프된다. 제 2트랜지스터(M2)가 턴-온되면 제 1출력단자(1125)로 제 2전원(VGL)의 전압이 공급된다.
한편, 제 1출력단자(1125)로 제 2전원(VGL)이 공급되면 제 1커패시터(C1)의 커플링에 의하여 제 2노드(N2)의 전압이 하강되고, 이에 따라 제 2트랜지스터(M2)는 안정적으로 턴-온 상태를 유지한다.
실제로, 본원 발명의 실시예에 의한 스테이지들은 상술한 과정을 반복하면서 제 2주사선(S2)들로 제 2주사신호(SS2)를 공급한다. 추가적으로, 본원 발명에서는 제 3클럭신호(CLK3)(또는 제 4클럭신호(CLK4))의 하이레벨이 주사신호(SS2)로 공급된다. 따라서, 제 3클럭신호(CLK3)(또는 제 4클럭신호(CLK4))의 하이레벨 폭을 제어하여 제 2주사신호(SS2)의 폭을 제어할 수 잇다.
한편, 본 발명의 실시예에서는 도 9a 및 도 9b에 도시된 바와 같이 제 1노드(N1) 또는 제 3노드(N3)의 전압이 쉬프트 펄스(SHP)로서 다음단 스테이지로 공급된다. 제 i스테이지(STi)로부터 쉬프트 펄스(SHP)를 공급받는 제 i+1스테이지(STi+1)는 제 2입력단자(1122)로 공급되는 제 2클럭신호(CLK2), 제 3입력단자(1123)로 공급되는 제 1클럭신호(CLK1) 및 제 4입력단자(1124)로 공급되는 제 4클럭신호(CLK4)에 대응하여 제 2주사신호를 공급한다.
도 10은 본 발명의 다른 실시예에 의한 표시장치를 개략적으로 나타내는 도면이다. 도 10을 설명할 때 도 1과 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 10을 참조하면, 본 발명의 다른 실시예에 의한 표시장치는 화소부(100), 주사 구동부(110'), 발광 구동부(130), 데이터 구동부(140), 타이밍 제어부(150) 및 호스트 시스템(160)을 구비한다.
주사 구동부(110')는 제 1주사선(S1)들로 제 1주사신호를 공급하고, 제 2주사선(S2)들로 제 2주사신호를 공급한다. 제 1주사선(S1)들로 제 1주사신호가 순차적으로 공급되면 화소(PXL)들 각각에 포함된 P형 트랜지스터가 수평라인 단위로 순차적으로 턴-온된다. 제 2주사선(S2)들로 제 2주사신호가 순차적으로 공급되면 화소(PXL)들 각각에 포함된 N형 트랜지스터가 수평라인 단위로 순차적으로 턴-온된다.
이를 위하여 주사 구동부(110')는 제 1주사신호 및 제 2주사신호를 생성하기 위한 복수의 스테이지(미도시)를 구비한다. 즉, 본 발명의 다른 실시예에서 주사 구동부(110')에 포함된 스테이지는 제 1주사신호 및 제 2주사신호를 생성하고, 이에 따라 주사 구동부(110')의 실장면적 및 제조 비용을 최소화할 수 있다.
도 11은 도 10에 도시된 주사 구동부를 개략적으로 나타내는 도면이다. 도 11에서는 주사 구동부(110')에 n개의 스테이지(ST1 내지 STn)가 포함되는 것으로 가정하기로 한다.
도 11을 참조하면, 본 발명의 실시예에 의한 주사 구동부(110')는 복수의 스테이지들(ST1 내지 STn)을 구비한다. 스테이지들(ST1 내지 STn) 각각은 제 1주사선(S11 내지 S1n)로 제 1주사신호를 공급하고, 제 2주사선들(S21 내지 S2n)로 제 2주사신호를 공급한다.
추가적으로, 도 11에서는 스테이지들(ST1 내지 STn) 각각이 동일 수평라인에 위치된 제 1주사선(S1) 및 제 2주사선(S2)과 접속되는 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 일례로, 화소(PXL)의 회로구조에 대응하여 스테이지들(ST1, STn) 각각에 접속되는 제 1주사선(S1) 및 제 2주사선(S2)은 서로 다른 수평라인에 위치될 수 있다.
첫 번째 스테이지(ST1)는 게이트 스타트 펄스(GSP)에 대응하여 자신과 접속된 제 1주사선(S11)으로 제 1주사신호를 공급하고, 제 2주사선(S21)으로 제 2주사신호를 공급한다. 나머지 스테이지들(ST2 내지 STn)은 이전단 스테이지로부터 공급되는 쉬프트 펄스(SHP)에 대응하여 자신과 접속된 제 1주사선(S12 내지 S1n 중 어느 하나)으로 제 1주사신호를 공급하고, 제 2주사선(S22 내지 S2n 중 어느 하나)으로 제 2주사신호를 공급한다.
스테이지들(ST1 내지 STn) 각각은 주사 구동부(110')로 공급되는 6개의 클럭신호들(CLK1 내지 CLK6) 중 네 개의 클럭신호를 공급받는다.
일례로, 홀수번째 스테이지들(ST1, ST3...)은 제 1클럭신호(CLK1), 제 2클럭신호(CLK2), 제 3클럭신호(CLK3) 및 제 5클럭신호(CLK5)를 공급받고, 짝수번째 스테이지들(ST2,...)은 제 1클럭신호(CLK1), 제 2클럭신호(CLK2), 제 4클럭신호(CLK4) 및 제 6클럭신호(CLK6)를 공급받는다. 즉, 제 3클럭신호(CLK3) 및 제 5클럭신호(CLK5)는 홀수번째 스테이지들(ST1, ST3,...)로 공급되고, 제 4클럭신호(CLK4) 및 제 6클럭신호(CLK6)는 짝수번째 스테이지들(ST2,...)로 공급된다.
제 1클럭신호(CLK1) 내지 제 6클럭신호(CLK6)는 도 14에 도시된 바와 같이 하이레벨 및 로우레벨을 반복하는 구형파 신호이며, 서로 동일한 주기로 설정된다.
제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2)는 2수평기간(2H)의 주기로 설정될 수 있다. 제 1클럭신호(CLK1)는 한 주기의 기간 동안 하이레벨 및 로우레벨이 동일한 폭을 갖도록 설정될 수 있다. 일례로, 제 1클럭신호(CLK1)는 한 주기 중 첫 번째 수평기간 동안 하이레벨의 전압으로 설정되고, 두 번째 수평기간 동안 로우레벨의 전압으로 설정될 수 있다. 제 2클럭신호(CLK2)는 제 1클럭신호(CLK1)를 반전한 신호로 설정될 수 있다.
제 3클럭신호(CLK3) 및 제 4클럭신호(CLK4)는 2수평기간(2H)의 주기를 갖도록 설정될 수 있다. 제 3클럭신호(CLK3)는 한 주기의 기간 동안 하이레벨 및 로우레벨이 서로 상이한 폭을 갖도록 설정될 수 있다. 일례로, 제 3클럭신호(CLK3)는 한 주기의 기간 중 제 10기간 동안 하이레벨로 설정되고, 제 10기간을 제외한 제 11기간 동안 로우레벨로 설정될 수 있다. 여기서, 제 11기간은 제 10기간보다 넓은 폭으로 설정된다. 제 3클럭신호(CLK3)의 하이레벨은 제 1클럭신호(CLK1)의 하이레벨과 중첩될 수 있다. 제 5클럭신호(CLK5)는 제 3클럭신호(CLK3)를 반전한 신호로 설정된다.
제 4클럭신호(CLK4)는 한 주기의 기간 동안 하이레벨 및 로우레벨이 서로 상이한 폭을 갖도록 설정될 수 있다. 일례로, 제 4클럭신호(CLK4)는 한 주기의 기간 중 제 10기간 동안 하이레벨로 설정되고, 제 10기간을 제외한 제 11기간 동안 로우레벨로 설정될 수 있다. 그리고, 제 4클럭신호(CLK4)의 하이레벨은 제 2클럭신호(CLK2)의 하이레벨과 중첩될 수 있다. 제 6클럭신호(CLK6)는 제 4클럭신호(CLK4)를 반전한 신호로 설정된다.
도 12는 도 11에 도시된 스테이지의 연결단자의 실시예를 나타내는 도면이다. 도 12에서는 설명의 편의성을 위하여 제 i스테이지(STi)를 도시하기로 한다. 그리고, 제 12를 설명할 때 도 3과 동일한 구성에 대해서는 동일한 도면부호를 할당하기로 한다.
도 12를 참조하면, 본 발명의 실시예에 의한 스테이지(STi)는 제 1입력단자(1121), 제 2입력단자(1122), 제 3입력단자(1123), 제 4입력단자(1124), 제 5입력단자(1128), 제 1출력단자(1125), 제 2출력단자(1129), 제 1전원 입력단자(1126) 및 제 2전원 입력단자(1127)를 구비한다.
제 1입력단자(1121)는 제 i-1스테이지(STi-1)로부터 쉬프트 펄스(SHP)를 공급받을 수 있다. 여기서, 제 i스테이지(STi)가 첫 번째 스테이지(ST1)로 설정되는 경우, 제 1입력단자(1121)는 게이트 스타트 펄스(GSP)를 공급받을 수 있다.
제 2입력단자(1122)는 제 1클럭신호(CLK1)를 공급받는다. 이 경우, 제 i-1스테이지(STi-1)의 제 2입력단자(1122)로는 제 2클럭신호(CLK2)가 공급된다.
제 3입력단자(1123)는 제 2클럭신호(CLK2)를 공급받는다. 이 경우, 제 i-1스테이지(STi-1)의 제 3입력단자(1123)로는 제 1클럭신호(CLK1)가 공급된다.
즉, 홀수번째 스테이지들(ST1, ST3...)의 제 2입력단자(1122)로는 제 1클럭신호(CLK1), 제 3입력단자(1123)로는 제 2클럭신호(CLK2)가 공급되고, 짝수번째 스테이지들(ST2,...)의 제 2입력단자(1122)로는 제 2클럭신호(CLK2), 제 3입력단자(1123)로는 제 1클럭신호(CLK1)가 공급된다.
제 4입력단자(1124)는 제 3클럭신호(CLK3)를 공급받는다. 이 경우, 제 i-1스테이지(STi-1)의 제 4입력단자(1124)로는 제 4클럭신호(CLK4)가 공급된다.
제 5입력단자(1128)는 제 5클럭신호(CLK5)를 공급받는다. 이 경우, 제 i-1스테이지(STi-1)의 제 5입력단자(1128)로는 제 6클럭신호(CLK6)가 공급된다.
제 1출력단자(1125)는 제 i스테이지(STi)의 제 2주사신호(SS2i)를 출력한다.
제 2출력단자(1129)는 제 i스테이지(STi)의 제 1주사신호(SS1i)를 출력한다.
제 1전원 입력단자(1126)는 제 1전원(VGH)에 접속되고, 제 2전원 입력단자(1127)는 제 2전원(VGL)에 접속된다.
도 13은 도 12에 도시된 제 i스테이지의 실시예를 나타내는 회로도이다. 도 13을 설명할 때 도 4와 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 13을 참조하면, 본 발명의 실시예에 의한 스테이지(STi)는 입력부(300), 제 1출력부(200) 및 제 2출력부(400)를 구비한다.
제 2출력부(400)는 제 1전원 입력단자(1126), 제 5입력단자(1128), 제 2노드(N2) 및 제 4노드(N4)에 접속된다. 이와 같은 제 2출력부(400)는 제 2노드(N2)의 전압 및 제 5입력단자(1128)로 공급되는 제 5클럭신호(CLK5)에 대응하여 제 2출력단자(1129)로 제 1주사신호(SS1i)를 공급한다. 이를 위하여, 제 2출력부(400)는 제 10트랜지스터(M10), 제 11트랜지스터(M11), 제 12트랜지스터(M12), 제 3커패시터(C3) 및 제 4커패시터(C4)를 구비한다.
제 10트랜지스터(M10)의 제 1전극은 제 1전원 입력단자(1126)에 접속되고, 제 2전극은 제 2출력단자(1129)에 접속된다. 그리고, 제 10트랜지스터(M10)의 게이트전극은 제 2노드(N2)에 접속된다. 이와 같은 제 10트랜지스터(M10)는 제 2노드(N2)의 전압에 대응하여 제 1전원 입력단자(1126)와 제 2출력단자(1129)의 접속을 제어한다.
제 11트랜지스터(M11)의 제 1전극은 제 2출력단자(1129)에 접속되고, 제 2전극은 제 5입력단자(1128)에 접속된다. 그리고, 제 11트랜지스터(M11)의 게이트전극은 제 5노드(N5)에 접속된다. 이와 같은 제 11트랜지스터(M11)는 제 5노드(N5)의 전압에 대응하여 제 2출력단자(1129)와 제 5입력단자(1128)의 접속을 제어한다.
제 12트랜지스터(M12)는 제 4노드(N4)와 제 5노드(N5) 사이에 접속된다. 그리고, 제 12트랜지스터(M12)의 게이트전극은 제 5입력단자(1128)에 접속된다. 이와 같은 제 12트랜지스터(M12)는 제 5입력단자(1128)로 제 5클럭신호(CLK5)가 공급될 때 턴-온되어 제 4노드(N4)와 제 5노드(N5)를 전기적으로 접속시킨다.
제 3커패시터(C3)는 제 5노드(N5)와 제 2출력단자(1129) 사이에 접속된다. 이와 같은 제 3커패시터(C3)는 제 5노드(N5)와 제 2출력단자(1129) 사이의 전압을 저장한다.
제 4커패시터(C4)는 제 2노드(N2)와 제 1전원 입력단자(1126) 사이에 접속된다. 이와 같은 제 4커패시터(C4)는 제 2노드(N2)에 대응하는 전압을 저장한다.
도 14는 도 13에 도시된 스테이지의 동작과정을 나타내는 파형도이다. 그리고, 도 15 내지 도 18은 도 14의 파형도에 대응한 스테이지의 동작과정을 나타내는 도면이다. 이후, 설명의 편의성을 위하여 제 i스테이지(STi)를 첫 번째 스테이지로 가정하기로 한다. 또한, 제 5클럭신호(CLK5) 및 제 6클럭신호(CLK6)는 로우레벨로 설정될 때 공급되는 것으로 가정하기로 한다.
도 13 및 도 14를 참조하면, 먼저 제 1기간(T1) 동안 게이트 스타트 펄스(GSP), 제 1클럭신호(CLK1) 및 제 6클럭신호(CLK6)가 공급된다.
제 1클럭신호(CLK1)가 공급되면 도 15에 도시된 바와 같이 제 3트랜지스터(M3) 및 제 5트랜지스터(M5)가 턴-온된다. 그리고, 제 1클럭신호(CLK1)가 공급되면 제 7트랜지스터(M7)가 제 2노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제 3트랜지스터(M3)가 턴-온되면 제 3노드(N3)로 제 1전원(VGH)의 전압이 공급된다. 제 3노드(N3)로 제 1전원(VGH)의 전압이 공급되면 제 6트랜지스터(M6) 및 제 9트랜지스터(M9)가 턴-오프된다.
제 5트랜지스터(M5)가 턴-온되면 게이트 스타트 펄스(GSP)가 제 4노드(N4)로 공급된다. 제 4노드(N4)로 게이트 스타트 펄스(GSP)가 공급되면 제 4트랜지스터(M4)가 턴-온된다. 이때, 제 2커패시터(C2)는 제 4트랜지스터(M4)의 턴-온에 대응되는 전압을 저장한다.
제 4트랜지스터(M4)가 턴-온되면 제 3입력단자(1123)와 제 3노드(N3)가 전기적으로 접속된다. 이때, 제 3입력단자(1123)로 제 2클럭신호(CLK2)가 공급되지 않기 때문에(즉, 제 3입력단자(1123)로 하이레벨 전압 공급) 제 3노드(N3)의 전압은 안정적으로 제 1전원(VGH)의 전압을 유지한다.
한편, 제 1기간(T1) 이전에 충전된 제 1커패시터(C1)의 전압에 의하여 제 2노드(N2)는 로우레벨(일례로, VGL)의 전압을 유지한다. 따라서, 제 1기간(T1) 동안 제 2트랜지스터(M2), 제 8트랜지스터(M8) 및 제 10트랜지스터(M10)가 턴-온된다.
제 8트랜지스터(M8)가 턴-온되면 제 1노드(N1)로 제 1전원(VGH)의 전압이 공급되고, 이에 따라 제 1트랜지스터(M1)가 턴-오프된다. 제 2트랜지스터(M2)가 턴-온되면 제 1출력단자(1125)로 제 2전원(VGL)의 전압이 공급된다. 따라서, 제 1기간(T1) 동안 제 1출력단자(1125)는 로우레벨의 전압을 유지한다.(즉, 제 2주사신호(SS2i)가 공급되지 않는다.)
제 10트랜지스터(M10)가 턴-온되면 제 2출력단자(1129)로 제 1전원(VGH)의 전압이 공급된다. 따라서, 제 1기간(T1) 동안 제 2출력단자(1129)는 하이레벨의 전압을 유지한다.(즉, 제 1주사신호(SS1i)가 공급되지 않는다) 한편, 제 1기간(T1) 동안 제 3커패시터(C3)에 충전된 전압에 대응하여 제 11트랜지스터(M11)는 턴-오프 상태를 유지한다.
제 2기간(T2)에는 제 2클럭신호(CLK2)가 공급된다. 그리고, 제 2기간(T2)의 일부기간 동안 제 3클럭신호(CLK3) 및 제 5클럭신호(CLK5)가 공급된다. 여기서, 제 5클럭신호(CLK5)는 제 3클럭신호(CLK3)를 반전한 신호로 설정된다. 그리고, 제 2클럭신호(CLK3), 제 3클럭신호(CLK3) 및 제 5클럭신호(CLK5)는 동시에 공급될 수 있다.
한편, 제 1기간(T1) 동안 제 2커패시터(C2)에 충전된 전압에 대응하여 제 4노드(N4)는 로우레벨의 전압으로 설정된다. 따라서, 도 16에 도시된 바와 같이 제 2기간(T2) 동안 제 4트랜지스터(M4)는 턴-온 상태를 유지한다. 제 4트랜지스터(M4)가 턴-온 상태를 유지하면 제 3입력단자(1123)로 공급된 제 2클럭신호(CLK2)는 제 3노드(N3)로 공급된다. 제 3노드(N3)로 제 2클럭신호(CLK2)가 공급되면 제 6트랜지스터(M6) 및 제 9트랜지스터(M9)가 턴-온된다.
제 6트랜지스터(M6)가 턴-온되면 제 1전원(VGH)의 전압이 제 2노드(N2)로 공급되고, 이에 따라 제 2트랜지스터(M2), 제 8트랜지스터(M8) 및 제 10트랜지스터(M10)가 턴-오프된다. 제 9트랜지스터(M9)가 턴-온되면 제 2전원(VGL)의 전압이 제 1노드(N1)로 공급되고, 이에 따라 제 1트랜지스터(M1)가 턴-온된다.
제 1트랜지스터(M1)가 턴-온되면 제 4입력단자(1124)로 공급되는 제 3클럭신호(CLK3)의 하이레벨 전압이 제 1출력단자(1125)로 공급된다. 이때, 제 1출력단자(1125)로 공급된 제 3클럭신호(CLK3)의 하이레벨의 전압이 제 2주사신호(SS2i)로 공급된다.
제 5클럭신호(CLK5)가 공급되면 제 12트랜지스터(M12)가 턴-온된다. 제 12트랜지스터(M12)가 턴-온되면 제 4노드(N4)의 로우레벨 전압이 제 5노드(N5)로 공급되고, 이에 따라 제 11트랜지스터(M11)가 턴-온된다. 이때, 제 3커패시터(C3)는 제 11트랜지스터(M11)의 턴-온에 대응되는 전압을 저장한다.
제 11트랜지스터(M11)가 턴-온되면 제 5클럭신호(CLK5)의 로우레벨 전압이 제 2출력단자(1129)로 공급된다. 이때, 제 2출력단자(1129)로 공급된 제 5클럭신호(CLK5)의 로우레벨 전압이 제 1주사신호(SS1i)로 공급된다. 한편, 제 2출력단자(1129)로 제 5클럭신호(CLK5)가 공급될 때 제 3커패시터(C3)의 커플링에 의하여 제 5노드(N5)의 전압이 하강된다. 따라서, 제 2출력단자(1129)로 제 1주사신호(SS1i)가 공급될 때 제 11트랜지스터(M11)는 안정적으로 턴-온 상태를 유지한다.
제 3기간(T3)에는 제 1클럭신호(CLK1)가 공급된다. 제 1클럭신호(CLK1)가 공급되면 도 17에 도시된 바와 같이 제 3트랜지스터(M3), 제 5트랜지스터(M5) 및 제 7트랜지스터(M7)가 턴-온된다.
제 3트랜지스터(M3)가 턴-온되면 제 3노드(N3)로 제 1전원(VGH)의 전압이 공급된다. 제 3노드(N3)로 제 1전원(VGH)의 전압이 공급되면 제 6트랜지스터(M6) 및 제 9트랜지스터(M9)가 턴-오프된다.
제 5트랜지스터(M5)가 턴-온되면 제 1입력단자(1121)와 제 4노드(N4)가 전기적으로 접속된다. 이때, 게이트 스타트 펄스(GSP)가 공급되지 않기 때문에 제 1입력단자(1121)는 하이레벨의 전압으로 설정되고, 이에 따라 제 4노드(N4)도 하이레벨의 전압으로 설정된다. 제 4노드(N4)가 하이레벨의 전압으로 설정되면 제 4트랜지스터(M4)가 턴-오프된다. 이때, 제 2커패시터(C2)는 제 4트랜지스터(M4)의 턴-오프에 대응하는 전압을 저장한다.
제 7트랜지스터(M7)가 턴-온되면 제 2노드(N2)로 제 2전원(VGL)의 전압이 공급된다. 제 2노드(N2)로 제 2전원(VGL)의 전압이 공급되면 제 2트랜지스터(M2), 제 8트랜지스터(M8) 및 제 10트랜지스터(M10)가 턴-온된다.
제 8트랜지스터(M8)가 턴-온되면 제 1노드(N1)로 제 1전원(VGH)의 전압이 공급되고, 이에 따라 제 1트랜지스터(M1)가 턴-오프된다. 제 2트랜지스터(M2)가 턴-온되면 제 1출력단자(1125)로 제 2전원(VGL)의 전압이 공급된다.
한편, 제 1출력단자(1125)로 제 2전원(VGL)이 공급되면 제 1커패시터(C1)의 커플링에 의하여 제 2노드(N2)의 전압이 하강되고, 이에 따라 제 2트랜지스터(M2)는 안정적으로 턴-온 상태를 유지한다.
제 10트랜지스터(M10)가 턴-온되면 제 2출력단자(1129)로 제 1전원(VGH)의 전압이 공급된다. 이때, 제 4커패시터(C4)에는 제 10트랜지스터(M10)의 턴-온에 대응되는 전압이 저장된다.
한편, 제 3기간(T3) 동안 제 3커패시터(C3)의 전압에 대응하여 제 11트랜지스터(M11)가 턴-온 상태를 유지한다. 제 11트랜지스터(M11)가 턴-온되면 제 2출력단자(1129)와 제 5입력단자(1128)가 전기적으로 접속된다. 이때, 제 5입력단자(1128)로 하이레벨의 전압이 공급되기 때문에 제 2출력단자(129)는 안정적으로 제 1전원(VGH)의 전압을 유지한다.
제 4기간(T4)에는 제 5클럭신호(CLK5)가 공급된다. 제 5클럭신호(CLK5)가 공급되면 제 12트랜지스터(M12)가 턴-온된다. 제 12트랜지스터(M12)가 턴-온되면 제 4노드(N4)의 하이레벨 전압이 제 5노드(N5)로 공급되고, 이에 따라 제 11트랜지스터(M11)가 턴-오프된다. 이때, 제 10트랜지스터(M10)는 제 4커패시터(C4)에 저장된 전압에 대응하여 턴-온 상태를 유지한다.
실제로, 본 발명의 실시예에 의한 스테이지들은 상술한 과정을 반복하면서 제 1주사선(S1)들로 제1주사신호(SS1)를 공급하고, 제 2주사선(S2)들로 제 2주사신호(SS2)를 공급한다.
한편, 본 발명의 실시예에서는 도 19a 및 도 19b에 도시된 바와 같이 제 1노드(N1) 또는 제 3노드(N3)의 전압이 쉬프트 펄스(SHP)로서 다음단 스테이지로 공급된다. 제 i스테이지(STi)로부터 쉬프트 펄스(SHP)를 공급받는 제 i+1스테이지(STi+1)는 제 2입력단자(1122)로 공급되는 제 2클럭신호(CLK2), 제 3입력단자(1123)로 공급되는 제 1클럭신호(CLK1), 제 4입력단자(1124)로 공급되는 제 4클럭신호(CLK4), 제5입력단자(1128)로 공급되는 제 6클럭신호(CLK6)에 대응하여 제 1주사신호 및 제 2주사신호를 출력한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
전술한 발명에 대한 권리범위는 이하의 특허청구범위에서 정해지는 것으로써, 명세서 본문의 기재에 구속되지 않으며, 청구범위의 균등 범위에 속하는 변형과 변경은 모두 본 발명의 범위에 속할 것이다.
100 : 화소부
110,120 : 주사 구동부
130 : 발광 구동부 140 : 데이터 구동부
150 : 타이밍 제어부 160 : 호스트 시스템
200,400 : 출력부 300 : 입력부
1121,1122,1123,1124,1128 : 입력단자 1125,1129 : 출력단자
1126,1127 : 전원 입력단자
130 : 발광 구동부 140 : 데이터 구동부
150 : 타이밍 제어부 160 : 호스트 시스템
200,400 : 출력부 300 : 입력부
1121,1122,1123,1124,1128 : 입력단자 1125,1129 : 출력단자
1126,1127 : 전원 입력단자
Claims (29)
- 제 1입력단자로 입력되는 쉬프트 펄스 또는 게이트 스타트 펄스, 제 2입력단자로 입력되는 제 1클럭신호, 제 3입력단자로 입력되는 제 2클럭신호, 제 1전원 입력단자로 입력되는 제 1전원, 제 2전원 입력단자로 입력되는 제 2전원을 이용하여 제 1노드 및 제 2노드의 전압을 제어하기 위한 입력부와;
제 4입력단자로부터 제 3클럭신호, 상기 제 2전원 입력단자로부터 상기 제 2전원을 입력받으며, 상기 제 1노드 및 제 2노드의 전압에 대응하여 제 1출력단자로 하이레벨의 주사신호를 출력하기 위한 제 1출력부를 구비하는 스테이지 회로. - 제 1항에 있어서,
i(i는 자연수) 번째 스테이지 회로가 첫 번째 스테이지로 설정되는 경우 상기 제 1입력단자로는 상기 게이트 스타트 펄스가 공급되며, 그 외의 경우에 상기 제 1입력단자로는 i-1번째 스테이지로부터 상기 쉬프트 펄스가 공급되는 스테이지 회로. - 제 1항에 있어서,
상기 제 1클럭신호, 제 2클럭신호 및 제 3클럭신호는 동일한 주기를 갖는 스테이지 회로. - 제 3항에 있어서,
상기 제 1클럭신호 및 제 2클럭신호는 듀티비가 50%로 설정되며, 상기 제 2클럭신호는 상기 제 1클럭신호를 반전한 신호로 설정되는 스테이지 회로. - 제 4항에 있어서,
상기 제 3클럭신호는 한 주기의 기간 중 제 1기간 동안 하이레벨로 설정되고, 상기 제 1기간 보다 넓은 제 2기간 동안 로우레벨로 설정되는 스테이지 회로. - 제 5항에 있어서,
상기 제 3클럭신호의 하이레벨 기간은 상기 제 1클럭신호의 하이레벨 기간과 중첩되는 스테이지 회로. - 제 1항에 있어서,
상기 제 1전원은 게이트 오프 전압으로 설정되고, 상기 제 2전원은 게이트 온 전압으로 설정되는 스테이지 회로. - 제 1항에 있어서,
상기 제 1출력부는
상기 제 4입력단자와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 1트랜지스터와;
상기 제 1출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 2트랜지스터와;
상기 제 2노드와 상기 제 1출력단자 사이에 접속되는 제 1커패시터를 구비하는 스테이지 회로. - 제 1항에 있어서,
상기 입력부는
상기 제 1전원 입력단자와 제 3노드 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 3트랜지스터와;
상기 제 3노드와 상기 제 3입력단자 사이에 접속되며, 게이트전극이 제 4노드에 접속되는 제 4트랜지스터와;
상기 제 4노드와 상기 제 1입력단자 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 5트랜지스터와;
상기 제 1전원 입력단자와 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 6트랜지스터와;
상기 제 2노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 7트랜지스터와;
상기 제 1전원 입력단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 8트랜지스터와;
상기 제 1노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 9트랜지스터와;
상기 제 3노드와 상기 제 4노드 사이에 접속되는 제 2커패시터를 구비하는 스테이지 회로. - 제 9항에 있어서,
상기 제 3노드 또는 상기 제 1노드의 전압이 상기 쉬프트 펄스로서 다음단 스테이지로 공급되는 스테이지 회로. - 제 9항에 있어서,
제 5입력단자로부터 제 5클럭신호, 상기 제 1전원 입력단자로부터 상기 제 1전원을 입력받으며, 상기 제 2노드 및 제 4노드의 전압에 대응하여 제 2출력단자로 로우레벨의 주사신호를 출력하기 위한 제 2출력부를 구비하는 스테이지 회로. - 제 11항에 있어서,
상기 제 5클럭신호는 상기 제 3클럭신호를 반전한 신호로 설정되는 스테이지 회로. - 제 11항에 있어서,
상기 제 2출력부는
상기 제 1전원 입력단자와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 10트랜지스터와;
상기 제 2출력단자와 상기 제 5입력단자 사이에 접속되며, 게이트전극이 제 5노드에 접속되는 제 11트랜지스터와;
상기 제 4노드와 상기 제 5노드 사이에 접속되며, 게이트전극이 상기 제 5입력단자에 접속되는 제 12트랜지스터와;
상기 제 5노드와 상기 제 2출력단자 사이에 접속되는 제 3커패시터와;
상기 제 1전원 입력단자와 상기 제 2노드 사이에 접속되는 제 4커패시터를 구비하는 스테이지 회로. - 제 1주사선으로 로우레벨의 제 1주사신호, 제 2주사선으로 하이레벨의 제 2주사신호를 공급하기 위하여 복수의 스테이지를 구비하며,
i(i는 자연수)번째 스테이지는
제 1입력단자로 입력되는 쉬프트 펄스 또는 게이트 스타트 펄스, 제 2입력단자로 입력되는 제 1클럭신호, 제 3입력단자로 입력되는 제 2클럭신호, 제 1전원 입력단자로 입력되는 제 1전원, 제 2전원 입력단자로 입력되는 제 2전원을 이용하여 제 1노드 및 제 2노드의 전압을 제어하기 위한 입력부와;
제 4입력단자로부터 제 3클럭신호, 상기 제 2전원 입력단자로부터 상기 제 2전원을 입력받으며, 상기 제 1노드 및 제 2노드의 전압에 대응하여 제 1출력단자로 상기 제 2주사신호를 출력하기 위한 제 1출력부와;
제 5입력단자로부터 제 5클럭신호, 상기 제 1전원 입력단자로부터 상기 제 1전원을 입력받으며, 상기 제 2노드의 전압에 대응하여 제 2출력단자로 상기 제 1주사신호를 출력하기 위한 제 2출력부를 구비하는 주사 구동부. - 제 14항에 있어서,
상기 i번째 스테이지가 첫 번째 스테이지로 설정되는 경우 상기 제 1입력단자로 게이트 스타트 펄스가 입력되고, 그 외의 경우 i-1번째 스테이지로부터 상기 쉬프트 펄스가 입력되는 주사 구동부. - 제 14항에 있어서,
상기 제 1클럭신호, 제 2클럭신호, 제 3클럭신호 및 제 5클럭신호는 동일한 주기를 갖는 주사 구동부. - 제 16항에 있어서,
상기 제 1클럭신호 및 제 2클럭신호는 듀티비가 50%로 설정되며, 상기 제 2클럭신호는 상기 제 1클럭신호를 반전한 신호로 설정되는 주사 구동부. - 제 17항에 있어서,
상기 제 3클럭신호는 한 주기의 기간 중 제 1기간 동안 하이레벨로 설정되고, 상기 제 1기간 보다 넓은 제 2기간 동안 로우레벨로 설정되는 주사 구동부. - 제 18항에 있어서,
상기 제 3클럭신호의 하이레벨 기간은 상기 제 1클럭신호의 하이레벨 기간과 중첩되는 주사 구동부. - 제 18항에 있어서,
상기 제 5클럭신호는 상기 제 3클럭신호를 반전한 신호로 설정되는 주사 구동부. - 제 16항에 있어서,
i+1번째 스테이지 회로의 제 2입력단자로는 상기 제 2클럭신호, 제 3입력단자로는 상기 제 1클럭신호, 제 4입력단자로는 제 4클럭신호, 제 5입력단자로는 제 6클럭신호가 입력되는 주사 구동부. - 제 21항에 있어서,
상기 제 4클럭신호는 한 주기의 기간 중 제 1기간 동안 하이레벨로 설정되고, 상기 제 1기간 보다 넓은 제 2기간 동안 로우레벨로 설정되는 주사 구동부. - 제 22항에 있어서,
상기 제 4클럭신호의 하이레벨 기간은 상기 제 2클럭신호의 하이레벨 기간과 중첩되는 주사 구동부. - 제 22항에 있어서,
상기 제 6클럭신호는 상기 제 4클럭신호를 반전한 신호로 설정되는 주사 구동부. - 제 14항에 있어서,
상기 제 1전원은 게이트 오프 전압으로 설정되고, 상기 제 2전원은 게이트 온 전압으로 설정되는 주사 구동부. - 제 14항에 있어서,
상기 제 1출력부는
상기 제 4입력단자와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 1트랜지스터와;
상기 제 1출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 2트랜지스터와;
상기 제 2노드와 상기 제 1출력단자 사이에 접속되는 제 1커패시터를 구비하는 주사 구동부. - 제 14항에 있어서,
상기 입력부는
상기 제 1전원 입력단자와 제 3노드 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 3트랜지스터와;
상기 제 3노드와 상기 제 3입력단자 사이에 접속되며, 게이트전극이 제 4노드에 접속되는 제 4트랜지스터와;
상기 제 4노드와 상기 제 1입력단자 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 5트랜지스터와;
상기 제 1전원 입력단자와 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 6트랜지스터와;
상기 제 2노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 7트랜지스터와;
상기 제 1전원 입력단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 8트랜지스터와;
상기 제 1노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 9트랜지스터와;
상기 제 3노드와 상기 제 4노드 사이에 접속되는 제 2커패시터를 구비하는 주사 구동부. - 제 27항에 있어서,
상기 제 3노드 또는 상기 제 1노드의 전압이 상기 쉬프트 펄스로서 다음단 스테이지로 공급되는 주사 구동부. - 제 27항에 있어서,
상기 제 2출력부는
상기 제 1전원 입력단자와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 10트랜지스터와;
상기 제 2출력단자와 상기 제 5입력단자 사이에 접속되며, 게이트전극이 제 5노드에 접속되는 제 11트랜지스터와;
상기 제 4노드와 상기 제 5노드 사이에 접속되며, 게이트전극이 상기 제 5입력단자에 접속되는 제 12트랜지스터와;
상기 제 5노드와 상기 제 2출력단자 사이에 접속되는 제 3커패시터와;
상기 제 1전원 입력단자와 상기 제 2노드 사이에 접속되는 제 4커패시터를 구비하는 주사 구동부.
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