WO2022059933A1 - 디스플레이 모듈 - Google Patents

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WO2022059933A1
WO2022059933A1 PCT/KR2021/010905 KR2021010905W WO2022059933A1 WO 2022059933 A1 WO2022059933 A1 WO 2022059933A1 KR 2021010905 W KR2021010905 W KR 2021010905W WO 2022059933 A1 WO2022059933 A1 WO 2022059933A1
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voltage
emission
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김진호
김용상
오동건
정은교
이정우
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삼성전자주식회사
성균관대학교 산학협력단
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    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Definitions

  • the present disclosure relates to a display module, and more particularly, to a display module in which a self-luminous element constitutes a sub-pixel.
  • LED Light Emitting Diode
  • PAM Pulse Amplitude Modulation
  • a method of expressing the gradation of the sub-pixel through a pulse width modulation (PWM) driving method may be used.
  • PWM pulse width modulation
  • SMPS switched mode power supply
  • the present disclosure has been made in view of the above problems, and an object of the present disclosure is to provide a display module that provides improved color reproducibility for an input image signal, and a driving method thereof.
  • Another object of the present disclosure is to provide a display module including a sub-pixel circuit and a driving circuit capable of more efficiently and stably driving an inorganic light emitting device constituting a sub-pixel, and a driving method thereof.
  • Another object of the present disclosure is to provide a display module capable of detecting a failure while a user uses the display module, and a driving method thereof.
  • a display module for achieving the above object is a display panel in which a plurality of pixels each including a plurality of sub-pixels are arranged in a matrix form, and each image frame of the display panel
  • a first control signal for setting a pulse width modulation (PWM) data voltage to the sub-pixels included in the row line is applied to the sub-pixels included in all row lines of the display panel in the row line order
  • the start signal is and a driver for applying a second control signal for controlling light emission of the sub-pixels included in each row line to the sub-pixels included in all the row lines in a row line order based on the row line, and included in each row line
  • the selected sub-pixels emit light for a time corresponding to the PWM data voltage set according to the first control signal based on the second control signal applied to the light emission period corresponding to the image frame, and between successive image frame periods. The light is not emitted for a preset time based on the second control signal applied in the period of .
  • whether the display panel has failed may be detected based on power supplied to the display panel for the preset time.
  • the driving unit may include, during one image frame period, when a start signal is input a plurality of times at a preset time interval, each time the start signal is input, the sub-pixels included in all the row lines are sequentially applied to the sub-pixels in the row line order.
  • a second control signal may be applied.
  • each row line may operate in a plurality of light emission periods corresponding to the number of times the start signal is input during the one image frame period.
  • each of the sub-pixels included in each row line includes an inorganic light emitting device and a transistor connected to the inorganic light emitting device, wherein the transistor is configured to be configured based on the second control signal applied during the plurality of light emitting periods. It may be turned on and turned off based on the second control signal applied during a period between the successive image frame periods.
  • the driver may include a plurality of driver circuits for applying the second control signal to each row line.
  • each of the plurality of driver circuits includes an output terminal for outputting a carry signal, and a transistor having a gate terminal connected to the output terminal, wherein the transistor is based on the carry signal input through the gate terminal,
  • the second control signal applied to the sub-pixels included in each row line may be selected from an input signal and output.
  • the input signals input to the first driver circuit and the second driver circuit may be the same signal having different phases from each other.
  • the driver may apply scan signals including the first control signal to the sub-pixels included in the one row line during a data setting period for one row line among all the row lines to form the one row line.
  • the PWM data voltage is set in sub-pixels included in a row line, and emission signals including the second control signal are included in the one row line in each of a plurality of light emission periods for the one row line.
  • the display panel may be driven so that the sub-pixels included in the one row line emit light for a time corresponding to the set PWM data voltage by applying the applied to the sub-pixels.
  • a first light emitting section among the plurality of light emitting sections may be temporally continuous with the data setting section, and the plurality of light emitting sections may have a preset time interval.
  • a failure of the display panel may be detected while the user is using the display module.
  • 1 is a graph showing the wavelength change according to the magnitude of the driving current flowing through a blue LED, a green LED, and a red LED;
  • FIG. 2 is a view for explaining a pixel structure of a display panel according to an embodiment of the present disclosure
  • 3A is a conceptual diagram illustrating a driving method of a conventional display panel
  • 3B is a conceptual diagram illustrating a driving method of a display panel according to an embodiment of the present disclosure
  • 6B is a block diagram of a sub-pixel circuit according to an embodiment of the present disclosure.
  • 6D is a timing diagram for the gate signals described above in FIG. 6C;
  • 6E is a timing diagram of various signals for driving a display panel during one image frame period according to an embodiment of the present disclosure
  • FIG. 7A is a block diagram of a display module according to an embodiment of the present disclosure.
  • FIG. 7B is a timing diagram of gate signals output from a gate driver when an input sweep signal and various clock signals are input during one image frame period, according to an embodiment of the present disclosure
  • 8B is a block diagram of a scan driver according to an embodiment of the present disclosure.
  • 9A is a circuit diagram of a unit emission driver circuit according to an embodiment of the present disclosure.
  • 9C is a timing diagram of various signals for driving a unit emission driver circuit according to an embodiment of the present disclosure.
  • 10B is a block diagram of an emission driver according to an embodiment of the present disclosure.
  • 10C is a timing diagram of various signals for driving a unit emission driver circuit according to an embodiment of the present disclosure.
  • 11C is a diagram for explaining an operation of a unit emission driver circuit according to an embodiment of the present disclosure.
  • 11D is a diagram for explaining an operation of a unit emission driver circuit according to an embodiment of the present disclosure.
  • 13A is a circuit diagram of a unit emission driver circuit according to an embodiment of the present disclosure.
  • 13B is a timing diagram of various signals for driving the unit emission driver circuit of FIG. 13A;
  • 13C is a view showing a pre-charging process of the unit emission driver circuit of FIG. 13A;
  • 13E is a block diagram of an emission driver according to an embodiment of the present disclosure.
  • FIG. 14A is a cross-sectional view of a display module according to an embodiment of the present disclosure.
  • 14B is a cross-sectional view of a display module according to another embodiment of the present disclosure.
  • FIG. 14C is a plan view of a TFT layer according to an embodiment of the present disclosure.
  • FIG. 2 is a view for explaining a pixel structure of a display panel according to an embodiment of the present disclosure.
  • Each pixel 10 included in the display panel 100 includes a red (R) sub-pixel 20-1, a green (G) sub-pixel 20-2, and a blue (B) sub-pixel 20-3. It contains the same three types of sub-pixels.
  • the R sub-pixel 20-1 is a sub-pixel circuit for controlling the emission times of the R inorganic light-emitting device and the R inorganic light-emitting device
  • the G sub-pixel 20-2 is the G inorganic light-emitting device and the G inorganic light-emitting device.
  • a sub-pixel circuit for controlling the light-emitting time of and the B sub-pixel 20 - 3 may include a sub-pixel circuit for controlling the light-emitting time of the B inorganic light-emitting device and the B inorganic light-emitting device, respectively.
  • each sub-pixel circuit controls the emission time of the corresponding inorganic light emitting device based on the applied PWM (Pulse Width Modulation) data voltage, thereby expressing the gray level of each sub-pixel.
  • PWM Pulse Width Modulation
  • sub-pixels included in each row line of the display panel 100 may be driven in the order of “setting (or programming) the PWM data voltage” and “light emission based on the set PWM data voltage”.
  • sub-pixels included in each row line of the display panel 100 may be driven in the row line order.
  • PWM data voltage setting and light emission operation of sub-pixels included in one row line eg, the first row line
  • the next row line eg, the second row line
  • the PWM data voltage setting and light emission operation of the sub-pixels may be sequentially performed in the row line order.
  • sequentially proceeding does not mean that the operation related to the next row line starts after all operations related to one row line (ie, the data setting operation and the light emission operation) are completed.
  • the PWM data voltage does not need to be set in the sub-pixels included in the second row line after the light-emitting operation of the sub-pixels included in the first row line is completed, and the sub-pixels included in the first row line do not need to be set.
  • the PWM data voltage may be set to the sub-pixels included in the second row line.
  • FIG. 3A is a conceptual diagram illustrating a conventional driving method of a display panel
  • FIG. 3B is a conceptual diagram illustrating a driving method of a display panel according to an embodiment of the present disclosure.
  • the vertical axis represents a row line of the display panel, and the horizontal axis represents time.
  • the data setting period indicates a driving period of the display panel 100 in which the PWM data voltage is applied to sub-pixels included in each row line and is set, and the light emitting period corresponds to the PWM data voltage within the period. It represents a driving period of the display panel 100 in which the sub-pixels emit light for a period of time.
  • FIG. 3A in the related art, it can be seen that, after the PWM data voltage setting is first completed for all row lines of the display panel, the light emitting period for all row lines is performed collectively.
  • the present disclosure it is possible to prevent a phenomenon in which the wavelength of light emitted from the inorganic light emitting device changes according to the gray level by PWM driving the inorganic light emitting device in an active matrix (AM) method.
  • instantaneous peak power consumption may be reduced by driving the display panel 100 so that the sub-pixels sequentially emit light in a row-line order.
  • the sub-pixels 20 - 1 to 20 - 3 are arranged in an inverted L-shape in one pixel area.
  • the embodiment is not limited thereto, and the R, G, and B sub-pixels 20 - 1 to 20 - 3 may be arranged in a line in the pixel area or may be arranged in various forms according to the embodiment.
  • FIG. 2 a case in which three types of sub-pixels constitute one pixel has been described as an example.
  • four types of sub-pixels such as R, G, B, and W (white) may constitute one pixel, or any number of different sub-pixels may constitute one pixel. .
  • the display module 300 includes a display panel 100 and a driving unit 200 .
  • the driving unit 200 drives the display panel 100 .
  • the driver 200 may drive the display panel 100 by providing various control signals, data signals, driving voltages, and the like to the display panel 100 .
  • the driver 200 may include a gate driver for providing a control signal for driving the pixels of the display panel 100 in a row line unit.
  • the driver 200 may include a source driver (or data driver) for providing a PWM data voltage to each pixel (or each sub-pixel) of the display panel 100 .
  • the driver 200 may include a DeMUX circuit for selecting each of the plurality of sub-pixels 20 - 1 to 20 - 3 included in one pixel 10 .
  • the driving unit 200 provides various driving voltages (eg, first driving voltage, second driving voltage, ground voltage, test voltage, Vset voltage, etc. to be described later) and constant current source voltage to be described later to the display panel ( 100) may include a driving voltage providing circuit for providing to each sub-pixel circuit included.
  • the driver 200 may include a clock signal providing circuit for providing various clock signals to the gate driver or data driver, and providing a sweep signal for providing a sweep signal (or sweep voltage), which will be described later, to the sub-pixel circuit. circuit may be included.
  • the various circuits of the above-described driving unit 200 are implemented in a separate chip form and mounted on an external printed circuit board (PCB) together with a timing controller (TCON), and film on glass (FOG) wiring. may be connected to sub-pixel circuits formed in the TFT layer of the display panel 100 through
  • PCB printed circuit board
  • TCON timing controller
  • FOG film on glass
  • the various circuits of the above-described driving unit 200 are implemented in a separate chip form and disposed on a film in the form of a COF (Chip On Film), and the display panel ( 100) may be connected to the sub-pixel circuits formed in the TFT layer.
  • COF Chip On Film
  • At least some of the various circuits of the above-described driving unit 200 are implemented in a separate chip form and arranged in a COG (Chip On Glass) form (that is, the rear surface of the glass substrate (to be described later) of the display panel 100 ). (arranged on the surface opposite to the surface on which the TFT layer is formed with respect to the glass substrate) and may be connected to the sub-pixel circuits formed on the TFT layer of the display panel 100 through a connection line.
  • COG Chip On Glass
  • At least some of the various circuits of the driver 200 may be formed in the TFT layer together with the sub-pixel circuits formed in the TFT layer in the display panel 100 to be connected to the sub-pixel circuits.
  • a gate driver, a sweep signal providing circuit, and a demux circuit are formed in the TFT layer of the display panel 100 , and the data driver is a glass substrate of the display panel 100 .
  • the driving voltage providing circuit, the clock signal providing circuit, and the Timing Controller (TCON) may be disposed on an external printed circuit board (PCB), but are not limited thereto.
  • the driving unit 200 transmits a first control signal for setting a PWM data voltage to sub-pixels included in each row line of the display panel 100 , the display panel 100 . ) may be applied to the sub-pixels included in the entire row line in the row line order.
  • the first control signal is one of the scan signals applied to the data setting period, and may be the control signal SP(n). Details on this will be described later.
  • the driver 200 sequentially applies the first control signal to sub-pixels included in each row line from the first row line to the 270 row line. can be authorized as
  • the PWM data voltage corresponding to the image frame may be set to the sub-pixels included in each row line of the display panel 100 in the row line order.
  • the driving unit 200 applies a second control signal for controlling light emission of sub-pixels included in each row line of the display panel 100 to the sub-pixels included in all row lines of the display panel 100 in a row. It can be applied in line order.
  • the second control signal is one of the emission signals applied to the emission period, and may be the control signal Emi_PAM(n). Details on this will be described later.
  • the driver 200 may sequentially apply the second control signal from the first row line to the 270th row line to the sub-pixels included in each row line.
  • the light-emitting operation of the sub-pixels included in each row line may be controlled in the row line order.
  • the sub-pixels included in each row line may not emit light for a preset time based on the second control signal applied in the period between successive image frame periods.
  • a period between consecutive image frame periods may be a blanking period in which valid image data is not applied to the display panel 100 .
  • a non-emission section in which all sub-pixels included in each row line do not emit light may be included, and this non-emission section is for a preset time within the blanking period. It may be implemented by the applied second control signal of a specific level. More detailed information on this will be described later.
  • a failure of the display panel 100 may be detected based on the power supplied to the display panel 100 in the non-light emitting period during the blanking period.
  • whether the display panel 100 has failed may be determined based on whether current flows from the driving voltage providing circuit to the display panel 100 during the non-light-emitting period. Since no sub-pixels of the display panel 100 emit light in the non-emission period, no current flows from the driving voltage providing circuit to the display panel 100 . However, when the display panel 100 fails, such as when a short circuit occurs in the sub-pixel circuit, current may flow from the driving voltage providing circuit to the display panel 100 in the non-emission section. Accordingly, when a current flows from the driving voltage providing circuit to the display panel 100 during the non-emission period, the processor or the TCON may determine that the display panel 100 has failed.
  • the display panel 100 may have a structure in which the sub-pixel circuit 110 is formed on glass and the inorganic light emitting device 120 is disposed on the sub-pixel circuit 110 .
  • FIG. 5 illustrates only one sub-pixel related configuration included in the display panel 100 for convenience of explanation, the sub-pixel circuit 110 and the inorganic light emitting device 120 for each sub-pixel of the display panel 100 . is of course provided.
  • the inorganic light emitting device 120 is mounted on the sub-pixel circuit 110 to be electrically connected to the sub-pixel circuit 110 , and can emit light based on a driving current provided from the sub-pixel circuit 110 .
  • the inorganic light emitting device 120 constitutes the sub-pixels 20 - 1 to 20 - 3 of the display panel 100 , and there may be a plurality of types according to the color of the emitted light.
  • the inorganic light emitting device 120 includes a red (R) inorganic light emitting device that emits red light, a green (G) inorganic light emitting device that emits green light, and a blue (R) inorganic light emitting device that emits blue light.
  • R red
  • G green
  • R blue
  • the type of the aforementioned sub-pixel may be determined according to the type of the inorganic light emitting device 120 . That is, the R inorganic light emitting device constitutes the R sub-pixel 20-1, the G inorganic light emitting device constitutes the G sub-pixel 20-2, and the B inorganic light emitting device constitutes the B sub-pixel 20-3. can
  • the inorganic light emitting device 120 means a light emitting device manufactured using an inorganic material, which is different from an organic light emitting diode (OLED) manufactured using an organic material.
  • OLED organic light emitting diode
  • the inorganic light emitting device 120 may be a micro light emitting diode (micro LED or ⁇ LED) having a size of 100 micrometers ( ⁇ m) or less.
  • micro LED or ⁇ LED micro light emitting diode
  • a display panel in which each sub-pixel is implemented as a micro LED is called a micro LED display panel.
  • the micro LED display panel is one of the flat panel display panels, and is composed of a plurality of inorganic light emitting diodes (inorganic LEDs), each of which is 100 micrometers or less.
  • Inorganic LEDs inorganic light emitting diodes
  • Micro LED display panels offer better contrast, response time and energy efficiency compared to liquid crystal display (LCD) panels that require a backlight.
  • LCD liquid crystal display
  • OLEDs organic light emitting diodes
  • micro LEDs have good energy efficiency, but micro LEDs provide better performance than OLEDs in terms of brightness, luminous efficiency, and lifespan.
  • the inorganic light emitting device 120 may express grayscale values of different brightness according to the magnitude of the driving current provided from the sub-pixel circuit 110 or the pulse width of the driving current.
  • the pulse width of the driving current may be referred to as a duty ratio of the driving current or a driving time of the driving current.
  • the inorganic light emitting device 120 may express a brighter gray value as the driving current increases.
  • the inorganic light emitting device 120 may express a brighter grayscale value as the pulse width of the driving current is longer (ie, the duty ratio is higher or the driving time is longer).
  • the sub-pixel circuit 110 provides a driving current to the inorganic light emitting device 120 .
  • the sub-pixel circuit 110 includes a data voltage (eg, a constant current source voltage, a PWM data voltage) applied from the driver 200 , a driving voltage (eg, a first driving voltage, a second driving voltage, ground voltage) and various control signals, a driving current whose magnitude and driving time are controlled may be provided to the inorganic light emitting device 120 .
  • the sub-pixel circuit 110 may control the brightness of the light emitted from the inorganic light emitting device 120 by driving the inorganic light emitting device 120 by PAM (Pulse Amplified Modulation) and/or PWM (Pulse Width Modulation). .
  • PAM Pulse Amplified Modulation
  • PWM Pulse Width Modulation
  • the sub-pixel circuit 110 includes a constant current generator circuit 112 for providing a constant current having a magnitude corresponding to the applied constant current source voltage to the inorganic light emitting device 120 , and a constant current A PWM circuit 111 for providing the constant current provided from the original circuit 112 to the inorganic light emitting device 120 for a time corresponding to the PWM data voltage may be included.
  • the constant current provided to the inorganic light emitting device 120 becomes the aforementioned driving current.
  • the driver 200 may apply a PWM data voltage corresponding to the grayscale value of each sub-pixel to each PWM circuit 111 of the display panel 100 . Accordingly, the driving time of the driving current (ie, constant current) provided to the inorganic light emitting device 120 of each sub-pixel may be controlled through the PWM circuit 111 . Accordingly, the gradation of the image may be expressed.
  • the driving current ie, constant current
  • the same constant current source voltage may be applied to one display module 300 , but different constant current source voltages may be applied to another display module 300 . Accordingly, when a plurality of display modules are connected to form one large display device, a brightness deviation or a color deviation between display modules that may occur may be compensated for by adjusting the constant current source voltage.
  • the display module 300 is a wearable device, a portable device, a handheld device, and various electronic products requiring a display or It can be applied to electronic products.
  • the display module 300 through the assembly arrangement of the plurality of display modules 300, a small display device such as a monitor for a personal computer, a TV, and a digital signage ( It may be applied to large display devices such as digital signage, electronic display, and the like.
  • 6A is a view for explaining a driving method of the display panel 100 according to an embodiment of the present disclosure.
  • FIG. 6A conceptually illustrates a driving method of the display panel 100 for three consecutive image frames.
  • the vertical axis represents a row line
  • the horizontal axis represents time.
  • the display panel 100 is composed of 270 row lines and 7 light-emitting sections are performed for one image frame as an example. Of course, it is not limited.
  • a PWM data voltage may be set to sub-pixels included in each row line.
  • the sub-pixels included in each row line may emit light for a time corresponding to the PWM data voltage set in the data setting period 61 in each of the plurality of light emission periods.
  • the driving unit 200 provides emission signals (SET, Emi_PWM, and Sweep to be described later) for controlling the light emission operation of the sub-pixels during each of the plurality of light emission periods 62-1 to 62-7 for each row line.
  • Emi_PAM may be applied to the sub-pixels included in the corresponding row line.
  • each of the data setting section 61 and the plurality of light emitting sections 62-1 to 62-7 sequentially proceeds in row line order with respect to all row lines of the display panel 100 . you can see
  • each of the plurality of light emitting sections 62-1 to 62-7 may be distinguished according to a start signal input to the driving unit 200 .
  • the driver 200 may sequentially apply emission signals to sub-pixels included in each row line from the first row line to the last row line. According to this, the number of input of the start signal becomes the number of light emission sections.
  • the driver 200 sequentially applies the emission signals to the sub-pixels included in each row line from the first row line to the last row line.
  • the first light emitting period 62-1 of each row line based on the PWM data voltage applied during the data setting period 61 may sequentially proceed from the first row line to the last row line.
  • the driver 200 sequentially applies the emission signals to the sub-pixels included in each row line from the first row line to the last row line again. approve Accordingly, the second light emission period 62-2 of each row line based on the PWM data voltage applied during the data setting period 61 may sequentially proceed from the first row line to the last row line.
  • the first light emitting section 62-1 of each row line is temporally continuous with the data setting section 61 of the corresponding row line, and each of the plurality of light emitting sections 62-1 to 62-1 to 62-7) can be seen having a preset time interval.
  • the driver 200 applies the emission signals to the sub-pixels included in each row line in the row line order. This is also true for the blanking period 65 .
  • the driver 200 applies the second control signal of a different level from that in the light-emitting section to the sub-pixels in the row line order. Accordingly, in the non-emission period 67 , the sub-pixels do not emit light even when the emission signals are applied. Further details related to this will be described later.
  • a failure of the display panel 100 may be detected based on the power supplied to the display panel 100 in the non-light-emitting section 67 .
  • the sub-pixel circuit 110 includes a PWM circuit 111 , a constant current source circuit 112 , a first switching transistor T10 , and a second switching transistor T15 .
  • the constant current source circuit 112 converts the constant current source voltage compensated for the threshold voltage of the first driving transistor T8 to the first driving transistor T8. can be applied to the gate terminal (B) of
  • a threshold voltage difference may exist between the first driving transistors T8 included in the sub-pixels of the display panel 100 .
  • the constant current source circuit 112 of each sub-pixel provides a different driving current to the inorganic light emitting device 120 by the difference in the threshold voltage of the first driving transistor T8 even when the same constant current source voltage is applied. , it appears as a stain on the image. Accordingly, the threshold voltage deviation of the first driving transistors T8 included in the display panel 100 needs to be compensated for.
  • the constant current source circuit 112 includes an internal compensation unit 12 . Specifically, when the constant current source voltage is applied, the constant current source circuit 112 converts the first voltage based on the constant current source voltage and the threshold voltage of the first driving transistor T8 to the first driving transistor through the internal compensation unit 12 . It can be applied to the gate terminal (B) of (T8).
  • the constant current source circuit 112 operates based on the first driving voltage applied to the source terminal of the first driving transistor T8 and the first voltage applied to the gate terminal of the first driving transistor T8.
  • a constant current of a magnitude may be provided to the inorganic light emitting device 120 through the first driving transistor T8 turned on.
  • the constant current source circuit 112 can provide the inorganic light emitting device 120 with a driving current corresponding to the applied constant current source voltage regardless of the threshold voltage of the first driving transistor T8 . .
  • the first switching transistor T10 has a source terminal connected to the drain terminal of the first driving transistor T8 and a drain terminal connected to the source terminal of the second switching transistor T15 . do. Also, in the second switching transistor T15 , a source terminal is connected to a drain terminal of the first switching transistor T10 , and a drain terminal is connected to an anode terminal of the inorganic light emitting device 120 . Accordingly, it goes without saying that a constant current is provided to the inorganic light emitting device 120 while the first switching transistor T10 and the second switching transistor T15 are turned on.
  • the PWM circuit 111 includes the second driving transistor T3 , and controls the on/off operation of the first switching transistor T10 to control the time during which a constant current flows through the inorganic light emitting device 120 .
  • the PWM circuit 111 applies the PWM data voltage compensated for the threshold voltage of the second driving transistor T3 to that of the second driving transistor T3. It can be set to the gate terminal (A).
  • the PWM circuit 111 also includes the internal compensation unit 11 . you can see
  • the PWM circuit 111 applies a second voltage based on the PWM data voltage and the threshold voltage of the second driving transistor T3 to the second driving transistor T3 through the internal compensation unit 11 . ) can be set to the gate terminal (A).
  • the PWM circuit 111 applies a second driving voltage to the gate terminal of the first switching transistor T10 to perform the first switching.
  • the time for which the constant current flows through the inorganic light emitting device 120 may be controlled.
  • the second driving transistor T3 the second voltage set at the gate terminal is changed according to the sweep signal applied to the PWM circuit 111 , so that the voltage between the gate terminal and the source terminal is increased by the second driving transistor T3 .
  • the threshold voltage of it is turned on.
  • the sweep signal is a voltage applied from the driver 200 to change the voltage of the gate terminal of the second driving transistor T3 and is a voltage signal that sweeps between two different voltages.
  • the sweep signal may be a linearly changing signal such as a triangular wave, but is not limited thereto.
  • the PWM circuit 111 may allow a constant current to flow through the inorganic light emitting device 120 only for a time corresponding to the applied PWM data voltage, regardless of the threshold voltage of the second driving transistor T3 .
  • the PWM circuit 111 includes a reset unit 13 .
  • the reset unit 13 is configured to forcibly turn on the first switching transistor T10 .
  • the first switching transistor T10 in order for a constant current to flow through the inorganic light emitting device 120 and the inorganic light emitting device 120 to emit light, the first switching transistor T10 must be turned on. Accordingly, the first switching transistor T10 may be in an on state at the start time of each of the plurality of light emitting periods through the operation of the reset unit 13 .
  • the second switching transistor T15 is turned on/off according to a second control signal (Emi_PAM to be described later) of the driver 200 .
  • the on/off timing of the second switching transistor T15 in the light emission period is related to the implementation of the black gray level, and details thereof will be described later.
  • a resistance component is present in the display panel 100 . Accordingly, an IR drop occurs when a driving current flows in the light emitting section, which causes a drop in the driving voltage.
  • the driving voltage is applied to the constant current source circuit 111 during the data setting period and serves as a reference for setting the constant current source data voltage.
  • the data setting section and the light emitting section proceed in the row line order, so while the sub-pixel circuits of some row lines of the display panel 100 operate in the light emitting section, Sub-pixel circuits of other row lines operate in the data setting period.
  • the driving voltage applied through one wire is applied to the constant current source circuit 111 irrespective of the driving period of the display panel 100 , the driving voltage drops due to the sub-pixel circuits operating in the light emitting period. affects the constant current source data voltage setting operation of the sub-pixel circuits operating in the data setting period.
  • a separate driving voltage applied through a separate wire is applied to the constant current source circuit 111 in the data setting section and the light emission section, respectively.
  • the second driving voltage VDD_PWM is applied to the constant current source circuit 111 in the data setting period
  • the first driving voltage VDD_PAM is applied to the constant current source circuit 111 in the light emission period. Accordingly, even if a voltage drop occurs in the first driving voltage due to the sub-pixel circuits operating in the light-emitting period, a separate second driving voltage independent of the driving current is applied to the sub-pixel circuits operating in the data setting period. It becomes possible to set a stable constant current source data voltage.
  • the second driving voltage is applied to the PWM circuit 112 during the light emission period and is also used as a voltage to turn off the first switching transistor T17 .
  • the sub-pixel circuit 110 includes a PWM circuit 111 , a constant current source circuit 112 , a first switching transistor T10 , and a second switching transistor T15 .
  • the PWM circuit 111 includes the internal compensation unit 11 and the reset unit 13
  • the constant current source circuit 1120 includes the internal compensation unit 12 .
  • the transistor T17 and the transistor T18 are a circuit configuration for applying the second driving voltage VDD_PWM to the constant current source circuit 112 in the data setting period.
  • the transistor T13 is turned on according to a TEST signal before the inorganic light emitting device 120 is mounted on the TFT layer to be described later and is electrically connected to the sub-pixel circuit 110 to check whether the sub-pixel circuit 110 is abnormal. This is the circuit configuration used for
  • VDD_PAM is a first driving voltage (eg, + 10 [V])
  • VDD_PWM is a second driving voltage (eg, + 10 [V])
  • VSS is a ground voltage (eg, + 10 [V]).
  • Vset represents a low voltage (eg, -3 [V]) for turning on the first switching transistor T10.
  • the VDD_PAM, VDD_PWM, VSS, Vset, and Test voltages may be applied from the above-described driving voltage providing circuit.
  • VST(n) is applied to of the sub-pixel circuit 110 to initialize the voltages of the node A (the gate terminal of the second driving transistor T3) and the node B (the gate terminal of the first driving transistor T8). signal
  • SP(n) represents a signal applied to the sub-pixel circuit 110 to set a data voltage (ie, a PWM data voltage, a constant current source voltage).
  • a data voltage ie, a PWM data voltage, a constant current source voltage
  • SET(n) represents a signal applied to the reset unit 13 of the PWM circuit 111 to turn on the first switching transistor T10 .
  • Emi_PWM(n) turns on the transistor T1 and the transistor T5 to apply the second driving voltage VDD_PWM to the PWM circuit 111 , and turns on the transistor T6 and the transistor T16 to turn on the first driving voltage (VDD_PAM) represents a signal for applying to the constant current source circuit 112 .
  • Sweep(n) represents a sweep signal.
  • the sweep signal may be a linearly decreasing voltage, but is not limited thereto.
  • transistors included in the sub-pixel circuit 110 are implemented as NMOS, a linearly increasing voltage may be used as a sweep signal.
  • the sweep signal may be repeatedly applied in the same form for each emission section.
  • Emi_PAM(n) represents a signal for turning on the second switching transistor T15.
  • control signals may be applied from the gate driver and may be referred to as gate signals.
  • Vsig(m)_R/G/B may be applied from the data driver.
  • Vsig(m)_R/G/B a voltage between, for example, +10 [V] (black) to +15 [V] (full white) may be used, but is not limited thereto.
  • VPAM_R/G/B represents a constant current source voltage for each of R, G, and B sub-pixels included in the display panel 100 . As described above, the same constant current source voltage may be applied to the display panel 100 .
  • the same constant current source voltage means that the same constant current source voltage is applied to the same type of sub-pixels included in the display panel 100, and different types of sub-pixels such as R, G, and B This does not mean that the same constant current source voltage is applied to all of them. This is because the R, G, and B sub-pixels have different characteristics depending on the type of the sub-pixel. Accordingly, the constant current source voltage may vary for each type of sub-pixel.
  • the same constant current source voltage is applied to the sub-pixels of the same type regardless of the column line or the row line. Accordingly, according to an embodiment of the present disclosure, the constant current source voltage, unlike the PWM data voltage, may be directly applied for each type of sub-pixel from the driving voltage providing circuit without using a data driver.
  • the DC voltage may be used as the constant current source voltage. Accordingly, for example, three types of DC voltages (eg, +5.1 [V], +4.8 [V], +5.0 [V]) corresponding to each of the R, G, and B sub-pixels are the driving voltages.
  • the circuit may be individually and directly applied to each of the R, G, and B sub-pixel circuits of the display panel 100 . In this case, a demux circuit is also unnecessary.
  • FIG. 6D is a timing diagram for the gate signals described above with reference to FIG. 6C .
  • VST(n) and SP(n)(1) are related to the data setting operation of the sub-pixel circuit 110 and may be called a scan signal to be distinguished from the emission signal.
  • Emi_PWM(n), SET(n), Emi_PAM(n), and Sweep(n)(2) are related to the light emitting operation of the sub-pixel circuit 110, and thus the emission signal can be called
  • the data setting section is performed once, and the light emission section is performed a plurality of times.
  • the driver 200 applies the scan signals (1) to each row line of the display panel 100 once in a row line order for one image frame, and applies the emission signals (2) to the display panel It is applied to each row line of (100) a plurality of times in the order of the row line.
  • FIG. 6E is a timing diagram of various signals for driving the display panel 100 during one image frame period according to an embodiment of the present disclosure.
  • FIG. 6E a case in which the display panel 100 includes 270 row lines is exemplified.
  • scan signals (VST(n), SP(n)) for data setting operation are sent to each row line in row line order for 1 frame time. It may be authorized once.
  • the emission signals Emi_PWM(n), SET(n), Emi_PAM(n) and Sweep(n)) for the light-emitting operation are It may be applied a plurality of times to each row line.
  • the driver 200 When the data setting period starts in each row line, the driver 200 first, the first driving transistor T8 included in the constant current source circuit 112 and the second driving transistor T3 included in the PWM circuit 111 . turns on To this end, the driver 200 applies a low voltage (eg, -3 [V]) to the sub-pixel circuit 110 through the VST(n) signal.
  • a low voltage eg, -3 [V]
  • the second driving Transistor T3 when a low voltage is applied to the gate terminal (hereinafter, referred to as a node A) of the second driving transistor T3 through the transistor T12 turned on according to the VST(n) signal, the second driving Transistor T3 is turned on.
  • a low voltage is applied to the gate terminal (hereinafter, referred to as a B node) of the first driving transistor T8 through the transistor T11 turned on according to the VST(n) signal, the first driving transistor T8 is coming
  • a low voltage eg, -3 [V]
  • the transistor T18 is also turned on.
  • a second driving voltage eg, +10 [V]
  • the second driving voltage becomes a reference potential for setting the data voltage to be performed according to the SP(n) signal.
  • the driving unit 200 In the data setting period, when the first driving transistor T8 and the second driving transistor T3 are turned on through the VST(n) signal, the driving unit 200 inputs the data voltage to the A node and the B node, respectively. To this end, the driver 200 applies a low voltage to the sub-pixel circuit 110 through the SP(n) signal.
  • the transistors T2 and T4 of the PWM circuit 111 are turned on. Accordingly, the PWM data voltage Vsig(m)_R/G/B) may be applied to the node A through the on transistor T2 , the on-state second driving transistor T3 , and the on transistor T4 . there is.
  • the PWM data voltage applied from the driver 200 is not set as it is, but the PWM data voltage for which the threshold voltage of the second driving transistor T3 is compensated (ie, the PWM data voltage and the second driving transistor).
  • the sum of the threshold voltages of (T3)) is set.
  • the PWM data voltage applied to the source terminal of the transistor T2 is input to the internal compensation unit 11 .
  • the second driving transistor T3 is fully turned on through the VST(n) signal
  • the input PWM data voltage is applied to the transistor T2 and the second driving transistor T3. and the transistor T4 are sequentially passed through, and the input is started to the node A. That is, the voltage at node A starts to rise from the low voltage.
  • the voltage of node A does not rise to the input PWM data voltage, but rises only to a voltage corresponding to the sum of the PWM data voltage and the threshold voltage of the second driving transistor T3. This is because the voltage of the node A is sufficiently low (eg, -3 [V]) at the time when the PWM data voltage starts to be input to the internal compensation circuit 11 so that the second driving transistor T3 is completely turned- Since it is fully turned on, sufficient current flows and the voltage at node A smoothly rises.
  • the voltage of the node A is sufficiently low (eg, -3 [V]) at the time when the PWM data voltage starts to be input to the internal compensation circuit 11 so that the second driving transistor T3 is completely turned- Since it is fully turned on, sufficient current flows and the voltage at node A smoothly rises.
  • the voltage difference between the gate terminal (node A) and the source terminal of the second driving transistor T3 is reduced, the flow of current is reduced, and eventually, when the voltage difference between the gate terminal and the source terminal of the second driving transistor T3 reaches the threshold voltage of the second driving transistor T3, the second driving transistor T3 is off and the flow of current stops.
  • the voltage of the node A is limited to the sum of the PWM data voltage and the threshold voltage of the second driving transistor T3 . This will rise
  • the transistors T7 and T9 of the constant current source circuit 111 are also turned on. Accordingly, the constant current source voltage VPAM_R/G/B may be applied to the node B through the on transistor T7 , the first driving transistor T8 in the on state, and the on transistor T9 .
  • the constant current source voltage applied from the driver 200 is not set as it is, but for the same reason as described above in the description of the node A, PWM data for which the threshold voltage of the first driving transistor T8 is compensated.
  • a voltage ie, a voltage obtained by adding a constant current source voltage and a threshold voltage of the first driving transistor T8 is set.
  • the transistor T17 is also turned on.
  • the second driving voltage VDD_PWM is applied to the capacitor C through the turned-on transistor T17. is applied to the other end of , so that the reference potential of each data voltage applied to the A node and the B node is maintained.
  • the driver 200 When the setting of each data voltage in the constant current source circuit 112 and the PWM circuit 111 is completed, the driver 200 first turns on the first switching transistor T10 in order to emit light from the inorganic light emitting device. To this end, the driver 200 applies a low voltage to the sub-pixel circuit 110 (specifically, the reset unit 13 of the PWM circuit 111 ) through the SET(n) signal.
  • the reset unit 13 since the reset unit 13 operates independently of the remaining circuit components until the Emi_PWM(n) signal is applied, the low voltage applied through the SET(n) signal is shown in FIG. 6D or FIG. 6E according to an embodiment. It may be authorized earlier than the time shown in .
  • the driving unit 200 When a low voltage is applied to the C node through the SET(n) signal and the first switching transistor T10 is turned on, the driving unit 200 emits light from the inorganic light emitting device 120 based on the voltages set at the A node and the B node. make it To this end, the driver 200 applies a low voltage to the sub-pixel circuit 110 through Emi_PWM(n) and Emi_PAM(n) signals, and applies a sweep voltage to the sub-pixel circuit 110 through a Sweep(n) signal. approve
  • the constant current source circuit 112 provides a constant current to the inorganic light emitting device 120 based on the voltage set at the B node.
  • the transistor T6 and the second switching transistor T15 are turned on. Meanwhile, as described above, the first switching transistor T10 is in an on state according to the SET(n) signal.
  • the first driving voltage is applied to the anode terminal of the inorganic light emitting device 120 through the turned-on transistor T6 , the first driving transistor T8 , the first switching transistor T10 , and the second switching transistor T15 .
  • a potential difference exceeding the forward voltage Vf is generated at both ends of the inorganic light emitting device 120 .
  • a driving current ie, a constant current
  • the magnitude of the driving current (ie, the constant current) for emitting light from the inorganic light emitting device 120 has a magnitude corresponding to the constant current source voltage.
  • a voltage drop may occur in the first driving voltage due to an IR drop generated while a driving current flows to the inorganic light emitting device 120 .
  • the voltage between the gate terminal and the source terminal of the first driving transistor T8 remains constant regardless of the voltage drop amount (ie, IR drop amount) of the first driving voltage. It remains the same as the set voltage. This is because even if the voltage applied to the other end of the capacitor C2 is changed to any voltage, the voltage of the B node is also changed by being coupled through the capacitor C2 by the amount of change.
  • the correct constant current source data voltage is constant regardless of the voltage drop of the first driving voltage. It may be set in the original circuit 111 .
  • the first driving voltage having a voltage drop is applied to the constant current source circuit 111 in the light emitting period
  • the constant current source circuit 111 normally operates in the light emitting period regardless of the voltage drop of the first driving voltage for the same reason as described above. You can see that it works.
  • the PWM circuit 111 controls the light emission time of the inorganic light emitting device 120 based on the voltage set at the node A. Specifically, the PWM circuit 111 controls the off operation of the first switching transistor T10 based on the voltage set at the node A, thereby driving the constant current provided by the constant current source circuit 112 to the inorganic light emitting device 120 .
  • the time may be controlled, and accordingly, the light emission time of the inorganic light emitting device 120 may be controlled.
  • the constant current source circuit 112 provides a constant current to the inorganic light emitting device 120 , the inorganic light emitting device 120 starts to emit light.
  • the second driving voltage is not applied to the node C because the second driving transistor T3 is in an off state. does not Accordingly, the first switching transistor T10 maintains an on state, and a constant current flows through the inorganic light emitting device 120 .
  • a second driving voltage (for example, For example, +10[V]) is applied.
  • the second driving transistor T3 When the voltage at node A decreases according to a change in the sweep voltage and becomes a voltage corresponding to the sum of the second driving voltage and the threshold voltage of the second driving transistor T3 (that is, the gate terminal of the second driving transistor T3 and When a voltage equal to or less than the threshold voltage of the second driving transistor T3 is applied between the source terminals), the second driving transistor T3 is turned on.
  • a second driving voltage which is a high voltage, is applied to the node C through the first transistor T1, the second driving transistor T3, and the transistor T5 that are turned on, so that the first switching transistor T10 is turned off.
  • the voltage of node A which is linearly changed according to the sweep voltage during the first light emitting period among the plurality of light emitting periods, depends on the sweep voltage before the second light emitting period which is the next light emitting period starts. restored according to
  • the voltage of node A becomes a voltage obtained by adding the PWM data voltage and the threshold voltage of the second driving transistor T3 during the data setting period, and changes linearly according to the change of the sweep voltage during the light emission period, and the light emission period is
  • the sweep voltage is restored, it is restored to a voltage obtained by adding the PWM data voltage and the threshold voltage of the second driving transistor T3 again. Accordingly, the same light emission operation is possible in the next light emission section.
  • the first switching transistor T10 in order for the inorganic light emitting device 120 to emit light during the light emission period, the first switching transistor T10 must first be turned on.
  • the second driving voltage is applied to the node C while one of the plurality of emission periods is in progress, so that the first switching transistor T10 is turned off. Therefore, in order to proceed with the next emission period, the voltage of the C node needs to be reset to a low voltage.
  • the driving unit 200 applies a low voltage to the reset unit 13 of the PWM circuit 111 through the SET(n) signal again when the next light emission period starts, and accordingly, the first switching transistor ( T10) is turned on again.
  • the driver 200 After the first switching transistor T10 is turned on through the SET(n) signal, the driver 200 applies a low voltage to the sub-pixel circuit 110 through the Emi_PWM(n) and Emi_PAM(n) signals, and Sweep( n) By applying a sweep voltage to the sub-pixel circuit 110 through a signal, the light-emitting operation of the inorganic light-emitting device 120 may be controlled in the next light-emitting period in the same manner as described above.
  • the first switching transistor T10 when the data voltage corresponding to the black gray level is set at the node A, the first switching transistor T10 must be turned off as soon as the light emission period starts, so the time when the low voltage is applied through the Emi_PWM(n) signal (that is, When the second driving voltage is applied to the source terminal of the second driving transistor T3 ), the second driving transistor T3 should be turned on immediately.
  • the second driving voltage is applied to the node C through the on transistor T1 , the second driving transistor T3 , and the transistor T5 . Therefore, the first switching transistor T10 must be turned off immediately. (When the first switching transistor T10 is immediately turned off, the driving current (ie, constant current) does not flow through the inorganic light emitting device 120 at all, and a black gradation is expressed. becomes.)
  • the charging time of the second driving voltage VDD_PWM is required for the C node, so that the first switching transistor T10 is not immediately turned off.
  • the first switching transistor T10 maintains an on state until a voltage capable of turning off the first switching transistor T10 is charged to the C node. is maintained, and accordingly, a constant current leakage occurs in the first switching transistor T10.
  • the second switching transistor T15 may be disposed between the first switching transistor T10 and the inorganic light emitting device 120 .
  • the driving unit 200 controls the second switching transistor T15 so that the second switching transistor T15 is turned on after a predetermined time has elapsed from the time when the second driving voltage is applied to the source terminal of the second driving transistor T3 .
  • the preset time may be a time equal to or longer than a time for which the voltage of the node C is charged from the voltage Vset to a voltage capable of turning off the first switching transistor T10.
  • driver 200 for providing the gate signals shown in FIG. 6D will be described with reference to FIGS. 7A to 13E .
  • the display module 300 includes a display panel 100 and a driving unit 200 .
  • the driving unit 200 uses sub-pixels included in each row line of the display panel 100 to generate gate signals VST(n), SP(n), Emi_PWM(n), SET(n), and Emi_PAM( n) and gate drivers to provide sweep(n)).
  • each gate driver may include a unit gate driver circuit provided for each row line.
  • the driver 200 may include a first scan driver for applying the scan signal VST(n) to the sub-pixels included in each row line in the row line order, and the first scan driver is the row line
  • Each unit may include a first scan driver circuit.
  • the driver 200 may include a second scan driver for applying the scan signal SP(n) to the sub-pixels included in each row line in the row line order, and the second scan driver is provided for each row line.
  • the unit may include a second scan driver circuit.
  • the driving unit 200 may include a first emission driver for applying the emission signal Emi_PWM(n) to the sub-pixels included in each row line in the row line order, and the first emission driver A unit first emission driver circuit provided for each line may be included.
  • the driving unit 200 may include a second emission driver for applying the emission signal SET(n) to the sub-pixels included in each row line in the row line order, and the second emission driver A unit second emission driver circuit provided for each line may be included.
  • the driving unit 200 may include a third emission driver for applying the emission signal Emi_PAM(n) to the sub-pixels included in each row line in the row line order, and the third emission driver A unit third emission driver circuit provided for each line may be included.
  • the driver 200 may include a fourth emission driver for applying the emission signal sweep(n) to the sub-pixels included in each row line in the row line order, and the fourth emission driver A unit fourth emission driver circuit provided for each line may be included.
  • first and second scan drivers and the first to fourth emission drivers described above may be implemented as separate configurations, or may be implemented in a form in which some drivers are combined.
  • gate drivers are expressed in units of row lines. That is, as illustrated, the first gate driver part 200 - 1 corresponding to the first row line and the second gate driver part 200 - 2 corresponding to the second row line include at least one unit scan driver. It may include a circuit and at least one unit emission driver circuit, respectively.
  • FIG. 7B is a timing diagram of gate signals output from a gate driver when an input sweep signal and various clock signals are input during one image frame period, according to an embodiment of the present disclosure
  • each part of the gate drivers 200 - 1 and 200 - 2 may apply scan signals and emission signals to each row line in the row line order as shown in FIG. 7B .
  • the number of input sweep signals of different phases and the number of various clock signals of different phases as examples in FIG. 7B are merely an example and may be changed according to an embodiment, as shown in FIG. 7B . not limited to Also, the types of signals input to each of the gate driver parts 200 - 1 and 200 - 2 are not limited to the illustrated ones.
  • the phases when the phases are different, it means that signals of the same type are shifted by a predetermined amount of time on the time axis.
  • the shifted predetermined time may vary according to the number of signals of different phases. This is also the case in other descriptions of the phase to be described later.
  • 8A to 8C are diagrams for explaining a scan driver according to an embodiment of the present disclosure.
  • the unit scan driver circuit 81 includes the clock signals CLK and CLKB having opposite phases, the driving voltage signals VDD and VSS, and the scan signal SP(n ⁇ 1) applied to the previous row line. ) may be input, and the scan signal SP(n) may be output.
  • FIG. 8B is a block diagram of a scan driver 80 according to an embodiment of the present disclosure.
  • the scan signal SP(n) is applied to the display panel 100 in the order of row lines.
  • unit scan driver circuits 81-1 to 81-n provided one for each row line may be connected to each other as shown in FIG. 8B to configure the scan driver 80 .
  • the output signal SP( 1 ) of the unit scan driver circuit 81-1 for the first row line is output by the unit scan driver circuit 81-2 for the second row line, which is the next row line. may be input as a start signal of This is the same up to the unit scan driver circuit 81-n for the nth row line. Meanwhile, it can be seen that a separate start signal Vst is applied to the unit scan driver circuit 81-1 for the first row line. Accordingly, when the start signal Vst is input, the scan signal SP(n) may be applied in the order of row lines from the first row line to the last row line of the display panel 100 .
  • clock signals CLK and CLKB of different phases are input to the unit scan driver circuits 81-1 to 81-n for each row line opposite to the previous row line for each row line.
  • the CLK signal is input to the CLK input terminal of the unit scan driver circuit 81-1, and the CLKB signal is input to the CLKB input terminal.
  • the CLKB signal is input to the CLK input terminal of the unit scan driver circuit 81-2 for the next row line, and the CLK signal is inputted to the CLKB input terminal. This is the same up to the unit scan driver circuit 81-n for the nth row line.
  • 8C is a timing diagram of various signals for driving the unit scan driver circuit 81 according to an embodiment of the present disclosure.
  • the generation of the scan signal SP(n) using the unit scan driver circuit 81 has been described as an example, but the generation of the scan signal VST(n) or the emission signal SET(n) is also performed in FIGS. 8A to 8A to FIG.
  • the same circuit and the same driving method described above through 8c may be applied.
  • 9A to 9C are diagrams for explaining an emission driver according to an embodiment of the present disclosure.
  • the output signal Out(n) may correspond to either the emission signal Emi_PWM(n) or the emission signal SET(n), according to an embodiment.
  • FIG. 9A is a circuit diagram of a unit emission driver circuit 91 according to an embodiment of the present disclosure.
  • the unit emission driver circuit 91 may generate an output signal Out(n).
  • the unit emission driver circuit 91 includes the clock signals CLK and CLKB having opposite phases, the driving voltage signals VGH and VGL, and the output signal Out(n ⁇ ) applied to the preceding row line. 1) can be input, and output signal Out(n) can be output.
  • FIG. 9B is a block diagram of the emission driver 90 according to an embodiment of the present disclosure.
  • the emission signals are also applied to the display panel 100 in the row line order.
  • the unit emission driver circuits 91-1 to 91-n provided one for each row line may be connected to each other as shown in FIG. 9B to configure the emission driver 90 .
  • clock signals CLK and CLKB of different phases are input to the unit emission driver circuits 91-1 to 91-n for each row line in opposite to the previous row line for each row line. you can see
  • the CLK signal is input to the CLK input terminal of the unit emission driver circuit 91-1, and the CLKB signal is input to the CLKB input terminal.
  • the CLKB signal is input to the CLK input terminal of the unit emission driver circuit 91-2 for the next row line, and the CLK signal is inputted to the CLKB input terminal. This is also the case up to the unit emission driver circuit 91-n for the nth row line.
  • FIG. 9C is a timing diagram of various signals for driving the unit emission driver circuit 91 according to an embodiment of the present disclosure. As shown in FIG. 9C , it can be seen that the output signal Out(n-1) for the n-1 th row line and the output signal Out(n) for the n th row line are sequentially generated in the row line order. .
  • FIG. 9C A more specific operation of the unit emission driver circuit 91 is shown in FIG. 9C and the circuit configuration shown in FIG. 9A and the connection relationship between the unit emission driver circuits 91-1 to 91-n shown in FIG. 9B. Since it can be clearly understood by those skilled in the art through the given timing diagram, a more detailed description will be omitted below.
  • 10A to 10C are diagrams for explaining an emission driver according to another embodiment of the present disclosure.
  • the emission driver described with reference to FIGS. 10A to 10C is a gate driver for applying the emission signal Emi_PAM(n) to sub-pixels included in each row line of the display panel 100 in the row line order.
  • the emission signal Emi_PAM(n) is expressed as EPAM(n).
  • FIG. 10A is a circuit diagram of a unit emission driver circuit 40 according to an embodiment of the present disclosure. According to an embodiment of the present disclosure, by adding an additional circuit configuration to the unit emission driver circuit 91 of FIG. 9A , the emission signal Emi_PAM(n) is applied to the display panel 100 in row-line order. A driver may be implemented.
  • the unit emission driver circuit 40 includes a first circuit unit 41 and a second circuit unit 42 that are connected to each other to constitute one circuit, and the emission signal EPAM(n) can be generated.
  • the first circuit unit 41 has the same circuit configuration as the unit emission driver circuit 91 of FIG. 9A .
  • the second circuit part 42 includes four transistors M11 to M14.
  • the transistor M11 and the transistor M12 are connected in series, and the carry signal Carry(n) is output at the node 6 where the two series-connected transistors M11 and M12 are connected to each other.
  • the transistor M13 and the transistor M14 are connected in series, and the emission signal EPAM(n) is output at the node 7 where the two series-connected transistors M13 and M14 are connected to each other.
  • the gate terminals of the transistor M11 and the transistor M13 are commonly connected to the gate terminal of the transistor M9 of the first circuit unit 41 .
  • source terminals of the transistor M11 and M13 are commonly connected to the source terminal of the transistor M9 and receive a high-level driving voltage VGH as an input.
  • the gate terminal of the transistor M14 is connected to the node 6 to receive the carry signal Carry(n), the drain terminal receives the input signal CLK_EPAM1 , and the source terminal is connected to the transistor M13 .
  • the input signal CLK_EPAM1 is one of the plurality of input signals CLK_EPAM1 to CLK_EPAM6 having different phases shown in FIG. 10C .
  • the input signal CLK_EPAM1 output through the node 7 while the transistor M14 is turned on according to the carry signal Carry(n) becomes the EPAM(n) signal. That is, it can be seen that the emission signal EPAM(n) is a signal that the input signal CLK_EPAM1 is selectively output according to the carry signal Carry(n).
  • the low-level driving voltage VGL output through the node 6 while the transistor M12 is on according to the signal output from the output node 5 becomes the carry signal Carry(n). there is.
  • the transistor M12 since the transistor M12 is turned on when a low-level signal is applied to the gate terminal, it can be seen that the output signal of the output node 5 and the carry signal Carry(n) will have the same type of signal.
  • the first circuit unit 41 has the same circuit configuration as the unit emission driver circuit 90 of FIG. 9A, and the signal input to the first circuit unit 41 is also the unit emission driver circuit ( 90), since it is similar to the signals CLK, CLKB, Out(n-1)), at the output node 5, a signal having a shape similar to the output signal Out(n) shown in FIG. 9C (a predetermined time) It can be expected that a signal in which a low level is maintained during this time) is output.
  • the transistor M11 and the transistor M12 serve as a kind of buffer.
  • the carry(n) signal output from the node 6 is theoretically the same as the output signal output from the output node 5 of the first circuit unit 41 .
  • a phenomenon in which the output signal of the output node 5 is slightly excited occurs in an operation period in which both the transistor M9 and the transistor M10 are turned off.
  • transistor M11 and transistor M12 are connected as shown between output node 5 and the gate terminal of transistor M14. By connecting, a signal applied to the gate terminal of the transistor M14 can be clearly implemented.
  • FIG. 10B is a block diagram of an emission driver 400 according to an embodiment of the present disclosure.
  • FIG. 10B shows an example of the emission driver 400 for applying the emission signal EPAM(n) to the display panel 100 including 270 row lines.
  • the emission signal EPAM(n) is sequentially applied to each row line of the display panel 100 in the row line order like other gate signals.
  • unit emission driver circuits 40 - 1 to 40 - 270 provided one for each row line are connected to each other as shown in FIG. 10B to provide an emission driver 400 . can be configured.
  • each of the unit emission driver circuits 40-1 to 40-270 includes a carry signal Carry(n-1) of the previous row line, clock signals CLK and CLKB of different phases, and each other.
  • One of six input signals CLK_EPAM1 to CLK_EPAM6 of different phases is received, and a carry signal Carry(n) and an emission signal EPAM(n) are output.
  • the unit emission driver circuit 40-2 for the second row line outputs the carry signal (Carry(1)) of the unit emission driver circuit 40-1 for the first row line, which is the previous row line. is input through the Carry (n-1) terminal. This is also the case up to the unit emission driver circuits 40-270 for the 270th row line. Meanwhile, since the previous row line does not exist in the first row line, a separate start signal VST is input to the unit emission driver circuit 40 - 1 for the first row line.
  • the emission driver 400 when the start signal VST is input to the emission driver circuit 40-1 for the first row line, the emission driver 400 performs Carry(1) and EPAM(1) through Carry(270). and the carry signal Carry(n) and the emission signal EPAM(n) may be sequentially output in the row line order up to the EPAM 270 .
  • clock signals CLK and CLKB of different phases are input to the unit emission driver circuits 40-1 to 40-270 for each row line opposite to the previous row line for each row line.
  • the input signal CLK_EPAM1 is input to the unit emission driver circuit 40-1 for the first row line, and the input signal CLK_EPAM1 is input to the unit emission driver circuit 40-2 for the second row line.
  • Signal CLK_EPAM2 is input.
  • the input signals CLK_EPAM3 to CLK_EPAM6 are sequentially input to the unit emission driver circuits for the third to sixth row lines, respectively, and to the unit emission driver circuit for the seventh row line The input signal CLK_EPAM1 is input again.
  • 10C is a timing diagram of various signals for driving the unit emission driver circuit 40 according to an embodiment of the present disclosure.
  • the input signal CLK_EPAM1 has a form in which the high level of the first time and the low level of the second time are repeated during the video frame period, and the high level is maintained during the blanking period.
  • the second time may be five times the time of the first time.
  • the embodiment is not limited thereto.
  • the unit emission driver circuit 40 for the nth row line receives the output carry signal Carry(n-1) of the unit emission driver circuit for the n ⁇ 1th row line, and carries Output the signal Carry(n).
  • the unit emission driver circuit 40 for the n-th row line outputs the carry signal Carry(n) in which the carry signal Carry(n ⁇ 1) is shifted by the first time period.
  • the unit EMI for the n+1th to n+5th row lines The emission signals EPAM(n+1) to EPAM(n+5) of a low level may be output respectively, as shown in FIG. 10C .
  • the unit emission driver circuit for the n+6th row line receives the carry signal Carry(n+5), and the carry signal Carry(n+5) is shifted by the first time. It can be expected to output a carry signal Carry(n+6) of the form.
  • the driver 200 applies the second control signal (ie, the emission signal Emi_PAM) of a different level to the sub-pixels in the row line order from that in the light-emitting section, A non-emission section 67 is implemented.
  • the second control signal ie, the emission signal Emi_PAM
  • the emission driver 400 applies the high-level emission signal EPAM to the sub-pixel circuit 110 to turn off the second switching transistor T15 , thereby causing another emission signal.
  • the non-emission period 67 may be implemented irrespective of the fields Emi_PWM(n), SET(n), and Sweep(n).
  • the emission driver 400 may select and output a specific section of the input signals CLK_EPAM1 to CLK_EPAM6 according to the carry signal Carry(n).
  • the emission driver 400 operates at a low level.
  • an emission period may be realized.
  • the emission driver 400 unconditionally applies the emission signal Emi_PAM(n) from the first row line to the last row line of the display panel 100 .
  • the emission signal Emi_PAM(n) of the low level is always applied to the display panel 100 , there is no time for no current to flow in the display panel 100 , so there is no time to detect a failure of the TFT substrate.
  • the high-level emission signal Emi_PAM(n) is transmitted to the display panel 100 in the non-emission section.
  • the emission driver 400 By designing the emission driver 400 to be applied, it is possible to secure time for detecting a failure when the display panel 100 is driven.
  • 11A to 11D are diagrams for explaining the operation of the unit emission driver circuit 40 .
  • 11A shows the operation of the unit emission driver circuit 40 for a period of time (1).
  • the transistor M1 is turned on according to CLK, and the VGL voltage of Carry(n-1) is pre-charged to the Q(n) node. Accordingly, Carry(n) and EPAM(n) ) goes down to VGL.
  • 11B shows the operation of the unit emission driver circuit 40 for a period of time (2).
  • the Q(n) node maintains a voltage below VGL due to the clock signal CLKB and capacitor C2, and thus Carry(n) and EPAM(n) maintain VGL.
  • 11C shows the operation of the unit emission driver circuit 40 for a period of time (3).
  • the Q(n) node goes up to VGH, and the node 5 between the transistors M9 and M10 becomes floating and maintains VGL. Accordingly, Carry(n) and EPAM(n) maintain VGL.
  • 11D shows the operation of the unit emission driver circuit 40 for 4 time.
  • the QB(n) node goes down to the CLKB(VGL) voltage while the transistors M6 and M7 are turned on, and accordingly, the transistor M11 and the transistor M13 are turned on.
  • Carry(n) and EPAM(n) are raised to VGH.
  • FIG. 12 is an exemplary diagram illustrating an emission signal applied to a part of the display panel 100 according to an embodiment of the present disclosure.
  • FIG. 12 shows an example in which the emission signal EPAM(n) described above in FIGS. 10A to 10C is applied from the 24 row line to the 38 row line in the section corresponding to the reference number 19 of FIG. 6A. there is.
  • the low-level emission signals EPAM 25 to EPAM 30 selectively output from CLK_EPAM1 to CLK_EPAM6 by the low-level carry signals Carry 25 to Carry 30 are As shown, it can be seen that each is applied.
  • CLK_EPAM1 is input to the unit emission driver circuit for the 31st row line, and the low-level carry signal Carry 31 exists within the blanking period. Accordingly, since CLK_EPAM1 has a high level while the carry signal Carry 31 is at a low level, it can be seen that the high level emission signal EPAM 31 is applied to the 31st low line as shown. This is the same from the 32nd row line to the 38th row line.
  • the emission period 62-7 of FIG. 6A proceeds, and the emission period 62-6 proceeds subsequently. not.
  • FIGS. 13A to 13E are diagrams for explaining an emission driver according to still another exemplary embodiment of the present disclosure.
  • the emission driver described in FIGS. 13A to 13E is a gate driver for applying the emission signal Emi_PAM(n) to sub-pixels included in each row line of the display panel 100 in the row line order.
  • the emission signal Emi_PAM(n) is expressed as EMI(n).
  • FIG. 13A is a circuit diagram of a unit emission driver circuit 40' according to an embodiment of the present disclosure
  • FIG. 13B is a timing diagram of various signals for driving the unit emission driver circuit 40' of FIG. 13A.
  • the unit emission driver circuit 40' separates the Q(n) node, pre-charging the EMI_Q(n) node through the transistor T14, and bootstrapping (VGH -> VGL) The emission signal EMI(n) is output through .
  • FIG. 13C shows the process of pre-charging of the unit emission driver circuit 40' in detail
  • FIG. 13D shows the process of bootstrapping and outputting the emission signal EMI(n) of the unit emission driver circuit 40' in detail. is showing
  • FIG. 13B it can be seen that, unlike the embodiment of FIGS. 10A to 10C , five emission clock signals CLK_EMI1 to CLK_EMI5 having the same shape but different only in phase are used. Also, it can be seen that, in addition to the clock signals CLK and CLKB, separately carry clock signals (CLK_Carry5 and CLKB_Carry5 in FIG. 13B ) are required.
  • the emission clock signals CLK_EMI1 to CLK_EMI5 serve the same role as the input signals CLK_EPAM1 to CLK_EPAM6 described with reference to FIGS. 10A to 10C .
  • the emission signal EMI(n) is selectively outputted from the emission clock signal CLK_EMI5 while the low-level carry signal Carry(n) is output from the unit emission driver circuit 40'. can see.
  • 13E is a block diagram of an emission driver 400' according to an embodiment of the present disclosure.
  • the emission signal EMI(n) is sequentially applied to each row line of the display panel 100 in the row line order like other gate signals.
  • unit emission driver circuits 40'-1 to 40'-5 provided one for each row line may be connected to each other as shown in FIG. 13E to configure the emission driver 400'.
  • each of the unit emission driver circuits 40'-1 to 40'-5 includes a carry signal Carry(n-1) of a previous row line, clock signals CLK1 and CLK2, One of the five emission clock signals CLK_EMI1 to CLK_EMI5, one of the five first carry clock signals CLK_Carry1 to CLK_Carry5, and one of the five second carry clock signals CLKB_Carry1 to CLKB_Carry5 are input; The carry signal Carry(n) and the emission signal EMI(n) are output.
  • the unit emission driver circuit 40'-2 for the second row line outputs the carry signal (Carry(1) )) is input through the Carry (n-1) terminal. This is also the case for the rest of the unit emission driver circuits. Meanwhile, since the previous row line does not exist in the first row line, a separate start signal VST is input to the unit emission driver circuit 40 ′-1 for the first row line.
  • the emission driver 400 ′ sequentially performs a carry signal Carry (n) in the row line order. and an emission signal EMI(n).
  • clock signals CLK1 and CLK2 of different phases correspond to the previous row line and the previous row line for each row line. Conversely, you can see the input.
  • the CLK1 signal is input to the CLK input terminal of the unit emission driver circuit 40'-1 for the first row line, and the CLK2 signal is input to the CLKB input terminal.
  • the CLK2 signal is inputted to the CLK input terminal of the unit emission driver circuit 40'-2 for the next row line, and the CLK1 signal is inputted to the CLKB input terminal. This is also true for the unit emission driver circuits for the remaining row lines.
  • emission clock signals CLK_EMI1 to CLK_EMI5 are applied to the row line. They are input one by one cyclically.
  • the emission clock signals CLK_EMI1 to CLK_EMI5 are sequentially input to the unit emission driver circuits 40'-1 to 40'-5 for the first to fifth row lines, respectively.
  • the emission clock signals CLK_EPAM1 to CLK_EPAM5 are cyclically inputted to the unit emission driver circuits for the sixth to tenth row lines according to the row lines. This is also true for the unit emission driver circuits for the remaining row lines.
  • first carry clock signals CLK_Carry1 to CLK_Carry5 and second carry clock signals CLKB_Carry1 to CLKB_Carry5 are provided. It is input cyclically one by one according to the row line.
  • the first carry clock clock signals CLK_Carry1 to CLK_Carry5 are sequentially input to the unit emission driver circuits 40'-1 to 40'-5 for the first to fifth row lines, respectively. .
  • the first carry clock signals CLK_Carry1 to CLK_Carry5 are cyclically input to the unit emission driver circuits for the sixth to tenth row lines according to the row lines. This is also true for the unit emission driver circuits for the remaining row lines.
  • second carry clock clock signals CLKB_Carry1 to CLKB_Carry5 are sequentially input to the unit emission driver circuits 40'-1 to 40'-5 for the first to fifth row lines, respectively.
  • second carry clock signals CLKB_Carry1 to CLKB_Carry5 are cyclically input to the unit emission driver circuits for the sixth to tenth row lines according to the row lines. This is also true for the unit emission driver circuits for the remaining row lines.
  • the emission driver 400 ′ applies the low-level emission signal EMI(n) to the display panel 100 in the image frame period 60 and a partial period 66 of the blanking period 65 . By doing so, it is possible to implement a light emitting section.
  • the emission driver 400 applies the high-level emission signal EMI(n) to the display panel 100 in the non-emission section 67 of the blanking period 65 to reduce the non-emission section 67 .
  • FIG. 14A is a cross-sectional view of a display module according to an embodiment of the present disclosure. In FIG. 14A , only one pixel included in the display module 300 is illustrated for convenience of description.
  • the display module 300 includes a glass substrate 73 , a TFT layer 71 , and inorganic light emitting devices R, G, and B (120-R, 120-G, 120-B).
  • the aforementioned sub-pixel circuit 110 may be implemented as a TFT (Thin Film Transistor), and may be included in the TFT layer 71 on the glass substrate 73 .
  • Each of the inorganic light emitting devices R, G, and B (120-R, 120-G, 120-B) is mounted on the TFT layer 71 so as to be electrically connected to the corresponding sub-pixel circuit 110 to form the aforementioned sub-pixels. configurable.
  • the sub-pixel circuit 110 providing driving current to the inorganic light emitting devices 120 -R, 120-G, and 120-B is provided in the TFT layer 71 to the inorganic light emitting devices 120 -R and 120 . -G and 120-B), and each of the inorganic light emitting devices 120-R, 120-G, and 120-B is mounted on the TFT layer 71 to be electrically connected to the corresponding sub-pixel circuit 110 , respectively. can be arranged.
  • the inorganic light emitting devices R, G, and B are flip-chip type micro LEDs as an example.
  • the present invention is not limited thereto, and the inorganic light emitting devices R, G, and B (120-R, 120-G, 120-B) may be a horizontal type or a vertical type micro LED according to an embodiment. may be
  • 14B is a cross-sectional view of a display module according to another embodiment of the present disclosure.
  • the display module 300 includes a TFT layer 71 formed on one surface of the glass substrate 73 and inorganic light emitting devices R, G, B (120-R, 120-) mounted on the TFT layer 71 .
  • G, 120-B the driver 200
  • a connection wire 75 for electrically connecting the sub-pixel circuit 110 formed in the TFT layer 71 and the driver 200 .
  • the sub-pixel circuits 110 included in the TFT layer 71 are a TFT panel (hereinafter, the TFT layer 71 and the glass substrate 73 are collectively referred to as a TFT panel). It can be seen that it is electrically connected to the driving unit 200 through the connection wiring 75 formed on the edge (or side) of the .
  • the reason for connecting the sub-pixel circuits 110 and the driver 200 included in the TFT layer 71 by forming the connection wiring 75 in the edge region of the display panel 100 to the glass substrate 73 is ) to connect the sub-pixel circuits 110 and the driver 200 by forming a hole through This is because problems such as cracks may occur in the glass substrate 73 .
  • At least some of the various circuits of the driver 200 are TFTs together with sub-pixel circuits formed in the TFT layer in the display panel 100 . It may be formed in a layer and connected to sub-pixel circuits.
  • Figure 14c shows such an embodiment.
  • FIG. 14C is a plan view of the TFT layer 71 according to an embodiment of the present disclosure.
  • the TFT layer 71 has a region occupied by one pixel 10 (in this region, sub-pixel circuits 110 corresponding to each of the R, G, and B sub-pixels included in the pixel 10) exists.), it can be seen that the remaining regions 11 exist.
  • the remaining regions 11 are present in the TFT layer 71 , some of the various circuits of the above-described driver 200 may be formed in the remaining regions 11 .
  • FIG. 14C shows an example in which the above-described gate drivers are implemented in the remaining region 11 of the TFT layer 71 .
  • the structure in which the gate driver is formed inside the TFT layer 71 may be referred to as a GIP (Gate In Panel) structure, but the name is not limited thereto.
  • FIG. 14C is only an example, and a circuit that may be included in the remaining region 11 of the TFT layer 71 is not limited to the gate driver.
  • a DeMUX circuit for selecting the R, G, and B sub-pixels, respectively, and an ESD (Electro Static Discharge) protection circuit for protecting the sub-pixel circuit 110 from static electricity , a sweep voltage providing circuit, etc. may be further included.
  • ESD Electro Static Discharge
  • FIG. 15 is a block diagram of a display apparatus 1000 according to an embodiment of the present disclosure.
  • the display apparatus 1000 includes a display panel 100 , a driver 200 , and a processor 900 .
  • the display panel 100 includes a plurality of pixels, and each pixel includes a plurality of sub-pixels.
  • the display panel 100 may be formed in a matrix form such that the gate lines G1 to Gx and the data lines D1 to Dy intersect each other, and each pixel may be formed in a region provided at the intersection.
  • the data lines D1 to Dy are lines for applying a data voltage (particularly, a PWM data voltage) to each sub-pixel included in the display panel 100
  • the gate lines G1 to Gx are the display panel 100 .
  • ) is a line for selecting pixels (or sub-pixels) included in each line. Accordingly, the data voltage applied through the data lines D1 to Dy may be applied to the pixel (or sub-pixel) of the row line selected through the gate signal.
  • a data voltage to be applied to a pixel connected to each data line may be applied to each of the data lines D1 to Dy.
  • one pixel includes a plurality of sub-pixels (eg, R, G, and B sub-pixels)
  • data voltages to be applied to each of the R, G, and B sub-pixels included in one pixel may be time-divided and applied to each sub-pixel through one data line.
  • the data voltages time-divided and applied through one data line may be applied to each sub-pixel through a demux circuit.
  • Separate data lines may be provided for each R, G, and B sub-pixel according to an embodiment.
  • the R data voltage, the G data voltage, and the B data voltage need not be time-divided and applied, and the corresponding data voltage It may be simultaneously applied to the corresponding sub-pixel through each data line.
  • FIG. 15 only one set of gate lines such as G1 to Gx is illustrated for convenience of illustration. However, the actual number of gate lines may vary according to a driving method of the sub-pixel circuit 110 included in the display panel 100 .
  • the driver 200 drives the display panel 100 under the control of the processor 900 , and may include a timing controller 210 , a data driver 220 , and a gate driver 230 .
  • the timing controller 210 receives an input signal IS, a horizontal synchronization signal Hsync, a vertical synchronization signal Vsync, and a main clock signal MCLK from the outside to receive an image data signal, a scan control signal, a data control signal, A light emission control signal may be generated and provided to the display panel 100 , the data driver 220 , the gate driver 230 , and the like.
  • the timing controller 210 may apply a control signal for selecting each of the R, G, and B sub-pixels, that is, a demux signal to a demux circuit (not shown). Accordingly, a plurality of sub-pixels included in a pixel of the display panel 100 may be respectively selected through a demux circuit (not shown).
  • the data driver 220 (or source driver) is a means for generating a data signal (particularly, a PWM data voltage), and generates a data signal by receiving R/G/B component image data from the processor 900 . Also, the data driver 220 may apply the generated data signal to each sub-pixel circuit 110 of the display panel 100 through the data lines D1 to Dy.
  • the processor 900 controls the overall operation of the display apparatus 1000 .
  • the processor 900 may drive the display panel 100 by controlling the driving unit 200 .
  • the processor 900 includes one or more of a central processing unit (CPU), a micro-controller, an application processor (AP), or a communication processor (CP), an ARM processor.
  • CPU central processing unit
  • AP application processor
  • CP communication processor
  • ARM processor ARM processor
  • processor 900 and the timing controller 210 are described as separate components in FIG. 15 , according to an embodiment, only one of the two components is included in the display apparatus 1000 , and the included components are the other components. An embodiment that even performs the function of is also possible.
  • the substrate on which the TFT layer 71 is formed is the glass substrate 73
  • the embodiment is not limited thereto.
  • the TFT layer 71 may be formed on a synthetic resin substrate.
  • the sub-pixel circuits 110 of the TFT layer 71 and the driver 200 on the rear surface of the substrate may be connected through a hole passing through the synthetic resin substrate.
  • the embodiment is not limited thereto. That is, according to another embodiment of the present disclosure, the gate drivers or unit gate driver circuits for each row line constituting the gate drivers are implemented as gate driver chips or unit gate driver circuit chips in the form of micro-miniature micro ICs to form a TFT layer. It may be mounted on (71).
  • the TFT constituting the TFT layer is not limited to a specific structure or type, that is, the TFT cited in various examples of the present disclosure is LTPS (Low Temperature Poly Silicon) TFT, oxide TFT, silicon (poly silicon or a-silicon) TFT, organic TFT, graphene TFT, etc. can also be implemented, and P type (or N-type) MOSFET in Si wafer CMOS process You can just create and apply it.
  • LTPS Low Temperature Poly Silicon
  • oxide TFT oxide TFT
  • silicon (poly silicon or a-silicon) TFT silicon (poly silicon or a-silicon) TFT
  • organic TFT organic TFT
  • graphene TFT etc.
  • P type MOSFET in Si wafer CMOS process You can just create and apply it.

Landscapes

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Abstract

디스플레이 모듈은, 디스플레이 패널, 및 영상 프레임 별로 디스플레이 패널의 각 로우 라인에 포함된 서브 픽셀들에 PWM 데이터 전압을 설정하기 위한 제1 제어 신호를 서브 픽셀들에 로우 라인 순으로 인가하고, 각 로우 라인에 포함된 서브 픽셀들의 발광을 제어하기 위한 제2 제어 신호를 서브 픽셀들에 로우 라인 순으로 인가하는 구동부를 포함하고, 각 로우 라인에 포함된 서브 픽셀들은, 영상 프레임에 대응되는 발광 구간에 인가된 제2 제어 신호에 기초하여 제1 제어 신호에 따라 설정된 PWM 데이터 전압에 대응되는 시간 동안 발광하고, 연속된 영상 프레임 기간들 사이의 기간에 인가된 제2 제어 신호에 기초하여 기설정된 시간 동안 발광하지 않는다.

Description

디스플레이 모듈
본 개시는 디스플레이 모듈에 관한 것으로, 보다 상세하게는, 자발광 소자가 서브 픽셀을 구성하는 디스플레이 모듈에 관한 것이다.
CROSS-REFERENCE TO RELATED APPLICATIONS
본 출원은 2020년 9월 17일에 출원된 대한민국 특허출원 제 10-2020-0119691 호, 및 2021년 3월 30일에 출원된 대한민국 특허출원 제 10-2021-0041407호에 기초하여 우선권을 주장하며, 해당 출원의 모든 내용은 그 전체가 본 출원에 레퍼런스로 포함된다.
종래, 적색 LED(Light Emitting Diode), 녹색 LED, 청색 LED와 같은 무기 발광 소자(이하에서, LED는 무기 발광 소자를 말한다.)를 서브 픽셀로 구동하는 디스플레이 패널에서는, PAM(Pulse Amplitude Modulation) 구동 방식을 통해 서브 픽셀의 계조를 표현하였다.
이 경우, 구동 전류의 크기(magnitude)에 따라, 발광하는 빛의 계조뿐 아니라 파장도 함께 변화하게 되어 영상의 색 재현성이 감소된다. 도 1a는 청색 LED, 녹색 LED 및 적색 LED를 흐르는 구동 전류의 크기에 따른 파장 변화를 도시하고 있다.
이러한 문제를 해결하기 위해, PWM(Pulse Width Modulation) 구동 방식을 통해 서브 픽셀의 계조를 표현하는 방식이 이용될 수 있다. 그러나, 종래 PWM 구동 방식의 경우, 각 서브 픽셀에 데이터 전압을 충전한 후 디스플레이 패널의 모든 서브 픽셀이 일괄적으로 발광하는 방식으로 동작하였다.
이 경우, 발광 구간 동안 높은 피크 전류가 요구되게 되며, 이에 따라, 제품에 요구되는 피크 소비 전력이 높아지는 문제가 있다. 피크 소비 전력이 높아지면, 제품에 장착되는 SMPS(Switched Mode Power Supply)와 같은 전원 공급 장치의 용량이 커지므로, 비용이 증가하고 부피가 커져 디자인적 제약 사항도 발생하게 된다.
본 개시는 상술한 문제점에 착안하여 안출된 것으로, 본 개시의 목적은, 입력되는 영상 신호에 대해 향상된 색재현성을 제공하는 디스플레이 모듈 및 이의 구동 방법을 제공함에 있다.
또한, 본 개시의 목적은, 서브 픽셀을 구성하는 무기 발광 소자를, 보다 효율적이고 안정적으로 구동할 수 있는 서브 픽셀 회로 및 구동 회로를 포함하여 이루어진 디스플레이 모듈 및 이의 구동 방법을 제공함에 있다.
또한, 본 개시의 목적은, 사용자가 디스플레이 모듈을 사용하는 중에도 고장을 감지할 수 있는 디스플레이 모듈 및 이의 구동 방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 개시의 일 실시 예에 따른 디스플레이 모듈은, 복수의 서브 픽셀들을 각각 포함하는 복수의 픽셀이 매트릭스 형태로 배치된 디스플레이 패널, 및 영상 프레임 별로, 상기 디스플레이 패널의 각 로우 라인에 포함된 서브 픽셀들에 PWM(Pulse Width Modulation) 데이터 전압을 설정하기 위한 제 1 제어 신호를 상기 디스플레이 패널의 전체 로우 라인에 포함된 서브 픽셀들에 로우 라인 순으로 인가하고, 스타트 신호에 기초하여 상기 각 로우 라인에 포함된 서브 픽셀들의 발광을 제어하기 위한 제 2 제어 신호를 상기 전체 로우 라인에 포함된 서브 픽셀들에 로우 라인 순으로 인가하는 구동부를 포함하고, 상기 각 로우 라인에 포함된 서브 픽셀들은, 상기 영상 프레임에 대응되는 발광 구간에 인가된 상기 제 2 제어 신호에 기초하여 상기 제 1 제어 신호에 따라 설정된 PWM 데이터 전압에 대응되는 시간 동안 발광하고, 연속된 영상 프레임 기간들 사이의 기간에 인가된 상기 제 2 제어 신호에 기초하여 기설정된 시간 동안 발광하지 않는다.
또한, 상기 디스플레이 패널의 고장 여부는, 상기 기설정된 시간 동안 상기 디스플레이 패널로 공급되는 전원에 기초하여 감지될 수 있다.
또한, 상기 구동부는, 하나의 영상 프레임 기간 동안, 스타트 신호가 기설정된 시간 간격으로 복수 회 입력되면, 상기 스타트 신호가 입력될 때마다 상기 전체 로우 라인에 포함된 서브 픽셀들에 로우 라인 순으로 상기 제 2 제어 신호를 인가할 수 있다.
또한, 상기 각 로우 라인에 포함된 서브 픽셀들은, 상기 하나의 영상 프레임 기간 동안, 상기 스타트 신호가 입력된 횟수에 대응되는 횟수의 복수의 발광 구간에서 동작할 수 있다.
또한, 상기 각 로우 라인에 포함된 서브 픽셀들 각각은, 무기 발광 소자 및 상기 무기 발광 소자에 연결된 트랜지스터를 포함하고, 상기 트랜지스터는, 상기 복수의 발광 구간 동안 인가된 상기 제 2 제어 신호에 기초하여 턴 온되고, 상기 연속된 영상 프레임 기간들 사이의 기간 동안 인가된 상기 제 2 제어 신호에 기초하여 턴 오프될 수 있다.
또한, 상기 구동부는, 상기 제 2 제어 신호를 로우 라인마다 인가하기 위한 복수의 드라이버 회로를 포함할 수 있다.
또한, 상기 복수의 드라이버 회로 각각은, 캐리 신호를 출력하기 위한 출력단, 및 상기 출력단에 게이트 단자가 연결되는 트랜지스터를 포함하고, 상기 트랜지스터는, 상기 게이트 단자를 통해 입력되는 상기 캐리 신호에 기초하여, 입력 신호로부터 상기 각 로우 라인에 포함된 서브 픽셀들에 인가되는 상기 제 2 제어 신호를 선택하여 출력할 수 있다.
또한, 상기 복수의 드라이버 회로 중 첫 번째 로우 라인에 포함된 서브 픽셀들에 인가되는 제 2 제어 신호를 출력하기 위한 제 1 드라이버 회로는, 스타트 신호에 기초하여 제 1 캐리 신호를 생성하고, 상기 제 1 캐리 신호에 기초하여 입력 신호로부터 상기 첫 번째 로우 라인에 포함된 서브 픽셀들에 인가되는 제 2 제어 신호를 선택하여 출력하고, 상기 복수의 드라이버 회로 중 두 번째 로우 라인에 포함된 서브 픽셀들에 인가되는 제 2 제어 신호를 출력하기 위한 제 2 드라이버 회로는, 상기 제 1 캐리 신호에 기초하여 제 2 캐리 신호를 생성하고, 상기 제 2 캐리 신호에 기초하여 입력 신호로부터 상기 두 번째 로우 라인에 포함된 서브 픽셀들에 인가되는 제 2 제어 신호를 생성할 수 있다.
또한, 상기 제 1 드라이버 회로 및 상기 제 2 드라이버 회로에 입력되는 입력 신호들은, 서로 위상이 다른 동일한 신호일 수 있다.
또한, 상기 구동부는, 상기 전체 로우 라인 중 하나의 로우 라인에 대한 데이터 설정 구간 동안, 상기 제 1 제어 신호를 포함하는 스캔 신호들을 상기 하나의 로우 라인에 포함된 서브 픽셀들에 인가하여 상기 하나의 로우 라인에 포함된 서브 픽셀들에 상기 PWM 데이터 전압을 설정하고, 상기 하나의 로우 라인에 대한 복수의 발광 구간 각각에서, 상기 제 2 제어 신호를 포함하는 에미션 신호들을 상기 하나의 로우 라인에 포함된 서브 픽셀들에 인가하여 상기 하나의 로우 라인에 포함된 서브 픽셀들이 상기 설정된 PWM 데이터 전압에 대응되는 시간 동안 발광하도록 상기 디스플레이 패널을 구동할 수 있다.
또한, 상기 복수의 발광 구간 중 첫 번째 발광 구간은, 상기 데이터 설정 구간과 시간적으로 연속되고, 상기 복수의 발광 구간은, 기설정된 시간 간격을 가질 수 있다.
이상에서 설명한 바와 같은 본 개시의 다양한 실시 예에 따르면, 무기 발광 소자가 발광하는 빛의 파장이 계조에 따라 변화되는 것을 방지할 수 있다.
또한, 서브 픽셀 회로들 간의 특성 편차로 인해 디스플레이 패널에 표시되는 영상에 나타날 수 있는 얼룩이나 색상을 용이하게 보정할 수 있다. 특히, 모듈 형태의 디스플레이 패널들을 조합하여 대면적의 디스플레이 패널을 구성할 경우에도 보다 용이하게 각 모듈 간의 휘도나 색상 차이를 보정할 수 있다.
또한, 보다 최적화된 구동 회로의 설계가 가능하며, 안정적이고 효율적으로 무기 발광 소자를 구동할 수 있게 된다.
또한, 디스플레이 패널 구동시 소비되는 소비 전력을 줄일 수 있다.
또한, 디스플레이 패널의 소형화 및 경량화에 이바지할 수 있다.
또한, 사용자가 디스플레이 모듈을 사용하는 중에도 디스플레이 패널의 고장이 감지될 수 있다.
도 1은 청색 LED, 녹색 LED 및 적색 LED를 흐르는 구동 전류의 크기에 따른 파장 변화를 나타내는 그래프,
도 2는 본 개시의 일 실시 예에 따른 디스플레이 패널의 픽셀 구조를 설명하기 위한 도면,
도 3a는 종래 디스플레이 패널의 구동 방식을 도시한 개념도,
도 3b는 본 개시의 일 실시 예에 따른 디스플레이 패널의 구동 방식을 도시한 개념도,
도 4는 본 개시의 일 실시 예에 따른 디스플레이 모듈의 구성을 도시한 블럭도,
도 5는 본 개시의 일 실시 예에 따른 디스플레이 모듈의 구성을 도시한 상세 블럭도,
도 6a는 본 개시의 일 실시 예에 따른 디스플레이 패널의 구동 방식을 설명하기 위한 도면,
도 6b는 본 개시의 일 실시 예에 따른 서브 픽셀 회로의 구성도,
도 6c는 본 개시의 일 실시 예에 따른 서브 픽셀 회로의 상세 회로도,
도 6d는 도 6c에서 전술한 게이트 신호들에 대한 타이밍도,
도 6e는 본 개시의 일 실시 예에 따라 하나의 영상 프레임 기간 동안 디스플레이 패널을 구동하기 위한 각종 신호들의 타이밍도,
도 7a는 본 개시의 일 실시 예에 따른 디스플레이 모듈의 블럭도,
도 7b는 본 개시의 일 실시 예에 따라, 한 영상 프레임 기간 동안 입력 스윕 신호 및 각종 클럭 신호가 입력될 때, 게이트 드라이버에서 출력되는 게이트 신호들의 타이밍도,
도 8a는 본 개시의 일 실시 예에 따른 단위 스캔 드라이버 회로의 회로도,
도 8b는 본 개시의 일 실시 예에 따른 스캔 드라이버의 블럭도,
도 8c는 본 개시의 일 실시 예에 따른 단위 스캔 드라이버 회로의 구동을 위한 각종 신호들의 타이밍도,
도 9a는 본 개시의 일 실시 예에 따른 단위 에미션 드라이버 회로의 회로도,
도 9b는 본 개시의 일 실시 예에 따른 에미션 드라이버의 블럭도,
도 9c는 본 개시의 일 실시 예에 따른 단위 에미션 드라이버 회로의 구동을 위한 각종 신호들의 타이밍도,
도 10a는 본 개시의 일 실시 예에 따른 단위 에미션 드라이버 회로의 회로도,
도 10b는 본 개시의 일 실시 예에 따른 에미션 드라이버의 블럭도,
도 10c는 본 개시의 일 실시 예에 따른 단위 에미션 드라이버 회로의 구동을 위한 각종 신호들의 타이밍도,
도 11a는 본 개시의 일 실시 예에 따른 단위 에미션 드라이버 회로의 동작을 설명하기 위한 도면,
도 11b는 본 개시의 일 실시 예에 따른 단위 에미션 드라이버 회로의 동작을 설명하기 위한 도면,
도 11c는 본 개시의 일 실시 예에 따른 단위 에미션 드라이버 회로의 동작을 설명하기 위한 도면,
도 11d는 본 개시의 일 실시 예에 따른 단위 에미션 드라이버 회로의 동작을 설명하기 위한 도면,
도 12는 본 개시의 일 실시 예에 따라 디스플레이 패널의 일부에 인가되는 에미션 신호를 도시한 예시도,
도 13a는 본 개시의 일 실시 예에 따른 단위 에미션 드라이버 회로의 회로도,
도 13b는 도 13a의 단위 에미션 드라이버 회로를 구동하기 위한 각종 신호의 타이밍도,
도 13c는 도 13a의 단위 에미션 드라이버 회로의 pre-charging 과정을 도시한 도면,
도 13d는 도 13a의 단위 에미션 드라이버 회로의 부트스트래핑 및 에미션 신호 EMI(n) 출력 과정을 도시한 도면,
도 13e는 본 개시의 일 실시 예에 따른 에미션 드라이버의 블럭도,
도 14a는 본 개시의 일 실시 예에 따른 디스플레이 모듈의 단면도,
도 14b는 본 개시의 다른 일 실시 예에 따른 디스플레이 모듈의 단면도,
도 14c는 본 개시의 일 실시 예에 따른 TFT 층의 평면도, 및
도 15는 본 개시의 일 실시 예에 따른 디스플레이 장치의 구성도이다.
본 개시를 설명함에 있어, 관련된 공지 기술에 대한 구체적인 설명이 본 개시의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 동일한 구성의 중복 설명은 되도록 생략하기로 한다.
이하의 설명에서 사용되는 구성요소에 대한 접미사 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.
본 개시에서 사용한 용어는 실시 예를 설명하기 위해 사용된 것으로, 본 개시를 제한 및/또는 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 개시에서, '포함하다' 또는 '가지다' 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 개시에서 사용된 "제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤 구성요소(예: 제1 구성요소)가 다른 구성요소(예: 제2 구성요소)에 "(기능적으로 또는 통신적으로) 연결되어((operatively or communicatively) coupled with/to)" 있다거나 "접속되어(connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다고 이해되어야 할 것이다.
반면에, 어떤 구성요소(예: 제 1 다른 구성요소(예: 제 2 구성요소)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(예: 제 3 구성요소)가 존재하지 않는 것으로 이해될 수 있다.
본 개시의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하에서 첨부된 도면을 참조하여 본 개시의 다양한 실시 예를 상세히 설명한다.
도 2는 본 개시의 일 실시 예에 따른 디스플레이 패널의 픽셀 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 디스플레이 패널(100)은 매트릭스 형태로 배치(disposed)(또는 배열(arranged))된 복수의 픽셀(10)을 포함한다. 이때, 매트릭스 형태는, 복수의 로우(row) 라인 또는 복수의 컬럼(column) 라인을 포함한다.
경우에 따라, 로우 라인은 가로(horizontal) 라인 또는 스캔(scan) 라인 또는 게이트(gate) 라인이라 불리울 수도 있고, 컬럼 라인은 세로(vertical) 라인 또는 데이터(data) 라인이라 불리울 수도 있다.
디스플레이 패널(100)에 포함된 각 픽셀(10)은 적색(R) 서브 픽셀(20-1), 녹색(G) 서브 픽셀(20-2) 및 청색(B) 서브 픽셀(20-3)과 같은 3 종류의 서브 픽셀을 포함한다.
한편, 각 서브 픽셀(20-1 내지 20-3)은 서브 픽셀의 종류에 대응되는 무기 발광 소자 및 해당 무기 발광 소자의 발광 시간을 제어하기 위한 서브 픽셀 회로를 포함한다.
즉, R 서브 픽셀(20-1)은 R 무기 발광 소자 및 R 무기 발광 소자의 발광 시간을 제어하기 위한 서브 픽셀 회로를, G 서브 픽셀(20-2)은 G 무기 발광 소자 및 G 무기 발광 소자의 발광 시간을 제어하기 위한 서브 픽셀 회로를, 그리고, B 서브 픽셀(20-3)은 B 무기 발광 소자 및 B 무기 발광 소자의 발광 시간을 제어하기 위한 서브 픽셀 회로를 각각 포함할 수 있다.
이때, 각 서브 픽셀 회로는, 인가되는 PWM(Pulse Width Modulation) 데이터 전압에 기초하여, 대응되는 무기 발광 소자의 발광 시간을 제어함으로써, 각 서브 픽셀의 계조를 표현하게 된다.
한편, 디스플레이 패널(100)의 각 로우 라인에 포함된 서브 픽셀들은, "PWM 데이터 전압의 설정(또는 프로그래밍)" 및 "설정된 PWM 데이터 전압에 기초한 발광" 순으로 구동될 수 있다. 이때, 본 개시의 일 실시 예에 따르면, 디스플레이 패널(100)의 각 로우 라인에 포함된 서브 픽셀들은, 로우 라인 순으로 구동될 수 있다.
즉, 예를 들어, 하나의 로우 라인(예를 들어, 제 1 로우 라인)에 포함된 서브 픽셀들의 PWM 데이터 전압 설정 및 발광 동작과, 다음 로우 라인(예를 들어, 제 2 로우 라인)에 포함된 서브 픽셀들의 PWM 데이터 전압 설정 및 발광 동작이, 로우 라인 순으로 순차적으로 진행될 수 있다.
여기서, 순차적으로 진행된다고 함은, 하나의 로우 라인과 관련된 모든 동작(즉, 데이터 설정 동작 및 발광 동작)이 완료된 후에 다음 로우 라인과 관련된 동작이 시작된다는 것을 의미하는 것은 아니다.
즉, 위 예에서, 제 1 로우 라인에 포함된 서브 픽셀들의 발광 동작이 완료된 후에 제 2 로우 라인에 포함된 서브 픽셀들에 PWM 데이터 전압이 설정되어야 하는 것은 아니며, 제 1 로우 라인에 포함된 서브 픽셀들에 PWM 데이터 전압이 설정된 후에 바로 제 2 로우 라인에 포함된 서브 픽셀들에 PWM 데이터 전압이 설정될 수 있다.
도 3a는 종래 디스플레이 패널의 구동 방식을 도시한 개념도, 도 3b는 본 개시의 일 실시 예에 따른 디스플레이 패널의 구동 방식을 도시한 개념도이다.
도 3a 및 도 3b에서, 세로축은 디스플레이 패널의 로우 라인을, 가로축은 시간을 나타낸다.
또한, n 프레임 및 n+1 프레임은, 복수의 영상 프레임 중 연속된 두 영상 프레임 기간을 각각 나타낸다.
또한, 데이터 설정 구간은, 각 로우 라인에 포함된 서브 픽셀들에 PWM 데이터 전압이 인가되어 설정되는 디스플레이 패널(100)의 구동 구간을 나타내고, 발광 구간은, 그 구간 내에서 PWM 데이터 전압에 대응되는 시간 동안 서브 픽셀이 발광하게 되는 디스플레이 패널(100)의 구동 구간을 나타낸다.
도 3a에 따르면 종래에는, 디스플레이 패널의 전체 로우 라인에 대해 먼저PWM 데이터 전압 설정이 완료된 후에, 일괄적으로 전제 로우 라인에 대한 발광 구간이 진행되는 것을 볼 수 있다.
이 경우, 발광 구간 동안 디스플레이 패널의 전체 로우 라인이 동시에 발광할 수 있게 되므로, 높은 피크 전류가 요구된다. 이에 따라, 제품에 요구되는 피크 소비 전력이 높아지면, 제품에 장착되는 SMPS(Switched Mode Power Supply)와 같은 전원 공급 장치의 용량이 커지므로, 비용이 증가하고 부피가 커져 디자인적 제약 사항도 발생하게 된다.
이에 반해, 본 개시의 다양한 실시 예들에 따르면, 도 3b에 도시된 바와 같이, 각 로우 라인에 대한 PWM 데이터 전압 설정 구간 및 발광 구간(구체적으로는, 복수의 발광 구간)이 로우 라인 순으로 순차 진행되는 것을 볼 수 있다.
이와 같이, 각 로우 라인에 대한 발광 구간이 로우 라인 순으로 순차 구동되는 경우, 동시에 발광하는 로우 라인의 개수가 줄어들게 되므로, 종래 기술에 비해 필요한 피크 전류량이 낮아지며, 이에 따라, 피크 소비 전력이 저감될 수 있다.
이상과 같이, 본 개시의 다양한 실시 예들에 따르면, 무기 발광 소자를 AM(Active matrix) 방식으로 PWM 구동함으로써 무기 발광 소자가 발광하는 빛의 파장이 계조에 따라 변화하는 현상을 막을 수 있다. 또한, 서브 픽셀들이 로우 라인 순으로 순차적으로 발광을 진행하도록 디스플레이 패널(100)을 구동함으로써 순간 피크 소비 전력이 저감될 수 있다.
한편, 도 2에서는, 하나의 픽셀 영역 내에서 서브 픽셀들(20-1 내지 20-3)이 좌우가 뒤바뀐 L자 모양으로 배열된 것을 예로 들었다. 그러나, 실시 예가 이에 한정되는 것은 아니며, R, G, B 서브 픽셀(20-1 내지 20-3)은 픽셀 영역 내부에서 일렬로 배치될 수도 있고, 실시 예에 따라 다양한 형태로 배치될 수 있다.
또한, 도 2에서는, 3 종류의 서브 픽셀이 하나의 픽셀을 구성하는 것을 예로 들어 설명하였다. 그러나, 실시 예에 따라, R, G, B, W(white)와 같은 4종류의 서브 픽셀이 하나의 픽셀을 구성할 수도 있고, 얼마든지 다른 개수의 서브 픽셀이 하나의 픽셀을 구성할 수도 있다.
도 4는 본 개시의 일 실시 예에 따른 디스플레이 모듈의 구성을 도시한 블럭도이다. 도 4에 따르면, 디스플레이 모듈(300)은 디스플레이 패널(100) 및 구동부(200)를 포함한다.
구동부(200)는 디스플레이 패널(100)을 구동한다. 구체적으로, 구동부(200)는 각종 제어 신호, 데이터 신호, 구동 전압 등을 디스플레이 패널(100)로 제공하여 디스플레이 패널(100)을 구동할 수 있다.
구동부(200)는 디스플레이 패널(100)의 픽셀들을 로우 라인 단위로 구동하기 위한 제어 신호를 제공하기 위한, 게이트 드라이버를 포함할 수 있다.
또한, 구동부(200)는 디스플레이 패널(100)의 각 픽셀(또는 각 서브 픽셀)에 PWM 데이터 전압을 제공하기 위한, 소스 드라이버(또는 데이터 드라이버)를 포함할 수 있다.
또한, 구동부(200)는 하나의 픽셀(10)에 포함된 복수의 서브 픽셀(20-1 내지 20-3)을 각각 선택하기 위한 디먹스(DeMUX) 회로를 포함할 수 있다.
또한, 구동부(200)는, 각종 구동 전압(예를 들어, 후술할 제 1 구동 전압, 제 2 구동 전압, 그라운드 전압, 테스트 전압, Vset 전압 등)이나 후술할 정전류원 전압 등을, 디스플레이 패널(100)에 포함된 각 서브 픽셀 회로로 제공하기 위한 구동 전압 제공 회로를 포함할 수 있다.
또한, 구동부(200)는 게이트 드라이버나 데이터 드라이버로 각종 클럭 신호를 제공하기 위한 클럭 신호 제공 회로를 포함할 수 있으며, 서브 픽셀 회로로 후술할 스윕 신호(또는 스윕 전압)를 제공하기 위한 스윕 신호 제공 회로를 포함할 수 있다.
한편, 상술한 구동부(200)의 각종 회로들 중 적어도 일부는, 별도의 칩 형태로 구현되어 TCON(Timing Controller)과 함께 외부의 PCB(Printed Circuit Board)에 실장되고, FOG(Film On Glass) 배선을 통해 디스플레이 패널(100)의 TFT 층에 형성된 서브 픽셀 회로들과 연결될 수 있다.
또는, 상술한 구동부(200)의 각종 회로들 중 적어도 일부는, 별도의 칩 형태로 구현되어 COF(Chip On Film) 형태로 필름 상에 배치되고, FOG(Film On Glass) 배선을 통해 디스플레이 패널(100)의 TFT 층에 형성된 서브 픽셀 회로들과 연결될 수도 있다.
또는, 상술한 구동부(200)의 각종 회로들 중 적어도 일부는, 별도의 칩 형태로 구현되어 COG(Chip On Glass) 형태로 배치(즉, 디스플레이 패널(100)의 글래스 기판(후술됨)의 후면(글래스 기판을 기준으로 TFT 층이 형성되는 면의 반대쪽 면)에 배치)되고, 연결 배선을 통해 디스플레이 패널(100)의 TFT 층에 형성된 서브 픽셀 회로들과 연결될 수 있다.
또는, 상술한 구동부(200)의 각종 회로들 중 적어도 일부는, 디스플레이 패널(100) 내의 TFT 층에 형성된 서브 픽셀 회로들과 함께 TFT 층에 형성되어 서브 픽셀 회로들과 연결될 수도 있다.
예를 들어, 상술한 구동부(200)의 각종 회로들 중 게이트 드라이버, 스윕 신호 제공 회로, 디먹스 회로는 디스플레이 패널(100)의 TFT 층 내에 형성되고, 데이터 드라이버는 디스플레이 패널(100)의 글래스 기판의 후면에 배치되며, 구동 전압 제공 회로, 클럭 신호 제공 회로, TCON(Timing Controller)은 외부의 PCB(Printed Circuit Board)에 배치될 수 있으나, 이에 한정되는 것은 아니다.
특히, 본 개시의 일 실시 예에 따르면, 구동부(200)는, 디스플레이 패널(100)의 각 로우 라인에 포함된 서브 픽셀들에 PWM 데이터 전압을 설정하기 위한 제 1 제어 신호를, 디스플레이 패널(100)의 전체 로우 라인에 포함된 서브 픽셀들에 로우 라인 순으로 인가할 수 있다.
여기서, 제 1 제어 신호는 데이터 설정 구간에 인가되는 스캔 신호들 중 하나로서, 제어 신호 SP(n)일 수 있다. 이에 관한 자세한 내용은 후술하기로 한다.
예를 들어, 디스플레이 패널(100)이 270개의 로우 라인으로 구성된 경우, 구동부(200)는, 제 1 제어 신호를, 각 로우 라인에 포함된 서브 픽셀들에 제 1 로우 라인부터 270로우 라인까지 순차적으로 인가할 수 있다.
이에 따라, 디스플레이 패널(100)의 각 로우 라인에 포함된 서브 픽셀들에는 영상 프레임에 대응되는 PWM 데이터 전압이 로우 라인 순으로 설정될 수 있다.
한편, 구동부(200)는 디스플레이 패널(100)의 각 로우 라인에 포함된 서브 픽셀들의 발광을 제어하기 위한 제 2 제어 신호를, 디스플레이 패널(100)의 전체 로우 라인에 포함된 서브 픽셀들에 로우 라인 순으로 인가할 수 있다.
여기서, 제 2 제어 신호는 발광 구간에 인가되는 에미션 신호들 중 하나로서, 제어 신호 Emi_PAM(n)일 수 있다. 이에 관한 자세한 내용은 후술하기로 한다.
전술한 예에서, 구동부(200)는 제 2 제어 신호를, 각 로우 라인에 포함된 서브 픽셀들에 제 1 로우 라인부터 제 270로우 라인까지 순차적으로 인가할 수 있다.
이에 따라, 각 로우 라인에 포함된 서브 픽셀들은 로우 라인 순으로 발광 동작이 제어될 수 있다.
구체적으로, 각 로우 라인에 포함된 서브 픽셀들은, 영상 프레임에 대응되는 발광 구간에 인가된 제 2 제어 신호에 기초하여, 상기 제 1 제어 신호에 따라 설정된 PWM 데이터 전압에 대응되는 시간 동안 발광할 수 있다.
또한, 각 로우 라인에 포함된 서브 픽셀들은, 연속된 영상 프레임 기간들 사이의 기간에 인가된 제 2 제어 신호에 기초하여 기설정된 시간 동안 발광하지 않을 수 있다. 이때, 연속된 영상 프레임 기간들 사이의 기간은, 디스플레이 패널(100)로 유효한 영상 데이터가 인가되지 않는 블랭킹 기간일 수 있다.
즉, 본 개시의 일 실시 예에 따르면, 블랭킹 기간 내에는, 각 로우 라인에 포함된 서브 픽셀들이 모두 발광하지 않는 비발광 구간이 포함될 수 있으며, 이러한 비발광 구간은 블랭킹 기간 내에서 기설정된 시간 동안 인가되는 특정 레벨의 제 2 제어 신호에 의해 구현될 수 있다. 이에 관한 보다 구체적인 내용은 후술한다.
한편, TFT(Thin Film Transistor) 기판이 파손되는 등과 같이 디스플레이 패널(100)이 고장난 상태에서 구동되는 경우 화재가 발생하는 등 문제가 발생할 수 있다. 따라서, 디스플레이 패널(100)의 고장이 감지된 경우, 구동을 멈추거나 전원 공급을 차단하는 등의 조치를 취할 필요가 있다.
본 개시의 일 실시 예에 따르면, 블랭킹 기간 중 상기 비발광 구간에 디스플레이 패널(100)로 공급되는 전원에 기초하여 디스플레이 패널(100)의 고장이 감지될 수 있다.
예를 들어, 디스플레이 패널(100)의 고장 여부는, 상기 비발광 구간 동안 구동 전압 제공 회로에서 디스플레이 패널(100)로 전류가 흐르는지 여부를 통해 판단될 수 있다. 상기 비발광 구간에서는 디스플레이 패널(100)의 어떤 서브 픽셀도 발광하지 않으므로, 구동 전압 제공 회로에서 디스플레이 패널(100)로 전류가 흐르지 않는다. 그러나, 서브 픽셀 회로에 쇼트가 발생하는 등과 같이 디스플레이 패널(100)이 고장난 경우에는 상기 비발광 구간에 구동 전압 제공 회로에서 디스플레이 패널(100)로 전류가 흐를 수 있다. 따라서, 프로세서 또는 TCON은 상기 비발광 구간 동안 구동 전압 제공 회로에서 디스플레이 패널(100)로 전류가 흐르는 경우, 디스플레이 패널(100)이 고장난 것으로 판단할 수 있다.
도 5는 본 개시의 일 실시 예에 따른 디스플레이 모듈(300)의 구성을 도시한 상세 블럭도이다. 도 5을 설명함에 있어 도 4에서 전술한 것과 중복되는 내용은 설명을은 생략한다.
도 5에 따르면, 디스플레이 모듈(300)은 서브 픽셀 회로(110) 및 무기 발광 소자(120)를 포함하는 디스플레이 패널(100), 및 구동부(200)를 포함한다.
디스플레이 패널(100)은 후술할 바와 같이, 글래스 상에 서브 픽셀 회로(110)가 형성되고, 서브 픽셀 회로(110) 상에 무기 발광 소자(120)가 배치되는 구조를 가질 수 있다. 한편, 도 5에서는 설명의 편의를 위해 디스플레이 패널(100)에 포함된 하나의 서브 픽셀 관련 구성만을 도시하였으나, 디스플레이 패널(100)의 서브 픽셀 마다 서브 픽셀 회로(110) 및 무기 발광 소자(120)가 마련됨은 물론이다.
무기 발광 소자(120)는 서브 픽셀 회로(110)와 전기적으로 연결되도록 서브 픽셀 회로(110)상에 실장되고, 서브 픽셀 회로(110)에서 제공되는 구동 전류에 기초하여 빛을 발광할 수 있다.
무기 발광 소자(120)는 디스플레이 패널(100)의 서브 픽셀(20-1 내지 20-3)을 구성하며, 발광하는 빛의 색상에 따라 복수의 종류가 있을 수 있다. 예를 들어, 무기 발광 소자(120)는 적색 색상의 빛을 발광하는 적색(R) 무기 발광 소자, 녹색 색상의 빛을 발광하는 녹색(G) 무기 발광 소자 및 청색 색상의 빛을 발광하는 청색(B) 무기 발광 소자가 있을 수 있다.
따라서, 전술한 서브 픽셀의 종류는 무기 발광 소자(120)의 종류에 따라 결정될 수 있다. 즉, R 무기 발광 소자는 R 서브 픽셀(20-1)을, G 무기 발광 소자는 G 서브 픽셀(20-2)을, 그리고, B 무기 발광 소자는 B 서브 픽셀(20-3)을 구성할 수 있다.
여기서, 무기 발광 소자(120)는, 유기 재료를 이용하여 제작되는 OLED(Organic Light Emitting Diode)와는 다른, 무기 재료를 이용하여 제작되는 발광 소자를 의미한다.
특히, 본 개시의 일 실시 예에 따르면, 무기 발광 소자(120)는, 100 마이크로미터(μm) 이하 크기를 갖는 마이크로 발광 다이오드(마이크로 LED 또는 μLED)일 수 있다.
각 서브 픽셀이 마이크로 LED로 구현된 디스플레이 패널을 마이크로 LED 디스플레이 패널이라 한다. 마이크로 LED 디스플레이 패널은 평판 디스플레이 패널 중 하나로서, 각각 100 마이크로미터 이하인 복수의 무기 발광 다이오드(inorganic LED)로 구성된다. 마이크로 LED 디스플레이 패널은 백라이트가 필요한 액정 디스플레이(LCD) 패널에 비해 더 나은, 대비, 응답 시간 및 에너지 효율을 제공한다. 한편, 유기 발광 다이오드(organic LED, OLED)와 마이크로 LED는 모두 에너지 효율이 좋지만, 마이크로 LED가 밝기, 발광 효율, 수명 측면에서 OLED보다 더 나은 성능을 제공한다.
무기 발광 소자(120)는, 서브 픽셀 회로(110)로부터 제공되는 구동 전류의 크기(magnitude) 또는 구동 전류의 펄스 폭(Pulse Width)에 따라 상이한 밝기의 계조 값을 표현할 수 있다. 여기서, 구동 전류의 펄스 폭은 구동 전류의 듀티비(Duty Ratio) 또는 구동 전류의 구동 시간(Duration)이라 불리울 수도 있다.
예를 들어, 무기 발광 소자(120)는 구동 전류의 크기가 클수록 더 밝은 계조 값을 표현할 수 있다. 또한, 무기 발광 소자(120)는 구동 전류의 펄스 폭이 길수록(즉, 듀티비가 높을수록 또는 구동 시간이 길수록) 더 밝은 계조 값을 표현할 수 있다.
서브 픽셀 회로(110)는 무기 발광 소자(120)로 구동 전류를 제공한다. 구체적으로, 서브 픽셀 회로(110)는 구동부(200)에서 인가되는 데이터 전압(예를 들어, 정전류원 전압, PWM 데이터 전압), 구동 전압(예를 들어, 제 1 구동 전압, 제 2 구동 전압, 그라운드 전압) 및 각종 제어 신호에 기초하여, 크기 및 구동 시간이 제어된 구동 전류를 무기 발광 소자(120)로 제공할 수 있다.
즉, 서브 픽셀 회로(110)는 무기 발광 소자(120)를 PAM(Pulse Amplitued Modulation) 및/또는 PWM(Pulse Width Modulation) 구동하여 무기 발광 소자(120)가 발광하는 빛의 밝기를 제어할 수 있다.
이를 위해, 서브 픽셀 회로(110)는, 인가되는 정전류원 전압에 대응되는 크기(magnitude)의 정전류를 무기 발광 소자(120)로 제공하기 위한 정전류원(Constant Current Generator) 회로(112), 및 정전류원 회로(112)에서 제공되는 정전류를 PWM 데이터 전압에 대응되는 시간 동안 무기 발광 소자(120)로 제공하기 위한 PWM 회로(111)를 포함할 수 있다. 여기서는, 무기 발광 소자(120)로 제공되는 정전류가 전술한 구동 전류가 된다.
한편, 본 개시의 일 실시 예에 따르면, 구동부(200)는 디스플레이 패널(100)의 모든 정전류원 회로(112)에 동일한 정전류원 전압을 인가할 수 있다. 따라서, 각 정전류원 회로(112)를 통해 동일한 크기의 구동 전류(즉, 정전류)가 각 무기 발광 소자(120)로 제공되게 되므로, 구동 전류의 크기 변화에 따른 LED의 파장 변화 문제가 해결될 수 있다.
또한, 구동부(200)는 디스플레이 패널(100)의 각 PWM 회로(111)에 각 서브 픽셀의 계조값에 대응되는 PWM 데이터 전압을 인가할 수 있다. 따라서, PWM 회로(111)을 통해 각 서브 픽셀의 무기 발광 소자(120)로 제공되는 구동 전류(즉, 정전류)의 구동 시간이 제어될 수 있다. 이에 따라, 영상의 계조가 표현될 수 있다.
한편, 하나의 디스플레이 모듈(300)에는 동일한 정전류원 전압이 인가되지만, 다른 디스플레이 모듈(300)에는 다른 정전류원 전압이 인가될 수 있음은 물론이다. 따라서, 복수의 디스플레이 모듈이 연결되어 하나의 대형 디스플레이 장치가 구성되는 경우 발생할 수 있는 디스플레이 모듈 간의 밝기 편차나 색상 편차가 정전류원 전압 조정을 통해서도 보상될 수 있다.
이상에서, 본 개시의 다양한 실시 예들에 따른 디스플레이 모듈(300)은, 단일 단위로 웨어러블 기기(wearable device), 포터블 기기(portable device), 핸드헬드 기기(handheld device) 및 디스플레이가 필요한 각종 전자 제품이나 전장 제품에 적용될 수 있다.
또한, 본 개시의 다양한 실시 예들에 따른 디스플레이 모듈(300)은, 복수의 디스플레이 모듈(300)의 조립 배치를 통해, 퍼스널 컴퓨터(personal computer)용 모니터, TV 등과 같은 소형 디스플레이 장치 및 디지털 사이니지(digital signage), 전광판(electronic display) 등과 같은 대형 디스플레이 장치에 적용될 수도 있다.
이하에서는, 도 6a 내지 도 6e를 참조하여, 도 3b에 도시된 바와 같은 디스플레이 패널(100)의 구동 방식을 자세히 설명한다.
도 6a는 본 개시의 일 실시 예에 따른 디스플레이 패널(100)의 구동 방식을 설명하기 위한 도면이다.
도 6a는 연속된 3개의 영상 프레임에 대한 디스플레이 패널(100)의 구동 방식을 개념적으로 도시하고 있다. 도 6a에서 세로 축은 로우 라인을, 가로 축은 시간을 나타낸다.
한편, 도 6a에서는, 디스플레이 패널(100)이 270개의 로우 라인으로 구성되고, 하나의 영상 프레임에 대해 7회의 발광 구간이 진행되는 것을 예로 들었으나, 로우 라인의 개수나 발광 구간의 진행 횟수가 이에 한정되는 것이 아님은 물론이다.
도 6a를 참조하면, 하나의 영상 프레임에 대해, 로우 라인 마다 한번의 데이터 설정 구간(61)과 복수의 발광 구간(62-1 내지 62-7)이 진행되는 것을 볼 수 있다.
데이터 설정 구간 동안 각 로우 라인에 포함된 서브 픽셀들에는 PWM 데이터 전압이 설정될 수 있다. 또한, 각 로우 라인에 포함된 서브 픽셀들은 복수의 발광 구간 각각에서 데이터 설정 구간(61)에 설정된 PWM 데이터 전압에 대응되는 시간 동안 발광할 수 있다.
이를 위해, 구동부(200)는, 각 로우 라인에 대한 데이터 설정 구간(61) 동안, PWM 데이터 전압을 설정하기 위한 스캔 신호들(예를 들어, 후술할 VST, SP)을, 해당 로우 라인에 포함된 서브 픽셀들에 인가할 수 있다.
또한, 구동부(200)는, 각 로우 라인에 대한 복수의 발광 구간(62-1 내지 62-7) 각각 동안, 서브 픽셀들의 발광 동작을 제어하기 위한 에미션 신호들(후술할 SET, Emi_PWM, Sweep, Emi_PAM)을, 해당 로우 라인에 포함된 서브 픽셀들에 인가할 수 있다.
한편, 도 6a를 참조하면, 데이터 설정 구간(61) 및 복수의 발광 구간(62-1 내지 62-7) 각각은, 디스플레이 패널(100)의 전체 로우 라인에 대해 로우 라인 순으로 순차적으로 진행되는 것을 볼 수 있다.
이를 위해, 구동부(200)는, 디스플레이 패널(100)의 첫번째 로우 라인부터 마지막 로우 라인까지 순차적으로 스캔 신호들을 인가할 수 있다. 또한, 구동부(200)는, 디스플레이 패널(100)의 첫번째 로우 라인부터 마지막 로우 라인까지 순차적으로 에미션 신호들을 인가할 수 있다.
이때, 복수의 발광 구간(62-1 내지 62-7) 각각은, 구동부(200)로 입력되는 스타트 신호에 따라 구별될 수 있다. 이를 위해, 구동부(200)는 스타트 신호가 입력될 때마다 첫번째 로우 라인부터 마지막 로우 라인까지 각 로우 라인에 포함된 서브 픽셀들에 순차적으로 에미션 신호들을 인가할 수 있다. 이에 따르면, 스타트 신호의 입력 횟수가 발광 구간의 개수가 된다.
예를 들어, 데이터 전압 설정 구간(61) 진행 후 첫번째 스타트 신호가 입력되면 구동부(200)는 첫번째 로우 라인부터 마지막 로우 라인까지 각 로우 라인에 포함된 서브 픽셀들에 순차적으로 에미션 신호들을 인가한다. 이에 따라, 데이터 설정 구간(61) 동안 인가되는 PWM 데이터 전압에 기초한 각 로우 라인의 첫번째 발광 구간(62-1)이, 첫번째 로우 라인부터 마지막 로우 라인까지 순차적으로 진행될 수 있다.
한편, 첫번째 스타트 신호가 입력되고 나서 기설정된 시간 후에 두번째 스타트 신호가 입력되면, 구동부(200)는 다시 첫번째 로우 라인부터 마지막 로우 라인까지 각 로우 라인에 포함된 서브 픽셀들에 순차적으로 에미션 신호들을 인가한다. 이에 따라, 데이터 설정 구간(61) 동안 인가되는 PWM 데이터 전압에 기초한 각 로우 라인의 두번째 발광 구간(62-2)이, 첫번째 로우 라인부터 마지막 로우 라인까지 순차적으로 진행될 수 있다.
두번째 스타트 신호에 이어서, 세번째 스타트 신호 내지 일곱번째 스타트 신호가 기설정된 시간 간격으로 구동부(200)에 인가되면, 구동부(200)는 스타트 신호가 입력될 때마다 전술한 바와 마찬가지로 첫번째 로우 라인부터 마지막 로우 라인까지 각 로우 라인에 포함된 서브 픽셀들에 순차적으로 에미션 신호들을 인가한다. 이에 따라, 데이터 설정 구간(61) 동안 인가되는 PWM 데이터 전압에 기초한 각 로우 라인의 세번째 내지 일곱번째 발광 구간(62-3 내지 62-7)이, 첫번째 로우 라인부터 마지막 로우 라인까지 각각 순차적으로 진행될 수 있다.
한편, 도 6a에 도시된 바에 따르면, 각 로우 라인의 첫 번째 발광 구간(62-1)은 해당 로우 라인의 데이터 설정 구간(61)과 시간적으로 연속되고, 복수의 발광 구간 각각(62-1 내지 62-7)은 기설정된 시간 간격을 갖는 것을 볼 수 있다.
이때, 본 개시의 일 실시 예에 따르면, 한 영상 프레임에 대해 각 로우 라인에서 진행되는 발광 구간의 개수 및 발광 구간들 사이의 기설정된 시간 간격은, 디스플레이 패널(100)의 사이즈 및/또는 카메라의 셔터 스피드 등에 기초하여 설정될 수 있다. 그러나, 이에 한정되는 것은 아니다.
일반적으로 카메라의 셔터 스피드는 한 영상 프레임 시간 보다 수 배 빠르므로, 한 영상 프레임 시간에 걸쳐 한 번의 발광 구간이 로우 라인 순으로 진행되도록 디스플레이 패널(100)을 구동하는 경우, 카메라에 찍힌 디스플레이 패널(100)에 표시된 영상이 왜곡될 수 있다.
따라서, 한 영상 프레임 시간 동안 복수의 발광 구간이 기설정된 시간 간격으로 진행되도록 디스플레이 패널(100)을 구동하되, 기설정된 시간 간격을 카메라의 스피드에 기초하여 설정함으로써, 어떤 순간에 디스플레이 패널(100)을 촬영하더라도 카메라에 찍힌 디스플레이 패널(100)에 표시된 영상이 왜곡되지 않게 할 수 있다.
한편, 도 6a에서 블랭킹 기간(Blanking interval)(65)은, 유효한 영상 데이터가 인가되지 않는, 연속된 영상 프레임 기간들(60) 사이의 시간 구간을 나타낸다. 도 6a을 참조하면, 블랭킹 기간(65)에는 데이터 설정 구간(61)이 포함되지 않는 것을 볼 수 있다. 따라서, 블랭킨 기간(65) 동안에는 디스플레이 패널(100)에 PWM 데이터 전압이 인가되지 않는다.
이와 같이 블랭킹 기간(65)에 데이터 전압이 인가되지 않음은 별론, 블랭킹 기간(65)에도 서브 픽셀들이 발광할 수는 있다. 도 6a에서 참조번호 66으로 나타낸 시간 구간에 포함되는 화살표들을 참조하면, 일부 로우 라인들의 발광 구간이 블랭킹 기간(65) 내에서도 진행되는 것을 볼 수 있다.
또한, 본 개시의 일 실시 예에 따르면, 블랭킨 구간(65)에는 디스플레이 패널(100)의 전체 로우 라인에 포함된 서브 픽셀들이 발광하지 않는 비발광 구간(67)이 존재할 수 있다.
구체적으로, 구동부(200)는 전술한 바와 같이 로우 라인 순으로 각 로우 라인에 포함된 서브 픽셀들에 에미션 신호들을 인가한다. 이는 블랭킹 기간(65)에도 마찬가지이다.
다만, 비발광 구간(67)에서 구동부(200)는, 발광 구간에서와는 다른 레벨의 제 2 제어 신호를 로우 라인 순으로 서브 픽셀들에 인가되게 된다. 이에 따라, 비발광 구간(67)에서는, 에미션 신호들이 인가되더라도 서브 픽셀들이 발광하지 않게 된다. 이와 관련된 보다 자세한 내용은 후술하기로 한다.
한편, 비발광 구간(67)에 디스플레이 패널(100)로 공급되는 전원에 기초하여 디스플레이 패널(100)의 고장이 감지될 수 있음은 전술한 바와 같다.
도 6b는 본 개시의 일 실시 예에 따른 서브 픽셀 회로(110)의 구성도이다. 도 6b에 따르면, 서브 픽셀 회로(110)는, PWM 회로(111), 정전류원 회로(112), 제 1 스위칭 트랜지스터(T10) 및 제 2 스위칭 트랜지스터(T15)를 포함한다.
정전류원 회로(112)는, 제 1 구동 트랜지스터(T8)을 포함하고, 제 1 구동 트랜지스터(T8)의 소스 단자 및 게이트 단자 사이에 인가된 전압에 기초하여 일정한 크기를 갖는 정전류를 무기 발광 소자(120)로 제공한다.
구체적으로, 데이터 설정 구간에서 구동부(200)로부터 정전류원 전압이 인가되면, 정전류원 회로(112)는 제 1 구동 트랜지스터(T8)의 문턱 전압이 보상된 정전류원 전압을 제 1 구동 트랜지스터(T8)의 게이트 단자(B)에 인가할 수 있다.
디스플레이 패널(100)의 서브 픽셀들에 포함된 제 1 구동 트랜지스터(T8)들 간에는 문턱 전압의 차이가 존재할 수 있다. 이 경우, 각 서브 픽셀의 정전류원 회로(112)는 동일한 정전류원 전압이 인가되더라도 제 1 구동 트랜지스터(T8)의 문턱 전압의 차이만큼 상이한 크기의 구동 전류를 무기 발광 소자(120)로 제공하게 되며, 이는 영상의 얼룩 등으로 나타나게 된다. 따라서, 디스플레이 패널(100)에 포함된 제 1 구동 트랜지스터(T8)들의 문턱 전압 편차가 보상될 필요가 있다.
이를 위해, 정전류원 회로(112)는 내부 보상부(12)를 포함한다. 구체적으로, 정전류원 회로(112)는, 정전류원 전압이 인가되면, 내부 보상부(12)를 통해 정전류원 전압 및 제 1 구동 트랜지스터(T8)의 문턱 전압에 기초한 제 1 전압을 제 1 구동 트랜지스터(T8)의 게이트 단자(B)에 인가할 수 있다.
이후, 발광 구간에서 정전류원 회로(112)는, 제 1 구동 트랜지스터(T8)의 소스 단자에 인가된 제 1 구동 전압과 제 1 구동 트랜지스터(T8)의 게이트 단자에 인가된 상기 제 1 전압에 기초한 크기의 정전류를, 온된 제 1 구동 트랜지스터(T8)를 통해 무기 발광 소자(120)로 제공할 수 있다.
이에 따라, 정전류원 회로(112)는, 제 1 구동 트랜지스터(T8)의 문턱 전압과 무관하게, 인가된 정전류원 전압에 대응되는 크기의 구동 전류를 무기 발광 소자(120)로 제공할 수 있게 된다.
한편, 도 6b에 도시된 바와 같이, 제 1 스위칭 트랜지스터(T10)는, 소스 단자가 제 1 구동 트랜지스터(T8) 드레인 단자에 연결되고, 드레인 단자가 제 2 스위칭 트랜지스터(T15)의 소스 단자에 연결된다. 또한, 제 2 스위칭 트랜지스터(T15)는, 소스 단자가 제 1 스위칭 트랜지스터(T10)의 드레인 단자에 연결되고, 드레인 단자가 무기 발광 소자(120)의 애노드 단자에 연결된다. 따라서, 제 1 스위칭 트랜지스터(T10) 및 제 2 스위칭 트랜지스터(T15)가 온된 상태에서 정전류가 무기 발광 소자(120)로 제공되게 됨은 물론이다.
PWM 회로(111)는 제 2 구동 트랜지스터(T3)를 포함하며, 제 1 스위칭 트랜지스터(T10)의 온/오프 동작을 제어하여 정전류가 무기 발광 소자(120)를 흐르는 시간을 제어한다.
구체적으로, 데이터 설정 구간에서 구동부(200)로부터 PWM 데이터 전압이 인가되면, PWM 회로(111)는 제 2 구동 트랜지스터(T3)의 문턱 전압이 보상된 PWM 데이터 전압을 제 2 구동 트랜지스터(T3)의 게이트 단자(A)에 설정할 수 있다.
전술한 제 1 구동 트랜지스터(T8)들 간의 문턱 전압 편차로 인한 문제는, 제 2 구동 트랜지스터(T3)에 관하여서도 동일하게 발생할 수 있으므로, PWM 회로(111) 역시 내부 보상부(11)를 포함하는 것을 볼 수 있다.
따라서, PWM 회로(111)는 PWM 데이터 전압이 인가되면, 내부 보상부(11)를 통해, PWM 데이터 전압 및 제 2 구동 트랜지스터(T3)의 문턱 전압에 기초한 제 2 전압을 제 2 구동 트랜지스터(T3)의 게이트 단자(A)에 설정할 수 있다.
이후, 발광 구간에서 인가되는 스윕 신호에 기초하여 제 2 구동 트랜지스터(T3)가 온되면, PWM 회로(111)는 제 2 구동 전압을 제 1 스위칭 트랜지스터(T10)의 게이트 단자에 인가하여 제 1 스위칭 트랜지스터(T10)를 오프시킴으로써 정전류가 무기 발광 소자(120)를 흐르는 시간을 제어할 수 있다.
이때, 제 2 구동 트랜지스터(T3)는, PWM 회로(111)에 인가된 스윕 신호에 따라 게이트 단자에 설정된 제 2 전압이 변화하여, 게이트 단자 및 소스 단자 사이의 전압이 제 2 구동 트랜지스터(T3)의 문턱 전압이 되면, 온되게 된다.
여기서, 스윕 신호는, 제 2 구동 트랜지스터(T3)의 게이트 단자의 전압을 변화시키기 위해 구동부(200)에서 인가되는 전압으로, 서로 다른 두 전압 사이를 스윕하는 전압 신호이다. 예를 들어, 스윕 신호는, 삼각파 등과 같이 선형적으로 변화하는 신호일 수 있으나, 이에 한정되는 것은 아니다.
이에 따라, PWM 회로(111)는, 제 2 구동 트랜지스터(T3)의 문턱 전압과 무관하게, 인가된 PWM 데이터 전압에 대응되는 시간 동안에만 정전류가 무기 발광 소자(120)를 흐르도록 할 수 있다.
한편, PWM 회로(111)는 리셋부(13)를 포함한다. 리셋부(13)는 제 1 스위칭 트랜지스터(T10)를 강제로 온 시키기 위한 위한 구성이다. 전술한 바와 같이, 정전류가 무기 발광 소자(120)를 흘러 무기 발광 소자(120)가 발광하기 위해서는 제 1 스위칭 트랜지스터(T10)가 온된 상태이어야 한다. 따라서, 리셋부(13)의 동작을 통해 복수의 발광 구간 각각의 시작 시점에서 제 1 스위칭 트랜지스터(T10)는 온된 상태가 될 수 있다.
제 2 스위칭 트랜지스터(T15)는, 구동부(200)의 제 2 제어 신호(후술될 Emi_PAM)에 따라 온/오프된다. 발광 구간에서 제 2 스위칭 트랜지스터(T15)의 온/오프 타이밍은 블랙 계조의 구현과 관계가 있으며, 이에 관한 자세한 내용은 후술한다.
한편, 디스플레이 패널(100)에는 저항 성분이 존재한다. 따라서, 발광 구간에서 구동 전류가 흐를 때 IR 드랍이 발생하며, 이는 구동 전압의 강하를 야기한다. 후술할 바와 같이, 구동 전압은 데이터 설정 구간 동안 정전류원 회로(111)에 인가되어 정전류원 데이터 전압 설정의 기준이 되므로, 구동 전압의 강하는 정확한 정전류원 데이터 전압의 설정에 방해가 된다.
구체적으로, 본 개시의 다양한 실시 예들에서는 전술한 바와 같이, 로우 라인 순으로 데이터 설정 구간 및 발광 구간이 진행되므로, 디스플레이 패널(100)의 일부 로우 라인의 서브 픽셀 회로들이 발광 구간에서 동작하는 동안, 다른 로우 라인의 서브 픽셀 회로들은 데이터 설정 구간에서 동작하게 된다.
따라서, 디스플레이 패널(100)의 구동 구간과 무관하게 하나의 배선을 통해 인가되는 동일한 구동 전압을 정전류원 회로(111)에 인가하는 경우, 발광 구간에서 동작하는 서브 픽셀 회로들로 인한 구동 전압의 강하가 데이터 설정 구간에서 동작하는 서브 픽셀 회로들의 정전류원 데이터 전압 설정 동작에 영향을 미치게 된다.
이와 같은 문제를 극복하기 위해, 본 개시의 다양한 실시 예들에서는, 별도의 배선을 통해 인가되는 별도의 구동 전압을, 데이터 설정 구간과 발광 구간에 정전류원 회로(111)에 각각 인가하게 된다.
도 6b의 예에서, 데이터 설정 구간에는 정전류원 회로(111)에 제 2 구동 전압(VDD_PWM)이 인가되며, 발광 구간에는 정전류원 회로(111)에 제 1 구동 전압(VDD_PAM)이 인가된다. 따라서, 발광 구간에서 동작하는 서브 픽셀 회로들로 인해 제 1 구동 전압에 전압 강하가 발생하더라도, 데이터 설정 구간에서 동작하는 서브 픽셀 회로들에는 구동 전류와 무관한 별도의 제 2 구동 전압이 인가되게 되므로 안정적인 정전류원 데이터 전압의 설정이 가능해 진다.
한편, 도 6b에 도시된 바에 따르면, 제 2 구동 전압은, 발광 구간 동안 PWM 회로(112)에 인가되어 제 1 스위칭 트랜지스터(T17)를 오프시키기 위한 전압으로도 이용된다.
도 6c는 본 개시의 일 실시 예에 따른 서브 픽셀 회로(110)의 상세 회로도이다. 도 6c를 참조하면, 서브 픽셀 회로(110)는, PWM 회로(111), 정전류원 회로(112), 제 1 스위칭 트랜지스터(T10) 및 제 2 스위칭 트랜지스터(T15)를 포함한다. 이때, 도 6b에서 전술한 바와 같이, PWM 회로(111)는 내부 보상부(11) 및 리셋부(13)를 포함하고, 정전류원 회로(1120)는 내부 보상부(12)를 포함하는 것을 볼 수 있다.
한편, 트랜지스터(T17) 및 트랜지스터(T18)는 데이터 설정 구간에서 정전류원 회로(112)에 제 2 구동 전압(VDD_PWM)을 인가하기 위한 회로 구성이다.
트랜지스터(T13)는 후술할 TFT 층에 무기 발광 소자(120)가 실장되어 서브 픽셀 회로(110)와 전기적으로 연결되기 전에, TEST 신호에 따라 온되어 서브 픽셀 회로(110)의 이상 여부를 확인하기 위해 이용되는 회로 구성이다.
도 6c에서, VDD_PAM은 제 1 구동 전압(예를 들어, + 10[V])을, VDD_PWM은 제 2 구동 전압(예를 들어, + 10[V])을, VSS는 그라운드 전압(예를 들어, 0[V])을, Vset은 제 1 스위칭 트랜지스터(T10)를 온 시키기 위한 로우 전압(예를 들어, - 3[V])을 나타낸다. VDD_PAM, VDD_PWM, VSS, Vset 및 Test 전압들은 전술한 구동 전압 제공 회로로부터 인가될 수 있다.
VST(n)은 A 노드(제 2 구동 트랜지스터(T3)의 게이트 단자) 및 B 노드(제 1 구동 트랜지스터(T8)의 게이트 단자)의 전압을 초기화하기 위해 서브 픽셀 회로(110)의에 인가되는 신호를 낸다.
SP(n)은 데이터 전압(즉, PWM 데이터 전압, 정전류원 전압)을 설정하기 위해 서브 픽셀 회로(110)에 인가되는 신호를 나타낸다.
SET(n)은 제 1 스위칭 트랜지스터(T10)을 온시키기 위해 PWM 회로(111)의 리셋부(13)에 인가되는 신호를 나타낸다.
Emi_PWM(n)은 트랜지스터(T1) 및 트랜지스터(T5)를 온시켜 제 2 구동 전압(VDD_PWM)을 PWM 회로(111)에 인가하고, 트랜지스터(T6) 및 트랜지스터(T16)을 온시켜 제 1 구동 전압(VDD_PAM)을 정전류원 회로(112)에 인가하기 위한 신호를 나타낸다.
Sweep(n)은 스윕 신호를 나타낸다. 본 개시의 일 실시 예에 따르면, 스윕 신호는, 선형적으로 감소하는 전압일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 서브 픽셀 회로(110)에 포함된 트랜지스터들이 NMOS로 구현되는 경우, 선형적으로 증가하는 전압이 스윕 신호로 이용될 수 있을 것이다. 한편, 스윕 신호는 발광 구간마다 동일한 형태로 반복하여 인가될 수 있다.
Emi_PAM(n)은 제 2 스위칭 트랜지스터(T15)를 온시키기 위한 신호를 나타낸다.
이상의 신호들에서, n은 n번째 로우 라인을 나타낸다. 전술한 바와 같이, 구동부(200)는 로우 라인(또는 스캔 라인 또는 게이트 라인) 별로 디스플레이 패널(110)을 구동하게 되는 바, 전술한 제어 신호들(VST(n), SP(n), SET(n), Emi_PWM(n), Sweep(n) 및 Emi_PAM(n))은, n번째 로우 라인에 포함된 모든 서브 픽셀 회로(110)들에, 후술할 도 6d에 도시된 바와 같은 순서로 동일하게 인가될 수 있다.
한편, 상술한 제어 신호들은 게이트 드라이버로부터 인가될 수 있으며, 게이트 신호들이라고 불리울 수 있다.
Vsig(m)_R/G/B는 m번째 컬럼 라인에 포함된 픽셀의 R, G, B 서브 픽셀 각각에 대한 PWM 데이터 전압을 나타낸다. 구체적으로는, 상술한 게이트 신호들이 n번째 로우 라인에 대한 신호이므로, 도 6c에 도시된 Vsig(m)_R/G/B는 n번째 로우 라인과 m번째 컬럼 라인이 교차하는 곳에 배치된 픽셀의 R, G, B 서브 픽셀 각각에 대한 PWM 데이터 전압이 시분할 멀티플렉싱되어 인가되는 것을 나타낸다.
이때, Vsig(m)_R/G/B는 데이터 드라이버로부터 인가될 수 있다. 또한, Vsig(m)_R/G/B는 예를 들어 +10[V](블랙) 내지 +15[V](풀화이트) 사이의 전압이 이용될 수 있으나, 이에 한정되는 것은 아니다.
한편, 도 6c에 도시된 서브 픽셀 회로(110)는 R, G, B 서브 픽셀 중 어느 하나의 서브 픽셀(예를 들어, R 서브 픽셀)에 대응되는 서브 픽셀 회로(110)를 도시한 것이므로, 서브 픽셀 회로(110)에는 시분할 멀티플렉싱된 PWM 데이터 전압들 중 R 서브 픽셀에 대한 PWM 데이터 전압만이 디먹스 회로(미도시)를 통해 선택되어 인가되게 된다.
VPAM_R/G/B는 디스플레이 패널(100)에 포함된 R, G, B 서브 픽셀 각각에 대한 정전류원 전압을 나타낸다. 전술한 바와 같이, 디스플레이 패널(100)에는 동일한 정전류원 전압이 인가될 수 있다.
그러나, 여기서 정전류원 전압이 동일하다고 함은, 디스플레이 패널(100)에 포함된 동일한 종류의 서브 픽셀들에 대해 동일한 정전류원 전압이 인가된다는 것이지, R, G, B와 같이 서로 다른 종류의 서브 픽셀에 대해서까지 모두 동일한 정전류원 전압이 인가된다는 의미는 아니다. R, G, B 서브 픽셀은 서브 픽셀의 종류에 따라 특성이 상이하기 때문이다. 따라서, 서브 픽셀의 종류 별로 정전류원 전압이 달라질 수 있다.
한편, 이 경우에도 같은 종류의 서브 픽셀에는, 컬럼 라인이나 로우 라인과 무관하게, 동일한 정전류원 전압이 인가된다. 따라서, 본 개시의 일 실시 예에 따르면, 정전류원 전압은, PWM 데이터 전압과 달리, 데이터 드라이버를 이용하지 않고, 구동 전압 제공 회로로부터 직접 서브 픽셀의 종류별로 인가될 수 있다.
즉, 동일한 종류의 서브 픽셀에는 컬럼 라인이나 로우 라인과 무관하게 동일한 전압이 인가되면 되므로, DC 전압이 정전류원 전압으로 이용될 수 있다. 따라서, 예를 들어, R, G, B 서브 픽셀 각각에 대응되는 3 종류의 DC 전압들(예를 들어, +5.1[V], +4.8[V], +5.0[V])이, 구동 전압 회로부터 디스플레이 패널(100)의 R, G, B 서브 픽셀 회로들 각각에 개별적으로 직접 인가될 수 있다. 이 경우, 디먹스 회로도 필요 없게 된다.
한편, 실시 예에 따라, 서로 다른 종류의 서브 픽셀에 동일한 정전류원 전압을 사용하는 것이 더 좋은 특성을 나타내는 경우에는, 서로 다른 종류의 서브 픽셀들에 동일한 정전류원 전압이 인가될 수도 있음은 물론이다.
도 6d는 도 6c에서 전술한 게이트 신호들에 대한 타이밍도이다.
도 6d에 도시된 게이트 신호들 중 VST(n) 및 SP(n)(①)은 서브 픽셀 회로(110)의 데이터 설정 동작과 관련되며, 에미션 신호와 구별하여 스캔 신호라 불리울 수 있다. 또한, 도 6d에 도시된 게이트 신호들 중 Emi_PWM(n), SET(n), Emi_PAM(n) 및 Sweep(n)(②)은 서브 픽셀 회로(110)의 발광 동작과 관련되므로, 에미션 신호라 불리울 수 있다.
전술한 바와 같이, 본 개시의 일 실시 예에 따르면, 하나의 영상 프레임에 대해, 데이터 설정 구간은 한번 진행되고, 발광 구간은 복수 회 진행된다. 따라서, 구동부(200)는 하나의 영상 프레임에 대해, 스캔 신호들(①)을 디스플레이 패널(100)의 각 로우 라인에 로우 라인 순으로 1회 인가되며, 에미션 신호들(②)을 디스플레이 패널(100)의 각 로우 라인에 로우 라인 순으로 복수 회 인가되게 된다.
도 6e는 본 개시의 일 실시 예에 따라 하나의 영상 프레임 기간 동안 디스플레이 패널(100)을 구동하기 위한 각종 신호들의 타이밍도이다. 도 6e에서는 디스플레이 패널(100)이 270개의 로우 라인을 포함하는 경우를 예로 들었다.
참조 번호 1-①, 2-① 내지 270-①에서 보는 바와 같이, 데이터 설정 동작을 위한 스캔 신호들(VST(n), SP(n))은 1 프레임 시간 동안 로우 라인 순으로 각 로우 라인에 대해 1회 인가될 수 있다.
또한, 참조 번호 1-②, 2-② 내지 270-②에서 보는 바와 같이, 발광 동작을 위한 에미션 신호들(Emi_PWM(n), SET(n), Emi_PAM(n) 및 Sweep(n))은 각 로우 라인에 복수 회 인가될 수 있다.
이하에서는, 도 6c를 함께 참조하여, 서브 픽셀 회로(110)의 구체적인 동작을 설명한다.
각 로우 라인에서 데이터 설정 구간이 시작되면, 구동부(200)는 먼저, 정전류원 회로(112)에 포함된 제 1 구동 트랜지스터(T8) 및 PWM 회로(111)에 포함된 제 2 구동 트랜지스터(T3)를 온 시킨다. 이를 위해, 구동부(200)는 VST(n) 신호를 통해 로우 전압(예를 들어, -3[V])을 서브 픽셀 회로(110)에 인가한다.
도 6c를 참조하면, VST(n) 신호에 따라 온된 트랜지스터(T12)를 통해, 제 2 구동 트랜지스터(T3)의 게이트 단자(이하, A 노드라 한다.)에 로우 전압이 인가되면, 제 2 구동 트랜지스터(T3)가 온된다. 또한, VST(n) 신호에 따라 온된 트랜지스터(T11)을 통해, 제 1 구동 트랜지스터(T8)의 게이트 단자(이하, B 노드라 한다.)에 로우 전압이 인가되면, 제 1 구동 트랜지스터(T8)가 온된다.
한편, VST(n) 신호를 통해 로우 전압(예를 들어, -3[V])이 서브 픽셀 회로(110)에 인가되면, 트랜지스터(T18)도 함께 온되는데, 온된 트랜지스터(T18)을 통해 VDD_PWM(이하, 제 2 구동 전압(예를 들어, +10[V])이라 한다.)이, 일단이 B 노드에 연결된 캐패시터(C2)의 타단에 인가된다. 이때, 제 2 구동 전압은, 이후 SP(n) 신호에 따라 진행될 데이터 전압 설정을 위한 기준 전위가 된다.
데이터 설정 구간에서, VST(n) 신호를 통해 제 1 구동 트랜지스터(T8) 및 제 2 구동 트랜지스터(T3)가 온되면, 구동부(200)는 A 노드 및 B 노드에 데이터 전압을 각각 입력한다. 이를 위해, 구동부(200)는 SP(n) 신호를 통해 로우 전압을 서브 픽셀 회로(110)에 인가한다.
SP(n) 신호를 통해 로우 전압이 서브 픽셀 회로(110)에 인가되면, PWM 회로(111)의 트랜지스터(T2) 및 트랜지스터(T4)가 온된다. 이에 따라, 온된 트랜지스터(T2), 온된 상태의 제 2 구동 트랜지스터(T3) 및 온된 트랜지스터(T4)를 통해, A 노드에 PWM 데이터 전압(Vsig(m)_R/G/B))이 인가될 수 있다.
이때, A 노드에는, 구동부(200)에서 인가되는 PWM 데이터 전압이 그대로 설정되는 것이 아니라, 제 2 구동 트랜지스터(T3)의 문턱 전압이 보상된 PWM 데이터 전압(즉, PWM 데이터 전압과 제 2 구동 트랜지스터(T3)의 문턱 전압을 합한 전압)이 설정되게 된다.
구체적으로, SP(n) 신호에 따라 트랜지스터(T2) 및 트랜지스터(T4)가 온되면, 트랜지스터(T2)의 소스 단자에 인가된 PWM 데이터 전압이 내부 보상부(11)로 입력된다. 이때, 제 2 구동 트랜지스터(T3)는 VST(n) 신호를 통해 완전히 턴-온(fully turn-on)된 상태이므로, 입력된 PWM 데이터 전압은, 트랜지스터(T2), 제 2 구동 트랜지스터(T3) 및 트랜지스터(T4)를 차례로 지나면서 A 노드에 입력되기 시작한다. 즉, A 노드의 전압이 로우 전압으로부터 상승하기 시작한다.
그러나, A 노드의 전압은 입력된 PWM 데이터 전압까지 상승하지 못하고, PWM 데이터 전압 및 제 2 구동 트랜지스터(T3)의 문턱 전압의 합에 해당하는 전압까지만 상승하게 된다. 이는, PWM 데이터 전압이 내부 보상 회로(11)로 입력되기 시작하는 시점에는 A 노드의 전압이 충분히 낮은 상태(예를 들어, -3[V])여서 제 2 구동 트랜지스터(T3)가 완전히 턴-온(fully turn-on)되므로, 전류가 충분히 흘러 A 노드의 전압이 원활히 상승하지만, A 노드의 전압이 상승할수록 제 2 구동 트랜지스터(T3)의 게이트 단자(A 노드) 및 소스 단자 사이의 전압 차이가 줄어들면서 전류의 흐름이 감소하게 되며, 결국 제 2 구동 트랜지스터(T3)의 게이트 단자 및 소스 단자 간의 전압 차이가 제 2 구동 트랜지스터(T3)의 문턱 전압에 도달하면, 제 2 구동 트랜지스터(T3)가 오프되어 전류의 흐름이 멈추게 되기 때문이다.
즉, 제 2 구동 트랜지스터(T3)의 소스 단자에는 온된 트랜지스터(T2)를 통해 PWM 데이터 전압이 인가되고 있으므로, PWM 데이터 전압과 제 2 구동 트랜지스터(T3)의 문턱 전압을 합한 전압까지만 A 노드의 전압이 상승하게 되는 것이다.
한편, SP(n) 신호를 통해 로우 전압이 서브 픽셀 회로(110)에 인가되면, 정전류원 회로(111)의 트랜지스터(T7) 및 트랜지스터(T9)도 온된다. 이에 따라, 온된 트랜지스터(T7), 온된 상태의 제 1 구동 트랜지스터(T8) 및 온된 트랜지스터(T9)를 통해, B 노드에 정전류원 전압(VPAM_R/G/B)이 인가될 수 있다.
이때, B 노드에는, 구동부(200)에서 인가되는 정전류원 전압이 그대로 설정되는 것이 아니라, A 노드에 관한 설명에서 전술한 것과 같은 이유로, 제 1 구동 트랜지스터(T8)의 문턱 전압이 보상된 PWM 데이터 전압(즉, 정전류원 전압과 제 1 구동 트랜지스터(T8)의 문턱 전압을 합한 전압)이 설정되게 된다.
한편, SP(n) 신호를 통해 로우 전압이 서브 픽셀 회로(110)에 인가되면, 트랜지스터(T17)도 함께 온되는데, 온된 트랜지스터(T17)을 통해 제 2 구동 전압(VDD_PWM)이 캐패시터(C)의 상기 타단에 인가되므로, A 노드 및 B 노드에 인가된 각 데이터 전압의 기준 전위가 유지되게 된다.
한편, 이상에서 PWM 데이터 전압은 제 2 구동 전압(VDD_PWM)보다 높은 전압일 수 있다. 따라서, A 노드에 PWM 데이터 전압이 설정된 상태에서 제 2 구동 트랜지스터(T3)은 오프된 상태를 유지한다. 또한, 정전류원 전압은 제 2 구동 전압(VDD_PWM)보다 낮은 전압일 수 있다. 따라서, C 노드에 정전류원 데이터 전압이 설정된 상태에서 제 1 구동 트랜지스터(T8)는 온된 상태를 유지한다.
정전류원 회로(112) 및 PWM 회로(111)에 각 데이터 전압의 설정이 완료되면, 구동부(200)는, 무기 발광 소자를 발광시키기 위해, 먼저 제 1 스위칭 트랜지스터(T10)를 온시킨다. 이를 위해, 구동부(200)는, SET(n) 신호를 통해 로우 전압을 서브 픽셀 회로(110)(구체적으로는, PWM 회로(111)의 리셋부(13))에 인가한다.
SET(n) 신호에 따라 로우 전압이 트랜지스터(T14)에 인가되면, 온된 트랜지스터(T14)를 통해 Vset 전압이 캐패시터(C3)에 충전된다. 전술한 바와 같이, Vset은 로우 전압(예를 들어, - 3[V])이므로, Vset 전압이 캐패시터(C3)에 충전되면, 제 1 스위칭 트랜지스터(T10)의 게이트 단자(이하, C 노드라 한다.)에는 로우 전압이 인가되어 제 1 스위칭 트랜지스터(T10)는 온되게 된다.
한편, Emi_PWM(n) 신호가 인가되기 전까지 리셋부(13)는 나머지 회로 구성들과 독립적으로 동작하므로, SET(n) 신호를 통해 인가되는 로우 전압은, 실시 예에 따라 도 6d나, 도 6e에 도시된 시점보다 먼저 인가되어도 무방하다.
SET(n) 신호를 통해 C 노드에 로우 전압이 인가되어 제 1 스위칭 트랜지스터(T10)가 온되면, 구동부(200)는 A 노드 및 B 노드에 설정된 전압에 기초하여 무기 발광 소자(120)를 발광시킨다. 이를 위해, 구동부(200)는 Emi_PWM(n) 및 Emi_PAM(n) 신호를 통해 로우 전압을 서브 픽셀 회로(110)에 인가하고, Sweep(n) 신호를 통해 스윕 전압을 서브 픽셀 회로(110)에 인가한다.
먼저, 구동부(200)로부터 인가되는 신호들에 따른 정전류원 회로(112)의 동작을 설명하면 아래와 같다.
정전류원 회로(112)는 B 노드에 설정된 전압에 기초하여 무기 발광 소자(120)로 정전류를 제공한다.
구체적으로, Emi_PWM(n) 및 Emi_PAM(n) 신호를 통해 게이트 단자에 로우 전압이 인가되므로, 트랜지스터(T6) 및 제 2 스위칭 트랜지스터(T15)는 온된다. 한편, 제 1 스위칭 트랜지스터(T10)는 전술한 바와 같이, SET(n) 신호에 따라 온된 상태이다. 또한, 전술한 바와 같이 B 노드에 정전류원 전압(예를 들어, +5[V]) 및 제 1 구동 트랜지스터(T8)의 문턱 전압을 합한 전압이 인가된 상태에서, Emi_PWM(n) 신호에 따라 온된 트랜지스터(T6)를 통해 제 1 구동 트랜지스터(T8)의 소스 단자에 VDD_PAM(이하, 제 1 구동 전압(예를 들어, +10[V])이라 한다.)이 인가되므로, 제 1 구동 트랜지스터(T8)의 게이트 단자 및 소스 단자 사이에는 제 1 구동 트랜지스터(T8)의 문턱 전압 미만의 전압이 전압이 인가되게 되어, 제 1 구동 트랜지스터(T8) 역시 온된다.(참고로, PMOSFET의 경우 문턱 전압은 음의 값을 가지며, 게이트 단자와 소스 단자 사이에 문턱 전압 미만의 전압이 인가되면 온되고, 문턱 전압을 초과하는 전압이 인가되면 오프된다.)
따라서, 온된, 트랜지스터(T6), 제 1 구동 트랜지스터(T8), 제 1 스위칭 트랜지스터(T10) 및 제 2 스위칭 트랜지스터(T15)를 통해 제 1 구동 전압이 무기 발광 소자(120)의 애노드 단자에 인가되며, 무기 발광 소자(120)의 양 단에는 순방향 전압(Vf)을 초과하는 전위차가 발생하게 된다. 이에 따라, 구동 전류(즉, 정전류)가 무기 발광 소자(120)를 흘게 되며 무기 발광 소자(120)는 발광을 시작한다. 이때, 무기 발광 소자(120)를 발광시키는 구동 전류(즉, 정전류)의 크기는 정전류원 전압에 대응되는 크기를 갖는다.
한편, 발광 구간에서는 무기 발광 소자(120)로 구동 전류가 제공되어야 하므로, 정전류원 회로(112)로 인가되는 구동 전압이 제 2 구동 전압(VDD_PWM)에서 제 1 구동 전압(VDD_PAM)으로 변경된다. 구체적으로, 도 6c를 참조하면, Emi_PWM(n) 신호에 따라 로우 전압이 트랜지스터(T6) 및 트랜지스터(T16)에 인가되면, 온된 트랜지스터(T6) 및 트랜지스터(T16)를 통해 제 1 구동 전압이 캐피시터(C2)의 상기 타단에 인가되게 된다.
이때, 전술한 바와 같이, 무기 발광 소자(120)로 구동 전류가 흐르면서 발생하는 IR 드랍으로 인해 제 1 구동 전압에는 전압 강하가 발생할 수 있다. 그러나, 제 1 구동 전압에 전압 강하가 일어나더라도, 제 1 구동 전압의 전압 강하량(즉, IR 드랍량)과 무관하게 제 1 구동 트랜지스터(T8)의 게이트 단자 및 소스 단자 사이의 전압은 데이터 설정 구간에 설정된 전압과 동일하게 유지된다. 이는, 커패시터(C2)의 상기 타단에 인가되는 전압이 어떤 전압으로 변경되더라도, 그 변화량만큼 커패시터(C2)를 통해 커플링되어 B 노드의 전압도 함께 변화되기 때문이다.
따라서, 본 개시의 실시 예들에 따르면, 데이터 설정 구간에서는 전압 강하가 없는 제 2 구동 전압이 정전류원 회로(111)에 인가되므로, 제 1 구동 전압의 전압 강하와 무관하게 정확한 정전류원 데이터 전압이 정전류원 회로(111)에 설정될 수 있다. 또한, 발광 구간에서는 전압 강하가 있는 제 1 구동 전압이 정전류원 회로(111)에 인가되지만, 정전류원 회로(111)는 위에서 설명한 바와 같은 이유로 제 1 구동 전압의 전압 강하와 무관하게 발광 구간에서 정상적으로 동작하게 됨을 알 수 있다.
다음으로, 구동부(200)에서 인가되는 신호들에 따른 PWM 회로(111)의 동작을 설명하면 아래와 같다.
PWM 회로(111)는 A 노드에 설정된 전압에 기초하여 무기 발광 소자(120)의 발광 시간을 제어한다. 구체적으로, PWM 회로(111)는 A 노드에 설정된 전압에 기초하여 제 1 스위칭 트랜지스터(T10)의 오프 동작을 제어함으로써, 정전류원 회로(112)가 무기 발광 소자(120)로 제공하는 정전류의 구동 시간을 제어할 수 있으며, 이에 따라, 무기 발광 소자(120)의 발광 시간이 제어될 수 있다.
전술한 바와 같이, 정전류원 회로(112)가 무기 발광 소자(120)로 정전류를 제공하면, 무기 발광 소자(120)는 발광을 시작한다.
이때, 도 6c를 참조하면, Emi_PWM(n) 신호에 따라 트랜지스터(T1) 및 트랜지스터(T5)가 온되더라도, 제 2 구동 트랜지스터(T3)가 오프된 상태이므로 제 2 구동 전압이 C 노드에 인가되지 않는다. 따라서, 제 1 스위칭 트랜지스터(T10)는 온된 상태를 유지하며, 정전류가 무기 발광 소자(120)를 흐른다.
구체적으로, Emi_PWM(n) 신호에 따라 트랜지스터(T1)가 온되면, 온된 Emi_PWM(n) 신호에 따라 트랜지스터(T1)를 통해 제 2 구동 트랜지스터(T3)의 소스 단자에 제 2 구동 전압(예를 들어, +10[V])이 인가된다.
이때, 전술한 바와 같이, +10[V](블랙) 내지 +15[V](풀화이트) 사이의 전압을 PWM 데이터 전압으로 사용하는 경우, 제 2 구동 트랜지스터(T3)의 문턱 전압을 -1[V]라고 가정할 때, A 노드에는 +9[V](블랙) 내지 +14[V](풀화이트) 사이의 전압이 설정되게 되므로, 제 2 구동 트랜지스터(T3)의 게이트 단자 및 소스 단자 사이에는 제 2 구동 트랜지스터(T3)의 문턱 전압(-1[V]) 이상의 전압(-1[V] 내지 +4[V])이 인가되게 된다.
따라서, 블랙 계조에 대응되는 PWM 데이터 전압이 A 노드에 설정된 경우가 아닌한, 제 2 구동 트랜지스터(T3)의 소스 단자에 제 2 구동 전압이 인가될 때(즉, Emi_PWM(n) 신호에 따라 로우 전압이 서브 픽셀 회로(110)에 인가될 때), 제 2 구동 트랜지스터(T3)는 오프 상태가 되며, 제 2 구동 트랜지스터(T3)가 오프 상태를 유지하는 한 제 1 스위칭 트랜지스터(T10)는 온된 상태를 유지하므로, 무기 발광 소자(120)는 발광을 유지하게 된다. (한편, 블랙 계조에 대응되는 PWM 데이터 전압이 A 노드에 설정된 경우에는, 제 2 구동 트랜지스터(T3)의 소스 단자에 제 2 구동 전압이 인가될 때, 제 2 구동 트랜지스터(T3)는 즉시 온된 상태가 된다.)
그러나, A 노드의 전압이 변화하여 제 2 구동 트랜지스터(T3)의 게이트 단자 및 소스 단자 사이에 제 2 구동 트랜지스터(T3)의 문턱 전압(-1[V]) 이하의 전압이 인가되게 되면, 제 2 구동 트랜지스터(T3)는 온되고, 제 2 구동 전압이 C노드에 인가되어 제 1 스위칭 트랜지스터(T10)는 오프되게 된다. 이에 따라, 더 이상 정전류가 무기 발광 소자(120)를 흐르지 못하고, 무기 발광 소자(120)는 발광을 멈추게 된다.
구체적으로, 도 6d 또는 도 6e를 참조하면, Emi_PWM(n) 신호에 따라 로우 전압이 서브 픽셀 회로(110)에 인가될 때, 스윕 전압도 Sweep(n) 신호를 통해 함께 인가되는 것을 볼 수 있다. 이때, 스윕 전압은 +15[V]에서 +10[V]까지 선형적으로 감소하는 전압일 수 있으나, 이에 한정되는 것은 아니다.
스윕 전압의 변화는 캐피시터(C1)을 통해 A 노드로 커플링되므로, A 노드의 전압은 스윕 전압의 변화에 따라 변화하게 된다.
A 노드의 전압이 스윕 전압의 변화에 따라 감소하여 제 2 구동 전압 및 제 2 구동 트랜지스터(T3)의 문턱 전압의 합에 해당하는 전압이 되면(즉, 제 2 구동 트랜지스터(T3)의 게이트 단자 및 소스 단자 사이에 제 2 구동 트랜지스터(T3)의 문턱 전압 이하의 전압이 인가되게 되면), 제 2 구동 트랜지스터(T3)는 온된다.
이에 따라, 온된 제 1 트랜지스터(T1), 제 2 구동 트랜지스터(T3) 및 트랜지스터(T5)를 통해 하이 전압인 제 2 구동 전압이 C노드에 인가되어 제 1 스위칭 트랜지스터(T10)는 오프되게 된다.
이와 같이, PWM 회로(111)는 A 노드에 설정된 전압에 기초하여 무기 발광 소자(120)의 발광 시간을 제어할 수 있다.
한편, 서브 픽셀 회로(110)에 Emi_PWM(n) 및 Emi_PAM(n) 신호를 통한 로우 전압 인가가 완료되고, Sweep(n) 신호에 따른 스윕 전압의 인가가 완료되면, 해당 발광 구간은 종료된다.
이때, 도 6d의 참조 번호 60에 도시된 바와 같이, 스윕 전압은, 발광 구간이 종료될 때(구체적으로는, Emi_PWM(n) 신호를 통한 로우 전압의 인가가 완료될 때) 선형 변화하기 전의 전압으로 복원되는 것을 볼 수 있다.
전술한 바와 같이, 스윕 전압의 변화는 캐피시터(C1)을 통해 A 노드로 커플링되므로, 위와 같이 스윕 전압이 복원되면, 스윕 전압에 따라 선형 변화하였던 A 노드의 전압도 함께 복원되게 된다.
따라서, 본 개시의 일 실시 예에 따르면, 복수의 발광 구간 중 제 1 발광 구간 동안 스윕 전압에 따라 선형적으로 변화된 A 노드의 전압은, 다음 발광 구간인 제 2 발광 구간이 시작되기 전에 스윕 전압에 따라 복원된다.
구체적으로는, A 노드의 전압은, 데이터 설정 구간 동안 PWM 데이터 전압과 제 2 구동 트랜지스터(T3)의 문턱 전압을 합한 전압이 되고, 발광 구간 동안 스윕 전압의 변화에 따라 선형 변화하며, 발광 구간이 종료될 때 스윕 전압의 복원에 따라 다시 PWM 데이터 전압과 제 2 구동 트랜지스터(T3)의 문턱 전압을 합한 전압으로 복원된다. 이에 따라, 다음 발광 구간에서 동일한 발광 동작이 가능해 진다.
또한, 전술한 바와 같이, 발광 구간 동안 무기 발광 소자(120)가 발광하기 위해서는, 먼저 제 1 스위칭 트랜지스터(T10)가 온된 상태가 되어야 한다. 그러나, 전술한 바와 같이, 복수의 발광 구간 중 하나의 발광 구간이 진행되면서 C 노드에는 제 2 구동 전압이 인가되어 제 1 스위칭 트랜지스터(T10)는 오프 상태가 된다. 따라서, 다음 발광 구간이 진행되기 위해서는, C 노드의 전압이 로우 전압으로 리셋될 필요가 있다.
이를 위해, 구동부(200)는, 다음 발광 구간이 시작되면, SET(n) 신호를 통해 PWM 회로(111)의 리셋부(13)에 로우 전압을 다시 인가하며, 이에 따라, 제 1 스위칭 트랜지스터(T10)는 다시 온 된다.
SET(n) 신호를 통해 제 1 스위칭 트랜지스터(T10)가 온된 후 구동부(200)는, Emi_PWM(n) 및 Emi_PAM(n) 신호를 통해 로우 전압을 서브 픽셀 회로(110)에 인가하고, Sweep(n) 신호를 통해 스윕 전압을 서브 픽셀 회로(110)에 인가하여, 전술한 것과 동일하게 다음 발광 구간에서 무기 발광 소자(120)의 발광 동작을 제어할 수 있다.
한편, 도 6d 및 도 6e의 타이밍도를 참조하면, Emi_PWM(n) 신호에 로우 전압이 인가되기 시작하는 시점과 Emi_PAM(n) 신호에 로우 전압이 인가되는 시점에 차이가 있는 것을 볼 수 있다. 이와 같이, Emi_PWM(n) 신호에 로우 전압이 인가되기 시작하는 시점과 Emi_PAM(n) 신호에 로우 전압이 인가되는 시점에 차이를 두는 것은, 블랙 계조를 구현하기 위함이다.
구체적으로, 블랙 계조에 대응되는 데이터 전압이 A 노드에 설정된 경우에는 발광 구간이 시작하자마자 제 1 스위칭 트랜지스터(T10)가 오프되어야 하므로, Emi_PWM(n) 신호를 통해 로우 전압이 인가되는 시점(즉, 제 2 구동 전압이 제 2 구동 트랜지스터(T3)의 소스 단자에 인가되는 시점)에 제 2 구동 트랜지스터(T3)는 즉시 온되어야 한다.
따라서, 이론적으로는, Emi_PWM(n) 신호를 통해 로우 전압이 인가되는 시점에, 온된 트랜지스터(T1), 제 2 구동 트랜지스터(T3) 및 트랜지스터(T5)를 통해 제 2 구동 전압이 C 노드에 인가되어, 제 1 스위칭 트랜지스터(T10)는 즉시 오프되어야 한다.(제 1 스위칭 트랜지스터(T10)가 즉시 오프되면, 구동 전류(즉, 정전류)는 무기 발광 소자(120)를 전혀 흐르지 못하고 블랙 계조가 표현되게 된다.)
그러나, 실제로는, C 노드에 제 2 구동 전압(VDD_PWM)의 충전 시간이 소요되게 되어 제 1 스위칭 트랜지스터(T10)는 즉시 오프되지 않게 된다. 구체적으로, C 노드에 제 2 구동 전압이 인가되어 충전이 시작된 후 제 1 스위칭 트랜지스터(T10)를 오프시킬 수 있는 전압이 C 노드에 충전될 때까지, 제 1 스위칭 트랜지스터(T10)는 온된 상태를 유지하게 되며, 이에 따라, 제 1 스위칭 트랜지스터(T10)에서 정전류의 누설이 발생하게 된다.
결국, 제 2 스위칭 트랜지스터(T15) 없이 제 1 스위칭 트랜지스터(T10)와 무기 발광 소자(120)가 직접 연결되는 경우에는, 블랙 계조에 대응되는 데이터 전압이 A 노드에 설정되더라도, 제 1 스위칭 트랜지스터(T10)에서 누설된 정전류가 일정 시간 무기 발광 소자(120)를 흐르게 되어 정확한 블랙 계조를 구현할 수 없게 된다.
따라서, 본 개시의 일 실시 예에 따르면, 제 1 스위칭 트랜지스터(T10)와 무기 발광 소자(120) 사이에 제 2 스위칭 트랜지스터(T15)가 배치될 수 있다. 또한, 구동부(200)는 제 2 구동 트랜지스터(T3)의 소스 단자에 제 2 구동 전압이 인가되는 시점부터 기설정된 시간이 경과한 후에 제 2 스위칭 트랜지스터(T15)가 온되도록 제 2 스위칭 트랜지스터(T15)를 제어할 수 있다. 여기서, 기설정된 시간은, C 노드의 전압이 Vset 전압에서 제 1 스위칭 트랜지스터(T10)를 오프시킬 수 있는 전압까지 충전되는 시간 이상의 시간일 수 있다.
이 경우, 블랙 계조에 대응되는 데이터 전압이 A 노드에 설정되었음에도 제 1 스위칭 트랜지스터(T10)가 즉시 오프되지 않아 발생하는 누설 전류가, 제 2 스위칭 트랜지스터(T15)에 의해 차단할 수 있다. 이에 따라, 정확한 블랙 계조가 구현될 수 있다.
이하에서는, 도 7a 내지 도 13e를 참조하여, 도 6d에 도시된 게이트 신호들을 제공하기 위한 본 개시의 다양한 실시 예들에 따른 구동부(200)의 구현 예들을 설명한다.
도 7a는 본 개시의 일 실시 예에 따른 디스플레이 모듈(300)의 블럭도이다. 도 7a에 도시된 바와 같이, 디스플레이 모듈(300)은 디스플레이 패널(100) 및 구동부(200)를 포함한다.
구체적으로, 구동부(200)는 디스플레이 패널(100)의 각 로우 라인에 포함된 서브 픽셀들로 게이트 신호들(VST(n), SP(n), Emi_PWM(n), SET(n), Emi_PAM(n) 및 Sweep(n))을 제공하기 위한 게이트 드라이버들을 포함할 수 있다.
여기서, 게이트 드라이버들에는, 각 로우 라인에 포함된 서브 픽셀들로 스캔 신호들을 제공하기 위한 적어도 하나의 스캔 드라이버 및 각 로우 라인에 포함된 서브 픽셀들로 에미션 신호들을 제공하기 위한 적어도 하나의 에미션 드라이버가 포함될 수 있다. 이때, 각 게이트 드라이버는, 로우 라인마다 마련된 단위 게이트 드라이버 회로를 포함할 수 있다.
예를 들어, 구동부(200)는 각 로우 라인에 포함된 서브 픽셀들에 로우 라인 순으로 스캔 신호 VST(n)을 인가하기 위한 제 1 스캔 드라이버를 포함할 수 있으며, 제 1 스캔 드라이버는 로우 라인마다 마련된 단위 제 1 스캔 드라이버 회로를 포함할 수 있다.
또한, 구동부(200)는 각 로우 라인에 포함된 서브 픽셀들에 로우 라인 순으로 스캔 신호 SP(n)을 인가하기 위한 제 2 스캔 드라이버를 포함할 수 있으며, 제 2 스캔 드라이버는 로우 라인마다 마련된 단위 제 2 스캔 드라이버 회로를 포함할 수 있다.
또한, 구동부(200)는 각 로우 라인에 포함된 서브 픽셀들에 로우 라인 순으로 에미션 신호 Emi_PWM(n)를 인가하기 위한 제 1 에미션 드라이버를 포함할 수 있으며, 제 1 에미션 드라이버는 로우 라인마다 마련된 단위 제 1 에미션 드라이버 회로를 포함할 수 있다.
또한, 구동부(200)는 각 로우 라인에 포함된 서브 픽셀들에 로우 라인 순으로 에미션 신호 SET(n)를 인가하기 위한 제 2 에미션 드라이버를 포함할 수 있으며, 제 2 에미션 드라이버는 로우 라인마다 마련된 단위 제 2 에미션 드라이버 회로를 포함할 수 있다.
또한, 구동부(200)는 각 로우 라인에 포함된 서브 픽셀들에 로우 라인 순으로 에미션 신호 Emi_PAM(n)를 인가하기 위한 제 3 에미션 드라이버를 포함할 수 있으며, 제 3 에미션 드라이버는 로우 라인마다 마련된 단위 제 3 에미션 드라이버 회로를 포함할 수 있다.
또한, 구동부(200)는 각 로우 라인에 포함된 서브 픽셀들에 로우 라인 순으로 에미션 신호 Sweep(n)를 인가하기 위한 제 4 에미션 드라이버를 포함할 수 있으며, 제 4 에미션 드라이버는 로우 라인마다 마련된 단위 제 4 에미션 드라이버 회로를 포함할 수 있다.
이때, 전술한 제 1 및 제 2 스캔 드라이버, 제 1 내지 제 4 에미션 드라이버들은, 각각 별도의 구성으로 구현될 수도 있고, 일부 드라이버들이 결합된 형태로 구현될 수도 있다.
도 7a에서는 게이트 드라이버들이 로우 라인 단위로 표현되고 있다. 즉, 도시된 바와 같이, 제 1 로우 라인에 대응되는 제 1 게이트 드라이버 파트(200-1) 및 제 2 로우 라인에 대응되는 제 2 게이트 드라이버 파트(200-2)는, 적어도 하나의 단위 스캔 드라이버 회로 및 적어도 하나의 단위 에미션 드라이버 회로를 각각 포함할 수 있다.
도 7a에 따르면, 각 게이트 드라이버 파트(200-1, 200-2)는, 구동 전압 신호(VDD, VSS), 스캔 신호 생성을 위한 적어도 2개의 스캔 클럭 신호(CLK1, CLK2...), 에미션 신호 생성을 위한 적어도 2개의 에미션 클럭 신호(EM_CLK1, EM_CLK2...), 스윕 신호 생성을 위한 적어도 2개의 입력 스윕 신호(Sweep P1, Sweep P2, Sweep P3...) 및 적어도 하나의 스타트 신호(Vst1, Vst2, Vst3..)를 입력받아 게이트 신호들을 생성하고, 생성된 게이트 신호들을 해당 로우 라인(구체적으로는, 해당 로우 라인에 포함되는 서브 픽셀 회로들)에 제공할 수 있다.
도 7b는 본 개시의 일 실시 예에 따라, 한 영상 프레임 기간 동안 입력 스윕 신호 및 각종 클럭 신호가 입력될 때, 게이트 드라이버에서 출력되는 게이트 신호들의 타이밍도이다.
도 7b에 도시된 바에 따르면, 스캔 신호(VST(n) 및 SP(n)) 생성을 위해, 2상의 클럭 신호(CLK, CLKB)가 각 게이트 드라이버 파트(200-1, 200-2)에 입력될 수 있다.
또한, 에미션 신호(Emi_PWM(n), SET(n), Emi_PAM(n) 및 Sweep(n)) 생성을 위해, 6상의 Emi_PWM 클럭 신호들(Emi_PWM_CLK1 내지 Emi_PWM_CLK6), 4상의 Emi_PAM 클럭 신호들(Emi_PAM_CLK1 내지 Emi_PAM_CLK4) 및 6상의 입력 스윕 신호들(Sweep P1 내지 Sweep P6)들이 각 게이트 드라이버 파트(200-1, 200-2)에 입력될 수 있다.
이에 따라, 각 게이트 드라이버(200-1, 200-2) 파트는, 도 7b에 도시된 바와 같이 로우 라인 순으로 스캔 신호들 및 에미션 신호들을 각 로우 라인에 인가할 수 있다.
한편, 도 7b에서 예로든 서로 다른 위상의 입력 스윕 신호들의 갯수, 및 서로 다른 위상의 각종 클럭 신호들의 갯수는, 일 예에 불과할 뿐 실시 예에 따라 얼마든지 변경될 수 있으며, 도 7b에 도시된 것에 한정되지 않는다. 또한, 각 게이트 드라이버 파트(200-1, 200-2)에 입력되는 신호의 종류가 도시된 것에 한정되는 것도 아니다.
한편, 여기서 위상이 다르다고 함은, 동일한 형태의 신호가 시간축 상에서 소정의 시간만큼 시프트된 것을 의미한다. 이때, 시프트되는 소정의 시간은 서로 다른 위상의 신호들의 갯수에 따라 달라질 수 있다. 이는, 후술되는 위상에 관한 다른 설명들에서도 마찬가지이다.
도 8a 내지 도 8c는 본 개시의 일 실시 예에 따른 스캔 드라이버를 설명하기 위한 도면이다.
도 8a는 본 개시의 일 실시 예에 따른 단위 스캔 드라이버 회로(81)의 회로도이다. 도 8a에 도시된 바와 같이, 단위 스캔 드라이버 회로(81)는 스캔 신호 SP(n)을 생성할 수 있다.
구체적으로, 단위 스캔 드라이버 회로(81)는, 서로 반대되는 위상을 갖는 클럭 신호들(CLK, CLKB), 구동 전압 신호들(VDD, VSS) 및 앞선 로우 라인에 인가되는 스캔 신호 SP(n-1)를 입력받아, 스캔 신호 SP(n)을 출력할 수 있다.
도 8b는 본 개시의 일 실시 예에 따른 스캔 드라이버(80)의 블럭도이다. 전술한 바와 같이, 스캔 신호 SP(n)은 로우 라인 순으로 디스플레이 패널(100)에 인가된다. 이를 위해, 각 로우 라인마다 하나씩 마련된 단위 스캔 드라이버 회로들(81-1 내지 81-n)은 도 8b에 도시된 바와 같이 서로 연결되어 스캔 드라이버(80)를 구성할 수 있다.
도 8b를 참조하면, 제 1 로우 라인에 대한 단위 스캔 드라이버 회로(81-1)의 출력 신호(SP(1))는 다음 로우 라인인 제 2 로우 라인에 대한 단위 스캔 드라이버 회로(81-2)의 스타트 신호로 입력될 수 있다. 이는 제 n 로우 라인에 대한 단위 스캔 드라이버 회로(81-n)까지 마찬가지이다. 한편, 제 1 로우 라인에 대한 단위 스캔 드라이버 회로(81-1)에는 별도의 스타트 신호(Vst)가 인가되는 것을 볼 수 있다. 따라서, 스타트 신호(Vst)가 입력되면, 디스플레이 패널(100)의 첫번째 로우 라인부터 마지막 로우라인까지 로우 라인 순으로 스캔 신호 SP(n)이 인가될 수 있다.
한편, 도 8b를 참조하면, 각 로우 라인에 대한 단위 스캔 드라이버 회로(81-1 내지 81-n)에는, 서로 다른 위상의 클럭 신호 CLK 및 CLKB가 로우 라인마다 이전 로우 라인과 반대로 입력되는 것을 볼 수 있다.
즉, 단위 스캔 드라이버 회로(81-1)의 CLK 입력 단자에는 CLK 신호가 입력되고, CLKB 입력 단자에는 CLKB 신호가 입력된다. 그러나, 다음 로우 라인에 대한 단위 스캔 드라이버 회로(81-2)의 CLK 입력 단자에는 CLKB 신호가 입력되고, CLKB 입력 단자에는 CLK 신호가 입력되는 것을 볼 수 있다. 이는 제 n 로우 라인에 대한 단위 스캔 드라이버 회로(81-n)까지 마찬가지이다.
도 8c는 본 개시의 일 실시 예에 따른 단위 스캔 드라이버 회로(81)의 구동을 위한 각종 신호들의 타이밍도이다.
도 8a 및 도 8c를 참조하여 스캔 신호 SP(n)이 출력되는 과정을 살펴보면 다음과 같다. 먼저, 스캔 신호 SP(n-1)이 단위 스캔 드라이버 회로(81)에 입력되면, Q(n) 노드 전압은 로우가 된다. 이후, CLK 신호가 로우가 됨에 따라 Q(n) 노드 전압은 부트 스트랩핑(Bootstrapping)되며, 이에 따라, 트랜지스터(T7)가 완전히(fully) 턴-온되어 출력 신호 즉, SP(n)이 출력된다. 그 밖의 동작은 회로의 구성과 인가되는 신호와의 관계에서 당업자에게 자명하게 이해될 수 있으므로, 보다 자세한 설명은 이하 생략한다.
한편, 이상에서는 단위 스캔 드라이버 회로(81)를 이용하여 스캔 신호 SP(n)을 생성하는 것을 예로 들어 설명하였으나, 스캔 신호 VST(n)나 에미션 신호 SET(n)의 생성에도 도 8a 내지 도 8c를 통해 전술한 동일한 회로 및 동일한 구동 방식이 적용될 수 있다.
도 9a 내지 도 9c는 본 개시의 일 실시 예에 따른 에미션 드라이버를 설명하기 위한 도면이다. 도 9a 내지 도 9c에서 출력 신호 Out(n)은, 실시 예에 따라, 에미션 신호 Emi_PWM(n) 또는 에미션 신호 SET(n) 중 어느 하나에 해당할 수 있다.
도 9a는 본 개시의 일 실시 예에 따른 단위 에미션 드라이버 회로(91)의 회로도이다. 도 9a에 도시된 바와 같이, 단위 에미션 드라이버 회로(91)는 출력 신호 Out(n)을 생성할 수 있다. 구체적으로, 단위 에미션 드라이버 회로(91)는, 서로 반대되는 위상을 갖는 클럭 신호들(CLK, CLKB), 구동 전압 신호들(VGH, VGL) 및 앞선 로우 라인에 인가되는 출력 신호 Out(n-1)를 입력받아, 출력 신호 Out(n)을 출력할 수 있다.
도 9b는 본 개시의 일 실시 예에 따른 에미션 드라이버(90)의 블럭도이다. 전술한 바와 같이 발광 구간이 로우 라인 순으로 진행되므로, 에미션 신호들 역시 로우 라인 순으로 디스플레이 패널(100)에 인가된다. 이를 위해, 각 로우 라인마다 하나씩 마련된 단위 에미션 드라이버 회로들(91-1 내지 91-n)은 도 9b에 도시된 바와 같이 서로 연결되어 에미션 드라이버(90)을 구성할 수 있다.
도 9b를 참조하면, 제 1 로우 라인에 대한 단위 에미션 드라이버 회로(91-1)의 출력 신호(Out(1))는 다음 로우 라인인 제 2 로우 라인에 대한 단위 에미션 드라이버 회로(91-2)의 스타트 신호로 입력될 수 있다. 이는 제 n 로우 라인에 대한 단위 에미션 드라이버 회로(91-n)까지 마찬가지이다. 한편, 제 1 로우 라인에 대한 단위 에미션 드라이버 회로(91-1)에는 별도의 스타트 신호(Vst)가 인가되는 것을 볼 수 있다. 이에 따라, 스타트 신호(Vst)가 입력되면, 디스플레이 패널(100)의 첫번째 로우 라인부터 마지막 로우라인까지 로우 라인 순으로 출력 신호 Out(n)이 인가될 수 있다.
한편, 도 9b를 참조하면, 각 로우 라인에 대한 단위 에미션 드라이버 회로(91-1 내지 91-n)에는, 서로 다른 위상의 클럭 신호 CLK 및 CLKB가 로우 라인마다 이전 로우 라인과는 반대로 입력되는 것을 볼 수 있다.
즉, 단위 에미션 드라이버 회로(91-1)의 CLK 입력 단자에는 CLK 신호가 입력되고, CLKB 입력 단자에는 CLKB 신호가 입력된다. 그러나, 다음 로우 라인에 대한 단위 에미션 드라이버 회로(91-2)의 CLK 입력 단자에는 CLKB 신호가 입력되고, CLKB 입력 단자에는 CLK 신호가 입력되는 것을 볼 수 있다. 이는 제 n 로우 라인에 대한 단위 에미션 드라이버 회로(91-n)까지 마찬가지이다.
도 9c는 본 개시의 일 실시 예에 따른 단위 에미션 드라이버 회로(91)의 구동을 위한 각종 신호들의 타이밍도이다. 도 9c에 도시된 바와 같이, n-1 번째 로우 라인에 대한 출력 신호 Out(n-1)와 n 번째 로우 라인에 대한 출력 신호 Out(n)이 로우 라인 순으로 순차적으로 생성되는 것을 볼 수 있다.
단위 에미션 드라이버 회로(91)의 보다 구체적인 동작은, 도 9a에 도시된 회로 구성과 도 9b에 도시된 단위 에미션 드라이버 회로들(91-1 내지 91-n)의 연결 관계 및 도 9c에 도시된 타이밍도를 통해 당업자에게 자명하게 이해될 수 있으므로, 이하 더 자세한 설명은 생략한다.
한편, 본 개시의 일 실시 예에 따르면, 전술한 도 8a의 단위 스캔 드라이버 회로(81) 또는 도 9a의 단위 에미션 드라이버 회로(91)에 추가적인 회로 구성을 부가하여, 디스플레이 패널(100)에 로우 라인 순으로 스윕 신호 Sweep(n)를 인가하는 에미션 드라이버가 구현될 수 있다. 이에 관한 자세한 내용은 본 개시의 요지를 벗어나므로, 이하 설명을 생략한다.
도 10a 내지 도 10c는 본 개시의 다른 일 실시 예에 따른 에미션 드라이버를 설명하기 위한 도면이다. 도 10a 내지 도 10c에서 설명되는 에미션 드라이버는 디스플레이 패널(100)의 각 로우 라인에 포함된 서브 픽셀들에 로우 라인 순으로 에미션 신호 Emi_PAM(n)를 인가하기 위한 게이트 드라이버이다. 도 10a 내지 도 10c에서는 에미션 신호 Emi_PAM(n)이, EPAM(n)으로 표현되고 있다.
도 10a는 본 개시의 일 실시 예에 따른 단위 에미션 드라이버 회로(40)의 회로도이다. 본 개시의 일 실시 예에 따르면, 도 9a의 단위 에미션 드라이버 회로(91)에 추가적인 회로 구성을 부가하여, 디스플레이 패널(100)에 로우 라인 순으로 에미션 신호 Emi_PAM(n)을 인가하는 에미션 드라이버가 구현될 수 있다.
구체적으로, 도 10a에 도시된 바와 같이, 단위 에미션 드라이버 회로(40)는, 서로 연결되어 하나의 회로를 구성하는 제 1 회로부(41) 및 제 2 회로부(42)를 포함하며, 에미션 신호 EPAM(n)을 생성할 수 있다.
이때, 제 1 회로부(41)는 도 9a의 단위 에미션 드라이버 회로(91)와 같은 형태의 회로 구성을 갖는 것을 볼 수 있다.
한편, 제 2 회로부(42)는 4개의 트랜지스터(M11 내지 M14)를 포함한다.
구체적으로, 트랜지스터(M11) 및 트랜지스터(M12)는 직렬 연결되며, 직렬 연결된 두 트랜지스터(M11, M12)가 서로 연결되는 노드(6)에서 캐리 신호 Carry(n)가 출력된다. 또한, 트랜지스터(M13) 및 트랜지스터(M14)는 직렬 연결되며, 직렬 연결된 두 트랜지스터(M13, M14)가 서로 연결되는 노드(7)에서 에미션 신호 EPAM(n)가 출력된다.
이때, 트랜지스터(M11)과 트랜지스터(M13)의 게이트 단자는, 제 1 회로부(41)의 트랜지스터(M9)의 게이트 단자와 공통 연결된다. 또한, 트랜지스터(M11) 및 트랜지스터(M13)의 소스 단자는, 트랜지스터(M9)의 소스 단자와 공통 연결되며, 하이 레벨의 구동 전압(VGH)을 입력 받는다.
트랜지스터(M12)의 게이트 단자는, 제 1 회로부(41)의 출력 노드(5)에 연결되어 제 1 회로부(41)의 출력 신호를 입력 받는다. 또한, 트랜지스터(M12)의 드레인 단자는, 제 1 회로부(41)의 트랜지스터(M10)의 드레인 단자와 공통 연결되며, 로우 레벨의 구동 전압(VGL)을 입력 받는다.
트랜지스터(M14)의 게이트 단자는, 노드(6)에 연결되어 캐리 신호 Carry(n)을 입력 받고, 드레인 단자는 입력 신호 CLK_EPAM1을 인가 받으며, 소스 단자는 트랜지스터(M13)과 연결된다. 여기서, 입력 신호 CLK_EPAM1는, 도 10c에 도시된, 서로 다른 위상을 갖는 복수의 입력 신호(CLK_EPAM1 내지 CLK_EPAM6) 중 하나이다.
한편, 도 10a를 참조하면, 캐리 신호 Carry(n)에 따라 트랜지스터(M14)가 온된 동안 노드(7)를 통해 출력되는 입력 신호 CLK_EPAM1가, 곧 EPAM(n) 신호가 되는 것을 알 수 있다. 즉, 에미션 신호 EPAM(n)은 입력 신호 CLK_EPAM1가 캐리 신호 Carry(n)에 따라 선택적으로 출력되는 신호임을 알 수 있다.
또한, 출력 노드(5)에서 출력되는 신호에 따라 트랜지스터(M12)가 온된 동안 노드(6)을 통해 출력되는 로우 레벨의 구동 전압(VGL)이, 곧 캐리 신호 Carry(n)가 되는 것을 알 수 있다. 이때, 트랜지스터(M12)는 게이트 단자에 로우 레벨의 신호가 인가될 때 온되므로, 출력 노드(5)의 출력 신호와 캐리 신호 Carry(n)은 동일한 형태의 신호가 될 것임을 알 수 있다.
한편, 제 1 회로부(41)는 도 9a의 단위 에미션 드라이버 회로(90)와 같은 형태의 회로 구성을 가지며, 제 1 회로부(41)로 입력되는 신호 역시, 도 9a의 단위 에미션 드라이버 회로(90)로 입력되는 신호들(CLK, CLKB, Out(n-1))과 유사하므로, 출력 노드(5)에서는 도 9c에 도시된 출력 신호(Out(n))와 유사한 형태의 신호(일정 시간 동안 로우 레벨이 유지되는 신호)가 출력될 것을 예상할 수 있다.
따라서, 출력 노드(5)에서 로우 레벨의 출력 신호가 출력되는 동안, 노드(6)에서 로우 레벨의 캐리 신호 Carry(n)가 출력되며, 노드(6)에서 로우 레벨의 캐리 신호 Carry(n)가 출력되는 동안 입력 신호 CLK_EPAM1가 노드(7)을 통해 선택적으로 출력되게 된다. 이때, 선택적으로 출력된 입력 신호 CLK_EPAM1이 에미션 신호 EPAM(n)이 된다.
한편, 트랜지스터(M11)과 트랜지스터(M12)는 일종의 버퍼 역할을 한다. 구체적으로, 노드(6)에서 출력되는 Carry(n) 신호는, 제 1 회로부(41)의 출력 노드(5)에서 출력되는 출력 신호와 이론적으로는 동일하다. 그러나, 실제 회로 동작시 트랜지스터(M9)와 트랜지스터(M10)이 모두 오프되는 동작 구간에서 출력 노드(5)의 출력 신호가 약간 들뜨는 현상이 발생하게 된다.
따라서, 출력 노드(5)를 트랜지스터(M14)의 게이트 단자에 직접 연결하지 않고, 출력 노드(5)와 트랜지스터(M14)의 게이트 단자 사이에 도시된 바와 같이 트랜지스터(M11) 및 트랜지스터(M12)를 연결함으로써, 트랜지스터(M14)의 게이트 단자로 인가되는 신호를 깨끗하게 구현할 수 있게 된다.
도 10b는 본 개시의 일 실시 예에 따른 에미션 드라이버(400)의 블럭도이다. 도 10b는 270개의 로우 라인을 포함하는 디스플레이 패널(100)로 에미션 신호 EPAM(n)를 인가하기 위한 에미션 드라이버(400)의 일 예를 도시하고 있다.
전술한 바와 같이, 에미션 신호 EPAM(n)은 다른 게이트 신호들과 마찬가지로 디스플레이 패널(100)의 각 로우 라인에 로우 라인 순으로 순차적으로 인가된다. 이를 위해, 본 개시의 일 실시 예에 따르면, 각 로우 라인마다 하나씩 마련된 단위 에미션 드라이버 회로들(40-1 내지 40-270)이 도10b에 도시된 바와 같이 서로 연결되어 에미션 드라이버(400)를 구성할 수 있다.
도 10b를 참조하면, 단위 에미션 드라이버 회로들(40-1 내지 40-270) 각각은, 이전 로우 라인의 캐리 신호(Carry(n-1)), 서로 다른 위상의 클럭 신호 CLK 및 CLKB, 서로 다른 위상의 6개의 입력 신호들(CLK_EPAM1 내지 CLK_EPAM6) 중 하나를 입력 받아, 캐리 신호(Carry(n)) 및 에미션 신호(EPAM(n))를 출력한다.
구체적으로, 제 2 로우 라인에 대한 단위 에미션 드라이버 회로(40-2)는 이전 로우 라인인 제 1 로우 라인에 대한 단위 에미션 드라이버 회로(40-1)의 출력 캐리 신호(Carry(1))를 Carry(n-1) 단자를 통해 입력받는다. 이는 제 270 로우 라인에 대한 단위 에미션 드라이버 회로(40-270)까지 마찬가지이다. 한편, 제 1 로우 라인은 이전 로우 라인이 존재하지 않으므로, 제 1 로우 라인에 대한 단위 에미션 드라이버 회로(40-1)에는 별도의 스타트 신호(VST)가 입력되게 된다.
이에 따라, 에미션 드라이버(400)는, 제 1 로우 라인에 대한 에미션 드라이버 회로(40-1)에 스타트 신호(VST)가 입력되면, Carry(1) 및 EPAM(1)부터 Carry(270) 및 EPAM(270)까지 로우 라인 순으로 순차적으로 캐리 신호 Carry(n) 및 에미션 신호 EPAM(n)을 출력할 수 있다.
한편, 도 10b를 참조하면, 각 로우 라인에 대한 단위 에미션 드라이버 회로들(40-1 내지 40-270)에는, 서로 다른 위상의 클럭 신호 CLK 및 CLKB가, 로우 라인마다 이전 로우 라인과 반대로 입력되는 것을 볼 수 있다.
즉, 제 1 로우 라인에 대한 단위 에미션 드라이버 회로(40-1)의 CLK 입력 단자에는 CLK 신호가 입력되고, CLKB 입력 단자에는 CLKB 신호가 입력된다. 그러나, 다음 로우 라인에 대한 단위 에미션 드라이버 회로(40-2)의 CLK 입력 단자에는 CLKB 신호가 입력되고, CLKB 입력 단자에는 CLK 신호가 입력되는 것을 볼 수 있다. 이는 제 270 로우 라인에 대한 단위 에미션 드라이버 회로(40-270)까지 마찬가지이다.
또한, 각 로우 라인에 대한 단위 에미션 드라이버 회로들(40-1 내지 40-270)에는, 서로 다른 위상을 갖는 동일한 형태의 6개의 입력 신호들(CLK_EPAM1 내지 CLK_EPAM6)이 로우 라인에 따라 순환적으로 하나씩 입력된다.
즉, 도 10b를 참조하면, 제 1 로우 라인에 대한 단위 에미션 드라이버 회로(40-1)에는 입력 신호 CLK_EPAM1이 입력되고, 제 2 로우 라인에 대한 단위 에미션 드라이버 회로(40-2)에는 입력 신호 CLK_EPAM2가 입력된다.
또한, 도면에 도시하지는 않았지만, 제 3 내지 제 6 로우 라인에 대한 단위 에미션 드라이버 회로들에는 입력 신호 CLK_EPAM3 내지 입력 신호 CLK_EPAM6이 각각 순서대로 입력되고, 제 7 로우 라인에 대한 단위 에미션 드라이버 회로에는 다시 입력 신호 CLK_EPAM1이 입력되게 된다.
이와 같은 방식으로, 6개의 입력 신호들(CLK_EPAM1 내지 CLK_EPAM6)이 로우 라인에 따라 순환적으로 하나씩 입력되어, 270 로우 라인에 대한 단위 에미션 드라이버 회로(40-270)에는 도시된 바와 같이 입력 신호 CLK_EPAM6가 입력되게 된다.
도 10c는 본 개시의 일 실시 예에 따른 단위 에미션 드라이버 회로(40)의 구동을 위한 각종 신호들의 타이밍도이다.
도 10c를 참조하면, 6개의 입력 신호들(CLK_EPAM1 내지 CLK_EPAM6)은 서로 위상만 다르고 동일한 형태를 갖는 것을 볼 수 있다.
구체적으로, 입력 신호 CLK_EPAM1은, 영상 프레임 기간 동안에는 제 1 시간의 하이 레벨과 제 2 시간의 로우 레벨이 반복되는 형태를 갖고, 블랭킹 기간 동안에는 하이 레벨이 유지되는 형태를 갖는다.
입력 신호 CLK_EPAM2는, 입력 신호 CLK_EPAM1이 상기 제 1 시간만큼 시프트된 형태를 갖는다. 마찬가지로, 입력 신호 CLK_EPAM3, CLK_EPAM4, CLK_EPAM5, CLK_EPAM6은, 입력 신호 CLK_EPAM2, CLK_EPAM3, CLK_EPAM4, CLK_EPAM5가 상기 제 1 시간만큼 각각 시프트된 형태를 갖는다.
이때, 도시된 예에서는 6개의 입력 신호가 이용되므로, 제 2 시간은 제 1 시간의 5배의 시간이 될 수 있다. 그러나, 실시 예가 이에 한정되는 것은 아니다.
한편, 이러한 6개의 입력 신호들(CLK_EPAM1 내지 CLK_EPAM6)은, 전술한 바와 같이, 로우 라인에 따라 순환적으로 하나씩 입력되는데, 도 10c에서는 n번째 로우 라인에 대한 에미션 드라이버 회로에 입력 신호 CLK_EPAM1이 입력되고 있다. 따라서, n+1번째 내지 n+5번째 로우 라인에 대한 단위 에미션 드라이버 회로들에는 입력 신호 CLK_EPAM2 내지 CLK_EPAM6가 각각 인가될 것임을 알 수 있다.
한편, 전술한 바와 같이, n 번째 로우 라인에 대한 단위 에미션 드라이버 회로(40)는, n-1번째 로우 라인에 대한 단위 에미션 드라이버 회로의 출력 캐리 신호 Carry(n-1)을 입력받아 캐리 신호 Carry(n)을 출력한다. 이때, 도 10c를 참조하면, n 번째 로우 라인에 대한 단위 에미션 드라이버 회로(40)는, 캐리 신호 Carry(n-1)가 제 1 시간만큼 시프트된 캐리 신호 Carry(n)을 출력하게 된다.
한편, 전술한 바와 같이, n 번째 로우 라인에 대한 단위 에미션 드라이버 회로(40)는, 로우 레벨의 캐리 신호 Carry(n)가 출력되는 동안 입력 신호 CLK_EPAM1를 선택적으로 출력하게 된다. 도 10c을 참조하면, 캐리 신호 Carry(n)가 로우 레벨인 구간에서 입력 신호 CLK_EPAM1는 로우 레벨을 가지므로, n 번째 로우 라인에 대한 단위 에미션 드라이버 회로(40)는, 캐리 신호 Carry(n)가 로우 레벨인 동안 로우 레벨을 갖는 에미션 신호 EPAM(n)을 출력하게 된다.
이와 마찬가지로, 도면에는 도시하지 않았지만, n+1 번째 내지 n+5번째 로우 라인에 대한 단위 에미션 드라이버 회로들 각각은, 이전 로우 라인에 대한 단위 에미션 드라이버 회로의 출력 캐리 신호를 입력받아 캐리 신호 Carry(n+1) 내지 Carry(n+5)를 출력하게 된다. 이때, 캐리 신호 Carry(n+1) 내지 Carry(n+5)은, 캐리 신호 Carry(n) 내지 Carry(n+4)가 각각 제 1 시간만큼 시프트된 형태일 것을 충분히 예상할 수 있다.
따라서, 캐리 신호 Carry(n+1) 내지 Carry(n+5)가 로우 레벨인 구간에서 입력 신호 CLK_EPAM2 내지 CLK_EPAM6는 로우 레벨을 가지게 되므로, n+1 번째 내지 n+5번째 로우 라인에 대한 단위 에미션 드라이버 회로들은, 도 10c에 도시된 바와 같은, 로우 레벨의 에미션 신호 EPAM(n+1) 내지 EPAM(n+5)를 각각 출력할 수 있다.
도 6a 내지 도 6e에서 전술한 바에 따르면, 발광 구간에서는 제 2 스위칭 트랜지스터(T15)가 온된 상태가 되어야 한다. 따라서, 에미션 드라이버(400)는 발광 구간 동안 상술한 바와 같이 로우 레벨의 에미션 신호 EPAM을 서브 픽셀 회로(110)에 인가함으로써 제 2 스위칭 트랜지스터(T15)를 온시킬 수 있다.
한편, 전술한 바와 같이, 입력 신호들은 로우 라인에 따라 순환적으로 하나씩 입력되므로, n+6 번째 로우 라인에 대한 단위 에미션 드라이버 회로에는 다시 입력 신호 CLK_EPAM1이 입력된다.
이때, 도면에는 도시하지 않았지만, n+6 번째 로우 라인에 대한 단위 에미션 드라이버 회로는, 캐리 신호 Carry(n+5)를 입력 받아, 캐리 신호 Carry(n+5)가 제 1 시간만큼 시프트된 형태의 캐리 신호 Carry(n+6)을 출력하게 될 것을 예상할 수 있다.
그러나, 이 경우에는 캐리 신호 Carry(n+6)가 로우 레벨인 구간에서 입력 신호 CLK_EPAM1이 하이 레벨을 가지므로, n+6 번째 로우 라인에 대한 단위 에미션 드라이버 회로는, 캐리 신호 Carry(n+6)가 로우 레벨인 동안 하이 레벨을 갖는 EPAM(n+6)를 출력하게 된다.
한편, n+7 번째 로우 라인에 대한 단위 에미션 드라이버 회로는, 캐리 신호 Carry(n+6)를 입력 받아, 캐리 신호 Carry(n+6)가 제 1 시간만큼 시프트된 형태의 캐리 신호 Carry(n+7)을 출력하게 되나, 이 경우 역시 캐리 신호 Carry(n+7)가 로우 레벨인 구간에서 입력 신호 CLK_EPAM2이 하이 레벨을 가지므로, n+7 번째 로우 라인에 대한 단위 에미션 드라이버 회로는, 캐리 신호 Carry(n+7)가 로우 레벨인 동안 하이 레벨을 갖는 EPAM(n+7)를 출력하게 될 것이다.
이렇듯 도 10c에 따르면, n+6 번째 로우 라인부터 소정 개수의 로우 라인까지의 단위 에미션 드라이버 회로들은, 로우 라인 단위로 시프트되는 로우 레벨의 캐리 신호 Carry와 하이 레벨의 에미션 신호 EPAM를 각각 출력하게 된다.
한편, 전술한 바에 따르면, 비발광 구간(67)에서 구동부(200)는, 발광 구간에서와는 다른 레벨의 제 2 제어 신호(즉, 에미션 신호 Emi_PAM)를 로우 라인 순으로 서브 픽셀들에 인가함으로서, 비발광 구간(67)을 구현하게 된다.
구체적으로, 에미션 드라이버(400)는 비발광 구간(67)에서, 하이 레벨의 에미션 신호 EPAM을 서브 픽셀 회로(110)에 인가하여 제 2 스위칭 트랜지스터(T15)를 오프시킴으로써, 다른 에미션 신호들(Emi_PWM(n), SET(n), Sweep(n))과 무관하게 비발광 구간(67)을 구현할 수 있다.
이상에서 설명한 바와 같이, 본 개시의 일 실시 예에 따르면, 에미션 드라이버(400)는, 캐리 신호 Carry(n)에 따라 입력 신호(CLK_EPAM1 내지 CLK_EPAM6)의 특정 구간을 선택하여 출력할 수 있다.
이때, 영상 프레임 기간(60)과, 블랭킹 기간(65)의 일부 구간(66)에서는 캐리 신호 Carry(n)가 로우 레벨일 동안 입력 신호가 로우 레벨이므로, 에미션 드라이버(400)는 로우 레벨의 에미션 신호 Emi_PAM(n)를 디스플레이 패널(100)에 인가함으로써, 발광 구간을 구현할 수 있다.
또한, 블랭킹 기간(65)의 비발광 구간(67)에서는 캐리 신호 Carry(n)가 로우 레벨일 동안 입력 신호가 하이 레벨이므로, 에미션 드라이버(400)는 하이 레벨의 에미션 신호 Emi_PAM(n)를 디스플레이 패널(100)에 인가함으로써, 비발광 구간(67)을 구현할 수 있다.
즉, 전술한 바와 같이, 에미션 드라이버(400)는 스타트 신호(VST)가 입력되면, 무조건 디스플레이 패널(100)의 첫번째 로우 라인부터 마지막 로우 라인까지 에미션 신호 Emi_PAM(n)을 인가하게 된다.
이때, 항상 로우 레벨의 에미션 신호 Emi_PAM(n)가 디스플레이 패널(100)로 인가된다면, 디스플레이 패널(100)에 전류가 흐르지 않는 시간이 없게 되므로, TFT 기판의 고장을 감지할 시간이 없게 된다.
따라서, 로우 레벨의 캐리 신호 Carry(n)는 스타트 신호에 따라 첫번째 로우 라인부터 마지막 로우 라인까지 순차적으로 생성되더라도, 비발광 구간에서는 하이 레벨의 에미션 신호 Emi_PAM(n)가 디스플레이 패널(100)로 인가되도록 에미션 드라이버(400)를 설계함으로써, 디스플레이 패널(100) 구동시 고장을 감지하기 위한 시간을 확보할 수 있게 된다.
도 11a 내지 도 11d는 단위 에미션 드라이버 회로(40)의 동작을 설명하기 위한 도면이다.
도 11a는 ①시간 동안 단위 에미션 드라이버 회로(40)의 동작을 도시하고 있다. 도 11a에 따르면, CLK에 따라 트랜지스터(M1)가 턴-온되고, Carry(n-1)의 VGL 전압이 Q(n)노드에 pre-charge되며, 이에 따라, Carry(n) 및 EPAM(n)이 VGL로 내려간다.
도 11b는 ②시간 동안 단위 에미션 드라이버 회로(40)의 동작을 도시하고 있다. 도 11b에 따르면, 클럭 신호 CLKB 및 커패시터(C2)로 인해 Q(n) 노드는 VGL 이하의 전압을 유지하며, 이에 따라, Carry(n) 및 EPAM(n)은 VGL을 유지한다.
도 11c는 ③시간 동안 단위 에미션 드라이버 회로(40)의 동작을 도시하고 있다. 도 11c에 따르면, Q(n) 노드가 VGH로 올라가고, 트랜지스터(M9) 및 트랜지스터(M10) 사이의 노드(5)는 플로팅 상태가 되어 VGL을 유지한다. 이에 따라, Carry(n) 및 EPAM(n)은 VGL을 유지한다.
도 11d는 ④시간 동안 단위 에미션 드라이버 회로(40)의 동작을 도시하고 있다. 도 11d에 따르면, QB(n) 노드는 트랜지스터(M6) 및 트랜지스터(M7)이 턴-온되면서 CLKB(VGL) 전압으로 내려가고, 이에 따라, 트랜지스터(M11) 및 트랜지스터(M13)이 턴-온되어 Carry(n) 및 EPAM(n)은 VGH로 올라가게 된다.
도 12는 본 개시의 일 실시 예에 따라 디스플레이 패널(100)의 일부에 인가되는 에미션 신호를 도시한 예시도이다.
구체적으로, 도 12는, 도 6a의 참조 번호 19 부분에 대응되는 구간에서, 도 10a 내지 도 10c에서 전술한 에미션 신호 EPAM(n)이 24 로우 라인부터 38 로우 라인까지 인가되는 예를 도시하고 있다.
도 12를 참조하면, 6개의 입력 신호들(CLK_EPAM1 내지 CLK_EPAM6)이 이용되고 있으므로, 제 1 로우 라인에 대한 단위 에미션 드라이버 회로에 CLK_EPAM1이 입력된다고 했을 때, 제 24 로우 라인에 대한 단위 에미션 드라이버 회로에는 CLK_EPAM6가 입력될 것이다. 따라서, 제 24 로우 라인에는, 로우 레벨의 캐리 신호 Carry(24)에 의해 CLK_EPAM6로부터 선택적으로 출력된 로우 레벨의 에미션 신호 EPAM(24)가 도시된 바와 같이 인가되는 것을 볼 수 있다.
마찬가지로, 제 25 내지 제 30 로우 라인에는 로우 레벨의 캐리 신호 Carry(25) 내지 Carry(30)에 의해 CLK_EPAM1 내지 CLK_EPAM6로부터 선택적으로 출력된 로우 레벨의 에미션 신호 EPAM(25) 내지 EPAM(30)이 도시된 바와 같이 각각 인가되는 것을 볼 수 있다.
한편, 제 31 로우 라인에 대한 단위 에미션 드라이버 회로에는 CLK_EPAM1이 입력되며, 로우 레벨의 캐리 신호 Carry(31)는 블랭킹 기간 내에 존재하게 된다. 따라서, 캐리 신호 Carry(31)이 로우 레벨인 동안 CLK_EPAM1은 하이 레벨을 가지므로, 제 31 로우 라인에는 도시된 바와 같이 하이 레벨의 에미션 신호 EPAM(31)가 인가되는 것을 볼 수 있다. 이는 제 32 로우 라인부터 제 38 로우 라인까지 마찬가지이다.
한편, 블랭킹 기간 이후에 제 31 내지 제 38 로우 라인에 인가된 로우 레벨의 에미션 신호들은 도 6a의 발광 구간(62-7)이 진행되는 것이지, 발광 구간(62-6)이 이어서 진행되는 것이 아니다.
도 13a 내지 도 13e는 본 개시의 또 다른 일 실시 예에 따른 에미션 드라이버를 설명하기 위한 도면이다. 도 13a 내지 도 13e에서 설명되는 에미션 드라이버는 디스플레이 패널(100)의 각 로우 라인에 포함된 서브 픽셀들에 로우 라인 순으로 에미션 신호 Emi_PAM(n)를 인가하기 위한 게이트 드라이버이다. 도 13a 내지 도 13e에서는 에미션 신호 Emi_PAM(n)이, EMI(n)으로 표현되고 있다.
도 13a는 본 개시의 일 실시 예에 따른 단위 에미션 드라이버 회로(40')의 회로도이고, 도 13b는 도 13a의 단위 에미션 드라이버 회로(40')를 구동하기 위한 각종 신호의 타이밍도이다.
도 13a를 참조하면, 단위 에미션 드라이버 회로(40')는, Q(n) 노드를 분리하여 트랜지스터(T14)를 통해 EMI_Q(n) 노드를 pre-charging하고, 부트스트래핑(VGH -> VGL)을 통해 에미션 신호 EMI(n)이 출력되게 된다.
도 13c는 단위 에미션 드라이버 회로(40')의 pre-charging 과정을 상세히 도시하고 있고, 도 13d는 단위 에미션 드라이버 회로(40')의 부트스트래핑 및 에미션 신호 EMI(n) 출력 과정을 상세히 도시하고 있다.
한편, 도 13b를 참조하면, 도 10a 내지 도 10c의 실시 예와 달리, 서로 위상만 다르고 동일한 형태를 갖는 5개의 에미션 클럭 신호들(CLK_EMI1 내지 CLK_EMI5)이 이용되고 있는 것을 볼 수 있다. 또한, 클럭 신호들(CLK, CLKB) 외에, 별도로 캐리 클럭 신호들(도 13b에서는 CLK_Carry5, CLKB_Carry5)이 필요한 것을 알 수 있다.
이때, 도 13a 내지 도 13e의 실시 예에서는 에미션 클럭 신호들(CLK_EMI1 내지 CLK_EMI5)이, 도 10a 내지 도 10c에서 전술한 입력 신호들(CLK_EPAM1 내지 CLK_EPAM6)과 같은 역할을 한다.
도 13b에 도시된 바에 따르면, 단위 에미션 드라이버 회로(40')에서 로우 레벨의 캐리 신호 Carry(n)가 출력되는 동안 에미션 클럭 신호 CLK_EMI5에서 에미션 신호 EMI(n)이 선택적으로 출력되는 것을 볼 수 있다.
특히, 비발광 구간(67)에서는, 로우 레벨의 캐리 신호가 출력되는 동안 에미션 클럭 신호 CLK_EMI5가 하이 레벨(VGH)을 가지므로, 하이 레벨의 에미션 신호 EMI(n)가 출력되는 것을 볼 수 있다.
도 13e는 본 개시의 일 실시 예에 따른 에미션 드라이버(400')의 블럭도이다. 에미션 신호 EMI(n)은 다른 게이트 신호들과 마찬가지로 디스플레이 패널(100)의 각 로우 라인에 로우 라인 순으로 순차적으로 인가된다. 이를 위해, 각 로우 라인마다 하나씩 마련된 단위 에미션 드라이버 회로들(40'-1 내지 40'-5)이 도13e에 도시된 바와 같이 서로 연결되어 에미션 드라이버(400')를 구성할 수 있다.
도 13e를 참조하면, 단위 에미션 드라이버 회로들(40'-1 내지 40'-5) 각각은, 이전 로우 라인의 캐리 신호(Carry(n-1)), 클럭 신호들(CLK1 및 CLK2), 5개의 에미션 클럭 신호들(CLK_EMI1 내지 CLK_EMI5) 중 하나, 5개의 제 1 캐리 클럭 신호들(CLK_Carry1 내지 CLK_Carry5) 중 하나, 5 개의 제 2 캐리 클럭 신호들(CLKB_Carry1 내지 CLKB_Carry5) 중 하나를 입력 받아, 캐리 신호 Carry(n) 및 에미션 신호 EMI(n)을 출력한다.
구체적으로, 제 2 로우 라인에 대한 단위 에미션 드라이버 회로(40'-2)는 이전 로우 라인인 제 1 로우 라인에 대한 단위 에미션 드라이버 회로(40'-1)의 출력 캐리 신호(Carry(1))를 Carry(n-1) 단자를 통해 입력받는다. 이는 나머지 단위 에미션 드라이버 회로들도 마찬가지이다. 한편, 제 1 로우 라인은 이전 로우 라인이 존재하지 않으므로, 제 1 로우 라인에 대한 단위 에미션 드라이버 회로(40'-1)에는 별도의 스타트 신호(VST)가 입력되게 된다.
이에 따라, 에미션 드라이버(400')는, 제 1 로우 라인에 대한 에미션 드라이버 회로(40'-1)에 스타트 신호(VST)가 입력되면, 로우 라인 순으로 순차적으로 캐리 신호 Carry(n) 및 에미션 신호 EMI(n)을 출력할 수 있다.
한편, 도 13e를 참조하면, 각 로우 라인에 대한 단위 에미션 드라이버 회로들(40'-1 내지 40'-5)에는, 서로 다른 위상의 클럭 신호 CLK1 및 CLK2가, 로우 라인마다 이전 로우 라인과 반대로 입력되는 것을 볼 수 있다.
즉, 제 1 로우 라인에 대한 단위 에미션 드라이버 회로(40'-1)의 CLK 입력 단자에는 CLK1 신호가 입력되고, CLKB 입력 단자에는 CLK2 신호가 입력된다. 그러나, 다음 로우 라인에 대한 단위 에미션 드라이버 회로(40'-2)의 CLK 입력 단자에는 CLK2 신호가 입력되고, CLKB 입력 단자에는 CLK1 신호가 입력되는 것을 볼 수 있다. 이는 나머지 로우 라인에 대한 단위 에미션 드라이버 회로들에도 마찬가지이다.
또한, 각 로우 라인에 대한 단위 에미션 드라이버 회로들(40'-1 내지 40'-5)에는, 서로 다른 위상을 갖는 동일한 형태의 5개의 에미션 클럭 신호들(CLK_EMI1 내지 CLK_EMI5)이 로우 라인에 따라 순환적으로 하나씩 입력된다.
즉, 도 13e를 참조하면, 제 1 내지 제 5 로우 라인에 대한 단위 에미션 드라이버 회로들(40'-1 내지 40'-5)에는 에미션 클럭 신호 CLK_EMI1 내지 CLK_EMI5가 각각 순서대로 입력된다. 한편, 도면에 도시하지는 않았지만, 제 6 내지 제 10 로우 라인에 대한 단위 에미션 드라이버 회로들에는, 다시 에미션 클럭 신호 CLK_EPAM1 내지 CLK_EPAM5가 로우 라인에 따라 순환적으로 입력된다. 이는 나머지 로우 라인에 대한 단위 에미션 드라이버 회로들에도 마찬가지이다.
한편, 각 로우 라인에 대한 단위 에미션 드라이버 회로들(40'-1 내지 40'-5)에는, 제 1 캐리 클럭 신호들(CLK_Carry1 내지 CLK_Carry5) 및 제 2 캐리 클럭 신호들(CLKB_Carry1 내지 CLKB_Carry5)이 로우 라인에 따라 순환적으로 하나씩 입력된다.
즉, 도 13e를 참조하면, 제 1 내지 제 5 로우 라인에 대한 단위 에미션 드라이버 회로들(40'-1 내지 40'-5)에는 제 1 캐리 클럭 클럭 신호 CLK_Carry1 내지 CLK_Carry5가 각각 순서대로 입력된다. 한편, 도면에 도시하지는 않았지만, 제 6 내지 제 10 로우 라인에 대한 단위 에미션 드라이버 회로들에는, 다시 제 1 캐리 클럭 신호 CLK_Carry1 내지 CLK_Carry5가 로우 라인에 따라 순환적으로 입력된다. 이는 나머지 로우 라인에 대한 단위 에미션 드라이버 회로들에도 마찬가지이다.
또한, 제 1 내지 제 5 로우 라인에 대한 단위 에미션 드라이버 회로들(40'-1 내지 40'-5)에는 제 2 캐리 클럭 클럭 신호 CLKB_Carry1 내지 CLKB_Carry5가 각각 순서대로 입력된다. 한편, 도면에 도시하지는 않았지만, 제 6 내지 제 10 로우 라인에 대한 단위 에미션 드라이버 회로들에는, 다시 제 2 캐리 클럭 신호 CLKB_Carry1 내지 CLKB_Carry5가 로우 라인에 따라 순환적으로 입력된다. 이는 나머지 로우 라인에 대한 단위 에미션 드라이버 회로들에도 마찬가지이다.
이에 따라, 에미션 드라이버(400')는, 영상 프레임 기간(60)과, 블랭킹 기간(65)의 일부 구간(66)에서는 로우 레벨의 에미션 신호 EMI(n)를 디스플레이 패널(100)로 인가함으로써, 발광 구간을 구현할 수 있다.
또한, 에미션 드라이버(400)는, 블랭킹 기간(65)의 비발광 구간(67)에서는 하이 레벨의 에미션 신호 EMI(n)를 디스플레이 패널(100)에 인가함으로써, 비발광 구간(67)을 구현할 수 있다.
도 14a는 본 개시의 일 실시 예에 따른 디스플레이 모듈의 단면도이다. 도 14a에서는 설명의 편의를 위해, 디스플레이 모듈(300)에 포함된 하나의 픽셀만을 도시하였다.
도 14a에 따르면, 디스플레이 모듈(300)은 글래스 기판(73), TFT 층(71) 및 무기 발광 소자 R, G, B(120-R, 120-G, 120-B)를 포함한다. 이때, 전술한 서브 픽셀 회로(110)는 TFT(Thin Film Transistor)로 구현되어, 글래스 기판(73)상의 TFT 층(71)에 포함될 수 있다.
무기 발광 소자 R, G, B(120-R, 120-G, 120-B) 각각은, 대응되는 서브 픽셀 회로(110)와 전기적으로 연결되도록 TFT 층(71) 위에 실장되어 전술한 서브 픽셀을 구성할 수 있다.
도면에 도시하지는 않았지만, TFT 층(71)에는 무기 발광 소자(120-R, 120-G, 120-B)로 구동 전류를 제공하는 서브 픽셀 회로(110)가 무기 발광 소자(120-R, 120-G, 120-B)별로 존재하며, 무기 발광 소자(120-R, 120-G, 120-B) 각각은 대응되는 서브 픽셀 회로(110)와 전기적으로 연결되도록 TFT 층(71) 위에 각각 실장 내지 배치될 수 있다.
한편, 도 14a에서는 무기 발광 소자 R, G, B(120-R, 120-G, 120-B)가 플립 칩(flip chip) 타입의 마이크로 LED인 것을 예로 들어 도시하였다. 그러나, 이에 한정되는 것은 아니며, 실시 예에 따라 무기 발광 소자 R, G, B(120-R, 120-G, 120-B)는 수평(lateral) 타입이나 수직(vertical) 타입의 마이크로 LED가 될 수도 있다.
도 14b는 본 개시의 다른 일 실시 예에 따른 디스플레이 모듈의 단면도이다.
도 14b에 따르면, 디스플레이 모듈(300)은, 글래스 기판(73)의 일면에 형성된 TFT 층(71), TFT 층(71) 위에 실장된 무기 발광 소자 R, G, B(120-R, 120-G, 120-B), 구동부(200), 그리고, TFT 층(71)에 형성된 서브 픽셀 회로(110)와 구동부(200)를 전기적으로 연결하기 위한 연결 배선(75)을 포함할 수 있다.
도 4에서 전술한 바와 같이, 본 개시의 일 실시 예에 따르면, 구동부(200)의 각종 회로들 중 적어도 일부는, 별도의 칩 형태로 구현되어 글래스 기판(73)의 후면에 배치되고, 연결 배선(75)을 통해 TFT 층(71)에 형성된 서브 픽셀 회로들(110)과 연결될 수 있다.
이와 관련하여, 도 14b를 참조하면, TFT 층(71)에 포함된 서브 픽셀 회로들(110)은 TFT 패널(이하, TFT 층(71)과 글래스 기판(73)을 합하여 TFT 패널이라 한다.)의 에지(또는 측면)에 형성된 연결 배선(75)을 통해 구동부(200)와 전기적으로 연결되는 것을 볼 수 있다.
이와 같이, 디스플레이 패널(100)의 에지 영역에 연결 배선(75)을 형성하여 TFT 층(71)에 포함된 서브 픽셀 회로들(110)과 구동부(200)를 연결하는 이유는, 글래스 기판(73)를 관통하는 홀(Hole)을 형성하여 서브 픽셀 회로들(110)과 구동부(200)를 연결하는 경우, TFT 패널(71, 73)의 제조 공정과 홀에 전도성 물질을 채우는 공정 사이의 온도 차이로 인해 글래스 기판(73)에 크랙이 생기는 등의 문제가 발생할 수 있기 때문이다.
한편, 도 4에서 전술한 바와 같이, 본 개시의 다른 일 실시 예에 따르면, 구동부(200)의 각종 회로들 중 적어도 일부는, 디스플레이 패널(100) 내의 TFT 층에 형성된 서브 픽셀 회로들과 함께 TFT 층에 형성되어 서브 픽셀 회로들과 연결될 수도 있다. 도 14c는 이러한 실시 예를 도시하고 있다.
도 14c는 본 개시의 일 실시 예에 따른 TFT 층(71)의 평면도이다. 도 14c를 참조하면, TFT 층(71)에는 하나의 픽셀(10)이 차지하는 영역(이 영역에는 픽셀(10)에 포함된 R, G, B 서브 픽셀 각각에 대응되는 서브 픽셀 회로들(110)이 존재한다.) 외에 나머지 영역(11)이 존재하는 것을 볼 수 있다.
이와 같이, TFT 층(71)에는 나머지 영역(11)들이 존재하므로, 이러한 나머지 영역(11)들에 전술한 구동부(200)의 각종 회로들 중 일부가 형성될 수 있다.
도 14c는 전술한 게이트 드라이버들이 TFT 층(71)의 상기 나머지 영역(11)에 구현된 예를 도시하고 있다. 이와 같이, TFT 층(71)) 내부에 게이트 드라이버가 형성된 구조를 GIP(Gate In Panel) 구조라고 부를 수 있으나, 명칭에 이에 한정되는 것은 아니다.
한편, 도 14c는 하나의 예시일 뿐, TFT 층(71)의 나머지 영역(11)에 포함될 수 있는 회로가 게이트 드라이버에 한정되는 것은 아니다. 실시 예에 따라, TFT 층(71)에는 R, G, B 서브 픽셀을 각각 선택하기 위한 디먹스(DeMUX) 회로, 정전기로부터 서브 픽셀 회로(110)를 보호하기 위한 ESD(Electro Static Discharge) 보호 회로, 스윕 전압 제공 회로 등이 더 포함될 수도 있을 것이다.
도 15는 본 개시의 일 실시 예에 따른 디스플레이 장치(1000)의 구성도이다.
도 15에 따르면, 디스플레이 장치(1000)는 디스플레이 패널(100), 구동부(200) 및 프로세서(900)를 포함한다.
디스플레이 패널(100)은 복수의 픽셀을 포함하며, 각 픽셀은 복수의 서브 픽셀을 포함한다.
구체적으로, 디스플레이 패널(100)은 게이트 라인들(G1 내지 Gx)과 데이터 라인들(D1 내지 Dy)이 상호 교차하도록 매트릭스 형태로 형성되고, 그 교차로 마련되는 영역에 각 픽셀이 형성될 수 있다.
이때, 각 픽셀은 R, G, B와 같은 3개의 서브 픽셀을 포함할 수 있으며, 디스플레이 패널(100)에 포함된 각 서브 픽셀은, 전술한 바와 같이, 대응되는 색상의 무기 발광 소자(120) 및 서브 픽셀 회로(110)를 포함할 수 있다.
여기서, 데이터 라인(D1 내지 Dy)은 디스플레이 패널(100)에 포함된 각 서브 픽셀에 데이터 전압(특히, PWM 데이터 전압)을 인가하기 위한 라인이며, 게이트 라인(G1 내지 Gx)은 디스플레이 패널(100)에 포함된 픽셀(또는 서브 픽셀)을 라인 별로 선택하기 위한 라인이다. 따라서, 데이터 라인(D1 내지 Dy)을 통해 인가되는 데이터 전압은, 게이트 신호를 통해 선택된 로우 라인의 픽셀(또는 서브 픽셀)로 인가될 수 있다.
이때, 본 개시의 일 실시 예에 따르면, 각 데이터 라인(D1 내지 Dy)에는 각 데이터 라인과 연결된 픽셀에 인가될 데이터 전압이 인가될 수 있다. 이때, 하나의 픽셀은 복수의 서브 픽셀(예를 들어, R, G, B 서브 픽셀)을 포함하므로, 하나의 픽셀에 포함된 R, G, B 서브 픽셀 각각에 인가될 데이터 전압들(즉, R 데이터 전압, G 데이터 전압 및 B 데이터 전압)은 시분할되어 하나의 데이터 라인을 통해 각 서브 픽셀에 인가될 수 있다. 위와 같이 시분할되어 하나의 데이터 라인을 통해 인가되는 데이터 전압들은, 디먹스 회로를 통해 각 서브 픽셀에 인가될 수 있다.
실시 예에 따라 R, G, B 서브 픽셀마다 별도의 데이터 라인이 마련될 수도 있는데, 이 경우에는, R 데이터 전압, G 데이터 전압 및 B 데이터 전압은 시분할되어 인가될 필요가 없으며, 대응되는 데이터 전압이 각 데이터 라인을 통해 대응되는 서브 픽셀에 동시에 인가될 수도 있다.
한편, 도 15에서는, 도시의 편의를 위해, G1 내지 Gx와 같은 1세트의 게이트 라인만을 도시하였다. 그러나, 실제 게이트 라인의 개수는 디스플레이 패널(100)에 포함된 서브 픽셀 회로(110)의 구동 방식에 따라 얼마든지 달라질 수 있다.
구동부(200)는 프로세서(900)의 제어에 따라 디스플레이 패널(100)을 구동하며, 타이밍 컨트롤러(210), 데이터 드라이버(220) 및 게이트 드라이버(230) 등을 포함할 수 있다.
타이밍 컨트롤러(210)는 외부로부터 입력 신호(IS), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 메인 클럭 신호(MCLK) 등을 입력받아 영상 데이터 신호, 주사 제어 신호, 데이터 제어 신호, 발광 제어 신호 등을 생성하여 디스플레이 패널(100), 데이터 드라이버(220), 게이트 드라이버(230) 등에 제공할 수 있다.
또한, 타이밍 컨트롤러(210)는, R, G, B 서브 픽셀을 각각 선택하기 위한 제어 신호, 즉, 디먹스 신호를 디먹스 회로(미도시)에 인가할 수 있다. 이에 따라, 디스플레이 패널(100)의 픽셀에 포함된 복수의 서브 픽셀이 디먹스 회로(미도시)를 통해 각각 선택될 수 있다.
데이터 드라이버(220)(또는 소스 드라이버)는, 데이터 신호(특히, PWM 데이터 전압)를 생성하는 수단으로, 프로세서(900)로부터 R/G/B 성분의 영상 데이터 등 전달받아 데이터 신호를 생성한다. 또한, 데이터 드라이버(220)는 생성된 데이터 신호를 데이터 라인(D1 내지 Dy)을 통해 디스플레이 패널(100)의 각 서브 픽셀 회로(110)에 인가할 수 있다.
게이트 드라이버(230)는 매트릭스 형태로 배치된 픽셀을 로우 라인 단위로 선택하여 구동하기 위한 각종 게이트 신호들(예를 들어, VST, SP, Emi_PWM, Emi_PAM, Sweep, SET 등)을 생성하고, 생성된 게이트 신호들을 게이트 라인(G1 내지 Gx)을 통해 디스플레이 패널(100)에 인가할 수 있다. 특히, 본 개시의 일 실시 예에 따르면, 게이트 드라이버(230)는 생성된 게이트 신호들을, 로우 라인 순으로 순차적으로 인가할 수 있다.
한편, 도면에 도시하지는 않았지만, 구동부(200)는, 디스플레이 패널(100)에 포함된 서브 픽셀 회로(110)에 각종 구동 전압(예를 들어, 제 1 구동 전압(VDD_PAM), 제 2 구동 전압(VDD_PWM), 그라운드 전압(VSS), 리셋 전압(Vset), 테스트 전압(TEST), 정전류원 전압(VPAM_R/G/B)등)을 제공하기 위한 구동 전압 제공 회로, 게이트 드라이버(230)나 데이터 드라이버(220)에 각종 클럭 신호를 제공하기 위한 클럭 신호 제공 회로, 디먹스 회로, 스윕 전압 제공 회로, ESD 보호 회로 등을 더 포함할 수 있다.
프로세서(900)는 디스플레이 장치(1000)의 전반적인 동작을 제어한다. 특히, 프로세서(900)는 구동부(200)를 제어하여 디스플레이 패널(100)을 구동할 수 있다.
이를 위해, 프로세서(900)는 중앙처리장치(central processing unit(CPU)), micro-controller, 어플리케이션 프로세서(application processor(AP)), 또는 커뮤니케이션 프로세서(communication processor(CP)), ARM 프로세서 중 하나 이상으로 구현될 수 있다.
한편, 도 15에서는 프로세서(900)와 타이밍 컨트롤러(210)를 별도의 구성요소로 설명하였으나, 실시 예에 따라, 둘 중 하나의 구성만 디스플레이 장치(1000)에 포함되고, 포함된 구성이 나머지 구성의 기능까지 수행하는 실시 예도 가능하다.
이상에서 설명한 바와 같은 본 개시의 다양한 실시 예에 따르면, 무기 발광 소자가 발광하는 빛의 파장이 계조에 따라 변화되는 것을 방지할 수 있다.
또한, 서브 픽셀 회로들 간의 특성 편차로 인해 디스플레이 패널에 표시되는 영상에 나타날 수 있는 얼룩이나 색상을 용이하게 보정할 수 있다. 특히, 모듈 형태의 디스플레이 패널들을 조합하여 대면적의 디스플레이 패널을 구성할 경우에도 보다 용이하게 각 모듈 간의 휘도나 색상 차이를 보정할 수 있다.
또한, 보다 최적화된 구동 회로의 설계가 가능하며, 안정적이고 효율적으로 무기 발광 소자를 구동할 수 있게 된다. 또한, 디스플레이 패널 구동시 소비되는 소비 전력을 줄일 수 있다. 또한, 디스플레이 패널의 소형화 및 경량화에 이바지할 수 있다. 또한, 사용자가 디스플레이 모듈을 사용하는 중에도 디스플레이 패널의 고장이 감지될 수 있다.
한편, 이상에서는, 서브 픽셀 회로(110)가 P 타입의 TFT로 구현된 것을 예로 들어 도시하였으나, N 타입의 TFT에도 상술한 다양한 실시 예들이 적용될 수 있음은 물론이다.
또한, 이상에서는, TFT 층(71)이 형성되는 기판이 글래스 기판(73)인 경우를 예로 들었으나, 실시 예가 이에 한정되는 것은 아니다. 가령, 합성 수지 기판 상에 TFT 층(71)이 형성될 수도 있다. 이 경우에는 합성 수지 기판을 관통하는 홀을 통해 TFT 층(71)의 서브 픽셀 회로들(110)과 기판 후면의 구동부(200)가 연결될 수도 있을 것이다.
한편, 이상에서는, TFT 층(71)에 서브 픽셀 회로(110)가 구현되는 예를 설명하였다. 그러나, 실시 예가 이에 한정되는 것은 아니다. 즉, 본 개시의 다른 일 실시 예에 따르면, 서브 픽셀 회로(110) 구현 시, TFT 층(71)을 이용하지 않고, 서브 픽셀 단위 또는 픽셀 단위로, 초소형 마이크로 칩 형태의 픽셀 회로칩을 구현하고, 이를 기판 위에 실장하는 것도 가능하다. 이때, 서브 픽셀 칩이 실장되는 위치는, 예를 들어, 대응되는 무기 발광 소자(120) 주변일 수 있으나, 이에 한정되는 것은 아니다.
또한, 이상에서는, TFT 층(71) 내에 게이트 드라이버들이 형성된 것을 예로 들었으나, 실시 예가 이에 한정되는 것은 아니다. 즉, 본 개시의 다른 일 실시 예에 따르면, 게이트 드라이버들 또는 게이트 드라이버들을 구성하는 각 로우 라인별 단위 게이트 드라이버 회로들은, 초소형 마이크로 IC 형태의 게이트 드라이버 칩 또는 단위 게이트 드라이버 회로 칩들로 구현되어 TFT 층(71) 위에 실장될 수도 있다.
또한, 상술한 본 개시의 다양한 실시 예들에서, TFT 층(또는 TFT 패널)을 구성하는 TFT는 특정 구조나 타입으로 한정되지 않는다, 즉, 본 개시의 다양한 예들에서 인용된 TFT는, LTPS(Low Temperature Poly Silicon) TFT, 산화물(oxide) TFT, 실리콘(poly silicon or a-silicon) TFT, 유기 TFT, 그래핀 TFT 등으로도 구현될 수 있으며, Si wafer CMOS공정에서 P type(or N-type) MOSFET만 만들어 적용할 수도 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 따른 실시 예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 한 것이고, 이러한 실시 예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 따라서, 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (11)

  1. 디스플레이 모듈에 있어서,
    복수의 서브 픽셀들을 각각 포함하는 복수의 픽셀이 매트릭스 형태로 배치된 디스플레이 패널; 및
    영상 프레임 별로, 상기 디스플레이 패널의 각 로우 라인에 포함된 서브 픽셀들에 PWM(Pulse Width Modulation) 데이터 전압을 설정하기 위한 제 1 제어 신호를 상기 디스플레이 패널의 전체 로우 라인에 포함된 서브 픽셀들에 로우 라인 순으로 인가하고,
    스타트 신호에 기초하여 상기 각 로우 라인에 포함된 서브 픽셀들의 발광을 제어하기 위한 제 2 제어 신호를 상기 전체 로우 라인에 포함된 서브 픽셀들에 로우 라인 순으로 인가하는 구동부;를 포함하고,
    상기 각 로우 라인에 포함된 서브 픽셀들은,
    상기 영상 프레임에 대응되는 발광 구간에 인가된 상기 제 2 제어 신호에 기초하여 상기 제 1 제어 신호에 따라 설정된 PWM 데이터 전압에 대응되는 시간 동안 발광하고, 연속된 영상 프레임 기간들 사이의 기간에 인가된 상기 제 2 제어 신호에 기초하여 기설정된 시간 동안 발광하지 않는 디스플레이 모듈.
  2. 제 1 항에 있어서,
    상기 디스플레이 패널의 고장 여부는, 상기 기설정된 시간 동안 상기 디스플레이 패널로 공급되는 전원에 기초하여 감지되는 디스플레이 모듈.
  3. 제 1 항에 있어서,
    상기 구동부는,
    하나의 영상 프레임 기간 동안, 스타트 신호가 기설정된 시간 간격으로 복수 회 입력되면, 상기 스타트 신호가 입력될 때마다 상기 전체 로우 라인에 포함된 서브 픽셀들에 로우 라인 순으로 상기 제 2 제어 신호를 인가하는 디스플레이 모듈.
  4. 제 3 항에 있어서,
    상기 각 로우 라인에 포함된 서브 픽셀들은,
    상기 하나의 영상 프레임 기간 동안, 상기 스타트 신호가 입력된 횟수에 대응되는 횟수의 복수의 발광 구간에서 동작하는 디스플레이 모듈.
  5. 제 1 항에 있어서,
    상기 각 로우 라인에 포함된 서브 픽셀들 각각은, 무기 발광 소자 및 상기 무기 발광 소자에 연결된 트랜지스터를 포함하고,
    상기 트랜지스터는,
    상기 복수의 발광 구간 동안 인가된 상기 제 2 제어 신호에 기초하여 턴 온되고, 상기 연속된 영상 프레임 기간들 사이의 기간 동안 인가된 상기 제 2 제어 신호에 기초하여 턴 오프되는 디스플레이 모듈.
  6. 제 1 항에 있어서,
    상기 구동부는,
    상기 제 2 제어 신호를 로우 라인마다 인가하기 위한 복수의 드라이버 회로;를 포함하는 디스플레이 모듈.
  7. 제 6 항에 있어서,
    상기 복수의 드라이버 회로 각각은,
    캐리 신호를 출력하기 위한 출력단; 및
    상기 출력단에 게이트 단자가 연결되는 트랜지스터;를 포함하고,
    상기 트랜지스터는, 상기 게이트 단자를 통해 입력되는 상기 캐리 신호에 기초하여, 입력 신호로부터 상기 각 로우 라인에 포함된 서브 픽셀들에 인가되는 상기 제 2 제어 신호를 선택하여 출력하는 디스플레이 모듈.
  8. 제 7 항에 있어서,
    상기 복수의 드라이버 회로 중 첫 번째 로우 라인에 포함된 서브 픽셀들에 인가되는 제 2 제어 신호를 출력하기 위한 제 1 드라이버 회로는,
    스타트 신호에 기초하여 제 1 캐리 신호를 생성하고, 상기 제 1 캐리 신호에 기초하여 입력 신호로부터 상기 첫 번째 로우 라인에 포함된 서브 픽셀들에 인가되는 제 2 제어 신호를 선택하여 출력하고,
    상기 복수의 드라이버 회로 중 두 번째 로우 라인에 포함된 서브 픽셀들에 인가되는 제 2 제어 신호를 출력하기 위한 제 2 드라이버 회로는,
    상기 제 1 캐리 신호에 기초하여 제 2 캐리 신호를 생성하고, 상기 제 2 캐리 신호에 기초하여 입력 신호로부터 상기 두 번째 로우 라인에 포함된 서브 픽셀들에 인가되는 제 2 제어 신호를 생성하는 디스플레이 모듈.
  9. 제 8 항에 있어서,
    상기 제 1 드라이버 회로 및 상기 제 2 드라이버 회로에 입력되는 입력 신호들은 서로 위상이 다른 동일한 신호인 디스플레이 모듈.
  10. 제 1 항에 있어서,
    상기 구동부는,
    상기 전체 로우 라인 중 하나의 로우 라인에 대한 데이터 설정 구간 동안, 상기 제 1 제어 신호를 포함하는 스캔 신호들을 상기 하나의 로우 라인에 포함된 서브 픽셀들에 인가하여 상기 하나의 로우 라인에 포함된 서브 픽셀들에 상기 PWM 데이터 전압을 설정하고,
    상기 하나의 로우 라인에 대한 복수의 발광 구간 각각에서, 상기 제 2 제어 신호를 포함하는 에미션 신호들을 상기 하나의 로우 라인에 포함된 서브 픽셀들에 인가하여 상기 하나의 로우 라인에 포함된 서브 픽셀들이 상기 설정된 PWM 데이터 전압에 대응되는 시간 동안 발광하도록 상기 디스플레이 패널을 구동하는 디스플레이 모듈.
  11. 제 10 항에 있어서,
    상기 복수의 발광 구간 중 첫 번째 발광 구간은, 상기 데이터 설정 구간과 시간적으로 연속되고,
    상기 복수의 발광 구간은, 기설정된 시간 간격을 갖는 디스플레이 모듈.
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