WO2020180036A1 - 화소 및 화소의 구동 방법 - Google Patents

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WO2020180036A1
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transistor
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이효진
박세혁
남희
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삼성디스플레이 주식회사
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    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
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Definitions

  • the present invention relates to a pixel and a method of driving a pixel, and more particularly, to a display device capable of improving efficiency.
  • LEDs Light-emitting devices
  • the light emitting device is used in many fields such as traffic lights, mobile phones, automobile headlights, outdoor billboards, backlights, and indoor/outdoor lighting.
  • the nano light-emitting device is generally deposited on a substrate through an ink printing method. In this way, it is difficult to deposit the nano light-emitting device of each pixel to be biased in the same direction. Accordingly, there is a problem in that the luminous efficiency is deteriorated because the nano light emitting device biased in the reverse direction cannot emit light by direct current driving of the pixel.
  • An object of the present invention is to provide a pixel capable of improving luminous efficiency and a driving method thereof.
  • a pixel according to the present invention for achieving the above object includes: a switching transistor for transmitting a data voltage to a first node; A storage capacitor connected between the first power supply line and the first node and storing the data voltage; A first driving transistor connected to the first power supply line, the first node, and the second node; A second driving transistor connected to the first power supply line, the first node, and the second node; A first light emitting device connected between the second node and a second power supply line; And a second light emitting device connected between the second node and the second power supply line, wherein an anode of the first light emitting device and a cathode of the second light emitting device are connected to the second node, and The cathode of the first light-emitting device and the anode of the second light-emitting diode are connected to the second power supply line, the first driving transistor is a P-type transistor, the second driving transistor is an N-type transistor, and the first and A gate of a second driving transistor is
  • a gate of the switching transistor is connected to a scan line SLn to which a scan signal is applied, and one of a source and a drain of the switching transistor is a data line to which the data voltage is applied. And the other of the source and drain of the switching transistor is connected to the first node.
  • each of the first light-emitting device and the second light-emitting device includes at least one nano-sized light-emitting diode.
  • the first driving transistor is a PMOS
  • the second driving transistor is an NMOS
  • a first driving voltage applied to the first power supply line in a first period is higher than a second driving voltage applied to the second power supply line, and the first driving voltage is applied to the second power supply line.
  • the first driving voltage applied to the power supply line is lower than the second driving voltage applied to the second power supply line.
  • the first and second periods are alternately repeated.
  • the first driving transistor in the first period, the first driving transistor is turned on, the second driving transistor is turned off, and in the second period, the first driving transistor is turned off, and the first driving transistor is turned off. 2 The driving transistor is turned on.
  • any one of the first driving voltage applied to the first power supply line and the second driving voltage applied to the second power supply line during the first period and the second period is one keeps the same value.
  • the first period and the second period respectively correspond to a part of one frame.
  • the first period and the second period each correspond to a period corresponding to at least one frame.
  • the ratio of the second period to the first period is substantially the same as the ratio of the number of LEDs of the second LED to the number of LEDs of the first LED. Do.
  • the initialization transistor further includes an initialization transistor connected to the second node, and a gate of the initialization transistor is connected to a scan line SLn to which a scan signal is applied, and one of a source and a drain of the initialization transistor One of the source and drain of the initialization transistor is connected to the second node, and the other of the source and drain of the initialization transistor is connected to an initialization power line.
  • the initialization transistor further includes an initialization transistor connected to the second node, and a gate of the initialization transistor is connected to a scan line SLn to which a scan signal is applied, and one of a source and a drain of the initialization transistor One of the source and drain of the initialization transistor is connected to the second node, and the other is connected to the second power supply line.
  • a pixel includes: a switching transistor for transferring a data voltage to a first node; A first storage capacitor connected between the 1-1 power supply line and the first node and storing the data voltage; A second storage capacitor connected between the 1-2 power supply line and the first node and storing the data voltage; A first driving transistor connected to the 1-1 power supply line, the first node, and the second node; A second driving transistor connected to the 1-2 power supply line, the first node, and the second node; A first light emitting device connected between the second node and a second power supply line; And a second light emitting device connected between the second node and the second power supply line, wherein an anode of the first light emitting device and a cathode of the second light emitting device are connected to the second node, and The cathode of the first light emitting device and the anode of the second light emitting device are connected to the second power supply line, the first driving transistor is a P-type transistor, the second driving transistor is an
  • a gate of the switching transistor is connected to a scan line SLn to which a scan signal is applied, and one of a source and a drain of the switching transistor is a data line to which the data voltage is applied. And the other of the source and drain of the switching transistor is connected to the first node.
  • each of the first light-emitting device and the second light-emitting device includes at least one nano-sized light-emitting diode.
  • the first driving transistor is a PMOS
  • the second driving transistor is an NMOS
  • the first driving transistor in a first period, is turned on or off, the second driving transistor is turned off, and in a second period, the first driving transistor is turned off, and the first driving transistor is turned off.
  • the two driving transistors are turned ON or OFF, and the first and second periods are alternately repeated.
  • the first driving voltage applied to the first-first power supply line in the first and second periods is higher than the second driving voltage applied to the second power supply line.
  • a second driving voltage applied to the 1-2 power supply line in the first and second periods is lower than a second driving voltage applied to the second power supply line.
  • the data voltage in the first period is lower than a value obtained by adding a threshold voltage of the second driving transistor to the 1-2 driving voltage, and in the second period, the data voltage is It is higher than a value obtained by subtracting the threshold voltage of the second driving transistor from the 1-1 driving voltage.
  • the first period and the second period respectively correspond to a part of one frame.
  • the first period and the second period each correspond to a period corresponding to at least one frame.
  • the ratio of the second period to the first period is substantially the same as the ratio of the number of LEDs of the second LED to the number of LEDs of the first LED. Do.
  • a first driving voltage applied to the first-first power supply line in the first period is higher than a second driving voltage applied to the second power supply line, and the second driving voltage is In a second period, the first-first power supply line is floating, and in the second period, a second driving voltage applied to the first-second power supply line is applied to the second power supply line. Lower than the voltage, and in the first period, the 1-2 power supply line is floating.
  • a first driving voltage applied to the first-first power supply line in the first period is higher than a second driving voltage applied to the second power supply line
  • the second driving voltage is
  • the 1-2th driving voltage applied to the 1-2nd power supply line in the second period is lower than the second driving voltage applied to the second power supply line
  • the 1-1th driving voltage is at least partially applied to the second power supply line.
  • the power supply line is substantially the same as the 1-2 driving voltage applied to the 1-2 power supply line in the second period, and in at least a part of the first period the 1-2 power supply line is the It is substantially the same as the first driving voltage applied to the first-first power supply line in the first period.
  • the gate of the initialization transistor is connected to a scan line SLn to which a scan signal is applied, one of the source and drain of the initialization transistor is connected to the second node, and the other of the source and drain of the initialization transistor is It is connected to the initialization power line.
  • the initialization transistor further includes an initialization transistor connected to the second node, and a gate of the initialization transistor is connected to a scan line SLn to which a scan signal is applied, and one of a source and a drain of the initialization transistor One of the source and drain of the initialization transistor is connected to the second node, and the other is connected to the second power supply line.
  • an initialization transistor connected to the first node is further included, and a gate of the initialization transistor is connected to a scan line SLn-1 to which a previous scan signal Scan[n-1] is applied.
  • One of the source and the drain of the initialization transistor is connected to the first node, and the other of the source and the drain of the initialization transistor is connected to an initialization power line.
  • an initialization transistor connected to the first node is further included, and a gate of the initialization transistor is connected to a scan line SLn-1 to which a previous scan signal Scan[n-1] is applied.
  • One of the source and the drain of the initialization transistor is connected to the first node, and the other of the source and the drain of the initialization transistor is connected to an initialization power line.
  • the pixel and its driving method according to the present invention provide the following effects.
  • light-emitting elements of pixels biased in opposite directions can alternately emit light. Accordingly, the luminous efficiency of the display device including the pixel may be improved.
  • FIG. 1 is a diagram illustrating a display device according to an exemplary embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a circuit included in any one pixel according to an embodiment of the present invention.
  • FIG. 3 is a plan view of three adjacent pixels of FIG. 1.
  • FIG. 4 is a cross-sectional view taken along line II′ of FIG. 3.
  • FIG. 5 is a detailed view of any one light emitting device of FIG. 3.
  • FIG. 6 is a diagram illustrating an embodiment of a timing chart of the circuit diagram of FIG. 2.
  • FIG. 7 is a diagram showing another embodiment of a timing chart of the circuit diagram of FIG. 2.
  • FIG. 8 is a circuit diagram showing an equivalent circuit of the circuit diagram of FIG. 2 during a first period.
  • FIG. 9 is a circuit diagram showing an equivalent circuit of the circuit diagram of FIG. 2 during the second period.
  • FIG. 10 is a circuit diagram showing a circuit further including a light emitting diode initialization circuit according to an embodiment of the present invention.
  • FIG. 11 is a circuit diagram showing a circuit further including a light emitting diode initialization circuit according to another embodiment of the present invention.
  • FIG. 12 is a circuit diagram showing a circuit included in one pixel according to another exemplary embodiment of the present invention.
  • FIG. 13 is a diagram illustrating an embodiment of a timing chart of the circuit diagram of FIG. 12.
  • Fig. 14 is a circuit diagram showing an equivalent circuit of the circuit diagram of Fig. 12 during a first period.
  • Fig. 15 is a circuit diagram showing an equivalent circuit of the circuit diagram of Fig. 12 during a second period.
  • 16 is a diagram illustrating an embodiment of a timing chart of the circuit diagram of FIG. 12.
  • 17 is a diagram showing another embodiment of a timing chart of the circuit diagram of FIG. 12.
  • FIG. 18 is a circuit diagram showing a circuit further including a light emitting diode initialization circuit according to an embodiment of the present invention.
  • 19 is a circuit diagram showing a circuit further including a light emitting diode initialization circuit according to another embodiment of the present invention.
  • 20 is a circuit diagram illustrating a circuit further including a storage capacitor initialization circuit according to embodiments of the present invention.
  • FIG. 21 is a diagram illustrating an embodiment of a timing chart of the circuit diagram of FIG. 20.
  • first, second, and third may be used to describe various elements, but these elements are not limited by the terms. The terms are used for the purpose of distinguishing one component from other components. For example, without departing from the scope of the present invention, a first component may be referred to as a second or third component, and similarly, a second or third component may be alternately named.
  • FIG. 1 is a diagram illustrating a display device according to an exemplary embodiment of the present invention.
  • a display device includes a display panel 111, a scan driver 151, a data driver 153, a timing controller 122, a lookup table (LUT), and a power supply, as shown in FIG. 1. It includes a supply unit 123.
  • the display panel 111 includes a plurality of pixels PX, a plurality of scan lines SLn (SL1 to SLi) for transmitting various signals required to display an image, and a plurality of data lines.
  • i is a natural number greater than 2
  • j is a natural number greater than 3.
  • the power supply line VL includes a first power supply line VDL and a second power supply line VSL that are electrically separated from each other.
  • the first power supply line VDL includes a 1-1 power supply line VDL1 and a 1-2 power supply line VDL2 that are electrically separated from each other.
  • the pixels PX are disposed on the display panel 111 in a matrix form.
  • Each pixel PX includes at least one light-emitting element LED. At least some of the pixels PX include a plurality of light emitting devices LEDs connected in parallel and biased in opposite directions.
  • At least two of the pixels PX may include different numbers of light emitting devices LEDs. For example, if one pixel PX includes five light emitting devices LEDs connected in parallel, the other pixel PX may include one light emitting device LED.
  • At least one pixel PX among all the pixels PX includes at least one first light emitting device LED1 arranged in a forward direction (biased) and at least one second light emitting device LED2 arranged in a reverse direction. can do. For example, if one pixel PX includes five light-emitting elements LED, three of the first light-emitting elements LED1 are in the forward direction, and the other two second light-emitting elements LED2 are in the reverse direction. Are arranged.
  • the first light emitting device LED1 has a positive current flowing from the first power supply line VDL to the second power supply line VSL (hereinafter, the direction of this current is referred to as a forward direction, and the opposite direction is referred to as a reverse direction. ), and the second light emitting device LED2 refers to a device that emits light by a current flowing from the second power supply line VSL to the first power supply line VDL.
  • At least two of the pixels PX may include different numbers of first light emitting devices LED1.
  • at least two of the pixels PX among the pixels PX may include a different number of second light emitting devices LED2.
  • the ratio of the first light emitting device LED1 and the second light emitting device LED2 included in one pixel PX is the first light emitting device LED1 and the second light emitting device LED2 included in the other pixel PX. It can be the same as or different from the ratio of
  • the pixels PX include a red pixel PX that displays red, a green pixel PX that displays green, and a blue pixel PX that displays blue.
  • the red pixel PX includes at least one red light-emitting element LED that emits red light
  • the green pixel PX includes at least one green light-emitting element LED that emits green light
  • blue The pixel PX includes at least one blue light emitting device LED that emits blue light.
  • information on the number of first light emitting elements LED1 and the number of second light emitting elements LED1 included in each pixel PX may be previously stored.
  • information on the number and ratio of the first light emitting devices LED1 and the reverse light emitting devices LED2 included in each of the i*j pixels PX is stored in this lookup table LUT in advance.
  • information on the number and ratio of the first light emitting devices LED1 and the reverse light emitting devices LED2 included in all i*j pixels PXs is stored in advance. I can.
  • the number of elements LED1 and the number of second light-emitting elements LED1 are taken by the camera or the magnitude and direction of the current detected from each pixel PX of the display panel 111 It can be obtained through For example, as the number of the first light emitting devices LED1 of one pixel PX or all pixels PX increases, the forward current detected from the pixel PX or all pixels PX may be greater. Likewise, as the number of reverse light emitting devices LED1 increases, the reverse current may increase.
  • a system (not shown) located outside the display panel 111 is a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), a clock signal (DCLK), and a power supply through the LVDS (Low Voltage Differential Signaling) transmitter of the graphic controller.
  • the signal VCC and the image data DATA are output through an interface circuit.
  • the vertical synchronization signal Vsync, the horizontal synchronization signal Hsync, the clock signal DCLK, and the power signal VCC output from this system are supplied to the timing controller 122.
  • image data voltages Vdata(DATA) sequentially output from this system are supplied to the timing controller 122.
  • the timing controller 122 generates corrected image data voltages Vdata(DATA') by respectively correcting the image data voltages Vdata(DATA) of the pixels PX supplied from the system, and converts the corrected image data voltages Vdata(DATA'). It is supplied to the data driver 153. At this time, the timing controller 122 calculates the image data voltage Vdata of the pixel PX as the number of the first light-emitting elements LED1 and the number of second light-emitting elements LED2 and the two included in the pixel PX. It can be corrected based on the ratio of the liver.
  • the timing controller 122 determines the number of forward light emitting devices LED1 and the number of reverse light emitting devices LED1 of the pixel PX, and a ratio between the two based on information provided from the lookup table LUT. After checking, the image data voltage Vdata of the corresponding pixel PX may be corrected based on the number and ratio of the identified light emitting devices LED1.
  • the timing controller 122 generates a data control signal (DCS) and a scan control signal (SCS) using a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), and a clock signal (DCLK) input to the data driver. 153 and the scan driver 151.
  • the data control signal DCS is supplied to the data driver 153, and the scan control signal SCS is supplied to the scan driver 151.
  • the data control signal DCS includes a dot clock, a source shift clock, a source enable signal, and a polarity inversion signal.
  • the scan control signal SCS includes a gate start pulse, a gate shift clock, and a gate output enable.
  • the data driver 153 samples the corrected image data voltage Vdata(DATA') according to the data control signal DCS from the timing controller 122, and then every horizontal period (Horizontal Time: 1H, 2H, ...) Each horizontal line of sampling data voltages Vdata is latched, and the latched data voltages Vdata are supplied to the data lines DLm (DL1 to DLj). That is, the data driver 153 converts the image data voltage Vdata from the timing controller 122 into the analog data voltage Vdata using the gamma voltage input from the power supply 123, and converts the converted analog data voltage Vdata. (Vdata) is supplied to the data lines DLm (DL1 to DLj). The data voltage Vdata (Vdata) supplied to the data lines DLm (DL1 to DLj), respectively, is hereinafter referred to as a data voltage Vdata (Vdata).
  • the scan driver 151 includes a shift register generating scan signals in response to the gate start pulse SCS from the timing controller 122, and a level for shifting the scan signals to a voltage level suitable for driving the pixel PX. It may include a shifter.
  • the scan driver 151 supplies the first to i-th scan signals Scan to the scan lines SLns SL1 to SLi, respectively, in response to the scan control signal SCS from the timing controller 122.
  • the power supply unit 123 generates a plurality of gamma voltages, a first driving voltage VDD, and a second driving voltage VSS using the power signal VCC.
  • the power supply unit 123 supplies a plurality of gamma voltages to the data driver 153, supplies the first driving voltage VDD to the first power supply line VDL, and applies the second driving voltage VSS to the second. It is supplied through the power supply line VSL.
  • the power supply unit 123 may include a first power supply unit supplying a first driving voltage VDD and a second power supply unit supplying a second driving voltage VSS.
  • the power supply unit 123 supplies the 1-1 driving voltage VDD1 to the 1-1 power supply line VDL1 and supplies the 1-2 driving voltage VDD2 to the 1-2 power supply line VDL2 To be supplied.
  • the power supply unit 123 may include a 1-1 power supply unit supplying the 1-1 driving voltage VDD1 and a 1-2 power supply unit supplying the 1-2 driving voltage VDD2.
  • FIG. 2 is a circuit diagram showing a circuit included in any one pixel according to an embodiment of the present invention.
  • the pixel PX selectively applies a driving current to the first light emitting device LED1 and the second light emitting device LED2, and the first light emitting device LED1 and the second light emitting device LED2. It includes a supplying pixel circuit.
  • the pixel circuit includes a switching circuit that transmits the data voltage Vdata applied to the data line DLm, a storage circuit that stores the transmitted data voltage Vdata, and the first light-emitting element LED1 and the second light-emitting element according to the stored data voltage Vdata. It includes a driving circuit that controls the current driving LED2).
  • the switching circuit includes a data line DLm, a scan line SLn, and a switching transistor ST connected to the first node N1.
  • the storage circuit includes a first node N1 and a storage capacitor Cst connected to the first power supply line VDL.
  • the driving circuit is connected to the first node N1, the first power supply line VDL, and the second node N2, respectively, and a first driving transistor DT1 and a second driving transistor DT2 of complementary types. Includes.
  • the light emitting device includes a nano-scale ultra-small light emitting diode (LED) shown in FIG. 5.
  • the light-emitting diode LED includes at least two light-emitting diodes LED1 and LED2 connected to the second node N2 and the second power supply line VSL and biased opposite to each other.
  • the light emitting diode includes a first light emitting diode LED1 and a second light emitting diode LED2.
  • the anode of the first LED1 and the cathode of the second LED2 are connected to the second node N2, and the cathode of the first LED1 and the anode of the second LED2 are It is connected to the second power supply line VSL.
  • the first light-emitting element LED1 and the second light-emitting element LED2 may alternately emit light. have.
  • the switching transistor ST includes a first gate electrode connected to the n-th scan line SLn, and is connected between the m-th data line DLm and the first node N1.
  • One of the first source electrode and the first drain electrode of the switching transistor ST is connected to the m-th data line DLm, and the other of the first source electrode and the first drain electrode is a first node N1 Is connected to
  • the first source electrode of the switching transistor ST is connected to the m-th data line DLm, and the first drain electrode of the switching transistor ST is connected to the first node N1.
  • m is a natural number.
  • the switching transistor ST may be a P-type or N-type transistor.
  • the switching transistor ST may be a PMOS or NMOS transistor.
  • the first driving transistor DT1 includes a second gate electrode connected to the first node N1, and is connected between the first power supply line VDL and the second node N2.
  • the first driving transistor DT1 is a P-type transistor or a PMOS transistor.
  • One of the second source electrode and the second drain electrode of the first driving transistor DT1 is connected to the first power supply line VDL, and the other of the second source electrode and the second drain electrode is a second node It is connected to (N2).
  • the second source electrode of the first driving transistor DT1 is connected to the first power supply line VDL, and the second drain electrode of the first driving transistor DT1 is connected to the second node N2. do.
  • the first driving transistor DT1 is a current flowing from the first power supply line VDL to the second node N2 according to the data voltage Vdata applied to the second gate electrode (from the second source electrode to the second drain electrode). Control the magnitude of the flowing current).
  • the second driving transistor DT2 includes a third gate electrode connected to the first node N1, and is connected between the first power supply line VDL and the second node N2.
  • the second driving transistor DT2 is an N-type transistor or an NMOS transistor.
  • the first driving transistor DT1 and the second driving transistor DT2 are complementary transistors, for example, CMOS transistors.
  • One of the third source electrode and the third drain electrode of the second driving transistor DT2 is connected to the first power supply line VDL, and the other of the third source electrode and the third drain electrode is a second node ( It is connected to N2).
  • the third source electrode of the second driving transistor DT2 is connected to the first power supply line VDL, and the third drain electrode of the second driving transistor DT2 is connected to the second node N2. do.
  • the second driving transistor DT2 has a current flowing from the second node N2 to the first power supply line VDL according to the data voltage Vdata applied to the third gate electrode (from the third drain electrode to the third source electrode). Control the magnitude of the flowing current).
  • the storage capacitor Cst is connected between the first node N1 and the first power supply line VDL.
  • the storage capacitor Cst is the data voltage Vdata applied to the first node N1, that is, data applied to the second gate electrode of the first driving transistor DT1 and the third gate electrode of the second driving transistor DT2.
  • the voltage Vdata is stored for one frame or for some period of one frame.
  • FIG. 3 is a plan view of three adjacent pixels PX of FIG. 1, and FIG. 4 is a cross-sectional view taken along line II′ of FIG. 3.
  • the display device includes a substrate 301, a buffer layer 302, a first gate insulating layer 303a, a second gate insulating layer 303b, an interlayer insulating layer 304, and a planarization layer 305. ), a switching transistor ST, a first driving transistor DT1, a P-type transistor, a PMOS transistor, and a second driving transistor DT2, although not shown in FIG. 4, the second driving transistor DT2 is an N-type transistor and an NMOS transistor. Except for the transistor, the structure of the first driving transistor DT1 and the connection relationship with other devices are the same) and a dummy layer 320.
  • the switching transistor ST includes a first semiconductor layer 321, a first gate electrode GE1, a first source electrode SE1, and a first drain electrode DE1.
  • the first driving transistor DT1 includes a second semiconductor layer 322, a second gate electrode GE2, a second source electrode SE2, and a second drain electrode DE2.
  • the second driving transistor DT2 includes a third semiconductor layer (not shown), a third gate electrode (not shown), a third source electrode (not shown), and a third drain electrode (not shown).
  • the buffer layer 302 is positioned on the substrate 301.
  • the buffer layer 302 overlaps the entire surface of the substrate 301.
  • the first semiconductor layer 321, the second semiconductor layer 322, the third semiconductor layer (not shown), and the dummy layer 320 are positioned on the buffer layer 302.
  • the first gate insulating layer 303a is disposed on the first semiconductor layer 321, the second semiconductor layer 322, the third semiconductor layer (not shown), and the buffer layer 302.
  • the first gate insulating film 303a overlaps the entire surface of the substrate 301.
  • the first gate electrode GE1, the second gate electrode GE2, the third gate electrode (not shown), and the second power supply line VSL are positioned on the first gate insulating layer 303a.
  • the first gate electrode GE1 is positioned on the first gate insulating layer 303a to overlap the channel region C1 of the first semiconductor layer 321
  • the second gate electrode GE2 is a second semiconductor layer. It is positioned on the first gate insulating layer 303a so as to overlap with the channel region C2 of 322, and the third gate electrode (not shown) is formed with a channel region (not shown) of the third semiconductor layer (not shown). It is positioned on the first gate insulating layer 303a to overlap, and the second power supply line VSL is positioned on the first gate insulating layer 303a to overlap the dummy layer 320.
  • the second gate insulating layer 303b is formed on the first gate electrode GE1, the second gate electrode GE2, the third gate electrode (not shown), the second power supply line VSL, and the first gate insulating layer 303a. It is located in The second gate insulating layer 303b overlaps the entire surface of the substrate 301.
  • the first power supply line VDL is positioned on the second gate insulating layer 303b.
  • the first power supply line VDL is positioned on the second gate insulating layer 303b to overlap the second gate electrode GE2 and the third gate electrode (not shown).
  • the storage capacitor Cst is positioned between the first power supply line VDL and the second gate electrode GE2 and between the first power supply line VDL and the third gate electrode (not shown).
  • the interlayer insulating layer 304 is positioned on the first power supply line VDL and the second gate insulating layer 303b.
  • the interlayer insulating film 304 overlaps the entire surface of the substrate 301.
  • the connection electrode 340 is positioned on the interlayer insulating layer 304.
  • the first source electrode SE1 is a first source of the first semiconductor layer 321 through a first source contact hole penetrating through the interlayer insulating layer 304, the second gate insulating layer 303b, and the first gate insulating layer 303a. It is connected to the region S1.
  • the first drain electrode DE1 is a first drain of the first semiconductor layer 321 through a first drain contact hole penetrating the interlayer insulating layer 304, the second gate insulating layer 303b, and the first gate insulating layer 303a. It is connected to the area D1.
  • the first drain electrode DE1 is a second gate electrode GE2 and a third gate electrode (not shown) through each of the contact holes penetrating the interlayer insulating layer 304 and the second gate insulating layer 303b. Is connected to
  • the second source electrode SE2 is a second source of the second semiconductor layer 322 through a second source contact hole penetrating the interlayer insulating layer 304, the second gate insulating layer 303b, and the first gate insulating layer 303a. It is connected to the area S2. Although not shown, the second source electrode SE2 is connected to the first power supply line VDL through a contact hole penetrating the interlayer insulating layer 304.
  • the second drain electrode DE2 is a second drain of the second semiconductor layer 322 through a second drain contact hole penetrating the interlayer insulating layer 304, the second gate insulating layer 303b, and the first gate insulating layer 303a. It is connected to the area D2.
  • the third source electrode (not shown) is formed of the third semiconductor layer (not shown) through a third source contact hole penetrating the interlayer insulating layer 304, the second gate insulating layer 303b, and the first gate insulating layer 303a. 3 It is connected to the source area (not shown).
  • the third source electrode (not shown) is connected to the first power supply line VDL through a contact hole penetrating the interlayer insulating layer 304.
  • the third drain electrode (not shown) is formed of a third semiconductor layer (not shown) through a third drain contact hole penetrating the interlayer insulating layer 304, the second gate insulating layer 303b, and the first gate insulating layer 303a. 3 connected to the drain region (not shown).
  • connection electrode 340 is connected to the second power supply line VSL through a contact hole penetrating the interlayer insulating layer 304 and the second gate insulating layer 303b.
  • the planarization layer 305 includes a first source electrode SE1, a first drain electrode DE1, a second source electrode SE2, a second drain electrode DE2, a third source electrode (not shown), and a third drain. It is positioned on the electrode (not shown), the connection electrode 340 and the interlayer insulating layer 304.
  • the first electrode portion 351 and the second electrode portion 352 are positioned on the planarization layer 305.
  • the first electrode part 351 is connected to the second drain electrode DE2 and the third drain electrode (not shown) through a first contact hole penetrating the planarization layer 305.
  • the second electrode part 352 is connected to the connection electrode 340 through a second contact hole penetrating through the planarization layer 305.
  • the second electrode part 352 is connected to the second power supply line VSL through the connection electrode 340.
  • the light emitting device LED is positioned on the first electrode part 351, the second electrode part 352, and the planarization layer 305.
  • the anode electrode of the first light-emitting device LED1 is connected to the first electrode part 351
  • the cathode electrode of the first light-emitting device LED1 is connected to the second electrode part 352.
  • the cathode electrode of the second light-emitting element LED2 is connected to the first electrode part 351, and the anode electrode of the second light-emitting device LED2 is connected to the second electrode part 352.
  • the first pixel PX1, the second pixel PX2, and the third pixel PX3 may include a light emitting device LED that emits light of different colors.
  • the light-emitting element LED of the first pixel PX1 may be a red light-emitting element that emits red light
  • the light-emitting element LED of the second pixel PX2 is a green light-emitting element that emits green light
  • the light emitting device LED of the third pixel PX3 may be a blue light emitting device LED1 that emits blue light.
  • the first to third pixels PX1, PX2, and PX3 may include different numbers of light emitting devices LEDs. Also, the first to third pixels PX1, PX2, and PX3 may include different numbers of first light emitting devices LED1. Also, the first to third pixels PX1, PX2, and PX3 may include different numbers of second light emitting devices LED2. In addition, the ratio of the first light-emitting element LED1 and the second light-emitting element LED2 of one pixel PX1, PX2, and PX3 may be the same as or different from that of the other pixels PX.
  • the first pixel PX1 may include three first light-emitting elements LED1 and two second light-emitting elements LED2, and the second pixel PX2 is two first light-emitting elements.
  • LED1 and two second light-emitting devices may be included
  • the third pixel (PX3) may include one first light-emitting device (LED1) and two second light-emitting devices (LED2). have.
  • the first contact electrode 371 connects the first electrode part 351 and the anode ANO of the first light-emitting device LED1 to each other, and the first electrode part 351 and the cathode of the second light-emitting device LED2 Connect (CAT) to each other.
  • the second contact electrode 372 connects the second electrode part 352 and the anode ANO of the second light-emitting device LED2 to each other, and the second electrode part 352 and the cathode of the first light-emitting device LED1 Connect (CAT) to each other.
  • the light shielding film 306 is positioned on the planarization film 305.
  • the light blocking film 305 has an opening 355 defining a pixel PX region. The above-described light emitting element LED is located within this pixel PX area.
  • the spacer 307 is positioned on the light blocking layer 306.
  • the width of the spacer 307 is smaller than the width of the light shielding film 306, and the thickness of the spacer 307 is smaller than the thickness of the light shielding film 306.
  • the width of the spacer 307 and the width of the light-shielding layer 306 mean the size in the X-axis direction, and the thickness of the spacer 307 and the thickness of the light-shielding layer 306 mean the size in the Z-axis direction.
  • the protective layer 308 includes a light blocking layer 306, a light emitting device (LED), a first electrode unit 351, a second electrode unit 352, a first contact electrode 371, a second contact electrode 372, and a planarization layer. It is located on 305.
  • a light blocking layer 306 a light emitting device (LED)
  • LED light emitting device
  • the antireflection film 309 is positioned on the protective film 308 and the spacer 307.
  • the antireflection film 309 prevents reflection of light incident on the display device from the outside.
  • the first pixel PX1, the second pixel PX2, and the third pixel PX3 may include anti-reflection layers 309 of different colors.
  • the antireflection layer 309 of the first pixel PX1 may be a red antireflection layer preventing reflection of red light
  • the antireflection layer 309 of the second pixel PX2 is green to prevent reflection of green light.
  • the antireflection layer may be used, and the antireflection layer 309 of the third pixel PX1 may be a blue antireflection layer preventing reflection of blue light.
  • the encapsulation layer 310 is positioned on the antireflection film 309 and the spacer 307.
  • the encapsulation layer 310 overlaps the entire surface of the substrate 301.
  • FIG. 5 is a detailed diagram of any one light emitting diode of FIG. 3.
  • the light-emitting diode is, for example, a nano-scale ultra-small light-emitting diode, and may have a cylindrical shape as shown in FIG. 5. Although not shown, the light emitting diode (LED) may have a rectangular parallelepiped or other various shapes.
  • the light emitting diode LED may include a first electrode 411, a second electrode 412, a first semiconductor layer 431, a second semiconductor layer 432, and an active layer 450. Meanwhile, the light emitting device LED may further include an insulating layer 470 in addition to the above-described components 411, 412, 431, 432, and 450.
  • the first semiconductor layer 431 is positioned between the first electrode 411 and the active layer 450.
  • the active layer 450 is positioned between the first semiconductor layer 431 and the second semiconductor layer 432.
  • the second semiconductor layer 432 is positioned between the active layer 450 and the second electrode 412.
  • the insulating layer 470 may have a ring shape surrounding a part of the first electrode 412, a part of the second electrode 412, the first semiconductor layer 431, the active layer 450 and the second semiconductor layer 432. I can. As another example, the insulating layer 470 may have a ring shape surrounding only the active layer 450. The insulating layer 470 prevents contact between the active layer 450 and the first electrode unit 351 and between the active layer 450 and the second electrode unit 352. In addition, the insulating layer 470 may protect the outer surface including the active layer 450 from deteriorating the luminous efficiency of the light emitting device (LED).
  • LED light emitting device
  • the first electrode 411, the first semiconductor layer 431, the active layer 450, the second semiconductor layer 432, and the second electrode 412 are sequentially stacked along the length direction of the light emitting device (LED).
  • the length of the light-emitting element LED1 means the size in the X-axis direction.
  • the length L of the light emitting device LED1 may be 2 ⁇ m to 5 ⁇ m.
  • the first and second electrodes 411 and 412 may be ohmic contact electrodes. However, the first and second electrodes 411 and 412 are not limited thereto, and may be Schottky contact electrodes.
  • the first and second electrodes 411 and 412 may include a conductive metal.
  • the first and second electrodes 411 and 412 may include one or more metal materials of aluminum, titanium, indium, gold, and silver.
  • the first and second electrodes 411 and 412 may include the same material. Alternatively, the first and second electrodes 411 and 412 may include different materials.
  • the first semiconductor layer 431 may include, for example, an n-type semiconductor layer.
  • the n-type semiconductor layer is InxAlyGa1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1)
  • a semiconductor material having a composition formula of may include any one or more of materials such as InAlGaN, GaN, AlGaN, InGaN, AlN, and InN.
  • the n-type semiconductor material may be doped with a first conductive dopant (eg, Si, Ge, Sn, etc.).
  • the light emitting device (LED) of a color other than the blue light emitting device (LED) described above may include another type of III-V semiconductor material as an n-type semiconductor layer.
  • the first electrode 411 may be omitted.
  • the first semiconductor layer 431 may be connected to the first electrode part 351.
  • the side of the first semiconductor layer 431 including the n-type semiconductor layer may be referred to as a cathode, and the first electrode 411 in contact with the first semiconductor layer 431 may be referred to as a cathode electrode.
  • the second semiconductor layer 432 may include, for example, a p-type semiconductor layer.
  • the p-type semiconductor layer is InxAlyGa1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1)
  • a semiconductor material having a composition formula of may include at least one of materials such as InAlGaN, GaN, AlGaN, InGaN, AlN, and InN.
  • the p-type semiconductor material may be doped with a second conductive dopant (eg, Mg).
  • the second electrode 412 may be omitted.
  • the second semiconductor layer 432 may be connected to the second electrode part 352.
  • the side of the second semiconductor layer 432 including the p-type semiconductor layer may be referred to as an anode, and the second electrode 412 in contact with the second semiconductor layer 432 may be referred to as an anode electrode.
  • the active layer 450 may have a single or multiple quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be disposed on at least one of the upper and lower portions of the active layer 450, and the cladding layer (ie, the cladding layer including the conductive dopant) is an AlGaN layer.
  • the cladding layer ie, the cladding layer including the conductive dopant
  • the active layer 450 may be an AlGaN layer.
  • it may be an InAlGaN layer.
  • materials such as AlGaN and AlInGaN may be used as the active layer 450.
  • an electric field is applied to the above-described active layer 450, light is generated by the combination of electron-hole pairs.
  • the position of the active layer 450 may be variously changed according to the type of the light emitting device LED1.
  • An active layer of a light emitting diode (LED) having a color other than the blue light emitting diode (LED) described above may include another type of III-V semiconductor material.
  • the light emitting diode may further include at least one of a phosphor layer, an active layer, a semiconductor layer, and an electrode above and below the first and second semiconductor layers 431 and 432.
  • the anode of the first light emitting device LED1 (that is, the second semiconductor layer 432 or the second electrode 412 including a p-type semiconductor layer) connects the first electrode portion 351 and the first contact electrode 371. It is connected to the second drain electrode of the first driving transistor DT1 and the third drain electrode of the second driving transistor DT2, that is, the second node N2, and the cathode of the first light emitting device LED1 (that is, n).
  • the first semiconductor layer 431 or the first electrode 411 including the type semiconductor layer is a second power supply line through the connection electrode 340, the second electrode part 352, and the second contact electrode 372. It is connected to (VSL).
  • the anode of the second light-emitting element LED2 (that is, the second semiconductor layer 432 or the second electrode 412 including a p-type semiconductor layer) connects the first electrode part 351 and the first contact electrode 371.
  • the cathode of the first light emitting device LED1 ie, the first semiconductor layer 431 or the first electrode 411 including an n-type semiconductor layer
  • the connection electrode ( 340) a second drain electrode of the first driving transistor DT1 and a third drain electrode of the second driving transistor DT2, that is, a second node through the second electrode part 352 and the second contact electrode 372 It is connected to (N2).
  • FIG. 6 is a diagram illustrating an embodiment of a timing chart of the circuit diagram of FIG. 2.
  • 7 is a diagram showing another embodiment of a timing chart of the circuit diagram of FIG. 2.
  • 8 is a circuit diagram showing an equivalent circuit of the circuit diagram of FIG. 2 during a first period.
  • 9 is a circuit diagram showing an equivalent circuit of the circuit diagram of FIG. 2 during the second period.
  • a first period P1 in which the first light emitting element LED1 emits light and a second period P2 in which the second light emitting element LED2 emit light may be alternately repeated.
  • Each of the first period P1 and the second period P2 may correspond to at least one frame period.
  • the first period P1 and the second period P2 may correspond to 4 frame periods and 2 frame periods, respectively.
  • Each of the first period P1 and the second period P2 may correspond to a partial period of one frame.
  • the first period P1 and the second period P2 may correspond to a 2/3 frame period and a 1/3 frame period, respectively.
  • the first period P1 and the second period P2 may be the same as or different from each other.
  • the ratio of the first period P1 and the second period P2 may correspond to a ratio of the number of the first light-emitting elements LED1 and the number of the second light-emitting elements LED2. For example, if the number of first light emitting elements LED1 included in one pixel PX is n times larger than the number of second light emitting elements LED2 included in the pixel PX, the first period P1 It may be n times longer than this second period P2. For example, if the number of first light emitting devices LED1 included in all pixels PX is n times larger than the number of second light emitting devices LED2 included in all pixels PX, the first period P1 is It may be n times longer than the second period P2.
  • the first driving voltage VDD applied to the first power supply line VDL is greater than the second driving voltage VSS applied to the second power supply line VSL
  • the second period During (P2) the first driving voltage VDD applied to the first power supply line VDL is smaller than the second driving voltage VSS applied to the second power supply line VSL.
  • the first driving voltage VDD changes from a low level voltage VL to a high level voltage VH, and a second driving voltage (VSS) is changed from the high-level voltage VH to the low-level voltage VL.
  • VSS second driving voltage
  • the first driving voltage VDD is maintained at the high level voltage VH
  • the second driving voltage VSS is maintained at the low level voltage VL.
  • the first driving voltage VDD changes from the high level voltage VH to the low level voltage VL
  • the second driving voltage VSS It changes from a low-level voltage VL to a high-level voltage VH.
  • the first driving voltage VDD is maintained at a low level voltage VL
  • the second driving voltage VSS is maintained at a high level voltage VH.
  • Voltage VL is less than voltage VH.
  • the timing of entering the first period (P1) from the second period (P2) and the timing of entering the first period (P1) from the second period (P1) will be synchronized with the time when the current scan signal Scan[n] is applied. I can.
  • the second driving voltage VSS is fixed to a voltage VM of an intermediate level, and the first driving voltage VDD may be alternated with a voltage VL of a low level and a voltage VH of a high level.
  • the voltage VL of the low level is less than the voltage VM of the middle level, and the voltage VM of the middle level is less than the voltage VH of the high level.
  • the first driving voltage VDD is changed from the low level voltage VL to the high level voltage VH, and the first period P1 In the second period P2, the first driving voltage VDD is changed from the high level voltage VH to the low level voltage VL.
  • the second driving voltage VSS maintains a voltage VM of an intermediate level during the first period P1 and the second period P2.
  • the present invention is not limited thereto, and the first driving voltage VDD is fixed to a voltage VM of an intermediate level, and the second driving voltage VSS may be alternated with a voltage VL of a low level and a voltage VH of a high level.
  • a current scan signal Scan[n] applied to a corresponding scan line SLn among a plurality of scan lines SL1-SLi is applied to a gate of a switching transistor ST, and a plurality of data lines ( The data voltage Vdata applied to the corresponding data line DLm among DL1-DLj) is applied to the source of the switching transistor ST.
  • the switching transistor ST may be a P-type or N-type transistor. Hereinafter, the switching transistor ST will be described based on a P-type transistor.
  • the scan line SLn to be driven is the n-th scan line SLn, the scan signal applied to the n-th scan line SLn is Scan[n], and the scan line driven before the current scan line is n-
  • a scan signal that is the first scan line SLn-1 and applied to the n-1th scan line is referred to as Scan[n-1].
  • the switching transistor ST which is a p-type transistor, is turned on, and data applied to the data line DLm
  • the voltage Vdata is transferred to the first node N1, the gate of the first driving transistor DT1, the gate of the second driving transistor DT2, and one end of the storage capacitor through the switching transistor ST.
  • the storage capacitor Cst is charged according to the data voltage Vdata transmitted to the first node N1, and stores the data voltage Vdata charged during the first period P1. Accordingly, the first node N1 (the gate of the first driving transistor DT1 and the second driving transistor DT2) maintains the transferred data voltage Vdata during the first period P1.
  • the data voltage Vdata stored in the storage capacitor Cst is applied to the gates of the first driving transistor DT1 and the second driving transistor DT2.
  • the first driving transistor DT1 is a P-type transistor
  • the second driving transistor DT2 is an N-type transistor.
  • the voltage VCst stored in the storage capacitor Cst that is, the voltage difference Vgs1 between the gate voltage Vg1 of the first driving transistor DT1 and the source voltage Vs1, is the data voltage Vdata, which is the voltage of the first node N1 to which the gate is connected, and the source. It is the same as the difference between the first driving voltage VDD applied to the first power supply line VDL.
  • the first driving voltage VDD is the high level voltage VH.
  • Vgs1 of the first driving transistor DT1 is smaller than the threshold voltage -Vth1 (Vth1 is a positive value) of the first driving transistor DT1 which is a p-type transistor.
  • the first driving transistor DT1 may operate in a saturation region. Accordingly, the voltage Vd1 of the drain of the first driving transistor DT1 connected to the second node N2 may be smaller than the voltage greater than the voltage Vg1 of the gate by Vth1.
  • Vd1 ⁇ Vg1 + Vth1 Vdata + Vth1
  • the present invention is not limited thereto, and the first driving transistor DT1 may operate in a triode region.
  • the drain of the first driving transistor DT1 connected to the second node N2 is The voltage Vd1 has approximately the magnitude of the low-level voltage VL. More precisely, the voltage of the second node N2 is greater than the low-level voltage VL of the second power supply line VSL by the voltage drop VLED of the first light emitting element LED1 (VLED is a positive value).
  • the data voltage Vdata transmitted to the gate of the first driving transistor DT1 has a voltage level that satisfies the following range.
  • the data voltage Vdata stored in the storage capacitor Cst is also applied to the gate of the N-type second driving transistor DT2.
  • the N-type transistor refers to a terminal to which a high-level voltage is applied as a drain and a terminal to which a low-level voltage is applied as a source, so that the second driving transistor DT2 in the first period P1 is
  • a terminal connected to the first power supply line VDL is referred to as a drain
  • a terminal connected to the second node N2 is referred to as a source.
  • the second driving transistor DT2 is turned off in the first period P1. Accordingly, the difference Vgs2 between the gate voltage Vg2 and the source voltage Vs2 of the second driving transistor DT2 is smaller than the threshold voltage Vth2 (Vth2 is a positive value) of the second driving transistor DT2, which is an N-type transistor.
  • the data voltage Vdata transferred to the first node N1 is Equation 3 and It can have a range that satisfies all of Equation 4.
  • the data voltage Vdata transmitted to the first node N1 may have the following range. .
  • a driving current Id flows from the source to the drain of the first driving transistor DT1, and the amount of the driving current is the gate of the first driving transistor DT1. It is determined according to the data voltage Vdata input to.
  • the driving current flows through one or more first light emitting devices LED1 that are forward biased among light emitting diodes LEDs connected in parallel between the second node N2 and the second power supply line VSL. Accordingly, the first light-emitting element LED1 emits light by the driving current Id, and the reverse biased second light-emitting element LED2 does not emit light.
  • a high level voltage VH is supplied to the first power supply line VDL in the first period P1
  • an intermediate level voltage VM is supplied to the second power supply line VSL.
  • the operation of the pixel PX is as described above, except that the second driving voltage VSS supplied to the second power supply line VSL is replaced from VL to VM in Equations 1 to 6 above.
  • the switching transistor ST which is a p-type transistor, is turned on, and the data line The data voltage Vdata applied to (DLm) is transferred to the first node N1 through the switching transistor ST.
  • the data voltage Vdata stored in the storage capacitor Cst is applied to the gates of the first driving transistor DT1 and the second driving transistor DT2. Meanwhile, in contrast to the first period P1, in the second period P2, a low level voltage VL is applied to the first power supply line VDL, and a high level voltage VH is applied to the second power supply line VSL. do.
  • a terminal connected to the first power supply line VDL to which the low level voltage VL is applied in the second period P2 is referred to as a source
  • the high level voltage VH (more precisely, VH A terminal connected to the second node N2 to which -VLED) is applied is referred to as a drain.
  • the voltage VCst stored in the storage capacitor Cst that is, the voltage difference Vgs2 between the gate voltage Vg2 and the source voltage Vs2 of the second driving transistor DT2, is the data voltage Vdata, which is the voltage of the first node N1 to which the gate is connected, and the source. It is the same as the difference between the first driving voltage VDD applied to the connected first power supply line VDL.
  • the first driving voltage VDD is the low level voltage VL.
  • Vgs2 of the second driving transistor DT2 is greater than the threshold voltage Vth2 (Vth2 is a positive value) of the second driving transistor DT2, which is an N-type transistor.
  • the second driving transistor DT2 may operate in a saturation region. Accordingly, the voltage Vd2 of the drain of the second driving transistor DT2 connected to the second node N2 may be greater than the voltage Vth2 smaller than the voltage Vg2 of the gate.
  • Vd2> Vg2-Vth2 Vdata-Vth2
  • the present invention is not limited thereto, and the first driving transistor DT1 may operate in a triode region.
  • the drain of the second driving transistor DT2 connected to the second node N2 has approximately the magnitude of the high level voltage VH. More precisely, the voltage of the second node N2 is smaller than the high level voltage VH of the second power supply line VSL by the voltage drop VLED of the second light emitting element LED2 (VLED is a positive value).
  • the data voltage Vdata transferred to the gate of the second driving transistor DT2 has a voltage level that satisfies the following range.
  • the data voltage Vdata stored in the storage capacitor Cst is also applied to the gate of the P-type first driving transistor DT1.
  • the P-type transistor refers to a terminal to which a high-level voltage is applied as a source and a terminal to which a low-level voltage is applied as a drain. Therefore, the first driving transistor DT1 in the second period P2 is In this case, a terminal connected to the first power supply line VDL is referred to as a drain, and a terminal connected to the second node N2 is referred to as a source.
  • the first driving transistor DT1 is turned off during the second period P2. Accordingly, the difference Vgs1 between the gate voltage Vg1 and the source voltage Vs1 of the first driving transistor DT1 is greater than the threshold voltage -Vth1 (Vth1 is a positive value) of the first driving transistor DT1, which is a P-type transistor.
  • the data voltage Vdata transferred to the first node N1 is Equation 9 and It may have a range that satisfies all of Equation 10.
  • the data voltage Vdata transmitted to the first node N1 may have the following range. .
  • a driving current Id flows from the drain of the second driving transistor DT2 to the source direction, and the magnitude of the driving current is the data voltage Vdata input to the gate of the second driving transistor DT2.
  • the driving current flows through one or more second light emitting devices LED2 that are forward biased among light emitting diodes LEDs connected in parallel between the second node N2 and the second power supply line VSL. Accordingly, the second light emitting element LED2 emits light by the driving current Id, and the reverse biased first light emitting element LED1 does not emit light.
  • the low level voltage VL is supplied to the first power supply line VDL during the second period P2 and the intermediate level voltage VM is supplied to the second power supply line VSL.
  • the operation of the pixel PX is as described above, except that the second driving voltage VSS supplied to the second power supply line VSL is replaced from VH to VM in Equations 7 to 12 above.
  • FIG. 10 is a circuit diagram showing a circuit further including a light emitting diode initialization circuit according to an embodiment of the present invention.
  • the pixel circuit according to FIG. 10 further includes a light emitting device initialization circuit connected to the second node N2. Since the configuration except for the initialization circuit is the same as the circuit of the pixel described with reference to FIG. 2, detailed description thereof will be omitted.
  • the light emitting device initialization circuit includes an initialization power line IL1, a scan line SLn, and an initialization transistor IT1 connected to the second node N2.
  • the initialization transistor IT1 includes a gate electrode connected to the n-th scan line SLn, and is connected between the initialization power line IL1 and the second node N2.
  • One of the source electrode and the drain electrode of the initialization transistor IT1 is connected to the initialization power line IL1, and the other of the source electrode and the drain electrode is connected to the second node N2.
  • the first source electrode of the initialization transistor IT1 is connected to the initialization power line IL1, and the drain electrode of the initialization transistor IT1 is connected to the second node N2.
  • the initialization transistor IT1 may be a P-type or N-type transistor.
  • the power supply may apply the initialization voltage VI1 to the initialization power line IL1.
  • the initialization voltage VI1 may be the same as the second driving voltage VSS applied to the second power supply line VSL.
  • the initialization voltage VI1 may be different from the second driving voltage VSS applied to the second power supply line VSL.
  • the anode ANO of the first light-emitting device LED1 and the cathode CAT of the second light-emitting device LED2 are connected to the second node N2, and the cathode of the first light-emitting device LED1 (CAT) and the anode ANO of the second light emitting element LED2 are connected to the second power supply line VSL.
  • the first light-emitting element LED1 is forward biased to emit light
  • the second light-emitting element LED2 is reverse-biased, so that electric charges may be accumulated across the diode like a capacitor.
  • the second light-emitting element LED2 is forward biased to emit light
  • the first light-emitting element LED1 is reverse-biased so that electric charges may be accumulated across the diode like a capacitor.
  • the second light-emitting element LED2 is forward biased to emit light, and the first light-emitting element LED1 is reverse biased to accumulate electric charge across the diode like a capacitor.
  • the initialization transistor IT1 when a low-level current scan signal scan[n] is applied to the gate of the initialization transistor IT1, the initialization transistor IT1 is turned on, and the initialization voltage applied to the initialization power supply line IL1 is applied to the initialization transistor IT1. ) Is transmitted to the second node N2. Accordingly, the electric charge accumulated in the first light-emitting element LED1 is discharged through the initialization transistor IT1.
  • the initialization voltage applied to the initialization power line IL1 may be equal to or higher than the second driving voltage VSS applied to the second power supply line VSL. For example, the initialization voltage is higher than VL.
  • the initialization transistor IT1 When the scan signal scan[n] is changed back to the high level, the initialization transistor IT1 is turned off for the remaining first period P1, and the first light emitting element LED1 is driven by the first driving transistor DT1. It emits light by the current Id. In addition, during the remaining first period P1, the second light-emitting element LED2 is reverse biased and charges are accumulated at both ends thereof.
  • the initialization transistor IT1 is turned on, and the initialization voltage applied to the initialization power line IL1 is transmitted to the second node N2 through the initialization transistor IT1. Accordingly, with the start of the second period P2, the charges accumulated in the second light-emitting element LED2 are discharged through the initialization transistor IT1.
  • the initialization voltage applied to the initialization power line IL1 may be equal to or lower than the second driving voltage VSS applied to the second power supply line VSL. For example, the initialization voltage is lower than VH.
  • the initialization transistor IT1 When the scan signal scan[n] is changed back to the high level, the initialization transistor IT1 is turned off for the remaining second period P2, and the second light-emitting element LED2 is driven by the second driving transistor DT2. It emits light by the current Id. In addition, during the remaining second period P2, the first light emitting element LED1 is reverse biased and charges are accumulated at both ends thereof.
  • both the initialization transistor IT1 and the switching transistor ST are turned on by the same current scan signal scan[n], but are not limited thereto.
  • the initialization transistor IT1 may be turned on before the switching transistor ST is turned on, and may be turned off at the same time as or before the switching transistor ST is turned on.
  • the gate of the initialization transistor IT1 may be connected to the scan line SLn-1 to apply the previous scan signal scan[n-1].
  • FIG. 11 is a circuit diagram showing a circuit further including a light emitting diode initialization circuit according to another embodiment of the present invention.
  • the pixel PX circuit according to FIG. 11 is the same as the configuration of the pixel PX described with reference to FIG. 10 except that the initialization transistor IT1 is connected to the second power supply line VSL.
  • the light emitting diode initialization circuit includes a second power supply line VSL, a scan line SLn, and an initialization transistor IT1 connected to the second node N2.
  • the initialization transistor IT1 includes a gate electrode connected to the n-th scan line SLn, and is connected between the second power supply line VSL and the second node N2.
  • One of the source electrode and the drain electrode of the initialization transistor IT1 is connected to the second power supply line VSL, and the other of the source electrode and the drain electrode is connected to the second node N2.
  • the source electrode of the initialization transistor IT1 is connected to the second power supply line VSL, and the drain electrode of the initialization transistor IT1 is connected to the second node N2.
  • the second driving voltage VSS applied to the second power supply line VSL is the initialization transistor. It is transmitted to the second node N2 through IT1. Accordingly, the same voltage is applied to both ends of the first light-emitting device LED1 to discharge charges accumulated in the first light-emitting device LED1 during the second period P2.
  • the initialization transistor IT1 when the initialization transistor IT1 is turned on according to the current scan signal scan[n] with the start of the second period P2, the same voltage is applied to both ends of the second light-emitting element LED2, so that the first period P1 ), the charges accumulated in the second light-emitting element LED2 are discharged.
  • FIG. 12 is a circuit diagram showing a circuit included in one pixel according to another exemplary embodiment of the present invention.
  • the pixel circuit is a switching circuit that transmits the data voltage Vdata applied to the data line DLm, a storage circuit that stores the transmitted data voltage Vdata, and a drive that controls the current driving the light emitting device (LED) according to the stored data voltage Vdata. Circuit.
  • the switching circuit includes a data line DLm, a scan line SLn, and a switching transistor ST connected to the first node N1.
  • the storage circuit includes a first storage capacitor Cst1 connected to the first node N1 and the 1-1 power supply line VDL1, and a first storage capacitor Cst1 connected to the first node N1 and the 1-2 power supply line VDL2. 2 It includes a storage capacitor (Cst2).
  • the driving circuit supplies a first node N1, a 1-1 power supply line VDL1, a first driving transistor DT1 and a first node N1 connected to the second node N2, and the 1-2 power
  • the line VDL2 includes a second driving transistor DT2 connected to the second node N2.
  • the first driving transistor DT1 and the second driving transistor DT2 are of a complementary type to each other.
  • the light emitting device includes a nano-scale micro light emitting diode (LED).
  • the light emitting diode LED includes at least two light emitting diodes LEDs connected to the second node N2 and the second power supply line VSL, respectively, and biased opposite to each other.
  • the light emitting diode LED includes a first light emitting device LED1 and a second light emitting device LED2.
  • the anode of the first light-emitting device LED1 and the cathode of the second light-emitting device LED2 are connected to the second node N2, and the cathode of the first light-emitting device LED1 and the anode of the second light-emitting device LED2 are It is connected to the 1-2th power supply line VDL2.
  • the power supply unit applies a first power supply unit that supplies a first driving voltage VDD1 to the 1-1 power supply line VDL1, and a first-second driving voltage VDD2 to the 1-2’s power supply line VDL2. It may include a first 1-2 power supply unit to supply, and a third power supply unit supplying the second driving voltage (VSS) to the second power supply line (VSL).
  • VSS second driving voltage
  • the elements LED2 may alternately emit light.
  • the switching transistor ST includes a first gate electrode connected to the n-th scan line SLn, and is connected between the m-th data line DLm and the first node N1.
  • One of the first source electrode and the first drain electrode of the switching transistor ST is connected to the m-th data line DLm, and the other of the first source electrode and the first drain electrode is a first node N1 Is connected to
  • the first source electrode of the switching transistor ST is connected to the m-th data line DLm, and the first drain electrode of the switching transistor ST is connected to the first node N1.
  • the switching transistor ST may be a P-type or N-type transistor.
  • the switching transistor ST may be a PMOS or NMOS transistor.
  • the first driving transistor DT1 includes a second gate electrode connected to the first node N1 and is connected between the 1-1 power supply line VDL1 and the second node N2.
  • the first driving transistor DT1 is a P-type transistor or a PMOS transistor. Any one of the second source electrode and the second drain electrode of the first driving transistor DT1 is connected to the 1-1 power supply line VDL1, and the other of the second source electrode and the second drain electrode is It is connected to the 2 node (N2).
  • the second source electrode of the first driving transistor DT1 is connected to the 1-1 power supply line VDL1, and the second drain electrode of the first driving transistor DT1 is the second node N2. Is connected to The first driving transistor DT1 is a current flowing from the first power supply line to the second node N2 according to the data voltage Vdata applied to the second gate electrode (a current flowing from the second source electrode to the second drain electrode) Control the size of
  • the second driving transistor DT2 includes a third gate electrode connected to the first node N1, and is connected between the 1-2th power supply line VDL2 and the second node N2.
  • the second driving transistor DT2 is an N-type transistor or an NMOS transistor.
  • the first driving transistor DT1 and the second driving transistor DT2 are complementary transistors, for example, CMOS transistors. Any one of the third source electrode and the third drain electrode of the second driving transistor DT2 is connected to the 1-2 power supply line VDL2, and the other of the third source electrode and the third drain electrode is a second It is connected to node N2.
  • the third source electrode of the second driving transistor DT2 is connected to the 1-2th power supply line VDL2, and the third drain electrode of the second driving transistor DT2 is the second node N2.
  • Is connected to The second driving transistor DT2 is a current flowing from the second node N2 to the second power supply line according to the data voltage Vdata applied to the third gate electrode (a current flowing from the third drain electrode to the third source electrode) Control the size of
  • the first storage capacitor Cst1 is connected between the first node N1 and the 1-1 power supply line VDL1.
  • the second storage capacitor Cst2 is connected between the first node N1 and the 1-2 power supply line VDL2.
  • the first storage capacitor Cst1 and the second storage capacitor Cst2 store the data voltage Vdata applied to the first node N1 for one frame or a partial period of one frame.
  • FIG. 13 is a diagram illustrating an embodiment of a timing chart of the circuit diagram of FIG. 12.
  • Fig. 14 is a circuit diagram showing an equivalent circuit of the circuit diagram of Fig. 12 during a first period.
  • Fig. 15 is a circuit diagram showing an equivalent circuit of the circuit diagram of Fig. 12 during a second period.
  • the first period P1 and the second light emitting element LED2 emit light.
  • the first period P1 and the second period P2 may be alternately repeated.
  • the second driving voltage VSS applied to the line VSL may have the same value during the first period P1 and the second period P2.
  • the 1-1 first driving voltage VDD1 is higher than the second driving voltage VSS
  • the 1-2th driving voltage VDD2 is lower than the second driving voltage VSS.
  • the 1-1 driving voltage VDD1 is the high level voltage VH
  • the 1-2 driving voltage VDD2 is the low level voltage VL
  • the second driving voltage VSS is the intermediate level voltage. It is a VM.
  • a current scan signal Scan[n] applied to a corresponding scan line SLn among a plurality of scan lines SL1-SLi is applied to the gate of the switching transistor ST, and a plurality of data lines
  • the data voltage Vdata applied to the corresponding data line DLm among DL1-DLj is applied to the source of the switching transistor ST.
  • the switching transistor ST may be a p-type or n-type transistor. Hereinafter, the switching transistor ST will be described based on a p-type transistor.
  • the switching transistor ST which is a p-type transistor, is turned on, and data applied to the data line DLm Voltage Vdata is the first node N1 through the switching transistor ST, the gate of the first driving transistor DT1, the gate of the second driving transistor DT2, one end of the first storage capacitor Cst1, and the second storage. It is transferred to one end of the capacitor Cst2.
  • the first storage capacitor Cst1 and the second storage capacitor Cst2 are charged according to the data voltage Vdata transmitted to the first node N1, and store the data voltage Vdata during the first period P1. Accordingly, the first node N1 maintains the transferred data voltage Vdata during the first period P1.
  • the data voltage Vdata stored in the storage capacitor Cst is applied to the gates of the first driving transistor DT1 and the second driving transistor DT2.
  • the first driving transistor DT1 is a P-type transistor
  • the second driving transistor DT2 is an N-type transistor.
  • the voltage VCst stored in the first storage capacitor Cst1 that is, the voltage difference Vgs1 between the gate voltage Vg1 of the first driving transistor DT1 and the source voltage Vs1, is the data voltage Vdata and the source voltage of the first node N1 connected to the gate. It is equal to the difference between the 1-1 first driving voltage VDD1 applied to the 1-1 power supply line VDL1 to which is connected.
  • the first driving transistor DT1 is turned on and the second driving transistor DT2 is turned off.
  • Vgs1 of the first driving transistor DT1 is smaller than the threshold voltage -Vth1 (Vth1 is a positive value) of the first driving transistor DT1 which is a p-type transistor.
  • the difference Vgs2 between the gate voltage Vg2 and the source voltage Vs2 of the second driving transistor DT2 is the threshold voltage Vth2 (Vth2 is positive) of the second driving transistor DT2, which is an N-type transistor. Is less than).
  • the data voltage Vdata transmitted to the first node N1 is determined by Equations 13 and 14. All can have a range that satisfies.
  • a driving current Id flows from the source to the drain of the first driving transistor DT1, and the magnitude of the driving current Id is determined according to the voltage stored in the first storage capacitor Cst1.
  • the driving current Id flows through one or a plurality of first light emitting devices LED1 that are forward biased among light emitting diodes LEDs connected in parallel between the second node N2 and the second power supply line VSL. Accordingly, the first light emitting element LED1 emits light by the driving current, and the reverse biased second light emitting element LED2 does not emit light.
  • the first driving transistor DT1 is turned off, and the second driving transistor DT2 is turned on.
  • Vgs2 of the second driving transistor DT2 is higher than the threshold voltage Vth2 (Vth2 is a positive value) of the second driving transistor DT2, which is an N-type transistor.
  • the difference Vgs1 between the gate voltage Vg1 and the source voltage Vs1 of the first driving transistor DT1 is the threshold voltage -Vth1 (Vth1) of the first driving transistor DT1, which is a P-type transistor. Positive value).
  • the data voltage Vdata transferred to the first node N1 is Equations 15 and 16. All can have a range that satisfies.
  • the driving current Id flows from the drain of the second driving transistor DT2 to the source direction, and the magnitude of the driving current Id is determined according to the voltage stored in the second storage capacitor Cst2.
  • the driving current flows through one or more second light emitting devices LED2 that are forward biased among light emitting diodes LEDs connected in parallel between the second node N2 and the second power supply line VSL. Accordingly, the second light emitting element LED2 emits light by the driving current, and the reverse biased first light emitting element LED1 does not emit light.
  • the data voltage Vdata transmitted to the first node N1 may have the following range.
  • 16 is a diagram illustrating an embodiment of a timing chart of the circuit diagram of FIG. 12.
  • the first period P1 and the second light emitting element LED2 emit light.
  • the first period P1 and the second period P2 may be alternately repeated.
  • the 1-1 first driving voltage VDD1 applied to the 1-1 power supply line VDL1 is maintained at a high level voltage VH in the first period P1, and is floating in the second period P2. do. That is, the 1-1 power supply line VDL1 may be disconnected from the power supply unit 123 during the second period P2.
  • the 1-2th driving voltage VDD2 applied to the 1-2th power supply line VDL2 is maintained at a low level voltage VL during the first period P2 and floating during the first period P1. do. That is, the 1-2th power supply line VDL2 may be disconnected from the power supply unit 123 during the first period P1.
  • the second driving voltage VSS applied to the second power supply line VSL may maintain an intermediate voltage VM during the first period P1 and the second period P2.
  • 17 is a diagram showing another embodiment of a timing chart of the circuit diagram of FIG. 12.
  • the first period P1 and the second light emitting element LED2 emit light.
  • the first period P1 and the second period P2 may be alternately repeated.
  • the 1-1 first driving voltage VDD1 applied to the 1-1 power supply line VDL1 is maintained at the high level voltage VH during the first period P1.
  • the 1-1 power supply line VDL1 is 2 A voltage VL having the same magnitude as the 1-2th driving voltage VDD2 applied to the power supply line VDL2, that is, a low level, may be applied.
  • the 1-1 first driving voltage VDD1 applied to the 1-1 power supply line VDL1 may be maintained at the high level voltage VH.
  • the 1-2th driving voltage VDD2 applied to the 1-2th power supply line VDL2 is maintained at the low level voltage VL during the second period P2.
  • the 1-2 power supply line VDL2 is the 1-th power supply line VDL2.
  • a voltage VH having the same magnitude as the first-first driving voltage VDD1 applied to the first power supply line VDL1, that is, a high level, may be applied.
  • the 1-2th driving voltage VDD2 applied to the 1-2th power supply line VDL2 may be maintained at a low level voltage VL.
  • the charges charged in the second storage capacitor Cst2 are discharged, so that the second storage capacitor Cst2 may be initialized.
  • FIGS. 18 and 19 are circuit diagrams illustrating a circuit further including a light emitting diode initialization circuit according to embodiments of the present invention.
  • the light emitting diode initialization circuit of FIG. 18 includes an initialization power line IL1, a scan line SLn, and an initialization transistor IT1 connected to the second node N2 shown in FIG. 10.
  • the light emitting diode initialization circuit of FIG. 19 includes a second power supply line VSS, a scan line SLn, and an initialization transistor IT1 connected to the second node N2.
  • the connection and operation of the light emitting diode initialization circuits of FIGS. 18 and 19 are the same as those described with reference to FIGS. 10 and 11, and thus detailed descriptions are omitted.
  • 20 is a circuit diagram illustrating a circuit further including a storage capacitor initialization circuit according to embodiments of the present invention.
  • 21 is a diagram illustrating an embodiment of a timing chart of the circuit diagram of FIG. 20.
  • the pixel PX circuit according to FIG. 20 includes a capacitor initialization circuit connected to the first node N1. Since the configuration except for the capacitor initialization circuit is the same as the configuration of the pixel PX described with reference to FIG. 12, a detailed description thereof will be omitted.
  • the capacitor initialization circuit includes an initialization power line IL2, a previous (n-1) scan line SLn-1, and an initialization transistor IT2 connected to the first node N1.
  • the initialization transistor IT2 includes a gate electrode connected to the n-1th scan line SLn-1, and is connected between the initialization power line IL2 and the first node N1.
  • One of the source electrode and the drain electrode of the initialization transistor IT2 is connected to the initialization power line IL2, and the other of the source electrode and the drain electrode is connected to the first node N1.
  • the first source electrode of the initialization transistor IT2 is connected to the initialization power line IL2, and the drain electrode of the initialization transistor IT1 is connected to the first node N1.
  • the initialization transistor IT2 may be a P-type or N-type transistor.
  • the power supply may apply the initialization voltage VI2 to the initialization power line IL2.
  • the first storage capacitor Cst1 is connected between the 1-1 power supply line VDL1 and the first node N1, and the second storage capacitor Cst2 is the 1-2 power supply line. It is connected between the (VDL2) and the first node (N1).
  • the initialization transistor IT2 is turned on and the initialization power supply line IL2
  • the initialization voltage VI2 applied to is transferred to the first node N1 through the initialization transistor IT2.
  • the initialization voltage VI2 delivered by the previous scan signal scan[n-1] is the 1-1 drive applied to the 1-1 power supply line VDL1 during the first period P1. It may be approximately the same as the high level voltage VH, which is the voltage VDD1. Accordingly, the charge stored in the first storage capacitor Cst1 immediately before the entry of the first period P1 is discharged through the initialization transistor IT2 so that the first storage capacitor Cst1 may be initialized.
  • the initialization transistor IT2 is turned off at the start of the second period P2, and at the same time, the switching transistor ST.
  • the switching transistor ST When the low-level current scan signal scan[n] is applied to the gate of, the switching transistor ST is turned on and the data voltage Vdata is transferred to the storage capacitor Cst.
  • the initialization transistor IT2 is turned on and the initialization power supply line IL2
  • the initialization voltage VI2 applied to is transferred to the first node N1 through the initialization transistor IT2.
  • the initialization voltage VI2 delivered by the previous scan signal scan[n-1] is the 1-2th driving applied to the 1-2th power supply line VDL2 during the second period P2. It may be approximately equal to the low-level voltage VL, which is the voltage VDD2. Accordingly, the charge stored in the second storage capacitor Cst2 immediately before the entry of the second period P2 is discharged through the initialization transistor IT2, so that the second storage capacitor Cst2 may be initialized.
  • the initialization transistor IT2 is turned off at the start of the second period P2, and at the same time, the switching transistor ST.
  • the switching transistor ST When the low-level current scan signal scan[n] is applied to the gate of, the switching transistor ST is turned on and the data voltage Vdata is transferred to the storage capacitor Cst.

Abstract

본 발명은 화소에 관한 것으로, 화소는 스위칭 트랜지스터, 스토리지 커패시터, P형 제1 구동 트랜지스터, N형 제2 구동 트랜지스터, 제1 발광 소자 및 제2 발광 소자를 포함하고, 제1 발광 소자의 애노드 및 제2 발광 소자의 캐소드는 제2 노드에 연결되고, 제1 발광 소자의 캐소드 및 제2 발광 소자의 애노드는 제2 전원 공급 라인에 연결되고, 제1 및 제2 구동 트랜지스터의 게이트는 제1 노드에 연결되고, 소스는 제1 전원 공급 라인에 연결되고, 드레인은 제2 노드에 연결된다.

Description

화소 및 화소의 구동 방법
본 발명은 화소 및 화소의 구동 방법에 관한 것으로, 특히 효율을 향상시킬 수 있는 표시 장치에 관한 것이다.
발광 소자(LED; light emitting diode)는 광 변환 효율이 높고 에너지 소비량이 매우 적으며, 수명이 반영구적이고 환경 친화적이다. 이에 따라, 발광 소자는 신호등, 핸드폰, 자동차 전조등, 옥외 전광판, 백라이트, 및 실내외 조명 등 많은 분야에서 활용되고 있다.
최근 발광 소자로서 나노 단위의 초소형 발광 소자를 활용한 표시 장치에 대한 연구가 진행되고 있다.
나노 발광 소자는 일반적으로 잉크 프린팅(ink printing) 방법을 통해 기판에 증착되는 바, 이와 같은 방법으로는 각 화소의 나노 발광 소자가 동일한 방향으로 바이어스되도록 증착되기 어렵다. 이에 따라, 화소의 직류 구동에 의해서는 역방향으로 바이어스되는 나노 발광 소자가 발광하지 못해 발광 효율이 저하되는 문제점이 발생된다.
본 발명은 발광 효율을 향상시킬 수 있는 화소 및 그 구동 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 화소는, 제 1 노드에 데이터 전압을 전달하는 스위칭 트랜지스터; 제 1 전원 공급 라인과 제 1 노드 사이에 연결되고, 상기 데이터 전압을 저장하는 스토리지 커패시터; 상기 제 1 전원 공급 라인, 상기 제 1 노드 및 제 2 노드에 연결된 제1 구동 트랜지스터; 상기 제 1 전원 공급 라인, 상기 제 1 노드 및 상기 제 2 노드에 연결된 제2 구동 트랜지스터; 상기 제 2 노드와 제 2 전원 공급 라인 사이에 연결된 제 1 발광 소자; 및 상기 제 2 노드와 상기 제 2 전원 공급 라인 사이에 연결된 제 2 발광 소자;를 포함하고, 상기 제 1 발광 소자의 애노드 및 상기 제 2 발광 소자의 캐소드는 상기 제 2 노드에 연결되고, 상기 제 1 발광 소자의 캐소드 및 상기 제 2 발광 다이오드의 애노드는 상기 제 2 전원 공급 라인에 연결되고, 상기 제 1 구동 트랜지스터는 P형 트랜지스터이고, 상기 제 2 구동 트랜지스터는 N형 트랜지스터이고, 상기 제1 및 제2 구동 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 상기 제1 및 제2 구동 트랜지스터의 소스는 상기 제1 전원 공급 라인에 연결되고, 상기 제1 및 제2 구동 트랜지스터의 드레인은 상기 제2 노드에 연결된다.
본 발명의 일 실시예에 따르면, 상기 스위칭 트랜지스터의 게이트는, 스캔 신호가 인가되는 스캔 라인(SLn)에 연결되고, 상기 스위칭 트랜지스터의 소스 및 드레인 중 어느 하나는, 상기 데이터 전압이 인가되는 데이터 라인에 연결되고, 상기 스위칭 트랜지스터의 소스 및 드레인 중 다른 하나는, 상기 제 1 노드에 연결된다.
본 발명의 일 실시예에 따르면, 상기 제1 발광 소자 및 상기 제2 발광 소자는 각각 적어도 하나의 나노 크기의 발광 다이오드를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 구동 트랜지스터는 PMOS이고, 제2 구동 트랜지스터는 NMOS이다.
본 발명의 일 실시예에 따르면, 제1 기간에 상기 제1 전원 공급 라인에 인가되는 제 1 구동 전압은 상기 제2 전원 공급 라인에 인가되는 제 2 구동 전압 보다 높고, 제1 기간에 상기 제1 전원 공급 라인에 인가되는 제 1 구동 전압은 상기 제2 전원 공급 라인에 인가되는 제 2 구동 전압 보다 낮다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 기간은 교호적으로 반복된다.
본 발명의 일 실시예에 따르면, 상기 제1 기간에, 상기 제1 구동 트랜지스터는 ON 되고, 상기 제2 구동 트랜지스터는 OFF 되고, 상기 제2 기간에, 상기 제1 구동 트랜지스터는 OFF 되고, 상기 제2 구동 트랜지스터는 ON 된다.
본 발명의 일 실시예에 따르면, 상기 제1 기간 및 상기 제2 기간 동안에 상기 제1 전원 공급 라인에 인가되는 상기 제1 구동 전압 및 상기 제2 전원 공급 라인에 인가되는 상기 제2 구동 전압 중 어느 하나는 동일한 값을 유지한다.
본 발명의 일 실시예에 따르면, 상기 제1 기간 및 상기 제2 기간은 각각 한 프레임의 일부에 대응한다.
본 발명의 일 실시예에 따르면, 상기 제1 기간 및 상기 제2 기간은 각각 적어도 한 프레임에 대응하는 기간에 대응한다.
본 발명의 일 실시예에 따르면, 상기 제1 기간에 대한 상기 제2 기간의 비는 상기 제1 발광 다이오드의 발광 다이오드의 개수에 대한 상기 제2 발광 다이오드의 발광 다이오드의 개수의 비와 실질적으로 동일하다.
본 발명의 일 실시예에 따르면, 상기 제2 노드에 연결된 초기화 트랜지스터를 더 포함하고, 상기 초기화 트랜지스터의 게이트는 스캔 신호가 인가되는 스캔 라인(SLn)에 연결되고, 상기 초기화 트랜지스터의 소스 및 드레인 중 어느 하나는 상기 제 2 노드에 연결되고, 상기 초기화 트랜지스터의 소스 및 드레인 중 다른 하나는 초기화 전원 라인에 연결된다.
본 발명의 일 실시예에 따르면, 상기 제2 노드에 연결된 초기화 트랜지스터를 더 포함하고, 상기 초기화 트랜지스터의 게이트는 스캔 신호가 인가되는 스캔 라인(SLn)에 연결되고, 상기 초기화 트랜지스터의 소스 및 드레인 중 어느 하나는 상기 제 2 노드에 연결되고, 상기 초기화 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제2 전원 공급 라인에 연결된다.
본 발명의 일 실시예에 따른 화소는, 제 1 노드에 데이터 전압을 전달하는 스위칭 트랜지스터; 제 1-1 전원 공급 라인과 제 1 노드 사이에 연결되고, 상기 데이터 전압을 저장하는 제 1 스토리지 커패시터; 제 1-2 전원 공급 라인과 제 1 노드 사이에 연결되고, 상기 데이터 전압을 저장하는 제 2 스토리지 커패시터; 상기 제 1-1 전원 공급 라인, 상기 제 1 노드 및 제 2 노드에 연결된 제1 구동 트랜지스터; 상기 제 1-2 전원 공급 라인, 상기 제 1 노드 및 상기 제 2 노드에 연결된 제2 구동 트랜지스터; 상기 제 2 노드와 제 2 전원 공급 라인 사이에 연결된 제 1 발광 소자; 및 상기 제 2 노드와 상기 제 2 전원 공급 라인 사이에 연결된 제 2 발광 소자;를 포함하고, 상기 제 1 발광 소자의 애노드 및 상기 제 2 발광 소자의 캐소드는 상기 제 2 노드에 연결되고, 상기 제 1 발광 소자의 캐소드 및 상기 제 2 발광 소자의 애노드는 상기 제 2 전원 공급 라인에 연결되고, 상기 제 1 구동 트랜지스터는 P형 트랜지스터이고, 상기 제 2 구동 트랜지스터는 N형 트랜지스터이고, 상기 제1 및 제2 구동 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 상기 제1 구동 트랜지스터의 소스는 상기 제1-1 전원 공급 라인에 연결되고, 상기 제2 구동 트랜지스터의 소스는 상기 제1-2 전원 공급 라인에 연결되고, 상기 제1 및 제2 구동 트랜지스터의 드레인은 상기 제2 노드에 연결된다.
본 발명의 일 실시예에 따르면, 상기 스위칭 트랜지스터의 게이트는, 스캔 신호가 인가되는 스캔 라인(SLn)에 연결되고, 상기 스위칭 트랜지스터의 소스 및 드레인 중 어느 하나는, 상기 데이터 전압이 인가되는 데이터 라인에 연결되고, 상기 스위칭 트랜지스터의 소스 및 드레인 중 다른 하나는, 상기 제 1 노드에 연결된다.
본 발명의 일 실시예에 따르면, 상기 제1 발광 소자 및 상기 제2 발광 소자는 각각 적어도 하나의 나노 크기의 발광 다이오드를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 구동 트랜지스터는 PMOS이고, 제2 구동 트랜지스터는 NMOS이다.
본 발명의 일 실시예에 따르면, 제1 기간에, 상기 제1 구동 트랜지스터는 ON 또는 OFF 되고, 상기 제2 구동 트랜지스터는 OFF 되고, 제2 기간에, 상기 제1 구동 트랜지스터는 OFF 되고, 상기 제2 구동 트랜지스터는 ON 또는 OFF 되고, 상기 제1 및 제2 기간은 교호적으로 반복된다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제 2 기간에 상기 제1-1 전원 공급 라인에 인가되는 제 1-1 구동 전압은 상기 제2 전원 공급 라인에 인가되는 제 2 구동 전압 보다 높고, 상기 제1 및 상기 제 2 기간에 상기 제1-2 전원 공급 라인에 인가되는 제 1-2 구동 전압은 상기 제2 전원 공급 라인에 인가되는 제 2 구동 전압 보다 낮다.
본 발명의 일 실시예에 따르면, 상기 제1 기간에 상기 데이터 전압은 상기 제 1-2 구동 전압에 상기 제2 구동 트랜지스터의 문턱 전압을 더한 값보다 낮고, 상기 제2 기간에 상기 데이터 전압은 상기 제 1-1 구동 전압에 상기 제2 구동 트랜지스터의 문턱 전압을 뺀 값보다 높다.
본 발명의 일 실시예에 따르면, 상기 제1 기간 및 상기 제2 기간은 각각 한 프레임의 일부에 대응한다.
본 발명의 일 실시예에 따르면, 상기 제1 기간 및 상기 제2 기간은 각각 적어도 한 프레임에 대응하는 기간에 대응한다.
본 발명의 일 실시예에 따르면, 상기 제1 기간에 대한 상기 제2 기간의 비는 상기 제1 발광 다이오드의 발광 다이오드의 개수에 대한 상기 제2 발광 다이오드의 발광 다이오드의 개수의 비와 실질적으로 동일하다.
본 발명의 일 실시예에 따르면, 상기 제1 기간에 상기 제1-1 전원 공급 라인에 인가되는 제 1-1 구동 전압은 상기 제2 전원 공급 라인에 인가되는 제 2 구동 전압 보다 높고, 상기 제2 기간에 상기 제1-1 전원 공급 라인은 플로팅되고, 상기 제 2 기간에 상기 제1-2 전원 공급 라인에 인가되는 제 1-2 구동 전압은 상기 제2 전원 공급 라인에 인가되는 제 2 구동 전압 보다 낮고, 상기 제1 기간에 상기 제1-2 전원 공급 라인은 플로팅된다.
본 발명의 일 실시예에 따르면, 상기 제1 기간에 상기 제1-1 전원 공급 라인에 인가되는 제 1-1 구동 전압은 상기 제2 전원 공급 라인에 인가되는 제 2 구동 전압 보다 높고, 상기 제 2 기간에 상기 제1-2 전원 공급 라인에 인가되는 제 1-2 구동 전압은 상기 제2 전원 공급 라인에 인가되는 제 2 구동 전압 보다 낮고, 상기 제2 기간의 적어도 일부에 상기 제1-1 전원 공급 라인은 상기 제 2 기간에 상기 제1-2 전원 공급 라인에 인가되는 제 1-2 구동 전압과 실질적으로 동일하고, 상기 제1 기간의 적어도 일부에 상기 제1-2 전원 공급 라인은 상기 제 1 기간에 상기 제1-1 전원 공급 라인에 인가되는 제 1-1 구동 전압과 실질적으로 동일하다.
본 발명의 일 실시예에 따르면, 상기 제2 노드에 연결된 초기화 트랜지스터를 더 포함하고,
상기 초기화 트랜지스터의 게이트는 스캔 신호가 인가되는 스캔 라인(SLn)에 연결되고, 상기 초기화 트랜지스터의 소스 및 드레인 중 어느 하나는 상기 제 2 노드에 연결되고, 상기 초기화 트랜지스터의 소스 및 드레인 중 다른 하나는 초기화 전원 라인에 연결된다.
본 발명의 일 실시예에 따르면, 상기 제2 노드에 연결된 초기화 트랜지스터를 더 포함하고, 상기 초기화 트랜지스터의 게이트는 스캔 신호가 인가되는 스캔 라인(SLn)에 연결되고, 상기 초기화 트랜지스터의 소스 및 드레인 중 어느 하나는 상기 제 2 노드에 연결되고, 상기 초기화 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제2 전원 공급 라인에 연결된다.
본 발명의 일 실시예에 따르면, 상기 제1 노드에 연결된 초기화 트랜지스터를 더 포함하고, 상기 초기화 트랜지스터의 게이트는 이전 스캔 신호 Scan[n-1]가 인가되는 스캔 라인(SLn-1)에 연결되고, 상기 초기화 트랜지스터의 소스 및 드레인 중 어느 하나는 상기 제 1 노드에 연결되고, 상기 초기화 트랜지스터의 소스 및 드레인 중 다른 하나는 초기화 전원 라인에 연결된다.
본 발명의 일 실시예에 따르면, 상기 제1 노드에 연결된 초기화 트랜지스터를 더 포함하고, 상기 초기화 트랜지스터의 게이트는 이전 스캔 신호 Scan[n-1]가 인가되는 스캔 라인(SLn-1)에 연결되고, 상기 초기화 트랜지스터의 소스 및 드레인 중 어느 하나는 상기 제 1 노드에 연결되고, 상기 초기화 트랜지스터의 소스 및 드레인 중 다른 하나는 초기화 전원 라인에 연결되는, 상기 제 2 기간에 상기 이전 스캔 신호가 인가될 때 상기 초기화 전원 라인에 상기 제1-1 구동 전압과 실질적으로 동일한 초기화 전압이 인가되고, 상기 제 1 기간에 상기 이전 스캔 신호가 인가될 때 상기 초기화 전원 라인에 상기 제1-2 구동 전압과 실질적으로 동일한 초기화 전압이 인가된다.
본 발명에 따른 화소 및 그 구동 방법은 다음과 같은 효과를 제공한다.
첫째, 본 발명에 따르면, 서로 반대 방향으로 바이어스된 화소의 발광 소자들이 교대로 발광할 수 있다. 따라서, 화소가 포함된 표시 장치의 발광 효율이 향상될 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 나타낸 도면이다.
도 2는 본 발명의 한 실시예에 따른 어느 하나의 화소에 구비된 회로를 도시하는 회로도이다.
도 3은 도 1의 3개의 인접한 화소들의 평면도이다.
도 4는 도 3의 I-I'의 단면도이다.
도 5는 도 3의 어느 하나의 발광 소자에 대한 상세 도면이다.
도 6은 도 2의 회로도의 타이밍 차트의 일 실시예를 나타내는 도면이다.
도 7은 도 2의 회로도의 타이밍 차트의 다른 실시예를 나타내는 도면이다.
도 8는 제 1 기간 동안의 도 2의 회로도의 등가 회로를 도시하는 회로도이다.
도 9는 제 2 기간 동안의 도 2의 회로도의 등가 회로를 도시하는 회로도이다.
도 10은 본 발명의 한 실시예에 따라 발광 다이오드 초기화 회로를 더 포함하는 회로를 도시하는 회로도이다.
도 11은 본 발명의 다른 실시예에 따라 발광 다이오드 초기화 회로를 더 포함하는 회로를 도시하는 회로도이다.
도 12는 본 발명의 다른 실시예에 따른 어느 하나의 화소에 구비된 회로를 도시하는 회로도이다.
도 13은 도 12의 회로도의 타이밍 차트의 일 실시예를 나타내는 도면이다.
도 14는 제 1 기간 동안의 도 12의 회로도의 등가 회로를 도시하는 회로도이다.
도 15는 제 2 기간 동안의 도 12의 회로도의 등가 회로를 도시하는 회로도이다.
도 16은 도 12의 회로도의 타이밍 차트의 일 실시예를 나타내는 도면이다.
도 17은 도 12의 회로도의 타이밍 차트의 다른 실시예를 나타내는 도면이다.
도 18은 본 발명의 한 실시예에 따라 발광 다이오드 초기화 회로를 더 포함하는 회로를 도시하는 회로도이다.
도 19는 본 발명의 다른 실시예에 따라 발광 다이오드 초기화 회로를 더 포함하는 회로를 도시하는 회로도이다.
도 20은 본 발명의 실시예들에 따라 스토리지 커패시터 초기화 회로를 더 포함하는 회로를 도시하는 회로도이다.
도 21은 도 20의 회로도의 타이밍 차트의 일 실시예를 나타내는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 21을 참조로 본 발명에 따른 표시 장치를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 나타낸 도면이다.
본 발명의 실시예에 따른 표시 장치는, 도 1에 도시된 바와 같이, 표시 패널(111), 스캔 드라이버(151), 데이터 드라이버(153), 타이밍 컨트롤러(122), 룩업 테이블(LUT) 및 전원 공급부(123)를 포함한다.
표시 패널(111)은 복수의 화소(PX)들과, 이들 화소(PX)들이 화상을 표시하는데 필요한 각종 신호들을 전송하기 위한 복수의 스캔 라인(SLn)들(SL1 내지 SLi), 복수의 데이터 라인(DLm)들(DL1 내지 DLj) 및 전원 공급 라인(VL)을 포함한다. 여기서, i는 2보다 큰 자연수이며, j는 3보다 큰 자연수이다. 본 발명의 일 실시예에 따르면, 전원 공급 라인(VL)은 서로 전기적으로 분리된 제 1 전원 공급 라인(VDL) 및 제 2 전원 공급 라인(VSL)을 포함한다. 본 발명의 일 실시예에 따르면, 제 1 전원 공급 라인(VDL)은 서로 전기적으로 분리된 제 1-1 전원 공급 라인(VDL1) 및 제 1-2 전원 공급 라인(VDL2)을 포함한다.
이 화소(PX)들은 매트릭스 형태로 표시 패널(111)에 배치된다.
각 화소(PX)는 적어도 하나의 발광 소자(LED)를 포함한다. 적어도 일부의 화소(PX)는 병렬적으로 연결되고 서로 반대방향으로 바이어스되는 복수의 발광 소자(LED)를 포함한다.
전체 화소(PX)들(예를 들어, i*j개의 화소(PX)들) 중 적어도 2개의 화소(PX)들은 서로 다른 수의 발광 소자(LED)를 포함할 수 있다. 예를 들어, 어느 한 화소(PX)가 병렬적으로 연결된 5개의 발광 소자(LED)를 포함한다면, 다른 하나의 화소(PX)는 1개의 발광 소자(LED)들을 포함할 수 있다.
전체 화소(PX)들 중 적어도 1개의 화소(PX)는 순방향으로 배열된(바이어스되는) 적어도 하나의 제 1 발광 소자(LED1)와 역방향으로 배열된 적어도 하나의 제 2 발광 소자(LED2)를 포함할 수 있다. 예를 들어, 어느 한 화소(PX)가 5개의 발광 소자(LED)를 포함한다면, 그 중 3개의 제 1 발광 소자(LED1)는 순방향으로, 나머지 2개의 제 2 발광 소자(LED2)는 역방향으로 배열된다. 제 1 발광 소자(LED1)는 제 1 전원 공급 라인(VDL)에서 제 2 전원 공급 라인(VSL)으로 흐르는 양의 전류(이하에서, 이 전류의 방향을 순방향이라고 하고, 그 반대 방향을 역방향이라 칭한다)에 의해 발광하는 소자를 칭하고, 제 2 발광 소자(LED2)는 제 2 전원 공급 라인(VSL)에서 제 1 전원 공급 라인(VDL)으로 흐르는 전류에 의해 발광하는 소자를 칭한다.
전체 화소(PX)들 중 적어도 2개의 화소(PX)들은 서로 다른 수의 제 1 발광 소자(LED1)를 포함할 수 있다. 또한 전체 화소(PX)들 중 적어도 2개의 화소(PX)들은 서로 다른 수의 제 2 발광 소자(LED2)를 포함할 수 있다. 어느 한 화소(PX)에 포함된 제 1 발광 소자(LED1) 및 제 2 발광 소자(LED2)의 비율은 다른 화소(PX)에 포함된 제 1 발광 소자(LED1) 및 제 2 발광 소자(LED2)의 비율과 같거나 다를 수 있다.
화소(PX)들은 적색을 표시하는 적색 화소(PX), 녹색을 표시하는 녹색 화소(PX) 및 청색을 표시하는 청색 화소(PX)를 포함한다.
적색 화소(PX)는 적색 광을 방출하는 적어도 하나의 적색 발광 소자(LED)를 포함하며, 녹색 화소(PX)는 녹색 광을 방출하는 적어도 하나의 녹색 발광 소자(LED)를 포함하며, 그리고 청색 화소(PX)는 청색 광을 방출하는 적어도 하나의 청색 발광 소자(LED)를 포함한다.
룩업 테이블(LUT)에는 각 화소(PX)에 포함된 제 1 발광 소자(LED1)의 개수 및 제 2 발광 소자(LED1)의 개수에 대한 정보가 미리 저장될 수 있다. 예를 들어, 이 룩업 테이블(LUT)에는 i*j개의 화소(PX)들 각각에 포함된 제 1 발광 소자(LED1) 및 역방향 발광 소자(LED2)의 개수 및 그 비율에 대한 정보가 미리 저장될 수 있다. 예를 들어, 이 룩업 테이블(LUT)에는 i*j개의 화소(PX)들 전체에 포함된 제 1 발광 소자(LED1) 및 역방향 발광 소자(LED2)의 개수 및 그 비율에 대한 정보가 미리 저장될 수 있다.
각 화소(PX)에 포함된 제 1 발광 소자(LED1)의 개수 및 제 2 발광 소자(LED1)의 개수(또는 그 개수들 간의 비율)에 대한 정보 또는 전체 화소(PX)에 포함된 제 1 발광 소자(LED1)의 개수 및 제 2 발광 소자(LED1)의 개수(또는 그 개수들 간의 비율)는 카메라에 의한 촬영 사진 또는 표시 패널(111)의 각 화소(PX)로부터 검출된 전류의 크기 및 방향을 통해 획득될 수 있다. 예를 들어, 어느 한 화소(PX) 또는 전체 화소(PX)들의 제 1 발광 소자(LED1)의 개수가 많을수록 그 화소(PX) 또는 전체 화소(PX)들로부터 검출된 순방향 전류가 클 수 있다. 마찬가지로, 역방향 발광 소자(LED1)의 개수가 많을수록 역방향 전류가 클 수 있다.
표시 패널(111)의 외부에 위치한 시스템(도시되지 않음)은 그래픽 컨트롤러의 LVDS(Low Voltage Differential Signaling) 송신기를 통하여 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 클럭 신호(DCLK), 전원 신호(VCC) 및 영상 데이터(DATA)들을 인터페이스(interface) 회로를 통해 출력한다. 이 시스템으로부터 출력된 수직 동기 신호(Vsync), 수평 동기 신호(Hsync) 및 클럭 신호(DCLK) 및 전원 신호(VCC)는 타이밍 컨트롤러(122)에 공급된다. 또한, 이 시스템으로부터 순차적으로 출력된 영상 데이터 전압 Vdata(DATA)들은 타이밍 컨트롤러(122)에 공급된다.
타이밍 컨트롤러(122)는 시스템으로부터 공급된 화소(PX)들의 영상 데이터 전압 Vdata(DATA)들을 각각 보정하여 보정 영상 데이터 전압 Vdata(DATA')들을 생성하고, 그 보정 영상 데이터 전압 Vdata (DATA')들을 데이터 드라이버(153)에 공급한다. 이때, 타이밍 컨트롤러(122)는 해당 화소(PX)의 영상 데이터 전압 Vdata을를 그 해당 화소(PX)에 포함된 제 1 발광 소자(LED1)의 개수와 제 2 발광 소자(LED2)의 개수 및 그 둘 간의 비율을 근거로 보정할 수 있다. 예를 들어, 타이밍 컨트롤러(122)는 룩업 테이블(LUT)로부터 제공된 정보를 근거로 해당 화소(PX)의 순방향 발광 소자(LED1)의 개수와 역방향 발광 소자(LED1)의 개수 및 그 둘 간의 비율을 확인하고, 그 확인된 발광 소자(LED1)의 개수 및 비율을 근거로 그 해당 화소(PX)의 영상 데이터 전압 Vdata을를 보정할 수 있다.
타이밍 컨트롤러(122)는 자신에게 입력되는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync) 및 클럭 신호(DCLK)를 이용하여 데이터 제어 신호(DCS) 및 스캔 제어 신호(SCS)를 생성하여 데이터 드라이버(153) 및 스캔 드라이버(151)로 공급한다. 데이터 제어 신호(DCS)는 데이터 드라이버(153)에 공급되며, 스캔 제어 신호(SCS)는 스캔 드라이버(151)에 공급된다.
데이터 제어 신호(DCS)는 도트 클럭(dot clock), 소스 쉬프트 클럭(source shift clock), 소스 인에이블 신호(source enable signal) 및 극성 반전 신호(polarity inversion signal)를 포함한다.
스캔 제어 신호(SCS)는 게이트 스타트 펄스(gate start pulse), 게이트 쉬프트 클럭(gate shift clock) 및 게이트 출력 인에이블(gate output enable)을 포함한다.
데이터 드라이버(153)는 타이밍 컨트롤러(122)로부터의 데이터 제어 신호(DCS)에 따라 보정 영상 데이터 전압 Vdata(DATA')들을 샘플링한 후에, 매 수평 기간(Horizontal Time: 1H, 2H, ...)마다 한 수평 라인의 샘플링 데이터 전압 Vdata들을 래치하고, 그 래치된 데이터 전압 Vdata들을 데이터 라인(DLm)들(DL1 내지 DLj)에 공급한다. 즉, 데이터 드라이버(153)는 타이밍 컨트롤러(122)로부터의 영상 데이터 전압 Vdata을를 전원 공급부(123)로부터 입력되는 감마 전압을 이용하여 아날로그 데이터 전압 Vdata으로로 변환하고, 그 변환된 아날로그 데이터 전압 Vdata들(Vdata)을 데이터 라인(DLm)들(DL1 내지 DLj)에 공급한다. 데이터 라인(DLm)들(DL1 내지 DLj)에 각각 공급되는 데이터 전압 Vdata(Vdata)을 이하 데이터 전압 Vdata(Vdata)이라 칭한다.
스캔 드라이버(151)는 타이밍 컨트롤러(122)로부터의 게이트 스타트 펄스(SCS)에 응답하여 스캔 신호들을 발생하는 쉬프트 레지스터와, 이 스캔 신호들을 화소(PX)의 구동에 알맞은 전압 레벨로 쉬프트시키기 위한 레벨 쉬프터를 포함할 수 있다. 스캔 드라이버(151)는 타이밍 컨트롤러(122)로부터의 스캔 제어 신호(SCS)에 응답하여 스캔 라인(SLn)들(SL1 내지 SLi)로 제 1 내지 제 i 스캔 신호들(Scan)을 각각 공급한다.
전원 공급부(123)는 전원 신호(VCC)를 이용하여 복수의 감마 전압들, 제 1 구동 전압(VDD), 제 2 구동 전압(VSS)을 생성한다. 전원 공급부(123)는 복수의 감마 전압들을 데이터 드라이버(153)에 공급하고, 제 1 구동 전압(VDD)을 제 1 전원 공급 라인(VDL)으로 공급하며, 제 2 구동 전압(VSS)을 제 2 전원 공급 라인(VSL)으로 공급한다. 전원 공급부(123)는 제 1 구동 전압(VDD)을 공급하는 제 1 전원 공급부 및 제 2 구동 전압(VSS)을 공급하는 제 2 전원 공급부를 포함할 수 있다. 전원 공급부(123)는 제 1-1 구동 전압(VDD1)을 제 1-1 전원 공급 라인(VDL1)으로 공급하며, 제 1-2 구동 전압(VDD2)을 제 1-2 전원 공급 라인(VDL2)으로 공급한다. 전원 공급부(123)는 제 1-1 구동 전압(VDD1)을 공급하는 제 1-1 전원 공급부 및 제 1-2 구동 전압(VDD2)을 공급하는 제 1-2 전원 공급부를 포함할 수 있다.
도 2는 본 발명의 한 실시예에 따른 어느 하나의 화소에 구비된 회로를 도시하는 회로도이다.
도 2를 참조하면, 화소(PX)는, 제 1 발광 소자(LED1) 및 제 2 발광 소자(LED2)와, 제 1 발광 소자(LED1) 및 제 2 발광 소자(LED2)에 선택적으로 구동 전류를 공급하는 화소 회로를 포함한다.
화소 회로는 데이터 라인(DLm)에 인가된 데이터 전압 Vdata을 전달하는 스위칭 회로, 전달된 데이터 전압 Vdata을 저장하는 스토리지 회로, 저장된 데이터 전압 Vdata에 따라 제 1 발광 소자(LED1) 및 제 2 발광 소자(LED2)를 구동하는 전류를 제어하는 구동 회로를 포함한다.
스위칭 회로는 데이터 라인(DLm), 스캔 라인(SLn) 및 제 1 노드(N1)에 연결된 스위칭 트랜지스터(ST)를 포함한다. 스토리지 회로는 제 1 노드(N1) 및 제 1 전원 공급 라인(VDL)에 연결된 스토리지 커패시터(Cst)를 포함한다. 구동 회로는 제 1 노드(N1), 제 1 전원 공급 라인(VDL), 제 2 노드(N2)에 각각 연결되고, 서로 상보적인 타입의 제 1 구동 트랜지스터(DT1) 및 제 2 구동 트랜지스터(DT2)를 포함한다.
발광 소자(LED)는 도 5에 도시된 나노 스케일의 초소형 발광 다이오드(LED)를 포함한다. 발광 다이오드(LED)는 제 2 노드(N2) 및 제 2 전원 공급 라인(VSL)에 각각 연결되고 서로 반대로 바이어스되는 적어도 2개의 발광 다이오드(LED1, LED2)를 포함한다. 발광 다이오드는 제 1 발광 다이오드(LED1) 및 제 2 발광 다이오드(LED2)를 포함한다. 제 1 발광 다이오드(LED1)의 애노드 및 제 2 발광 다이오드(LED2)의 캐소드는 제 2 노드(N2)와 연결되고, 제 1 발광 다이오드(LED1)의 캐소드 및 제 2 발광 다이오드(LED2)의 애노드는 제 2 전원 공급 라인(VSL)과 연결된다.
제 1 구동 전압(VDD), 제 2 구동 전압(VSS) 및 제 1 노드(N1)의 데이터 전압 Vdata에 따라, 제 1 발광 소자(LED1) 및 제 2 발광 소자(LED2)가 교대로 발광할 수 있다.
이하에서는, 도 2를 참조하여, 각 트랜지스터 및 발광 소자의 연결 관계를 상세히 설명한다.
스위칭 트랜지스터(ST)는 제 n 스캔 라인(SLn)에 연결된 제 1 게이트 전극을 포함하며, 제 m 데이터 라인(DLm)과 제 1 노드(N1) 사이에 연결된다. 스위칭 트랜지스터(ST)의 제 1 소스 전극 및 제 1 드레인 전극 중 어느 하나는 제 m 데이터 라인(DLm)에 연결되며, 그 제 1 소스 전극 및 제 1 드레인 전극 중 다른 하나는 제 1 노드(N1)에 연결된다. 예를 들어, 스위칭 트랜지스터(ST)의 제 1 소스 전극은 제 m 데이터 라인(DLm)에 연결되며, 스위칭 트랜지스터(ST)의 제 1 드레인 전극은 제 1 노드(N1)에 연결된다. 여기서, m은 자연수이다. 스위칭 트랜지스터(ST)는 P형 또는 N형 트랜지스터일 수 있다. 스위칭 트랜지스터(ST)는 PMOS 또는 NMOS 트랜지스터일 수 있다.
제 1 구동 트랜지스터(DT1)는 제 1 노드(N1)에 연결된 제 2 게이트 전극을 포함하며, 제 1 전원 공급 라인(VDL)과 제 2 노드(N2) 사이에 연결된다. 일 실시예에서, 제 1 구동 트랜지스터(DT1)는 P형 트랜지스터 또는 PMOS 트랜지스터이다. 제 1 구동 트랜지스터(DT1)의 제 2 소스 전극 및 제 2 드레인 전극 중 어느 하나는 제 1 전원 공급 라인(VDL)에 연결되며, 그 제 2 소스 전극 및 제 2 드레인 전극 중 다른 하나는 제 2 노드(N2)에 연결된다. 예를 들어, 제 1 구동 트랜지스터(DT1)의 제 2 소스 전극은 제 1 전원 공급 라인(VDL)에 연결되며, 제 1 구동 트랜지스터(DT1)의 제 2 드레인 전극은 제 2 노드(N2)에 연결된다. 제 1 구동 트랜지스터(DT1)는 제 2 게이트 전극에 인가된 데이터 전압 Vdata에 따라 제 1 전원 공급 라인(VDL)에서 제 2 노드(N2) 방향으로 흐르는 전류(제 2 소스 전극에서 제2 드레인 전극으로 흐르는 전류)의 크기를 제어한다.
제 2 구동 트랜지스터(DT2)는 제 1 노드(N1)에 연결된 제 3 게이트 전극을 포함하며, 제 1 전원 공급 라인(VDL)과 제 2 노드(N2) 사이에 연결된다. 일 실시예에서, 제 2 구동 트랜지스터(DT2)는 N형 트랜지스터 또는 NMOS 트랜지스터이다. 일 실시예에서, 제 1 구동 트랜지스터(DT1) 및 제 2 구동 트랜지스터(DT2)는 서로 상보적인 트랜지스터, 예를 들어, CMOS 트랜지스터이다. 제 2 구동 트랜지스터(DT2)의 제 3 소스 전극 및 제 3 드레인 전극 중 어느 하나는 제 1 전원 공급 라인(VDL)에 연결되며, 제 3 소스 전극 및 제 3 드레인 전극 중 다른 하나는 제 2 노드(N2)에 연결된다. 예를 들어, 제 2 구동 트랜지스터(DT2)의 제 3 소스 전극은 제 1 전원 공급 라인(VDL)에 연결되며, 제 2 구동 트랜지스터(DT2)의 제 3 드레인 전극은 제 2 노드(N2)에 연결된다. 제 2 구동 트랜지스터(DT2)는 제 3 게이트 전극에 인가된 데이터 전압 Vdata에 따라 제 2 노드(N2)에서 제 1 전원 공급 라인(VDL) 방향으로 흐르는 전류(제 3 드레인 전극에서 제 3 소스 전극으로 흐르는 전류)의 크기를 제어한다.
스토리지 커패시터(Cst)는 제 1 노드(N1)와 제 1 전원 공급 라인(VDL) 사이에 연결된다. 스토리지 커패시터(Cst)는 제 1 노드(N1)에 인가된 데이터 전압 Vdata, 즉, 제 1 구동 트랜지스터(DT1)의 제 2 게이트 전극 및 제 2 구동 트랜지스터(DT2)의 제 3 게이트 전극에 인가된 데이터 전압 Vdata을 한 프레임 또는 한 프레임의 일부 기간 동안 저장한다.
도 3은 도 1의 3개의 인접한 화소(PX)들의 평면도이고, 도 4는 도 3의 I-I'의 단면도이다.
도 3 및 도 4에 도시된 바와 같이, 표시 장치는 기판(301), 버퍼층(302), 제 1 게이트 절연막(303a), 제 2 게이트 절연막(303b), 층간 절연막(304), 평탄화막(305), 스위칭 트랜지스터(ST), 제 1 구동 트랜지스터(DT1, P형 트랜지스터, PMOS 트랜지스터), 제 2 구동 트랜지스터(DT2, 도 4에 도시되지 않았지만, 제 2 구동 트랜지스터(DT2)는 N형 트랜지스터, NMOS 트랜지스터 임을 제외하면 제 1 구동 트랜지스터(DT1)의 구조 및 다른 소자와의 연결 관계와 동일하다) 및 더미층(320)을 포함한다.
스위칭 트랜지스터(ST)는 제 1 반도체층(321), 제 1 게이트 전극(GE1), 제 1 소스 전극(SE1) 및 제 1 드레인 전극(DE1)을 포함한다.
제 1 구동 트랜지스터(DT1)는 제 2 반도체층(322), 제 2 게이트 전극(GE2), 제 2 소스 전극(SE2) 및 제 2 드레인 전극(DE2)을 포함한다.
제 2 구동 트랜지스터(DT2)는 제 3 반도체층(미도시), 제 3 게이트 전극(미도시), 제 3 소스 전극(미도시) 및 제 3 드레인 전극(미도시)을 포함한다.
버퍼층(302)은 기판(301) 상에 위치한다. 버퍼층(302)은 기판(301)의 전면(全面)과 중첩한다.
제 1 반도체층(321), 제 2 반도체층(322), 제 3 반도체층(미도시) 및 더미층(320)은 버퍼층(302) 상에 위치한다.
제 1 게이트 절연막(303a)은 제 1 반도체층(321), 제 2 반도체층(322), 제 3 반도체층(미도시) 및 버퍼층(302) 상에 위치한다. 제 1 게이트 절연막(303a)은 기판(301)의 전면(全面)과 중첩한다.
제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 3 게이트 전극(미도시) 및 제 2 전원 공급 라인(VSL)은 제 1 게이트 절연막(303a) 상에 위치한다. 이때, 제 1 게이트 전극(GE1)은 제 1 반도체층(321)의 채널 영역(C1)과 중첩하게 제 1 게이트 절연막(303a) 상에 위치하며, 제 2 게이트 전극(GE2)은 제 2 반도체층(322)의 채널 영역(C2)과 중첩하게 그 제 1 게이트 절연막(303a) 상에 위치하며, 제 3 게이트 전극(미도시)은 제 3 반도체층(미도시)의 채널 영역(미도시)과 중첩하게 그 제 1 게이트 절연막(303a) 상에 위치하며, 그리고 제 2 전원 공급 라인(VSL)은 더미층(320)과 중첩하게 그 제 1 게이트 절연막(303a) 상에 위치한다.
제 2 게이트 절연막(303b)은 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 3 게이트 전극(미도시), 제 2 전원 공급 라인(VSL) 및 제 1 게이트 절연막(303a) 상에 위치한다. 제 2 게이트 절연막(303b)은 기판(301)의 전면(全面)과 중첩한다.
제 1 전원 공급 라인(VDL)은 제 2 게이트 절연막(303b) 상에 위치한다. 제 1 전원 공급 라인(VDL)은 제 2 게이트 전극(GE2) 및 제 3 게이트 전극(미도시)과 중첩하게 제 2 게이트 절연막(303b) 상에 위치한다. 제 1 전원 공급 라인(VDL)과 제 2 게이트 전극(GE2) 사이 및 제 1 전원 공급 라인(VDL)과 제 3 게이트 전극(미도시) 사이에 스토리지 커패시터(Cst)가 위치한다.
층간 절연막(304)은 제 1 전원 공급 라인(VDL) 및 제 2 게이트 절연막(303b) 상에 위치한다. 층간 절연막(304)은 기판(301)의 전면(全面)과 중첩한다.
제 1 소스 전극(SE1), 제 1 드레인 전극(DE1), 제 2 소스 전극(SE2), 제 2 드레인 전극(DE2), 제 3 소스 전극(미도시), 제 3 드레인 전극(미도시) 및 연결 전극(340)은 층간 절연막(304) 상에 위치한다.
제 1 소스 전극(SE1)은 층간 절연막(304), 제 2 게이트 절연막(303b) 및 제 1 게이트 절연막(303a)을 관통하는 제 1 소스 콘택홀을 통해 제 1 반도체층(321)의 제 1 소스 영역(S1)에 연결된다.
제 1 드레인 전극(DE1)은 층간 절연막(304), 제 2 게이트 절연막(303b) 및 제 1 게이트 절연막(303a)을 관통하는 제 1 드레인 콘택홀을 통해 제 1 반도체층(321)의 제 1 드레인 영역(D1)에 연결된다. 도시되지 않았지만, 제 1 드레인 전극(DE1)은 층간 절연막(304) 및 제 2 게이트 절연막(303b)을 관통하는 콘택홀들 각각을 통해 제 2 게이트 전극(GE2) 및 제 3 게이트 전극(미도시)에 연결된다.
제 2 소스 전극(SE2)은 층간 절연막(304), 제 2 게이트 절연막(303b) 및 제 1 게이트 절연막(303a)을 관통하는 제 2 소스 콘택홀을 통해 제 2 반도체층(322)의 제 2 소스 영역(S2)에 연결된다. 도시되지 않았지만, 제 2 소스 전극(SE2)은 층간 절연막(304)을 관통하는 콘택홀을 통해 제 1 전원 공급 라인(VDL)에 연결된다.
제 2 드레인 전극(DE2)은 층간 절연막(304), 제 2 게이트 절연막(303b) 및 제 1 게이트 절연막(303a)을 관통하는 제 2 드레인 콘택홀을 통해 제 2 반도체층(322)의 제 2 드레인 영역(D2)에 연결된다.
제 3 소스 전극(미도시)은 층간 절연막(304), 제 2 게이트 절연막(303b) 및 제 1 게이트 절연막(303a)을 관통하는 제 3 소스 콘택홀을 통해 제 3 반도체층(미도시)의 제 3 소스 영역(미도시)에 연결된다. 제 3 소스 전극(미도시)은 층간 절연막(304)을 관통하는 콘택홀을 통해 제 1 전원 공급 라인(VDL)에 연결된다.
제 3 드레인 전극(미도시)은 층간 절연막(304), 제 2 게이트 절연막(303b) 및 제 1 게이트 절연막(303a)을 관통하는 제 3 드레인 콘택홀을 통해 제 3 반도체층(미도시)의 제 3 드레인 영역(미도시)에 연결된다.
연결 전극(340)은 층간 절연막(304) 및 제 2 게이트 절연막(303b)을 관통하는 콘택홀을 통해 제 2 전원 공급 라인(VSL)에 연결된다.
평탄화막(305)은 제 1 소스 전극(SE1), 제 1 드레인 전극(DE1), 제 2 소스 전극(SE2), 제 2 드레인 전극(DE2), 제 3 소스 전극(미도시), 제 3 드레인 전극(미도시), 연결 전극(340) 및 층간 절연막(304) 상에 위치한다.
제 1 전극부(351) 및 제 2 전극부(352)는 평탄화막(305) 상에 위치한다.
제 1 전극부(351)는 평탄화막(305)을 관통하는 제 1 콘택홀을 통해 제 2 드레인 전극(DE2) 및 제 3 드레인 전극(미도시)에 연결된다.
제 2 전극부(352)는 평탄화막(305)을 관통하는 제 2 콘택홀을 통해 연결 전극(340)에 연결된다. 제 2 전극부(352)는 그 연결 전극(340)을 통해 제 2 전원 공급 라인(VSL)에 연결된다.
발광 소자(LED)는 제 1 전극부(351), 제 2 전극부(352) 및 평탄화막(305) 상에 위치한다. 예를 들어, 제 1 발광 소자(LED1)의 애노드 전극은 제 1 전극부(351)에 연결되며, 그 제 1 발광 소자(LED1)의 캐소드 전극은 제 2 전극부(352)에 연결된다. 또한, 제 2 발광 소자(LED2)의 캐소드 전극은 제 1 전극부(351)에 연결되며, 그 제 2 발광 소자(LED2)의 애소드 전극은 제 2 전극부(352)에 연결된다.
제 1 화소(PX1), 제 2 화소(PX2) 및 제 3 화소(PX3)는 서로 다른 색상의 광을 방출하는 발광 소자(LED)를 포함할 수 있다. 예를 들어, 제 1 화소(PX1)의 발광 소자(LED)는 적색 광을 방출하는 적색 발광 소자일 수 있으며, 제 2 화소(PX2)의 발광 소자(LED)는 녹색 광을 방출하는 녹색 발광 소자일 수 있으며, 그리고 제 3 화소(PX3)의 발광 소자(LED)는 청색 광을 방출하는 청색 발광 소자(LED1)일 수 있다.
도 3에 도시된 바와 같이, 제 1 내지 제 3 화소들(PX1, PX2, PX3)은 서로 다른 수의 발광 소자(LED)들을 포함할 수 있다. 또한, 제 1 내지 제 3 화소들(PX1, PX2, PX3)은 서로 다른 수의 제 1 발광 소자(LED1)들을 포함할 수 있다. 또한, 제 1 내지 제 3 화소들(PX1, PX2, PX3)은 서로 다른 수의 제 2 발광 소자(LED2)들을 포함할 수 있다. 또한, 한 화소(PX1, PX2, PX3)의 제 1 발광 소자(LED1)와 제 2 발광 소자(LED2)의 비율은 다른 화소(PX)의 그 비율과 같거나 다를 수 있다. 예를 들어, 제 1 화소(PX1)는 3개의 제 1 발광 소자(LED1)와 2개의 개의 제 2 발광 소자(LED2)들을 포함할 수 있으며, 제 2 화소(PX2)는 2개의 제 1 발광 소자(LED1)와 2개의 제 2 발광 소자(LED2)들을 포함할 수 있으며, 그리고 제 3 화소(PX3)는 1개의 제 1 발광 소자(LED1)와 2개의 제 2 발광 소자(LED2)들을 포함할 수 있다.
제 1 접촉 전극(371)은 제 1 전극부(351)와 제 1 발광 소자(LED1)의 애노드(ANO)를 서로 연결하고, 제 1 전극부(351)와 제 2 발광 소자(LED2)의 캐소드(CAT)를 서로 연결한다. 제 2 접촉 전극(372)은 제 2 전극부(352)와 제 2 발광 소자(LED2)의 애노드(ANO)를 서로 연결하고, 제 2 전극부(352)와 제 1 발광 소자(LED1)의 캐소드(CAT)를 서로 연결한다. 차광막(306)은 평탄화막(305) 상에 위치한다. 차광막(305)은 화소(PX) 영역을 정의하는 개구부(355)를 갖는다. 전술된 발광 소자(LED)는 이 화소(PX) 영역 내에 위치한다.
스페이서(307)는 차광막(306) 상에 위치한다. 스페이서(307)의 폭은 차광막(306)의 폭보다 더 작으며, 이 스페이서(307)의 두께는 차광막(306)의 두께보다 더 작다. 스페이서(307)의 폭 및 차광막(306)의 폭은 X축 방향으로의 크기를 의미하며, 스페이서(307)의 두께 및 차광막(306)의 두께는 Z축 방향으로의 크기를 의미한다.
보호막(308)은 차광막(306), 발광 소자(LED), 제 1 전극부(351), 제 2 전극부(352), 제 1 접촉 전극(371), 제 2 접촉 전극(372) 및 평탄화막(305) 상에 위치한다.
반사 방지막(309)은 보호막(308) 및 스페이서(307) 상에 위치한다. 반사 방지막(309)은 외부로부터 표시 장치로 입사된 광의 반사를 방지한다.
제 1 화소(PX1), 제 2 화소(PX2) 및 제 3 화소(PX3)는 서로 다른 색상의 반사 방지막(309)을 포함할 수 있다. 예를 들어, 제 1 화소(PX1)의 반사 방지막(309)은 적색 광의 반사를 방지하는 적색 반사 방지막일 수 있으며, 제 2 화소(PX2)의 반사 방지막(309)은 녹색 광의 반사를 방지하는 녹색 반사 방지막일 수 있으며, 그리고 제 3 화소(PX1)의 반사 방지막(309)은 청색 광의 반사를 방지하는 청색 반사 방지막일 수 있다.
봉지층(310)은 반사 방지막(309) 및 스페이서(307) 상에 위치한다. 봉지층(310)은 기판(301)의 전면(全面)과 중첩한다.
도 5는 도 3의 어느 하나의 발광 다이오드에 대한 상세 도면이다.
발광 다이오드(LED)는 예를 들어 나노(nano) 스케일의 초소형 발광 다이오드로서, 도 5에 도시된 바와 같이, 원기둥 형상을 가질 수 있다. 도시되지 않았지만, 이 발광 다이오드(LED)는 직육면체 또는 이와 다른 여러 가지 다양한 형상을 가질 수도 있다.
발광 다이오드(LED)는 제 1 전극(411), 제 2 전극(412), 제 1 반도체층(431), 제 2 반도체층(432), 활성층(450)을 포함할 수 있다. 한편, 발광 소자(LED)는 전술된 구성 요소들(411, 412, 431, 432, 450) 외에 절연막(470)을 더 포함할 수 있다.
제 1 반도체층(431)은 제 1 전극(411)과 활성층(450) 사이에 위치한다.
활성층(450)은 제 1 반도체층(431)과 제 2 반도체층(432) 사이에 위치한다.
*제 2 반도체층(432)은 활성층(450)과 제 2 전극(412) 사이에 위치한다.
절연막(470)은 제 1 전극(412)의 일부, 제 2 전극(412)의 일부, 제 1 반도체층(431), 활성층(450) 및 제 2 반도체층(432)을 둘러싸는 링 형상을 가질 수 있다. 다른 예로서, 절연막(470)은 활성층(450)만을 둘러싸는 링 형상을 가질 수 있다. 절연막(470)은 활성층(450)과 제 1 전극부(351) 간의 접촉 및 그 활성층(450)과 제 2 전극부(352) 간의 접촉을 방지한다. 또한, 절연막(470)은 활성층(450)을 포함한 외부면을 보호함으로써 발광 소자(LED)의 발광 효율이 저하되는 것을 방지할 수 있다.
제 1 전극(411), 제 1 반도체층(431), 활성층(450), 제 2 반도체층(432) 및 제 2 전극(412)은 발광 소자(LED)의 길이 방향을 따라 순차적으로 적층된다. 여기서, 발광 소자(LED1)의 길이는 X축 방향의 크기를 의미한다. 예를 들어, 발광 소자(LED1)의 길이(L)는 2 μm 내지 5㎛일 수 있다.
제 1 및 제 2 전극(411, 412)은 오믹(ohmic) 접촉 전극일 수 있다. 다만, 제 1 및 제 2 전극(411, 412)은 이에 한정되지 아니하며, 쇼트키(Schottky) 접촉 전극일 수도 있다.
제 1 및 제 2 전극(411, 412)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 제 1 및 제 2 전극(411, 412)은 알루미늄, 티타늄, 인듐, 골드 및 실버 중 하나 이상의 금속 물질을 포함할 수 있다. 제 1 및 제 2 전극(411, 412)은 동일한 물질을 포함할 수 있다. 이와 달리, 제 1 및 제 2 전극(411, 412)은 서로 다른 물질을 포함할 수도 있다.
제 1 반도체층(431)은 예를 들어, n형 반도체층을 포함할 수 있다. 일 예로서, 발광 소자(LED)가 청색 발광 소자(LED)인 경우, 그 n형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예컨대 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 등의 물질들 중 어느 하나 이상을 포함할 수 있다. 이 n형 반도체 재료에 제 1 도전성 도펀트(예: Si, Ge, Sn 등)가 도핑 될 수도 있다.
전술된 청색 발광 소자(LED)가 아닌 다른 색상의 발광 소자(LED)는 다른 종류의 III-V족 반도체 물질을 n형 반도체 층으로 포함할 수 있다.
제 1 전극(411)은 생략될 수 있다. 제 1 전극(411)이 존재하지 않을 경우, 제 1 반도체층(431)은 제 1 전극부(351)에 연결될 수 있다. n형 반도체층을 포함하는 제 1 반도체층(431) 쪽을 캐소드라고 칭하고, 제 1 반도체층(431)에 접하는 제 1 전극(411)이 캐소드 전극이라고 칭할 수 있다.
제 2 반도체층(432)은 예를 들어, p형 반도체층을 포함할 수 있다. 일 예로서, 발광 소자(LED)가 청색 발광 소자(LED)인 경우, 그 p형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, 예컨대 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 등의 물질들 중 하나 이상을 포함할 수 있다. 이 p형 반도체 재료에 제 2 도전성 도펀트(예: Mg)가 도핑 될 수도 있다.
제 2 전극(412)은 생략될 수 있다. 제 2 전극(412)이 존재하지 않을 경우, 제 2 반도체층(432)은 제 2 전극부(352)에 연결될 수 있다. p형 반도체층을 포함하는 제 2 반도체층(432) 쪽을 애노드라고 칭하고, 제 2 반도체층(432)에 접하는 제 2 전극(412)이 애노드 전극이라고 칭할 수 있다.
활성층(450)은 단일 또는 다중 양자 우물 구조를 가질 수 있다. 예를 들어, 활성층(450)의 상부 및 하부 중 적어도 하나에는 도전성 도펀트가 도핑된 클래드층(미도시)이 배치될 수도 있으며, 이 클래드층(즉, 도전성 도펀트를 포함하는 클래드층)은 AlGaN층 또는 InAlGaN층일 수 있다. 이 외에 AlGaN, AlInGaN 등의 물질도 활성층(450)으로 이용될 수 있다. 상술한 활성층(450)에 전계가 인가되면, 전자-정공 쌍의 결합에 의하여 빛이 발생한다. 활성층(450)의 위치는 발광 소자(LED1)의 종류에 따라 다양하게 변경될 수 있다.
전술된 청색 발광 다이오드(LED)가 아닌 다른 색상의 발광 다이오드(LED)의 활성층은 다른 종류의 III-V족 반도체 물질을 포함할 수 있다.
한편, 도시되지 않았지만, 발광 다이오드(LED)는 제 1 및 제 2 반도체층(431, 432)의 상부 및 하부에 형광체층, 활성층, 반도체층 및 전극 중 적어도 하나를 더 포함할 수 있다.
제 1 발광 소자(LED1)의 애노드(즉 p형 반도체층을 포함하는 제 2 반도체층(432) 또는 제 2 전극(412))는 제 1 전극부(351) 및 제 1 접촉 전극(371)을 통해 제 1 구동 트랜지스터(DT1)의 제2 드레인 전극 및 제 2 구동 트랜지스터(DT2)의 제 3 드레인 전극, 즉 제 2 노드(N2)에 연결되고, 제 1 발광 소자(LED1)의 캐소드(즉 n형 반도체층을 포함하는 제 1 반도체층(431) 또는 제 1 전극(411))는 연결 전극(340), 제 2 전극부(352) 및 제 2 접촉 전극(372)을 통해 제 2 전원 공급 라인(VSL)에 연결된다.
제 2 발광 소자(LED2)의 애노드(즉 p형 반도체층을 포함하는 제 2 반도체층(432) 또는 제 2 전극(412))는 제 1 전극부(351) 및 제 1 접촉 전극(371)을 통해 제 2 전원 공급 라인(VSL)에 연결되고, 제 1 발광 소자(LED1)의 캐소드(즉 n형 반도체층을 포함하는 제 1 반도체층(431) 또는 제 1 전극(411))는 연결 전극(340), 제 2 전극부(352) 및 제 2 접촉 전극(372)을 통해 제 1 구동 트랜지스터(DT1)의 제2 드레인 전극 및 제 2 구동 트랜지스터(DT2)의 제 3 드레인 전극, 즉 제 2 노드(N2)에 연결된다.
이하에서는, 도 6, 도 7, 도 8 및 도 9를 참조하며, 본 발명의 일 실시예에 따른 화소(PX)의 구동 방법에 대해 구체적으로 설명한다.
도 6은 도 2의 회로도의 타이밍 차트의 일 실시예를 나타내는 도면이다. 도 7은 도 2의 회로도의 타이밍 차트의 다른 실시예를 나타내는 도면이다. 도 8는 제 1 기간 동안의 도 2의 회로도의 등가 회로를 도시하는 회로도이다. 도 9는 제 2 기간 동안의 도 2의 회로도의 등가 회로를 도시하는 회로도이다.
본 발명의 일 실시예에 따른 화소(PX)의 구동 방법에 따르면, 제 1 발광 소자(LED1)가 발광하는 제 1 기간(P1)과 제 2 발광 소자(LED2)가 발광하는 제 2 기간(P2)을 포함하고, 제 1 기간(P1) 및 제 2 기간(P2)은 교대로 반복될 수 있다.
제 1 기간(P1) 및 제 2 기간(P2)은 각각 적어도 하나의 프레임 기간에 대응할 수 있다. 예를 들어, 제 1 기간(P1) 및 제 2 기간(P2)은 각각 4 프레임 기간 및 2 프레임 기간에 대응할 수 있다. 제 1 기간(P1) 및 제 2 기간(P2)은 각각 한 프레임의 일부 기간에 대응할 수 있다. 예를 들어, 제 1 기간(P1) 및 제 2 기간(P2)은 각각 2/3 프레임 기간 및 1/3 프레임 기간에 대응할 수 있다.
제 1 기간(P1) 및 제 2 기간(P2)은 서로 같거나 다를 수 있다. 제 1 기간(P1) 및 제 2 기간(P2)의 비율은 제 1 발광 소자(LED1)의 개수 및 제 2 발광 소자(LED2)의 개수의 비율에 대응할 수 있다. 예를 들어, 한 화소(PX)에 포함된 제 1 발광 소자(LED1)의 개수가 그 화소(PX)에 포함된 제 2 발광 소자(LED2)의 개수보다 n 배 크면, 제 1 기간(P1)이 제 2 기간(P2)보다 n 배 길 수 있다. 예를 들어, 전체 화소(PX)에 포함된 제 1 발광 소자(LED1)의 개수가 전체 화소(PX)에 포함된 제 2 발광 소자(LED2)개수보다 n 배 크면, 제 1 기간(P1)이 제 2 기간(P2)보다 n 배 길 수 있다.
제 1 기간(P1) 동안 제 1 전원 공급 라인(VDL)에 인가되는 제 1 구동 전압(VDD)은 제 2 전원 공급 라인(VSL)에 인가되는 제 2 구동 전압(VSS)보다 크고, 제 2 기간(P2) 동안 제 1 전원 공급 라인(VDL)에 인가되는 제 1 구동 전압(VDD)은 제 2 전원 공급 라인(VSL)에 인가되는 제 2 구동 전압(VSS)보다 작다.
도 6을 참조하면, 제 2 기간(P2)에서 제 1 기간(P1)으로 진입하면, 제 1 구동 전압(VDD)은 로우 레벨의 전압 VL에서 하이 레벨의 전압 VH로 변경되고, 제 2 구동 전압(VSS)은 하이 레벨의 전압 VH에서 로우 레벨의 전압 VL로 변경된다. 제 1 기간(P1) 동안, 제 1 구동 전압(VDD)은 하이 레벨의 전압 VH으로 유지되고, 제 2 구동 전압(VSS)은 로우 레벨의 전압 VL으로 유지된다.
또한, 제 1 기간(P1)에서 제 2 기간(P2)으로 진입하면, 제 1 구동 전압(VDD)은 하이 레벨의 전압 VH에서 로우 레벨의 전압 VL로 변경되고, 제 2 구동 전압(VSS)은 로우 레벨의 전압 VL에서 하이 레벨의 전압 VH로 변경된다. 제 2 기간(P2) 동안, 제 1 구동 전압(VDD)은 로우 레벨의 전압 VL으로 유지되고, 제 2 구동 전압(VSS)은 하이 레벨의 전압 VH으로 유지된다. 전압 VL은 전압 VH 보다 작다.
제 2 기간(P2)에서 제 1 기간(P1)으로 진입하는 시기 및 제 2 기간(P1)에서 제 1 기간(P1)으로 진입하는 시기는 현재 스캔 신호 Scan[n]가 인가되는 시기와 동기화 될 수 있다.
도 7을 참조하면, 제 2 구동 전압(VSS)은 중간 레벨의 전압 VM으로 고정되고, 제 1 구동 전압(VDD)은 로우 레벨의 전압 VL 및 하이 레벨의 전압 VH으로 교번할 수 있다. 로우 레벨의 전압 VL은 중간 레벨의 전압 VM보다 작고, 중간 레벨의 전압 VM은 하이 레벨의 전압 VH보다 작다. 예를 들어, 제 2 기간(P2)에서 제 1 기간(P1)으로 진입하면, 제 1 구동 전압(VDD)은 로우 레벨의 전압 VL에서 하이 레벨의 전압 VH로 변경되고, 제 1 기간(P1)에서 제 2 기간(P2)으로 진입하면, 제 1 구동 전압(VDD)은 하이 레벨의 전압 VH에서 로우 레벨의 전압 VL로 변경된다. 제 2 구동 전압(VSS)은 제 1 기간(P1) 및 제 2 기간(P2) 동안 중간 레벨의 전압 VM을 유지한다.
다만, 이에 한정되지 않으며, 제 1 구동 전압(VDD)은 중간 레벨의 전압 VM으로 고정되고, 제 2 구동 전압(VSS)은 로우 레벨의 전압 VL 및 하이 레벨의 전압 VH으로 교번할 수 있다.
이하, 도 6 및 도 8을 참조하여, 제 1 기간(P1) 동안의 화소(PX)의 동작을 설명한다.
도 6을 참조하면, 다수의 스캔 라인(SL1-SLi) 중 해당하는 스캔 라인(SLn)에 인가되는 현재 스캔 신호 Scan[n]가 스위칭 트랜지스터(ST)의 게이트에 인가되고, 다수의 데이터 라인(DL1-DLj) 중 해당하는 데이터 라인(DLm)에 인가되는 데이터 전압 Vdata이 스위칭 트랜지스터(ST)의 소스에 인가된다. 스위칭 트랜지스터(ST)는 P형 또는 N형 트랜지스터일 수 있다. 이하, 스위칭 트랜지스터(ST)는 P형 트랜지스터를 기준으로 설명한다.
현재 구동하고자 하는 스캔 라인(SLn)이 n 번째 스캔 라인(SLn)이고 상기 n 번째 스캔 라인(SLn)에 인가되는 스캔 신호가 Scan[n]이며, 현재 스캔라인 이전에 구동되는 스캔라인이 n-1 번째 스캔 라인(SLn-1)이고, 상기 n-1번째 스캔라인에 인가되는 스캔 신호를 Scan[n-1]이라 한다.
먼저, 현재 스캔 신호 scan[n]가 인가되면, 즉 로우 레벨의 현재 스캔 신호 scan[n]가 인가되면, p형 트랜지스터인 스위칭 트랜지스터(ST)가 ON 되고, 데이터 라인(DLm)에 인가되는 데이터 전압 Vdata이 스위칭 트랜지스터(ST)를 통해 제 1 노드(N1, 제 1 구동 트랜지스터(DT1)의 게이트, 제 2 구동 트랜지스터(DT2)의 게이트 및 스토리지 커패시터의 일단)에 전달된다.
스토리지 커패시터(Cst)는 제 1 노드(N1)에 전달된 데이터 전압 Vdata에 따라 충전되고, 제 1 기간(P1)동안 충전된 데이터 전압 Vdata를 저장한다. 따라서, 제 1 노드(N1, 제 1 구동 트랜지스터(DT1) 및 제 2 구동 트랜지스터(DT2)의 게이트)는 제 1 기간(P1) 동안 전달된 데이터 전압 Vdata를 유지한다.
스토리지 커패시터(Cst)에 저장된 데이터 전압 Vdata는 제 1 구동 트랜지스터(DT1) 및 제 2 구동 트랜지스터(DT2)의 게이트에 인가된다. 전술한 바와 같이, 일 실시예에서, 제 1 구동 트랜지스터(DT1)는 P형 트랜지스터이고, 제 2 구동 트랜지스터(DT2)는 N형 트랜지스터이다.
스토리지 커패시터(Cst)에 저장된 전압 VCst, 즉 제 1 구동 트랜지스터(DT1)의 게이트 전압 Vg1과 소스 전압 Vs1의 전압차 Vgs1는 게이트가 연결된 제 1 노드(N1)의 전압인 데이터 전압 Vdata과 소스가 연결된 제 1 전원 공급 라인(VDL)에 인가된 제 1 구동 전압(VDD)의 차이와 같다. 제 1 기간(P1) 동안 제 1 구동 전압(VDD)은 하이 레벨 전압 VH이다. 제 1 구동 트랜지스터(DT1)가 ON 되기 위해서는, 제 1 구동 트랜지스터(DT1)의 Vgs1는 p형 트랜지스터인 제 1 구동 트랜지스터(DT1)의 문턱전압 -Vth1(Vth1는 양의 값) 보다 작다.
VCst = Vgs1 = Vg1 - Vs1 = Vdata - VH < -Vth1
Vdata < -Vth1 + VH (식 1)
일 실시예에서, 제 1 구동 트랜지스터(DT1)는 포화 영역에서 동작할 수 있다. 따라서, 제 2 노드(N2)에 연결된 제 1 구동 트랜지스터(DT1)의 드레인의 전압 Vd1은 게이트의 전압 Vg1에서 Vth1만큼 큰 전압보다 작을 수 있다.
Vd1 < Vg1 + Vth1 = Vdata + Vth1
-Vth1 + Vd1 < Vdata (식 2)
다만, 이에 한정되는 것은 아니며, 제 1 구동 트랜지스터(DT1)는 트라이오드 영역에서 동작할 수 있다.
제 2 노드(N2)는 제 2 전원 공급 라인(VSL)에 순방향으로 연결된 제 1 발광 소자(LED1)를 통해 연결되어 있으므로, 제 2 노드(N2)에 연결된 제 1 구동 트랜지스터(DT1)의 드레인의 전압 Vd1은 대략 로우 레벨 전압 VL의 크기를 갖는다. 보다 정확히는, 제 2 노드(N2)의 전압은 제 2 전원 공급 라인(VSL)의 로우 레벨 전압 VL보다 제 1 발광 소자(LED1)의 전압 강하 VLED 만큼 크다(VLED는 양의 값).
-Vth1 + (VL + VLED) < Vdata (식 3)
따라서, 일 실시예에서, 제 1 구동 트랜지스터(DT1)가 ON 되고 포화 영역에서 동작하기 위해서는 제 1 구동 트랜지스터(DT1)의 게이트에 전달되는 데이터 전압 Vdata는 아래와 같은 범위를 만족하는 전압 레벨을 갖는다.
-Vth1 + (VL + VLED) < Vdata < -Vth1 + VH (식 4)
한편, 전술한 바와 같이, 스토리지 커패시터(Cst)에 저장된 데이터 전압 Vdata는 N형인 제 2 구동 트랜지스터(DT2)의 게이트에도 인가된다. P형과 반대로, N형 트랜지스터는 하이 레벨의 전압이 인가되는 단자를 드레인으로, 로우 레벨의 전압이 인가되는 단자를 소스로 칭하므로, 제 1 기간(P1)의 제 2 구동 트랜지스터(DT2)의 경우, 제 1 전원 공급 라인(VDL)에 연결된 단자를 드레인으로, 제 2 노드(N2)에 연결된 단자를 소스로 칭한다.
일 실시예에서, 제 1 기간(P1)에는 제 2 구동 트랜지스터(DT2)는 OFF 된다. 따라서, 제 2 구동 트랜지스터(DT2)의 게이트 전압 Vg2 및 소스 전압 Vs2 간의 차이 Vgs2는 N형 트랜지스터인 제 2 구동 트랜지스터(DT2)의 문턱전압 Vth2(Vth2는 양의 값) 보다 작다.
Vgs2 = Vg2 - Vs2 = Vdata - (VL + VLED) < Vth2
Vdata < Vth2 + (VL + VLED) (식 5)
따라서, 제 1 기간(P1)동안 제 1 구동 트랜지스터(DT1)는 포화 영역에서 ON 되고 제 2 구동 트랜지스터(DT2)는 OFF 되기 위해서는, 제 1 노드(N1)에 전달되는 데이터 전압 Vdata은 식 3 및 식 4를 모두 만족하는 범위를 가질 수 있다.
또한, 제 1 기간(P1)동안 제 1 구동 트랜지스터(DT1) 및 제 2 구동 트랜지스터(DT2) 모두는 OFF 되기 위해서는, 제 1 노드(N1)에 전달되는 데이터 전압 Vdata은 아래와 같은 범위를 가질 수 있다.
-Vth1 + VH < Vdata < Vth2 + (VL + VLED) (식 6)
따라서, 제 1 구동 트랜지스터(DT1) 및 제 2 구동 트랜지스터(DT2) 모두는 OFF 되기 위해서는, 아래와 같은 조건이 만족되어야 한다.
-Vth1 + VH < Vth2 + (VL + VLED)
도 8을 참조하면, 제 1 기간(P1) 동안, 제 1 구동 트랜지스터(DT1)의 소스에서 드레인 방향으로 구동 전류(Id)가 흐르고, 그 구동 전류의 크기는 제 1 구동 트랜지스터(DT1)의 게이트에 입력된 데이터 전압 Vdata에 따라 결정된다. 구동 전류는 제 2 노드(N2)와 제 2 전원 공급 라인(VSL) 사이에 병렬로 연결된 발광 다이오드(LED) 중 순 바이어스된 하나 또는 복수의 제 1 발광 소자(LED1)를 통해 흐른다. 따라서, 제 1 발광 소자(LED1)는 구동 전류 Id에 의해 발광하고, 역 바이어스된 제 2 발광 소자(LED2)는 발광하지 않는다.
한편, 도 7에 도시된 타이밍 차트와 같이 제 1 기간(P1)에 제 1 전원 공급 라인(VDL)에 하이 레벨 전압 VH이 공급되고, 제 2 전원 공급 라인(VSL)에 중간 레벨 전압 VM이 공급될 수 있다. 이 경우, 위 식 1 내지 6에서 제 2 전원 공급 라인(VSL)에 공급된 제 2 구동 전압(VSS)을 VL에서 VM으로 대체한 것 외에는, 화소(PX)의 동작은 위에서 설명한 바와 같다.
이하, 도 6 및 도 9을 참조하여, 제 2 기간(P2) 동안의 화소(PX)의 동작을 설명한다.
제 1 기간(P1)과 같이, 현재 스캔 신호 scan[n]가 인가되면, 즉 로우 레벨의 현재 스캔 신호 scan[n]가 인가되면, p형 트랜지스터인 스위칭 트랜지스터(ST)가 턴온되고, 데이터 라인(DLm)에 인가되는 데이터 전압 Vdata가 스위칭 트랜지스터(ST)를 통해 제 1 노드(N1)에 전달된다.
스토리지 커패시터(Cst)에 저장된 데이터 전압 Vdata는 제 1 구동 트랜지스터(DT1) 및 제 2 구동 트랜지스터(DT2)의 게이트에 인가된다. 한편, 제 1 기간(P1)과 반대로, 제 2 기간(P2)에는 제 1 전원 공급 라인(VDL)에 로우 레벨 전압 VL이 인가되고, 제 2 전원 공급 라인(VSL)에 하이 레벨 전압 VH가 인가된다.
N형인 제 2 구동 트랜지스터(DT2)의 경우, 제 2 기간(P2)에는 로우 레벨 전압 VL이 인가되는 제 1 전원 공급 라인(VDL)에 연결된 단자를 소스로 칭하고, 하이 레벨 전압 VH(보다 정확히는 VH-VLED)이 인가되는 제 2 노드(N2)에 연결된 단자를 드레인으로 칭한다.
스토리지 커패시터(Cst)에 저장된 전압 VCst, 즉 제 2 구동 트랜지스터(DT2)의 게이트 전압 Vg2 및 소스 전압 Vs2 사이의 전압차 Vgs2는 게이트가 연결된 제 1 노드(N1)의 전압인 데이터 전압 Vdata과 소스가 연결된 제 1 전원 공급 라인(VDL)에 인가된 제 1 구동 전압(VDD)의 차이와 같다, 제 2 기간(P2) 동안 제 1 구동 전압(VDD)은 로우 레벨 전압 VL이다. 일 실시예에서, 제 2 구동 트랜지스터(DT2)의 Vgs2는 N형 트랜지스터인 제 2 구동 트랜지스터(DT2)의 문턱전압 Vth2(Vth2는 양의 값) 보다 크다.
VCst = Vgs2 = Vg2 - Vs2 = Vdata - VL > Vth2
Vdata > Vth2 + VL (식 7)
일 실시예에서, 제 2 구동 트랜지스터(DT2)는 포화 영역에서 동작할 수 있다. 따라서, 제 2 노드(N2)에 연결된 제 2 구동 트랜지스터(DT2)의 드레인의 전압 Vd2은 게이트의 전압 Vg2보다 Vth2만큼 작은 전압보다 클 수 있다.
Vd2 > Vg2 - Vth2 = Vdata - Vth2
Vth2 + Vd2 > Vdata (식 8)
다만, 이에 한정되는 것은 아니며, 제 1 구동 트랜지스터(DT1)는 트라이오드 영역에서 동작할 수 있다.
제 2 노드(N2)는 제 2 전원 공급 라인(VSL)에 역방향으로 연결된 제 2 발광 소자(LED2)를 통해 연결되어 있으므로, 제 2 노드(N2)에 연결된 제 2 구동 트랜지스터(DT2)의 드레인의 전압 Vd2은 대략 하이 레벨 전압 VH의 크기를 갖는다. 보다 정확히는, 제 2 노드(N2)의 전압은 제 2 전원 공급 라인(VSL)의 하이 레벨 전압 VH보다 제 2 발광 소자(LED2)의 전압 강하 VLED 만큼 작다(VLED는 양의 값).
Vth1 + (VH - VLED) > Vdata (식 9)
따라서, 일 실시예에서, 제 2 구동 트랜지스터(DT2)가 ON 되고 포화 영역에서 동작하기 위해서는 제 2 구동 트랜지스터(DT2)의 게이트에 전달되는 데이터 전압 Vdata는 아래와 같은 범위를 만족하는 전압 레벨을 갖는다.
Vth2 + (VH - VLED) > Vdata > Vth2 + VL (식 10)
한편, 전술한 바와 같이, 스토리지 커패시터(Cst)에 저장된 데이터 전압 Vdata는 P형인 제 1 구동 트랜지스터(DT1)의 게이트에도 인가된다. N형과 반대로, P형 트랜지스터는 하이 레벨의 전압이 인가되는 단자를 소스로, 로우 레벨의 전압이 인가되는 단자를 드레인으로 칭하므로, 제 2 기간(P2)의 제 1 구동 트랜지스터(DT1)의 경우, 제 1 전원 공급 라인(VDL)에 연결된 단자를 드레인으로, 제 2 노드(N2)에 연결된 단자를 소스로 칭한다.
일 실시예에서, 제 2 기간(P2)에는 제 1 구동 트랜지스터(DT1)는 OFF 된다. 따라서, 제 1 구동 트랜지스터(DT1)의 게이트 전압 Vg1 및 소스 전압 Vs1 간의 차이 Vgs1는 P형 트랜지스터인 제 1 구동 트랜지스터(DT1)의 문턱전압 -Vth1(Vth1는 양의 값) 보다 크다.
Vgs1 = Vg1 - Vs1 = Vdata - (VH - VLED) > -Vth1
Vdata > -Vth1 + (VH - VLED) (식 11)
따라서, 제 2 기간(P2)동안 제 2 구동 트랜지스터(DT2)는 포화 영역에서 ON 되고 제 1 구동 트랜지스터(DT1)는 OFF 되기 위해서는, 제 1 노드(N1)에 전달되는 데이터 전압 Vdata은 식 9 및 식 10을 모두 만족하는 범위를 가질 수 있다.
또한, 제 2 기간(P2)동안 제 1 구동 트랜지스터(DT1) 및 제 2 구동 트랜지스터(DT2) 모두는 OFF 되기 위해서는, 제 1 노드(N1)에 전달되는 데이터 전압 Vdata은 아래와 같은 범위를 가질 수 있다.
Vth2 + VL > Vdata > -Vth1 + (VH - VLED) (식 12)
따라서, 제 1 구동 트랜지스터(DT1) 및 제 2 구동 트랜지스터(DT2) 모두는 OFF 되기 위해서는, 아래와 같은 조건이 만족되어야 한다.
Vth2 + VL > -Vth1 + (VH - VLED)
제 2 기간(P2) 동안, 제 2 구동 트랜지스터(DT2)의 드레인에서 소스 방향으로 구동 전류(Id)가 흐르고, 그 구동 전류의 크기는 제 2 구동 트랜지스터(DT2)의 게이트에 입력된 데이터 전압 Vdata에 따라 결정된다. 구동 전류는 제 2 노드(N2)와 제 2 전원 공급 라인(VSL) 사이에 병렬로 연결된 발광 다이오드(LED) 중 순 바이어스된 하나 또는 복수의 제 2 발광 소자(LED2)를 통해 흐른다. 따라서, 제 2 발광 소자(LED2)는 구동 전류 Id에 의해 발광하고, 역 바이어스된 제 1 발광 소자(LED1)는 발광하지 않는다.
한편, 도 7에 도시된 타이밍 차트와 같이 제 2 기간(P2)에 제 1 전원 공급 라인(VDL)에 로우 레벨 전압 VL이 공급되고, 제 2 전원 공급 라인(VSL)에 중간 레벨 전압 VM이 공급될 수 있다. 이 경우, 위 식 7 내지 12에서 제 2 전원 공급 라인(VSL)에 공급된 제 2 구동 전압(VSS)을 VH에서 VM으로 대체한 것 외에는, 화소(PX)의 동작은 위에서 설명한 바와 같다.
도 10은 본 발명의 한 실시예에 따라 발광 다이오드 초기화 회로를 더 포함하는 회로를 도시하는 회로도이다.
도 10에 따른 화소 회로는 제 2 노드(N2)에 연결된 발광 소자 초기화 회로를 더 포함한다. 초기화 회로를 제외한 구성은 도 2를 참조하여 설명한 화소의 회로와 동일하므로, 이에 대한 자세한 설명은 생략한다.
발광 소자 초기화 회로는 초기화 전원 라인(IL1), 스캔 라인(SLn) 및 제 2 노드(N2)에 연결된 초기화 트랜지스터(IT1)를 포함한다.
초기화 트랜지스터(IT1)는 제 n 스캔 라인(SLn)에 연결된 게이트 전극을 포함하며, 초기화 전원 라인(IL1)과 제 2 노드(N2) 사이에 연결된다. 초기화 트랜지스터(IT1)의 소스 전극 및 드레인 전극 중 어느 하나는 초기화 전원 라인(IL1)에 연결되며, 그 소스 전극 및 드레인 전극 중 다른 하나는 제 2 노드(N2)에 연결된다. 예를 들어, 초기화 트랜지스터(IT1)의 제 1 소스 전극은 초기화 전원 라인(IL1)에 연결되며, 초기화 트랜지스터(IT1)의 드레인 전극은 제 2 노드(N2)에 연결된다. 초기화 트랜지스터(IT1)는 P형 또는 N형 트랜지스터일 수 있다. 전원 공급부는 초기화 전원 라인(IL1)에 초기화 전압(VI1)을 인가할 수 있다. 초기화 전압(VI1)은 제 2 전원 공급 라인(VSL)에 인가되는 제 2 구동 전압(VSS)과 동일할 수 있다. 초기화 전압(VI1)은 제 2 전원 공급 라인(VSL)에 인가되는 제 2 구동 전압(VSS)과 상이할 수 있다.
이하에서는, 도 10에 도시된 화소(PX)의 동작을 설명한다.
전술한 바와 같이, 제 1 발광 소자(LED1)의 애노드(ANO) 및 제 2 발광 소자(LED2)의 캐소드(CAT)는 제 2 노드(N2)와 연결되고, 제 1 발광 소자(LED1)의 캐소드(CAT) 및 제 2 발광 소자(LED2)의 애노드(ANO)는 제 2 전원 공급 라인(VSL)과 연결된다. 따라서, 제 1 기간(P1) 동안 제 1 발광 소자(LED1)는 순 바이어스되어 발광하고, 제 2 발광 소자(LED2)는 역 바이어스되어 커패시터와 같이 다이오드 양단에 전하가 축적될 수 있다. 반대로, 제 2 기간(P2) 동안 제 2 발광 소자(LED2)는 순 바이어스되어 발광하고, 제 1 발광 소자(LED1)는 역 바이어스되어 커패시터와 같이 다이오드 양단에 전하가 축적될 수 있다.
먼저, 제 2 기간(P2) 동안 제 2 발광 소자(LED2)는 순 바이어스되어 발광하고, 제 1 발광 소자(LED1)는 역 바이어스되어 커패시터와 같이 다이오드 양단에 전하가 축적된다.
다음으로, 제 1 기간(P1)의 시작과 함께 스위칭 트랜지스터(ST)의 게이트에 로우 레벨의 현재 스캔 신호 scan[n]가 인가되면, 스위칭 트랜지스터(ST)가 ON 되어 스토리지 커패시터(Cst)에 데이터 전압 Vdata이 전달된다.
이와 동시에, 초기화 트랜지스터(IT1)의 게이트에 로우 레벨의 현재 스캔 신호 scan[n]가 인가되면, 초기화 트랜지스터(IT1)가 ON 되고, 초기화 전원 라인(IL1)에 인가된 초기화 전압이 초기화 트랜지스터(IT1)를 통해 제 2 노드(N2)에 전달된다. 따라서, 제 1 발광 소자(LED1)에 축적된 전하가 초기화 트랜지스터(IT1)를 통해 방전된다. 이 때, 초기화 전원 라인(IL1)에 인가되는 초기화 전압은 제 2 전원 공급 라인(VSL)에 인가되는 제 2 구동 전압(VSS)과 같거나 그보다 높을 수 있다. 예를 들어, 초기화 전압은 VL 보다 높다.
스캔 신호 scan[n]이 다시 하이 레벨로 변경되면, 나머지 제 1 기간(P1) 동안 초기화 트랜지스터(IT1)는 OFF 되고, 제 1 발광 소자(LED1)는 제 1 구동 트랜지스터(DT1)가 출력하는 구동 전류 Id에 의해 발광한다. 또한 나머지 제 1 기간(P1) 동안 제 2 발광 소자(LED2)는 역 바이어스되어 그 양단에 전하가 축적된다.
마찬가지로, 제 2 기간(P2)의 시작과 함께 스위칭 트랜지스터(ST)의 게이트에 로우 레벨의 현재 스캔 신호 scan[n]가 인가되면, 스위칭 트랜지스터(ST)가 ON 되어 스토리지 커패시터(Cst)에 데이터 전압 Vdata이 전달된다.
이와 동시에, 초기화 트랜지스터(IT1)가 ON 되고, 초기화 전원 라인(IL1)에 인가된 초기화 전압이 초기화 트랜지스터(IT1)를 통해 제 2 노드(N2)에 전달된다. 따라서, 제 2 기간(P2)의 시작과 함께 제 2 발광 소자(LED2)에 축적된 전하가 초기화 트랜지스터(IT1)를 통해 방전된다. 이 때, 초기화 전원 라인(IL1)에 인가되는 초기화 전압은 제 2 전원 공급 라인(VSL)에 인가되는 제 2 구동 전압(VSS)과 같거나 그보다 낮을 수 있다. 예를 들어, 초기화 전압은 VH 보다 낮다.
스캔 신호 scan[n]이 다시 하이 레벨로 변경되면, 나머지 제 2 기간(P2) 동안 초기화 트랜지스터(IT1)는 OFF 되고, 제 2 발광 소자(LED2)는 제 2 구동 트랜지스터(DT2)가 출력하는 구동 전류 Id에 의해 발광한다. 또한 나머지 제 2 기간(P2) 동안 제 1 발광 소자(LED1)는 역 바이어스되어 그 양단에 전하가 축적된다.
한편, 초기화 트랜지스터(IT1) 및 스위칭 트랜지스터(ST)는 모두 동일한 현재 스캔 신호 scan[n]에 의해 턴온되는 것으로 설명하였으나, 이에 한정되지 않는다. 초기화 트랜지스터(IT1)는 스위칭 트랜지스터(ST)가 ON 되기 전에 ON 되고, 스위칭 트랜지스터(ST)가 ON 됨과 동시에 또는 그 이전에 OFF 될 수 있다. 예를 들어, 초기화 트랜지스터(IT1)의 게이트는 스캔 라인 SLn-1에 연결되어 이전 스캔 신호 scan[n-1]가 인가될 수 있다.
도 11은 본 발명의 다른 실시예에 따라 발광 다이오드 초기화 회로를 더 포함하는 회로를 도시하는 회로도이다.
도 11에 따른 화소(PX) 회로는 초기화 트랜지스터(IT1)가 제 2 전원 공급 라인(VSL)에 연결된 점을 제외하면, 도 10를 참조하여 설명한 화소(PX)의 구성과 동일하다.
발광 다이오드 초기화 회로는 제 2 전원 공급 라인(VSL), 스캔 라인(SLn) 및 제 2 노드(N2)에 연결된 초기화 트랜지스터(IT1)를 포함한다.
초기화 트랜지스터(IT1)는 제 n 스캔 라인(SLn)에 연결된 게이트 전극을 포함하며, 제 2 전원 공급 라인(VSL)과 제 2 노드(N2) 사이에 연결된다. 초기화 트랜지스터(IT1)의 소스 전극 및 드레인 전극 중 어느 하나는 제 2 전원 공급 라인(VSL)에 연결되며, 그 소스 전극 및 드레인 전극 중 다른 하나는 제 2 노드(N2)에 연결된다. 예를 들어, 초기화 트랜지스터(IT1)의 소스 전극은 제 2 전원 공급 라인(VSL)에 연결되며, 초기화 트랜지스터(IT1)의 드레인 전극은 제 2 노드(N2)에 연결된다.
제 1 기간(P1)의 시작과 함께, 현재 스캔 신호 scan[n]에 따라 초기화 트랜지스터(IT1)가 ON 되면, 제 2 전원 공급 라인(VSL)에 인가된 제 2 구동 전압(VSS)이 초기화 트랜지스터(IT1)를 통해 제 2 노드(N2)에 전달된다. 따라서, 제 1 발광 소자(LED1) 양단에는 동일한 전압이 인가되어 제 2 기간(P2) 동안 제 1 발광 소자(LED1)에 축적된 전하가 방전된다.
마찬가지로, 제 2 기간(P2)의 시작과 함께, 현재 스캔 신호 scan[n]에 따라 초기화 트랜지스터(IT1)가 ON 되면, 제 2 발광 소자(LED2) 양단에는 동일한 전압이 인가되어 제 1 기간(P1) 동안 제 2 발광 소자(LED2)에 축적된 전하가 방전된다.
도 12는 본 발명의 다른 실시예에 따른 어느 하나의 화소에 구비된 회로를 도시하는 회로도이다.
화소 회로는 데이터 라인(DLm)에 인가된 데이터 전압 Vdata을 전달하는 스위칭 회로, 전달된 데이터 전압 Vdata을 저장하는 스토리지 회로, 저장된 데이터 전압 Vdata에 따라 발광 소자(LED)를 구동하는 전류를 제어하는 구동 회로를 포함한다.
스위칭 회로는 데이터 라인(DLm), 스캔 라인(SLn) 및 제 1 노드(N1)에 연결된 스위칭 트랜지스터(ST)를 포함한다. 스토리지 회로는 제 1 노드(N1) 및 제 1-1 전원 공급 라인(VDL1)에 연결된 제 1 스토리지 커패시터(Cst1) 및 제 1 노드(N1) 및 제 1-2 전원 공급 라인(VDL2)에 연결된 제 2 스토리지 커패시터(Cst2)를 포함한다. 구동 회로는 제 1 노드(N1), 제 1-1 전원 공급 라인(VDL1), 제 2 노드(N2)에 연결된 제 1 구동 트랜지스터(DT1) 및 제 1 노드(N1), 제 1-2 전원 공급 라인(VDL2), 제 2 노드(N2)에 연결된 제 2 구동 트랜지스터(DT2)를 포함한다. 제 1 구동 트랜지스터(DT1) 및 제 2 구동 트랜지스터(DT2)는 서로 상보적인 타입이다.
발광 소자(LED)는 나노 스케일의 초소형 발광 다이오드(LED)를 포함한다. 발광 다이오드(LED)는 제 2 노드(N2) 및 제 2 전원 공급 라인(VSL)에 각각 연결되고 서로 반대로 바이어스되는 적어도 2개의 발광 다이오드(LED)를 포함한다. 발광 다이오드(LED)는 제 1 발광 소자(LED1) 및 제 2 발광 소자(LED2)를 포함한다. 제 1 발광 소자(LED1)의 애노드 및 제 2 발광 소자(LED2)의 캐소드는 제 2 노드(N2)와 연결되고, 제 1 발광 소자(LED1)의 캐소드 및 제 2 발광 소자(LED2)의 애노드는 제 1-2 전원 공급 라인(VDL2)과 연결된다.
전원 공급부는 제 1-1 전원 공급 라인(VDL1)에 제 1 구동 전압(VDD1)을 공급하는 제 1 전원 공급부, 제 1-2 전원 공급 라인(VDL2)에 제 1-2 구동 전압(VDD2)을 공급하는 제 1-2 전원 공급부, 및 제 2 전원 공급 라인(VSL)에 제 2 구동 전압(VSS)을 공급하는 제 3 전원 공급부를 포함할 수 있다.
제 1 구동 전압(VDD1), 제 1-2 구동 전압(VDD2), 제 2 구동 전압(VSS) 및 제 1 노드(N1)의 데이터 전압 Vdata에 따라, 제 1 발광 소자(LED1) 및 제 2 발광 소자(LED2)가 교대로 발광할 수 있다.
이하에서는, 도 12를 참조하여, 각 트랜지스터 및 발광 다이오드의 연결 관계를 상세히 설명한다.
스위칭 트랜지스터(ST)는 제 n 스캔 라인(SLn)에 연결된 제 1 게이트 전극을 포함하며, 제 m 데이터 라인(DLm)과 제 1 노드(N1) 사이에 연결된다. 스위칭 트랜지스터(ST)의 제 1 소스 전극 및 제 1 드레인 전극 중 어느 하나는 제 m 데이터 라인(DLm)에 연결되며, 그 제 1 소스 전극 및 제 1 드레인 전극 중 다른 하나는 제 1 노드(N1)에 연결된다. 예를 들어, 스위칭 트랜지스터(ST)의 제 1 소스 전극은 제 m 데이터 라인(DLm)에 연결되며, 스위칭 트랜지스터(ST)의 제 1 드레인 전극은 제 1 노드(N1)에 연결된다. 스위칭 트랜지스터(ST)는 P형 또는 N형 트랜지스터일 수 있다. 스위칭 트랜지스터(ST)는 PMOS 또는 NMOS 트랜지스터일 수 있다.
제 1 구동 트랜지스터(DT1)는 제 1 노드(N1)에 연결된 제 2 게이트 전극을 포함하며, 제 1-1 전원 공급 라인(VDL1)과 제 2 노드(N2) 사이에 연결된다. 일 실시예에서, 제 1 구동 트랜지스터(DT1)는 P형 트랜지스터 또는 PMOS 트랜지스터이다. 제 1 구동 트랜지스터(DT1)의 제 2 소스 전극 및 제 2 드레인 전극 중 어느 하나는 제 1-1 전원 공급 라인(VDL1)에 연결되며, 그 제 2 소스 전극 및 제 2 드레인 전극 중 다른 하나는 제 2 노드(N2)에 연결된다. 예를 들어, 제 1 구동 트랜지스터(DT1)의 제 2 소스 전극은 제 1-1 전원 공급 라인(VDL1)에 연결되며, 제 1 구동 트랜지스터(DT1)의 제 2 드레인 전극은 제 2 노드(N2)에 연결된다. 제 1 구동 트랜지스터(DT1)는 제 2 게이트 전극에 인가된 데이터 전압 Vdata에 따라 제 1 전원 공급 라인에서 제 2 노드(N2) 방향으로 흐르는 전류(제 2 소스 전극에서 제2 드레인 전극으로 흐르는 전류)의 크기를 제어한다.
제 2 구동 트랜지스터(DT2)는 제 1 노드(N1)에 연결된 제 3 게이트 전극을 포함하며, 제 1-2 전원 공급 라인(VDL2)과 제 2 노드(N2) 사이에 연결된다. 일 실시예에서, 제 2 구동 트랜지스터(DT2)는 N형 트랜지스터 또는 NMOS 트랜지스터이다. 일 실시예에서, 제 1 구동 트랜지스터(DT1) 및 제 2 구동 트랜지스터(DT2)는 서로 상보적인 트랜지스터, 예를 들어, CMOS 트랜지스터이다. 제 2 구동 트랜지스터(DT2)의 제 3 소스 전극 및 제 3 드레인 전극 중 어느 하나는 제 1-2 전원 공급 라인(VDL2)에 연결되며, 제 3 소스 전극 및 제 3 드레인 전극 중 다른 하나는 제 2 노드(N2)에 연결된다. 예를 들어, 제 2 구동 트랜지스터(DT2)의 제 3 소스 전극은 제 1-2 전원 공급 라인(VDL2)에 연결되며, 제 2 구동 트랜지스터(DT2)의 제 3 드레인 전극은 제 2 노드(N2)에 연결된다. 제 2 구동 트랜지스터(DT2)는 제 3 게이트 전극에 인가된 데이터 전압 Vdata에 따라 제 2 노드(N2)에서 제 2 전원 공급 라인 방향으로 흐르는 전류(제 3 드레인 전극에서 제 3 소스 전극으로 흐르는 전류)의 크기를 제어한다.
제 1 스토리지 커패시터(Cst1)는 제 1 노드(N1)와 제 1-1 전원 공급 라인(VDL1) 사이에 연결된다. 제 2 스토리지 커패시터(Cst2)는 제 1 노드(N1)와 제 1-2 전원 공급 라인(VDL2) 사이에 연결된다. 제 1 스토리지 커패시터(Cst1) 및 제 2 스토리지 커패시터(Cst2)는 제 1 노드(N1)에 인가된 데이터 전압 Vdata을 한 프레임 또는 한 프레임의 일부 기간 동안 저장한다.
이하에서는, 도 12, 도 13, 도 14 및 도 15를 참조하며, 본 발명의 일 실시예에 따른 화소(PX)의 구동 방법에 대해 구체적으로 설명한다.
도 13은 도 12의 회로도의 타이밍 차트의 일 실시예를 나타내는 도면이다. 도 14는 제 1 기간 동안의 도 12의 회로도의 등가 회로를 도시하는 회로도이다. 도 15는 제 2 기간 동안의 도 12의 회로도의 등가 회로를 도시하는 회로도이다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 화소(PX)의 구동 방법에 따르면, 제 1 발광 소자(LED1)가 발광하는 제 1 기간(P1)과 제 2 발광 소자(LED2)가 발광하는 제 2 기간(P2)을 포함하고, 제 1 기간(P1) 및 제 2 기간(P2)은 교대로 반복될 수 있다.
제 1-1 전원 공급 라인(VDL1)에 인가되는 제 1-1 구동 전압(VDD1), 제 1-2 전원 공급 라인(VDL2)에 인가되는 제 1-2 구동 전압(VDD2) 및 제 2 전원 공급 라인(VSL)에 인가되는 제 2 구동 전압(VSS)은 제 1 기간(P1) 및 제 2 기간(P2) 동안 같은 값을 가질 수 있다. 예를 들어, 제 1-1 구동 전압(VDD1)은 제 2 구동 전압(VSS)보다 높고, 제 1-2 구동 전압(VDD2)은 제 2 구동 전압(VSS)보다 낮다. 예를 들어, 제 1-1 구동 전압(VDD1)은 하이 레벨의 전압 VH이고, 제 1-2 구동 전압(VDD2)은 로우 레벨의 전압 VL이고, 제 2 구동 전압(VSS)은 중간 레벨의 전압 VM이다.
이하, 도 12, 도 13 및 도 14를 참조하여, 제 1 기간(P1) 동안의 화소(PX)의 동작을 설명한다.
*도 12을 참조하면, 다수의 스캔 라인(SL1-SLi) 중 해당하는 스캔 라인(SLn)에 인가되는 현재 스캔 신호 Scan[n]가 스위칭 트랜지스터(ST)의 게이트에 인가되고, 다수의 데이터 라인(DL1-DLj) 중 해당하는 데이터 라인(DLm)에 인가되는 데이터 전압 Vdata가 스위칭 트랜지스터(ST)의 소스에 인가된다. 스위칭 트랜지스터(ST)는 p형 또는 n형 트랜지스터일 수 있다. 이하, 스위칭 트랜지스터(ST)는 p형 트랜지스터를 기준으로 설명한다.
먼저, 현재 스캔 신호 scan[n]가 인가되면, 즉 로우 레벨의 현재 스캔 신호 scan[n]가 인가되면, p형 트랜지스터인 스위칭 트랜지스터(ST)가 ON 되고, 데이터 라인(DLm)에 인가되는 데이터 전압 Vdata가 스위칭 트랜지스터(ST)를 통해 제 1 노드(N1, 제 1 구동 트랜지스터(DT1)의 게이트, 제 2 구동 트랜지스터(DT2)의 게이트, 제 1 스토리지 커패시터(Cst1)의 일단, 및 제 2 스토리지 커패시터(Cst2)의 일단)에 전달된다.
제 1 스토리지 커패시터(Cst1) 및 제 2 스토리지 커패시터(Cst2)는 제 1 노드(N1)에 전달된 데이터 전압 Vdata에 따라 충전되고, 제 1 기간(P1) 동안 데이터 전압 Vdata를 저장한다. 따라서, 제 1 노드(N1)는 제 1 기간(P1) 동안 전달된 데이터 전압 Vdata를 유지한다.
스토리지 커패시터(Cst)에 저장된 데이터 전압 Vdata는 제 1 구동 트랜지스터(DT1) 및 제 2 구동 트랜지스터(DT2)의 게이트에 인가된다. 전술한 바와 같이, 일 실시예에서, 제 1 구동 트랜지스터(DT1)는 P형 트랜지스터이고, 제 2 구동 트랜지스터(DT2)는 N형 트랜지스터이다.
제 1 스토리지 커패시터(Cst1)에 저장된 전압 VCst, 즉 제 1 구동 트랜지스터(DT1)의 게이트 전압 Vg1과 소스 전압 Vs1의 전압차 Vgs1는 게이트가 연결된 제 1 노드(N1)의 전압인 데이터 전압 Vdata과 소스가 연결된 제 1-1 전원 공급 라인(VDL1)에 인가된 제 1-1 구동 전압(VDD1)의 차이와 같다.
제 1 기간(P1) 동안 제 1 구동 트랜지스터(DT1)는 ON 되고, 제 2 구동 트랜지스터(DT2)는 OFF 된다.
제 1 구동 트랜지스터(DT1)가 ON 되기 위해서는, 제 1 구동 트랜지스터(DT1)의 Vgs1는 p형 트랜지스터인 제 1 구동 트랜지스터(DT1)의 문턱전압 -Vth1(Vth1는 양의 값) 보다 작다.
VCst = Vgs1 = Vg1 - Vs1 = Vdata - VH < -Vth1
Vdata < -Vth1 + VH (식 13)
제 2 구동 트랜지스터(DT2)는 OFF 되기 위해서는, 제 2 구동 트랜지스터(DT2)의 게이트 전압 Vg2 및 소스 전압 Vs2 간의 차이 Vgs2는 N형 트랜지스터인 제 2 구동 트랜지스터(DT2)의 문턱전압 Vth2(Vth2는 양의 값) 보다 작다.
Vgs2 = Vg2 - Vs2 = Vdata - VL < Vth2
Vdata < Vth2 + VL (식 14)
따라서, 제 1 기간(P1)동안 제 1 구동 트랜지스터(DT1)는 ON 되고 제 2 구동 트랜지스터(DT2)는 OFF 되기 위해서는, 제 1 노드(N1)에 전달되는 데이터 전압 Vdata는 식 13 및 식 14를 모두 만족하는 범위를 가질 수 있다.
제 1 기간(P1) 동안, 제 1 구동 트랜지스터(DT1)의 소스에서 드레인 방향으로 구동 전류 Id가 흐르고, 그 구동 전류 Id의 크기는 제 1 스토리지 커패시터(Cst1)에 저정된 전압에 따라 결정된다. 구동 전류 Id는 제 2 노드(N2)와 제 2 전원 공급 라인(VSL) 사이에 병렬로 연결된 발광 다이오드(LED) 중 순 바이어스된 하나 또는 복수의 제 1 발광 소자(LED1)를 통해 흐른다. 따라서, 제 1 발광 소자(LED1)는 구동 전류에 의해 발광하고, 역 바이어스된 제 2 발광 소자(LED2)는 발광하지 않는다.
이하, 도 12, 도 13 및 도 15를 참조하여, 제 2 기간(P2) 동안의 화소(PX)의 동작을 설명한다.
제 2 기간(P2) 동안 제 1 구동 트랜지스터(DT1)는 OFF 되고, 제 2 구동 트랜지스터(DT2)는 ON 된다.
제 2 구동 트랜지스터(DT2)가 ON 되기 위해서는, 제 2 구동 트랜지스터(DT2)의 Vgs2는 N형 트랜지스터인 제 2 구동 트랜지스터(DT2)의 문턱전압 Vth2(Vth2는 양의 값) 보다 높다.
VCst = Vgs2 = Vg2 - Vs2 = Vdata - VL > Vth2
Vdata > Vth2 + VL (식 15)
제 1 구동 트랜지스터(DT1)는 OFF 되기 위해서는, 제 1 구동 트랜지스터(DT1)의 게이트 전압 Vg1 및 소스 전압 Vs1 간의 차이 Vgs1는 P형 트랜지스터인 제 1 구동 트랜지스터(DT1)의 문턱전압 -Vth1(Vth1는 양의 값) 보다 높다.
Vgs1 = Vg1 - Vs1 = Vdata - VH > -Vth1
Vdata > -Vth1 + VH (식 16)
따라서, 제 1 기간(P1)동안 제 2 구동 트랜지스터(DT2)는 ON 되고 제 1 구동 트랜지스터(DT1)는 OFF 되기 위해서는, 제 1 노드(N1)에 전달되는 데이터 전압 Vdata는 식 15 및 식 16을 모두 만족하는 범위를 가질 수 있다.
제 2 기간(P2) 동안, 제 2 구동 트랜지스터(DT2)의 드레인에서 소스 방향으로 구동 전류 Id가 흐르고, 그 구동 전류 Id의 크기는 제 2 스토리지 커패시터(Cst2)에 저정된 전압에 따라 결정된다. 구동 전류는 제 2 노드(N2)와 제 2 전원 공급 라인(VSL) 사이에 병렬로 연결된 발광 다이오드(LED) 중 순 바이어스된 하나 또는 복수의 제 2 발광 소자(LED2)를 통해 흐른다. 따라서, 제 2 발광 소자(LED2)는 구동 전류에 의해 발광하고, 역 바이어스된 제 1 발광 소자(LED1)는 발광하지 않는다.
제 1 구동 트랜지스터(DT1) 및 제 2 구동 트랜지스터(DT2) 모두는 OFF 되기 위해서는, 제 1 노드(N1)에 전달되는 데이터 전압 Vdata는 아래와 같은 범위를 가질 수 있다.
-Vth1 + VH < Vdata < Vth2 + VL (식 17)
따라서, 제 1 구동 트랜지스터(DT1) 및 제 2 구동 트랜지스터(DT2) 모두는 OFF 되기 위해서는, 아래와 같은 조건이 만족되어야 한다.
-Vth1 + VH < Vth2 + VL
따라서, 이와 같은 조건에서, 데이터 전압 Vdata가 -Vth1 + VH 보다 낮은 범위에서는 제 1 구동 트랜지스터(DT1) 만 ON 되어 제 1 발광 소자(LED1)가 발광하고, 데이터 전압 Vdata가 -Vth1 + VH 와 Vth2 + VL 사이의 범위에서는 제 1 구동 트랜지스터(DT1) 및 제 2 구동 트랜지스터(DT2) 모두가 OFF 되어 제 1 발광 소자(LED1) 및 제 2 발광 소자(LED2) 모두 발광하지 않으며, 데이터 전압 Vdata가 Vth2 + VL 보다 높은 범위에서는 제 2 구동 트랜지스터(DT2) 만 ON 되어 제 2 발광 소자(LED2)가 발광한다.
도 16은 도 12의 회로도의 타이밍 차트의 일 실시예를 나타내는 도면이다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 화소(PX)의 구동 방법에 따르면, 제 1 발광 소자(LED1)가 발광하는 제 1 기간(P1)과 제 2 발광 소자(LED2)가 발광하는 제 2 기간(P2)을 포함하고, 제 1 기간(P1) 및 제 2 기간(P2)은 교대로 반복될 수 있다.
제 1-1 전원 공급 라인(VDL1)에 인가되는 제 1-1 구동 전압(VDD1)은 제 1 기간(P1)에는 하이 레벨의 전압 VH으로 유지되고, 제 2 기간(P2)에는 플로팅(floating) 된다. 즉, 제 1-1 전원 공급 라인(VDL1)은 제 2 기간(P2) 동안 전원 공급부(123)와 연결이 차단될 수 있다.
제 1-2 전원 공급 라인(VDL2)에 인가되는 제 1-2 구동 전압(VDD2)은 제 1 기간(P2)에는 로우 레벨의 전압 VL으로 유지되고, 제 1 기간(P1)에는 플로팅(floating) 된다. 즉, 제 1-2 전원 공급 라인(VDL2)은 제 1 기간(P1) 동안 전원 공급부(123)와 연결이 차단될 수 있다.
제 2 전원 공급 라인(VSL)에 인가되는 제 2 구동 전압(VSS)은 제 1 기간(P1) 및 제 2 기간(P2) 동안 중간 레벨의 전압 VM을 유지할 수 있다.
도 17은 도 12의 회로도의 타이밍 차트의 다른 실시예를 나타내는 도면이다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 화소(PX)의 구동 방법에 따르면, 제 1 발광 소자(LED1)가 발광하는 제 1 기간(P1)과 제 2 발광 소자(LED2)가 발광하는 제 2 기간(P2)을 포함하고, 제 1 기간(P1) 및 제 2 기간(P2)은 교대로 반복될 수 있다.
제 1-1 전원 공급 라인(VDL1)에 인가되는 제 1-1 구동 전압(VDD1)은 제 1 기간(P1)에는 하이 레벨의 전압 VH으로 유지된다. 제 1 기간(P1)에 진입하기 직전의 제 2 기간(P2), 예를 들어 이전 스캔 신호 Scan[n-1]가 인가되는 기간 동안에, 제 1-1 전원 공급 라인(VDL1)은 제 1-2 전원 공급 라인(VDL2)에 인가되는 제 1-2 구동 전압(VDD2)과 동일한 크기, 즉 로우 레벨의 전압 VL이 인가될 수 있다. 나머지 제 2 기간(P2)에 제 1-1 전원 공급 라인(VDL1)에 인가되는 제 1-1 구동 전압(VDD1)은 하이 레벨의 전압 VH으로 유지될 수 있다.
따라서, 제 1 기간(P1)의 시작 직전에 제 1 스토리지 커패시터(Cst1)에 충전되어 있는 전하가 방전되어, 제 1 스토리지 커패시터(Cst1)가 초기화 될 수 있다.
제 1-2 전원 공급 라인(VDL2)에 인가되는 제 1-2 구동 전압(VDD2)은 제 2 기간(P2)에는 로우 레벨의 전압 VL으로 유지된다. 제 2 기간(P2)에 진입하기 직전의 제 1 기간(P1), 예를 들어 이전 스캔 신호 Scan[n-1]가 인가되는 기간 동안에, 제 1-2 전원 공급 라인(VDL2)은 제 1-1 전원 공급 라인(VDL1)에 인가되는 제 1-1 구동 전압(VDD1)과 동일한 크기, 즉 하이 레벨의 전압 VH이 인가될 수 있다. 나머지 제 1 기간(P1)에 제 1-2 전원 공급 라인(VDL2)에 인가되는 제 1-2 구동 전압(VDD2)은 로우 레벨의 전압 VL으로 유지될 수 있다.
따라서, 제 2 기간(P2)의 시작 직전에 제 2 스토리지 커패시터(Cst2)에 충전되어 있는 전하가 방전되어, 제 2 스토리지 커패시터(Cst2)가 초기화 될 수 있다.
도 18 및 도 19는 본 발명의 실시예들에 따라 발광 다이오드 초기화 회로를 더 포함하는 회로를 도시하는 회로도이다.
도 18의 발광 다이오드 초기화 회로는 도 10에 도시된 초기화 전원 라인(IL1), 스캔 라인(SLn) 및 제 2 노드(N2)에 연결된 초기화 트랜지스터(IT1)를 포함한다. 도 19의 발광 다이오드 초기화 회로는 제 2 전원 공급 라인(VSS), 스캔 라인(SLn) 및 제 2 노드(N2)에 연결된 초기화 트랜지스터(IT1)를 포함한다. 도 18 및 도 19의 발광 다이오드 초기화 회로의 연결 및 동작은 도 10 및 도 11을 참조하여 설명한 바와 같으므로, 자세한 설명은 생략한다.
도 20은 본 발명의 실시예들에 따라 스토리지 커패시터 초기화 회로를 더 포함하는 회로를 도시하는 회로도이다. 도 21은 도 20의 회로도의 타이밍 차트의 일 실시예를 나타내는 도면이다.
도 20에 따른 화소(PX) 회로는 제 1 노드(N1)에 연결된 커패시터 초기화 회로를 포함한다. 커패시터 초기화 회로를 제외한 구성은 도 12를 참조하여 설명한 화소(PX)의 구성과 동일하므로, 이에 대한 자세한 설명은 생략한다.
커패시터 초기화 회로는 초기화 전원 라인(IL2), 이전(n-1) 스캔 라인(SLn-1) 및 제 1 노드(N1)에 연결된 초기화 트랜지스터(IT2)를 포함한다.
초기화 트랜지스터(IT2)는 제 n-1 스캔 라인(SLn-1)에 연결된 게이트 전극을 포함하며, 초기화 전원 라인(IL2)과 제 1 노드(N1) 사이에 연결된다. 초기화 트랜지스터(IT2)의 소스 전극 및 드레인 전극 중 어느 하나는 초기화 전원 라인(IL2)에 연결되며, 그 소스 전극 및 드레인 전극 중 다른 하나는 제 1 노드(N1)에 연결된다. 예를 들어, 초기화 트랜지스터(IT2)의 제 1 소스 전극은 초기화 전원 라인(IL2)에 연결되며, 초기화 트랜지스터(IT1)의 드레인 전극은 제 1 노드(N1)에 연결된다. 초기화 트랜지스터(IT2)는 P형 또는 N형 트랜지스터일 수 있다. 전원 공급부는 초기화 전원 라인(IL2)에 초기화 전압(VI2)을 인가할 수 있다.
이하에서는, 도 20 및 도 21을 참조하여 화소(PX)의 스토리지 커패시터(Cst1, Cst2)의 초기화 동작을 설명한다.
전술한 바와 같이, 제 1 스토리지 커패시터(Cst1)는 제 1-1 전원 공급 라인(VDL1)과 제 1 노드(N1) 사이에 연결되고, 제 2 스토리지 커패시터(Cst2)는 제 1-2 전원 공급 라인(VDL2)과 제 1 노드(N1) 사이에 연결된다.
먼저, 제 2 기간(P2) 동안 제 1 노드(N1)에 전달된 데이터 전압 Vdata에 따라 제 1 스토리지 커패시터(Cst1) 및 제 2 스토리지 커패시터(Cst2)의 양단에 전하가 축적되고 유지된다.
다음으로, 제 1 기간(P1) 진입 직전에 초기화 트랜지스터(IT2)의 게이트에 로우 레벨의 이전 스캔 신호 scan[n-1]가 인가되면, 초기화 트랜지스터(IT2)가 ON 되고, 초기화 전원 라인(IL2)에 인가된 초기화 전압(VI2)이 초기화 트랜지스터(IT2)를 통해 제 1 노드(N1)에 전달된다. 예를 들어, 이 때 이전 스캔 신호 scan[n-1]에 의해 전달되는 초기화 전압(VI2)은 제 1 기간(P1) 동안 제 1-1 전원 공급 라인(VDL1)에 인가되는 제 1-1 구동 전압(VDD1)인 하이 레벨의 전압 VH과 대략 동일할 수 있다. 따라서, 제 1 기간(P1)의 진입 직전에 제 1 스토리지 커패시터(Cst1)에 저장되어 있던 전하가 초기화 트랜지스터(IT2)를 통해 방전되어 제 1 스토리지 커패시터(Cst1)가 초기화될 수 있다.
다음으로, 스캔 신호 scan[n-1]이 스위칭 트랜지스터(ST)에 다시 하이 레벨로 변경되면, 제 2 기간(P2) 시작과 함께 초기화 트랜지스터(IT2)는 OFF 되고, 동시에, 스위칭 트랜지스터(ST)의 게이트에 로우 레벨의 현재 스캔 신호 scan[n]가 인가되면, 스위칭 트랜지스터(ST)가 턴온되어 스토리지 커패시터(Cst)에 데이터 전압 Vdata이 전달된다.
다음으로, 제 2 기간(P2) 진입 직전에 초기화 트랜지스터(IT2)의 게이트에 로우 레벨의 이전 스캔 신호 scan[n-1]가 인가되면, 초기화 트랜지스터(IT2)가 ON 되고, 초기화 전원 라인(IL2)에 인가된 초기화 전압(VI2)이 초기화 트랜지스터(IT2)를 통해 제 1 노드(N1)에 전달된다. 예를 들어, 이 때 이전 스캔 신호 scan[n-1]에 의해 전달되는 초기화 전압(VI2)은 제 2 기간(P2) 동안 제 1-2 전원 공급 라인(VDL2)에 인가되는 제 1-2 구동 전압(VDD2)인 로우 레벨의 전압 VL과 대략 동일할 수 있다. 따라서, 제 2 기간(P2)의 진입 직전에 제 2 스토리지 커패시터(Cst2)에 저장되어 있던 전하가 초기화 트랜지스터(IT2)를 통해 방전되어 제 2 스토리지 커패시터(Cst2)가 초기화될 수 있다.
다음으로, 스캔 신호 scan[n-1]이 스위칭 트랜지스터(ST)에 다시 하이 레벨로 변경되면, 제 2 기간(P2) 시작과 함께 초기화 트랜지스터(IT2)는 OFF 되고, 동시에, 스위칭 트랜지스터(ST)의 게이트에 로우 레벨의 현재 스캔 신호 scan[n]가 인가되면, 스위칭 트랜지스터(ST)가 턴온되어 스토리지 커패시터(Cst)에 데이터 전압 Vdata이 전달된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (29)

  1. 제 1 노드에 데이터 전압을 전달하는 스위칭 트랜지스터;
    제 1 전원 공급 라인과 제 1 노드 사이에 연결되고, 상기 데이터 전압을 저장하는 스토리지 커패시터;
    상기 제 1 전원 공급 라인, 상기 제 1 노드 및 제 2 노드에 연결된 제1 구동 트랜지스터;
    상기 제 1 전원 공급 라인, 상기 제 1 노드 및 상기 제 2 노드에 연결된 제2 구동 트랜지스터;
    상기 제 2 노드와 제 2 전원 공급 라인 사이에 연결된 제 1 발광 소자; 및
    상기 제 2 노드와 상기 제 2 전원 공급 라인 사이에 연결된 제 2 발광 소자;를 포함하고,
    상기 제 1 발광 소자의 애노드 및 상기 제 2 발광 소자의 캐소드는 상기 제 2 노드에 연결되고, 상기 제 1 발광 소자의 캐소드 및 상기 제 2 발광 다이오드의 애노드는 상기 제 2 전원 공급 라인에 연결되고,
    상기 제 1 구동 트랜지스터는 P형 트랜지스터이고, 상기 제 2 구동 트랜지스터는 N형 트랜지스터이고,
    상기 제1 및 제2 구동 트랜지스터의 게이트는 상기 제1 노드에 연결되고,
    상기 제1 및 제2 구동 트랜지스터의 소스는 상기 제1 전원 공급 라인에 연결되고,
    상기 제1 및 제2 구동 트랜지스터의 드레인은 상기 제2 노드에 연결되는, 화소.
  2. 제 1 항에 있어서,
    상기 스위칭 트랜지스터의 게이트는, 스캔 신호가 인가되는 스캔 라인(SLn)에 연결되고,
    상기 스위칭 트랜지스터의 소스 및 드레인 중 어느 하나는, 상기 데이터 전압이 인가되는 데이터 라인에 연결되고,
    상기 스위칭 트랜지스터의 소스 및 드레인 중 다른 하나는, 상기 제 1 노드에 연결되는, 화소
  3. 제 1 항에 있어서,
    상기 제1 발광 소자 및 상기 제2 발광 소자는 각각 적어도 하나의 나노 크기의 발광 다이오드를 포함하는, 화소.
  4. 제 1 항에 있어서,
    상기 제1 구동 트랜지스터는 PMOS이고, 제2 구동 트랜지스터는 NMOS인, 화소.
  5. 제 1 항에 있어서,
    제1 기간에 상기 제1 전원 공급 라인에 인가되는 제 1 구동 전압은 상기 제2 전원 공급 라인에 인가되는 제 2 구동 전압 보다 높고,
    제1 기간에 상기 제1 전원 공급 라인에 인가되는 제 1 구동 전압은 상기 제2 전원 공급 라인에 인가되는 제 2 구동 전압 보다 낮은, 화소.
  6. 제 5 항에 있어서,
    상기 제1 및 제2 기간은 교호적으로 반복되는, 화소.
  7. 제 5 항에 있어서,
    상기 제1 기간에, 상기 제1 구동 트랜지스터는 ON 되고, 상기 제2 구동 트랜지스터는 OFF 되고,
    상기 제2 기간에, 상기 제1 구동 트랜지스터는 OFF 되고, 상기 제2 구동 트랜지스터는 ON 되는, 화소.
  8. 제 5 항에 있어서,
    상기 제1 기간 및 상기 제2 기간 동안에 상기 제1 전원 공급 라인에 인가되는 상기 제1 구동 전압 및 상기 제2 전원 공급 라인에 인가되는 상기 제2 구동 전압 중 어느 하나는 동일한 값을 유지하는, 화소.
  9. 제 5 항에 있어서,
    상기 제1 기간 및 상기 제2 기간은 각각 한 프레임의 일부에 대응하는, 화소.
  10. 제 5 항에 있어서,
    상기 제1 기간 및 상기 제2 기간은 각각 적어도 한 프레임에 대응하는 기간에 대응하는, 화소.
  11. 제 5 항에 있어서,
    상기 제1 기간에 대한 상기 제2 기간의 비는 상기 제1 발광 다이오드의 발광 다이오드의 개수에 대한 상기 제2 발광 다이오드의 발광 다이오드의 개수의 비와 실질적으로 동일한, 화소.
  12. 제 1 항에 있어서,
    상기 제2 노드에 연결된 초기화 트랜지스터를 더 포함하고,
    상기 초기화 트랜지스터의 게이트는 스캔 신호가 인가되는 스캔 라인(SLn)에 연결되고,
    상기 초기화 트랜지스터의 소스 및 드레인 중 어느 하나는 상기 제 2 노드에 연결되고,
    상기 초기화 트랜지스터의 소스 및 드레인 중 다른 하나는 초기화 전원 라인에 연결되는, 화소.
  13. 제 1 항에 있어서,
    상기 제2 노드에 연결된 초기화 트랜지스터를 더 포함하고,
    상기 초기화 트랜지스터의 게이트는 스캔 신호가 인가되는 스캔 라인(SLn)에 연결되고,
    상기 초기화 트랜지스터의 소스 및 드레인 중 어느 하나는 상기 제 2 노드에 연결되고,
    상기 초기화 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제2 전원 공급 라인에 연결되는, 화소.
  14. 제 1 노드에 데이터 전압을 전달하는 스위칭 트랜지스터;
    제 1-1 전원 공급 라인과 제 1 노드 사이에 연결되고, 상기 데이터 전압을 저장하는 제 1 스토리지 커패시터;
    제 1-2 전원 공급 라인과 제 1 노드 사이에 연결되고, 상기 데이터 전압을 저장하는 제 2 스토리지 커패시터;
    상기 제 1-1 전원 공급 라인, 상기 제 1 노드 및 제 2 노드에 연결된 제1 구동 트랜지스터;
    상기 제 1-2 전원 공급 라인, 상기 제 1 노드 및 상기 제 2 노드에 연결된 제2 구동 트랜지스터;
    상기 제 2 노드와 제 2 전원 공급 라인 사이에 연결된 제 1 발광 소자; 및
    상기 제 2 노드와 상기 제 2 전원 공급 라인 사이에 연결된 제 2 발광 소자;를 포함하고,
    상기 제 1 발광 소자의 애노드 및 상기 제 2 발광 소자의 캐소드는 상기 제 2 노드에 연결되고, 상기 제 1 발광 소자의 캐소드 및 상기 제 2 발광 소자의 애노드는 상기 제 2 전원 공급 라인에 연결되고,
    상기 제 1 구동 트랜지스터는 P형 트랜지스터이고, 상기 제 2 구동 트랜지스터는 N형 트랜지스터이고,
    상기 제1 및 제2 구동 트랜지스터의 게이트는 상기 제1 노드에 연결되고,
    상기 제1 구동 트랜지스터의 소스는 상기 제1-1 전원 공급 라인에 연결되고,
    상기 제2 구동 트랜지스터의 소스는 상기 제1-2 전원 공급 라인에 연결되고,
    상기 제1 및 제2 구동 트랜지스터의 드레인은 상기 제2 노드에 연결되는, 화소.
  15. 제 14 항에 있어서,
    상기 스위칭 트랜지스터의 게이트는, 스캔 신호가 인가되는 스캔 라인(SLn)에 연결되고,
    상기 스위칭 트랜지스터의 소스 및 드레인 중 어느 하나는, 상기 데이터 전압이 인가되는 데이터 라인에 연결되고,
    상기 스위칭 트랜지스터의 소스 및 드레인 중 다른 하나는, 상기 제 1 노드에 연결되는, 화소
  16. 제 14 항에 있어서,
    상기 제1 발광 소자 및 상기 제2 발광 소자는 각각 적어도 하나의 나노 크기의 발광 다이오드를 포함하는, 화소.
  17. 제 14 항에 있어서,
    상기 제1 구동 트랜지스터는 PMOS이고, 제2 구동 트랜지스터는 NMOS인, 화소.
  18. 제 12 항에 있어서,
    제1 기간에, 상기 제1 구동 트랜지스터는 ON 또는 OFF 되고, 상기 제2 구동 트랜지스터는 OFF 되고,
    제2 기간에, 상기 제1 구동 트랜지스터는 OFF 되고, 상기 제2 구동 트랜지스터는 ON 또는 OFF 되고,
    상기 제1 및 제2 기간은 교호적으로 반복되는, 화소.
  19. 제 18 항에 있어서,
    상기 제1 및 제 2 기간에 상기 제1-1 전원 공급 라인에 인가되는 제 1-1 구동 전압은 상기 제2 전원 공급 라인에 인가되는 제 2 구동 전압 보다 높고,
    상기 제1 및 상기 제 2 기간에 상기 제1-2 전원 공급 라인에 인가되는 제 1-2 구동 전압은 상기 제2 전원 공급 라인에 인가되는 제 2 구동 전압 보다 낮은, 화소.
  20. 제 19 항에 있어서,
    상기 제1 기간에 상기 데이터 전압은 상기 제 1-2 구동 전압에 상기 제2 구동 트랜지스터의 문턱 전압을 더한 값보다 낮고,
    상기 제2 기간에 상기 데이터 전압은 상기 제 1-1 구동 전압에 상기 제2 구동 트랜지스터의 문턱 전압을 뺀 값보다 높은, 화소.
  21. 제 18 항에 있어서,
    상기 제1 기간 및 상기 제2 기간은 각각 한 프레임의 일부에 대응하는, 화소.
  22. 제 18 항에 있어서,
    상기 제1 기간 및 상기 제2 기간은 각각 적어도 한 프레임에 대응하는 기간에 대응하는, 화소.
  23. 제 18 항에 있어서,
    상기 제1 기간에 대한 상기 제2 기간의 비는 상기 제1 발광 다이오드의 발광 다이오드의 개수에 대한 상기 제2 발광 다이오드의 발광 다이오드의 개수의 비와 실질적으로 동일한, 화소.
  24. 제 18 항에 있어서,
    상기 제1 기간에 상기 제1-1 전원 공급 라인에 인가되는 제 1-1 구동 전압은 상기 제2 전원 공급 라인에 인가되는 제 2 구동 전압 보다 높고,
    상기 제2 기간에 상기 제1-1 전원 공급 라인은 플로팅되고,
    상기 제 2 기간에 상기 제1-2 전원 공급 라인에 인가되는 제 1-2 구동 전압은 상기 제2 전원 공급 라인에 인가되는 제 2 구동 전압 보다 낮고,
    상기 제1 기간에 상기 제1-2 전원 공급 라인은 플로팅되는, 화소.
  25. 제 18 항에 있어서,
    상기 제1 기간에 상기 제1-1 전원 공급 라인에 인가되는 제 1-1 구동 전압은 상기 제2 전원 공급 라인에 인가되는 제 2 구동 전압 보다 높고,
    상기 제 2 기간에 상기 제1-2 전원 공급 라인에 인가되는 제 1-2 구동 전압은 상기 제2 전원 공급 라인에 인가되는 제 2 구동 전압 보다 낮고,
    상기 제2 기간의 적어도 일부에 상기 제1-1 전원 공급 라인은 상기 제 2 기간에 상기 제1-2 전원 공급 라인에 인가되는 제 1-2 구동 전압과 실질적으로 동일하고,
    상기 제1 기간의 적어도 일부에 상기 제1-2 전원 공급 라인은 상기 제 1 기간에 상기 제1-1 전원 공급 라인에 인가되는 제 1-1 구동 전압과 실질적으로 동일한, 화소.
  26. 제 14 항에 있어서,
    상기 제2 노드에 연결된 초기화 트랜지스터를 더 포함하고,
    상기 초기화 트랜지스터의 게이트는 스캔 신호가 인가되는 스캔 라인(SLn)에 연결되고,
    상기 초기화 트랜지스터의 소스 및 드레인 중 어느 하나는 상기 제 2 노드에 연결되고,
    상기 초기화 트랜지스터의 소스 및 드레인 중 다른 하나는 초기화 전원 라인에 연결되는, 화소.
  27. 제 14 항에 있어서,
    상기 제2 노드에 연결된 초기화 트랜지스터를 더 포함하고,
    상기 초기화 트랜지스터의 게이트는 스캔 신호가 인가되는 스캔 라인(SLn)에 연결되고,
    상기 초기화 트랜지스터의 소스 및 드레인 중 어느 하나는 상기 제 2 노드에 연결되고,
    상기 초기화 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제2 전원 공급 라인에 연결되는, 화소.
  28. 제 14 항에 있어서,
    상기 제1 노드에 연결된 초기화 트랜지스터를 더 포함하고,
    상기 초기화 트랜지스터의 게이트는 이전 스캔 신호 Scan[n-1]가 인가되는 스캔 라인(SLn-1)에 연결되고,
    상기 초기화 트랜지스터의 소스 및 드레인 중 어느 하나는 상기 제 1 노드에 연결되고,
    상기 초기화 트랜지스터의 소스 및 드레인 중 다른 하나는 초기화 전원 라인에 연결되는, 화소.
  29. 제 19 항에 있어서,
    상기 제1 노드에 연결된 초기화 트랜지스터를 더 포함하고,
    상기 초기화 트랜지스터의 게이트는 이전 스캔 신호 Scan[n-1]가 인가되는 스캔 라인(SLn-1)에 연결되고,
    상기 초기화 트랜지스터의 소스 및 드레인 중 어느 하나는 상기 제 1 노드에 연결되고,
    상기 초기화 트랜지스터의 소스 및 드레인 중 다른 하나는 초기화 전원 라인에 연결되는,
    상기 제 2 기간에 상기 이전 스캔 신호가 인가될 때 상기 초기화 전원 라인에 상기 제1-1 구동 전압과 실질적으로 동일한 초기화 전압이 인가되고,
    상기 제 1 기간에 상기 이전 스캔 신호가 인가될 때 상기 초기화 전원 라인에 상기 제1-2 구동 전압과 실질적으로 동일한 초기화 전압이 인가되는, 화소.
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