KR20230114810A - 표시 장치와 그를 포함하는 타일형 표시 장치 - Google Patents

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KR20230114810A
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light
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김현준
이계욱
전상진
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Abstract

일 실시예에 따른 표시 장치는 서로 다른 광을 발광하는 제1 서브 화소와 제2 서브 화소를 포함하고, 상기 제1 서브 화소는 평면 상에서 서로 떨어져 배치되는 제1 애노드 패드 전극과 제2 애노드 패드 전극, 평면 상에서 상기 제1 애노드 패드 전극 및 상기 제2 애노드 패드 전극과 떨어져 배치되는 제1 캐소드 패드 전극, 및 상기 제1 애노드 패드 전극과 상기 캐소드 패드 전극 상에 배치되는 제1 서브 발광 소자와 상기 제2 애노드 패드 전극과 상기 캐소드 패드 전극 상에 배치되는 제2 서브 발광 소자를 포함하는 제1 발광 소자를 구비한다. 상기 제1 캐소드 패드 전극의 면적은 상기 제1 애노드 패드 전극의 면적 또는 상기 제2 애노드 패드 전극의 면적보다 크다. 상기 제1 서브 발광 소자와 상기 제2 서브 발광 소자는 서로 다른 기간에 발광한다. 상기 제1 서브 발광 소자와 상기 제2 서브 발광 소자는 동일한 광을 발광한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다.
발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 또는 발광 소자로서 LED(Light Emitting Diode)와 같은 무기 발광 다이오드 소자를 포함하는 발광 다이오드 표시 장치를 포함할 수 있다. 무기 발광 다이오드 소자의 발열로 인해 무기 발광 다이오드의 온도가 높아질수록 무기 발광 다이오드 소자의 발광 효율은 낮아질 수 있다.
본 발명이 해결하고자 하는 과제는 무기 발광 다이오드 소자의 발열로 인한 무기 발광 다이오드 소자의 발광 휘도가 낮아지는 것을 줄이거나 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 서로 다른 광을 발광하는 제1 서브 화소와 제2 서브 화소를 포함하고, 상기 제1 서브 화소는 평면 상에서 서로 떨어져 배치되는 제1 애노드 패드 전극과 제2 애노드 패드 전극, 평면 상에서 상기 제1 애노드 패드 전극 및 상기 제2 애노드 패드 전극과 떨어져 배치되는 제1 캐소드 패드 전극, 및 상기 제1 애노드 패드 전극과 상기 캐소드 패드 전극 상에 배치되는 제1 서브 발광 소자와 상기 제2 애노드 패드 전극과 상기 캐소드 패드 전극 상에 배치되는 제2 서브 발광 소자를 포함하는 제1 발광 소자를 구비한다. 상기 제1 캐소드 패드 전극의 면적은 상기 제1 애노드 패드 전극의 면적 또는 상기 제2 애노드 패드 전극의 면적보다 크다. 상기 제1 서브 발광 소자와 상기 제2 서브 발광 소자는 서로 다른 기간에 발광한다. 상기 제1 서브 발광 소자와 상기 제2 서브 발광 소자는 동일한 광을 발광한다.
상기 제1 캐소드 패드 전극의 일 방향의 길이는 상기 제1 애노드 패드 전극의 일 방향의 길이 또는 상기 제2 애노드 패드 전극의 일 방향의 길이보다 클 수 있다.
상기 제2 서브 화소는 제3 애노드 패드 전극, 상기 제3 애노드 패드 전극과 떨어져 배치되는 제2 캐소드 패드 전극, 및 상기 제3 애노드 패드 전극과 상기 제2 캐소드 패드 전극 상에 배치되는 제2 발광 소자를 포함할 수 있다.
상기 제1 캐소드 패드 전극의 면적은 상기 제2 캐소드 패드 전극의 면적보다 클 수 있다.
상기 제1 캐소드 패드 전극의 일 방향의 길이는 상기 제2 캐소드 패드 전극의 일 방향의 길이보다 클 수 있다.
상기 제1 서브 화소 및 상기 제2 서브 화소와 서로 다른 광을 발광하는 제3 서브 화소를 포함하고, 상기 제3 서브 화소는 제4 애노드 패드 전극, 평면 상에서 상기 제3 애노드 패드 전극과 떨어져 배치되는 제3 캐소드 패드 전극, 및 상기 제3 애노드 패드 전극과 상기 제3 캐소드 패드 전극 상에 배치되는 제3 발광 소자를 포함할 수 있다.
상기 제1 캐소드 패드 전극의 면적은 상기 제3 캐소드 패드 전극의 면적보다 클 수 있다.
상기 제1 캐소드 패드 전극의 일 방향의 길이는 상기 제3 캐소드 패드 전극의 일 방향의 길이보다 클 수 있다.
상기 제1 서브 발광 소자와 상기 제2 서브 발광 소자는 제1 광을 발광하고, 상기 제2 발광 소자는 제2 광을 발광하며, 상기 제3 발광 소자는 제3 광을 발광할 수 있다.
상기 제1 광은 적색 광이고, 상기 제2 광은 녹색 광이며, 상기 제3 광은 청색 광일 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 데이터 전압이 인가되는 제1 데이터 배선, 제2 데이터 전압이 인가되는 제2 데이터 배선, 제1 발광 제어 신호가 인가되는 제1 발광 제어 배선, 제2 발광 제어 신호가 인가되는 제2 발광 제어 배선, 및 상기 제1 데이터 배선, 상기 제2 데이터 배선, 상기 제1 발광 제어 배선, 및 상기 제2 발광 제어 배선에 연결되는 제1 서브 화소를 구비한다. 상기 제1 서브 화소는 제1 광을 발광하는 제1 서브 발광 소자와 제2 서브 발광 소자를 포함하는 제1 발광 소자, 상기 제1 데이터 배선의 상기 제1 데이터 전압에 따라 제어 전류를 생성하는 제1 화소 구동부, 상기 제2 데이터 배선의 상기 제2 데이터 전압에 따라 상기 제1 서브 발광 소자 또는 상기 제2 서브 발광 소자에 인가되는 구동 전류를 생성하는 제2 화소 구동부, 및 상기 제1 화소 구동부의 제어 전류에 따라 상기 제1 구동 전류를 상기 제1 서브 발광 소자 또는 상기 제2 서브 발광 소자에 인가하는 기간을 제어하는 제3 화소 구동부를 포함한다. 상기 제3 화소 구동부는 상기 제1 발광 제어 신호에 따라 상기 제1 구동 전류를 상기 제1 발광 소자에 공급하는 제1 트랜지스터, 및 상기 제2 발광 제어 신호에 따라 상기 제1 구동 전류를 상기 제2 발광 소자에 공급하는 제2 트랜지스터를 포함한다. 상기 제1 발광 제어 신호는 제N 프레임 기간 동안 게이트 온 전압을 가지며, 제N+1 프레임 기간 동안 게이트 오프 전압을 가진다. 상기 제2 발광 제어 신호는 제N 프레임 기간 동안 상기 게이트 오프 전압을 가지며, 상기 제N+1 프레임 기간 동안 상기 게이트 온 전압을 가진다.
제1 초기화 신호가 인가되는 제1 초기화 신호 배선, 및 초기화 전압이 인가되는 초기화 전압 배선을 더 구비할 수 있다. 상기 제1 서브 화소는 상기 제1 초기화 신호에 따라 상기 초기화 전압을 상기 제1 서브 발광 소자의 제1 전극에 공급하는 제3 트랜지스터, 및 상기 제1 초기화 신호에 따라 상기 초기화 전압을 상기 제2 발광 소자의 제1 전극에 공급하는 제4 트랜지스터를 더 포함할 수 있다.
발광 신호가 인가되는 발광 신호 배선, 및 상기 발광 신호 배선과 상기 제1 초기화 신호 배선에 연결되는 제2 서브 화소를 더 구비할 수 있다. 상기 제2 서브 화소는 제2 광을 발광하는 제2 발광 소자, 상기 제1 발광 신호에 따라 제2 구동 전류를 상기 제2 발광 소자에 공급하는 제5 트랜지스터, 및 상기 제1 초기화 신호에 따라 상기 초기화 전압을 상기 제2 발광 소자의 제1 전극에 공급하는 제6 트랜지스터를 포함할 수 있다.
상기 제1 광은 적색 광이고, 상기 제2 광은 녹색 광 또는 청색 광일 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 데이터 전압이 인가되는 제1 데이터 배선, 제2 데이터 전압이 인가되는 제2 데이터 배선, 제1 발광 제어 신호가 인가되는 제1 발광 제어 배선, 제2 발광 제어 신호가 인가되는 제2 발광 제어 배선, 및 상기 제1 데이터 배선, 상기 제2 데이터 배선, 상기 제1 발광 제어 배선, 및 상기 제2 발광 제어 배선에 연결되는 제1 서브 화소를 구비한다. 상기 제1 서브 화소는 제1 광을 발광하는 제1 서브 발광 소자와 제2 서브 발광 소자를 포함하는 제1 발광 소자, 상기 제1 데이터 배선의 상기 제1 데이터 전압에 따라 제어 전류를 생성하는 제1 화소 구동부, 상기 제2 데이터 배선의 상기 제2 데이터 전압에 따라 상기 제1 서브 발광 소자 또는 상기 제2 서브 발광 소자에 인가되는 구동 전류를 생성하는 제2 화소 구동부, 및 상기 제1 화소 구동부의 제어 전류에 따라 상기 제1 구동 전류를 상기 제1 서브 발광 소자 또는 상기 제2 서브 발광 소자에 인가하는 기간을 제어하는 제3 화소 구동부를 포함한다. 상기 제3 화소 구동부는 상기 제1 발광 신호에 따라 제1 구동 전류를 상기 제1 서브 발광 소자에 공급하는 제1 트랜지스터, 및 상기 제2 발광 신호에 따라 상기 제1 구동 전류를 상기 제2 발광 소자에 공급하는 제2 트랜지스터를 포함한다. 1 프레임 기간은 복수의 발광 기간들을 포함하고, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 복수의 발광 기간들 중에서 서로 다른 발광 기간에 턴-온된다.
상기 제1 트랜지스터는 상기 복수의 발광 기간들 중에서 기수 발광 기간들에 턴-온되고, 상기 제2 트랜지스터는 상기 복수의 발광 기간들 중에서 우수 발광 기간들에 턴-온될 수 있다.
상기 복수의 발광 기간들 중에서 기수 발광 기간들 동안 상기 제1 발광 신호는 게이트 온 전압을 가지며, 상기 제2 발광 신호는 게이트 오프 전압을 가지고, 상기 복수의 발광 기간들 중에서 우수 발광 기간들 동안 상기 제2 발광 신호는 상기 게이트 온 전압을 가지며, 상기 제1 발광 신호는 상기 게이트 오프 전압을 가질 수 있다.
제1 초기화 신호가 인가되는 제1 초기화 신호 배선, 및 초기화 전압이 인가되는 초기화 전압 배선을 더 구비할 수 있다. 상기 제1 서브 화소는 상기 제1 초기화 신호에 따라 상기 초기화 전압을 상기 제1 서브 발광 소자의 제1 전극에 공급하는 제3 트랜지스터, 및 상기 제1 초기화 신호에 따라 상기 초기화 전압을 상기 제2 발광 소자의 제1 전극에 공급하는 제4 트랜지스터를 더 포함할 수 있다.
상기 제1 발광 신호 배선과 상기 제2 발광 신호 배선에 연결되는 제2 서브 화소를 더 구비할 수 있다. 상기 제2 서브 화소는 제2 광을 발광하는 제2 발광 소자, 상기 제1 발광 제어 신호에 따라 제2 구동 전류를 상기 제2 발광 소자에 공급하는 제5 트랜지스터, 및 상기 제2 발광 제어 신호에 따라 상기 제2 구동 전류를 상기 제2 발광 소자에 공급하는 제6 트랜지스터를 포함할 수 있다.
제1 초기화 신호가 인가되는 제1 초기화 신호 배선, 및 초기화 전압이 인가되는 초기화 전압 배선을 더 구비할 수 있다. 상기 제2 서브 화소는 상기 제1 초기화 신호에 따라 상기 초기화 전압을 상기 제2 발광 소자의 제1 전극에 공급하는 제7 트랜지스터를 더 포함할 수 있다.
상기 제1 광은 적색 광이고, 상기 제2 광은 녹색 광 또는 청색 광일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 적색 광을 발광하는 서브 화소는 서로 다른 기간 동안 발광하는 제1 서브 발광 소자와 제2 서브 발광 소자를 포함한다. 이로 인해, 적색 광을 발광하는 제1 서브 화소의 제1 서브 발광 소자의 발광 기간과 제2 서브 발광 소자의 발광 기간은 녹색 광 또는 청색 광을 발광하는 서브 화소의 발광 소자의 발광 기간에 비해 절반으로 줄어들 수 있다. 그러므로, 제1 서브 발광 소자의 발열량과 제2 서브 발광 소자의 발열량을 줄일 수 있으므로, 제1 서브 발광 소자의 온도와 제2 서브 발광 소자의 온도를 낮출 수 있다. 그러므로, 적색 광을 발광하는 제1 서브 발광 소자의 발열과 제2 서브 발광 소자의 발열로 인해 제1 서브 발광 소자의 발광 휘도와 제2 서브 발광 소자의 발광 휘도가 낮아지는 것을 줄이거나 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 2는 도 1의 화소의 일 예를 보여주는 예시 도면이다.
도 3은 도 1의 화소의 또 다른 예를 보여주는 예시 도면이다.
도 4는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 5는 일 실시예에 따른 제1 발광 소자, 제2 발광 소자, 및 제3 발광 소자의 온도에 따른 발광 효율을 보여주는 그래프이다.
도 6은 일 실시예에 따른 제1 서브 화소를 보여주는 회로도이다.
도 7은 일 실시예에 따른 제2 서브 화소를 보여주는 회로도이다.
도 8은 일 실시예에 따른 제3 서브 화소를 보여주는 회로도이다.
도 9는 제N 내지 제N+2 프레임 기간 동안 표시 장치의 동작을 보여주는 일 예시 도면이다.
도 10은 제N 내지 제N+2 프레임 기간 동안 표시 장치의 동작을 보여주는 또 다른 예시 도면이다.
도 11은 일 실시예에 따른 제N 및 제N+1 프레임 기간에서 제k 로우 라인에 배치된 제1 서브 화소에 인가되는 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k 스캔 제어 신호, 제k PWM 발광 신호, 제k PAM 발광 신호, 제k 스윕 신호, 제3 노드의 전압, 발광 소자의 발광 타이밍, 제1 발광 제어 신호, 및 제2 발광 제어 신호를 보여주는 파형도이다.
도 12는 일 실시예에 따른 제5 기간과 제6 기간 동안 제k 스윕 신호, 제1 트랜지스터의 게이트 전극의 전압, 제1 트랜지스터의 턴-온 타이밍, 및 제15 트랜지스터의 턴-온 타이밍을 보여주는 타이밍 도이다.
도 13 내지 도 16은 도 11의 제N 프레임 기간의 제1 기간, 제2 기간, 제3 기간, 및 제6 기간 동안 제1 서브 화소의 동작을 보여주는 회로도들이다.
도 17은 도 11의 제N+1 프레임 기간의 제6 기간 동안 제1 서브 화소의 동작을 보여주는 회로도이다.
도 18은 도 11의 제N 프레임 기간과 제N+1 프레임 기간의 제6 기간 동안 제2 서브 화소의 동작을 보여주는 회로도이다.
도 19와 도 20은 일 실시예에 따른 화소를 보여주는 레이아웃 도들이다.
도 21은 도 19의 A 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 22는 도 19의 B 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 23은 도 20의 A 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 24는 도 19의 C 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 25는 도 19의 D 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 26은 도 20의 C 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 27은 도 21의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 28은 도 21과 도 23의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 29는 일 실시예에 따른 제1 서브 화소를 보여주는 회로도이다.
도 30은 일 실시예에 따른 제2 서브 화소를 보여주는 회로도이다.
도 31은 일 실시예에 따른 제3 서브 화소를 보여주는 회로도이다.
도 32는 일 실시예에 따른 제N 프레임 기간에서 제k 로우 라인에 배치된 제1 서브 화소에 인가되는 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k 스캔 제어 신호, 제k PWM 발광 신호, 제k PAMA 발광 신호, 제k PAMB 발광 신호, 및 제k 스윕 신호, 제3 노드의 전압과 발광 소자에 인가되는 구동 전류가 인가되는 기간을 보여주는 파형도이다.
도 33은 일 실시예에 따른 PAMA 발광 신호 출력부와 PAMB 발광 신호 출력부를 보여주는 예시 도면이다.
도 34는 일 실시예에 따른 PAMA 클럭 신호들과 PAMB 클럭 신호들을 보여주는 파형도이다.
도 35는 일 실시예에 따른 복수의 표시 장치를 포함하는 타일형 표시 장치를 보여주는 사시도이다.
도 36은 도 35의 A 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 37은 도 36의 E-E'를 따라 절단한 타일형 표시 장치의 일 예를 보여주는 단면도이다.
도 38은 도 37의 B 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 39는 도 38의 I-I'를 따라 절단한 타일형 표시 장치의 일 예를 보여주는 단면도이다.
도 40은 일 실시예에 따른 타일형 표시 장치를 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다. 도 2는 도 1의 화소의 일 예를 보여주는 예시 도면이다. 도 3은 도 1의 화소의 또 다른 예를 보여주는 예시 도면이다.
도 1 내지 도 3을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 패널(100)은 제1 방향(DR1)의 장변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 단변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 화상을 표시하기 위해 화소(PX)들, 제1 방향(DR1)으로 연장하는 스캔 배선들, 제2 방향(DR2)으로 연장하는 데이터 배선들을 더 포함할 수 있다. 화소(PX)들은 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열될 수 있다.
화소(PX)들 각각은 도 2 및 도 3과 같이 복수의 서브 화소들(RP, GP, BP)을 포함할 수 있다. 도 2와 도 3에서는 화소(PX)들 각각이 3 개의 서브 화소들(RP, GP, BP), 즉 제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP)를 포함하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP)은 데이터 배선들 중에서 어느 한 데이터 배선, 및 스캔 배선들 중에서 적어도 하나의 스캔 배선에 연결될 수 있다.
제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP) 각각은 직사각형, 정사각형 또는 마름모의 평면 형태를 가질 수 있다. 예를 들어, 제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP) 각각은 도 2와 같이 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 또는, 제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP) 각각은 도 3과 같이 제1 방향(DR1)과 제2 방향(DR2)에서 동일한 길이를 갖는 변들을 포함하는 정사각형 또는 마름모의 평면 형태를 가질 수 있다.
도 2와 같이, 제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP)는 제1 방향(DR1)으로 배열될 수 있다. 또는, 제2 서브 화소(GP)와 제3 서브 화소(BP) 중에서 어느 하나와 제1 서브 화소(RP)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제1 서브 화소(RP)는 제2 방향(DR2)으로 배열될 수 있다. 예를 들어, 도 3과 같이, 제1 서브 화소(RP)와 제2 서브 화소(GP)는 제1 방향(DR1)으로 배열되고, 제1 서브 화소(RP)와 제3 서브 화소(BP)는 제2 방향(DR2)으로 배열될 수 있다.
또는, 제1 서브 화소(RP)와 제3 서브 화소(BP) 중에서 어느 하나와 제2 서브 화소(GP)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제2 서브 화소(GP)는 제2 방향(DR2)으로 배열될 수 있다. 또는, 제1 서브 화소(RP)와 제2 서브 화소(GP) 중에서 어느 하나와 제3 서브 화소(BP)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제3 서브 화소(BP)는 제2 방향(DR2)으로 배열될 수 있다.
제1 서브 화소(RP)는 제1 광을 발광하는 제1 발광 소자를 포함하고, 제2 서브 화소(GP)는 제2 광을 발광하는 제2 발광 소자를 포함하며, 제3 서브 화소(BP)는 제3 광을 발광하는 제3 발광 소자를 포함할 수 있다. 여기서, 제1 광은 적색 파장 대역의 광이고, 제2 광은 녹색 파장 대역의 광이며, 제3 광은 청색 파장 대역의 광일 수 있다. 적색 파장 대역은 대략 600㎚ 내지 750㎚의 파장 대역이고, 녹색 파장 대역은 대략 480㎚ 내지 560㎚의 파장 대역이며, 청색 파장 대역은 대략 370㎚ 내지 460㎚의 파장 대역일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP) 각각은 광을 발광하는 발광 소자로서 무기 반도체를 갖는 무기 발광 소자를 포함할 수 있다. 예를 들어, 무기 발광 소자는 플립 칩(flip chip) 타입의 마이크로 LED(Light Emitting Diode)일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
도 2 및 도 3과 같이 제1 서브 화소(RP)의 면적, 제2 서브 화소(GP)의 면적, 및 제3 서브 화소(BP)의 면적은 실질적으로 동일할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 서브 화소(RP)의 면적, 제2 서브 화소(GP)의 면적, 및 제3 서브 화소(BP)의 면적 중에서 적어도 어느 하나는 또 다른 하나와 상이할 수 있다. 또는, 제1 서브 화소(RP)의 면적, 제2 서브 화소(GP)의 면적, 및 제3 서브 화소(BP)의 면적 중에서 어느 두 개는 실질적으로 동일하고, 나머지 하나는 상기 두 개와 상이할 수 있다. 또는, 제1 서브 화소(RP)의 면적, 제2 서브 화소(GP)의 면적, 및 제3 서브 화소(BP)의 면적은 서로 상이할 수 있다.
도 4는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 4를 참조하면, 표시 장치(10)는 표시 패널(100), 스캔 구동부(110), 소스 구동부(200), 타이밍 제어부(300), 및 전원 공급부(400)를 포함한다.
표시 패널(100)의 표시 영역(DA)은 화상을 표시하는 서브 화소들(RP, GP, BP), 서브 화소들(RP, GP, BP)에 연결되는 스캔 기입 배선(GWL)들, 스캔 초기화 배선(GIL)들, 스캔 제어 배선(GCL)들, 스윕 신호 배선(SWL)들, PWM 발광 배선(PWEL)들, PAM 발광 배선(PAEL)들, PWM 데이터 배선(DL)들, 제1 PAM 데이터 배선(RDL)들, 제2 PAM 데이터 배선(GDL)들, 및 제3 PAM 데이터 배선(BDL)들을 포함할 수 있다.
스캔 기입 배선(GWL)들, 스캔 초기화 배선(GIL)들, 스캔 제어 배선(GCL)들, 스윕 신호 배선(SWL)들, PWM 발광 배선(PWEL)들, 및 PAM 발광 배선(PAEL)들은 제1 방향(X축 방향)으로 연장되고, 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 배치될 수 있다. PWM 데이터 배선(DL)들, 제1 PAM 데이터 배선(RDL)들, 제2 PAM 데이터 배선(GDL)들, 및 제3 PAM 데이터 배선(BDL)들은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 배치될 수 있다. 제1 PAM 데이터 배선(RDL)들은 서로 전기적으로 연결되고, 제2 PAM 데이터 배선(GDL)들은 서로 전기적으로 연결되며, 제3 PAM 데이터 배선(BDL)들은 서로 전기적으로 연결될 수 있다.
서브 화소들(RP, GP, BP) 각각은 스캔 기입 배선(GWL)들 중 어느 하나, 스캔 초기화 배선(GIL)들 중 어느 하나, 스캔 제어 배선(GCL)들 중 어느 하나, 스윕 신호 배선(SWL)들 중 어느 하나, PWM 발광 배선(PWEL)들 중 어느 하나, 및 PAM 발광 배선(PAEL)들 중 어느 하나에 연결될 수 있다. 또한, 제1 서브 화소(RP)들 각각은 PWM 데이터 배선(DL)들 중 어느 하나와 제1 PAM 데이터 배선(RDL)들 중 어느 하나에 연결될 수 있다. 또한, 제2 서브 화소(GP)들 각각은 PWM 데이터 배선(DL)들 중 어느 하나와 제2 PAM 데이터 배선(GDL)들 중 어느 하나에 연결될 수 있다. 또한, 제3 서브 화소(BP)들 각각은 PWM 데이터 배선(DL)들 중 어느 하나와 제3 PAM 데이터 배선(BDL)들 중 어느 하나에 연결될 수 있다.
표시 패널(100)의 비표시 영역(NDA)에는 스캔 기입 배선(GWL)들, 스캔 초기화 배선(GIL)들, 스캔 제어 배선(GCL)들, 스윕 신호 배선(SPWL)들, PWM 발광 배선(PWEL)들, 및 PAM 발광 배선(PAEL)들에 신호들을 인가하기 위한 스캔 구동부(110)가 배치될 수 있다. 도 4에서는 스캔 구동부(110)가 표시 패널(100)의 일 측 가장자리에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 스캔 구동부(110)는 표시 패널(100)의 양 측 가장자리에 배치될 수 있다.
스캔 구동부(110)는 제1 스캔 신호 구동부(111), 제2 스캔 신호 구동부(112), 스윕 신호 구동부(113), 발광 신호 구동부(114), 및 발광 제어 신호 구동부(115)를 포함할수 있다.
제1 스캔 신호 구동부(111)는 타이밍 제어부(300)로부터 제1 스캔 구동 제어 신호(GDCS1)를 입력 받을 수 있다. 제1 스캔 신호 구동부(111)는 제1 스캔 구동 제어 신호(GDCS1)에 따라 스캔 초기화 배선(GIL)들에 스캔 초기화 신호들을 출력하고, 스캔 기입 배선(GWL)들에 스캔 기입 신호들을 출력할 수 있다. 즉, 제1 스캔 신호 구동부(111)는 두 개의 스캔 신호들, 즉 스캔 초기화 신호들과 스캔 기입 신호들을 함께 출력할 수 있다.
제2 스캔 신호 구동부(112)는 타이밍 제어부(300)로부터 제2 스캔 구동 제어 신호(GDCS2)를 입력 받을 수 있다. 제2 스캔 신호 구동부(112)는 제2 스캔 구동 제어 신호(GDCS2)에 따라 스캔 제어 배선(GCL)들에 스캔 제어 신호들을 출력할 수 있다.
스윕 신호 구동부(113)는 타이밍 제어부(300)로부터 제1 발광 제어 신호(ECS1)와 스윕 제어 신호(SPCS)를 입력 받을 수 있다. 스윕 신호 구동부(113)는 제1 발광 제어 신호(ECS1)에 따라 PWM 발광 배선(PWEL)들에 PWM 발광 신호들을 출력하고, 스윕 신호 배선(SWPL)들에 스윕 신호들을 출력할 수 있다. 즉, 스윕 신호 구동부(113)는 PWM 발광 신호들과 스윕 신호들을 함께 출력할 수 있다.
발광 신호 출력부(114)는 타이밍 제어부(300)로부터 제2 발광 제어 신호(ECS2)를 입력 받을 수 있다. 발광 신호 출력부(114)는 제2 발광 제어 신호(ECS2)에 따라 PAM 발광 배선(PAEL)들에 PAM 발광 신호들을 출력할 수 있다.
발광 제어 신호 출력부(115)는 타이밍 제어부(300)로부터 제3 발광 제어 신호(ECS3)를 입력 받을 수 있다. 발광 제어 신호 출력부(115)는 제3 발광 제어 신호(ECS3)에 따라 발광 제어 배선들(도 6의 RCL1, RCL2)에 발광 제어 신호들을 출력할 수 있다. 발광 제어 배선들(도 6의 RCL1, RCL2)은 제1 서브 화소(RP)에 연결되고, 제2 서브 화소(GP)와 제3 서브 화소(BP)에는 연결되지 않을 수 있다.
타이밍 제어부(300)는 디지털 비디오 데이터(DATA)와 타이밍 신호들(TS)을 입력 받는다. 타이밍 제어부(300)는 타이밍 신호들(TS)에 따라 스캔 구동부(110)의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어 신호(STCS)를 생성할 수 있다. 스캔 타이밍 제어 신호(STCS)는 제1 스캔 구동 제어 신호, 제2 스캔 구동 제어 신호(GDSC2), 제1 발광 제어 신호(ECS1), 제2 발광 제어 신호(ECS2), 제3 발광 제어 신호(ECS3), 및 스윕 제어 신호(SWCS)를 생성할 수 있다. 또한, 타이밍 제어부(300)는 소스 구동부(200)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)를 생성할 수 있다.
타이밍 제어부(300)는 제1 스캔 구동 제어 신호(GDCS1), 제2 스캔 구동 제어 신호(GDSC2), 제1 발광 제어 신호(ECS1), 제2 발광 제어 신호(ECS2), 제3 발광 제어 신호(ECS3), 및 스윕 제어 신호(SWCS)를 스캔 구동부(110)로 출력한다. 타이밍 제어부(300)는 디지털 비디오 데이터(DATA)와 PWM 제어 신호(DCS)를 소스 구동부(200)로 출력한다.
소스 구동부(200)는 디지털 비디오 데이터(DATA)를 아날로그 PWM 데이터 전압들로 변환하여 PWM 데이터 배선(DL)들에 출력한다. 이로 인해, 스캔 구동부(110)의 스캔 기입 신호들에 의해 서브 화소(SP)들이 선택되며, 선택된 서브 화소들(RP, GP, BP)에 PWM 데이터 전압들이 공급될 수 있다.
전원 공급부(400)는 제1 PAM 데이터 전압을 제1 PAM 데이터 배선(RDL)들에 공통적으로 출력하고, 제2 PAM 데이터 전압을 제2 PAM 데이터 배선(GDL)들에 공통적으로 출력하며, 제3 PAM 데이터 전압을 제3 PAM 데이터 배선(BDL)들에 공통적으로 출력할 수 있다. 또한, 전원 공급부(400)는 복수의 전원 전압들을 생성하여 표시 패널(100)에 출력할 수 있다.
전원 공급부(400)는 제1 전원 전압(VDD1), 제2 전원 전압(VDD2), 제3 전원 전압(VSS), 초기화 전압(VINT), 게이트 온 전압(VGL), 및 게이트 오프 전압(VGH)을 표시 패널(100)로 출력할 수 있다. 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)은 서브 화소들(RP, GP, BP) 각각의 발광 소자를 구동하기 위한 고전위 구동 전압일 수 있다. 제3 구동 전압(VINT)은 서브 화소들(RP, GP, BP) 각각의 발광 소자를 구동하기 위한 저전위 구동 전압일 수 있다. 초기화 전압(VINT)과 게이트 오프 전압(VGH)은 서브 화소들(RP, GP, BP) 각각에 인가되며, 게이트 온 전압(VGL)과 게이트 오프 전압(VGH)은 스캔 구동부(110)에 인가될 수 있다.
소스 구동부(200), 타이밍 제어부(300), 및 전원 공급부(400) 각각은 집적 회로(integrated circuit)로 형성될 수 있다. 또한, 소스 구동부(200)는 복수의 집적 회로로 형성될 수 있다.
도 5는 일 실시예에 따른 제1 발광 소자와 제3 발광 소자의 온도에 따른 발광 효율을 보여주는 그래프이다.
도 5에서 X축은 제1 발광 소자와 제3 발광 소자의 온도가 나타나 있고, Y축은 제1 발광 소자와 제3 발광 소자의 상대적인 발광 휘도 비율이 나타나 있다. 도 5에서는 제1 발광 소자와 제3 발광 소자의 온도가 25도일 때 제1 발광 소자와 제3 발광 소자의 발광 휘도를 100%로 산정하였다.
도 5를 참조하면, 제1 발광 소자와 제3 발광 소자 각각은 구동 전류에 의해 발광하며, 이에 따라 열을 방출하게 된다. 즉, 제1 발광 소자와 제3 발광 소자 각각은 구동에 따라 열에 노출된다.
제1 발광 소자의 발광 휘도 비율은 온도 변화에 따라 크게 변화한다. 예를 들어, 제1 발광 소자의 온도가 -20도인 경우, 제1 발광 소자는 대략 160%의 발광 휘도 비율을 가진다. 이에 비해, 제1 발광 소자의 온도가 120도인 경우, 제1 발광 소자는 대략 40%의 발광 휘도 비율을 가진다. 즉, 제1 발광 소자에 동일한 구동 전류가 인가되더라도, 제1 발광 소자의 발광 휘도 비율은 -20도 내지 120도의 온도 범위에서 대략 120% 차이가 난다.
제3 발광 소자의 발광 휘도 비율은 온도 변화에 따라 작게 변화한다. 예를 들어, 제3 발광 소자에 동일한 구동 전류가 인가되는 경우, 제3 발광 소자의 발광 휘도 비율은 -20도 내지 120도의 온도 범위에서 거의 차이가 난다.
도 5에서는 제1 발광 소자와 제3 발광 소자를 비교하였으며, 제2 발광 소자를 언급하지 않았지만, 온도 변화에 따른 제2 발광 소자의 발광 휘도 비율은 온도 변화에 따른 제1 발광 소자의 발광 휘도 비율은 작을 수 있다. 즉 제1 발광 소자가 제2 발광 소자 및 제3 발광 소자에 비해 온도 변화에 민감하므로, 제1 발광 소자의 온도를 낮게 유지할 필요가 있다.
도 6은 또 다른 실시예에 따른 제1 서브 화소를 보여주는 회로도이다.
도 6을 참조하면, 일 실시예에 따른 제1 서브 화소(RP)는 제k(k는 양의 정수) 스캔 기입 배선(GWLk), 제k 스캔 초기화 배선(GILk), 제k 스캔 제어 배선(GCLk), 제k 스윕 신호 배선(SWPLk), 제k PWM 발광 배선(PWELk), 제k PAM 발광 배선(PAELk), 제1 발광 제어 배선(RCL1), 및 제2 발광 제어 배선(RCL2)에 연결될 수 있다. 또한, 제1 서브 화소(RP)는 제j PWM 데이터 배선(DLj)과 제1 PAM 데이터 배선(RDL)에 연결될 수 있다. 또한, 제1 서브 화소(RP)는 제1 전원 전압(VDD1)이 인가되는 제1 전원 배선(VDL1), 제2 전원 전압(VDD2)이 인가되는 제2 전원 배선(VDL2), 제3 전원 전압(VSS)이 인가되는 제3 전원 배선(VSL), 초기화 전압(VINT)이 인가되는 초기화 전압 배선(VIL), 및 게이트 오프 전압(VGH)이 인가되는 게이트 오프 전압 배선(VGHL)에 연결될 수 있다. 한편, 설명의 편의를 위해 제j PWM 데이터 배선(DLj)은 제1 데이터 배선으로 칭해지고, 제1 PAM 데이터 배선(RDL)은 제2 데이터 배선으로 칭해질 수 있다.
제1 서브 화소(RP)는 제1 서브 발광 소자(REL1)와 제2 서브 발광 소자(REL2)를 포함하는 제1 발광 소자(REL), 제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 및 제3 화소 구동부(PDU3)를 포함할 수 있다.
제1 서브 발광 소자(REL1)와 제2 서브 발광 소자(REL2) 각각은 제2 화소 구동부(PDU2)에 의해 생성되는 구동 전류(Ids)에 따라 제1 광을 발광한다. 제1 서브 발광 소자(REL1)는 제19 트랜지스터(T19)와 제3 전원 배선(VSL) 사이에 배치되고, 제2 서브 발광 소자(REL2)는 제20 트랜지스터(T20)와 제3 전원 배선(VSL) 사이에 배치될 수 있다. 제1 서브 발광 소자(REL1)의 제1 전극은 제19 트랜지스터(T19)의 제2 전극에 연결되고, 제2 전극은 제3 전원 배선(VSL)에 연결될 수 있다. 제2 서브 발광 소자(REL2)의 제1 전극은 제20 트랜지스터(T20)의 제2 전극에 연결되고, 제2 전극은 제3 전원 배선(VSL)에 연결될 수 있다.
제1 서브 발광 소자(REL1)와 제2 서브 발광 소자(REL2) 각각의 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있다. 제1 서브 발광 소자(REL1)와 제2 서브 발광 소자(REL2) 각각은 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 예를 들어, 제1 서브 발광 소자(REL1)와 제2 서브 발광 소자(REL2) 각각은 무기 반도체로 이루어진 마이크로 발광 다이오드(micro light emitting diode)일 수 있으나, 이에 한정되지 않는다.
제1 화소 구동부(PDU1)는 제j PWM 데이터 배선(DLj)의 제j PWM 데이터 전압에 따라 제어 전류(Ic)를 생성하여 제3 화소 구동부(PDU3)의 제3 노드(N3)의 전압을 제어한다. 제1 화소 구동부(PDU1)의 제어 전류(Ic)에 의해 제1 발광 소자(REL)에 흐르는 구동 전류(Ids)의 펄스 폭을 조정할 수 있으므로, 제1 화소 구동부(PDU1)는 제1 발광 소자(REL)에 흐르는 구동 전류(Ids)의 펄스 폭 변조(pulse width modulation)를 수행하는 펄스 폭 변조부(PWM부)일 수 있다.
제1 화소 구동부(PDU1)는 제1 내지 제7 트랜지스터들(T1~T7)과 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(T1)는 게이트 전극에 인가되는 PWM 데이터 전압에 따라 제2 전극과 제1 전극 사이에 흐르는 제어 전류 (Ic)를 제어한다.
제2 트랜지스터(T2)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제j PWM 데이터 배선(DLj)의 PWM 데이터 전압을 제1 트랜지스터(T1)의 제1 전극에 공급한다. 제2 트랜지스터(T2)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제j PWM 데이터 배선(DLj)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제3 트랜지스터(T3)는 제k 스캔 초기화 배선(GILk)의 제k 스캔 초기화 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제1 트랜지스터(T1)의 게이트 전극에 연결한다. 이로 인해, 제3 트랜지스터(T3)가 턴-온되는 기간 동안 제1 트랜지스터(T1)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 방전될 수 있다. 이때, 제k 스캔 초기화 신호의 게이트 온 전압(VGL)은 초기화 전압 배선(VIL)의 초기화 전압(VINT)과 상이할 수 있다. 특히, 게이트 온 전압(VGL)과 초기화 전압(VINT) 간의 차전압이 제3 트랜지스터(T3)의 문턱전압보다 크기 때문에, 제1 트랜지스터(T1)의 게이트 전극에 초기화 전압(VINT)이 인가된 후에도 제3 트랜지스터(T3)는 안정적으로 턴-온될 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온되는 경우, 제1 트랜지스터(T1)의 게이트 전극에는 제3 트랜지스터(T3)의 문턱전압에 상관없이 초기화 전압(VINT)이 안정적으로 인가될 수 있다.
제3 트랜지스터(T3)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제3 트랜지스터(T3)는 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32)를 포함할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전압이 제3 트랜지스터(T3)를 통해 누설되는 것을 방지할 수 있다. 제1 서브 트랜지스터(T31)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 전극은 제2 서브 트랜지스터(T32)의 제1 전극에 연결될 수 있다. 제2 서브 트랜지스터(T32)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제1 서브 트랜지스터(T31)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제4 트랜지스터(T4)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 연결한다. 이로 인해, 제4 트랜지스터(T4)가 턴-온되는 기간 동안 제1 트랜지스터(T1)는 다이오드로 동작할 수 있다.
제4 트랜지스터(T4)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제4 트랜지스터(T4)는 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42)를 포함할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전압이 제4 트랜지스터(T4)를 통해 누설되는 것을 방지할 수 있다. 제3 서브 트랜지스터(T41)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되고, 제2 전극은 제4 서브 트랜지스터(T42)의 제1 전극에 연결될 수 있다. 제4 서브 트랜지스터(T42)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제3 서브 트랜지스터(T41)의 제2 전극에 연결되고, 제2 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있다.
제5 트랜지스터(T5)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 전극을 제1 전원 배선(VDL1)에 연결한다. 제5 트랜지스터(T5)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제1 전원 배선(VDL1)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제6 트랜지스터(T6)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제2 전극을 제3 화소 구동부(PDU3)의 제3 노드(N3)에 연결한다. 제6 트랜지스터(T6)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되며, 제2 전극은 제3 화소 구동부(PDU3)의 제3 노드(N3)에 연결될 수 있다.
제7 트랜지스터(T7)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)을 제k 스윕 신호 배선(SWPLk)에 연결된 제1 노드(N1)에 공급할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극에 초기화 전압(VINT)이 인가되는 기간과 제j PWM 데이터 배선(DLj)의 PWM 데이터 전압과 제1 트랜지스터(T1)의 문턱전압(Vth1)이 프로그래밍되는 기간 동안 제1 커패시터(C1)에 의해 제1 트랜지스터(T1)의 게이트 전극의 전압 변화가 제k 스윕 신호 배선(SWPLk)의 제k 스윕 신호에 반영되는 것을 방지할 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 게이트 오프 전압 배선(VGHL)에 연결되며, 제2 전극은 제1 노드(N1)에 연결될 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극과 제1 노드(N1) 사이에 배치될 수 있다. 제1 커패시터(C1)의 일 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 타 전극은 제1 노드(N1)에 연결될 수 있다.
제1 노드(N1)는 제k 스윕 신호 배선(SWPLk), 제7 트랜지스터(T7)의 제2 전극, 및 제1 커패시터(C1)의 타 전극의 접점일 수 있다.
제2 화소 구동부(PDU2)는 제1 PAM 데이터 배선(RDL)의 제1 PAM 데이터 전압에 따라 제1 발광 소자(REL)에 인가되는 구동 전류(Ids)를 생성한다. 제2 화소 구동부(PDU2)는 펄스 진폭 변조(pulse amplitude modulation)을 수행하는 펄스 진폭 변조부(PAM부)일 수 있다. 제2 화소 구동부(PDU2)는 제1 PAM 데이터 전압에 따라 일정한 구동 전류(Ids)를 생성하는 정전류 생성부일 수 있다.
또한, 제1 서브 화소(RP)들 각각의 제2 화소 구동부(PDU2)는 제1 서브 화소(RP)의 휘도에 관계없이 동일한 제1 PAM 데이터 전압을 입력 받아 동일한 구동 전류(Ids)를 생성할 수 있다. 마찬가지로, 제2 서브 화소(GP)들 각각의 제2 화소 구동부(PDU2)는 제2 서브 화소(GP)의 휘도에 관계없이 동일한 제2 PAM 데이터 전압을 입력 받아 동일한 구동 전류(Ids)를 생성할 수 있다. 제3 서브 화소(BP)들 각각의 제3 화소 구동부(PDU3)는 제3 서브 화소(BP)의 휘도에 관계없이 동일한 제3 PAM 데이터 전압을 입력 받아 동일한 구동 전류(Ids)를 생성할 수 있다.
제2 화소 구동부(PDU2)는 제8 내지 제14 트랜지스터들(T8~T14)과 제2 커패시터(C2)를 포함할 수 있다.
제8 트랜지스터(T8)는 게이트 전극에 인가된 전압에 따라 제1 발광 소자(REL)로 흐르는 구동 전류(Ids)를 제어한다.
제9 트랜지스터(T9)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제1 PAM 데이터 배선(RDL)의 제1 PAM 데이터 전압을 제8 트랜지스터(T8)의 제1 전극에 공급한다. 제8 트랜지스터(T8)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제1 PAM 데이터 배선(RDL)에 연결되며, 제2 전극은 제8 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제10 트랜지스터(T10)는 제k 스캔 초기화 배선(GILk)의 제k 스캔 초기화 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제8 트랜지스터(T8)의 게이트 전극에 연결한다. 이로 인해, 제10 트랜지스터(T10)가 턴-온되는 기간 동안 제8 트랜지스터(T8)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 방전될 수 있다. 이때, 제k 스캔 초기화 신호의 게이트 온 전압(VGL)은 초기화 전압 배선(VIL)의 초기화 전압(VINT)과 상이할 수 있다. 특히, 게이트 온 전압(VGL)과 초기화 전압(VINT) 간의 차전압이 제10 트랜지스터(T10)의 문턱전압보다 크기 때문에, 제8 트랜지스터(T8)의 게이트 전극에 초기화 전압(VINT)이 인가된 후에도 제10 트랜지스터(T10)는 안정적으로 턴-온될 수 있다. 따라서, 제10 트랜지스터(T10)가 턴-온되는 경우, 제8 트랜지스터(T8)의 게이트 전극에는 제10 트랜지스터(T10)의 문턱전압에 상관없이 초기화 전압(VINT)이 안정적으로 인가될 수 있다.
제10 트랜지스터(T10)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제10 트랜지스터(T10)는 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102)를 포함할 수 있다. 이로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압이 제10 트랜지스터(T10)를 통해 누설되는 것을 방지할 수 있다. 제5 서브 트랜지스터(T101)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결되며, 제2 전극은 제6 서브 트랜지스터(T102)의 제1 전극에 연결될 수 있다. 제6 서브 트랜지스터(T102)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제5 서브 트랜지스터(T101)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제11 트랜지스터(T11)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 게이트 전극과 제2 전극을 연결한다. 이로 인해, 제11 트랜지스터(T11)가 턴-온되는 기간 동안 제8 트랜지스터(T8)는 다이오드로 동작할 수 있다.
제11 트랜지스터(T11)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제11 트랜지스터(T11)는 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)를 포함할 수 있다. 이로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압이 제11 트랜지스터(T11)를 통해 누설되는 것을 방지할 수 있다. 제7 서브 트랜지스터(T111)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 연결되고, 제2 전극은 제8 서브 트랜지스터(T112)의 제1 전극에 연결될 수 있다. 제8 서브 트랜지스터(T112)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제7 서브 트랜지스터(T111)의 제2 전극에 연결되고, 제2 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결될 수 있다.
제12 트랜지스터(T12)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 제1 전극을 제2 전원 배선(VDL2)에 연결한다. 제12 트랜지스터(T12)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제1 전원 배선(VDL1)에 연결되며, 제2 전극은 제8 트랜지스터(T8)의 제1 전극에 연결될 수 있다.
제13 트랜지스터(T13)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 제1 전원 배선(VDL1)을 제2 노드(N2)에 연결한다. 제13 트랜지스터(T13)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제1 전원 배선(VDL1)에 연결되며, 제2 전극은 제2 노드(N2)에 연결될 수 있다.
제14 트랜지스터(T14)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제2 전원 배선(VDL2)을 제2 노드(N2)에 연결한다. 이로 인해, 제14 트랜지스터(T14)가 턴-온되는 경우, 제2 전원 배선(VDL2)의 제2 전원 전압(VDD2)이 제2 노드(N2)에 공급될 수 있다. 제14 트랜지스터(T14)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제2 전원 배선(VDL2)에 연결되며, 제2 전극은 제2 노드(N2)에 연결될 수 있다.
제2 커패시터(C2)는 제8 트랜지스터(T8)의 게이트 전극과 제2 노드(N2) 사이에 배치될 수 있다. 제2 커패시터(C2)의 일 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결되고, 타 전극은 제2 노드(N2)에 연결될 수 있다.
제2 노드(N2)는 제13 트랜지스터(T13)의 제2 전극, 제14 트랜지스터(T14)의 제2 전극, 및 제2 커패시터(C2)의 타 전극의 접점일 수 있다.
제3 화소 구동부(PDU3)는 제3 노드(N3)의 전압에 따라 구동 전류(Ids)가 제1 발광 소자(REL)에 인가되는 기간을 조정한다.
제3 화소 구동부(PDU3)는 제15 내지 제20 트랜지스터들(T15~T20)과 제3 커패시터(C3)를 포함할 수 있다.
제15 트랜지스터(T15)는 제3 노드(N3)의 전압에 따라 턴-온 또는 턴-오프된다. 제15 트랜지스터(T15)가 턴-온되는 경우 제8 트랜지스터(T8)의 구동 전류(Ids)는 발광 소자(EL)에 공급되며, 제15 트랜지스터(T15)가 턴-오프되는 경우, 제8 트랜지스터(T8)의 구동 전류(Ids)는 발광 소자(EL)에 공급되지 않을 수 있다. 그러므로, 제15 트랜지스터(T15)의 턴-온 기간은 발광 소자(EL)의 발광 기간과 실질적으로 동일할 수 있다. 제15 트랜지스터(T15)의 게이트 전극은 제3 노드(N3)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 연결되며, 제2 전극은 제17 트랜지스터(T17)의 제1 전극에 연결될 수 있다.
제16 트랜지스터(T16)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제3 노드(N3)에 연결한다. 이로 인해, 제16 트랜지스터(T16)가 턴-온되는 기간 동안 제3 노드(N3)는 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다.
제16 트랜지스터(T16)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제16 트랜지스터(T16)는 제9 서브 트랜지스터(T161)와 제10 서브 트랜지스터(T162)를 포함할 수 있다. 이로 인해, 제3 노드(N3)의 전압이 제16 트랜지스터(T16)를 통해 누설되는 것을 방지할 수 있다. 제9 서브 트랜지스터(T161)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제3 노드(N3)에 연결되며, 제2 전극은 제10 서브 트랜지스터(T162)의 제1 전극에 연결될 수 있다. 제10 서브 트랜지스터(T162)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제9 서브 트랜지스터(T161)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제17 트랜지스터(T17)는 제k PAM 발광 배선(PAELk)의 제k PAM 발광 신호에 의해 턴-온되어 제15 트랜지스터(T15)의 제2 전극을 제19 트랜지스터(T19)의 제1 전극과 제20 트랜지스터(T20)의 제1 전극에 연결한다. 제17 트랜지스터(T17)의 게이트 전극은 제k PAM 발광 배선(PAELk)에 연결되고, 제1 전극은 제15 트랜지스터(T15)의 제2 전극에 연결되며, 제2 전극은 제19 트랜지스터(T19)의 제1 전극과 제20 트랜지스터(T20)의 제1 전극에 연결할 수 있다.
제18 트랜지스터(T18)는 제11 서브 트랜지스터(T181)와 제12 서브 트랜지스터(T182)를 포함할 수 있다.
제11 서브 트랜지스터(T181)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제1 서브 발광 소자(REL1)의 제1 전극에 연결한다. 이로 인해, 제11 서브 트랜지스터(T181)가 턴-온되는 기간 동안 제1 서브 발광 소자(REL1)의 제1 전극은 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다. 제11 서브 트랜지스터(T181)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제1 서브 발광 소자(REL1)의 제1 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제12 서브 트랜지스터(T182)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제2 서브 발광 소자(REL2)의 제1 전극에 연결한다. 이로 인해, 제12 서브 트랜지스터(T182)가 턴-온되는 기간 동안 제2 서브 발광 소자(REL2)의 제1 전극은 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다. 제12 서브 트랜지스터(T182)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제2 서브 발광 소자(REL2)의 제1 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제19 트랜지스터(T19)는 제1 발광 제어 배선(RCL1)의 제1 발광 제어 신호에 의해 턴-온되어 제1 서브 발광 소자(REL1)의 제1 전극을 제17 트랜지스터(T17)의 제2 전극에 연결한다. 이로 인해, 제19 트랜지스터(T19)가 턴-온되는 기간 동안 구동 전류(Ids)가 제1 서브 발광 소자(REL1)에 공급될 수 있다. 제19 트랜지스터(T19)의 게이트 전극은 제1 발광 제어 배선(RCL1)에 연결되고, 제1 전극은 제17 트랜지스터(T17)의 제2 전극에 연결되며, 제2 전극은 제1 서브 발광 소자(REL1)의 제1 전극에 연결될 수 있다.
제20 트랜지스터(T20)는 제2 발광 제어 배선(RCL2)의 제2 발광 제어 신호에 의해 턴-온되어 제2 서브 발광 소자(REL2)의 제1 전극을 제17 트랜지스터(T17)의 제2 전극에 연결한다. 이로 인해, 제20 트랜지스터(T20)가 턴-온되는 기간 동안 구동 전류(Ids)가 제2 서브 발광 소자(REL2)에 공급될 수 있다. 제20 트랜지스터(T20)의 게이트 전극은 제2 발광 제어 배선(RCL2)에 연결되고, 제1 전극은 제17 트랜지스터(T17)의 제2 전극에 연결되며, 제2 전극은 제2 서브 발광 소자(REL2)의 제1 전극에 연결될 수 있다.
제1 내지 제20 트랜지스터들(T1~T20) 각각의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고, 나머지 하나는 드레인 전극일 수 있다. 제1 내지 제20 트랜지스터들(T1~T20) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제20 트랜지스터들(T1~T20) 각각의 액티브층이 폴리 실리콘인 경우, 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정으로 형성될 수 있다.
또한, 도 2에서는 제1 내지 제20 트랜지스터들(T1~T20) 각각이 P 타입 MOSFET으로 형성된 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 내지 제20 트랜지스터들(T1~T20) 각각은 N 타입 MOSFET으로 형성될 수도 있다.
또는, 누설 전류를 차단하여 제1 발광 소자(REL)의 블랙 표현 능력을 높이기 위해, 제1 서브 화소(RP)에서 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32), 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42), 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102), 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)는 N 타입 MOSFET으로 형성될 수 있다. 이 경우, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32), 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42), 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102), 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)는 게이트 오프 전압(VGH)이 게이트 전극에 인가되는 경우 턴-온될 수 있다. 그러므로, 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)의 게이트 전극과 제4 서브 트랜지스터(T42)의 게이트 전극, 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)의 게이트 전극과 제8 서브 트랜지스터(T112)의 게이트 전극은 제k 스캔 기입 배선(GILk) 대신에 제k 제어 신호가 인가되는 제k 제어 배선에 연결될 수 있다. 또한, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32), 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42), 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102), 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)의 액티브층은 산화물 반도체로 형성되고, 나머지 트랜지스터들은 폴리 실리콘으로 형성될 수 있다.
또는, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터는 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터는 폴리 실리콘으로 형성될 수 있다.
또는, 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터는 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터는 폴리 실리콘으로 형성될 수 있다.
또는, 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터는 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터는 폴리 실리콘으로 형성될 수 있다.
또는, 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터는 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터는 폴리 실리콘으로 형성될 수 있다.
도 7은 일 실시예에 따른 제2 서브 화소를 보여주는 회로도이다.
도 7의 실시예는 제2 서브 화소(GP)가 하나의 발광 소자(GEL)를 포함하며, 제19 트랜지스터(T19)와 제20 트랜지스터(T20)를 포함하지 않는 것에서 도 6의 실시예와 차이가 있다. 도 7에서는 도 6의 실시예와 중복된 설명은 생략한다.
도 7을 참조하면, 제2 발광 소자(GEL)는 제2 화소 구동부(PDU2)에 의해 생성되는 구동 전류(Ids)에 따라 제2 광을 발광한다. 제2 발광 소자(GEL)는 제17 트랜지스터(T17)와 제3 전원 배선(VSL) 사이에 배치될 수 있다. 제2 발광 소자(GEL)의 제1 전극은 제17 트랜지스터(T17)의 제2 전극에 연결되고, 제2 전극은 제3 전원 배선(VSL)에 연결될 수 있다.
제2 발광 소자(GEL)의 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있다. 제2 발광 소자(GEL)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 예를 들어, 제2 발광 소자(GEL)는 무기 반도체로 이루어진 마이크로 발광 다이오드(micro light emitting diode)일 수 있으나, 이에 한정되지 않는다.
제17 트랜지스터(T17)는 제k PAM 발광 배선(PAELk)의 제k PAM 발광 신호에 의해 턴-온되어 제15 트랜지스터(T15)의 제2 전극을 제2 발광 소자(EL2)의 제1 전극에 연결한다. 제17 트랜지스터(T17)의 게이트 전극은 제k PAM 발광 배선(PAELk)에 연결되고, 제1 전극은 제15 트랜지스터(T15)의 제2 전극에 연결되며, 제2 전극은 제2 발광 소자(EL2)의 제1 전극에 연결할 수 있다.
제18 트랜지스터(T18)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제2 발광 소자(EL2)의 제1 전극에 연결한다. 이로 인해, 제18 트랜지스터(T18)가 턴-온되는 기간 동안 제2 발광 소자(EL2)의 제1 전극은 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다. 제18 서브 트랜지스터(T18)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제2 발광 소자(EL2)의 제1 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
도 8은 일 실시예에 따른 제3 서브 화소를 보여주는 회로도이다.
도 8의 실시예는 제3 서브 화소(BP)가 하나의 발광 소자(BEL)를 포함하며, 제19 트랜지스터(T19)와 제20 트랜지스터(T20)를 포함하지 않는 것에서 도 6의 실시예와 차이가 있다. 도 8에서는 도 6의 실시예와 중복된 설명은 생략한다.
도 8을 참조하면, 제3 발광 소자(BEL)는 제2 화소 구동부(PDU2)에 의해 생성되는 구동 전류(Ids)에 따라 제3 광을 발광한다. 제3 발광 소자(BEL)는 제17 트랜지스터(T17)와 제3 전원 배선(VSL) 사이에 배치될 수 있다. 제3 발광 소자(BEL)의 제1 전극은 제17 트랜지스터(T17)의 제2 전극에 연결되고, 제2 전극은 제3 전원 배선(VSL)에 연결될 수 있다.
제3 발광 소자(BEL)의 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있다. 제3 발광 소자(BEL)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 예를 들어, 제3 발광 소자(BEL)는 무기 반도체로 이루어진 마이크로 발광 다이오드(micro light emitting diode)일 수 있으나, 이에 한정되지 않는다.
제17 트랜지스터(T17)와 제18 트랜지스터(T18)는 제2 발광 소자(GEL) 대신에 제3 발광 소자(BEL)에 연결되는 것을 제외하고는 도 7을 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
도 9는 제N 내지 제N+2 프레임 기간 동안 표시 장치의 동작을 보여주는 일 예시 도면이다.
도 9를 참조하면, 제N 내지 제N+2 프레임 기간 각각은 액티브 기간(ACT)과 블랭크 기간(VB)을 포함할 수 있다. 액티브 기간(ACT)은 제1 내지 제3 서브 화소들(RP, GP, BP) 각각에 PWM 데이터 전압과 제1/제2/제3 PWM 데이터 전압을 공급하는 데이터 어드레싱 기간(ADDR)과 서브 화소(SP)들 각각의 발광 소자(EL)가 발광하는 복수의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn)을 포함할 수 있다. 블랭크 기간(VB)은 표시 패널(100)의 서브 화소들(RP, GP, BP)이 휴지(休止)하는 기간일 수 있다.
어드레스 기간(ADDR)과 제1 발광 기간(EP1)은 제2 내지 제n 발광 기간들(EP2, EP3, EP4, EP5, …, EPn) 각각보다 짧을 수 있다. 예를 들어, 어드레스 기간(ADDR)과 제1 발광 기간(EP1)은 대략 5 수평 기간이고, 제2 내지 제n 발광 기간들(EP2, EP3, EP4, EP5, …, EPn) 각각은 대략 12 수평 기간일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 또한, 액티브 기간(ACT)은 25 개의 발광 기간들을 포함할 수 있으나, 액티브 기간(ACT)의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn)의 개수는 이에 한정되지 않는다.
표시 패널(100)의 서브 화소들(RP, GP, BP)은 어드레스 기간(ADDR) 동안 로우 라인별로 순차적으로 PWM 데이터 전압과 제1/제2/제3 PWM 데이터 전압을 입력 받을 수 있다. 예를 들어, 제1 로우 라인에 배치된 서브 화소들(RP, GP, BP)로부터 마지막 로우 라인에 해당하는 제n 로우 라인에 배치된 서브 화소들(RP, GP, BP)까지 순차적으로 PWM 데이터 전압과 제1/제2/제3 PWM 데이터 전압을 입력 받을 수 있다.
표시 패널(100)의 서브 화소들(RP, GP, BP)은 복수의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn) 각각에서 로우 라인별로 순차적으로 발광할 수 있다. 예를 들어, 제1 로우 라인에 배치된 서브 화소들(RP, GP, BP)로부터 마지막 로우 라인에 배치된 서브 화소들(RP, GP, BP)까지 순차적으로 발광할 수 있다.
어드레스 기간(ADDR)은 발광 기간들(EP1, EP2, EP3, EP4, …, EPn) 중 적어도 어느 하나와 중첩할 수 있다. 예를 들어, 도 9와 같이 어드레스 기간(ADDR)이 제1 내지 제3 발광 기간들(EP1, EP2, EP3)과 중첩할 수 있다. 이 경우, 제p(p는 양의 정수) 로우 라인에 배치된 서브 화소들(RP, GP, BP)이 PWM 데이터 전압과 제1/제2/제3 PWM 데이터 전압을 입력 받는 경우, 제q 로우 라인(q는 p보다 작은 양의 정수)에 배치된 서브 화소들(RP, GP, BP)은 발광할 수 있다.
또한, 발광 기간들(EP1, EP2, EP3, EP4, …, EPn) 각각은 그에 이웃하는 발광 기간과 중첩할 수 있다. 예를 들어, 제2 발광 기간(EP2)은 제1 발광 기간(EP1) 및 제3 발광 기간(EP3)과 중첩할 수 있다. 이 경우, 제p 로우 라인에 배치된 서브 화소들(RP, GP, BP)이 제2 발광 기간(EP2)에서 발광하는 반면에, 제q 로우 라인에 배치된 서브 화소들(RP, GP, BP)이 제1 발광 기간(EP1)에서 발광할 수 있다.
도 10은 제N 내지 제N+2 프레임 기간 동안 표시 장치의 동작을 보여주는 또 다른 예시 도면이다.
도 10의 실시예는 표시 패널(100)의 서브 화소들(RP, GP, BP)은 복수의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn) 각각에서 동시에 발광하는 것에서 도 9의 실시예와 차이가 있다.
도 10을 참조하면, 어드레스 기간(ADDR)은 복수의 발광 기간들(EP1, EP2, EP3, EP4, …, EPn)과 중첩하지 않을 수 있다. 제1 발광 기간(EP1)은 어드레스 기간(ADDR)이 완전히 끝난 이후에 발생할 수 있다.
복수의 발광 기간들(EP1, EP2, EP3, EP4, …, EPn)은 서로 중첩하지 않을 수 있다. 복수의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn) 각각에서는 모든 로우 라인들에 배치되는 서브 화소들(RP, GP, BP)이 동시에 발광할 수 있다.
도 11은 일 실시예에 따른 제N 및 제N+1 프레임 기간에서 제k 로우 라인에 배치된 제1 서브 화소에 인가되는 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k 스캔 제어 신호, 제k PWM 발광 신호, 제k PAM 발광 신호, 제k 스윕 신호, 제3 노드의 전압, 발광 소자의 발광 타이밍, 제1 발광 제어 신호, 및 제2 발광 제어 신호를 보여주는 파형도이다.
도 11을 참조하면, 제k 로우 라인에 배치된 제1 서브 화소(RP)는 제k 스캔 초기화 배선(GWLk), 제k 스캔 기입 배선(GWLk), 제k 스캔 제어 배선(GCLk), 제k PWM 발광 배선(PWELk), 제k PAM 발광 배선(PAELk), 제k 스윕 신호 배선(SWPLk), 제1 발광 제어 배선(RCL1), 및 제2 발광 제어 배선(RCL2)에 연결될 수 있다. 제k 스캔 초기화 신호(GIk)는 제k 스캔 초기화 배선(GWLk)에 인가되는 신호를 가리키고, 제k 스캔 기입 신호(GWk)는 제k 스캔 기입 배선(GWLk)에 인가되는 신호를 가리킨다. 제k 스캔 제어 신호(GCk)는 제k 스캔 제어 배선(GCLk)에 인가되는 신호를 가리키고, 제k PWM 발광 신호(PWEMk)은 제k PWM 발광 배선(PWELk)에 인가되는 신호를 가리킨다. 제k PAM 발광 신호(PAEMk)는 제k PAM 발광 배선(PAELk)에 인가되는 신호를 가리키고, 제k 스윕 신호(SWPk)는 제k 스윕 신호 배선(SWPLk)에 인가되는 신호를 가리킨다. 제1 발광 제어 신호(RCS1)는 제1 발광 제어 배선(RCL1)에 인가되는 신호를 가리키고, 제2 발광 제어 신호(RCS2)는 제2 발광 제어 배선(RCL2)에 인가되는 신호를 가리킨다.
스캔 초기화 신호들(GIk~GIk+5), 스캔 기입 신호들(GWk~GWk+5), 스캔 제어 신호들(GCk~GCk+5), PWM 발광 신호들(PWEMk~PAEMk+5), PAM 발광 신호들(PAEMk~PAEMk+5), 및 스윕 신호들(SWPk~SWPk+5)은 1 수평 기간(1H)씩 순차적으로 쉬프트될 수 있다. 제k 스캔 기입 신호(GWk)는 제k 스캔 초기화 신호(GIk)가 1 수평 기간 쉬프트된 신호이고, 제k+1 스캔 기입 신호(GWk+1)는 제k+1 스캔 초기화 신호(GIk+1)가 1 수평 기간 쉬프트된 신호일 수 있다. 이 경우, 제k+1 스캔 초기화 신호(GIk+1)는 제k 스캔 초기화 신호(GIk)가 1 수평 기간 쉬프트된 신호이므로, 제k 스캔 기입 신호(GWk)와 제k+1 스캔 초기화 신호(GIk+1)는 실질적으로 동일할 수 있다.
제k 스캔 초기화 신호(GIk)는 서브 화소들(RP, GP, BP) 각각의 제3 및 제10 트랜지스터들(T3, T10)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 기입 신호(GWk)는 서브 화소들(RP, GP, BP) 각각의 제2, 제4, 제9 및 제11 트랜지스터들(T2, T4, T9, T11)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 제어 신호(GCk)는 서브 화소들(RP, GP, BP) 각각의 제7, 제13, 제16 및 제18 트랜지스터들(T7, T13, T16, T18)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k PWM 발광 신호(PWEMk)는 제5, 제6, 제12 및 제14 트랜지스터들(T5, T6, T12, T14)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k PAM 발광 신호(PAEMk)는 제17 트랜지스터(T17)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제1 발광 제어 신호(RCS1)는 제19 트랜지스터(T19)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제2 발광 제어 신호(RCS2)는 제20 트랜지스터(T20)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k 스캔 제어 신호, 제k PWM 발광 신호, 제k PAM 발광 신호, 및 제k 스윕 신호는 1 프레임 기간을 주기로 발생할 수 있다.
데이터 어드레스 기간(ADDR)은 제1 내지 제4 기간들(t1~t4)을 포함한다. 제1 기간(t1)과 제4 기간(t4)은 발광 소자(EL)의 제1 전극과 제3 노드(N3)의 전압을 초기화하는 제1 초기화 기간이다. 제2 기간(t2)은 제1 트랜지스터(T1)의 게이트 전극과 제8 트랜지스터(T8)의 게이트 전극을 초기화하는 제2 초기화 기간이다. 제3 기간(t3)은 제1 트랜지스터(T1)의 게이트 전극에 제j PWM 데이터 배선(DLj)의 PWM 데이터 전압(Vdata)과 제1 트랜지스터(T1)의 문턱전압(Vth1)을 샘플링하고, 제8 트랜지스터(T8)의 게이트 전극에 제1 PAM 데이터 배선(RDL)의 제1 PAM 데이터 전압(Rdata)과 제8 트랜지스터(T8)의 문턱전압(Vth8)을 샘플링하는 기간이다.
제1 발광 기간(EM1)은 제5 기간(t5)과 제6 기간(t6)을 포함한다. 제1 발광 기간(EM1)은 제어 전류(Ic)에 따라 제15 트랜지스터(T15)의 턴-온 기간을 제어하고, 발광 소자(EL)에 구동 전류(Ids)를 공급하는 기간이다.
제2 내지 제n 발광 기간들(EM2~EMn) 각각은 제7 내지 제9 기간들(t7~t9)을 포함한다. 제7 기간(t7)은 제3 노드(N3)를 초기화하는 제3 초기화 기간이고, 제8 기간(t8)은 제5 기간(t5)과 실질적으로 동일한 기간이고, 제9 기간(t9)은 제6 기간(t6)과 실질적으로 동일한 기간이다.
제1 내지 제n 발광 기간들(EM1~EMn) 중에서 서로 이웃하는 발광 기간들은 대략 수 내지 수십 수평 기간만큼 떨어져 배치될 수 있다.
제k 스캔 초기화 신호(GIk)는 제2 기간(t2) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k 스캔 초기화 신호(GIk)는 제2 기간(t2) 동안 게이트 온 전압(VGL)으로 발생하는 스캔 초기화 펄스를 가질 수 있다. 게이트 오프 전압(VGH)은 게이트 온 전압(VGL)보다 높은 레벨의 전압일 수 있다.
제k 스캔 기입 신호(GWk)는 제3 기간(t3) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k 스캔 기입 신호(GWk)는 제3 기간(t3) 동안 게이트 온 전압(VGL)으로 발생하는 스캔 기입 펄스를 가질 수 있다.
제k 스캔 제어 신호(GCk)는 제1 내지 제4 기간들(t1~t4)과 제7 기간(t7) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k 스캔 제어 신호(GCk)는 제1 내지 제4 기간들(t1~t4)과 제7 기간(t7) 동안 게이트 온 전압(VGL)으로 발생하는 스캔 제어 펄스를 가질 수 있다.
제k 스윕 신호(SWPk)는 제6 기간(t6)과 제9 기간(t9) 동안 삼각파 형태의 스윕 펄스를 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 예를 들어, 제k 스윕 신호(SWPk)의 스윕 펄스는 제6 기간(t6)과 제9 기간(t9) 각각에서 게이트 오프 전압(VGH)에서 게이트 온 전압(Von)으로 선형적으로 감소하며, 제6 기간(t6)의 말미와 제9 기간(t9)의 말미에 게이트 온 전압(Von)에서 게이트 오프 전압(Voff)으로 바로 증가하는 삼각파 형태의 펄스를 가질 수 있다.
제k PWM 발광 신호(PWEMk)는 제5 및 제6 기간들(t5, t6)과 제8 및 제9 기간들(t8, t9) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k PWM 발광 신호(PWEMk)는 제5 및 제6 기간들(t5, t6)과 제8 및 제9 기간들(t8, t9) 동안 게이트 온 전압(VGL)으로 발생하는 PWM 펄스들을 포함할 수 있다. 제k PWM 발광 신호(PWEMk)의 PWM 펄스 폭은 제k 스윕 신호(SWPk)의 스윕 펄스 폭보다 클 수 있다.
제k PAM 발광 신호(PAEMk)는 제6 기간(t6)과 제9 기간(t9) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k PAM 발광 신호(PAEMk)는 제6 기간(t6)과 제9 기간(t9) 동안 게이트 온 전압(VGL)으로 발생하는 PAM 펄스들을 포함할 수 있다.
제1 발광 제어 신호(RCS1)는 제N 프레임 기간 동안 게이트 온 전압(Von)을 가지며, 제N+1 프레임 기간 동안 게이트 오프 전압(Voff)을 가질 수 있다. 제2 발광 제어 신호(RCS2)는 제N 프레임 기간 동안 게이트 오프 전압(Voff)을 가지며, 제N+1 프레임 기간 동안 게이트 온 전압(Von)을 가질 수 있다. 즉, 제1 발광 제어 신호(RCS1)와 제2 발광 제어 신호(RCS2)는 1 프레임 기간에서 서로 다른 전압을 가질 수 있다.
도 12는 일 실시예에 따른 제5 기간과 제6 기간 동안 제k 스윕 신호, 제1 트랜지스터의 게이트 전극의 전압, 제1 트랜지스터의 턴-온 타이밍, 및 제15 트랜지스터의 턴-온 타이밍을 보여주는 타이밍 도이다. 도 13 내지 도 16은 도 11의 제N 프레임 기간의 제1 기간, 제2 기간, 제3 기간, 및 제6 기간 동안 제1 서브 화소의 동작을 보여주는 회로도들이다.
이하에서는, 도 11 내지 도 16을 결부하여, 제N 프레임 기간 동안 제1 내지 제9 기간들(t1~t9) 동안 일 실시예에 따른 제1 서브 화소(RP)의 동작을 상세히 살펴본다.
제N 프레임 기간 동안 제19 트랜지스터(T19)는 게이트 온 전압(VGL)의 제1 발광 제어 신호(RCS1)에 의해 턴-온되며, 제20 트랜지스터(T20)는 게이트 오프 전압(VGH)의 제2 발광 제어 신호(RCS2)에 의해 턴-오프된다.
첫 번째로, 제1 기간(t1) 동안 도 13과 같이 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)의 제11 서브 트랜지스터(T181)과 제12 서브 트랜지스터(T182)는 게이트 온 전압(VGL)의 제k 스캔 제어 신호(GCk)에 의해 턴-온된다.
제7 트랜지스터(T7)의 턴-온으로 인해, 제1 노드(N1)에는 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)이 인가된다. 제13 트랜지스터(T13)의 턴-온으로 인해, 제2 노드(N2)에는 제1 전원 배선(VDL1)의 제1 전원 전압(VDD1)이 인가된다.
제16 트랜지스터(T16)의 턴-온으로 인해, 제3 노드(N3)는 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화되며, 제15 트랜지스터(T15)는 제3 노드(N3)의 초기화 전압(VINT)에 의해 턴-온된다.
제18 트랜지스터(T18)의 제1 서브 트랜지스터(T181)과 제2 서브 트랜지스터(T182)의 턴-온으로 인해, 제1 서브 발광 소자(REL1)의 제1 전극과 제2 서브 발광 소자(REL2)의 제1 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화된다.
두 번째로, 제2 기간(t2) 동안 도 14와 같이 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)의 제1 서브 트랜지스터(T181)과 제2 서브 트랜지스터(T182)는 게이트 온 전압(VGL)의 제k 스캔 제어 신호(GCk)에 의해 턴-온된다. 또한, 제2 기간(t2) 동안 제3 트랜지스터(T3)와 제10 트랜지스터(T10)는 게이트 온 전압(VGL)의 제k 스캔 초기화 신호(GILk)에 의해 턴-온된다.
제7 트랜지스터(T7), 제13 트랜지스터(T13), 제15 트랜지스터(T15), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)의 제1 서브 트랜지스터(T181)과 제2 서브 트랜지스터(T182)는 제1 기간(t1)에서 설명한 바와 실질적으로 동일하다.
제3 트랜지스터(T3)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화된다. 또한, 제10 트랜지스터(T10)의 턴-온으로 인해, 제8 트랜지스터(T8)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화된다.
이때, 제1 노드(N1)에는 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)이 인가되므로, 제1 화소 커패시터(PC1)에 의해 제1 트랜지스터(T1)의 게이트 전극의 전압 변화량이 제k 스윕 신호 배선(SWPLk)에 반영되어 제k 스윕 신호(SWPk)의 게이트 오프 전압(VGH)이 변동되는 것을 방지할 수 있다.
세 번째로, 제3 기간(t3) 동안 도 15와 같이 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)의 제1 서브 트랜지스터(T181)과 제2 서브 트랜지스터(T182)는 게이트 온 전압(VGL)의 제k 스캔 제어 신호(GCk)에 의해 턴-온된다. 또한, 제3 기간(t3) 동안 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제9 트랜지스터(T9), 및 제11 트랜지스터(T11)는 게이트 온 전압(VGL)의 제k 스캔 기입 신호(GWk)에 의해 턴-온된다.
제7 트랜지스터(T7), 제13 트랜지스터(T13), 제15 트랜지스터(T15), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)의 제1 서브 트랜지스터(T181)과 제2 서브 트랜지스터(T182)는 제1 기간(t1)에서 설명한 바와 실질적으로 동일하다.
제2 트랜지스터(T2)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제1 전극에는 제j PWM 데이터 배선(DLj)의 PWM 데이터 전압(Vdata)이 인가된다. 제4 트랜지스터(T4)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극과 제2 전극은 서로 연결되므로, 제1 트랜지스터(T1)는 다이오드로 구동한다.
이때, 제1 트랜지스터(T1)의 게이트 전극과 제1 전극 사이의 전압(Vgs=Vint-Vdata)이 문턱전압(Vth1)보다 크기 때문에, 제1 트랜지스터(T1)는 턴-온되어 게이트 전극과 제1 전극 사이의 전압(Vgs)이 문턱전압(Vth1)에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전압은 "Vint"에서 "Vdata+Vth1"까지 상승할 수 있다. 제1 트랜지스터(T1)는 P 타입 MOSFET으로 형성되기 때문에, 제1 트랜지스터(T1)의 문턱전압(Vth1)은 0V보다 작을 수 있다.
또한, 제1 노드(N1)에는 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)이 인가되므로, 제1 화소 커패시터(PC1)에 의해 제1 트랜지스터(T1)의 게이트 전극의 전압 변화량이 제k 스윕 신호 배선(SWPLk)에 반영되어 제k 스윕 신호(SWPk)의 게이트 오프 전압(VGH)이 변동되는 것을 방지할 수 있다.
제9 트랜지스터(T9)의 턴-온으로 인해, 제8 트랜지스터(T8)의 제1 전극에는 제1 PAM 데이터 배선(RDL)의 제1 PAM 데이터 전압(Rdata)이 인가된다. 제9 트랜지스터(T9)의 턴-온으로 인해, 제8 트랜지스터(T8)의 게이트 전극과 제2 전극은 서로 연결되므로, 제8 트랜지스터(T8)는 다이오드로 구동한다.
이때, 제8 트랜지스터(T8)의 게이트 전극과 제1 전극 사이의 전압(Vgs=Vint-Rdata)이 문턱전압(Vth8)보다 크기 때문에, 제8 트랜지스터(T8)는 게이트 전극과 제1 전극 사이의 전압(Vgs)이 문턱전압(Vth8)에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압은 "Vint"에서 "Rdata+Vth"까지 상승할 수 있다.
네 번째로, 제4 기간(t4) 동안 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)의 제1 서브 트랜지스터(T181)과 제2 서브 트랜지스터(T182)는 게이트 온 전압(VGL)의 제k 스캔 제어 신호(GCk)에 의해 턴-온된다.
제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)의 제1 서브 트랜지스터(T181)과 제2 서브 트랜지스터(T182)는 제1 기간(t1)에서 설명한 바와 실질적으로 동일하다.
다섯 번째로, 제5 기간(t5) 동안 도 16과 같이 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제12 트랜지스터(T12), 및 제14 트랜지스터(T14)는 게이트 온 전압(VGL)의 제k PWM 발광 신호(PWEMk)에 의해 턴-온된다.
제5 트랜지스터(T5)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제1 전극에는 제1 전원 전압(VDD1)이 인가된다. 또한, 제6 트랜지스터(T6)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제2 전극은 제3 노드(N3)에 연결된다.
제5 기간(t5) 동안 제1 트랜지스터(T1)의 게이트 전극의 전압(Vdata+Vth1)에 따라 흐르는 제어 전류(Ic)는 수학식 1과 같이 제1 트랜지스터(T1)의 문턱전압(Vth1)에 의존하지 않을 수 있다.
수학식 1에서, k"는 제1 트랜지스터(T1)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vth1은 제1 트랜지스터(T1)의 문턱전압, VDD1는 제1 전원 전압, Vdata는 PWM 데이터 전압을 가리킨다.
또한, 제12 트랜지스터(T12)의 턴-온으로 인해, 제8 트랜지스터(T8)의 제1 전극은 제2 전원 배선(VDL2)에 연결될 수 있다.
또한, 제14 트랜지스터(T14)의 턴-온으로 인해, 제2 노드(N2)에는 제2 전원 배선(VDL2)의 제2 전원 전압(VDD2)이 인가된다. 제2 전원 배선(VDL2)의 제2 전원 전압(VDD2)이 전압 강하 등에 의해 변동되는 경우, 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2) 간의 전압 차(ΔV2)는 제2 화소 커패시터(PC2)에 의해 제8 트랜지스터(T8)의 게이트 전극에 반영될 수 있다.
제14 트랜지스터(T14)의 턴-온으로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압(Rdata+Vth8)에 따라 흐르는 구동 전류(Ids)가 제15 트랜지스터(T15)로 공급될 수 있다. 구동 전류(Ids)는 수학식 2와 같이 제8 트랜지스터(T8)의 문턱전압(Vth8)에 의존하지 않을 수 있다.
수학식 2에서, k'는 제8 트랜지스터(T8)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vth8는 제8 트랜지스터(T8)의 문턱전압, VDD2는 제2 전원 전압, Rdata는 제1 PAM 데이터 전압을 가리킨다.
여섯 번째로, 제6 기간(t6) 동안 도 16과 같이 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제12 트랜지스터(T12), 및 제14 트랜지스터(T14)는 게이트 온 전압(VGL)의 제k PWM 발광 신호(PWEMk)에 의해 턴-온된다. 제6 기간(t6) 동안 도 16과 같이 제17 트랜지스터(T17)는 게이트 온 전압(VGL)의 제k PAM 발광 신호(PAEMk)에 의해 턴-온된다. 제6 기간(t6) 동안 제k 스윕 신호(SWPk)는 게이트 오프 전압(VGH)에서 게이트 온 전압(Von)으로 선형적으로 감소한다.
제5 트랜지스터(T5), 제6 트랜지스터(T6), 제12 트랜지스터(T12), 및 제14 트랜지스터(T14)는 제5 기간(t5)에서 설명한 바와 실질적으로 동일하다.
제N 프레임 기간 동안 제19 트랜지스터(T19)는 게이트 온 전압(VGL)의 제1 발광 제어 신호(RCS1)에 의해 턴-온된다. 이로 인해, 제17 트랜지스터(T17)가 턴-온되는 경우, 제1 서브 발광 소자(REL1)의 제1 전극은 제15 트랜지스터(T15)의 제2 전극에 연결될 수 있다.
제6 기간(t6) 동안 제k 스윕 신호(SWPk)는 게이트 오프 전압(VGH)에서 게이트 온 전압(Von)으로 선형적으로 감소하며, 제1 화소 커패시터(PC1)에 의해 제k 스윕 신호(SWPk)의 전압 변화량(ΔV1)은 제1 트랜지스터(T1)의 게이트 전극에 반영되므로, 제1 트랜지스터(T1)의 게이트 전극의 전압은 Vdata+Vth1-ΔV1일 수 있다. 즉, 제6 기간(t6) 동안 제k 스윕 신호(SWPk)의 전압 감소에 따라 제1 트랜지스터(T1)의 게이트 전극의 전압은 선형적으로 낮아질 수 있다.
제1 트랜지스터(T1)에 인가된 PWM 데이터 전압(Vdata)의 크기에 따라 제어 전류(Ic)가 제3 노드(N3)에 인가되는 기간이 달라질 수 있다. 이로 인해, 제1 트랜지스터(T1)에 인가된 PWM 데이터 전압(Vdata)의 크기에 따라 제3 노드(N3)의 전압이 달라지므로, 제15 트랜지스터(T15)의 턴-온 기간을 제어할 수 있다. 그러므로, 제15 트랜지스터(T15)의 턴-온 기간을 제어함으로써, 제6 기간(t6) 동안 구동 전류(Ids)가 제1 서브 발광 소자(REL1)에 인가되는 기간(SEP)을 제어할 수 있다.
먼저, 도 12와 같이 제1 트랜지스터(T1)의 게이트 전극의 PWM 데이터 전압(Vdata)이 피크 블랙 계조의 PWM 데이터 전압인 경우, 제1 트랜지스터(T1)의 게이트 전극의 전압(VG_T1)은 제k 스윕 신호(SWPk)의 전압 감소에 따라 제6 기간(t6) 내내 제1 트랜지스터(T1)의 제1 전극의 전압인 제1 전원 전압(VDD1)보다 낮을 수 있다. 그러므로, 제1 트랜지스터(T1)는 제6 기간(t6) 내내 턴-온될 수 있다. 이로 인해, 제1 트랜지스터(T1)의 제어 전류(Ic)는 제5 기간(t5)과 제6 기간(t6) 내내 제3 노드(N3)로 흐르며, 제3 노드(N3)의 전압은 제5 기간(t5) 동안 하이 레벨(VH)로 상승할 수 있다. 그러므로, 제15 트랜지스터(T15)는 제6 기간(t6) 내내 턴-오프될 수 있다. 따라서, 구동 전류(Ids)는 제6 기간(t6) 동안 제1 서브 발광 소자(REL1)에 인가되지 않으므로, 제1 서브 발광 소자(REL1)는 제6 기간(t6) 동안 발광하지 않을 수 있다.
또한, 도 12와 같이 제1 트랜지스터(T1)의 게이트 전극의 PWM 데이터 전압(Vdata)이 그레이 계조의 PWM 데이터 전압인 경우, 제1 트랜지스터(T1)의 게이트 전극의 전압(VG_T1)은 제k 스윕 신호(SWPk)의 전압 감소에 따라 제1 서브 기간(t61) 동안 제1 전원 전압보다 높은 레벨을 가지며, 제2 서브 기간(t62) 동안 제1 전원 전압보다 낮은 레벨을 가질 수 있다. 그러므로, 제1 트랜지스터(T1)는 제6 기간(t6)의 제2 서브 기간(t62) 동안 턴-온될 수 있다. 이 경우, 제1 트랜지스터(T1)의 제어 전류(Ic)는 제2 서브 기간(t62) 동안 제3 노드(N3)로 흐르므로, 제3 노드(N3)의 전압은 제2 서브 기간(t62) 동안 하이 레벨(VH)을 가질 수 있다. 그러므로, 제15 트랜지스터(T15)는 제2 서브 기간(t62) 동안 턴-오프될 수 있다. 따라서, 구동 전류(Ids)는 제1 서브 기간(t61) 동안 제1 서브 발광 소자(REL1)에 인가되며, 제2 서브 기간(t62) 동안 제1 서브 발광 소자(REL1)에 인가되지 않는다. 즉, 제1 서브 발광 소자(REL1)는 제6 기간(t6)의 일부 기간인 제1 서브 기간(t61) 동안 발광할 수 있다. 제1 서브 화소(RP)가 피크 블랙 계조에 가까운 그레이 계조를 표현할수록 제1 서브 발광 소자(REL1)의 발광 기간(SET)은 짧아질 수 있다. 또한, 제1 서브 화소(RP)가 피크 화이트 계조에 가까운 그레이 계조를 표현할수록 제1 서브 발광 소자(REL1)의 발광 기간(SET)은 길어질 수 있다.
또한, 도 12와 같이 제1 트랜지스터(T1)의 게이트 전극의 PWM 데이터 전압(Vdata)이 피크 화이트 계조의 PWM 데이터 전압인 경우, 제k 스윕 신호(SWPk)의 전압 감소에도 불구하고, 제1 트랜지스터(T1)의 게이트 전극의 전압(VG_T1)은 제6 기간(t6) 동안 제1 전원 전압(VDD1)보다 높을 수 있다. 이로 인해, 제1 트랜지스터(T1)는 제6 기간(t6) 내내 턴-오프될 수 있다. 이 경우, 제1 트랜지스터(T1)의 제어 전류(Ic)는 제6 기간(t6) 내내 제3 노드(N3)로 흐르지 않으므로, 제3 노드(N3)의 전압은 초기화 전압(VINT)을 유지할 수 있다. 그러므로, 제15 트랜지스터(T15)는 제6 기간(t6) 내내 턴-온될 수 있다. 따라서, 구동 전류(Ids)는 제6 기간(t6) 내내 제1 서브 발광 소자(REL1)에 인가되며, 제1 서브 발광 소자(REL1)는 제6 기간(t6) 내내 발광할 수 있다.
또한, 제6 기간(t6)의 마지막에 제k 스윕 신호(SWPk)가 게이트 온 전압(VGL)에서 게이트 오프 전압(VGH)으로 상승함에 따라, 제6 기간(t6)의 마지막에 제1 트랜지스터(T1)의 게이트 전극의 전압(VG_T1)은 제5 기간(t5)과 실질적으로 동일하도록 상승할 수 있다.
한편, PWM 데이터 전압들로 변환되는 디지털 비디오 데이터가 8 비트인 경우, 피크 블랙 계조의 디지털 비디오 데이터는 0이고, 피크 화이트 계조의 디지털 비디오 데이터는 255일 수 있다. 또한, 블랙 계조 영역의 디지털 비디오 데이터는 0 내지 63이고, 그레이 계조 영역의 디지털 비디오 데이터는 64 내지 191이며, 화이트 계조 영역의 디지털 비디오 데이터는 192 내지 255일 수 있다.
또한, 제2 내지 제n 발광 기간들(EP2~EPn) 각각의 제7 기간(t7), 제8 기간(t8), 및 제9 기간(t9) 각각은 앞서 설명한 제1 기간(t1), 제5 기간(t5), 및 제6 기간(t6)과 실질적으로 동일하다. 즉, 제2 내지 제n 발광 기간들(EP2~EPn) 각각에서는 제3 노드(N3)를 초기화한 후, 어드레스 기간(ADDR) 동안 제1 트랜지스터(T1)의 게이트 전극에 기입된 PWM 데이터 전압(Vdata)에 기초하여, 제8 트랜지스터(T8)의 게이트 전극에 기입된 제1 PAM 데이터 전압(Rdata)에 따라 생성되는 구동 전류(Ids)를 제1 서브 발광 소자(REL1)에 인가하는 기간을 조정할 수 있다.
도 17은 도 11의 제N+1 프레임 기간의 제6 기간 동안 제1 서브 화소의 동작을 보여주는 회로도이다.
도 17을 참조하면, 제N+1 프레임 기간 동안 제19 트랜지스터(T19)는 게이트 오프 전압(VGH)의 제1 발광 제어 신호(RCS1)에 의해 턴-오프되며, 제20 트랜지스터(T20)는 게이트 온 전압(VGL)의 제2 발광 제어 신호(RCS2)에 의해 턴-온된다. 그러므로, 제17 트랜지스터(T17)가 턴-온되는 경우, 제2 서브 발광 소자(REL2)의 제1 전극은 제15 트랜지스터(T15)의 제2 전극에 연결될 수 있다. 따라서, 제6 기간(t6) 동안 구동 전류(Ids)는 제2 서브 발광 소자(REL2)에 인가되며, 제2 서브 발광 소자(REL2)는 발광할 수 있다.
즉, 제N+1 프레임 기간 동안 제1 서브 화소(RP)의 제6 기간(t6)의 동작은 제1 서브 발광 소자(REL1) 대신에 제2 서브 발광 소자(REL2)가 발광하는 것을 제외하고는, 도 16을 결부하여 설명한 제N 프레임 기간 동안 제1 서브 화소(RP)의 제6 기간(t6)의 동작과 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
이상에서 살펴본 바와 같이, 제1 트랜지스터(T1)의 게이트 전극에 인가되는 PWM 데이터 전압을 조정함으로써, 제1 서브 발광 소자(REL1)의 발광 기간과 제2 서브 발광 소자(REL2)의 발광 기간을 조정할 수 있다. 그러므로, 구동 전류(Ids)의 크기를 조정하기보다, 구동 전류(Ids)는 일정하게 유지한 채, 구동 전류(Ids)가 제1 서브 발광 소자(REL1) 또는 제2 서브 발광 소자(REL2)에 인가되는 기간을 조정함으로써, 제1 서브 화소(RP)가 표현하려는 계조를 조정할 수 있다.
또한, 제1 서브 화소(RP)는 제N 프레임 기간 동안 제1 서브 발광 소자(REL1)을 발광하고, 제N+1 프레임 기간 동안 제2 서브 발광 소자(REL2)를 발광한다. 즉, 제1 서브 화소(RP)의 제1 서브 발광 소자(REL1)와 제2 서브 발광 소자(REL2)는 서로 다른 기간에 발광한다. 그러므로, 제1 서브 발광 소자(REL1)의 발광 기간과 제2 서브 발광 소자(REL2)의 발광 기간은 제2 발광 소자(GLE)의 발광 기간과 제3 발광 소자(BLE)의 발광 기간 각각에 비해 절반으로 줄어들 수 있다. 이로 인해, 제1 서브 발광 소자(REL1)의 발열량과 제2 서브 발광 소자(REL2)의 발열량을 줄일 수 있으므로, 제1 서브 발광 소자(REL1)의 온도와 제2 서브 발광 소자(REL2)의 온도를 낮출 수 있다. 따라서, 제1 서브 발광 소자(REL1)의 발열과 제2 서브 발광 소자(REL2)의 발열로 인해 제1 서브 발광 소자(REL1)의 발광 휘도와 제2 서브 발광 소자(REL2)의 발광 휘도가 낮아지는 것을 줄이거나 방지할 수 있다.
도 18은 도 11의 제N 프레임 기간과 제N+1 프레임 기간의 제6 기간 동안 제2 서브 화소의 동작을 보여주는 회로도이다.
도 18을 참조하면, 제2 서브 화소(GP)는 하나의 발광 소자(GLE)를 포함하며, 제17 트랜지스터(T17)가 턴-온되는 경우, 제2 발광 소자(GLE)의 제1 전극은 제15 트랜지스터(T15)의 제2 전극에 연결될 수 있다. 따라서, 제6 기간(t6) 동안 구동 전류(Ids)는 제2 발광 소자(GEL)에 인가되며, 제2 발광 소자(GEL)는 발광할 수 있다.
즉, 제2 서브 화소(GP)의 제6 기간(t6)의 동작은 제N 프레임 기간과 제N+1 프레임 기간에 상관없이 제2 발광 소자(GEL)가 발광하는 것을 제외하고는, 도 16을 결부하여 설명한 제N 프레임 기간 동안 제1 서브 화소(RP)의 제6 기간(t6)의 동작과 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
또한, 제2 서브 화소(GP)의 제1 내지 제5 기간들(t1~t5)의 동작 역시 도 도 11 내지 도 16을 결부하여 설명한 제1 서브 화소(RP)의 제1 내지 제5 기간들(t1~t5)의 동작과 실질적으로 동일하게 동작할 수 있으므로, 이에 대한 설명은 생략한다.
한편, 제3 서브 화소(BP)는 제2 서브 화소(GP)의 동작과 실질적으로 동일하므로, 제3 서브 화소(BP)의 제N 프레임 기간과 제N+1 프레임 기간의 제1 내지 제6 기간들(t1~t6)의 동작에 대한 설명은 생략한다.
도 19와 도 20은 일 실시예에 따른 화소를 보여주는 레이아웃 도들이다. 도 21은 도 19의 A 영역을 상세히 보여주는 확대 레이아웃 도이다. 도 22는 도 19의 B 영역을 상세히 보여주는 확대 레이아웃 도이다. 도 23은 도 20의 A 영역을 상세히 보여주는 확대 레이아웃 도이다. 도 24는 도 19의 C 영역을 상세히 보여주는 확대 레이아웃 도이다. 도 25는 도 19의 D 영역을 상세히 보여주는 확대 레이아웃 도이다. 도 26은 도 20의 C 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 19, 도 21, 도 22, 도 24, 및 도 25에는 일 실시예에 따른 화소의 하부 금속층, 액티브층, 제1 게이트 금속층, 제2 게이트 금속층, 제1 소스 금속층, 및 제2 소스 금속층의 레이아웃이 나타나 있다. 도 20에는 도 19의 레이아웃에 추가적으로 제3 소스 금속층과 제4 소스 금속층의 레이아웃이 나타나 있고, 도 23에는 도 21의 레이아웃에 추가적으로 제3 소스 금속층과 제4 소스 금속층의 레이아웃이 나타나 있다. 도 26에는 도 25의 레이아웃에 추가적으로 제3 소스 금속층과 제4 소스 금속층의 레이아웃이 나타나 있다.
도 19 내지 도 26을 참조하면, 초기화 전압 배선(VIL)들, 제k 스캔 초기화 배선(GILk), 제k 스캔 기입 배선(GWLk), 제k PWM 발광 배선(PWELk), 제1 수평 전원 배선(HVDL), 게이트 오프 전압 배선(VGHL), 제k 스윕 신호 배선(SWPLk), 제k 스캔 제어 배선(GCLk), 제k PAM 발광 배선(PAELk), 제1 발광 제어 배선(RCL1), 및 제2 발광 제어 배선(RCL2)은 제1 방향(DR1)으로 연장될 수 있다. 초기화 전압 배선(VIL)들, 제k 스캔 초기화 배선(GILk), 제k 스캔 기입 배선(GWLk), 제k PWM 발광 배선(PWELk), 제1 수평 전원 배선(HVDL), 게이트 오프 전압 배선(VGHL), 제k 스윕 신호 배선(SWPLk), 제k 스캔 제어 배선(GCLk), 제k PAM 발광 배선(PAELk), 테스트 신호 배선(TSTL), 및 제3 전원 배선(VSL)은 제2 방향(DR2)으로 이격되어 배치될 수 있다.
제j 데이터 배선(DLj), 제1 수직 전원 배선(VVDL), 및 제1 PAM 데이터 배선(RDL)은 제2 방향(DR2)으로 연장될 수 있다. 또한, 도 1에 도시된 제2 PAM 데이터 배선(GDL)과 제3 PAM 데이터 배선(BDL)은 제2 방향(DR2)으로 연장될 수 있다. 제j 데이터 배선(DLj), 제1 수직 전원 배선(VVDL), 제1 PAM 데이터 배선(RDL), 제2 PAM 데이터 배선(GDL), 및 제3 PAM 데이터 배선(BDL)은 제1 방향(DR1)으로 이격되어 배치될 수 있다.
먼저, 도 19 내지 도 23을 참조하여, 제1 서브 화소(RP)의 레이아웃에 대하여 상세히 설명한다.
도 19 내지 도 23을 참조하면, 제1 서브 화소(RP)는 제1 내지 제20 트랜지스터들(T1~T20), 제1 내지 제6 커패시터 전극들(CE1~CE6), 제1 내지 제8 게이트 연결 전극들(GCE1~GCE8), 제1 및 제2 데이터 연결 전극들(DCE1, DCE2), 제1 내지 제9 소스 연결 전극들(CCE1~CCE9), 제1 내지 제5 연결 전극들(CNE1~CNE5), 제1 애노드 패드 전극(APD1), 제2 애노드 패드 전극(APD2), 캐소드 패드 전극(CPD), 제1 서브 발광 소자(REL1), 및 제2 서브 발광 소자(REL2)를 포함한다.
제1 트랜지스터(T1)는 제1 채널(CH1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함한다. 제1 채널(CH1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 채널(CH1)은 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩할 수 있다. 제1 게이트 전극(G1)은 제1 콘택홀(CT1)을 통해 제1 소스 연결 전극(CCE1)에 연결될 수 있다. 제1 게이트 전극(G1)은 제1 커패시터 전극(CE1)과 일체로 형성될 수 있다. 제1 게이트 전극(G1)은 제3 방향(DR3)에서 제2 커패시터 전극(CE2)과 중첩할 수 있다. 제1 소스 전극(S1)은 제1 채널(CH1)의 일 측에 배치되고, 제1 드레인 전극(D1)은 제1 채널(CH1)의 타 측에 배치될 수 있다. 제1 소스 전극(S1)은 제2 드레인 전극(D2)과 제5 드레인 전극(D5)에 연결될 수 있다. 제1 드레인 전극(D1)은 제3 서브 소스 전극(S41)과 제6 소스 전극(S6)에 연결될 수 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩하지 않을 수 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제3 방향(DR3)에서 제2 커패시터 전극(CE2)과 중첩할 수 있다.
제2 트랜지스터(T2)는 제2 채널(CH2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함한다. 제2 채널(CH2)은 제3 방향(DR3)에서 제2 게이트 전극(G2)과 중첩할 수 있다. 제2 게이트 전극(G2)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제2 소스 전극(S2)은 제2 채널(CH2)의 일 측에 배치되고, 제2 드레인 전극(D2)은 제2 채널(CH2)의 타 측에 배치될 수 있다. 제2 소스 전극(S2)은 제1 데이터 콘택홀(DCT1)을 통해 제1 데이터 연결 전극(DCE1)에 연결될 수 있다. 제2 드레인 전극(D2)은 제1 소스 전극(S1)에 연결될 수 있다. 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 제3 방향(DR3)에서 제2 게이트 전극(G2)과 중첩하지 않을 수 있다. 제2 드레인 전극(D2)은 제2 방향(DR2)으로 연장될 수 있다. 제2 드레인 전극(D2)은 제1 소스 전극(S1)에 연결될 수 있다.
제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)는 제1 서브 채널(CH31), 제1 서브 게이트 전극(G31), 제1 서브 소스 전극(S31), 및 제1 서브 드레인 전극(D31)을 포함한다. 제1 서브 채널(CH31)은 제3 방향(DR3)에서 제1 서브 게이트 전극(G31)과 중첩할 수 있다. 제1 서브 게이트 전극(G31)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제1 서브 소스 전극(S31)은 제1 서브 채널(CH31)의 일 측에 배치되고, 제1 서브 드레인 전극(D31)은 제1 서브 채널(CH31)의 타 측에 배치될 수 있다. 제1 서브 소스 전극(S31)은 제4 서브 드레인 전극(D42)에 연결되고, 제1 서브 드레인 전극(D31)은 제2 서브 소스 전극(S32)에 연결될 수 있다. 제1 서브 소스 전극(S31)과 제1 서브 드레인 전극(D31)은 제1 서브 게이트 전극(G31)과 중첩하지 않을 수 있다. 제1 서브 소스 전극(S31)은 제3 방향(DR3)에서 제k 스캔 기입 배선(GWLk)과 중첩할 수 있다. 제1 서브 드레인 전극(S32)는 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다.
제3 트랜지스터(T3)의 제2 서브 트랜지스터(T32)는 제2 서브 채널(CH32), 제2 서브 게이트 전극(G32), 제2 서브 소스 전극(S32), 및 제2 서브 드레인 전극(D32)을 포함한다. 제2 서브 채널(CH32)은 제3 방향(DR3)에서 제2 서브 게이트 전극(G32)과 중첩할 수 있다. 제2 서브 게이트 전극(G32)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제2 서브 소스 전극(S32)은 제2 서브 채널(CH32)의 일 측에 배치되고, 제2 서브 드레인 전극(D32)은 제2 서브 채널(CH32)의 타 측에 배치될 수 있다. 제2 서브 소스 전극(S32)은 제1 서브 드레인 전극(D31)에 연결되고, 제2 서브 드레인 전극(D32)은 제1 전원 콘택홀(VCT1)을 통해 초기화 전압 배선(VIL)에 연결될 수 있다. 제2 서브 소스 전극(S32)과 제2 서브 드레인 전극(D32)은 제2 서브 게이트 전극(G32)과 중첩하지 않을 수 있다. 제2 서브 소스 전극(S32)과 제2 서브 드레인 전극(D32)은 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다.
제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)는 제3 서브 채널(CH41), 제3 서브 게이트 전극(G41), 제3 서브 소스 전극(S41), 및 제3 서브 드레인 전극(D41)을 포함한다. 제3 서브 채널(CH41)은 제3 방향(DR3)에서 제3 서브 게이트 전극(G41)과 중첩할 수 있다. 제3 서브 게이트 전극(G41)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제3 서브 소스 전극(S41)은 제3 서브 채널(CH41)의 일 측에 배치되고, 제3 서브 드레인 전극(D31)은 제3 서브 채널(CH41)의 타 측에 배치될 수 있다. 제3 서브 소스 전극(S41)은 제1 드레인 전극(D1)에 연결되고, 제3 서브 드레인 전극(D41)은 제4 서브 소스 전극(S42)에 연결될 수 있다. 제3 서브 소스 전극(S41)과 제3 서브 드레인 전극(D41)은 제3 서브 게이트 전극(G41)과 중첩하지 않을 수 있다.
제4 트랜지스터(T4)의 제4 서브 트랜지스터(T42)는 제4 서브 채널(CH42), 제4 서브 게이트 전극(G42), 제4 서브 소스 전극(S42), 및 제4 서브 드레인 전극(D42)을 포함한다. 제4 서브 채널(CH42)은 제3 방향(DR3)에서 제4 서브 게이트 전극(G42)과 중첩할 수 있다. 제4 서브 게이트 전극(G42)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제4 서브 소스 전극(S42)은 제4 서브 채널(CH42)의 일 측에 배치되고, 제4 서브 드레인 전극(D42)은 제4 서브 채널(CH42)의 타 측에 배치될 수 있다. 제4 서브 소스 전극(S42)은 제3 서브 드레인 전극(D32)에 연결되고, 제4 서브 드레인 전극(D42)은 제1 서브 소스 전극(S31)에 연결될 수 있다. 제4 서브 소스 전극(S42)과 제4 서브 드레인 전극(D42)은 제4 서브 게이트 전극(G42)과 중첩하지 않을 수 있다.
제5 트랜지스터(T5)는 제5 채널(CH5), 제5 게이트 전극(G5), 제5 소스 전극(S5), 및 제5 드레인 전극(D5)을 포함한다. 제5 채널(CH5)은 제3 방향(DR3)에서 제5 게이트 전극(G5)과 중첩할 수 있다. 제5 게이트 전극(G5)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다. 제5 소스 전극(S5)은 제5 채널(CH5)의 일 측에 배치되고, 제5 드레인 전극(D5)은 제5 채널(CH5)의 타 측에 배치될 수 있다. 제5 소스 전극(S5)은 제2 전원 콘택홀(VCT2)을 통해 제1 수평 전원 배선(HVDL)에 연결될 수 있다. 제5 드레인 전극(D5)은 제1 소스 전극(S1)에 연결될 수 있다. 제5 소스 전극(S5)과 제5 드레인 전극(D5)은 제3 방향(DR3)에서 제5 게이트 전극(G5)과 중첩하지 않을 수 있다. 제5 드레인 전극(D5)은 제3 방향(DR3)에서 제2 커패시터 전극(CE2)의 연장부(EX)와 중첩할 수 있다.
제6 트랜지스터(T6)는 제6 채널(CH6), 제6 게이트 전극(G6), 제6 소스 전극(S6), 및 제6 드레인 전극(D6)을 포함한다. 제6 채널(CH6)은 제3 방향(DR3)에서 제6 게이트 전극(G6)과 중첩할 수 있다. 제6 게이트 전극(G6)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다. 제6 소스 전극(S6)은 제6 채널(CH6)의 일 측에 배치되고, 제6 드레인 전극(D6)은 제6 채널(CH6)의 타 측에 배치될 수 있다. 제6 소스 전극(S6)은 제1 드레인 전극(D1)에 연결될 수 있다. 제6 드레인 전극(D6)은 제10 콘택홀(CT10)을 통해 제4 소스 연결 전극(CCE4)에 연결될 수 있다. 제6 소스 전극(S6)과 제6 드레인 전극(D6)은 제3 방향(DR3)에서 제6 게이트 전극(G6)과 중첩하지 않을 수 있다. 제6 드레인 전극(D6)은 제3 방향(DR3)에서 제2 소스 연결 전극(CCE2) 및 제1 수평 전원 배선(HVDL)과 중첩할 수 있다.
제7 트랜지스터(T7)는 제7 채널(CH7), 제7 게이트 전극(G7), 제7 소스 전극(S7), 및 제7 드레인 전극(D7)을 포함한다. 제7 채널(CH7)은 제3 방향(DR3)에서 제7 게이트 전극(G7)과 중첩할 수 있다. 제7 게이트 전극(G7)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제7 게이트 전극(G7)은 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다. 제7 소스 전극(S7)은 제7 채널(CH7)의 일 측에 배치되고, 제7 드레인 전극(D7)은 제7 채널(CH7)의 타 측에 배치될 수 있다. 제7 소스 전극(S7)은 제7 콘택홀(CT7)을 통해 게이트 오프 전압 배선(VGHL)에 연결될 수 있다. 제7 드레인 전극(D7)은 제6 콘택홀(CT6)을 통해 제k 스윕 신호 배선(SWPLk)에 연결될 수 있다. 제7 소스 전극(S7)과 제7 드레인 전극(D7)은 제3 방향(DR3)에서 제7 게이트 전극(G7)과 중첩하지 않을 수 있다.
제8 트랜지스터(T8)는 제8 채널(CH8), 제8 게이트 전극(G8), 제8 소스 전극(S8), 및 제8 드레인 전극(D8)을 포함한다. 제8 채널(CH8)은 제3 방향(DR3)에서 제8 게이트 전극(G8)과 중첩할 수 있다. 제8 게이트 전극(G8)은 제2 방향(DR2)으로 연장될 수 있다. 제8 게이트 전극(G8)은 제3 커패시터 전극(CE3)과 일체로 형성될 수 있다. 제8 소스 전극(S8)은 제8 채널(CH8)의 일 측에 배치되고, 제8 드레인 전극(D8)은 제8 채널(CH8)의 타 측에 배치될 수 있다. 제8 소스 전극(S8)은 제9 드레인 전극(D9)과 제12 드레인 전극(D12)에 연결될 수 있다. 제8 드레인 전극(D8)은 제7 서브 소스 전극(S111)에 연결될 수 있다. 제8 소스 전극(S8)과 제8 드레인 전극(D8)은 제3 방향(DR3)에서 제8 게이트 전극(G8)과 중첩하지 않을 수 있다.
제9 트랜지스터(T9)는 제9 채널(CH9), 제9 게이트 전극(G9), 제9 소스 전극(S9), 및 제9 드레인 전극(D9)을 포함한다. 제9 채널(CH9)은 제3 방향(DR3)에서 제9 게이트 전극(G9)과 중첩할 수 있다. 제9 게이트 전극(G9)은 제2 방향(DR2)으로 연장될 수 있다. 제9 게이트 전극(G9)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제9 소스 전극(S9)은 제9 채널(CH9)의 일 측에 배치되고, 제9 드레인 전극(D9)은 제9 채널(CH9)의 타 측에 배치될 수 있다. 제9 소스 전극(S9)은 제3 데이터 콘택홀(DCT3)을 통해 제2 데이터 연결 전극(DCE2)에 연결될 수 있다. 제9 드레인 전극(D9)은 제8 소스 전극(D8)에 연결될 수 있다. 제9 소스 전극(S9)과 제9 드레인 전극(D9)은 제3 방향(DR3)에서 제9 게이트 전극(G9)과 중첩하지 않을 수 있다.
제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)는 제5 서브 채널(CH101), 제5 서브 게이트 전극(G101), 제5 서브 소스 전극(S101), 및 제5 서브 드레인 전극(D101)을 포함한다. 제5 서브 채널(CH101)은 제3 방향(DR3)에서 제5 서브 게이트 전극(G101)과 중첩할 수 있다. 제5 서브 게이트 전극(G101)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제5 서브 소스 전극(S101)은 제5 서브 채널(CH101)의 일 측에 배치되고, 제5 서브 드레인 전극(D101)은 제5 서브 채널(CH101)의 타 측에 배치될 수 있다. 제5 서브 소스 전극(S101)은 제8 서브 드레인 전극(D112)에 연결되고, 제5 서브 드레인 전극(D101)은 제6 서브 소스 전극(S102)에 연결될 수 있다. 제5 서브 소스 전극(S101)과 제5 서브 드레인 전극(D101)은 제5 서브 게이트 전극(G101)과 중첩하지 않을 수 있다. 제5 서브 소스 전극(S101)은 제3 방향(DR3)에서 제k 스캔 기입 배선(GWLk)과 중첩할 수 있다. 제5 서브 드레인 전극(S102)는 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다.
제10 트랜지스터(T10)의 제6 서브 트랜지스터(T102)는 제6 서브 채널(CH102), 제6 서브 게이트 전극(G102), 제6 서브 소스 전극(S102), 및 제6 서브 드레인 전극(D102)을 포함한다. 제6 서브 채널(CH102)은 제3 방향(DR3)에서 제6 서브 게이트 전극(G102)과 중첩할 수 있다. 제6 서브 게이트 전극(G102)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다. 제6 서브 소스 전극(S102)은 제6 서브 채널(CH102)의 일 측에 배치되고, 제6 서브 드레인 전극(D102)은 제6 서브 채널(CH102)의 타 측에 배치될 수 있다. 제6 서브 소스 전극(S102)은 제5 서브 드레인 전극(D101)에 연결되고, 제6 서브 드레인 전극(D102)은 제1 전원 콘택홀(VCT1)을 통해 초기화 전압 배선(VIL)에 연결될 수 있다. 제6 서브 소스 전극(S102)과 제6 서브 드레인 전극(D102)은 제6 서브 게이트 전극(G102)과 중첩하지 않을 수 있다. 제6 서브 소스 전극(S102)과 제6 서브 드레인 전극(D102)은 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다.
제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)는 제7 서브 채널(CH111), 제7 서브 게이트 전극(G111), 제7 서브 소스 전극(S111), 및 제7 서브 드레인 전극(D111)을 포함한다. 제7 서브 채널(CH111)은 제3 방향(DR3)에서 제7 서브 게이트 전극(G111)과 중첩할 수 있다. 제7 서브 게이트 전극(G111)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제7 서브 소스 전극(S111)은 제7 서브 채널(CH111)의 일 측에 배치되고, 제7 서브 드레인 전극(D111)은 제7 서브 채널(CH111)의 타 측에 배치될 수 있다. 제7 서브 소스 전극(S111)은 제8 드레인 전극(D8)에 연결되고, 제7 서브 드레인 전극(D111)은 제8 서브 소스 전극(S112)에 연결될 수 있다. 제7 서브 소스 전극(S111)과 제7 서브 드레인 전극(D111)은 제7 서브 게이트 전극(G111)과 중첩하지 않을 수 있다.
제11 트랜지스터(T11)의 제8 서브 트랜지스터(T112)는 제8 서브 채널(CH112), 제8 서브 게이트 전극(G112), 제8 서브 소스 전극(S112), 및 제8 서브 드레인 전극(D112)을 포함한다. 제8 서브 채널(CH112)은 제3 방향(DR3)에서 제8 서브 게이트 전극(G112)과 중첩할 수 있다. 제8 서브 게이트 전극(G112)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다. 제8 서브 소스 전극(S112)은 제8 서브 채널(CH112)의 일 측에 배치되고, 제8 서브 드레인 전극(D112)은 제8 서브 채널(CH112)의 타 측에 배치될 수 있다. 제8 서브 소스 전극(S112)은 제7 서브 드레인 전극(D111)에 연결되고, 제8 서브 드레인 전극(D112)은 제5 서브 소스 전극(S101)에 연결될 수 있다. 제8 서브 소스 전극(S112)과 제8 서브 드레인 전극(D112)은 제8 서브 게이트 전극(G112)과 중첩하지 않을 수 있다.
제12 트랜지스터(T12)는 제12 채널(CH12), 제12 게이트 전극(G12), 제12 소스 전극(S12), 및 제12 드레인 전극(D12)을 포함한다. 제12 채널(CH12)은 제3 방향(DR3)에서 제12 게이트 전극(G12)과 중첩할 수 있다. 제12 게이트 전극(G12)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다. 제12 소스 전극(S12)은 제12 채널(CH12)의 일 측에 배치되고, 제12 드레인 전극(D12)은 제12 채널(CH12)의 타 측에 배치될 수 있다. 제12 소스 전극(S12)은 제11 콘택홀(CT11)들을 통해 제5 소스 연결 전극(CCE5)에 연결될 수 있다. 제12 소스 전극(S12)과 제12 드레인 전극(D12)은 제3 방향(DR3)에서 제12 게이트 전극(G12)과 중첩하지 않을 수 있다.
제13 트랜지스터(T13)는 제13 채널(CH13), 제13 게이트 전극(G13), 제13 소스 전극(S13), 및 제13 드레인 전극(D13)을 포함한다. 제13 채널(CH13)은 제3 방향(DR3)에서 제13 게이트 전극(G13)과 중첩할 수 있다. 제13 게이트 전극(G13)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제13 소스 전극(S13)은 제13 채널(CH13)의 일 측에 배치되고, 제13 드레인 전극(D13)은 제13 채널(CH13)의 타 측에 배치될 수 있다. 제13 소스 전극(S13)은 제2 전원 콘택홀(VCT2)을 통해 제1 수평 전원 배선(HVDL)에 연결될 수 있다. 제13 드레인 전극(D13)은 제3 콘택홀(CT3)을 통해 제2 소스 연결 전극(CCE2)에 연결될 수 있다. 제13 소스 전극(S13)과 제13 드레인 전극(D13)은 제3 방향(DR3)에서 제13 게이트 전극(G13)과 중첩하지 않을 수 있다.
제14 트랜지스터(T14)는 제14 채널(CH14), 제14 게이트 전극(G14), 제14 소스 전극(S14), 및 제14 드레인 전극(D14)을 포함한다. 제14 채널(CH14)은 제3 방향(DR3)에서 제14 게이트 전극(G14)과 중첩할 수 있다. 제14 게이트 전극(G14)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다. 제14 소스 전극(S14)은 제14 채널(CH14)의 일 측에 배치되고, 제14 드레인 전극(D14)은 제14 채널(CH14)의 타 측에 배치될 수 있다. 제14 소스 전극(S14)은 제11 콘택홀(CT11)들을 통해 제5 소스 연결 전극(CCE5)에 연결될 수 있다. 제14 드레인 전극(D14)은 제4 콘택홀(CT4)을 통해 제2 소스 연결 전극(CCE2)에 연결될 수 있다. 제14 소스 전극(S14)과 제14 드레인 전극(D14)은 제3 방향(DR3)에서 제14 게이트 전극(G14)과 중첩하지 않을 수 있다.
제15 트랜지스터(T15)는 제15 채널(CH15), 제15 게이트 전극(G15), 제15 소스 전극(S15), 및 제15 드레인 전극(D15)을 포함한다. 제15 채널(CH15)은 제3 방향(DR3)에서 제15 게이트 전극(G15)과 중첩할 수 있다. 제15 게이트 전극(G15)은 제5 커패시터 전극(CE5)과 일체로 형성될 수 있다. 제15 소스 전극(S15)은 제15 채널(CH15)의 일 측에 배치되고, 제15 드레인 전극(D15)은 제15 채널(CH15)의 타 측에 배치될 수 있다. 제15 소스 전극(S15)은 제9 드레인 전극(D5)에 연결될 수 있다. 제15 드레인 전극(D15)은 제17 소스 전극(S17)에 연결될 수 있다. 제15 소스 전극(S15)과 제15 드레인 전극(D15)은 제3 방향(DR3)에서 제15 게이트 전극(G15)과 중첩하지 않을 수 있다.
제16 트랜지스터(T16)의 제9 서브 트랜지스터(T161)는 제9 서브 채널(CH161), 제9 서브 게이트 전극(G161), 제9 서브 소스 전극(S161), 및 제9 서브 드레인 전극(D161)을 포함한다. 제9 서브 채널(CH161)은 제3 방향(DR3)에서 제9 서브 게이트 전극(G161)과 중첩할 수 있다. 제9 서브 게이트 전극(G161)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제9 서브 소스 전극(S161)은 제9 서브 채널(CH161)의 일 측에 배치되고, 제9 서브 드레인 전극(D161)은 제9 서브 채널(CH161)의 타 측에 배치될 수 있다. 제9 서브 소스 전극(S161)은 제10 콘택홀(CT10)을 통해 제4 소스 연결 전극(CCE4)에 연결되고, 제9 서브 드레인 전극(D161)은 제10 서브 소스 전극(S162)에 연결될 수 있다. 제9 서브 소스 전극(S161)과 제9 서브 드레인 전극(D161)은 제9 서브 게이트 전극(G161)과 중첩하지 않을 수 있다.
제16 트랜지스터(T16)의 제10 서브 트랜지스터(T162)는 제10 서브 채널(CH162), 제10 서브 게이트 전극(G162), 제10 서브 소스 전극(S162), 및 제10 서브 드레인 전극(D162)을 포함한다. 제10 서브 채널(CH162)은 제3 방향(DR3)에서 제10 서브 게이트 전극(G162)과 중첩할 수 있다. 제10 서브 게이트 전극(G162)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제10 서브 소스 전극(S162)은 제10 서브 채널(CH162)의 일 측에 배치되고, 제10 서브 드레인 전극(D162)은 제10 서브 채널(CH162)의 타 측에 배치될 수 있다. 제10 서브 소스 전극(S162)은 제9 서브 드레인 전극(D161)에 연결되고, 제10 서브 드레인 전극(D162)은 제9 콘택홀(CT9)를 통해 초기화 전압 배선(VIL)에 연결될 수 있다. 제10 서브 소스 전극(S162)과 제10 서브 드레인 전극(D162)은 제10 서브 게이트 전극(G162)과 중첩하지 않을 수 있다.
제17 트랜지스터(T17)는 제17 채널(CH17), 제17 게이트 전극(G17), 제17 소스 전극(S17), 및 제17 드레인 전극(D17)을 포함한다. 제17 채널(CH17)은 제3 방향(DR3)에서 제17 게이트 전극(G17)과 중첩할 수 있다. 제17 게이트 전극(G17)은 제5 게이트 연결 전극(GCE5)과 일체로 형성될 수 있다. 제17 소스 전극(S17)은 제17 채널(CH17)의 일 측에 배치되고, 제17 드레인 전극(D17)은 제17 채널(CH17)의 타 측에 배치될 수 있다. 제17 소스 전극(S17)은 제15 드레인 전극(D15)에 연결될 수 있다. 제17 드레인 전극(D17)은 제16 콘택홀(CT16)들을 통해 제7 소스 연결 전극(CCE7)에 연결될 수 있다. 제17 소스 전극(S17)과 제17 드레인 전극(D17)은 제3 방향(DR3)에서 제17 게이트 전극(G17)과 중첩하지 않을 수 있다.
제18 트랜지스터(T18)의 제11 서브 트랜지스터(T181)는 제11 서브 채널(CH181), 제11 서브 게이트 전극(G181), 제11 서브 소스 전극(S181), 및 제11 서브 드레인 전극(D181)을 포함한다. 제11 서브 채널(CH181)은 제3 방향(DR3)에서 제11 서브 게이트 전극(G181)과 중첩할 수 있다. 제11 서브 게이트 전극(G181)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제11 서브 소스 전극(S181)은 제11 서브 채널(CH181)의 일 측에 배치되고, 제11 서브 드레인 전극(D181)은 제11 서브 채널(CH181)의 타 측에 배치될 수 있다. 제11 서브 소스 전극(S181)은 제21 콘택홀(CT21)을 통해 초기화 전압 배선(VIL)에 연결될 수 있다. 제11 서브 드레인 전극(D181)은 제25 콘택홀(CT25)을 통해 제8 소스 연결 전극(CCE8)에 연결될 수 있다. 제11 서브 소스 전극(S181)과 제11 서브 드레인 전극(D181)은 제3 방향(DR3)에서 제11 서브 게이트 전극(G181)과 중첩하지 않을 수 있다.
제18 트랜지스터(T18)의 제12 서브 트랜지스터(T182)는 제12 서브 채널(CH182), 제12 서브 게이트 전극(G182), 제12 서브 소스 전극(S182), 및 제12 서브 드레인 전극(D182)을 포함한다. 제12 서브 채널(CH182)은 제3 방향(DR3)에서 제12 서브 게이트 전극(G182)과 중첩할 수 있다. 제12 서브 게이트 전극(G182)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제12 서브 소스 전극(S182)은 제12 서브 채널(CH182)의 일 측에 배치되고, 제12 서브 드레인 전극(D182)은 제12 서브 채널(CH182)의 타 측에 배치될 수 있다. 제12 서브 소스 전극(S182)은 제21 콘택홀(CT21)을 통해 초기화 전압 배선(VIL)에 연결될 수 있다. 제12 서브 드레인 전극(D182)은 제26 콘택홀(CT26)을 통해 제9 소스 연결 전극(CCE9)에 연결될 수 있다. 제12 서브 소스 전극(S182)과 제12 서브 드레인 전극(D182)은 제3 방향(DR3)에서 제12 서브 게이트 전극(G182)과 중첩하지 않을 수 있다.
제19 트랜지스터(T19)는 제19 채널(CH19), 제19 게이트 전극(G19), 제19 소스 전극(S19), 및 제19 드레인 전극(D19)을 포함한다. 제19 채널(CH19)은 제3 방향(DR3)에서 제19 게이트 전극(G19)과 중첩할 수 있다. 제19 게이트 전극(G19)은 제7 게이트 연결 전극(GCE7)과 일체로 형성될 수 있다. 제19 소스 전극(S19)은 제19 채널(CH19)의 일 측에 배치되고, 제19 드레인 전극(D19)은 제19 채널(CH19)의 타 측에 배치될 수 있다. 제19 소스 전극(S19)은 제24 콘택홀(CT24)을 통해 제3 소스 연결 전극(CCE3)에 연결될 수 있다. 제19 드레인 전극(D19)은 제25 콘택홀(CT25)을 통해 제8 소스 연결 전극(CCE8)에 연결될 수 있다. 제19 소스 전극(S19)과 제19 드레인 전극(D19)은 제3 방향(DR3)에서 제19 게이트 전극(G19)과 중첩하지 않을 수 있다.
제20 트랜지스터(T20)는 제20 채널(CH20), 제20 게이트 전극(G20), 제20 소스 전극(S20), 및 제20 드레인 전극(D20)을 포함한다. 제20 채널(CH20)은 제3 방향(DR3)에서 제20 게이트 전극(G20)과 중첩할 수 있다. 제20 게이트 전극(G20)은 제8 게이트 연결 전극(GCE8)과 일체로 형성될 수 있다. 제20 소스 전극(S20)은 제20 채널(CH20)의 일 측에 배치되고, 제20 드레인 전극(D20)은 제20 채널(CH20)의 타 측에 배치될 수 있다. 제20 소스 전극(S20)은 제24 콘택홀(CT24)을 통해 제3 소스 연결 전극(CCE3)에 연결될 수 있다. 제20 드레인 전극(D20)은 제26 콘택홀(CT26)을 통해 제9 소스 연결 전극(CCE9)에 연결될 수 있다. 제20 소스 전극(S20)과 제20 드레인 전극(D20)은 제3 방향(DR3)에서 제20 게이트 전극(G20)과 중첩하지 않을 수 있다.
제1 커패시터 전극(CE1)은 제1 게이트 전극(G1)과 일체로 형성될 수 있다. 제2 커패시터 전극(CE2)은 제3 방향(DR3)에서 제1 커패시터 전극(CE1)과 중첩할 수 있다. 제1 커패시터 전극(CE1)은 제1 커패시터(C1)의 일 전극이고, 제2 커패시터 전극(CE2)은 제1 커패시터(C1)의 타 전극일 수 있다.
제2 커패시터 전극(CE2)은 제1 게이트 전극(G1)을 노출시키는 홀을 포함하며, 제1 소스 연결 전극(CCE1)은 상기 홀에서 제1 콘택홀(CT1)을 통해 제1 게이트 전극(G1)에 연결될 수 있다.
제2 커패시터 전극(CE2)은 제2 방향(DR2)으로 연장되는 연장부(EX)를 포함할 수 있다. 제2 커패시터 전극(CE2)의 연장부(EX)는 제k PWM 발광 배선(PWELk) 및 제1 수평 전압 배선(HVDL)과 교차할 수 있다. 제2 커패시터(CE2)의 연장부(EX)는 제5 콘택홀(CT5)을 통해 제k 스윕 신호 배선(SWPLk)에 연결될 수 있다.
제3 커패시터 전극(CE3)은 제8 게이트 전극(G8)과 일체로 형성될 수 있다. 제4 커패시터 전극(CE4)은 제3 방향(DR3)에서 제3 커패시터 전극(CE3)과 중첩할 수 있다. 제3 커패시터 전극(CE3)은 제2 커패시터(C2)의 일 전극이고, 제4 커패시터 전극(CE4)은 제2 커패시터(C2)의 타 전극일 수 있다.
제4 커패시터 전극(CE4)은 제8 게이트 전극(G8)을 노출시키는 홀을 포함하며, 제6 소스 연결 전극(CCE6)은 상기 홀에서 제12 콘택홀(CT12)을 통해 제8 게이트 전극(G8)에 연결될 수 있다.
제5 커패시터 전극(CE5)은 제4 게이트 연결 전극(GCE4) 및 제15 게이트 전극(G15)과 일체로 형성될 수 있다. 제6 커패시터 전극(CE6)은 제3 방향(DR3)에서 제5 커패시터 전극(CE5)와 중첩할 수 있다. 제5 커패시터 전극(CE5)은 제3 커패시터(C3)의 일 전극이고, 제6 커패시터 전극(CE6)은 제3 커패시터(C3)의 타 전극일 수 있다. 제6 커패시터 전극(CE6)은 제18 콘택홀(CT18)을 통해 초기화 전압 배선(VIL)에 연결될 수 있다.
제1 게이트 연결 전극(GCE1)은 제1 게이트 콘택홀(GCT1)과 제3 게이트 콘택홀(GCT3)을 통해 제k 스캔 기입 배선(GWLk)에 연결될 수 있다. 제2 게이트 연결 전극(GCE2)은 제2 게이트 콘택홀(GCT2)을 통해 제k 스캔 초기화 배선(GILk)에 연결될 수 있다. 제3 게이트 연결 전극(GCE3)은 제8 콘택홀(CT8)을 통해 제k 스캔 제어 배선(GCLk)에 연결될 수 있다. 제4 게이트 연결 전극(GCE4)은 제17 콘택홀(CT17)을 통해 제4 소스 연결 전극(CCE4)에 연결될 수 있다. 제5 게이트 연결 전극(GCE5)은 제19 콘택홀(CT19)을 통해 제k PAM 발광 배선(PAELk)에 연결될 수 있다. 제6 게이트 연결 전극(GCE6)은 제14 콘택홀(CT14)을 통해 제k PWM 발광 배선(PWELk)에 연결될 수 있다. 제7 게이트 연결 전극(GCE7)은 제22 콘택홀(CT22)을 통해 제1 발광 제어 배선(RCL1)에 연결될 수 있다. 제8 게이트 연결 전극(GCE8)은 제23 콘택홀(CT23)을 통해 제2 발광 제어 배선(RCL2)에 연결될 수 있다.
제1 데이터 연결 전극(DCE1)은 제1 데이터 콘택홀(DCT1)을 통해 제2 소스 전극(S2)에 연결되고, 제2 데이터 콘택홀(DCT2)을 통해 제j 데이터 배선(DLj)에 연결될 수 있다. 제2 데이터 연결 전극(DCE2)은 제3 데이터 콘택홀(DCT3)을 통해 제9 소스 전극(S9)에 연결되고, 제4 데이터 콘택홀(DCT4)을 통해 제1 PAM 데이터 배선(RDL)에 연결될 수 있다.
제1 소스 연결 전극(CCE1)은 제2 방향(DR2)으로 연장될 수 있다. 제1 소스 연결 전극(CCE1)은 제1 콘택홀(CT1)을 통해 제1 게이트 전극(G1)에 연결되고, 제2 콘택홀(CT2)을 통해 제1 서브 소스 전극(S31)과 제4 서브 드레인 전극(D42)에 연결될 수 있다.
제2 소스 연결 전극(CCE2)은 제1 방향(DR1)으로 연장될 수 있다. 제2 소스 연결 전극(CCE2)은 제3 콘택홀(CT3)을 통해 제12 드레인 전극(D12)에 연결되고, 제4 콘택홀(CT4)을 통해 제14 드레인 전극(D14)에 연결되며, 제15 콘택홀(CT15)을 통해 제4 커패시터 전극(CE4)에 연결될 수 있다.
제3 소스 연결 전극(CCE3)은 제24 콘택홀(CT24)을 통해 제19 소스 전극(S19)과 제20 소스 전극(S20)에 연결되고, 제27 콘택홀(CT27)을 통해 제1 연결 전극(CNE1)에 연결될 수 있다.
제4 소스 연결 전극(CCE4)은 제1 방향(DR1)으로 연장될 수 있다. 제4 소스 연결 전극(CCE4)은 제10 콘택홀(CT10)을 통해 제6 드레인 전극(D6) 및 제9 서브 소스 전극(S161)에 연결되고, 제17 콘택홀(CT17)을 통해 제4 게이트 연결 전극(GCE4)에 연결될 수 있다.
제5 소스 연결 전극(CCE5)은 제1 방향(DR1)으로 연장될 수 있다. 제5 소스 연결 전극(CCE5)은 제11 콘택홀(CT11)들을 통해 제12 소스 전극(S12)과 제14 소스 전극(S14)에 연결되며, 제4 전원 콘택홀(VDCT4)을 통해 제4 커패시터 전극(CE4)에 연결될 수 있다.
제6 소스 연결 전극(CCE6)은 제2 방향(DR2)으로 연장될 수 있다. 제6 소스 연결 전극(CCE6)은 제12 콘택홀(CT12)을 통해 제3 커패시터 전극(CE3)에 연결되고, 제13 콘택홀(CT13)을 통해 제5 서브 소스 전극(S101)과 제8 서브 드레인 전극(D112)에 연결될 수 있다.
제7 소스 연결 전극(CCE7)은 제16 콘택홀(CT16)들을 통해 제17 드레인 전극(D17)과 제18 드레인 전극(D18)에 연결될 수 있다. 제7 소스 연결 전극(CCE7)은 제20 콘택홀(CT20)을 통해 제1 연결 전극(CNE1)에 연결될 수 있다.
제8 소스 연결 전극(CCE8)은 제25 콘택홀(CT25)을 통해 제18 트랜지스터(T18)의 제11 서브 트랜지스터(T181)의 제11 서브 드레인 전극(D181)과 제19 트랜지스터(T19)의 제19 드레인 전극(D19)에 연결될 수 있다. 제8 소스 연결 전극(CCE8)은 제28 콘택홀(CT28)을 통해 제2 연결 전극(CNE2)에 연결될 수 있다.
제9 소스 연결 전극(CCE9)은 제26 콘택홀(CT26)을 통해 제18 트랜지스터(T18)의 제12 서브 트랜지스터(T182)의 제12 서브 드레인 전극(D182)과 제20 트랜지스터(T20)의 제20 드레인 전극(D20)에 연결될 수 있다. 제9 소스 연결 전극(CCE9)은 제29 콘택홀(CT29)을 통해 제3 연결 전극(CNE3)에 연결될 수 있다.
제1 연결 전극(CNE1)은 제2 방향(DR2)으로 연장될 수 있다. 제1 연결 전극(CNE1)은 제20 콘택홀(CT20)을 통해 제7 소스 연결 전극(CCE7)에 연결되고, 제27 콘택홀(CT27)을 통해 제3 소스 연결 전극(CCE3)에 연결될 수 있다.
제2 연결 전극(CNE2)은 제28 콘택홀(CT28)을 통해 제8 소스 연결 전극(CCE8)에 연결되고, 제30 콘택홀(CT30)을 통해 제4 연결 전극(CNE4)에 연결될 수 있다.
제3 연결 전극(CNE3)은 제29 콘택홀(CT29)을 통해 제9 소스 연결 전극(CCE9)에 연결되고, 제31 콘택홀(CT31)을 통해 제5 연결 전극(CNE5)에 연결될 수 있다.
제4 연결 전극(CNE4)은 제30 콘택홀(CT30)을 통해 제2 연결 전극(CNE2)에 연결되고, 제32 콘택홀(CT32)을 통해 제1 애노드 패드 전극(APD1)에 연결될 수 있다.
제5 연결 전극(CNE5)은 제31 콘택홀(CT31)을 통해 제3 연결 전극(CNE3)에 연결되고, 제33 콘택홀(CT33)을 통해 제2 애노드 패드 전극(APD2)에 연결될 수 있다.
제1 애노드 패드 전극(APD1), 제2 애노드 패드 전극(APD2), 및 캐소드 패드 전극(CPD)은 제2 방향(DR2)으로 연장될 수 있다. 제1 애노드 패드 전극(APD1)의 제2 방향(DR2)의 길이는 캐소드 패드 전극(CPD)의 제2 방향(DR2)의 길이보다 작을 수 있다. 제2 애노드 패드 전극(APD2)의 제2 방향(DR2)의 길이는 캐소드 패드 전극(CPD)의 제2 방향(DR2)의 길이보다 작을 수 있다.
제1 애노드 패드 전극(APD1)과 제2 애노드 패드 전극(APD2)은 제2 방향(DR2)으로 배치될 수 있다. 제1 애노드 패드 전극(APD1)과 캐소드 패드 전극(CPD)은 제1 방향(DR1)으로 배치될 수 있다. 제2 애노드 패드 전극(APD2)과 캐소드 패드 전극(CPD)은 제2 방향(DR1)으로 배치될 수 있다. 제1 애노드 패드 전극(APD1)과 제2 애노드 패드 전극(APD2)은 캐소드 패드 전극(CPD)의 일 측, 예를 들어 좌측에 배치될 수 있다.
제1 애노드 패드 전극(APD1)과 캐소드 패드 전극(CPD)의 일부 영역은 제1 방향(DR1)에서 중첩하고, 제2 애노드 패드 전극(APD2)과 캐소드 패드 전극(CPD)의 또 다른 일부 영역은 제1 방향(DR1)에서 중첩할 수 있다.
제1 애노드 패드 전극(APD1)은 제32 콘택홀(CT32)을 통해 제4 연결 전극(CNE4)에 연결될 수 있다. 제2 애노드 패드 전극(APD2)은 제33 콘택홀(CT33)을 통해 제5 연결 전극(CNE5)에 연결될 수 있다.
제2 전원 연결 전극(VDCE)은 제2 방향(DR2)으로 연장될 수 있다. 제2 전원 연결 전극(VDCE)은 제4 전원 콘택홀(VCT4)을 통해 제5 소스 연결 전극(CCE5)에 연결될 수 있다.
제1 서브 발광 소자(RLE1)는 제1 애노드 패드 전극(APD1)과 캐소드 패드 전극(CPD) 상에 배치될 수 있다. 제1 서브 발광 소자(RLE1)의 제1 전극은 제1 애노드 패드 전극(APD1)에 연결되고, 제2 전극은 캐소드 패드 전극(CPD)에 연결될 수 있다.
제2 서브 발광 소자(RLE2)는 제2 애노드 패드 전극(APD2)과 캐소드 패드 전극(CPD) 상에 배치될 수 있다. 제2 서브 발광 소자(RLE2)의 제1 전극은 제2 애노드 패드 전극(APD2)에 연결되고, 제2 전극은 캐소드 패드 전극(CPD)에 연결될 수 있다.
두 번째로, 도 19, 도 20, 및 도 24 내지 도 26을 참조하여, 제2 서브 화소(GP)의 레이아웃에 대하여 상세히 설명한다.
도 19, 도 20, 및 도 24 내지 도 26을 참조하면, 제2 서브 화소(GP)는 제1 내지 제18 트랜지스터들(T1~T18), 제1 내지 제6 커패시터 전극들(CE1~CE6), 제1 내지 제6 게이트 연결 전극들(GCE1~GCE6), 제1 및 제2 데이터 연결 전극들(DCE1, DCE2), 제1 내지 제7 소스 연결 전극들(CCE1~CCE7), 제1 및 제2 연결 전극들(CNE1, CNE2), 애노드 패드 전극(APD), 캐소드 패드 전극(CPD), 및 제2 발광 소자(GEL)를 포함한다.
도 19, 도 20, 및 도 24 내지 도 26의 제2 서브 화소(GP)의 실시예에서는 도 19 내지 도 23을 결부한 제1 서브 화소(RP)의 실시예와 중복된 설명은 생략하고, 차이점 위주로 설명한다.
도 19, 도 20, 및 도 24 내지 도 26을 참조하면, 제18 트랜지스터(T18)는 제18 채널(CH18), 제18 게이트 전극(G18), 제18 소스 전극(S18), 및 제18 드레인 전극(D18)을 포함한다. 제18 채널(CH18)은 제3 방향(DR3)에서 제18 게이트 전극(G18)과 중첩할 수 있다. 제18 게이트 전극(G18)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제18 소스 전극(S18)은 제18 채널(CH18)의 일 측에 배치되고, 제18 드레인 전극(D18)은 제18 채널(CH18)의 타 측에 배치될 수 있다. 제18 소스 전극(S18)은 제9 콘택홀(CT9)을 통해 초기화 전압 배선(VIL)에 연결될 수 있다. 제18 드레인 전극(D18)은 제16 콘택홀(CT16)들을 통해 제7 소스 연결 전극(CCE7)에 연결될 수 있다. 제18 소스 전극(S18)과 제18 드레인 전극(D18)은 제3 방향(DR3)에서 제18 게이트 전극(G18)과 중첩하지 않을 수 있다.
제2 연결 전극(CNE2')은 제28 콘택홀(CT28')을 통해 제3 소스 연결 전극(CCE3)에 연결될 수 있다. 애노드 패드 전극(APD)은 캐소드 패드 전극(CPD)의 타 측, 예를 들어 우측에 배치될 수 있다. 애노드 패드 전극(APD)은 제29 콘택홀(CT29')을 통해 제2 연결 전극(CNE2')에 연결될 수 있다.
제2 발광 소자(GLE)는 애노드 패드 전극(APD)과 캐소드 패드 전극(CPD) 상에 배치될 수 있다. 제2 발광 소자(GLE)는 애노드 패드 전극(APD)에 연결되고, 제2 전극은 캐소드 패드 전극(CPD)에 연결될 수 있다.
한편, 제3 서브 화소(BP)의 레이아웃은 제2 서브 화소(GP)의 레이아웃과 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
도 27은 도 21의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 28은 도 21과 도 24의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 27과 도 28을 참조하면, 기판(SUB) 상에는 버퍼막(BF)이 배치될 수 있다. 기판(SUB)은 유리 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(SUB)이 고분자 수지로 이루어지는 경우, 폴리이미드(polyimide)를 포함할 수 있다. 기판(SUB)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
버퍼막(BF)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터층(TFTL)의 트랜지스터들과 발광 소자층(EML)의 발광층(172)을 보호하기 위한 막이다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
버퍼막(BF) 상에는 액티브층이 배치될 수 있다. 액티브층은 제1 내지 제20 트랜지스터들(T1~T20)의 채널들, 소스 전극들, 및 드레인 전극들을 포함한다. 액티브층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다.
제1 내지 제20 트랜지스터들(T1~T20)의 채널들은 각각 제3 방향(DR3)에서 게이트 전극들과 중첩할 수 있다. 제1 내지 제20 트랜지스터들(T1~T20)의 소스 전극들과 드레인 전극들은 제3 방향(DR3)에서 게이트 전극들과 중첩하지 않을 수 있다. 제1 내지 제20 트랜지스터들(T1~T20)의 소스 전극들과 드레인 전극들은 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
액티브층 상에는 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 게이트 절연막(130)은 제1 절연막으로 칭해질 수 있다.
게이트 절연막(130) 상에는 제1 게이트 금속층이 배치될 수 있다. 제1 게이트 금속층은 제1 내지 제20 트랜지스터들(T1~T20)의 게이트 전극들, 제1 커패시터 전극(CE1), 제3 커패시터 전극(CE3), 제5 커패시터 전극(CE5), 및 제1 내지 제6 게이트 연결 전극들(GCE1~GCE6)을 포함한다. 제1 내지 제20 트랜지스터들(T1~T20)의 게이트 전극들, 제1 커패시터 전극(CE1), 제3 커패시터 전극(CE3), 제5 커패시터 전극(CE5), 및 제1 내지 제6 게이트 연결 전극들(GCE1~GCE6)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트 금속층 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 제2 절연막으로 칭해질 수 있다.
제1 층간 절연막(141) 상에는 제2 게이트 금속층이 배치될 수 있다. 제2 게이트 금속층은 제2 커패시터 전극(CE2), 제4 커패시터 전극(CE4), 및 제6 커패시터 전극(CE6)을 포함할 수 있다. 제2 게이트 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 커패시터 전극(CE2)은 제3 방향(DR3)에서 제1 커패시터 전극(CE1)과 중첩하고, 제4 커패시터 전극(CE4)은 제3 방향(DR3)에서 제3 커패시터 전극(CE3)과 중첩하며, 제6 커패시터 전극(CE6)은 제3 방향(DR3)에서 제5 커패시터 전극(CE5)과 중첩할 수 있다. 제1 층간 절연막(141)은 소정의 유전율을 가지므로, 제1 커패시터 전극(CE1), 제2 커패시터 전극(CE2), 및 그들 사이에 배치된 제1 층간 절연막(141)에 의해 제1 커패시터(C1)가 형성될 수 있다. 또한, 제3 커패시터 전극(CE3), 제4 커패시터 전극(CE4), 및 그들 사이에 배치된 제1 층간 절연막(141)에 의해 제2 커패시터(C2)가 형성될 수 있다. 제5 커패시터 전극(CE5), 제6 커패시터 전극(CE6), 및 그들 사이에 배치된 제1 층간 절연막(141)에 의해 제3 커패시터(C3)가 형성될 수 있다.
제2 게이트 금속층 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(141)은 제3 절연막으로 칭해질 수 있다.
제2 층간 절연막(142) 상에는 제1 소스 금속층이 배치될 수 있다. 제1 소스 금속층은 초기화 전압 배선(VIL)들, 제k 스캔 초기화 배선(GILk), 제k 스캔 기입 배선(GWLk), 제k PWM 발광 배선(PWELk), 제1 수평 전원 배선(HVDL), 게이트 오프 전압 배선(VGHL), 제k 스윕 신호 배선(SWPLk), 제k 스캔 제어 배선(GCLk), 제k PAM 발광 배선(PAELk), 제1 발광 제어 배선(RCL1), 제2 발광 제어 배선(RCL2), 및 제3 전원 배선(VSL)을 포함할 수 있다. 또한, 제1 소스 금속층은 제1 및 제2 데이터 연결 전극들(DCE1, DCE2)과 제1 내지 제9 소스 연결 전극들(CCE1~CCE9)을 포함할 수 있다. 제1 소스 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제k 스캔 기입 배선(GWLk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제1 게이트 콘택홀(GCT1)과 제3 게이트 콘택홀(GCT3)을 통해 제1 게이트 연결 전극(GCE1)에 연결될 수 있다. 제k 스캔 초기화 배선(GILk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제2 게이트 콘택홀(GCT2)을 통해 제2 게이트 연결 전극(GCE2)에 연결될 수 있다. 제k 스캔 제어 배선(GCLk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제8 콘택홀(CT8)을 통해 제3 게이트 연결 전극(GCE3)에 연결될 수 있다. 제k PAM 발광 배선(PAELk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제19 콘택홀(CT19)을 통해 제5 게이트 연결 전극(GCE5)에 연결될 수 있다. 제k PWM 발광 배선(PWELk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제14 콘택홀(CT14)을 통해 제6 게이트 연결 전극(GCE6)에 연결될 수 있다.
초기화 전압 배선(VIL)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제1 전원 콘택홀(VCT1)을 통해 제2 서브 드레인 전극(D32)과 제6 서브 드레인 전극(D102)에 연결될 수 있다. 초기화 전압 배선(VIL)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제9 콘택홀(CT9)을 통해 제10 서브 드레인 전극(D162)과 제18 드레인 전극(D18)에 연결될 수 있다. 초기화 전압 배선(VIL)은 제2 층간 절연막(142)을 관통하는 제18 콘택홀(CT18)을 통해 제6 커패시터 전극(CE6)에 연결될 수 있다. 제1 수평 전원 배선(HVDL)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제2 전원 콘택홀(VCT2)을 통해 제5 소스 전극(S5)과 제13 소스 전극(S13)에 연결될 수 있다. 게이트 오프 전압 배선(VGHL)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제7 콘택홀(CT7)을 통해 제7 소스 전극(S7)에 연결될 수 있다. 테스트 신호 배선(TSTL)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제23 콘택홀(CT23)을 통해 제19 게이트 전극(G19)에 연결될 수 있다. 제3 전원 배선(VSL)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제24 콘택홀(CT24)을 통해 제19 드레인 전극(D19)에 연결될 수 있다.
제1 데이터 연결 전극(DCE1)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제1 데이터 콘택홀(DCT1)을 통해 제2 소스 전극(S2)에 연결될 수 있다. 제2 데이터 연결 전극(DCE2)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제3 데이터 콘택홀(DCT3)을 통해 제9 소스 전극(S9)에 연결될 수 있다.
제1 소스 연결 전극(CCE1)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제1 콘택홀(CT1)을 통해 제1 게이트 전극(G1)에 연결되고, 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제2 콘택홀(CT2)을 통해 제1 서브 소스 전극(S31)과 제4 서브 드레인 전극(D42)에 연결될 수 있다.
제2 소스 연결 전극(CCE2)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제3 콘택홀(CT3)을 통해 제17 드레인 전극(D17)에 연결되고, 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제4 콘택홀(CT4)을 통해 제14 드레인 전극(D14)에 연결되며, 제2 층간 절연막(142)을 관통하는 제15 콘택홀(CT15)을 통해 제4 커패시터 전극(CE4)에 연결될 수 있다.
제3 소스 연결 전극(CCE3)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제21 콘택홀(CT21)을 통해 제19 소스 전극(S19)에 연결될 수 있다.
제4 소스 연결 전극(CCE4)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제10 콘택홀(CT10)을 통해 제6 드레인 전극(D6)에 연결되고, 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제17 콘택홀(CT17)을 통해 제4 게이트 연결 전극(GCE4)에 연결될 수 있다.
제5 소스 연결 전극(CCE5)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제11 콘택홀(CT11)들을 통해 제12 소스 전극(S12)과 제14 소스 전극(S14)에 연결될 수 있다.
제6 소스 연결 전극(CCE6)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제12 콘택홀(CT12)을 통해 제8 게이트 전극(G8)에 연결되고, 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제13 콘택홀(CT13)을 통해 제5 서브 소스 전극(S101)과 제8 서브 드레인 전극(D112)에 연결될 수 있다.
제7 소스 연결 전극(CCE7)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제16 콘택홀(CT16)들을 통해 제17 드레인 전극(D17)과 제18 드레인 전극(D18)에 연결될 수 있다.
제8 소스 연결 전극(CCE8)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제25 콘택홀(CT25)을 통해 제11 서브 드레인 전극(D181)과 제19 드레인 전극(D19)에 연결될 수 있다.
제9 소스 연결 전극(CCE9)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제26 콘택홀(CT26)을 통해 제12 서브 드레인 전극(D182)과 제20 드레인 전극(D20)에 연결될 수 있다.
제1 소스 금속층 상에는 제1 평탄화막(160)이 배치될 수 있다. 제1 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 제1 평탄화막(160)은 제4 절연막으로 칭해질 수 있다.
제1 평탄화막(160) 상에는 제1 무기 절연막(161)이 배치될 수 있다. 제1 무기 절연막(161)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(141)은 제3 절연막으로 칭해질 수 있다.
제1 무기 절연막(161) 상에는 제2 소스 금속층이 배치될 수 있다. 제2 소스 금속층은 제j 데이터 배선(DLj), 제1 수직 전원 배선(VVDL), 및 제1 PAM 데이터 배선(RDL)을 포함할 수 있다. 또한, 제2 소스 금속층은 제1 내지 제3 연결 전극(CNE1, CNE2, CNE3)과 제2 전원 연결 전극(VDCE)을 포함할 수 있다. 제2 소스 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제j 데이터 배선(DLj)은 제1 평탄화막(160)과 제1 무기 절연막(161)을 관통하는 제2 데이터 콘택홀(DCT2)을 통해 제1 데이터 연결 전극(DCE1)에 연결될 수 있다. 제1 PAM 데이터 배선(RDL)은 제1 평탄화막(160)과 제1 무기 절연막(161)을 관통하는 제4 데이터 콘택홀(DCT4)을 통해 제2 데이터 연결 전극(DCE2)에 연결될 수 있다. 제1 수직 전원 배선(VVDL)은 제1 평탄화막(160)과 제1 무기 절연막(161)을 관통하는 제3 전원 콘택홀(VCT3)을 통해 제1 수평 전원 배선(HVDL)에 연결될 수 있다. 제3 전원 콘택홀(VCT3)은 제3 방향(DR3)에서 제2 전원 콘택홀(VCT2)와 중첩할 수 있다. 제3 전원 콘택홀(VCT3)의 면적은 제2 전원 콘택홀(VCT2)의 면적보다 클 수 있다.
제1 연결 전극(CNE1)은 제1 평탄화막(160)과 제1 무기 절연막(161)을 관통하는 제20 콘택홀(CT20)을 통해 제7 소스 연결 전극(CCE7)에 연결되고, 제1 평탄화막(160)과 제1 무기 절연막(161)을 관통하는 제24 콘택홀(CT24)을 통해 제3 소스 연결 전극(CCE3)에 연결될 수 있다.
제2 연결 전극(CNE2)은 제1 평탄화막(160)과 제1 무기 절연막(161)을 관통하는 제25 콘택홀(CT25)을 통해 제11 서브 드레인 전극(D181)과 제19 드레인 전극(D19)에 연결될 수 있다.
제3 연결 전극(CNE3)은 제1 평탄화막(160)과 제1 무기 절연막(161)을 관통하는 제26 콘택홀(CT26)을 통해 제12 서브 드레인 전극(D182)과 제20 드레인 전극(D20)에 연결될 수 있다.
제2 전원 연결 전극(VDCE)은 제1 평탄화막(160)과 제1 무기 절연막(161)을 관통하는 제4 전원 콘택홀(VCT4)을 통해 제5 소스 연결 전극(CCE5)에 연결될 수 있다.
제2 소스 금속층 상에는 제2 평탄화막(180)이 배치될 수 있다. 제2 평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 제2 평탄화막(180)은 제5 절연막으로 칭해질 수 있다.
제2 평탄화막(180) 상에는 제2 무기 절연막(181)이 배치될 수 있다. 제2 무기 절연막(181)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(141)은 제3 절연막으로 칭해질 수 있다.
제2 무기 절연막(181) 상에는 제3 소스 금속층이 배치될 수 있다. 제3 소스 금속층은 제1 서브 전원 배선(VDL21), 제4 연결 전극(CNE4), 및 제5 연결 전극(CNE5)을 포함할 수 있다. 제3 소스 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 서브 전원 배선(VDL21)은 제2 평탄화막(180)과 제2 무기 절연막(181)을 관통하는 제5 전원 콘택홀(VCT5)을 통해 제2 전원 연결 전극(VDCE)에 연결될 수 있다. 제4 연결 전극(CNE4)은 제2 평탄화막(180)과 제2 무기 절연막(181)을 관통하는 제28 콘택홀(CT28)을 통해 제2 연결 전극(CNE2)에 연결될 수 있다. 제5 연결 전극(CNE5)은 제2 평탄화막(180)과 제2 무기 절연막(181)을 관통하는 제29 콘택홀(CT29)을 통해 제3 연결 전극(CNE3)에 연결될 수 있다.
제3 소스 금속층 상에는 제3 평탄화막(190)이 배치될 수 있다. 제3 평탄화막(190)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 제3 평탄화막(190)은 제5 절연막으로 칭해질 수 있다.
제3 평탄화막(190) 상에는 제3 무기 절연막(191)이 배치될 수 있다. 제3 무기 절연막(191)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(141)은 제3 절연막으로 칭해질 수 있다.
제3 무기 절연막(191) 상에는 제4 소스 금속층이 배치될 수 있다. 제4 소스 금속층은 제1 애노드 패드 전극(APD1), 제2 애노드 패드 전극(APD2), 및 캐소드 전극(CPD)을 포함할 수 있다. 제1 애노드 패드 전극(APD1), 제2 애노드 패드 전극(APD2), 및 캐소드 전극(CPD)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 애노드 패드 전극(APD1)은 제3 평탄화막(190)과 제3 무기 절연막(191)을 관통하는 제32 콘택홀(CT32)을 통해 제4 연결 전극(CNE4)에 연결될 수 있다. 제2 애노드 패드 전극(APD2)은 제3 평탄화막(190)과 제3 무기 절연막(191)을 관통하는 제33 콘택홀(CT33)을 통해 제5 연결 전극(CNE5)에 연결될 수 있다.
캐소드 전극(CPD)은 도시하지 않았지만 제4 소스 금속층의 캐소드 배선에 연결될 수 있다. 캐소드 배선에는 제3 전원 전압(VSS)이 인가되므로, 캐소드 전극(CPD)에는 제3 전원 전압(VSS)이 인가될 수 있다.
제4 소스 금속층 상에는 투명 금속층이 배치될 수 있다. 투명 금속층은 패드 전극(PDE)들을 포함할 수 있다. 패드 전극(PDE)들은 제1 애노드 패드 전극(APD1), 제2 애노드 패드 전극(APD2), 및 캐소드 패드 전극(CPD) 상에 각각 배치될 수 있다. 투명 금속층은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 형성될 수 있다.
도 28에서는 발광 소자들(RLE1, RLE2, GLE, BLE) 각각이 제1 컨택 전극(CTE1)이 애노드 패드 전극(APD1/APD2/APD)과 마주보고, 제2 컨택 전극(CTE2)이 캐소드 패드 전극(CPD)과 마주보는 플립 칩 타입의 마이크로 LED인 것을 예시하였다. 발광 소자들(RLE1, RLE2, GLE, BLE) 각각은 GaN와 같은 무기 물질로 형성될 수 있다. 제1 서브 발광 소자(RLE1)는 제1 방향(DR1)의 길이, 제2 방향(DR2)의 길이, 및 제3 방향(DR3)의 길이가 각각 수 내지 수백 μm일 수 있다. 예를 들어, 발광 소자들(RLE1, RLE2, GLE, BLE) 각각은 제1 방향(DR1)의 길이, 제2 방향(DR2)의 길이, 및 제3 방향(DR3)의 길이가 각각 대략 100μm 이하일 수 있다.
발광 소자들(RLE1, RLE2, GLE, BLE) 각각은 실리콘 웨이퍼와 같은 반도체 기판에서 성장되어 형성될 수 있다. 발광 소자들(RLE1, RLE2, GLE, BLE) 각각은 실리콘 웨이퍼에서 바로 기판(SUB)의 애노드 패드 전극(APD1/APD2/APD)과 캐소드 패드 전극(CPD) 상에 옮겨질 수 있다. 또는, 발광 소자들(RLE1, RLE2, GLE, BLE) 각각은 정전 헤드(Electrostatic Head)를 사용하는 정전기 방식 또는 PDMS나 실리콘 등의 탄성이 있는 고분자 물질을 전사 기판으로 사용하는 스탬프 방식을 통해 기판(SUB)의 애노드 패드 전극(APD1/APD2/APD)과 캐소드 패드 전극(CPD) 상에 옮겨질 수 있다.
발광 소자들(RLE1, RLE2, GLE, BLE) 각각은 베이스 기판(SSUB), n형 반도체(NSEM), 활성층(MQW), p형 반도체(PSEM), 제1 컨택 전극(CTE1), 제2 컨택 전극(CTE2)을 포함하는 발광 구조물일 수 있다.
베이스 기판(SSUB)은 사파이어 기판일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
n형 반도체(NSEM)은 베이스 기판(SSUB)의 일면 상에 배치될 수 있다. 예를 들어, n형 반도체(NSEM)은 베이스 기판(SSUB)의 하면 상에 배치될 수 있다. n형 반도체(NSEM)은 Si, Ge, Sn 등과 같은 n형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
활성층(MQW)은 n형 반도체(NSEM)의 일면의 일부 상에 배치될 수 있다. 활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
p형 반도체(PSEM)은 활성층(MQW)의 일면 상에 배치될 수 있다. p형 반도체(PSEM)은 Mg, Zn, Ca, Se, Ba 등과 같은 p형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
제1 컨택 전극(CTE1)은 p형 반도체(PSEM) 상에 배치되고, 제2 컨택 전극(CTE2)은 n형 반도체(NSEM)의 일면의 다른 일부 상에 배치될 수 있다. 제2 컨택 전극(CTE2)이 배치되는 n형 반도체(NSEM)의 일면의 다른 일부는 활성층(MQW)이 배치되는 n형 반도체(NSEM)의 일면의 일부와 떨어져 배치될 수 있다.
제1 컨택 전극(CTE1)과 애노드 패드 전극(APD1/APD2/APD)은 이방성 도전 필름(ACF, Anisotropic Conductive Film) 또는 이방성 도전 페이스트(ACP, Anisotropic Conductive Paste)과 같은 도전성 접착 부재를 통해 서로 접착될 수 있다. 또는, 제1 컨택 전극(CTE1)과 애노드 패드 전극(APD1/APD2/APD)은 솔더링(soldering) 공정을 통해 서로 접착될 수 있다.
제2 컨택 전극(CTE2)과 캐소드 패드 전극(CPD)은 이방성 도전 필름(ACF, Anisotropic Conductive Film) 또는 이방성 도전 페이스트(ACP, Anisotropic Conductive Paste)과 같은 도전성 접착 부재를 통해 서로 접착될 수 있다. 또는, 제2 컨택 전극(CTE2)과 캐소드 패드 전극(CPD)은 솔더링(soldering) 공정을 통해 서로 접착될 수 있다.
이상과 같이, 제1 서브 화소(RP)는 두 개의 발광 소자들, 즉 제1 서브 발광 소자(RLE1)과 제2 서브 발광 소자(RLE2)를 하나의 화소 회로에 연결함으로써, 제1 서브 발광 소자(REL1)의 발광 기간과 제2 서브 발광 소자(REL2)의 발광 기간은 줄어들 수 있다. 이로 인해, 제1 서브 발광 소자(REL1)의 발열량과 제2 서브 발광 소자(REL2)의 발열량을 줄일 수 있으므로, 제1 서브 발광 소자(REL1)의 온도와 제2 서브 발광 소자(REL2)의 온도를 낮출 수 있다. 그러므로, 제1 서브 발광 소자(REL1)의 발열과 제2 서브 발광 소자(REL2)의 발열로 인해 제1 서브 발광 소자(REL1)의 발광 휘도와 제2 서브 발광 소자(REL2)의 발광 휘도가 낮아지는 것을 줄이거나 방지할 수 있다.
도 29는 일 실시예에 따른 제1 서브 화소를 보여주는 회로도이다.
도 29의 실시예는 제1 서브 화소(RP)의 제17 트랜지스터(T17)가 제13 서브 트랜지스터(T171)와 제14 서브 트랜지스터(T172)를 포함하고, 제19 트랜지스터(T19)와 제20 트랜지스터(T20)가 삭제된 것에서 도 6의 실시예와 차이가 있다. 도 30에서는 도 6의 실시예와 중복된 설명은 생략한다.
도 29를 참조하면, 제17 트랜지스터(T17)는 제13 서브 트랜지스터(T171)와 제14 서브 트랜지스터(T172)를 포함할 수 있다.
제13 서브 트랜지스터(T171)는 제k PAMA 발광 배선(PAALk)의 제k PAMA 발광 신호에 의해 턴-온되어 제15 트랜지스터(T15)의 제2 전극을 제1 서브 발광 소자(REL1)의 제1 전극에 연결한다. 제13 서브 트랜지스터(T171)의 게이트 전극은 제k PAMA 발광 배선(PAALk)에 연결되고, 제1 전극은 제15 트랜지스터(T15)의 제2 전극에 연결되며, 제2 전극은 제1 서브 발광 소자(REL1)의 제1 전극에 연결될 수 있다.
제14 서브 트랜지스터(T172)는 제k PAMB 발광 배선(PABLk)의 제k PAMB 발광 신호에 의해 턴-온되어 제15 트랜지스터(T15)의 제2 전극을 제2 서브 발광 소자(REL2)의 제1 전극에 연결한다. 제14 서브 트랜지스터(T172)의 게이트 전극은 제k PAMB 발광 배선(PABLk)에 연결되고, 제1 전극은 제15 트랜지스터(T15)의 제2 전극에 연결되며, 제2 전극은 제2 서브 발광 소자(REL2)의 제1 전극에 연결될 수 있다.
도 30은 일 실시예에 따른 제2 서브 화소를 보여주는 회로도이다. 도 30의 실시예는 제2 서브 화소(GP)가 하나의 발광 소자(GEL)를 포함하는 것에서 도 29의 실시예와 차이가 있다. 도 30에서는 도 29의 실시예와 중복된 설명은 생략한다.
도 30을 참조하면, 제2 발광 소자(GEL)는 제2 화소 구동부(PDU2)에 의해 생성되는 구동 전류(Ids)에 따라 제2 광을 발광한다. 제2 발광 소자(GEL)는 제17 트랜지스터(T17)의 제13 서브 트랜지스터(T171)와 제3 전원 배선(VSL) 사이 및 제17 트랜지스터(T17)의 제14 서브 트랜지스터(T172)와 제3 전원 배선(VSL) 사이에 배치될 수 있다. 제2 발광 소자(GEL)의 제1 전극은 제17 트랜지스터(T17)의 제13 서브 트랜지스터(T171)의 제2 전극과 제14 서브 트랜지스터(T172)의 제2 전극에 연결되고, 제2 전극은 제3 전원 배선(VSL)에 연결될 수 있다.
제18 트랜지스터(T18)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제2 발광 소자(EL2)의 제1 전극에 연결한다. 이로 인해, 제18 트랜지스터(T18)가 턴-온되는 기간 동안 제2 발광 소자(EL2)의 제1 전극은 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다. 제18 서브 트랜지스터(T18)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제2 발광 소자(EL2)의 제1 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
도 31은 일 실시예에 따른 제3 서브 화소를 보여주는 회로도이다.
도 31의 실시예는 제3 서브 화소(BP)가 하나의 발광 소자(BEL)를 포함하는 것에서 도 29의 실시예와 차이가 있다. 도 31에서는 도 29의 실시예와 중복된 설명은 생략한다.
도 31을 참조하면, 제3 발광 소자(BEL)는 제3 화소 구동부(PDU3)에 의해 생성되는 구동 전류(Ids)에 따라 제3 광을 발광한다. 제3 발광 소자(BEL)는 제17 트랜지스터(T17)의 제13 서브 트랜지스터(T171)와 제3 전원 배선(VSL) 사이 및 제17 트랜지스터(T17)의 제14 서브 트랜지스터(T172)와 제3 전원 배선(VSL) 사이에 배치될 수 있다. 제3 발광 소자(BEL)의 제1 전극은 제17 트랜지스터(T17)의 제13 서브 트랜지스터(T171)의 제2 전극과 제14 서브 트랜지스터(T172)의 제2 전극에 연결되고, 제2 전극은 제3 전원 배선(VSL)에 연결될 수 있다.
제18 트랜지스터(T18)는 제2 발광 소자(GEL) 대신에 제3 발광 소자(BEL)에 연결되는 것을 제외하고는 도 30을 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
도 32는 일 실시예에 따른 제N 프레임 기간에서 제k 로우 라인에 배치된 제1 서브 화소에 인가되는 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k 스캔 제어 신호, 제k PWM 발광 신호, 제k PAMA 발광 신호, 제k PAMB 발광 신호, 및 제k 스윕 신호, 제3 노드의 전압과 발광 소자에 인가되는 구동 전류가 인가되는 기간을 보여주는 파형도이다.
도 32의 실시예는 제k PAM 발광 신호(PAEMk)가 삭제되며, 제k PAMA 발광 신호(PAAMk)와 제k PAMB 발광 신호(PABMk)가 추가된 것에서 도 11의 실시예와 차이가 있다.
도 32를 참조하면, 제k PAMA 발광 신호(PAAMk)는 제k PAMA 발광 배선(PAALk)에 인가되는 신호를 가리키고, 제k PAMB 발광 신호(PABMk)는 제k PAMB 발광 배선(PABLk)에 인가되는 신호를 가리킨다.
제k PAMA 발광 신호(PAAMk)는 제17 트랜지스터(T17)의 제13 서브 트랜지스터(T171)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k PAMB 발광 신호(PABMk)는 제17 트랜지스터(T17)의 제14 서브 트랜지스터(T172)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k PAMA 발광 신호(PAAMk)와 제k PAMA 발광 신호(PAAMk)는 1 프레임 기간을 주기로 발생할 수 있다.
제k PAMA 발광 신호(PAAMk)는 1 프레임 기간의 복수의 발광 기간들(EP1~EPn) 중에서 기수 발광 기간들(EP1, EP3, ?, EPn-1) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 제k PAMA 발광 신호(PAAMk)는 기수 발광 기간들(EP1, EP3, ?, EPn-1) 각각의 제6 기간(t6) 또는 제9 기간(t9) 동안 게이트 온 전압(VGL)으로 발생하는 PAM 펄스들을 포함할 수 있다.
제k PAMB 발광 신호(PABMk)는 1 프레임 기간의 복수의 발광 기간들(EP1~EPn) 중에서 우수 발광 기간들(EP2, EP4, ?, EPn) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 제k PABM 발광 신호(PABMk)는 우수 발광 기간들(EP2, EP4, ?, EPn) 각각의 제6 기간(t6) 또는 제9 기간(t9) 동안 게이트 온 전압(VGL)으로 발생하는 PAM 펄스들을 포함할 수 있다.
도 29 및 도 32를 참조하면, 제13 서브 트랜지스터(T171)와 제14 트랜지스터(T172)는 1 프레임 기간의 복수의 발광 기간들(EP1~EPn) 중에서 서로 다른 발광 기간에 턴-온될 수 있다. 그러므로, 제1 서브 발광 소자(RLE1)는 1 프레임 기간의 복수의 발광 기간들(EP1~EPn) 중에서 기수 발광 기간들(EP1, EP3, ?, EPn-1) 동안 제13 서브 트랜지스터(T171)를 통해 구동 전류(Ids)를 공급받고, 제2 서브 발광 소자(RLE2)는 우수 발광 기간들(EP2, EP4, ?, EPn) 동안 제14 서브 트랜지스터(T172)를 통해 구동 전류(Ids)를 공급받을 수 있다.
또한, 도 30 내지 도 32을 참조하면, 제2 발광 소자(GLE)와 제3 발광 소자(BLE) 각각은 1 프레임 기간의 복수의 발광 기간들(EP1~EPn) 중에서 기수 발광 기간들(EP1, EP3, ?, EPn-1) 동안 제13 서브 트랜지스터(T171)를 통해 구동 전류(Ids)를 공급받고, 우수 발광 기간들(EP2, EP4, ?, EPn) 동안 제14 서브 트랜지스터(T172)를 통해 구동 전류(Ids)를 공급받을 수 있다. 그러므로, 제2 발광 소자(GLE)와 제3 발광 소자(BLE) 각각은 1 프레임 기간의 복수의 발광 기간들(EP1~EPn) 내내 발광할 수 있다.
도 29 내지 도 32와 같이, 즉, 제1 서브 화소(RP)의 제1 서브 발광 소자(REL1)와 제2 서브 발광 소자(REL2)는 서로 다른 기간에 발광한다. 그러므로, 제1 서브 발광 소자(REL1)의 발광 기간과 제2 서브 발광 소자(REL2)의 발광 기간은 제2 발광 소자(GLE)의 발광 기간과 제3 발광 소자(BLE)의 발광 기간 각각에 비해 절반으로 줄어들 수 있다. 이로 인해, 제1 서브 발광 소자(REL1)의 발열량과 제2 서브 발광 소자(REL2)의 발열량을 줄일 수 있으므로, 제1 서브 발광 소자(REL1)의 온도와 제2 서브 발광 소자(REL2)의 온도를 낮출 수 있다. 따라서, 제1 서브 발광 소자(REL1)의 발열과 제2 서브 발광 소자(REL2)의 발열로 인해 제1 서브 발광 소자(REL1)의 발광 휘도와 제2 서브 발광 소자(REL2)의 발광 휘도가 낮아지는 것을 줄이거나 방지할 수 있다.
도 33은 일 실시예에 따른 PAMA 발광 신호 출력부와 PAMB 발광 신호 출력부를 보여주는 예시 도면이다.
도 33에서는 설명의 편의를 위해 PAMA 발광 신호 출력부(1151)의 제k 내지 제k+6 PAMA 스테이지들(PASTk~PASTk+6)과 PAMB 발광 신호 출력부(1152)의 제k 내지 제k+6 PAMB 스테이지들(PBSTk~PBSTk+6)을 예시하였다.
이하의 설명에서, "전단 스테이지"는 기준이 되는 스테이지의 앞에 위치한 스테이지를 지시한다. 예를 들어, 제k+1 스테이지(STAk+1)의 전단 스테이지는 제1 내지 제k 스테이지들을 지시하고, 제k+2 스테이지(STAk+2)의 전단 스테이지들은 제1 내지 제k+1 스테이지들을 지시한다.
도 33을 참조하면, 발광 제어 신호 구동부(115)는 PAMA 발광 신호 출력부(1151)와 PAMB 발광 신호 출력부(1152)를 포함한다. PAMA 발광 신호 출력부(1151)는 표시 영역(DA)의 일 측, 예를 들어 좌측에 배치되고, PAMB 발광 신호 출력부(1152)는 표시 영역(DA)의 타 측, 예를 들어 우측에 배치되는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, PAMA 발광 신호 출력부(1151)와 PAMB 발광 신호 출력부(1152)는 모두 표시 영역(DA)의 일 측에 배치되거나, 표시 영역(DA)의 양측에 배치될 수 있다.
제k 내지 제k+6 PAMA 스테이지들(PASTk~PASTk+6)의 일 측, 예를 들어 좌측에는 순차적으로 위상이 지연되는 PAMA 클럭 신호들이 인가되는 PAMA 클럭 배선들(PACL1~PACL6)이 배치될 수 있다. 제k 내지 제k+6 PAMB 스테이지들(PBSTk~PBSTk+6)의 일 측, 예를 들어 우측에는 순차적으로 위상이 지연되는 PAMB 클럭 신호들이 인가되는 PAMB 클럭 배선들(PBCL1~PBCL6)이 배치될 수 있다.
도 33에서는 6 개의 PAMA 클럭 배선들(PACL1~PACL6)과 6 개의 PAMB 클럭 배선들(PBCL1~PBCL6)을 예시하였으나, PAMA 클럭 배선들(PACL1~PACL6)의 개수와 PBMA 클럭 배선들(PBCL1~PBCL6)의 개수는 이에 한정되지 않는다.
제k 내지 제k+6 PAMA 스테이지들(PASTk~PASTk+6) 각각은 6 개의 PAMA 클럭 배선들(PACL1~PACL6)들 중 어느 하나와 제k 내지 제k+6 PAMA 발광 배선들(PAALk~PAALk+6) 중 어느 하나에 연결될 수 있다. 제k 내지 제k+6 PAMA 스테이지들(PASTk~PASTk+6)은 6 개의 PAMA 클럭 배선들(PACL1~PACL6)들에 교대로 연결될 수 있다. 예를 들어, 제k PAMA 스테이지들(PASTk)는 제1 PAMA 클럭 배선(PACL1)에 연결되고, 제k+1 PAMA 스테이지들(PASTk+1)는 제2 PAMA 클럭 배선(PACL2)에 연결되며, 제k+2 PAMA 스테이지들(PASTk+2)는 제3 PAMA 클럭 배선(PACL3)에 연결되고, 제k+3 PAMA 스테이지들(PASTk+3)는 제4 PAMA 클럭 배선(PACL4)에 연결될 수 있다. 또한, 제k+4 PAMA 스테이지들(PASTk+4)는 제5 PAMA 클럭 배선(PACL5)에 연결되며, 제k+5 PAMA 스테이지들(PASTk+5)는 제6 PAMA 클럭 배선(PACL6)에 연결되고, 제k+7 PAMA 스테이지들(PASTk+7)는 제1 PAMA 클럭 배선(PACL1)에 연결될 수 있다.
도 34는 PAMA 클럭 신호들과 PAMB 클럭 신호들을 보여주는 파형도이다.
도 34를 참조하면, 제1 내지 제6 PAMA 클럭 신호들(PACK1~PACK6)은 제1 내지 제6 PAMA 클럭 배선들(PACL1~PACL6)에 각각 인가되는 신호들을 가리킨다. 제1 내지 제6 PAMB 클럭 신호들(PBCK1~PBCK6)은 제1 내지 제6 PAMB 클럭 배선들(PBCL1~PBCL6)에 각각 인각되는 신호들을 가리킨다.
제1 내지 제6 PAMA 클럭 신호들(PACK1~PACK6)과 제1 내지 제6 PAMB 클럭 배선들(PBCL1~PBCL6)은 순차적으로 위상이 지연되는 신호일 수 있다. 예를 들어, 제2 PAMA 클럭 신호(PACK2)는 제1 PAMA 클럭 신호(PACK1)보다 1 수평 기간만큼 위상이 지연되고, 제3 PAMA 클럭 신호(PACK3)는 제2 PAMA 클럭 신호(PACK2)보다 1 수평 기간만큼 위상이 지연되며, 제4 PAMA 클럭 신호(PACK4)는 제3 PAMA 클럭 신호(PACK3)보다 1 수평 기간만큼 위상이 지연되고, 제5 PAMA 클럭 신호(PACK5)는 제4 PAMA 클럭 신호(PACK4)보다 1 수평 기간만큼 위상이 지연되며, 제6 PAMA 클럭 신호(PACK6)는 제5 PAMA 클럭 신호(PACK5)보다 1 수평 기간만큼 위상이 지연될 수 있다.
또한, 제1 PAMB 클럭 신호(PBCK1)는 제6 PAMA 클럭 신호(PACK6)보다 1 수평 기간만큼 위상이 지연되고, 제2 PAMB 클럭 신호(PBCK2)는 제1 PAMB 클럭 신호(PBCK1)보다 1 수평 기간만큼 위상이 지연되고, 제3 PAMB 클럭 신호(PBCK3)는 제2 PAMB 클럭 신호(PBCK2)보다 1 수평 기간만큼 위상이 지연되며, 제4 PAMB 클럭 신호(PBCK4)는 제3 PAMB 클럭 신호(PBCK3)보다 1 수평 기간만큼 위상이 지연되고, 제5 PAMB 클럭 신호(PBCK5)는 제4 PAMB 클럭 신호(PBCK4)보다 1 수평 기간만큼 위상이 지연되며, 제6 PAMB 클럭 신호(PBCK6)는 제5 PAMB 클럭 신호(PBCK5)보다 1 수평 기간만큼 위상이 지연될 수 있다.
도 33과 도 34를 참조하면, 제k 내지 제k+6 PAMA 스테이지들(PASTk~PASTk+6) 각각은 그에 연결된 PAMA 클럭 배선을 통해 인가되는 PAMA 클럭 신호의 PAM 펄스들을 제k PAMA 발광 배선(PAALk)으로 출력할 수 있다. 예를 들어, 제k PAMA 스테이지들(PASTk)는 제1 PAMA 클럭 배선(PACL1)의 제1 PAMA 클럭 신호(PACK1)의 게이트 온 전압(Von)의 PAM 펄스들을 제k PAMA 발광 배선(PAALk)으로 출력할 수 있다. 제k+1 PAMA 스테이지들(PASTk+1)는 제2 PAMA 클럭 배선(PACL2)의 제2 PAMA 클럭 신호(PACK2)의 게이트 온 전압(Von)의 PAM 펄스들을 제k+1 PAMA 발광 배선(PAALk+1)으로 출력할 수 있다. 제k+2 PAMA 스테이지들(PASTk+2)는 제3 PAMA 클럭 배선(PACL3)의 제3 PAMA 클럭 신호(PACK3)의 게이트 온 전압(Von)의 PAM 펄스들을 제k+2 PAMA 발광 배선(PAALk+2)으로 출력할 수 있다. 제k+3 PAMA 스테이지들(PASTk+3)는 제4 PAMA 클럭 배선(PACL4)의 제4 PAMA 클럭 신호(PACK4)의 게이트 온 전압(Von)의 PAM 펄스들을 제k+3 PAMA 발광 배선(PAALk+3)으로 출력할 수 있다.
또한, 제k+4 PAMA 스테이지들(PASTk+4)는 제5 PAMA 클럭 배선(PACL5)의 제5 PAMA 클럭 신호(PACK4)의 게이트 온 전압(Von)의 PAM 펄스들을 제k+4 PAMA 발광 배선(PAALk+4)으로 출력할 수 있다. 제k+5 PAMA 스테이지들(PASTk+5)는 제6 PAMA 클럭 배선(PACL6)의 제6 PAMA 클럭 신호(PACK6)의 게이트 온 전압(Von)의 PAM 펄스들을 제k+5 PAMA 발광 배선(PAALk+5)으로 출력할 수 있다. 제k+6 PAMA 스테이지들(PASTk+6)는 제1 PAMA 클럭 배선(PACL1)1의 제1 PAMA 클럭 신호(PACK1)의 게이트 온 전압(Von)의 PAM 펄스들을 제k+6 PAMA 발광 배선(PAALk+6)으로 출력할 수 있다.
도 35는 일 실시예에 따른 복수의 표시 장치를 포함하는 타일형 표시 장치를 보여주는 사시도이다.
도 35를 참조하면, 타일형 표시 장치(TD)는 복수의 표시 장치(11, 12, 13, 14), 및 이음부(SM)를 포함할 수 있다. 예를 들어, 타일형 표시 장치(TD)는 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)를 포함할 수 있다.
복수의 표시 장치(11, 12, 13, 14)는 격자 형태로 배열될 수 있다. 복수의 표시 장치(11, 12, 13, 14)는 M(M은 양의 정수) 개의 행과 N(N은 양의 정수) 개의 열에 매트릭스 형태로 배열될 수 있다. 예를 들어, 제1 표시 장치(11)와 제2 표시 장치(12)는 제1 방향(DR1)에서 서로 이웃할 수 있다. 제1 표시 장치(11)와 제3 표시 장치(13)는 제2 방향(DR2)에서 서로 이웃할 수 있다. 제3 표시 장치(13)와 제4 표시 장치(14)는 제1 방향(DR1)에서 서로 이웃할 수 있다. 제2 표시 장치(12)와 제4 표시 장치(14)는 제2 방향(DR2)에서 서로 이웃할 수 있다.
하지만, 타일형 표시 장치(TD)에서 복수의 표시 장치(11, 12, 13, 14)의 개수와 배치는 도 35에 도시된 바에 한정되지 않는다. 타일형 표시 장치(TD)에서 표시 장치(11, 12, 13, 14)의 개수 및 배치는 표시 장치(10)와 타일형 표시 장치(TD) 각각의 크기 및 타일형 표시 장치(TD)의 형상에 따라 결정될 수 있다.
복수의 표시 장치(11, 12, 13, 14)는 서로 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 예를 들어, 복수의 표시 장치(11, 12, 13, 14)는 서로 다른 크기를 가질 수 있다.
복수의 표시 장치(11, 12, 13, 14) 각각은 장변과 단변을 포함하는 직사각형 형상일 수 있다. 복수의 표시 장치(11, 12, 13, 14)는 장변 또는 단변이 서로 연결되며 배치될 수 있다. 복수의 표시 장치(11, 12, 13, 14) 중 일부 또는 전부는 타일형 표시 장치(TD)의 가장자리에 배치되며, 타일형 표시 장치(TD)의 일변을 이룰 수 있다. 복수의 표시 장치(11, 12, 13, 14) 중 적어도 하나의 표시 장치는 타일형 표시 장치(TD)의 적어도 하나의 모서리에 배치될 수 있고, 타일형 표시 장치(TD)의 인접한 두 개의 변을 형성할 수 있다. 복수의 표시 장치(11, 12, 13, 14) 중 적어도 하나의 표시 장치는 다른 표시 장치들에 의해 둘러싸일 수 있다.
복수의 표시 장치(11, 12, 13, 14) 각각은 도 1을 결부하여 설명한 표시 장치(100)와 실질적으로 동일할 수 있다. 그러므로, 복수의 표시 장치(11, 12, 13, 14) 각각에 대한 설명은 생략한다.
이음부(SM)는 결합 부재 또는 접착 부재를 포함할 수 있다. 이 경우, 복수의 표시 장치(11, 12, 13, 14)는 이음부(SM)의 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다. 이음부(SM)는 제1 표시 장치(11)와 제2 표시 장치(12) 사이, 제1 표시 장치(11)와 제3 표시 장치(13) 사이, 제2 표시 장치(12)와 제4 표시 장치(14) 사이, 및 제3 표시 장치(13)와 제4 표시 장치(14) 사이에 배치될 수 있다.
도 36은 도 35의 E 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 36을 참조하면, 이음부(SM)는 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)가 인접하는 타일형 표시 장치(TD)의 중앙 영역에서 열 십자, 십자가, 또는 덧셈 부호의 평면 형태를 가질 수 있다. 이음부(SM)는 제1 표시 장치(11)와 제2 표시 장치(12) 사이, 제1 표시 장치(11)와 제3 표시 장치(13) 사이, 제2 표시 장치(12)와 제4 표시 장치(14) 사이, 및 제3 표시 장치(13)와 제4 표시 장치(14) 사이에 배치될 수 있다.
제1 표시 장치(11)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제1 화소(PX1)들을 포함할 수 있다. 제2 표시 장치(12)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제2 화소(PX2)들을 포함할 수 있다. 제3 표시 장치(13)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제3 화소(PX3)들을 포함할 수 있다. 제4 표시 장치(14)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제4 화소(PX4)들을 포함할 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)들 간의 최소 거리는 제1 수평 이격 거리(GH1)로 정의되고, 제1 방향(DR1)에서 이웃하는 제2 화소(PX2)들 간의 최소 거리는 제2 수평 이격 거리(GH2)로 정의될 수 있다. 제1 수평 이격 거리(GH1)와 제2 수평 이격 거리(GH2)는 실질적으로 동일할 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이에는 이음부(SM)가 배치될 수 있다. 제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이의 최소 거리(G12)는 제1 방향(DR1)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GHS1), 제1 방향(DR1)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GHS2), 및 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)의 합일 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이의 최소 거리(G12), 제1 수평 이격 거리(GH1), 및 제2 수평 이격 거리(GH2)는 실질적으로 동일할 수 있다. 이를 위해, 제1 방향(DR1)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GHS1)가 제1 수평 이격 거리(GH1)보다 작고, 제1 방향(DR1)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GHS2)가 제2 수평 이격 거리(GH2)보다 작을 수 있다. 또한, 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)이 제1 수평 이격 거리(GH1) 또는 제2 수평 이격 거리(GH2)보다 작을 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)들 간의 최소 거리는 제3 수평 이격 거리(GH3)로 정의되고, 제1 방향(DR1)에서 이웃하는 제4 화소(PX4)들 간의 최소 거리는 제4 수평 이격 거리(GH4)로 정의될 수 있다. 제3 수평 이격 거리(GH3)와 제4 수평 이격 거리(GH4)는 실질적으로 동일할 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이에는 이음부(SM)가 배치될 수 있다. 제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이의 최소 거리(G34)는 제1 방향(DR1)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GHS3), 제1 방향(DR1)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GHS4), 및 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)의 합일 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이의 최소 거리(G34), 제3 수평 이격 거리(GH3), 및 제4 수평 이격 거리(GH4)는 실질적으로 동일할 수 있다. 이를 위해, 제1 방향(DR1)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GHS3)가 제3 수평 이격 거리(GH3)보다 작고, 제1 방향(DR1)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GHS4)가 제4 수평 이격 거리(GH4)보다 작을 수 있다. 또한, 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)이 제3 수평 이격 거리(GH3) 또는 제4 수평 이격 거리(GH4)보다 작을 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)들 간의 최소 거리는 제1 수직 이격 거리(GV1)로 정의되고, 제2 방향(DR2)에서 이웃하는 제3 화소(PX3)들 간의 최소 거리는 제3 수직 이격 거리(GV3)로 정의될 수 있다. 제1 수직 이격 거리(GV1)와 제3 수직 이격 거리(GV3)는 실질적으로 동일할 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이에는 이음부(SM)가 배치될 수 있다. 제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이의 최소 거리(G13)는 제2 방향(DR2)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GVS1), 제2 방향(DR2)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GVS3), 및 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)의 합일 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이의 최소 거리(G13), 제1 수직 이격 거리(GV1), 및 제3 수직 이격 거리(GV3)는 실질적으로 동일할 수 있다. 이를 위해, 제2 방향(DR2)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GVS1)가 제1 수직 이격 거리(GV1)보다 작고, 제2 방향(DR2)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GVS3)가 제3 수직 이격 거리(GV3)보다 작을 수 있다. 또한, 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)이 제1 수직 이격 거리(GV1) 또는 제3 수직 이격 거리(GV3)보다 작을 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)들 간의 최소 거리는 제2 수직 이격 거리(GV2)로 정의되고, 제2 방향(DR2)에서 이웃하는 제4 화소(PX4)들 간의 최소 거리는 제4 수직 이격 거리(GV4)로 정의될 수 있다. 제2 수직 이격 거리(GV2)와 제4 수직 이격 거리(GV4)는 실질적으로 동일할 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이에는 이음부(SM)가 배치될 수 있다. 제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이의 최소 거리(G24)는 제2 방향(DR2)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GVS2), 제2 방향(DR2)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GVS4), 및 제2 방향(DR2)에서 이음부(SM)의 거리(GSM4)의 합일 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이의 최소 거리(G24), 제2 수직 이격 거리(GV2), 및 제4 수직 이격 거리(GV4)는 실질적으로 동일할 수 있다. 이를 위해, 제2 방향(DR2)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GVS2)가 제2 수직 이격 거리(GV2)보다 작고, 제2 방향(DR2)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GVS4)가 제4 수직 이격 거리(GV4)보다 작을 수 있다. 또한, 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)이 제2 수직 이격 거리(GV2) 또는 제4 수직 이격 거리(GV4)보다 작을 수 있다.
도 36과 같이, 복수의 표시 장치(11, 12, 13, 14)가 표시하는 영상들 사이에 이음부(SM)가 시인되지 않도록 하기 위해, 서로 이웃하는 표시 장치들의 화소들 간의 최소 거리는 표시 장치들 각각의 화소들 간의 최소 거리와 실질적으로 동일할 수 있다.
도 37은 도 36의 E-E'를 따라 절단한 타일형 표시 장치의 일 예를 보여주는 단면도이다.
도 37을 참조하면, 제1 표시 장치(11)는 제1 표시 모듈(DPM1)과 제1 전방 커버(COV1)를 포함한다. 제2 표시 장치(12)는 제2 표시 모듈(DPM2)과 제2 전방 커버(COV2)를 포함한다.
제1 표시 모듈(DPM1)과 제2 표시 모듈(DPM2) 각각은 기판(SUB), 박막 트랜지스터층(TFTL), 및 발광 소자층(EML)을 포함한다. 박막 트랜지스터층(TFTL)과 발광 소자층(EML)은 도 27과 도 28을 결부하여 이미 상세히 설명하였다. 도 37에서는 도 27 및 도 28의 실시예와 중복된 설명은 생략한다.
기판(SUB)은 박막 트랜지스터층(TFTL)이 배치되는 제1 면(41), 제1 면과 마주보는 제2 면(42), 및 제1 면(41)과 제2 면(42) 사이에 배치되는 제1 측면(43)을 포함할 수 있다. 제1 면(41)은 기판(SUB)의 전면 또는 상면이고, 제2 면(42)은 기판(SUB)의 배면 또는 하면일 수 있다.
또한, 기판(SUB)은 제1 면(41)과 제1 측면(43) 사이와 제2 면(42)과 제1 측면(43) 사이에 배치되는 챔퍼(chamfer)면(44)을 더 포함할 수 있다. 챔퍼면(44) 상에는 박막 트랜지스터층(TFTL)과 발광 소자층(EML)이 배치되지 않을 수 있다. 챔퍼면(44)으로 인해, 제1 표시 장치(10)의 기판(SUB)과 제2 표시 장치(10)의 기판이 충돌하여 파손되는 것이 방지될 수 있다.
챔퍼(chamfer)면(44)은 제1 면(41)과 제1 측면(43)을 제외한 다른 측면들 각각의 사이와 제2 면(42)과 제1 측면(43)을 제외한 다른 측면들 각각의 사이에도 배치될 수 있다. 예를 들어, 제1 표시 장치(11)와 제2 표시 장치(12)가 도 35와 같이 직사각형의 평면 형태를 갖는 경우, 기판(SUB)은 제1 면(41)과 제2 측면, 제3 측면, 및 제4 측면 각각 사이와 제2 면(42)과 제2 측면, 제3 측면, 및 제4 측면 각각 사이에 배치될 수 있다.
제1 전방 커버(COV1)는 기판(SUB)의 챔퍼면(44) 상에 배치될 수 있다. 즉, 제1 전방 커버(COV1)는 제1 방향(DR1)과 제2 방향(DR2)에서 기판(SUB)보다 돌출될 수 있다. 그러므로, 제1 표시 장치(11)의 기판(SUB)과 제2 표시 장치(12)의 기판(SUB) 사이의 거리(GSUB)는 제1 전방 커버(COV1)와 제2 전방 커버(COV2) 사이의 거리(GCOV)보다 클 수 있다.
제1 전방 커버(COV1)와 제2 전방 커버(COV2) 각각은 접착 부재(51), 접착 부재(51) 상에 배치되는 광 투과율 조절층(52), 및 광 투과율 조절층(52) 상에 배치되는 눈부심 방지층(Anti-Glare Layer, 53)을 포함할 수 있다.
제1 전방 커버(COV1)의 접착 부재(51)는 제1 표시 모듈(DPM1)의 발광 소자층(EML)과 제1 전방 커버(COV1)를 부착하는 역할을 한다. 제2 전방 커버(COV2)의 접착 부재(51)는 제2 표시 모듈(DPM2)의 발광 소자층(EML2)과 제2 전방 커버(COV2)를 부착하는 역할을 한다. 접착 부재(51)는 광을 투과시킬 수 있는 투명한 접착 부재일 있다. 예를 들어, 접착 부재(51)는 광학 접착 필름(optically clear adhesive film) 또는 광학 접착 레진(optically clear resin)일 수 있다.
눈부심 방지층(53)은 외부 광이 그대로 반사되어 화상의 시인성 저하를 방지하기 위해 외부 광을 난반사하도록 설계될 수 있다. 이에 따라, 눈부심 방지층(53)으로 인해, 제1 표시 장치(10)와 제2 표시 장치(20)가 표시하는 화상의 명암비가 높아질 수 있다.
광 투과율 조절층(52)은 외부 광 또는 제1 표시 모듈(DPM1)과 제2 표시 모듈(DPM2)에서 반사되는 광의 투과율을 저하되도록 설계될 수 있다. 이로 인해, 제1 표시 모듈(DPM1)의 기판(SUB)과 제2 표시 모듈(DPM2)의 기판(SUB) 사이의 간격(GSUB)이 외부에서 시인되는 것을 방지할 수 있다.
눈부심 방지층(53)은 편광판으로 구현되고, 광 투과율 조절층(52)은 위상 지연층으로 구현될 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
한편, 도 36의 F-F', G-G', 및 H-H'를 따라 절단한 타일형 표시 장치의 일 예는 도 37을 결부하여 설명한 E-E'를 따라 절단한 타일형 표시 장치의 일 예와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
도 38은 도 37의 F 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 38에는 제1 표시 장치(10)의 상측에 배치된 패드(PAD)들과 제1 화소(PX1)의 제2 서브 화소(GP)들이 나타나 있다.
도 38을 참조하면, 제1 표시 장치(10)의 상측 가장자리에는 패드(PAD)들이 배치될 수 있다. 제1 표시 장치(10)의 데이터 배선(DL)들이 제2 방향(DR2)으로 연장하는 경우, 패드(PAD)들은 제1 표시 장치(10)의 상측 가장자리와 하측 가장자리에 배치될 수 있다. 또는, 제1 표시 장치(10)의 데이터 배선(DL)들이 제1 방향(DR1)으로 연장하는 경우, 패드(PAD)들은 제1 표시 장치(10)의 좌측 가장자리와 우측 가장자리에 배치될 수 있다.
패드(PAD)들 각각은 데이터 배선(DL)에 연결될 수 있다. 또한, 패드(PAD)들 각각은 측면 배선(SSL)에 연결될 수 있다. 측면 배선(SSL)은 기판(SUB)의 일 측면과 하면(또는 배면) 상에 배치될 수 있다. 측면 배선(SSL)은 기판(SUB)의 하면 상에서 연결 배선(도 37의 CCL)에 연결될 수 있다.
도 39는 도 38의 I-I'를 따라 절단한 타일형 표시 장치의 일 예를 보여주는 단면도이다. 도 39에서는 도 27 및 도 28의 실시예와 중복된 설명은 생략한다.
도 39를 참조하면, 패드(PAD)는 제1 절연막(161) 상에 배치될 수 있다. 패드(PAD)는 제2 절연막(181)과 제3 절연막(191)에 의해 덮이지 않고 노출될 수 있다. 패드(PAD)는 제2 데이터 금속층(DTL2)에 포함된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 패드(PAD)는 제3 데이터 금속층(DTL3)에 포함될 수 있다. 패드(PAD)는 제1 평탄화막(160)과 제1 절연막(161)을 관통하는 제1 측면 패드 콘택홀(SCT1)을 통해 데이터 배선(DL)에 연결될 수 있다.
연결 배선(CCL)은 기판(SUB)의 하면 상에 배치될 수 있다. 연결 배선(CCL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제3 평탄화막(170)은 연결 배선(CCL)의 일부 상에 배치될 수 있다. 제3 평탄화막(170)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제4 절연막(171)은 제3 평탄화막(170) 상에 배치될 수 있다. 제4 절연막(171)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
측면 배선(SSL)은 기판(SUB)의 하면 가장자리, 측면, 및 상면 가장자리에 배치될 수 있다. 측면 배선(SSL)의 일 단은 연결 배선(CCL)에 연결될 수 있다. 측면 배선(SSL)의 일 단은 연결 배선(CCL)의 측면과 하면에 접촉할 수 있다. 측면 배선(SSL)의 타 단은 패드부(PAD)에 연결될 수 있다. 측면 배선(SSL)의 타 단은 제3 절연막(191)를 관통하는 제2 측면 패드 콘택홀(SCT2)을 통해 패드부(PAD)에 연결될 수 있다.
측면 배선(SSL)은 기판(SUB)의 측면, 버퍼막(BF)의 측면, 게이트 절연막(130)의 측면, 제1 층간 절연막(141)의 측면, 제2 층간 절연막(142)의 측면, 제1 절연막(161)의 측면, 및 제2 절연막(181)의 측면 상에 배치될 수 있다.
연성 필름(FPCB)은 제4 절연막(171)의 하면 상에 배치될 수 있다. 연성 필름(FPCB)은 도전성 접착 부재(CAM)를 이용하여 제3 평탄화막(170)과 제3 절연막(171)을 관통하는 배면 콘택홀(BCT)을 통해 연결 배선(CCL)에 연결될 수 있다. 연성 필름(FPCB)의 하면 상에는 데이터 배선(DL)들에 데이터 전압들을 공급하기 위한 소스 구동 회로(SIC)가 배치될 수 있다. 도전성 접착 부재(CAM)는 이방성 도전 필름 또는 이방성 도전 페이스트일 수 있다.
도 38 및 도 39와 같이, 제1 표시 장치(11)는 기판(SUB)의 하부에 배치된 연성 필름(FPCB)의 소스 구동 회로(SIC)는 연결 배선(CCL), 측면 배선(SSL), 및 패드(PAD)를 통해 데이터 배선(DL)에 연결될 수 있다. 즉, 소스 구동 회로(SIC)가 기판(SUB)에 배치됨으로써, 비표시 영역(NDA)을 없앨 수 있으므로, 화소(PX)들을 기판(SUB)의 가장자리에도 형성할 수 있다.
도 40은 일 실시예에 따른 타일형 표시 장치를 보여주는 블록도이다.
도 40에서는 설명의 편의를 위해 제1 표시 장치(11)와 호스트 시스템(HOST)을 도시하였다.
도 40을 참조하면, 일 실시예에 따른 타일형 표시 장치(TD)는 호스트 시스템(HOST), 방송튜닝부(210), 신호처리부(220), 디스플레이부(230), 스피커(240), 사용자입력부(250), HDD(260), 네트워크 통신부(270), UI생성부(280) 및 제어부(290)를 포함할 수 있다.
호스트 시스템(HOST)은 텔레비젼 시스템, 홈 시어터 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 휴대전화 시스템(mobile phone system), 태블릿 중 어느 하나로 구현될 수 있다.
호스트 시스템(HOST)에 사용자의 명령이 다양한 형식으로 입력될 수 있다. 예를 들어, 호스트 시스템(HOST)은 사용자의 터치 입력에 의한 명령이 입력될 수 있다. 또는, 호스트 시스템(HOST)에는 키보드 입력 또는 리모트 콘트롤러의 버튼 입력에 의한 사용자의 명령이 입력될 수 있다.
호스트 시스템(HOST)은 외부로부터 원본 영상에 해당하는 원본 비디오 데이터(ODATA)를 입력 받을 수 있다. 호스트 시스템(HOST)은 원본 비디오 데이터(ODATA)를 표시 장치들의 개수만큼 분할할 수 있다. 예를 들어, 호스트 시스템(HOST)은 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)에 대응하여, 원본 비디오 데이터(ODATA)를 제1 영상에 대응되는 제1 비디오 데이터(DATA1), 제2 영상에 대응되는 제2 비디오 데이터(DATA2), 제3 영상에 대응되는 제3 비디오 데이터(DATA3), 및 제4 영상에 대응되는 제4 비디오 데이터(DATA4)로 분할할 수 있다. 호스트 시스템(HOST)은 제1 비디오 데이터(DATA1)를 제1 표시 장치(11)에 전송하고, 제2 비디오 데이터(DATA2)를 제2 표시 장치(12)에 전송하고, 제3 비디오 데이터(DATA3)를 제3 표시 장치(13)에 전송하고, 제4 비디오 데이터(DATA4)를 제4 표시 장치(14)에 전송할 수 있다.
제1 표시 장치(11)는 제1 비디오 데이터(DATA1)에 따라 제1 영상을 표시하고, 제2 표시 장치(12)는 제2 비디오 데이터(DATA2)에 따라 제2 영상을 표시하며, 제3 표시 장치(13)는 제3 비디오 데이터(DATA3)에 따라 제3 영상을 표시하고, 제4 표시 장치(14)는 제4 비디오 데이터(DATA4)에 따라 제4 영상을 표시할 수 있다. 이에 따라, 사용자는 제1 내지 제4 표시 장치들(11, 12, 13, 14)에 표시되는 제1 내지 제4 영상들이 조합된 원본 영상을 시청할 수 있다.
제1 표시 장치(11)는 방송 튜닝부(210), 신호처리부(220), 디스플레이부(230), 스피커(240), 사용자 입력부(250), HDD(260), 네트워크 통신부(270), UI 생성부(280) 및 제어부(290)를 포함할 수 있다.
방송 튜닝부(210)는 제어부(290)의 제어에 따라 소정 채널 주파수를 튜닝하여 해당 채널의 방송신호를 안테나로 수신할 수 있다. 방송 튜닝부(210)는 채널 디텍션 모듈 및 RF 디모듈레이션 모듈을 포함할 수 있다.
방송 튜닝부(210)에 의해 복조된 방송 신호는 신호 처리부(220)에 의해 처리되어 디스플레이부(230) 및 스피커(240)로 출력된다. 여기서, 신호처리부(220)는 디멀티플렉서(221), 비디오 디코더(222), 비디오 처리부(223), 오디오 디코더(224) 및 부가 데이터 처리부(225)를 포함할 수 있다.
디멀티플렉서(221)는 복조된 방송신호를 비디오 신호, 오디오 신호, 부가 데이터로 분리한다. 분리된 비디오 신호, 오디오 신호, 부가 데이터는 각각 비디오 디코더(222), 오디오 디코더(224), 부가 데이터 처리부(225)에 의해 복원된다. 이때, 비디오 디코더(222), 오디오 디코더(224), 부가 데이터 처리부(225)는 방송신호 전송시의 인코딩 포맷에 대응하는 디코딩 포맷으로 복원한다.
한편, 디코딩된 비디오 신호는 비디오 처리부(223)에 의해 디스플레이부(230)의 출력규격에 맞는 수직주파수, 해상도, 화면비율 등에 맞도록 변환되고, 디코딩된 오디오 신호는 스피커(240)로 출력된다.
디스플레이부(230)는 영상이 표시되는 표시 패널(100)과 표시 패널(100)의 구동을 제어하는 패널 구동부를 포함한다. 표시 패널(100)과 패널 구동부에 대한 자세한 블록도는 도 4를 결부하여 이미 앞에서 상세히 설명하였다.
사용자 입력부(250)는 호스트 시스템(HOST)이 전송하는 신호를 수신할 수 있다. 사용자 입력부(250)는 호스트 시스템(HOST)이 전송하는 채널의 선국, UI(User Interface)메뉴의 선택 및 조작에 관한 데이터뿐만 아니라, 타 표시 장치(DV2~DV4)와의 통신에 관한 명령을 사용자가 선택, 입력에 대한 데이터가 입력될 수 있도록 마련될 수 있다.
저장부(260)는 OS 프로그램을 비롯한 다양한 소프트웨어 프로그램, 녹화된 방송 프로그램, 동영상, 사진, 기타 데이터를 저장하는 것으로, 하드 디스크 또는 비휘발성 메모리 등 저장 매체로 이루어질 수 있다.
네트워크 통신부(270)는 호스트 시스템(HOST) 및 타 표시장치(DV2~DV4)와의 근거리 통신을 위한 것으로, 이동 통신, 데이터 통신, 블루투스, RF, 이더넷 등을 구현할 수 있는 안테나 패턴을 포함한 통신 모듈로 구현 가능하다.
네트워크 통신부(270)는 후술되는 안테나 패턴을 통해 이동 통신을 위한 기술표준들 또는 통신방식(예를 들어, GSM(Global System for Mobile communication), CDMA(Code Division Multi Access), CDMA2000(Code Division Multi Access 2000), EV-DO(Enhanced Voice-Data Optimized or Enhanced Voice-Data Only), WCDMA(Wideband CDMA), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced), 5G 등)에 따라 구축된 이동 통신망 상에서 기지국, 외부의 단말, 서버 중 적어도 하나와 무선 신호를 송수신할 수도 있다.
네트워크 통신부(270)는 후술되는 안테나 패턴을 통해 무선 인터넷 기술들에 따른 통신망에서 무선 신호를 송수신할 수도 있다. 무선 인터넷 기술로는, 예를 들어 WLAN(Wireless LAN), Wi-Fi(Wireless-Fidelity), Wi-Fi(Wireless Fidelity) Direct, DLNA(Digital Living Network Alliance), WiBro(Wireless Broadband), WiMAX(World Interoperability for Microwave Access), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced) 등이 있으며, 안테나 패턴은 상기에서 나열되지 않은 인터넷 기술까지 포함한 범위에서 적어도 하나의 무선 인터넷 기술에 따라 데이터를 송수신하게 된다.
UI 생성부(280)는 호스트 시스템(HOST) 및 타 표시장치(DV2~DV4)와의 통신을 위한 UI 메뉴를 생성하는 것으로, 알고리즘 코드 및 OSD IC에 의해 구현 가능하다. 호스트 시스템(HOST) 및 타 표시장치(DV2~DV4)와의 통신을 위한 UI 메뉴는 통신을 원하는 상대 디지털 TV의 지정 및 원하는 기능을 선택하기 위한 메뉴일 수 있다.
제어부(290)는 제1 표시 장치(11)의 전반적인 제어를 담당하고, 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치(12, 13, 14)의 통신 제어를 담당하는 것으로, 제어를 위한 해당 알고리즘 코드가 저장되고, 저장된 알고리즘 코드가 실행되는 MCU(Micro Controller Unit)에 의해 구현 가능하다.
제어부(290)는 사용자 입력부(250)의 입력 및 선택에 따라 해당 제어 명령 및 데이터를 네트워크 통신부(270)를 통해 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치(12, 13, 14)로 전송하도록 제어한다. 물론, 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치(12, 13, 14)로부터 소정의 제어 명령 및 데이터가 입력된 경우, 해당 제어 명령에 따라 동작을 수행하게 된다.
한편, 제2 표시 장치(12)의 블록도, 제3 표시 장치(13)의 블록도, 및 제4 표시 장치(14)의 블록도는 도 4를 결부하여 설명한 제1 표시 장치(11)의 블록도와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
110: 스캔 구동부 200: 소스 구동부
300: 타이밍 제어부 400: 전원 공급부

Claims (21)

  1. 서로 다른 광을 발광하는 제1 서브 화소와 제2 서브 화소를 포함하고,
    상기 제1 서브 화소는,
    평면 상에서 서로 떨어져 배치되는 제1 애노드 패드 전극과 제2 애노드 패드 전극;
    평면 상에서 상기 제1 애노드 패드 전극 및 상기 제2 애노드 패드 전극과 떨어져 배치되는 제1 캐소드 패드 전극; 및
    상기 제1 애노드 패드 전극과 상기 캐소드 패드 전극 상에 배치되는 제1 서브 발광 소자와 상기 제2 애노드 패드 전극과 상기 캐소드 패드 전극 상에 배치되는 제2 서브 발광 소자를 포함하는 제1 발광 소자를 구비하고,
    상기 제1 캐소드 패드 전극의 면적은 상기 제1 애노드 패드 전극의 면적 또는 상기 제2 애노드 패드 전극의 면적보다 크며,
    상기 제1 서브 발광 소자와 상기 제2 서브 발광 소자는 서로 다른 기간에 발광하고,
    상기 제1 서브 발광 소자와 상기 제2 서브 발광 소자는 동일한 광을 발광하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 캐소드 패드 전극의 일 방향의 길이는 상기 제1 애노드 패드 전극의 일 방향의 길이 또는 상기 제2 애노드 패드 전극의 일 방향의 길이보다 큰 표시 장치.
  3. 제1 항에 있어서,
    상기 제2 서브 화소는,
    제3 애노드 패드 전극;
    상기 제3 애노드 패드 전극과 떨어져 배치되는 제2 캐소드 패드 전극; 및
    상기 제3 애노드 패드 전극과 상기 제2 캐소드 패드 전극 상에 배치되는 제2 발광 소자를 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 캐소드 패드 전극의 면적은 상기 제2 캐소드 패드 전극의 면적보다 큰 표시 장치.
  5. 제3 항에 있어서,
    상기 제1 캐소드 패드 전극의 일 방향의 길이는 상기 제2 캐소드 패드 전극의 일 방향의 길이보다 큰 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 서브 화소 및 상기 제2 서브 화소와 서로 다른 광을 발광하는 제3 서브 화소를 포함하고,
    상기 제3 서브 화소는,
    제4 애노드 패드 전극;
    평면 상에서 상기 제3 애노드 패드 전극과 떨어져 배치되는 제3 캐소드 패드 전극; 및
    상기 제4 애노드 패드 전극과 상기 제3 캐소드 패드 전극 상에 배치되는 제3 발광 소자를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 캐소드 패드 전극의 면적은 상기 제3 캐소드 패드 전극의 면적보다 큰 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 캐소드 패드 전극의 일 방향의 길이는 상기 제3 캐소드 패드 전극의 일 방향의 길이보다 큰 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 서브 발광 소자와 상기 제2 서브 발광 소자는 제1 광을 발광하고, 상기 제2 발광 소자는 제2 광을 발광하며, 상기 제3 발광 소자는 제3 광을 발광하는 표시 장치.
  10. 제6 항에 있어서,
    상기 제1 광은 적색 광이고, 상기 제2 광은 녹색 광이며, 상기 제3 광은 청색 광인 표시 장치.
  11. 제1 데이터 전압이 인가되는 제1 데이터 배선;
    제2 데이터 전압이 인가되는 제2 데이터 배선;
    제1 발광 제어 신호가 인가되는 제1 발광 제어 배선;
    제2 발광 제어 신호가 인가되는 제2 발광 제어 배선; 및
    상기 제1 데이터 배선, 상기 제2 데이터 배선, 상기 제1 발광 제어 배선, 및 상기 제2 발광 제어 배선에 연결되는 제1 서브 화소를 구비하고,
    상기 제1 서브 화소는,
    제1 광을 발광하는 제1 서브 발광 소자와 제2 서브 발광 소자를 포함하는 제1 발광 소자;
    상기 제1 데이터 배선의 상기 제1 데이터 전압에 따라 제어 전류를 생성하는 제1 화소 구동부;
    상기 제2 데이터 배선의 상기 제2 데이터 전압에 따라 상기 제1 서브 발광 소자 또는 상기 제2 서브 발광 소자에 인가되는 제1 구동 전류를 생성하는 제2 화소 구동부; 및
    상기 제1 화소 구동부의 제어 전류에 따라 상기 제1 구동 전류를 상기 제1 서브 발광 소자 또는 상기 제2 서브 발광 소자에 인가하는 기간을 제어하는 제3 화소 구동부를 포함하며,
    상기 제3 화소 구동부는,
    상기 제1 발광 제어 신호에 따라 상기 제1 구동 전류를 상기 제1 발광 소자에 공급하는 제1 트랜지스터; 및
    상기 제2 발광 제어 신호에 따라 상기 제1 구동 전류를 상기 제2 발광 소자에 공급하는 제2 트랜지스터를 포함하고,
    상기 제1 발광 제어 신호는 제N 프레임 기간 동안 게이트 온 전압을 가지며, 제N+1 프레임 기간 동안 게이트 오프 전압을 가지고,
    상기 제2 발광 제어 신호는 제N 프레임 기간 동안 상기 게이트 오프 전압을 가지며, 상기 제N+1 프레임 기간 동안 상기 게이트 온 전압을 갖는 표시 장치.
  12. 제11 항에 있어서,
    제1 초기화 신호가 인가되는 제1 초기화 신호 배선; 및
    초기화 전압이 인가되는 초기화 전압 배선을 더 구비하고,
    상기 제1 서브 화소는,
    상기 제1 초기화 신호에 따라 상기 초기화 전압을 상기 제1 서브 발광 소자의 제1 전극에 공급하는 제3 트랜지스터; 및
    상기 제1 초기화 신호에 따라 상기 초기화 전압을 상기 제2 발광 소자의 제1 전극에 공급하는 제4 트랜지스터를 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    발광 신호가 인가되는 발광 신호 배선; 및
    상기 발광 신호 배선과 상기 제1 초기화 신호 배선에 연결되는 제2 서브 화소를 더 구비하고,
    상기 제2 서브 화소는,
    제2 광을 발광하는 제2 발광 소자;
    상기 제1 발광 신호에 따라 제2 구동 전류를 상기 제2 발광 소자에 공급하는 제5 트랜지스터; 및
    상기 제1 초기화 신호에 따라 상기 초기화 전압을 상기 제2 발광 소자의 제1 전극에 공급하는 제6 트랜지스터를 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 광은 적색 광이고, 상기 제2 광은 녹색 광 또는 청색 광인 표시 장치.
  15. 제1 데이터 전압이 인가되는 제1 데이터 배선;
    제2 데이터 전압이 인가되는 제2 데이터 배선;
    제1 발광 신호가 인가되는 제1 발광 신호 배선;
    제2 발광 신호가 인가되는 제2 발광 신호 배선; 및
    상기 제1 데이터 배선, 상기 제2 데이터 배선, 상기 제1 발광 신호 배선, 및 상기 제2 발광 신호 배선에 연결되는 제1 서브 화소를 구비하고,
    상기 제1 서브 화소는,
    제1 광을 발광하는 제1 서브 발광 소자와 제2 서브 발광 소자를 포함하는 제1 발광 소자;
    상기 제1 데이터 배선의 상기 제1 데이터 전압에 따라 제어 전류를 생성하는 제1 화소 구동부;
    상기 제2 데이터 배선의 상기 제2 데이터 전압에 따라 상기 제1 서브 발광 소자 또는 상기 제2 서브 발광 소자에 인가되는 구동 전류를 생성하는 제2 화소 구동부; 및
    상기 제1 화소 구동부의 제어 전류에 따라 상기 제1 구동 전류를 상기 제1 서브 발광 소자 또는 상기 제2 서브 발광 소자에 인가하는 기간을 제어하는 제3 화소 구동부를 포함하며,
    상기 제3 화소 구동부는,
    상기 제1 발광 신호에 따라 제1 구동 전류를 상기 제1 서브 발광 소자에 공급하는 제1 트랜지스터; 및
    상기 제2 발광 신호에 따라 상기 제1 구동 전류를 상기 제2 발광 소자에 공급하는 제2 트랜지스터를 포함하며,
    1 프레임 기간은 복수의 발광 기간들을 포함하고,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 복수의 발광 기간들 중에서 서로 다른 발광 기간에 턴-온되는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 트랜지스터는 상기 복수의 발광 기간들 중에서 기수 발광 기간들에 턴-온되고,
    상기 제2 트랜지스터는 상기 복수의 발광 기간들 중에서 우수 발광 기간들에 턴-온되는 표시 장치.
  17. 제15 항에 있어서,
    상기 복수의 발광 기간들 중에서 기수 발광 기간들 동안 상기 제1 발광 신호는 게이트 온 전압을 가지며, 상기 제2 발광 신호는 게이트 오프 전압을 가지고,
    상기 복수의 발광 기간들 중에서 우수 발광 기간들 동안 상기 제2 발광 신호는 상기 게이트 온 전압을 가지며, 상기 제1 발광 신호는 상기 게이트 오프 전압을 갖는 표시 장치.
  18. 제15 항에 있어서,
    제1 초기화 신호가 인가되는 제1 초기화 신호 배선; 및
    초기화 전압이 인가되는 초기화 전압 배선을 더 구비하고,
    상기 제1 서브 화소는,
    상기 제1 초기화 신호에 따라 상기 초기화 전압을 상기 제1 서브 발광 소자의 제1 전극에 공급하는 제3 트랜지스터; 및
    상기 제1 초기화 신호에 따라 상기 초기화 전압을 상기 제2 발광 소자의 제1 전극에 공급하는 제4 트랜지스터를 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 발광 신호 배선과 상기 제2 발광 신호 배선에 연결되는 제2 서브 화소를 더 구비하고,
    상기 제2 서브 화소는,
    제2 광을 발광하는 제2 발광 소자;
    상기 제1 발광 신호에 따라 제2 구동 전류를 상기 제2 발광 소자에 공급하는 제5 트랜지스터; 및
    상기 제2 발광 신호에 따라 상기 제2 구동 전류를 상기 제2 발광 소자에 공급하는 제6 트랜지스터를 포함하는 표시 장치.
  20. 제19 항에 있어서,
    제1 초기화 신호가 인가되는 제1 초기화 신호 배선; 및
    초기화 전압이 인가되는 초기화 전압 배선을 더 구비하고,
    상기 제2 서브 화소는,
    상기 제1 초기화 신호에 따라 상기 초기화 전압을 상기 제2 발광 소자의 제1 전극에 공급하는 제7 트랜지스터를 더 포함하는 표시 장치.
  21. 제19 항에 있어서,
    상기 제1 광은 적색 광이고, 상기 제2 광은 녹색 광 또는 청색 광인 표시 장치.
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