CN219842798U - 显示装置和拼接显示装置 - Google Patents

Abstract

本实用新型提供了显示装置和拼接显示装置。该显示装置包括：扫描写入线，被配置为接收扫描写入信号；扫描初始化线，被配置为接收扫描初始化信号；扫频信号线，被配置为接收扫频信号；第一数据线，被配置为接收第一数据电压；第二数据线，被配置为接收第二数据电压；以及子像素，连接到扫描写入线、扫描初始化线、扫频信号线、第一数据线和第二数据线。子像素包括：发光元件；第一像素驱动器，包括被配置为根据第一数据线的第一数据电压生成控制电流的第一晶体管；以及第二像素驱动器，包括被配置为根据第二数据电压生成被施加到发光元件的驱动电流的第八晶体管。

Description

显示装置和拼接显示装置

技术领域

本公开涉及显示装置。

背景技术

随着面向信息的社会的进步，对用于显示图像的显示装置的各种要求正在增加。显示装置可以是诸如液晶显示装置、场发射显示装置或发光显示装置的平板显示装置。发光显示装置可以包括包含用作发光元件的有机发光二极管(OLED)的OLED显示装置或者包含用作发光元件的无机发光二极管(LED)的LED显示装置。

实用新型内容

本公开的实施例的方面和特征提供了其中在子像素中的每一个子像素中驱动电流流过的线路的电阻减小的显示装置。

然而，本公开的实施例不限于在本文中阐述的那些实施例。通过参考下面给出的本公开的详细描述，本公开的上述和其它实施例对于本公开所属领域的普通技术人员将变得更加显而易见。

根据本公开的一个或多个实施例，提供了显示装置，该显示装置包括：扫描写入线，被配置为接收扫描写入信号；扫描初始化线，被配置为接收扫描初始化信号；扫频信号线，被配置为接收扫频信号；第一数据线，被配置为接收第一数据电压；第二数据线，被配置为接收第二数据电压；以及子像素，连接到扫描写入线、扫描初始化线、扫频信号线、第一数据线和第二数据线。子像素包括：发光元件；第一像素驱动器，包括被配置为根据第一数据线的第一数据电压生成控制电流的第一晶体管；第二像素驱动器，包括被配置为根据第二数据线的第二数据电压生成被施加到发光元件的驱动电流的第八晶体管；以及第三像素驱动器，被配置为根据第一像素驱动器的控制电流控制其中驱动电流被施加到发光元件的时段，第三像素驱动器包括电连接到第八晶体管的一个电极的第十五晶体管，并且显示装置进一步包括将彼此间隔开的第八晶体管的一个电极和第十五晶体管的一个电极连接的桥电极。

显示装置可以进一步包括：扫描控制线，被配置为接收扫描控制信号；以及栅截止电压线，被配置为接收栅截止电压。扫描控制线、扫频信号线和栅截止电压线可以位于第八晶体管的一个电极与第十五晶体管的一个电极之间。

第一像素驱动器可以进一步包括被配置为根据扫描控制信号将扫频信号线连接到栅截止电压线的第七晶体管。桥电极可以与扫频信号线、栅截止电压线和扫描控制线重叠。

扫描写入线和扫描初始化线可以在第一方向上延伸，第一数据线和第二数据线可以在与第一方向相交的第二方向上延伸，并且桥电极可以在第二方向上延伸。

第八晶体管的一个电极可以通过第一桥连接电极连接到桥电极，并且第十五晶体管的一个电极可以通过第四桥连接电极连接到桥电极。

第一桥连接电极可以位于扫频信号线与扫描写入线之间。

显示装置可以进一步包括：第二发射线，被配置为接收第二发射信号；以及扫描控制线，被配置为接收扫描控制信号。第三像素驱动器可以进一步包括：第十七晶体管，包括连接到第二发射线的栅电极；以及第十八晶体管，被配置为根据扫描控制信号将发光元件的第一电极连接到初始化电压线。第十七晶体管的一个电极可以与第十八晶体管的一个电极间隔开。

显示装置可以进一步包括：第七连接电极，将第十七晶体管的一个电极和第十八晶体管的一个电极电连接。

第七连接电极可以电连接到发光元件的第一电极。

显示装置可以进一步包括：第八连接电极，将第十五晶体管的另一电极和第十七晶体管的另一电极连接。

显示装置可以进一步包括：第一发射线，被配置为接收第一发射信号；第二电源线，被配置为接收第二电源电压；第五连接电极，连接到第二电源线以接收第二电源电压；以及第十二晶体管，被配置为根据第一发射信号将第二电源线连接到第八晶体管。第十二晶体管的一个电极可以通过多个接触孔连接到第五连接电极。

第一发射线可以在第一方向上延伸。第十二晶体管的另一电极可以在与第一方向相交的第二方向上延伸以与第一发射线重叠。

发光元件可以是倒装芯片型微型发光二极管元件。

根据本公开的一个或多个实施例，提供了显示装置，该显示装置包括：基板；第一有源图案，包括在基板上的第八沟道、第八源电极和第八漏电极；第二有源图案，包括第十五沟道、第十五源电极和第十五漏电极；第一绝缘膜，在第一有源图案和第二有源图案上；第八栅电极和第三电容器电极，在第一绝缘膜上并且与第八沟道重叠；第二绝缘膜，在第八栅电极上；桥电极，在第二绝缘膜上；第四电容器电极，与第三电容器电极重叠；第三绝缘膜，在桥电极和第四电容电极上；第一桥连接电极，将第八漏电极和桥电极；以及第四桥连接电极，将第十五源电极和桥电极连接，其中，第一桥连接电极和第四桥连接电极在第三绝缘膜上。

第一桥连接电极可以通过穿过第三绝缘膜的第一桥接触孔连接到桥电极，并且可以通过穿过第三绝缘膜、第二绝缘膜和第一绝缘膜的第二桥接触孔连接到第一有源图案。第四桥连接电极可以通过穿过第三绝缘膜的第三桥接触孔连接到桥电极，并且可以通过穿过第三绝缘膜、第二绝缘膜和第一绝缘膜的第四桥接触孔连接到第二有源图案。

显示装置可以进一步包括：第一发射线，被配置为接收第一发射信号；扫频信号线，被配置为接收扫频信号；以及第二发射线，被配置为接收第二发射信号，第一发射线、扫频信号线和第二发射线设置在第三绝缘膜上。桥电极可以与第一发射线、扫频信号线和第二发射线交叉。

第一有源图案可以进一步包括第十二沟道、第十二源电极以及连接到第八源电极的第十二漏电极。显示装置可以进一步包括：第五连接电极，在第三绝缘膜上并且通过接触孔连接到第十二源电极。第五连接电极的接触孔的数量可以大于第一桥连接电极的第一桥接触孔的数量。

第二有源图案可以进一步包括第十七沟道、第十七漏电极以及连接到第十五漏电极的第十七源电极。

第一有源图案可以进一步包括第十八沟道、第十八源电极和第十八漏电极。显示装置可以进一步包括：第七连接电极，在第三绝缘膜上并且将第十八漏电极和第十七漏电极连接。

第七连接电极和第十七漏电极的重叠面积可以大于第七连接电极和第十八漏电极的重叠面积。

显示装置可以进一步包括：第八连接电极，在第三绝缘膜上并且具有用于将第十五漏电极和第十七源电极连接的接触孔。

发光元件可以是倒装芯片型微型发光二极管元件。

基板包括玻璃。显示装置可以进一步包括：焊盘，在基板的第一表面上；以及侧线，在基板的第一表面、与第一表面相反的第二表面以及第一表面与第二表面之间的一个侧表面上，并且连接到焊盘。

根据本公开的一个或多个实施例，提供了拼接显示装置，该拼接显示装置包括：多个显示装置；以及连接构件，在多个显示装置之间。多个显示装置中的第一显示装置包括：基板；扫描写入线，被配置为接收扫描写入信号；扫描初始化线，被配置为接收扫描初始化信号；扫频信号线，被配置为接收扫频信号；第一数据线，被配置为接收第一数据电压；第二数据线，被配置为接收第二数据电压；以及子像素，连接到扫描写入线、扫描初始化线、扫频信号线、第一数据线和第二数据线，其中，扫描写入线、扫描初始化线、扫频信号线、第一数据线和第二数据线在基板的第一表面上。子像素包括：发光元件；第一像素驱动器，包括被配置为根据第一数据线的第一数据电压生成控制电流的第一晶体管；第二像素驱动器，包括被配置为根据第二数据线的第二数据电压生成被施加到发光元件的驱动电流的第八晶体管；以及第三像素驱动器，被配置为根据第一像素驱动器的控制电流控制其中驱动电流被施加到发光元件的时段，其中，第三像素驱动器包括电连接到第八晶体管的一个电极的第十五晶体管。第一显示装置进一步包括将彼此间隔开的第八晶体管的一个电极和第十五晶体管的一个电极连接的桥电极。

发光元件中的每一个可以是倒装芯片型微型发光二极管元件。

基板包括玻璃。

第一显示装置可以进一步包括：焊盘，在基板的第一表面上；以及侧线，在基板的第一表面、与第一表面相反的第二表面以及第一表面与第二表面之间的一个侧表面上，并且连接到焊盘。

第一显示装置可以进一步包括：连接线，在基板的第二表面上；以及柔性膜，通过导电粘合构件连接到连接线。侧线可以连接到连接线。

多个显示装置可以以矩阵形式布置在M行和N列中，其中，M是正整数并且N是正整数。

根据本公开的上述和其它实施例，有源层通过具有比有源层的薄层电阻低的薄层电阻的金属电极连接，从而最小化驱动电流流过的线路的电阻。

附图说明

通过参考附图描述本公开的实施例，本公开的上述和其它实施例及特征将变得更加显而易见，在附图中：

图1是示出根据一个或多个实施例的显示装置的平面图；

图2是示出图1的像素的示例的视图；

图3是示出图1的像素的另一示例的视图；

图4是示出根据一个或多个实施例的显示装置的框图；

图5是示出根据一个或多个实施例的第一子像素的电路图；

图6是示出根据一个或多个实施例的第一子像素的有源层、第一栅金属层、第二栅金属层、第一源金属层和第二源金属层的布局；

图7是示出图6的有源层的布局；

图8是示出图6的第一栅金属层和第二栅金属层的布局；

图9是示出图6的第一源金属层和第二源金属层的布局；

图10是详细地示出图6的区域A的放大布局；

图11是详细地示出图6的区域B的放大布局；

图12是详细地示出图6的区域C的放大布局；

图13是沿着图6和图10的线I-I'截取的截面图；

图14是沿着图6和图11的线II-II'截取的截面图；

图15示出了沿着图6和图11的线III-III'和线IV-IV'截取的截面图；

图16是沿着图6和图12的线V-V'截取的截面图；

图17是示出根据一个或多个实施例的包括多个显示装置的拼接显示装置的平面图；

图18是详细地示出图17的区域E的放大布局；

图19是示出拼接显示装置的示例的沿着图18的线X1-X1'截取的截面图；

图20是详细地示出图17的区域F的放大布局；

图21是示出拼接显示装置的示例的沿着图20的线X5-X5'截取的截面图；以及

图22是示出根据一个或多个实施例的拼接显示装置的框图。

具体实施方式

通过参考实施例的详细描述和附图，可以更容易地理解本公开的实施例的方面和特征以及实现这些方面和特征的方法。在下文中，将参考附图更详细地描述实施例。然而，所描述的实施例可以以各种不同的形式来体现，并且不应被解释为仅限于在本文中示出的实施例。相反，这些实施例被提供为示例使得本公开将是透彻的和完整的，并且将向本领域技术人员充分传达本公开的方面和特征。相应地，对于本领域普通技术人员来说对于完全理解本公开的方面和特征而言不是必需的工艺、元件和技术可以不被描述。

除非另外说明，否则相同的附图标记、字符或者它们的组合在整个附图和书面描述中表示相同的元件，并且因此，它们的描述将不被重复。进一步，与一个或多个实施例的描述无关的部分可以不被描述以使描述清楚。

在附图中，为了清楚，元件、层和区的相对尺寸可以被夸大。此外，附图中交叉影线和/或阴影的使用通常被提供以阐明相邻元件之间的边界。因此，除非另外指明，否则无论是存在还是不存在交叉影线或阴影都不传达或指示对特定材料、材料性质、大小、比例、所示出的元件之间的共性和/或元件的任何其它特性、属性、性质等的任何偏好或要求。

在本文中参考是实施例和/或中间结构的示意性图示的截面图示来描述各种实施例。因此，由于例如制造技术和/或公差导致的图示形状的变化是可以预期的。进一步，在本文中公开的具体结构或功能描述仅出于描述根据本公开的构思的实施例的目的而进行说明。因此，在本文中公开的实施例不应被解释为限于图示的区的特定形状，而应包括例如由制造导致的形状的偏差。

例如，示出为矩形的注入区通常将具有倒圆或弧形特征和/或在其边缘处具有注入浓度的梯度而不是从注入区至非注入区的二元改变。同样，通过注入形成的掩埋区可能导致在掩埋区与通过其发生注入的表面之间的区中进行一些注入。因此，附图中所示的区本质上是示意性的，并且它们的形状不旨在示出装置的区的实际形状并且不旨在进行限制。此外，如本领域技术人员将意识到的，可以以各种不同的方式修改所描述的实施例，所有这些均不脱离本公开的范围。

在详细描述中，出于解释的目的，阐述了许多具体细节以提供对各种实施例的透彻理解。然而，显而易见的是，可以在没有这些具体细节的情况下或者利用一个或多个等同布置来实践各种实施例。在其它实例中，公知的结构和装置以框图形式被示出以避免不必要地模糊各种实施例。

诸如“下面”、“下方”、“下”、“之下”、“上方”和“上”等的空间上相对的术语在本文中可以为了便于解释而使用以描述如附图中所示的一个元件或特征与另一(些)元件或特征的关系。将理解，除附图中描绘的定向之外，空间上相对的术语旨在包含装置在使用中或操作中的不同定向。例如，如果附图中的装置被翻转，那么被描述为在其它元件或特征“下方”或“下面”或“之下”的元件将随之被定向为在其它元件或特征“上方”。因此，示例术语“下方”和“之下”可以包含上方和下方两种定向。装置可以以其它方式定向(例如，旋转90度或以其它定向)，并且在本文中使用的空间上相对的描述语应被相应地解释。类似地，当第一部分被描述为布置“在”第二部分“上”时，这表示基于重力方向第一部分布置在第二部分的上侧或下侧，而不限于第二部分的上侧。

此外，在本说明书中，短语“在平面上”或“平面图”意味着从顶部观看目标部分，并且短语“在截面上”意味着从侧面观看通过垂直切割目标部分而形成的截面。

将理解，当元件、层、区或部件被称为“形成在”另一元件、层、区或部件“上”、“在”另一元件、层、区或部件“上”、“连接到”或“联接到”另一元件、层、区或部件时，该元件、层、区或部件可以直接形成在该另一元件、层、区或部件上、直接在该另一元件、层、区或部件上、直接连接到或联接到该另一元件、层、区或部件，或者可以间接形成在该另一元件、层、区或部件上、间接在该另一元件、层、区或部件上、间接连接到或联接到该另一元件、层、区或部件，使得可以存在一个或多个居间元件、层、区或部件。例如，当层、区或部件被称为“电连接”或“电联接”到另一层、区或部件时，该层、区或部件可以直接电连接或联接到该另一层、区或部件，或者可以存在居间层、区或部件。然而，“直接连接/直接联接”是指一个部件直接连接或联接另一部件而没有居间部件。可以类似地解释诸如“在……之间”、“紧接在……之间”或者“与……相邻”和“直接与……相邻”的描述部件之间的关系的其它表达。另外，还将理解，当元件或层被称为“在”两个元件或层“之间”时，该元件或层可以是该两个元件或层之间的唯一元件或层，或者也可以存在一个或多个居间元件或层。

为了本公开的目的，当位于元件列表之后时，诸如“中的至少一个”的表达修饰整个元件列表并且不修饰列表的单个元件。例如，“X、Y和Z中的至少一个”和“选自由X、Y和Z组成的组中的至少一个”可以被解释为仅X、仅Y、仅Z、X、Y和Z中的两个或更多个的任何组合(诸如例如，XYZ、XYY、YZ和ZZ)或者它们的任何变体。类似地，诸如“A和B中的至少一个”的表达可以包括A、B或者A和B。如在本文中使用的，术语“和/或”包括相关列出项中的一个或多个的任何和所有组合。例如，诸如“A和/或B”的表达可以包括A、B或者A和B。

将理解，尽管术语“第一”、“第二”、“第三”等在本文中可以用来描述各种元件、部件、区、层和/或部分，但是这些元件、部件、区、层和/或部分不应被这些术语限制。这些术语用于将一个元件、部件、区、层或部分与另一元件、部件、区、层或部分区分开。因此，下面描述的第一元件、部件、区、层或部分可以被称为第二元件、部件、区、层或部分，而不脱离本公开的范围。

在示例中，x轴、y轴和/或z轴不限于直角坐标系的三个轴，并且可以以更宽泛的意义解释。例如，x轴、y轴和z轴可以彼此垂直，或者可以表示彼此不垂直的不同方向。同样的说明适用于第一方向、第二方向和/或第三方向。

在本文中使用的术语仅用于描述具体实施例的目的并且不旨在限制本公开。如在本文中使用的，单数形式“一”旨在也包括复数形式，除非上下文另外明确指示。将进一步理解，当在本说明书中使用时，术语“包括”、“含有”、“具有”和“包含”指明所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们的组的存在或增加。

如在本文中使用的，术语“基本上”、“大约”、“近似”以及类似术语被用作近似术语并且不用作程度术语，并且旨在考虑本领域普通技术人员将认识到的测量值或计算值的固有偏差。考虑到所讨论的测量和与特定量的测量相关联的误差(即，测量系统的限制)，如在本文中使用的“大约”或“近似”包括所述值并且意味着在由本领域普通技术人员确定的该特定值的可接受的偏差范围内。例如，“大约”可以表示在所述值的一个或多个标准偏差之内，或者在所述值的±30％、±20％、±10％、±5％之内。进一步，“可以”在描述本公开的实施例时的使用是指“本公开的一个或多个实施例”。

当一个或多个实施例可以不同地实现时，特定的工艺顺序可以与所描述的顺序不同地被执行。例如，两个连续描述的工艺可以基本上同时被执行或者以与所描述的顺序相反的顺序被执行。

此外，在本文中公开和/或记载的任何数值范围旨在包括包含在所记载的范围内的相同数值精度的所有子范围。例如，“1.0至10.0”的范围旨在包括所记载的最小值1.0与所记载的最大值10.0之间(并且包括所记载的最小值1.0和所记载的最大值10.0)的所有子范围，即，具有等于或大于1.0的最小值以及等于或小于10.0的最大值的所有子范围，诸如例如2.4至7.6。在本文中记载的任何最大数值限制旨在包括其中包含的所有较低数值限制，并且在本说明书中记载的任何最小数值限制旨在包括其中包含的所有较高数值限制。相应地，申请人保留修改本申请文件(包括权利要求)以明确记载包含于在本文中明确记载的范围内的任何子范围的权利。所有这样的范围旨在在本说明书中进行固有描述，使得用于明确记载任何这样的子范围的修改将符合中国专利法第26条第3款和中国专利法第33条的要求。

根据在本文中描述的本公开的实施例的电子或电气装置和/或任何其它相关装置或部件可以利用任何合适的硬件、固件(例如，专用集成电路)、软件或者软件、固件和硬件的组合来实现。例如，这些装置的各种部件可以形成在一个集成电路(IC)芯片上或者分离的IC芯片上。进一步，这些装置的各种部件可以在柔性印刷电路膜、带载封装(TCP)或印刷电路板(PCB)上实现，或者形成在一个基板上。

进一步，这些装置的各种部件可以是在一个或多个计算装置中的一个或多个处理器上运行、执行计算机程序指令并与其它系统部件交互以执行在本文中描述的各种功能的进程或线程。计算机程序指令被存储在可以在计算装置中使用标准存储器装置(诸如，例如随机存取存储器(RAM))实现的存储器中。计算机程序指令也可以被存储在其它非暂时性计算机可读介质(诸如，例如CD-ROM或闪存驱动器等)中。此外，本领域技术人员应认识到，各种计算装置的功能可以被组合或集成到单个计算装置中，或者特定计算装置的功能可以被分布在一个或多个其它计算装置上，而不脱离本公开的实施例的范围。

除非另外限定，否则在本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。将进一步理解，诸如在常用词典中限定的那些术语的术语应当被解释为具有与其在相关领域和/或本说明书的背景中的含义一致的含义，并且除非在本文中明确地如此限定，否则这些术语不应以理想化或过于正式的意义进行解释。

图1是示出根据一个或多个实施例的显示装置的平面图。图2是示出图1的像素的示例的视图。图3是示出图1的像素的另一示例的视图。

参考图1至图3，显示装置10是显示视频或静止图像的装置。显示装置10可以在诸如移动电话、智能电话、平板个人计算机(PC)、智能手表、手表电话、移动通信终端、电子笔记本、电子书阅读器、便携式多媒体播放器(PMP)、导航装置和超移动PC(UMPC)的便携式电子装置中使用，并且也可以被用作诸如电视(TV)、膝上型计算机、监视器、广告牌和用于物联网(IoT)的装置的各种产品的显示屏。

显示面板100可以被形成为具有第一方向DR1上的长边和与第一方向DR1相交的第二方向DR2上的短边的矩形平面形状。第一方向DR1上的长边与第二方向DR2上的短边相交处的拐角可以被倒圆以具有一定的曲率，或者可以被形成为具有直角。显示面板100的平面形状不限于四边形形状，并且显示面板100可以被形成为其它多边形、圆形或椭圆形形状。显示面板100可以被形成为是平坦的，但是本公开不限于此。例如，显示面板100可以包括被形成在左右端部并且具有恒定曲率或可变曲率的弯曲部分。另外，显示面板100可以被柔性地形成为可弯折、可折叠和/或可卷曲。

显示面板100可以进一步包括用于显示图像的像素PX、在第一方向DR1上延伸的扫描线(未示出)和在第二方向DR2上延伸的数据线(未示出)。像素PX可以在第一方向DR1和第二方向DR2上以矩阵形式布置。例如，像素PX可以沿着矩阵的行和列布置。

如图2和图3中所示，像素PX中的每一个可以包括多个子像素RP、GP和BP。在图2和图3中，像素PX中的每一个被图示为包括三个子像素RP、GP和BP，即，第一子像素RP、第二子像素GP和第三子像素BP，但是本说明书的实施例不限于此。

第一子像素RP、第二子像素GP和第三子像素BP可以连接到数据线中的任何一条数据线和扫描线中的至少一条扫描线。

第一子像素RP、第二子像素GP和第三子像素BP中的每一个可以具有矩形、正方形或菱形平面形状。例如，如图2中所示，第一子像素RP、第二子像素GP和第三子像素BP中的每一个可以具有包括第一方向DR1上的短边和第二方向DR2上的长边的矩形平面形状。可替代地，如图3中所示，第一子像素RP、第二子像素GP和第三子像素BP中的每一个可以具有包含在第一方向DR1和第二方向DR2上具有相同长度的边的正方形平面形状。可替代地，第一子像素RP、第二子像素GP和第三子像素BP中的每一个可以具有包含在第一方向DR1和第二方向DR2上具有相同长度的边的菱形平面形状。

如图2中所示，第一子像素RP、第二子像素GP和第三子像素BP可以沿着第一方向DR1布置。可替代地，第一子像素RP以及第二子像素GP和第三子像素BP中的任何一个可以沿着第一方向DR1布置，并且第二子像素GP和第三子像素BP中的另一个以及第一子像素RP可以沿着第二方向DR2布置。例如，如图3中所示，第一子像素RP和第二子像素GP可以沿着第一方向DR1布置，并且第一子像素RP和第三子像素BP可以沿着第二方向DR2布置。

可替代地，第二子像素GP以及第一子像素RP和第三子像素BP中的任何一个可以沿着第一方向DR1布置，并且第一子像素RP和第三子像素BP中的另一个以及第二子像素GP可以沿着第二方向DR2布置。可替代地，第三子像素BP以及第一子像素RP和第二子像素GP中的任何一个可以沿着第一方向DR1布置，并且第一子像素RP和第二子像素GP中的另一个以及第三子像素BP可以沿着第二方向DR2布置。

第一子像素RP可以包括发射第一光的第一发光元件，第二子像素GP可以包括发射第二光的第二发光元件，并且第三子像素BP可以包括发射第三光的第三发光元件。这里，第一光可以是红色波段的光，第二光可以是绿色波段的光，并且第三光可以是蓝色波段的光。红色波段可以是大约600nm至750nm的波段，绿色波段可以是大约480nm至560nm的波段，并且蓝色波段可以是大约370nm至460nm的波段，但是本说明书的实施例不限于此。

第一子像素RP、第二子像素GP和第三子像素BP中的每一个可以包括作为发光的发光元件的包含无机半导体的无机发光元件。例如，无机发光元件可以是倒装芯片型微型发光二极管(LED)元件，但是本说明书的实施例不限于此。

如图2和图3中所示，第一子像素RP的面积、第二子像素GP的面积和第三子像素BP的面积可以基本上相同，但是本说明书的实施例不限于此。第一子像素RP的面积、第二子像素GP的面积和第三子像素BP的面积中的至少一个可以不同于第一子像素RP的面积、第二子像素GP的面积和第三子像素BP的面积中的另一个。可替代地，第一子像素RP的面积、第二子像素GP的面积和第三子像素BP的面积中的任何两个可以基本上相同，并且第一子像素RP的面积、第二子像素GP的面积和第三子像素BP的面积中的另一个可以不同于这两个。可替代地，第一子像素RP的面积、第二子像素GP的面积和第三子像素BP的面积可以不同。

图4是示出根据一个或多个实施例的显示装置的框图。

参考图4，显示装置10包括显示面板100、扫描驱动器110、源驱动器200、时序控制器300和电源单元400。

显示面板100的显示区域DA可以包括用于显示图像的子像素RP、GP和BP以及连接到子像素RP、GP和BP的扫描写入线GWL、扫描初始化线GIL、扫描控制线GCL、扫频信号线SWPL、脉冲宽度调制(PWM)发射线PWEL、脉冲幅度调制(PAM)发射线PAEL、PWM数据线DL、第一PAM数据线RDL、第二PAM数据线GDL和第三PAM数据线BDL。

扫描写入线GWL、扫描初始化线GIL、扫描控制线GCL、扫频信号线SWPL、PWM发射线PWEL和PAM发射线PAEL可以在第一方向DR1上延伸并且可以沿着与第一方向DR1相交的第二方向DR2设置。PWM数据线DL、第一PAM数据线RDL、第二PAM数据线GDL和第三PAM数据线BDL可以在第二方向DR2上延伸并且可以沿着第一方向DR1设置。第一PAM数据线RDL可以彼此电连接，第二PAM数据线GDL可以彼此电连接，并且第三PAM数据线BDL可以彼此电连接。

子像素RP、GP和BP中的每一个可以连接到扫描写入线GWL中的任何一条、扫描初始化线GIL中的任何一条、扫描控制线GCL中的任何一条、扫频信号线SWPL中的任何一条、PWM发射线PWEL中的任何一条和PAM发射线PAEL中的任何一条。另外，第一子像素RP中的每一个可以连接到PWM数据线DL中的任何一条和第一PAM数据线RDL中的任何一条。此外，第二子像素GP中的每一个可以连接到PWM数据线DL中的任何一条和第二PAM数据线GDL中的任何一条。另外，第三子像素BP中的每一个可以连接到PWM数据线DL中的任何一条和第三PAM数据线BDL中的任何一条。

扫描驱动器110可以设置在显示面板100的非显示区域NDA中以将信号施加到扫描写入线GWL、扫描初始化线GIL、扫描控制线GCL、扫频信号线SWPL、PWM发射线PWEL和PAM发射线PAEL。在图4中，扫描驱动器110被图示为设置在显示面板100的一个侧边缘处，但是本公开不限于此。扫描驱动器110可以设置在显示面板100的每一个侧边缘处。

扫描驱动器110可以包括第一扫描信号驱动器111、第二扫描信号驱动器112、扫频信号驱动器113和发射信号驱动器114。

第一扫描信号驱动器111可以从时序控制器300接收第一扫描驱动控制信号。第一扫描信号驱动器111可以根据第一扫描驱动控制信号将扫描初始化信号输出到扫描初始化线GIL并且将扫描写入信号输出到扫描写入线GWL。即，第一扫描信号驱动器111可以一起输出两种类型的扫描信号，即扫描初始化信号和扫描写入信号。

第二扫描信号驱动器112可以从时序控制器300接收第二扫描驱动控制信号。第二扫描信号驱动器112可以根据第二扫描驱动控制信号将扫描控制信号输出到扫描控制线GCL。

扫频信号驱动器113可以从时序控制器300接收第一发射控制信号和扫频控制信号。扫频信号驱动器113可以根据第一发射控制信号和扫频控制信号将PWM发射信号输出到PWM发射线PWEL并且将扫频信号输出到扫频信号线SWPL。即，扫频信号驱动器113可以一起输出PWM发射信号和扫频信号。

发射信号驱动器114可以从时序控制器300接收第二发射控制信号。发射信号驱动器114可以根据第二发射控制信号将PAM发射信号输出到PAM发射线PAEL。

时序控制器300接收数字视频数据DATA和时序信号TS。时序控制器300可以根据时序信号TS来生成用于控制扫描驱动器110的操作时序的扫描时序控制信号。扫描时序控制信号可以包括第一扫描驱动控制信号、第二扫描驱动控制信号、第一发射控制信号、第二发射控制信号和扫频控制信号。另外，时序控制器300可以生成用于控制源驱动器200的操作时序的源控制信号。

时序控制器300将第一扫描驱动控制信号、第二扫描驱动控制信号、第一发射控制信号、第二发射控制信号和扫频控制信号输出到扫描驱动器110。时序控制器300将数字视频数据DATA和PWM控制信号DCS输出到源驱动器200。

源驱动器200将数字视频数据DATA转换成模拟PWM数据电压，以将模拟PWM数据电压输出到PWM数据线DL。相应地，子像素RP、GP和BP可以通过扫描驱动器110的扫描写入信号被选择，并且模拟PWM数据电压可以被供应到所选择的子像素RP、GP和BP。

电源单元400可以将第一PAM数据电压公共地输出到第一PAM数据线RDL，可以将第二PAM数据电压公共地输出到第二PAM数据线GDL，并且可以将第三PAM数据电压公共地输出到第三PAM数据线BDL。另外，电源单元400可以生成多个电源电压，以将多个电源电压输出到显示面板100。

电源单元400可以将第一电源电压VDD1、第二电源电压VDD2、第三电源电压VSS、初始化电压VINT、栅导通电压VGL和栅截止电压VGH输出到显示面板100。第一电源电压VDD1和第二电源电压VDD2可以是用于驱动子像素RP、GP和BP中的每一个的发光元件的高电位驱动电压。第三电源电压VSS可以是用于驱动子像素RP、GP和BP中的每一个的发光元件的低电位驱动电压。初始化电压VINT和栅截止电压VGH可以被施加到子像素RP、GP和BP中的每一个，并且栅导通电压VGL和栅截止电压VGH可以被施加到扫描驱动器110。

源驱动器200、时序控制器300和电源单元400中的每一个可以被形成为集成电路。另外，源驱动器200可以被形成为多个集成电路。

图5是示出根据一个或多个实施例的第一子像素的电路图。

参考图5，根据一个或多个实施例的第一子像素RP可以连接到第k扫描写入线GWLk、第k扫描初始化线GILk、第k扫描控制线GCLk、第k扫频信号线SWPLk、第k PWM发射线PWELk和第k PAM发射线PAELk(这里，k是正整数)。另外，第一子像素RP可以连接到第j PWM数据线DLj和第一PAM数据线RDL。此外，第一子像素RP可以连接到施加有第一电源电压VDD1的第一电源线VDL1、施加有第二电源电压VDD2的第二电源线VDL2、施加有第三电源电压VSS的第三电源线VSL、施加有初始化电压VINT的初始化电压线VIL和施加有栅截止电压VGH的栅截止电压线VGHL。为了便于描述，第j PWM数据线DLj可以被称为第一数据线，并且第一PAM数据线RDL可以被称为第二数据线。

第一子像素RP可以包括发光元件EL、第一像素驱动器PDU1、第二像素驱动器PDU2和第三像素驱动器PDU3。

发光元件EL根据由第二像素驱动器PDU2生成的驱动电流Ids而发光。发光元件EL可以设置在第十七晶体管T17与第三电源线VSL之间。发光元件EL的第一电极可以连接到第十七晶体管T17的第二电极，并且发光元件EL的第二电极可以连接到第三电源线VSL。发光元件EL的第一电极可以是阳极，并且发光元件EL的第二电极可以是阴极。发光元件EL可以是包括第一电极、第二电极以及设置在第一电极与第二电极之间的无机半导体的无机发光元件。例如，发光元件EL可以是由无机半导体制成的微型LED，但不限于此。

第一像素驱动器PDU1根据第j PWM数据线DLj的第j PWM数据电压来生成控制电流Ic，以控制第三像素驱动器PDU3的第三节点N3的电压。在发光元件EL中流动的驱动电流Ids的脉冲宽度可以通过第一像素驱动器PDU1的控制电流Ic被调整，并且因此，第一像素驱动器PDU1可以是对在发光元件EL中流动的驱动电流Ids执行脉冲宽度调制的脉冲宽度调制器(或PWM单元)。

第一像素驱动器PDU1可以包括第一至第七晶体管T1至T7以及第一电容器C1。

第一晶体管T1根据被施加到其栅电极的第j PWM数据电压来控制在其第一电极与第二电极之间流动的控制电流Ic。

第二晶体管T2通过第k扫描写入线GWLk的第k扫描写入信号被导通，以将第jPWM数据线DLj的第j PWM数据电压施加到第一晶体管T1的第一电极。第二晶体管T2的栅电极可以连接到第k扫描写入线GWLk，第二晶体管T2的第一电极可以连接到第j PWM数据线DLj，并且第二晶体管T2的第二电极可以连接到第一晶体管T1的第一电极。

第三晶体管T3通过第k扫描初始化线GILk的第k扫描初始化信号被导通，以将初始化电压线VIL连接到第一晶体管T1的栅电极。相应地，在其中第三晶体管T3被导通的时段期间，第一晶体管T1的栅电极可以通过初始化电压线VIL的初始化电压VINT被放电。在这种情况下，第k扫描初始化信号的栅导通电压VGL可以不同于初始化电压线VIL的初始化电压VINT。特别地，因为栅导通电压VGL与初始化电压VINT之间的电压差大于第三晶体管T3的阈值电压，所以即使在初始化电压VINT被施加到第一晶体管T1的栅电极之后，第三晶体管T3也可以被稳定地导通。相应地，当第三晶体管T3被导通时，初始化电压VINT可以被稳定地施加到第一晶体管T1的栅电极，而与第三晶体管T3的阈值电压无关。

第三晶体管T3可以包括串联连接的多个晶体管。例如，第三晶体管T3可以包括第一子晶体管T31和第二子晶体管T32。相应地，可以防止第一晶体管T1的栅电极的电压通过第三晶体管T3泄漏。第一子晶体管T31的栅电极可以连接到第k扫描初始化线GILk，第一子晶体管T31的第一电极可以连接到第一晶体管T1的栅电极，并且第一子晶体管T31的第二电极可以连接到第二子晶体管T32的第一电极。第二子晶体管T32的栅电极可以连接到第k扫描初始化线GILk，第二子晶体管T32的第一电极可以连接到第一子晶体管T31的第二电极，并且第二子晶体管T32的第二电极可以连接到初始化电压线VIL。

第四晶体管T4通过第k扫描写入线GWLk的第k扫描写入信号被导通，以将第一晶体管T1的栅电极和第二电极连接。相应地，在其中第四晶体管T4被导通的时段期间，第一晶体管T1可以作为二极管操作(例如，第一晶体管T1可以被二极管连接)。

第四晶体管T4可以包括串联连接的多个晶体管。例如，第四晶体管T4可以包括第三子晶体管T41和第四子晶体管T42。相应地，可以防止第一晶体管T1的栅电极的电压通过第四晶体管T4泄漏。第三子晶体管T41的栅电极可以连接到第k扫描写入线GWLk，第三子晶体管T41的第一电极可以连接到第一晶体管T1的第二电极，并且第三子晶体管T41的第二电极可以连接到第四子晶体管T42的第一电极。第四子晶体管T42的栅电极可以连接到第k扫描写入线GWLk，第四子晶体管T42的第一电极可以连接到第三子晶体管T41的第二电极，并且第四子晶体管T42的第二电极可以连接到第一晶体管T1的栅电极。

第五晶体管T5通过第k PWM发射线PWELk的第k PWM发射信号被导通，以将第一晶体管T1的第一电极连接到第一电源线VDL1。第五晶体管T5的栅电极可以连接到第k PWM发射线PWELk，第五晶体管T5的第一电极可以连接到第一电源线VDL1，并且第五晶体管T5的第二电极可以连接到第一晶体管T1的第一电极。

第六晶体管T6通过第k PWM发射线PWELk的第k PWM发射信号被导通，以将第一晶体管T1的第二电极连接到第三像素驱动器PDU3的第三节点N3。第六晶体管T6的栅电极可以连接到第k PWM发射线PWELk，第六晶体管T6的第一电极可以连接到第一晶体管T1的第二电极，并且第六晶体管T6的第二电极可以连接到第三像素驱动器PDU3的第三节点N3。

第七晶体管T7通过第k扫描控制线GCLk的第k扫描控制信号被导通，以将栅截止电压线VGHL的栅截止电压VGH供应到连接至第k扫频信号线SWPLk的第一节点N1。因此，在其中初始化电压VINT被施加到第一晶体管T1的栅电极的时段期间以及在其中第j PWM数据线DLj的第j PWM数据电压和第一晶体管T1的阈值电压被编程的时段期间，可以通过第一电容器C1防止第一晶体管T1的栅电极的电压变化被反映在第k扫频信号线SWPLk的第k扫频信号中。第七晶体管T7的栅电极可以连接到第k扫描控制线GCLk，第七晶体管T7的第一电极可以连接到栅截止电压线VGHL，并且第七晶体管T7的第二电极可以连接到第一节点N1。

第一电容器C1可以设置在第一晶体管T1的栅电极与第一节点N1之间。第一电容器C1的一个电极可以连接到第一晶体管T1的栅电极，并且第一电容器C1的另一电极可以连接到第一节点N1。

第一节点N1可以是第k扫频信号线SWPLk、第七晶体管T7的第二电极和第一电容器C1的另一电极之间的接触点。

第二像素驱动器PDU2根据第一PAM数据线RDL的第一PAM数据电压来生成被施加到发光元件EL的驱动电流Ids。第二像素驱动器PDU2可以是执行脉冲幅度调制的脉冲幅度调制器(或PAM单元)。第二像素驱动器PDU2可以是根据第一PAM数据电压来生成恒定驱动电流Ids的恒定电流发生器。

另外，每一个第一子像素RP的第二像素驱动器PDU2可以接收相同的第一PAM数据电压以生成相同的驱动电流Ids，而与第一子像素RP的亮度无关。类似地，每一个第二子像素GP的第二像素驱动器PDU2可以接收相同的第二PAM数据电压以生成相同的驱动电流Ids，而与第二子像素GP的亮度无关。每一个第三子像素BP的第二像素驱动器PDU2可以接收相同的第三PAM数据电压以生成相同的驱动电流Ids，而与第三子像素BP的亮度无关。

第二像素驱动器PDU2可以包括第八至第十四晶体管T8至T14以及第二电容器C2。

第八晶体管T8根据被施加到其栅电极的电压来控制在发光元件EL中流动的驱动电流Ids。

第九晶体管T9通过第k扫描写入线GWLk的第k扫描写入信号被导通，以将第一PAM数据线RDL的第一PAM数据电压供应到第八晶体管T8的第一电极。第九晶体管T9的栅电极可以连接到第k扫描写入线GWLk，第九晶体管T9的第一电极可以连接到第一PAM数据线RDL，并且第九晶体管T9的第二电极可以连接到第八晶体管T8的第一电极。

第十晶体管T10通过第k扫描初始化线GILk的第k扫描初始化信号被导通，以将初始化电压线VIL连接到第八晶体管T8的栅电极。相应地，在其中第十晶体管T10被导通的时段期间，第八晶体管T8的栅电极可以通过初始化电压线VIL的初始化电压VINT被放电。在这种情况下，第k扫描初始化信号的栅导通电压VGL可以不同于初始化电压线VIL的初始化电压VINT。特别地，因为栅导通电压VGL与初始化电压VINT之间的电压差大于第十晶体管T10的阈值电压，所以即使在初始化电压VINT被施加到第八晶体管T8的栅电极之后，第十晶体管T10也可以被稳定地导通。相应地，当第十晶体管T10被导通时，初始化电压VINT可以被稳定地施加到第八晶体管T8的栅电极，而与第十晶体管T10的阈值电压无关。

第十晶体管T10可以包括串联连接的多个晶体管。例如，第十晶体管T10可以包括第五子晶体管T101和第六子晶体管T102。相应地，可以防止第八晶体管T8的栅电极的电压通过第十晶体管T10泄漏。第五子晶体管T101的栅电极可以连接到第k扫描初始化线GILk，第五子晶体管T101的第一电极可以连接到第八晶体管T8的栅电极，并且第五子晶体管T101的第二电极可以连接到第六子晶体管T102的第一电极。第六子晶体管T102的栅电极可以连接到第k扫描初始化线GILk，第六子晶体管T102的第一电极可以连接到第五子晶体管T101的第二电极，并且第六子晶体管T102的第二电极可以连接到初始化电压线VIL。

第十一晶体管T11通过第k扫描写入线GWLk的第k扫描写入信号被导通，以将第八晶体管T8的栅电极和第二电极连接。相应地，在其中第十一晶体管T11被导通的时段期间，第八晶体管T8可以作为二极管操作。

第十一晶体管T11可以包括串联连接的多个晶体管。例如，第十一晶体管T11可以包括第七子晶体管T111和第八子晶体管T112。相应地，可以防止第八晶体管T8的栅电极的电压通过第十一晶体管T11泄漏。第七子晶体管T111的栅电极可以连接到第k扫描写入线GWLk，第七子晶体管T111的第一电极可以连接到第八晶体管T8的第二电极，并且第七子晶体管T111的第二电极可以连接到第八子晶体管T112的第一电极。第八子晶体管T112的栅电极可以连接到第k扫描写入线GWLk，第八子晶体管T112的第一电极可以连接到第七子晶体管T111的第二电极，并且第八子晶体管T112的第二电极可以连接到第八晶体管T8的栅电极。

第十二晶体管T12通过第k PWM发射线PWELk的第k PWM发射信号被导通，以将第八晶体管T8的第一电极连接到第二电源线VDL2。第十二晶体管T12的栅电极可以连接到第kPWM发射线PWELk，第十二晶体管T12的第一电极可以连接到第二电源线VDL2，并且第十二晶体管T12的第二电极可以连接到第八晶体管T8的第一电极。

第十三晶体管T13通过第k扫描控制线GCLk的第k扫描控制信号被导通，以将第一电源线VDL1连接到第二节点N2。第十三晶体管T13的栅电极可以连接到第k扫描控制线GCLk，第十三晶体管T13的第一电极可以连接到第一电源线VDL1，并且第十三晶体管T13的第二电极可以连接到第二节点N2。

第十四晶体管T14通过第k PWM发射线PWELk的第k PWM发射信号被导通，以将第二电源线VDL2连接到第二节点N2。相应地，当第十四晶体管T14被导通时，第二电源线VDL2的第二电源电压VDD2可以被供应到第二节点N2。第十四晶体管T14的栅电极可以连接到第kPWM发射线PWELk，第十四晶体管T14的第一电极可以连接到第二电源线VDL2，并且第十四晶体管T14的第二电极可以连接到第二节点N2。

第二电容器C2可以设置在第八晶体管T8的栅电极与第二节点N2之间。第二电容器C2的一个电极可以连接到第八晶体管T8的栅电极，并且第二电容器C2的另一电极可以连接到第二节点N2。

第二节点N2可以是第十三晶体管T13的第二电极、第十四晶体管T14的第二电极和第二电容器C2的另一电极之间的接触点。

第三像素驱动器PDU3根据第三节点N3的电压来调整其中驱动电流Ids被施加到发光元件EL的时段。

第三像素驱动器PDU3可以包括第十五至第十九晶体管T15至T19以及第三电容器C3。

第十五晶体管T15根据第三节点N3的电压被导通或截止。当第十五晶体管T15被导通时，第八晶体管T8的驱动电流Ids可以被供应到发光元件EL，并且当第十五晶体管T15被截止时，第八晶体管T8的驱动电流Ids可以不被供应到发光元件EL。因此，第十五晶体管T15的导通时段可以与发光元件EL的发射时段基本上相同。第十五晶体管T15的栅电极可以连接到第三节点N3，第十五晶体管T15的第一电极可以连接到第八晶体管T8的第二电极，并且第十五晶体管T15的第二电极可以连接到第十七晶体管T17的第一电极。

第十六晶体管T16通过第k扫描控制线GCLk的第k扫描控制信号被导通，以将初始化电压线VIL连接到第三节点N3。相应地，在其中第十六晶体管T16被导通的时段期间，第三节点N3可以通过初始化电压线VIL的初始化电压被放电。

第十六晶体管T16可以包括串联连接的多个晶体管。例如，第十六晶体管T16可以包括第九子晶体管T161和第十子晶体管T162。相应地，可以防止第三节点N3的电压通过第十六晶体管T16泄漏。第九子晶体管T161的栅电极可以连接到第k扫描控制线GCLk，第九子晶体管T161的第一电极可以连接到第三节点N3，并且第九子晶体管T161的第二电极可以连接到第十子晶体管T162的第一电极。第十子晶体管T162的栅电极可以连接到第k扫描控制线GCLk，第十子晶体管T162的第一电极可以连接到第九子晶体管T161的第二电极，并且第十子晶体管T162的第二电极可以连接到初始化电压线VIL。

第十七晶体管T17通过第k PAM发射线PAELk的第k PAM发射信号被导通，以将第十五晶体管T15的第二电极连接到发光元件EL的第一电极。第十七晶体管T17的栅电极可以连接到第k PAM发射线PAELk，第十七晶体管T17的第一电极可以连接到第十五晶体管T15的第二电极，并且第十七晶体管T17的第二电极可以连接到发光元件EL的第一电极。

第十八晶体管T18通过第k扫描控制线GCLk的第k扫描控制信号被导通，以将初始化电压线VIL连接到发光元件EL的第一电极。相应地，在其中第十八晶体管T18被导通的时段期间，发光元件EL的第一电极可以通过初始化电压线VIL的初始化电压被放电。第十八晶体管T18的栅电极可以连接到第k扫描控制线GCLk，第十八晶体管T18的第二电极可以连接到发光元件EL的第一电极，并且第十八晶体管T18的第一电极可以连接到初始化电压线VIL。

第十九晶体管T19通过测试信号线TSTL的测试信号被导通，以将发光元件EL的第一电极连接到第三电源线VSL。第十九晶体管T19的栅电极可以连接到测试信号线TSTL，第十九晶体管T19的第一电极可以连接到发光元件EL的第一电极，并且第十九晶体管T19的第二电极可以连接到第三电源线VSL。

第三电容器C3可以设置在第三节点N3与初始化电压线VIL之间。第三电容器C3的一个电极可以连接到第三节点N3，并且第三电容器C3的另一电极可以连接到初始化电压线VIL。

第三节点N3可以是第六晶体管T6的第二电极、第十五晶体管T15的栅电极、第九子晶体管T161的第一电极和第三电容器C3的一个电极之间的接触点。

在一个或多个实施例中，第一子像素RP的驱动电流Ids可以从第二电源线VDL2通过第十二晶体管T12、第八晶体管T8、第十五晶体管T15和第十七晶体管T17流到发光元件EL的第一电极。在这种情况下，随着第十二晶体管T12的第二电极(例如，漏电极)与第八晶体管T8的第一电极(例如，源电极)之间的第一电阻R1的值、第八晶体管T8的第二电极(例如，漏电极)与第十五晶体管T15的第一电极(例如，源电极)之间的第二电阻R2的值以及第十五晶体管T15的第二电极(例如，漏电极)与第十七晶体管T17的第一电极(例如，源电极)之间的第三电阻R3的值减小，可以减小或最小化驱动电流Ids的电压降。

第一至第十九晶体管T1至T19中的每一个的第一电极和第二电极中的任何一个可以是源电极，并且第一电极和第二电极中的另一个可以是漏电极。第一至第十九晶体管T1至T19中的每一个的有源层可以由选自多晶硅、非晶硅和氧化物半导体当中的任何一种制成。当第一至第十九晶体管T1至T19中的每一个的有源层由多晶硅制成时，有源层可以通过低温多晶硅(LTPS)工艺形成。

另外，在图5中，第一至第十九晶体管T1至T19中的每一个已经被主要地描述为被形成为P型金属氧化物半导体场效应晶体管(MOSFET)，但是本说明书的实施例不限于此。例如，第一至第十九晶体管T1至T19中的每一个可以被形成为N型MOSFET。

可替代地，为了通过阻断泄漏电流来提高发光元件EL的黑色表现能力，在第一子像素RP中，第三晶体管T3的第一子晶体管T31和第二子晶体管T32、第四晶体管T4的第三子晶体管T41和第四子晶体管T42、第十晶体管T10的第五子晶体管T101和第六子晶体管T102以及第十一晶体管T11的第七子晶体管T111和第八子晶体管T112可以被形成为N型MOSFET。在这种情况下，第k扫描写入信号可以被施加到第四晶体管T4的第三子晶体管T41和第四子晶体管T42的栅电极以及第十一晶体管T11的第七子晶体管T111和第八子晶体管T112的栅电极。第k扫描初始化线GILk的第k扫描初始化信号可以被施加到第三晶体管T3的第一子晶体管T31和第二子晶体管T32的栅电极以及第十晶体管T10的第五子晶体管T101和第六子晶体管T102的栅电极。第k扫描写入信号和第k扫描初始化线GILk的第k扫描初始化信号可以具有被生成为栅截止电压VGH的脉冲。另外，第三晶体管T3的第一子晶体管T31和第二子晶体管T32、第四晶体管T4的第三子晶体管T41和第四子晶体管T42、第十晶体管T10的第五子晶体管T101和第六子晶体管T102以及第十一晶体管T11的第七子晶体管T111和第八子晶体管T112的有源层可以由氧化物半导体制成，并且剩余的晶体管的有源层可以由多晶硅制成。

可替代地，第三晶体管T3的第一子晶体管T31和第二子晶体管T32中的任何一个可以被形成为N型MOSFET，并且第一子晶体管T31和第二子晶体管T32中的另一个可以被形成为P型MOSFET。在这种情况下，在第三晶体管T3的第一子晶体管T31和第二子晶体管T32当中，被形成为N型MOSFET的晶体管的有源层可以由氧化物半导体制成，并且被形成为P型MOSFET的晶体管的有源层可以由多晶硅制成。

可替代地，第四晶体管T4的第三子晶体管T41和第四子晶体管T42中的任何一个可以被形成为N型MOSFET，并且第三子晶体管T41和第四子晶体管T42中的另一个可以被形成为P型MOSFET。在这种情况下，在第四晶体管T4的第三子晶体管T41和第四子晶体管T42当中，被形成为N型MOSFET的晶体管的有源层可以由氧化物半导体制成，并且被形成为P型MOSFET的晶体管的有源层可以由多晶硅制成。

可替代地，第十晶体管T10的第五子晶体管T101和第六子晶体管T102中的任何一个可以被形成为N型MOSFET，并且第五子晶体管T101和第六子晶体管T102中的另一个可以被形成为P型MOSFET。在这种情况下，在第十晶体管T10的第五子晶体管T101和第六子晶体管T102当中，被形成为N型MOSFET的晶体管的有源层可以由氧化物半导体制成，并且被形成为P型MOSFET的晶体管的有源层可以由多晶硅制成。

可替代地，第十一晶体管T11的第七子晶体管T111和第八子晶体管T112中的任何一个可以被形成为N型MOSFET，并且第七子晶体管T111和第八子晶体管T112中的另一个可以被形成为P型MOSFET。在这种情况下，在第十一晶体管T11的第七子晶体管T111和第八子晶体管T112当中，被形成为N型MOSFET的晶体管的有源层可以由氧化物半导体制成，并且被形成为P型MOSFET的晶体管的有源层可以由多晶硅制成。

在一个或多个实施例中，第二子像素GP和第三子像素BP可以与参考图5描述的第一子像素RP基本上相同。因此，根据一个或多个实施例的第二子像素GP和第三子像素BP的描述将被省略。

图6是示出根据一个或多个实施例的第一子像素的有源层、第一栅金属层、第二栅金属层、第一源金属层和第二源金属层的布局。图7是示出图6的有源层的布局。图8是示出图6的第一栅金属层和第二栅金属层的布局。图9是示出图6的第一源金属层和第二源金属层的布局。

参考图6至图9，第一子像素RP包括有源层ACT、第一栅金属层、第二栅金属层、第一源金属层和第二源金属层。

参考图6和图7，有源层ACT可以包括第一至第十九晶体管T1至T19的沟道CH1至CH19、源电极(省略附图标记)和漏电极(省略附图标记)。

有源层ACT可以在一个第一子像素RP中包括多个岛状图案，并且多个岛状图案可以彼此物理地分开设置。有源层ACT可以包括彼此分开设置的第一至第四有源图案AP1、AP2、AP3和AP4。第一至第四有源图案AP1、AP2、AP3和AP4中的每一个可以包括第一子像素RP中的晶体管的沟道、源电极和漏电极。

例如，第一有源图案AP1可以包括第一至第六晶体管T1、T2、T3、T4、T5和T6、第八至第十四晶体管T8、T9、T10、T11、T12、T13和T14、第十六晶体管T16和第十八晶体管T18的沟道CH1、CH2、CH3、CH4、CH5、CH6、CH8、CH9、CH10、CH11、CH12、CH13、CH14、CH16和CH18、源电极和漏电极。第二有源图案AP2可以包括第十五晶体管T15和第十七晶体管T17的沟道CH15和CH17、源电极和漏电极。第三有源图案AP3可以包括第七晶体管T7的沟道CH7、源电极和漏电极。第四有源图案AP4可以包括第十九晶体管T19的沟道CH19、源电极和漏电极。

第六电容器电极CE6以及在第一方向DR1上延伸的第k扫频信号线SWPLk、初始化电压线VIL、栅截止电压线VGHL和第k扫描控制线GCLk可以设置在第一有源图案AP1与第二有源图案AP2之间。

参考图6、图8以及图10至图12，第一栅金属层可以包括第一至第十九晶体管T1至T19的栅电极G1至G19、第一电容器电极CE1、第三电容器电极CE3、第五电容器电极CE5以及第一至第六栅连接电极GCE1至GCE6。第一晶体管T1的第一栅电极G1可以与第一电容器电极CE1一体地形成。第八晶体管T8的第八栅电极G8可以与第三电容器电极CE3一体地形成。第四栅连接电极GCE4可以与第五电容器电极CE5一体地形成。

第二栅金属层可以包括第二电容器电极CE2、第四电容器电极CE4、第六电容器电极CE6和桥电极BE。第二电容器电极CE2可以在第三方向DR3(例如，厚度方向)上与第一电容器电极CE1重叠以形成第一电容器C1，第四电容器电极CE4可以在第三方向DR3上与第三电容器电极CE3重叠以形成第二电容器C2，并且第六电容器电极CE6可以在第三方向DR3上与第五电容器电极CE5重叠以形成第三电容器C3。

在一个或多个实施例中，桥电极BE可以在第二方向DR2上延伸。如下面将参考图10至图12描述的，桥电极BE可以将彼此间隔开的第一有源图案AP1和第二有源图案AP2电连接。桥电极BE可以通过多个桥连接电极BCE1、BCE2、BCE3和BCE4连接到第一有源图案AP1和第二有源图案AP2。因为桥电极BE具有比第一有源图案AP1和第二有源图案AP2的薄层电阻低的薄层电阻，所以可以减小或最小化沿着第一有源图案AP1、桥电极BE和第二有源图案AP2流动的驱动电流Ids的电压降。即，第八晶体管T8的第八漏电极D8与第十五晶体管T15的第十五源电极S15之间的第二电阻R2(参见图5)可以减小。

参考图6和图9，第一源金属层可以包括在第一方向DR1上延伸的初始化电压线VIL、第k扫描初始化线GILk、第k扫描写入线GWLk、第k PWM发射线PWELk、第一水平电源线HVDL、栅截止电压线VGHL、第k扫频信号线SWPLk、第k扫描控制线GCLk、第k PAM发射线PAELk、测试信号线TSTL和第三电源线VSL。初始化电压线VIL、第k扫描初始化线GILk、第k扫描写入线GWLk、第k PWM发射线PWELk、第一水平电源线HVDL、栅截止电压线VGHL、第k扫频信号线SWPLk、第k扫描控制线GCLk、第k PAM发射线PAELk、测试信号线TSTL和第三电源线VSL可以沿着第二方向DR2彼此分开设置。另外，第一源金属层可以进一步包括第一数据连接电极DCE1、第二数据连接电极DCE2、第一至第八连接电极CCE1至CCE8以及第一至第四桥连接电极BCE1至BCE4。

第二源金属层可以包括在第二方向DR2上延伸的第j数据线DLj、第一垂直电源线VVDL和第一PAM数据线RDL。另外，在一个或多个实施例中，图4的第二PAM数据线GDL和第三PAM数据线BDL可以在第二方向DR2上延伸。第j数据线DLj、第一垂直电源线VVDL、第一PAM数据线RDL、第二PAM数据线GDL和第三PAM数据线BDL可以沿着第一方向DR1彼此分开设置。另外，第二源金属层可以进一步包括第一阳极连接电极ANDE1和第二电源连接电极VDCE。

在一个或多个实施例中，第一子像素RP的驱动电流Ids可以从施加有第二电源电压VDD2的第二电源连接电极VDCE和第五连接电极CCE5通过第十二晶体管T12、第八晶体管T8、第十五晶体管T15和第十七晶体管T17流到发光元件EL(参见图5)的第一电极。可以增大第十二晶体管T12的第十二漏电极D12和第八晶体管T8的第八源电极S8连接到的有源层的面积以减小第一电阻R1(参见图5)。可以包括将第十五晶体管T15的第十五漏电极D15和第十七晶体管T17的第十七源电极S17连接的第八连接电极CCE8以减小第三电阻R3(参见图5)。

图10是详细地示出图6的区域A的放大布局。图11是详细地示出图6的区域B的放大布局。图12是详细地示出图6的区域C的放大布局。

参考图10至图12，第一子像素RP包括第一至第十九晶体管T1至T19、第一至第六电容器电极CE1至CE6、桥电极BE、第一至第六栅连接电极GCE1至GCE6、第一数据连接电极DCE1、第二数据连接电极DCE2、第一至第八连接电极CCE1至CCE8、第一至第四桥连接电极BCE1至BCE4、第一阳极连接电极ANDE1以及发光元件EL(参见图5)。

第一晶体管T1包括第一沟道CH1、第一栅电极G1、第一源电极S1和第一漏电极D1。第一沟道CH1可以在第一方向DR1上延伸。第一沟道CH1可以在第三方向DR3上与第一栅电极G1重叠。第一栅电极G1可以通过第一接触孔CT1连接到第一连接电极CCE1。第一栅电极G1可以与第一电容器电极CE1一体地形成。第一栅电极G1可以在第三方向DR3上与第二电容器电极CE2重叠。第一源电极S1可以设置在第一沟道CH1的一侧，并且第一漏电极D1可以设置在第一沟道CH1的另一侧。第一源电极S1可以连接到第二漏电极D2和第五漏电极D5。第一漏电极D1可以连接到第三子源电极S41和第六源电极S6。第一源电极S1和第一漏电极D1可以不在第三方向DR3上与第一栅电极G1重叠。第一源电极S1和第一漏电极D1可以在第三方向DR3上与第二电容器电极CE2重叠。

第二晶体管T2包括第二沟道CH2、第二栅电极G2、第二源电极S2和第二漏电极D2。第二沟道CH2可以在第三方向DR3上与第二栅电极G2重叠。第二栅电极G2可以与第一栅连接电极GCE1一体地形成。第二源电极S2可以设置在第二沟道CH2的一侧，并且第二漏电极D2可以设置在第二沟道CH2的另一侧。第二源电极S2可以通过第一数据接触孔DCT1连接到第一数据连接电极DCE1。第二源电极S2和第二漏电极D2可以不在第三方向DR3上与第二栅电极G2重叠。第二漏电极D2可以在第二方向DR2上延伸。第二漏电极D2可以连接到第一源电极S1。

第三晶体管T3的第一子晶体管T31包括第一子沟道CH31、第一子栅电极G31、第一子源电极S31和第一子漏电极D31。第一子沟道CH31可以在第三方向DR3上与第一子栅电极G31重叠。第一子栅电极G31可以与第二栅连接电极GCE2一体地形成。第一子源电极S31可以设置在第一子沟道CH31的一侧，并且第一子漏电极D31可以设置在第一子沟道CH31的另一侧。第一子源电极S31可以连接到第四子漏电极D42，并且第一子漏电极D31可以连接到第二子源电极S32。第一子源电极S31和第一子漏电极D31可以不与第一子栅电极G31重叠。第一子源电极S31可以在第三方向DR3上与第k扫描写入线GWLk重叠。第一子漏电极D31可以在第三方向DR3上与初始化电压线VIL重叠。

第三晶体管T3的第二子晶体管T32包括第二子沟道CH32、第二子栅电极G32、第二子源电极S32和第二子漏电极D32。第二子沟道CH32可以在第三方向DR3上与第二子栅电极G32重叠。第二子栅电极G32可以与第二栅连接电极GCE2一体地形成。第二子源电极S32可以设置在第二子沟道CH32的一侧，并且第二子漏电极D32可以设置在第二子沟道CH32的另一侧。第二子源电极S32可以连接到第一子漏电极D31，并且第二子漏电极D32可以通过第一电源接触孔VCT1连接到初始化电压线VIL。第二子源电极S32和第二子漏电极D32可以不与第二子栅电极G32重叠。第二子源电极S32和第二子漏电极D32可以在第三方向DR3上与初始化电压线VIL重叠。

第四晶体管T4的第三子晶体管T41包括第三子沟道CH41、第三子栅电极G41、第三子源电极S41和第三子漏电极D41。第三子沟道CH41可以在第三方向DR3上与第三子栅电极G41重叠。第三子栅电极G41可以与第一栅连接电极GCE1一体地形成。第三子源电极S41可以设置在第三子沟道CH41的一侧，并且第三子漏电极D41可以设置在第三子沟道CH41的另一侧。第三子源电极S41可以连接到第一漏电极D1，并且第三子漏电极D41可以连接到第四子源电极S42。第三子源电极S41和第三子漏电极D41可以不与第三子栅电极G41重叠。

第四晶体管T4的第四子晶体管T42包括第四子沟道CH42、第四子栅电极G42、第四子源电极S42和第四子漏电极D42。第四子沟道CH42可以在第三方向DR3上与第四子栅电极G42重叠。第四子栅电极G42可以与第一栅连接电极GCE1一体地形成。第四子源电极S42可以设置在第四子沟道CH42的一侧，并且第四子漏电极D42可以设置在第四子沟道CH42的另一侧。第四子源电极S42可以连接到第三子漏电极D41，并且第四子漏电极D42可以连接到第一子源电极S31。第四子源电极S42和第四子漏电极D42可以不与第四子栅电极G42重叠。

第五晶体管T5包括第五沟道CH5、第五栅电极G5、第五源电极S5和第五漏电极D5。第五沟道CH5可以在第三方向DR3上与第五栅电极G5重叠。第五栅电极G5可以与第六栅连接电极GCE6一体地形成。第五源电极S5可以设置在第五沟道CH5的一侧，并且第五漏电极D5可以设置在第五沟道CH5的另一侧。第五源电极S5可以通过第二电源接触孔VCT2连接到第一水平电源线HVDL。第五漏电极D5可以连接到第一源电极S1。第五源电极S5和第五漏电极D5可以不在第三方向DR3上与第五栅电极G5重叠。第五漏电极D5可以在第三方向DR3上与第二电容器电极CE2的延伸部分重叠。

第六晶体管T6包括第六沟道CH6、第六栅电极G6、第六源电极S6和第六漏电极D6。第六沟道CH6可以在第三方向DR3上与第六栅电极G6重叠。第六栅电极G6可以与第六栅连接电极GCE6一体地形成。第六源电极S6可以设置在第六沟道CH6的一侧，并且第六漏电极D6可以设置在第六沟道CH6的另一侧。第六源电极S6可以连接到第一漏电极D1。第六漏电极D6可以通过第十接触孔CT10连接到第四连接电极CCE4。第六源电极S6和第六漏电极D6可以不在第三方向DR3上与第六栅电极G6重叠。第六漏电极D6可以在第三方向DR3上与第二连接电极CCE2和第一水平电源线HVDL重叠。

第七晶体管T7包括第七沟道CH7、第七栅电极G7、第七源电极S7和第七漏电极D7。第七沟道CH7可以在第三方向DR3上与第七栅电极G7重叠。第七栅电极G7可以与第三栅连接电极GCE3一体地形成。第七栅电极G7可以在第三方向DR3上与初始化电压线VIL重叠。第七源电极S7可以设置在第七沟道CH7的一侧，并且第七漏电极D7可以设置在第七沟道CH7的另一侧。第七源电极S7可以通过第七接触孔CT7连接到栅截止电压线VGHL。第七漏电极D7可以通过第六接触孔CT6连接到第k扫频信号线SWPLk。第七源电极S7和第七漏电极D7可以不在第三方向DR3上与第七栅电极G7重叠。

第八晶体管T8包括第八沟道CH8、第八栅电极G8、第八源电极S8和第八漏电极D8。第八沟道CH8可以在第三方向DR3上与第八栅电极G8重叠。第八栅电极G8可以在第二方向DR2上延伸。第八栅电极G8可以与第三电容器电极CE3一体地形成。第八源电极S8可以设置在第八沟道CH8的一侧，并且第八漏电极D8可以设置在第八沟道CH8的另一侧。第八源电极S8可以连接到第九漏电极D9和第十二漏电极D12。第八漏电极D8可以连接到第七子源电极S111。第八源电极S8和第八漏电极D8可以不在第三方向DR3上与第八栅电极G8重叠。

在一个或多个实施例中，第八漏电极D8可以与第十五晶体管T15的第十五源电极S15物理地间隔开。第八漏电极D8可以通过第一桥接触孔BCT1连接到第一桥连接电极BCE1，可以通过第三桥接触孔BCT3连接到第二桥连接电极BCE2，并且可以通过第五桥接触孔BCT5连接到第三桥连接电极BCE3。第八漏电极D8可以通过第一至第三桥连接电极BCE1、BCE2和BCE3连接到桥电极BE。

第九晶体管T9包括第九沟道CH9、第九栅电极G9、第九源电极S9和第九漏电极D9。第九沟道CH9可以在第三方向DR3上与第九栅电极G9重叠。第九栅电极G9可以在第二方向DR2上延伸。第九栅电极G9可以与第一栅连接电极GCE1一体地形成。第九源电极S9可以设置在第九沟道CH9的一侧，并且第九漏电极D9可以设置在第九沟道CH9的另一侧。第九源电极S9可以通过第四数据接触孔DCT4连接到第二数据连接电极DCE2。第九漏电极D9可以连接到第八源电极S8。第九源电极S9和第九漏电极D9可以不在第三方向DR3上与第九栅电极G9重叠。

第十晶体管T10的第五子晶体管T101包括第五子沟道CH101、第五子栅电极G101、第五子源电极S101和第五子漏电极D101。第五子沟道CH101可以在第三方向DR3上与第五子栅电极G101重叠。第五子栅电极G101可以与第二栅连接电极GCE2一体地形成。第五子源电极S101可以设置在第五子沟道CH101的一侧，并且第五子漏电极D101可以设置在第五子沟道CH101的另一侧。第五子源电极S101可以连接到第八子漏电极D112，并且第五子漏电极D101可以连接到第六子源电极S102。第五子源电极S101和第五子漏电极D101可以不与第五子栅电极G101重叠。第五子源电极S101可以在第三方向DR3上与第k扫描写入线GWLk重叠。第五子漏电极D101可以在第三方向DR3上与初始化电压线VIL重叠。

第十晶体管T10的第六子晶体管T102包括第六子沟道CH102、第六子栅电极G102、第六子源电极S102和第六子漏电极D102。第六子沟道CH102可以在第三方向DR3上与第六子栅电极G102重叠。第六子栅电极G102可以与第二栅连接电极GCE2一体地形成。第六子源电极S102可以设置在第六子沟道CH102的一侧，并且第六子漏电极D102可以设置在第六子沟道CH102的另一侧。第六子源电极S102可以连接到第五子漏电极D101，并且第六子漏电极D102可以通过第一电源接触孔VCT1连接到初始化电压线VIL。第六子源电极S102和第六子漏电极D102可以不与第六子栅电极G102重叠。第六子源电极S102和第六子漏电极D102可以在第三方向DR3上与初始化电压线VIL重叠。

第十一晶体管T11的第七子晶体管T111包括第七子沟道CH111、第七子栅电极G111、第七子源电极S111和第七子漏电极D111。第七子沟道CH111可以在第三方向DR3上与第七子栅电极G111重叠。第七子栅电极G111可以与第一栅连接电极GCE1一体地形成。第七子源电极S111可以设置在第七子沟道CH111的一侧，并且第七子漏电极D111可以设置在第七子沟道CH111的另一侧。第七子源电极S111可以连接到第八漏电极D8，并且第七子漏电极D111可以连接到第八子源电极S112。第七子源电极S111和第七子漏电极D111可以不与第七子栅电极G111重叠。

第十一晶体管T11的第八子晶体管T112包括第八子沟道CH112、第八子栅电极G112、第八子源电极S112和第八子漏电极D112。第八子沟道CH112可以在第三方向DR3上与第八子栅电极G112重叠。第八子栅电极G112可以与第一栅连接电极GCE1一体地形成。第八子源电极S112可以设置在第八子沟道CH112的一侧，并且第八子漏电极D112可以设置在第八子沟道CH112的另一侧。第八子源电极S112可以连接到第七子漏电极D111，并且第八子漏电极D112可以连接到第五子源电极S101。第八子源电极S112和第八子漏电极D112可以不与第八子栅电极G112重叠。

第十二晶体管T12包括第十二沟道CH12、第十二栅电极G12、第十二源电极S12和第十二漏电极D12。第十二沟道CH12可以在第三方向DR3上与第十二栅电极G12重叠。第十二栅电极G12可以与第六栅连接电极GCE6一体地形成。第十二源电极S12可以设置在第十二沟道CH12的一侧，并且第十二漏电极D12可以设置在第十二沟道CH12的另一侧。第十二源电极S12和第十二漏电极D12可以不在第三方向DR3上与第十二栅电极G12重叠。

在一个或多个实施例中，第十二源电极S12可以通过第十一接触孔CT11连接到第五连接电极CCE5。在图11中，第五连接电极CCE5被图示为具有五个第十一接触孔CT11，但是本公开不限于此。第五连接电极CCE5可以通过第十一接触孔CT11将第二电源连接电极VDCE的第二电源电压VDD2(参见图4)传送到第十二晶体管T12的第十二源电极S12。换句话说，随着第十一接触孔CT11的数量增加，第二电源电压VDD2可以被平稳地传送到第十二晶体管T12的第十二源电极S12。

在一个或多个实施例中，第十二晶体管T12的第十二漏电极D12可以连接到第八源电极S8和第九漏电极D9。第十二漏电极D12可以在第二方向DR2上延伸以在第三方向DR3上与第k PWM发射线PWELk、第二连接电极CCE2和第一水平电源线HVDL重叠。可以增大第十二漏电极D12的面积以减小第十二晶体管T12的第十二漏电极D12与第八晶体管T8的第八源电极S8之间的第一电阻R1(参见图5)。

第十三晶体管T13包括第十三沟道CH13、第十三栅电极G13、第十三源电极S13和第十三漏电极D13。第十三沟道CH13可以在第三方向DR3上与第十三栅电极G13重叠。第十三栅电极G13可以与第三栅连接电极GCE3一体地形成。第十三源电极S13可以设置在第十三沟道CH13的一侧，并且第十三漏电极D13可以设置在第十三沟道CH13的另一侧。第十三源电极S13可以通过第二电源接触孔VCT2连接到第一水平电源线HVDL。第十三漏电极D13可以通过第三接触孔CT3连接到第二连接电极CCE2。第十三源电极S13和第十三漏电极D13可以不在第三方向DR3上与第十三栅电极G13重叠。

第十四晶体管T14包括第十四沟道CH14、第十四栅电极G14、第十四源电极S14和第十四漏电极D14。第十四沟道CH14可以在第三方向DR3上与第十四栅电极G14重叠。第十四栅电极G14可以与第六栅连接电极GCE6一体地形成。第十四源电极S14可以设置在第十四沟道CH14的一侧，并且第十四漏电极D14可以设置在第十四沟道CH14的另一侧。第十四源电极S14可以通过第十一接触孔CT11连接到第五连接电极CCE5。第十四漏电极D14可以通过第四接触孔CT4连接到第二连接电极CCE2。第十四源电极S14和第十四漏电极D14可以不在第三方向DR3上与第十四栅电极G14重叠。

第十五晶体管T15包括第十五沟道CH15、第十五栅电极G15、第十五源电极S15和第十五漏电极D15。第十五沟道CH15可以在第三方向DR3上与第十五栅电极G15重叠。第十五栅电极G15可以与第五电容器电极CE5一体地形成。第十五源电极S15可以设置在第十五沟道CH15的一侧，并且第十五漏电极D15可以设置在第十五沟道CH15的另一侧。第十五源电极S15和第十五漏电极D15可以不在第三方向DR3上与第十五栅电极G15重叠。

在一个或多个实施例中，第十五源电极S15可以通过第七桥接触孔BCT7连接到第四桥连接电极BCE4。第十五源电极S15可以通过第四桥连接电极BCE4连接到桥电极BE。第十五源电极S15可以在第三方向DR3上与桥电极BE重叠，但是本公开不限于此。

在一个或多个实施例中，第十五漏电极D15可以物理地连接到第十七源电极S17。第十五漏电极D15和第十七源电极S17可以通过第二十五接触孔CT25连接到第八连接电极CCE8。即，第十五漏电极D15和第十七源电极S17可以彼此物理地连接，并且还可以通过第八连接电极CCE8彼此电连接。在图11中，第八连接电极CCE8被图示为具有七个第二十五接触孔CT25，但是本公开不限于此。即，随着第二十五接触孔CT25的数量增加，第十五漏电极D15与第十七源电极S17之间的第三电阻R3(参见图5)可以减小。

第十六晶体管T16的第九子晶体管T161包括第九子沟道CH161、第九子栅电极G161、第九子源电极S161和第九子漏电极D161。第九子沟道CH161可以在第三方向DR3上与第九子栅电极G161重叠。第九子栅电极G161可以与第三栅连接电极GCE3一体地形成。第九子源电极S161可以设置在第九子沟道CH161的一侧，并且第九子漏电极D161可以设置在第九子沟道CH161的另一侧。第九子源电极S161可以通过第十接触孔CT10连接到第四连接电极CCE4，并且第九子漏电极D161可以连接到第十子源电极S162。第九子源电极S161和第九子漏电极D161可以不与第九子栅电极G161重叠。

第十六晶体管T16的第十子晶体管T162包括第十子沟道CH162、第十子栅电极G162、第十子源电极S162和第十子漏电极D162。第十子沟道CH162可以在第三方向DR3上与第十子栅电极G162重叠。第十子栅电极G162可以与第三栅连接电极GCE3一体地形成。第十子源电极S162可以设置在第十子沟道CH162的一侧，并且第十子漏电极D162可以设置在第十子沟道CH162的另一侧。第十子源电极S162可以连接到第九子漏电极D161，并且第十子漏电极D162可以通过第九接触孔CT9连接到初始化电压线VIL。第十子源电极S162和第十子漏电极D162可以不与第十子栅电极G162重叠。

第十七晶体管T17包括第十七沟道CH17、第十七栅电极G17、第十七源电极S17和第十七漏电极D17。第十七沟道CH17可以在第三方向DR3上与第十七栅电极G17重叠。第十七栅电极G17可以与第五栅连接电极GCE5一体地形成。第十七源电极S17可以设置在第十七沟道CH17的一侧，并且第十七漏电极D17可以设置在第十七沟道CH17的另一侧。第十七源电极S17和第十七漏电极D17可以不在第三方向DR3上与第十七栅电极G17重叠。

在一个或多个实施例中，第十七源电极S17可以连接到第十五漏电极D15。第十七源电极S17可以通过第二十五接触孔CT25连接到第八连接电极CCE8。第十七漏电极D17可以通过第十六接触孔CT16连接到第七连接电极CCE7。第十七漏电极D17可以与第十八晶体管T18的第十八漏电极D18物理地间隔开。第十七漏电极D17可以通过第七连接电极CCE7连接到第十八漏电极D18。在图11中，第七连接电极CCE7被图示为具有五个第十六接触孔CT16，但是本公开不限于此。随着第十六接触孔CT16的数量增加，流到发光元件EL(参见图5)的第一电极的驱动电流Ids(参见图5)可以平稳地流动。

第十八晶体管T18包括第十八沟道CH18、第十八栅电极G18、第十八源电极S18和第十八漏电极D18。第十八沟道CH18可以在第三方向DR3上与第十八栅电极G18重叠。第十八栅电极G18可以与第三栅连接电极GCE3一体地形成。第十八源电极S18可以设置在第十八沟道CH18的一侧，并且第十八漏电极D18可以设置在第十八沟道CH18的另一侧。第十八源电极S18和第十八漏电极D18可以不在第三方向DR3上与第十八栅电极G18重叠。

在一个或多个实施例中，第十八源电极S18可以通过第九接触孔CT9连接到初始化电压线VIL。第十八漏电极D18可以通过第二十六接触孔CT26连接到第七连接电极CCE7。第十八漏电极D18可以与第十七漏电极D17物理地间隔开。第十八漏电极D18可以通过第七连接电极CCE7连接到第十七漏电极D17。

第十九晶体管T19包括第十九沟道CH19、第十九栅电极G19、第十九源电极S19和第十九漏电极D19。第十九沟道CH19可以在第三方向DR3上与第十九栅电极G19重叠。第十九栅电极G19可以通过第二十三接触孔CT23连接到测试信号线TSTL。第十九源电极S19可以设置在第十九沟道CH19的一侧，并且第十九漏电极D19可以设置在第十九沟道CH19的另一侧。第十九源电极S19可以通过第二十一接触孔CT21连接到第三连接电极CCE3。第十九漏电极D19可以通过第二十四接触孔CT24连接到第三电源线VSL。第十九源电极S19和第十九漏电极D19可以不在第三方向DR3上与第十九栅电极G19重叠。

第一电容器电极CE1可以与第一栅电极G1一体地形成。第二电容器电极CE2可以在第三方向DR3上与第一电容器电极CE1重叠。第一电容器电极CE1可以是第一电容器C1的一个电极，并且第二电容器电极CE2可以是第一电容器C1的另一电极。

第二电容器电极CE2可以包括暴露第一栅电极G1的孔，并且第一连接电极CCE1可以通过孔中的第一接触孔CT1连接到第一栅电极G1。

第二电容器电极CE2可以包括在第二方向DR2上延伸的延伸部分。第二电容器电极CE2的延伸部分可以与第k PWM发射线PWELk和第一水平电源线HVDL交叉。第二电容器电极CE2的延伸部分可以通过第五接触孔CT5连接到第k扫频信号线SWPLk。

第三电容器电极CE3可以与第八栅电极G8一体地形成。第四电容器电极CE4可以在第三方向DR3上与第三电容器电极CE3重叠。第三电容器电极CE3可以是第二电容器C2的一个电极，并且第四电容器电极CE4可以是第二电容器C2的另一电极。

第四电容器电极CE4可以包括暴露第八栅电极G8的孔，并且第六连接电极CCE6可以通过孔中的第十二接触孔CT12连接到第八栅电极G8。

第五电容器电极CE5可以与第四栅连接电极GCE4和第十五栅电极G15一体地形成。第六电容器电极CE6可以在第三方向DR3上与第五电容器电极CE5重叠。第五电容器电极CE5可以是第三电容器C3的一个电极，并且第六电容器电极CE6可以是第三电容器C3的另一电极。第六电容器电极CE6可以通过第十八接触孔CT18连接到初始化电压线VIL。

第一栅连接电极GCE1可以通过第一栅接触孔GCT1和第三栅接触孔GCT3连接到第k扫描写入线GWLk。第二栅连接电极GCE2可以通过第二栅接触孔GCT2连接到第k扫描初始化线GILk。第三栅连接电极GCE3可以通过第八接触孔CT8连接到第k扫描控制线GCLk。第四栅连接电极GCE4可以通过第十七接触孔CT17连接到第四连接电极CCE4。第五栅连接电极GCE5可以通过第十九接触孔CT19连接到第kPAM发射线PAELk。第六栅连接电极GCE6可以通过第十四接触孔CT14连接到第kPWM发射线PWELk。

桥电极BE可以在第二方向DR2上延伸。桥电极BE可以与在第一方向DR1上延伸的第k PWM发射线PWELk、第一水平电源线HVDL、栅截止电压线VGHL、第k扫频信号线SWPLk、第k扫描控制线GCLk和第k PAM发射线PAELk交叉并且重叠。桥电极BE可以通过第二桥接触孔BCT2连接到第一桥连接电极BCE1，可以通过第四桥接触孔BCT4连接到第二桥连接电极BCE2，并且可以通过第六桥接触孔BCT6连接到第三桥连接电极BCE3。桥电极BE可以通过第八桥接触孔BCT8连接到第四桥连接电极BCE4。

第一数据连接电极DCE1可以通过第一数据接触孔DCT1连接到第二源电极S2，并且可以通过第二数据接触孔DCT2连接到第j数据线DLj。第二数据连接电极DCE2可以通过第四数据接触孔DCT4连接到第九源电极S9，并且可以通过第三数据接触孔DCT3连接到第一PAM数据线RDL。

第一连接电极CCE1可以在第二方向DR2上延伸。第一连接电极CCE1可以通过第一接触孔CT1连接到第一栅电极G1，并且可以通过第二接触孔CT2连接到第一子源电极S31和第四子漏电极D42。

第二连接电极CCE2可以在第一方向DR1上延伸。第二连接电极CCE2可以通过第三接触孔CT3连接到第十三漏电极D13，可以通过第四接触孔CT4连接到第十四漏电极D14，并且可以通过第十五接触孔CT15连接到第四电容器电极CE4。

第三连接电极CCE3可以通过第二十一接触孔CT21连接到第十九源电极S19，并且可以通过第二十二接触孔CT22连接到第一阳极连接电极ANDE1。

第四连接电极CCE4可以在第一方向DR1上延伸。第四连接电极CCE4可以通过第十接触孔CT10连接到第六漏电极D6和第九子源电极S161，并且可以通过第十七接触孔CT17连接到第四栅连接电极GCE4。

第五连接电极CCE5可以包括在第一方向DR1上延伸的第一延伸部分和在第二方向DR2上延伸的第二延伸部分。第五连接电极CCE5的第一延伸部分可以通过第四电源接触孔VCT4连接到第二电源连接电极VDCE。第五连接电极CCE5的第二延伸部分可以通过第十一接触孔CT11连接到第十二源电极S12和第十四源电极S14。

第六连接电极CCE6可以在第二方向DR2上延伸。第六连接电极CCE6可以通过第十二接触孔CT12连接到第三电容器电极CE3，并且可以通过第十三接触孔CT13连接到第五子源电极S101和第八子漏电极D112。

第七连接电极CCE7可以在第一方向DR1上延伸。第七连接电极CCE7可以通过第十六接触孔CT16连接到第十七漏电极D17，并且可以通过第二十六接触孔CT26连接到第十八漏电极D18。第七连接电极CCE7可以将彼此物理地间隔开的第一有源图案AP1(参见图7)的第十八漏电极D18和第二有源图案AP2(参见图7)的第十七漏电极D17电连接。第七连接电极CCE7和第十七漏电极D17的重叠面积可以大于第七连接电极CCE7和第十八漏电极D18的重叠面积。第七连接电极CCE7可以通过第二十接触孔CT20连接到第一阳极连接电极ANDE1。

第七连接电极CCE7在第一方向DR1上的长度可以大于与第七连接电极CCE7重叠的第十七漏电极D17在第一方向DR1上的长度。

第八连接电极CCE8可以在第一方向DR1上延伸。第八连接电极CCE8可以通过第二十五接触孔CT25连接到第十七源电极S17和第十五漏电极D15。

第一桥连接电极BCE1可以通过第一桥接触孔BCT1连接到第八晶体管T8的第八漏电极D8，并且可以通过第二桥接触孔BCT2连接到桥电极BE。

第二桥连接电极BCE2可以通过第三桥接触孔BCT3连接到第八晶体管T8的第八漏电极D8，并且可以通过第四桥接触孔BCT4连接到桥电极BE。

第三桥连接电极BCE3可以通过第五桥接触孔BCT5连接到第八晶体管T8的第八漏电极D8，并且可以通过第六桥接触孔BCT6连接到桥电极BE。

第四桥连接电极BCE4可以通过第七桥接触孔BCT7连接到第十五晶体管T15的第十五源电极S15，并且可以通过第八桥接触孔BCT8连接到桥电极BE。

第一桥连接电极BCE1可以设置在第k扫描写入线GWLk与第k PWM发射线PWELk之间。第二桥连接电极BCE2可以设置在第k PWM发射线PWELk与第一水平电源线HVDL之间。第三桥连接电极BCE3可以设置在第一水平电源线HVDL与第k扫频信号线SWPLk之间。第四桥连接电极BCE4可以设置在第k PAM发射线PAELk与下一行的子像素的初始化电压线VIL之间。

第一阳极连接电极ANDE1可以在第二方向DR2上延伸。第一阳极连接电极ANDE1可以通过第二十接触孔CT20连接到第七连接电极CCE7，并且可以通过第二十二接触孔CT22连接到第三连接电极CCE3。

第二电源连接电极VDCE可以在第二方向DR2上延伸。第二电源连接电极VDCE可以通过第四电源接触孔VCT4连接到第五连接电极CCE5。

在一个或多个实施例中，桥电极BE可以通过第一至第三桥连接电极BCE1至BCE3连接到第八晶体管T8的第八漏电极D8，并且可以通过第四桥连接电极BCE4连接到第十五晶体管T15的第十五源电极S15。桥电极BE可以用作将从第八晶体管T8生成的驱动电流Ids(参见图5)传送到第十五晶体管T15的桥。因为桥电极BE由第二栅金属层制成，所以桥电极BE的薄层电阻可以是每单位面积0.4Ω。桥电极BE的薄层电阻比具有每单位面积3000Ω的薄层电阻的有源层ACT的薄层电阻小大约10000倍，从而减小或最小化第八晶体管T8的第八漏电极D8与第十五晶体管T15的第十五源电极S15之间的第二电阻R2(参见图5)并且减小或最小化在第八晶体管T8与第十五晶体管T15之间流动的驱动电流Ids(参见图5)的电压降。

另外，可以减小第十二晶体管T12的第十二漏电极D12与第八晶体管T8的第八源电极S8之间的第一电阻R1(参见图5)，并且可以减小第十五漏电极D15与第十七源电极S17之间的第三电阻R3(参见图5)。

相应地，即使当驱动电流Ids(参见图5)是几百μA时，也可以将由线路电阻(Ω)和驱动电流(μA)的乘积限定的电压降减小到大约几至几百mV至1V。即，根据电压降的减小，可以降低发光元件EL(参见图5)的功耗，并且可以减小或最小化亮度的降低。

图13是沿着图6和图10的线I-I'截取的截面图。图14是沿着图6和图11的线II-II'截取的截面图。图15示出了沿着图6和图11的线III-III'和线IV-IV'截取的截面图。图16是沿着图6和图12的线V-V'截取的截面图。

参考图13至图16，缓冲膜BF可以设置在基板SUB上。基板SUB可以包括诸如玻璃或聚合物树脂的绝缘材料。例如，当基板SUB包括聚合物树脂时，基板SUB可以包括聚酰亚胺。基板SUB可以是可弯折、可折叠和/或可卷曲的柔性基板。

缓冲膜BF是用于保护薄膜晶体管层TFTL(参见图19)的晶体管和发光元件EL的有源层免受渗透穿过易受湿气渗透的基板SUB的湿气影响的膜。缓冲膜BF可以被提供为交替地堆叠的多个无机膜。例如，缓冲膜BF可以被形成为其中氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的一个或多个无机膜交替地堆叠的多层膜。

有源层可以设置在缓冲膜BF上。有源层包括第一至第十九晶体管T1至T19的第一至第十九沟道CH1至CH19、第一至第十九源电极S1至S19和第一至第十九漏电极D1至D19。有源层可以包括多晶硅(例如，低温多晶硅)、单晶硅、非晶硅或氧化物半导体。

例如，在图13中，第十二晶体管T12的第十二沟道CH12、第八晶体管T8的第八沟道CH8和第十晶体管T10的第十沟道CH10(例如，CH101、CH102)可以在第三方向DR3上分别与第十二栅电极G12、第八栅电极G8和第十栅电极G10(例如，G101、G102)重叠。在图15和图16中，第十五晶体管T15的第十五沟道CH15、第十七晶体管T17的第十七沟道CH17和第十九晶体管T19的第十九沟道CH19可以在第三方向DR3上分别与第十五栅电极G15、第十七栅电极G17和第十九栅电极G19重叠。第一至第十九源电极S1至S19和第一至第十九漏电极D1至D19可以是通过用离子或杂质掺杂硅半导体或氧化物半导体而具有导电性的区。

栅绝缘膜130可以设置在有源层上。栅绝缘膜130可以被形成为例如氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层的无机膜。栅绝缘膜130可以被称为第一绝缘膜。

第一栅金属层可以设置在栅绝缘膜130上。例如，在图13中，第一栅金属层可以包括第十二栅电极G12、第八栅电极G8、第十栅电极G101和G102、第三电容器电极CE3以及第一栅连接电极GCE1。在图15中，第一栅金属层可以包括第十五栅电极G15和第十七栅电极G17，并且在图16中，第一栅金属层可以包括第十九栅电极G19。第一栅金属层可以被形成为由选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)当中的任何一种或其合金制成的单层或多层。

在一个或多个实施例中，第一层间绝缘膜141可以设置在第一栅金属层上。第一层间绝缘膜141可以被形成为例如氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层的无机膜。第一层间绝缘膜141可以被称为第二绝缘膜。

在一个或多个实施例中，第二栅金属层可以设置在第一层间绝缘膜141上。第二栅金属层可以包括第二电容器电极CE2、第四电容器电极CE4、第六电容器电极CE6和桥电极BE。第二栅金属层可以被形成为由选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)当中的任何一种或其合金制成的单层或多层。

在图13中，第四电容器电极CE4可以在第三方向DR3上与第三电容器电极CE3重叠。因为第一层间绝缘膜141具有一定的介电常数，所以第二电容器C2可以由第三电容器电极CE3、第四电容器电极CE4以及设置在第三电容器电极CE3和第四电容器电极CE4之间的第一层间绝缘膜141形成。

在图14中，桥电极BE可以在第三方向DR3上与第一桥连接电极BCE1、第k PWM发射线PWELk、第二桥连接电极BCE2、第一水平电源线HVDL、第三桥连接电极BCE3和第k扫频信号线SWPLk重叠。

在一个或多个实施例中，第二层间绝缘膜142可以设置在第二栅金属层上。第二层间绝缘膜142可以被形成为例如氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层的无机膜。第二层间绝缘膜142可以被称为第三绝缘膜。

在一个或多个实施例中，第一源金属层可以设置在第二层间绝缘膜142上。第一源金属层可以包括初始化电压线VIL、第k扫描初始化线GILk、第k扫描写入线GWLk、第k PWM发射线PWELk、第一水平电源线HVDL、栅截止电压线VGHL、第k扫频信号线SWPLk、第k扫描控制线GCLk、第k PAM发射线PAELk、测试信号线TSTL和第三电源线VSL。另外，第一源金属层可以进一步包括第一数据连接电极DCE1、第二数据连接电极DCE2、第一至第八连接电极CCE1至CCE8以及第一至第四桥连接电极BCE1至BCE4。第一源金属层可以被形成为由选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)当中的任何一种或其合金制成的单层或多层。

在一个或多个实施例中，第k扫描写入线GWLk可以通过穿过第一层间绝缘膜141和第二层间绝缘膜142的第一栅接触孔GCT1和第三栅接触孔GCT3连接到第一栅连接电极GCE1。第k扫描初始化线GILk可以通过穿过第一层间绝缘膜141和第二层间绝缘膜142的第二栅接触孔GCT2连接到第二栅连接电极GCE2。第k扫描控制线GCLk可以通过穿过第一层间绝缘膜141和第二层间绝缘膜142的第八接触孔CT8连接到第三栅连接电极GCE3。第k PAM发射线PAELk可以通过穿过第一层间绝缘膜141和第二层间绝缘膜142的第十九接触孔CT19连接到第五栅连接电极GCE5。第k PWM发射线PWELk可以通过穿过第一层间绝缘膜141和第二层间绝缘膜142的第十四接触孔CT14连接到第六栅连接电极GCE6。

在一个或多个实施例中，初始化电压线VIL可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第一电源接触孔VCT1连接到第二子漏电极D32和第六子漏电极D102。初始化电压线VIL可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第九接触孔CT9连接到第十子漏电极D162和第十八源电极S18。初始化电压线VIL可以通过穿过第二层间绝缘膜142的第十八接触孔CT18连接到第六电容器电极CE6。第一水平电源线HVDL可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第二电源接触孔VCT2连接到第五源电极S5和第十三源电极S13。栅截止电压线VGHL可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第七接触孔CT7连接到第七源电极S7。测试信号线TSTL可以通过穿过第一层间绝缘膜141和第二层间绝缘膜142的第二十三接触孔CT23连接到第十九栅电极G19。第三电源线VSL可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第二十四接触孔CT24连接到第十九漏电极D19。

在一个或多个实施例中，第一数据连接电极DCE1可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第一数据接触孔DCT1连接到第二源电极S2。第二数据连接电极DCE2可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第四数据接触孔DCT4连接到第九源电极S9。

在一个或多个实施例中，第一连接电极CCE1可以通过穿过第一层间绝缘膜141和第二层间绝缘膜142的第一接触孔CT1连接到第一栅电极G1，并且可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第二接触孔CT2连接到第一子源电极S31和第四子漏电极D42。

在一个或多个实施例中，第二连接电极CCE2可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第三接触孔CT3连接到第十三漏电极D13，可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第四接触孔CT4连接到第十四漏电极D14，并且可以通过穿过第二层间绝缘膜142的第十五接触孔CT15连接到第四电容器电极CE4。

第三连接电极CCE3可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第二十一接触孔CT21连接到第十九源电极S19(参见图16)。

在一个或多个实施例中，第四连接电极CCE4可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第十接触孔CT10连接到第六漏电极D6和第九子源电极S161，并且可以通过穿过第一层间绝缘膜141和第二层间绝缘膜142的第十七接触孔CT17连接到第四栅连接电极GCE4。

第五连接电极CCE5可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第十一接触孔CT11连接到第十二源电极S12和第十四源电极S14(参见图13)。

第六连接电极CCE6可以通过穿过第一层间绝缘膜141和第二层间绝缘膜142的第十二接触孔CT12连接到第八栅电极G8，并且可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第十三接触孔CT13连接到第五子源电极S101和第八子漏电极D112(参见图13)。

第七连接电极CCE7可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第十六接触孔CT16连接到第十七漏电极D17，并且可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第二十六接触孔CT26连接到第十八漏电极D18(参见图15)。

第八连接电极CCE8可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第二十五接触孔CT25连接到第十五漏电极D15和第十七源电极S17(参见图15)。

第一桥连接电极BCE1可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第一桥接触孔BCT1连接到第八漏电极D8，并且可以通过穿过第二层间绝缘膜142的第二桥接触孔BCT2连接到桥电极BE(参见图11和图14)。

第二桥连接电极BCE2可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第三桥接触孔BCT3连接到第八漏电极D8，并且可以通过穿过第二层间绝缘膜142的第四桥接触孔BCT4连接到桥电极BE(参见图11和图14)。

第三桥连接电极BCE3可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第五桥接触孔BCT5连接到第八漏电极D8，并且可以通过穿过第二层间绝缘膜142的第六桥接触孔BCT6连接到桥电极BE(参见图11和图14)。

第四桥连接电极BCE4可以通过穿过栅绝缘膜130、第一层间绝缘膜141和第二层间绝缘膜142的第七桥接触孔BCT7连接到第十五源电极S15，并且可以通过穿过第二层间绝缘膜142的第八桥接触孔BCT8连接到桥电极BE(参见图11和图15)。

第一平坦化膜160可以设置在第一源金属层上。第一平坦化膜160可以被形成为由丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂等制成的有机膜。第一平坦化膜160可以被称为第四绝缘膜。

第二源金属层可以设置在第一平坦化膜160上。第二源金属层可以包括第j数据线DLj、第一垂直电源线VVDL和第一PAM数据线RDL。另外，第二源金属层可以进一步包括第一阳极连接电极ANDE1和第二电源连接电极VDCE。第二源金属层可以被形成为由选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)当中的任何一种或其合金制成的单层或多层。

在一个或多个实施例中，第j数据线DLj可以通过穿过第一平坦化膜160的第二数据接触孔DCT2连接到第一数据连接电极DCE1。第一PAM数据线RDL可以通过穿过第一平坦化膜160的第三数据接触孔DCT3连接到第二数据连接电极DCE2。第一垂直电源线VVDL可以通过穿过第一平坦化膜160的第三电源接触孔VCT3连接到第一水平电源线HVDL。第三电源接触孔VCT3可以在第三方向DR3上与第二电源接触孔VCT2重叠。

第一阳极连接电极ANDE1可以通过穿过第一平坦化膜160的第二十接触孔CT20连接到第七连接电极CCE7，并且可以通过穿过第一平坦化膜160的第二十二接触孔CT22连接到第三连接电极CCE3(参见图16)。在一个或多个实施例中，第二电源连接电极VDCE可以通过穿过第一平坦化膜160的第四电源接触孔VCT4连接到第五连接电极CCE5。

在一个或多个实施例中，第二平坦化膜180可以设置在第二源金属层上。第二平坦化膜180可以被形成为由丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂等制成的有机膜。第二平坦化膜180可以被称为第五绝缘膜。

在一个或多个实施例中，第三源金属层可以设置在第二平坦化膜180上。第三源金属层可以包括第一子电源线VDL21和第二阳极连接电极ANDE2(参见图13至图16)。参考图13，第一子电源线VDL21可以通过穿过第二平坦化膜180的第五电源接触孔VCT5连接到第二电源连接电极VDCE。相应地，第二电源连接电极VDCE可以通过第一子电源线VDL21接收第二电源电压VDD2(参见图4)。参考图16，第二阳极连接电极ANDE2可以通过穿过第二平坦化膜180的接触孔连接到第一阳极连接电极ANDE1。第三源金属层可以被形成为由选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)当中的任何一种或其合金制成的单层或多层。

在一个或多个实施例中，第三平坦化膜190可以设置在第三源金属层上。第三平坦化膜190可以被形成为由丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂等制成的有机膜。第三平坦化膜190可以被称为第六绝缘膜。

在一个或多个实施例中，第四源金属层可以设置在第三平坦化膜190上。第四源金属层可以包括第二子电源线VSL_1、第三子电源线VSL_2、第一像素电极AND1和第二像素电极AND2。参考图13至图16，第二子电源线VSL_1和第一像素电极AND1可以被形成为由选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)当中的任何一种或其合金制成的单层或多层。第三子电源线VSL_2和第二像素电极AND2可以包括诸如氧化铟锡(ITO)或氧化铟锌(IZO)的透明导电氧化物(TCO)。在一个或多个实施例中，第二子电源线VSL_1和第三子电源线VSL_2可以连接到第三电源线VSL以接收第三电源电压VSS(参见图4)。

防护膜PAS可以设置在第四源金属层上。防护膜PAS可以被形成为例如氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层的无机膜。防护膜PAS可以暴露像素电极AND(例如，AND1、AND2)的上表面的一部分而不覆盖该上表面的该部分(参见图16)。

参考图16，发光元件EL可以设置在像素电极AND的不被防护膜PAS覆盖的部分上。接触电极CAND可以设置在发光元件EL与像素电极AND之间。

发光元件EL可以是无机发光二极管元件。发光元件EL可以包括顺序地堆叠的第一半导体层、有源层和第二半导体层。

第一半导体层可以设置在接触电极CAND上。第一半导体层可以用诸如镁(Mg)、锌(Zn)、钙(Ca)或钡(Ba)等的第一导电类型的掺杂剂掺杂。例如，第一半导体层可以是用p型Mg掺杂的p-GaN。

有源层可以设置在第一半导体层上。有源层可以根据通过第一半导体层和第二半导体层施加的电信号、通过电子-空穴对的复合而发光。有源层可以包括具有单量子阱或多量子阱结构的材料。当有源层包括具有多量子阱结构的材料时，有源层可以具有其中多个阱层和多个势垒层交替地堆叠的结构。可替代地，有源层可以具有其中具有大能带隙的半导体材料和具有小能带隙的半导体材料彼此交替地堆叠的结构，并且可以根据发射的光的波段包括其它III族至V族半导体材料。

第二半导体层可以设置在有源层上。第二半导体层可以用诸如硅(Si)、锗(Ge)、锡(Sn)或硒(Se)等的第二导电类型的掺杂剂掺杂。例如，第二半导体层可以是用n型Si掺杂的n-GaN。

另外，在一个或多个实施例中，可以设置用于平坦化由发光元件EL引起的台阶部分的第四平坦化层(未示出)。第四平坦化层可以设置成在发光元件EL的侧表面周围(例如，围绕发光元件EL的侧表面)，并且可以暴露发光元件EL的上表面而不覆盖该上表面。

在一个或多个实施例中，被施加公共电压的公共电极(未示出)可以设置在发光元件EL和第四平坦化层上。公共电极可以由能够透射光的诸如ITO或IZO的TCO制成。

图17是示出根据一个或多个实施例的包括多个显示装置的拼接显示装置的平面图。

参考图17，拼接显示装置TD可以包括多个显示装置11、12、13和14以及连接构件SM。例如，拼接显示装置TD可以包括第一显示装置11、第二显示装置12、第三显示装置13和第四显示装置14。

多个显示装置11、12、13和14可以以网格形状布置。多个显示装置11、12、13和14可以以矩阵形式布置在M行和N列中(这里，M是正整数并且N是正整数)。例如，第一显示装置11和第二显示装置12可以在第一方向DR1上彼此相邻。第一显示装置11和第三显示装置13可以在第二方向DR2上彼此相邻。第三显示装置13和第四显示装置14可以在第一方向DR1上彼此相邻。第二显示装置12和第四显示装置14可以在第二方向DR2上彼此相邻。

然而，拼接显示装置TD中的多个显示装置11、12、13和14的数量和布置不限于图17中示出的数量和布置。拼接显示装置TD中的显示装置11、12、13和14的数量和布置可以根据显示装置10和拼接显示装置TD中的每一个的尺寸以及拼接显示装置TD的形状来确定。

多个显示装置11、12、13和14可以具有相同的尺寸，但是本公开不限于此。例如，多个显示装置11、12、13和14可以具有不同的尺寸。

多个显示装置11、12、13和14可以各自具有包括长边和短边的矩形形状。多个显示装置11、12、13和14可以设置成使得长边或短边彼此连接。多个显示装置11、12、13和14中的一些或全部可以设置在拼接显示装置TD的边缘处，并且可以形成拼接显示装置TD的一条边。多个显示装置11、12、13和14中的至少一个显示装置可以设置在拼接显示装置TD的至少一个拐角处，并且可以形成拼接显示装置TD的两条相邻的边。多个显示装置11、12、13和14中的至少一个显示装置可以被其它显示装置围绕。

多个显示装置11、12、13和14中的每一个可以与参考图1描述的显示装置10基本上相同。因此，多个显示装置11、12、13和14中的每一个的描述将被省略。

连接构件SM可以包括联接构件或粘合构件。在这种情况下，多个显示装置11、12、13和14可以通过连接构件SM的联接构件或粘合构件彼此连接。连接构件SM可以设置在第一显示装置11与第二显示装置12之间、第一显示装置11与第三显示装置13之间、第二显示装置12与第四显示装置14之间以及第三显示装置13与第四显示装置14之间。

图18是详细地示出图17的区域E的放大布局。

参考图18，连接构件SM可以在拼接显示装置TD的其中第一显示装置11、第二显示装置12、第三显示装置13和第四显示装置14彼此相邻的中心区域中具有诸如十字或加号的平面形状。连接构件SM可以设置在第一显示装置11与第二显示装置12之间、第一显示装置11与第三显示装置13之间、第二显示装置12与第四显示装置14之间以及第三显示装置13与第四显示装置14之间。

第一显示装置11可以包括沿着第一方向DR1和第二方向DR2以矩阵形式布置的第一像素PX1以显示图像。第二显示装置12可以包括沿着第一方向DR1和第二方向DR2以矩阵形式布置的第二像素PX2以显示图像。第三显示装置13可以包括沿着第一方向DR1和第二方向DR2以矩阵形式布置的第三像素PX3以显示图像。第四显示装置14可以包括沿着第一方向DR1和第二方向DR2以矩阵形式布置的第四像素PX4以显示图像。

相邻的第一像素PX1之间在第一方向DR1上的最小距离可以被限定为第一水平间隔距离GH1，并且相邻的第二像素PX2之间在第一方向DR1上的最小距离可以被限定为第二水平间隔距离GH2。第一水平间隔距离GH1和第二水平间隔距离GH2可以基本上相同。

连接构件SM可以设置于在第一方向DR1上彼此相邻的第一像素PX1与第二像素PX2之间。在第一方向DR1上彼此相邻的第一像素PX1与第二像素PX2之间的最小距离GA12可以是第一像素PX1与连接构件SM之间在第一方向DR1上的最小距离GHS1、第二像素PX2与连接构件SM之间在第一方向DR1上的最小距离GHS2和连接构件SM在第一方向DR1上的宽度GSM1的和。

第一水平间隔距离GH1、第二水平间隔距离GH2和在第一方向DR1上彼此相邻的第一像素PX1与第二像素PX2之间的最小距离GA12可以基本上相同。为此，第一像素PX1与连接构件SM之间在第一方向DR1上的最小距离GHS1可以比第一水平间隔距离GH1短，并且第二像素PX2与连接构件SM之间在第一方向DR1上的最小距离GHS2可以比第二水平间隔距离GH2短。另外，连接构件SM在第一方向DR1上的宽度GSM1可以小于第一水平间隔距离GH1或第二水平间隔距离GH2。

相邻的第三像素PX3之间在第一方向DR1上的最小距离可以被限定为第三水平间隔距离GH3，并且相邻的第四像素PX4之间在第一方向DR1上的最小距离可以被限定为第四水平间隔距离GH4。第三水平间隔距离GH3和第四水平间隔距离GH4可以基本上相同。

连接构件SM可以设置于在第一方向DR1上彼此相邻的第三像素PX3与第四像素PX4之间。在第一方向DR1上彼此相邻的第三像素PX3与第四像素PX4之间的最小距离GA34可以是第三像素PX3与连接构件SM之间在第一方向DR1上的最小距离GHS3、第四像素PX4与连接构件SM之间在第一方向DR1上的最小距离GHS4和连接构件SM在第一方向DR1上的宽度GSM1的和。

第三水平间隔距离GH3、第四水平间隔距离GH4和在第一方向DR1上彼此相邻的第三像素PX3与第四像素PX4之间的最小距离GA34可以基本上相同。为此，第三像素PX3与连接构件SM之间在第一方向DR1上的最小距离GHS3可以比第三水平间隔距离GH3短，并且第四像素PX4与连接构件SM之间在第一方向DR1上的最小距离GHS4可以比第四水平间隔距离GH4短。另外，连接构件SM在第一方向DR1上的宽度GSM1可以小于第三水平间隔距离GH3或第四水平间隔距离GH4。

相邻的第一像素PX1之间在第二方向DR2上的最小距离可以被限定为第一垂直间隔距离GV1，并且相邻的第三像素PX3之间在第二方向DR2上的最小距离可以被限定为第三垂直间隔距离GV3。第一垂直间隔距离GV1和第三垂直间隔距离GV3可以基本上相同。

连接构件SM可以设置于在第二方向DR2上彼此相邻的第一像素PX1与第三像素PX3之间。在第二方向DR2上彼此相邻的第一像素PX1与第三像素PX3之间的最小距离GA13可以是第一像素PX1与连接构件SM之间在第二方向DR2上的最小距离GVS1、第三像素PX3与连接构件SM之间在第二方向DR2上的最小距离GVS3和连接构件SM在第二方向DR2上的宽度GSM2的和。

第一垂直间隔距离GV1、第三垂直间隔距离GV3和在第二方向DR2上彼此相邻的第一像素PX1与第三像素PX3之间的最小距离GA13可以基本上相同。为此，第一像素PX1与连接构件SM之间在第二方向DR2上的最小距离GVS1可以比第一垂直间隔距离GV1短，并且第三像素PX3与连接构件SM之间在第二方向DR2上的最小距离GVS3可以比第三垂直间隔距离GV3短。另外，连接构件SM在第二方向DR2上的宽度GSM2可以小于第一垂直间隔距离GV1或第三垂直间隔距离GV3。

相邻的第二像素PX2之间在第二方向DR2上的最小距离可以被限定为第二垂直间隔距离GV2，并且相邻的第四像素PX4之间在第二方向DR2上的最小距离可以被限定为第四垂直间隔距离GV4。第二垂直间隔距离GV2和第四垂直间隔距离GV4可以基本上相同。

连接构件SM可以设置于在第二方向DR2上彼此相邻的第二像素PX2与第四像素PX4之间。在第二方向DR2上彼此相邻的第二像素PX2与第四像素PX4之间的最小距离GA24可以是第二像素PX2与连接构件SM之间在第二方向DR2上的最小距离GVS2、第四像素PX4与连接构件SM之间在第二方向DR2上的最小距离GVS4和连接构件SM在第二方向DR2上的宽度GSM2的和。

第二垂直间隔距离GV2、第四垂直间隔距离GV4和在第二方向DR2上彼此相邻的第二像素PX2与第四像素PX4之间的最小距离GA24可以基本上相同。为此，第二像素PX2与连接构件SM之间在第二方向DR2上的最小距离GVS2可以比第二垂直间隔距离GV2短，并且第四像素PX4与连接构件SM之间在第二方向DR2上的最小距离GVS4可以比第四垂直间隔距离GV4短。另外，连接构件SM在第二方向DR2上的宽度GSM2可以小于第二垂直间隔距离GV2或第四垂直间隔距离GV4。

如图18中所示，为了防止连接构件SM出现在由多个显示装置11、12、13和14显示的图像之间，相邻的显示装置的像素之间的最小距离可以与显示装置中的每一个显示装置的像素之间的最小距离基本上相同。

图19是示出拼接显示装置的示例的沿着图18的线X1-X1'截取的截面图。

参考图19，第一显示装置11包括第一显示模块DPM1和第一前盖COV1。第二显示装置12包括第二显示模块DPM2和第二前盖COV2。

第一显示模块DPM1和第二显示模块DPM2中的每一个包括基板SUB、薄膜晶体管层TFTL和发光元件层。发光元件层的发光元件EL可以设置在像素电极AND上，并且接触电极CAND可以设置在发光元件EL与像素电极AND之间。发光元件EL可以包括第一半导体层PSEM、有源层MQW和第二半导体层NSEM。第一半导体层PSEM、有源层MQW和第二半导体层NSEM可以设置在基底基板BSUB上。发光元件EL的第二半导体层NSEM可以连接到阴极焊盘电极CPD，其中第二接触电极CTE2介于第二半导体层NSEM与阴极焊盘电极CPD之间。上面已经参考图13至图16详细地描述了薄膜晶体管层TFTL和发光元件EL。在图19中，与图13至图16的实施例的描述重复的描述将被省略。

基板SUB可以包括薄膜晶体管层TFTL设置在其上的第一表面41、与第一表面41相反的第二表面42以及设置在第一表面41与第二表面42之间的第一侧表面43。第一表面41可以是基板SUB的前表面或上表面，并且第二表面42可以是基板SUB的后表面或下表面。

另外，基板SUB可以进一步包括设置在第一表面41与第一侧表面43之间以及第二表面42与第一侧表面43之间的倒角表面44。薄膜晶体管层TFTL和发光元件层可以不设置在倒角表面44上。由于倒角表面44，可以防止第一显示装置11的基板SUB和第二显示装置12的基板SUB彼此碰撞而被损坏。

倒角表面44还可以设置在第一表面41与除了第一侧表面43之外的其它侧表面中的每一个侧表面之间以及第二表面42与除了第一侧表面43之外的其它侧表面中的每一个侧表面之间。例如，当如图18中所示第一显示装置11和第二显示装置12具有矩形平面形状时，倒角表面44可以设置在第一表面41与基板SUB的第二侧表面、第三侧表面和第四侧表面中的每一个之间以及第二表面42与该第二侧表面、该第三侧表面和该第四侧表面中的每一个之间。

第一前盖COV1可以设置在基板SUB的倒角表面44上。即，第一前盖COV1可以在第一方向DR1和第二方向DR2上比基板SUB突出得更多。因此，第一显示装置11的基板SUB与第二显示装置12的基板SUB之间的距离GSUB可以比第一前盖COV1与第二前盖COV2之间的距离GCOV长。

第一前盖COV1和第二前盖COV2中的每一个可以包括粘合构件51、设置在粘合构件51上的透光率调整层52以及设置在透光率调整层52上的防眩层53。

第一前盖COV1的粘合构件51用于附接第一前盖COV1和第一显示模块DPM1的发光元件层。第二前盖COV2的粘合构件51用于附接第二前盖COV2和第二显示模块DPM2的发光元件层。粘合构件51可以是能够透射光的透明粘合构件。例如，粘合构件51可以是光学透明粘合膜或光学透明树脂。

防眩层53可以被设计成漫反射外部光，以防止外部光在没有任何变化的情况下被反射而降低图像可见性。相应地，由于防眩层53，可以提高由第一显示装置11和第二显示装置12显示的图像的对比度。

透光率调整层52可以被设计成降低外部光或从第一显示模块DPM1和第二显示模块DPM2反射的光的透射率。相应地，可以防止从外部看到第一显示模块DPM1的基板SUB与第二显示模块DPM2的基板SUB之间的距离GSUB。

防眩层53可以被实现为偏振板，并且透光率调整层52可以被实现为相位延迟层，但是本说明书的一个或多个实施例不限于此。

因为沿着图18的线X2-X2'、线X3-X3'和线X4-X4'截取的拼接显示装置的示例与参考图19描述的沿着图18的线X1-X1'截取的拼接显示装置的示例基本上相同，所以它们的描述将被省略。

图20是详细地示出图17的区域F的放大布局。图21是示出拼接显示装置的示例的沿着图20的线X5-X5'截取的截面图。在图21中，与图13至图16的实施例的描述重复的描述将被省略。

在图20中，示出了设置在第一显示装置11的上侧的第一焊盘PD1以及第一像素PX1的第二子像素。

参考图20，第一焊盘PD1可以设置在第一显示装置11的上边缘。当第一显示装置11的数据线DL(例如，其可以是参考图4描述的PWM数据线DL、第一PAM数据线RDL、第二PAM数据线GDL或第三PAM数据线BDL)在第二方向DR2上延伸时，第一焊盘PD1可以设置在第一显示装置11的上边缘和下边缘。可替代地，当第一显示装置11的数据线DL在第一方向DR1上延伸时，第一焊盘PD1可以设置在第一显示装置11的左边缘和右边缘。

参考图21，第一焊盘PD1中的每一个可以连接到数据线DL。另外，第一焊盘PD1中的每一个可以连接到侧线SIL。侧线SIL可以设置在基板SUB的一个侧表面和下表面(或后表面)上。侧线SIL可以连接到基板SUB的下表面上的后连接线BCL。

第一焊盘PD1可以设置在第二层间绝缘膜142上。第一焊盘PD1可以被暴露而不被第一平坦化膜160和第二平坦化膜180覆盖。

第一焊盘PD1可以包括第一至第五子焊盘SPD1、SPD2、SPD3、SPD4和SPD5。第二子焊盘SPD2可以设置在第一子焊盘SPD1上，并且第三子焊盘SPD3可以设置在第二子焊盘SPD2上。第四子焊盘SPD4可以设置在第三子焊盘SPD3上，并且第五子焊盘SPD5可以设置在第四子焊盘SPD4上。尽管描述了第一子焊盘SPD1被包括在第一源金属层中，第二子焊盘SPD2被包括在第二源金属层中，第三子焊盘SPD3被包括在第三源金属层中，第四子焊盘SDP4被包括在第四源金属层中，并且第五子焊盘SPD5被包括在包括透明导电氧化物(TCO)的透明导电层中，但是本公开的一个或多个实施例不限于此。

后连接线BCL可以设置在基板SUB的下表面上。后连接线BCL可以被形成为由选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)当中的任何一种或其合金制成的单层或多层。

第二焊盘PD2可以设置在后连接线BCL的一个端部处，并且第三焊盘PD3可以设置在后连接线BCL的另一端部处。第二焊盘PD2和第三焊盘PD3可以由诸如ITO或IZO的透明导电氧化物制成。

第四平坦化膜170可以设置在基板SUB的后表面和后连接线BCL上。第四平坦化膜170可以被形成为由丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂等制成的有机膜。

第二防护膜PVX2可以设置在第四平坦化膜170上。第二防护膜PVX2可以被形成为例如氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层的无机膜。

侧线SIL可以设置在基板SUB的第一表面41、第二表面42、第一侧表面43和倒角表面44上。侧线SIL可以设置在设置于基板SUB的第一表面41的边缘处的第一焊盘PD1上，并且连接到第一焊盘PD1。侧线SIL可以设置在设置于基板SUB的第二表面42的边缘处的第二焊盘PD2上，并且连接到第二焊盘PD2。侧线SIL可以与基板SUB的倒角表面44和第一侧表面43接触。

保护层OC可以设置在基板SUB的第一表面41、倒角表面44、第一侧表面43和第二表面42上。保护层OC可以设置成覆盖侧线SIL。保护层OC可以被形成为由丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂等制成的有机膜。

电路板FPCB(例如，柔性膜)可以设置在基板SUB的后表面上。电路板FPCB可以使用导电粘合构件CAM连接到被暴露而未被第四平坦化膜170和第二防护膜PVX2覆盖的第三焊盘PD3。电路板FPCB可以通过导电粘合构件CAM连接到第三焊盘PD3。导电粘合构件CAM可以是各向异性导电膜或各向异性导电糊剂。

图22是示出根据一个或多个实施例的拼接显示装置的框图。

在图22中，为了便于描述，示出了第一显示装置11和主机系统HOST。

参考图22，根据一个或多个实施例的拼接显示装置TD可以包括主机系统HOST、广播调谐单元210、信号处理单元220、显示单元230、扬声器240、用户输入单元250、硬盘驱动器(HDD)260、网络通信单元270、用户界面(UI)生成单元280和控制单元290。

主机系统HOST可以被实现为电视(TV)系统、家庭影院系统、机顶盒、导航系统、数字多功能光盘(DVD)播放器、蓝光播放器、个人计算机(PC)、移动电话系统和平板PC中的任何一种。

用户的命令可以以各种格式被输入到主机系统HOST。例如，命令可以通过用户的触摸被输入到主机系统HOST。可替代地，用户的命令可以通过遥控器的键盘输入或按钮输入被输入到主机系统HOST。

主机系统HOST可以从外部接收与原始图像相对应的原始视频数据。主机系统HOST可以根据显示装置的数量来划分原始视频数据。例如，响应于第一显示装置11、第二显示装置12、第三显示装置13和第四显示装置14，主机系统HOST可以将原始视频数据划分成与第一图像相对应的第一视频数据、与第二图像相对应的第二视频数据、与第三图像相对应的第三视频数据以及与第四图像相对应的第四视频数据。主机系统HOST可以将第一视频数据传送到第一显示装置11，可以将第二视频数据传送到第二显示装置12，可以将第三视频数据传送到第三显示装置13，并且可以将第四视频数据传送到第四显示装置14。

第一显示装置11可以根据第一视频数据显示第一图像，第二显示装置12可以根据第二视频数据显示第二图像，第三显示装置13可以根据第三视频数据显示第三图像，并且第四显示装置14可以根据第四视频数据显示第四图像。相应地，用户可以观看其中在第一至第四显示装置11、12、13和14上显示的第一至第四图像被组合的原始图像。

第一显示装置11可以包括广播调谐单元210、信号处理单元220、显示单元230、扬声器240、用户输入单元250、HDD 260、网络通信单元270、UI生成单元280和控制单元290。

广播调谐单元210可以在控制单元290的控制下、通过调谐特定信道频率而通过天线接收对应信道的广播信号。广播调谐单元210可以包括信道检测模块和射频(RF)解调模块。

由广播调谐单元210解调的广播信号由信号处理单元220处理，并且经由信号处理单元220被输出到显示单元230和扬声器240。这里，信号处理单元220可以包括解复用器221、视频解码器222、视频处理单元223、音频解码器224和附加数据处理单元225。

解复用器221将解调的广播信号分离成视频信号、音频信号和附加数据。分离的视频信号、音频信号和附加数据分别由视频解码器222、音频解码器224和附加数据处理单元225恢复。在这种情况下，视频解码器222、音频解码器224和附加数据处理单元225以与广播信号被传送时的编码格式相对应的解码格式恢复视频信号、音频信号和附加数据。

在一个或多个实施例中，解码的视频信号由视频处理单元223根据满足显示单元230的输出标准的垂直频率、分辨率和纵横比等转换，并且解码的音频信号被输出到扬声器240。

显示单元230包括图像被显示在其上的显示面板100以及用于控制显示面板100的驱动的面板驱动器(例如，包括参考图4描述的扫描驱动器110、源驱动器200和时序控制器300)。上面已经参考图4详细地描述了显示面板100和面板驱动器的详细框图。

用户输入单元250可以接收由主机系统HOST传送的信号。用户输入单元250可以被提供为输入与由主机系统HOST传送的信道的选择及UI菜单的选择和操作相关的数据、以及与用户选择及与和其它显示装置12至14的通信相关的命令的输入相关的数据。

HDD 260可以存储操作系统(OS)程序、各种软件程序、记录的广播节目、视频、照片以及其它数据段，并且可以包括诸如非易失性存储器(例如，硬盘)的存储介质。

网络通信单元270可以执行与主机系统HOST和其它显示装置12至14的短距离通信，并且可以被实现为包括能够实现移动通信、数据通信、蓝牙、RF和以太网等的天线图案的通信模块。

网络通信单元270还可以在根据用于移动通信的技术标准或通信方法(例如，全球移动通信系统(GSM)、码分多址(CDMA)、码分多址2000(CDMA2000)、优化的增强语音数据或仅增强语音数据(EV-DO)、宽带CDMA(WCDMA)、高速下行链路分组接入(HSDPA)、高速上行链路分组接入(HSUPA)、长期演进(LTE)和高级长期演进(LTE-A))构建的移动通信网络上、通过下面将描述的天线图案向基站、外部移动终端和服务器中的至少一个传送无线信号或从基站、外部移动终端和服务器中的至少一个接收无线信号。

网络通信单元270可以通过下面将描述的天线图案、根据无线互联网技术在通信网络上传送/接收无线信号。无线互联网技术可以包括例如无线LAN(WLAN)、无线保真(Wi-Fi)、Wi-Fi直连、数字生活网络联盟(DLNA)、无线宽带(WiBro)、全球微波接入互操作性(WiMAX)、HSDPA、HSUPA、LTE和LTE-A。天线图案根据上述互联网技术和上面没有列出的互联网技术当中的至少一种无线互联网技术传送/接收数据。

UI生成单元280可以生成用于与主机系统HOST和其它显示装置12至14通信的UI菜单，并且可以使用算法代码和屏上显示集成电路(OSD IC)来实现。用于与主机系统HOST和其它显示装置12至14通信的UI菜单可以是用于指定期望通信的对方数字TV并选择期望功能的菜单。

控制单元290可以用于执行第一显示装置1的整体控制并且用于控制主机系统HOST与第二至第四显示装置12、13和14的通信，并且可以被实现为存储用于控制的对应的算法代码并执行存储的算法代码的微控制器单元(MCU)。

控制单元290根据通过用户输入单元250的输入和选择进行控制并通过网络通信单元270将对应的控制命令和数据传送到主机系统HOST以及第二至第四显示装置12、13和14。当然，当从主机系统HOST以及第二至第四显示装置12、13和14输入特定控制命令和数据时，控制单元290根据对应的控制命令执行操作。

因为第二显示装置12的框图、第三显示装置13的框图和第四显示装置14的框图与参考图22描述的第一显示装置11的框图基本上相同，所以它们的描述将被省略。

然而，本公开的实施例的方面和特征不限于在本文中阐述的方面和特征。通过参考权利要求(其中，在权利要求中应包括其功能等同)，本公开的上述和其它方面对于本公开所属领域的普通技术人员将变得更加显而易见。

Claims (10)

1.一种显示装置，包括：

子像素，连接到扫描写入线、扫描初始化线、扫频信号线、第一数据线和第二数据线，其特征在于：

所述子像素包括：发光元件；第一像素驱动器，包括被配置为根据所述第一数据线的第一数据电压生成控制电流的第一晶体管；第二像素驱动器，包括被配置为根据所述第二数据线的第二数据电压生成被施加到所述发光元件的驱动电流的第八晶体管；以及第三像素驱动器，被配置为根据所述第一像素驱动器的所述控制电流控制其中所述驱动电流被施加到所述发光元件的时段，

所述第三像素驱动器包括电连接到所述第八晶体管的一个电极的第十五晶体管，并且

所述显示装置进一步包括将彼此间隔开的所述第八晶体管的所述一个电极和所述第十五晶体管的一个电极连接的桥电极。

2.根据权利要求1所述的显示装置，其特征在于，所述显示装置进一步包括：

扫描控制线，被配置为接收扫描控制信号；以及

栅截止电压线，被配置为接收栅截止电压，

所述扫描控制线、所述扫频信号线和所述栅截止电压线位于所述第八晶体管的所述一个电极与所述第十五晶体管的所述一个电极之间，

所述第一像素驱动器进一步包括被配置为根据所述扫描控制信号将所述扫频信号线连接到所述栅截止电压线的第七晶体管，并且

所述桥电极与所述扫频信号线、所述栅截止电压线和所述扫描控制线重叠。

3.根据权利要求1所述的显示装置，其特征在于：

所述扫描写入线和所述扫描初始化线在第一方向上延伸，

所述第一数据线和所述第二数据线在与所述第一方向相交的第二方向上延伸，并且

所述桥电极在所述第二方向上延伸。

4.根据权利要求1所述的显示装置，其特征在于：

所述第八晶体管的所述一个电极通过第一桥连接电极连接到所述桥电极，

所述第十五晶体管的所述一个电极通过第四桥连接电极连接到所述桥电极，并且

所述第一桥连接电极位于所述扫频信号线与所述扫描写入线之间。

5.根据权利要求1所述的显示装置，其特征在于，所述显示装置进一步包括：

第二发射线，被配置为接收第二发射信号；以及

扫描控制线，被配置为接收扫描控制信号，

所述第三像素驱动器进一步包括：第十七晶体管，包括连接到所述第二发射线的栅电极；以及第十八晶体管，被配置为根据所述扫描控制信号将所述发光元件的第一电极连接到初始化电压线，并且

所述第十七晶体管的一个电极与所述第十八晶体管的一个电极间隔开。

6.根据权利要求5所述的显示装置，其特征在于，所述显示装置进一步包括：

第七连接电极，将所述第十七晶体管的所述一个电极和所述第十八晶体管的所述一个电极电连接，并且

所述第七连接电极电连接到所述发光元件的所述第一电极。

7.根据权利要求5所述的显示装置，其特征在于，所述显示装置进一步包括：

第八连接电极，将所述第十五晶体管的另一电极和所述第十七晶体管的另一电极连接。

8.根据权利要求1所述的显示装置，其特征在于，所述显示装置进一步包括：

第一发射线，被配置为接收第一发射信号；

第二电源线，被配置为接收第二电源电压；

第五连接电极，连接到所述第二电源线以接收所述第二电源电压；以及

第十二晶体管，被配置为根据所述第一发射信号将所述第二电源线连接到所述第八晶体管，

所述第十二晶体管的一个电极通过多个接触孔连接到所述第五连接电极，

所述第一发射线在第一方向上延伸，并且

所述第十二晶体管的另一电极在与所述第一方向相交的第二方向上延伸以与所述第一发射线重叠。

9.一种拼接显示装置，其特征在于，所述拼接显示装置包括：

多个根据权利要求1至8中任一项所述的显示装置；以及

连接构件，位于所述显示装置之间，并且：

所述显示装置中的第一显示装置包括：基板，其中，所述扫描写入线、所述扫描初始化线、所述扫频信号线、所述第一数据线和所述第二数据线在所述基板的第一表面上。

10.根据权利要求9所述的拼接显示装置，其特征在于，所述第一显示装置进一步包括：

焊盘，在所述基板的所述第一表面上；以及

侧线，在所述基板的所述第一表面、与所述第一表面相反的第二表面以及所述第一表面与所述第二表面之间的一个侧表面上，并且连接到所述焊盘，

所述第一显示装置进一步包括：连接线，在所述基板的所述第二表面上；以及柔性膜，通过导电粘合构件连接到所述连接线，并且

所述侧线连接到所述连接线。