CN219226297U - 显示装置 - Google Patents

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Abstract

公开了一种显示装置。该显示装置包括：基底；晶体管层，在基底的第一表面上；垫部；第一过孔层，在晶体管层上，并且与垫部间隔开；第二过孔层，在第一过孔层上，并且使第一过孔层的上表面暴露；第三过孔层，在第二过孔层上，并且使第二过孔层的上表面暴露；显示元件层，在第三过孔层上；引线，在基底的第二表面上；侧表面连接线，在基底的端部的外围周围将垫部电连接到引线；以及外涂层，覆盖所述侧表面连接线并且与所述第一过孔层的暴露的上表面叠置。因此，外涂层可以具有在一方向上均匀地延伸同时在基底上被非显示区域中的过孔层之间的台阶差阻挡的端部，并且可以改善外涂层的工艺能力。

Description

显示装置
技术领域
本公开的实施例的方面涉及一种显示装置以及包括该显示装置的拼接显示装置。
背景技术
近来，随着对信息显示的兴趣的增加，对显示装置的研究和开发也在不断地进行。例如，为了制造大屏幕显示装置，将多个显示装置彼此连接的拼接显示装置正投入实际使用。拼接显示装置通过将具有预定尺寸的多个显示面板彼此连接来实现大屏幕。
在该背景技术部分中公开的以上信息是为了增强对本公开的背景技术的理解，因此，其可以包含不构成现有技术的信息。
实用新型内容
本实用新型的目的在于提供一种显示装置，该显示装置包括包含黑色颜料的外涂层。外涂层可以覆盖整个侧表面连接线和第一过孔层的从第二过孔层暴露的暴露的上表面。
本公开的一个或更多个实施例涉及一种包括显示装置的拼接显示装置。
然而，本公开的方面和特征不限于以上描述的方面和特征，并且可以在不脱离本公开的精神和范围的情况下进行各种扩展。
一种显示装置可以包括：基底，包括显示区域和在显示区域周围的非显示区域；晶体管层，在基底的第一表面上；垫部，在非显示区域处；第一过孔层，在晶体管层上，并且与垫部间隔开；第二过孔层，在第一过孔层上，并且与第一过孔层具有台阶差，以使第一过孔层的上表面的部分暴露；第三过孔层，在第二过孔层上，并且与第二过孔层具有台阶差，以使第二过孔层的上表面的部分暴露；显示元件层，在显示区域处位于第三过孔层上；引线，在基底的第二表面上；侧表面连接线，在基底的端部的外围周围将垫部和引线彼此电连接；以及外涂层，覆盖侧表面连接线的全部并且与第一过孔层的从第二过孔层暴露的上表面叠置。
在实施例中，外涂层的端部可以面对第二过孔层的端部。
在实施例中，外涂层可以与第二过孔层的暴露的上表面的至少一部分叠置，并且其中，外涂层的端部可以面对第三过孔层的端部。
在实施例中，晶体管层可以包括在晶体管上的层间绝缘层，层间绝缘层接触第一过孔层，并且其中，层间绝缘层可以包括从第一过孔层和垫部暴露的部分。
在实施例中，显示元件层可以包括：像素电极，在第三过孔层上；以及保护层，在像素电极和垫部上，并且使像素电极的上表面的一部分和垫部的上表面的一部分暴露，并且其中，保护层可以接触层间绝缘层、第一过孔层、第二过孔层和第三过孔层的暴露的部分。
在实施例中，侧表面连接线可以在保护层上，并且可以与层间绝缘层的暴露的部分叠置。
在实施例中，外涂层的端部可以面对第二过孔层的端部，且保护层置于外涂层的端部与第二过孔层的端部之间。
在实施例中，外涂层可以与第二过孔层的暴露的上表面的至少一部分叠置，并且其中，外涂层的端部可以面对第三过孔层的端部，且保护层置于外涂层的端部与第三过孔层的端部之间。
在实施例中，显示装置还可以包括：第一源极金属层，在晶体管层上，并且在显示区域处被第一过孔层覆盖；第二源极金属层，在显示区域处位于第一过孔层上，并且被第二过孔层覆盖；以及第三源极金属层，在显示区域处位于第二过孔层上，并且被第三过孔层覆盖。
在实施例中，垫部可以包括：第一垫电极；第二垫电极，直接在第一垫电极上；第三垫电极，直接在第二垫电极上；以及第四垫电极，直接在第三垫电极上，并且其中，第一垫电极至第四垫电极的暴露的部分可以接触保护层。
根据本公开的一个或更多个实施例，一种显示装置包括：基底，包括显示区域和在显示区域周围的非显示区域；晶体管层，在基底的第一表面上，体管层包括定位在显示区域处的像素电路的晶体管；垫部，在非显示区域处，并且电连接到像素电路；第一过孔层，在晶体管层上，并且与垫部间隔开；第二过孔层，在第一过孔层上，并且与第一过孔层具有台阶差，以使第一过孔层的上表面的部分暴露；第三过孔层，在第二过孔层上，并且与第二过孔层具有台阶差，以使第二过孔层的上表面的部分暴露；显示元件层，在显示区域处位于第三过孔层上，显示元件层包括电连接到晶体管的发光元件；引线，在基底的第二表面上；侧表面连接线，在基底的第一表面、基底的第二表面以及基底的在第一表面与第二表面之间的侧表面上，侧表面连接线将垫部和引线彼此电连接；以及外涂层，覆盖侧表面连接线的全部并且与第一过孔层的从第二过孔层暴露的上表面叠置。
在实施例中，外涂层的端部可以面对第二过孔层的端部。
在实施例中，外涂层可以与第二过孔层的暴露的上表面的至少一部分叠置，并且外涂层的端部可以面对第三过孔层的端部。
在实施例中，外涂层可以包括直接接触侧表面连接线并且包括黑色颜料的绝缘层。
在实施例中，晶体管层还可以包括在晶体管上的层间绝缘层，层间绝缘层接触第一过孔层，并且层间绝缘层可以包括从第一过孔层和垫部暴露的部分。
在实施例中，显示元件层还可以包括：像素电极，在第三过孔层上，并且电连接到发光元件；以及保护层，在像素电极和垫部上，并且使像素电极的上表面的一部分和垫部的上表面的一部分暴露。保护层可以接触层间绝缘层、第一过孔层、第二过孔层和第三过孔层的暴露的部分。
在实施例中，侧表面连接线可以在保护层上，并且可以与层间绝缘层的暴露的部分叠置。
在实施例中，外涂层的端部可以面对第二过孔层的端部，且保护层置于外涂层的端部与第二过孔层的端部之间。
在实施例中，第二过孔层的端部可以在平面图中具有在第一方向上以直线延伸的形状。
在实施例中，外涂层可以与第二过孔层的暴露的上表面的至少一部分叠置，并且外涂层的端部可以面对第三过孔层的端部，且保护层置于外涂层的端部与第三过孔层的端部之间。
在实施例中，第二过孔层的端部可以在平面图中具有在第一方向上以直线延伸的形状。
在实施例中，显示装置还可以包括：第一源极金属层，在晶体管层上，并且在显示区域处被第一过孔层覆盖；第二源极金属层，在显示区域处位于第一过孔层上，并且被第二过孔层覆盖；以及第三源极金属层，在显示区域处位于第二过孔层上，并且被第三过孔层覆盖。
在实施例中，垫部可以包括：第一垫电极，与第一源极金属层一起形成；第二垫电极，与第二源极金属层一起形成，并且直接在第一垫电极上；第三垫电极，与第三源极金属层一起形成，并且直接在第二垫电极上；以及第四垫电极，与像素电极一起形成，并且直接在第三垫电极上。第一垫电极至第四垫电极的暴露的部分可以接触保护层。
在实施例中，显示元件层还可以包括：黑色各向异性导电膜，在显示区域处位于外涂层的一部分和保护层上，黑色各向异性导电膜包括黑色颜料和细导电颗粒，并且发光元件和像素电极可以通过细导电颗粒彼此电连接。
在实施例中，显示装置还可以包括：第二表面电极，在基底的第二表面上；以及柔性膜，通过导电粘合构件电连接到第二表面电极，并且侧表面连接线可以通过引线电连接到第二表面电极。
根据本公开的一个或更多个实施例，拼接显示装置可以包括：多个显示装置；以及结合区域，在多个显示装置之间，并且将多个显示装置彼此连接。多个显示装置中的至少一个包括：基底，包括显示区域和在显示区域周围的非显示区域；晶体管层，在基底的第一表面上，晶体管层在显示区域处包括像素电路的晶体管；垫部，在非显示区域处，并且电连接到像素电路；第一过孔层，在晶体管层上，并且与垫部间隔开；第二过孔层，在第一过孔层上，并且与第一过孔层具有台阶差，以使第一过孔层的上表面的部分暴露；第三过孔层，在第二过孔层上，并且与第二过孔层具有台阶差，以使第二过孔层的上表面的部分暴露；显示元件层，在显示区域处位于第三过孔层上，显示元件层包括电连接到晶体管的发光元件；引线，在基底的第二表面上；侧表面连接线，在基底的第一表面、基底的第二表面以及基底的在第一表面与第二表面之间的侧表面上，侧表面连接线将垫部和引线彼此电连接；以及外涂层，覆盖侧表面连接线的全部并且与第一过孔层的从第二过孔层暴露的上表面叠置，外涂层包括黑色颜料。
在实施例中，外涂层的端部可以面对第二过孔层的端部。
在实施例中，外涂层可以与第二过孔层的暴露的上表面的至少一部分叠置，并且外涂层的端部可以面对第三过孔层的端部。
在实施例中，显示元件层还可以包括：像素电极，在第三过孔层上，并且电连接到发光元件；以及保护层，在像素电极和垫部上，并且使像素电极的上表面的一部分和垫部的上表面的一部分暴露，并且保护层可以接触第一过孔层、第二过孔层和第三过孔层的暴露的部分。
在实施例中，外涂层的端部可以面对第二过孔层的端部，且保护层置于外涂层的端部与第二过孔层的端部之间。
在实施例中，发光元件可以包括倒装芯片型微型发光二极管元件。
根据本公开的一个或更多个实施例，显示装置和包括该显示装置的拼接显示装置可以包括完全覆盖侧表面连接线的外涂层。由于在基底上以台阶形状设置的过孔层之间的台阶差，外涂层可以在被坝阻挡的同时形成。因此，外涂层可以具有在一方向上均匀地延伸同时在基底上被非显示区域中的过孔层之间的台阶差阻挡的端部，并且可以改善外涂层的工艺能力(例如，工艺分散或工艺偏差)。例如，可以改善通过移印工艺形成的外涂层的工艺能力，并且可以改善包括外涂层的工艺能力的显示装置制造工艺能力。因此，可以改善显示装置以及包括该显示装置的拼接显示装置的制造工艺的可靠性和图像质量。
然而，本公开的方面和特征不限于上述方面和特征，并且可以在不脱离本公开的精神和范围的情况下进行各种扩展。
附图说明
根据以下参照附图对说明性的非限制性实施例的详细描述，将更清楚地理解本公开的以上和其他方面及特征，在附图中：
图1是示出根据本公开的实施例的显示装置的图；
图2是示出包括在图1的显示装置中的像素的示例的图；
图3是示出包括在图1的显示装置中的像素的另一示例的图；
图4是示出根据本公开的实施例的拼接显示装置的图；
图5是示出图1的显示装置的示例的平面图；
图6至图7是示出包括在图5的显示装置中的像素电路和发光元件之间的连接关系的示例的图；
图8是示出包括在图5的显示装置中的像素电路区域、解复用区域、扇出区域、静电放电区域和非显示区域的示例的图；
图9是示出图8的静电放电区域的一部分和扇出区域的一部分的示例的放大视图；
图10是示出根据本公开的实施例的显示装置的透视图；
图11是示出图10的显示装置的第二表面的一部分的示例的图；
图12是示出图10的显示装置的示例的剖视图；
图13A是示出图12的显示装置的连接线和过孔层的侧表面的示例的透视图；
图13B是示出图10的显示装置的示例的透视图；
图14是示出图10的显示装置的示例的剖视图；
图15是示出图10的显示装置的示例的剖视图；
图16是示出图10的显示装置的示例的剖视图；
图17是示出图10的显示装置的示例的剖视图；
图18是示出在图10的显示装置中形成外涂层的方法的示例的图；
图19是示出形成在图10的显示装置中的外涂层的示例的图；
图20是示出在图10的显示装置中形成外涂层的方法的示例的图；
图21是示出包括在图5的显示装置中的像素的示例的电路图；
图22是示出包括在图21的像素中的像素电路的示例的布局图；
图23是示出包括在图4的拼接显示装置中的彼此连接的显示装置的示例的剖视图；以及
图24是示出图4的拼接显示装置的示例的框图。
具体实施方式
在下文中，将参照附图更详细地描述实施例，在附图中，同样的附图标记始终指同样的元件。然而，本公开可以以各种不同的形式体现，并且不应被解释为仅限于这里示出的实施例。相反，这些实施例是作为示例提供的，使得本公开将是彻底的和完整的，并且将向本领域技术人员充分地传达本公开的方面和特征。因此，可以不描述本领域普通技术人员为了完全理解本公开的方面和特征而不是必需的工艺、元件和技术。除非另外指出，否则贯穿附图和书面描述，同样的附图标记表示同样的元件，因此，可以不重复其冗余描述。
当某个实施例可以不同地实现时，特定的工艺顺序可以与所描述的顺序不同。例如，两个连续描述的工艺可以同时或基本上同时执行，或者可以以与所描述的顺序相反的顺序执行。
在附图中，为了清楚起见，可以夸大和/或简化元件、层和区域的相对尺寸。为了易于说明，这里可以使用诸如“在……之下”、“在……下方”、“下”、“在……下面”、“在……上方”、“上”等的空间相对术语，来描述如图中所示的一个元件或特征与其他元件或特征的关系。将理解的是，除了图中描绘的方位之外，空间相对术语还旨在涵盖装置在使用中或在操作中的不同方位。例如，如果图中的装置被翻转，则被描述为“在”其他元件或特征“下方”或“之下”或“下面”的元件随后将被定位为“在”所述其他元件或特征“上方”。因此，示例性术语“在……下方”和“在……下面”可以涵盖上方和下方两种方位。装置可以另外被定位(例如，旋转90度或处于其他方位)，并且应相应地解释这里使用的空间相对描述语。
在图中，x轴、y轴和z轴不限于直角坐标系的三个轴，并且可以在更广泛的意义上解释。例如，x轴、y轴和z轴可以彼此垂直或基本上垂直，或者可以表示彼此不垂直的彼此不同的方向。
将理解的是，尽管这里可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离本公开的精神和范围的情况下，下面描述的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。
将理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可以直接在所述另一元件或层上、直接连接到或直接结合到所述另一元件或层，或者可以存在一个或更多个居间元件或层。类似地，当层、区域或元件被称为“电连接”到另一层、区域或元件时，该层可以直接电连接到所述另一层、区域或元件，或者可以间接电连接到所述另一层、区域或元件，且一个或更多个居间层、区域或元件在其之间。另外，将理解的是，当元件或层被称为“在”两个元件或层“之间”时，该元件或层可以是所述两个元件或层之间的唯一元件或层，或者也可以存在一个或更多个居间元件或层。
这里使用的术语是出于描述特定实施例的目的，而不旨在限制本公开。如这里所使用的，除非上下文另外明确指出，否则单数形式“一”和“一个(种/者)”也旨在包括复数形式。还将理解的是，当在本说明书中使用术语“包含”、“包括”、“具有”及其变型时，说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。如这里所使用的，术语“和/或”包括相关所列项中的一个或更多个的任何组合和所有组合。例如，表述“A和/或B”表示A、B或者A和B。诸如“……中的至少一个(者/种)”的表述当在一列元件之后时修饰整列元件，而不修饰该列的个别元件。例如，表述“a、b和c中的至少一个(种/者)”和“选自于由a、b和c组成的组中的至少一个(种/者)”指示仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、a、b和c中的全部或其变型。
如这里所使用的，术语“基本上”、“约(大约)”和类似术语用作近似术语而不用作程度术语，并且旨在解释本领域普通技术人员将认识到的测量值或计算值的固有偏差。此外，当描述本公开的实施例时，“可以”的使用指“本公开的一个或更多个实施例”。如这里所使用的，术语“使用”及其变型可以被认为分别与术语“利用”及其变型同义。此外，术语“示例性”旨在指示例或说明。
根据这里描述的本公开的实施例的电子或电气装置和/或任何其他相关装置或组件可以利用任何合适的硬件、固件(例如，专用集成电路)、软件或软件、固件和硬件的组合来实现。例如，这些装置的各种组件可以形成在一个集成电路(IC)芯片上或分开的IC芯片上。此外，这些装置的各种组件可以在柔性印刷电路膜、载带封装件(TCP)、印刷电路板(PCB)上实现，或者形成在一个基底上。此外，这些装置的各种组件可以是在一个或更多个计算装置中在一个或更多个处理器上运行、执行计算机程序指令并与其他系统组件交互以执行这里描述的各种功能的进程或线程。计算机程序指令存储在存储器中，该存储器可以使用标准存储器装置(诸如以随机存取存储器(RAM)为例)在计算装置中实现。计算机程序指令还可以存储在其他非暂时性计算机可读介质(诸如以CD-ROM、闪存驱动器等为例)中。此外，本领域技术人员应当认识到，在不脱离本公开的示例实施例的精神和范围的情况下，各种计算装置的功能可以组合或集成到单个计算装置中，或者特定计算装置的功能可以跨一个或更多个其他计算装置分布。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，术语(诸如在常用词典中定义的术语)应当被解释为具有与它们在相关领域的背景下和/或本说明书中的含义一致的含义，并且不应以理想化或过于形式化的含义来解释，除非在这里明确地如此定义。
图1是示出根据本公开的实施例的显示装置的图，图2是示出包括在图1的显示装置中的像素的示例的图，并且图3是示出包括在图1的显示装置中的像素的另一示例的图。
参照图1、图2和图3，显示装置10可以包括像素PX。
显示装置10是用于显示视频和/或静止图像的装置。显示装置10可以用作各种合适的产品(诸如便携式电子装置(诸如移动电话、智能电话、平板个人计算机(PC)、智能手表、手表电话、移动通信终端、电子笔记本、电子书、便携式多媒体播放器(PMP)、导航装置和超移动PC(UMPC))以及电视、笔记本计算机、监视器、广告牌和物联网(IOT)装置)的显示屏幕。
显示装置10(或显示面板)可以形成为具有在第一方向DR1上延伸的长边和在与第一方向DR1交叉的第二方向DR2上延伸的短边的矩形形状的平面。在第一方向DR1上延伸的长边和在第二方向DR2上延伸的短边交汇的拐角可以形成为以合适的曲率(例如，预定曲率)倒圆，或者可以形成为直角。显示装置10的平面形状不限于四边形，并且可以形成为另一合适的多边形形状、圆形形状或椭圆形形状。显示装置10可以是平坦的或基本上平坦的显示装置，但是本公开不限于此。例如，显示装置10可以包括形成在左端和右端处并且具有恒定曲率或变化曲率的弯曲部分。另外，显示装置10可以柔性地形成为曲折的、弯曲的、弯折的、折叠的或卷曲的。
例如，像素PX中的每个可以表现为单位像素UP，如图2和图3中所示。单位像素UP中的每个可以包括第一像素SP1、第二像素SP2和第三像素SP3。图2和图3示出了单位像素UP包括三个像素SP1、SP2和SP3，但是本公开不限于此。
第一像素SP1、第二像素SP2和第三像素SP3可以发射具有彼此不同颜色的光。第一像素SP1、第二像素SP2和第三像素SP3中的每个可以具有矩形、正方形或菱形的平面形状。例如，第一像素SP1、第二像素SP2和第三像素SP3中的每个可以呈具有在第一方向DR1上延伸的短边和在第二方向DR2上延伸的长边的矩形的平面形状，如图2中所示。作为另一示例，第一像素SP1、第二像素SP2和第三像素SP3中的每个可以具有正方形或菱形的平面形状，如图3中所示。
在实施例中，如图2中所示，第一像素SP1、第二像素SP2和第三像素SP3可以沿着第一方向DR1布置。
在另一实施例中，第一像素SP1与第二像素SP2和第三像素SP3中的任一个可以沿着第一方向DR1布置，并且第二像素SP2和第三像素SP3中的另一个可以相对于第一像素SP1沿着第二方向DR2布置。例如，如图3中所示，第二像素SP2可以相对于第一像素SP1在第一方向DR1上布置，第三像素SP3可以相对于第一像素SP1在第二方向DR2上布置。
第一像素SP1可以发射第一光，第二像素SP2可以发射第二光，并且第三像素SP3可以发射第三光。第一光可以是红色波段的光，第二光可以是绿色波段的光，并且第三光可以是蓝色波段的光。红色波段可以是约600nm至750nm的波段，绿色波段可以是约480nm至560nm的波段，并且蓝色波段可以是约370nm至460nm的波段，但是本公开不限于此。
第一像素SP1、第二像素SP2和第三像素SP3中的每个可以包括包含无机半导体的无机发光元件作为发射光的发光元件。例如，无机发光元件可以是倒装芯片型的微型发光二极管(LED)，但是本公开不限于此。
如图2和图3中所示，第一像素SP1的面积、第二像素SP2的面积和第三像素SP3的面积可以彼此相同或基本上相同，但是本公开不限于此。像素的面积可以被理解为包括在对应的像素中的发光元件(或光源)的平面面积，或者发光元件的发射区域的平面面积。
第一像素SP1的面积、第二像素SP2的面积和第三像素SP3的面积中的至少一个可以与其他面积不同。作为另一示例，第一像素SP1的面积、第二像素SP2的面积和第三像素SP3的面积中的任意两个可以彼此相同或基本相同，并且它们之中的另一个可以与这两个面积不同。作为另一示例，第一像素SP1的面积、第二像素SP2的面积和第三像素SP3的面积可以彼此不同。
图4是示出根据本公开的实施例的拼接显示装置的图。
参照图4，拼接显示装置TD可以包括多个显示装置10-1、10-2、10-3和10-4。
显示装置10-1、10-2、10-3和10-4可以以网格形状布置，但是本公开不限于此。当显示装置10-1、10-2、10-3和10-4在第一方向DR1或第二方向DR2上彼此连接时，拼接显示装置TD可以具有合适的形状(例如，特定或预定形状)。例如，显示装置10-1、10-2、10-3和10-4中的每个可以具有彼此相同或基本上相同的尺寸，但是本公开不限于此。作为另一示例，显示装置10-1、10-2、10-3和10-4中的至少一部分可以具有与其他显示装置的尺寸不同的尺寸。
显示装置10-1、10-2、10-3和10-4可以包括第一显示装置10-1、第二显示装置10-2、第三显示装置10-3和第四显示装置10-4。显示装置10-1、10-2、10-3和10-4的数量以及它们之间的结合关系不限于图4中所示的实施例。显示装置10-1、10-2、10-3和10-4的数量可以根据显示装置10-1、10-2、10-3和10-4的尺寸和/或拼接显示装置TD的尺寸来确定。
第一显示装置至第四显示装置10-1、10-2、10-3和10-4可以固定到安装框架(例如，预定安装框架)以实现大屏幕图像。
第一显示装置至第四显示装置10-1、10-2、10-3和10-4中的每个可以具有包括长边和短边的矩形形状。第一显示装置至第四显示装置10-1、10-2、10-3和10-4可以设置有彼此连接的长边或短边。第一显示装置至第四显示装置10-1、10-2、10-3和10-4中的一部分可以设置在拼接显示装置TD的边缘处，以形成拼接显示装置TD的一侧。第一显示装置至第四显示装置10-1、10-2、10-3和10-4中的另一部分可以设置在拼接显示装置TD的拐角处，并且可以形成拼接显示装置TD的两个相邻侧。第一显示装置至第四显示装置10-1、10-2、10-3和10-4中的又一部分可以设置在拼接显示装置TD内部，并且可以(例如，在其外围周围)被其他显示装置围绕。
第一显示装置至第四显示装置10-1、10-2、10-3和10-4中的每个可以包括显示区域DA和非显示区域NDA。显示区域DA可以包括单位像素UP，并且可以显示图像。单位像素UP中的每个可包括第一像素SP1、第二像素SP2和第三像素SP3。第一像素SP1、第二像素SP2和第三像素SP3中的每个可以包括微型LED。然而，本公开不限于此，第一像素SP1、第二像素SP2和第三像素SP3中的每个可以包括包含有机发光层的有机LED、包含量子点发光层的量子点LED和包含无机半导体的无机LED中的一种。在下文中，为了便于说明和描述，假设第一像素SP1、第二像素SP2和第三像素SP3中的每个包括微型LED。
非显示区域NDA可以设置在显示区域DA周围，并且可以围绕显示区域DA的至少一部分(例如，在显示区域DA的至少一部分的外围周围)。非显示区域NDA可以不显示图像。
第一显示装置至第四显示装置10-1、10-2、10-3和10-4可以包括在显示区域DA中沿着多个行和多个列布置的第一像素SP1、第二像素SP2和第三像素SP3。第一像素SP1、第二像素SP2和第三像素SP3中的每个可以包括由像素限定层或堤限定的发射区域或开口区域，并且可以通过发射区域或开口区域发射具有期望峰值波长(例如，预定峰值波长)的光。发射区域可以是由第一像素SP1、第二像素SP2和第三像素SP3中的每个的发光元件产生的光发射到第一显示装置至第四显示装置10-1、10-2、10-3和10-4的外部的区域。
第一像素SP1、第二像素SP2和第三像素SP3可以沿着显示区域DA的第一方向DR1顺序地且重复地设置。
拼接显示装置TD可以具有整体的平面形状，但是本公开不限于此。拼接显示装置TD可以具有立体形状，从而向用户提供立体效果。例如，当拼接显示装置TD具有立体形状时，显示装置10-1、10-2、10-3和10-4中的至少一部分可以具有弯曲形状。作为另一示例，第一显示装置至第四显示装置10-1、10-2、10-3和10-4中的每个可以具有平面形状，并且可以以合适的角度(例如，预定角度)彼此连接，因此拼接显示装置TD可以具有立体形状。
拼接显示装置TD可以包括设置在显示区域DA之间的结合区域SM。拼接显示装置TD可以通过将相邻显示装置中的每个的非显示区域NDA连接来形成。第一显示装置至第四显示装置10-1、10-2、10-3和10-4可以通过设置在结合区域SM处(例如，中或上)的结合构件或粘合构件彼此连接。
可以减小或最小化第一显示装置至第四显示装置10-1、10-2、10-3和10-4中的每个的显示区域DA之间的距离，使得结合区域SM可以不被用户识别。例如，第一显示装置10-1的像素与第二显示装置10-2的像素之间的第一水平像素节距HPP1可以同第二显示装置10-2的像素之间的第二水平像素节距HPP2相同或基本上相同。第一显示装置10-1的像素与第三显示装置10-3的像素之间的第一竖直像素节距VPP1可以同第三显示装置10-3的像素之间的第二竖直像素节距VPP2相同或基本上相同。
因此，拼接显示装置TD可以改善(例如，可以减少)第一显示装置至第四显示装置10-1、10-2、10-3和10-4之间的断开感，并且可以通过防止或基本上防止第一显示装置至第四显示装置10-1、10-2、10-3和10-4之间的结合区域SM被用户识别来改善图像的沉浸程度。
图5是示出图1的显示装置的示例的平面图。
参照图4和图5，显示装置10可以包括显示区域DA和非显示区域NDA。
图4中所示的第一显示装置至第四显示装置10-1、10-2、10-3和10-4可以具有与图5中所示的显示装置10的构造相同或基本上相同(或类似)的构造。
在实施例中，显示区域DA可以包括像素电路区域CCA、解复用区域DMA、扇出区域FOA和静电放电区域ESA。在实施例中，解复用区域DMA、扇出区域FOA和静电放电区域ESA可以设置在显示区域DA的至少一侧的边缘处。
在图5中，解复用区域DMA、扇出区域FOA和静电放电区域ESA被示出为设置在显示区域DA的上边缘处，但是它们的设置位置不限于此。作为另一示例，解复用区域DMA、扇出区域FOA和静电放电区域ESA中的至少一个还可以设置在显示装置10的下边缘、左边缘和右边缘中的至少一个处。
非显示区域NDA可以包括多个垫(pad，或称为“焊盘”)部PAD。在实施例中，垫部PAD可以通过信号线(例如，预定信号线)将设置在显示装置10的第二表面(例如，后表面)上的各种驱动电路和显示区域DA的电路彼此电连接。
单位像素UP可以包括第一像素SP1、第二像素SP2和第三像素SP3。第一像素SP1、第二像素SP2和第三像素SP3中的每个可以包括第一像素电极ETL1(例如，阳极AND或像素电极)和第二像素电极ETL2(例如，阴极CTD或共电极)。例如，在每个像素行中，可以重复第一像素SP1的第一像素电极ETL1和第二像素电极ETL2、第二像素SP2的第一像素电极ETL1和第二像素电极ETL2以及第三像素SP3的第一像素电极ETL1和第二像素电极ETL2的沿着第一方向DR1的布置。
第一像素SP1可以包括电连接到第一像素电极ETL1和第二像素电极ETL2的第一发光元件ED1。此外，第一像素SP1还可以包括通过其中包括的第一像素电极ETL1电连接到第一发光元件ED1的第一像素电路PC1。
第二像素SP2可以包括电连接到第一像素电极ETL1和第二像素电极ETL2的第二发光元件ED2。第二像素SP2还可以包括通过其中包括的第一像素电极ETL1电连接到第二发光元件ED2的第二像素电路PC2。
第三像素SP3可以包括电连接到第一像素电极ETL1和第二像素电极ETL2的第三发光元件ED3。第三像素SP3还可以包括通过其中包括的第一像素电极ETL1电连接到第三发光元件ED3的第三像素电路PC3。
在实施例中，第一发光元件ED1、第二发光元件ED2和第三发光元件ED3中的每个可以设置在与其对应的第一像素电极ETL1和第二像素电极ETL2上并且同与其对应的第一像素电极ETL1和第二像素电极ETL2叠置。第一像素电路PC1、第二像素电路PC2和第三像素电路PC3可以设置在分别与第一发光元件ED1、第二发光元件ED2和第三发光元件ED3对应的第一像素电极ETL1和第二像素电极ETL2下面(例如，之下)。
在下文中，为了便于说明，第一像素SP1的第一像素电极ETL1和第二像素电极ETL2和/或第一发光元件ED1在附图中被示出为第一像素SP1。类似地，第二像素SP2的第一像素电极ETL1和第二像素电极ETL2和/或第二发光元件ED2被示出为第二像素SP2，并且第三像素SP3的第一像素电极ETL1和第二像素电极ETL2和/或第三发光元件ED3被示出为第三像素SP3。另外，假设每个单位像素UP具有包括如上所述的第一像素SP1、第二像素SP2和第三像素SP3的构造。
另外，尽管在图5中一个发光元件被示出为设置在一个像素中，但是本公开不限于此。例如，第一像素SP1、第二像素SP2和第三像素SP3中的每个可以包括至少两个发光元件。例如，第一像素SP1、第二像素SP2和第三像素SP3中的每个可以包括主发光元件和修复发光元件。
第一像素SP1、第二像素SP2和第三像素SP3可以设置在静电放电区域ESA、扇出区域FOA、解复用区域DMA和像素电路区域CCA处(例如，中或上)。
单位像素UP可以布置为具有均匀或基本上均匀的像素节距。例如，在第一方向DR1上彼此相邻的单位像素UP之间的像素节距(例如，水平距离)可以是均匀的或者基本上均匀的。另外，在第二方向DR2上彼此相邻的单位像素UP之间的像素节距(例如，竖直距离)可以是均匀的或基本上均匀的。
单位像素UP可以沿着多个像素行和多个像素列(例如，单位像素列)布置。例如，第一像素SP1、第二像素SP2和第三像素SP3可以布置在第一像素行至第九像素行PROW1、PROW2、PROW3、PROW4、PROW5、PROW6、PROW7、POW8和PROW9中。第一像素行至第九像素行PROW1、PROW2、PROW3、PROW4、PROW5、PROW6、PROW7、PROW8和PROW9可以沿着第二方向DR2顺序地布置。因为在包括实际发射区域的第一像素行至第九像素行PROW1、PROW2、PROW3、PROW4、PROW5、PROW6、PROW7、PROW8和PROW9以均匀或基本上均匀的距离布置的情况下可以最小化或减小图像的差异感等，所以第一像素行至第九像素行PROW1、PROW2、PROW3、PROW4、PROW5、PROW6、PROW7、PROW8和PROW9可以以彼此相同或基本上相同的距离布置。此外，如图4中所示，像素行中的全部可以以均匀或基本上均匀的距离布置。
像素电路PC可以设置在像素电路区域CCA处(例如，中或上)。像素电路PC可以包括第一像素电路PC1、第二像素电路PC2和第三像素电路PC3。第一像素电路PC1可以向第一像素SP1的第一发光元件ED1供应驱动电流，第二像素电路PC2可以向第二像素SP2的第二发光元件ED2供应驱动电流，并且第三像素电路PC3可以向第三像素SP3的第三发光元件ED3供应驱动电流。
像素电路PC可以沿着电路行布置。第一像素电路PC1、第二像素电路PC2和第三像素电路PC3可以在第一电路行至第九电路行CROW1、CROW2、CROW3、CROW4、CROW5、CROW6、CROW7、CROW8和CROW9中沿着第一方向DR1重复地布置。第一电路行至第九电路行CROW1、CROW2、CROW3、CROW4、CROW5、CROW6、CROW7、CROW8和CROW9可以沿着第二方向DR2顺序地布置。
第一像素行PROW1可以设置在显示区域DA的最外(例如，最上)端处。第一像素行PROW1可以设置在显示区域DA的一个边缘或上边缘处。
静电放电区域ESA的静电放电电路可以与第一像素SP1、第二像素SP2和第三像素SP3(例如，第一像素电极ETL1和第二像素电极ETL2)设置在不同的层处(例如，中或上)。在实施例中，第一像素行PROW1可以与静电放电区域ESA叠置。因此，可以最小化或减小非显示区域NDA的面积。
第一像素行PROW1和第一电路行CROW1可以彼此电连接。例如，第一像素行PROW1的像素SP1、SP2和SP3可以分别连接到第一电路行CROW1的像素电路PC1、PC2和PC3。
在实施例中，第一像素行PROW1和第一电路行CROW1可以在第二方向DR2上彼此间隔开，且预定的另一构造在第一像素行PROW1与第一电路行CROW1之间。例如，第二像素行PROW2可以设置在第一像素行PROW1与第一电路行CROW1之间。另外，在实施例中，扇出区域FOA可以设置在第一像素行PROW1与第一电路行CROW1之间。扇出区域FOA的扇出线可以与第一像素SP1、第二像素SP2和第三像素SP3设置在不同的层处(例如，中或上)。换句话说，为了使非显示区域NDA最小化，扇出区域FOA可以设置在显示区域DA内(例如，内部)。
扇出区域FOA的扇出线可以与像素电路PC形成在同一层处(例如，中上)。例如，扇出线可以在显示区域DA处(例如，中或上)形成在最初将要设置第一电路行CROW1的空间中。另外，因为第一像素行PROW1和第二像素行PROW2保持或基本上保持与其他像素行的距离相同的距离，所以第一电路行CROW1可以设置在第二像素行PROW2下方(或内部)。
第二像素行PROW2可以设置在显示区域DA内(例如，内部)，并且与第一像素行PROW1相比从边缘更向内。在实施例中，第二像素行PROW2可以与扇出区域FOA叠置。
第二像素行PROW2和第二电路行CROW2可以在第二方向DR2上彼此间隔开。在实施例中，第一电路行CROW1和第三像素行PROW3可以设置在第二像素行PROW2与第二电路行CROW2之间。
在实施例中，第二电路行CROW2可以设置在第三像素行PROW3与第四像素行PROW4之间。第二像素行PROW2和第二电路行CROW2可以彼此电连接。例如，第二像素行PROW2的像素SP1、SP2和SP3可以分别连接到第二电路行CROW2的像素电路PC1、PC2和PC3。
在实施例中，包括解复用器DMX的解复用区域DMA可以设置在第二像素行PROW2与第一电路行CROW1之间。解复用器DMX可以以时分方法将从扇出线提供的数据信号(或数据电压)供应到对应的数据线。
解复用器DMX可以与像素电路PC形成在同一层处(例如，中或上)。例如，解复用器DMX可以形成在最初将要设置第二电路行CROW2的空间中。另外，因为第二像素行PROW2和第三像素行PROW3与其他像素行保持或基本上保持在相同的距离处，所以第二电路行CROW2可以设置在第三像素行PROW3下方(或内部)。
第三像素行PROW3可以设置在显示区域DA内(例如，内部)，并且与第二像素行PROW2相比从边缘更向内。第三像素行PROW3和第三电路行CROW3可以在第二方向DR2上彼此间隔开。第二电路行CROW2可以设置在第三像素行PROW3与第三电路行CROW3之间。第三像素行PROW3和第三电路行CROW3可以彼此电连接。例如，第三像素行PROW3的像素SP1、SP2和SP3可以分别连接到第三电路行CROW3的像素电路PC1、PC2和PC3。
第四像素行PROW4和第五像素行PROW5可以设置在显示区域DA内(例如，内部)，并且与第三像素行PROW3相比从边缘更向内。第四像素行PROW4和第四电路行CROW4可以在第二方向DR2上彼此相邻，第五像素行PROW5和第五电路行CROW5可以在第二方向DR2上彼此相邻。在实施例中，第四电路行CROW4和第五电路行CROW5可以设置在第四像素行PROW4与第五像素行PROW5之间，并且分别电连接到第四像素行PROW4和第五像素行PROW5。
第六像素行PROW6和第七像素行POW7可以设置在显示区域DA内(例如，内部)，并且与第五像素行PROW5相比从边缘更向内。第六像素行PROW6和第七像素行PROW7可以设置在像素电路区域CCA处(例如，中或上)。第六像素行PROW6和第六电路行CROW6可以在第二方向DR2上彼此相邻，第七像素行PROW7和第七电路行CROW7可以在第二方向DR2上彼此相邻。第六电路行CROW6和第七电路行CROW7可以设置在第六像素行PROW6与第七像素行PROW7之间，并且分别电连接到第六像素行PROW6和第七像素行PROW7。
如上所述，因为像素行中的每个可以与相邻像素行保持均匀或基本上均匀的距离，所以可以在第五像素行PROW5与第六像素行PROW6之间形成可以设置两个电路行的空间。信号线(例如，预定信号线)可以在对应的空间中设置/延伸。例如，栅极驱动器的级可以设置在两个像素行之间的空的空间中。
第八像素行PROW8和第九像素行PROW9以及第八电路行CROW8和第九电路行CROW9的设置和构造可以与第六像素行PROW6和第七像素行PROW7以及第六电路行CROW6和第七电路行CROW7的设置和构造相同或基本上相同。
另外，可以形成两个电路行的空间可以形成在第七像素行PROW7与第八像素行PROW8之间。
在实施例中，用于输出用于驱动像素电路PC的栅极信号的栅极驱动器可以设置在像素电路区域CCA处(例如，中或上)。例如，栅极驱动器的级可以设置在未设置第一像素电路PC1、第二像素电路PC2和第三像素电路PC3的空的空间中。
如上所述，由于显示装置10的显示区域DA中的第一电路行至第三电路行CROW1、CROW2和CROW3的位置变化，解复用区域DMA、扇出区域FOA和静电放电区域ESA可以包括在显示区域DA中。因此，可以最小化或减小显示装置10的非显示区域NDA。
此外，拼接显示装置TD可以通过非显示区域NDA的减小来最小化或减小显示装置10之间的距离，因此，相邻显示装置10之间的像素节距可以设计为与显示装置10中的每个内部的像素节距相同或基本上相同。因此，可以防止或最小化显示装置10之间的结合区域SM被用户识别，并且可以改善显示装置10之间的断开感，从而改善图像的沉浸程度。
图6和图7是示出包括在图5的显示装置中的像素电路和发光元件之间的连接关系的示例的图。
参照图5、图6和图7，像素SP可以包括像素电路PC、第一像素电极ETL1和第二像素电极ETL2以及发光元件ED。
在实施例中，发光元件ED可以接触第一像素电极ETL1和第二像素电极ETL2，并且可以设置在第一像素电极ETL1和第二像素电极ETL2上。例如，第一像素电极ETL1可以作为阳极连接到发光元件ED，第二像素电极ETL2可以作为阴极连接到发光元件ED。
另外，第一像素电极ETL1可以电连接到像素电路PC。例如，第一像素电极ETL1可以连接到像素电路PC的晶体管TFT。像素电路PC可以包括多个晶体管和至少一个电容器。例如，像素电路PC可以具有图21中所示的等效电路。
在实施例中，如图6中所示，当在平面图中观看时，像素电路PC可以设置在发光元件ED下方。例如，图6的像素SP可以应用于第四像素行PROW4与第四电路行CROW4之间的连接关系。
在实施例中，如图7中所示，当在平面图中观看时，像素电路PC可以设置在发光元件ED上方。例如，图7的像素SP可以应用于第五像素行PROW5与第五电路行CROW5之间的连接关系。
图8是示出包括在图5的显示装置中的像素电路区域、解复用区域、扇出区域、静电放电区域和非显示区域的示例的图。
参照图5和图8，显示装置10中的每个可以包括显示区域DA和非显示区域NDA。为了便于说明，图8中未示出像素行。
显示区域DA可以包括静电放电区域ESA、扇出区域FOA、解复用区域DMA和像素电路区域CCA。在实施例中，静电放电区域ESA、扇出区域FOA和解复用区域DMA可以设置在显示区域DA的至少一侧的边缘处。例如，静电放电区域ESA、扇出区域FOA和解复用区域DMA可以设置在显示区域DA的上边缘处。作为另一示例，静电放电区域ESA、扇出区域FOA和解复用区域DMA可以设置在左边缘和右边缘或者上边缘和下边缘处。作为又一示例，静电放电区域ESA、扇出区域FOA和解复用区域DMA中的至少一个可以设置在显示装置10的至少一个边缘处(例如，中或上)。非显示区域NDA可以包括垫部PAD。
静电放电区域ESA可以包括静电放电电路ESD。在实施例中，静电放电电路ESD可以与第一像素行PROW1的第一像素SP1、第二像素SP2和第三像素SP3中的至少一部分叠置。
静电放电电路ESD可以保护扇出线FOL、解复用器DMX和像素电路PC免受静电的影响。静电放电电路ESD可以使从外部引入的静电放电，以防止或基本上防止静电流入到显示区域DA中。
扇出区域FOA可以包括扇出线FOL。在实施例中，扇出线FOL可以与第二像素行PROW2的第一像素SP1、第二像素SP2和第三像素SP3叠置。
在实施例中，扇出线FOL可以从垫部PAD延伸到解复用器DMX。扇出线FOL可以将从垫部PAD接收的数据电压(例如，数据信号)供应到解复用器DMX。
在实施例中，扇出线FOL可以从垫部PAD延伸到像素电路区域CCA。扇出线FOL可以将从垫部PAD接收的时钟信号供应到用于驱动栅极驱动器的时钟线，并且可以将从垫部PAD接收的电力电压或控制电压供应到用于驱动栅极驱动器的电压线(例如，预定电压线)。
解复用区域DMA可以包括解复用器DMX。解复用器DMX可以以时分方法将从扇出线FOL接收的数据电压供应到第一数据线DL1、第二数据线DL2和第三数据线DL3。因为显示装置10中的每个包括解复用器DMX，所以可以减小扇出线FOL的数量，并且可以减小扇出区域FOA的面积。
像素电路区域CCA可以包括数据线DL。另外，像素电路区域CCA还可以包括栅极线和用于驱动像素电路PC的栅极驱动器。
数据线DL可以连接在解复用器DMX与像素电路PC之间。数据线DL可以在第二方向DR2上延伸，并且可以在第一方向DR1上彼此间隔开。数据线DL可以将从解复用器DMX接收的数据电压供应到像素电路PC。数据线DL可以包括第一数据线DL1、第二数据线DL2和第三数据线DL3。
第一数据线DL1可以连接到每个对应的像素列的第一像素电路PC1。第一数据线DL1可以将数据电压顺序地供应到设置在每个对应的像素列中的第一像素电路PC1。这里，像素列可以与由第一像素SP1、第二像素SP2和第三像素SP3构成的单位像素UP的沿着第二方向DR2的布置对应。
第二数据线DL2可以连接到每个对应的像素列的第二像素电路PC2。第二数据线DL2可以将数据电压顺序地供应到设置在每个对应的像素列中的第二像素电路PC2。
第三数据线DL3可以连接到每个的对应像素列的第三像素电路PC3。第三数据线DL3可以将数据电压顺序地供应到设置在每个对应的像素列中的第三像素电路PC3。
图9是示出图8的静电放电区域的一部分和扇出区域的一部分的示例的放大视图。
参照图8和图9，连接到垫部PAD的扇出线FOL可以包括第一线电阻器R1和第二线电阻器R2。在实施例中，第一线电阻器R1和第二线电阻器R2中的每个可以以Z字形图案形成。
第一线电阻器R1和第二线电阻器R2中的每个的长度可以根据扇出线FOL的位置不同地设计。例如，通过分别调整扇出线FOL的第一线电阻器R1的长度和第二线电阻器R2的长度，扇出线FOL可以具有彼此相同或基本上相同的电阻值。
静电放电电路ESD可以设置为与扇出线FOL相邻。静电放电电路ESD中的一些静电放电电路ESD可以连接在扇出线FOL与栅极截止电压线VGHL之间，并且静电放电电路ESD中的其他静电放电电路ESD可以连接在扇出线FOL与栅极导通电压线VGLL之间。
栅极截止电压线VGHL可以是传输栅极截止电压以使包括在显示区域DA中的晶体管截止的信号线。栅极导通电压线VGLL可以是传输栅极导通电压以使包括在显示区域DA中的晶体管导通的信号线。当栅极截止电压为逻辑高电平时，栅极导通电压可以为逻辑低电平。相反，当栅极截止电压为逻辑低电平时，栅极导通电压可以为逻辑高电平。
静电放电电路ESD可以连接到扇出线FOL的第一线电阻器R1和第二线电阻器R2之间的部分，但是本公开不限于此。静电放电电路ESD可以使从外部引入的静电放电，以防止或基本上防止静电流入到显示区域DA中。
图10是示出根据本公开的实施例的显示装置的透视图，图11是示出图10的显示装置的第二表面的一部分的示例的图。
图10示意性地示出了垫部PAD和侧表面连接线SCL的构造，并且基于垫部PAD和侧表面连接线SCL的构造给出了以下描述。另外，图11示出了侧表面连接线SCL连接到基底SUB的后表面(例如，第二表面)BS上的其他构造的示例。
参照图5、图10和图11，显示装置10可以包括具有显示区域DA和非显示区域NDA的基底SUB、设置在基底SUB的上表面(例如，第一表面)US上的垫部PAD以及设置在基底SUB的上表面US、后表面BS和在上表面US与后表面BS之间的侧表面SS上的侧表面连接线SCL。
基底SUB的上表面US和后表面BS可以在第三方向DR3上彼此背离。
在实施例中，基底SUB可以包括通过对上表面US与侧表面SS之间的边缘以及后表面BS与侧表面SS之间的边缘进行倒角而形成的倒角表面CHM。基底SUB的侧表面SS可以通过倒角表面CHM具有合适的倾斜度(例如，预定倾斜度)。因此，可以防止或基本上防止围绕基底SUB的上表面US、侧表面SS和后表面BS(例如，在基底SUB的上表面US、侧表面SS和后表面BS周围延伸)的侧表面连接线SCL的断开。
垫部PAD可以布置在基底SUB的上表面US的非显示区域NDA处(例如，中或上)。在图10中，垫部PAD被示出为设置在基底SUB的上表面US的一个边缘上，但是本公开不限于此，垫部PAD可以设置在基底SUB的上表面US的其他边缘上。
在实施例中，如参照图8和图9描述的，垫部PAD可以与侧表面连接线SCL接触，并且可以连接到延伸到显示区域DA的扇出线FOL。扇出线FOL中的每条可以连接到用于驱动像素SP的数据线DL、电力线和时钟线中的一条。例如，电力线可以包括用于向栅极驱动器和/或像素SP供应各种合适的电力的电力线。供应到栅极驱动器的时钟信号可以提供到时钟线。
侧表面连接线SCL可以以一对一的方式连接到垫部PAD。侧表面连接线SCL可以物理和电连接到垫部PAD。在实施例中，侧表面连接线SCL可以完全覆盖垫部PAD的上表面。因此，可以增强垫部PAD与侧表面连接线SCL之间的物理和电连接。
侧表面连接线SCL的宽度可以是几十μm。相邻的侧表面连接线SCL之间的距离可以是几十μm。在实施例中，侧表面连接线SCL的宽度可以大于或等于彼此相邻的侧表面连接线SCL之间的距离。
如图11中所示，引线LDL、后表面电极(例如，第二表面电极)BTE和柔性膜FPCB可以设置在基底SUB的后表面(例如，第二表面)BS上。
引线LDL可以电连接和物理连接在侧表面连接线SCL与后表面电极BTE之间。引线LDL的一端可以物理连接到延伸到基底SUB的后表面BS的侧表面连接线SCL。另外，引线LDL的另一端可以物理连接到形成在基底SUB的后表面(例如，第二表面)BS上的后表面电极BTE。
后表面电极BTE可以通过引线LDL将从柔性膜FPCB接收的电压或信号供应到侧表面连接线SCL。在实施例中，后表面电极BTE和柔性膜FPCB可以通过导电粘合构件(例如，各向异性导电膜等)彼此电连接。例如，柔性膜FPCB的第一表面的至少一部分可以通过导电粘合构件附着到基底SUB的后表面BS。另外，柔性膜FPCB的背离第一表面的第二表面可以连接到源极电路板、驱动芯片等。
图12是示出图10的显示装置的示例的剖视图。
参照图10、图11和图12，显示装置10可以包括基底SUB、像素电路层PCL和显示元件层DPL。
堆叠结构(例如，预定堆叠结构)可以形成在基底SUB的上表面US和后表面BS中的每个上。例如，像素电路层PCL和显示元件层DPL可以设置在基底SUB的上表面US上。
像素电路层PCL可以包括光阻挡层BML、缓冲层BF、有源层ACTL、第一栅极绝缘层GI1、第一栅极层GTL1、第二栅极绝缘层GI2、第二栅极层GTL2、层间绝缘层ILD、第一源极金属层SDL1、第一过孔层VIA1、第二源极金属层SDL2、第二过孔层VIA2、第三源极金属层SDL3和第三过孔层VIA3。
显示元件层DPL可以包括第四源极金属层SDL4、阳极层ANDL、第四过孔层VIA4和第一保护层PAS1。
第二保护层PAS2、后表面电极BTE、引线LDL、第五过孔层VIA5、第三保护层PAS3和柔性膜FPCB可以设置在基底SUB的后表面BS上。
另外，侧表面连接线SCL可以跨基底SUB的侧表面SS设置在基底SUB的上表面US和后表面BS上。
基底SUB可以支撑显示装置10。基底SUB可以是基体基底或基体构件。基底SUB可以是包括玻璃材料的刚性基底。作为另一示例，基底SUB可以是能够弯折、折叠、卷曲等的柔性基底。例如，基底SUB可以包括诸如聚合物树脂(诸如聚酰亚胺PI)的绝缘材料，但是本公开不限于此。
光阻挡层BML可以设置在基底SUB上。光阻挡层BML可以是由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)中的任一种或更多种或其合金形成的单层或多层。
在实施例中，光阻挡层BML可以连接到晶体管TFT(例如，驱动晶体管)的一个电极(例如，源电极SE)。作为另一示例，光阻挡层BML可以与晶体管TFT的有源层ACTL的至少一部分叠置，并且可以阻挡向有源层ACTL入射的光，从而稳定晶体管TFT的操作特性。
缓冲层BF可以设置在基底SUB上。缓冲层BF可以包括能够防止或基本上防止空气和/或湿气的渗透的无机材料。缓冲层BF可以包括交替地堆叠的多个无机层。例如，缓冲层BF可以包括其中氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的一个或更多个无机层交替地堆叠的多层。
有源层ACTL可以设置在缓冲层BF上。有源层ACTL可以包括晶体管TFT的沟道CH、源电极SE和漏电极DE。这里，晶体管TFT可以是构成像素电路PC的晶体管。源电极SE和漏电极DE可以通过对有源层ACTL进行热处理而变得导电。例如，有源层ACTL可以包括多晶硅、单晶硅、低温多晶硅、非晶硅或氧化物半导体。作为另一示例，有源层ACTL可以包括设置在彼此不同的层处(例如，中或上)的第一有源层和第二有源层。在这种情况下，第一有源层可以包括多晶硅、单晶硅、低温多晶硅或非晶硅，第二有源层可以包括氧化物半导体。
第一栅极绝缘层GI1可以设置在有源层ACTL上。第一栅极绝缘层GI1可以使晶体管TFT的栅电极GE和沟道CH彼此绝缘。第一栅极绝缘层GI1可以包括无机层。例如，第一栅极绝缘层GI1可以包括氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的一个。
第一栅极层GTL1可以设置在第一栅极绝缘层GI1上。第一栅极层GTL1可以包括扇出线FOL、晶体管TFT的栅电极GE和第一电容器C1(例如，参照图21)的第一电容器电极(例如，下电极)CE1。第一栅极层GTL1可以是由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)中的任一种或更多种或其合金形成的单层或多层。
扇出线FOL可以连接到穿过(例如，穿透)层间绝缘层ILD和第二栅极绝缘层GI2的垫部PAD。在实施例中，扇出线FOL可以从垫部PAD延伸到显示区域DA，从而减小非显示区域NDA的尺寸。
第二栅极绝缘层GI2可以设置在第一栅极层GTL1上。第二栅极绝缘层GI2可以使第一栅极层GTL1和第二栅极层GTL2彼此绝缘。第二栅极绝缘层GI2可以包括无机层。例如，第二栅极绝缘层GI2可以包括氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的一个。
第二栅极层GTL2可以设置在第二栅极绝缘层GI2上。第二栅极层GTL2可以包括第一电容器C1的第二电容器电极(或称为“上电极”)CE2。第二栅极层GTL2可以是由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)中的任一种或更多种或其合金形成的单层或多层。
层间绝缘层ILD可以设置在第二栅极层GTL2上。层间绝缘层ILD可以使第一源极金属层SDL1和第二栅极层GTL2彼此绝缘。层间绝缘层ILD可以包括无机层。例如，层间绝缘层ILD可以包括氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的一个。
包括晶体管TFT、缓冲层BF、第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层ILD的构造可以被理解为晶体管层TL。例如，晶体管层TL的最上层可以是层间绝缘层ILD。晶体管层TL可以是像素电路层PCL的一部分。
第一源极金属层SDL1可以设置在晶体管层TL的层间绝缘层ILD上。第一源极金属层SDL1可以包括连接电极CCE。
连接电极CCE可以连接到穿过(例如，穿透)第一过孔层VIA1的阳极连接线ACL。连接电极CCE可以通过穿过(例如，穿透)层间绝缘层ILD、第二栅极绝缘层GI2和第一栅极绝缘层GI1而连接到晶体管TFT的漏电极DE。因此，连接电极CCE可以将阳极连接线ACL和漏电极DE彼此电连接。
第一垫电极PAD1可以与第一源极金属层SDL1一起形成。换句话说，第一垫电极PAD1可以设置在非显示区域NDA的层间绝缘层ILD上。
第一垫电极PAD1可以通过穿过(例如，穿透)层间绝缘层ILD和第二栅极绝缘层GI2的接触孔连接到扇出线FOL。
第一源极金属层SDL1和第一垫电极PAD1可以是由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)中的任一种或更多种或其合金形成的单层或多层。
第一过孔层VIA1可以设置在第一源极金属层SDL1上。第一过孔层VIA1可以使第一源极金属层SDL1的上端平坦化或基本上平坦化。第一过孔层VIA1可以包括诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂的有机层。
在实施例中，第一过孔层VIA1可以设置在显示区域DA处(例如，中或上)。第一过孔层VIA1可以与垫部PAD间隔开。例如，第一过孔层VIA1可以与第一垫电极PAD1间隔开。因此，层间绝缘层暴露区域IEA可以形成在第一过孔层VIA1与垫部PAD(例如，第一垫电极PAD1)之间。层间绝缘层暴露区域IEA可以是第一过孔层VIA1与垫部PAD之间的、其中层间绝缘层ILD的上表面的从第一过孔层VIA1暴露的部分。
第二源极金属层SDL2可以设置在第一过孔层VIA1上。第二源极金属层SDL2可以包括阳极连接线ACL。阳极连接线ACL可以连接到穿过(例如，穿透)第二过孔层VIA2的阳极连接电极ACE。
阳极连接线ACL可以通过穿过(例如，穿透)第一过孔层VIA1而连接到连接电极CCE。因此，阳极连接线ACL可以将阳极连接电极ACE和连接电极CCE彼此电连接。
第二垫电极PAD2可以与第二源极金属层SDL2一起形成。第二垫电极PAD2可以直接设置在第一垫电极PAD1上。第二垫电极PAD2可以形成在非显示区域NDA处(例如，中或上)。
第二源极金属层SDL2和第二垫电极PAD2可以是由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)中的任一种或更多种或其合金形成的单层或多层。
第二过孔层VIA2可以设置在第一过孔层VIA1和第二源极金属层SDL2上。第二过孔层VIA2可以使第二源极金属层SDL2的上端平坦化或基本上平坦化。第二过孔层VIA2可以包括诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂的有机层。
在实施例中，第二过孔层VIA2可以设置在显示区域DA处(例如，中或上)。第二过孔层VIA2可以与垫部PAD间隔开。另外，第二过孔层VIA2可以与第一过孔层VIA1形成台阶差，以使第一过孔层VIA1的上表面的一部分暴露。第一过孔层VIA1的从第二过孔层VIA2暴露的部分可以是第一暴露区域EA1。例如，第一暴露区域EA1在第二方向DR2上的宽度可以是约10μm。
第三源极金属层SDL3可以设置在第二过孔层VIA2上。第三源极金属层SDL3可以包括阳极连接电极ACE。阳极连接电极ACE可以连接到穿过(例如，穿透)第三过孔层VIA3的第一阳极电极AND1。阳极连接电极ACE可以通过穿过(例如，通过穿透)第二过孔层VIA2而连接到阳极连接线ACL。因此，阳极连接电极ACE可以将阳极AND和阳极连接线ACL彼此电连接。
第三垫电极PAD3可以与第三源极金属层SDL3一起形成。第三垫电极PAD3可以直接设置在第二垫电极PAD2上。第三垫电极PAD3可以形成在非显示区域NDA处(例如，中或上)。
第三源极金属层SDL3和第三垫电极PAD3可以是由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)中的任一种或更多种或其合金形成的单层或多层。
第三过孔层VIA3可以设置在第二过孔层VIA2和第三源极金属层SDL3上。第三过孔层VIA3可以使第三源极金属层SDL3的上端平坦化或基本上平坦化。第三过孔层VIA3可以包括诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂的有机层。
在实施例中，第三过孔层VIA3可以设置在显示区域DA处(例如，中或上)。第三过孔层VIA3可以与垫部PAD间隔开。另外，第三过孔层VIA3可以与第二过孔层VIA2形成台阶差，以使第二过孔层VIA2的上表面的一部分暴露。第二过孔层VIA2的从第三过孔层VIA3暴露的部分可以是第二暴露区域EA2。例如，第二暴露区域EA2在第二方向DR2上的宽度可以类似于或小于或等于第一暴露区域EA1在第二方向DR2上的宽度。
如上所述，第一过孔层VIA1、第二过孔层VIA2和第三过孔层VIA3可以堆叠，同时具有台阶形状。
第四源极金属层SDL4可以设置在第三过孔层VIA3上。第四源极金属层SDL4可以包括第一阳极电极AND1和第一阴极电极CTD1。第一阳极电极AND1可以通过穿过(例如，通过穿透)第三过孔层VIA3而连接到阳极连接电极ACE。在图12中，阳极AND和阴极CTD在第二方向DR2上彼此相邻，以便示出并描述发光元件ED的阳极AND和阴极CTD连接的形状以及发光元件ED的详细构造，但是阳极AND和阴极CTD的布置不限于此。例如，如图6等中所示，阳极AND和阴极CTD可以设置为在第一方向DR1上彼此相邻。
第四垫电极PAD4可以与第四源极金属层SDL4一起形成。第四垫电极PAD4可以直接设置在第三垫电极PAD3上。第四垫电极PAD4可以形成在非显示区域NDA处(例如，中或上)。
第四源极金属层SDL4和第四垫电极PAD4可以是由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)中的任一种或更多种或其合金形成的单层或多层。
阳极层ANDL可以设置在第四源极金属层SDL4上。阳极层ANDL可以包括第二阳极电极AND2和第二阴极电极CTD2。在实施例中，第二阳极电极AND2和第二阴极电极CTD2的厚度可以小于第一阳极电极AND1和第一阴极电极CTD1的厚度。
第五垫电极PAD5可以与阳极层ANDL一起形成。第五垫电极PAD5可直接设置在第四垫电极PAD4上。例如，第五垫电极PAD5可以接触第四垫电极PAD4的上表面和侧表面，并且可以覆盖第四垫电极PAD4。第五垫电极PAD5的厚度可以小于第四垫电极PAD4的厚度。
阳极层ANDL和第五垫电极PAD5可以包括诸如ITO或IZO的透明导电材料(TCO)。
第一阳极电极AND1和第二阳极电极AND2可以形成阳极AND(例如，图5中所示的第一像素电极ETL1)，并且第一阴极电极CTD1和第二阴极电极CTD2可以形成阴极CTD(例如，图5中所示的第二像素电极ETL2)。第一垫电极PAD1至第五垫电极PAD5可以形成垫部PAD。
垫部PAD可以在非显示区域NDA处(例如，中或上)设置在层间绝缘层ILD上。垫部PAD可以将从侧表面连接线SCL接收的电压或信号供应到扇出线FOL。第五垫电极PAD5可以通过侧表面连接线SCL电连接到引线LDL。
第四过孔层VIA4可以设置在未形成阳极AND和阴极CTD的第三过孔层VIA3上。第四过孔层VIA4可以使第三过孔层VIA3的上端平坦化或基本上平坦化。第四过孔层VIA4可以包括诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂的有机层。
在实施例中，第四过孔层VIA4可以设置在显示区域DA处(例如，中或上)。第四过孔层VIA4可以与垫部PAD间隔开。另外，第四过孔层VIA4可以与第三过孔层VIA3形成台阶差，以使第三过孔层VIA3的上表面的一部分暴露。第三过孔层VIA3的从第四过孔层VIA4暴露的部分可以是第三暴露区域EA3。例如，第三暴露区域EA3在第二方向DR2上的宽度可以类似于或小于或等于第二暴露区域EA2在第二方向DR2上的宽度。
第一保护层PAS1可以设置在第四过孔层VIA4上，并且可以覆盖阳极AND的一部分、阴极CTD的一部分和垫部PAD的一部分。另外，第一保护层PAS1可以在层间绝缘层暴露区域IEA处(例如，中或上)接触层间绝缘层ILD，以覆盖层间绝缘层暴露区域IEA的层间绝缘层ILD。
另外，第一保护层PAS1可以接触第一过孔层VIA1、第二过孔层VIA2和第三过孔层VIA3。例如，第一保护层PAS1可以在第一暴露区域EA1处(例如，中或上)接触第一过孔层VIA1，在第二暴露区域EA2处(例如，中或上)接触第二过孔层VIA2，并且在第三暴露区域EA3处(例如，中或上)接触第三过孔层VIA3。
第一保护层PAS1可以包括无机层。例如，第一保护层PAS1可以包括氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的一个。
第一保护层PAS1可以不覆盖阳极AND的上表面的一部分和阴极CTD的上表面的一部分(并且可以使阳极AND的上表面的一部分和阴极CTD的上表面的一部分暴露)。发光元件ED可以接触未被第一保护层PAS1覆盖的阳极AND和阴极CTD。
在实施例中，第一保护层PAS1可以覆盖第一垫电极PAD1至第四垫电极PAD4的所有暴露的部分。例如，第一保护层PAS1可以接触第一垫电极PAD1至第四垫电极PAD4的暴露的部分。
然而，第一保护层PAS1可以不覆盖第五垫电极PAD5的上表面的一部分并且可以使第五垫电极PAD5的上表面的一部分暴露。侧表面连接线SCL可以接触未被第一保护层PAS1覆盖的垫部PAD。
在实施例中，包括无机材料的附加保护层还可以设置在第一过孔层VIA1与第二过孔层VIA2之间、第二过孔层VIA2与第三过孔层VIA3之间以及第三过孔层VIA3与第四过孔层VIA4之间之中的至少一者处。
第二保护层PAS2可以设置在基底SUB的后表面BS上，以使基底SUB的后表面BS平坦化或基本上平坦化。第二保护层PAS2可以包括无机层。例如，第二保护层PAS2可以包括氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的一个。
后表面电极BTE可以设置在第二保护层PAS2的一个表面(例如，后表面)上。后表面电极BTE可以通过引线LDL将从柔性膜FPCB接收的电压或信号供应到侧表面连接线SCL。后表面电极BTE可以通过导电粘合构件ACF电连接到柔性膜FPCB。
后表面电极BTE可以包括第一后表面电极BTE1和第二后表面电极BTE2。第一后表面电极BTE1可以设置在第二保护层PAS2的一个表面(例如，后表面)上。第一后表面电极BTE1可以是由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)中的任一种或更多种或其合金形成的单层或多层。
第二后表面电极BTE2可以设置在第一后表面电极BTE1的一个表面(例如，后表面)上。第二后表面电极BTE2可以包括诸如ITO或IZO的透明导电材料(TCO)。
引线LDL可以设置在第二保护层PAS2的一个表面(例如，后表面)上。引线LDL可以由与第一后表面电极BTE1的材料相同的材料形成并且与第一后表面电极BTE1形成在同一层处(例如，中或上)。引线LDL可将从后表面电极BTE接收的电压或信号供应到侧表面连接线SCL。例如，如图11中所示，引线LDL可以物理连接到后表面电极BTE。
侧表面连接线SCL可以设置在基底SUB的下表面边缘、侧表面和上表面边缘上。侧表面连接线SCL的一端可以连接到垫部PAD，侧表面连接线SCL的另一端可以连接到引线LDL。
在实施例中，在基底SUB的上表面US上，侧表面连接线SCL可以与整个垫部PAD叠置。例如，当在平面图中观看时，侧表面连接线SCL可以覆盖整个垫部PAD。在实施例中，侧表面连接线SCL可以与层间绝缘层暴露区域IEA叠置。例如，侧表面连接线SCL可以在层间绝缘层暴露区域IEA处(例如，中或上)设置在第一保护层PAS1上。另外，在基底SUB的后表面BS上，侧表面连接线SCL可以覆盖引线LDL的一部分。
因此，可以降低垫部PAD与引线LDL之间的电断开的风险。
侧表面连接线SCL可以跨基底SUB的侧表面、缓冲层BF的侧表面、第一栅极绝缘层GI1的侧表面和第二栅极绝缘层GI2的侧表面、层间绝缘层ILD的侧表面和第一保护层PAS1的侧表面延伸(或者穿过基底SUB的侧表面、缓冲层BF的侧表面、第一栅极绝缘层GI1的侧表面和第二栅极绝缘层GI2的侧表面、层间绝缘层ILD的侧表面和第一保护层PAS1的侧表面)。
侧表面连接线SCL可以是由银(Ag)、钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)中的任一种或更多种或其合金形成的单层或多层。例如，侧表面连接线SCL可以由银形成。
第五过孔层VIA5可以覆盖后表面电极BTE的后表面的至少一部分和引线LDL的后表面的至少一部分。另外，第五过孔层VIA5可以覆盖侧表面连接线SCL的一部分。第五过孔层VIA5可以使基底SUB的下端平坦化或基本上平坦化。第五过孔层VIA5可以包括诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂的有机层。
第三保护层PAS3可以设置在第五过孔层VIA5的一个表面(例如，后表面)上，以保护后表面电极BTE和引线LDL。第三保护层PAS3可以包括无机层。例如，第三保护层PAS3可以包括氮化硅层、氮氧化硅层、氧化硅层、氧化钛层和氧化铝层中的一个。
柔性膜FPCB可以设置在第三保护层PAS3的一个表面(例如，后表面)上。柔性膜FPCB可以使用粘合构件附着到第三保护层PAS3的后表面。柔性膜FPCB的一侧可以通过后表面电极BTE、引线LDL和侧表面连接线SCL向垫部PAD供应电压或信号。柔性膜FPCB的另一侧可以连接到基底SUB下面(例如，之下)的源极电路板等。柔性膜FPCB可以将从源极电路板提供的信号传输到显示装置10。
导电粘合构件ACF可以将柔性膜FPCB附着到后表面电极BTE的后表面。例如，导电粘合构件ACF可以包括各向异性导电膜。当导电粘合构件ACF包括各向异性导电膜时，导电粘合构件ACF可以在后表面电极BTE和柔性膜FPCB与导电粘合构件ACF接触的区域中具有导电性，因此可以将柔性膜FPCB电连接到后表面电极BTE。
显示装置10可以通过包括设置在基底SUB的后表面BS上的柔性膜FPCB、设置在基底SUB的上表面US上的垫部PAD以及将柔性膜FPCB和垫部PAD彼此电连接的后表面电极BTE、引线LDL和侧表面连接线SCL来最小化或减小非显示区域NDA的面积。
外涂层OC可以完全覆盖侧表面连接线SCL。例如，外涂层OC可以以覆盖多条侧表面连接线SCL中的全部的一种图案形成。外涂层OC可以覆盖基底SUB的上表面US的一部分和后表面BS的一部分。
外涂层OC可以是绝缘层，并且可以包括有机绝缘材料和/或无机绝缘材料。外涂层OC可以防止或基本上防止污染物渗透到包括侧表面连接线SCL的显示装置10的侧表面SS和边缘部分，并且可以保护侧表面连接线SCL。
在实施例中，外涂层OC可以包括黑色颜料。因此，外涂层OC可以完全显示黑色。因此，可以通过外涂层OC防止或减少来自侧表面连接线SCL的光反射，因此可以改善可视性缺陷。
黑色颜料可以包括炭黑和钛黑中的至少一种。然而，这是作为示例提供的，包括在外涂层OC中的黑色颜料不限于此。
换句话说，外涂层OC可以用作光阻挡图案，并且可以用作保护侧表面连接线SCL同时使侧表面连接线SCL与其他线绝缘的保护层。
在实施例中，外涂层OC可以通过移印工艺(pad printing process)形成在基底SUB的上表面US的一部分、后表面BS的一部分和侧表面SS上。例如，外涂层OC的在基底SUB的上表面US上的端部和外涂层OC的在基底SUB的后表面BS上的端部可以重合或基本上重合以与平行于或基本上平行于第三方向DR3的虚拟轴接触。外涂层OC可以具有约5μm至15μm的厚度。例如，外涂层OC可以具有与侧表面连接线SCL的厚度类似的厚度。然而，这是作为示例提供的，外涂层OC的厚度不限于此。
在实施例中，外涂层OC可以与第一暴露区域EA1叠置。换句话说，外涂层OC可以与第一过孔层VIA1的从第二过孔层VIA2暴露的上表面的至少一部分叠置。另外，外涂层OC的端部可以面对第二过孔层VIA2的端部(例如，侧表面)，且第一保护层PAS1置于外涂层OC的端部与第二过孔层VIA2的端部(例如，侧表面)之间。
如上所述，形成为相对于第一过孔层VIA1具有台阶差的第二过孔层VIA2可以用作用于防止或基本上防止外涂层OC溢出到阳极ADN和阴极CTD的坝。第三过孔层VIA3和第四过孔层VIA4也可以用作这样的坝。
因此，通过由第二过孔层VIA2形成的坝，外涂层OC可以在第一暴露区域EA1处(例如，中或上)具有均匀或基本上均匀的端部，并且可以改善外涂层OC的工艺能力或工艺偏差。例如，可以改善通过移印工艺形成的外涂层OC的工艺能力，并且可以改善显示装置10的包括外涂层工艺的制造工艺的工艺能力。因此，可以改善显示装置10的制造工艺的可靠性和图像质量。
发光元件ED可以设置在阳极AND和阴极CTD上。在实施例中，发光元件ED可以包括包含分别面对阳极AND和阴极CTD的第一接触电极CTE1和第二接触电极CTE2的倒装芯片型微型LED。
发光元件ED可以由诸如GaN的无机材料形成。发光元件ED的宽度、长度和高度的每个尺寸可以是几μm至几百μm。例如，发光元件ED的宽度、长度和高度中的每个尺寸可以为约100μm或更小。
发光元件ED可以通过在诸如硅晶圆的半导体基底上生长而形成。发光元件ED可以从硅晶圆直接转移到基底SUB的阳极AND和阴极CTD上。作为另一示例，发光元件ED可以通过使用静电头作为转移基底的静电方法或使用弹性聚合物材料(诸如PDMS或硅树脂)作为转移基底的压印方法(stamp method)而转移到基底SUB的阳极AND和阴极CTD上。
发光元件ED可以包括基体基底SSUB、n型半导体NSEM、有源层MQW、p型半导体PSEM、第一接触电极CTE1和第二接触电极CTE2。
基体基底SSUB可以是蓝宝石基底，但是本公开不限于此。
n型半导体NSEM可以设置在基体基底SSUB的一个表面上。例如，n型半导体NSEM可以设置在基体基底SSUB的下表面上。n型半导体NSEM可以由掺杂有n型导电掺杂剂(诸如Si、Ge、Se或Sn)的GaN形成。
有源层MQW可以设置在n型半导体NSEM的一个表面的一部分上。有源层MQW可以包括单量子阱结构或多量子阱结构的材料。当有源层MQW包括多量子阱结构的材料时，有源层MQW可以具有其中多个阱层和势垒层交替地堆叠的结构。在这种情况下，阱层可以由InGaN形成，势垒层可以由GaN或AlGaN形成，但是不限于此。作为另一示例，有源层MQW可以具有其中具有大能带隙的半导体材料和具有小能带隙的半导体材料交替地堆叠的结构，并且还可以根据发射光的波段而包括不同的III族至V族半导体材料。
p型半导体PSEM可以设置在有源层MQW的一个表面上。p型半导体PSEM可以由掺杂有p型导电掺杂剂(诸如Mg、Zn、Ca、Sr或Ba)的GaN形成。
第一接触电极CTE1可以设置在p型半导体PSEM上，第二接触电极CTE2可以设置在n型半导体NSEM的所述一个表面的另一部分上。n型半导体NSEM的所述一个表面的其上设置有第二接触电极CTE2的另一部分可以设置为与n型半导体NSEM的所述一个表面的其上设置有有源层MQW的一部分间隔开。
第一接触电极CTE1和阳极AND可以通过导电粘合构件(诸如各向异性导电膜或各向异性导电膏)彼此粘合。作为另一示例，第一接触电极CTE1和阳极AND可以通过焊接工艺彼此粘合。
在示例中，第二接触电极CTE2和阴极CTD可以通过导电粘合构件(诸如各向异性导电膜或各向异性导电膏)彼此粘合。作为另一示例，第二接触电极CTE2和阴极CTD可以通过焊接工艺彼此粘合。
图13A是示出图12的显示装置的侧表面连接线和过孔层的示例的透视图，并且图13B是示出图10的显示装置的示例的透视图。
在图13B中，当与图10相比时，进一步示出了外涂层OC。为了便于说明，图13A和图13B中未示出第一保护层PAS1。例如，在图13A中，第一保护层PAS1可以置于外涂层OC与基底SUB(例如，见图12)的上表面之间。
参照图10、图12、图13A和图13B，外涂层OC可以一体地形成在显示装置10的一个侧表面SS、连接到侧表面SS的上表面US的非显示区域的一部分以及连接到侧表面SS的后表面BS的一部分上。另外，外涂层OC可以一体地覆盖侧表面连接线SCL中的全部。
如上所述，第一过孔层VIA1、第二过孔层VIA2和第三过孔层VIA3可以在第三方向DR3上顺序地堆叠，同时在它们之间具有台阶差。在实施例中，第一过孔层VIA1的端部EP1(例如，第一过孔层VIA1的一个侧表面)和第二过孔层VIA2的端部EP2(例如，第二过孔层VIA2的一个侧表面)中的每个可以具有在第一方向DR1上以直线或大致直线延伸的形状。例如，第一过孔层VIA1的端部EP1和第二过孔层VIA2的端部EP2可以彼此平行或基本上平行地延伸。
因此，第一暴露区域EA1在第二方向DR2上的宽度可以是均匀的或基本上均匀的。例如，第一暴露区域EA1在第二方向DR2上的宽度可以是约10μm。
类似地，第三过孔层VIA3的端部EP3(例如，第三过孔层VIA3的一个侧表面)也可以具有在第一方向DR1上以直线或大致直线延伸的形状。例如，第三过孔层VIA3的端部EP3和第二过孔层VIA2的端部EP2可以彼此平行或基本上平行地延伸。因此，第二暴露区域EA2在第二方向DR2上的宽度可以是均匀的或基本上均匀的。
外涂层OC可以形成为覆盖第一暴露区域EA1的至少一部分。第二过孔层VIA2可以用作坝。外涂层OC可以形成为不在第二过孔层VIA2的上表面之上延伸(例如，不穿过第二过孔层VIA2的上表面)。
如上所述，因为第一过孔层VIA1、第二过孔层VIA2和第三过孔层VIA3的端部EP1、EP2和EP3形成为直线或大致直线，所以外涂层OC的端部可以形成在均匀或基本上均匀的位置处。因此，可以改善外涂层OC和包括外涂层OC的显示装置10的工艺能力。另外，可以通过第二过孔层VIA2、第三过孔层VIA3和第四过孔层VIA4的坝作用来防止或基本上防止外涂层OC溢流到阳极AND和阴极CTD。
图14是示出图10的显示装置的示例的剖视图。
在图14中，相同的附图标记用于以上参照图12描述的相同或基本上相同的组件，因此，可以不重复其冗余描述。除了在图14中还包括黑色各向异性导电膜BACF之外，图14的显示装置可以与图12的显示装置相同或基本上相同。
参照图10和图14，显示装置10可以包括基底SUB、像素电路层PCL、显示元件层DPL、侧表面连接线SCL和外涂层OC。
在实施例中，显示元件层DPL还可以包括黑色各向异性导电膜BACF。黑色各向异性导电膜BACF可以设置为与发光元件ED相邻。例如，在形成第一保护层PAS1和外涂层OC之后，可以在第一保护层PAS1和外涂层OC上设置黑色各向异性导电膜BACF。
像素SP的发射区域可以由黑色各向异性导电膜BACF限定。黑色各向异性导电膜BACF可以被构造为包括至少一种光阻挡材料和/或反射材料，以防止或基本上防止其中光(例如，光线)在相邻像素SP之间(例如，在相邻发光元件ED之间)泄漏的光泄露。
黑色各向异性导电膜BACF可以包括在稳定地固定发光元件ED的同时增强发光元件ED与阳极AND和阴极CTD之间的粘合力的有机材料。另外，黑色各向异性导电膜BACF可以吸收外部光以改善屏幕的对比度。此外，黑色各向异性导电膜BACF可以用作用于限定相邻像素SP的发射区域的堤(例如，用作用于限定相邻像素SP的发射区域的像素限定层)。
例如，黑色各向异性导电膜BACF可以包括黑色颜料和细导电颗粒FCP。
第一接触电极CTE1和阳极AND可以通过接触第一接触电极CTE1和阳极AND的细导电颗粒FCP彼此电连接。第二接触电极CTE2和阴极CTD可以通过接触第二接触电极CTE2和阴极CTD的细导电颗粒FCP彼此电连接。
图15是示出图10的显示装置示例的剖视图。
在图15中，相同的附图标记用于以上参照图12描述的相同或基本上相同的组件，因此，可以不重复其冗余描述。除了图15中还包括覆盖层COV之外，图15的显示装置可以与图12的显示装置相同或基本上相同。
参照图10和图15，显示装置10可以包括基底SUB、像素电路层PCL、显示元件层DPL、侧表面连接线SCL和外涂层OC。
在实施例中，显示装置10还可以包括覆盖层COV。覆盖层COV可以使用中间层CTL设置在显示元件层DPL上。例如，覆盖层COV可以突出到基底SUB的侧表面(或显示装置的非显示区域NDA)外部。
中间层CTL可以是用于增强显示元件层DPL与覆盖层COV之间的粘合力的透明粘合层(或粘合剂层)(以诸如光学透明粘合剂层为例)，但是本公开不限于此。根据实施例，中间层CTL可以包括由具有绝缘性质和粘合性质的绝缘材料形成的填料。
覆盖层COV可以包括顺序地设置在中间层CTL上的第一层FL和第二层SL。
第一层FL可以是被设计为降低外部光或从显示装置10反射的光的透射率的透光率控制层。可以通过第一层FL来防止或基本上防止相邻显示装置10之间的距离从外部被视觉识别。第一层FL可以包括相位延迟层，但是本公开不限于此。
第二层SL可以是抗眩光层，其被设计为漫反射外部光，从而防止或基本上防止由于按照原样反射外部光而引起的图像的可视性降低。可以通过第二层SL增加由显示装置10显示的图像的对比度。第二层SL可以包括偏振片，但本公开不限于此。
图16是示出图10的显示装置的示例的剖视图。
在图16中，相同的附图标记用于以上参照图12描述的相同或基本上相同的组件，因此，可以不重复其冗余描述。除了图16中还包括倒角表面CHM之外，图16的显示装置可以与图12的显示装置相同或基本上相同。
参照图10和图16，显示装置10可以包括基底SUB、像素电路层PCL、显示元件层DPL、侧表面连接线SCL和外涂层OC。
在实施例中，基底SUB可以包括形成在上表面US与侧表面SS之间和/或后表面BS与侧表面SS之间的倒角表面CHM。基底SUB的侧表面SS可以通过倒角表面CHM具有倾斜度(例如，预定倾斜度)。因此，可以防止或基本上防止围绕基底SUB的上表面US、侧表面SS和后表面BS的侧表面连接线SCL的断开。另外，当显示装置10实现拼接显示装置TD时，倒角表面CHM可以防止或基本上防止显示装置10的基底SUB彼此碰撞并损坏。
图17是示出图10的显示装置的示例的剖视图。
在图17中，相同的附图标记用于以上参照图12描述的相同或基本上相同的组件，因此，可以不重复其冗余描述。除了形成在外涂层OC的端部处的外涂层OC可以不同之外，图17的显示装置可以与图12的显示装置相同或基本上相同。
参照图10和图17，显示装置10可以包括基底SUB、像素电路层PCL、显示元件层DPL、侧表面连接线SCL和外涂层OC。
在实施例中，外涂层OC可以延伸到第二暴露区域EA2。例如，外涂层OC可以与第二过孔层VIA2的从第三过孔层VIA3暴露的上表面叠置。外涂层OC的端部可以面对第三过孔层VIA3的端部(例如，侧部)，且第一保护层PAS1置于外涂层OC的端部与第三过孔层VIA3的端部之间。
第三过孔层VIA3可以防止或基本上防止外涂层OC在外涂层OC的移印工艺期间溢出超过第三过孔层VIA3。外涂层OC可以表现成黑色。考虑到显示装置10的前表面的可视性方面，外涂层OC从基底SUB的上表面US延伸到显示区域DA的端部可以根据产品来调整。
图18是示出在图10的显示装置中形成外涂层的方法的示例的图，图19是示出形成在图10的显示装置中的外涂层的示例的图，图20是示出在图10的显示装置中形成外涂层的方法的示例的图。
参照图10、图12、图13B、图18、图19和图20，可以通过使用立体垫(stereoscopicpad)的印刷技术将外涂层OC转移到基底SUB。
立体垫可以包括硅模具SIM，但是本公开不限于此。
首先，可以将外涂层材料OCM转移到硅模具SIM。外涂层材料OCM可包括有机材料。例如，外涂层材料OCM可以包括用于在外涂层OC的固化(例如，高温固化)期间回流的单体(例如，环氧类材料)。
另外，外涂层材料OCM可以包括用于表现黑色的黑色颜料。黑色颜料可以包括炭黑、钛黑等。外涂层材料OCM还可以包括用于将黑色颜料均匀地分散在有机绝缘材料中的分散剂。
硅模具SIM可以是具有柔性的垫。例如，硅模具SIM可以具有一定程度的弹性力，在该弹性力下，形状通过从外部施加的力而变形，然后当力被移除时，形状再次恢复到原始形状。
在实施例中，如图18中所示，硅模具SIM可以包括与外涂层OC的形状对应的凹槽GRV。
通过使用硅模具SIM从其上设置有外涂层材料OCM的垫图像板(pad image plate)(例如，预定垫图像板)拾取外涂层材料OCM的工艺，可以将外涂层材料OCM转移(例如，施用)到硅模具SIM的例如可以作为转移区域的凹槽GRV。
然而，本公开不限于此，如图20中所示，外涂层材料OCM被转移到硅模具SIM的转移区域可以是相对于硅模具SIM的外围突出的突起。
可以进行移印工艺，在移印工艺中，将硅模具SIM设置为面对基底SUB的侧表面SS，然后将硅模具SIM紧密地粘合并按压到基底SUB的上表面US的边缘区域和后表面BS的边缘区域。因此，如图19中所示，可以形成覆盖侧表面连接线SCL的外涂层OC。另外，可以通过用作坝的第二过孔层VIA2来防止或基本上防止外涂层OC溢出超过第二过孔层VIA2，并且可以均匀地或基本上均匀地形成外涂层OC。因此，可以改善外涂层OC的移印工艺的工艺能力(例如，工艺分散)。
图21是示出包括在图5的显示装置中的像素的示例的电路图，图22是示出包括在图21的像素中的像素电路的示例的布局图。
参照图21和图22，像素PX可以包括像素电路PC和发光元件ED。
发光元件ED可以是微尺寸或纳米尺寸的无机发光二极管。例如，发光元件ED可以是倒装芯片型微型发光二极管元件。
在实施例中，像素电路PC可以包括脉冲宽度调制(PWM)电路PWMC和电流产生电路CGC。电流产生电路CGC可以产生具有合适或期望大小(例如，预定大小)的恒定或基本上恒定的电流(在下文中，称为驱动电流)，并且可以将电流供应到发光元件ED。PWM电路PWMC可以基于PWM数据电压V_PWM来控制向发光元件ED供应驱动电流的时间。
如图22中所示，初始化电压线VIL、初始化扫描线GIL、写入扫描线GWL、PWM发射控制线PWEL、水平电力线HVDL、栅极截止电压线VGHL、扫频(sweep)信号线SWPL、控制扫描线GCL、PAM发射控制线PAEL、测试信号线TSTL和第三电力线VSL可以在第一方向DR1上延伸，并且可以在第二方向DR2上彼此间隔开。初始化电压线VIL、初始化扫描线GIL、写入扫描线GWL、PWM发射控制线PWEL、水平电力线HVDL、栅极截止电压线VGHL、扫频信号线SWPL、控制扫描线GCL、PAM发射控制线PAEL、测试信号线TSTL和第三电力线VSL可以由设置在层间绝缘层ILD上的第一源极金属层SDL1形成。
例如，初始化扫描线GIL、写入扫描线GWL、PWM发射控制线PWEL、控制扫描线GCL、PAM发射控制线PAEL和测试信号线TSTL可以通过穿过(例如，穿透)层间绝缘层ILD和第二栅极绝缘层GI2的接触孔连接到对应的晶体管的栅电极。
例如，初始化电压线VIL、水平电力线HVDL、栅极截止电压线VGHL、扫频信号线SWPL和第三电力线VSL可以通过穿过(例如，穿透)层间绝缘层ILD、第二栅极绝缘层GI2和第一栅极绝缘层GI1的接触孔连接到对应的晶体管的源电极SE或漏电极DE。
数据线DL、竖直电力线VVDL和PAM数据线RDL可以在第二方向DR2上延伸，并且可以在第一方向DR1上彼此间隔开。数据线DL、竖直电力线VVDL和PAM数据线RDL可以由设置在第一过孔层VIA1上的第二源极金属层SDL2形成。
数据线DL和PAM数据线RDL可以通过穿过(例如，穿透)第一过孔层VIA1、层间绝缘层ILD、第二栅极绝缘层GI2和第一栅极绝缘层GI1的接触孔连接到对应的晶体管的源电极SE或漏电极DE。
在实施例中，竖直电力线VVDL和水平电力线HVDL可以设置在彼此不同的层处(例如，中或上)，并且可以通过穿过(例如，穿透)第一过孔层VIA1的接触孔彼此连接。竖直电力线VVDL和水平电力线HVDL可以形成第一电力线VDL1。
在实施例中，第二电力线VDL2可以由设置在第二过孔层VIA2上的第三源极金属层SDL3形成。第二电力线VDL2可以通过穿过(例如，穿透)第二过孔层VIA2和第一过孔层VIA1的接触孔连接到第六晶体管T6和第七晶体管T7。
第一晶体管T1至第十九晶体管T19中的每个可以以与以上参照图16描述的晶体管TFT的结构类似的结构堆叠。例如，第一晶体管T1至第十九晶体管T19中的每个可以包括形成在有源层ACTL中的沟道CH、源电极SE和漏电极DE以及形成在第一栅极层GTL1中的栅电极GE。为了便于说明，在图22中，形成在第一栅极层GTL1中的栅电极GE和有源层ACTL的与栅电极GE叠置的沟道CH被限定为晶体管T1至T19。可以理解的是，有源层ACTL的沟道CH的相对侧分别是源电极SE和漏电极DE(例如，一个电极和另一电极)。
在实施例中，包括第一晶体管T1至第十九晶体管T19的沟道CH、源电极SE和漏电极DE的有源层ACTL可以一体地形成。
第一电容器至第三电容器C1、C2和C3中的每个可以以与以上参照图12描述的第一电容器C1的结构类似的结构堆叠。例如，第一电容器至第三电容器C1、C2和C3中的每个可以包括形成在第一栅极层GTL1中的下电极CE1和形成在第二栅极层GTL2中的上电极CE2。
在实施例中，电流产生电路CGC可以包括第一晶体管T1至第十一晶体管T11和第一电容器C1。
第一晶体管T1可以作为驱动晶体管在发射时段期间产生供应到发光元件ED的驱动电流。
第二晶体管T2可以连接在PAM数据线RDL与第二节点N2之间。第二晶体管T2的栅电极可以通过接触孔连接到写入扫描线GWL。第二晶体管T2可以响应于供应到写扫描线GWL的写入扫描信号而导通。
PAM数据电压V_PAM可以供应到PAM数据线RDL。PAM数据电压V_PAM可以确定驱动电流的大小。与有机发光二极管不同，作为无机发光二极管的发光元件ED的发光照度对驱动电流变化不敏感。因此，发光元件ED的发光照度可以通过在其期间供应驱动电流的时间来控制，而不是通过驱动电流的大小来控制。
在实施例中，PAM数据电压V_PAM可以以相同或基本上相同的大小供应到发射相同颜色的光的相同类型的子像素，而与灰度等无关。然而，本公开不限于此，PAM数据电压V_PAM可以根据参考(例如，预定参考)而改变。
第三晶体管T3可以电连接在第一晶体管T1的栅电极(例如，第一节点N1)与第一晶体管T1的漏电极(例如，第三节点N3)之间。第三晶体管T3的栅电极可以连接到写入扫描线GWL。
第三晶体管T3可以与第二晶体管T2一起导通，并且可以二极管连接第一晶体管T1，从而补偿第一晶体管T1的阈值电压。在实施例中，第三晶体管T3可以具有其中多个晶体管串联连接的形式，并且包括公共地连接的栅电极。例如，如图22中所示，第三晶体管T3的栅电极可以被划分为两个分支，并且两个分支中的每个可以与有源层ACTL叠置。
第四晶体管T4可以连接在第一节点N1与用于供应初始化电力Vint的电压的初始化电压线VIL之间。第四晶体管T4的栅电极可以通过接触孔连接到初始化扫描线GIL。第四晶体管T4可以响应于供应到初始化扫描线GIL的初始化扫描信号而导通。当第四晶体管T4导通时，初始化电力Vint的电压可以被供应到第一节点N1。换句话说，可以使第一晶体管T1的栅极电压初始化。
在实施例中，第四晶体管T4可以具有其中多个晶体管串联连接的形式，并且包括公共地连接的栅电极。例如，如图22中所示，第四晶体管T4的栅电极可以被划分为两个分支，并且两个分支中的每个可以与有源层ACTL叠置。
初始化电力Vint的电压可以足够低以使晶体管导通。
第五晶体管T5可以连接在第三节点N3与发光元件ED的阳极电极(例如，第四节点N4)之间。例如，第五晶体管T5的漏电极可以通过接触孔连接到阳极连接电极ACE。阳极连接电极ACE可以通过接触孔连接到图16的阳极AND。
第五晶体管T5的栅电极可以通过接触孔连接到PAM发射控制线PAEL。第五晶体管T5可以响应于供应到PAM发射控制线PAEL的PAM发射控制信号而导通。
第六晶体管T6可以连接在用于供应第二电力VDD2的电压的第二电力线VDL2与第二节点N2之间。第六晶体管T6的栅电极可以通过接触孔连接到PWM发射控制线PWEL。第六晶体管T6可以响应于供应到PWM发射控制线PWEL的PWM发射控制信号而导通。在实施例中，PWM发射控制信号和PAM发射控制信号可以以相同或基本上相同的时序提供。
第七晶体管T7可以连接在第二电力线VDL2与第一电容器C1的第二电容器电极CE2(例如，图16中所示，例如，上电极CE2)之间。第一电容器C1的第二电容器电极CE2可以形成在第二栅极层GTL2中。第七晶体管T7的栅电极可以通过接触孔连接到PWM发射控制线PWEL。
第七晶体管T7可以响应于PWM发射控制信号而导通。因此，第一电容器C1的第二电容器电极CE2可以在发射时段期间连接到第二电力VDD2。
第八晶体管T8可以连接在用于供应第一电力VDD1的电压的第一电力线VDL1与第一电容器C1的第二电容器电极CE2之间。例如，第八晶体管T8的一个电极可以通过接触孔连接到第一电力线VDL1，另一电极可以通过接触孔连接到第一电容器C1的第二电容器电极CE2。
第八晶体管T8的栅电极可以通过接触孔连接到控制扫描线GCL。第八晶体管T8可以响应于控制扫描信号而导通。当第八晶体管T8导通时，第一电力VDD1的电压可以供应到第一电容器C1的第二电容器电极CE2。
第一电力VDD1的电压和第二电力VDD2的电压可以彼此相同或基本上相同，或者可以彼此不同。
写入扫描信号、初始化扫描信号和控制扫描信号可以在非发射时段中被供应。初始化扫描信号可以在供应写入扫描信号之前供应。另外，控制扫描信号可以以与写入扫描信号的时序相同或基本上相同的时序供应。然而，本公开不限于此，控制扫描信号可以在供应写入扫描信号之后供应。
第一电容器C1的第一电容器电极CE1可以连接到第一晶体管T1的栅电极，或者换句话说，连接到第一节点N1。例如，第一电容器C1的第一电容器电极CE1和第一晶体管T1的栅电极可以一体地形成。第一晶体管T1的栅电极的与第一电容器C1的第二电容器电极CE2叠置的部分可以被理解为第一电容器电极CE1。
第一电容器C1可以用作存储PAM数据电压V_PAM的存储电容器。
第九晶体管T9可以连接在第五晶体管T5的与第四节点N4对应的漏电极与初始化电压线VIL之间。第九晶体管T9的一个电极可以通过接触孔连接到初始化电压线VIL。
第九晶体管T9的栅电极可以通过接触孔连接到控制扫描线GCL。第九晶体管T9可以响应于控制扫描信号将初始化电力Vint的电压供应到第四节点N4。因此，初始化电力Vint的电压可以通过阳极连接电极ACE提供到阳极AND。
第十晶体管T10可以连接在第四节点N4与用于供应第三电力VSS的第三电力线VSL之间。第十晶体管T10可以响应于供应到测试信号线TSTL的测试电压而导通。
在制造工艺期间，在发光元件ED和像素电路PC彼此连接之前，第十晶体管T10可以根据测试电压导通，以检查像素电路PC是否异常。第十晶体管T10的一个电极可以通过接触孔电连接到阳极连接电极ACE，并且另一电极可以通过接触孔连接到第三电力线VSL。供应到第三电力线VSL的第三电力VSS的电压可以低于第一电力VDD1和第二电力VDD2的电压。例如，第三电力VSS的电压可以与接地电压对应。
第十晶体管T10的栅电极可以通过接触孔连接到测试信号线TSTL。
第十一晶体管T11可以连接在第三节点N3与第五晶体管T5之间。例如，第十一晶体管T11可以形成在第一晶体管T1与第五晶体管T5之间。
第十一晶体管T11的栅电极可以连接到第三电容器C3的下电极。第十一晶体管T11的栅电极和第三电容器C3的下电极可以连接到第九节点N9。
第十一晶体管T11可以基于第九节点N9的电压导通。第十一晶体管T11的导通时间可以与发光元件ED的发射时段(例如，发射占空比)对应。
PWM电路PWMC可以基于PWM数据电压V_PWM来控制第十一晶体管T11的导通时间。PWM电路PWMC可以包括第十二晶体管T12至第十九晶体管T19、第二电容器C2和第三电容器C3。
第十二晶体管T12可以基于PWM数据电压V_PWM和供应到扫频信号线SWPL的扫频电压在发射时段期间导通。第十二晶体管T12可以连接在第六节点N6与第七节点N7之间。第十二晶体管12的栅电极可以与第五节点N5对应。
第十三晶体管T13可以连接在数据线DL与第六节点N6(例如，第十二晶体管T12的一个电极)之间。
第十三晶体管T13的栅电极可以通过接触孔连接到写入扫描线GWL。第十三晶体管T13可以响应于写入扫描信号将PWM数据电压V_PWM提供到第六节点N6。
第十四晶体管T14可以连接在第五节点N5与第七节点N7之间。例如，第十二晶体管T12和第十四晶体管T14可以通过第二源极金属层SDL2的连接图案(例如，预定连接图案)彼此连接。
第十四晶体管T14的栅电极可以通过接触孔连接到写入扫描线GWL。第十四晶体管T14可以响应于写入扫描信号通过二极管连接第十二晶体管T12来补偿第十二晶体管T12的阈值电压。阈值电压被补偿的PWM数据电压V_PWM可以被提供到第五节点N5。
在实施例中，第十四晶体管T14可以具有多个晶体管串联连接并且包括公共地连接的栅电极的形式。例如，如图22中所示，第十四晶体管T14的栅电极可以被划分为两个分支，并且两个分支中的每个可以与有源层ACTL叠置。
第十五晶体管T15可以连接在第五节点N5与初始化电压线VIL之间。第十五晶体管T15的栅电极可以通过接触孔连接到初始化扫描线GIL。第十五晶体管T15可以响应于供应到初始化扫描线GIL的初始化扫描信号将初始化电力Vint的电压供应到第五节点N5。
在实施例中，第十五晶体管T15可以具有多个晶体管串联连接并且包括公共地连接的栅电极的形式。例如，如图22中所示，第十五晶体管T15的栅电极可以被划分为两个分支，并且两个分支中的每个可以与有源层ACTL叠置。
第十六晶体管T16可以连接在第一电力线VDL1与第六节点N6之间。第十六晶体管T16的栅电极可以通过接触孔连接到PWM发射控制线PWEL。
第十七晶体管T17可以连接在第七节点N7与第九节点N9之间。第十七晶体管T17的栅电极可以通过接触孔连接到PWM发射控制线PWEL。
第十六晶体管T16和第十七晶体管T17可以响应于PWM发射控制信号而导通。换句话说，第十六晶体管T16和第十七晶体管T17可以在第一电力线VDL1与第九节点N9之间提供导电路径。
第十八晶体管T18可以连接在扫频信号线SWPL连接到的第八节点N8与用于供应栅极截止电压(例如，高电位电压)VGH的栅极截止电压线VGHL之间。例如，第十八晶体管T18的一个电极可以通过接触孔连接到扫频信号线SWPL，另一电极可以通过接触孔连接到栅极截止电压线VGHL。
第十八晶体管T18可以响应于控制扫描信号将高电位电压VGH供应到第八节点N8。
因此，当第十五晶体管T15和第十八晶体管T18同时地(例如，并发地)导通时，栅极截止电压VGH与初始化电力Vint的电压之间的电压差可以存储在第二电容器C2的相对端处。
第十九晶体管T19可以连接在第九节点N9与初始化电压线VIL之间。第十九晶体管T19的一个电极可以通过接触孔和连接到它的连接图案连接到第十一晶体管T11的栅电极。第十九晶体管T19的另一电极可以通过接触孔连接到初始化电压线VIL。
第十九晶体管T19的栅电极可以通过接触孔连接到控制扫描线GCL。第十九晶体管T19可以响应于控制扫描信号将初始化电力Vint的电压供应到第九节点N9。
另外，第三电容器C3可以连接在第九节点N9与初始化电压线VIL之间。例如，第三电容器C3的下电极可以与第十一晶体管T11的栅电极一体地形成，第三电容器C3的上电极可以与将形成在第二栅极层GTL2中的初始化电压线VIL叠置。第三电容器C3的上电极可以通过接触孔连接到初始化电压线VIL。
因此，初始化电力Vint的电压可以被充电在第三电容器C3中，并且第九节点N9可以保持或基本上保持初始化电力Vint的电压。
在实施例中，第十九晶体管T19可以具多个晶体管串联连接并且包括公共地连接的栅电极的形式。例如，如图22中所示，第十九晶体管T19的栅电极可以具有弯折形状，并且其两个部分可以与有源层ACTL叠置。
当第五晶体管T5和第六晶体管T6导通时，电流路径可以通过导通的第十一晶体管T11形成在第二电力线VDL2与第三电力线VSL之间，并且发光元件ED可以发光。例如，发光元件ED的发射可以在第十二晶体管12的截止状态下开始。
PWM电路PWMC可以基于在第五节点N5处设定的电压来控制发光元件ED的发射时间。例如，PWM电路PWMC可以通过基于在第五节点N5处设定的电压控制第十一晶体管T11的操作来控制驱动电流的供应。
在实施例中，PWM数据电压V_PWM可以具有使第十二晶体管T12截止的电压范围。例如，PWM数据电压V_PWM可以被确定为在10V至15V的电压范围内。在这种情况下，第一电力VDD1的电压可以是约10V。因此，当第十六晶体管T16和第十七晶体管T17导通并且第一电力VDD1的电压被供应到第六节点N6时，第十二晶体管T12的栅极-源极电压大于或等于阈值电压，因此，第十二晶体管T12可以截止。当第十二晶体管T12截止时，第十一晶体管T11可以通过存储在第三电容器C3中的初始化电力Vint的电压保持或基本上保持导通状态，并且可以保持或基本上保持发光元件ED的发射时间。
另一方面，当第五节点N5的电压改变并且第十二晶体管T12的栅极-源极电压降低为小于或等于阈值电压时，第十二晶体管T12可以导通，并且第一电力VDD1的电压可以被供应以使第十一晶体管T11截止。因此，发光元件ED的发射可以停止。
更详细地，提供到扫频信号线SWPL的扫频电压可以与PAM发射控制信号和PWM发射控制信号的供应同步地改变。例如，扫频电压可以具有在供应PAM发射控制信号和PWM发射控制信号的时段期间减小的三角波形状。例如，扫频电压可以是从15V线性降低到10V的电压，但是本公开不限于此。
因为扫频电压的改变通过第二电容器C2耦合到第五节点N5，所以第五节点N5的电压可以根据扫频电压的改变而改变。因此，可以通过写入PWM数据电压V_PWM根据在第五节点N5处设定的电压的大小来确定第十二晶体管T12导通的时间点，并且可以控制发光元件ED的发射时间。
可以通过控制发光元件ED的发射时间来调整发光照度。
然而，像素电路的结构不限于图21和图22中所示的像素电路PC的结构，可以实现各种已知的像素电路结构。
图23是示出包括在图4的拼接显示装置中的彼此连接的显示装置的示例的剖视图。
参照图4、图12、图14、图15、图16、图17和图23，拼接显示装置TD可以包括彼此相邻连接的第一显示装置10-1和第二显示装置10-2。
第一显示装置10-1可以包括第一基底SUB1、发光元件ED、第一覆盖层COV1、第一侧表面连接线SCL1和第一外涂层OC1。第一基底SUB1、发光元件ED和第一覆盖层COV1可以沿着第三方向DR3顺序地堆叠。第二显示装置10-2可以包括第二基底SUB2、发光元件ED、第二覆盖层COV2、第二侧表面连接线SCL2和第二外涂层OC2。第二基底SUB2、发光元件ED和第二覆盖层COV2可以沿着第三方向DR3顺序地堆叠。
第一覆盖层COV1和第二覆盖层COV2中的每个可以具有与以上参照图15描述的覆盖层COV的构造相同或基本上相同的构造。
第一基底SUB1和第二基底SUB2中的每个可以包括以上参照图12、图14、图15、图16和图17描述的基底SUB和像素电路层PCL的构造。
第一显示装置10-1和第二显示装置10-2中的每个可以包括倒角表面CHM。当第一显示装置10-1和第二显示装置10-2彼此结合时，倒角表面CHM可以防止或基本上防止第一基底SUB1和第二基底SUB2彼此碰撞并损坏。
第一侧表面连接线SCL1和第一外涂层OC1可以设置在第一基底SUB1的包括倒角表面CHM的边缘EDG处。第一侧表面连接线SCL1和第一外涂层OC1可以延伸到第一基底SUB1的上表面的一部分和后表面的一部分。第一外涂层OC1可以覆盖整个第一侧表面连接线SCL1。
第二侧表面连接线SCL2和第二外涂层OC2可以设置在第二基底SUB2的包括倒角表面CHM的边缘EDG处。第二侧表面连接线SCL2和第二外涂层OC2可以延伸到第二基底SUB2的上表面的一部分和后表面的一部分。第二外涂层OC2可以覆盖整个第二侧表面连接线SCL2。
发光元件ED和位于发光元件ED之间的堤BNK可以设置在第一基底SUB1和第二基底SUB2中的每个上。堤BNK可以由黑色各向异性导电膜BACF实现。
第一覆盖层COV1可以设置为覆盖第一基底SUB1和安装在其上的发光元件ED，以从外部保护第一基底SUB1和发光元件ED。
第二覆盖层COV2可以设置为覆盖第二基底SUB2和安装在其上的发光元件ED，以从外部保护第二基底SUB2和发光元件ED。
第一覆盖层COV1和第二覆盖层COV2可以降低由形成在第一基底SUB1(或第一显示装置10-1)与第二基底SUB2(或第二显示装置10-2)之间的间隙G形成的结合区域SM(例如，接缝)的可视性，并且可以改善第一显示装置10-1与第二显示装置10-2之间的颜色偏差。
第一覆盖层COV1可以突出到第一基底SUB1的边缘EDG外部，第二覆盖层COV2可以突出到第二基底SUB2的边缘EDG外部。第一基底SUB1与第二基底SUB2之间的间隙G可以大于第一覆盖层COV1与第二覆盖层COV2之间的间隙。
在实施例中，第一外涂层OC1和第二外涂层OC2可以在第一基底SUB1与第二基底SUB2之间的间隙G中彼此面对。
表现黑色的第一外涂层OC1和第二外涂层OC2可以吸收入射在间隙G上的光。另外，第一外涂层OC1和第二外涂层OC2可以阻挡来自第一侧表面连接线SCL1和第二侧表面连接线SCL2的光反射。第一外涂层OC1和第二外涂层OC2可以防止或基本上防止异物和/或湿气进入第一基底SUB1与第一覆盖层COV1之间以及第二基底SUB2与第二覆盖层COV2之间的每个空间。
图24是示出图4的拼接显示装置的示例的框图。
在图24中，为了便于说明，示出了第一显示装置10-1和主机系统HOST。
参照图4和图24，根据实施例的拼接显示装置TD可以包括主机系统HOST、广播调谐单元(例如，广播调谐器)210、信号处理单元(例如，信号处理器)220、显示单元(例如，显示器或显示装置)230、扬声器240、用户输入单元(例如，用户输入装置或用户输入器)250、存储单元(例如，存储装置或储存器)260、网络通信单元(例如，网络通信装置或网络通信器)270、UI产生单元(例如，UI产生器)280和控制单元(例如，控制器)290。
主机系统HOST可以被实现为电视系统、家庭影院系统、机顶盒、导航系统、DVD播放器、蓝光(Blu-ray)播放器、个人计算机、移动电话系统、平板电脑等中的任一个。
用户的指令可以以各种合适的格式输入到主机系统HOST。例如，通过用户的触摸输入的指令可以输入到主机系统HOST。作为另一示例，用户的指令可以通过遥控器的键盘输入或按钮输入而输入到主机系统HOST。
主机系统HOST可以从外部接收与原始图像对应的原始视频数据。主机系统HOST可以通过显示装置的数量划分原始视频数据。例如，响应于第一显示装置10-1、第二显示装置10-2、第三显示装置10-3和第四显示装置10-4包括在拼接显示装置中，主机系统HOST可以将原始视频数据划分为与第一图像对应的第一视频数据、与第二图像对应的第二视频数据、与第三图像对应的第三视频数据和与第四图像对应的第四视频数据。
主机系统HOST可以将第一视频数据传输到第一显示装置10-1，将第二视频数据传输到第二显示装置10-2，将第三视频数据传输到第三显示装置10-3，并且将第四视频数据传输到第四显示装置10-4。
第一显示装置10-1可以根据第一视频数据显示第一图像，第二显示装置10-2可以根据第二视频数据显示第二图像，第三显示装置10-3可以根据第三视频数据显示第三图像，并且第四显示装置10-4可以根据第四视频数据显示第四图像。因此，用户可以观看在第一显示装置至第四显示装置10-1、10-2、10-3和10-4上显示的第一图像至第四图像彼此组合的原始图像。
第一显示装置10-1可以包括广播调谐单元210、信号处理单元220、显示单元230、扬声器240、用户输入单元250、存储单元260、网络通信单元270、UI产生单元280和控制单元290。
广播调谐单元210可以在控制单元290的控制下调谐频道频率(例如，预定频道频率)，并且可以通过天线接收对应的频道的广播信号。广播调谐单元210可以包括频道检测模块(例如，频道检测器)和RF解调模块(例如，RF解调器)。
由广播调谐单元210解调的广播信号由信号处理单元220处理，并且输出到显示单元230和扬声器240。这里，信号处理单元220可以包括解复用器221、视频解码器222、视频处理单元(例如，视频处理器)223、音频解码器224和附加数据处理单元(例如，附加数据处理器)225。
解复用器221将解调的广播信号划分为视频信号、音频信号和附加数据。划分后的视频信号、音频信号和附加数据分别由视频解码器222、音频解码器224和附加数据处理单元225恢复。例如，视频解码器222、音频解码器224和附加数据处理单元225可以恢复为与传输广播信号时的编码格式对应的解码格式。
解码的视频信号由视频处理单元223转换以适应与显示单元230的输出标准对应的垂直频率、分辨率、屏幕比率等，并且解码的音频信号输出到扬声器240。
显示单元230可以显示图像。
用户输入单元250可以接收从主机系统HOST传输的信号。用户输入单元250可以设置为接收用于由用户选择同与另一显示装置通信相关的指令的数据和用于输入的输入数据以及与由主机系统HOST传输的频道的选择和用户界面(UI)菜单的选择和操纵相关的数据。
存储单元260存储包括OS程序、记录的广播程序、运动图片、照片和其他数据的各种软件程序，并且可以由诸如硬盘或非易失性存储器的存储介质形成。
网络通信单元270用于与主机系统HOST和另一显示装置进行短距离通信，并且可以用包括天线图案的通信模块来实现，该天线图案可以实现移动通信、数据通信、蓝牙、RF、以太网等。
网络通信单元270可以通过下面更详细地描述的天线图案在根据用于移动通信的技术标准或通信方法(例如，全球移动通信系统(GSM)、码分多址(CDMA)、码分多址2000(CDMA2000)、增强型语音数据优化或仅增强型语音数据(EV-DO)、宽带CDMA(WCDMA)、高速下行链路分组接入(HSDPA)、高速上行链路分组接入(HSUPA)、长期演进(LTE)、长期演进高级(LTE-A)、5G等)构建的移动通信网络中与基站、外部终端和服务器中的至少一个发送并接收无线信号。
网络通信单元270可以通过下面更详细地描述的天线图案在根据无线互联网技术的通信网络中发送并接收无线信号。无线互联网技术可以包括例如无线LAN(WLAN)、无线保真(Wi-Fi)、无线保真(Wi-Fi)直连、数字生活网络联盟(DLNA)、无线宽带(WiBro)、全球微波接入互操作性(WiMAX)、高速下行链路分组接入(HSDPA)、高速上行链路分组接入(HSUPA)、长期演进(LTE)、长期演进高级(LTE-A)等。天线图案根据包括以上未列出的互联网技术的范围内的至少一种无线互联网技术发送并接收数据。
UI产生单元280产生用于与主机系统HOST和另一显示装置通信的UI菜单，并且可以通过算法代码和OSD IC来实现。用于与主机系统HOST和另一显示装置通信的UI菜单可以是用于指定用于通信的对应数字TV并选择期望功能的菜单。
控制单元290负责第一显示装置10-1的整体控制，并且负责主机系统HOST以及第二显示装置10-2、第三显示装置10-3和第四显示装置10-4的通信控制。用于控制的对应的算法代码被存储，并且控制单元290可以由其中执行所存储的算法代码的微控制器单元(MCU)来实现。
控制单元290进行控制以根据用户输入单元250的输入和选择通过网络通信单元270将对应的控制指令和数据传输到主机系统HOST以及第二显示装置10-2、第三显示装置10-3和第四显示装置10-4。当控制指令(例如，预定控制指令)和数据从主机系统HOST以及第二显示装置10-2、第三显示装置10-3和第四显示装置10-4输入时，根据对应的控制指令执行操作。
因为第二显示装置10-2、第三显示装置10-3和第四显示装置10-4中的每个的框图与以上参照图24描述的第一显示装置10-1的框图相同或基本上相同，所以可以不重复其冗余描述。
尽管已经描述了一些实施例，但是本领域技术人员将容易理解的是，在不脱离本公开的精神和范围的情况下，在实施例中能够进行各种修改。将理解的是，除非另外描述，否则每个实施例内的特征或方面的描述通常应被认为可用于其他实施例中的其他类似特征或方面。因此，如对于本领域普通技术人员明显的是，除非另外具体地指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，将理解的是，前述内容是各种示例实施例的说明，并且不应被解释为限于这里公开的具体实施例，并且对所公开的实施例的各种修改以及其他示例实施例旨在包括在如所附权利要求及其等同物中限定的本公开的精神和范围内。

Claims (10)

1.一种显示装置，其特征在于，所述显示装置包括：
基底，包括显示区域和在所述显示区域周围的非显示区域；
晶体管层，在所述基底的第一表面上；
垫部，在所述非显示区域处；
第一过孔层，在所述晶体管层上，并且与所述垫部间隔开；
第二过孔层，在所述第一过孔层上，并且与所述第一过孔层具有台阶差，以使所述第一过孔层的上表面的部分暴露；
第三过孔层，在所述第二过孔层上，并且与所述第二过孔层具有台阶差，以使所述第二过孔层的上表面的部分暴露；
显示元件层，在所述显示区域处位于所述第三过孔层上；
引线，在所述基底的第二表面上；
侧表面连接线，在所述基底的端部的外围周围将所述垫部和所述引线彼此电连接；以及
外涂层，覆盖所述侧表面连接线的全部并且与所述第一过孔层的从所述第二过孔层暴露的所述上表面叠置。
2.根据权利要求1所述的显示装置，其特征在于，所述外涂层的端部面对所述第二过孔层的端部。
3.根据权利要求1所述的显示装置，其特征在于，所述外涂层与所述第二过孔层的所述暴露的上表面的至少一部分叠置，并且
其中，所述外涂层的端部面对所述第三过孔层的端部。
4.根据权利要求1所述的显示装置，其特征在于，所述晶体管层包括在晶体管上的层间绝缘层，所述层间绝缘层接触所述第一过孔层，并且
其中，所述层间绝缘层包括从所述第一过孔层和所述垫部暴露的部分。
5.根据权利要求4所述的显示装置，其特征在于，所述显示元件层包括：
像素电极，在所述第三过孔层上；以及
保护层，在所述像素电极和所述垫部上，并且使所述像素电极的上表面的一部分和所述垫部的上表面的一部分暴露，并且
其中，所述保护层接触所述层间绝缘层、所述第一过孔层、所述第二过孔层和所述第三过孔层的所述暴露的部分。
6.根据权利要求5所述的显示装置，其特征在于，所述侧表面连接线在所述保护层上，并且与所述层间绝缘层的所述暴露的部分叠置。
7.根据权利要求5所述的显示装置，其特征在于，所述外涂层的端部面对所述第二过孔层的端部，且所述保护层置于所述外涂层的所述端部与所述第二过孔层的所述端部之间。
8.根据权利要求5所述的显示装置，其特征在于，所述外涂层与所述第二过孔层的所述暴露的上表面的至少一部分叠置，并且
其中，所述外涂层的端部面对所述第三过孔层的端部，且所述保护层置于所述外涂层的所述端部与所述第三过孔层的所述端部之间。
9.根据权利要求5所述的显示装置，其特征在于，所述显示装置还包括：
第一源极金属层，在所述晶体管层上，并且在所述显示区域处被所述第一过孔层覆盖；
第二源极金属层，在所述显示区域处位于所述第一过孔层上，并且被所述第二过孔层覆盖；以及
第三源极金属层，在所述显示区域处位于所述第二过孔层上，并且被所述第三过孔层覆盖。
10.根据权利要求9所述的显示装置，其特征在于，所述垫部包括：
第一垫电极；
第二垫电极，直接在所述第一垫电极上；
第三垫电极，直接在所述第二垫电极上；以及
第四垫电极，直接在所述第三垫电极上，并且
其中，所述第一垫电极至所述第四垫电极的暴露的部分接触所述保护层。
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