WO2023146054A1 - 표시 장치 및 이를 포함하는 타일형 표시 장치 - Google Patents

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WO2023146054A1
WO2023146054A1 PCT/KR2022/013618 KR2022013618W WO2023146054A1 WO 2023146054 A1 WO2023146054 A1 WO 2023146054A1 KR 2022013618 W KR2022013618 W KR 2022013618W WO 2023146054 A1 WO2023146054 A1 WO 2023146054A1
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layer
via layer
display device
pixel
electrode
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PCT/KR2022/013618
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최낙초
안상우
손용덕
장원호
허명구
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삼성디스플레이 주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • Embodiments of the present disclosure relate to a display device and a tile-type display device including the display device.
  • a tiled display device in which a plurality of display devices are connected to each other to make a large screen display device is being put into practical use.
  • a tiled display device implements a large screen by connecting a plurality of display panels having a predetermined size to each other.
  • One or more embodiments of the present disclosure relate to a tiled display device including the display device.
  • a display device includes a substrate including a display area and a non-display area around the display area, and a transistor of a pixel circuit positioned in the display area on a first surface of the substrate.
  • a transistor layer including a transistor layer, a pad portion electrically connected to the pixel circuit in the non-display area of the transistor layer, a first via layer spaced apart from the pad portion on the transistor layer, on the first via layer, the A second via layer having a step with the first via layer to expose a part of the upper surface of the first via layer, and a step with the second via layer to expose a part of the upper surface of the second via layer on the second via layer a third via layer having a third via layer, a display element layer including a light emitting element electrically connected to the transistor on the third via layer of the display area, and a lead line positioned on the second surface of the substrate; It is disposed on one side of the substrate between the first surface of the substrate, the second surface of the substrate,
  • one end of the overcoating layer may face one end of the second via layer.
  • the overcoating layer may overlap at least a portion of the exposed upper surface of the second via layer, and one end of the overcoating layer may face one end of the third via layer.
  • the overcoating layer may include an insulating layer, the insulating layer may directly contact the side surface connection line, and the insulating layer may include a black pigment.
  • the transistor layer includes, on the transistor, an interlayer insulating layer contacting the first via layer, and the interlayer insulating layer includes a portion exposed from the first via layer and the pad portion. can do.
  • the display element layer may include a pixel electrode electrically connected to the light emitting element on the third via layer; and a protective layer on the pixel electrode and the pad part, exposing a part of the top surface of the pixel electrode and a part of the top surface of the pad part.
  • the protective layer may contact the exposed portions of the interlayer insulating layer, the first via layer, the second via layer, and the third via layer.
  • the side connection line may be located on the protective layer and overlap the exposed portion of the interlayer insulating layer.
  • one end of the overcoating layer may face one end of the second via layer with the protective layer interposed therebetween.
  • the one end of the second via layer may have a shape extending in a straight line in the first direction.
  • the over-coating layer overlaps at least a portion of the exposed upper surface of the second via layer, and one end of the over-coating layer overlaps one end of the third via layer with the protective layer interposed therebetween.
  • the one end of the second via layer may have a shape extending in a straight line in the first direction.
  • the display device may include: a first source metal layer covered by the first via layer in the display area on the transistor layer; a second source metal layer positioned on the first via layer in the display area and covered by the second via layer; The display area may further include a third source metal layer positioned on the second via layer and covered by the third via layer.
  • the display element layer may further include a black anisotropic conductive film positioned on a portion of the overcoating layer and the protective layer in the display area and including black pigment and fine conductive particles, and the light emitting element and the pixel electrode may be electrically connected to each other through the fine conductive particles.
  • the display device may include a second surface electrode disposed on the second surface of the substrate; and a flexible film electrically connected to the second surface electrode through a conductive adhesive member.
  • the side connection line may be electrically connected to the rear electrode through the lead line.
  • the light emitting device may be a flip chip type micro light emitting diode device.
  • a tiled display device includes a plurality of display devices; and a coupling area connecting the plurality of display devices to each other between the plurality of display devices.
  • At least one of the plurality of display devices may include a substrate including a display area and a non-display area around the display area; a transistor layer including transistors of a pixel circuit located in the display area on the upper surface of the substrate; a pad portion electrically connected to the pixel circuit in the non-display area of the transistor layer; a first via layer spaced apart from the pad part on the transistor layer; a second via layer having a step with the first via layer on the first via layer to expose a portion of an upper surface of the first via layer; a third via layer having a step with the second via layer on the second via layer to expose a portion of an upper surface of the second via layer; a display element layer including a light emitting element electrically connected to the transistor on the third via layer of the display area; a lead line disposed on the second side of the
  • one end of the overcoating layer may face one end of the second via layer.
  • the overcoating layer may overlap at least a portion of the exposed upper surface of the second via layer, and one end of the overcoating layer may face one end of the third via layer.
  • the display element layer may include a pixel electrode electrically connected to the light emitting element on the third via layer; and a protective layer on the pixel electrode and the pad part, exposing a part of the top surface of the pixel electrode and a part of the top surface of the pad part.
  • the protective layer may contact the first via layer, the second via layer, and the third via layer.
  • one end of the overcoating layer may face one end of the second via layer with the protective layer interposed therebetween.
  • each of the light emitting devices may be a flip chip type micro light emitting diode device.
  • a display device and a tile-type display device including the display device may include an overcoating layer covering entire side connection wires.
  • the overcoating layer may be formed by blocking a dam formed by a step between via layers arranged in a stepwise manner on the substrate. Accordingly, the overcoating layer may have an end portion uniformly extending in one direction blocked by the steps of the via layers in the non-display area on the substrate, and process capability (eg, process deviation) of the overcoating layer may be reduced.
  • process capability eg, process deviation
  • a process spread of an overcoating layer formed through a pad printing process may be reduced, and a process spread of a display device manufacturing process including the process may be reduced. Accordingly, the reliability and image quality of the manufacturing process of the display device and the tile-type display device including the display device may be improved.
  • FIG. 1 is a diagram illustrating a display device according to example embodiments of the present disclosure.
  • FIG. 2 is a diagram illustrating an example of pixels included in the display device of FIG. 1 .
  • FIG. 3 is a diagram illustrating another example of pixels included in the display device of FIG. 1 .
  • FIG. 4 is a diagram illustrating a tile-type display device according to example embodiments.
  • FIG. 5 is a plan view illustrating an example of the display device of FIG. 1 .
  • 6 and 7 are diagrams illustrating examples of a connection relationship between a pixel circuit included in the display device of FIG. 5 and a light emitting element.
  • FIG. 9 is an enlarged view illustrating an example of a part of an electrostatic discharge area and a fan-out area of FIG. 8 .
  • FIG. 10 is a perspective view illustrating a display device according to example embodiments.
  • FIG. 11 is a diagram illustrating an example of a part of the rear surface of the display device of FIG. 10 .
  • FIG. 12 is a cross-sectional view illustrating an example of the display device of FIG. 10 .
  • FIG. 13A is a perspective view illustrating an example of side connection lines and via layers of the display device of FIG. 12 .
  • FIG. 13B is a perspective view illustrating an example of the display device of FIG. 10 .
  • FIG. 15 is a cross-sectional view illustrating an example of the display device of FIG. 10 .
  • 17 is a cross-sectional view illustrating an example of the display device of FIG. 10 .
  • FIG. 18 is a diagram illustrating an example of a method of forming an overcoating layer on the display device of FIG. 10 .
  • FIG. 19 is a view illustrating an example in which an overcoating layer is formed in the display device of FIG. 10 .
  • FIG. 20 is a diagram illustrating an example of a method of forming an overcoating layer on the display device of FIG. 10 .
  • 21 is a circuit diagram illustrating an example of a pixel included in the display device of FIG. 5 .
  • FIG. 22 is a layout diagram illustrating an example of a pixel circuit included in the pixel of FIG. 21 .
  • FIG. 23 is a cross-sectional view illustrating an example in which display devices included in the tile-type display device of FIG. 4 are connected to each other.
  • FIG. 24 is a block diagram illustrating an example of the tile-type display device of FIG. 4 .
  • spatially relative terms such as “below”, “above”, etc. may be used herein to readily describe the relationship of one element or feature to another element or feature. It will be understood that spatially relative terms are intended to include different orientations of the device in use or operation in addition to the orientation shown in the figures. For example, if a device is turned over in a drawing, elements described as “below” will be placed “above” other components or features. Thus, the exemplary term “below” may include both an up and down direction. Devices may be oriented differently (eg rotated 90 degrees or in other directions) and the spatially relative descriptors used herein should be interpreted accordingly.
  • the x-axis, y-axis, and z-axis are not limited to the three axes of the rectangular coordinate system and can be interpreted in a broader sense.
  • the x-axis, y-axis, and z-axis may be perpendicular to each other, substantially perpendicular to each other, or may represent different directions that are not perpendicular to each other.
  • first”, “second”, and “third” may be used to describe various components, elements, regions, layers and/or sections, but these components, elements, regions, It will be understood that layers and/or sections should not be limited by these terms. These terms are used to distinguish one component, element, region, layer or section from another component, element, region, layer or section. Accordingly, a first element, component, region, layer or section described below may be referred to as a second element, component, region, layer or section without departing from the spirit and scope of the present invention.
  • An expression such as "at least one" before a list of elements modifies the list of elements as a whole, not individual elements of the list.
  • “at least one of a, b, and c”, “at least one of a, b, and c” and “at least one selected from the group consisting of a, b, and c" are a, b, c, a and b , a and c, b and c, a, b, and c and their variations.
  • Electronic or electrical devices and/or other related devices or components according to embodiments of the invention described herein may be any suitable hardware, firmware (eg, application-specific integrated circuits), software or combinations of software, firmware and hardware. It can be implemented using a combination.
  • Various components of these devices may be formed on one integrated circuit (IC) chip or on separate integrated circuit chips, for example.
  • various components of these devices may be implemented on a flexible printed circuit film, a tape carrier package (TCP), a printed circuit board (PCB), or a single substrate.
  • the various components of these devices may execute on one or more processors, execute computer program instructions on one or more computing devices, and interact with other system components to perform the various functions described herein. It can be a process or a thread.
  • Computer program instructions are stored in memory, which may be implemented in a computing device using standard memory devices, such as, for example, random access memory (RAM). Computer program instructions may also be stored on other non-transitory computer readable media, such as, for example, a CD-ROM, flash drive, or the like. Further, those skilled in the art will understand that the functions of the various computing devices of the embodiments of the present disclosure may be combined or integrated into one computing device, or that the functions of a particular computing device may be incorporated into one or more other computing devices without departing from the spirit and scope of the exemplary embodiments. It should be recognized that it can be distributed as
  • FIG. 1 is a diagram illustrating a display device according to example embodiments
  • FIG. 2 is a diagram illustrating an example of a pixel included in the display device of FIG. 1
  • FIG. 3 is a diagram showing a pixel included in the display device of FIG. 1 . It is a drawing showing another example of.
  • the display device 1 may include pixels PXs.
  • the display device 1 is a device that displays moving images and/or still images, and includes a mobile phone, a smart phone, a tablet personal computer (tablet PC), a smart watch, and a watch phone.
  • watch phone mobile communication terminal, electronic notebook, electronic book, PMP (portable multimedia player), navigation, UMPC (Ultra Mobile PC), as well as portable electronic devices such as televisions, laptops, monitors, billboards, Internet of Things (Internet of Things) It can be used as a display screen of various suitable products such as of things (IoT) devices.
  • IoT Internet of Things
  • the display device 1 (or display panel) may be formed in a flat rectangular shape having a long side extending in a first direction DR1 and a short side extending in a second direction DR2 crossing the first direction DR1.
  • a corner where the long side extending in the first direction DR1 and the short side extending in the second direction DR2 meet may be rounded with an appropriate curvature (eg, a predetermined curvature) or formed at a right angle.
  • the planar shape of the display device 1 is not limited to a quadrangular shape, and may be formed into other suitable polygonal, circular or elliptical shapes.
  • the display device 1 may be a flat or substantially flat display device, but embodiments of the present disclosure are not limited thereto.
  • the display device 1 may include curved portions formed at left and right ends and having a constant curvature or a changing curvature.
  • the display device 1 may be formed to be flexible so as to be bent, bent, bent, folded, or rolled.
  • the first pixel SP1 , the second pixel SP2 , and the third pixel SP3 may emit light in different colors.
  • Each of the first pixel SP1 , the second pixel SP2 , and the third pixel SP3 may have a rectangular, square, or rhombus planar shape.
  • each of the first pixel SP1 , the second pixel SP2 , and the third pixel SP3 has a short side extending in the first direction DR1 and extending in the second direction DR2 as shown in FIG. 2 . It may have a rectangular planar shape having a long side.
  • each of the first pixel SP1 , the second pixel SP2 , and the third pixel SP3 may have a square or rhombus planar shape as shown in FIG. 3 .
  • the first pixel SP1 , the second pixel SP2 , and the third pixel SP3 may be arranged along the first direction DR1 .
  • the first pixel SP1, the second pixel SP2, and the third pixel SP3 are arranged along the first direction DR1, and the other one and the first pixel SP1 are arranged along the second direction DR1. It may be arranged along the direction DR2.
  • the second pixel SP2 is arranged in the first direction DR1 with respect to the first pixel SP1
  • the third pixel SP3 is the first pixel SP1.
  • the first pixel SP1 emits first light
  • the second pixel SP2 emits second light
  • the third pixel SP3 emits third light.
  • the first light may be light of a red wavelength band
  • the second light may be light of a green wavelength band
  • the third light may be light of a blue wavelength band.
  • the red wavelength band may be a wavelength band of approximately 600 nm to 750 nm
  • the green wavelength band may be a wavelength band of approximately 480 nm to 560 nm
  • the blue wavelength band may be a wavelength band of approximately 370 nm to 460 nm. Examples are not limited to this.
  • Each of the first pixel SP1 , the second pixel SP2 , and the third pixel SP3 may include an inorganic light emitting device having an inorganic semiconductor as a light emitting device that emits light.
  • the inorganic light emitting device may be a flip chip type micro light emitting diode (LED), but embodiments of the present disclosure are not limited thereto.
  • the area of the first pixel SP1 , the area of the second pixel SP2 , and the area of the third pixel SP3 may be the same or substantially the same. Embodiments of the disclosure are not limited thereto.
  • the area of a pixel may be understood as a plane of a light emitting element (or light source) included in the pixel or a plane of a light emitting region of the light emitting element.
  • FIG. 4 is a diagram illustrating a tile-type display device according to example embodiments.
  • the tile-type display device TD may include a plurality of display devices 10-1, 10-2, 10-3, and 10-4.
  • the display devices 10-1, 10-2, 10-3, and 10-4 may be arranged in a lattice shape, but the exemplary embodiment of the present disclosure is not limited thereto.
  • the display devices 10-1, 10-2, 10-3, and 10-4 may be configured in a first direction (DR1, eg, X-axis direction) or a second direction (DR2, eg, Y-axis direction).
  • the tile-type display device TD may have an appropriate shape (eg, a predetermined specific shape).
  • each of the display devices 10 - 1 , 10 - 2 , 10 - 3 , and 10 - 4 may have the same or substantially the same size, but the exemplary embodiment of the present disclosure is not limited thereto.
  • at least some of the display devices 10 - 1 , 10 - 2 , 10 - 3 , and 10 - 4 may have sizes different from those of the rest.
  • the display devices 10-1, 10-2, 10-3, and 10-4 may include the first to fourth display devices 10-1, 10-2, 10-3, and 10-4. there is.
  • the number and coupling relationship between the display devices 10-1, 10-2, 10-3, and 10-4 are not limited to the embodiment shown in FIG. 4.
  • the number of display devices 10-1, 10-2, 10-3, and 10-4 depends on the size and/or tile type of the display devices 10-1, 10-2, 10-3, and 10-4. It may be determined according to the size of the display device TD.
  • the first to fourth display devices 10 - 1 , 10 - 2 , 10 - 3 , and 10 - 4 may be fixed to a mounting frame (eg, a predetermined mounting frame) to implement a large screen image.
  • a mounting frame eg, a predetermined mounting frame
  • Each of the first to fourth display devices 10 - 1 , 10 - 2 , 10 - 3 , and 10 - 4 may have a rectangular shape including a long side and a short side. Long sides or short sides of the first to fourth display devices 10 - 1 , 10 - 2 , 10 - 3 , and 10 - 4 may be connected to each other.
  • first to fourth display devices 10-1, 10-2, 10-3, and 10-4 are disposed at the edge of the tile-type display device TD, so that one side of the tile-type display device TD can achieve Other portions of the first to fourth display devices 10 - 1 , 10 - 2 , 10 - 3 , and 10 - 4 may be disposed at corners of the tile type display device TD, and may be disposed on the tile type display device TD. ) can form two adjacent sides of Other portions of the first to fourth display devices 10-1, 10-2, 10-3, and 10-4 may be disposed inside the tile-type display device TD, and other display devices ( For example, it may be surrounded by display devices).
  • Each of the first to fourth display devices 10 - 1 , 10 - 2 , 10 - 3 , and 10 - 4 may include a display area DA and a non-display area NDA.
  • the display area DA may include the unit pixels UP and display an image.
  • Each of the unit pixels UP may include first, second, and third pixels SP1, SP2, and SP3.
  • Each of the first, second, and third pixels SP1 , SP2 , and SP3 may include a micro light emitting diode (Micro LED).
  • each of the first, second, and third pixels SP1 , SP2 , and SP3 includes an organic light emitting diode including an organic light emitting layer, a quantum dot light emitting layer It may include one of a quantum dot light emitting device (Quantum Dot LED) including, and an inorganic light emitting diode (Inorganic LED) including an inorganic semiconductor.
  • Quantum Dot LED quantum dot light emitting device
  • Inorganic LED inorganic light emitting diode
  • the first to fourth display devices 10-1, 10-2, 10-3, and 10-4 are first, second, and third arranged along a plurality of rows and columns in the display area DA. It may include pixels SP1, SP2, and SP3. Each of the first, second, and third pixels SP1 , SP2 , and SP3 may include a light emitting region or an aperture region defined by a pixel defining layer or a bank, and a desired peak wavelength may be generated through the light emitting region or the aperture region. (eg, a predetermined peak wavelength) may be emitted. In the light emitting region, the light generated by the light emitting device of each of the first, second, and third pixels SP1, SP2, and SP3 is transmitted to the first to fourth display devices 10-1, 10-2, and 10-3. , 10-4) may be a region emitted to the outside.
  • the first, second, and third pixels SP1 , SP2 , and SP3 may be sequentially and repeatedly disposed along the first direction DR1 of the display area DA.
  • the tile-type display device TD may have an overall planar shape, but is not limited thereto.
  • the tile-type display device TD has a three-dimensional shape, so that it can give a user a three-dimensional effect.
  • at least some of the first to fourth display devices 10-1, 10-2, 10-3, and 10-4 are curved ( Curved) shape.
  • each of the first to fourth display devices 10-1, 10-2, 10-3, and 10-4 has a planar shape and is connected to each other at an appropriate angle (eg, a predetermined angle).
  • an appropriate angle eg, a predetermined angle
  • the tile-type display device TD may include a coupling area SM disposed between the display areas DA.
  • the tile-type display device TD may be formed by connecting non-display areas NDAs of adjacent display devices.
  • the first to fourth display devices 10 - 1 , 10 - 2 , 10 - 3 , and 10 - 4 are located in the coupling area SM (eg, within the coupling area SM or in the coupling area SM). may be connected to each other through a coupling member or an adhesive member disposed on).
  • the distance between the display areas DA of each of the first to fourth display devices 10-1, 10-2, 10-3, and 10-4 is such that the coupling area SM is not perceptible to the user. It can be small or minimal.
  • the first horizontal pixel pitch HPP1 between the pixels of the first display device 10-1 and the pixels of the second display device 10-2 is It may be equal to or substantially equal to the second horizontal pixel pitch HPP2 between pixels.
  • the first vertical pixel pitch VPP1 between the pixels of the first display device 10-1 and the pixels of the third display device 10-3 is the distance between the pixels of the third display device 10-3. It may be equal to or substantially equal to the second vertical pixel pitch VPP2.
  • the tile-type display device TD prevents the user from perceiving the coupling area SM between the first to fourth display devices 10-1, 10-2, 10-3, and 10-4, or By substantially preventing the disconnection between the first to fourth display devices 10-1, 10-2, 10-3, and 10-4, it is possible to improve (eg, reduce) and improve the immersion of the image. can
  • FIG. 5 is a plan view illustrating an example of the display device of FIG. 1 .
  • the display device 10 may include a display area DA and a non-display area NDA.
  • the first to fourth display devices 10-1, 10-2, 10-3, and 10-4 of FIG. 4 have the same or substantially the same (or similar) configuration as the display device 10 shown in FIG. can have
  • the display area DA may include a pixel circuit area CCA, a demux area DMA, a fan-out area FOA, and an electrostatic discharge area ESA.
  • the demux area DMA, the fan-out area FOA, and the electrostatic discharge area ESA may be disposed at an edge of at least one side of the display area DA.
  • the demux area DMA, the fan-out area FOA, and the electrostatic discharge area ESA are disposed on the upper edge of the display area DA, but their arrangement positions are not limited thereto. .
  • at least one of the demux area DMA, the fan-out area FOA, and the electrostatic discharge area ESA may be further formed on at least one of the lower edge, the left edge, and the right edge of the display device 10 . can be placed.
  • the non-display area NDA may include a plurality of pad parts PAD.
  • the pad part PAD electrically connects various driving circuits disposed on the rear surface of the display device 10 and circuits of the display area DA through signal lines (eg, predetermined signal lines). can connect
  • the unit pixel UP may include first, second, and third pixels SP1 , SP2 , and SP3 .
  • the first, second, and third pixels SP1 , SP2 , and SP3 include a first pixel electrode ETL1 (eg, an anode AND or a pixel electrode) and a second pixel electrode ETL2 , respectively. a cathode (CTD) or a common electrode).
  • the first and second pixel electrodes ETL1 and ETL2 of the first pixel SP1 and the first and second pixel electrodes ETL1 and ETL2 of the second pixel SP2 , and the arrangement of the first and second pixel electrodes ETL1 and ETL2 of the third pixel SP3 may be repeated along the first direction DR1.
  • the first pixel SP1 may include a first light emitting element ED1 electrically connected to the first pixel electrode ETL1 and the second pixel electrode ETL2 . Furthermore, the first pixel SP1 may further include a first pixel circuit PC1 electrically connected to the first light emitting element ED1 through the first pixel electrode ETL1 included therein.
  • the second pixel SP2 may include a second light emitting element ED2 electrically connected to the first pixel electrode ETL1 and the second pixel electrode ETL2 .
  • the second pixel SP2 may further include a second pixel circuit PC2 electrically connected to the second light emitting element ED2 through the first pixel electrode ETL1 included therein.
  • the third pixel SP3 may include a third light emitting element ED3 electrically connected to the first pixel electrode ETL1 and the second pixel electrode ETL2 .
  • the third pixel SP3 may further include a third pixel circuit PC3 electrically connected to the third light emitting element ED3 through the first pixel electrode ETL1 included therein.
  • each of the first light emitting device ED1 , the second light emitting device ED2 , and the third light emitting device ED3 is on the corresponding first pixel electrode ETL1 and second pixel electrode ETL2 . It can be placed in, and can be positioned overlapping.
  • the first pixel circuit PC1 , the second pixel circuit PC2 , and the third pixel circuit PC3 may be disposed under (or immediately below) the first pixel electrode ETL1 and the second pixel electrode ETL2 .
  • first and second pixel electrodes ETL1 and ETL2 and/or the first light emitting element ED1 of the first pixel SP1 are referred to as the first pixel SP1 in the drawings. do it with Similarly, the first and second pixel electrodes ETL1 and ETL2 and/or the second light emitting element ED2 of the second pixel SP2 are described as the second pixel SP2, and the third pixel SP3 The first and second pixel electrodes ETL1 and ETL2 and/or the third light emitting element ED3 will be described as a third pixel SP3.
  • each of the unit pixels UP has a configuration including the first, second, and third pixels SP1, SP2, and SP3 defined as above and described.
  • each of the first, second, and third pixels SP1 , SP2 , and SP3 may include at least two light emitting devices.
  • each of the first, second, and third pixels SP1 , SP2 , and SP3 may include a main light emitting element and a repair light emitting element.
  • the first, second, and third pixels SP1 , SP2 , and SP3 are disposed in the electrostatic discharge area ESA, the fan-out area FOA, the demux area DMA, and the pixel circuit area CCA. (eg, in or on).
  • the unit pixels UP may be arranged to have a uniform or substantially uniform pixel pitch.
  • pixel pitches eg, horizontal intervals
  • pixel pitches eg, vertical intervals
  • pixel pitches eg, vertical intervals
  • the unit pixels UP may be arranged along a plurality of pixel rows and a plurality of pixel columns (eg, unit pixel columns).
  • the first, second, and third pixels SP1 , SP2 , and SP3 are provided in the first to ninth pixel rows PROW1 , PROW2 , PROW3 , PROW4 , PROW5 , PROW6 , PROW7 , PROW8 , and PROW9 .
  • the first to ninth pixel rows PROW1 , PROW2 , PROW3 , PROW4 , PROW5 , PROW6 , PROW7 , PROW8 , and PROW9 may be sequentially arranged along the second direction DR2 .
  • the first to ninth pixel rows (PROW1, PROW2, PROW3, PROW4, PROW5, PROW6, PROW7, PROW8, and PROW9) including actual light emitting areas should be arranged at uniform or substantially uniform intervals to reduce the heterogeneity of the image. Since it can be minimized, the first to ninth pixel rows PROW1 , PROW2 , PROW3 , PROW4 , PROW5 , PROW6 , PROW7 , PROW8 , and PROW9 may be arranged at substantially equal intervals. Furthermore, as shown in FIG. 4 , all pixel rows may be arranged at even intervals.
  • the pixel circuit PC may be disposed in (eg, inside or on) the pixel circuit area CCA.
  • the pixel circuit PC may include first, second, and third pixel circuits PC1 , PC2 , and PC3 .
  • the first pixel circuit PC1 may supply driving current to the first light emitting element ED1 of the first pixel SP1
  • the second pixel circuit PC2 may supply the second light emitting element ED1 of the second pixel SP2.
  • a driving current may be supplied to ED2
  • the third pixel circuit PC3 may supply a driving current to the third light emitting element ED3 of the third pixel SP3 .
  • the pixel circuits PC may be arranged along the circuit rows.
  • the first, second, and third pixel circuits PC1 , PC2 , and PC3 are formed in the first to ninth circuit rows CROW1 , CROW2 , CROW3 , CROW4 , CROW5 , CROW6 , CROW7 , CROW8 , and CROW9 in the first direction. It can be arranged repeatedly along (DR1).
  • the first to ninth circuit rows CROW1 , CROW2 , CROW3 , CROW4 , CROW5 , CROW6 , CROW7 , CROW8 , and CROW9 may be sequentially arranged along the second direction DR2 .
  • the first pixel row PROW1 may be disposed at the outermost end (eg, uppermost end) of the display area DA.
  • the first pixel row PROW1 may be disposed on one edge or an upper edge of the display area DA.
  • the electrostatic discharge circuit of the electrostatic discharge area ESA includes the first, second, and third pixels SP1 , SP2 , and SP3 (eg, the first pixel electrode ETL1 and the second pixel electrode ETL2 ) and It may be disposed on (eg, within or on) another layer.
  • the first pixel row PROW1 may overlap the electrostatic discharge area ESA. Accordingly, the area of the non-display area NDA may be minimized or reduced.
  • the first pixel row PROW1 and the first circuit row CROW1 may be electrically connected.
  • the pixels SP1 , SP2 , and SP3 of the first pixel row PROW1 may be connected to the pixel circuits PC1 , PC2 , and PC3 of the first circuit row CROW1 , respectively.
  • the first pixel row PROW1 and the first circuit row CROW1 may be spaced apart from each other in the second direction DR2 with a predetermined different structure interposed therebetween.
  • the second pixel row PROW2 may be disposed between the first pixel row PROW1 and the first circuit row CROW1.
  • a fan-out area FOA may be disposed between the first pixel row PROW1 and the first circuit row CROW1.
  • the fan-out lines of the fan-out area FOA may be disposed on (eg, inside or on) a different layer from the first, second, and third pixels SP1 , SP2 , and SP3 . That is, the fan-out area FOA may be disposed within the display area DA to minimize the non-display area NDA.
  • the second pixel row PROW2 and the second circuit row CROW2 may be spaced apart from each other in the second direction DR2.
  • the first circuit row CROW1 and the third pixel row PROW3 may be disposed between the second pixel row PROW2 and the second circuit row CROW2.
  • the second circuit row CROW2 may be disposed between the third pixel row PROW3 and the fourth pixel row PROW4 .
  • the second pixel row PROW2 and the second circuit row CROW2 may be electrically connected.
  • the pixels SP1 , SP2 , and SP3 of the second pixel row PROW2 may be respectively connected to the pixel circuits PC1 , PC2 , and PC3 of the second circuit row CROW2 .
  • the demux area DMA including the demux DMXs may be disposed between the second pixel row PROW2 and the first circuit row CROW1.
  • the demultiplexer (DMX) may supply data signals (or data voltages) provided from fan-out lines to corresponding data lines in a time division manner.
  • the demux DMXs may be formed on (eg, in or on) the same layer as the pixel circuit PC.
  • the demux DMXs may be formed in a space where the second circuit row CROW2 should originally be disposed.
  • the second circuit row CROW2 is the third pixel row PROW3. It may be disposed on the lower side (or on the inner side).
  • the third pixel row PROW3 may be disposed inside the display area DA more than the second pixel row PROW2 and may be disposed inside the edge.
  • the third pixel row PROW3 and the third circuit row CROW3 may be spaced apart from each other in the second direction DR2 .
  • a second circuit row CROW2 may be disposed between the third pixel row PROW3 and the third circuit row CROW3.
  • the third pixel row PROW3 and the third circuit row CROW3 may be electrically connected to each other.
  • the pixels SP1 , SP2 , and SP3 of the third pixel row PROW3 may be respectively connected to the pixel circuits PC1 , PC2 , and PC3 of the third circuit row CROW3 .
  • the sixth and seventh pixel rows PROW6 and PROW7 may be disposed inside the display area DA more than the fifth pixel row PROW5 and may be disposed inside the edge.
  • the sixth and seventh pixel rows PROW6 and PROW7 may be disposed in (eg, inside or on) the pixel circuit area CCA.
  • the sixth pixel row PROW6 and the sixth circuit row CROW6 may be adjacent to each other in the second direction DR2, and the seventh pixel row PROW7 and the seventh circuit row CROW7 may be adjacent to each other in the second direction DR2. can be adjacent to
  • the sixth and seventh circuit rows CROW6 and CROW7 may be disposed between the sixth pixel row PROW6 and the seventh pixel row PROW7.
  • the sixth circuit row CROW6 and the seventh circuit row CROW7 may be electrically connected to the sixth pixel row PROW6 and the seventh pixel row PROW7 , respectively.
  • each of the pixel rows may maintain a uniform or substantially uniform distance from an adjacent pixel row
  • two circuit rows may be disposed between the fifth pixel row PROW5 and the sixth pixel row PROW6.
  • a space of can be formed.
  • Signal lines eg, predetermined signal lines
  • stages of the gate driver may be disposed in an empty space between two pixel rows.
  • the arrangement and configuration of the eighth and ninth pixel rows PROW8 and PROW9 and the eighth and ninth circuit rows CORW8 and CROW9 are the sixth and seventh pixel rows PROW6 and PROW6 and the sixth and seventh circuit rows It may be the same or substantially the same as the arrangement and composition of (CROW6, CROW7).
  • the gate driver outputting gate signals for driving the pixel circuit PC may be disposed within (or on) the pixel circuit area CCA.
  • stages of the gate driver may be disposed in an empty space in which the first, second, and third pixel circuits PC1 , PC2 , and PC3 are not disposed.
  • the demux area DMA, fan-out area FOA, and The electrostatic discharge area ESA may be included in the display area DA. Accordingly, the non-display area NDA of the display device 10 may be minimized or reduced.
  • the gap between the display devices 10 is reduced by minimizing or reducing the non-display area NDA, so that the pixel pitch between adjacent display devices 10 is changed to the display device ( 10) may be designed to be the same or substantially the same as the pixel pitch inside each of them. Therefore, it is possible to prevent or minimize the user's perception of the coupling area SM between the display devices 10, and improve the sense of disconnection between the display devices 10, thereby improving the immersion of the image.
  • 6 and 7 are diagrams illustrating examples of a connection relationship between a pixel circuit included in the display device of FIG. 5 and a light emitting element.
  • the pixel SP may include a pixel circuit PC, first and second pixel electrodes ETL1 and ETL2, and a light emitting element ED.
  • the light emitting element ED contacts the first and second pixel electrodes ETL1 and ETL2 and may be disposed on the first and second pixel electrodes ETL1 and ETL2 .
  • the first pixel electrode ETL1 may be connected to the light emitting element ED as an anode
  • the second pixel electrode ETL2 may be connected to the light emitting element ED as a cathode.
  • the first pixel electrode ETL1 may be electrically connected to the pixel circuit PC.
  • the first pixel electrode ETL1 may be connected to the transistor TFT of the pixel circuit PC.
  • the pixel circuit PC may include a plurality of transistors and at least one capacitor.
  • the pixel circuit PC may have a circuit form equivalent to that shown in FIG. 21 .
  • FIG. 8 is a diagram illustrating an example of a pixel circuit area, a demux area, a fan-out area, an electrostatic discharge area, and a non-display area included in the display device of FIG. 5 .
  • the display area DA may include an electrostatic discharge area ESA, a fan-out area FOA, a demux area DMA, and a pixel circuit area CCA.
  • the electrostatic discharge area ESA, the fan-out area FOA, and the demux area DMA may be disposed at an edge of at least one side of the display area DA.
  • the electrostatic discharge area ESA, the fan-out area FOA, and the demux area DMA may be disposed at an upper edge of the display area DA.
  • the electrostatic discharge area (ESA), the fan-out area (FOA), and the demux area (DMA) may be disposed on left and right edges or top and bottom edges.
  • At least one of the electrostatic discharge area (ESA), the fan-out area (FOA), and the demux area (DMA) is located on at least one edge of the display device 10 (for example, inside or on the surface). ) can be placed.
  • the non-display area NDA may include a pad portion PAD.
  • the electrostatic discharge circuit may protect the fan out line (FOL), the demultiplexer (DMX), and the pixel circuit (PC) from static electricity.
  • the electrostatic discharge circuit (ESD) may prevent static electricity from flowing into the display area DA by discharging static electricity introduced from the outside.
  • the fan out area FOA may include fan out lines FOL.
  • the fan outline lines FOL may overlap the first, second, and third pixels SP1 , SP2 , and SP3 of the second pixel row PROW2 .
  • the fan outline FOL may extend from the pad portion PAD to the pixel circuit area CCA.
  • the fan out line FOL may supply the clock signal received from the pad part PAD to a clock line for driving the gate driver, and may supply the power supply voltage or control voltage received from the pad part PAD to drive the gate driver. It can be supplied to a voltage line (eg, a predetermined voltage line).
  • the demux area DMA may include demux DMXs.
  • the demultiplexer DMX may supply the data voltage received from the fan out line FOL to the first, second, and third data lines DL1 , DL2 , and DL3 in a time division manner. Since each display device 10 includes a DMX, the number of fan out lines (FOL) and the area of the fan out area (FOA) may be reduced.
  • the pixel circuit area CCA may include the data line DL.
  • the pixel circuit area CCA may further include gate lines and a gate driver for driving the pixel circuit PC.
  • the data line DL may be connected between the demultiplexer DMX and the pixel circuit PC.
  • the data lines DL may extend in the second direction DR2 and may be spaced apart from each other in the first direction DR1.
  • the data line DL may supply the data voltage received from the demultiplexer DMX to the pixel circuit PC.
  • the data line DL may include the first, second, and third data lines DL1, DL2, and DL3.
  • the first data line DL1 may be connected to the first pixel circuits PC1 of each corresponding pixel column.
  • the first data line DL1 may sequentially supply data voltages to the first pixel circuits PC1 disposed in each pixel column.
  • a pixel column may correspond to an arrangement of unit pixels UP including first, second, and third pixels SP1 , SP2 , and SP3 along the second direction DR2 .
  • the second data line DL2 may be connected to the second pixel circuits PC2 of each corresponding pixel column.
  • the second data line DL2 may sequentially supply data voltages to the second pixel circuits PC2 disposed in each corresponding pixel column.
  • the third data line DL3 may be connected to the third pixel circuits PC3 of each corresponding pixel column.
  • the third data line DL3 may sequentially supply data voltages to the third pixel circuits PC3 disposed in each corresponding pixel column.
  • FIG. 9 is an enlarged view illustrating an example of a part of an electrostatic discharge area and a fan-out area of FIG. 8 .
  • the fan out line FOL connected to the pad part PAD may include a first line resistor R1 and a second line resistor R2.
  • each of the first and second line resistors R1 and R2 may be formed in a zigzag pattern.
  • each of the first and second line resistors R1 and R2 may be variously designed according to the position of the fan out line FOL.
  • the fan out lines FOLs may have the same or substantially the same resistance values by adjusting the lengths of the first and second line resistors R1 and R2 of the fan out lines FOLs, respectively.
  • An electrostatic discharge circuit may be disposed adjacent to the fan out line (FOL). Some of the Electrostatic Discharge Circuits (ESDs) may be connected between the Fan Out Line (FOL) and the Gate Off Voltage Line (VGHL), and some of the Electrostatic Discharge Circuits (ESDs) may be connected between the Fan Out Line (FOL) and the Gate Off Voltage Line (VGHL). It may be connected between the on-voltage line VGLL.
  • the gate-off voltage line VGHL may be a signal line for transmitting a gate-off voltage for turning off a transistor included in the display area DA.
  • the gate-on voltage line VGLL may be a signal line that transfers a gate-on voltage for turning on a transistor included in the display area DA.
  • the gate-off voltage When the gate-off voltage is a logic high level, the gate-on voltage may be a logic low level. Conversely, when the gate-off voltage is a logic low level, the gate-on voltage may be a logic high level.
  • the electrostatic discharge circuit may be connected to a portion of the fan out line (FOL) between the first and second line resistors (R1, R2), but the embodiment of the present disclosure is not limited thereto.
  • the electrostatic discharge circuit ESD discharges static electricity introduced from the outside to prevent or substantially prevent static electricity from flowing into the display area DA.
  • FIG. 10 is a perspective view illustrating a display device according to example embodiments
  • FIG. 11 is a view showing an example of a portion of the rear surface of the display device of FIG. 10 .
  • FIG. 10 schematically illustrates the configuration of the pad part PAD and the side connection line SCL, and will be described with this focus.
  • FIG. 11 illustrates an example in which the side connection line SCL is connected to other components on the rear surface (BS, eg, the second surface) of the substrate SUB.
  • the display device 10 includes a substrate SUB including a display area DA and a non-display area NDA, and a pad portion disposed on an upper surface US of the substrate. (PAD), and side connection lines (SCL) disposed on the upper surface (US), the rear surface (BS), and the side surface (SS) between the upper surface (US) and the rear surface (BS) of the substrate (SUB). there is.
  • the upper surface US and the rear surface BS of the substrate SUB may be spaced apart from each other and face each other in the third direction DR3 .
  • the substrate (SUB) has a chamfer surface (CHM) formed by chamfering the corner between the upper surface (US) and the side surface (SS) and the corner between the rear surface (BS) and the side surface (SS).
  • CHM chamfer surface
  • the side surface SS of the substrate SUB may have an appropriate inclination (eg, a predetermined inclination) by the chamfer surface CHM. Accordingly, disconnection of the side connection lines SCL surrounding (or extending around) the top surface US, side surface SS, and rear surface BS of the substrate SUB may be prevented or substantially prevented. .
  • the pad part PAD may be arranged (eg, inside or on) the non-display area NDA of the upper surface US of the substrate SUB. 10 shows that the pad part PAD is disposed on one edge of the upper surface US of the substrate SUB, but the present disclosure is not limited thereto, and the other side of the upper surface US of the substrate SUB is not limited thereto. It can also be placed on the edges.
  • the pad portion PAD may contact the side connection line SCL and be connected to fan outline lines extending to the display area DA.
  • Each of the fan out lines may be connected to one of a data line, a power line, and a clock line for driving the pixel SP.
  • the power line may include power lines supplying various appropriate powers supplied to the gate driver and/or the pixel SP.
  • Clock signals supplied to the gate driver may be provided to the clock lines.
  • the side connection line SCL may be connected to the pad part PAD one-to-one.
  • the side connection line SCL may be physically and electrically connected to the pad part PAD.
  • the side connection line SCL may entirely cover the upper surface of the pad part PAD. Accordingly, a physical and electrical connection between the pad portion PAD and the side connection line SCL may be strengthened.
  • the width of the side connection line SCL may be several tens of ⁇ m.
  • An interval between adjacent side connection lines SCL may be several tens of ⁇ m.
  • the width of the side connection line SCL may be equal to or greater than the interval between adjacent side connection lines SCL.
  • a lead line LDL, a rear electrode BTE, and a flexible film FPCB may be disposed on the rear surface (BS, for example, the second surface) of the substrate SUB.
  • the lead line LDL may be electrically and physically connected between the side connection line SCL and the rear electrode BTE.
  • One end of the lead line LDL may be physically connected to a side connection line SCL extending to the rear surface BS of the substrate SUB.
  • the other end of the lead line LDL may be physically connected to the rear electrode BTE formed on the rear surface (BS, for example, the second surface) of the substrate SUB.
  • the back electrode BTE may supply a voltage or signal received from the flexible film FPCB to the side connection line SCL through the lead line LDL.
  • the rear electrode BTE and the flexible film FPCB may be electrically connected through a conductive adhesive member (eg, an anisotropic conductive film).
  • a conductive adhesive member eg, an anisotropic conductive film
  • at least a portion of the first surface of the flexible film FPCB may be attached to the rear surface BS of the substrate SUB through a conductive adhesive member.
  • a second surface spaced apart from and opposite to the first surface of the flexible film FPCB may be connected to a source circuit board, a driving chip, or the like.
  • FIG. 12 is a cross-sectional view illustrating an example of the display device of FIG. 10 .
  • the display device 10 may include a substrate SUB, a pixel circuit layer PCL, and a display element layer DPL.
  • a stacked structure (eg, a predetermined stacked structure) may be formed on the upper surface US and the rear surface BS of the substrate SUB.
  • the pixel circuit layer PCL and the display element layer DPL may be disposed on the upper surface US of the substrate SUB.
  • the pixel circuit layer PCL includes a light blocking layer BML, a buffer layer BF, an active layer ACTL, a first gate insulating layer GI1, a first gate layer GTL1, a second gate insulating layer GI2, The second gate layer GTL2, the interlayer insulating layer ILD, the first source metal layer SDL1, the first via layer VIA1, the second source metal layer SDL2, the second via layer VIA2, and the third source A metal layer SDL3 and a third via layer VIA3 may be included.
  • the display element layer DPL may include a fourth source metal layer SDL4 , an anode layer ANDL, a fourth via layer VIA4 , and a first passivation layer PAS1 .
  • side connection lines SCL may be disposed on the upper surface US and the rear surface BS of the substrate SUB across the side surface SS of the substrate SUB.
  • the substrate SUB may support the display device 10 .
  • the substrate SUB may be a base substrate or a base member.
  • the substrate SUB may be a rigid substrate including a glass material.
  • the substrate SUB may be a flexible substrate capable of being bent, folded, or rolled.
  • the substrate SUB may include an insulating material such as a polymer resin such as polyimide (PI), but embodiments of the present disclosure are not limited thereto.
  • PI polyimide
  • the light blocking layer BML may be disposed on the substrate SUB.
  • the light blocking layer (BML) is any one or one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). It may be a single layer or multiple layers made of the above or alloys thereof.
  • the light blocking layer BML may be connected to one electrode (eg, a source electrode) of a transistor (eg, a driving transistor).
  • the light blocking layer BML may overlap at least a portion of the active layer ACTL of the transistor TFT and block light incident on the active layer ACTL, thereby stabilizing the operating characteristics of the transistor TFT. can do.
  • the buffer layer BF may be disposed on the substrate SUB.
  • the buffer layer BF may include an inorganic material capable of preventing or substantially preventing penetration of air and/or moisture.
  • the buffer layer BF may include a plurality of inorganic films alternately stacked.
  • the buffer layer BF may include a multilayer in which one or more inorganic layers of a silicon nitride layer, a silicon oxynitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer are alternately stacked.
  • the active layer ACTL may be disposed on the buffer layer BF.
  • the active layer ACTL may include a channel CH, a source electrode SE, and a drain electrode DE of the transistor TFT.
  • the transistor TFT may be a transistor constituting the pixel circuit PC.
  • the source electrode SE and the drain electrode DE may be made conductive by heat-treating the active layer ACTL.
  • the active layer ACTL may include polycrystalline silicon, single crystal silicon, low-temperature polycrystalline silicon, amorphous silicon, or an oxide semiconductor.
  • the active layer ACTL may include first and second active layers disposed on (eg, within or on) different layers. In this case, the first active layer may include polycrystalline silicon, single crystal silicon, low-temperature polycrystalline silicon, or amorphous silicon, and the second active layer may include an oxide semiconductor.
  • the first gate insulating layer GI1 may be disposed on the active layer ACTL.
  • the first gate insulating layer GI1 may insulate the gate electrode GE and the channel CH of the transistor TFT from each other.
  • the first gate insulating layer GI1 may include an inorganic layer.
  • the first gate insulating layer GI1 may include one of a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer.
  • the first gate layer GTL1 may be disposed on the first gate insulating layer GI1.
  • the first gate layer GTL1 includes the fan outline FOL, the gate electrode GE of the transistor TFT, and the first capacitor electrode CE1 of the first capacitor C1 (eg, see FIG. 21 ).
  • a lower electrode may be included.
  • the first gate layer GTL1 may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). Or it may be a single layer or multiple layers made of one or more or alloys thereof.
  • the fan outline FOL may be connected to a pad portion PAD passing through (eg, passing through) the interlayer insulating layer ILD and the second gate insulating layer GI2. In one embodiment, the fan outline FOL extends from the pad portion PAD to the display area DA, thereby reducing the size of the non-display area NDA.
  • the second gate insulating layer GI2 may be disposed on the first gate layer GTL1.
  • the second gate insulating layer GI2 may insulate the first gate layer GTL1 and the second gate layer GTL2 from each other.
  • the second gate insulating layer GI2 may include an inorganic layer.
  • the second gate insulating layer GI2 may include one of a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer.
  • An interlayer insulating layer ILD may be disposed on the second gate layer GTL2.
  • the interlayer insulating layer ILD may insulate the first source metal layer SDL1 and the second gate layer GTL2.
  • the interlayer insulating layer ILD may include an inorganic layer.
  • the interlayer insulating layer ILD may include one of a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer.
  • a configuration including the transistor TFT, the buffer layer BF, the first gate insulating layer GI1, the second gate insulating layer GI2, and the interlayer insulating layer ILD may be understood as a transistor layer TL.
  • an uppermost layer of the transistor layer TL may be an interlayer insulating layer ILD.
  • the transistor layer TL may be a part of the pixel circuit layer PCL.
  • the first source metal layer SDL1 may be disposed on the interlayer insulating layer ILD of the transistor layer TL.
  • the first source metal layer SDL1 may include a connection electrode CCE.
  • connection electrode CCE may be connected to an anode connection line ACL passing through (eg, passing through) the first via layer VIA1 .
  • the connection electrode CCE penetrates (eg, passes through) the interlayer insulating layer ILD, the second gate insulating layer GI2, and the first gate insulating layer GI1 to form a drain electrode of the transistor TFT ( DE) can be connected. Accordingly, the connection electrode CCE may electrically connect the anode connection line ACL and the drain electrode DE to each other.
  • the first pad electrode PAD1 may be formed together with the first source metal layer SDL1. In other words, the first pad electrode PAD1 may be disposed on the interlayer insulating layer ILD in the non-display area NDA.
  • the first pad electrode PAD1 may be connected to the fan outline FOL through a contact hole passing through the interlayer insulating layer ILD and the second gate insulating layer GI2.
  • the first source metal layer SDL1 and the first pad electrode PAD1 may include molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), or neodymium (Nd). and copper (Cu).
  • Mo molybdenum
  • Al aluminum
  • Cr chromium
  • Au gold
  • Ti titanium
  • Ni nickel
  • Nd neodymium
  • Cu copper
  • the first via layer VIA1 may be disposed on the first source metal layer SDL1.
  • the first via layer VIA1 may planarize or substantially planarize an upper end of the first source metal layer SDL1 .
  • the first via layer VIA1 may include an organic layer such as acrylic resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin. can
  • the first via layer VIA1 may be disposed within (or on) the display area DA.
  • the first via layer VIA1 may be spaced apart from the pad portion PAD.
  • the first via layer VIA1 may be spaced apart from the first pad electrode PAD1.
  • an interlayer insulating layer exposed area IEA may be formed between the first via layer VIA1 and the pad portion PAD (eg, the first pad electrode PAD1).
  • the interlayer insulating layer exposure region IEA may be a portion between the first via layer VIA1 and the pad portion PAD where the top surface of the interlayer insulating layer ILD is exposed from the first via layer VIA1.
  • the second source metal layer SDL2 may be disposed on the first via layer VIA1.
  • the second source metal layer SDL2 may include an anode connection line ACL.
  • the anode connection line ACL may be connected to the anode connection electrode ACE passing through (eg, passing through) the second via layer VIA2 .
  • the anode connection line ACL may pass through (eg, pass through) the first via layer VIA1 and be connected to the connection electrode CCE. Accordingly, the anode connection line ACL may electrically connect the anode connection electrode ACE and the connection electrode CCE.
  • the second pad electrode PAD2 may be formed together with the second source metal layer SDL2.
  • the second pad electrode PAD2 may be directly disposed on the first pad electrode PAD1.
  • the second pad electrode PAD2 may be formed in (eg, inside or on) the non-display area NDA.
  • the second source metal layer SDL2 and the second pad electrode PAD2 are made of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), or neodymium (Nd). and copper (Cu).
  • the second via layer VIA2 may be disposed on (or inside) the first via layer VIA1 and the second source metal layer SDL2 .
  • the second via layer VIA2 may planarize an upper end of the second source metal layer SDL2.
  • the second via layer VIA2 may include an organic layer such as acrylic resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin. can
  • the second via layer VIA2 may be disposed in the display area DA.
  • the second via layer VIA2 may be spaced apart from the pad part PAD.
  • the second via layer VIA2 may form a step with the first via layer VIA1 to expose a portion of the upper surface of the first via layer VIA1 .
  • a portion where the first via layer VIA1 is exposed from the second via layer VIA2 may be the first exposure area EA1.
  • the width of the first exposure area EA1 in the second direction DR2 may be about 10 ⁇ m.
  • the third source metal layer SDL3 may be disposed on the second via layer VIA2 .
  • the third source metal layer SDL3 may include an anode connection electrode ACE.
  • the anode connection electrode ACE may be connected to the first anode electrode AND1 penetrating (eg passing through) the third via layer VIA3 .
  • the anode connection electrode ACE may pass through the second passivation layer PAS2 and be connected to the anode connection line ACL. Accordingly, the anode connection electrode ACE may electrically connect the anode AND and the anode connection line ACL to each other.
  • the third pad electrode PAD3 may be formed together with the third source metal layer SDL3.
  • the third pad electrode PAD3 may be directly disposed on the second pad electrode PAD2.
  • the third pad electrode PAD3 may be formed in the non-display area NDA.
  • the third source metal layer SDL3 and the third pad electrode PAD3 may be made of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), or neodymium (Nd). and copper (Cu).
  • Mo molybdenum
  • Al aluminum
  • Cr chromium
  • Au gold
  • Ti titanium
  • Ni nickel
  • Nd neodymium
  • Cu copper
  • the third via layer VIA3 may be disposed on the second via layer VIA2 and the third source metal layer SDL3 .
  • the third via layer VIA3 may planarize or substantially planarize an upper end of the third source metal layer SDL3 .
  • the third via layer VIA3 may include an organic layer such as acrylic resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin. can
  • the third via layer VIA3 may be disposed within (or on) the display area DA.
  • the third via layer VIA3 may be spaced apart from the pad portion PAD.
  • the third via layer VIA3 may form a step with the second via layer VIA2 to expose a portion of the upper surface of the second via layer VIA2 .
  • a portion of the second via layer VIA2 exposed from the third via layer VIA3 may be the second exposure area EA2.
  • the width of the second exposure area EA2 in the second direction DR2 may be similar to or less than the width of the first exposure area EA1 in the second direction DR2.
  • first, second, and third via layers VIA1 , VIA2 , and VIA3 may be stacked in a stepped shape.
  • the fourth source metal layer SDL4 may be disposed on the third via layer VIA3 .
  • the fourth source metal layer SDL4 may include a first anode electrode AND1 and a first cathode electrode CTD1.
  • the first anode electrode AND1 may pass through the third via layer VIA3 and be connected to the anode connection electrode ACE.
  • the first cathode electrode CTD1 may pass through (eg, pass through) the third via layer VIA3 and be connected to a predetermined power line. 12 shows and describes a shape in which the anode AND, the cathode CTD and the light emitting device ED are connected and the detailed configuration of the light emitting device ED, the anode AND and the cathode CTD are arranged in the second direction.
  • the fourth source metal layer SDL4 and the fourth pad electrode PAD4 may be made of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), or neodymium (Nd). and copper (Cu).
  • Mo molybdenum
  • Al aluminum
  • Cr chromium
  • Au gold
  • Ti titanium
  • Ni nickel
  • Nd neodymium
  • Cu copper
  • the anode layer ANDL may be disposed on the fourth source metal layer SDL4 .
  • the anode layer ANDL may include a second anode electrode AND2 and a second cathode electrode CTD2.
  • the thicknesses of the second anode electrode AND2 and the second cathode electrode CTD2 may be smaller than those of the first anode electrode AND1 and the first cathode electrode CTD1 .
  • the fifth pad electrode PAD5 may be formed together with the anode layer ANDL.
  • the fifth pad electrode PAD5 may be directly disposed on the fourth pad electrode PAD4 .
  • the fifth pad electrode PAD5 may contact top and side surfaces of the fourth pad electrode PAD4 and cover the fourth pad electrode PAD4 .
  • a thickness of the fifth pad electrode PAD5 may be smaller than a thickness of the fourth pad electrode PAD4 .
  • the first anode electrode AND1 and the second anode electrode AND2 form an anode (AND (eg, the first pixel electrode shown in FIG. 5 ), and the first cathode electrode CTD1 and the second cathode electrode (CTD2) may form a cathode (CTD, eg, the second pixel electrode shown in FIG. 5).
  • the first to fifth pad electrodes PAD1 to PAD5 may form a pad portion PAD.
  • the pad part PAD may be disposed on the interlayer insulating layer ILD in the non-display area NDA (eg, inside or on).
  • the pad part PAD may supply a voltage or signal received from the side connection line SCL to the fan out line FOL.
  • the second pad electrode PAD2 may be electrically connected to the lead line LDL through the side connection line SCL.
  • the fourth via layer VIA4 may be disposed on the third via layer VIA3 where the anode AND and cathode CTD are not formed.
  • the fourth via layer VIA4 may planarize or substantially planarize an upper end of the third via layer VIA3 .
  • the fourth via layer VIA4 may include an organic layer such as acrylic resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin. can
  • the fourth via layer VIA4 may be disposed within (or on) the display area DA.
  • the fourth via layer VIA4 may be spaced apart from the pad portion PAD.
  • the fourth via layer VIA4 may form a step with the third via layer VIA3 to expose a portion of the top surface of the third via layer VIA3 .
  • An exposed portion of the third via layer VIA3 from the fourth via layer VIA4 may be the third exposed area EA3 .
  • the width of the third exposure area EA3 in the second direction DR2 may be similar to or less than the width of the second exposure area EA2 in the second direction DR2.
  • the first passivation layer PAS1 is disposed on the fourth via layer VIA4 and may cover portions of the anode AND, the cathode CTD, and the pad portion PAD.
  • the first passivation layer PAS1 is an interlayer insulating layer in (eg, within or on) the interlayer insulating layer exposed region IEA to cover the interlayer insulating layer ILD of the interlayer insulating layer exposed region IEA. (ILD).
  • the first passivation layer PAS1 may contact the first via layer VIA1 , the second via layer VIA2 , and the third via layer VIA3 .
  • the first passivation layer PAS1 contacts the first via layer VIA1 in the first exposed area EA1 (eg, within or on), and in the second exposed area EA2 ( For example, it may contact the second via layer VIA2 (from within or on), and may contact the third via layer VIA3 from within (eg, from within or on) the third exposed area EA3. .
  • the first passivation layer PAS1 may include an inorganic layer.
  • the first protective layer PAS1 may include one of a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer.
  • the first passivation layer PAS1 may expose a portion of the upper surface of the anode AND without covering, and may expose a portion of the upper surface of the cathode CTD without covering it.
  • the light emitting element ED may contact the anode AND and the cathode CTD that are not covered by the first passivation layer PAS1.
  • the first passivation layer PAS1 may expose a portion of the upper surface of the fifth pad electrode PAD5 without covering it.
  • the side connection line SCL may contact the pad portion PAD not covered by the first passivation layer PAS1.
  • an additional passivation layer including at least one inorganic material may be further disposed between the fourth via layers VIA4 .
  • the second passivation layer PAS2 may be disposed on the rear surface BS of the substrate SUB to planarize or substantially planarize the rear surface BS of the substrate SUB.
  • the second passivation layer PAS2 may include an inorganic layer.
  • the second passivation layer PAS2 may include one of a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer.
  • the second back electrode BTE2 may be disposed on one side (eg, the back side) of the first back electrode BTE1 .
  • the second back electrode BTE2 may include a transparent conductive material (TCO) such as ITO or IZO.
  • the lead line LDL may be disposed on one side (eg, the back side) of the second passivation layer PAS2 .
  • the lead line LDL may be formed of the same material as the first back electrode BTE at the same layer as (eg, within or on) the first back electrode BTE1.
  • the lead line LDL may supply a voltage or signal received from the rear electrode BTE to the side connection line SCL.
  • the lead line LDL may be physically connected to the rear electrode BTE.
  • the side connection line SCL may be disposed on the bottom edge, the side surface, and the top edge of the substrate SUB. One end of the side connection line SCL may be connected to the pad part PAD, and the other end of the side connection line SCL may be connected to the lead line LDL.
  • the side connection line SCL may overlap the entire pad part PAD.
  • the side connection line SCL may cover the entire pad part PAD.
  • the side connection line SCL may overlap the interlayer insulating layer exposed area IEA.
  • the side connection line SCL may be disposed on the first passivation layer PAS1 in (eg, inside or on) the interlayer insulating layer exposed area IEA.
  • the side connection line SCL may cover a portion of the lead line LDL.
  • the side connection line SCL may be extended.
  • the lateral connection line SLC connects side surfaces of the substrate SUB, the buffer layer BF, the first and second gate insulating layers GI1 and GI2, the interlayer insulating layer ILD, and the first protective layer PAS1. can pass
  • Side connection lines are silver (Ag), molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) ) It may be a single layer or multiple layers made of any one or more than one or an alloy thereof.
  • the side connection line SCL may be formed of silver.
  • the fifth via layer VIA5 may cover at least a portion of the rear surface of the rear electrode BTE and the lead line LDL. Also, the fifth via layer VIA5 may cover a portion of the side connection line SCL. The fifth via layer VIA5 may planarize or substantially planarize the bottom of the substrate SUB.
  • the fifth via layer VIA5 may include an organic layer such as acrylic resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin. can
  • the third passivation layer PAS3 may be disposed on one side (eg, the back side) of the fifth via layer VIA5 to protect the rear electrode BTE and the lead line LDL.
  • the third passivation layer PAS3 may include an inorganic layer.
  • the third passivation layer PAS3 may include one of a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer.
  • the flexible film FPCB may be disposed on one side or the back side of the third passivation layer PAS3.
  • the flexible film FPCB may be attached to the rear surface of the third protective layer PAS3 using an adhesive member.
  • One side of the flexible film FPCB may supply a voltage or signal to the pad part PAD through the rear electrode BTE, the lead line LDL, and the side connection line SCL.
  • the other side of the flexible film FPCB may be connected to a source circuit board or the like under (or right below) the substrate SUB.
  • the flexible film (FPCB) may transmit signals provided from the source circuit board to the display device 10 .
  • the display device 10 includes a flexible film FPCB disposed on the back surface BS of the substrate SUB, a pad part PAD disposed on the upper surface US of the substrate SUB, and the flexible film FPCB and the pad part.
  • the area of the non-display area NDA may be minimized or reduced by including the rear electrode BTE, the lead line LDL, and the side connection line SCL electrically connecting the PADs to each other.
  • the overcoating layer OC may entirely cover the side connection line SCL.
  • the overcoating layer OC may be formed in one pattern covering all of the plurality of side connection lines SCL.
  • the overcoating layer OC may cover a part of the upper surface US and a part of the rear surface BS of the substrate SUB.
  • the overcoating layer OC is an insulating layer and may include an organic insulating material and/or an inorganic insulating material.
  • the overcoating layer OC may prevent or substantially prevent contaminants from penetrating into the side surface SS and the edge portion of the display device 10 including the side connection line SCL, and protect the side connection line SCL. can do.
  • the overcoating layer OC may include a black pigment. Accordingly, the overcoating layer OC may exhibit black as a whole. Accordingly, reflection of light on the side connection line SCL is prevented or reduced by the overcoating layer OC, and thus poor visibility may be improved.
  • the black pigment may include at least one of carbon black and titanium black.
  • this is an example, and the black pigment included in the overcoating layer OC is not limited thereto.
  • the overcoating layer OC may serve as a light blocking pattern, protect the side connection lines SCL, and serve as a protective layer insulated from other wires.
  • the overcoating layer OC may be formed on a portion of the upper surface US, side surface SS, and rear surface BS of the substrate SUB by a pad printing process.
  • the end of the overcoating layer OC on the top surface US of the substrate SUB and the end of the overcoating layer OC on the back surface BS of the substrate SUB are parallel to the third direction DR3. or may coincide or substantially coincide so as to abut an imaginary axis that is substantially parallel.
  • the overcoating layer OC may have a thickness of about 5 ⁇ m to about 15 ⁇ m.
  • the overcoating layer OC may have a thickness similar to that of the lateral connection line SCL. However, this is an example, and the thickness of the overcoating layer OC is not limited thereto.
  • the overcoating layer OC may overlap the first exposed area EA1. In other words, the overcoating layer OC may overlap at least a portion of the upper surface of the first via layer VIA1 exposed from the second via layer VIA2. In addition, one end of the overcoating layer OC may face one end (eg, a side surface) of the second via layer VIA2 with the first protective layer PAS1 interposed therebetween.
  • the second via layer VIA2 formed having a step difference with respect to the first via layer VIA1 prevents or substantially prevents the overcoating layer OC from overflowing to the anode AND and the cathode CTD. can act as a dam.
  • the third and fourth via layers VIA3 and VIA4 may serve as dams.
  • the overcoating layer OC may have a uniform or substantially uniform end within (or on) the first exposed area EA1 due to the dam formed by the second via layer VIA2, and the overcoating layer ( OC) process capability (process variation) can be reduced.
  • a process spread of the overcoating layer OC formed through a pad printing process may be reduced, and a process spread of the display device 10 including the process may be reduced. Accordingly, reliability and image quality of the manufacturing process of the display device 10 may be improved.
  • the light emitting device ED may be disposed on the anode AND and the cathode CTD.
  • the light emitting device ED includes a flip chip type micro LED including a first contact electrode CTE1 and a second contact electrode CTE2 facing the anode AND and the cathode CTD, respectively. can do.
  • the light emitting element ED may be formed of an inorganic material such as GaN.
  • the horizontal, vertical, and height sizes of the light emitting device ED may be several to hundreds of ⁇ m, respectively.
  • each of the width, length, and height of the light emitting device ED may be approximately 100 ⁇ m or less.
  • the light emitting device ED may be formed by being grown on a semiconductor substrate such as a silicon wafer.
  • the light emitting element LE may be transferred directly from the silicon wafer onto the anode AND and the cathode CTD of the substrate SUB.
  • the light emitting element (ED) is an anode (AND) of the substrate (SUB) through an electrostatic method using an electrostatic head or a stamp method using an elastic polymer material such as PDMS or silicon as a transfer substrate. and can be transferred onto the cathode (CTD).
  • the light emitting device ED may include a base substrate SSUB, an n-type semiconductor NSEM, an active layer MQW, a p-type semiconductor PSEM, a first contact electrode CTE1, and a second contact electrode CTE2.
  • the base substrate SSUB may be a sapphire substrate, but embodiments of the present disclosure are not limited thereto.
  • the n-type semiconductor NSEM may be disposed on one surface of the base substrate SSUB.
  • the n-type semiconductor NSEM may be disposed on the lower surface of the base substrate SSUB.
  • the n-type semiconductor (NSEM) may be made of GaN doped with an n-type conductive dopant such as Si, Ge, or Sn.
  • the active layer MQW may be disposed on a portion of one surface of the n-type semiconductor NSEM.
  • the active layer MQW may include a material having a single quantum well structure or a multi-quantum well structure.
  • the active layer MQW may have a structure in which a plurality of well layers and barrier layers are alternately stacked.
  • the well layer may be formed of InGaN
  • the barrier layer may be formed of GaN or AlGaN, but is not limited thereto.
  • the active layer (MQW) may have a structure in which a semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked with each other, and the active layer (MQW) may have a structure in which semiconductor materials having a low band gap energy are alternately stacked, and three groups are different according to the wavelength range of light emitted. to Group 5 semiconductor materials.
  • the p-type semiconductor PSEM may be disposed on one surface of the active layer MQW.
  • the p-type semiconductor (PSEM) may be made of GaN doped with a p-type conductive dopant such as Mg, Zn, Ca, Se, or Ba.
  • the first contact electrode CTE1 may be disposed on the p-type semiconductor PSEM, and the second contact electrode CTE2 may be disposed on the other part of one surface of the n-type semiconductor NSEM. Another part of one surface of the n-type semiconductor NSEM on which the second contact electrode CTE2 is disposed may be disposed apart from a part of one surface of the n-type semiconductor NSEM on which the active layer MQW is disposed.
  • the first contact electrode CTE1 and the anode AND may be adhered to each other through a conductive adhesive member such as an anisotropic conductive film or an anisotropic conductive paste.
  • a conductive adhesive member such as an anisotropic conductive film or an anisotropic conductive paste.
  • the first contact electrode CTE1 and the anode AND may be bonded to each other through a soldering process.
  • the second contact electrode CTE2 and the cathode CTD may be adhered to each other through a conductive adhesive such as an anisotropic conductive film or an anisotropic conductive paste.
  • a conductive adhesive such as an anisotropic conductive film or an anisotropic conductive paste.
  • the second contact electrode CTE2 and the cathode CTD may be bonded to each other through a soldering process.
  • the overcoating layer OC covers one side SS of the display device 10 and a non-display area of the upper surface US connected to the side SS. It may be integrally disposed on a part and a part of the rear surface (BS) connected to the side surface (SS). Also, the overcoating layer OC may integrally cover all of the side connection lines SCL.
  • the overcoating layer OC may be formed to cover at least a portion of the first exposed area EA1.
  • the second via layer VIA2 may serve as a dam.
  • the over-coating layer OC may be formed to prevent (or not overflow) the top surface of the second via layer VIA2 .
  • the ends EP1 , EP2 , and EP3 of the first, second, and third via layers VIA1 , VIA2 , and VIA3 are formed in a straight or substantially straight shape, thereby forming an end portion of the overcoating layer OC. may be formed at a uniform location. Accordingly, a process spread of the overcoating layer OC and the display device 10 including the overcoating layer OC may be reduced.
  • overflow of the overcoating layer OC to the anode AND and the cathode CTD is prevented or substantially can be prevented
  • FIG. 14 is a cross-sectional view illustrating an example of the display device of FIG. 10 .
  • the display device 10 may include a substrate SUB, a pixel circuit layer PCL, a display element layer DPL, a side connection line SCL, and an overcoating layer OC.
  • the display element layer DPL may further include a black anisotropic conductive film BACF.
  • the black anisotropic conductive film BACF may be disposed adjacent to the light emitting device ED.
  • the black anisotropic conductive film BACF may be disposed on the first passivation layer PAS1 and the overcoating layer OC.
  • An emission area of the pixel SP may be defined by the black anisotropic conductive film BACF.
  • the black anisotropic conductive film (BACF) is configured to include at least one light-blocking material and/or a reflective material to prevent light (or light) from leaking between adjacent pixels (or light-emitting elements (ED)), or can be practically prevented.
  • the black anisotropic conductive film BACF may include an organic material that stably fixes the light emitting element ED and reinforces adhesion between the light emitting element ED and the anode AND and cathode CTD.
  • the black anisotropic conductive film (BACF) may absorb external light to improve screen contrast.
  • the black anisotropic conductive film (BACF) may function as a bank (eg, a pixel defining layer) for defining emission regions of adjacent pixels.
  • the black anisotropic conductive film may include black pigment and fine conductive particles (FCP).
  • the first contact electrode CTE1 and the anode AND may be electrically connected to each other through the fine conductive particles FCP contacting them.
  • the second contact electrode CTE2 and the cathode CTD may be electrically connected to each other through the fine conductive particles FCP contacting them.
  • FIG. 15 is a cross-sectional view illustrating an example of the display device of FIG. 10 .
  • the same reference numerals are used for components described with reference to FIG. 12 or components substantially the same as these components, and redundant descriptions of these components may be omitted. Except for the fact that the display device of FIG. 15 further includes a cover layer COV, the display device of FIG. 15 may be identical to or substantially the same as the display device of FIG. 12 .
  • the display device 10 may include a substrate SUB, a pixel circuit layer PCL, a display element layer DPL, a side connection line SCL, and an overcoating layer OC.
  • the display device 10 may further include a cover layer COV.
  • the cover layer COV may be disposed on the display element layer DPL using the intermediate layer CTL.
  • the cover layer COV may protrude outward from the side surface of the substrate SUB (or the non-display area NDA of the display device).
  • the intermediate layer (CTL) may be a transparent adhesive layer (or adhesive layer) for reinforcing the adhesive force between the display device layer (DPL) and the cover layer (COV), for example, an optically clear adhesive, but the present disclosure is not limited thereto.
  • the intermediate layer (CTL) may include a filler made of an insulating material having insulating and adhesive properties.
  • the cover layer COV may include a first layer FL and a second layer SL sequentially disposed on the intermediate layer CTL.
  • the first layer FL may be a light transmittance control layer designed to reduce transmittance of external light or light reflected from the display device 10 . Due to the first layer FL, it is possible to prevent or substantially prevent a gap between adjacent display devices 10 from being viewed from the outside.
  • the first layer FL may include a phase delay layer, but the present disclosure is not limited thereto.
  • the second layer SL may be an anti-glare layer designed to diffusely reflect external light to prevent or substantially prevent deterioration of image visibility by reflecting external light as it is. Due to the second layer SL, a contrast ratio of an image displayed by the display device 10 may be increased.
  • the second layer SL may include a polarizer, but the present disclosure is not limited thereto.
  • FIG. 16 is a cross-sectional view illustrating an example of the display device of FIG. 10 .
  • FIG. 16 the same reference numerals are used for components described with reference to FIG. 12 or components substantially the same as these components, and redundant descriptions of these components may be omitted.
  • the display device of FIG. 16 may be the same as or substantially the same as the display device of FIG. 12 except that the display device of FIG. 16 further includes a chamfer surface CHM.
  • FIG. 18 is a view showing an example of a method of forming an overcoating layer on the display device of FIG. 10
  • FIG. 19 is a view showing an example of forming an overcoating layer on the display device of FIG. 10,
  • FIG. It is a drawing showing an example of a method of forming an overcoating layer on a device.
  • the overcoating layer OC may be transferred to the substrate SUB through a printing technique using a three-dimensional pad.
  • the over-coating material (OCM) may be transferred to the silicon mold (SIM).
  • the over coating material (OCM) may include an organic material.
  • the overcoating material OCM may include a monomer (eg, an epoxy-based material) for reflow during a curing process (eg, high-temperature curing) of the overcoating layer OC.
  • the over coating material may include a black pigment for expressing black.
  • the black pigment may include carbon black, titanium black, and the like.
  • the over coating material (OCM) may further include a dispersant for evenly dispersing the black pigment in the organic insulating material.
  • the silicon mold SIM may include a groove GRV corresponding to the shape of the overcoating layer OC.
  • an over-coating material (OCM) may be transferred (or applied) to the groove (GRV, for example, a transfer area).
  • the transfer region where the overcoating material OCM is transferred to the silicon mold SIM may be a protrusion protruding from the periphery of the silicon mold SIM. there is.
  • the overcoating layer OC may be formed to cover the side connection line SCL.
  • the overcoating layer OC may be prevented or substantially prevented from overflowing beyond the second via layer VIA2 by the second via layer VIA2 serving as a dam, and the upper surface US of the substrate SUB may be prevented from overflowing.
  • the overcoating layer OC may be uniformly or substantially uniformly formed in the edge area. Accordingly, process dispersion (eg, process deviation) of the pad printing process of the overcoating layer OC may be reduced.
  • FIG. 21 is a circuit diagram illustrating an example of a pixel included in the display device of FIG. 5
  • FIG. 22 is a layout diagram illustrating an example of a pixel circuit included in the pixel of FIG. 21 .
  • the initialization voltage line (VIL), the horizontal power supply line (HVDL), the gate-off voltage line (VGHL), the sweep signal line (SWPL), and the third power supply line (VSL) are respectively interlayer insulating layers (ILD),
  • Each of the source electrode SE or drain electrode DE of corresponding transistors through contact holes penetrating (eg, passing through) the second gate insulating layer GI2 and the first gate insulating layer GI1. can be connected to
  • the data line DL, the vertical power line VVDL, and the PAM data line RDL may extend in the second direction DR2 and may be spaced apart from each other in the first direction DR1.
  • the data line DL, the vertical power line VVDL, and the PAM data line RDL may be formed by the second source metal layer SDL2 disposed on the first passivation layer PAS1.
  • each of the first to nineteenth transistors T1 to T19 may be stacked in a structure similar to the stacked structure of the transistor TFT described above with reference to FIG. 16 .
  • each of the first to nineteenth transistors T1 to T19 includes a channel CH, a source electrode SE, and a drain electrode DE formed in the active layer ACTL, and the first gate layer GTL1.
  • ) may include a gate electrode GE formed from.
  • the gate electrode formed on the first gate layer GTL1 and the channel CH portion of the active layer ACTL overlapping the gate electrode are defined as transistors T1 to T19. It may be understood that both sides of the channel CH of the active layer ACTL are source electrodes SE and drain electrodes DE (eg, one electrode and another electrode), respectively.
  • the active layer ACTL including the channels CH, the source electrodes SE, and the drain electrode DE of the first to nineteenth transistors T1 to T19 may be integrally formed.
  • Each of the first to third capacitors C1 , C2 , and C3 may be stacked in a structure similar to that of the first capacitor C1 described above with reference to FIG. 12 .
  • each of the first to third capacitors C1 , C2 , and C3 may include a lower electrode formed on the first gate layer GTL1 and an upper electrode formed on the second gate layer GTL2 . .
  • the current generation circuit CGC may include first to eleventh transistors T1 to T11 and a first capacitor C1.
  • the first transistor T1 is a driving transistor and can generate driving current supplied to the light emitting device ED during the light emitting period.
  • the second transistor T2 may be connected between the PAM data line RDL and the second node N2.
  • a gate electrode of the second transistor T2 may be connected to the write scan line GWL through a contact hole.
  • the second transistor T2 may be turned on in response to a write scan signal supplied to the write scan line GWL.
  • the PAM data voltage V_PAM may be supplied to the PAM data line RDL.
  • the PAM data voltage (V_PAM) may determine the size of the driving current.
  • the light emitting luminance of the light emitting element ED which is an inorganic light emitting diode, is not sensitive to a change in driving current, unlike the organic light emitting diode. Accordingly, the luminance of the light emitting device ED may be controlled by the supply time of the driving current rather than the magnitude of the driving current.
  • the PAM data voltage V_PAM may be supplied with the same or substantially the same magnitude to sub-pixels of the same type emitting light of the same color regardless of gray levels.
  • the present disclosure is not limited thereto, and the PAM data voltage V_PAM may change according to a criterion (eg, a predetermined criterion).
  • the third transistor T3 includes a gate electrode (eg, first node N1) of the first transistor T1 and a drain electrode (eg, third node N3) of the first transistor T1. can be electrically connected between them.
  • a gate electrode of the third transistor T3 may be connected to the write scan line GWL.
  • the third transistor T3 can be turned on together with the second transistor T2 and can diode-connect the first transistor T1, thereby compensating the threshold voltage of the first transistor T1.
  • the third transistor T3 may have a form in which a plurality of transistors are connected in series, and the third transistor T3 may include gate electrodes connected in common.
  • the gate electrode of the third transistor T3 may be divided into two branches and overlap each active layer ACTL.
  • the fourth transistor T4 may be connected between the first node N1 and the initialization voltage line VIL for supplying the voltage of the initialization power supply Vint.
  • a gate electrode of the fourth transistor T4 may be connected to the initialization scan line GIL through a contact hole.
  • the fourth transistor T4 may be turned on in response to an initial scan signal supplied to the initial scan line GIL.
  • the voltage of the initialization power supply Vint may be supplied to the first node N1. In other words, the gate voltage of the first transistor T1 may be initialized.
  • the fourth transistor T4 may have a form in which a plurality of transistors are connected in series, and the fourth transistor T4 may include gate electrodes connected in common.
  • the gate electrode of the fourth transistor T4 may be divided into two branches and overlap each active layer ACTL.
  • a voltage of the initialization power source Vint may be a voltage low enough to turn on the transistors.
  • the fifth transistor T5 may be connected between the third node N3 and the anode electrode (eg, the fourth node N4) of the light emitting element ED.
  • the drain electrode of the fifth transistor T5 may be connected to the anode connection electrode ACE through a contact hole.
  • the anode connection electrode ACE may be connected to an upper anode (AND, shown in FIG. 16 ) through a contact hole.
  • the seventh transistor T7 may be turned on in response to the PWM emission control signal. Therefore, during the light emission period, the second capacitor electrode CE2 of the first capacitor C1 may be connected to the second power source VDD2.
  • the eighth transistor T8 may be connected between the first power line VDL1 for supplying the voltage of the first power source VDD1 and the second capacitor electrode CE2 of the first capacitor C1.
  • one electrode of the eighth transistor T8 is connected to the vertical power line VVDL through a contact hole, and the other electrode is connected to the second capacitor electrode CE2 of the first capacitor C1 through a contact hole. can be connected.
  • the voltage of the first power source VDD1 and the voltage of the second power source VDD2 may be the same or substantially the same, or may be different from each other.
  • the write scan signal, the initial scan signal, and the control scan signal may be supplied in the non-emission period.
  • the initial scan signal may be supplied prior to the write scan signal.
  • the control scan signal may be supplied at the same or substantially the same timing as the supply timing of the write scan signal.
  • the present disclosure is not limited thereto, and the control scan signal may be supplied after the write scan signal is supplied.
  • the first capacitor electrode CE1 of the first capacitor C1 may be connected to the gate electrode of the first transistor T1, that is, to the first node N1.
  • the first capacitor electrode CE1 of the first capacitor C1 and the gate electrode of the first transistor T1 may be integrally formed. A portion of the gate electrode of the first transistor T1 overlapping the second capacitor electrode CE2 of the first capacitor C1 may be understood as the first capacitor electrode CE1.
  • the first capacitor C1 may serve as a storage capacitor for storing the PAM data voltage V_PAM.
  • the ninth transistor T9 may be connected between the drain electrode of the fifth transistor T5 corresponding to the fourth node N4 and the initialization voltage line VIL.
  • One electrode of the ninth transistor T9 may be connected to the initialization voltage line VIL through a contact hole.
  • a gate electrode of the ninth transistor T9 may be connected to the control scan line GCL through a contact hole.
  • the ninth transistor T9 may supply the voltage of the initialization power source Vint to the fourth node N4 in response to the control scan signal. Accordingly, the voltage of the initialization power source Vint may be provided to the anode AND through the anode connection electrode ACE.
  • the tenth transistor T10 may be turned on according to a test voltage before connecting the light emitting device ED and the pixel circuit PC during the manufacturing process, and may be used to check whether the pixel circuit PC is abnormal.
  • One electrode of the tenth transistor T10 may be electrically connected to the anode connection electrode ACE through a contact hole, and the other electrode may be connected to the third power line VSL through a contact hole.
  • a voltage of the third power source VSS supplied to the third power line VSL may be lower than voltages of the first power source VDD1 and the second power source VDD2.
  • the voltage of the third power source VSS may correspond to the ground voltage.
  • a gate electrode of the tenth transistor T10 may be connected to the test signal line TSTL through a contact hole.
  • the eleventh transistor T11 may be connected between the third node N3 and the fifth transistor T5.
  • the eleventh transistor T11 may be formed between the first transistor T1 and the fifth transistor T5.
  • a gate electrode of the eleventh transistor T11 may be connected to a lower electrode of the third capacitor C3.
  • the gate electrode of the eleventh transistor T11 and the lower electrode of the third capacitor C3 may be connected to the ninth node N9.
  • the eleventh transistor T11 may be turned on based on the voltage of the ninth node N9.
  • the turn-on time of the eleventh transistor T11 may correspond to the light emission period (eg, light emission duty) of the light emitting element ED.
  • the PWM circuit PWMC may control the turn-on time of the eleventh transistor T11 based on the PWM data voltage V_PWM.
  • the PWM circuit PWMC may include twelfth to nineteenth transistors T12 to T19, a second capacitor C2, and a third capacitor C3.
  • the twelfth transistor T12 may be turned on during the emission period based on the PWM data voltage V_PWM and the sweep voltage supplied to the sweep signal line SWPL.
  • the twelfth transistor T12 may be connected between the sixth node N6 and the seventh node N7.
  • a gate electrode of the twelfth transistor 12 may correspond to the fifth node N5.
  • the thirteenth transistor T13 may be connected between the data line DL and the sixth node N6 (eg, one electrode of the twelfth transistor T12).
  • a gate electrode of the thirteenth transistor T13 may be connected to the write scan line GWL through a contact hole.
  • the thirteenth transistor T13 may provide the PWM data voltage V_PWM to the sixth node N6 in response to the write scan signal.
  • a gate electrode of the fourteenth transistor T14 may be connected to the write scan line GWL through a contact hole.
  • the fourteenth transistor T14 may compensate the threshold voltage of the twelfth transistor T12 by diode-connecting the twelfth transistor T12 in response to the write scan signal.
  • the PWM data voltage V_PWM for which the threshold voltage is compensated may be provided to the fifth node N5.
  • the fourteenth transistor T14 may have a form in which a plurality of transistors are connected in series, and the fourteenth transistor T14 may include gate electrodes connected in common.
  • the gate electrode of the fourteenth transistor T14 may be divided into two branches and overlap each active layer ACTL.
  • the fifteenth transistor T15 may have a form in which a plurality of transistors are connected in series, and the fifteenth transistor T15 may include gate electrodes connected in common.
  • the gate electrode of the fourteenth transistor T14 may be divided into two branches and overlap each active layer ACTL.
  • the sixteenth and seventeenth transistors T16 and T17 may be turned on in response to the PWM emission control signal. In other words, the sixteenth and seventeenth transistors T16 and T17 may provide a conductive path between the first power line VDL1 and the ninth node N9.
  • the eighteenth transistor T18 is connected between the eighth node N8 to which the sweep signal line SWPL is connected and the gate-off voltage line VGHL for supplying the gate-off voltage VGH (eg, a high potential voltage). It can be.
  • one electrode of the eighteenth transistor T18 may be connected to the sweep signal line SWPL through a contact hole, and the other electrode may be connected to the gate-off voltage line VGHL through a contact hole.
  • the eighteenth transistor T18 may supply the voltage of the high potential power source VGH to the eighth node N8 in response to the third scan signal.
  • the nineteenth transistor T19 may be connected between the ninth node N9 and the initialization voltage line VIL.
  • One electrode of the nineteenth transistor T19 may be connected to the gate electrode of the eleventh transistor T11 through a contact hole and a connection pattern connected thereto.
  • the other electrode of the nineteenth transistor T19 may be connected to the initialization voltage line VIL through a contact hole.
  • a gate electrode of the nineteenth transistor T19 may be connected to the control scan line GCL through a contact hole.
  • the nineteenth transistor T19 may supply the voltage of the initialization power source Vint to the ninth node N9 in response to the control scan signal.
  • the third capacitor C3 is charged with the voltage of the initialization power source Vint, and the ninth node N9 maintains or substantially maintains the voltage of the initialization power source Vint.
  • the fifth and sixth transistors T5 and T6 When the fifth and sixth transistors T5 and T6 are turned on, a current path passing through the turned-on eleventh transistor T11 is formed between the second and third power lines VDL2 and VSL. and the light emitting element ED may emit light. For example, the light emitting device ED may start to emit light when the twelfth transistor 12 is turned off.
  • the PWM circuit PWMC may control the light emission time of the light emitting element ED based on the voltage set at the fifth node N5. For example, the PWM circuit PWMC may control the supply of driving current by controlling the operation of the eleventh transistor T11 based on the voltage set at the fifth node N5.
  • the PWM data voltage V_PWM may have a voltage range for turning off the twelfth transistor T12.
  • the PWM data voltage V_PWM may be determined within a voltage range of 10V to 15V.
  • the voltage of the first power source VDD1 may be about 10V. Accordingly, when the sixteenth and seventeenth transistors T16 and T17 are turned on and the voltage of the first power source VDD1 is supplied to the sixth node N6, the gate-source voltage of the twelfth transistor T12 is Since the voltage is higher than the threshold voltage, the twelfth transistor T12 may be turned off.
  • the turn-on time of the twelfth transistor T12 may be determined according to the level of the voltage set at the fifth node N5 by writing the PWM data voltage V_PWM, and the light emission time of the light emitting device ED. this can be controlled.
  • Light-emitting luminance may be adjusted by controlling the light-emitting time of the light-emitting device ED.
  • FIG. 23 is a cross-sectional view illustrating an example in which display devices included in the tile-type display device of FIG. 4 are connected to each other.
  • the tile-type display device TD includes a first display device 10-1 and a second display device 10-1 that are adjacently connected to each other.
  • a display device 10 - 2 may be included.
  • the first display device 10-1 includes a first substrate SUB1, a light emitting element ED, a first cover layer COV1, a first lateral connection line SCL1, and a first overcoating layer OC1. can do.
  • the first substrate SUB1, the light emitting element ED, and the first cover layer COV1 may be sequentially stacked along the third direction DR3.
  • the second display device 10-2 includes a second substrate SUB2, a light emitting element ED, a second cover layer COV2, a second side connection line SCL2, and a second overcoating layer OC2. can do.
  • the second substrate SUB2, the light emitting element ED, and the second cover layer COV2 may be sequentially stacked along the third direction DR3.
  • Each of the first and second display devices 10 - 1 and 10 - 2 may include a chamfer surface CHM.
  • the chamfer surface CHM prevents the first substrate SUB1 and the second substrate SUB2 from colliding with each other and being damaged when the first and second display devices 10-1 and 10-2 are coupled to each other. can be practically prevented.
  • the first side connection line SCL1 and the first overcoating layer OC1 may be disposed on the edge EDG including the chamfer surface CHM of the first substrate SUB1.
  • the first side connection line SCL1 and the first overcoating layer OC1 may extend to a part of the upper surface and a part of the rear surface of the first substrate SUB1.
  • the first overcoating layer OC1 may cover the entire first side connection line SCL1.
  • the second side connection line SCL2 and the second overcoating layer OC2 may be disposed on the edge EDG including the chamfer surface CHM of the second substrate SUB2.
  • the second side connection line SCL2 and the second overcoating layer OC2 may extend to a part of the upper surface and a part of the rear surface of the second substrate SUB2.
  • the second overcoating layer OC2 may cover the entirety of the second side connection line SCL2.
  • Light emitting devices ED and a bank BNK positioned between the light emitting devices ED may be provided on the first substrate SUB1 and the second substrate SUB2, respectively.
  • the bank BNK may be implemented by a black anisotropic conductive film BACF.
  • the first cover layer COV1 is provided to cover the first substrate SUB1 and the light emitting devices ED mounted thereon to protect the first substrate SUB1 and the light emitting devices ED from the outside.
  • the second cover layer COV2 is provided to cover the second substrate SUB2 and the light emitting devices ELD mounted thereon to protect the second substrate SUB2 and the light emitting devices ED from the outside.
  • the first cover layer COV1 and the second cover layer COV2 form the first substrate SUB1 (or the display device 10-1) and the second substrate SUB2 (or the second display device 10-2). ) and reduce the visibility of the coupling area SM (eg, seam) formed by the gap G formed between the first display device 10-1 and the second display device 10 -2) It is possible to improve the color deviation between the liver.
  • the coupling area SM eg, seam
  • the first cover layer COV1 may protrude outward beyond the edge EDG of the first substrate SUB1, and the second cover layer COV2 may protrude outward beyond the edge EDG of the second substrate SUB2. It can be.
  • the gap G between the first substrate SUB1 and the second substrate SUB2 may be greater than the gap between the first cover layer COV1 and the second cover layer COV2 .
  • first overcoating layer OC1 and the second overcoating layer OC2 may face each other in the gap G between the first substrate SUB1 and the second substrate SUB2.
  • the first overcoating layer OC1 and the second overcoating layer OC2 emitting black may absorb light incident to the gap G.
  • the first overcoating layer OC1 and the second overcoating layer OC2 may block reflection of light from the first and second side connection lines SCL1 and SCL2 .
  • the first overcoating layer OC1 and the second overcoating layer OC2 are provided in the space between the first substrate SUB1 and the first cover layer COV1 and between the second substrate SUB2 and the second cover layer COV2. Ingress of foreign matter and/or moisture may be prevented or substantially prevented, respectively.
  • FIG. 24 is a block diagram illustrating an example of the tile-type display device of FIG. 4 .
  • FIG 24 illustrates the first display device 10-1 and the host system HOST for convenience of description.
  • a tiled display device includes a host system (HOST), a broadcast tuning unit 210 (eg, a broadcast tuner), and a signal processing unit 220 (eg, a broadcast tuner). , signal processor), display unit 230 (eg, display or display device), speaker 240, user input unit 250 (eg, user input device), storage unit 260 (eg, storage device) ), a network communication unit 270 (eg, a network communication device), a UI generator 280 (eg, a UI generator), and a controller 290 (eg, a controller or controller).
  • HOST host system
  • a broadcast tuning unit 210 eg, a broadcast tuner
  • signal processing unit 220 eg, a broadcast tuner
  • signal processor signal processor
  • display unit 230 eg, display or display device
  • speaker 240 eg, speaker
  • user input unit 250 eg, user input device
  • storage unit 260 eg, storage device
  • network communication unit 270 eg,
  • the host system may be implemented as a television system, a home theater system, a set-top box, a navigation system, a DVD player, a Blu-ray player, a personal computer, a mobile phone system, a tablet, and the like.
  • a user's command may be input to the host system (HOST) in a variety of suitable formats.
  • the host system HOST may receive a command by a user's touch input.
  • a user's command may be input to the host system HOST through a keyboard input or a button input of a remote controller.
  • the host system (HOST) may receive original video data corresponding to the original video from the outside.
  • the host system (HOST) may divide the original video data by the number of display devices.
  • the host system HOST includes a first display device 10-1, a second display device 10-2, a third display device 10-3, and a fourth display device included in a tile-type display device.
  • the original video data is converted into first video data corresponding to the first image, second video data corresponding to the second image, third video data corresponding to the third image, and second video data corresponding to the third image. It can be divided into fourth video data corresponding to 4 images.
  • the host system HOST transmits first video data to the first display device 10-1, second video data to the second display device 10-2, and third video data to the third display device 10-2. It can be transmitted to the device 10-3, and the fourth video data can be transmitted to the fourth display device 10-4.
  • the first display device 10-1 displays a first image according to the first video data
  • the second display device 10-2 displays a second image according to the second video data
  • the third display device 10-2 displays a second image according to the second video data
  • 10-3 may display a third image according to the third video data
  • the fourth display device 10-4 may display a fourth image according to the fourth video data. Accordingly, the user can view original images in which the first to fourth images displayed on the first to fourth display devices 10 - 1 , 10 - 2 , 10 - 3 , and 10 - 4 are combined with each other.
  • the first display device 10-1 includes a broadcast tuning unit 210, a signal processing unit 220, a display unit 230, a speaker 240, a user input unit 250, a storage unit 260, and a network communication unit 270. ), a UI generator 280 and a controller 290 may be included.
  • the broadcast tuning unit 210 may tune a channel frequency (eg, a predetermined channel frequency) under the control of the controller 290 to receive a broadcast signal of a corresponding channel through an antenna.
  • the broadcast tuning unit 210 may include a channel detection module (eg, channel detector) and an RF demodulation module (eg, RF demodulator).
  • the broadcast signal demodulated by the broadcast tuning unit 210 is processed by the signal processing unit 220 and output to the display unit 230 and the speaker 240 .
  • the signal processor 220 includes a demultiplexer 221, a video decoder 222, a video processor 223 (eg, a video processor), an audio decoder 224, and an additional data processor 225 (eg, additional data). processor) may be included.
  • the demultiplexer 221 separates the demodulated broadcast signal into a video signal, an audio signal, and additional data.
  • the separated video signal, audio signal, and additional data are restored by the video decoder 222, the audio decoder 224, and the additional data processor 225, respectively.
  • the video decoder 222, the audio decoder 224, and the additional data processing unit 225 may restore a decoding format corresponding to an encoding format when transmitting a broadcast signal.
  • the decoded video signal is converted by the video processing unit 223 to match the vertical frequency, resolution, aspect ratio, etc. that meet the output standard of the display unit 230, and the decoded audio signal is output to the speaker 240.
  • the display unit 230 may display an image.
  • the user input unit 250 may receive a signal transmitted by the host system HOST.
  • the user input unit 250 allows the user to select and input commands related to communication with other display devices as well as data related to channel selection transmitted by the host system (HOST), selection and manipulation of UI (User Interface) menus. It can be prepared so that data can be input.
  • HOST host system
  • UI User Interface
  • the storage unit 260 stores various software programs including OS programs, recorded broadcast programs, videos, photos, and other data, and may be formed of a storage medium such as a hard disk or non-volatile memory.
  • the network communication unit 270 is for short-distance communication with a host system (HOST) and other display devices, and can be implemented as a communication module including an antenna pattern capable of implementing mobile communication, data communication, Bluetooth, RF, Ethernet, and the like.
  • HOST host system
  • the network communication unit 270 implements technical standards or communication methods for mobile communication (eg, Global System for Mobile communication (GSM), Code Division Multi Access (CDMA), Code Division Multi Access (CDMA2000)) through an antenna pattern to be described later. 2000), EV-DO (Enhanced Voice-Data Optimized or Enhanced Voice-Data Only), WCDMA (Wideband CDMA), HSDPA (High Speed Downlink Packet Access), HSUPA (High Speed Uplink Packet Access), LTE (Long Term Evolution) , LTE-A (Long Term Evolution-Advanced), 5G, etc.) may transmit and receive radio signals with at least one of a base station, an external terminal, and a server on a mobile communication network.
  • GSM Global System for Mobile communication
  • CDMA Code Division Multi Access
  • CDMA2000 Code Division Multi Access
  • 2000 EV-DO (Enhanced Voice-Data Optimized or Enhanced Voice-Data Only)
  • WCDMA Wideband CDMA
  • HSDPA High Speed Downlink Packet Access
  • HSUPA High
  • the network communication unit 270 may transmit and receive radio signals in a communication network according to wireless Internet technologies through an antenna pattern described in detail below.
  • Wireless Internet technologies include, for example, WLAN (Wireless LAN), Wi-Fi (Wireless-Fidelity), Wi-Fi (Wireless Fidelity) Direct, DLNA (Digital Living Network Alliance), WiBro (Wireless Broadband), WiMAX (World Interoperability for Microwave Access), High Speed Downlink Packet Access (HSDPA), High Speed Uplink Packet Access (HSUPA), Long Term Evolution (LTE), Long Term Evolution-Advanced (LTE-A), and the like.
  • the antenna pattern transmits and receives data according to at least one wireless Internet technology within a range including Internet technologies not listed above.
  • the UI generator 280 creates a UI menu for communication with a host system (HOST) and other display devices, and can be implemented by algorithm codes and OSD ICs.
  • the UI menu for communication with the host system (HOST) and other display devices may be a menu for specifying a digital TV to be communicated with and selecting a desired function.
  • the controller 290 is in charge of overall control of the first display device 10-1, and controls the host system HOST and the second, third, and fourth display devices 10-2, 10-3, and 10-2. In charge of communication control of 4).
  • a corresponding algorithm code for control is stored, and the control unit 290 may be implemented by a Micro Controller Unit (MCU) in which the stored algorithm code is executed.
  • MCU Micro Controller Unit
  • the controller 290 transmits corresponding control commands and data to the host system HOST and the second, third, and fourth display devices 10- through the network communication unit 270 according to the input and selection of the user input unit 250. 2, 10-3, 10-4).
  • a control command eg, a predetermined control command
  • data are input from the host system HOST and the second, third, and fourth display devices 10-2, 10-3, and 10-4 , the operation is performed according to the corresponding control command.
  • each of the second, third, and fourth display devices 10-2, 10-3, and 10-4 is the same as that of the first display device 10-1 previously described with reference to FIG. 24. or substantially the same, a description thereof may be omitted.

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Abstract

표시 장치는, 기판; 기판의 상면 상의 트랜지스터층; 패드부; 트랜지스터층 상에서, 패드부와 이격하는 제1 비아층; 제1 비아층 상에서, 제1 비아층의 상면 일부를 노출하도록 제1 비아층과 단차를 가지는 제2 비아층; 제2 비아층 상에서, 제2 비아층의 일부를 노출하도록 제2 비아층과 단차를 가지는 제3 비아층; 제3 비아층 상의 표시 소자층; 기판의 제2 면 상의 리드 라인; 기판의 제1 면, 제2 면, 및 상기 기판의 제1 면과 상기 제2 면 사이에 위치하는 일 측면 상에서, 패드부와 리드 라인을 전기적으로 연결하는 측면 연결 라인; 및 측면 연결 라인을 커버하고, 제1 비아층의 상면과 중첩하는 오버 코팅층을 포함한다.

Description

표시 장치 및 이를 포함하는 타일형 표시 장치
본 개시의 실시예들은 표시 장치 및 이를 포함하는 타일형 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다. 예를 들어, 대화면 표시 장치를 만들기 위하여 다수 개의 표시 장치를 서로 연결한 타일드 표시 장치(tiled display device)가 실용화되고 있다. 타일드 표시 장치는 소정의 크기를 갖는 다수 개의 표시 패널을 서로 연결하여 대화면을 구현한다.
본 배경기술 항목에 기재된 상기 정보는 본 개시의 배경 지식을 돕기 위한 것으로, 선행기술을 구성하지 않는 정보를 포함할 수 있다.
본 개시의 하나 이상의 실시예는 블랙 안료를 포함하는 오버 코팅층을 포함하는 표시 장치에 관한 것이다. 오버 코팅층은 측면 연결 라인 전체 및 제2 비아층으로부터 노출된 제1 비아층의 노출된 상면을 커버할 수 있다.
본 개시의 하나 이상의 실시예는 상기 표시 장치를 포함하는 타일형 표시 장치에 관한 것이다.
다만, 본 개시의 실시예들의 양태 및 특징은 상술한 설명들로 한정되는 것이 아니며, 본 개시의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 개시의 하나 이상의 실시예들에 따른 표시 장치는, 표시 영역 및 상기 표시 영역의 주변의 비표시 영역을 포함하는 기판, 상기 기판의 제1 면 상서, 상기 표시 영역에 위치하는 화소 회로의 트랜지스터를 포함하는 트랜지스터층, 상기 트랜지스터층의 상기 비표시 영역에서, 상기 화소 회로에 전기적으로 접속되는 패드부, 상기 트랜지스터층 상에서, 상기 패드부와 이격하는 제1 비아층, 상기 제1 비아층 상에서, 상기 제1 비아층의 상면 일부를 노출하도록 상기 제1 비아층과 단차를 가지는 제2 비아층, 상기 제2 비아층 상에서, 상기 제2 비아층의 상면 일부를 노출하도록 상기 제2 비아층과 단차를 가지는 제3 비아층, 상기 표시 영역의 상기 제3 비아층 상서, 상기 트랜지스터에 전기적으로 연결되는 발광 소자를 포함하는 표시 소자층, 상기 기판의 제2 면 상에 위치하는 리드 라인; 상기 기판의 상기 제1 면, 상기 기판의 상기 제2 면, 및 상기 제1 면과 상기 제2 면 사이에서 상기 기판의 일 측면 상에 배치되며, 상기 패드부와 상기 리드 라인을 서로 전기적으로 연결하는 측면 연결 라인, 및 상기 측면 연결 라인의 전체를 커버하고, 상기 제2 비아층으로부터 노출된 상기 제1 비아층의 상기 상면에 중첩하는 오버 코팅층을 포함한다.
일 실시예에 의하면, 상기 오버 코팅층의 일 단부는 상기 제2 비아층의 일 단부와 대향할 수 있다.
일 실시예에 의하면, 상기 오버 코팅층은 상기 제2 비아층의 상기 노출된 상면의 적어도 일부에 중첩하고, 상기 오버 코팅층의 일 단부는 상기 제3 비아층의 일 단부와 대향할 수 있다.
일 실시예에 의하면, 상기 오버 코팅층은 절연층을 포함하고, 상기 절연층은 상기 측면 연결 라인에 직접 접촉하며, 상기 절연층은 블랙 안료를 포함할 수 있다.
일 실시예에 의하면, 상기 트랜지스터층은, 상기 트랜지스터 상에서, 상기 제1 비아층에 접촉하는 층간 절연층을 포함하고, 상기 층간 절연층은 상기 제1 비아층과 상기 패드부로부터 노출된 부분을 포함할 수 있다.
일 실시예에 의하면, 상기 표시 소자층은, 상기 제3 비아층 상에서, 상기 발광 소자에 전기적으로 접속되는 화소 전극; 및 상기 화소 전극 및 상기 패드부 상에서, 상기 화소 전극의 상면 일부 및 상기 패드부의 상면 일부를 노출하는 보호층을 포함할 수 있다. 상기 보호층은 상기 층간 절연층의 상기 노출된 부분들, 상기 제1 비아층, 상기 제2 비아층, 및 상기 제3 비아층에 접촉할 수 있다.
일 실시예에 의하면, 상기 측면 연결 라인은 상기 보호층 상에 위치하고, 상기 층간 절연층의 상기 노출된 부분과 중첩할 수 있다.
일 실시예에 의하면, 상기 오버 코팅층의 일 단부는 상기 보호층을 사이에 두고 상기 제2 비아층의 일 단부와 대향할 수 있다.
일 실시예에 의하면, 평면 상에서, 상기 제2 비아층의 상기 일 단부는 제1 방향으로 직선으로 연장되는 형상을 가질 수 있다.
일 실시예에 의하면, 상기 오버 코팅층은 상기 제2 비아층의 상기 노출된 상면의 적어도 일부와 중첩하고, 상기 오버 코팅층의 일 단부는 상기 보호층을 사이에 두고 상기 제3 비아층의 일 단부와 대향할 수 있다.
일 실시예에 의하면, 평면 상에서, 상기 제2 비아층의 상기 일 단부는 제1 방향으로 직선으로 연장되는 형상을 가질 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 트랜지스터층 상에서, 상기 표시 영역에서 상기 제1 비아층에 의해 커버되는 제1 소스 금속층; 상기 표시 영역에서 상기 제1 비아층 상에 위치하며, 상기 제2 비아층에 의해 커버되는 제2 소스 금속층; 상기 표시 영역에서 상기 제2 비아층 상에 위치하며, 상기 제3 비아층에 의해 커버되는 제3 소스 금속층을 더 포함할 수 있다.
일 실시예에 의하면, 상기 패드부는, 상기 제1 소스 금속층과 함께 형성되는 제1 패드 전극; 상기 제2 소스 금속층과 함께 형성되며, 상기 제1 패드 전극 상에 직접 형성되는 제2 패드 전극; 상기 제3 소스 금속층과 함께 형성되며, 상기 제2 패드 전극 상에 직접 형성되는 제3 패드 전극; 및 상기 화소 전극과 함께 형성되며, 상기 제3 패드 전극 상에 직접 형성되는 제4 패드 전극을 포함할 수 있다. 상기 제1 내지 제4 패드 전극들 각각의 일부는 상기 보호층에 접촉할 수 있다.
일 실시예에 의하면, 상기 표시 소자층은, 상기 표시 영역에서 상기 오버 코팅층의 일부 및 상기 보호층 상에 위치하고, 블랙 안료 및 미세 도전 입자들을 포함하는 블랙 이방성 도전 필름을 더 포함하고, 상기 발광 소자와 상기 화소 전극은 상기 미세 도전 입자들을 통해 서로 전기적으로 연결될 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 기판의 상기 제2 면 상에 배치되는 제2 면 전극; 및 도전성 접착 부재를 통해 상기 제2 면 전극에 전기적으로 연결되는 연성 필름을 더 포함할 수 있다. 상기 측면 연결 라인은 상기 리드 라인을 통해 상기 배면 전극에 전기적으로 연결될 수 있다.
일 실시예에 의하면, 상기 발광 소자는 플립 칩 타입의 마이크로 발광 다이오드 소자일 수 있다.
본 개시의 실시예들에 따른 타일형 표시 장치는, 복수의 표시 장치들; 및 상기 복수의 표시 장치들 사이에서 상기 복수의 표시 장치들을 서로 연결하는 결합 영역을 구비할 수 있다. 상기 복수의 표시 장치들 중 적어도 하나는, 표시 영역 및 상기 표시 영역의 주변의 비표시 영역을 포함하는 기판; 상기 기판의 상면 상에서, 상기 표시 영역에 위치하는 화소 회로의 트랜지스터를 포함하는 트랜지스터층; 상기 트랜지스터층의 상기 비표시 영역에서, 상기 화소 회로에 전기적으로 접속되는 패드부; 상기 트랜지스터층 상에서, 상기 패드부와 이격하는 제1 비아층; 상기 제1 비아층 상에서, 상기 제1 비아층의 상면 일부를 노출하도록 상기 제1 비아층과 단차를 가지는 제2 비아층; 상기 제2 비아층 상에서, 상기 제2 비아층의 상면 일부를 노출하도록 상기 제2 비아층과 단차를 가지는 제3 비아층; 상기 표시 영역의 상기 제3 비아층 상서, 상기 트랜지스터에 전기적으로 연결되는 발광 소자를 포함하는 표시 소자층; 상기 기판의 제2 면 상에 배치되는 리드 라인; 상기 기판의 상기 제1 면, 상기 기판의 상기 제2 면, 및 상기 제1 면과 상기 제2 면 사이의 상기 기판의 일 측면 상에 배치되며, 상기 패드부와 상기 리드 라인을 서로 전기적으로 연결하는 측면 연결 라인; 및 상기 측면 연결 라인의 전체를 커버하고, 상기 제2 비아층으로부터 노출된 상기 제1 비아층의 상기 상면과 중첩하며, 블랙 안료를 포함하는 오버 코팅층을 포함할 수 있다.
일 실시예에 의하면, 상기 오버 코팅층의 일 단부는 상기 제2 비아층의 일 단부와 대향할 수 있다.
일 실시예에 의하면, 상기 오버 코팅층은 상기 제2 비아층의 상기 노출된 상면의 적어도 일부와 중첩하고, 상기 오버 코팅층의 일 단부는 상기 제3 비아층의 일 단부와 대향할 수 있다.
일 실시예에 의하면, 상기 표시 소자층은, 상기 제3 비아층 상에서, 상기 발광 소자에 전기적으로 접속되는 화소 전극; 및 상기 화소 전극 및 상기 패드부 상에서, 상기 화소 전극의 상면 일부 및 상기 패드부의 상면 일부를 노출하는 보호층을 포함할 수 있다. 상기 보호층은 상기 제1 비아층, 상기 제2 비아층, 및 상기 제3 비아층에 접촉할 수 있다.
일 실시예에 의하면, 상기 오버 코팅층의 일 단부는 상기 보호층을 사이에 두고 상기 제2 비아층의 일 단부와 대향할 수 있다.
일 실시예에 의하면, 상기 발광 소자들 각각은 플립 칩 타입의 마이크로 발광 다이오드 소자일 수 있다.
본 개시의 실시예들에 따르면, 표시 장치 및 이를 포함하는 타일형 표시 장치는 측면 연결 배선들 전체를 커버하는 오버 코팅층을 포함할 수 있다. 오버 코팅층은 기판 상에서 계단형으로 배치되는 비아층들 사이의 단차에 의한 댐에 막혀 형성될 수 있다. 따라서, 오버 코팅층은 기판 상의 비표시 영역에서 비아층들의 단차에 막혀 균일하게 일 방향으로 연장되는 단부를 가질 수 있으며, 오버 코팅층의 공정 산포(process capability, 예를 들면, 공정 편차)가 감소될 수 있다. 예를 들면, 패드 프린팅 공정으로 형성되는 오버 코팅층의 공정 산포가 감소되며, 이를 포함하는 표시 장치 제조 공정의 산포가 감소될 수 있다. 따라서, 표시 장치 및 이를 포함하는 타일형 표시 장치의 제조 공정의 신뢰도 및 영상 품질이 개선될 수 있다.
다만, 본 개시의 양태 및 특징은 상술한 양태 및 특징에 한정되는 것이 아니며, 본 개시의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 개시 내용의 상기 및 다른 양태와 특징은 첨부된 도면을 참조하여 본 개시의 예시적이고, 비제한적인 실시 양태에 대한 하기의 상세한 설명으로부터 보다 명확하게 이해될 것이다.
도 1은 본 개시의 실시예들에 따른 표시 장치를 나타내는 도면이다.
도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 도면이다.
도 3은 도 1의 표시 장치에 포함되는 화소의 다른 일 예를 나타내는 도면이다.
도 4는 본 개시의 실시예들에 따른 타일형 표시 장치를 나타내는 도면이다.
도 5는 도 1의 표시 장치의 일 예를 나타내는 평면도이다.
도 6 및 도 7은 도 5의 표시 장치에 포함되는 화소 회로와 발광 소자의 연결 관계의 일 예들을 나타내는 도면들이다.
도 8은 도 5의 표시 장치에 포함되는 화소 회로 영역, 디먹스 영역, 팬 아웃 영역, 정전기 방전 영역, 및 비표시 영역의 일 예를 나타내는 도면이다.
도 9는 도 8의 정전기 방전 영역 및 팬 아웃 영역의 일부의 일 예를 나타내는 확대도이다.
도 10은 본 개시의 실시예들에 따른 표시 장치를 나타내는 사시도이다.
도 11은 도 10의 표시 장치의 배면의 일부의 일 예를 나타내는 도면이다.
도 12는 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 13a는 도 12의 표시 장치의 측면 연결 라인 및 비아층들의 일 예를 나타내는 사시도이다.
도 13b는 도 10의 표시 장치의 일 예를 나타내는 사시도이다.
도 14는 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 15는 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 16은 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 17은 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 18은 도 10의 표시 장치에 오버 코팅층을 형성하는 방법의 일 예를 나타내는 도면이다.
도 19는 도 10의 표시 장치에 오버 코팅층이 형성된 일 예를 나타내는 도면이다.
도 20은 도 10의 표시 장치에 오버 코팅층을 형성하는 방법의 일 예를 나타내는 도면이다.
도 21은 도 5의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 22는 도 21의 화소에 포함되는 화소 회로의 일 예를 나타내는 레이아웃 도면이다.
도 23은 도 4의 타일형 표시 장치에 포함되는 표시 장치들이 서로 연결된 일 예를 나타내는 단면도이다.
도 24는 도 4의 타일형 표시 장치의 일 예를 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 실시예를 보다 구체적으로 설명하며, 명세서 전체에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 나타낸다. 그러나 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명되는 실시예에만 한정되는 것으로 해석되어서는 안 된다. 오히려, 이들 실시예는 본 개시가 완전하고 완전할 수 있고, 본 개시의 양태 및 특징이 당업자에게 충분히 전달될 수 있도록 예시로서 제공된다. 따라서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자가 본 개시의 양태 및 특징에 대한 완전한 이해를 위해 필요하지 않은 프로세스, 요소 및 기술에 대해서는 설명하지 않을 수 있다. 다른 설명이 없는 한, 첨부된 도면 및 명세서 전체에 걸쳐 동일한 참조번호는 동일한 구성 요소를 나타내므로 중복되는 설명은 생략한다.
특정 실시예가 다르게 구현될 수 있는 경우, 특정 프로세스 순서는 설명된 순서와 다를 수 있다. 예를 들어, 연속적으로 설명되는 두 개의 공정이 동시에 또는 실질적으로 동시에 수행될 수도 있고, 설명된 순서와 반대의 순서로 수행될 수도 있다.
도면에서, 구성 요소들, 층들 및 영역들의 상대적 크기는 명확성을 위해 과장 및/또는 단순화될 수 있다. "아래", "위" 등과 같은 공간적으로 상대적인 용어들은 하나의 구성 요소 또는 특징들의 다른 구성 요소 또는 특징들에 대한 관계를 쉽게 설명하기 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향과 더불어 사용 중이거나 작동 중인 장치의 상이한 방향을 포함하도록 의도된 것으로 이해될 것이다. 예를 들어, 도면에서 장치를 뒤집으면 "아래"로 기술되는 요소는 다른 구성 요소나 특징의 "위"로 향하게 된다. 따라서, 예시적인 용어 "아래"는 위아래 방향을 모두 포함할 수 있다. 장치는 방향이 다를 수 있으며(예: 90도 또는 다른 방향으로 회전) 여기에 사용된 공간적으로 상대적인 설명자가 이에 따라 해석되어야 한다.
도면에서, x축, y축, z축은 직사각형 좌표계의 3축에 한정되지 않고, 보다 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 수직이거나 실질적으로 수직이거나, 서로 수직이 아닌 서로 다른 방향을 나타낼 수 있다.
본 명세서에서 "제1", "제2", "제3" 등의 용어는 다양한 구성 요소, 요소, 영역, 층 및/또는 섹션을 설명하기 위해 사용될 수 있지만, 이러한 구성 요소, 요소, 영역, 층 및/또는 섹션이 이러한 용어에 의해 제한되어서는 안 된다는 것이 이해될 것이다. 이러한 용어는 한 구성 요소, 요소, 영역, 계층 또는 섹션을 다른 구성 요소, 요소, 영역, 계층 또는 섹션과 구별하기 위해 사용된다. 따라서, 이하에서 설명하는 제1 요소, 구성요소, 영역, 층 또는 섹션은 본 발명의 사상과 범위를 벗어나지 않고 제2 요소, 구성요소, 영역, 층 또는 섹션이라고 할 수 있다.
요소 또는 층이 다른 요소 또는 층에 "연결"되거나 "결합"된다고 지칭될 때, 다른 요소 또는 층에 직접 연결되거나 또는 결합될 수 있고, 하나 이상의 개입 요소 또는 층이 존재할 수 있다는 것이 이해될 것이다. 이와 유사하게, 층, 영역 또는 요소가 다른 층, 영역 또는 요소에 "전기적으로 연결"되어 있는 경우, 다른 층, 영역 또는 요소에 직접 전기적으로 연결되거나 또는 이들 사이에 하나 이상의 중간층, 영역 또는 요소를 사이에 두고 간접적으로 전기적으로 연결될 수 있다. 또한, 요소 또는 층이 두 요소 또는 층 사이에 있는 것으로 지칭될 때, 두 요소 또는 층 사이에 있는 유일한 요소 또는 층이 될 수도 있고, 하나 이상의 중간 요소 또는 층이 존재할 수도 있다는 것이 이해될 것이다.
본 명세서에서 사용되는 용어는 특정 실시예를 설명하기 위한 것으로, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용되는 단수형식은 문맥상 명확하게 달리 명시되지 않는 한 복수형식도 포함하도록 의도된다. 본 명세서에서 사용되는 용어 "포함", "구비"는 명시된 특징, 정수, 단계, 연산, 요소 및/또는 구성 요소의 존재를 명시하지만, 하나 이상의 다른 특징, 정수, 및/또는 구성 요소의 존재 또는 추가를 배제하지 않는다는 것을 이해할 것이다. 단계, 작업, 요소, 구성 요소 및/또는 그 그룹. 본 명세서에서 사용되는 용어 "및/또는"은 하나 이상의 관련 목록 항목들의 임의의 그리고 모든 조합을 포함한다. 예를 들어, "A 및/또는 B" 표현은 A, B 또는 A 및 B를 나타냅니다. 요소 목록 앞에 있는 "최소 하나 이상"과 같은 식은 요소 목록 전체를 수정하고 목록의 개별 요소를 수정하지 않는다. 예를 들어, "a, b, c 중 적어도 하나", "a, b, c 중 적어도 하나" 및 "a, b, c로 이루어진 군으로부터 선택된 적어도 하나"는 a, b, c, a와 b, a와 c, b와 c, a, b, 및 c와 그의 변주를 나타낸다.
본 명세서에서 사용된 바와 같이, "실질적으로", "약간" 및 이와 유사한 용어들은 정도 용어가 아닌 근사 용어로서 사용되며, 당업계에서 통상의 기술을 가진 자들이 인식할 수 있는 측정 또는 계산된 값의 고유한 변동을 설명하기 위한 것이다. 또한, 본 발명의 실시예들을 설명할 때 "~수 있다"의 사용은 "본 발명의 하나 이상의 실시예들"을 의미한다. 본 명세서에서 사용된 바와 같이, "사용"이라는 용어는 "활용"이라는 용어와 동의어로 간주될 수 있다. 또한, "예시"라는 용어는 예시 또는 그림을 지칭하기 위한 것이다.
본 명세서에 기재된 본 발명의 실시예에 따른 전자 또는 전기 장치 및/또는 기타 관련 장치 또는 구성 요소는 임의의 적절한 하드웨어, 펌웨어(예를 들어, 애플리케이션별 집적 회로), 소프트웨어 또는 소프트웨어, 펌웨어 및 하드웨어의 조합을 이용하여 구현될 수 있다. 이러한 장치들의 다양한 구성 요소들은 예를 들어 하나의 집적 회로(IC: Integrated Circuit) 칩 상에 형성되거나 별도의 집적 회로 칩 상에 형성될 수 있다. 또한, 이러한 소자의 다양한 구성 요소들은 플렉서블 인쇄 회로 필름, 테이프 캐리어 패키지(TCP: Tape Carrier Package), 인쇄 회로 기판(PCB: Printed Circuit Board) 또는 하나의 기판 상에 구현될 수 있다. 또한, 이러한 장치들의 다양한 구성 요소들은 하나 이상의 프로세서들 상에서 실행되고, 하나 이상의 컴퓨팅 장치들에서, 컴퓨터 프로그램 명령들을 실행하고, 여기에 설명된 다양한 기능들을 수행하기 위해 다른 시스템 구성 요소들과 상호작용하는 프로세스 또는 스레드일 수 있다. 컴퓨터 프로그램 명령들은, 예를 들어, RAM(Random Access Memory)과 같은 표준 메모리 장치를 사용하여 컴퓨팅 장치에 구현될 수 있는 메모리에 저장된다. 컴퓨터 프로그램 명령들은 또한 예를 들어 CD-ROM, 플래시 드라이브 등과 같은 다른 비임시적인 컴퓨터 판독 가능 매체에 저장될 수 있다. 또한, 당업자는 본개시의 실시예들의 다양한 컴퓨팅 디바이스의 기능이 하나의 컴퓨팅 디바이스로 결합 또는 통합될 수 있거나, 또는 특정 컴퓨팅 디바이스의 기능이 예시적인 실시예의 정신 및 범위를 벗어나지 않고 하나 이상의 다른 컴퓨팅 디바이스로 분산될 수 있음을 인식해야 한다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어(기술 및 과학 용어 포함)는 본 개시가 속하는 기술분야에서 통상의 기술 중 하나에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 본 명세서에 명시적으로 정의되지 않는 한, 관련 기술 및/또는 본 명세서의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 이상화되거나 지나치게 형식적인 의미로 해석되어서는 안 된다.
도 1은 본 개시의 실시예들에 따른 표시 장치를 나타내는 도면이고, 도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 도면이며, 도 3은 도 1의 표시 장치에 포함되는 화소의 다른 일 예를 나타내는 도면이다.
도 1, 도 2, 및 도 3을 참조하면, 표시 장치(1)는 화소(PX)들을 포함할 수 있다.
표시 장치(1)는 동영상 및/또는 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 장치 등의 다양한 적절한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(1, 또는, 표시 패널)는 제1 방향(DR1)으로 연장되는 장변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장되는 단변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)으로 연장되는 장변과 제2 방향(DR2)으로 연장되는 단변이 만나는 코너(corner)는 적절한 곡률(예를 들면, 소정의 곡률)로 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(1)의 평면 형태는 사각형에 한정되지 않고, 다른 적절한 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 장치(1)는 평면형 또는 실질적으로 평면형 표시 장치일 수 있으나, 본 개시의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 장치(1)는 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 장치(1)는 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
화소(PX)들 각각은, 일례로, 도 2 및 도 3과 같이 단위 화소(UP)로 표현될 수 있다. 단위 화소(UP) 각각은 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)을 포함할 수 있다. 도 2와 도 3에서는 단위 화소(UP)가 3 개의 화소들(SP1, SP2, SP3)을 포함하는 것을 예시하였으나, 본 개시의 실시예는 이에 한정되지 않는다.
제1 화소(SP1), 제2 화소(SP2), 및 제3 화소(SP3)는 서로 다른 색으로 발광할 수 있다. 제1 화소(SP1), 제2 화소(SP2), 및 제3 화소(SP3) 각각은 직사각형, 정사각형 또는 마름모의 평면 형태를 가질 수 있다. 예를 들어, 제1 화소(SP1), 제2 화소(SP2), 및 제3 화소(SP3) 각각은 도 2와 같이 제1 방향(DR1)으로 연장되는 단변과 제2 방향(DR2)으로 연장되는 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 다른 예시로, 제1 화소(SP1), 제2 화소(SP2), 및 제3 화소(SP3) 각각은 도 3과 같이 정사각형 또는 마름모의 평면 형태를 가질 수 있다.
일 실시예에서, 도 2에 도시된 바와 같이, 제1 화소(SP1), 제2 화소(SP2), 및 제3 화소(SP3)는 제1 방향(DR1)을 따라 배열될 수 있다.
다른 실시예로, 제1 화소(SP1) 및, 제2 화소(SP2)와 제3 화소(SP3) 는 제1 방향(DR1)을 따라서 배열되고, 나머지 하나와 제1 화소(SP1)는 제2 방향(DR2)을 따라서 배열될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제2 화소(SP2)는 제1 화소(SP1)에 대하여 제1 방향(DR1)으로 배열되고, 제3 화소(SP3)는 제1 화소(SP1)에 대하여 제2 방향(DR2)으로 배열될 수 있다.
제1 화소(SP1)는 제1 광을 발광하고, 제2 화소(SP2)는 제2 광을 발광하며, 제3 화소(SP3)는 제3 광을 발광할 수 있다. 제1 광은 적색 파장 대역의 광이고, 제2 광은 녹색 파장 대역의 광이며, 제3 광은 청색 파장 대역의 광일 수 있다. 적색 파장 대역은 대략 600㎚ 내지 750㎚의 파장 대역이고, 녹색 파장 대역은 대략 480㎚ 내지 560㎚의 파장 대역이며, 청색 파장 대역은 대략 370㎚ 내지 460㎚의 파장 대역일 수 있으나, 본 개시의 실시예는 이에 한정되지 않는다.
제1 화소(SP1), 제2 화소(SP2), 및 제3 화소(SP3) 각각은 광을 발광하는 발광 소자로서 무기 반도체를 갖는 무기 발광 소자를 포함할 수 있다. 예를 들어, 무기 발광 소자는 플립 칩(flip chip) 타입의 마이크로 LED(Light Emitting Diode)일 수 있으나, 본 개시의 실시예는 이에 한정되지 않는다.
도 2 및 도 3에 도시된 바와 같이, 제1 화소(SP1)의 면적, 제2 화소(SP2)의 면적, 및 제3 화소(SP3)의 면적은 동일하거나, 실질적으로 동일할 수 있으나, 본 개시의 실시예는 이에 한정되지 않는다. 화소의 면적은 해당 화소에 포함되는 발광 소자(또는, 광원)의 평면적 또는 발광 소자의 발광 영역의 평면적으로 이해될 수 있다.
제1 화소(SP1)의 면적, 제2 화소(SP2)의 면적, 및 제3 화소(SP3)의 면적 중에서 적어도 어느 하나는 다른 면적들과 상이할 수 있다. 다른 예시로, 제1 화소(SP1)의 면적, 제2 화소(SP2)의 면적, 및 제3 화소(SP3)의 면적 중에서 어느 두 개는 동일하거나 실질적으로 동일하고, 나머지 하나는 상기 두 개와 상이할 수 있다. 다른 예시로, 제1 화소(SP1)의 면적, 제2 화소(SP2)의 면적, 및 제3 화소(SP3)의 면적은 서로 상이할 수 있다.
도 4는 본 개시의 실시예들에 따른 타일형 표시 장치를 나타내는 도면이다.
도 4를 참조하면, 타일형 표시 장치(TD)는 복수의 표시 장치들(10-1, 10-2, 10-3, 10-4)을 포함할 수 있다.
표시 장치들(10-1, 10-2, 10-3, 10-4)은 격자형으로 배열될 수 있으나, 본 개시의 실시예는 이에 한정되지 않는다. 표시 장치들(10-1, 10-2, 10-3, 10-4)이 제1 방향(DR1, 예를 들면, X축 방향) 또는 제2 방향(DR2, 예를 들면, Y축 방향)으로 서로 연결됨으로써, 타일형 표시 장치(TD)는 적절한 형상(예를 들면, 소정의 특정 형상)을 가질 수 있다. 예를 들어, 표시 장치들(10-1, 10-2, 10-3, 10-4) 각각은 서로 동일하거나 실질적으로 동일한 크기를 가질 수 있으나, 본 개시의 실시예는 이에 한정되지 않는다. 다른 예를 들어, 표시 장치들(10-1, 10-2, 10-3, 10-4) 중 적어도 일부는 나머지와 다른 크기를 가질 수도 있다.
표시 장치들(10-1, 10-2, 10-3, 10-4)은 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)을 포함할 수 있다. 표시 장치들(10-1, 10-2, 10-3, 10-4) 사이의 개수 및 결합 관계는 도 4에 도시된 실시예에 한정되지 않는다. 표시 장치들(10-1, 10-2, 10-3, 10-4)의 개수는 표시 장치들(10-1, 10-2, 10-3, 10-4)의 크기 및/또는 타일형 표시 장치(TD)의 크기에 따라 결정될 수 있다.
제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)은 장착 프레임(예를 들면, 소정의 장착 프레임)에 고정되어 대화면의 영상을 구현할 수 있다.
제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4) 각각은 장변과 단변을 포함하는 직사각형 형상일 수 있다. 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)은 장변 또는 단변이 서로 연결되며 배치될 수 있다. 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4) 중 일부는 타일형 표시 장치(TD)의 가장자리에 배치되어, 타일형 표시 장치(TD)의 일변을 이룰 수 있다. 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)의 다른 일부는 타일형 표시 장치(TD)의 모서리에 배치될 수 있고, 타일형 표시 장치(TD)의 인접한 두 개의 변을 형성할 수 있다. 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)의 또 다른 일부는 타일형 표시 장치(TD)의 내부에 배치될 수 있고, 다른 표시 장치들(예를 들면, 주변의 표시 장치들)에 의해 둘러싸일 수 있다.
제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4) 각각은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 상기 단위 화소(UP)들을 포함하고, 영상을 표시할 수 있다. 단위 화소(UP)들 각각은 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)을 포함할 수 있다. 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각은 마이크로 발광 다이오드(Micro LED)를 포함할 수 있다. 다만, 본 개시의 실시예는 이에 제한되지 않으며, 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각은 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 양자점 발광층을 포함하는 양자점 발광 소자(Quantum Dot LED), 및 무기 반도체를 포함하는 무기 발광 다이오드(Inorganic LED) 중 하나를 포함할 수 있다. 이하에서는, 설명의 편의를 위해 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각이 마이크로 발광 다이오드를 포함하는 것으로 가정하고 설명하기로 한다.
비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치되며, 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다(예를 들면, 주변에서 둘러쌀 수 있다). 비표시 영역(NDA)은 영상을 표시하지 않을 수 있다.
제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)은 표시 영역(DA)에서 복수의 행과 열을 따라 배열된 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)을 포함할 수 있다. 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각은 화소 정의막 또는 뱅크에 의해 정의되는 발광 영역 또는 개구 영역을 포함할 수 있고, 발광 영역 또는 개구 영역을 통해 원하는 피크 파장(예를 들면, 소정의 피크 파장)을 갖는 광을 방출할 수 있다. 발광 영역은 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각의 발광 소자에서 생성된 광이 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)의 외부로 방출되는 영역일 수 있다.
제1, 제2, 및 제3 화소들(SP1, SP2, SP3)은 표시 영역(DA)의 제1 방향(DR1)을 따라 순차적으로 반복 배치될 수 있다.
타일형 표시 장치(TD)는 전체적으로 평면적 형상을 가질 수 있으나, 이에 한정되지 않는다. 타일형 표시 장치(TD)는 입체적 형상을 가짐으로써, 사용자에게 입체감을 줄 수 있다. 예를 들어, 타일형 표시 장치(TD)가 입체적 형상을 갖는 경우, 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4) 중 적어도 일부는 커브드(Curved) 형상을 가질 수 있다. 다른 예를 들어, 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4) 각각은 평면 형상을 갖고 서로 적절한 각도(예를 들면, 소정의 각도)로 연결됨으로써, 타일형 표시 장치(TD)는 입체적 형상을 가질 수 있다.
타일형 표시 장치(TD)는 표시 영역(DA)들 사이에 배치되는 결합 영역(SM)을 포함할 수 있다. 타일형 표시 장치(TD)는 인접한 표시 장치들 각각의 비표시 영역(NDA)이 연결되어 형성될 수 있다. 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)은 결합 영역(SM)에(예를 들면, 결합 영역(SM) 내에, 또는 결합 영역(SM) 상에) 배치되는 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다.
제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4) 각각의 표시 영역(DA)들 사이의 거리는 결합 영역(SM)이 사용자에게 인지되지 않을 수 있을 정도로 작거나 최소화될 수 있다. 예를 들어, 제1 표시 장치(10-1)의 화소들과 제2 표시 장치(10-2)의 화소들 사이의 제1 수평 화소 피치(HPP1)는 제2 표시 장치(10-2)의 화소들 사이의 제2 수평 화소 피치(HPP2)와 동일하거나, 실질적으로 동일할 수 있다. 제1 표시 장치(10-1)의 화소들과 제3 표시 장치(10-3)의 화소들 사이의 제1 수직 화소 피치(VPP1)는 제3 표시 장치(10-3)의 화소들 사이의 제2 수직 화소 피치(VPP2)와 동일하거나, 실질적으로 동일할 수 있다.
따라서, 타일형 표시 장치(TD)는 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4) 사이의 결합 영역(SM)이 사용자에게 인지되는 것을 방지하거나 실질적으로 방지함으로써, 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4) 사이의 단절감을 개선하고(예를 들면, 줄이고) 영상의 몰입도를 향상시킬 수 있다.
도 5는 도 1의 표시 장치의 일 예를 나타내는 평면도이다.
도 4 및 도 5를 참조하면, 표시 장치(10)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
도 4의 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)은 도 5에 도시된 표시 장치(10)와 동일하거나 실질적으로 동일한(또는 유사한) 구성을 가질 수 있다.
일 실시예에서, 표시 영역(DA)은 화소 회로 영역(CCA), 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방전 영역(ESA)을 포함할 수 있다. 일 실시예에서, 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방전 영역(ESA)은 표시 영역(DA)의 적어도 일측의 가장자리에 배치될 수 있다.
도 5에는 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방전 영역(ESA)이 표시 영역(DA)의 상측 가장자리에 배치된 것으로 도시되어 있으나, 이들의 배치 위치는 이에 한정되지 않는다. 다른 예를 들어, 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방전 영역(ESA)의 적어도 하나는 표시 장치(10)의 하측 가장자리, 좌측 가장자리, 및 우측 가장자리 중 적어도 하나에 더 배치될 수 있다.
비표시 영역(NDA)은 복수의 패드부(PAD)들을 포함할 수 있다. 일 실시예에서, 패드부(PAD)는 신호선들(예를 들면, 소정의 신호선들)을 통해 표시 장치(10)의 배면에 배치되는 각종 구동 회로와 표시 영역(DA)의 회로들을 서로 전기적으로 연결할 수 있다.
단위 화소(UP)는 제1, 제2, 및 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1, 제2, 및 제3 화소(SP1, SP2, SP3)는 각각 제1 화소 전극(ETL1, 예를 들면, 애노드(AND) 또는 화소 전극) 및 제2 화소 전극(ETL2, 예를 들면, 캐소드(CTD) 또는 공통 전극)을 포함할 수 있다. 예를 들어, 화소 행 각각에서, 제1 화소(SP1)의 제1 및 제2 화소 전극들(ETL1, ETL2), 제2 화소(SP2)의 제1 및 제2 화소 전극들(ETL1, ETL2), 및 제3 화소(SP3)의 제1 및 제2 화소 전극들(ETL1, ETL2)의 제1 방향(DR1)을 따라 배열이 반복될 수 있다.
제1 화소(SP1)는 제1 화소 전극(ETL1) 및 제2 화소 전극(ETL2)에 전기적으로 연결된 제1 발광 소자(ED1)를 포함할 수 있다. 나아가, 제1 화소(SP1)는 이에 포함되는 제1 화소 전극(ETL1)을 통해 제1 발광 소자(ED1)에 전기적으로 연결되는 제1 화소 회로(PC1)를 더 포함할 수 있다.
제2 화소(SP2)는 제1 화소 전극(ETL1) 및 제2 화소 전극(ETL2)에 전기적으로 연결된 제2 발광 소자(ED2)를 포함할 수 있다. 제2 화소(SP2)는 이에 포함되는 제1 화소 전극(ETL1)을 통해 제2 발광 소자(ED2)에 전기적으로 연결되는 제2 화소 회로(PC2)를 더 포함할 수 있다.
제3 화소(SP3)는 제1 화소 전극(ETL1) 및 제2 화소 전극(ETL2)에 전기적으로 연결된 제3 발광 소자(ED3)를 포함할 수 있다. 제3 화소(SP3)는 이에 포함되는 제1 화소 전극(ETL1)을 통해 제3 발광 소자(ED3)에 전기적으로 연결되는 제3 화소 회로(PC3)를 더 포함할 수 있다.
일 실시예에서, 제1 발광 소자(ED1), 제2 발광 소자(ED2), 및 제3 발광 소자(ED3) 각각은 이에 대응하는 제1 화소 전극(ETL1) 및 제2 화소 전극(ETL2) 상에 배치될 수 있고, 중첩하여 위치할 수 있다. 제1 화소 회로(PC1), 제2 화소 회로(PC2), 및 제3 화소 회로(PC3)는 제1 화소 전극(ETL1) 및 제2 화소 전극(ETL2)의 하부(또는 바로 아래)에 배치될 수 있다.
이하, 설명의 편의를 위해, 도면 상에서 제1 화소(SP1)의 제1 및 제2 화소 전극들(ETL1, ETL2) 및/또는 제1 발광 소자(ED1)를 제1 화소(SP1)로 설명하기로 한다. 마찬가지로, 제2 화소(SP2)의 제1 및 제2 화소 전극들(ETL1, ETL2) 및/또는 제2 발광 소자(ED2)를 제2 화소(SP2)로 설명하고, 제3 화소(SP3)의 제1 및 제2 화소 전극들(ETL1, ETL2) 및/또는 제3 발광 소자(ED3)를 제3 화소(SP3)로 설명하기로 한다. 또한, 단위 화소(UP) 각각은 상기와 같이 정의된 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)을 포함하는 구성인 것을 가정하고 설명하기로 한다.
또한, 도 5에는 하나의 화소에 하나의 발광 소자가 배치되는 것으로 도시되었으나, 본 개시의 실시예는 이에 한정되는 것은 아니다. 예를 들어, 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각은 적어도 두 개의 발광 소자들을 포함할 수 있다. 예를 들어, 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각은 메인 발광 소자 및 리페어 발광 소자를 포함할 수 있다.
한편, 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)은 정전기 방전 영역(ESA), 팬 아웃 영역(FOA), 디먹스 영역(DMA), 및 화소 회로 영역(CCA)에(예를 들면, 내부에 또는 상에) 배치될 수 있다.
단위 화소(UP)들은 균일하거나 실질적으로 균일한 화소 피치를 갖도록 배열될 수 있다. 예를 들어, 제1 방향(DR1)으로 서로 인접한 단위 화소(UP)들 사이의 화소 피치들(예를 들어, 가로 간격들)이 균일하거나 실질적으로 균일할 수 있다. 또한, 제2 방향(DR2)으로 서로 인접한 단위 화소(UP)들 사이의 화소 피치들(예를 들어, 세로 간격들)이 균일하거나 실질적으로 균일할 수 있다.
단위 화소(UP)들은 복수의 화소 행들 및 복수의 화소 열들(예를 들어, 단위 화소 열들)을 따라 배열될 수 있다. 예를 들어, 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)은 제1 내지 제9 화소 행들(PROW1, PROW2, PROW3, PROW4, PROW5, PROW6, PROW7, PROW8, PROW9)에 내에서 배열될 수 있다. 제1 내지 제9 화소 행(PROW1, PROW2, PROW3, PROW4, PROW5, PROW6, PROW7, PROW8, PROW9)은 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다. 실제 발광 영역들을 포함하는 제1 내지 제9 화소 행들(PROW1, PROW2, PROW3, PROW4, PROW5, PROW6, PROW7, PROW8, PROW9)이 균일하거나 실질적으로 균일한 간격으로 배열되어야 영상의 이질감 등이 줄어들거나 최소화될 수 있으므로, 제1 내지 제9 화소 행들(PROW1, PROW2, PROW3, PROW4, PROW5, PROW6, PROW7, PROW8, PROW9)은 실질적으로 동일한 간격으로 배열될 수 있다. 나아가, 도 4에 도시된 바와 같이, 전체 화소 행들은 균일한 간격으로 배열될 수 있다.
화소 회로(PC)는 화소 회로 영역(CCA)에(예를 들면, 내부에 또는 상에) 배치될 수 있다. 화소 회로(PC)는 제1, 제2, 및 제3 화소 회로들(PC1, PC2, PC3)을 포함할 수 있다. 제1 화소 회로(PC1)는 제1 화소(SP1)의 제1 발광 소자(ED1)에 구동 전류를 공급할 수 있고, 제2 화소 회로(PC2)는 제2 화소(SP2)의 제2 발광 소자(ED2)에 구동 전류를 공급할 수 있으며, 제3 화소 회로(PC3)는 제3 화소(SP3)의 제3 발광 소자(ED3)에 구동 전류를 공급할 수 있다.
화소 회로(PC)는 회로 행들을 따라 배열될 수 있다. 제1, 제2, 및 제3 화소 회로들(PC1, PC2, PC3)은 제1 내지 제9 회로 행들(CROW1, CROW2, CROW3, CROW4, CROW5, CROW6, CROW7, CROW8, CROW9)에서 제1 방향(DR1)을 따라 반복하여 배열될 수 있다. 제1 내지 제9 회로 행들(CROW1, CROW2, CROW3, CROW4, CROW5, CROW6, CROW7, CROW8, CROW9)은 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다.
제1 화소 행(PROW1)은 표시 영역(DA)의 최외곽단(예를 들어, 최상단)에 배치될 수 있다. 제1 화소 행(PROW1)은 표시 영역(DA)의 일측 가장자리 또는 상측 가장자리에 배치될 수 있다.
정전기 방전 영역(ESA)의 정전기 방전 회로는 제1, 제2, 및 제3 화소들(SP1, SP2, SP3, 예를 들어, 제1 화소 전극(ETL1) 및 제2 화소 전극(ETL2))과 다른 층에(예를 들면, 내부에 또는 상에) 배치될 수 있다. 일 실시예에서, 제1 화소 행(PROW1)은 정전기 방전 영역(ESA)과 중첩할 수 있다. 이에 따라, 비표시 영역(NDA)의 면적이 최소화 또는 저감될 수 있다.
제1 화소 행(PROW1)과 제1 회로 행(CROW1)은 전기적으로 연결될 수 있다. 예를 들어, 제1 화소 행(PROW1)의 화소들(SP1, SP2, SP3)은 제1 회로 행(CROW1)의 화소 회로들(PC1, PC2, PC3)에 각각 연결될 수 있다.
일 실시예에서, 제1 화소 행(PROW1)과 제1 회로 행(CROW1)은 소정의 다른 구성을 사이에 두고 제2 방향(DR2)으로 이격할 수 있다. 예를 들어, 제1 화소 행(PROW1)과 제1 회로 행(CROW1) 사이에 제2 화소 행(PROW2)이 배치될 수 있다. 또한, 일 실시예에서, 제1 화소 행(PROW1)과 제1 회로 행(CROW1) 사이에 팬 아웃 영역(FOA)이 배치될 수 있다. 팬 아웃 영역(FOA)의 팬 아웃 라인들은 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)과 다른 층에 (예를 들면, 내부에 또는 상에) 배치될 수 있다. 즉, 비표시 영역(NDA)을 최소화하기 위해 팬 아웃 영역(FOA)이 표시 영역(DA) 내부에 배치될 수 있다.
팬 아웃 영역(FOA)의 팬 아웃 라인들은 화소 회로(PC)가 있는 것과 동일한 층에 (예를 들면, 내부에 또는 상에) 형성될 수 있다. 예를 들어, 팬 아웃 라인들이 표시 영역(DA) 내에 제1 회로 행(CROW1)이 원래 배치되어야 할 공간에 (예를 들면, 내부에 또는 상에) 형성될 수 있다. 또한, 제1 화소 행(PROW1)과 제2 화소 행(PROW2)은 다른 화소 행들의 간격과 동일하게 유지되거나 실질적으로 동일하게 유지되어야 하므로, 제1 회로 행(CROW1)이 제2 화소 행(PROW2)보다 하측(또는, 내측)에 배치될 수 있다.
제2 화소 행(PROW2)은 제1 화소 행(PROW1)보다 표시 영역(DA)의 내측에 배치될 수 있고, 가장자리보다 내측에 배치될 수 있다. 일 실시예에서, 제2 화소 행(PROW2)은 팬 아웃 영역(FOA)과 중첩할 수 있다.
제2 화소 행(PROW2)과 제2 회로 행(CROW2)은 제2 방향(DR2)으로 이격할 수 있다. 일 실시예에서, 제2 화소 행(PROW2)과 제2 회로 행(CROW2) 사이에 제1 회로 행(CROW1) 및 제3 화소 행(PROW3)이 배치될 수 있다.
일 실시예에서, 제2 회로 행(CROW2)은 제3 화소 행(PROW3)과 제4 화소 행(PROW4) 사이에 배치될 수 있다. 제2 화소 행(PROW2)과 제2 회로 행(CROW2)은 전기적으로 연결될 수 있다. 예를 들어, 제2 화소 행(PROW2)의 화소들(SP1, SP2, SP3)은 제2 회로 행(CROW2)의 화소 회로들(PC1, PC2, PC3)에 각각 연결될 수 있다.
일 실시예에서, 디먹스(DMX)들을 포함하는 디먹스 영역(DMA)은 제2 화소 행(PROW2)과 제1 회로 행(CROW1) 사이에 배치될 수 있다. 디먹스(DMX)는 팬 아웃 라인들로부터 제공되는 데이터 신호(또는, 데이터 전압)를 시분할로 대응하는 데이터선들에 공급할 수 있다.
디먹스(DMX)들은 화소 회로(PC)가 있는 것과 동일한 층에 (예를 들어, 내부에 또는 상에) 형성될 수 있다. 예를 들어, 디먹스(DMX)들은 원래 제2 회로 행(CROW2)이 배치되어야 할 공간에 형성될 수 있다. 또한, 제2 화소 행(PROW2)과 제3 화소 행(PROW3)은 다른 화소 행들의 간격과 동일하게 또는 실질적으로 동일하게 유지되어야 하므로, 제2 회로 행(CROW2)은 제3 화소 행(PROW3)보다 하측(또는, 내측)에 배치될 수 있다.
제3 화소 행(PROW3)은 제2 화소 행(PROW2)보다 표시 영역(DA)의 내측에 배치될 수 있고, 가장자리보다 내측에 배치될 수 있다. 제3 화소 행(PROW3)과 제3 회로 행(CROW3)은 제2 방향(DR2)으로 이격할 수 있다. 제3 화소 행(PROW3)과 제3 회로 행(CROW3) 사이에 제2 회로 행(CROW2)이 배치될 수 있다. 상기 제3 화소행(PROW3)과 제3 회로 행(CROW3)은 서로 전기적으로 연결될 수 있다. 예를 들어, 제3 화소 행(PROW3)의 화소들(SP1, SP2, SP3)은 제3 회로 행(CROW3)의 화소 회로들(PC1, PC2, PC3)에 각각 연결될 수 있다.
제4 및 제5 화소 행들(PROW4, PROW5)은 제3 화소 행(PROW3)보다 표시 영역(DA)의 내측에 배치될 수 있고, 가장자리보다 내측에 배치될 수 있다. 제4 화소 행(PROW4)과 제4 회로 행(CROW4)은 제2 방향(DR2)으로 인접할 수 있고, 제5 화소 행(PROW5)과 제5 회로 행(CROW5)은 제2 방향(DR2)으로 인접할 수 있다. 일 실시예에서, 제4 및 제5 회로 행들(CROW4, CROW5)은 제4 화소행(PROW4)과 제5 화소 행(PROW5) 사이에 배치될 수 있다. 제4 회로 행(CROW4)과 제5 회로 행(CROW5)은 각각, 제4 화소 행(PROW4)과 제5 화소 행(PROW5)에 전기적으로 연결될 수 있다.
제6 및 제7 화소 행들(PROW6, PROW7)은 제5 화소 행(PROW5)보다 표시 영역(DA)의 내측에 배치될 수 있고, 가장자리 내측에 배치될 수 있다. 제6 및 제7 화소 행들(PROW6, PROW7)은 화소 회로 영역(CCA)에 (예를 들면, 내부에 또는 상에) 배치될 수 있다. 제6 화소 행(PROW6)과 제6 회로 행(CROW6)은 제2 방향(DR2)으로 인접할 수 있고, 제7 화소 행(PROW7)과 제7 회로 행(CROW7)은 제2 방향(DR2)으로 인접할 수 있다. 제6 및 제7 회로 행들(CROW6, CROW7)은 제6 화소 행(PROW6)과 제7 화소 행(PROW7) 사이에 배치될 수 있다. 제6 회로 행(CROW6)과 제7 회로 행(CROW7)은 각각, 제6 화소 행(PROW6)과 제7 화소 행(PROW7)에 전기적으로 연결될 수 있다.
앞서 설명한 바와 같이, 화소 행들 각각은 인접한 화소 행과 균일하거나 실질적으로 균일한 간격을 유지할 수 있으므로, 제5 화소 행(PROW5)과 제6 화소 행(PROW6) 사이에는 2개의 회로 행들이 배치될 만큼의 공간이 형성될 수 있다. 해당 공간에는 신호선들(예를 들면, 소정의 신호선들)이 배치/연장될 수 있다. 예를 들어, 두 화소 행들 사이의 빈 공간에 게이트 구동부의 스테이지들이 배치될 수 있다.
제8 및 제9 화소 행들(PROW8, PROW9) 및 제8 및 제9 회로 행들(CORW8, CROW9)의 배치 및 구성은 제6 및 제7 화소 행들(PROW6, PROW6) 및 제6 및 제7 회로 행들(CROW6, CROW7)의 배치 및 구성과 동일하거나 실질적으로 동일할 수 있다.
또한, 제7 화소 행(PROW7)과 제8 화소 행(PROW8) 사이에는 2개의 회로 행들이 배치될 만큼의 공간이 형성될 수 있다.
일 실시예에서, 화소 회로(PC)를 구동하기 위한 게이트 신호들을 출력하는 게이트 구동부는 화소 회로 영역(CCA) 내에 (또는 상에) 배치될 수 있다. 예를 들어, 제1, 제2, 및 제3 화소 회로들(PC1, PC2, PC3)이 배치되지 않는 빈 공간에 게이트 구동부의 스테이지들이 배치될 수 있다.
이와 같이, 표시 장치(10)의 표시 영역(DA) 내에서 제1 내지 제3 회로 행들(CROW1, CROW2, CROW3)의 위치 변경에 의해 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방전 영역(ESA)이 표시 영역(DA) 내에 포함될 수 있다. 따라서, 표시 장치(10)의 비표시 영역(NDA)이 최소화되거나 저감될 수 있다.
나아가, 타일형 표시 장치(TD)는 비표시 영역(NDA)의 최소화 또는 저감을 통해 표시 장치(10)들 사이의 간격을 저감함으로써, 인접한 표시 장치(10)들 사이의 화소 피치가 표시 장치(10)들 각각의 내부의 화소 피치와 동일하거나 실질적으로 동일하게 설계될 수 있다. 따라서, 사용자가 표시 장치(10)들 사이의 결합 영역(SM)을 인지하는 것이 방지 또는 최소화되고, 표시 장치(10)들 사이의 단절감이 개선되어 영상의 몰입도가 향상될 수 있다.
도 6 및 도 7은 도 5의 표시 장치에 포함되는 화소 회로와 발광 소자의 연결 관계의 일 예들을 나타내는 도면들이다.
도 5, 도 6, 및 도 7을 참조하면, 화소(SP)는 화소 회로(PC), 제1 및 제2 화소 전극들(ETL1, ETL2), 및 발광 소자(ED)를 포함할 수 있다.
일 실시예에서, 발광 소자(ED)는 제1 및 제2 화소 전극들(ETL1, ETL2)에 접촉하며, 제1 및 제2 화소 전극들(ETL1, ETL2) 상에 배치될 수 있다. 예를 들어, 제1 화소 전극(ETL1)은 애노드로서 발광 소자(ED)에 접속되고, 제2 화소 전극(ETL2)은 캐소드로서 발광 소자(ED)에 접속될 수 있다.
또한, 제1 화소 전극(ETL1)은 화소 회로(PC)에 전기적으로 접속될 수 있다. 예를 들어, 제1 화소 전극(ETL1)은 화소 회로(PC)의 트랜지스터(TFT)에 접속될 수 있다. 화소 회로(PC)는 복수의 트랜지스터들 및 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PC)는 도 21에 도시된 것과 동등한 회로 형태를 가질 수 있다.
일 실시예에서, 도 6에 도시된 바와 같이, 평면 상에서 볼 때, 화소 회로(PC)는 발광 소자(ED)보다 하측에 배치될 수 있다. 예를 들어, 도 6의 화소(SP)는 제4 화소 행(PROW4)과 제4 회로 행(CROW4) 사이의 연결 관계에 적용될 수 있다.
일 실시예에서, 도 7에 도시된 바와 같이, 평면 상에서 볼 때, 화소 회로(PC)는 발광 소자(ED)보다 상측에 배치될 수 있다. 예를 들어, 도 7의 화소(SP)는 제5 화소 행(PROW5)과 제5 회로 행(CROW5) 사이의 연결 관계에 적용될 수 있다.
도 8은 도 5의 표시 장치에 포함되는 화소 회로 영역, 디먹스 영역, 팬 아웃 영역, 정전기 방전 영역, 및 비표시 영역의 일 예를 나타내는 도면이다.
도 5 및 도 8을 참조하면, 표시 장치(10) 각각은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 설명의 편의를 위해 도 8에서는 화소 행들의 도시가 생략되었다.
표시 영역(DA)은 정전기 방전 영역(ESA), 팬 아웃 영역(FOA), 디먹스 영역(DMA), 및 화소 회로 영역(CCA)을 포함할 수 있다. 일 실시예에서, 정전기 방전 영역(ESA), 팬 아웃 영역(FOA), 및 디먹스 영역(DMA)은 표시 영역(DA)의 적어도 일측의 가장자리에 배치될 수 있다. 예를 들어, 정전기 방전 영역(ESA), 팬 아웃 영역(FOA), 및 디먹스 영역(DMA)은 표시 영역(DA)의 상측 가장자리에 배치될 수 있다. 다른 예를 들어, 정전기 방전 영역(ESA), 팬 아웃 영역(FOA), 및 디먹스 영역(DMA)은 좌우측 가장자리 또는 상하측 가장자리에 배치될 수 있다. 또 다른 예를 들어, 정전기 방전 영역(ESA), 팬 아웃 영역(FOA), 및 디먹스 영역(DMA) 중 적어도 하나는 표시 장치(10)의 적어도 일측 가장자리에 (예를 들면 내부에 또는 상에) 배치될 수 있다. 비표시 영역(NDA)은 패드부(PAD)를 포함할 수 있다.
정전기 방전 영역(ESA)은 정전기 방전 회로(ESD)들을 포함할 수 있다. 일 실시예에서, 정전기 방전 회로(ESD)는 제1 화소 행(PROW1)의 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)의 적어도 일부와 중첩할 수 있다.
정전기 방전 회로(ESD)는 팬 아웃 라인(FOL), 디먹스(DMX), 및 화소 회로(PC)를 정전기로부터 보호할 수 있다. 정전기 방전 회로(ESD)는 외부에서 유입된 정전기를 방전시켜 정전기가 표시 영역(DA)으로 유입되는 것을 방지할 수 있다.
팬 아웃 영역(FOA)은 팬 아웃 라인(FOL)들을 포함할 수 있다. 일 실시예에서, 팬 아웃 라인(FOL)들은 제2 화소 행(PROW2)의 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)과 중첩할 수 있다.
일 실시예에서, 팬 아웃 라인(FOL)은 패드부(PAD)로부터 디먹스(DMX)까지 연장될 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 수신된 데이터 전압(데이터 신호)을 디먹스(DMX)에 공급할 수 있다.
일 실시에에서, 팬 아웃 라인(FOL)은 패드부(PAD)로부터 화소 회로 영역(CCA)까지 연장될 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 수신된 클럭 신호를 게이트 구동부를 구동하기 위한 클럭 라인에 공급할 수 있고, 패드부(PAD)로부터 수신된 전원 전압 또는 제어 전압을 게이트 구동부를 구동하는 전압 라인(예를 들면, 소정의 전압 라인)에 공급할 수 있다.
디먹스 영역(DMA)은 디먹스(DMX)들을 포함할 수 있다. 디먹스(DMX)는 팬 아웃 라인(FOL)으로부터 수신된 데이터 전압을 제1, 제2, 및 제3 데이터 라인들(DL1, DL2, DL3)에 시분할로 공급할 수 있다. 표시 장치(10) 각각은 디먹스(DMX)를 포함함으로써, 팬 아웃 라인(FOL)의 개수가 감소되고, 팬 아웃 영역(FOA)의 면적이 감소될 수 있다.
화소 회로 영역(CCA)은 상기 데이터 라인(DL)을 포함할 수 있다. 또한, 화소 회로 영역(CCA)은 화소 회로(PC)를 구동하기 위한 게이트 라인들 및 게이트 구동부를 더 포함할 수 있다.
데이터 라인(DL)은 디먹스(DMX) 및 화소 회로(PC) 사이에 접속될 수 있다. 데이터 라인(DL)은 제2 방향(DR2)으로 연장되고 제1 방향(DR1)으로 서로 이격될 수 있다. 데이터 라인(DL)은 디먹스(DMX)로부터 수신된 데이터 전압을 화소 회로(PC)에 공급할 수 있다. 데이터 라인(DL)은 상기 제1, 제2, 및 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다.
제1 데이터 라인(DL1)은 각각의 대응하는 화소 열의 제1 화소 회로(PC1)들에 연결될 수 있다. 제1 데이터 라인(DL1)은 화소 열 각각에 배치된 제1 화소 회로(PC1)들에 순차적으로 데이터 전압을 공급할 수 있다. 여기서, 화소 열은 제1, 제2 및 제3 화소들(SP1, SP2, SP3)로 구성되는 단위 화소(UP)의 제2 방향(DR2)에 따른 배열에 상응할 수 있다.
제2 데이터 라인(DL2)은 각각의 대응하는 화소 열의 제2 화소 회로(PC2)들에 연결될 수 있다. 제2 데이터 라인(DL2)은 대응하는 화소 열 각각에 배치된 제2 화소 회로(PC2)들에 순차적으로 데이터 전압을 공급할 수 있다.
제3 데이터 라인(DL3)은 각각의 대응하는 화소 열의 제3 화소 회로(PC3)들에 연결될 수 있다. 제3 데이터 라인(DL3)은 대응하는 화소 열 각각에 배치된 제3 화소 회로(PC3)들에 순차적으로 데이터 전압을 공급할 수 있다.
도 9는 도 8의 정전기 방전 영역 및 팬 아웃 영역의 일부의 일 예를 나타내는 확대도이다.
도 8 및 도 9를 참조하면, 패드부(PAD)에 접속된 팬 아웃 라인(FOL)은 제1 라인 저항(R1) 및 제2 라인 저항(R2)을 포함할 수 있다. 일 실시예에서, 제1 및 제2 라인 저항들(R1, R2) 각각은 지그재그 패턴으로 형성될 수 있다.
제1 및 제2 라인 저항들(R1, R2) 각각의 길이는 팬 아웃 라인(FOL)의 위치에 따라 다양하게 설계될 수 있다. 예를 들어, 팬 아웃 라인(FOL)들의 제1 및 제2 라인 저항들(R1, R2)의 길이를 각각 조절하여 팬 아웃 라인(FOL)들이 서로 동일하거나 실질적으로 동일한 저항 값을 가질 수 있다.
정전기 방전 회로(ESD)는 팬 아웃 라인(FOL)에 인접하게 배치될 수 있다. 정전기 방전 회로(ESD)들 중 일부는 팬 아웃 라인(FOL) 및 게이트 오프 전압 라인(VGHL) 사이에 접속될 수 있고, 정전기 방전 회로(ESD)들 중 다른 일부는 팬 아웃 라인(FOL)과 게이트 온 전압 라인(VGLL) 사이에 접속될 수 있다.
게이트 오프 전압 라인(VGHL)은 표시 영역(DA)에 포함되는 트랜지스터를 턴 오프시키기 위한 게이트 오프 전압을 전달하는 신호선일 수 있다. 게이트 온 전압 라인(VGLL)은 표시 영역(DA)에 포함되는 트랜지스터를 턴 온시키기 위한 게이트 온 전압을 전달하는 신호선일 수 있다. 게이트 오프 전압이 논리 하이 레벨이면, 게이트 온 전압은 논리 로우 레벨일 수 있다. 반대로, 게이트 오프 전압이 논리 로우 레벨이면, 게이트 온 전압은 논리 하이 레벨일 수 있다.
정전기 방전 회로(ESD)는 팬 아웃 라인(FOL)의 제1 및 제2 라인 저항들(R1, R2) 사이의 부분에 접속될 수 있으나, 본 개시의 실시예는 이에 한정되지 않는다. 정전기 방전 회로(ESD)는 외부에서 유입된 정전기를 방전시켜, 정전기가 표시 영역(DA)으로 유입되는 것을 방지하거나 실질적으로 방지할 수 있다.
도 10은 본 개시의 실시예들에 따른 표시 장치를 나타내는 사시도이고, 도 11은 도 10의 표시 장치의 배면의 일부의 일 예를 나타내는 도면이다.
도 10은 패드부(PAD) 및 측면 연결 라인(SCL)의 구성을 중심으로 개략적으로 도시되어 있으며, 이를 중심으로 설명하기로 한다. 또한, 도 11은 기판(SUB)의 배면(BS, 예를 들면, 상기 제2 면)에서 측면 연결 라인(SCL)이 다른 구성들과 연결되는 일 예를 도시하고 있다.
도 5, 도 10, 및 도 11을 참조하면, 표시 장치(10)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함하는 기판(SUB), 기판의 상면(US)에 배치되는 패드부(PAD), 및 기판(SUB)의 상면(US), 배면(BS), 및 상면(US)과 배면(BS) 사이의 측면(SS) 상에 배치되는 측면 연결 라인(SCL)을 포함할 수 있다.
기판(SUB)의 상면(US)과 배면(BS)은 제3 방향(DR3)에 대하여 상호 이격되어 대향할 수 있다.
일 실시예에서, 기판(SUB)은 상면(US)과 측면(SS) 사이의 모서리 및 배면(BS)과 측면(SS) 사이의 모서리에 챔퍼(chamfer) 가공되어 형성되는 챔퍼면(CHM)을 포함할 수 있다. 챔퍼면(CHM)에 의해 기판(SUB)의 측면(SS)은 적정한 경사도(예를 들면, 소정의 경사도)를 가질 수 있다. 이에 따라, 기판(SUB)의 상면(US), 측면(SS), 및 배면(BS)을 감싸는(또는, 주변에서 연장되는) 측면 연결 라인(SCL)의 단선이 방지되거나 실질적으로 방지될 수 있다.
패드부(PAD)는 기판(SUB)의 상면(US)의 비표시 영역(NDA)에 (예를 들면, 내부에 또는 상에) 배열될 수 있다. 도 10에는 기판(SUB)의 상면(US)의 일 측 가장자리에 패드부(PAD)가 배치되는 것으로 도시되었으나, 본 개시가 이에 한정되는 것은 아니며, 기판(SUB)의 상면(US)의 다른 측 가장자리들 상에도 배치될 수 있다.
일 실시예에서, 도 8 및 도 9를 참조하여 설명된 바와 같이, 패드부(PAD)는 측면 연결 라인(SCL)과 접촉하며, 표시 영역(DA)으로 연장되는 팬 아웃 라인들에 연결될 수 있다. 팬 아웃 라인들 각각은 화소(SP)를 구동하기 위한 데이터 라인, 전원 라인, 클럭 라인 중 하나에 연결될 수 있다. 예를 들어, 전원 라인은 게이트 구동부 및/또는 화소(SP)에 공급되는 각종 적절한 전원들을 공급하는 전원 라인들을 포함할 수 있다. 클럭 라인들로는 게이트 구동부에 공급되는 클럭 신호들이 제공될 수 있다.
측면 연결 라인(SCL)은 패드부(PAD)와 일대일로 연결될 수 있다. 측면 연결 라인(SCL)은 패드부(PAD)와 물리적, 전기적으로 연결될 수 있다. 일 실시예에서, 측면 연결 라인(SCL)은 패드부(PAD)의 상면을 전체적으로 커버할 수 있다. 이에 따라, 패드부(PAD)와 측면 연결 라인(SCL) 사이의 물리적, 전기적 연결이 강화될 수 있다.
측면 연결 라인(SCL)의 폭은 수십 ㎛일 수 있다. 서로 인접한 측면 연결 라인(SCL)들 사이의 간격은 수십 ㎛일 수 있다. 일 실시예에서, 측면 연결 라인(SCL)의 폭은 서로 인접한 측면 연결 라인(SCL)들 사이의 간격 이상일 수 있다.
도 11에 도시된 바와 같이, 기판(SUB)의 배면(BS, 예를 들면, 제2 면)에는 리드 라인(LDL), 배면 전극(BTE), 및 연성 필름(FPCB)이 배치될 수 있다.
리드 라인(LDL)은 측면 연결 라인(SCL)과 배면 전극(BTE) 사이에 전기적, 물리적으로 연결될 수 있다. 리드 라인(LDL)의 일 단은 기판(SUB)의 배면(BS)까지 연장된 측면 연결 라인(SCL)에 물리적으로 연결될 수 있다. 또한, 리드 라인(LDL)의 타 단은 기판(SUB)의 배면(BS, 예를 들면, 제2 면) 상에 형성되는 배면 전극(BTE)에 물리적으로 연결될 수 있다.
배면 전극(BTE)은 연성 필름(FPCB)으로부터 수신된 전압 또는 신호를 리드 라인(LDL)을 통해 측면 연결 라인(SCL)에 공급할 수 있다. 일 실시예에서, 배면 전극(BTE)과 연성 필름(FPCB)은 도전성 접착 부재(예를 들어, 이방성 도전 필름 등)를 통해 전기적으로 연결될 수 있다. 예를 들어, 연성 필름(FPCB)의 제1 면의 적어도 일부는 도전성 접착 부재를 통해 기판(SUB)의 배면(BS)에 부착될 수 있다. 또한, 연성 필름(FPCB)의 제1 면에 이격되어 대향하는 제2 면은 소스 회로 보드, 구동 칩 등에 접속될 수 있다.
도 12는 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 10, 도 11, 및 도 12를 참조하면, 표시 장치(10)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
기판(SUB)의 상면(US)과 배면(BS)에 각각 적층 구조(예를 들면, 소정의 적층 구조)가 형성될 수 있다. 예를 들어, 기판(SUB)의 상면(US)에 화소 회로층(PCL) 및 표시 소자층(DPL)이 배치될 수 있다.
화소 회로층(PCL)은 차광층(BML), 버퍼층(BF), 액티브층(ACTL), 제1 게이트 절연층(GI1), 제1 게이트층(GTL1), 제2 게이트 절연층(GI2), 제2 게이트층(GTL2), 층간 절연층(ILD), 제1 소스 금속층(SDL1), 제1 비아층(VIA1), 제2 소스 금속층(SDL2), 제2 비아층(VIA2), 제3 소스 금속층(SDL3), 및 제3 비아층(VIA3)을 포함할 수 있다.
표시 소자층(DPL)은 제4 소스 금속층(SDL4), 애노드층(ANDL), 제4 비아층(VIA4), 및 제1 보호층(PAS1)을 포함할 수 있다.
기판(SUB)의 배면(BS)에는 제2 보호층(PAS2), 배면 전극(BTE), 리드 라인(LDL), 제5 비아층(VIA5), 제3 보호층(PAS3), 및 연성 필름(FPCB)이 배치될 수 있다.
또한, 측면 연결 라인(SCL)이 기판(SUB)의 측면(SS)을 걸쳐 기판(SUB)의 상면(US)과 배면(BS)에 배치될 수 있다.
기판(SUB)은 표시 장치(10)를 지지할 수 있다. 기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 글라스 재질을 포함하는 리지드 기판일 수 있다. 다를 예를 들어, 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있으나, 본 개시의 실시예는 이에 한정되지 않는다.
차광층(BML)은 기판(SUB) 상에 배치될 수 있다. 차광층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 하나 이상 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
일 실시예에서, 차광층(BML)은 트랜지스터(TFT, 예를 들어, 구동 트랜지스터)의 일 전극(예를 들어, 소스 전극)과 연결될 수 있다. 다른 예로, 차광층(BML)은 트랜지스터(TFT)의 액티브층(ACTL)의 적어도 일부와 중첩할 수 있고, 액티브층(ACTL)으로 입사되는 광을 차단할 수 있어 트랜지스터(TFT)의 동작 특성을 안정화할 수 있다.
버퍼층(BF)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BF)은 공기 및/또는 수분의 침투를 방지하거나 실질적으로 방지할 수 있는 무기 물질을 포함할 수 있다. 버퍼층(BF)은 교번하여 적층된 복수의 무기막을 포함할 수 있다. 예를 들어, 버퍼층(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막을 포함할 수 있다.
액티브층(ACTL)은 버퍼층(BF) 상에 배치될 수 있다. 액티브층(ACTL)은 트랜지스터(TFT)의 채널(CH), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다. 여기에서, 트랜지스터(TFT)는 화소 회로(PC)를 구성하는 트랜지스터일 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 예를 들어, 액티브층(ACTL)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다. 다른 예를 들어, 액티브층(ACTL)은 서로 다른 층에 (예를 들면, 내부에 또는 상에) 배치되는 제1 및 제2 액티브층들을 포함할 수 있다. 이 경우, 제1 액티브층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있고, 제2 액티브층은 산화물 반도체를 포함할 수 있다.
제1 게이트 절연층(GI1)은 액티브층(ACTL) 상에 배치될 수 있다. 제1 게이트 절연층(GI1)은 트랜지스터(TFT)의 게이트 전극(GE)과 채널(CH)을 서로 절연시킬 수 있다. 제1 게이트 절연층(GI1)은 무기막을 포함할 수 있다. 예를 들어, 제1 게이트 절연층(GI1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제1 게이트층(GTL1)은 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 제1 게이트층(GTL1)은 팬 아웃 라인(FOL), 트랜지스터(TFT)의 게이트 전극(GE), 및 제1 커패시터(C1, 예를 들어, 도 21 참조)의 제1 커패시터 전극(CE1, 예를 들어, 하부 전극)을 포함할 수 있다. 제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 하나 이상 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
팬 아웃 라인(FOL)은 층간 절연층(ILD) 및 제2 게이트 절연층(GI2)을 관통하는(예를 들면, 통과하는) 패드부(PAD)에 접속될 수 있다. 일 실시예에서, 팬 아웃 라인(FOL)은 패드부(PAD)로부터 표시 영역(DA)까지 연장됨으로써, 비표시 영역(NDA)의 크기를 감소시킬 수 있다.
제2 게이트 절연층(GI2)은 제1 게이트층(GTL1) 상에 배치될 수 있다. 제2 게이트 절연층(GI2)은 제1 게이트층(GTL1) 및 제2 게이트층(GTL2)을 서로 절연시킬 수 있다. 제2 게이트 절연층(GI2)은 무기막을 포함할 수 있다. 예를 들어, 제2 게이트 절연층(GI2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제2 게이트층(GTL2)은 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 제2 게이트층(GTL2)은 제1 커패시터(C1)의 제2 커패시터 전극(CE2)을 포함할 수 있다. 제2 게이트층(GTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 하나 이상 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
층간 절연층(ILD)은 제2 게이트층(GTL2) 상에 배치될 수 있다. 층간 절연층(ILD)은 제1 소스 금속층(SDL1) 및 제2 게이트층(GTL2)을 절연시킬 수 있다. 층간 절연층(ILD)은 무기막을 포함할 수 있다. 예를 들어, 층간 절연층(ILD)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
트랜지스터(TFT), 버퍼층(BF), 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 및 층간 절연층(ILD)을 포함하는 구성은 트랜지스터층(TL)으로 이해될 수 있다. 예를 들어, 트랜지스터층(TL)의 최상층은 층간 절연층(ILD)일 수 있다. 트랜지스터층(TL)은 화소 회로층(PCL)의 일부일 수 있다.
제1 소스 금속층(SDL1)은 트랜지스터층(TL)의 층간 절연층(ILD) 상에 배치될 수 있다. 제1 소스 금속층(SDL1)은 연결 전극(CCE)을 포함할 수 있다.
연결 전극(CCE)은 제1 비아층(VIA1)을 관통하는(예를 들면, 통과하는) 애노드 연결 라인(ACL)에 접속될 수 있다. 연결 전극(CCE)은 층간 절연층(ILD), 제2 게이트 절연층(GI2), 및 제1 게이트 절연층(GI1)을 관통하여(예를 들면, 통과하여) 트랜지스터(TFT)의 드레인 전극(DE)에 접속될 수 있다. 따라서, 연결 전극(CCE)은 애노드 연결 라인(ACL) 및 드레인 전극(DE)을 서로 전기적으로 연결시킬 수 있다.
제1 패드 전극(PAD1)은 및 제1 소스 금속층(SDL1)과 함께 형성될 수 있다. 다시 말하면, 제1 패드 전극(PAD1)은 비표시 영역(NDA)의 층간 절연층(ILD) 상에 배치될 수 있다.
제1 패드 전극(PAD1)은 층간 절연층(ILD) 및 제2 게이트 절연층(GI2)을 관통하는 컨택홀을 통해 팬 아웃 라인(FOL)에 접속될 수 있다.
제1 소스 금속층(SDL1) 및 제1 패드 전극(PAD1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 하나 이상 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제1 비아층(VIA1)은 제1 소스 금속층(SDL1) 상에 배치될 수 있다. 제1 비아층(VIA1)은 제1 소스 금속층(SDL1)의 상단을 평탄화시키거나 또는 실질적으로 평탄화시킬 수 있다. 제1 비아층(VIA1)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
일 실시예에서, 제1 비아층(VIA1)은 표시 영역(DA) 내에 (또는 상에) 배치될 수 있다. 제1 비아층(VIA1)은 패드부(PAD)와 이격할 수 있다. 예를 들어, 제1 비아층(VIA1)은 제1 패드 전극(PAD1)과 이격할 수 있다. 이에 따라, 제1 비아층(VIA1)과 패드부(PAD, 예를 들어, 제1 패드 전극(PAD1)) 사이에 층간 절연층 노출 영역(IEA)이 형성될 수 있다. 층간 절연층 노출 영역(IEA)은 제1 비아층(VIA1)과 패드부(PAD) 사이에서 제1 비아층(VIA1)으로부터 층간 절연층(ILD)의 상면이 노출되는 부분일 수 있다.
제2 소스 금속층(SDL2)은 제1 비아층(VIA1) 상에 배치될 수 있다. 제2 소스 금속층(SDL2)은 애노드 연결 라인(ACL)을 포함할 수 있다. 애노드 연결 라인(ACL)은 제2 비아층(VIA2)을 관통하는(예를 들면, 통과하는) 애노드 연결 전극(ACE)에 접속될 수 있다.
애노드 연결 라인(ACL)은 제1 비아층(VIA1)을 관통하여(예를 들면, 통과하여) 연결 전극(CCE)에 접속될 수 있다. 따라서, 애노드 연결 라인(ACL)은 애노드 연결 전극(ACE) 및 연결 전극(CCE)을 전기적으로 연결시킬 수 있다.
제2 패드 전극(PAD2)은 및 제2 소스 금속층(SDL2)과 함께 형성될 수 있다. 제2 패드 전극(PAD2)은 제1 패드 전극(PAD1) 상에 직접 배치될 수 있다. 제2 패드 전극(PAD2)은 비표시 영역(NDA)에(예를 들어, 내부에 또는 상에) 형성될 수 있다.
제2 소스 금속층(SDL2) 및 제2 패드 전극(PAD2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 하나 이상 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제2 비아층(VIA2)은 제1 비아층(VIA1) 및 제2 소스 금속층(SDL2) 상에 (또는 내부에) 배치될 수 있다. 제2 비아층(VIA2)은 제2 소스 금속층(SDL2)의 상단을 평탄화시킬 수 있다. 제2 비아층(VIA2)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
일 실시예에서, 제2 비아층(VIA2)은 표시 영역(DA) 내에 배치될 수 있다. 제2 비아층(VIA2)은 패드부(PAD)와 이격할 수 있다. 또한, 제2 비아층(VIA2)은 제1 비아층(VIA1)의 상면 일부를 노출하도록 제1 비아층(VIA1)과 단차를 형성할 수 있다. 제2 비아층(VIA2)으로부터 제1 비아층(VIA1)이 노출된 부분은 제1 노출 영역(EA1)일 수 있다. 예를 들어, 제1 노출 영역(EA1)의 제2 방향(DR2)의 폭은 약 10 μm일 수 있다.
제3 소스 금속층(SDL3)은 제2 비아층(VIA2) 상에 배치될 수 있다. 제3 소스 금속층(SDL3)은 애노드 연결 전극(ACE)을 포함할 수 있다. 애노드 연결 전극(ACE)은 제3 비아층(VIA3)을 관통하는(예를 들면, 통과하는) 제1 애노드 전극(AND1)에 접속될 수 있다. 애노드 연결 전극(ACE)은 제2 보호층(PAS2) 을 관통하여 애노드 연결 라인(ACL)에 접속될 수 있다. 따라서, 애노드 연결 전극(ACE)은 애노드(AND) 및 애노드 연결 라인(ACL)을 서로 전기적으로 연결시킬 수 있다.
제3 패드 전극(PAD3)은 제3 소스 금속층(SDL3)과 함께 형성될 수 있다. 제3 패드 전극(PAD3)은 제2 패드 전극(PAD2) 상에 직접 배치될 수 있다. 제3 패드 전극(PAD3)은 비표시 영역(NDA)에 형성될 수 있다.
제3 소스 금속층(SDL3) 및 제3 패드 전극(PAD3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 하나 이상 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제3 비아층(VIA3)은 제2 비아층(VIA2) 및 제3 소스 금속층(SDL3) 상에 배치될 수 있다. 제3 비아층(VIA3)은 제3 소스 금속층(SDL3)의 상단을 평탄화하거나 실질적으로 평탄화시킬 수 있다. 제3 비아층(VIA3)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
일 실시예에서, 제3 비아층(VIA3)은 표시 영역(DA) 내에 (또는 상에) 배치될 수 있다. 제3 비아층(VIA3)은 패드부(PAD)와 이격할 수 있다. 또한, 제3 비아층(VIA3)은 제2 비아층(VIA2)의 상면 일부를 노출하도록 제2 비아층(VIA2)과 단차를 형성할 수 있다. 제3 비아층(VIA3)으로부터 제2 비아층(VIA2)이 노출된 부분은 제2 노출 영역(EA2)일 수 있다. 예를 들어, 제2 노출 영역(EA2)의 제2 방향(DR2)으로의 폭은 제1 노출 영역(EA1)의 제2 방향(DR2)으로의 폭과 유사하거나, 그 이하일 수 있다.
이와 같이, 제1, 제2, 및 제3 비아층들(VIA1, VIA2, VIA3)은 계단 형상을 가지며 적층될 수 있다.
제4 소스 금속층(SDL4)은 제3 비아층(VIA3) 상에 배치될 수 있다. 제4 소스 금속층(SDL4)은 제1 애노드 전극(AND1) 및 제1 캐소드 전극(CTD1)을 포함할 수 있다. 제1 애노드 전극(AND1)은 제3 비아층(VIA3)을 관통하여 애노드 연결 전극(ACE)에 접속될 수 있다. 제1 캐소드 전극(CTD1)은 제3 비아층(VIA3)을 관통하여(예를 들면, 통과하여) 소정의 전원 배선에 연결될 수 있다. 도 12에는 애노드(AND) 및 캐소드(CTD)와 발광 소자(ED)가 연결되는 형상 및 발광 소자(ED)의 세부 구성을 도시 및 설명하기 위해 애노드(AND)와 캐소드(CTD)가 제2 방향(DR2)에 대하여 서로 인접하는 것으로 도시되었으나, 애노드(AND)와 캐소드(CTD)의 배열이 이에 한정되는 것은 아니다. 예를 들어, 도 6 등에 도시된 바와 같이 애노드(AND)와 캐소드(CTD)는 제1 방향(DR1)에 대하여 상호 인접하도록 배치될 수 있다.
제4 패드 전극(PAD4)은 제4 소스 금속층(SDL4)과 함께 형성될 수 있다. 제4 패드 전극(PAD4)은 제3 패드 전극(PAD3) 상에 직접 배치될 수 있다. 제4 패드 전극(PAD4)은 비표시 영역(NDA)에(예를 들어, 내부에 또는 상에) 형성될 수 있다.
제4 소스 금속층(SDL4) 및 제4 패드 전극(PAD4)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 하나 이상 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
애노드층(ANDL)은 제4 소스 금속층(SDL4) 상에 배치될 수 있다. 애노드층(ANDL)은 제2 애노드 전극(AND2) 및 제2 캐소드 전극(CTD2)을 포함할 수 있다. 일 실시예에서, 제2 애노드 전극(AND2) 및 제2 캐소드 전극(CTD2)의 두께는 제1 애노드 전극(AND1) 및 제1 캐소드 전극(CTD1)의 두께보다 작을 수 있다.
제5 패드 전극(PAD5)은 애노드층(ANDL)과 함께 형성될 수 있다. 제5 패드 전극(PAD5)은 제4 패드 전극(PAD4) 상에 직접 배치될 수 있다. 예를 들어, 제5 패드 전극(PAD5)은 제4 패드 전극(PAD4)의 상면 및 측면에 접촉하며, 제4 패드 전극(PAD4)을 커버할 수 있다. 제5 패드 전극(PAD5)의 두께는 제4 패드 전극(PAD4)의 두께보다 작을 수 있다.
애노드층(ANDL) 및 제5 패드 전극(PAD5)은 ITO, IZO와 같은 투명 금속 물질(TCO, Transparent Conductive Material)을 포함할 수 있다.
제1 애노드 전극(AND1) 및 제2 애노드 전극(AND2)은 애노드(AND, 예를 들어, 도 5에 도시된 제1 화소 전극)를 형성하고, 제1 캐소드 전극(CTD1) 및 제2 캐소드 전극(CTD2)은 캐소드(CTD, 예를 들어, 도 5에 도시된 제2 화소 전극)를 형성할 수 있다. 제1 내지 제5 패드 전극들(PAD1 내지 PAD5)은 패드부(PAD)를 형성할 수 있다.
패드부(PAD)는 비표시 영역(NDA)에서(예를 들어, 내부에서 또는 상에서) 층간 절연층(ILD) 상에 배치될 수 있다. 패드부(PAD)는 측면 연결 라인(SCL)으로부터 수신된 전압 또는 신호를 팬 아웃 라인(FOL)에 공급할 수 있다. 제2 패드 전극(PAD2)은 측면 연결 라인(SCL)을 통해 리드 라인(LDL)에 전기적으로 연결될 수 있다.
제4 비아층(VIA4)은 애노드(AND) 및 캐소드(CTD)가 형성되지 않은 제3 비아층(VIA3) 상에 배치될 수 있다. 제4 비아층(VIA4)은 제3 비아층(VIA3)의 상단을 평탄화시키거나 실질적으로 평탄화시킬 수 있다. 제4 비아층(VIA4)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
일 실시예에서, 제4 비아층(VIA4)은 표시 영역(DA) 내에 (또는 상에) 배치될 수 있다. 제4 비아층(VIA4)은 패드부(PAD)와 이격할 수 있다. 또한, 제4 비아층(VIA4)은 제3 비아층(VIA3)의 상면 일부를 노출하도록 제3 비아층(VIA3)과 단차를 형성할 수 있다. 제4 비아층(VIA4)으로부터 제3 비아층(VIA3)이 노출된 부분은 제3 노출 영역(EA3)일 수 있다. 예를 들어, 제3 노출 영역(EA3)의 제2 방향(DR2)으로의 폭은 제2 노출 영역(EA2)의 제2 방향(DR2)으로의 폭과 유사하거나, 그 이하일 수 있다.
제1 보호층(PAS1)은 제4 비아층(VIA4) 상에 배치되며, 애노드(AND), 캐소드(CTD), 및 패드부(PAD)의 일부를 커버할 수 있다. 또한, 제1 보호층(PAS1)은 층간 절연층 노출 영역(IEA)의 층간 절연층(ILD)을 커버하도록 층간 절연층 노출 영역(IEA)에서(예를 들면, 내에서 또는 상에서) 층간 절연층(ILD)에 접촉할 수 있다.
또한, 제1 보호층(PAS1)은 제1 비아층(VIA1), 제2 비아층(VIA2), 및 제3 비아층(VIA3)에 접촉할 수 있다. 예를 들어, 제1 보호층(PAS1)은 제1 노출 영역(EA1)에서(예를 들면, 내에서 또는 상에서) 제1 비아층(VIA1)에 접촉하고, 제2 노출 영역(EA2)에서(예를 들면, 내에서 또는 상에서) 제2 비아층(VIA2)에 접촉하며, 제3 노출 영역(EA3)에서(예를 들면, 내에서 또는 상에서) 제3 비아층(VIA3)에 접촉할 수 있다.
제1 보호층(PAS1)은 무기막을 포함할 수 있다. 예를 들어, 제1 보호층(PAS1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제1 보호층(PAS1)은 애노드(AND)의 상면 일부를 덮지 않고 노출할 수 있고, 캐소드(CTD)의 상면 일부를 덮지 않고 노출할 수 있다. 발광 소자(ED)는 제1 보호층(PAS1)에 의해 덮이지 않은 애노드(AND) 및 캐소드(CTD)에 접촉할 수 있다.
일 실시예에서, 제1 보호층(PAS1)은 제1 내지 제4 패드 전극들(PAD1 내지 PAD4)의 노출된 부분들을 모두 덮을 수 있다. 예를 들어, 제1 보호층(PAS1)은 제1 내지 제4 패드 전극들(PAD1 내지 PAD4)의 노출된 부분들에 접촉할 수 있다.
다만, 제1 보호층(PAS1)은 제5 패드 전극(PAD5)의 상면 일부를 덮지 않고 노출할 수 있다. 측면 연결 라인(SCL)은 제1 보호층(PAS1)에 덮이지 않는 패드부(PAD)에 접촉할 수 있다.
일 실시예에서, 제1 비아층(VIA1)과 제2 비아층(VIA2)의 사이, 제2 비아층(VIA2)과 제3 비아층(VIA3)의 사이, 및 제3 비아층(VIA3)과 제4 비아층(VIA4) 사이에 적어도 하나에 무기 물질을 포함하는 추가적인 보호층이 더 배치될 수도 있다.
제2 보호층(PAS2)은 기판(SUB)의 배면(BS)에 배치되어 기판(SUB)의 배면(BS)을 평탄화시키거나 실질적으로 평탄화시킬 수 있다. 제2 보호층(PAS2)은 무기막을 포함할 수 있다. 예를 들어, 제2 보호층(PAS2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
배면 전극(BTE)은 제2 보호층(PAS2)의 일면(예를 들면, 배면)에 배치될 수 있다. 배면 전극(BTE)은 연성 필름(FPCB)으로부터 수신된 전압 또는 신호를 리드 라인(LDL)을 통해 측면 연결 라인(SCL)에 공급할 수 있다. 배면 전극(BTE)은 도전성 접착 부재(ACF)을 통해 연성 필름(FPCB)에 전기적으로 연결될 수 있다.
배면 전극(BTE)은 제1 배면 전극(BTE1) 및 제2 배면 전극(BTE2)을 포함할 수 있다. 제1 배면 전극(BTE1)은 제2 보호층(PAS2)의 일면(예를 들면, 배면)에 배치될 수 있다. 제1 배면 전극(BTE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 하나 이상 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제2 배면 전극(BTE2)은 제1 배면 전극(BTE1)의 일면(예를 들면, 배면)에 배치될 수 있다. 제2 배면 전극(BTE2)은 ITO, IZO와 같은 투명 금속 물질(TCO, Transparent Conductive Material)을 포함할 수 있다.
리드 라인(LDL)은 제2 보호층(PAS2)의 일면(예를 들면, 배면)에 배치될 수 있다. 리드 라인(LDL)은 제1 배면 전극(BTE1)과 동일 층에서(예를 들면, 내에서 또는 상에서) 제1 배면 전극(BTE)과 동일 물질로 형성될 수 있다. 리드 라인(LDL)은 배면 전극(BTE)으로부터 수신된 전압 또는 신호를 측면 연결 라인(SCL)에 공급할 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 리드 라인(LDL)은 배면 전극(BTE)에 물리적으로 연결될 수 있다.
측면 연결 라인(SCL)은 기판(SUB)의 하면 가장자리, 측면, 및 상면 가장자리에 배치될 수 있다. 측면 연결 라인(SCL)의 일단은 패드부(PAD)에 접속될 수 있고, 측면 연결 라인(SCL)의 타단은 리드 라인(LDL)에 접속될 수 있다.
일 실시예에서, 기판(SUB)의 상면(US)에서, 측면 연결 라인(SCL)은 패드부(PAD) 전체에 중첩할 수 있다. 예를 들어, 평면 상에서 볼 때, 측면 연결 라인(SCL)은 패드부(PAD) 전체를 커버할 수 있다. 일 실시예에서, 측면 연결 라인(SCL)은 층간 절연층 노출 영역(IEA)에 중첩할 수 있다. 예를 들어, 측면 연결 라인(SCL)은 층간 절연층 노출 영역(IEA)에서(예를 들면, 내부에서 또는 상에서) 제1 보호층(PAS1) 상에 배치될 수 있다. 또한, 기판(SUB)의 배면(BS)에서, 측면 연결 라인(SCL)은 리드 라인(LDL)의 일부를 덮을 수 있다.
이에 따라, 패드부(PAD)와 리드 라인(LDL) 사이의 전기적 단선의 위험성이 감소될 수 있다.
측면 연결 라인(SCL)은 연장될 수 있다. 측면 연결 라인(SLC)은 기판(SUB), 버퍼층(BF), 제1 및 제2 게이트 절연층들(GI1, GI2), 층간 절연층(ILD), 및 제1 보호층(PAS1)의 측면들을 지날 수 있다.
측면 연결 라인(SCL)은 은(Ag), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 하나 이상 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다. 예를 들어, 측면 연결 라인(SCL)은 은(silver)으로 형성될 수 있다.
제5 비아층(VIA5)은 배면 전극(BTE) 및 리드 라인(LDL)의 배면의 적어도 일부를 덮을 수 있다. 또한, 제5 비아층(VIA5)은 측면 연결 라인(SCL)의 일부를 덮을 수 있다. 제5 비아층(VIA5)은 기판(SUB)의 하단을 평탄화시키거나 실질적으로 평탄화시킬 수 있다. 제5 비아층(VIA5)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
제3 보호층(PAS3)은 제5 비아층(VIA5)의 일면(예를 들면, 배면)에 배치되어 배면 전극(BTE) 및 리드 라인(LDL)을 보호할 수 있다. 제3 보호층(PAS3)은 무기막을 포함할 수 있다. 예를 들어, 제3 보호층(PAS3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
연성 필름(FPCB)은 제3 보호층(PAS3)의 일면 또는 배면에 배치될 수 있다. 연성 필름(FPCB)은 접착 부재를 이용하여 제3 보호층(PAS3)의 배면에 부착될 수 있다. 연성 필름(FPCB)의 일측은 배면 전극(BTE), 리드 라인(LDL), 및 측면 연결 라인(SCL)을 통해 패드부(PAD)에 전압 또는 신호를 공급할 수 있다. 연성 필름(FPCB)의 타측은 기판(SUB)의 하부(또는 바로 아래)에서 소스 회로 보드 등에 접속될 수 있다. 연성 필름(FPCB)은 소스 회로 보드에서 제공되는 신호를 표시 장치(10)에 전송할 수 있다.
도전성 접착 부재(ACF)는 연성 필름(FPCB)을 배면 전극(BTE)의 배면에 부착시킬 수 있다. 예를 들어, 도전성 접착 부재(ACF)는 이방성 도전 필름(Anisotropic Conductive Film)을 포함할 수 있다. 도전성 접착 부재(ACF)가 이방성 도전 필름을 포함하는 경우, 도전성 접착 부재(ACF)는 배면 전극(BTE)과 연성 필름(FPCB)이 도전성 접착 부재(ACF)와 접촉되는 영역에서 도전성을 가질 수 있고, 이에 따라, 연성 필름(FPCB)을 배면 전극(BTE)에 전기적으로 연결시킬 수 있다.
표시 장치(10)는 기판(SUB)의 배면(BS)에 배치된 연성 필름(FPCB), 기판(SUB)의 상면(US)에 배치된 패드부(PAD), 연성 필름(FPCB)과 패드부(PAD)를 서로 전기적으로 연결시키는 배면 전극(BTE), 리드 라인(LDL), 및 측면 연결 라인(SCL)을 포함함으로써, 비표시 영역(NDA)의 면적을 최소화 또는 저감할 수 있다.
오버 코팅층(OC)은 측면 연결 라인(SCL)을 전체적으로 커버할 수 있다. 예를 들어, 오버 코팅층(OC)은 복수의 측면 연결 라인(SCL)들 모두를 커버하는 하나의 패턴으로 형성될 수 있다. 오버 코팅층(OC)은 기판(SUB)의 상면(US) 일부 및 배면(BS) 일부까지 커버할 수 있다.
오버 코팅층(OC)은 절연층이며, 유기 절연 물질 및/또는 무기 절연 물질을 포함할 수 있다. 오버 코팅층(OC)은 측면 연결 라인(SCL)을 포함하는 표시 장치(10)의 측면(SS) 및 가장자리 부분으로의 오염 침투를 방지하거나 실질적으로 방지할 수 있고, 측면 연결 라인(SCL)을 보호할 수 있다.
일 실시예에서, 오버 코팅층(OC)은 블랙 안료를 포함할 수 있다. 따라서, 오버 코팅층(OC)은 전체적으로 블랙을 나타낼 수 있다. 따라서, 오버 코팅층(OC)에 의해 측면 연결 라인(SCL)에서의 광 반사가 방지되거나 저감되고, 이로 인한 시인성 불량이 개선될 수 있다.
블랙 안료는 카본 블랙 및 티탄 블랙 중 적어도 하나를 포함할 수 있다. 다만, 이는 예시적인 것으로서, 오버 코팅층(OC)에 포함되는 블랙 안료가 이에 한정되는 것은 아니다.
다시 말하면, 오버 코팅층(OC)은 차광 패턴의 역할을 하면서 측면 연결 라인(SCL)들을 보호하고, 다른 배선들과 절연되는 보호층의 역할을 할 수 있다.
일 실시예에서, 오버 코팅층(OC)은 패드 프린팅 공정에 의해 기판(SUB)의 상면(US) 일부, 측면(SS), 및 배면(BS) 일부에 형성될 수 있다. 예를 들어, 기판(SUB)의 상면(US)에서의 오버 코팅층(OC)의 단부와 기판(SUB)의 배면(BS)에서의 오버 코팅층(OC)의 단부는 제3 방향(DR3)에 평행하거나 실질적으로 평행한 가상의 축에 맞닿도록 일치하거나 실질적으로 일치할 수 있다. 오버 코팅층(OC)은 약 5~15 μm의 두께를 가질 수 있다. 예를 들어, 오버 코팅층(OC)은 측면 연결 라인(SCL)과 유사한 두께를 가질 수 있다. 다만, 이는 예시적인 것으로서, 오버 코팅층(OC)의 두께가 이에 한정되는 것은 아니다.
일 실시예에서, 오버 코팅층(OC)은 제1 노출 영역(EA1)에 중첩할 수 있다. 다시 말하면, 오버 코팅층(OC)은 제2 비아층(VIA2)으로부터 노출된 제1 비아층(VIA1)의 상면의 적어도 일부에 중첩할 수 있다. 또한, 오버 코팅층(OC)의 일 단부는 제1 보호층(PAS1)을 사이에 두고 제2 비아층(VIA2)의 일 단부(예를 들면, 측면)과 대향할 수 있다.
이와 같이, 제1 비아층(VIA1)에 대하여 단차를 가지며 형성되는 제2 비아층(VIA2)은 오버 코팅층(OC)이 애노드(AND) 및 캐소드(CTD)까지 넘치는 것을 방지하거나 실질적으로 방지하기 위한 댐 역할을 할 수 있다. 제3 및 제4 비아층들(VIA3, VIA4)은 댐 역할을 할 수 있다.
따라서, 오버 코팅층(OC)은 제2 비아층(VIA2)에 의해 형성되는 댐에 의해 제1 노출 영역(EA1) 내에서(또는 상에서) 균일하거나 실질적으로 균일한 단부를 가질 수 있으며, 오버 코팅층(OC)의 공정 산포(process capability, 공정 편차)가 감소될 수 있다. 예를 들면, 패드 프린팅 공정으로 형성되는 오버 코팅층(OC)의 공정 산포가 감소되며, 이를 포함하는 표시 장치(10) 제조 공정의 산포가 감소될 수 있다. 따라서, 표시 장치(10) 제조 공정의 신뢰도 및 영상 품질이 개선될 수 있다.
발광 소자(ED)는 애노드(AND)와 캐소드(CTD) 상에 배치될 수 있다. 일 실시예에서, 발광 소자(ED)는 애노드(AND)와 캐소드(CTD)를 각각 마주보는 제1 컨택 전극(CTE1) 및 제2 컨택 전극(CTE2)을 포함하는 플립 칩 타입의 마이크로 LED를 포함할 수 있다.
발광 소자(ED)는 GaN와 같은 무기 물질로 형성될 수 있다. 발광 소자(ED)의 가로, 세로, 높이의 사이즈는 각각 수 내지 수백 μm일 수 있다. 예를 들어, 발광 소자(ED)의 가로, 세로, 높이의 사이즈는 각각 대략 100μm 이하일 수 있다.
발광 소자(ED)는 실리콘 웨이퍼와 같은 반도체 기판에서 성장되어 형성될 수 있다. 발광 소자(LE)는 실리콘 웨이퍼에서 바로 기판(SUB)의 애노드(AND)와 캐소드(CTD) 상에 옮겨질 수 있다. 다른 예로, 발광 소자(ED)는 정전 헤드(Electrostatic Head)를 사용하는 정전기 방식 또는 PDMS나 실리콘 등의 탄성이 있는 고분자 물질을 전사 기판으로 사용하는 스탬프 방식을 통해 기판(SUB)의 애노드(AND)와 캐소드(CTD) 상에 옮겨질 수 있다.
발광 소자(ED)는 베이스 기판(SSUB), n형 반도체(NSEM), 활성층(MQW), p형 반도체(PSEM), 제1 컨택 전극(CTE1), 및 제2 컨택 전극(CTE2)을 포함할 수 있다.
베이스 기판(SSUB)은 사파이어 기판일 수 있으나, 본 개시의 실시예는 이에 한정되지 않는다.
n형 반도체(NSEM)은 베이스 기판(SSUB)의 일면 상에 배치될 수 있다. 예를 들어, n형 반도체(NSEM)은 베이스 기판(SSUB)의 하면 상에 배치될 수 있다. n형 반도체(NSEM)은 Si, Ge, Sn 등과 같은 n형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
활성층(MQW)은 n형 반도체(NSEM)의 일면의 일부 상에 배치될 수 있다. 활성층(MQW)은 단일 양자 우물 구조 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이 경우에, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 다른 예로, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
p형 반도체(PSEM)은 활성층(MQW)의 일면 상에 배치될 수 있다. p형 반도체(PSEM)은 Mg, Zn, Ca, Se, Ba 등과 같은 p형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
제1 컨택 전극(CTE1)은 p형 반도체(PSEM) 상에 배치되고, 제2 컨택 전극(CTE2)은 n형 반도체(NSEM)의 일면의 다른 일부 상에 배치될 수 있다. 제2 컨택 전극(CTE2)이 배치되는 n형 반도체(NSEM)의 일면의 다른 일부는 활성층(MQW)이 배치되는 n형 반도체(NSEM)의 일면의 일부와 떨어져 배치될 수 있다.
제1 컨택 전극(CTE1)과 애노드(AND)는 이방성 도전 필름(Anisotropic Conductive Film) 또는 이방성 도전 페이스트(Anisotropic Conductive Paste)과 같은 도전성 접착 부재를 통해 서로 접착될 수 있다. 다른 예로, 제1 컨택 전극(CTE1)과 애노드(AND)는 솔더링(soldering) 공정을 통해 서로 접착될 수 있다.
일 실시예에서, 제2 컨택 전극(CTE2)과 캐소드(CTD)는 이방성 도전 필름 또는 이방성 도전 페이스트과 같은 도전성 접착 부재를 통해 서로 접착될 수 있다. 다른 예로, 제2 컨택 전극(CTE2)과 캐소드(CTD)는 솔더링 공정을 통해 서로 접착될 수 있다.
도 13a는 도 12의 표시 장치의 측면 연결 라인 및 비아층들의 일 예를 나타내는 사시도이고, 도 13b는 도 10의 표시 장치의 일 예를 나타내는 사시도이다.
도 13b에는 도 10과 비교하여 오버 코팅층(OC)이 더 도시되어 있다. 도 13a 및 도 13b에는 설명의 편의를 위해 제1 보호층(PAS1)의 도시가 생략되었다. 예를 들어, 도 13a에서 오버 코팅층(OC)과 기판(SUB; 예를 들면, 도 12를 참조)의 상면 사이에 제1 보호층(PAS1)이 개재될 수 있다.
도 10, 도 12, 도 13a, 및 도 13b를 참조하면, 오버 코팅층(OC)은 표시 장치(10)의 일 측면(SS), 측면(SS)에 연결되는 상면(US)의 비표시 영역의 일부, 및 측면(SS)에 연결되는 배면(BS)의 일부에 일체로 배치될 수 있다. 또한, 오버 코팅층(OC)은 측면 연결 라인(SCL)들 전체를 일체로 커버할 수 있다.
앞서 설명된 바와 같이, 제1, 제2, 및 제3 비아층들(VIA1, VIA2, VIA3)은 서로 단차를 가지면서 제3 방향(DR3)으로 순차 적층될 수 있다. 일 실시예에서, 제1 비아층(VIA1)의 단부(EP1, 예를 들어, 제1 비아층(VIA1)의 일 측면) 및 제2 비아층(VIA2)의 단부(EP2, 예를 들어, 제2 비아층(VIA2)의 일 측면)는 각각 제1 방향(DR1)으로 직선으로 또는 실질적인 직선으로 연장되는 형태를 가질 수 있다. 예를 들어, 제1 비아층(VIA1)의 단부(EP1)와 제2 비아층(VIA2)의 단부는 서로 평행하게 또는 실질적으로 평행하게 연장될 수 있다.
따라서, 제1 노출 영역(EA1)의 제2 방향(DR2)으로의 폭은 균일하거나 실질적으로 균일할 수 있다. 예를 들어, 제1 노출 영역(EA1)의 제2 방향(DR2)으로의 폭은 약 10 μm일 수 있다.
이와 마찬가지로, 제3 비아층(VIA3)의 단부(EP3, 예를 들어, 제3 비아층(VIA3)의 일 측면) 또한 제1 방향(DR1)으로 직선으로 또는 실질적인 직선으로 연장되는 형태를 가질 수 있다. 예를 들어, 제3 비아층(VIA3)의 단부(EP3)와 제2 비아층(VIA2)의 단부(EP2)는 서로 평행하게 또는 실질적으로 평행하게 연장될 수 있다. 따라서, 제2 노출 영역(EA2)의 제2 방향(DR2)으로의 폭은 균일하거나 실질적으로 균일할 수 있다.
오버 코팅층(OC)은 제1 노출 영역(EA1)의 적어도 일부를 덮도록 형성될 수 있다. 제2 비아층(VIA2)은 댐 역할을 할 수 있다. 오버 코팅층(OC)은 제2 비아층(VIA2)의 상면을 넘어가지 않도록(또는 넘치지 않도록) 하기 위해 형성될 수 있다.
이와 같이, 제1, 제2, 및 제3 비아층들(VIA1, VIA2, VIA3)의 단부들(EP1, EP2, EP3)이 직선 형태로 또는 실질적인 직선 형태로 형성됨으로써 오버 코팅층(OC)의 단부가 균일한 위치에 형성될 수 있다. 따라서, 오버 코팅층(OC) 및 이를 포함하는 표시 장치(10)의 공정 산포가 저감될 수 있다. 또한, 제2, 제3, 및 제4 비아층들(VIA2, VIA3, VIA4)의 댐 역할로 인해, 오버 코팅층(OC)이 애노드(AND) 및 캐소드(CTD)까지 넘치는 것이 방지되거나, 실질적으로 방지될 수 있다.
도 14는 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 14에서는 전술한 도 12를 참조하여 설명한 구성 요소들 또는 이러한 구성 요소들과 실질적으로 동일한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략될 수 있다. 도 14에서는 블랙 이방성 도전 필름(BACF)을 더 포함하는 점을 제외하면, 도 14의 표시 장치는 도 12의 표시 장치와 동일하거나 실질적으로 동일할 수 있다.
도 10 및 도 14를 참조하면, 표시 장치(10)는 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 측면 연결 라인(SCL), 및 오버 코팅층(OC)을 포함할 수 있다.
일 실시예에서, 표시 소자층(DPL)은 블랙 이방성 도전 필름(BACF)을 더 포함할 수 있다. 블랙 이방성 도전 필름(BACF)은 발광 소자(ED)와 인접하게 배치될 수 있다. 예를 들어, 제1 보호층(PAS1) 및 오버 코팅층(OC)이 형성된 후에 블랙 이방성 도전 필름(BACF)이 제1 보호층(PAS1) 및 오버 코팅층(OC) 상에 배치될 수 있다.
블랙 이방성 도전 필름(BACF)에 의해 화소(SP)의 발광 영역이 정의될 수 있다. 블랙 이방성 도전 필름(BACF)은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 인접한 화소들(또는, 발광 소자(ED)들) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지하거나 실질적으로 방지할 수 있다.
블랙 이방성 도전 필름(BACF)은 발광 소자(ED)를 안정적으로 고정하면서 발광 소자(ED)와 애노드(AND) 및 캐소드(CTD) 사이의 접착력을 강화하는 유기물을 포함할 수 있다. 또한, 블랙 이방성 도전 필름(BACF) 외광을 흡수하여 화면의 콘트라스트를 향상시킬 수도 있다. 나아가, 블랙 이방성 도전 필름(BACF)은 인접한 화소들의 발광 영역을 정의하기 위한 뱅크(예를 들면, 화소 정의막)으로의 기능을 할 수 있다.
예를 들어, 블랙 이방성 도전 필름(BACF)은 블랙 안료 및 미세 도전 입자들(FCP)을 포함할 수 있다.
제1 컨택 전극(CTE1)과 애노드(AND)는 이들에 접촉하는 미세 도전 입자들(FCP)을 통해 서로 전기적으로 연결될 수 있다. 제2 컨택 전극(CTE2)과 캐소드(CTD)는 이들에 접촉하는 미세 도전 입자들(FCP)을 통해 서로 전기적으로 연결될 수 있다.
도 15는 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 15에서는 도 12를 참조하여 설명한 구성 요소들 또는 이러한 구성 요소들과 실질적으로 동일한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략될 수 있다. 도 15의 표시 장치는 커버층(COV)을 더 포함하는 점을 제외하면, 도 15의 표시 장치는 도 12의 표시 장치와 동일하거나 실질적으로 동일할 수 있다.
도 10 및 도 15를 참조하면, 표시 장치(10)는 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 측면 연결 라인(SCL), 및 오버 코팅층(OC)을 포함할 수 있다.
일 실시예에서, 표시 장치(10)는 커버층(COV)을 더 포함할 수 있다. 커버층(COV)은 중간층(CTL)을 이용하여 표시 소자층(DPL) 상에 배치될 수 있다. 예를 들어, 커버층(COV)은 기판(SUB)의 측면(또는, 표시 장치의 비표시 영역(NDA)보다 바깥으로 돌출될 수 있다.
중간층(CTL)은 표시 소자층(DPL)과 커버층(COV) 사이의 접착력을 강화하기 위한 투명한 점착층(또는 접착층), 일 예로, 광학용 투명 접착층(Otically Clear Adhesive)일 수 있으나, 본 개시는 이에 한정되는 것은 아니다. 실시예에 따라, 중간층(CTL)은 절연성 및 접착성을 갖는 절연 물질로 구성된 충진재를 포함할 수도 있다.
커버층(COV)은 중간층(CTL) 상에 순차적으로 배치되는 제1 레이어(FL) 및 제2 레이어(SL)를 포함할 수 있다.
제1 레이어(FL)는 외부 광 또는 표시 장치(10)에서 반사되는 광의 투과율을 저하되도록 설계된 광 투과율 조절층일 수 있다. 이러한 제1 레이어(FL)로 인해 인접한 표시 장치(10)들 사이의 간격이 외부에서 시인되는 것을 방지하거나 실질적으로 방지할 수 있다. 제1 레이어(FL)는 위상 지연층을 포함할 수 있으나, 본 개시는 이에 한정되는 것은 아니다.
제2 레이어(SL)는 외부 광이 그대로 반사되어 영상의 시인성 저하를 방지하거나 실질적으로 방지하기 위해 외부 광을 난반사하도록 설계된 눈부심 방지층일 수 있다. 이러한 제2 레이어(SL)로 인해 표시 장치(10)가 표시하는 영상의 콘트라스트비가 높아질 수 있다. 제2 레이어(SL)는 편광판을 포함할 수 있으나, 본 개시는 이에 한정되는 것은 아니다.
도 16은 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 16에서는 도 12를 참조하여 설명한 구성 요소들 또는 이러한 구성 요소들과 실질적으로 동일한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략될 수 있다. 도 16의 표시 장치는 챔퍼면(CHM)을 더 포함하는 것을 제외하면, 도 16의 표시 장치는 도 12의 표시 장치와 동일하거나 실질적으로 동일할 수 있다.
도 10 및 도 16을 참조하면, 표시 장치(10)는 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 측면 연결 라인(SCL), 및 오버 코팅층(OC)을 포함할 수 있다.
일 실시예에서, 기판(SUB)은 상면(US)과 측면(SS) 사이 및/또는 배면(BS)과 측면(SS) 사이에 형성되는 챔퍼면(CHM)을 포함할 수 있다. 챔퍼면(CHM)으로 인하여 기판(SUB)의 측면(SS)은 경사도(예를 들면, 소정의 경사도)를 가질 수 있다. 이에 따라, 기판(SUB)의 상면(US), 측면(SS), 및 배면(BS)을 감싸는 측면 연결 라인(SCL)의 단선을 방지하거나 실질적으로 방지할 수 있다. 또한, 챔퍼면(CHM)은 표시 장치(10)들이 타일형 표시 장치(TD)를 구현할 때 표시 장치(10)들의 기판(SUB)들이 서로 충돌되어 파손되는 것을 방지하거나 실질적으로 방지 수 있다.
도 17은 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 17에서는 도 12를 참조하여 설명한 구성 요소들 또는 이러한 구성 요소들과 실질적으로 동일한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략될 수 있다. 도 17의 표시 장치는 오버 코팅층(OC)을 더 포함하는 것을 제외하면, 도 17의 표시 장치는 도 12의 표시 장치와 실질적으로 동일할 수 있다.
도 10 및 도 17을 참조하면, 표시 장치(10)는 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 측면 연결 라인(SCL), 및 오버 코팅층(OC)을 포함할 수 있다.
일 실시예에서, 오버 코팅층(OC)은 제2 노출 영역(EA2)까지 연장될 수 있다. 예를 들어, 오버 코팅층(OC)은 제3 비아층(VIA3)으로부터 노출된 제2 비아층(VIA2)의 상면에 중첩할 수 있다. 오버 코팅층(OC)의 일 단부는 제1 보호층(PAS1)을 사이에 두고 제3 비아층(VIA3)의 일 단부(예를 들면, 측면부)와 대향할 수 있다.
제3 비아층(VIA3)은 오버 코팅층(OC)의 패드 프린팅 공정 중 오버 코팅층(OC)이 제3 비아층(VIA3)을 너머로 넘치는 것을 방지하거나 실질적으로 방지할 수 있다. 오버 코팅층(OC)은 블랙으로 표현될 수 있다. 표시 장치(10)의 정면의 시인성 측면을 고려하여, 제품에 따라 기판(SUB)의 상면(US)에서 오버 코팅층(OC)이 표시 영역(DA)까지 연장되는 단부가 조절될 수 있다.
도 18은 도 10의 표시 장치에 오버 코팅층을 형성하는 방법의 일 예를 나타내는 도면이고, 도 19는 도 10의 표시 장치에 오버 코팅층이 형성된 일 예를 나타내는 도면이며, 도 20은 도 10의 표시 장치에 오버 코팅층을 형성하는 방법의 일 예를 나타내는 도면이다.
도 10, 도 12, 도 13b, 도 18, 도 19, 및 도 20을 참조하면, 오버 코팅층(OC)은 입체 패드를 이용한 프린팅 기법을 통해 기판(SUB)에 전사될 수 있다.
입체 패드는 실리콘 몰드(SIM)를 포함할 수 있으나, 본 개시가 이에 한정되는 것은 아니다.
우선 실리콘 몰드(SIM)에 오버 코팅 물질(OCM)이 전사될 수 있다. 오버 코팅 물질(OCM)은 유기 소재를 포함할 수 있다. 예를 들어, 오버 코팅 물질(OCM)은 오버 코팅층(OC)의 경화(예를 들어, 고온 경화) 과정에서의 리플로우를 위한 모노머(예를 들어, 에폭시 계열 물질)를 포함할 수 있다.
또한, 오버 코팅 물질(OCM)은 블랙을 발현하기 위한 블랙 안료를 포함할 수 있다. 블랙 안료는 카본 블랙, 티타늄 블랙 등을 포함할 수 있다. 오버 코팅 물질(OCM)은 블랙 안료를 유기 절연 물질 내에서 고르게 분산하기 위한 분산제를 더 포함할 수 있다.
실리콘 몰드(SIM)는 연성을 갖는 패드일 수 있다. 예를 들어, 실리콘 몰드(SIM)는 외부에서 가해지는 힘에 의해 형상이 변형되었다가 그 힘이 제거되면 다시 원형으로 복원될 수 있는 정도의 탄성력을 가질 수 있다.
일 실시예에서, 도 18에 도시된 바와 같이, 실리콘 몰드(SIM)는 오버 코팅층(OC)의 형태에 대응하는 그루브(GRV)를 포함할 수 있다.
오버 코팅 물질(OCM)이 제공되는 패드 이미지판(예를 들면, 소정의 패드 이미지판)으로부터 실리콘 몰드(SIM)를 이용하여 오버 코팅 물질(OCM)을 픽업하는 공정을 통해 실리콘 몰드(SIM)의 그루브(GRV, 예를 들어, 전사 영역)에 오버 코팅 물질(OCM)이 전사(또는, 도포)될 수 있다.
다만, 본 개시는 이에 제한되지 않으며, 도 20에 도시된 바와 같이, 오버 코팅 물질(OCM)이 실리콘 몰드(SIM)에 전사되는 전사 영역은 실리콘 몰드(SIM)의 주변에 대하여 돌출된 돌출부일 수 있다.
실리콘 몰드(SIM)가 기판(SUB)의 측면(SS)에 대향하도록 배치된 후, 기판(SUB)의 상면(US)의 에지 영역 및 배면(BS)의 에지 영역으로 밀착 및 가압하는 패드 프린팅 공정이 진행될 수 있다. 이에 따라, 도 19에 도시된 바와 같이, 오버 코팅층(OC)이 측면 연결 라인(SCL)을 덮도록 형성될 수 있다. 또한, 댐 역할을 하는 제2 비아층(VIA2)에 의해 오버 코팅층(OC)이 제2 비아층(VIA2) 너머로 넘치는 것이 방지되거나 실질적으로 방지될 수 있고, 기판(SUB)의 상면(US)의 에지 영역에서 오버 코팅층(OC)이 균일하게 또는 실질적으로 균일하게 형성될 수 있다. 이에 따라, 오버 코팅층(OC)의 패드 프린팅 공정의 공정 산포(예를 들면, 공정 편차)가 저감될 수 있다.
도 21은 도 5의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이고, 도 22는 도 21의 화소에 포함되는 화소 회로의 일 예를 나타내는 레이아웃 도면이다.
도 21, 및 도 22를 참조하면, 화소(PX)는 화소 회로(PC) 및 발광 소자(ED)를 포함할 수 있다.
발광 소자(ED)는 마이크로 사이즈 또는 나노 사이즈의 무기 발광 다이오드일 수 있다. 예를 들어, 발광 소자(ED)는 플립 칩 타입의 마이크로 발광 다이오드 소자일 수 있다.
일 실시예에서, 화소 회로(PC)는 펄스 폭 변조(PWM: Pulse Width Modulation) 회로(PWMC) 및 전류 생성 회로(CGC)를 포함할 수 있다. 전류 생성 회로(CGC)는 적절하거나 원하는 크기(예를 들어, 소정의 크기)를 갖는 일정하거나 실질적으로 일정한 정전류(이하, 구동 전류라 함)를 생성하여 발광 소자(ED)에 전류를 공급할 수 있다. PWM 회로(PWMC)는 PWM 데이터 전압(V_PWM)에 기초하여 구동 전류가 발광 소자(ED)에 공급되는 시간을 제어할 수 있다.
도 22에 도시된 바와 같이, 초기화 전압 라인(VIL), 초기화 스캔 라인(GIL), 기입 스캔 라인(GWL), PWM 발광 제어 라인(PWEL), 수평 전원 라인(HVDL), 게이트 오프 전압 라인(VGHL), 스윕 신호 라인(SWPL), 제어 스캔 라인(GCL), PAM 발광 제어 라인(PAEL), 테스트 신호 라인(TSTL), 및 제3 전원 라인(VSL)은 제1 방향(DR1)으로 연장되고 제2 방향(DR2)으로 서로 이격될 수 있다. 초기화 전압 라인(VIL), 초기화 스캔 라인(GIL), 기입 스캔 라인(GWL), PWM 발광 제어 라인(PWEL), 수평 전원 라인(HVDL), 게이트 오프 전압 라인(VGHL), 스윕 신호 라인(SWPL), 제어 스캔 라인(GCL), PAM 발광 제어 라인(PAEL), 테스트 신호 라인(TSTL), 및 제3 전원 라인(VSL)은 층간 절연층(ILD) 상에 배치되는 제1 소스 금속층(SDL1)에 의해 형성될 수 있다.
예를 들어, 초기화 스캔 라인(GIL), 기입 스캔 라인(GWL), PWM 발광 제어 라인(PWEL), 제어 스캔 라인(GCL), PAM 발광 제어 라인(PAEL), 및 테스트 신호 라인(TSTL)은 각각 층간 절연층(ILD) 및 제2 게이트 절연층(GI2)을 관통하는(예를 들면, 통과하는) 컨택홀들을 통해 대응하는 트랜지스터들의 각각의 게이트 전극에 연결될 수 있다.
예를 들어, 초기화 전압 라인(VIL), 수평 전원 라인(HVDL), 게이트 오프 전압 라인(VGHL), 스윕 신호 라인(SWPL), 및 제3 전원 라인(VSL)은 각각 층간 절연층(ILD), 제2 게이트 절연층(GI2), 및 제1 게이트 절연층(GI1)을 관통하는(예를 들면, 통과하는) 컨택홀들을 통해 대응하는 트랜지스터들의 각각의 소스 전극(SE) 또는 드레인 전극(DE)에 연결될 수 있다.
데이터 라인(DL), 수직 전원 라인(VVDL), 및 PAM 데이터 라인(RDL)은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 서로 이격될 수 있다. 데이터 라인(DL), 수직 전원 라인(VVDL), 및 PAM 데이터 라인(RDL)은 제1 보호층(PAS1) 상에 배치되는 제2 소스 금속층(SDL2)에 의해 형성될 수 있다.
데이터 라인(DL) 및 PAM 데이터 라인(RDL)은 각각 제1 보호층(PAS1), 제1 비아층(VIA1), 층간 절연층(ILD), 제2 게이트 절연층(GI2), 및 제1 게이트 절연층(GI1)을 관통하는(예를 들면, 통과하는) 컨택홀들을 통해 대응하는 트랜지스터들의 각각의 소스 전극(SE) 또는 드레인 전극(DE)에 연결될 수 있다.
일 실시예에서, 수직 전원 라인(VVDL) 및 수평 전원 라인(HVDL)은 상호 다른 층에 배치되고, 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는(예를 들면, 통과하는) 컨택홀을 통해 상호 연결될 수 있다. 수직 전원 라인(VVDL) 및 수평 전원 라인(HVDL)은 제1 전원 라인(VDL1)을 형성할 수 있다.
일 실시예에서, 도시되지는 않았으나, 제2 전원 라인(VDL2)은 제2 보호층(PAS2) 상에 배치되는 제3 소스 금속층(SDL3)으로 형성될 수 있다. 제2 전원 라인(VDL2)은 제2 보호층(PAS2), 제2 비아층(VIA2), 제1 보호층(PAS1), 및 제1 비아층(VIA1)을 관통하는(예를 들면, 통과하는) 컨택홀들을 통해 제6 및 제7 트랜지스터들(T6, T7)에 접속될 수 있다.
제1 내지 제19 트랜지스터들(T1 내지 T19) 각각은 도 16을 참조하여 앞에서 설명된 트랜지스터(TFT)의 적층 구조와 유사한 구조로 적층될 수 있다. 예를 들어, 제1 내지 제19 트랜지스터들(T1 내지 T19) 각각은 액티브층(ACTL)에서 형성되는 채널(CH), 소스 전극(SE), 및 드레인 전극(DE)과 제1 게이트층(GTL1)에서 형성되는 게이트 전극(GE)을 포함할 수 있다. 설명의 편의를 위해, 도 22에서는 제1 게이트층(GTL1)에 형성된 게이트 전극과 이에 중첩하는 액티브층(ACTL)의 채널(CH) 부분을 트랜지스터들(T1 내지 T19)로 정의하였다. 액티브층(ACTL)의 채널(CH) 양 측은 각각 소스 전극(SE) 및 드레인 전극(DE) (예를 들면, 일 전극 및 타 전극)인 것으로 이해될 수 있다.
일 실시예에서, 제1 내지 제19 트랜지스터들(T1 내지 T19)의 채널(CH)들, 소스 전극(SE)들, 및 드레인 전극(DE)들을 포함하는 액티브층(ACTL)은 일체로 형성될 수 있다.
제1 내지 제3 커패시터들(C1, C2, C3) 각각은 도 12를 참조하여 앞에서 설명된 제1 커패시터(C1)의 적층 구조와 유사한 구조로 적층될 수 있다. 예를 들어, 제1 내지 제3 커패시터들(C1, C2, C3) 각각은 제1 게이트층(GTL1)에서 형성되는 하부 전극 및 제2 게이트층(GTL2)에서 형성되는 상부 전극을 포함할 수 있다.
일 실시예에서, 전류 생성 회로(CGC)는 제1 내지 제11 트랜지스터들(T1 내지 T11) 및 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터로서 발광 기간 동안 발광 소자(ED)로 공급되는 구동 전류를 생성할 수 있다.
제2 트랜지스터(T2)는 PAM 데이터 라인(RDL)과 제2 노드(N2) 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 컨택홀을 통해 기입 스캔 라인(GWL)에 연결될 수 있다. 제2 트랜지스터(T2)는 기입 스캔 라인(GWL)으로 공급되는 기입 스캔 신호에 응답하여 턴-온될 수 있다.
PAM 데이터 라인(RDL)으로는 PAM 데이터 전압(V_PAM)이 공급될 수 있다. PAM 데이터 전압(V_PAM)은 구동 전류의 크기를 결정할 수 있다. 무기 발광 다이오드인 발광 소자(ED)의 발광 휘도는 유기 발광 다이오드와 다르게 구동 전류 변화에 예민하지 않다. 따라서, 발광 소자(ED)의 발광 휘도는 구동 전류의 크기보다는 구동 전류가 공급되는 시간에 의해 제어될 수 있다.
일 실시예에서, PAM 데이터 전압(V_PAM)은 계조 등과 무관하게 동일한 색의 광을 방출하는 동일한 종류의 부화소들에 동일한 또는 실질적으로 동일한 크기로 공급될 수 있다. 다만, 본 개시는 이에 제한되지 않으며, PAM 데이터 전압(V_PAM)은 기준(예를 들면, 소정의 기준)에 따라 변할 수도 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 전극(예를 들어, 제1 노드(N1))과 제1 트랜지스터(T1)의 드레인 전극(예를 들어, 제3 노드(N3)) 사이에 전기적으로 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 기입 스캔 라인(GWL)에 접속될 수 있다.
제3 트랜지스터(T3)는 제2 트랜지스터(T2)와 함께 턴-온될 수 있고, 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있으며, 이에 따라 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다. 일 실시예에서, 제3 트랜지스터(T3)는 복수의 트랜지스터들이 직렬로 연결된 형태를 가질 수 있으며, 제3 트랜지스터(T3)는 공통으로 연결된 게이트 전극들을 포함할 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 제3 트랜지스터(T3)의 게이트 전극은 두 갈래로 갈라져 각각 액티브층(ACTL)에 중첩할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)의 전압을 공급하기 위한 초기화 전압 라인(VIL) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 컨택홀을 통해 초기화 스캔 라인(GIL)에 연결될 수 있다. 제4 트랜지스터(T4)는 초기화 스캔 라인(GIL)으로 공급되는 초기화 스캔 신호에 응답하여 턴-온될 수 있다. 제4 트랜지스터(T4)가 턴-온되면, 초기화 전원(Vint)의 전압이 제1 노드(N1)로 공급될 수 있다. 다시 말하면, 제1 트랜지스터(T1)의 게이트 전압이 초기화될 수 있다.
일 실시예에서, 제4 트랜지스터(T4)는 복수의 트랜지스터들이 직렬 연결된 형태를 가질 수 있으며, 제4 트랜지스터(T4)는 공통으로 연결된 게이트 전극들을 포함할 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 제4 트랜지스터(T4)의 게이트 전극은 두 갈래로 갈라져 각각 액티브층(ACTL)에 중첩할 수 있다.
초기화 전원(Vint)의 전압은 트랜지스터들을 턴-온시키기에 충분히 낮은 전압일 수 있다.
제5 트랜지스터(T5)는 제3 노드(N3)와 발광 소자(ED)의 애노드 전극(예를 들어, 제4 노드(N4)) 사이에 접속될 수 있다. 예를 들어, 제5 트랜지스터(T5)의 드레인 전극은 컨택홀을 통해 애노드 연결 전극(ACE)에 접속될 수 있다. 애노드 연결 전극(ACE)은 컨택홀을 통해 상부의 애노드(AND, 도 16에 도시됨)에 접속될 수 있다.
제5 트랜지스터(T5)의 게이트 전극은 컨택홀을 통해 PAM 발광 제어 라인(PAEL)에 연결될 수 있다. 제5 트랜지스터(T5)는 PAM 발광 제어 라인(PAEL)으로 공급되는 PAM 발광 제어 신호에 응답하여 턴-온될 수 있다.
제6 트랜지스터(T6)는 제2 전원(VDD2)의 전압을 공급하기 위한 제2 전원 라인(VDL2)과 제2 노드(N2) 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 컨택홀을 통해 PWM 발광 제어 라인(PWEL)에 연결될 수 있다. 제6 트랜지스터(T6)는 PWM 발광 제어 라인(PWEL)으로 공급되는 PWM 발광 제어 신호에 응답하여 턴-온될 수 있다. 일 실시예에서, PWM 발광 제어 신호와 PAM 발광 제어 신호는 동일하거나 실질적으로 동일한 타이밍에 제공될 수 있다.
제7 트랜지스터(T7)는 제2 전원 라인(VDL2)과 제1 커패시터(C1)의 제2 커패시터 전극(CE2, 도 16에 도시됨, 예를 들어, 상부 전극) 사이에 접속될 수 있다. 제1 커패시터(C1)의 제2 커패시터 전극(CE2)은 제2 게이트층(GTL2)에 형성될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 컨택홀을 통해 PWM 발광 제어 라인(PWEL)에 연결될 수 있다.
제7 트랜지스터(T7)는 PWM 발광 제어 신호에 응답하여 턴-온될 수 있다. 따라서, 발광 기간에 제1 커패시터(C1)의 제2 커패시터 전극(CE2)은 제2 전원(VDD2)에 연결될 수 있다.
제8 트랜지스터(T8)는 제1 전원(VDD1)의 전압을 공급하기 위한 제1 전원 라인(VDL1)과 제1 커패시터(C1)의 제2 커패시터 전극(CE2) 사이에 접속될 수 있다. 예를 들어, 제8 트랜지스터(T8)의 일 전극은 컨택홀을 통해 수직 전원 라인(VVDL)에 접속되고, 타 전극은 컨택홀을 통해 제1 커패시터(C1)의 제2 커패시터 전극(CE2)에 접속될 수 있다.
제8 트랜지스터(T8)의 게이트 전극은 컨택홀을 통해 제어 스캔 라인(GCL)에 접속될 수 있다. 제8 트랜지스터(T8)는 제어 스캔 신호에 응답하여 턴-온될 수 있다. 제8 트랜지스터(T8)가 턴-온되면 제1 커패시터(C1)의 제2 커패시터 전극(CE2)으로 제1 전원(VDD1)의 전압이 공급될 수 있다.
제1 전원(VDD1)의 전압과 제2 전원(VDD2)의 전압은 동일하거나 실질적으로 동일할 수도 있고, 상호 다를 수도 있다.
기입 스캔 신호, 초기화 스캔 신호, 및 제어 스캔 신호는 비발광 기간에 공급될 수 있다. 초기화 스캔 신호는 기입 스캔 신호보다 앞서서 공급될 수 있다. 또한, 제어 스캔 신호는 기입 스캔 신호의 공급 타이밍과 동일하거나 실질적으로 동일한 타이밍에 공급될 수 있다. 다만, 본 개시는 이에 제한되지 않으며, 제어 스캔 신호는 기입 스캔 신호가 공급된 후에 공급될 수도 있다.
제1 커패시터(C1)의 제1 커패시터 전극(CE1)은 제1 트랜지스터(T1)의 게이트 전극, 다시 말하면, 제1 노드(N1)에 연결될 수 있다. 예를 들어, 제1 커패시터(C1)의 제1 커패시터 전극(CE1)과 제1 트랜지스터(T1)의 게이트 전극은 일체로 형성될 수 있다. 제1 트랜지스터(T1)의 게이트 전극에서 제1 커패시터(C1)의 제2 커패시터 전극(CE2)에 중첩하는 부분이 제1 커패시터 전극(CE1)으로 이해될 수 있다.
제1 커패시터(C1)는 PAM 데이터 전압(V_PAM)을 저장하는 스토리지 커패시터의 역할을 할 수 있다.
제9 트랜지스터(T9)는 제4 노드(N4)에 상응하는 제5 트랜지스터(T5)의 드레인 전극과 초기화 전압 라인(VIL) 사이에 접속될 수 있다. 제9 트랜지스터(T9)의 일 전극은 컨택홀을 통해 초기화 전압 라인(VIL)에 연결될 수 있다.
제9 트랜지스터(T9)의 게이트 전극은 컨택홀을 통해 제어 스캔 라인(GCL)에 연결될 수 있다. 제9 트랜지스터(T9)는 제어 스캔 신호에 응답하여 제4 노드(N4)에 초기화 전원(Vint)의 전압을 공급할 수 있다. 따라서, 초기화 전원(Vint)의 전압은 애노드 연결 전극(ACE)을 통해 애노드(AND)에 제공될 수 있다.
제10 트랜지스터(T10)는 제4 노드(N4)와 제2 전원(VDD2)을 공급하기 위한 제2 전원선(PL2) 사이에 접속될 수 있다. 제10 트랜지스터(T10)는 테스트 신호 라인(TSTL)으로 공급되는 테스트 전압에 응답하여 턴-온될 수 있다.
제10 트랜지스터(T10)는 제조 공정 중 발광 소자(ED)와 화소 회로(PC)의 연결 전에 테스트 전압에 따라 턴-온되어 화소 회로(PC)의 이상 여부를 확인하는 데에 이용될 수 있다. 제10 트랜지스터(T10)의 일 전극은 컨택홀을 통해 애노드 연결 전극(ACE)과 전기적으로 서로 연결되고, 타 전극은 컨택홀을 통해 제3 전원 라인(VSL)에 연결될 수 있다. 제3 전원 라인(VSL)으로 공급되는 제3 전원(VSS)의 전압은 제1 전원(VDD1) 및 제2 전원(VDD2)의 전압보다 낮을 수 있다. 예를 들어, 제3 전원(VSS)의 전압은 접지 전압에 상응할 수 있다.
제10 트랜지스터(T10)의 게이트 전극은 컨택홀을 통해 테스트 신호 라인(TSTL)에 접속될 수 있다.
제11 트랜지스터(T11)는 제3 노드(N3)와 제5 트랜지스터(T5) 사이에 접속될 수 있다. 예를 들어, 제11 트랜지스터(T11)는 제1 트랜지스터(T1)와 제5 트랜지스터(T5) 사이에 형성될 수 있다.
제11 트랜지스터(T11)의 게이트 전극은 제3 커패시터(C3)의 하부 전극에 연결될 수 있다. 제11 트랜지스터(T11)의 게이트 전극 및 제3 커패시터(C3)의 하부 전극은 제9 노드(N9)에 접속될 수 있따.
제11 트랜지스터(T11)는 제9 노드(N9)의 전압에 기초하여 턴-온될 수 있다. 제11 트랜지스터(T11)의 턴-온 시간은 발광 소자(ED)의 발광 기간(예를 들면, 발광 듀티)에 상응할 수 있다.
PWM 회로(PWMC)는 PWM 데이터 전압(V_PWM)에 기초하여 제11 트랜지스터(T11)의 턴-온 시간을 제어할 수 있다. PWM 회로(PWMC)는 제12 내지 제19 트랜지스터들(T12 내지 T19), 제2 커패시터(C2), 및 제3 커패시터(C3)를 포함할 수 있다.
제12 트랜지스터(T12)는 PWM 데이터 전압(V_PWM) 및 스윕 신호 라인(SWPL)으로 공급되는 스윕 전압에 기초하여 발광 기간 동안 턴-온될 수 있다. 제12 트랜지스터(T12)는 제6 노드(N6)와 제7 노드(N7) 사이에 접속될 수 있다. 제12 트랜지스터(12)의 게이트 전극은 제5 노드(N5)에 대응할 수 있다.
제13 트랜지스터(T13)는 데이터 라인(DL)과 제6 노드(N6, 예를 들면, 제12 트랜지스터(T12)의 일 전극) 사이에 접속될 수 있다.
제13 트랜지스터(T13)의 게이트 전극은 컨택홀을 통해 기입 스캔 라인(GWL)과 접속될 수 있다. 제13 트랜지스터(T13)는 기입 스캔 신호에 응답하여 PWM 데이터 전압(V_PWM)을 제6 노드(N6)에 제공할 수 있다.
제14 트랜지스터(T14)는 제5 노드(N5)와 제7 노드(N7) 사이에 접속될 수 있다. 예를 들어, 제12 트랜지스터(T12)와 제14 트랜지스터(T14)는 제2 소스 금속층(SDL2)의 연결 패턴(예를 들면, 소정의 연결 패턴)을 통해 상호 연결될 수 있다.
제14 트랜지스터(T14)의 게이트 전극은 컨택홀을 통해 기입 스캔 라인(GWL)과 접속될 수 있다. 제14 트랜지스터(T14)는 기입 스캔 신호에 응답하여 제12 트랜지스터(T12)를 다이오드 연결시켜 제12 트랜지스터(T12)의 문턱 전압을 보상할 수 있다. 문턱 전압이 보상된 PWM 데이터 전압(V_PWM)은 제5 노드(N5)로 제공될 수 있다.
일 실시예에서, 제14 트랜지스터(T14)는 복수의 트랜지스터들이 직렬로 연결된 형태를 가질 수 있고, 제14 트랜지스터(T14)는 공통으로 연결된 게이트 전극들을 포함할 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 제14 트랜지스터(T14)의 게이트 전극은 두 갈래로 갈라져 각각 액티브층(ACTL)에 중첩할 수 있다.
제15 트랜지스터(T15)는 제5 노드(N5)와 초기화 전압 라인(VIL) 사이에 접속될 수 있다. 제15 트랜지스터(T15)의 게이트 전극은 컨택홀을 통해 초기화 스캔 라인(GIL)에 연결될 수 있다. 제15 트랜지스터(T15)는 초기화 스캔 라인(GIL)으로 공급되는 초기화 스캔 신호에 응답하여 초기화 전원(Vint)의 전압을 제5 노드(N5)에 공급할 수 있다.
일 실시예에서, 제15 트랜지스터(T15)는 복수의 트랜지스터들이 직렬로 연결된 형태를 가질 수 있고, 제15 트랜지스터(T15)는 공통으로 연결된 게이트 전극들을 포함할 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 제14 트랜지스터(T14)의 게이트 전극은 두 갈래로 갈라져 각각 액티브층(ACTL)에 중첩할 수 있다.
제16 트랜지스터(T16)는 제1 전원 라인(VDL1)과 제6 노드(N6) 사이에 접속될 수 있다. 제16 트랜지스터(T16)의 게이트 전극은 컨택홀을 통해 PWM 발광 제어 라인(PWEL)에 접속될 수 있다.
제17 트랜지스터(T17)는 제7 노드(N7)와 제9 노드(N9) 사이에 접속될 수 있다. 제17 트랜지스터(T17)의 게이트 전극은 컨택홀을 통해 PWM 발광 제어 라인(PWEL)에 접속될 수 있다.
제16 및 제17 트랜지스터들(T16, T17)은 PWM 발광 제어 신호에 응답하여 턴-온될 수 있다. 다시 말하면, 제16 및 제17 트랜지스터들(T16, T17)은 제1 전원 라인(VDL1)과 제9 노드(N9) 사이의 도전 경로를 제공할 수 있다.
제18 트랜지스터(T18)는 스윕 신호 라인(SWPL)이 연결된 제8 노드(N8)와 게이트 오프 전압(VGH, 예를 들어, 고전위 전압)을 공급하기 위한 게이트 오프 전압 라인(VGHL) 사이에 접속될 수 있다. 예를 들어, 제18 트랜지스터(T18)의 일 전극은 컨택홀을 통해 스윕 신호 라인(SWPL)에 접속되고, 타 전극은 컨택홀을 통해 게이트 오프 전압 라인(VGHL)에 접속될 수 있다.
제18 트랜지스터(T18)는 제3 주사 신호에 응답하여 고전위 전원(VGH)의 전압을 제8 노드(N8)에 공급할 수 있다.
따라서, 제15 및 제18 트랜지스터들(T15, T18)이 함께(예를 들면, 동시에) 턴-온되면, 제2 커패시터(C2)의 양단에 게이트 오프 전압(VGH)과 초기화 전원(Vint)의 전압차가 저장될 수 있다.
제19 트랜지스터(T19)는 제9 노드(N9)와 초기화 전압 라인(VIL) 사이에 접속될 수 있다. 제19 트랜지스터(T19)의 일 전극은 컨택홀 및 이에 연결되는 연결 패턴을 통해 제11 트랜지스터(T11) 게이트 전극에 연결될 수 있다. 제19 트랜지스터(T19)의 타 전극은 컨택홀을 통해 초기화 전압 라인(VIL)에 연결될 수 있다.
제19 트랜지스터(T19)의 게이트 전극은 컨택홀을 통해 제어 스캔 라인(GCL)에 연결될 수 있다. 제19 트랜지스터(T19)는 제어 스캔 신호에 응답하여 제9 노드(N9)에 초기화 전원(Vint)의 전압을 공급할 수 있다.
또한, 제3 커패시터(C3)는 제9 노드(N9)와 초기화 전압 라인(VIL) 사이에 접속될 수 있다. 예를 들어, 제3 커패시터(C3)의 하부 전극은 제11 트랜지스터(T11)의 게이트 전극과 일체로 형성되고, 제3 커패시터(C3)의 상부 전극은 초기화 전압 라인(VIL)에 중첩하여 제2 게이트층(GTL2)에 형성될 수 있다. 제3 커패시터(C3)의 상부 전극은 컨택홀을 통해 초기화 전압 라인(VIL)에 연결될 수 있다.
이에 따라, 제3 커패시터(C3)에 초기화 전원(Vint)의 전압이 충전되고, 제9 노드(N9)는 초기화 전원(Vint)의 전압을 유지하거나 실질적으로 유지할 수 있다.
일 실시예에서, 제19 트랜지스터(T19)는 복수의 트랜지스터들이 직렬로 연결된 형태를 가질 수 있고, 제19 트랜지스터(T19)는 공통으로 연결된 게이트 전극들을 포함할 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 제19 트랜지스터(T19)의 게이트 전극은 꺾여진 형태를 가질 수 있으며, 두 부분들은 액티브층(ACTL)에 중첩할 수 있다.
제5 및 제6 트랜지스터들(T5, T6)이 턴-온되면, 제2 전원 라인(VDL2)과 제3 전원 라인(VSL) 사이에 턴-온된 제11 트랜지스터(T11)를 지나는 전류 경로가 형성될 수 있고, 발광 소자(ED)가 발광할 수 있다. 예를 들어, 제12 트랜지스터(12)의 턴-오프 상태에서 발광 소자(ED)의 발광이 시작될 수 있다.
PWM 회로(PWMC)는 제5 노드(N5)에 설정된 전압에 기초하여 발광 소자(ED)의 발광 시간을 제어할 수 있다. 예를 들어, PWM 회로(PWMC)는 제5 노드(N5)에 설정된 전압에 기초하여 제11 트랜지스터(T11)의 동작을 제어함으로써 구동 전류의 공급을 제어할 수 있다.
일 실시예에서, PWM 데이터 전압(V_PWM)은 제12 트랜지스터(T12)를 턴-오프시키는 전압 범위를 가질 수 있다. 예를 들어, PWM 데이터 전압(V_PWM)은 10V 내지 15V의 전압 범위 내에서 결정될 수 있다. 이 경우에, 제1 전원(VDD1)의 전압은 약 10V일 수 있다. 따라서, 제16 및 제17 트랜지스터들(T16, T17)이 턴-온되어 제1 전원(VDD1)의 전압이 제6 노드(N6)로 공급되면, 제12 트랜지스터(T12)의 게이트-소스 전압이 문턱 전압 이상이므로, 제12 트랜지스터(T12)는 턴-오프될 수 있다. 제12 트랜지스터(12)가 턴-오프된 경우, 제3 커패시터(C3)에 저장된 초기화 전원(Vint)의 전압에 의해 제11 트랜지스터(T11)는 턴-온 상태를 유지하거나 실질적으로 유지할 수 있으며, 발광 소자(ED)의 발광 시간이 유지되거나 실질적으로 유지될 수 있다.
그러나, 제5 노드(N5)의 전압이 변하여 제12 트랜지스터(T12)의 게이트-소스 전압이 문턱 전압보다 낮아지면, 제12 트랜지스터(T12)가 턴-온되고, 제9 노드(N9)로 제1 전원(VDD1)의 전압이 공급되어 제11 트랜지스터(T11)가 턴-오프될 수 있다. 이에 따라, 발광 소자(ED)의 발광이 중단될 수 있다.
구체적으로, 스윕 신호 라인(SWPL)으로 제공되는 스윕 전압은 PAM 발광 제어 신호 및 PWM 발광 제어 신호들의 공급에 동기하여 변할 수 있다. 예를 들어, 스윕 전압은 PAM 발광 제어 신호 및 PWM 발광 제어 신호가 공급되는 기간 동안 감소하는 삼각파 형태를 가질 수 있다. 예를 들어, 스윕 전압은 15V에서 10V까지 선형적으로 감소하는 전압일 수 있으나, 본 개시는 이에 한정되는 것은 아니다.
스윕 전압의 변화는 제2 커패시터(C2)를 통해 제5 노드(N5)로 커플링되므로, 제5 노드(N5)의 전압은 스윕 전압의 변화에 따라 변할 수 있다. 따라서, PWM 데이터 전압(V_PWM)의 기입에 의해 제5 노드(N5)에 설정된 전압의 크기에 따라 제12 트랜지스터(T12)가 턴-온되는 시점이 결정될 수 있으며, 발광 소자(ED)의 발광 시간이 제어될 수 있다.
이러한 발광 소자(ED)의 발광 시간의 제어를 통해 발광 휘도가 조절될 수 있다.
다만, 화소 회로의 구조가 도 21 및 도 22에 의해 한정되는 것은 아니며, 공지된 다양한 화소 회로 구조로 가능하다.
도 23은 도 4의 타일형 표시 장치에 포함되는 표시 장치들이 서로 연결된 일 예를 나타내는 단면도이다.
도 4, 도 12, 도 14, 도 15, 도 16, 도 17, 및 도 23을 참조하면, 타일형 표시 장치(TD)는 상호 인접하여 연결되는 제1 표시 장치(10-1) 및 제2 표시 장치(10-2)를 포함할 수 있다.
제1 표시 장치(10-1)는 제1 기판(SUB1), 발광 소자(ED), 제1 커버층(COV1), 제1 측면 연결 라인(SCL1), 및 제1 오버 코팅층(OC1)을 포함할 수 있다. 제1 기판(SUB1), 발광 소자(ED), 및 제1 커버층(COV1)은 제3 방향(DR3)을 따라 순차 적층될 수 있다. 제2 표시 장치(10-2)는 제2 기판(SUB2), 발광 소자(ED), 제2 커버층(COV2), 제2 측면 연결 라인(SCL2), 및 제2 오버 코팅층(OC2)을 포함할 수 있다. 제2 기판(SUB2), 발광 소자(ED), 및 제2 커버층(COV2)은 제3 방향(DR3)을 따라 순차 적층될 수 있다.
제1 커버층(COV1)과 제2 커버층(COV2) 각각은 도 15를 참조하여 앞에서 설명한 커버층(COV)과 실질적으로 동일하거나 실질적으로 동일한 구성일 수 있다.
제1 기판(SUB1)과 제2 기판(SUB2) 각각은 도 12, 도 14, 도 15, 도 16, 및 도 17을 참고하여 앞에서 설명한 기판(SUB) 및 화소 회로층(PCL)의 구성을 포함할 수 있다.
제1 및 제2 표시 장치들(10-1, 10-2) 각각은 챔퍼면(CHM)을 포함할 수 있다. 챔퍼면(CHM)은 제1 및 제2 표시 장치들(10-1, 10-2)이 서로 결합될 때 제1 기판(SUB1)과 제2 기판(SUB2)이 서로 충돌되어 파손되는 것을 방지하거나 실질적으로 방지할 수 있다.
제1 측면 연결 라인(SCL1) 및 제1 오버 코팅층(OC1)은 제1 기판(SUB1)의 챔퍼면(CHM)을 포함하는 가장자리(EDG)에 배치될 수 있다. 제1 측면 연결 라인(SCL1) 및 제1 오버 코팅층(OC1) 제1 기판(SUB1)의 상면의 일부 및 배면의 일부까지 연장될 수 있다. 제1 오버 코팅층(OC1)은 제1 측면 연결 라인(SCL1) 전체를 덮을 수 있다.
제2 측면 연결 라인(SCL2) 및 제2 오버 코팅층(OC2)은 제2 기판(SUB2)의 챔퍼면(CHM)을 포함하는 가장자리(EDG)에 배치될 수 있다. 제2 측면 연결 라인(SCL2) 및 제2 오버 코팅층(OC2) 제2 기판(SUB2)의 상면의 일부 및 배면의 일부까지 연장될 수 있다. 제2 오버 코팅층(OC2)은 제2 측면 연결 라인(SCL2) 전체를 덮을 수 있다.
제1 기판(SUB1)과 제2 기판(SUB2) 상에는 각각 발광 소자(ED)들 및 발광 소자(ED)들 사이에 위치한 뱅크(BNK)가 제공될 수 있다. 뱅크(BNK)는 블랙 이방성 도전 필름(BACF)에 의해 구현될 수 있다.
제1 커버층(COV1)은 제1 기판(SUB1) 및 그 상부에 실장된 발광 소자(ED)들을 커버하도록 마련되어 외부로부터 제1 기판(SUB1)과 발광 소자(ED)들을 보호할 수 있다.
제2 커버층(COV2)은 제2 기판(SUB2) 및 그 상부에 실장된 발광 소자(ELD)들을 커버하도록 마련되어 외부로부터 제2 기판(SUB2)과 발광 소자(ED)들을 보호할 수 있다.
제1 커버층(COV1)과 제2 커버층(COV2)은 제1 기판(SUB1)(또는 표시 장치(10-1))와 제2 기판(SUB2)(또는 제2 표시 장치(10-2)) 사이에 형성되는 간극(G)에 의해 형성되는 결합 영역(SM)(예를 들면, 심(seam))의 시현성을 저하시키고 제1 표시 장치(10-1)와 제2 표시 장치(10-2) 간의 색 편차를 개선할 수 있다.
제1 커버층(COV1)은 제1 기판(SUB1)의 가장자리(EDG)보다 바깥쪽으로 돌출될 수 있고, 제2 커버층(COV2)은 제2 기판(SUB2)의 가장자리(EDG)보다 바깥쪽으로 돌출될 수 있다. 제1 기판(SUB1)과 제2 기판(SUB2) 사이의 간극(G)은 제1 커버층(COV1)과 제2 커버층(COV2) 사이의 간극보다 클 수 있다.
일 실시예에서, 제1 기판(SUB1)과 제2 기판(SUB2) 사이의 간극(G)에서 제1 오버 코팅층(OC1) 및 제2 오버 코팅층(OC2)이 서로 대향할 수 있다.
블랙을 발현하는 제1 오버 코팅층(OC1) 및 제2 오버 코팅층(OC2)은 간극(G)에 입사되는 광을 흡수할 수 있다. 또한, 제1 오버 코팅층(OC1) 및 제2 오버 코팅층(OC2)은 제1 및 제2 측면 연결 라인들(SCL1, SCL2)에서의 광 반사를 차단할 수 있다. 제1 오버 코팅층(OC1) 및 제2 오버 코팅층(OC2)은 제1 기판(SUB1)과 제1 커버층(COV1) 사이 및 제2 기판(SUB2)과 제2 커버층(COV2) 사이의 공간에 각각 이물질 및/또는 수분이 유입되는 것을 방지하거나 실질적으로 방지할 수 있다.
도 24는 도 4의 타일형 표시 장치의 일 예를 나타내는 블록도이다.
도 24에서는 설명의 편의를 위해 제1 표시 장치(10-1)와 호스트 시스템(HOST)을 도시하였다.
도 4 및 도 24를 참조하면, 일 실시예에 따른 타일형 표시 장치(TD)는 호스트 시스템(HOST), 방송 튜닝부(210; 예를 들면, 방송 튜너), 신호처리부(220; 예를 들면, 신호 처리기), 디스플레이부(230; 예를 들면, 디스플레이 또는 디스플레이 장치), 스피커(240), 사용자 입력부(250; 예를 들면, 사용자 입력 장치), 저장부(260; 예를 들면, 저장 장치), 네트워크 통신부(270; 예를 들면, 네트워크 통신 장치), UI생성부(280; 예를 들면, UI 생성기) 및 제어부(290; 예를 들면, 제어기 또는 컨트롤러)를 포함할 수 있다.
호스트 시스템(HOST)은 텔레비젼 시스템, 홈 시어터 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(Personl Computer), 휴대전화 시스템(mobile phone system), 태블릿 등으로 구현될 수 있다.
호스트 시스템(HOST)에 사용자의 명령이 다양한 적절한 형식으로 입력될 수 있다. 예를 들어, 호스트 시스템(HOST)은 사용자의 터치 입력에 의한 명령이 입력될 수 있다. 다른 예로, 호스트 시스템(HOST)에는 키보드 입력 또는 리모트 콘트롤러의 버튼 입력에 의한 사용자의 명령이 입력될 수 있다.
호스트 시스템(HOST)은 외부로부터 원본 영상에 해당하는 원본 비디오 데이터를 입력 받을 수 있다. 호스트 시스템(HOST)은 원본 비디오 데이터를 표시 장치들의 개수만큼 분할할 수 있다. 예를 들어, 호스트 시스템(HOST)은 타일형 표시 장치에 포함되는 제1 표시 장치(10-1), 제2 표시 장치(10-2), 제3 표시 장치(10-3), 및 제4 표시 장치(10-4)에 대응하여, 원본 비디오 데이터를 제1 영상에 대응되는 제1 비디오 데이터, 제2 영상에 대응되는 제2 비디오 데이터, 제3 영상에 대응되는 제3 비디오 데이터, 및 제4 영상에 대응되는 제4 비디오 데이터로 분할할 수 있다.
호스트 시스템(HOST)은 제1 비디오 데이터를 제1 표시 장치(10-1)에 전송하고, 제2 비디오 데이터를 제2 표시 장치(10-2)에 전송하고, 제3 비디오 데이터를 제3 표시 장치(10-3)에 전송하고, 제4 비디오 데이터를 제4 표시 장치(10-4)에 전송할 수 있다.
제1 표시 장치(10-1)는 제1 비디오 데이터에 따라 제1 영상을 표시하고, 제2 표시 장치(10-2)는 제2 비디오 데이터에 따라 제2 영상을 표시하며, 제3 표시 장치(10-3)는 제3 비디오 데이터에 따라 제3 영상을 표시하고, 제4 표시 장치(10-4)는 제4 비디오 데이터에 따라 제4 영상을 표시할 수 있다. 이에 따라, 사용자는 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)에 표시되는 제1 내지 제4 영상들이 서로 조합된 원본 영상을 시청할 수 있다.
제1 표시 장치(10-1)는 방송 튜닝부(210), 신호처리부(220), 디스플레이부(230), 스피커(240), 사용자 입력부(250), 저장부(260), 네트워크 통신부(270), UI 생성부(280) 및 제어부(290)를 포함할 수 있다.
방송 튜닝부(210)는 제어부(290)의 제어에 따라 채널 주파수(예를 들면, 소정의 채널 주파수)를 튜닝하여 해당 채널의 방송신호를 안테나로 수신할 수 있다. 방송 튜닝부(210)는 채널 디텍션 모듈(예를 들면, 채널 디텍터) 및 RF 디모듈레이션 모듈(예를 들면, RF 디모듈레이터)을 포함할 수 있다.
방송 튜닝부(210)에 의해 복조된 방송 신호는 신호 처리부(220)에 의해 처리되어 디스플레이부(230) 및 스피커(240)로 출력된다. 여기서, 신호처리부(220)는 디멀티플렉서(221), 비디오 디코더(222), 비디오 처리부(223; 예를 들면, 비디오 처리기), 오디오 디코더(224) 및 부가 데이터 처리부(225; 예를 들면, 부가 데이터 처리기)를 포함할 수 있다.
디멀티플렉서(221)는 복조된 방송신호를 비디오 신호, 오디오 신호, 부가 데이터로 분리한다. 분리된 비디오 신호, 오디오 신호, 부가 데이터는 각각 비디오 디코더(222), 오디오 디코더(224), 부가 데이터 처리부(225)에 의해 복원된다. 예를 들면, 비디오 디코더(222), 오디오 디코더(224), 부가 데이터 처리부(225)는 방송신호 전송시의 인코딩 포맷에 대응하는 디코딩 포맷으로 복원할 수 있다.
디코딩된 비디오 신호는 비디오 처리부(223)에 의해 디스플레이부(230)의 출력규격에 맞는 수직주파수, 해상도, 화면비율 등에 맞도록 변환되고, 디코딩된 오디오 신호는 스피커(240)로 출력된다.
디스플레이부(230)는 영상을 표시할 수 있다.
사용자 입력부(250)는 호스트 시스템(HOST)이 전송하는 신호를 수신할 수 있다. 사용자 입력부(250)는 호스트 시스템(HOST)이 전송하는 채널의 선국, UI(User Interface)메뉴의 선택 및 조작에 관한 데이터뿐만 아니라, 타 표시 장치와의 통신에 관한 명령을 사용자가 선택, 입력에 대한 데이터가 입력될 수 있도록 마련될 수 있다.
저장부(260)는 OS 프로그램을 비롯한 다양한 소프트웨어 프로그램, 녹화된 방송 프로그램, 동영상, 사진, 기타 데이터를 저장하는 것으로, 하드 디스크 또는 비휘발성 메모리 등 저장 매체로 이루어질 수 있다.
네트워크 통신부(270)는 호스트 시스템(HOST) 및 타 표시 장치와의 근거리 통신을 위한 것으로, 이동 통신, 데이터 통신, 블루투스, RF, 이더넷 등을 구현할 수 있는 안테나 패턴을 포함한 통신 모듈로 구현 가능하다.
네트워크 통신부(270)는 후술되는 안테나 패턴을 통해 이동 통신을 위한 기술표준들 또는 통신방식(예를 들어, GSM(Global System for Mobile communication), CDMA(Code Division Multi Access), CDMA2000(Code Division Multi Access 2000), EV-DO(Enhanced Voice-Data Optimized or Enhanced Voice-Data Only), WCDMA(Wideband CDMA), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced), 5G 등)에 따라 구축된 이동 통신망 상에서 기지국, 외부의 단말, 서버 중 적어도 하나와 무선 신호들을 송수신할 수도 있다.
네트워크 통신부(270)는 아래에서 보다 자세하게 설명되는 안테나 패턴을 통해 무선 인터넷 기술들에 따른 통신망에서 무선 신호를 송수신할 수도 있다. 무선 인터넷 기술로는, 예를 들어 WLAN(Wireless LAN), Wi-Fi(Wireless-Fidelity), Wi-Fi(Wireless Fidelity) Direct, DLNA(Digital Living Network Alliance), WiBro(Wireless Broadband), WiMAX(World Interoperability for Microwave Access), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced) 등이 있다. 안테나 패턴은 상기에서 나열되지 않은 인터넷 기술까지 포함한 범위에서 적어도 하나의 무선 인터넷 기술에 따라 데이터를 송수신하게 된다.
UI 생성부(280)는 호스트 시스템(HOST) 및 타 표시 장치와의 통신을 위한 UI 메뉴를 생성하는 것으로, 알고리즘 코드 및 OSD IC에 의해 구현 가능하다. 호스트 시스템(HOST) 및 타 표시 장치와의 통신을 위한 UI 메뉴는 통신을 원하는 상대 디지털 TV의 지정 및 원하는 기능을 선택하기 위한 메뉴일 수 있다.
제어부(290)는 제1 표시 장치(10-1)의 전반적인 제어를 담당하고, 호스트 시스템(HOST) 및 제2, 제3, 및 제4 표시 장치들(10-2, 10-3, 10-4)의 통신 제어를 담당한다. 제어를 위한 해당 알고리즘 코드가 저장되고, 제어부(290)는 저장된 알고리즘 코드가 실행되는 MCU(Micro Controller Unit)에 의해 구현 될 수 있다.
제어부(290)는 사용자 입력부(250)의 입력 및 선택에 따라 해당 제어 명령 및 데이터를 네트워크 통신부(270)를 통해 호스트 시스템(HOST) 및 제2, 제3, 및 제4 표시 장치들(10-2, 10-3, 10-4)로 전송하도록 제어한다. 제어 명령(예를 들면, 소정의 제어 명령) 및 데이터가 호스트 시스템(HOST) 및 제2, 제3, 및 제4 표시 장치들(10-2, 10-3, 10-4)로부터 입력된 경우, 해당 제어 명령에 따라 동작이 수행된다.
제2, 제3, 및 제4 표시 장치들(10-2, 10-3, 10-4) 각각의 블록도는 도 24를 참조하여 앞에서 설명한 제1 표시 장치(10-1)의 블록도와 동일하거나 실질적으로 동일하므로, 이들에 대한 설명은 생략될 수 있다.
이상에서는 몇 가지의 실시예들이 설명되었지만, 해당 기술 분야의 숙련된 당업자는 본 개시의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 각각의 실시예 내의 특징 또는 양태의 설명은 달리 설명되지 않는 한 일반적으로 다른 실시예의 다른 유사한 특징 또는 양태에 대해 이용 가능한 것으로 간주되어야 함을 이해할 것이다. 따라서, 당업자에게 명백한 바와 같이, 특정 실시예와 관련하여 설명된 특징, 성질 및/또는 구성은 단독으로 또는 달리 구체적으로 나타내지 않는 한, 다른 실시예와 관련하여 설명된 특징, 성질 및/또는 구성과 조합하여 사용될 수 있다. 따라서, 전술한 내용은 다양한 예시적인 실시예를 예시한 것이며 여기에 개시된 특정 실시예로 제한되는 것으로 해석되어서는 안 되며, 개시된 실시예 및 다른 예시적인 실시예에 대한 다양한 수정은 다음 첨부된 청구의 범위에 정의된 본 개시 내용의 사상 및 범위 및 그 균등물에 포함된다.

Claims (22)

  1. 표시 영역 및 상기 표시 영역의 주변의 비표시 영역을 포함하는 기판;
    상기 기판의 제1 면 상에서, 상기 표시 영역에 위치하는 화소 회로의 트랜지스터를 포함하는 트랜지스터층;
    상기 트랜지스터층의 상기 비표시 영역에서, 상기 화소 회로에 전기적으로 접속되는 패드부;
    상기 트랜지스터층 상에서, 상기 패드부와 이격하는 제1 비아층;
    상기 제1 비아층 상에서, 상기 제1 비아층의 상면 일부를 노출하도록 상기 제1 비아층과 단차를 가지는 제2 비아층;
    상기 제2 비아층 상에서, 상기 제2 비아층의 상면 일부를 노출하도록 상기 제2 비아층과 단차를 가지는 제3 비아층;
    상기 표시 영역의 상기 제3 비아층 상에서, 상기 트랜지스터에 전기적으로 연결되는 발광 소자를 포함하는 표시 소자층;
    상기 기판의 제2 면 상에 위치하는 리드 라인;
    상기 기판의 상기 제1 면, 상기 기판의 상기 제2 면, 및 상기 제1 면과 상기 제2 면 사이에서 상기 기판의 일 측면 상에 배치되며, 상기 패드부와 상기 리드 라인을 서로 전기적으로 연결하는 측면 연결 라인; 및
    상기 측면 연결 라인의 전체를 커버하고, 상기 제2 비아층으로부터 노출된 상기 제1 비아층의 상기 상면에 중첩하는 오버 코팅층을 포함하는, 표시 장치.
  2. 제 1 항에 있어서, 상기 오버 코팅층의 일 단부는 상기 제2 비아층의 일 단부와 대향하는, 표시 장치.
  3. 제 1 항에 있어서, 상기 오버 코팅층은 상기 제2 비아층의 상기 노출된 상면의 적어도 일부에 중첩하고,
    상기 오버 코팅층의 일 단부는 상기 제3 비아층의 일 단부와 대향하는, 표시 장치.
  4. 제 1 항에 있어서, 상기 오버 코팅층은 절연층을 포함하고, 상기 절연층은 상기 측면 연결 라인에 직접 접촉하며, 상기 절연층은 블랙 안료를 포함하는 표시 장치.
  5. 제 1 항에 있어서, 상기 트랜지스터층은,
    상기 트랜지스터 상에서, 상기 제1 비아층에 접촉하는 층간 절연층을 포함하고,
    상기 층간 절연층은 상기 제1 비아층과 상기 패드부로부터 노출된 부분을 포함하는, 표시 장치.
  6. 제 5 항에 있어서, 상기 표시 소자층은,
    상기 제3 비아층 상에서, 상기 발광 소자에 전기적으로 접속되는 화소 전극; 및
    상기 화소 전극 및 상기 패드부 상에서, 상기 화소 전극의 상면 일부 및 상기 패드부의 상면 일부를 노출하는 보호층을 포함하고,
    상기 보호층은 상기 층간 절연층의 상기 노출된 부분들, 상기 제1 비아층, 상기 제2 비아층, 및 상기 제3 비아층에 접촉하는, 표시 장치.
  7. 제 6 항에 있어서, 상기 측면 연결 라인은 상기 보호층 상에 위치하고, 상기 층간 절연층의 상기 노출된 부분과 중첩하는, 표시 장치.
  8. 제 6 항에 있어서, 상기 오버 코팅층의 일 단부는 상기 보호층을 사이에 두고 상기 제2 비아층의 일 단부와 대향하는, 표시 장치.
  9. 제 8 항에 있어서, 평면 상에서, 상기 제2 비아층의 상기 일 단부는 제1 방향으로 직선으로 연장되는 형상을 갖는, 표시 장치.
  10. 제 6 항에 있어서, 상기 오버 코팅층은 상기 제2 비아층의 상기 노출된 상면의 적어도 일부와 중첩하고,
    상기 오버 코팅층의 일 단부는 상기 보호층을 사이에 두고 상기 제3 비아층의 일 단부와 대향하는, 표시 장치.
  11. 제 10 항에 있어서, 평면 상에서, 상기 제2 비아층의 상기 일 단부는 제1 방향으로 직선으로 연장되는 형상을 갖는, 표시 장치.
  12. 제 6 항에 있어서,
    상기 트랜지스터층 상에서, 상기 표시 영역에서 상기 제1 비아층에 의해 커버되는 제1 소스 금속층;
    상기 표시 영역에서 상기 제1 비아층 상에 위치하며, 상기 제2 비아층에 의해 커버되는 제2 소스 금속층; 및
    상기 표시 영역에서 상기 제2 비아층 상에 위치하며, 상기 제3 비아층에 의해 커버되는 제3 소스 금속층을 더 포함하는, 표시 장치.
  13. 제 12 항에 있어서, 상기 패드부는,
    상기 제1 소스 금속층과 함께 형성되는 제1 패드 전극;
    상기 제2 소스 금속층과 함께 형성되며, 상기 제1 패드 전극 상에 직접 형성되는 제2 패드 전극;
    상기 제3 소스 금속층과 함께 형성되며, 상기 제2 패드 전극 상에 직접 형성되는 제3 패드 전극; 및
    상기 화소 전극과 함께 형성되며, 상기 제3 패드 전극 상에 직접 형성되는 제4 패드 전극을 포함하고,
    상기 제1 내지 제4 패드 전극들 각각의 일부는 상기 보호층에 접촉하는, 표시 장치.
  14. 제 6 항에 있어서, 상기 표시 소자층은,
    상기 표시 영역에서 상기 오버 코팅층의 일부 및 상기 보호층 상에 위치하고, 블랙 안료 및 미세 도전 입자들을 포함하는 블랙 이방성 도전 필름을 더 포함하고,
    상기 발광 소자와 상기 화소 전극은 상기 미세 도전 입자들을 통해 서로 전기적으로 연결되는, 표시 장치.
  15. 제 1 항에 있어서,
    상기 기판의 상기 제2 면 상에 배치되는 제2 면 전극; 및
    도전성 접착 부재를 통해 상기 제2 면 전극에 전기적으로 연결되는 연성 필름을 더 포함하고,
    상기 측면 연결 라인은 상기 리드 라인을 통해 상기 배면 전극에 전기적으로 연결되는, 표시 장치.
  16. 제 1 항에 있어서, 상기 발광 소자는 플립 칩 타입의 마이크로 발광 다이오드 소자인, 표시 장치.
  17. 타일형 표시 장치에 있어서,
    상기 타일형 표시 장치는,
    복수의 표시 장치들; 및
    상기 복수의 표시 장치들 사이에서 상기 복수의 표시 장치들을 서로 연결하는 결합 영역을 포함하고,
    상기 복수의 표시 장치들 중 적어도 하나는,
    표시 영역 및 상기 표시 영역의 주변의 비표시 영역을 포함하는 기판;
    상기 기판의 상면 상에서, 상기 표시 영역에위치하는 화소 회로의 트랜지스터를 포함하는 트랜지스터층;
    상기 트랜지스터층의 상기 비표시 영역에서, 상기 화소 회로에 전기적으로 접속되는 패드부;
    상기 트랜지스터층 상서, 상기 패드부와 이격하는 제1 비아층;
    상기 제1 비아층 상에서, 상기 제1 비아층의 상면 일부를 노출하도록 상기 제1 비아층과 단차를 가지는 제2 비아층;
    상기 제2 비아층 상에서, 상기 제2 비아층의 상면 일부를 노출하도록 상기 제2 비아층과 단차를 가지는 제3 비아층;
    상기 표시 영역의 상기 제3 비아층 상에서, 상기 트랜지스터에 전기적으로 연결되는 발광 소자를 포함하는 표시 소자층;
    상기 기판의 제2 면 상에 배치되는 리드 라인;
    상기 기판의 상기 제1 면, 상기 기판의 상기 제2 면, 및 상기 제1 면과 상기 제2 면 사이의 상기 기판의 일 측면 상에 배치되며, 상기 패드부와 상기 리드 라인을 서로 전기적으로 연결하는 측면 연결 라인; 및
    상기 측면 연결 라인의 전체를 커버하고, 상기 제2 비아층으로부터 노출된 상기 제1 비아층의 상기 상면과 중첩하며, 블랙 안료를 포함하는 오버 코팅층을 포함하는, 타일형 표시 장치.
  18. 제 17 항에 있어서, 상기 오버 코팅층의 일 단부는 상기 제2 비아층의 일 단부와 대향하는, 타일형 표시 장치.
  19. 제 17 항에 있어서, 상기 오버 코팅층은 상기 제2 비아층의 상기 노출된 상면의 적어도 일부와 중첩하고,
    상기 오버 코팅층의 일 단부는 상기 제3 비아층의 일 단부와 대향하는, 타일형 표시 장치.
  20. 제 17 항에 있어서, 상기 표시 소자층은,
    상기 제3 비아층 상에서, 상기 발광 소자에 전기적으로 접속되는 화소 전극; 및
    상기 화소 전극 및 상기 패드부 상에서, 상기 화소 전극의 상면 일부 및 상기 패드부의 상면 일부를 노출하는 보호층을 포함하고,
    상기 보호층은 상기 제1 비아층, 상기 제2 비아층, 및 상기 제3 비아층에 접촉하는, 타일형 표시 장치.
  21. 제 20 항에 있어서, 상기 오버 코팅층의 일 단부는 상기 보호층을 사이에 두고 상기 제2 비아층의 일 단부와 대향하는, 타일형 표시 장치.
  22. 제 17 항에 있어서, 상기 발광 소자들 각각은 플립 칩 타입의 마이크로 발광 다이오드 소자를 포함하는, 타일형 표시 장치.
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