WO2023140478A1 - 표시 장치 및 이를 포함하는 타일형 표시 장치 - Google Patents

표시 장치 및 이를 포함하는 타일형 표시 장치 Download PDF

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WO2023140478A1
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이계욱
김현준
황정환
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삼성디스플레이 주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a display device and a tile-type display device including the same.
  • a tiled display in which a plurality of display devices are connected to form a large screen display device is being put into practical use.
  • a tiled display device implements a large screen by connecting a plurality of display panels having a predetermined size.
  • An object of the present invention is to provide a display device in which a gap between some pixel circuits is wide and a stage of a gate driver is disposed between the gaps.
  • Another object of the present invention is to provide a tile-type display device including the display device.
  • the object of the present invention is not limited to the above-mentioned objects, and may be expanded in various ways without departing from the spirit and scope of the present invention.
  • a display device includes a display area displaying an image; and a non-display area disposed around the display area and including a pad portion.
  • the display area may include light emitting elements arranged in a first direction in a first pixel row; pixel circuits disposed in a first circuit row in the first direction and electrically connected to the light emitting elements of the first pixel row; light emitting devices arranged in the first direction in a second pixel row between the first pixel row and the first circuit row; pixel circuits disposed in a second circuit row in the first direction and electrically connected to the light emitting elements of the second pixel row; and a gate driver including a first stage disposed between the pixel circuits of the first circuit row to provide gate signals to the pixel circuits of the first circuit row and a second stage disposed between the pixel circuits of the second circuit row to provide gate signals to the pixel circuits of the second circuit row.
  • a distance between adjacent pixel circuits in the first circuit row with the first stage interposed therebetween may
  • the first stage and the second stage may be arranged in a second direction crossing the first direction between adjacent unit pixel columns.
  • the pixel circuits and the light emitting elements may be out of sync with respect to the second direction.
  • a distance between the pixel circuit adjacent to the first stage and a pixel circuit closest thereto may be smaller than a distance between other pixel circuits in the first circuit row.
  • the display area may include light emitting elements disposed in a third pixel row between the first circuit row and the second circuit row in the first direction; pixel circuits arranged in the first direction in a third circuit row adjacent to the second circuit row in the second direction; and a third stage disposed between the pixel circuits of the third circuit row to provide a gate signal to the pixel circuits of the third circuit row.
  • a distance between the first stage and the second stage may be greater than a distance between the second stage and the third stage.
  • the display area may include light emitting elements disposed in a first direction in a fourth pixel row adjacent to the third circuit row in the second direction; light emitting elements disposed in the first direction in a fifth pixel row spaced apart from the fourth pixel row in the second direction; pixel circuits disposed in a first direction in a fourth circuit row and a fifth circuit row consecutively disposed between the fourth pixel row and the fifth pixel row; a fourth stage disposed between the pixel circuits of the fourth circuit row and providing a gate signal to the pixel circuits of the fourth circuit row; and a fifth stage disposed between the pixel circuits of the fifth circuit row to provide a gate signal to the pixel circuits of the fifth circuit row.
  • a distance between the third stage and the fourth stage may be equal to a distance between the first stage and the second stage, and a distance between the fourth stage and the fifth stage may be equal to a distance between the second stage and the third stage.
  • the display area may include pixel circuits disposed in a first direction in a sixth pixel row spaced apart from the fifth pixel row in the second direction; pixel circuits arranged in the first direction in a sixth circuit row adjacent to the sixth pixel row in the second direction; and a sixth stage disposed between the pixel circuits of the sixth circuit row to provide a gate signal to the pixel circuits of the sixth circuit row.
  • No pixel circuits are interposed between the fifth pixel row and the sixth pixel row, and intervals between adjacent pixel rows may be the same.
  • a distance between the fifth stage and the sixth stage may be greater than a distance between the first stage and the second stage.
  • the display area may include a demultiplexer disposed between the second pixel row and the first circuit row.
  • the display area may further include a fan-out area including fan-out lines disposed between the first pixel row and the demultiplexer, and the fan-out lines may electrically connect the pad part and the demultiplexer.
  • At least a portion of the fan out lines may overlap the light emitting devices of the second pixel row.
  • the display area may further include an electrostatic discharge circuit overlapping the light emitting elements of the first pixel row when viewed from a plan view.
  • each of the light emitting devices may be a micro light emitting diode of a flip chip.
  • a tile-type display device includes a coupling area connecting display devices and the plurality of display devices, and at least one of the plurality of display devices includes a display area displaying an image; and a non-display area disposed around the display area and including a pad portion.
  • the display area may include light emitting elements arranged in a first direction in a first pixel row; pixel circuits disposed in a first circuit row in the first direction and electrically connected to the light emitting elements of the first pixel row; light emitting devices arranged in the first direction in a second pixel row between the first pixel row and the first circuit row; pixel circuits disposed in a second circuit row in the first direction and electrically connected to the light emitting elements of the second pixel row; and a gate driver including a first stage disposed between the pixel circuits of the first circuit row to provide gate signals to the pixel circuits of the first circuit row and a second stage disposed between the pixel circuits of the second circuit row to provide gate signals to the pixel circuits of the second circuit row.
  • a distance between adjacent pixel circuits in the first circuit row with the first stage interposed therebetween may be greater than a distance between other pixel circuits in the first circuit row.
  • the first stage and the second stage are disposed between mutually adjacent unit pixel columns in a second direction crossing the first direction, and in the unit pixel column adjacent to the gate driver, the pixel circuits and the light emitting elements may be deviated from the second direction.
  • a distance between the pixel circuit adjacent to the first stage and a pixel circuit closest thereto may be smaller than a distance between other pixel circuits in the first circuit row.
  • At least one of the display devices may include a substrate; a pad part disposed on an upper surface of the substrate; and a side connection line disposed on a top surface of the substrate, a rear surface of the substrate, and a side surface between the top surface and the rear surface, and connected to the pad part.
  • At least one of the display devices may include a rear electrode disposed on the rear surface of the substrate; and a flexible film connected to the rear electrode through a conductive adhesive member.
  • the side connection line may be electrically connected to the rear electrode.
  • each of the light emitting elements may be a micro light emitting diode of a flip chip.
  • the demultiplex area, the fan-out area, and the electrostatic discharge area may be included in the display area by changing the positions of the first to third circuit rows in the display area.
  • the non-display area of the display device can be minimized.
  • the tile-type display device may be designed such that a pixel pitch between adjacent display devices is the same as a pixel pitch inside each display device by minimizing a gap between display devices through minimization of a non-display area. Therefore, it is possible to prevent or minimize a user's perception of a junction area between display devices, and improve immersion in an image by improving a sense of disconnection between display devices.
  • Stages of the gate driver may be arranged in circuit rows corresponding thereto by designing arrangement intervals of pixel circuits of predetermined adjacent unit pixel columns relatively wider than other portions. Accordingly, irregularities in the arrangement of pixel circuits and stages in the pixel area due to disposing the demux area, the fan-out area, and the electrostatic discharge area in the display area can be improved.
  • the number of lines (circuit rows) that can be inspected may increase in Auto Optical Inspection (AOI), which inspects relative differences in pattern units including the same configuration. Accordingly, reliability of the display device and the tile-type display device including the display device may be improved.
  • AOI Auto Optical Inspection
  • FIG. 1 is a diagram illustrating a display device according to example embodiments.
  • FIG. 2 is a diagram illustrating an example of pixels included in the display device of FIG. 1 .
  • FIG. 3 is a diagram illustrating an example of pixels included in the display device of FIG. 1 .
  • FIG. 4 is a diagram illustrating a tile-type display device according to example embodiments.
  • FIG. 5 is a plan view illustrating a display device according to example embodiments.
  • FIG. 6 is a plan view illustrating an example of a part of the display device of FIG. 5 .
  • FIG. 7 is a plan view illustrating an example of another part of the display device of FIG. 5 .
  • FIG. 8 is a diagram illustrating an example of a connection relationship between a light emitting element and a pixel circuit in a first unit pixel column included in the display device of FIG. 5 .
  • FIG. 9 is a diagram illustrating an example of a connection relationship between a light emitting element and a pixel circuit in a second unit pixel column included in the display device of FIG. 5 .
  • FIG. 10 is a diagram illustrating an example of a pixel circuit area, a demux area, a fan-out area, an electrostatic discharge area, and a non-display area included in the display device of FIG. 5 .
  • FIG. 11 is an enlarged view illustrating an example of a part of an electrostatic discharge area and a fan-out area of FIG. 10 .
  • FIG. 12 is a diagram illustrating an example of stages and gate lines included in the display device of FIG. 5 .
  • FIG. 13 is a diagram illustrating an example of stages and gate lines connected to one pixel row included in the display device of FIG. 5 .
  • FIG. 14 is a diagram illustrating an example of the arrangement of a gate driver included in the display device of FIG. 5 .
  • 15A is a diagram illustrating an example of a test pattern for automatic optical inspection of the display device of FIG. 5 .
  • 15B is a diagram illustrating an example of a test pattern for automatic optical inspection of the display device of FIG. 5 .
  • FIG. 16 is a cross-sectional view illustrating an example of the display device of FIG. 5 .
  • 17 is a cross-sectional view illustrating an example of the display device of FIG. 5 .
  • FIG. 18 is a cross-sectional view illustrating an example of the display device of FIG. 5 .
  • FIG. 19 is a cross-sectional view illustrating an example of the display device of FIG. 5 .
  • FIG. 20 is a cross-sectional view illustrating an example in which display devices included in the tile-type display device of FIG. 4 are connected.
  • 21 is a circuit diagram illustrating an example of a pixel included in the display device of FIG. 5 .
  • FIG. 22 is a layout diagram illustrating an example of a pixel circuit included in the pixel of FIG. 21 .
  • FIG. 23 is a block diagram illustrating an example of the tile-type display device of FIG. 4 .
  • a shape disclosed herein may include a shape substantially the same as the disclosed shape.
  • spatially relative terms “below”, “below”, “below”, “above”, “above”, etc. may be used herein for ease of description to describe one element or the relationship between a component and another component.
  • spatially relative terms are intended to include other orientations of the device in use or operation in addition to the orientations shown in the figures. For example, when a device shown in the drawings is turned over, a device that is “below” or “beneath” another device may be positioned “above” the other device.
  • the exemplary term “below” can include both lower and upper positions. Devices may also be oriented in other orientations, so spatially relative terms may be interpreted differently depending on the orientation.
  • connection may include a physical or electrical connection or coupling.
  • overlapping means that a first object can be above or below or to the side of a second object, and vice versa. Also, the term “overlapping” may include layer, stack, face or face, extending over, covering or partially covering, or any other suitable term understood and understood by one skilled in the art.
  • face and facing mean that a first element may directly or indirectly oppose a second element.
  • the third component is interposed between the first and second components, the first component and the second component are still facing but indirectly facing each other.
  • “About” or “approximately” as used herein means the stated value is inclusive and within an acceptable deviation from that particular value determined by one skilled in the art in light of applicable measurement and error. It is related to the measurement of a certain quantity (i.e. the limitations of the measurement system). For example, “about” can mean within one or more standard deviations, or within ⁇ 30%, 20%, 10%, 5% of a specified value.
  • FIG. 1 is a diagram illustrating a display device according to embodiments of the present invention
  • FIG. 2 is a diagram illustrating an example of pixels included in the display device of FIG. 1
  • FIG. 3 is a diagram illustrating another example of pixels included in the display device of FIG. 1 .
  • the display device 1 may include pixels PXs.
  • the display device 1 is a device that displays moving images or still images, and includes various products such as televisions, laptops, monitors, billboards, Internet of Things (IOT), as well as portable electronic devices such as mobile phones, smart phones, tablet personal computers, smart watches, watch phones, mobile communication terminals, electronic notebooks, electronic books, portable multimedia players (PMPs), navigation devices, and ultra mobile PCs (UMPCs).
  • IOT Internet of Things
  • portable electronic devices such as mobile phones, smart phones, tablet personal computers, smart watches, watch phones, mobile communication terminals, electronic notebooks, electronic books, portable multimedia players (PMPs), navigation devices, and ultra mobile PCs (UMPCs).
  • PMPs portable multimedia players
  • UMPCs ultra mobile PCs
  • the display device 10 or display panel may be formed in a rectangular plane having a long side in the first direction DR1 and a short side in the second direction DR2 crossing the first direction DR1.
  • a corner where the long side of the first direction DR1 and the short side of the second direction DR2 meet may be rounded to have a predetermined curvature or may be formed at a right angle.
  • the planar shape of the display device 1 is not limited to a quadrangle, and may be formed into a polygonal shape, a circular shape, or an elliptical shape.
  • the display device 1 may be a flat display device, but is not limited thereto.
  • the display device 1 may include curved portions formed at left and right ends and having a constant curvature or a changing curvature.
  • the display device 1 may be formed to be flexible so as to be bent, bent, bent, folded, or rolled.
  • Each of the pixels PX may be expressed as a unit pixel UP as shown in FIGS. 2 and 3 .
  • Each unit pixel UP may include first, second, and third pixels SP1 , SP2 , and SP3 .
  • 2 and 3 illustrate that the unit pixel UP includes three pixels SP1, SP2, and SP3, but the exemplary embodiment of the present specification is not limited thereto.
  • the first pixel SP1 , the second pixel SP2 , and the third pixel SP3 may emit light in different colors.
  • Each of the first pixel SP1 , the second pixel SP2 , and the third pixel SP3 may have a rectangular, square, or rhombus planar shape.
  • each of the first pixel SP1 , the second pixel SP2 , and the third pixel SP3 may have a rectangular planar shape having a short side in the first direction DR1 and a long side in the second direction DR2 as shown in FIG. 2 .
  • each of the first pixel SP1 , the second pixel SP2 , and the third pixel SP3 may have a square or rhombus planar shape as shown in FIG. 3 .
  • the first pixel SP1 , the second pixel SP2 , and the third pixel SP3 may be arranged (or arranged) in the first direction DR1 .
  • one of the second and third pixels SP2 and SP3 and the first pixel SP1 may be arranged in the first direction DR1, and the other one and the first pixel SP1 may be arranged in the second direction DR2.
  • the second pixel SP2 may be arranged in the first direction DR1 with respect to the first pixel SP1
  • the third pixel SP3 may be arranged in the second direction DR2 with respect to the first pixel SP1.
  • the first pixel SP1 emits first light
  • the second pixel SP2 emits second light
  • the third pixel SP3 emits third light
  • the first light may be light in a red wavelength band
  • the second light may be light in a green wavelength band
  • the third light may be light in a blue wavelength band.
  • the red wavelength band may be a wavelength band of approximately 600 nm to 750 nm
  • the green wavelength band may be a wavelength band of approximately 480 nm to 560 nm
  • the blue wavelength band may be a wavelength band of approximately 370 nm to 460 nm, but embodiments of the present specification are not limited thereto.
  • Each of the first pixel SP1 , the second pixel SP2 , and the third pixel SP3 may include an inorganic light emitting device having an inorganic semiconductor as a light emitting device that emits light.
  • the inorganic light emitting device may be a flip chip type micro light emitting diode (LED), but embodiments of the present specification are not limited thereto.
  • the area of the first pixel SP1 , the area of the second pixel SP2 , and the area of the third pixel SP3 may be substantially the same, but are not limited thereto.
  • the area of a pixel may be understood as a plane of a light emitting element (or light source) included in the corresponding pixel or a plane of a light emitting region of the light emitting element.
  • At least one of the area of the first pixel SP1 , the area of the second pixel SP2 , and the area of the third pixel SP3 may be different from the other one.
  • any two of the area of the first pixel SP1 , the area of the second pixel SP2 , and the area of the third pixel SP3 may be substantially the same, and the other one may be different from the above two.
  • the area of the first pixel SP1 , the area of the second pixel SP2 , and the area of the third pixel SP3 may be different from each other.
  • FIG. 4 is a diagram illustrating a tile-type display device according to example embodiments.
  • the tile-type display device TD may include display devices 10 .
  • the display devices 10 may be arranged in a lattice shape, but are not limited thereto. As the display devices 10 are connected in the first direction (DR1, or X-axis direction) or the second direction (DR2, or Y-axis direction), the tile-type display device TD may have a specific shape. For example, each of the display devices 10 may have the same size, but is not limited thereto. For another example, at least some of the display devices 10 may have a different size from the rest.
  • the tile-type display device TD may include first to fourth display devices 10 - 1 to 10 - 4 .
  • the number and connection or coupling relationship of the display devices 10 are not limited to the exemplary embodiment of FIG. 4 .
  • the number of display devices 10 may be determined according to the size of the display devices 10 and/or the size of the tile-type display device TD.
  • the first to fourth display devices 10-1 to 10-4 may be fixed to a predetermined mounting frame to implement a large screen image.
  • Each of the display devices 10 may have a rectangular shape including a long side and a short side.
  • the display devices 10 may be disposed with long or short sides connected to each other. Some of the display devices 10 may be disposed on the edge of the tile-type display device TD to form one side or one side of the tile-type display device TD. Other parts of the display devices 10 may be disposed at corners of the tile-type display device TD, and may form two adjacent sides of the tile-type display device TD. Another part of the display devices 10 may be disposed inside the tiled display device TD and may be surrounded by other display devices.
  • Each of the display devices 10 may include a display area DA and a non-display area NDA.
  • the display area DA may include unit pixels UP and display an image.
  • Each unit pixel UP may include first, second, and third pixels SP1 , SP2 , and SP3 .
  • Each of the first, second, and third pixels SP1 , SP2 , and SP3 may include a micro light emitting diode (Micro LED).
  • Micro LED micro light emitting diode
  • each of the first, second, and third pixels SP1, SP2, and SP3 may include one of an organic light emitting diode including an organic light emitting layer, a quantum dot light emitting device including a quantum dot light emitting layer, and an inorganic light emitting diode including an inorganic semiconductor.
  • each of the first, second, and third pixels SP1 , SP2 , and SP3 includes a micro light emitting diode.
  • the non-display area NDA is disposed around the display area DA and may surround at least a portion of the display area DA.
  • the non-display area NDA may not display an image.
  • the display devices 10 may include first, second, and third pixels SP1 , SP2 , and SP3 arranged along rows and columns in the display area DA.
  • Each of the first, second, and third pixels SP1 , SP2 , and SP3 may include an emission area or an aperture area defined by a pixel defining layer or a bank, and may emit light having a peak wavelength through the emission area or the aperture area.
  • the light emitting area may be an area in which light generated by the light emitting device of each of the first, second, and third pixels SP1 , SP2 , and SP3 is emitted to the outside of the display devices 10 .
  • the first, second, and third pixels SP1 , SP2 , and SP3 may be sequentially and repeatedly disposed along the first direction DR1 of the display area DA.
  • the tile-type display device TD may have an overall planar shape, but is not limited thereto.
  • the tile-type display device TD has a three-dimensional shape, so that it can give a user a three-dimensional effect.
  • the tile-type display device TD has a three-dimensional shape
  • at least some of the display devices 10 may have a curved shape.
  • the tile-type display device TD may have a three-dimensional shape since each of the display devices 10 has a planar shape and is connected to each other at an angle, the tile-type display device TD may have a three-dimensional shape.
  • the tile-type display device TD may include a coupling area SM disposed between the display areas DA.
  • the tile-type display device TD may be formed by connecting non-display areas NDAs of adjacent display devices 10 to each other.
  • the display devices 10 may be connected to each other through a coupling member or an adhesive member disposed in the coupling area SM.
  • the distance between the display areas DA of each of the display devices 10 may be close enough that the coupling area SM is not recognized by the user.
  • a first horizontal pixel pitch HPP1 between pixels of the first display device 10-1 and pixels of the second display device 10-2 may be substantially the same as a second horizontal pixel pitch HPP2 between pixels of the second display device 10-2.
  • a first vertical pixel pitch VPP1 between pixels of the first display device 10-1 and pixels of the third display device 10-3 may be substantially equal to a second vertical pixel pitch VPP2 between pixels of the third display device 10-3.
  • the tile-type display device TD prevents the user from perceiving the coupling area SM between the display devices 10, thereby improving a sense of disconnection between the display devices 10 and improving immersion in the image.
  • FIG. 5 is a plan view illustrating a display device according to example embodiments
  • FIG. 6 is a plan view illustrating one example of a part of the display device of FIG. 5
  • FIG. 7 is a plan view illustrating another example of another part of the display device of FIG. 5 .
  • each of the display devices 10 may include a view area DA and a non-display area NDA. 5 shows a part of the first display device 10-1.
  • the second display device 10 - 2 , the third display device 10 - 3 , and the fourth display device 10 - 4 may have structures substantially the same as or similar to those of the first display device 10 - 1 .
  • the display area DA may include a pixel circuit area CCA, a demux area DMA, a fan-out area FOA, and an electrostatic discharge area ESA.
  • the demux area DMA, the fan-out area FOA, and the electrostatic discharge area ESA may be disposed on at least one side or an edge of one side of the display area DA.
  • 5 illustrates that the demux area DMA, the fan-out area FOA, and the electrostatic discharge area ESA are disposed on the upper edge of the display area DA, but their arrangement positions are not limited thereto.
  • At least one of the demux area DMA, the fan-out area FOA, and the electrostatic discharge area ESA may be further disposed on at least one of a lower edge, a left edge, and a right edge of the first display device 10-1.
  • the non-display area NDA may include a pad portion PAD.
  • the pad part PAD may electrically connect various driving circuits disposed on the rear surface of the first display device 10 - 1 to circuits of the display area DA through predetermined signal lines.
  • the unit pixel UP may include first, second, and third pixels SP1 , SP2 , and SP3 .
  • Each of the first, second, and third pixels SP1 , SP2 , and SP3 may include a first pixel electrode ETL1 (or anode AND, pixel electrode) and a second pixel electrode ETL2 (or cathode CTD, common electrode).
  • ETL1 or anode AND, pixel electrode
  • ETL2 or cathode CTD, common electrode
  • the first pixel SP1 may include a first light emitting element ED1 electrically connected to the first pixel electrode ETL1 and the second pixel electrode ETL2 . Furthermore, the first pixel SP1 may further include a first pixel circuit PC1 electrically connected to the first light emitting element ED1 through the first pixel electrode ETL1 included therein.
  • the second pixel SP2 may include a second light emitting element ED2 electrically connected to the first pixel electrode ETL1 and the second pixel electrode ETL2 .
  • the second pixel SP2 may further include a second pixel circuit PC2 electrically connected to the second light emitting element ED2 through the first pixel electrode ETL1 included therein.
  • the third pixel SP3 may include a third light emitting element ED3 electrically connected to the first pixel electrode ETL1 and the second pixel electrode ETL2 .
  • the third pixel SP3 may further include a third pixel circuit PC3 electrically connected to the third light emitting element ED3 through the first pixel electrode ETL1 included therein.
  • each of the first light emitting device ED1, the second light emitting device ED2, and the third light emitting device ED3 may be overlapped on the corresponding first pixel electrode ETL1 and second pixel electrode ETL2.
  • each unit pixel UP has a configuration including the first, second, and third pixels SP1 , SP2 , and SP3 defined as above.
  • each of the first, second, and third pixels SP1 , SP2 , and SP3 may include at least two light emitting devices.
  • each of the first, second, and third pixels SP1 , SP2 , and SP3 may include a main light emitting element and a repair light emitting element.
  • the first, second, and third pixels SP1 , SP2 , and SP3 may be disposed in an electrostatic discharge area ESA, a fan-out area FOA, a demux area DMA, and a pixel circuit area CCA.
  • the unit pixels UP may be arranged to have a substantially uniform pixel pitch.
  • pixel pitches eg, horizontal spacings
  • Pixel pitches eg, vertical spacings
  • adjacent unit pixels UP in the second direction DR2 may be substantially uniform.
  • the unit pixels UP may be arranged along pixel rows and unit pixel columns.
  • the first, second, and third pixels SP1 , SP2 , and SP3 may be arranged in the first to ninth pixel rows PROW1 , PROW2 , PROW3 , PROW4 , PROW5 , PROW6 , PROW7 , PROW8 , and PROW9 .
  • the first to ninth pixel rows PROW1 , PROW2 , PROW3 , PROW4 , PROW5 , PROW6 , PROW7 , PROW8 , and PROW9 may be sequentially arranged along the second direction DR2 .
  • the first to ninth pixel rows (PROW1, PROW2, PROW3, PROW4, PROW5, PROW6, PROW7, PROW8, and PROW9) including actual light emitting regions should be arranged at regular intervals to minimize heterogeneity of the image. For example, it may be arranged at a fifth interval d5 in FIGS. 6 and 7). Furthermore, all pixel rows may be arranged at uniform intervals (eg, the fifth interval d5).
  • a unit pixel column may be understood as a column (pixel column) defined by unit pixels UP arranged (or disposed) along the second direction DR2 .
  • FIG. 5 illustrates first to fourth unit pixel columns UCOL1 , UCOL2 , UCOL3 , and UCOL4 .
  • the unit pixels UP arranged on the basis of the unit pixel columns UCOL1, UCOL2, UCOL3, and UCOL4 must also be arranged at substantially equal intervals to minimize heterogeneity of the image, so the unit pixels UP of the first to fourth unit pixel columns UCOL1, UCOL2, UCOL3, and UCOL4 are arranged at substantially equal intervals (e.g., the first interval d1 shown in FIGS. 6 and 7).
  • the columns may be arranged at uniform intervals (eg, the first interval d1) in the entire unitization.
  • the fifth unit pixel column UCOL5 may be included in addition to other unit pixel columns.
  • the pixel circuit PC may be disposed in the pixel circuit area CCA.
  • the pixel circuit PC may include first, second, and third pixel circuits PC1 , PC2 , and PC3 .
  • the first pixel circuit PC1 can supply a driving current to the first light emitting element ED1 of the first pixel SP1
  • the second pixel circuit PC2 can supply a driving current to the second light emitting element ED2 of the second pixel SP2
  • the third pixel circuit PC3 can supply a driving current to the third light emitting element ED3 of the third pixel SP3.
  • the pixel circuits PC may be arranged along the circuit rows.
  • the first, second, and third pixel circuits PC1 , PC2 , and PC3 may be repeatedly arranged in the first direction DR1 in the first to seventh circuit rows CROW1 , CROW2 , CROW3 , CROW4 , CROW5 , CROW6 , and CROW7 .
  • the first to seventh circuit rows CROW1 , CROW2 , CROW3 , CROW4 , CROW5 , CROW6 , and CROW7 may be sequentially arranged in the second direction DR2 .
  • the first pixel row PROW1 may be disposed at the outermost (eg, uppermost) portion of the display area DA.
  • the first pixel row PROW1 may be disposed on one edge or an upper edge of the display area DA.
  • the electrostatic discharge circuit of the electrostatic discharge area ESA may be disposed on a layer different from that of the first, second, and third pixels SP1 , SP2 , and SP3 .
  • the first pixel row PROW1 may overlap the electrostatic discharge area ESA. Accordingly, the area of the non-display area NDA may be minimized and/or reduced.
  • the first pixel row PROW1 and the first circuit row CROW1 may be electrically connected.
  • the pixels SP1 , SP2 , and SP3 of the first pixel row PROW1 may be connected to the pixel circuits PC1 , PC2 , and PC3 of the first circuit row CROW1 , respectively.
  • the first pixel row PROW1 and the first circuit row CROW1 may be spaced apart from each other in the second direction DR2 with a predetermined different structure interposed therebetween.
  • the second pixel row PROW2 may be disposed between the first pixel row PROW1 and the first circuit row CROW1.
  • a fan-out area FOA may be disposed between the first pixel row PROW1 and the first circuit row CROW1.
  • the fan-out lines of the fan-out area FOA may be disposed on a layer different from that of the first, second, and third pixels SP1 , SP2 , and SP3 . That is, the fan-out area FOA may be disposed within the display area DA to minimize the non-display area NDA.
  • the fan-out lines of the fan-out area FOA may be formed on the same layer as the pixel circuit PC.
  • fan out lines may be formed in a space where the first circuit row CROW1 should originally be disposed in the display area DA.
  • the first circuit row CROW1 since the distance between the first pixel row PROW1 and the second pixel row PROW2 should be maintained the same as that of the other pixel rows, the first circuit row CROW1 may be disposed below (or inside) the second pixel row PROW2.
  • the second pixel row PROW2 may be disposed inside the display area DA than the first pixel row PROW1. In one embodiment, the second pixel row PROW2 may overlap the fan-out area FOA.
  • the second pixel row PROW2 and the second circuit row CROW2 may be spaced apart from each other in the second direction DR2.
  • the first circuit row CROW1 and the third pixel row PROW3 may be disposed between the second pixel row PROW2 and the second circuit row CROW2.
  • the second circuit row CROW2 may be disposed between the third pixel row PROW3 and the fourth pixel row PROW4 .
  • the second pixel row PROW2 and the second circuit row CROW2 may be electrically connected.
  • the pixels SP1 , SP2 , and SP3 of the second pixel row PROW2 may be respectively connected to the pixel circuits PC1 , PC2 , and PC3 of the second circuit row CROW2 .
  • the demux area DMA including the demux DMXs may be disposed between the second pixel row PROW2 and the first circuit row CROW1.
  • the demultiplexer (DMX) may supply data signals (or data voltages) provided from the fan out line to corresponding data lines in a time division manner.
  • the demux DMXs may be formed on the same layer as the pixel circuit PC.
  • the demux DMXs may be formed in a space where the second circuit row CROW2 is to be disposed.
  • the second circuit row CROW2 since the distance between the second pixel row PROW2 and the third pixel row PROW3 should be maintained the same as that of the other pixel rows, the second circuit row CROW2 may be disposed below (or inside) the third pixel row PROW3.
  • the third pixel row PROW3 may be disposed inside the display area DA than the second pixel row PROW2 .
  • the third pixel row PROW3 and the third circuit row CROW3 may be spaced apart from each other in the second direction DR2 .
  • a second circuit row CROW2 may be disposed between the third pixel row PROW3 and the third circuit row CROW3.
  • the fourth and fifth pixel rows PROW4 and PROW5 may be disposed inside the display area DA than the third pixel row PROW3 .
  • the fourth pixel row PROW4 and the fourth circuit row CROW4 may be adjacent to each other in the second direction DR2, and the fifth pixel row PROW5 and the fifth circuit row CROW5 may be adjacent to each other in the second direction DR2.
  • the fourth and fifth circuit rows CROW4 and CROW5 may be disposed between the fourth pixel row PROW4 and the fifth pixel row PROW5 .
  • the sixth and seventh pixel rows PROW6 and PROW7 may be disposed inside the display area DA than the fifth pixel row PROW5.
  • the sixth and seventh pixel rows PROW6 and PROW7 may be disposed in the pixel circuit area CCA.
  • the sixth pixel row PROW6 and the sixth circuit row CROW6 may be adjacent to each other in the second direction FR2, and the seventh pixel row PROW7 and the seventh circuit row CROW7 may be adjacent to each other in the second direction DR2.
  • the sixth and seventh circuit rows CROW6 and CROW7 may be disposed between the sixth pixel row PROW6 and the seventh pixel row PROW7.
  • a space (for example, a space with a length corresponding to the fifth distance d5) may be formed between the fifth pixel row PROW5 and the sixth pixel row PROW6 to accommodate two circuit rows.
  • Predetermined signal lines may be disposed/extended in the corresponding space.
  • the gate driver GDR may be disposed in the pixel circuit area CCA.
  • the gate driver GDR may supply a gate signal to a gate line connected to the pixel circuit PC.
  • the gate driver GDR may be connected to clock lines, voltage lines, and signal lines extending from the pixel circuit area CCA.
  • the gate driver GDR may be disposed between two adjacent unit pixel columns.
  • the gate driver GDR may be disposed between the second unit pixel column UCOL2 and the third unit pixel column UCOL3 .
  • the gate driver GDR may include at least one of an initial scan driver, a write scan driver, a control scan driver, a sweep driver, a PWM light emitting driver, and a PAM light emitting driver.
  • the gate driver GDR disposed between the second unit pixel column UCOL2 and the third unit pixel column UCOL3 in FIG. 5 may be one of an initialization scan driver, a write scan driver, a control scan driver, a sweep driver, a PWM light emission driver, and a PAM light emission driver.
  • Each of the initial scan driver, write scan driver, control scan driver, sweep driver, PWM light emitting driver, and PAM light emitting driver may be disposed between different unit pixel columns.
  • the gate driver GDR may include stages ST1 , ST2 , ST3 , ST4 , ST5 , ST6 , ST7 , ST8 , and ST9 .
  • Each of the first to ninth stages ST1 to ST9 may be disposed in the first to ninth circuit rows CROW1 to CROW9.
  • the first to ninth stages ST1 to ST9 may be arranged along the second direction DR2.
  • each of the first to ninth stages ST1 to ST9 may output a write scan signal.
  • the first stage ST1 may supply a gate signal to a gate line disposed in the first circuit row CROW1.
  • the first stage ST1 may be disposed between the pixel circuits PCs of the first circuit row CROW1.
  • the first stage ST1 may supply gate signals to the pixel circuits PCs of the first circuit row CROW1 through the gate line.
  • the first stage ST1 may be disposed in a space between the second unit pixel column UCOL2 and the third unit pixel column UCOL3 on the first circuit row CROW1.
  • the pixel circuits PC disposed in the first circuit row CROW1 are defined as a first column pixel circuit PC_C1, a second column pixel circuit PC_C2, a third column pixel circuit PC_C3, a fourth column pixel circuit PC_C4, and a fifth column pixel circuit PC_C5 based on the unit pixel columns of the unit pixels PU connected thereto.
  • the first column pixel circuit PC_C1, the second column pixel circuit PC_C2, the third column pixel circuit PC_C3, the fourth column pixel circuit PC_C4, and the fifth column pixel circuit PC_C5 may include first, second, and third pixel circuits PC1, PC2, and PC3, respectively.
  • the pixel circuits adjacent to both sides of the first stage ST1 may be disposed at intervals wider than the intervals between other pixel circuits in the first circuit row CROW1 (eg, the fourth interval d4).
  • the second column pixel circuit PC_C2 may be shifted to the left relative to the second unit pixel column UCOL2 and the unit pixels UP included therein.
  • the third column pixel circuit PC_C3 may be shifted to the right relative to the third unit pixel column UCOL3 and the unit pixels UP included therein.
  • first, fourth, and fifth column pixel circuits PC_C1, PC_C4, and PC_C5 of the first circuit row CROW1 that are not adjacent to the first stage ST1 may be arranged according to corresponding unit pixel columns.
  • the distance between the second column pixel circuit PC_C2 and the first column pixel circuit PC_C1, which is the closest pixel circuit thereto, is the third distance d3, which may be smaller than the distances d2 and d4 between the other pixel circuits of the first circuit row CROW1.
  • An interval between the third column pixel circuit PC_C3 and the fourth column pixel circuit PC_C4 shifted by the arrangement of the first stage ST1 may also be the third interval d3.
  • this is exemplary, and the interval between the second column pixel circuit PC_C2 and the first column pixel circuit PC_C1 may be different from the interval between the third column pixel circuit PC_C3 and the fourth column pixel circuit PC_C4 according to design.
  • the interval between the fourth column pixel circuit PC_C4 and the fifth column pixel circuit PC_C5, which are pixel circuits not adjacent to the first stage ST1, may be the second interval d2.
  • the second and third column pixel circuits PC_C2 and PC_C3 adjacent to both sides of the first stage ST1 may be shifted and disposed.
  • the second column pixel circuit PC_C2 may be arranged to be offset from the light emitting devices ED1 , ED2 , and ED3 of the second unit pixel column UCOL2 in a direction diagonal to the second direction DR2 .
  • the third column pixel circuit PC_C3 may be arranged to be offset from the light emitting devices ED1 , ED2 , and ED3 of the third unit pixel column UCOL3 in a direction diagonal to the second direction DR2 .
  • the second stage ST2 may supply a gate signal to a gate line disposed in the second circuit row CROW2.
  • the second stage ST2 may be disposed between the pixel circuits PC of the second circuit row CROW2.
  • the second stage ST2 may supply gate signals to the pixel circuits PCs of the second circuit row CROW2 through the gate line.
  • the second stage ST2 may be disposed in a space between the second unit pixel column UCOL2 and the third unit pixel column UCOL3 on the second circuit row CROW2.
  • the positional relationship (interval, etc.) between the second stage ST2 and the pixel circuits SP in the second circuit row CROW2 may be substantially the same as the positional relationship (interval, etc.) between the second stage ST2 and the pixel circuits SP in the first circuit row CROW1 described with reference to FIG. 6 .
  • the third stage ST3 may supply a gate signal to a gate line disposed in the third circuit row CROW3.
  • the third stage ST3 may be disposed between the pixel circuits PC of the third circuit row CROW3.
  • the third stage ST3 may be disposed in a space between the second unit pixel column UCOL2 and the third unit pixel column UCOL3 on the third circuit row CROW3.
  • the fourth to ninth stages ST4 to ST9 may supply gate signals to gate lines arranged in the fourth to ninth circuit rows CROW4 to CROW9 , respectively.
  • the fourth to ninth stages ST4 to ST9 may be disposed between the pixel circuits PC in the fourth to ninth circuit rows CROW4 to CROW9 , respectively.
  • the fourth to ninth stages ST4 to ST9 may be disposed in a space between the second unit pixel column UCOL2 and the third unit pixel column UCOL3 .
  • FIG. 7 shows positions and arrangement relationships between components disposed in the sixth and seventh pixel rows PROW6 and PROW7 and the sixth and seventh circuit rows CROW6 and CROW7, which are substantially the same as or similar to those described above with reference to FIGS. 5 and 6 , and therefore, duplicate descriptions will be omitted.
  • the demux area DMA, the fan-out area FOA, and the electrostatic discharge area ESA may be included in the display area DA by changing the position of the first to third circuit rows CROW1, CROW2, and CROW3 in the display area DA of the display devices 10. Accordingly, the non-display area NDA of the display devices 10 may be minimized.
  • the tile-type display device TD may be designed to have the same pixel pitch between adjacent display devices 10 as the pixel pitch inside each display device 10 by minimizing the distance between the display devices 10 through minimization of the non-display area NDA. Therefore, it is possible to prevent or minimize the user's perception of the coupling area SM between the display devices 10, and improve the sense of disconnection between the display devices 10, thereby improving the immersion of the image.
  • the stages ST1 to ST9 of the gate driver GDR may be disposed in corresponding circuit rows CROW1 to CROW9 by designing the arrangement interval of pixel circuits of adjacent unit pixel columns to be relatively wider than other portions. Accordingly, irregularities in the arrangement of pixel circuits and stages in the pixel circuit area CCA due to the arrangement of the demux area DMA, the fan-out area FOA, and the electrostatic discharge area ESA in the display area DA can be improved. For example, as shown in FIG. 5 , pixel circuits and stages disposed in the second direction DR2 from the fourth pixel row PROW4 or the fifth pixel row PROW5 may be regularly arranged.
  • the number of lines (circuit rows) that can be inspected may increase in Auto Optical Inspection (AOI), which inspects relative differences in pattern units including the same configuration. Accordingly, reliability of the display device and the tile-type display device TD including the display device may be improved.
  • AOI Auto Optical Inspection
  • FIG. 8 is a diagram illustrating an example of a connection relationship between a light emitting element and a pixel circuit in a first unit pixel column included in the display device of FIG. 5 .
  • each of the first, second, and third pixel circuits PC1, PC2, and PC3 of the first unit pixel column UCOL1 may be electrically connected to corresponding first, second, and third pixels SP1, SP2, and SP3.
  • Each of the first, second, and third pixels SP1, SP2, and SP3 of the first pixel row PROW1 may be electrically connected to each of the first, second, and third pixel circuits PC1, PC2, and PC3 of the first circuit row CROW1.
  • the first pixel SP1 of the first pixel row PROW1 (for example, the first pixel electrode ETL1 of the first pixel SP1) may be electrically connected to the first pixel circuit PC1 of the first circuit row CROW1 through the first anode connection line ACL1.
  • the second pixel SP2 of the first pixel row PROW1 may be electrically connected to the second pixel circuit PC2 of the first circuit row CROW1 through an anode connection line.
  • the third pixel SP3 of the first pixel row PROW1 may be electrically connected to the third pixel circuit PC3 of the first circuit row CROW1 through an anode connection line.
  • the first anode connection line ACL1 may extend in the second direction DR2.
  • the first anode connection line ACL1 may extend from the pixel circuit area CCA to the electrostatic discharge area ESA.
  • the first anode connection line ACL1 may overlap the second pixel row PROW2.
  • the first anode connection line ACL1 may overlap the fan-out area FOA and the demux area DMA.
  • the first pixel SP1 of the second pixel row PROW2 (for example, the first pixel electrode ETL1 of the first pixel SP1) may be electrically connected to the first pixel circuit PC1 of the second circuit row CROW2 through the second anode connection line ACL2.
  • the second pixel SP2 of the second pixel row PROW2 may be electrically connected to the second pixel circuit PC2 of the second circuit row CROW2 through an anode connection line.
  • the third pixel SP3 of the second pixel row PROW2 may be electrically connected to the third pixel circuit PC3 of the second circuit row CROW2 through an anode connection line.
  • the second anode connection line ACL2 may extend in the second direction DR2.
  • the second anode connection line ACL2 may overlap the first circuit row CROW1 and the third pixel row PROW3.
  • the second anode connection line ACL2 may overlap the demux region DMA.
  • the first pixel SP1 of the third pixel row PROW3 may be electrically connected to the first pixel circuit PC1 of the third circuit row CROW3 through the third anode connection line ACL3.
  • the second and third pixels SP2 and SP3 of the third pixel row PROW3 may be electrically connected to the second pixel circuit PC2 and the third pixel circuit PC3 of the third circuit row CROW3, respectively, through a connection shape similar to that of the third anode connection line ACL3.
  • the third anode connection line ACL3 may overlap the second circuit row CROW2.
  • the first pixel SP1 of the fourth pixel row PROW4 may be electrically connected to the first pixel circuit PC1 of the fourth circuit row CROW4 through the fourth anode connection line ACL4.
  • the second and third pixels SP2 and SP3 of the fourth pixel row PROW4 may be electrically connected to the second and third pixel circuits PC2 and PC3 of the fourth circuit row CROW4, respectively, through a connection shape similar to that of the fourth anode connection line ACL4.
  • the first pixel SP1 of the fifth pixel row PROW5 may be electrically connected to the first pixel circuit PC1 of the fifth circuit row CROW5 through the fifth anode connection line ACL5.
  • the second and third pixels SP2 and SP3 of the fifth pixel row PROW5 may be electrically connected to the second and third pixel circuits PC2 and PC3 of the fifth circuit row CROW5, respectively, through a connection shape similar to that of the fifth anode connection line ACL5.
  • the first pixel SP1 of the sixth pixel row PROW6 may be electrically connected to the first pixel circuit PC1 of the sixth circuit row CROW6 through the sixth anode connection line ACL6.
  • the second and third pixels SP2 and SP3 of the sixth pixel row PROW6 may be electrically connected to the second and third pixel circuits PC2 and PC3 of the sixth circuit row CROW6, respectively, through a connection shape similar to that of the sixth anode connection line ACL6.
  • the first pixel SP1 of the seventh pixel row PROW7 may be electrically connected to the first pixel circuit PC1 of the seventh circuit row CROW7 through the seventh anode connection line ACL7.
  • the second and third pixels SP2 and SP3 of the seventh pixel row PROW7 may be electrically connected to the second and third pixel circuits PC2 and PC3 of the seventh circuit row CROW7, respectively, through a connection shape similar to that of the seventh anode connection line ACL7.
  • FIG. 9 is a diagram illustrating an example of a connection relationship between a light emitting element and a pixel circuit in a second unit pixel column included in the display device of FIG. 5 .
  • each of the first, second, and third pixel circuits PC1, PC2, and PC3 of the second unit pixel column UCOL2 may be electrically connected to corresponding first, second, and third pixels SP1, SP2, and SP3.
  • the first, second, and third pixel circuits PC1, PC2, and PC3 corresponding to the second unit pixel column UCOL2 may be shifted to one side (e.g., in a direction opposite to the first direction DR1).
  • the first, second, and third pixel circuits PC1 , PC2 , and PC3 may be arranged to be offset from the first, second, and third pixels SP1 , SP2 , and SP3 in the second direction DR2 .
  • the first pixel SP1 of the first pixel row PROW1 may be electrically connected to the first pixel circuit PC1 of the first circuit row CROW1 through the first anode connection line ACL1'.
  • the first pixel SP1 of the second pixel row PROW2 may be electrically connected to the first pixel circuit PC1 of the second circuit row CROW2 through the second anode connection line ACL2'.
  • the first pixels SP1 of the third to seventh pixel rows PROW3 to PROW7 may be electrically connected to the first pixel circuit PC1 of the third to seventh circuit rows CROW3 to CROW7 through the third to seventh anode connection lines ACL3', ACL4', ACL5', ACL6', and ACL7', respectively.
  • the remaining anode connection lines may also connect a corresponding pixel circuit and a pixel similarly to the above. Accordingly, a description overlapping with the above description will be omitted.
  • the first, second, and third pixel circuits PC1 , PC2 , and PC3 are arranged to be offset from the first, second, and third pixels SP1 , SP2 , and SP3 in the second direction DR2 , the first to seventh anode connection lines ACL1 ', ACL2', ACL3', ACL4', ACL5', ACL6', and ACL7' have at least one bent portion and the first direction DR1 ) may be included.
  • FIG. 10 is a diagram illustrating an example of a pixel circuit area, a demux area, a fan-out area, an electrostatic discharge area, and a non-display area included in the display device of FIG. 5 .
  • each of the display devices 10 may include a display area DA and a non-display area NDA.
  • pixel rows are omitted in FIG. 10 .
  • the display area DA may include an electrostatic discharge area ESA, a fan-out area FOA, a demux area DMA, and a pixel circuit area CCA.
  • the electrostatic discharge area ESA, the fan-out area FOA, and the demux area DMA may be disposed at an edge of at least one side of the display area DA.
  • the electrostatic discharge area ESA, the fan-out area FOA, and the demux area DMA may be disposed at an upper edge of the display area DA.
  • the electrostatic discharge area (ESA), the fan-out area (FOA), and the demux area (DMA) may be disposed on left and right edges or top and bottom edges.
  • At least one of the electrostatic discharge area (ESA), the fan-out area (FOA), and the demux area (DMA) may be disposed on at least one edge of the display device 10 .
  • the non-display area NDA may include a pad portion PAD.
  • the electrostatic discharge area ESA may include electrostatic discharge circuits ESD.
  • the electrostatic discharge circuit ESD may overlap at least a portion of the first, second, and third pixels SP1 , SP2 , and SP3 of the first pixel row PROW1 .
  • the electrostatic discharge circuit may protect the fan out line (FOL), the demultiplexer (DMX), and the pixel circuit (PC) from static electricity.
  • the electrostatic discharge circuit (ESD) may prevent static electricity from flowing into the display area DA by discharging static electricity introduced from the outside.
  • the fan out area FOA may include fan out lines FOL.
  • the fan outline lines FOL may overlap the first, second, and third pixels SP1 , SP2 , and SP3 of the second pixel row PROW2 .
  • the fan outline FOL may extend from the pad part PAD to the demux DMX.
  • the fan out line FOL may supply the data voltage (data signal) received from the pad part PAD to the demultiplexer DMX.
  • the fan outline FOL may extend from the pad portion PAD to the pixel circuit area CCA.
  • the fan out line FOL may supply a clock signal received from the pad part PAD to a clock line driving the gate driver GDR, and may supply a power supply voltage or a control voltage received from the pad part PAD to a voltage line driving the gate driver GDR.
  • the demux area DMA may include demux DMXs.
  • the demultiplexer DMX may supply the data voltage received from the fan out line FOL to the first, second, and third data lines DL1 , DL2 , and DL3 in a time division manner. Since each of the display devices 10 includes a DMX, the number of fan out lines (FOL) can be reduced and the area of the fan out area (FOA) can be reduced.
  • the pixel circuit area CCA may include the data line DL. Although not shown, the pixel circuit area CCA may further include gate lines for driving the pixel circuit PC and clock lines, voltage lines, carry lines, and the like for driving the gate driver GDR.
  • the data line DL may be connected between the demultiplexer DMX and the pixel circuit PC.
  • the data lines DL may extend in the second direction DR2 and may be spaced apart from each other in the first direction DR1.
  • the data line DL may supply the data voltage received from the demultiplexer DMX to the pixel circuit PC.
  • the data line DL may include first, second, and third data lines DL1 , DL2 , and DL3 .
  • the first data line DL1 may be connected to the first pixel circuits PC1 of each unit pixel column (eg, the first unit pixel column UCOL1).
  • the first data line DL1 may sequentially supply data voltages to the first pixel circuits PC1 disposed in each unit pixel column.
  • the second data line DL2 may be connected to the second pixel circuits PC2 of each unit pixel column (eg, the first unit pixel column UCOL1).
  • the second data line DL2 may sequentially supply data voltages to the second pixel circuits PC2 disposed in each unit pixel column.
  • the third data line DL3 may be connected to the third pixel circuits PC3 of each unit pixel column (eg, the first unit pixel column UCOL1).
  • the third data line DL3 may sequentially supply data voltages to the third pixel circuits PC3 disposed in each unit pixel column.
  • the gate driver GDR may be disposed between adjacent unit pixel columns of the pixel circuit area CCA.
  • the gate driver GDR may include stages ST1 to ST7 disposed between the second unit pixel column UCOL2 and the third unit pixel column UCOL3 .
  • the stages ST1 to ST7 may be disposed between the first unit pixel column UCOL1 and the second unit pixel column UCOL2 or between the third unit pixel column UCOL3 and the fourth unit pixel column UCOL4.
  • Other stages outputting gate signals (scan signals, etc.) different from those of the other stages ST1 to ST7 may be further disposed between other pixel columns.
  • Each of the first to seventh stages ST1 to ST7 may be disposed in the first to seventh circuit rows CROW1 to CROW7.
  • the first to seventh stages ST1 to ST7 may be arranged along the second direction DR2.
  • the first stage ST1 may supply a gate signal to a gate line disposed in the first circuit row CROW1.
  • the second stage ST2 may supply a gate signal to a gate line disposed in the second circuit row CROW2.
  • the third to seventh stages ST3 to ST7 may supply gate signals to gate lines disposed in the third to seventh circuit rows CROW3 to CROW5 , respectively.
  • a distance between adjacent stages in the second direction DR2 may be determined according to the above-described arrangement positions of the circuit rows (eg, CROW1 to CROW7).
  • the distance between the first stage ST1 and the second stage ST2 in the second direction DR2 may be set to the sixth distance d6.
  • the second circuit row CROW2 and the third circuit row CROW3 are adjacent to each other, and an interval between the second stage ST2 and the third stage ST3 in the second direction DR2 may be set to a seventh interval d7.
  • the seventh interval d7 may be smaller than the sixth interval d6.
  • the fourth pixel row PROW4 is disposed between the third circuit row CROW3 and the fourth circuit row CROW4, and the interval between the third stage ST3 and the fourth stage ST4 in the second direction DR2 may be set to the sixth interval d6.
  • the fourth circuit row CROW4 and the fifth circuit row CROW5 are adjacent to each other, and an interval between the fourth stage ST4 and the fifth stage ST5 in the second direction DR2 may be a seventh interval d7.
  • a fifth pixel row PROW5 and a sixth pixel row PROW6 may be disposed between the fifth circuit row CROW5 and the sixth circuit row CROW6 .
  • An additional space may be further inserted between the fifth pixel row PROW5 and the sixth pixel row PROW6 to make the distance between the fifth pixel row PROW5 and the sixth pixel row PROW6 the same as that between adjacent pixel rows (eg, the fourth pixel row PROW4 and the fifth pixel row PROW5).
  • an interval in the second direction DR2 between the fifth stage ST5 and the sixth stage ST6 may be set to the eighth interval d8.
  • the eighth interval d8 may be greater than the sixth interval d6.
  • the sixth circuit row CROW6 and the seventh circuit row CROW7 are adjacent to each other, and an interval between the sixth stage ST6 and the seventh stage ST7 in the second direction DR2 may be a seventh interval d7.
  • the eighth stage may be disposed at an eighth distance d8 from the seventh stage ST7.
  • the arrangement of stages after the seventh stage ST7 may have a form in which the eighth interval d8 and the seventh interval d7 are alternately repeated.
  • the circuit arrangement of the area including the second and third unit pixel columns UCOL2 and UCOL3 may have a regular pattern starting from the fourth circuit row CROW4 . Accordingly, the number of circuit rows that can be inspected during the automatic optical inspection may increase with respect to the irregular arrangement of circuit rows in the upper portion of the display area DA.
  • FIG. 11 is an enlarged view illustrating an example of a part of an electrostatic discharge area and a fan-out area of FIG. 10 .
  • the fan out line FOL connected to the pad part PAD may include a first line resistance R1 and a second line resistance R2.
  • each of the first and second line resistors R1 and R2 may be formed in a zigzag pattern.
  • each of the first and second line resistors R1 and R2 may be designed differently according to the position of the fan out line FOL.
  • the fan out lines FOLs may have substantially the same resistance value by adjusting the lengths of the first and second line resistors R1 and R2 of the fan out lines FOLs, respectively.
  • An electrostatic discharge circuit may be disposed adjacent to the fan out line (FOL). Some of the electrostatic discharge circuits (ESD) may be connected between the fan out line (FOL) and the gate-off voltage line (VGHL), and some of the electrostatic discharge circuits (ESD) may be connected between the gate-on voltage line (VGLL).
  • the gate-off voltage line VGHL may be a signal line for transmitting a gate-off voltage for turning off a transistor included in the display area DA.
  • the gate-on voltage line VGLL may be a signal line that transmits a gate-on voltage for turning on a transistor included in the display area DA.
  • the gate-off voltage When the gate-off voltage is a logic high level, the gate-on voltage may be a logic low level. Conversely, when the gate-off voltage is a logic low level, the gate-on voltage may be a logic high level.
  • the electrostatic discharge circuit ESD may be connected to a portion between the first and second line resistors R1 and R2 of the fan out line FOL, but is not limited thereto.
  • the electrostatic discharge circuit (ESD) can prevent static electricity from flowing into the display area DA by discharging static electricity introduced from the outside.
  • FIG. 12 is a diagram illustrating an example of stages and gate lines included in the display device of FIG. 5 .
  • the gate driver GDR may be disposed in the pixel circuit area CCA.
  • the gate driver GDR may supply gate signals to the gate lines GL1 to GL7 connected to the pixel circuits PC.
  • the gate driver GDR may include stages ST1 to ST7 supplying gate signals to the pixel circuits PCs of the respective circuit rows CROW1 to CROW7.
  • the first to seventh stages ST1 to ST7 may be disposed in the first to seventh circuit rows CROW1 to CROW7, respectively.
  • the pixel circuits PC corresponding to the second unit pixel column UCOL2 of the first circuit row CROW1 and the pixel circuits PC corresponding to the third unit pixel column UCOL3 of the first circuit row CROW1 may be disposed in a space prepared by shifting in opposite directions.
  • the distance in the first direction DR1 between the pixel circuit PC corresponding to the second unit pixel column UCOL2 and the pixel circuit PC corresponding to the third unit pixel column UCOL3 may be greater than the distance in the first direction DR1 between the pixel circuit PC corresponding to the first unit pixel column UCOL1 and the pixel circuit PC corresponding to the second unit pixel column UCOL2.
  • the first stage ST1 may be connected to the first direction DR1 and the first gate line GL1 extending in the direction opposite to the first direction DR1.
  • the first gate line GL1 may be connected to each of the pixel circuits PC of the first circuit row CROW1.
  • the second stage ST2 may be connected to the first direction DR1 and the second gate line GL2 extending in a direction opposite to the first direction DR1 .
  • the second gate line GL2 may be connected to each of the pixel circuits PC of the second circuit row CROW2.
  • the third stage ST3 may be connected to the first direction DR1 and the third gate line GL3 extending in a direction opposite to the first direction DR1 .
  • the third gate line GL3 may be connected to each of the pixel circuits PC of the third circuit row CROW3.
  • the fourth to seventh stages ST4 to ST7 may be connected to the fourth to seventh gate lines GL4 to GL7 , respectively.
  • the fourth to seventh gate lines GL4 to GL7 may be connected to the pixel circuits PCs of the fourth to seventh circuit rows CROW4 to CROW7 , respectively.
  • FIG. 13 is a diagram illustrating an example of stages and gate lines connected to one pixel row included in the display device of FIG. 5 .
  • the gate driver GDR may include drivers outputting different gate signals.
  • Each of the driving units may include stages.
  • stages of different driving units may be disposed between different unit pixel columns.
  • 13 illustrates stages and gate lines corresponding to one circuit row and pixel circuits (PCs) for convenience of description. The arrangement relationship of FIG. 13 may be understood to extend and/or apply to other circuit rows.
  • the gate driver GDR may include an initialization scan driver GIDR, a write scan driver GWDR, a control scan driver GCDR, a sweep driver SWDR, a PWM light emitting driver PWDR, and a PAM light emitting driver PADR.
  • the initial scan driver GIDR may include an initial scan stage GIST.
  • the write scan driver GWDR may include a write scan stage GWST.
  • the control scan driver GCDR may include a control scan stage GCST.
  • the sweep driver SWDR may include a sweep stage SWST.
  • the PWM light emission driver PWDR may include a PWM stage PWST.
  • the PAM light emitting driver PADR may include a PAM stage PAST.
  • the initialization scan stage (GIST), write scan stage (GWST), control scan stage (GCST), sweep stage (SWST), PWM stage (PWST), and PAM stage (PAST) may be disposed within the same circuit row (CROW).
  • the initialization scan stage (GIST), write scan stage (GWST), control scan stage (GCST), sweep stage (SWST), PWM stage (PWST), and PAM stage (PAST) may be disposed between different unit pixel columns.
  • pixel circuits PCs corresponding to at least three unit pixel columns (eg, at least three pixel circuits) may be disposed between the initialization scan stage GIST and the write scan stage GWST.
  • the gate line GL may include an initialization scan line GIL, a write scan line GWL, a control scan line GCL, a sweep signal line SWPL, a PAM emission control line PAEL, and a PWM emission control line PWEL.
  • the first gate line GL1 of FIG. 12 may include a first initialization scan line, a first write scan line, a first control scan line, a first sweep signal line, a first PAM emission control line, and a first PWM emission control line.
  • the initial scan stage GIST may provide an initial scan signal to the pixel circuits PC of the circuit row CROW through the initial scan line GIL.
  • the write scan stage GWST may provide a write scan signal to the pixel circuits PCs of the circuit row CROW through the write scan line GWL.
  • the control scan stage GCST may provide a control scan signal to the pixel circuits PC of the circuit row CROW through the control scan line GCL.
  • the sweep stage SWST may provide a sweep signal to the pixel circuits PC of the circuit row CROW through the sweep signal line SWPL.
  • the PWM stage PWST may provide a PWM light emission control signal to the pixel circuits PC of the circuit row CROW through the PWM light emission control line PWEL.
  • the PAM stage PAST may provide a PAM emission control signal to the pixel circuits PC of the circuit row CROW through the PAM emission control line PAEL.
  • FIG. 14 is a diagram illustrating an example of the arrangement of a gate driver included in the display device of FIG. 5 .
  • the gate driver GDR may be disposed in the display area DA of the first display device 10-1.
  • the gate driver GDR may include a plurality of stages inserted into circuit rows.
  • the gate driver GDR may include an initialization scan driver GIDR, a write scan driver GWDR, a control scan driver GCDR, a sweep driver SWDR, a PWM light emitting driver PWDR, and a PAM light emitting driver PADR.
  • each of the initialization scan driver (GIDR), write scan driver (GWDR), control scan driver (GCDR), sweep driver (SWDR), PWM emission driver (PWDR), and PAM emission driver (PADR) may be configured with a plurality of columns.
  • stages of the same initialization scan driver GIDR may be disposed symmetrically with respect to a virtual central axis CX of the display area DA.
  • Initialization scan drivers GIDRs on the left and right sides of the central axis CX may be substantially equally driven (outputting the same signal).
  • stages of the same write scan driver GWDR may be disposed symmetrically with respect to the central axis CX.
  • Stages of the same control scan driver GCDR may be arranged symmetrically with respect to the central axis CX.
  • Stages of the same sweep driving unit SWDR may be symmetrically disposed with respect to the central axis CX.
  • Stages of the same PWM light emission driver PWDR may be symmetrically disposed with respect to the central axis CX.
  • Stages of the same PAM light emitting driver PADR may be arranged symmetrically with respect to the central axis CX.
  • RC delay and signal distortion of signals supplied from the gate driver GDR in a horizontal direction may be improved.
  • each of the sweep driving unit SWDR, the PWM light emitting driving unit PWDR, and the PAM light emitting driving unit PADR may include four rows of stages.
  • two rows of stages may be disposed on the left side of the central axis CX, and two rows of stages may be disposed on the right side of the central axis CX in symmetry thereto.
  • each of the initialization scan driver (GIDR), write scan driver (GWDR), control scan driver (GCDR), sweep driver (SWDR), PWM light emitting driver (PWDR), and PAM light emitting driver (PADR) and the number of columns in which stages are arranged are not limited thereto.
  • the arrangement of the initialization scan driver (GIDR), write scan driver (GWDR), control scan driver (GCDR), sweep driver (SWDR), PWM light emitting driver (PWDR), and PAM light emitting driver (PADR) can be designed to minimize signal distortion and/or loss.
  • 15A is a diagram illustrating an example of a test pattern for automatic optical inspection of the display device of FIG. 5 .
  • Auto Optical Inspection may be performed on the pixel circuit area CCA in units of preset patterns.
  • an area including two horizontal pixels (a configuration including a light emitting device and a pixel circuit) and two vertical pixels (a configuration including a light emitting device and a pixel circuit) may be set as the inspection pattern AOI_PAT1.
  • the inspection pattern AOI_PAT1 may include 2 rows x 2 columns of pixels.
  • the automatic optical inspection may repeatedly test whether there is a difference between the inspection patterns AOI_PAT1 in a corresponding column while moving the inspection pattern AOI_PAT1 in the second direction DR2 by the vertical width of the inspection pattern AOI_PAT1. Through this, defects (short/open, slit, pinhole, residue, foreign matter, etc.) that may occur in patterning unit processes such as a photo process and an etching process may be detected.
  • the structure of the area corresponding to the inspection pattern AOI_PAT1 must be substantially the same.
  • stages may be formed in empty spaces between pixel rows.
  • the stages are formed after the fifth pixel row PROW5, in a space between the fifth pixel row PROW5 and the sixth pixel row PROW6, and in a space between the seventh pixel row PROW7 and the eighth pixel row PROW8. Accordingly, the regularity of the existing pixel circuit area inevitably starts from the 13th circuit row, and automatic optical inspection of the first to twelfth circuit rows is impossible.
  • the stages ST1 to ST9 are inserted into each of the circuit rows CROW1 to CROW9, so that the circuits may be regularly arranged from the fourth pixel row PROW4 down thereto.
  • the test pattern AOI_PAT1 starting from the fifth circuit row CROW5 may be set as shown in FIG. 15A .
  • the number of lines (circuit rows and pixel rows) on which automatic optical inspection can be performed may increase. Accordingly, reliability of the display device and the tile-type display device TD including the display device may be improved.
  • 15B is a diagram illustrating an example of a test pattern for automatic optical inspection of the display device of FIG. 5 .
  • Auto Optical Inspection may be performed on the pixel circuit area CCA in units of preset patterns.
  • the inspection pattern AOI_PAT2 may be set to an area including 2 rows x 2 columns of pixels. In one embodiment, when all pixel rows and circuit rows are set to an even number, as shown in FIG. 15B , the inspection pattern AOI_PAT2 may be set to start from the fourth circuit row CROW4 .
  • FIG. 16 is a cross-sectional view illustrating an example of the display device of FIG. 5 .
  • each of the display devices 10 may include a substrate SUB, a pixel circuit layer PCL, and a display element layer DPL.
  • a laminated structure may be formed on the front and rear surfaces of the substrate SUB, respectively.
  • the pixel circuit layer PCL and the display element layer DPL may be disposed on the entire surface of the substrate SUB.
  • the pixel circuit layer PCL includes a light blocking layer BML, a buffer layer BF, an active layer ACTL, a first gate insulating layer GI1, a first gate layer GTL1, a second gate insulating layer GI2, a second gate layer GTL2, an interlayer insulating layer ILD, a first source metal layer SDL1, a first via layer VIA1, a first passivation layer PAS1, and a second source metal layer SDL2.
  • a second via layer VIA2 , a second passivation layer PAS2 , a third source metal layer SDL3 , a third via layer VIA3 , and a third passivation layer PAS3 may be included.
  • the display element layer DPL may include a fourth source metal layer SDL4 , an anode layer ANDL, a fourth via layer VIA4 , and a fourth passivation layer PAS4 .
  • a fifth passivation layer PAS5, a back electrode BTE, a lead line LDL, a fifth via layer VIA5, a sixth passivation layer PAS6, and a flexible film FPCB may be disposed on the rear surface of the substrate SUB.
  • a side connection line SCL electrically connecting the front and rear surfaces of the substrate SUB may be disposed across the side surface of the substrate SUB.
  • the substrate SUB may support each of the display devices 10 .
  • the substrate SUB may be a base substrate or a base member.
  • the substrate SUB may be a flexible substrate capable of being bent, folded, or rolled.
  • the substrate SUB may include an insulating material such as a polymer resin such as polyimide (PI), but is not limited thereto.
  • the substrate SUB may be a rigid substrate including a glass material.
  • the light blocking layer BML may be disposed on the substrate SUB.
  • the light blocking layer BML may be a single layer or multiple layers made of any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or an alloy thereof.
  • the light blocking layer BML may be connected to one electrode (eg, a source electrode) of a transistor (eg, a driving transistor).
  • the light blocking layer BML may overlap a portion of the active layer ACTL of the transistor TFT and block light incident on the active layer ACTL, thereby stabilizing operating characteristics of the transistor TFT.
  • the buffer layer BF may be disposed on the substrate SUB.
  • the buffer layer BF may include an inorganic material capable of preventing penetration of air or moisture.
  • the buffer layer BF may include inorganic films that are alternately stacked.
  • the buffer layer BF may be a multilayer in which at least one inorganic layer of a silicon nitride layer, a silicon oxynitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer is alternately stacked.
  • the active layer ACTL may be disposed on the buffer layer BF.
  • the active layer ACTL may include a channel CH, a source electrode SE, and a drain electrode DE of the transistor TFT.
  • the transistor TFT may be a transistor constituting the pixel circuit PC.
  • the source electrode SE and the drain electrode DE may be made conductive by heat-treating the active layer ACTL.
  • the active layer ACTL may include polycrystalline silicon, single crystal silicon, low-temperature polycrystalline silicon, amorphous silicon, or an oxide semiconductor.
  • the active layer ACTL may include first and second active layers disposed on different layers. In this case, the first active layer may include polycrystalline silicon, single crystal silicon, low-temperature polycrystalline silicon, or amorphous silicon, and the second active layer may include an oxide semiconductor.
  • the first gate insulating layer GI1 may be disposed on the active layer ACTL.
  • the first gate insulating layer GI1 may insulate the gate electrode GE and the channel CH of the transistor TFT.
  • the first gate insulating layer GI1 may include an inorganic layer.
  • the first gate insulating layer GI1 may include one of a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer.
  • the first gate layer GTL1 may be disposed on the first gate insulating layer GI1.
  • the first gate layer GTL1 may include a fan outline FOL, a gate electrode GE of the transistor TFT, and a first capacitor electrode CE1 (eg, a lower electrode) of the first capacitor C1 (see FIG. 21 ).
  • the first gate layer GTL1 may be a single layer or a multi-layer made of any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or an alloy thereof.
  • the fan out line FOL may be connected to the pad part PAD penetrating the first to third passivation layers PAS1 , PAS2 , and PAS3 , the interlayer insulating layer ILD, and the second gate insulating layer GI2 .
  • the fan outline FOL extends from the pad portion PAD to the display area DA, thereby reducing the size of the non-display area NDA.
  • the second gate insulating layer GI2 may be disposed on the first gate layer GTL1.
  • the second gate insulating layer GI2 may insulate the first gate layer GTL1 and the second gate layer GTL2.
  • the second gate insulating layer GI2 may include an inorganic layer.
  • the second gate insulating layer GI2 may include one of a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer.
  • the second gate layer GTL2 may be disposed on the second gate insulating layer GI2.
  • the second gate layer GTL2 may include the first capacitor electrode CE1 of the first capacitor C1.
  • the second gate layer GTL2 may be a single layer or a multilayer made of any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or an alloy thereof.
  • An interlayer insulating layer ILD may be disposed on the second gate layer GTL2.
  • the interlayer insulating layer ILD may insulate the first source metal layer SDL1 and the second gate layer GTL2.
  • the interlayer insulating layer ILD may include an inorganic layer.
  • the interlayer insulating layer ILD may include one of a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer.
  • the first source metal layer SDL1 may be disposed on the interlayer insulating layer ILD.
  • the first source metal layer SDL1 may include a connection electrode CCE.
  • the connection electrode CCE may be connected to an anode connection line ACL (see FIGS. 8 and 9 ) penetrating the first passivation layer PAS1 and the first via layer VIA1 .
  • the connection electrode CCE may pass through the interlayer insulating layer ILD, the second gate insulating layer GI2, and the first gate insulating layer GI1 to be connected to the drain electrode DE of the transistor TFT. Accordingly, the connection electrode CCE may electrically connect the anode connection line ACL and the drain electrode DE.
  • the first source metal layer SDL1 may be a single layer or multiple layers made of any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or an alloy thereof.
  • Mo molybdenum
  • Al aluminum
  • Cr chromium
  • Au gold
  • Ti titanium
  • Ni nickel
  • Nd neodymium
  • Cu copper
  • the first via layer VIA1 may be disposed on the first source metal layer SDL1.
  • the first via layer VIA1 may planarize an upper end of the first source metal layer SDL1.
  • the first via layer VIA1 may include an organic layer such as acrylic resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin.
  • the first passivation layer PAS1 may be disposed on the first via layer VIA1 to protect the first source metal layer SDL1.
  • the first passivation layer PAS1 may include an inorganic layer.
  • the first protective layer PAS1 may include one of a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer.
  • the second source metal layer SDL2 may be disposed on the first via layer VIA1.
  • the second source metal layer SDL2 may include an anode connection line ACL.
  • the anode connection line ACL may be connected to the anode connection electrode ACE penetrating the second passivation layer PAS2 and the second via layer VIA2.
  • the anode connection line ACL may pass through the first passivation layer PAS1 and the first via layer VIA1 and be connected to the connection electrode CCE. Accordingly, the anode connection line ACL may electrically connect the anode connection electrode ACE and the connection electrode CCE.
  • the second source metal layer SDL2 may be a single layer or multiple layers made of any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or an alloy thereof.
  • Mo molybdenum
  • Al aluminum
  • Cr chromium
  • Au gold
  • Ti titanium
  • Ni nickel
  • Nd neodymium
  • Cu copper
  • the second via layer VIA2 may be disposed on the second source metal layer SDL2.
  • the second via layer VIA2 may planarize an upper end of the second source metal layer SDL2.
  • the second via layer VIA2 may include an organic layer such as acrylic resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin.
  • the second passivation layer PAS2 may be disposed on the second via layer VIA2 to protect the second source metal layer SDL2.
  • the second passivation layer PAS2 may include an inorganic layer.
  • the second passivation layer PAS2 may include one of a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer.
  • the third source metal layer SDL3 may be disposed on the second via layer VIA2 .
  • the third source metal layer SDL3 may include an anode connection electrode ACE.
  • the anode connection electrode ACE may be connected to the first anode electrode AND1 passing through the third passivation layer PAS3 and the third via layer VIA3.
  • the anode connection electrode ACE may pass through the second passivation layer PAS2 and the second via layer VIA2 and be connected to the anode connection line ACL. Accordingly, the anode connection electrode ACE may electrically connect the anode AND and the anode connection line ACL.
  • the third source metal layer SDL3 may be a single layer or a multi-layer made of any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or an alloy thereof.
  • Mo molybdenum
  • Al aluminum
  • Cr chromium
  • Au gold
  • Ti titanium
  • Ni nickel
  • Nd neodymium
  • Cu copper
  • the third via layer VIA3 may be disposed on the third source metal layer SDL3.
  • the third via layer VIA3 may planarize an upper end of the third source metal layer SDL3 .
  • the third via layer VIA3 may include an organic layer such as acrylic resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin.
  • the third passivation layer PAS3 may be disposed on the third via layer VIA3 to protect the third source metal layer SDL3 .
  • the third passivation layer PAS3 may include an inorganic layer.
  • the third passivation layer PAS3 may include one of a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer.
  • the fourth source metal layer SDL4 may be disposed on the third passivation layer PAS3.
  • the fourth source metal layer SDL4 may include a first anode electrode AND1 , a first cathode electrode CTD1 , and a first pad electrode PAD1 .
  • the first anode electrode AND1 may pass through the third passivation layer PAS3 and the third via layer VIA3 and be connected to the anode connection electrode ACE.
  • the first cathode electrode CTD may pass through the third passivation layer PAS3 and the third via layer VIA3 and be connected to the power line.
  • the first pad electrode PAD1 may pass through the first to third passivation layers PAS1 , PAS2 , and PAS3 , the interlayer insulating layer ILD, and the second gate insulating layer GI2 to be connected to the fan outline FOL.
  • the fourth source metal layer SDL4 may be a single layer or a multi-layer made of any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or an alloy thereof.
  • Mo molybdenum
  • Al aluminum
  • Cr chromium
  • Au gold
  • Ti titanium
  • Ni nickel
  • Nd neodymium
  • Cu copper
  • the anode layer ANDL may be disposed on the fourth source metal layer SDL4 .
  • the anode layer ANDL may include a second anode electrode AND2 , a second cathode electrode CTD2 , and a second pad electrode PAD2 .
  • the anode layer ANDL may include a transparent conductive material (TCO) such as ITO or IZO.
  • the first anode electrode AND1 and the second anode electrode AND2 may form the anode AND, and the first cathode electrode CTD1 and the second cathode electrode CTD2 may form the cathode CTD.
  • the first pad electrode PAD1 and the second pad electrode PAD2 may form a pad portion PAD.
  • the pad part PAD may be disposed on the third passivation layer PAS3 in the non-display area NDA.
  • the pad part PAD may supply a voltage or signal received from the side connection line SCL to the fan out line FOL.
  • the second pad electrode PAD2 may be electrically connected to the lead line LDL through the side connection line SCL.
  • the fourth via layer VIA4 may be disposed on the third passivation layer PAS3 on which the anode AND and cathode CTD are not formed.
  • the fourth via layer VIA4 may planarize an upper end of the third passivation layer PAS3 .
  • the fourth via layer VIA4 may include an organic layer such as acrylic resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin.
  • the fourth passivation layer PAS4 is disposed on the fourth via layer VIA4 and may cover portions of the anode AND, the cathode CTD, and the pad portion PAD.
  • the fourth passivation layer PAS4 may include an inorganic layer.
  • the fourth passivation layer PAS4 may include one of a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer.
  • the fourth passivation layer PAS4 may expose a portion of the upper surface of the anode AND without covering it.
  • the light emitting element ED may contact the anode AND and the cathode CTD that are not covered by the fourth passivation layer PAS4 .
  • the fifth passivation layer PAS5 may be disposed on the rear surface of the substrate SUB to planarize the rear surface of the substrate SUB.
  • the fifth passivation layer PAS5 may include an inorganic layer.
  • the fifth passivation layer PAS5 may include one of a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer.
  • the back electrode BTE may be disposed on one side or the back side of the fifth passivation layer PAS5.
  • the back electrode BTE may supply a voltage or signal received from the flexible film FPCB to the side connection line SCL through the lead line LDL.
  • the rear electrode BTE may be electrically connected to the flexible film FPCB through the conductive adhesive member ACF.
  • the back electrode BTE may include a first back electrode BTE1 and a second back electrode BTE2 .
  • the first back electrode BTE1 may be disposed on one side or the back side of the fifth passivation layer PAS5.
  • the first back electrode BTE1 may be a single layer or a multi-layer made of any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or an alloy thereof.
  • the second back electrode BTE2 may be disposed on one side or the back side of the first back electrode BTE1 .
  • the second back electrode BTE2 may include a transparent conductive material (TCO) such as ITO or IZO.
  • the lead line LDL may be disposed on one side or the back side of the fifth passivation layer PAS5.
  • the lead line LDL may be formed of the same material or a similar material on the same layer as the first back electrode BTE1.
  • the lead line LDL may supply a voltage or signal received from the rear electrode BTE to the side connection line SCL.
  • the side connection line SCL may be disposed on the bottom edge, the side surface, and the top edge of the substrate SUB. One end of the side connection line SCL may be connected to the lead line LDL, and the other end of the side connection line SCL may be connected to the pad part PAD.
  • the side connection line SCL may pass through side surfaces of the substrate SUB, the buffer layer BF, the first and second gate insulating layers GI1 and GI2, the interlayer insulating layer ILD, and the first to third protective layers PAS1, PAS2, and PAS3.
  • the fifth via layer VIA5 may cover at least a portion of the rear surface of the rear electrode BTE and the lead line LDL.
  • the fifth via layer VIA5 may planarize a lower end of the substrate SUB.
  • the fifth via layer VIA5 may include an organic layer such as acrylic resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin.
  • the sixth passivation layer PAS6 may be disposed on one side or the back side of the fifth via layer VIA5 to protect the rear electrode BTE and the lead line LDL.
  • the sixth passivation layer PAS6 may include an inorganic layer.
  • the sixth passivation layer PAS6 may include one of a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer.
  • the flexible film FPCB may be disposed on one side or the back side of the sixth passivation layer PAS6.
  • the flexible film FPCB may be attached to the rear surface of the sixth protective layer PAS6 using an adhesive member.
  • One side of the flexible film FPCB may supply voltage or a signal to the pad part PAD disposed on the upper part of the substrate SUB through the rear electrode BTE, the lead line LDL, and the side connection line SCL.
  • the other side of the flexible film FPCB may be connected to a source circuit board or the like under the substrate SUB.
  • the flexible film (FPCB) may transmit signals provided from the source circuit board to the display device 10 .
  • the conductive adhesive member ACF may attach the flexible film FPCB to the rear surface of the rear electrode BTE.
  • the conductive adhesive member (ACF) may include an anisotropic conductive film.
  • the conductive adhesive member ACF may have conductivity in a region where the rear electrode BTE and the flexible film FPCB contact, and may electrically connect the flexible film FPCB to the rear electrode BTE.
  • the display devices 10 may include a flexible film FPCB disposed under the substrate SUB, a pad portion PAD disposed above the substrate SUB, a rear electrode BTE electrically connecting the flexible film FPCB and the pad portion PAD, a lead line LDL, and a side connection line SCL, thereby minimizing the area of the non-display area NDA.
  • the light emitting device ED may be disposed on the anode AND and the cathode CTD.
  • the light emitting device ED may include a flip chip type micro LED including a first contact electrode CTE1 and a second contact electrode CTE2 facing the anode AND and the cathode CTD, respectively.
  • the light emitting device ED may be formed of an inorganic material such as GaN.
  • the horizontal, vertical, and height sizes of the light emitting device ED may be several to hundreds of ⁇ m, respectively.
  • each of the width, length, and height of the light emitting device ED may be approximately 100 ⁇ m or less.
  • the light emitting device ED may be formed by being grown on a semiconductor substrate such as a silicon wafer.
  • the light emitting device ED may be transferred directly from the silicon wafer onto the anode AND and the cathode CTD of the substrate SUB.
  • the light emitting element ED may be transferred onto the anode AND and cathode CTD of the substrate SUB through an electrostatic method using an electrostatic head or a stamp method using an elastic polymer material such as PDMS or silicon as a transfer substrate.
  • the light emitting element ED may include a base substrate SSUB, an n-type semiconductor NSEM, an active layer MQW, a p-type semiconductor PSEM, a first contact electrode CTE1, and a second contact electrode CTE2.
  • the base substrate SSUB may be a sapphire substrate, but embodiments of the present specification are not limited thereto.
  • the n-type semiconductor NSEM may be disposed on one surface of the base substrate SSUB.
  • the n-type semiconductor NSEM may be disposed on the lower surface of the base substrate SSUB.
  • the n-type semiconductor (NSEM) may be made of GaN doped with an n-type conductive dopant such as Si, Ge, or Sn.
  • the active layer MQW may be disposed on a portion of one surface of the n-type semiconductor NSEM.
  • the active layer MQW may include a material having a single or multi-quantum well structure.
  • the active layer MQW may have a structure in which well layers and barrier layers are alternately stacked.
  • the well layer may be formed of InGaN
  • the barrier layer may be formed of GaN or AlGaN, but is not limited thereto.
  • the active layer MQW may have a structure in which a semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked with each other, or other group 3 to group 5 semiconductor materials may be included according to the wavelength band of emitted light.
  • the p-type semiconductor PSEM may be disposed on one surface of the active layer MQW.
  • the p-type semiconductor (PSEM) may be made of GaN doped with a p-type conductive dopant such as Mg, Zn, Ca, Se, or Ba.
  • the first contact electrode CTE1 may be disposed on the p-type semiconductor PSEM, and the second contact electrode CTE2 may be disposed on the other part of one surface of the n-type semiconductor NSEM. Another part of one surface of the n-type semiconductor NSEM on which the second contact electrode CTE2 is disposed may be disposed apart from a part of one surface of the n-type semiconductor NSEM on which the active layer MQW is disposed.
  • the first contact electrode CTE1 and the anode AND may be adhered to each other through a conductive adhesive member such as an anisotropic conductive film or an anisotropic conductive paste.
  • a conductive adhesive member such as an anisotropic conductive film or an anisotropic conductive paste.
  • the first contact electrode CTE1 and the anode AND may be bonded to each other through a soldering process.
  • the second contact electrode CTE2 and the cathode CTD may be adhered to each other through a conductive adhesive such as an anisotropic conductive film or an anisotropic conductive paste.
  • a conductive adhesive such as an anisotropic conductive film or an anisotropic conductive paste.
  • the second contact electrode CTE2 and the cathode CTD may be bonded to each other through a soldering process.
  • 17 is a cross-sectional view illustrating an example of the display device of FIG. 5 .
  • FIG. 17 the same reference numerals are used for components described with reference to FIG. 16, and redundant descriptions of these components will be omitted. Except for the addition of a bank BNK in FIG. 17 , the display device of FIG. 17 may be substantially the same as the display device of FIG. 16 .
  • each of the display devices 10 may include a substrate SUB, a pixel circuit layer PCL, and a display element layer DPL.
  • the display element layer DPL may further include a bank BNK.
  • the bank BNK may be disposed adjacent to the light emitting device ED.
  • the bank BNK may be a structure defining a light emitting area of a pixel.
  • the bank BNK is configured to include at least one light-blocking material and/or a reflective material to prevent a light leakage defect between adjacent pixels (or light-emitting elements ED).
  • a reflective material layer may be separately provided and/or formed on the bank BNK to further improve the efficiency of light emitted from each pixel.
  • the bank BNK may include an organic material that stably fixes the light emitting device ED and reinforces adhesion between the light emitting device ED and the anode AND and cathode CTD.
  • the bank BNK may improve the contrast of the screen by absorbing external light.
  • the bank BNK may have a black color.
  • FIG. 18 is a cross-sectional view illustrating an example of the display device of FIG. 5 .
  • the same reference numerals are used for components described with reference to FIG. 16, and redundant descriptions of these components will be omitted.
  • the display device of FIG. 18 may be substantially the same as the display device of FIG. 16 except that a cover layer COV is added.
  • each of the display devices 10 may include a substrate SUB, a pixel circuit layer PCL, and a display element layer DPL.
  • the display device may further include a cover layer COV.
  • the cover layer COV may be disposed on the display element layer DPL using the intermediate layer CTL.
  • the cover layer COV may protrude outward from the side surface of the substrate SUB (or the non-display area NDA of the display device).
  • the intermediate layer (CTL) may be a transparent adhesive layer (or adhesive layer) for reinforcing the adhesive force between the display device layer (DPL) and the cover layer (COV), for example, an optically clear adhesive, but is not limited thereto.
  • the intermediate layer (CTL) may include a filler made of an insulating material having insulating and adhesive properties.
  • the cover layer COV may include a first layer FL and a second layer SL sequentially disposed on the intermediate layer CTL.
  • the first layer FL may be a light transmittance adjusting layer designed to reduce transmittance of external light or light reflected from the display device DD. Due to the first layer FL, it is possible to prevent a gap between adjacent display devices DD from being viewed from the outside.
  • the first layer FL may include a phase delay layer, but is not limited thereto.
  • the second layer SL may be an anti-glare layer designed to diffusely reflect external light in order to prevent deterioration of image visibility by reflecting external light as it is. Due to the second layer SL, a contrast ratio of an image displayed by the display device DD may be increased.
  • the second layer SL may include a polarizer, but is not limited thereto.
  • FIG. 19 is a cross-sectional view illustrating an example of the display device of FIG. 5 .
  • FIG. 19 the same reference numerals are used for components described with reference to FIG. 16, and redundant descriptions of these components will be omitted. Except for the fact that the chamfer portion CHM is included in FIG. 18 , the display device of FIG. 19 may be substantially the same as the display device of FIG. 16 .
  • each of the display devices 10 may include a substrate SUB, a pixel circuit layer PCL, and a display element layer DPL.
  • the substrate SUB may include a chamfer portion CHM (or chamfer surface) formed between the upper surface and the side surface and/or between the rear surface and the side surface. Due to the chamfer portion CHM, the side surface SF3 of the substrate SUB may have an inclination. Accordingly, it is possible to prevent disconnection of the side connection lines SCL surrounding the top, side, and rear surfaces of the substrate SUB. In addition, the chamfer portion CHM may prevent damage to each substrate SUB of the display devices 10 from collision when the display devices 10 implement the tile-type display device TD.
  • CHM chamfer surface
  • FIG. 20 is a cross-sectional view illustrating an example in which display devices included in the tile-type display device of FIG. 4 are connected.
  • the tile-type display device TD may include a first display device 10-1 and a second display device 10-2 that are adjacently connected to each other.
  • the first display device 10 - 1 may include a first substrate SUB1 , a light emitting device ED, and a first cover layer COV1 .
  • the first substrate SUB1, the light emitting element ED, and the first cover layer COV1 may be sequentially stacked along the third direction DR3.
  • the second display device 10 - 2 may include a second substrate SUB2 , a light emitting device ED, and a second cover layer COV2 .
  • the second substrate SUB2, the light emitting element ED, and the second cover layer COV2 may be sequentially stacked along the third direction DR3.
  • Each of the first cover layer COV1 and the second cover layer COV2 may have substantially the same configuration as the cover layer COV described with reference to FIG. 18 .
  • Each of the first substrate SUB1 and the second substrate SUB2 may include the configuration of the substrate SUB and the pixel circuit layer PCL described with reference to FIGS. 16 to 19 .
  • Each of the first and second display devices 10 - 1 and 10 - 2 may include a chamfer portion CHM.
  • the chamfer portion CHM may prevent the first substrate SUB1 and the second substrate SUB2 from colliding and being damaged when the first and second display devices 10-1 and 10-2 are coupled.
  • Light emitting devices ED and a bank BNK positioned between the light emitting devices ED may be provided on the first substrate SUB1 and the second substrate SUB2, respectively.
  • the first cover layer COV1 is provided to cover the first substrate SUB1 and the light emitting devices ED mounted thereon to protect the first substrate SUB1 and the light emitting devices ED from the outside.
  • the second cover layer COV2 is provided to cover the second substrate SUB2 and the light emitting devices ED mounted thereon to protect the second substrate SUB2 and the light emitting devices ED from the outside.
  • the first cover layer COV1 and the second cover layer COV2 may reduce the visibility of the bonding area SM (or seam) formed by the gap G formed between the first substrate SUB1 (or the display device 10-1) and the second substrate SUB2 (or the second display device 10-2) and improve color deviation between the first display device 10-1 and the second display device 10-2. .
  • the first cover layer COV1 may protrude outward from the edge EDG of the first substrate SUB1
  • the second cover layer COV2 may protrude outward from the edge EDG of the second substrate SUB2.
  • the gap G between the first substrate SUB1 and the second substrate SUB2 may be greater than the gap between the first cover layer COV1 and the second cover layer COV2 .
  • an additional member ADL may be disposed in the gap G between the first substrate SUB1 and the second substrate SUB2.
  • the additional member ADL may be provided to absorb light incident on the gap G.
  • the additional member ADL may cover the chamfer portion CHM of the first substrate SUB1 and the second substrate SUB2.
  • the additional member ADL may fill all spaces between the first substrate SUB1 and the first cover layer COV1 and between the second substrate SUB3 and the second cover layer COV2.
  • the additional member ADL may prevent foreign substances or moisture from entering the spaces between the first substrate SUB1 and the first cover layer COV1 and between the second substrate SUB2 and the second cover layer COV2, respectively.
  • the additional member ADL may include a material that absorbs light.
  • the additional member ADL may include a photosensitive material, but is not limited thereto.
  • FIG. 21 is a circuit diagram illustrating an example of a pixel included in the display device of FIG. 5
  • FIG. 22 is a layout diagram illustrating an example of a pixel circuit included in the pixel of FIG. 21 .
  • the pixel PX may include a pixel circuit PC and a light emitting device ED.
  • the light emitting device ED may be a micro or nano size inorganic light emitting diode.
  • the pixel circuit PC may include a PWM circuit PWMC and a current generating circuit CGC.
  • the current generating circuit CGC may generate constant current (hereinafter referred to as driving current) supplied to the light emitting element ED.
  • the PWM circuit PWMC may control the supply time of the driving current to the light emitting device ED based on the PWM data voltage V_PWM.
  • an initialization voltage line (VIL), an initialization scan line (GIL), a write scan line (GWL), a PWM emission control line (PWEL), a horizontal power supply line (HVDL), a gate-off voltage line (VGHL), a sweep signal line (SWPL), a control scan line (GCL), a PAM emission control line (PAEL), a test signal line (TSTL), and a third power supply line (VSL) extend in a first direction DR1 and extend in a second direction DR1. They may be spaced apart in the direction DR2.
  • the initialization voltage line (VIL), initialization scan line (GIL), write scan line (GWL), PWM emission control line (PWEL), horizontal power supply line (HVDL), gate-off voltage line (VGHL), sweep signal line (SWPL), control scan line (GCL), PAM emission control line (PAEL), test signal line (TSTL), and third power supply line (VSL) are connected to the first source metal layer SDL1 disposed on the interlayer insulating layer ILD. can be formed by
  • the initialization scan line (GIL), write scan line (GWL), PWM emission control line (PWEL), control scan line (GCL), PAM emission control line (PAEL), and test signal line (TSTL) may be connected to respective gate electrodes of corresponding transistors through contact holes passing through the interlayer insulating layer (ILD) and the second gate insulating layer (GI2), respectively.
  • ILD interlayer insulating layer
  • GI2 second gate insulating layer
  • the initialization voltage line VIL, the horizontal power line HVDL, the gate-off voltage line VGHL, the sweep signal line SWPL, and the third power line VSL may be connected to the source electrode SE or drain electrode DE of the corresponding transistors through contact holes penetrating the interlayer insulating layer ILD, the second gate insulating layer GI2, and the first gate insulating layer GI1, respectively.
  • the data line DL, the vertical power line VVDL, and the PAM data line RDL may extend in the second direction DR2 and may be spaced apart from each other in the first direction DR1.
  • the data line DL, the vertical power line VVDL, and the PAM data line RDL may be formed by the second source metal layer SDL2 disposed on the first passivation layer PAS1.
  • the data line DL and the PAM data line RDL may be connected to the source electrode SE or drain electrode DE of the corresponding transistors through contact holes penetrating the first passivation layer PAS1, the first via layer VIA1, the interlayer insulating layer ILD, the second gate insulating layer GI2, and the first gate insulating layer GI1, respectively.
  • the vertical power line VVDL and the horizontal power line HVDL may be disposed on different layers and connected to each other through contact holes penetrating the first passivation layer PAS1 and the first via layer VIA1.
  • the vertical power line VVDL and the horizontal power line HVDL may form the first power line VDL1.
  • the second power line VDL2 may be formed of a third source metal layer SDL3 disposed on the second passivation layer PAS2.
  • the second power line VDL2 may be connected to the sixth and seventh transistors T6 and T7 through contact holes penetrating the second passivation layer PAS2, the second via layer VIA2, the first passivation layer PAS1, and the first via layer VIA1.
  • each of the first to nineteenth transistors T1 to T19 may be stacked in a structure similar to the stacked structure of the transistor TFT described with reference to FIG. 16 .
  • each of the first to nineteenth transistors T1 to T19 may include a channel CH formed in the active layer ACTL, a source electrode SE, and a drain electrode DE, and a gate electrode GE formed in the first gate layer GTL1.
  • the gate electrode formed on the first gate layer GTL1 and the channel CH portion of the active layer ACTL overlapping the gate electrode are defined as transistors T1 to T19. It can be understood that both sides of the channel CH of the active layer ACTL are the source electrode SE and the drain electrode DE (or one electrode and another electrode), respectively.
  • the active layer ACTL including the channels CH, the source electrodes SE, and the drain electrodes DE of the first to nineteenth transistors T1 to T19 may be integrally formed.
  • Each of the first to third capacitors C1 , C2 , and C3 may be stacked in a structure similar to that of the first capacitor C1 described with reference to FIG. 16 .
  • each of the first to third capacitors C1 , C2 , and C3 may include a lower electrode formed on the first gate layer GTL1 and an upper electrode formed on the second gate layer GTL2 .
  • the current generation circuit CGC may include first to eleventh transistors T1 to T11 and a first capacitor C1.
  • the first transistor T1 is a driving transistor and can generate driving current supplied to the light emitting device ED during the light emitting period.
  • the second transistor T2 may be connected between the PAM data line RDL and the second node N2.
  • a gate electrode of the second transistor T2 may be connected to the write scan line GWL through a contact hole.
  • the second transistor T2 may be turned on in response to a write scan signal supplied to the write scan line GWL.
  • the PAM data voltage V_PAM may be supplied to the PAM data line RDL.
  • the PAM data voltage (V_PAM) may determine the size of the driving current.
  • the luminance of the light emitting device ED which is an inorganic light emitting diode, is not sensitive to a change in driving current. Accordingly, the luminance of the light emitting device ED may be controlled by the supply time of the driving current rather than the magnitude of the driving current.
  • the PAM data voltage V_PAM may be supplied with the same magnitude to the same type of sub-pixels emitting light of the same color regardless of the gray level.
  • the PAM data voltage V_PAM may vary according to one standard.
  • the third transistor T3 may be electrically connected between a gate electrode (eg, first node N1) of the first transistor T1 and a drain electrode (eg, third node N3) of the first transistor T1.
  • a gate electrode of the third transistor T3 may be connected to the write scan line GWL.
  • the third transistor T3 may be turned on together with the second transistor T2 to diode-connect the first transistor T1 to compensate for the threshold voltage of the first transistor T1.
  • the third transistor T3 may have a form in which a plurality of transistors having gate electrodes connected in common are connected in series.
  • the gate electrode of the third transistor T3 may be divided into two branches and overlap each active layer ACTL.
  • the fourth transistor T4 may be connected between the first node N1 and the initialization voltage line VIL supplying the voltage of the initialization power supply Vint.
  • a gate electrode of the fourth transistor T4 may be connected to the initialization scan line GIL through a contact hole.
  • the fourth transistor T4 may be turned on in response to an initial scan signal supplied to the initial scan line GIL.
  • the voltage of the initialization power supply Vint may be supplied to the first node N1. That is, the gate voltage of the first transistor T1 may be initialized.
  • the fourth transistor T4 may have a form in which a plurality of transistors having gate electrodes connected in common are connected in series.
  • the gate electrode of the fourth transistor T4 may be divided into two branches and overlap each active layer ACTL.
  • a voltage of the initialization power source Vint may be a voltage low enough to turn on the transistors.
  • the fifth transistor T5 may be connected between the third node N3 and the anode electrode (eg, the fourth node N4) of the light emitting element ED.
  • the drain electrode of the fifth transistor T5 may be connected to the anode connection electrode ACE through a contact hole.
  • the anode connection electrode ACE may be connected to an upper anode (AND, shown in FIG. 16 ) through a contact hole.
  • a gate electrode of the fifth transistor T5 may be connected to the PAM emission control line PAEL through a contact hole.
  • the fifth transistor T5 may be turned on in response to a PAM emission control signal supplied to the PAM emission control line PAEL.
  • the sixth transistor T6 may be connected between the second power line VDL2 supplying the voltage of the second power source VDD2 and the second node N2.
  • a gate electrode of the sixth transistor T6 may be connected to the PWM emission control line PWEL through a contact hole.
  • the sixth transistor T6 may be turned on in response to a PWM light emission control signal supplied to the PWM light emission control line PWEL.
  • the PWM light emission control signal and the PAM light emission control signal may be provided at the same timing.
  • the seventh transistor T7 may be connected between the second power line VDL2 and the second capacitor electrode CE2 (shown in FIG. 16 , eg, an upper electrode) of the first capacitor C1.
  • the second capacitor electrode CE2 of the first capacitor C1 may be formed on the second gate layer GTL2.
  • a gate electrode of the seventh transistor T7 may be connected to the PWM emission control line PWEL through a contact hole.
  • the seventh transistor T7 may be turned on in response to the PWM emission control signal. Therefore, during the light emission period, the second capacitor electrode CE2 of the first capacitor C1 may be connected to the second power source VDD2.
  • the eighth transistor T8 may be connected between the first power line VDL1 supplying the voltage of the first power source VDD1 and the second capacitor electrode CE2 of the first capacitor C1.
  • one electrode of the eighth transistor T8 may be connected to the vertical power line VVDL through a contact hole, and the other electrode may be connected to the second capacitor electrode CE2 of the first capacitor C1 through a contact hole.
  • a gate electrode of the eighth transistor T8 may be connected to the control scan line GCL through a contact hole.
  • the eighth transistor T8 may be turned on in response to the control scan signal.
  • the voltage of the first power source VDD1 may be supplied to the second capacitor electrode CE2 of the first capacitor C1.
  • the voltage of the first power source VDD1 and the voltage of the second power source VDD2 may be the same or different.
  • the write scan signal, the initial scan signal, and the control scan signal may be supplied in the non-emission period.
  • the initial scan signal may be supplied prior to the write scan signal.
  • the control scan signal may be supplied at the same timing as the write scan signal. However, this is an example, and the control scan signal may be supplied after the write scan signal is supplied.
  • the first capacitor electrode CE1 of the first capacitor C1 may be connected to the gate electrode of the first transistor T1, that is, the first node N1.
  • the first capacitor electrode CE1 of the first capacitor C1 and the gate electrode of the first transistor T1 may be integrally formed. A portion of the gate electrode of the first transistor T1 overlapping the second capacitor electrode CE2 of the first capacitor C1 may be understood as the first capacitor electrode CE1.
  • the first capacitor C1 may serve as a storage capacitor for storing the PAM data voltage V_PAM.
  • the ninth transistor T9 may be connected between the drain electrode of the fifth transistor T5 corresponding to the fourth node N4 and the initialization voltage line VIL.
  • One electrode of the ninth transistor T9 may be connected to the initialization voltage line VIL through a contact hole.
  • a gate electrode of the ninth transistor T9 may be connected to the control scan line GCL through a contact hole.
  • the ninth transistor T9 may supply the voltage of the initialization power source Vint to the fourth node N4 in response to the control scan signal. Accordingly, the voltage of the initialization power source Vint may be provided to the anode AND through the anode connection electrode ACE.
  • the tenth transistor T10 may be connected between the fourth node N4 and the second power line PL2 supplying the second power source VSS.
  • the tenth transistor T10 may be turned on in response to the test voltage supplied to the test signal line TESL.
  • the tenth transistor T10 may be turned on according to a test voltage before connecting the light emitting device ED and the pixel circuit PC during the manufacturing process, and may be used to check whether the pixel circuit PC is abnormal.
  • One electrode of the tenth transistor T10 may be electrically connected to the anode connection electrode ACE through a contact hole, and the other electrode may be connected to the third power line VSL through a contact hole.
  • a voltage of the third power source VSS supplied to the third power line VSL may be lower than voltages of the first power source VDD1 and the second power source VDD2.
  • the voltage of the third power source VSS may correspond to the ground voltage.
  • a gate electrode of the tenth transistor T10 may be connected to the test signal line TSTL through a contact hole.
  • the eleventh transistor T11 may be connected between the third node N3 and the fifth transistor T5.
  • the eleventh transistor T11 may be formed between the first transistor T1 and the fifth transistor T5.
  • a gate electrode of the eleventh transistor T11 may be connected to a lower electrode of the third capacitor C3.
  • the gate electrode of the eleventh transistor T11 and the lower electrode of the third capacitor C3 may be connected to the ninth node N9.
  • the eleventh transistor T11 may be turned on based on the voltage of the ninth node N9.
  • the turn-on time of the eleventh transistor T11 may correspond to the light emission period (emission duty) of the light emitting element ED.
  • the PWM circuit PWMC may control the turn-on time of the eleventh transistor T11 based on the PWM data voltage V_PWM.
  • the PWM circuit PWMC may include twelfth to nineteenth transistors T12 to T19, a second capacitor C2, and a third capacitor C3.
  • the twelfth transistor T12 may be turned on during the emission period based on the PWM data voltage V_PWM and the sweep voltage supplied to the sweep signal line SWPL.
  • the twelfth transistor T12 may be connected between the sixth node N6 and the seventh node N7.
  • a gate electrode of the twelfth transistor 12 may correspond to the fifth node N5.
  • the thirteenth transistor T13 may be connected between the data line DL and the sixth node N6 (that is, one electrode of the twelfth transistor T12).
  • a gate electrode of the thirteenth transistor T13 may be connected to the write scan line GWL through a contact hole.
  • the thirteenth transistor T13 may provide the PWM data voltage V_PWM to the sixth node N6 in response to the write scan signal.
  • the fourteenth transistor T14 may be connected between the fifth node N5 and the seventh node N7.
  • the twelfth transistor T12 and the fourteenth transistor T14 may be connected to each other through a connection pattern of the second source metal layer SDL2.
  • a gate electrode of the fourteenth transistor T14 may be connected to the write scan line GWL through a contact hole.
  • the fourteenth transistor T14 may compensate the threshold voltage of the twelfth transistor T12 by diode-connecting the twelfth transistor T12 in response to the write scan signal.
  • the PWM data voltage V_PWM for which the threshold voltage is compensated may be provided to the fifth node N5.
  • the fourteenth transistor T14 may have a form in which a plurality of transistors having gate electrodes connected in common are connected in series.
  • the gate electrode of the fourteenth transistor T14 may be divided into two branches and overlap each active layer ACTL.
  • the fifteenth transistor T15 may be connected between the fifth node N5 and the initialization voltage line VIL.
  • a gate electrode of the fifteenth transistor T15 may be connected to the initialization scan line GIL through a contact hole.
  • the fifteenth transistor T15 may supply the voltage of the initialization power source Vint to the fifth node N5 in response to the initialization scan signal supplied to the initialization scan line GIL.
  • the fifteenth transistor T15 may have a form in which a plurality of transistors having gate electrodes connected in common are connected in series.
  • the gate electrode of the fourteenth transistor T14 may be divided into two branches and overlap each active layer ACTL.
  • the sixteenth transistor T16 may be connected between the first power line VDL1 and the sixth node N6.
  • a gate electrode of the sixteenth transistor T16 may be connected to the PWM light emission control line PWEL through a contact hole.
  • the seventeenth transistor T17 may be connected between the seventh node N7 and the ninth node N9.
  • a gate electrode of the seventeenth transistor T17 may be connected to the PWM emission control line PWEL through a contact hole.
  • the sixteenth and seventeenth transistors T16 and T17 may be turned on in response to the PWM emission control signal. That is, the sixteenth and seventeenth transistors T16 and T17 may provide a conductive path between the first power line VDL1 and the ninth node N9.
  • the eighteenth transistor T18 may be connected between the eighth node N8 to which the sweep signal line SWPL is connected and the gate-off voltage line VGHL supplying the gate-off voltage VGH (eg, a high potential voltage).
  • VGH gate-off voltage
  • one electrode of the eighteenth transistor T18 may be connected to the sweep signal line SWPL through a contact hole, and the other electrode may be connected to the gate-off voltage line VGHL through a contact hole.
  • the eighteenth transistor T18 may supply the voltage of the high potential power source VGH to the eighth node N8 in response to the third scan signal.
  • the voltage difference between the gate-off voltage VGH and the initialization power source Vint may be stored across the second capacitor C2.
  • the nineteenth transistor T19 may be connected between the ninth node N9 and the initialization voltage line VIL.
  • One electrode of the nineteenth transistor T19 may be connected to the gate electrode of the eleventh transistor T11 through a contact hole and a connection pattern connected thereto.
  • the other electrode of the nineteenth transistor T19 may be connected to the initialization voltage line VIL through a contact hole.
  • a gate electrode of the nineteenth transistor T19 may be connected to the control scan line GCL through a contact hole.
  • the nineteenth transistor T19 may supply the voltage of the initialization power source Vint to the ninth node N9 in response to the control scan signal.
  • the third capacitor C3 may be connected between the ninth node N3 and the initialization voltage line VIL.
  • the lower electrode of the third capacitor C3 may be integrally formed with the gate electrode of the fifteenth transistor T15, and the upper electrode of the third capacitor C3 may be overlapped thereto and formed on the second gate layer GTL2.
  • the upper electrode of the third capacitor C3 may be connected to the initialization voltage line VIL through a contact hole.
  • the third capacitor C3 is charged with the voltage of the initialization power source Vint, and the ninth node N9 can maintain the voltage of the initialization power source Vint.
  • the nineteenth transistor T19 may have a form in which a plurality of transistors having gate electrodes connected in common are connected in series.
  • the gate electrode of the nineteenth transistor T19 has a bent shape, and two portions may overlap the active layer ACTL.
  • the fifth and sixth transistors T5 and T6 are turned on, a current path is formed between the second power line VDL2 and the third power line VSL, so that the eleventh transistor T11 is turned on, and the light emitting element ED can emit light.
  • the light emitting device ED may start to emit light when the twelfth transistor 12 is turned off.
  • the PWM circuit PWMC may control the light emission time of the light emitting element ED based on the voltage set at the fifth node N5. For example, the PWM circuit PWMC may control the supply of driving current by controlling the operation of the eleventh transistor T11 based on the voltage set at the fifth node N5.
  • the PWM data voltage V_PWM may have a voltage range for turning off the twelfth transistor T12.
  • the PWM data voltage V_PWM may be determined within a voltage range of 10V to 15V.
  • the voltage of the first power source VDD1 may be about 10V. Therefore, when the sixteenth and seventeenth transistors T16 and T17 are turned on and the voltage of the first power source VDD1 is supplied to the sixth node N6, the gate-source voltage of the twelfth transistor T12 is greater than or equal to the threshold voltage, so the twelfth transistor T12 can be turned off.
  • the eleventh transistor T11 remains turned on by the voltage of the initialization power source Vint stored in the third capacitor C3, and the light emission time of the light emitting element ED can be maintained.
  • the twelfth transistor T12 is turned on, and the voltage of the first power source VDD1 is supplied to the ninth node N9 to turn off the eleventh transistor T11. Accordingly, light emission of the light emitting device ED may be stopped.
  • the sweep voltage provided to the sweep signal line SWPL may change in synchronization with the supply of the PAM light emission control signal and the PWM light emission control signals.
  • the sweep voltage may have a triangular wave shape that decreases during a period in which the PAM light emission control signal and the PWM light emission control signal are supplied.
  • the sweep voltage may be a voltage that linearly decreases from 15V to 10V, but is not limited thereto.
  • the turn-on time of the twelfth transistor T12 may be determined according to the level of the voltage set at the fifth node N5 by writing the PWM data voltage V_PWM, and the light emission time of the light emitting device may be controlled.
  • Light emission luminance can be controlled by controlling the light emission time of the light emitting device.
  • the structure of the pixel circuit is not limited by FIGS. 21 and 22, and various well-known pixel circuit structures are possible.
  • FIG. 23 is a block diagram illustrating an example of the tile-type display device of FIG. 4 .
  • FIG 23 illustrates the first display device 10-1 and the host system HOST for convenience of description.
  • a tiled display device may include a host system (HOST), a broadcast tuning unit 210, a signal processing unit 220, a display unit 230, a speaker 240, a user input unit 250, a storage unit 260, a network communication unit 270, a UI generator 280, and a control unit 290.
  • HOST host system
  • broadcast tuning unit 210 may include a broadcast tuning unit 210, a signal processing unit 220, a display unit 230, a speaker 240, a user input unit 250, a storage unit 260, a network communication unit 270, a UI generator 280, and a control unit 290.
  • the host system may be implemented as any one of a television system, a home theater system, a set-top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), a mobile phone system, and a tablet.
  • a user's command may be input to the host system (HOST) in various formats.
  • the host system HOST may receive a command by a user's touch input.
  • a user's command may be input to the host system HOST by inputting a keyboard or a button of a remote controller.
  • the host system (HOST) may receive original video data corresponding to the original video from the outside.
  • the host system (HOST) may divide the original video data by the number of display devices. For example, the host system HOST may divide original video data into first video data corresponding to a first image, second video data corresponding to a second image, third video data corresponding to a third image, and fourth video data corresponding to a fourth image, corresponding to the first display device 10-1, the second display device 10-2, the third display device 10-3, and the fourth display device 10-4.
  • the host system HOST may transmit first video data to the first display device 10-1, second video data to the second display device 10-2, third video data to the third display device 10-3, and fourth video data to the fourth display device 10-4.
  • the first display device 10-1 may display a first image according to the first video data
  • the second display device 10-2 may display a second image according to the second video data
  • the third display device 10-3 may display a third image according to the third video data
  • the fourth display device 10-4 may display a fourth image according to the fourth video data. Accordingly, the user can view original images in which the first to fourth images are combined and displayed on the first to fourth display devices 10 - 1 , 10 - 2 , 10 - 3 , and 10 - 4 .
  • the first display device 10-1 may include a broadcast tuning unit 210, a signal processing unit 220, a display unit 230, a speaker 240, a user input unit 250, a storage unit 260, a network communication unit 270, a UI generation unit 280, and a control unit 290.
  • the broadcast tuning unit 210 may tune a predetermined channel frequency under the control of the controller 290 to receive a broadcast signal of a corresponding channel through an antenna.
  • the broadcast tuning unit 210 may include a channel detection module and an RF demodulation module.
  • the broadcast signal demodulated by the broadcast tuning unit 210 is processed by the signal processing unit 220 and output to the display unit 230 and the speaker 240 .
  • the signal processor 220 may include a demultiplexer 221, a video decoder 222, a video processor 223, an audio decoder 224, and an additional data processor 225.
  • the demultiplexer 221 separates the demodulated broadcast signal into a video signal, an audio signal, and additional data.
  • the separated video signal, audio signal, and additional data are restored by the video decoder 222, the audio decoder 224, and the additional data processor 225, respectively.
  • the video decoder 222, the audio decoder 224, and the additional data processing unit 225 restore a decoding format corresponding to the encoding format upon transmission of the broadcast signal.
  • the decoded video signal is converted by the video processing unit 223 to match the vertical frequency, resolution, aspect ratio, etc. that meet the output standard of the display unit 230, and the decoded audio signal is output to the speaker 240.
  • the display unit 230 includes a display panel 100 on which an image is displayed and a panel driving unit that controls driving of the display panel 100 .
  • a detailed block diagram of the display panel 100 and the panel driver will be described later with reference to FIG. 11 .
  • the user input unit 250 may receive a signal transmitted by the host system HOST.
  • the user input unit 250 may be provided so that the user can select and input data related to communication with other display devices DV2 to DV4 as well as data related to channel selection transmitted by the host system (HOST) and selection and manipulation of UI (User Interface) menus.
  • HOST host system
  • UI User Interface
  • the storage unit 260 stores various software programs including OS programs, recorded broadcast programs, videos, photos, and other data, and may be formed of a storage medium such as a hard disk or non-volatile memory.
  • the network communication unit 270 is for short-distance communication with the host system (HOST) and other display devices (DV2 to DV4), and can be implemented as a communication module including an antenna pattern capable of implementing mobile communication, data communication, Bluetooth, RF, Ethernet, and the like.
  • HOST host system
  • DV2 to DV4 display devices
  • the network communication unit 270 is for short-distance communication with the host system (HOST) and other display devices (DV2 to DV4), and can be implemented as a communication module including an antenna pattern capable of implementing mobile communication, data communication, Bluetooth, RF, Ethernet, and the like.
  • the network communication unit 270 implements technical standards or communication schemes for mobile communication (eg, Global System for Mobile communication (GSM), Code Division Multi Access (CDMA), Code Division Multi Access 2000 (CDMA2000), Enhanced Voice-Data Optimized or Enhanced Voice-Data Only (EV-DO), Wideband CDMA (WCDMA), High Speed Downlink Packet Access (HSUPA), High Speed Uplink Packet Access (LTE), Long Term Evolution (LTE), Long Term Evolution-Advanced (LTE-A), 5G, etc.) to transmit and receive radio signals with at least one of a base station, an external terminal, and a server on a mobile communication network.
  • GSM Global System for Mobile communication
  • CDMA Code Division Multi Access
  • CDMA2000 Code Division Multi Access 2000
  • EV-DO Enhanced Voice-Data Optimized or Enhanced Voice-Data Only
  • WCDMA Wideband CDMA
  • HSUPA High Speed Downlink Packet Access
  • LTE High Speed Uplink Packet Access
  • LTE Long Term Evolution
  • the network communication unit 270 may transmit and receive radio signals in a communication network according to wireless Internet technologies through an antenna pattern to be described later.
  • Wireless Internet technologies include, for example, WLAN (Wireless LAN), Wi-Fi (Wireless-Fidelity), Wi-Fi (Wireless Fidelity) Direct, DLNA (Digital Living Network Alliance), WiBro (Wireless Broadband), WiMAX (World Interoperability for Microwave Access), HSDPA (High Speed Downlink Packet Access), HSUPA (High Speed Uplink Packet Access), LTE (Long Term Evolution), LTE-A (Long Term Evolution) -Advanced), etc., and the antenna pattern transmits and receives data according to at least one wireless Internet technology within a range including Internet technologies not listed above.
  • the UI generator 280 creates a UI menu for communication with the host system (HOST) and other display devices (DV2 to DV4), and can be implemented by algorithm codes and OSD ICs.
  • the UI menu for communication with the host system (HOST) and other display devices (DV2 to DV4) may be a menu for specifying a digital TV to be communicated with and selecting a desired function.
  • the control unit 290 is in charge of overall control of the first display device 10-1, and is in charge of communication control of the host system (HOST) and the second, third, and fourth display devices 10-2, 10-3, and 10-4, and can be implemented by a micro controller unit (MCU) in which a corresponding algorithm code for control is stored and the stored algorithm code is executed.
  • MCU micro controller unit
  • the control unit 290 controls to transmit corresponding control commands and data to the host system (HOST) and the second, third, and fourth display devices 10-2, 10-3, and 10-4 through the network communication unit 270 according to the input and selection of the user input unit 250.
  • HOST host system
  • the second, third, and fourth display devices 10-2, 10-3, and 10-4 an operation is performed according to the control command.

Landscapes

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Abstract

표시 장치는, 영상을 표시하는 표시 영역; 및 표시 영역의 주변에 배치되어 패드부를 포함하는 비표시 영역을 포함한다. 표시 영역은, 제1 화소 행에서 제1 방향으로 배열되는 발광 소자들; 제1 회로 행에서 제1 방향으로 배열되고, 제1 화소 행의 발광 소자들에 전기적으로 연결되는 화소 회로들; 제1 화소 행과 제1 회로 행 사이의 제2 화소 행에 제1 방향으로 배열되는 발광 소자들; 제2 회로 행에서 제1 방향으로 배열되고, 제2 화소 행의 발광 소자들에 연결되는 화소 회로들; 및 제1 회로 행의 화소 회로들 사이에 배치되어 제1 회로 행의 화소 회로들에 게이트 신호를 제공하는 제1 스테이지 및 제2 회로 행의 화소 회로들 사이에 배치되어 제2 회로 행의 화소 회로들에 게이트 신호를 제공하는 제2 스테이지를 포함하는 게이트 구동부를 포함한다. 제1 회로 행에서 제1 스테이지를 사이에 두고 인접한 화소 회로들 사이의 간격은 제1 회로 행의 다른 화소 회로들 사이의 간격보다 크다.

Description

표시 장치 및 이를 포함하는 타일형 표시 장치
본 발명은 표시 장치 및 이를 포함하는 타일형 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다. 예를 들어, 대화면 표시 장치를 만들기 위하여 다수 개의 표시 장치를 연결한 타일드 표시 장치(tiled display)가 실용화되고 있다. 타일드 표시 장치는 소정의 크기를 갖는 다수 개의 표시 패널을 연결하여 대화면을 구현한다.
기술 분야의 이러한 배경은 부분적으로 기술을 이해하는 데 유용한 배경을 제공하기 위한 것임을 이해해야 한다. 그러나 이와 같은 배경기술에는 여기에 개시된 주제의 해당 유효 출원일 이전에 관련 기술 분야의 숙련자에 의해 알려지거나 인식된 것의 일부가 아닌 아이디어, 개념 또는 인식이 포함될 수도 있다.
본 발명의 일 목적은 일부 화소 회로들 사이의 간격을 넓게 배치하고, 그 사이에 게이트 구동부의 스테이지가 배치되는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치를 포함하는 타일형 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 실시예들에 따른 표시 장치는, 영상을 표시하는 표시 영역; 및 상기 표시 영역의 주변에 배치되어 패드부를 포함하는 비표시 영역을 포함할 수 있다. 상기 표시 영역은, 제1 화소 행에서 제1 방향으로 배치되는 발광 소자들; 제1 회로 행에서 상기 제1 방향으로 배치되고, 상기 제1 화소 행의 상기 발광 소자들에 전기적으로 연결되는 화소 회로들; 상기 제1 화소 행과 상기 제1 회로 행 사이의 제2 화소 행에 상기 제1 방향으로 배치되는 발광 소자들; 제2 회로 행에서 상기 제1 방향으로 배치되고, 상기 제2 화소 행의 상기 발광 소자들에 전기적으로 연결되는 화소 회로들; 및 상기 제1 회로 행의 상기 화소 회로들 사이에 배치되어 상기 제1 회로 행의 상기 화소 회로들에 게이트 신호를 제공하는 제1 스테이지 및 상기 제2 회로 행의 상기 화소 회로들 사이에 배치되어 상기 제2 회로 행의 상기 화소 회로들에 게이트 신호를 제공하는 제2 스테이지를 포함하는 게이트 구동부를 포함할 수 있다. 상기 제1 회로 행에서 상기 제1 스테이지를 사이에 두고 인접한 화소 회로들 사이의 간격은 상기 제1 회로 행의 다른 화소 회로들 사이의 간격보다 클 수 있다.
일 실시예에 의하면, 상기 제1 스테이지 및 상기 제2 스테이지는 상호 인접한 단위 화소 열들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 배치될 수 있다.
일 실시예에 의하면, 상기 게이트 구동부에 인접한 단위 화소 열에서, 상기 화소 회로들과 상기 발광 소자들은 상기 제2 방향에 대하여 어긋날 수 있다.
일 실시예에 의하면, 상기 제1 스테이지에 인접한 상기 화소 회로와 이에 가장 가까운 화소 회로 사이의 간격은 상기 제1 회로 행의 다른 화소 회로들 사이의 간격보다 작을 수 있다.
일 실시예에 의하면, 상기 표시 영역은, 상기 제1 회로 행과 상기 제2 회로 행 사이의 제3 화소 행에 상기 제1 방향으로 배치되는 발광 소자들; 상기 제2 회로 행과 상기 제2 방향으로 인접하는 제3 회로 행에 상기 제1 방향으로 배치되는 화소 회로들; 및 상기 제3 회로 행의 상기 화소 회로들 사이에 배치되어 상기 제3 회로 행의 상기 화소 회로들에 게이트 신호를 제공하는 제3 스테이지를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 스테이지와 상기 제2 스테이지 사이의 간격은 상기 제2 스테이지와 상기 제3 스테이지 사이의 간격보다 클 수 있다.
일 실시예에 의하면, 상기 표시 영역은, 상기 제3 회로 행과 상기 제2 방향으로 인접하는 제4 화소 행에 제1 방향으로 배치되는 발광 소자들; 상기 제4 화소 행과 상기 제2 방향으로 이격하는 제5 화소 행에 상기 제1 방향으로 배치되는 발광 소자들; 상기 제4 화소 행과 상기 제5 화소 행 사이에 연속하여 배치되는 제4 회로 행 및 제5 회로 행에 각각 제1 방향으로 배치되는 화소 회로들; 상기 제4 회로 행의 상기 화소 회로들 사이에 배치되어 상기 제4 회로 행의 상기 화소 회로들에 게이트 신호를 제공하는 제4 스테이지; 및 상기 제5 회로 행의 상기 화소 회로들 사이에 배치되어 상기 제5 회로 행의 상기 화소 회로들에 게이트 신호를 제공하는 제5 스테이지를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제3 스테이지와 상기 제4 스테이지 사이의 간격은 상기 제1 스테이지와 상기 제2 스테이지 사이의 간격과 동일하고, 상기 제4 스테이지와 상기 제5 스테이지 사이의 간격은 상기 제2 스테이지와 상기 제3 스테이지 사이의 간격과 동일할 수 있다.
일 실시예에 의하면, 상기 표시 영역은, 상기 제5 화소 행과 상기 제2 방향으로 이격하는 제6 화소 행에 제1 방향으로 배치되는 화소 회로들; 상기 제6 화소 행과 상기 제2 방향으로 인접하는 제6 회로 행에 상기 제1 방향으로 배치되는 화소 회로들; 및 상기 제6 회로 행의 상기 화소 회로들 사이에 배치되어 상기 제6 회로 행의 상기 화소 회로들에 게이트 신호를 제공하는 제6 스테이지를 더 포함할 수 있다. 상기 제5 화소 행과 상기 제6 화소 행 사이에는 화소 회로들이 개재되지 않으며, 상호 인접한 화소 행들 사이의 간격들은 서로 동일할 수 있다.
일 실시예에 의하면, 상기 제5 스테이지와 상기 제6 스테이지 사이의 간격은 상기 제1 스테이지와 상기 제2 스테이지 사이의 간격보다 클 수 있다.
일 실시예에 의하면, 상기 표시 영역은, 상기 제2 화소 행과 상기 제1 회로 행 사이에 배치되는 디먹스를 포함할 수 잇다.
일 실시예에 의하면, 상기 표시 영역은, 상기 제1 화소 행과 상기 디먹스 사이에 배치되는 팬 아웃 라인들을 포함하는 팬 아웃 영역을 더 포함하고, 상기 팬 아웃 라인들은 상기 패드부와 상기 디먹스를 전기적으로 연결할 수 있다.
일 실시예에 의하면, 평면 상에서 볼 때, 상기 팬 아웃 라인들의 적어도 일부는 상기 제2 화소 행의 상기 발광 소자들과 중첩할 수 있다.
일 실시예에 의하면, 상기 표시 영역은, 평면 상에서 볼 때, 상기 제1 화소 행의 상기 발광 소자들과 중첩하는 정전기 방전 회로를 더 포함할 수 있다.
일 실시예에 의하면, 상기 발광 소자들 각각은 플립 칩의 마이크로 발광 다이오드일 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 타일형 표시 장치는, 표시 장치들과 상기 복수의 표시 장치들 사이를 연결하는 결합 영역을 구비하고, 상기 복수의 표시 장치들 중 적어도 하나는, 영상을 표시하는 표시 영역; 및 상기 표시 영역의 주변에 배치되어 패드부를 포함하는 비표시 영역을 포함할 수 있다. 상기 표시 영역은, 제1 화소 행에서 제1 방향으로 배치되는 발광 소자들; 제1 회로 행에서 상기 제1 방향으로 배치되고, 상기 제1 화소 행의 상기 발광 소자들에 전기적으로 연결되는 화소 회로들; 상기 제1 화소 행과 상기 제1 회로 행 사이의 제2 화소 행에 상기 제1 방향으로 배치되는 발광 소자들; 제2 회로 행에서 상기 제1 방향으로 배치되고, 상기 제2 화소 행의 상기 발광 소자들에 전기적으로 연결되는 화소 회로들; 및 상기 제1 회로 행의 상기 화소 회로들 사이에 배치되어 상기 제1 회로 행의 상기 화소 회로들에 게이트 신호를 제공하는 제1 스테이지 및 상기 제2 회로 행의 상기 화소 회로들 사이에 배치되어 상기 제2 회로 행의 상기 화소 회로들에 게이트 신호를 제공하는 제2 스테이지를 포함하는 게이트 구동부를 포함할 수 있다. 상기 제1 회로 행에서 상기 제1 스테이지를 사이에 두고 인접한 화소 회로들 사이의 간격은 상기 제1 회로 행의 다른 화소 회로들 사이의 간격보다 클 수 있다.
일 실시예에 의하면, 상기 제1 스테이지 및 상기 제2 스테이지는 상호 인접한 단위 화소 열들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 배치되고, 상기 게이트 구동부에 인접한 단위 화소 열에서, 상기 화소 회로들과 상기 발광 소자들은 상기 제2 방향에 대하여 어긋날 수 있다.
일 실시예에 의하면, 상기 제1 스테이지에 인접한 상기 화소 회로와 이에 가장 가까운 화소 회로 사이의 간격은 상기 제1 회로 행의 다른 화소 회로들 사이의 간격보다 작을 수 있다.
일 실시예에 의하면, 상기 표시 장치들 중 적어도 하나는, 기판; 상기 기판의 상면 상에 배치되는 패드부; 및 상기 기판의 상면, 상기 기판의 배면, 상기 상면과 상기 배면 사이의 일 측면 상에 배치되며, 상기 패드부에 연결되는 측면 연결 라인을 더 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치들 중 적어도 하나는, 상기 기판의 상기 배면 상에 배치되는 배면 전극; 및 도전성 접착 부재를 통해 상기 배면 전극에 연결되는 연성 필름을 더 포함할 수 있다. 상기 측면 연결 라인은 상기 배면 전극에 전기적으로 연결될 수 있다.
일 실시예에 의하면, 상기 발광 소자들 각가은 플립 칩의 마이크로 발광 다이오드일 수 있다.
본 발명의 실시예들에 따른 표시 장치는, 표시 영역 내에서 제1 내지 제3 회로 행들의 위치 변경에 의해 디먹스 영역, 팬 아웃 영역, 및 정전기 방전 영역이 표시 영역 내에 포함될 수 있다. 따라서, 표시 장치의 비표시 영역이 최소화될 수 있다.
나아가, 타일형 표시 장치는 비표시 영역의 최소화를 통해 표시 장치들 사이의 간격을 최소화함으로써, 인접한 표시 장치들 사이의 화소 피치가 표시 장치들 각각의 내부의 화소 피치와 동일하게 설계될 수 있다. 따라서, 사용자가 표시 장치들 사이의 결합 영역을 인지하는 것이 방지 또는 최소화되고, 표시 장치들 사이의 단절감이 개선되어 영상의 몰입도가 향상될 수 있다.
소정의 인접한 단위 화소 열들의 화소 회로들의 배치 간격을 다른 부분보다 상대적으로 넓게 설계함으로써, 게이트 구동부의 스테이지들이 이에 대응하는 회로 행 내에 배치될 수 있다. 따라서, 디먹스 영역, 팬 아웃 영역, 및 정전기 방전 영역을 표시 영역 내에 배치함으로 인한 화소 영역 내에서의 화소 회로들 및 스테이지들 배치의 불규칙성이 개선될 수 있다.
이에 따라, 동일한 구성을 포함하는 패턴 단위로 상대적인 차이를 검사하는 자동 광학 검사(Auto Optical Inspection; AOI)에서 검사 가능한 라인(회로 행)의 개수가 증가할 수 있다. 따라서, 표시 장치 및 이를 포함하는 타일형 표시 장치의 신뢰도가 개선될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 도면이다.
도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 도면이다.
도 3은 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 도면이다.
도 4는 본 발명의 실시예들에 따른 타일형 표시 장치를 나타내는 도면이다.
도 5는 본 발명의 실시예들에 따른 표시 장치를 나타내는 평면도이다.
도 6은 도 5의 표시 장치의 일부의 일 예를 나타내는 평면도이다.
도 7은 도 5의 표시 장치의 다른 일부의 일 예를 나타내는 평면도이다.
도 8은 도 5의 표시 장치에 포함되는 제1 단위 화소 열에서의 발광 소자와 화소 회로의 연결 관계의 일 예를 나타내는 도면이다.
도 9는 도 5의 표시 장치에 포함되는 제2 단위 화소 열에서의 발광 소자와 화소 회로의 연결 관계의 일 예를 나타내는 도면이다.
도 10은 도 5의 표시 장치에 포함되는 화소 회로 영역, 디먹스 영역, 팬 아웃 영역, 정전기 방전 영역, 및 비표시 영역의 일 예를 나타내는 도면이다.
도 11은 도 10의 정전기 방전 영역 및 팬 아웃 영역의 일부의 일 예를 나타내는 확대도이다.
도 12는 도 5의 표시 장치에 포함되는 스테이지들 및 게이트 라인들의 일 예를 나타내는 도면이다.
도 13은 도 5의 표시 장치에 포함되는 하나의 화소 행에 연결되는 스테이지들 및 게이트 라인들의 일 예를 나타내는 도면이다.
도 14는 도 5의 표시 장치에 포함되는 게이트 구동부의 배치의 일 예를 나타내는 도면이다.
도 15a는 도 5의 표시 장치에 대한 자동 광학 검사를 위한 검사 패턴의 일 예를 나타내는 도면이다.
도 15b는 도 5의 표시 장치에 대한 자동 광학 검사를 위한 검사 패턴의 일 예를 나타내는 도면이다.
도 16은 도 5의 표시 장치의 일 예를 나타내는 단면도이다.
도 17은 도 5의 표시 장치의 일 예를 나타내는 단면도이다.
도 18은 도 5의 표시 장치의 일 예를 나타내는 단면도이다.
도 19는 도 5의 표시 장치의 일 예를 나타내는 단면도이다.
도 20은 도 4의 타일형 표시 장치에 포함되는 표시 장치들이 연결된 일 예를 나타내는 단면도이다.
도 21은 도 5의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 22는 도 21의 화소에 포함되는 화소 회로의 일 예를 나타내는 레이아웃 도면이다.
도 23은 도 4의 타일형 표시 장치의 일 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다. 예를 들어, 여기에 개시된 형상은 개시된 형상과 실질적으로 동일한 형상을 포함할 수 있다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
도면에서, 구성요소의 크기, 두께, 비율 및 치수는 설명의 편의 및 명확성을 위해 과장될 수 있다. 같은 숫자는 전체에 걸쳐 같은 요소를 나타낸다.
본 명세서에 사용된 바와 같이, 단수 형태, "a", "an" 및 "the"는 문맥이 명백하게 달리 나타내지 않는 한 복수 형태도 포함하도록 의도된다.
명세서 및 청구범위에서, "및/또는"이라는 용어는 그 의미 및 해석을 위해 "및" 및 "또는"이라는 용어의 임의의 조합을 포함하도록 의도된다. 예를 들어, "A 및/또는 B"는 "A, B, 또는 A 및 B"를 의미하는 것으로 이해될 수 있다. "및" 및 "또는"이라는 용어는 접속 또는 접속 의미로 사용될 수 있으며 "및/또는"과 동등한 것으로 이해될 수 있다.
명세서 및 특허청구범위에서 "~ 중 적어도 하나"라는 문구는 그 의미 및 해석을 위해 "~의 군에서 선택된 적어도 하나"의 의미를 포함하도록 의도된다. 예를 들어, "A와 B 중 적어도 하나"는 "A, B, 또는 A와 B"를 의미하는 것으로 이해될 수 있다.
제 1, 제 2 등의 용어가 다양한 요소를 설명하기 위해 본 명세서에서 사용될 수 있지만, 이러한 요소는 이러한 용어에 의해 제한되어서는 안된다는 것이 이해될 것이다. 이러한 용어는 한 요소를 다른 요소와 구별하는 데만 사용됩니다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
공간적으로 상대적인 용어 "아래", "아래", "아래", "위", "위" 등은 한 요소 또는 구성 요소와 다른 구성 요소 사이의 관계를 설명하기 위한 설명의 용이성을 위해 여기에서 사용될 수 있습니다. 도면에 도시된 바와 같은 요소 또는 구성요소. 공간적으로 상대적인 용어는 도면에 도시된 방향에 추가하여 사용 또는 작동 중인 장치의 다른 방향을 포함하도록 의도된 것으로 이해될 것이다. 예를 들어, 도면에 도시된 장치를 뒤집은 경우, 다른 장치의 "아래" 또는 "아래"에 위치하는 장치가 다른 장치의 "위"에 위치할 수 있다. 따라서, 예시적인 용어 "아래"는 하부 및 상부 위치를 모두 포함할 수 있다. 장치는 또한 다른 방향으로 배향될 수 있으므로 공간적으로 상대적인 용어는 배향에 따라 다르게 해석될 수 있다.
본 명세서에서 요소(또는 영역, 층, 부분 등)가 다른 요소에 "위에 있는", "연결된" 또는 "연결된" 것으로 언급될 때, 그것은 위에서 언급한 다른 요소에 직접 배치, 연결 또는 결합될 수 있거나, 그 사이에 개재 요소가 배치될 수 있다.
"연결된" 또는 "연결된"이라는 용어는 물리적 또는 전기적 연결 또는 결합을 포함할 수 있음이 이해될 것이다.
"중첩" 또는 "중첩"이라는 용어는 제1 객체가 제2 객체의 위 또는 아래 또는 측면에 있을 수 있고, 그 반대일 수 있음을 의미한다. 또한, "겹침"이라는 용어는 층, 스택, 면 또는 대면, 위로 연장, 덮거나 부분적으로 덮는 것 또는 당업자에 의해 이해되고 이해되는 임의의 다른 적절한 용어를 포함할 수 있다.
요소가 다른 요소를 '겹치지 않음' 또는 '겹치지 않음'으로 설명할 때, 이는 요소들이 서로 이격되거나, 서로 오프셋되는 표혐들은 당업자에 의해 인식되고 이해되는 적절한 용어로 따로 설정되는 것을 포함할 수 있다.
"페이스" 및 "페이싱"이라는 용어는 제1 요소가 제2 요소에 직접 또는 간접적으로 대향할 수 있음을 의미한다. 제1 및 제2 구성요소 사이에 제3 구성요소가 개재된 경우, 제1 구성요소와 제2 구성요소는 여전히 마주하고 있지만 간접적으로 대향하는 것으로 이해될 수 있다.
용어 "포함하다", "포함하는", "포함한다" 및/또는 "포함하는", "갖는", "가지다" 및/또는 "갖는", 본 명세서에서 사용될 때 이들의 변형은 명시된 기능, 정수, 단계, 작업, 요소, 구성 요소 및/또는 이들의 그룹이 있지만 하나 이상의 다른 기능, 정수, 단계, 작업, 요소, 구성 요소 및/또는 그 그룹을 명시한다.
본 명세서에 사용된 "약" 또는 "대략"은 언급된 값을 포함하며, 해당 측정 및 오류를 고려하여 당업자에 의해 결정된 특정 값에 대해 허용 가능한 편차 범위 내를 의미한다. 특정 양의 측정과 관련이 있습니다(즉, 측정 시스템의 한계). 예를 들어, "약"은 하나 이상의 표준 편차 이내, 또는 명시된 값의 ± 30%, 20%, 10%, 5% 이내를 의미할 수 있다.
본 명세서에서 달리 정의되거나 암시되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 및 과학 용어 포함)는 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의된 것과 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 이상화되거나 지나치게 형식적인 의미로 해석되지 않는 것으로 이해될 것입니다. 여기에 명시적으로 정의되어 있다. 도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 도면이고, 도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 도면이며, 도 3은 도 1의 표시 장치에 포함되는 화소의 다른 일 예를 나타내는 도면이다.
도 1, 도 2, 및 도 3을 참조하면, 표시 장치(1)는 화소(PX)들을 포함할 수 있다.
표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10, 또는, 표시 패널)는 제1 방향(DR1)의 장변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 단변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(1)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 장치(1)는 평면형 표시 장치일 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 장치(1)는 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 장치(1)는 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
화소(PX)들 각각은 도 2 및 도 3과 같이 단위 화소(UP)로 표현될 수 있다. 단위 화소(UP) 각각은 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)을 포함할 수 있다. 도 2와 도 3에서는 단위 화소(UP)가 3 개의 화소들(SP1, SP2, SP3)을 포함하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 화소(SP1), 제2 화소(SP2), 및 제3 화소(SP3)는 서로 다른 색으로 발광할 수 있다. 제1 화소(SP1), 제2 화소(SP2), 및 제3 화소(SP3) 각각은 직사각형, 정사각형 또는 마름모의 평면 형태를 가질 수 있다. 예를 들어, 제1 화소(SP1), 제2 화소(SP2), 및 제3 화소(SP3) 각각은 도 2와 같이 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 또는, 제1 화소(SP1), 제2 화소(SP2), 및 제3 화소(SP3) 각각은 도 3과 같이 정사각형 또는 마름모의 평면 형태를 가질 수 있다.
일 실시예에서, 도 2에 도시된 바와 같이, 제1 화소(SP1), 제2 화소(SP2), 및 제3 화소(SP3)는 제1 방향(DR1)으로 배열(또는 배치)될 수 있다.
또는, 제2 화소(SP2)와 제3 화소(SP3) 중에서 어느 하나와 제1 화소(SP1)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제1 화소(SP1)는 제2 방향(DR2)으로 배열될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제2 화소(SP2)는 제1 화소(SP1)에 대하여 제1 방향(DR1)으로 배열되고, 제3 화소(SP3)는 제1 화소(SP1)에 대하여 제2 방향(DR2)으로 배열될 수 있다.
제1 화소(SP1)는 제1 광을 발광하고, 제2 화소(SP2)는 제2 광을 발광하며, 제3 화소(SP3)는 제3 광을 발광할 수 있다. 여기서, 제1 광은 적색 파장 대역의 광이고, 제2 광은 녹색 파장 대역의 광이며, 제3 광은 청색 파장 대역의 광일 수 있다. 적색 파장 대역은 대략 600㎚ 내지 750㎚의 파장 대역이고, 녹색 파장 대역은 대략 480㎚ 내지 560㎚의 파장 대역이며, 청색 파장 대역은 대략 370㎚ 내지 460㎚의 파장 대역일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 화소(SP1), 제2 화소(SP2), 및 제3 화소(SP3) 각각은 광을 발광하는 발광 소자로서 무기 반도체를 갖는 무기 발광 소자를 포함할 수 있다. 예를 들어, 무기 발광 소자는 플립 칩(flip chip) 타입의 마이크로 LED(Light Emitting Diode)일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
도 2 및 도 3에 도시된 바와 같이, 제1 화소(SP1)의 면적, 제2 화소(SP2)의 면적, 및 제3 화소(SP3)의 면적은 실질적으로 동일할 수 있으나, 이에 한정되지 않는다. 여기서 화소의 면적은 해당 화소에 포함되는 발광 소자(또는, 광원)의 평면적 또는 발광 소자의 발광 영역의 평면적으로 이해될 수 있다.
제1 화소(SP1)의 면적, 제2 화소(SP2)의 면적, 및 제3 화소(SP3)의 면적 중에서 적어도 어느 하나는 또 다른 하나와 상이할 수 있다. 또는, 제1 화소(SP1)의 면적, 제2 화소(SP2)의 면적, 및 제3 화소(SP3)의 면적 중에서 어느 두 개는 실질적으로 동일하고, 나머지 하나는 상기 두 개와 상이할 수 있다. 또는, 제1 화소(SP1)의 면적, 제2 화소(SP2)의 면적, 및 제3 화소(SP3)의 면적은 서로 상이할 수 있다.
도 4는 본 발명의 실시예들에 따른 타일형 표시 장치를 나타내는 도면이다.
도 4를 참조하면, 타일형 표시 장치(TD)는 표시 장치들(10)을 포함할 수 있다.
표시 장치들(10)은 격자형으로 배열될 수 있으나, 이에 한정되지 않는다. 표시 장치들(10)이 제1 방향(DR1, 또는, X축 방향) 또는 제2 방향(DR2, 또는, Y축 방향)으로 연결됨으로써, 타일형 표시 장치(TD)는 특정 형상을 가질 수 있다. 예를 들어, 표시 장치들(10) 각각은 서로 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 표시 장치들(10) 중 적어도 일부는 나머지와 다른 크기를 가질 수도 있다.
타일형 표시 장치(TD)는 제1 내지 제4 표시 장치들(10-1 내지 10-4)를 포함할 수 있다. 표시 장치들(10)의 개수 및 연결 또는 결합 관계는 도 4의 실시예에 한정되지 않는다. 표시 장치들(10)의 개수는 표시 장치들(10)의 크기 및/또는 타일형 표시 장치(TD)의 크기에 따라 결정될 수 있다.
제1 내지 제4 표시 장치들(10-1 내지 10-4)은 소정의 장착 프레임에 고정되어 대화면의 영상을 구현할 수 있다.
표시 장치들(10) 각각은 장변과 단변을 포함하는 직사각형 형상일 수 있다. 표시 장치들(10)은 장변 또는 단변이 서로 연결되며 배치될 수 있다. 표시 장치들(10) 중 일부는 타일형 표시 장치(TD)의 가장자리에 배치되어, 타일형 표시 장치(TD)의 일변 또는 하나의 변을 이룰 수 있다. 표시 장치들(10)의 다른 일부는 타일형 표시 장치(TD)의 모서리에 배치될 수 있고, 타일형 표시 장치(TD)의 인접한 두 개의 변을 형성할 수 있다. 표시 장치들(10)의 또 다른 일부는 타일형 표시 장치(TD)의 내부에 배치될 수 있고, 다른 표시 장치들에 의해 둘러싸일 수 있다.
표시 장치들(10) 각각은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 단위 화소(UP)들을 포함하고, 영상을 표시할 수 있다. 단위 화소(UP) 각각은 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)을 포함할 수 있다. 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각은 마이크로 발광 다이오드(Micro LED)를 포함할 수 있다. 다만, 이는 예시적인 것으로서, 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각은 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 양자점 발광층을 포함하는 양자점 발광 소자(Quantum Dot LED), 및 무기 반도체를 포함하는 무기 발광 다이오드(Inorganic LED) 중 하나를 포함할 수 있다. 이하에서는, 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각이 마이크로 발광 다이오드를 포함하는 것을 전제로 설명하기로 한다.
비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치되며, 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다. 비표시 영역(NDA)은 영상을 표시하지 않을 수 있다.
표시 장치들(10)은 표시 영역(DA)에서 행과 열을 따라 배열된 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)을 포함할 수 있다. 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각은 화소 정의막 또는 뱅크에 의해 정의되는 발광 영역 또는 개구 영역을 포함할 수 있고, 발광 영역 또는 개구 영역을 통해 피크 파장을 갖는 광을 방출할 수 있다. 발광 영역은 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각의 발광 소자에서 생성된 광이 표시 장치들(10)의 외부로 방출되는 영역일 수 있다.
제1, 제2, 및 제3 화소들(SP1, SP2, SP3)은 표시 영역(DA)의 제1 방향(DR1)을 따라 순차적으로 반복 배치될 수 있다.
타일형 표시 장치(TD)는 전체적으로 평면적 형상을 가질 수 있으나, 이에 한정되지 않는다. 타일형 표시 장치(TD)는 입체적 형상을 가짐으로써, 사용자에게 입체감을 줄 수 있다. 예를 들어, 타일형 표시 장치(TD)가 입체적 형상을 갖는 경우, 표시 장치들(10) 중 적어도 일부는 커브드(Curved) 형상을 가질 수 있다. 다른 예를 들어, 표시 장치들(10) 각각은 평면 형상을 갖고 서로 일 각도로 연결됨으로써, 타일형 표시 장치(TD)는 입체적 형상을 가질 수 있다.
타일형 표시 장치(TD)는 표시 영역(DA)들 사이에 배치되는 결합 영역(SM)을 포함할 수 있다. 타일형 표시 장치(TD)는 인접한 표시 장치들(10) 각각의 비표시 영역(NDA)이 연결되어 형성될 수 있다. 표시 장치들(10)은 결합 영역(SM)에 배치되는 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다.
표시 장치들(10) 각각의 표시 영역(DA)들 사이의 거리는 결합 영역(SM)이 사용자에게 인지되지 않을 정도로 가까울 수 있다. 예를 들어, 제1 표시 장치(10-1)의 화소들과 제2 표시 장치(10-2)의 화소들 사이의 제1 수평 화소 피치(HPP1)는 제2 표시 장치(10-2)의 화소들 사이의 제2 수평 화소 피치(HPP2)와 실질적으로 동일할 수 있다. 제1 표시 장치(10-1)의 화소들과 제3 표시 장치(10-3)의 화소들 사이의 제1 수직 화소 피치(VPP1)는 제3 표시 장치(10-3)의 화소들 사이의 제2 수직 화소 피치(VPP2)와 실질적으로 동일할 수 있다.
따라서, 타일형 표시 장치(TD)는 표시 장치들(10) 사이의 결합 영역(SM)이 사용자에게 인지되는 것을 방지함으로써, 표시 장치들(10) 사이의 단절감을 개선하고 영상의 몰입도를 향상시킬 수 있다.
도 5는 본 발명의 실시예들에 따른 표시 장치를 나타내는 평면도이고, 도 6은 도 5의 표시 장치의 일부의 일 예를 나타내는 평면도이며, 도 7은 도 5의 표시 장치의 다른 일부의 일 예를 나타내는 평면도이다.
도 4, 도 5, 도 6, 및 도 7을 참조하면, 표시 장치들(10) 각각은 시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 도 5는 제1 표시 장치(10-1)의 일부를 보여준다.
이하, 제1 표시 장치(10-1)의 구성을 중심으로 본 발명의 실시예들을 설명하기로 한다. 제2 표시 장치(10-2), 제3 표시 장치(10-3), 및 제4 표시 장치(10-4)는 제1 표시 장치(10-1)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
표시 영역(DA)은 화소 회로 영역(CCA), 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방전 영역(ESA)을 포함할 수 있다. 일 실시예에서, 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방전 영역(ESA)은 표시 영역(DA)의 적어도 일측 또는 하나의 일측의 가장자리에 배치될 수 있다. 도 5에는 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방전 영역(ESA)이 표시 영역(DA)의 상측 가장자리에 배치된 것으로 도시되어 있으나, 이들의 배치 위치는 이에 한정되지 않는다. 다른 예를 들어, 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방전 영역(ESA)의 적어도 하나는 제1 표시 장치(10-1)의 하측 가장자리, 좌측 가장자리, 및 우측 가장자리 중 적어도 하나에 더 배치될 수 있다.
비표시 영역(NDA)은 패드부(PAD)를 포함할 수 있다. 일 실시예에서, 패드부(PAD)는 소정의 신호선들을 통해 제1 표시 장치(10-1)의 배면에 배치되는 각종 구동 회로와 표시 영역(DA)의 회로들을 전기적으로 연결할 수 있다.
단위 화소(UP)는 제1, 제2, 및 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1, 제2, 및 제3 화소(SP1, SP2, SP3)는 각각 제1 화소 전극(ETL1, 또는, 애노드(AND), 화소 전극) 및 제2 화소 전극(ETL2, 또는, 캐소드(CTD), 공통 전극)을 포함할 수 있다. 예를 들어, 화소 행들 각각에서, 제1 화소(SP1)의 제1 및 제2 화소 전극들(ETL1, ETL2), 제2 화소(SP2)의 제1 및 제2 화소 전극들(ETL1, ETL2), 및 제3 화소(SP3)의 제1 및 제2 화소 전극들(ETL1, ETL2)의 제1 방향(DR1)으로의 배열이 반복될 수 있다.
제1 화소(SP1)는 제1 화소 전극(ETL1) 및 제2 화소 전극(ETL2)에 전기적으로 연결된 제1 발광 소자(ED1)를 포함할 수 있다. 나아가, 제1 화소(SP1)는 이에 포함되는 제1 화소 전극(ETL1)을 통해 제1 발광 소자(ED1)에 전기적으로 연결되는 제1 화소 회로(PC1)를 더 포함할 수 있다.
제2 화소(SP2)는 제1 화소 전극(ETL1) 및 제2 화소 전극(ETL2)에 전기적으로 연결된 제2 발광 소자(ED2)를 포함할 수 있다. 제2 화소(SP2)는 이에 포함되는 제1 화소 전극(ETL1)을 통해 제2 발광 소자(ED2)에 전기적으로 연결되는 제2 화소 회로(PC2)를 더 포함할 수 있다.
제3 화소(SP3)는 제1 화소 전극(ETL1) 및 제2 화소 전극(ETL2)에 전기적으로 연결된 제3 발광 소자(ED3)를 포함할 수 있다. 제3 화소(SP3)는 이에 포함되는 제1 화소 전극(ETL1)을 통해 제3 발광 소자(ED3)에 전기적으로 연결되는 제3 화소 회로(PC3)를 더 포함할 수 있다.
일 실시예에서, 제1 발광 소자(ED1), 제2 발광 소자(ED2), 및 제3 발광 소자(ED3) 각각은 이에 대응하는 제1 화소 전극(ETL1) 및 제2 화소 전극(ETL2) 상에 중첩하여 배치될 수 있다.
이하, 설명의 편의를 위해, 도면 상에서 제1 화소(SP1)의 제1 및 제2 화소 전극들(ETL1, ETL2) 및/또는 제1 발광 소자(ED1)를 제1 화소(SP1)로 설명하기로 한다. 마찬가지로, 제2 화소(SP2)의 제1 및 제2 화소 전극들(ETL1, ETL2) 및/또는 제2 발광 소자(ED2)를 제2 화소(SP2)로 설명하고, 제3 화소(SP3)의 제1 및 제2 화소 전극들(ETL1, ETL2) 및/또는 제3 발광 소자(ED3)를 제2 화소(SP2)로 설명하기로 한다. 또한, 단위 화소(UP) 각각은 상기와 같이 정의된 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)을 포함하는 구성인 것을 전제로 설명하기로 한다.
또한, 도 5에는 하나의 화소에 하나의 발광 소자가 배치되는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각은 적어도 두 개의 발광 소자들을 포함할 수 있다. 예를 들어, 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각은 메인 발광 소자 및 리페어 발광 소자를 포함할 수 있다.
제1, 제2, 및 제3 화소들(SP1, SP2, SP3)은 정전기 방전 영역(ESA), 팬 아웃 영역(FOA), 디먹스 영역(DMA), 및 화소 회로 영역(CCA)에 배치될 수 있다.
단위 화소(UP)들은 실질적으로 균일한 화소 피치를 갖도록 배열될 수 있다. 예를 들어, 제1 방향(DR1)으로 인접한 단위 화소(UP)들 사이의 화소 피치들(예를 들어, 가로 간격들)이 실질적으로 균일할 수 있다. 제2 방향(DR2)으로 인접한 단위 화소(UP)들 사이의 화소 피치들(예를 들어, 세로 간격들)이 실질적으로 균일할 수 있다.
단위 화소(UP)들은 화소 행들 및 단위 화소 열들을 따라 배열될 수 있다. 예를 들어, 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)은 제1 내지 제9 화소 행들(PROW1, PROW2, PROW3, PROW4, PROW5, PROW6, PROW7, PROW8, PROW9)에 내에서 배열될 수 있다. 제1 내지 제9 화소 행(PROW1, PROW2, PROW3, PROW4, PROW5, PROW6, PROW7, PROW8, PROW9)은 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다. 실제 발광 영역들을 포함하는 제1 내지 제9 화소 행들(PROW1, PROW2, PROW3, PROW4, PROW5, PROW6, PROW7, PROW8, PROW9)이 균일한 간격으로 배열되어야 영상의 이질감 등이 최소화될 수 있으므로, 제1 내지 제9 화소 행들(PROW1, PROW2, PROW3, PROW4, PROW5, PROW6, PROW7, PROW8, PROW9)은 실질적으로 동일한 간격(예를 들어, 도 6 및 도 7에 제5 간격(d5)으로 도시됨)으로 배열될 수 있다. 나아가, 전체 화소 행들은 균일한 간격(예를 들어, 제5 간격(d5))으로 배열될 수 있다.
본 명세서에서 단위 화소 열은 제2 방향(DR2)을 따라 배열(또는 배치)되는 단위 화소(UP)들에 의해 정의되는 열(화소 열)로 이해될 수 있다. 예를 들어, 도 5에는 제1 내지 제4 단위 화소 열들(UCOL1, UCOL2, UCOL3, UCOL4)이 도시되어 있다. 단위 화소 열들(UCOL1, UCOL2, UCOL3, UCOL4)을 기준으로 배치되는 단위 화소(UP)들 또한 실질적으로 동일한 간격으로 배치되어야 영상의 이질감 등이 최소화될 수 있으므로, 제1 내지 제4 단위 화소 열들(UCOL1, UCOL2, UCOL3, UCOL4)의 단위 화소(UP)들은 실질적으로 동일한 간격(예를 들어, 도 6 및 도 7에 제1 간격(d1)으로 도시됨)으로 배열될 수 있다. 나아가, 전체 단위 화로 열들은 균일한 간격(예를 들어, 제1 간격(d1))으로 배열될 수 있다. 제5 단위 화소 열(UCOL5)은 다른 단위 화소 열에 더하여 포함될 수도 있음을 이해해야 한다.
화소 회로(PC)는 화소 회로 영역(CCA)에 배치될 수 있다. 화소 회로(PC)는 제1, 제2, 및 제3 화소 회로들(PC1, PC2, PC3)을 포함할 수 있다. 제1 화소 회로(PC1)는 제1 화소(SP1)의 제1 발광 소자(ED1)에 구동 전류를 공급할 수 있고, 제2 화소 회로(PC2)는 제2 화소(SP2)의 제2 발광 소자(ED2)에 구동 전류를 공급할 수 있으며, 제3 화소 회로(PC3)는 제3 화소(SP3)의 제3 발광 소자(ED3)에 구동 전류를 공급할 수 있다. 화소 회로(PC)는 회로 행들을 따라 배열될 수 있다. 제1, 제2, 및 제3 화소 회로들(PC1, PC2, PC3)은 제1 내지 제7 회로 행들(CROW1, CROW2, CROW3, CROW4, CROW5, CROW6, CROW7)에서 제1 방향(DR1)으로 반복하여 배열될 수 있다. 제1 내지 제7 회로 행들(CROW1, CROW2, CROW3, CROW4, CROW5, CROW6, CROW7)은 제2 방향(DR2)으로 순차적으로 배열될 수 있다.
제1 화소 행(PROW1)은 표시 영역(DA)의 최외곽(예를 들어, 최상단)에 배치될 수 있다. 제1 화소 행(PROW1)은 표시 영역(DA)의 일측 가장자리 또는 상측 가장자리에 배치될 수 있다.
정전기 방전 영역(ESA)의 정전기 방전 회로는 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)과 다른 층에 배치될 수 있다. 일 실시예에서, 제1 화소 행(PROW1)은 정전기 방전 영역(ESA)과 중첩할 수 있다. 이에 따라, 비표시 영역(NDA)의 면적이 최소화 및/또는 저감될 수 있다.
제1 화소 행(PROW1)과 제1 회로 행(CROW1)은 전기적으로 연결될 수 있다. 예를 들어, 제1 화소 행(PROW1)의 화소들(SP1, SP2, SP3)은 제1 회로 행(CROW1)의 화소 회로들(PC1, PC2, PC3)에 각각 연결될 수 있다.
일 실시예에서, 제1 화소 행(PROW1)과 제1 회로 행(CROW1)은 소정의 다른 구성을 사이에 두고 제2 방향(DR2)으로 이격할 수 있다. 예를 들어, 제1 화소 행(PROW1)과 제1 회로 행(CROW1) 사이에 제2 화소 행(PROW2)이 배치될 수 있다. 또한, 일 실시예에서, 제1 화소 행(PROW1)과 제1 회로 행(CROW1) 사이에 팬 아웃 영역(FOA)이 배치될 수 있다. 팬 아웃 영역(FOA)의 팬 아웃 라인들은 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)과 다른 층에 배치될 수 있다. 즉, 비표시 영역(NDA)을 최소화하기 위해 팬 아웃 영역(FOA)이 표시 영역(DA) 내부에 배치될 수 있다.
팬 아웃 영역(FOA)의 팬 아웃 라인들은 화소 회로(PC)와 동일한 층에 형성될 수 있다. 예를 들어, 팬 아웃 라인들이 표시 영역(DA) 내에 제1 회로 행(CROW1)이 원래 배치되어야 할 공간에 형성될 수 있다. 또한, 제1 화소 행(PROW1)과 제2 화소 행(PROW2)은 다른 화소 행들의 간격과 동일하게 유지되어야 하므로, 제1 회로 행(CROW1)이 제2 화소 행(PROW2)보다 하측(또는, 내측)에 배치될 수 있다.
제2 화소 행(PROW2)은 제1 화소 행(PROW1)보다 표시 영역(DA)의 내측에 배치될 수 있다. 일 실시예에서, 제2 화소 행(PROW2)은 팬 아웃 영역(FOA)과 중첩할 수 있다.
제2 화소 행(PROW2)과 제2 회로 행(CROW2)은 제2 방향(DR2)으로 이격할 수 있다. 일 실시예에서, 제2 화소 행(PROW2)과 제2 회로 행(CROW2) 사이에 제1 회로 행(CROW1) 및 제3 화소 행(PROW3)이 배치될 수 있다.
일 실시예에서, 제2 회로 행(CROW2)은 제3 화소 행(PROW3)과 제4 화소 행(PROW4) 사이에 배치될 수 있다. 제2 화소 행(PROW2)과 제2 회로 행(CROW2)은 전기적으로 연결될 수 있다. 예를 들어, 제2 화소 행(PROW2)의 화소들(SP1, SP2, SP3)은 제2 회로 행(CROW2)의 화소 회로들(PC1, PC2, PC3)에 각각 연결될 수 있다.
일 실시예에서, 디먹스(DMX)들을 포함하는 디먹스 영역(DMA)은 제2 화소 행(PROW2)과 제1 회로 행(CROW1) 사이에 배치될 수 있다. 디먹스(DMX)는 팬 아웃 라인으로부터 제공되는 데이터 신호(또는, 데이터 전압)을 시분할로 대응하는 데이터선들에 공급할 수 있다.
디먹스(DMX)들은 화소 회로(PC)와 동일한 층에 형성될 수 있다. 예를 들어, 디먹스(DMX)들은 워래 제2 회로 행(CROW2)이 배치되어야 할 공간에 형성될 수 있다. 또한, 제2 화소 행(PROW2)과 제3 화소 행(PROW3)은 다른 화소 행들의 간격과 동일하게 유지되어야 하므로, 제2 회로 행(CROW2)은 제3 화소 행(PROW3)보다 하측(또는, 내측)에 배치될 수 있다.
제3 화소 행(PROW3)은 제2 화소 행(PROW2)보다 표시 영역(DA)의 내측에 배치될 수 있다. 제3 화소 행(PROW3)과 제3 회로 행(CROW3)은 제2 방향(DR2)으로 이격할 수 있다. 제3 화소 행(PROW3)과 제3 회로 행(CROW3) 사이에 제2 회로 행(CROW2)이 배치될 수 있다.
제4 및 제5 화소 행들(PROW4, PROW5)은 제3 화소 행(PROW3)보다 표시 영역(DA)의 내측에 배치될 수 있다. 제4 화소 행(PROW4)과 제4 회로 행(CROW4)은 제2 방향(DR2)으로 인접할 수 있고, 제5 화소 행(PROW5)과 제5 회로 행(CROW5)은 제2 방향(DR2)으로 인접할 수 있다. 일 실시예에서, 제4 및 제5 회로 행들(CROW4, CROW5)은 제4 화소행(PROW4)과 제5 화소 행(PROW5) 사이에 배치될 수 있다.
제6 및 제7 화소 행들(PROW6, PROW7)은 제5 화소 행(PROW5)보다 표시 영역(DA)의 내측에 배치될 수 있다. 제6 및 제7 화소 행들(PROW6, PROW7)은 화소 회로 영역(CCA)에 배치될 수 있다. 제6 화소 행(PROW6)과 제6 회로 행(CROW6)은 제2 방향(FR2)으로 인접할 수 있고, 제7 화소 행(PROW7)과 제7 회로 행(CROW7)은 제2 방향(DR2)으로 인접할 수 있다. 제6 및 제7 회로 행들(CROW6, CROW7)은 제6 화소 행(PROW6)과 제7 화소 행(PROW7) 사이에 배치될 수 있다.
앞서 설명한 바와 같이, 화소 행들 각각은 균일한 간격을 유지해야 하므로, 제5 화소 행(PROW5)과 제6 화소 행(PROW6) 사이에는 2개의 회로 행들이 배치될 만큼의 공간(예를 들어, 제5 간격(d5)에 상응하는 길이를 포함하는 공간)이 형성될 수 있다. 해당 공간에는 소정의 신호선들이 배치/연장될 수 있다.
게이트 구동부(GDR)는 화소 회로 영역(CCA)에 배치될 수 있다. 게이트 구동부(GDR)는 화소 회로(PC)에 접속되는 게이트 라인에 게이트 신호를 공급할 수 있다. 게이트 구동부(GDR)는 화소 회로 영역(CCA)에서 연장되는 클럭 라인, 전압 라인, 및 신호 라인에 접속될 수 있다.
일 실시예에서, 게이트 구동부(GDR)는 상호 인접한 두 개의 단위 화소 열들 사이에 배치될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제2 단위 화소 열(UCOL2)과 제3 단위 화소 열(UCOL3) 사이에 게이트 구동부(GDR)가 배치될 수 있다.
일 실시예에서, 게이트 구동부(GDR)는 초기화 스캔 구동부, 기입 스캔 구동부, 제어 스캔 구동부, 스윕 구동부, PWM 발광 구동부, 및 PAM 발광 구동부 중 적어도 하나를 포함할 수 있다. 예를 들어, 도 5의 제2 단위 화소 열(UCOL2)과 제3 단위 화소 열(UCOL3) 사이에 배치되는 게이트 구동부(GDR)는 초기화 스캔 구동부, 기입 스캔 구동부, 제어 스캔 구동부, 스윕 구동부, PWM 발광 구동부, 및 PAM 발광 구동부 중 하나일 수 있다. 초기화 스캔 구동부, 기입 스캔 구동부, 제어 스캔 구동부, 스윕 구동부, PWM 발광 구동부, 및 PAM 발광 구동부 각각은 서로 다른 단위 화소 열들의 사이에 배치될 수 있다.
게이트 구동부(GDR)는 스테이지들(ST1, ST2, ST3, ST4, ST5, ST6, ST7, ST8, ST9)을 포함할 수 있다. 제1 내지 제9 스테이지들(ST1 내지 ST9) 각각은 제1 내지 제9 회로 행들(CROW1 내지 CROW9) 내에 배치될 수 있다. 제1 내지 제9 스테이지들(ST1 내지 ST9)은 제2 방향(DR2)을 따라 배열될 수 있다.
게이트 구동부(GDR)가 기입 스캔 구동부를 포함하는 경우, 제1 내지 제9 스테이지들(ST1 내지 ST9) 각각은 기입 스캔 신호를 출력할 수 있다.
제1 스테이지(ST1)는 제1 회로 행(CROW1)에 배치되는 게이트 라인에 게이트 신호를 공급할 수 있다. 일 실시예에서, 제1 스테이지(ST1)는 제1 회로 행(CROW1)의 화소 회로(PC)들 사이에 배치될 수 있다. 제1 스테이지(ST1)는 게이트 라인을 통해 제1 회로 행(CROW1)의 화소 회로(PC)들에 게이트 신호를 공급할 수 있다.
예를 들어, 제1 스테이지(ST1)는 제1 회로 행(CROW1) 상에서 제2 단위 화소 열(UCOL2)과 제3 단위 화소 열(UCOL3) 사이의 공간에 배치될 수 있다. 도 6에서는, 설명의 편의를 위해, 제1 회로 행(CROW1)에 배치되는 화소 회로(PC)들을 이에 연결되는 단위 화소(PU)의 단위 화소 열을 기준으로 각각 제1 열 화소 회로(PC_C1), 제2 열 화소 회로(PC_C2), 제3 열 화소 회로(PC_C3), 제4 열 화소 회로(PC_C4), 및 제5 열 화소 회로(PC_C5)로 정의하기로 한다. 제1 열 화소 회로(PC_C1), 제2 열 화소 회로(PC_C2), 제3 열 화소 회로(PC_C3), 제4 열 화소 회로(PC_C4), 및 제5 열 화소 회로(PC_C5)는 각각 제1, 제2, 및 제3 화소 회로들(PC1, PC2, PC3)을 포함할 수 있다.
제1 스테이지(ST1)가 배치될 공간을 확보하기 위해 제1 스테이지(ST1)의 양 측에 각각 인접한 화소 회로들(예를 들어, 도 6의 제2 열 화소 회로(PC_C2) 및 제3 열 화소 회로(PC_C3))은 제1 회로 행(CROW1)의 다른 화소 회로들 사이의 간격들보다 넓은 간격(예를 들어, 제4 간격(d4))으로 배치될 수 있다. 예를 들어, 제2 열 화소 회로(PC_C2)는 제2 단위 화소 열(UCOL2) 및 이에 포함되는 단위 화소(UP)들에 대하여 상대적으로 좌측으로 시프트되어 배치될 수 있다. 제3 열 화소 회로(PC_C3)는 제3 단위 화소 열(UCOL3) 및 이에 포함되는 단위 화소(UP)들에 대하여 상대적으로 우측으로 시프트되어 배치될 수 있다.
반면에, 제1 스테이지(ST1)와 인접하지 않은 제1 회로 행(CROW1)의 다른 화소 회로들(예를 들어, 제1, 제4, 및 제5 열 화소 회로들(PC_C1, PC_C4, PC_C5))은 각각에 대응하는 단위 화소 열들에 맞춰 배치될 수 있다.
따라서, 제2 열 화소 회로(PC_C2)와 이에 가장 가까운 화소 회로인 제1 열 화소 회로(PC_C1) 사이의 간격은 제3 간격(d3)으로서 제1 회로 행(CROW1)의 다른 화소 회로들 사이의 간격들(d2, d4)보다 작을 수 있다. 제1 스테이지(ST1)의 배치에 의해 시프트된 제3 열 화소 회로(PC_C3)와 제4 열 화소 회로(PC_C4) 사이의 간격 또한 제3 간격(d3)일 수 있다. 다만, 이는 예시적인 것으로서, 설계에 따라 제2 열 화소 회로(PC_C2)와 제1 열 화소 회로(PC_C1) 사이의 간격은 제3 열 화소 회로(PC_C3)와 제4 열 화소 회로(PC_C4) 사이의 간격과 다를 수도 있다.
여기서, 제1 스테이지(ST1)와 인접하지 않은 화소 회로들인 제4 열 화소 회로(PC_C4)와 제5 열 화소 회로(PC_C5) 사이의 간격은 제2 간격(d2)일 수 있다.
이와 같이, 제1 회로 행(CROW1) 내에 제1 스테이지(ST1)가 배치되는 공간 확보를 위해 제1 스테이지(ST1)의 양 측에 인접한 제2 및 제3 열 화소 회로들(PC_C2, PC_C3)이 시프트되어 배치될 수 있다. 제2 열 화소 회로(PC_C2)는 제2 단위 화소 열(UCOL2)의 발광 소자들(ED1, ED2, ED3)에 대하여 제2 방향(DR2)의 대각 방향으로 어긋나 배열될 수 있다. 제3 열 화소 회로(PC_C3)는 제3 단위 화소 열(UCOL3)의 발광 소자들(ED1, ED2, ED3)에 대하여 제2 방향(DR2)의 대각 방향으로 어긋나 배열될 수 있다.
제2 스테이지(ST2)는 제2 회로 행(CROW2)에 배치되는 게이트 라인에 게이트 신호를 공급할 수 있다. 일 실시예에서, 제2 스테이지(ST2)는 제2 회로 행(CROW2)의 화소 회로(PC)들 사이에 배치될 수 있다. 제2 스테이지(ST2)는 게이트 라인을 통해 제2 회로 행(CROW2)의 화소 회로(PC)들에 게이트 신호를 공급할 수 있다.
예를 들어, 제2 스테이지(ST2)는 제2 회로 행(CROW2) 상에서 제2 단위 화소 열(UCOL2)과 제3 단위 화소 열(UCOL3) 사이의 공간에 배치될 수 있다. 제2 회로 행(CROW2)에서의 제2 스테이지(ST2) 및 화소 회로(SP)들 사이의 위치 관계(간격 등)은 도 6을 참조하여 설명된 제1 회로 행(CROW1)에서의 제2 스테이지(ST2) 및 화소 회로(SP)들 사이의 위치 관계(간격 등)와 실질적으로 동일할 수 있다.
제3 스테이지(ST3)는 제3 회로 행(CROW3)에 배치되는 게이트 라인에 게이트 신호를 공급할 수 있다. 일 실시예에서, 제3 스테이지(ST3)는 제3 회로 행(CROW3)의 화소 회로(PC)들 사이에 배치될 수 있다. 예를 들어, 제3 스테이지(ST3)는 제3 회로 행(CROW3) 상에서 제2 단위 화소 열(UCOL2)과 제3 단위 화소 열(UCOL3) 사이의 공간에 배치될 수 있다.
유사하게, 제4 내지 제9 스테이지들(ST4 내지 ST9)는 각각 제4 내지 제9 회로 행들(CROW4 내지 CROW9)에 배치되는 게이트 라인에 게이트 신호를 공급할 수 있다. 일 실시예에서, 제4 내지 제9 스테이지들(ST4 내지 ST9)은 각각 제4 내지 제9 회로 행들(CROW4 내지 CROW9) 내에서 화소 회로(PC)들 사이에 배치될 수 있다. 예를 들어, 제4 내지 제9 스테이지들(ST4 내지 ST9)는 제2 단위 화소 열(UCOL2)과 제3 단위 화소 열(UCOL3) 사이의 공간에 배치될 수 있다.
도 7에는 제6 및 제7 화소 행들(PROW6, PROW7) 및 제6 및 제7 회로 행들(CROW6, CROW7)에 배치되는 구성 요소들 사이의 위치 및 배치 관계가 도시되어 있으며, 이는 도 5 및 도 6을 참조하여 앞서 설명된 내용과 실질적으로 동일하거나 유사하므로, 중복되는 내용의 설명은 생략하기로 한다.
이와 같이, 표시 장치들(10)의 표시 영역(DA) 내에서 제1 내지 제3 회로 행들(CROW1, CROW2, CROW3)의 위치 변경에 의해 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방전 영역(ESA)이 표시 영역(DA) 내에 포함될 수 있다. 따라서, 표시 장치들(10)의 비표시 영역(NDA)이 최소화될 수 있다.
나아가, 타일형 표시 장치(TD)는 비표시 영역(NDA)의 최소화를 통해 표시 장치들(10) 사이의 간격을 최소화함으로써, 인접한 표시 장치들(10) 사이의 화소 피치가 표시 장치들(10) 각각의 내부의 화소 피치와 동일하게 설계될 수 있다. 따라서, 사용자가 표시 장치들(10) 사이의 결합 영역(SM)을 인지하는 것이 방지 또는 최소화되고, 표시 장치들(10) 사이의 단절감이 개선되어 영상의 몰입도가 향상될 수 있다.
인접한 단위 화소 열들의 화소 회로들의 배치 간격을 다른 부분보다 상대적으로 넓게 설계함으로써, 게이트 구동부(GDR)의 스테이지들(ST1 내지 ST9)이 이에 대응하는 회로 행들(CROW1 내지 CROW9) 내에 배치될 수 있다. 따라서, 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방전 영역(ESA)을 표시 영역(DA) 내에 배치함으로 인한 화소 회로 영역(CCA) 내에서의 화소 회로들 및 스테이지들 배치의 불규칙성이 개선될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제4 화소 행(PROW4) 또는 제5 화소 행(PROW5)부터 제2 방향(DR2)으로 배치되는 화소 회로들 및 스테이지들은 규칙적으로 배열될 수 있다.
이에 따라, 동일한 구성을 포함하는 패턴 단위로 상대적인 차이를 검사하는 자동 광학 검사(Auto Optical Inspection; AOI)에서 검사 가능한 라인(회로 행)의 개수가 증가할 수 있다. 따라서, 표시 장치 및 이를 포함하는 타일형 표시 장치(TD)의 신뢰도가 개선될 수 있다.
도 8은 도 5의 표시 장치에 포함되는 제1 단위 화소 열에서의 발광 소자와 화소 회로의 연결 관계의 일 예를 나타내는 도면이다.
도 5 및 도 8을 참조하면, 제1 단위 화소 열(UCOL1)의 제1, 제2, 및 제3 화소 회로들(PC1, PC2, PC3) 각각은 이에 대응하는 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)에 전기적으로 연결될 수 있다.
제1 화소 행(PROW1)의 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각은 제1 회로 행(CROW1)의 제1, 제2, 및 제3 화소 회로들(PC1, PC2, PC3) 각각에 전기적으로 연결될 수 있다. 제1 화소 행(PROW1)의 제1 화소(SP1, 예를 들어, 제1 화소(SP1)의 제1 화소 전극(ETL1))는 제1 애노드 연결 라인(ACL1)을 통해 제1 회로 행(CROW1)의 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 이와 유사하게, 제1 화소 행(PROW1)의 제2 화소(SP2)는 애노드 연결 라인을 통해 제1 회로 행(CROW1)의 제2 화소 회로(PC2)와 전기적으로 연결될 수 있다. 제1 화소 행(PROW1)의 제3 화소(SP3)는 애노드 연결 라인을 통해 제1 회로 행(CROW1)의 제3 화소 회로(PC3)와 전기적으로 연결될 수 있다.
제1 애노드 연결 라인(ACL1)은 제2 방향(DR2)으로 연장될 수 있다. 제1 애노드 연결 라인(ACL1)은 화소 회로 영역(CCA)에서부터 정전기 방전 영역(ESA)까지 연장될 수 있다. 제1 애노드 연결 라인(ACL1)은 제2 화소 행(PROW2)과 중첩할 수 있다. 제1 애노드 연결 라인(ACL1)은 팬 아웃 영역(FOA) 및 디먹스 영역(DMA)과 중첩할 수 있다.
제2 화소 행(PROW2)의 제1 화소(SP1, 예를 들어, 제1 화소(SP1)의 제1 화소 전극(ETL1))는 제2 애노드 연결 라인(ACL2)을 통해 제2 회로 행(CROW2)의 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 이와 유사하게, 제2 화소 행(PROW2)의 제2 화소(SP2)는 애노드 연결 라인을 통해 제2 회로 행(CROW2)의 제2 화소 회로(PC2)와 전기적으로 연결될 수 있다. 제2 화소 행(PROW2)의 제3 화소(SP3)는 애노드 연결 라인을 통해 제2 회로 행(CROW2)의 제3 화소 회로(PC3)와 전기적으로 연결될 수 있다.
제2 애노드 연결 라인(ACL2)은 제2 방향(DR2)으로 연장될 수 있다. 제2 애노드 연결 라인(ACL2)은 제1 회로 행(CROW1) 및 제3 화소 행(PROW3)과 중첩할 수 있다. 제2 애노드 연결 라인(ACL2)은 디먹스 영역(DMA)과 중첩할 수 있다.
제3 화소 행(PROW3)의 제1 화소(SP1)는 제3 애노드 연결 라인(ACL3)을 통해 제3 회로 행(CROW3)의 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 이와 유사하게, 제3 화소 행(PROW3)의 제2 화소(SP2) 및 제3 화소(SP3)는 제3 애노드 연결 라인(ACL3)과 유사한 연결 형태를 통해 제3 회로 행(CROW3)의 제2 화소 회로(PC2) 및 제3 화소 회로(PC3)와 각각 전기적으로 연결될 수 있다.
제3 애노드 연결 라인(ACL3)은 제2 회로 행(CROW2)과 중첩할 수 있다.
제4 화소 행(PROW4)의 제1 화소(SP1)는 제4 애노드 연결 라인(ACL4)을 통해 제4 회로 행(CROW4)의 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 이와 유사하게, 제4 화소 행(PROW4)의 제2 화소(SP2) 및 제3 화소(SP3)는 제4 애노드 연결 라인(ACL4)과 유사한 연결 형태를 통해 제4 회로 행(CROW4)의 제2 화소 회로(PC2) 및 제3 화소 회로(PC3)와 각각 전기적으로 연결될 수 있다.
제5 화소 행(PROW5)의 제1 화소(SP1)는 제5 애노드 연결 라인(ACL5)을 통해 제5 회로 행(CROW5)의 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 제5 화소 행(PROW5)의 제2 화소(SP2) 및 제3 화소(SP3)는 제5 애노드 연결 라인(ACL5)과 유사한 연결 형태를 통해 제5 회로 행(CROW5)의 제2 화소 회로(PC2) 및 제3 화소 회로(PC3)와 각각 전기적으로 연결될 수 있다.
제6 화소 행(PROW6)의 제1 화소(SP1)는 제6 애노드 연결 라인(ACL6)을 통해 제6 회로 행(CROW6)의 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 제6 화소 행(PROW6)의 제2 화소(SP2) 및 제3 화소(SP3)는 제6 애노드 연결 라인(ACL6)과 유사한 연결 형태를 통해 제6 회로 행(CROW6)의 제2 화소 회로(PC2) 및 제3 화소 회로(PC3)와 각각 전기적으로 연결될 수 있다.
제7 화소 행(PROW7)의 제1 화소(SP1)는 제7 애노드 연결 라인(ACL7)을 통해 제7 회로 행(CROW7)의 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 제7 화소 행(PROW7)의 제2 화소(SP2) 및 제3 화소(SP3)는 제7 애노드 연결 라인(ACL7)과 유사한 연결 형태를 통해 제7 회로 행(CROW7)의 제2 화소 회로(PC2) 및 제3 화소 회로(PC3)와 각각 전기적으로 연결될 수 있다.
도 9는 도 5의 표시 장치에 포함되는 제2 단위 화소 열에서의 발광 소자와 화소 회로의 연결 관계의 일 예를 나타내는 도면이다.
도 5 및 도 9를 참조하면, 제2 단위 화소 열(UCOL2)의 제1, 제2, 및 제3 화소 회로들(PC1, PC2, PC3) 각각은 이에 대응하는 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)에 전기적으로 연결될 수 있다.
일 실시예에서, 제2 단위 화소 열(UCOL2)에 인접하여 게이트 구동부(GDR)가 배치되므로, 제2 단위 화소 열(UCOL2)에 대응하는 제1, 제2, 및 제3 화소 회로들(PC1, PC2, PC3)은 일 측(예를 들어, 제1 방향(DR1)의 반대 방향)으로 시프트되어 배치될 수 있다. 예를 들어, 제1, 제2, 및 제3 화소 회로들(PC1, PC2, PC3)은 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)과 제2 방향(DR2)에 대하여 어긋나 배열될 수 있다.
제2 단위 화소 열(UCOL2)에서, 제1 화소 행(PROW1)의 제1 화소(SP1)는 제1 애노드 연결 라인(ACL1')을 통해 제1 회로 행(CROW1)의 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다.
제2 단위 화소 열(UCOL2)에서, 제2 화소 행(PROW2)의 제1 화소(SP1)는 제2 애노드 연결 라인(ACL2')을 통해 제2 회로 행(CROW2)의 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다.
마찬가지로, 제2 단위 화소 열(UCOL2)에서, 제3 내지 제7 화소 행들(PROW3 내지 PROW7)의 제1 화소(SP1)들은 각각 제3 내지 제7 애노드 연결 라인들(ACL3', ACL4', ACL5', ACL6', ACL7')을 통해 제3 내지 제7 회로 행들(CROW3 내지 CROW7)의 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다.
나머지 애노드 연결 라인들 또한 상술한 바와 유사하게 대응하는 화소 회로와 화소를 연결할 수 있다. 이에, 전술한 내용과 중복되는 설명은 생략하기로 한다.
제1, 제2, 및 제3 화소 회로들(PC1, PC2, PC3)은 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)과 제2 방향(DR2)에 대하여 어긋나 배열되므로, 제1 내지 제7 애노드 연결 라인들(ACL1', ACL2', ACL3', ACL4', ACL5', ACL6', ACL7')은 적어도 하나의 꺾인 부분 및 제1 방향(DR1)으로 연장되는 부분을 포함할 수 있다.
도 10은 도 5의 표시 장치에 포함되는 화소 회로 영역, 디먹스 영역, 팬 아웃 영역, 정전기 방전 영역, 및 비표시 영역의 일 예를 나타내는 도면이다.
도 5, 도 6, 도 7, 및 도 10을 참조하면, 표시 장치들(10) 각각은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 설명의 편의를 위해 도 10에서는 화소 행들의 도시가 생략되었다.
표시 영역(DA)은 정전기 방전 영역(ESA), 팬 아웃 영역(FOA), 디먹스 영역(DMA), 및 화소 회로 영역(CCA)을 포함할 수 있다. 일 실시예에서, 정전기 방전 영역(ESA), 팬 아웃 영역(FOA), 및 디먹스 영역(DMA)은 표시 영역(DA)의 적어도 일측의 가장자리에 배치될 수 있다. 예를 들어, 정전기 방전 영역(ESA), 팬 아웃 영역(FOA), 및 디먹스 영역(DMA)은 표시 영역(DA)의 상측 가장자리에 배치될 수 있다. 다른 예를 들어, 정전기 방전 영역(ESA), 팬 아웃 영역(FOA), 및 디먹스 영역(DMA)은 좌우측 가장자리 또는 상하측 가장자리에 배치될 수 있다. 또 다른 예를 들어, 정전기 방전 영역(ESA), 팬 아웃 영역(FOA), 및 디먹스 영역(DMA) 중 적어도 하나는 표시 장치(10)의 적어도 일측 가장자리에 배치될 수 있다. 비표시 영역(NDA)은 패드부(PAD)를 포함할 수 있다.
정전기 방전 영역(ESA)은 정전기 방전 회로(ESD)들을 포함할 수 있다. 일 실시예에서, 정전기 방전 회로(ESD)는 제1 화소 행(PROW1)의 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)의 적어도 일부와 중첩할 수 있다.
정전기 방전 회로(ESD)는 팬 아웃 라인(FOL), 디먹스(DMX), 및 화소 회로(PC)를 정전기로부터 보호할 수 있다. 정전기 방전 회로(ESD)는 외부에서 유입된 정전기를 방전시켜 정전기가 표시 영역(DA)으로 유입되는 것을 방지할 수 있다.
팬 아웃 영역(FOA)은 팬 아웃 라인(FOL)들을 포함할 수 있다. 팬 아웃 라인(FOL)들은 제2 화소 행(PROW2)의 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)과 중첩할 수 있다.
일 실시예에서, 팬 아웃 라인(FOL)은 패드부(PAD)로부터 디먹스(DMX)까지 연장될 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 수신된 데이터 전압(데이터 신호)을 디먹스(DMX)에 공급할 수 있다.
일 실시에에서, 팬 아웃 라인(FOL)은 패드부(PAD)로부터 화소 회로 영역(CCA)까지 연장될 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 수신된 클럭 신호를 게이트 구동부(GDR)를 구동하는 클럭 라인에 공급할 수 있고, 패드부(PAD)로부터 수신된 전원 전압 또는 제어 전압을 게이트 구동부(GDR)를 구동하는 전압 라인에 공급할 수 있다.
디먹스 영역(DMA)은 디먹스(DMX)들을 포함할 수 있다. 디먹스(DMX)는 팬 아웃 라인(FOL)으로부터 수신된 데이터 전압을 제1, 제2, 및 제3 데이터 라인들(DL1, DL2, DL3)에 시분할로 공급할 수 있다. 표시 장치들(10) 각각은 디먹스(DMX)를 포함함으로써, 팬 아웃 라인(FOL)의 개수가 감소되고, 팬 아웃 영역(FOA)의 면적이 감소될 수 있다.
화소 회로 영역(CCA)은 데이터 라인(DL)을 포함할 수 있다. 도시되지는 않았으나, 화소 회로 영역(CCA)은 화소 회로(PC)를 구동하기 위한 게이트 라인들 및 게이트 구동부(GDR)를 구동하기 위한 클럭 라인들, 전압 라인들, 캐리 라인들 등을 더 포함할 수 있다.
데이터 라인(DL)은 디먹스(DMX) 및 화소 회로(PC) 사이에 접속될 수 있다. 데이터 라인(DL)은 제2 방향(DR2)으로 연장되고 제1 방향(DR1)으로 서로 이격될 수 있다. 데이터 라인(DL)은 디먹스(DMX)로부터 수신된 데이터 전압을 화소 회로(PC)에 공급할 수 있다. 데이터 라인(DL)은 제1, 제2, 및 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다.
제1 데이터 라인(DL1)은 각각의 단위 화소 열(예를 들어, 제1 단위 화소 열(UCOL1))의 제1 화소 회로(PC1)들에 연결될 수 있다. 제1 데이터 라인(DL1)은 단위 화소 열 각각에 배치된 제1 화소 회로(PC1)들에 순차적으로 데이터 전압을 공급할 수 있다.
제2 데이터 라인(DL2)은 각각의 단위 화소 열(예를 들어, 제1 단위 화소 열(UCOL1))의 제2 화소 회로(PC2)들에 연결될 수 있다. 제2 데이터 라인(DL2)은 단위 화소 열 각각에 배치된 제2 화소 회로(PC2)들에 순차적으로 데이터 전압을 공급할 수 있다.
제3 데이터 라인(DL3)은 각각의 단위 화소 열(예를 들어, 제1 단위 화소 열(UCOL1))의 제3 화소 회로(PC3)들에 연결될 수 있다. 제3 데이터 라인(DL3)은 단위 화소 열 각각에 배치된 제3 화소 회로(PC3)들에 순차적으로 데이터 전압을 공급할 수 있다.
게이트 구동부(GDR)는 화소 회로 영역(CCA)의 인접한 단위 화소 열들 사이에 배치될 수 있다. 일 실시에에서, 게이트 구동부(GDR)는 제2 단위 화소 열(UCOL2)과 제3 단위 화소 열(UCOL3) 사이에 배치되는 스테이지들(ST1 내지 ST7)을 포함할 수 있다. 다만, 이는 예시적인 것으로서, 스테이지들(ST1 내지 ST7)이 배치되는 위치가 이에 한정되는 것은 아니다. 예를 들어, 스테이지들(ST1 내지 ST7)은 제1 단위 화소 열(UCOL1)과 제2 단위 화소 열(UCOL2) 사이, 또는 제3 단위 화소 열(UCOL3)과 제4 단위 화소 열(UCOL4) 사이에 배치될 수도 있다. 다른 스테이지들(ST1 내지 ST7)과 다른 게이트 신호(스캔 신호 등)를 출력하는 다른 스테이지들이 다른 다른 화소 열들 사이에 더 배치될 수 있다.
제1 내지 제7 스테이지들(ST1 내지 ST7) 각각은 제1 내지 제7 회로 행들(CROW1 내지 CROW7) 내에 배치될 수 있다. 제1 내지 제7 스테이지들(ST1 내지 ST7)은 제2 방향(DR2)을 따라 배열될 수 있다.
제1 스테이지(ST1)는 제1 회로 행(CROW1)에 배치된 게이트 라인에 게이트 신호를 공급할 수 있다. 제2 스테이지(ST2)는 제2 회로 행(CROW2)에 배치된 게이트 라인에 게이트 신호를 공급할 수 있다. 마찬가지로, 제3 내지 제7 스테이지들(ST3 내지 ST7)은 제3 내지 제7 회로 행들(CROW3 내지 CROW5)에 배치된 게이트 라인들에 각각 게이트 신호를 공급할 수 있다.
앞서 설명된 회로 행들(예를 들어, CROW1 내지 CROW7)의 배열 위치에 따라 인접한 스테이지들 간의 제2 방향(DR2)으로의 거리가 결정될 수 있다. 일 실시예에서, 제1 회로 행(CROW1)과 제2 회로 행(CROW2) 사이에 제3 화소 행(PROW3)이 배치되므로, 제1 스테이지(ST1)와 제2 스테이지(ST2) 사이의 제2 방향(DR2)으로의 간격은 제6 간격(d6)으로 설정될 수 있다.
제2 회로 행(CROW2)과 제3 회로 행(CROW3)은 상호 인접하며, 제2 스테이지(ST2)와 제3 스테이지(ST3) 사이의 제2 방향(DR2)으로의 간격은 제7 간격(d7)으로 설정될 수 있다. 제7 간격(d7)은 제6 간격(d6)보다 작을 수 있다.
제3 회로 행(CROW3)과 제4 회로 행(CROW4) 사이에 제4 화소 행(PROW4)이 배치되며, 제3 스테이지(ST3)와 제4 스테이지(ST4) 사이의 제2 방향(DR2)으로의 간격은 제6 간격(d6)으로 설정될 수 있다.
제4 회로 행(CROW4)과 제5 회로 행(CROW5)은 상호 인접하며, 제4 스테이지(ST4)와 제5 스테이지(ST5) 사이의 제2 방향(DR2)으로의 간격은 제7 간격(d7)일 수 있다.
제5 회로 행(CROW5)과 제6 회로 행(CROW6) 사이에는 제5 화소 행(PROW5)과 제6 화소 행(PROW6)이 배치될 수 있다. 제5 화소 행(PROW5)과 제6 화소 행(PROW6) 사이의 간격을 다른 인접한 화소 행들(예를 들어, 제4 화소 행(PROW4)과 제5 화소 행(PROW5)) 사이의 간격과 동일하게 하기 위해, 제5 화소 행(PROW5)과 제6 화소 행(PROW6) 사이에 추가적인 공간이 더 삽입될 수 있다. 따라서, 제5 스테이지(ST5)와 제6 스테이지(ST6) 사이의 제2 방향(DR2)으로의 간격은 제8 간격(d8)으로 설정될 수 있다. 제8 간격(d8)은 제6 간격(d6)보다 클 수 있다.
제6 회로 행(CROW6)과 제7 회로 행(CROW7)은 상호 인접하며, 제6 스테이지(ST6)와 제7 스테이지(ST7) 사이의 제2 방향(DR2)으로의 간격은 제7 간격(d7)일 수 있다.
제8 스테이지는 제7 스테이지(ST7) 와 제8 간격(d8)으로 배치될 수 있다. 예를 들어, 제7 스테이지(ST7) 이후의 스테이지들의 배열은 제8 간격(d8) 및 제7 간격(d7)이 교번하여 반복되는 형태를 가질 수 있다.
이에 따라, 제2 및 제3 단위 화소 열들(UCOL2, UCOL3)을 포함하는 영역의 회로 배열이 제4 회로 행(CROW4)부터 규칙적인 패턴을 가질 수 있다. 따라서, 표시 영역(DA)의 상측 부분의 불규칙한 회로 행 배열에 대하여 자동 광학 검사 시 검사 가능한 회로 행의 개수가 증가할 수 있다.
도 11은 도 10의 정전기 방전 영역 및 팬 아웃 영역의 일부의 일 예를 나타내는 확대도이다.
도 10 및 도 11을 참조하면, 패드부(PAD)에 접속된 팬 아웃 라인(FOL)은 제1 라인 저항(R1) 및 제2 라인 저항(R2)을 포함할 수 있다. 일 실시예에서, 제1 및 제2 라인 저항들(R1, R2) 각각은 지그재그 패턴으로 형성될 수 있다.
제1 및 제2 라인 저항들(R1, R2) 각각의 길이는 팬 아웃 라인(FOL)의 위치에 따라 다르게 설계될 수 있다. 예를 들어, 팬 아웃 라인(FOL)들의 제1 및 제2 라인 저항들(R1, R2)의 길이를 각각 조절하여 팬 아웃 라인(FOL)들이 실질적으로 동일한 저항 값을 가질 수 있다.
정전기 방전 회로(ESD)는 팬 아웃 라인(FOL)에 인접하게 배치될 수 있다. 정전기 방전 회로(ESD)들 중 일부는 팬 아웃 라인(FOL) 및 게이트 오프 전압 라인(VGHL) 사이에 접속될 수 있고, 정전기 방전 회로(ESD)들 중 다른 일부는 게이트 온 전압 라인(VGLL) 사이에 접속될 수 있다.
게이트 오프 전압 라인(VGHL)은 표시 영역(DA)에 포함되는 트랜지스터를 턴 오프시키는 게이트 오프 전압을 전달하는 신호선일 수 있다. 게이트 온 전압 라인(VGLL)은 표시 영역(DA)에 포함되는 트랜지스터를 턴 온시키는 게이트 온 전압을 전달하는 신호선일 수 있다. 게이트 오프 전압이 논리 하이 레벨이면, 게이트 온 전압은 논리 로우 레벨일 수 있다. 반대로, 게이트 오프 전압이 논리 로우 레벨이면, 게이트 온 전압은 논리 하이 레벨일 수 있다.
정전기 방전 회로(ESD)는 팬 아웃 라인(FOL)의 제1 및 제2 라인 저항들(R1, R2) 사이의 부분에 접속될 수 있으나, 이에 한정되지 않는다. 정전기 방전 회로(ESD)는 외부에서 유입된 정전기를 방전시켜, 정전기가 표시 영역(DA)으로 유입되는 것을 방지할 수 있다.
도 12는 도 5의 표시 장치에 포함되는 스테이지들 및 게이트 라인들의 일 예를 나타내는 도면이다.
도 5, 도 10, 및 도 12를 참조하면, 게이트 구동부(GDR)는 화소 회로 영역(CCA)에 배치될 수 있다.
게이트 구동부(GDR)는 화소 회로(PC)들에 접속되는 게이트 라인들(GL1 내지 GL7)에 게이트 신호를 공급할 수 있다. 게이트 구동부(GDR)는 각각의 회로 행들(CROW1 내지 CROW7)의 화소 회로(PC)들에 게이트 신호를 공급하는 스테이지들(ST1 내지 ST7)을 포함할 수 있다.
제1 내지 제7 스테이지들(ST1 내지 ST7)은 제1 내지 제7 회로 행들(CROW1 내지 CROW7) 내에 각각 배치될 수 있다. 예를 들어, 제1 스테이지(ST1)는 제1 회로 행(CROW1)의 제2 단위 화소 열(UCOL2)에 대응하는 화소 회로(PC)와 제1 회로 행(CROW1)의 제3 단위 화소 열(UCOL3)에 대응하는 화소 회로(PC)가 각각 반대 방향으로 시프트되어 마련된 공간에 배치될 수 있다.
이에 따라, 제2 단위 화소 열(UCOL2)에 대응하는 화소 회로(PC)와 제3 단위 화소 열(UCOL3)에 대응하는 화소 회로(PC) 사이의 제1 방향(DR1)으로의 간격은 제1 단위 화소 열(UCOL1)에 대응하는 화소 회로(PC)와 제2 단위 화소 열(UCOL2)에 대응하는 화소 회로(PC) 사이의 제1 방향(DR1)으로의 간격보다 클 수 있다.
일 실시예에서, 제1 스테이지(ST1)는 제1 방향(DR1) 및 제1 방향(DR1)의 반대 방향으로 연장되는 제1 게이트 라인(GL1)에 접속될 수 있다. 제1 게이트 라인(GL1)은 제1 회로 행(CROW1)의 화소 회로(PC)들 각각에 연결될 수 있다.
제2 스테이지(ST2)는 제1 방향(DR1) 및 제1 방향(DR1)의 반대 방향으로 연장되는 제2 게이트 라인(GL2)에 접속될 수 있다. 제2 게이트 라인(GL2)은 제2 회로 행(CROW2)의 화소 회로(PC)들 각각에 연결될 수 있다.
제3 스테이지(ST3)는 제1 방향(DR1) 및 제1 방향(DR1)의 반대 방향으로 연장되는 제3 게이트 라인(GL3)에 접속될 수 있다. 제3 게이트 라인(GL3)은 제3 회로 행(CROW3)의 화소 회로(PC)들 각각에 연결될 수 있다.
제4 내지 제7 스테이지(ST4 내지 ST7)은 각각 제4 내지 제7 게이트 라인들(GL4 내지 GL7)에 접속될 수 있다. 제4 내지 제7 게이트 라인들(GL4 내지 GL7)은 각각 제4 내지 제7 회로 행들(CROW4 내지 CROW7)의 화소 회로(PC)들에 연결될 수 있다.
도 13은 도 5의 표시 장치에 포함되는 하나의 화소 행에 연결되는 스테이지들 및 게이트 라인들의 일 예를 나타내는 도면이다.
도 5, 도 10, 및 도 13을 참조하면, 게이트 구동부(GDR)는 서로 다른 게이트 신호들을 출력하는 구동부들을 포함할 수 있다. 구동부들 각각은 스테이지들을 포함할 수 있다.
일 실시예에서, 서로 다른 구동부들의 스테이지들은 서로 다른 단위 화소 열들 사이에 배치될 수 있다. 도 13은 설명의 편의를 위해 하나의 회로 행 및 화소 회로(PC)들에 대응하는 스테이지들 및 게이트 라인들이 도시되어 있다. 도 13의 배치 관계는 다른 회로 행들까지 확장 및/또는 적용되는 것으로 이해될 수 있다.
일 실시예에서, 게이트 구동부(GDR)는 초기화 스캔 구동부(GIDR), 기입 스캔 구동부(GWDR), 제어 스캔 구동부(GCDR), 스윕 구동부(SWDR), PWM 발광 구동부(PWDR), 및 PAM 발광 구동부(PADR)를 포함할 수 있다.
초기화 스캔 구동부(GIDR)는 초기화 스캔 스테이지(GIST)를 포함할 수 있다. 기입 스캔 구동부(GWDR)는 기입 스캔 스테이지(GWST)를 포함할 수 있다. 제어 스캔 구동부(GCDR)는 제어 스캔 스테이지(GCST)를 포함할 수 있다. 스윕 구동부(SWDR)는 스윕 스테이지(SWST)를 포함할 수 있다. PWM 발광 구동부(PWDR)는 PWM 스테이지(PWST)를 포함할 수 있다. PAM 발광 구동부(PADR)는 PAM 스테이지(PAST)를 포함할 수 있다.
일 실시예에서, 초기화 스캔 스테이지(GIST), 기입 스캔 스테이지(GWST), 제어 스캔 스테이지(GCST), 스윕 스테이지(SWST), PWM 스테이지(PWST), 및 PAM 스테이지(PAST)는 동일한 회로 행(CROW) 내에 배치될 수 있다. 초기화 스캔 스테이지(GIST), 기입 스캔 스테이지(GWST), 제어 스캔 스테이지(GCST), 스윕 스테이지(SWST), PWM 스테이지(PWST), 및 PAM 스테이지(PAST)는 서로 다른 단위 화소 열들 사이에 배치될 수 있다. 예를 들어, 초기화 스캔 스테이지(GIST)와 기입 스캔 스테이지(GWST) 사이에는 적어도 3개의 단위 화소 열들에 대응하는 화소 회로(PC)들(예를 들어, 적어도 3개의 화소 회로들)이 배치될 수 있다.
일 실시예에서, 게이트 라인(GL)은 초기화 스캔 라인(GIL), 기입 스캔 라인(GWL), 제어 스캔 라인(GCL), 스윕 신호 라인(SWPL), PAM 발광 제어 라인(PAEL), 및 PWM 발광 제어 라인(PWEL)을 포함할 수 있다. 예를 들어, 도 12의 제1 게이트 라인(GL1)은 제1 초기화 스캔 라인, 제1 기입 스캔 라인, 제1 제어 스캔 라인, 제1 스윕 신호 라인, 제1 PAM 발광 제어 라인, 및 제1 PWM 발광 제어 라인을 포함할 수 있다.
초기화 스캔 스테이지(GIST)는 초기화 스캔 라인(GIL)을 통해 회로 행(CROW)의 화소 회로(PC)들에 초기화 스캔 신호를 제공할 수 있다.
기입 스캔 스테이지(GWST)는 기입 스캔 라인(GWL)을 통해 회로 행(CROW)의 화소 회로(PC)들에 기입 스캔 신호를 제공할 수 있다.
제어 스캔 스테이지(GCST)는 제어 스캔 라인(GCL)을 통해 회로 행(CROW)의 화소 회로(PC)들에 제어 스캔 신호를 제공할 수 있다.
스윕 스테이지(SWST)는 스윕 신호 라인(SWPL)을 통해 회로 행(CROW)의 화소 회로(PC)들에 스윕 신호를 제공할 수 있다.
PWM 스테이지(PWST)는 PWM 발광 제어 라인(PWEL)을 통해 회로 행(CROW)의 화소 회로(PC)들에 PWM 발광 제어 신호를 제공할 수 있다.
PAM 스테이지(PAST)는 PAM 발광 제어 라인(PAEL)을 통해 회로 행(CROW)의 화소 회로(PC)들에 PAM 발광 제어 신호를 제공할 수 있다.
도 14는 도 5의 표시 장치에 포함되는 게이트 구동부의 배치의 일 예를 나타내는 도면이다.
도 5, 도 12, 도 13, 및 도 14를 참조하면, 게이트 구동부(GDR)는 제1 표시 장치(10-1)의 표시 영역(DA)에 배치될 수 있다.
도 5, 도 12, 및 도 13을 참조하여 설명된 바와 같이, 게이트 구동부(GDR)는 회로 행들 내에 삽입되는 복수의 스테이지들을 포함할 수 있다.
일 실시예에서, 게이트 구동부(GDR)는 초기화 스캔 구동부(GIDR), 기입 스캔 구동부(GWDR), 제어 스캔 구동부(GCDR), 스윕 구동부(SWDR), PWM 발광 구동부(PWDR), 및 PAM 발광 구동부(PADR)를 포함할 수 있다. 일 실시예에서, 초기화 스캔 구동부(GIDR), 기입 스캔 구동부(GWDR), 제어 스캔 구동부(GCDR), 스윕 구동부(SWDR), PWM 발광 구동부(PWDR), 및 PAM 발광 구동부(PADR) 각각은 복수의 열들로 구성될 수 있다.
예를 들어, 표시 영역(DA)의 가상의 중심축(CX)을 기준으로 동일한 초기화 스캔 구동부(GIDR)의 스테이지들 대칭하여 배치될 수 있다. 중심축(CX)을 기준으로 좌우측의 초기화 스캔 구동부(GIDR)들은 실질적으로 동일하게 구동(동일한 신호를 출력)될 수 있다.
이와 유사하게, 중심축(CX)을 기준으로 동일한 기입 스캔 구동부(GWDR)의 스테이지들이 대칭하여 배치될 수 있다. 중심축(CX)을 기준으로 동일한 제어 스캔 구동부(GCDR)의 스테이지들이 대칭하여 배치될 수 있다.
중심축(CX)을 기준으로 동일한 스윕 구동부(SWDR)의 스테이지들이 대칭하여 배치될 수 있다. 중심축(CX)을 기준으로 동일한 PWM 발광 구동부(PWDR)의 스테이지들이 대칭하여 배치될 수 있다. 중심축(CX)을 기준으로 동일한 PAM 발광 구동부(PADR)의 스테이지들이 대칭하여 배치될 수 있다.
이에 따라, 게이트 구동부(GDR)로부터 수평 방향(예를 들어, 제1 방향(DR1)과 평행한 방향)으로 공급되는 신호들의 RC 지연, 신호 왜곡 등이 개선될 수 있다.
일 실시예에서, 스윕 구동부(SWDR), PWM 발광 구동부(PWDR), 및 PAM 발광 구동부(PADR) 각각은 4열의 스테이지들을 포함할 수 있다. 예를 들어, 중심축(CX)의 좌측에 2열의 스테이지들이 배치되고, 이에 대칭하여 중심축(CX)의 우측에 2열의 스테이지들이 배치될 수 있다.
다만, 이는 예시적인 것으로서, 초기화 스캔 구동부(GIDR), 기입 스캔 구동부(GWDR), 제어 스캔 구동부(GCDR), 스윕 구동부(SWDR), PWM 발광 구동부(PWDR), 및 PAM 발광 구동부(PADR)의 각각의 위치 및 스테이지들이 배치되는 열의 개수가 이에 한정되는 것은 아니다. 초기화 스캔 구동부(GIDR), 기입 스캔 구동부(GWDR), 제어 스캔 구동부(GCDR), 스윕 구동부(SWDR), PWM 발광 구동부(PWDR), 및 PAM 발광 구동부(PADR)의 배치는 신호 왜곡 및/또는 손실이 최소화되는 방향으로 설계될 수 있다.
도 15a는 도 5의 표시 장치에 대한 자동 광학 검사를 위한 검사 패턴의 일 예를 나타내는 도면이다.
도 5 및 도 15a를 참조하면, 화소 회로 영역(CCA)에 대하여 기 설정된 패턴 단위로 자동 광학 검사(Auto Optical Inspection; AOI)가 수행될 수 있다.
자동 광학 검사는 가로 2개의 화소(발광 소자와 화소 회로를 포함하는 구성) 및 세로 2개의 화소(발광 소자와 화소 회로를 포함하는 구성)를 포함하는 영역을 검사 패턴(AOI_PAT1)으로 설정할 수 있다. 예를 들어, 검사 패턴(AOI_PAT1)은 2행x2열의 화소들을 포함할 수 있다.
자동 광학 검사는 검사 패턴(AOI_PAT1)을 제2 방향(DR2)으로 검사 패턴(AOI_PAT1)의 세로 폭만큼씩 이동시키면서 해당 열에서의 검사 패턴(AOI_PAT1)들 간의 차이점이 존재하는 지를 반복적으로 검사할 수 있다. 이를 통해, 포토 공정, 식각 공정 등의 패터닝 단위 공정에서 발생될 수 있는 결함(단락/개방, 슬릿, 핀홀, 잔사, 이물질 등)이 검출될 수 있다.
자동 광학 검사의 조건으로 검사 패턴(AOI_PAT1)에 해당하는 영역의 구조가 실질적으로 동일해야 한다.
기존의 표시 장치 설계에서는 스테이지들이 화소 행들 사이의 빈 공간에 형성될 수 있다. 예를 들어, 스테이지들은 제5 화소 행(PROW5) 이후에 형성되고, 제5 화소 행(PROW5)과 제6 화소 행(PROW6) 사이의 공간, 제7 화소 행(PROW7)과 제8 화소 행(PROW8) 사이의 공간에 형성된다. 이에 따라, 기존의 화소 회로 영역의 규칙성은 제13 회로 행에서 시작될 수밖에 없으며, 제1 내지 제12 회로 행들에 대한 자동 광학 검사가 불가능하다.
그러나, 본 발명의 실시예들에 따른 표시 장치들(10)은 회로 행들(CROW1 내지 CROW9) 각각에 스테이지들(ST1 내지 ST9)이 삽입됨으로써, 제4 화소 행(PROW4)부터 그 아래 방향으로 회로들이 규칙적으로 배치될 수 있다. 전체 화소 행 및 회로 행이 짝수 개로 설정되는 경우, 도 15a에 도시된 바와 같이, 제5 회로 행(CROW5)에서 시작되는 검사 패턴(AOI_PAT1)이 설정될 수 있다.
이에 따라, 자동 광학 검사를 수행할 수 있는 라인(회로 행 및 화소 행)의 개수가 증가할 수 있다. 따라서, 표시 장치 및 이를 포함하는 타일형 표시 장치(TD)의 신뢰도가 개선될 수 있다.
도 15b는 도 5의 표시 장치에 대한 자동 광학 검사를 위한 검사 패턴의 일 예를 나타내는 도면이다.
도 5 및 도 15b를 참조하면, 화소 회로 영역(CCA)에 대하여 기 설정된 패턴 단위로 자동 광학 검사(Auto Optical Inspection; AOI)가 수행될 수 있다.
검사 패턴(AOI_PAT2)은 2행x2열의 화소들을 포함하는 영역으로 설정될 수 있다. 일 실시예에서, 전체 화소 행 및 회로 행이 짝수 개로 설정되는 경우, 도 15b에 도시된 바와 같이, 검사 패턴(AOI_PAT2)은 제4 회로 행(CROW4)에서 시작되는 것으로 설정될 수 있다.
도 16은 도 5의 표시 장치의 일 예를 나타내는 단면도이다.
도 16을 참조하면, 표시 장치들(10) 각각은 기판(SUB), 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다.
기판(SUB)의 전면과 배면에 각각 적층 구조가 형성될 수 있다. 예를 들어, 기판(SUB)의 전면에 화소 회로층(PCL) 및 표시 소자층(DPL)이 배치될 수 있다.
화소 회로층(PCL)은 차광층(BML), 버퍼층(BF), 액티브층(ACTL), 제1 게이트 절연층(GI1), 제1 게이트층(GTL1), 제2 게이트 절연층(GI2), 제2 게이트층(GTL2), 층간 절연층(ILD), 제1 소스 금속층(SDL1), 제1 비아층(VIA1), 제1 보호층(PAS1), 제2 소스 금속층(SDL2), 제2 비아층(VIA2), 제2 보호층(PAS2), 제3 소스 금속층(SDL3), 제3 비아층(VIA3), 및 제3 보호층(PAS3)을 포함할 수 있다.
표시 소자층(DPL)은 제4 소스 금속층(SDL4), 애노드층(ANDL), 제4 비아층(VIA4), 및 제4 보호층(PAS4)을 포함할 수 있다.
기판(SUB)의 배면에는 제5 보호층(PAS5), 배면 전극(BTE), 리드 라인(LDL), 제5 비아층(VIA5), 제6 보호층(PAS6), 및 연성 필름(FPCB)이 배치될 수 있다.
기판(SUB)의 전면과 배면을 전기적으로 연결하는 측면 연결 라인(SCL)이 기판(SUB)의 측면을 걸쳐 배치될 수 있다.
기판(SUB)은 표시 장치들(10) 각각을 지지할 수 있다. 기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 글라스 재질을 포함하는 리지드 기판일 수 있다.
차광층(BML)은 기판(SUB) 상에 배치될 수 있다. 차광층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
일 실시예에서, 차광층(BML)은 트랜지스터(TFT, 예를 들어, 구동 트랜지스터)의 일 전극(예를 들어, 소스 전극)과 연결될 수 있다. 또는, 차광층(BML)은 트랜지스터(TFT)의 액티브층(ACTL)의 저어도 일부와 중첩하고, 액티브층(ACTL)으로 입사되는 광을 차단하여 트랜지스터(TFT)의 동작 특성을 안정화할 수 있다.
버퍼층(BF)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BF)은 공기 또는 수분의 침투를 방지할 수 있는 무기 물질을 포함할 수 있다. 버퍼층(BF)은 교번하여 적층된 무기막을 포함할 수 있다. 예를 들어, 버퍼층(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막일 수 있다.
액티브층(ACTL)은 버퍼층(BF) 상에 배치될 수 있다. 액티브층(ACTL)은 트랜지스터(TFT)의 채널(CH), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다. 여기에서, 트랜지스터(TFT)는 화소 회로(PC)를 구성하는 트랜지스터일 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 예를 들어, 액티브층(ACTL)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다. 다른 예를 들어, 액티브층(ACTL)은 서로 다른 층에 배치되는 제1 및 제2 액티브층들을 포함할 수 있다. 이 경우, 제1 액티브층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있고, 제2 액티브층은 산화물 반도체를 포함할 수 있다.
제1 게이트 절연층(GI1)은 액티브층(ACTL) 상에 배치될 수 있다. 제1 게이트 절연층(GI1)은 트랜지스터(TFT)의 게이트 전극(GE)과 채널(CH)을 절연시킬 수 있다. 제1 게이트 절연층(GI1)은 무기막을 포함할 수 있다. 예를 들어, 제1 게이트 절연층(GI1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제1 게이트층(GTL1)은 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 제1 게이트층(GTL1)은 팬 아웃 라인(FOL), 트랜지스터(TFT)의 게이트 전극(GE), 및 제1 커패시터(C1, 도 21 참조)의 제1 커패시터 전극(CE1, 예를 들어, 하부 전극)을 포함할 수 있다. 제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
팬 아웃 라인(FOL)은 제1 내지 제3 보호층(PAS1, PAS2, PAS3), 층간 절연층(ILD), 및 제2 게이트 절연층(GI2)을 관통하는 패드부(PAD)에 접속될 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 표시 영역(DA)까지 연장됨으로써, 비표시 영역(NDA)의 크기를 감소시킬 수 있다.
제2 게이트 절연층(GI2)은 제1 게이트층(GTL1) 상에 배치될 수 있다. 제2 게이트 절연층(GI2)은 제1 게이트층(GTL1) 및 제2 게이트층(GTL2)을 절연시킬 수 있다. 제2 게이트 절연층(GI2)은 무기막을 포함할 수 있다. 예를 들어, 제2 게이트 절연층(GI2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제2 게이트층(GTL2)은 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 제2 게이트층(GTL2)은 제1 커패시터(C1)의 제1 커패시터 전극(CE1)을 포함할 수 있다. 제2 게이트층(GTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
층간 절연층(ILD)은 제2 게이트층(GTL2) 상에 배치될 수 있다. 층간 절연층(ILD)은 제1 소스 금속층(SDL1) 및 제2 게이트층(GTL2)을 절연시킬 수 있다. 층간 절연층(ILD)은 무기막을 포함할 수 있다. 예를 들어, 층간 절연층(ILD)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제1 소스 금속층(SDL1)은 층간 절연층(ILD) 상에 배치될 수 있다. 제1 소스 금속층(SDL1)은 연결 전극(CCE)을 포함할 수 있다. 연결 전극(CCE)은 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 애노드 연결 라인(ACL, 도 8 및 도 9 참조)에 접속될 수 있다. 연결 전극(CCE)은 층간 절연층(ILD), 제2 게이트 절연층(GI2), 및 제1 게이트 절연층(GI1)을 관통하여 트랜지스터(TFT)의 드레인 전극(DE)에 접속될 수 있다. 따라서, 연결 전극(CCE)은 애노드 연결 라인(ACL) 및 드레인 전극(DE)을 전기적으로 연결시킬 수 있다.
제1 소스 금속층(SDL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제1 비아층(VIA1)은 제1 소스 금속층(SDL1) 상에 배치될 수 있다. 제1 비아층(VIA1)은 제1 소스 금속층(SDL1)의 상단을 평탄화시킬 수 있다. 제1 비아층(VIA1)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
제1 보호층(PAS1)은 제1 비아층(VIA1) 상에 배치되어 제1 소스 금속층(SDL1)을 보호할 수 있다. 제1 보호층(PAS1)은 무기막을 포함할 수 있다. 예를 들어, 제1 보호층(PAS1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제2 소스 금속층(SDL2)은 제1 비아층(VIA1) 상에 배치될 수 있다. 제2 소스 금속층(SDL2)은 애노드 연결 라인(ACL)을 포함할 수 있다. 애노드 연결 라인(ACL)은 제2 보호층(PAS2) 및 제2 비아층(VIA2)을 관통하는 애노드 연결 전극(ACE)에 접속될 수 있다.
애노드 연결 라인(ACL)은 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하여 연결 전극(CCE)에 접속될 수 있다. 따라서, 애노드 연결 라인(ACL)은 애노드 연결 전극(ACE) 및 연결 전극(CCE)을 전기적으로 연결시킬 수 있다.
제2 소스 금속층(SDL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제2 비아층(VIA2)은 제2 소스 금속층(SDL2) 상에 배치될 수 있다. 제2 비아층(VIA2)은 제2 소스 금속층(SDL2)의 상단을 평탄화시킬 수 있다. 제2 비아층(VIA2)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
제2 보호층(PAS2)은 제2 비아층(VIA2) 상에 배치되어 제2 소스 금속층(SDL2)을 보호할 수 있다. 제2 보호층(PAS2)은 무기막을 포함할 수 있다. 예를 들어, 제2 보호층(PAS2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제3 소스 금속층(SDL3)은 제2 비아층(VIA2) 상에 배치될 수 있다. 제3 소스 금속층(SDL3)은 애노드 연결 전극(ACE)을 포함할 수 있다. 애노드 연결 전극(ACE)은 제3 보호층(PAS3) 및 제3 비아층(VIA3)을 관통하는 제1 애노드 전극(AND1)에 접속될 수 있다. 애노드 연결 전극(ACE)은 제2 보호층(PAS2) 및 제2 비아층(VIA2)을 관통하여 애노드 연결 라인(ACL)에 접속될 수 있다. 따라서, 애노드 연결 전극(ACE)은 애노드(AND) 및 애노드 연결 라인(ACL)을 전기적으로 연결시킬 수 있다.
제3 소스 금속층(SDL3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제3 비아층(VIA3)은 제3 소스 금속층(SDL3) 상에 배치될 수 있다. 제3 비아층(VIA3)은 제3 소스 금속층(SDL3)의 상단을 평탄화시킬 수 있다. 제3 비아층(VIA3)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
제3 보호층(PAS3)은 제3 비아층(VIA3) 상에 배치되어 제3 소스 금속층(SDL3)을 보호할 수 있다. 제3 보호층(PAS3)은 무기막을 포함할 수 있다. 예를 들어, 제3 보호층(PAS3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제4 소스 금속층(SDL4)은 제3 보호층(PAS3) 상에 배치될 수 있다. 제4 소스 금속층(SDL4)은 제1 애노드 전극(AND1), 제1 캐소드 전극(CTD1), 및 제1 패드 전극(PAD1)을 포함할 수 있다. 제1 애노드 전극(AND1)은 제3 보호층(PAS3) 및 제3 비아층(VIA3)을 관통하여 애노드 연결 전극(ACE)에 접속될 수 있다. 제1 캐소드 전극(CTD)은 제3 보호층(PAS3) 및 제3 비아층(VIA3)을 관통하여 전원 배선에 연결될 수 있다. 제1 패드 전극(PAD1)은 제1 내지 제3 보호층(PAS1, PAS2, PAS3), 층간 절연층(ILD), 및 제2 게이트 절연층(GI2)을 관통하여 팬 아웃 라인(FOL)에 접속될 수 있다.
제4 소스 금속층(SDL4)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
애노드층(ANDL)은 제4 소스 금속층(SDL4) 상에 배치될 수 있다. 애노드층(ANDL)은 제2 애노드 전극(AND2), 제2 캐소드 전극(CTD2), 및 제2 패드 전극(PAD2)을 포함할 수 있다. 애노드층(ANDL)은 ITO, IZO와 같은 투명 금속 물질(TCO, Transparent Conductive Material)을 포함할 수 있다.
제1 애노드 전극(AND1) 및 제2 애노드 전극(AND2)은 애노드(AND)를 형성하고, 제1 캐소드 전극(CTD1) 및 제2 캐소드 전극(CTD2)은 캐소드(CTD)를 형성할 수 있다. 제1 패드 전극(PAD1) 및 제2 패드 전극(PAD2)은 패드부(PAD)를 형성할 수 있다.
패드부(PAD)는 비표시 영역(NDA)에서 제3 보호층(PAS3) 상에 배치될 수 있다. 패드부(PAD)는 측면 연결 라인(SCL)으로부터 수신된 전압 또는 신호를 팬 아웃 라인(FOL)에 공급할 수 있다. 제2 패드 전극(PAD2)은 측면 연결 라인(SCL)을 통해 리드 라인(LDL)에 전기적으로 연결될 수 있다.
제4 비아층(VIA4)은 애노드(AND) 및 캐소드(CTD)가 형성되지 않은 제3 보호층(PAS3) 상에 배치될 수 있다. 제4 비아층(VIA4)은 제3 보호층(PAS3)의 상단을 평탄화시킬 수 있다. 제4 비아층(VIA4)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
제4 보호층(PAS4)은 제4 비아층(VIA4) 상에 배치되며, 애노드(AND), 캐소드(CTD), 및 패드부(PAD)의 일부를 커버할 수 있다. 제4 보호층(PAS4)은 무기막을 포함할 수 있다. 예를 들어, 제4 보호층(PAS4)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제4 보호층(PAS4)은 애노드(AND)의 상면 일부를 덮지 않고 노출할 수 있다. 발광 소자(ED)는 제4 보호층(PAS4)에 의해 덮이지 않은 애노드(AND) 및 캐소드(CTD)에 접촉할 수 있다.
제5 보호층(PAS5)은 기판(SUB)의 배면에 배치되어 기판(SUB)의 배면을 평탄화시킬 수 있다. 제5 보호층(PAS5)은 무기막을 포함할 수 있다. 예를 들어, 제5 보호층(PAS5)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
배면 전극(BTE)은 제5 보호층(PAS5)의 일면 또는 배면에 배치될 수 있다. 배면 전극(BTE)은 연성 필름(FPCB)으로부터 수신된 전압 또는 신호를 리드 라인(LDL)을 통해 측면 연결 라인(SCL)에 공급할 수 있다. 배면 전극(BTE)은 도전성 접착 부재(ACF)을 통해 연성 필름(FPCB)에 전기적으로 연결될 수 있다.
배면 전극(BTE)은 제1 배면 전극(BTE1) 및 제2 배면 전극(BTE2)을 포함할 수 있다. 제1 배면 전극(BTE1)은 제5 보호층(PAS5)의 일면 또는 배면에 배치될 수 있다. 제1 배면 전극(BTE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제2 배면 전극(BTE2)은 제1 배면 전극(BTE1)의 일면 또는 배면에 배치될 수 있다. 제2 배면 전극(BTE2)은 ITO, IZO와 같은 투명 금속 물질(TCO, Transparent Conductive Material)을 포함할 수 있다.
리드 라인(LDL)은 제5 보호층(PAS5)의 일면 또는 배면에 배치될 수 있다. 리드 라인(LDL)은 제1 배면 전극(BTE1)과 동일 층에서 동일 물질 또는 유사한 물질로 형성될 수 있다. 리드 라인(LDL)은 배면 전극(BTE)으로부터 수신된 전압 또는 신호를 측면 연결 라인(SCL)에 공급할 수 있다.
측면 연결 라인(SCL)은 기판(SUB)의 하면 가장자리, 측면, 및 상면 가장자리에 배치될 수 있다. 측면 연결 라인(SCL)의 일단은 리드 라인(LDL)에 접속될 수 있고, 측면 연결 라인(SCL)의 타단은 패드부(PAD)에 접속될 수 있다.
측면 연결 라인(SCL)은 기판(SUB), 버퍼층(BF), 제1 및 제2 게이트 절연층들(GI1, GI2), 층간 절연층(ILD), 및 제1 내지 제3 보호층(PAS1, PAS2, PAS3)의 측면들을 지날 수 있다.
제5 비아층(VIA5)은 배면 전극(BTE) 및 리드 라인(LDL)의 배면의 적어도 일부를 덮을 수 있다. 제5 비아층(VIA5)은 기판(SUB)의 하단을 평탄화시킬 수 있다. 제5 비아층(VIA5)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
제6 보호층(PAS6)은 제5 비아층(VIA5)의 일면 또는 배면에 배치되어 배면 전극(BTE) 및 리드 라인(LDL)을 보호할 수 있다. 제6 보호층(PAS6)은 무기막을 포함할 수 있다. 예를 들어, 제6 보호층(PAS6)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
연성 필름(FPCB)은 제6 보호층(PAS6)의 일면 또는 배면에 배치될 수 있다. 연성 필름(FPCB)은 접착 부재를 이용하여 제6 보호층(PAS6)의 배면에 부착될 수 있다. 연성 필름(FPCB)의 일측은 배면 전극(BTE), 리드 라인(LDL), 및 측면 연결 라인(SCL)을 통해 기판(SUB)의 상부에 배치된 패드부(PAD)에 전압 또는 신호를 공급할 수 있다. 연성 필름(FPCB)의 타측은 기판(SUB)의 하부에서 소스 회로 보드 등에 접속될 수 있다. 연성 필름(FPCB)은 소스 회로 보드에서 제공되는 신호를 표시 장치(10)에 전송할 수 있다.
도전성 접착 부재(ACF)는 연성 필름(FPCB)을 배면 전극(BTE)의 배면에 부착시킬 수 있다. 예를 들어, 도전성 접착 부재(ACF)는 이방성 도전 필름(Anisotropic Conductive Film)을 포함할 수 있다. 도전성 접착 부재(ACF)가 이방성 도전 필름을 포함하는 경우, 도전성 접착 부재(ACF)는 배면 전극(BTE)과 연성 필름(FPCB)이 접촉되는 영역에서 도전성을 가질 수 있고, 연성 필름(FPCB)을 배면 전극(BTE)에 전기적으로 연결시킬 수 있다.
표시 장치들(10)은 기판(SUB)의 하부에 배치된 연성 필름(FPCB), 기판(SUB)의 상부에 배치된 패드부(PAD), 연성 필름(FPCB)과 패드부(PAD)를 전기적으로 연결시키는 배면 전극(BTE), 리드 라인(LDL), 및 측면 연결 라인(SCL)을 포함함으로써, 비표시 영역(NDA)의 면적을 최소화할 수 있다.
발광 소자(ED)는 애노드(AND)와 캐소드(CTD) 상에 배치될 수 있다. 일 실시예에서, 발광 소자(ED)는 애노드(AND)와 캐소드(CTD)를 각각 마주보는 제1 컨택 전극(CTE1) 및 제2 컨택 전극(CTE2)을 포함하는 플립 칩 타입의 마이크로 LED를 포함할 수 있다.
발광 소자(ED)는 GaN와 같은 무기 물질로 형성될 수 있다. 발광 소자(ED)의 가로, 세로, 높이의 사이즈는 각각 수 내지 수백 μm일 수 있다. 예를 들어, 발광 소자(ED)의 가로, 세로, 높이의 사이즈는 각각 대략 100μm 이하일 수 있다.
발광 소자(ED)는 실리콘 웨이퍼와 같은 반도체 기판에서 성장되어 형성될 수 있다. 발광 소자(ED)는 실리콘 웨이퍼에서 바로 기판(SUB)의 애노드(AND)와 캐소드(CTD) 상에 옮겨질 수 있다. 또는, 발광 소자(ED)는 정전 헤드(Electrostatic Head)를 사용하는 정전기 방식 또는 PDMS나 실리콘 등의 탄성이 있는 고분자 물질을 전사 기판으로 사용하는 스탬프 방식을 통해 기판(SUB)의 애노드(AND)와 캐소드(CTD) 상에 옮겨질 수 있다.
발광 소자(ED)는 베이스 기판(SSUB), n형 반도체(NSEM), 활성층(MQW), p형 반도체(PSEM), 제1 컨택 전극(CTE1), 및 제2 컨택 전극(CTE2)을 포함할 수 있다.
베이스 기판(SSUB)은 사파이어 기판일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
n형 반도체(NSEM)은 베이스 기판(SSUB)의 일면 상에 배치될 수 있다. 예를 들어, n형 반도체(NSEM)은 베이스 기판(SSUB)의 하면 상에 배치될 수 있다. n형 반도체(NSEM)은 Si, Ge, Sn 등과 같은 n형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
활성층(MQW)은 n형 반도체(NSEM)의 일면의 일부 상에 배치될 수 있다. 활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
p형 반도체(PSEM)은 활성층(MQW)의 일면 상에 배치될 수 있다. p형 반도체(PSEM)은 Mg, Zn, Ca, Se, Ba 등과 같은 p형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
제1 컨택 전극(CTE1)은 p형 반도체(PSEM) 상에 배치되고, 제2 컨택 전극(CTE2)은 n형 반도체(NSEM)의 일면의 다른 일부 상에 배치될 수 있다. 제2 컨택 전극(CTE2)이 배치되는 n형 반도체(NSEM)의 일면의 다른 일부는 활성층(MQW)이 배치되는 n형 반도체(NSEM)의 일면의 일부와 떨어져 배치될 수 있다.
제1 컨택 전극(CTE1)과 애노드(AND)는 이방성 도전 필름(Anisotropic Conductive Film) 또는 이방성 도전 페이스트(Anisotropic Conductive Paste)과 같은 도전성 접착 부재를 통해 서로 접착될 수 있다. 또는, 제1 컨택 전극(CTE1)과 애노드(AND)는 솔더링(soldering) 공정을 통해 서로 접착될 수 있다.
일 실시예에서, 제2 컨택 전극(CTE2)과 캐소드(CTD)는 이방성 도전 필름 또는 이방성 도전 페이스트과 같은 도전성 접착 부재를 통해 서로 접착될 수 있다. 또는, 제2 컨택 전극(CTE2)과 캐소드(CTD)는 솔더링 공정을 통해 서로 접착될 수 있다.
도 17은 도 5의 표시 장치의 일 예를 나타내는 단면도이다.
도 17에서는 도 16을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 도 17에서는 뱅크(BNK)가 추가된 점을 제외하면, 도 17의 표시 장치는 도16의 표시 장치와 실질적으로 동일할 수 있다.
도 17을 참조하면, 표시 장치들(10) 각각은 기판(SUB), 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다.
일 실시예에서, 표시 소자층(DPL)은 뱅크(BNK)를 더 포함할 수 있다. 뱅크(BNK)는 발광 소자(ED)와 인접하게 배치될 수 있다. 뱅크(BNK)는 화소의 발광 영역을 정의하는 구조물일 수 있다. 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 인접한 화소들(또는, 발광 소자(ED)들) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 각각의 화소에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다. 뱅크(BNK)는 발광 소자(ED)를 안정적으로 고정하면서 발광 소자(ED)와 애노드(AND) 및 캐소드(CTD) 사이의 접착력을 강화하는 유기물을 포함할 수 있다.
또한, 뱅크(BNK)는 외광을 흡수하여 화면의 콘트라스트를 향상시킬 수도 있다. 실시예에 따라, 뱅크(BNK)는 검은 색을 띨 수 있다.
도 18은 도 5의 표시 장치의 일 예를 나타내는 단면도이다.
도 18에서는 도 16을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 도 18에서는 커버층(COV)이 추가된 점을 제외하면, 도 18의 표시 장치는 도 16의 표시 장치와 실질적으로 동일할 수 있다.
도 18을 참조하면, 표시 장치들(10) 각각은 기판(SUB), 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다.
일 실시예에서, 표시 장치는 커버층(COV)을 더 포함할 수 있다. 커버층(COV)은 중간층(CTL)을 이용하여 표시 소자층(DPL) 상에 배치될 수 있다. 커버층(COV)은 기판(SUB)의 측면(또는, 표시 장치의 비표시 영역(NDA)보다 바깥으로 돌출될 수 있다.
중간층(CTL)은 표시 소자층(DPL)과 커버층(COV) 사이의 접착력을 강화하기 위한 투명한 점착층(또는 접착층), 일 예로, 광학용 투명 접착층(Otically Clear Adhesive)일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 중간층(CTL)은 절연성 및 접착성을 갖는 절연 물질로 구성된 충진재를 포함할 수도 있다.
커버층(COV)은 중간층(CTL) 상에 순차적으로 배치되는 제1 레이어(FL) 및 제2 레이어(SL)를 포함할 수 있다.
제1 레이어(FL)는 외부 광 또는 표시 장치(DD)에서 반사되는 광의 투과율을 저하되도록 설계된 광 투과율 조절층일 수 있다. 이러한 제1 레이어(FL)로 인해 인접한 표시 장치들(DD)들 사이의 간격이 외부에서 시인되는 것을 방지할 수 있다. 제1 레이어(FL)는 위상 지연층을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제2 레이어(SL)는 외부 광이 그대로 반사되어 영상의 시인성 저하를 방지하기 위해 외부 광을 난반사하도록 설계된 눈부심 방지층일 수 있다. 이러한 제2 레이어(SL)로 인해 표시 장치(DD)가 표시하는 영상의 콘트라스트비가 높아질 수 있다. 제2 레이어(SL)는 편광판을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 19는 도 5의 표시 장치의 일 예를 나타내는 단면도이다.
도 19에서는 도 16을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 도 18에서는 챔퍼부(CHM)를 포함하는 점을 제외하면, 도 19의 표시 장치는 도 16의 표시 장치와 실질적으로 동일할 수 있다.
도 19를 참조하면, 표시 장치들(10) 각각은 기판(SUB), 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다.
일 실시예에서, 기판(SUB)은 상면과 측면 사이 및/또는 배면과 측면 사이에 형성되는 챔퍼부(CHM)(또는 챔퍼면)를 포함할 수 있다. 챔퍼부(CHM)로 인하여 기판(SUB)의 측면(SF3)은 경사도를 가질 수 있다. 이에 따라, 기판(SUB)의 상면, 측면, 및 배면을 감싸는 측면 연결 라인(SCL)의 단선을 방지할 수 있다. 또한, 챔퍼부(CHM)는 표시 장치들(10)이 타일형 표시 장치(TD)를 구현할 때 표시 장치들(10) 각각의 기판(SUB)이 충돌되어 파손되는 것을 방지할 수 있다.
도 20은 도 4의 타일형 표시 장치에 포함되는 표시 장치들이 연결된 일 예를 나타내는 단면도이다.
도 4, 도 16, 도 17, 도 18, 도 19, 및 도 20을 참조하면, 타일형 표시 장치(TD)는 상호 인접하여 연결되는 제1 표시 장치(10-1) 및 제2 표시 장치(10-2)를 포함할 수 있다.
제1 표시 장치(10-1)는 제1 기판(SUB1), 발광 소자(ED), 및 제1 커버층(COV1)을 포함할 수 있다. 제1 기판(SUB1), 발광 소자(ED), 및 제1 커버층(COV1)은 제3 방향(DR3)을 따라 순차 적층될 수 있다. 제2 표시 장치(10-2)는 제2 기판(SUB2), 발광 소자(ED), 및 제2 커버층(COV2)을 포함할 수 있다. 제2 기판(SUB2), 발광 소자(ED), 및 제2 커버층(COV2)은 제3 방향(DR3)을 따라 순차 적층될 수 있다.
제1 커버층(COV1)과 제2 커버층(COV2) 각각은 도 18을 참조하여 설명한 커버층(COV)과 실질적으로 동일할 구성일 수 있다.
제1 기판(SUB1)과 제2 기판(SUB2) 각각은 도 16 내지 도 19를 참고하여 설명한 기판(SUB) 및 화소 회로층(PCL)의 구성을 포함할 수 있다.
제1 및 제2 표시 장치들(10-1, 10-2) 각각은 챔퍼부(CHM)를 포함할 수 있다. 챔퍼부(CHM)는 제1 및 제2 표시 장치들(10-1, 10-2)이 결합될 때 제1 기판(SUB1)과 제2 기판(SUB2)이 충돌되어 파손되는 것을 방지할 수 있다.
제1 기판(SUB1)과 제2 기판(SUB2) 상에는 각각 발광 소자(ED)들 및 발광 소자(ED)들 사이에 위치한 뱅크(BNK)가 제공될 수 있다.
제1 커버층(COV1)은 제1 기판(SUB1) 및 그 상부에 실장된 발광 소자(ED)들을 커버하도록 마련되어 외부로부터 제1 기판(SUB1)과 발광 소자(ED)들을 보호할 수 있다.
제2 커버층(COV2)은 제2 기판(SUB2) 및 그 상부에 실장된 발광 소자(ED)들을 커버하도록 마련되어 외부로부터 제2 기판(SUB2)과 발광 소자(ED)들을 보호할 수 있다.
제1 커버층(COV1)과 제2 커버층(COV2)은 제1 기판(SUB1)(또는 표시 장치(10-1))와 제2 기판(SUB2)(또는 제2 표시 장치(10-2)) 사이에 형성되는 간극(G)에 의해 형성되는 결합 영역(SM)(또는 심(seam))의 시현성을 저하시키고 제1 표시 장치(10-1)와 제2 표시 장치(10-2) 간의 색 편차를 개선할 수 있다.
제1 커버층(COV1)은 제1 기판(SUB1)의 가장자리(EDG)보다 바깥쪽으로 돌출될 수 있고, 제2 커버층(COV2)은 제2 기판(SUB2)의 가장자리(EDG)보다 바깥쪽으로 돌출될 수 있다. 제1 기판(SUB1)과 제2 기판(SUB2) 사이의 간극(G)은 제1 커버층(COV1)과 제2 커버층(COV2) 사이의 간극보다 클 수 있다.
일 실시예에서, 제1 기판(SUB1)과 제2 기판(SUB2) 사이의 간극(G)에는 추가 부재(ADL)가 배치될 수 있다.
추가 부재(ADL)은 간극(G)에 입사되는 광을 흡수하도록 마련될 수 있다. 추가 부재(ADL)는 제1 기판(SUB1)과 제2 기판(SUB2)의 챔퍼부(CHM)를 커버할 수 있다. 추가 부재(ADL)는 제1 기판(SUB1)과 제1 커버층(COV1) 사이 및 제2 기판(SUB3)과 제2 커버층(COV2) 사이의 공간을 모두 메울 수 있다. 이러한 추가 부재(ADL)는 제1 기판(SUB1)과 제1 커버층(COV1) 사이 및 제2 기판(SUB2)과 제2 커버층(COV2) 사이의 공간에 각각 이물질 또는 수분이 유입되는 것을 방지할 수 있다. 추가 부재(ADL)는 광을 흡수하는 물질을 포함할 수 있다. 일 예로, 추가 부재(ADL)는 감광성 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 21은 도 5의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이고, 도 22는 도 21의 화소에 포함되는 화소 회로의 일 예를 나타내는 레이아웃 도면이다.
도 16, 도 21, 및 도 22을 참조하면, 화소(PX)는 화소 회로(PC) 및 발광 소자(ED)를 포함할 수 있다.
발광 소자(ED)는 마이크로 사이즈 또는 나노 사이즈의 무기 발광 다이오드일 수 있다.
일 실시예에서, 화소 회로(PC)는 PWM 회로(PWMC) 및 전류 생성 회로(CGC)를 포함할 수 있다. 전류 생성 회로(CGC)는 발광 소자(ED)로 공급되는 일정한 크기의 정전류(이하, 구동 전류라 함)를 생성할 수 있다. PWM 회로(PWMC)는 PWM 데이터 전압(V_PWM)에 기초하여 구동 전류가 발광 소자(ED)에 공급되는 시간을 제어할 수 있다.
도 22에 도시된 바와 같이, 초기화 전압 라인(VIL), 초기화 스캔 라인(GIL), 기입 스캔 라인(GWL), PWM 발광 제어 라인(PWEL), 수평 전원 라인(HVDL), 게이트 오프 전압 라인(VGHL), 스윕 신호 라인(SWPL), 제어 스캔 라인(GCL), PAM 발광 제어 라인(PAEL), 테스트 신호 라인(TSTL), 및 제3 전원 라인(VSL)은 제1 방향(DR1)으로 연장되고 제2 방향(DR2)으로 이격될 수 있다. 초기화 전압 라인(VIL), 초기화 스캔 라인(GIL), 기입 스캔 라인(GWL), PWM 발광 제어 라인(PWEL), 수평 전원 라인(HVDL), 게이트 오프 전압 라인(VGHL), 스윕 신호 라인(SWPL), 제어 스캔 라인(GCL), PAM 발광 제어 라인(PAEL), 테스트 신호 라인(TSTL), 및 제3 전원 라인(VSL)은 층간 절연층(ILD) 상에 배치되는 제1 소스 금속층(SDL1)에 의해 형성될 수 있다.
예를 들어, 초기화 스캔 라인(GIL), 기입 스캔 라인(GWL), PWM 발광 제어 라인(PWEL), 제어 스캔 라인(GCL), PAM 발광 제어 라인(PAEL), 및 테스트 신호 라인(TSTL)은 각각 층간 절연층(ILD) 및 제2 게이트 절연층(GI2)을 관통하는 컨택홀들을 통해 대응하는 트랜지스터들의 각각의 게이트 전극에 연결될 수 있다.
예를 들어, 초기화 전압 라인(VIL), 수평 전원 라인(HVDL), 게이트 오프 전압 라인(VGHL), 스윕 신호 라인(SWPL), 및 제3 전원 라인(VSL)은 각각 층간 절연층(ILD), 제2 게이트 절연층(GI2), 및 제1 게이트 절연층(GI1)을 관통하는 컨택홀들을 통해 대응하는 트랜지스터들의 각각의 소스 전극(SE) 또는 드레인 전극(DE)에 연결될 수 있다.
데이터 라인(DL), 수직 전원 라인(VVDL), 및 PAM 데이터 라인(RDL)은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 이격될 수 있다. 데이터 라인(DL), 수직 전원 라인(VVDL), 및 PAM 데이터 라인(RDL)은 제1 보호층(PAS1) 상에 배치되는 제2 소스 금속층(SDL2)에 의해 형성될 수 있다.
데이터 라인(DL) 및 PAM 데이터 라인(RDL)은 각각 제1 보호층(PAS1), 제1 비아층(VIA1), 층간 절연층(ILD), 제2 게이트 절연층(GI2), 및 제1 게이트 절연층(GI1)을 관통하는 컨택홀들을 통해 대응하는 트랜지스터들의 각각의 소스 전극(SE) 또는 드레인 전극(DE)에 연결될 수 있다.
일 실시예에서, 수직 전원 라인(VVDL) 및 수평 전원 라인(HVDL)은 상호 다른 층에 배치되고, 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 컨택홀을 통해 상호 연결될 수 있다. 수직 전원 라인(VVDL) 및 수평 전원 라인(HVDL)은 제1 전원 라인(VDL1)을 형성할 수 있다.
일 실시예에서, 도시되지는 않았으나, 제2 전원 라인(VDL2)은 제2 보호층(PAS2) 상에 배치되는 제3 소스 금속층(SDL3)으로 형성될 수 있다. 제2 전원 라인(VDL2)은 제2 보호층(PAS2), 제2 비아층(VIA2), 제1 보호층(PAS1), 및 제1 비아층(VIA1)을 관통하는 컨택홀들을 통해 제6 및 제7 트랜지스터들(T6, T7)에 접속될 수 있다.
제1 내지 제19 트랜지스터들(T1 내지 T19) 각각은 도 16을 참조하여 설명된 트랜지스터(TFT)의 적층 구조와 유사한 구조로 적층될 수 있다. 예를 들어, 제1 내지 제19 트랜지스터들(T1 내지 T19) 각각은 액티브층(ACTL)에서 형성되는 채널(CH), 소스 전극(SE), 및 드레인 전극(DE)과 제1 게이트층(GTL1)에서 형성되는 게이트 전극(GE)을 포함할 수 있다. 설명의 편의를 위해, 도 22에서는 제1 게이트층(GTL1)에 형성된 게이트 전극과 이에 중첩하는 액티브층(ACTL)의 채널(CH) 부분을 트랜지터들(T1 내지 T19)로 정의하였다. 액티브층(ACTL)의 채널(CH) 양 측은 각각 소스 전극(SE) 및 드레인 전극(DE) (또는, 일 전극 및 타 전극)인 것으로 이해될 수 있다.
일 실시예에서, 제1 내지 제19 트랜지스터들(T1 내지 T19)의 채널(CH)들, 소스 전극(SE)들, 및 드레인 전극(DE)들을 포함하는 액티브층(ACTL)은 일체로 형성될 수 있다.
제1 내지 제3 커패시터들(C1, C2, C3) 각각은 도 16을 참조하여 설명된 제1 커패시터(C1)의 적층 구조와 유사한 구조로 적층될 수 있다. 예를 들어, 제1 내지 제3 커패시터들(C1, C2, C3) 각각은 제1 게이트층(GTL1)에서 형성되는 하부 전극 및 제2 게이트층(GTL2)에서 형성되는 상부 전극을 포함할 수 있다.
일 실시예에서, 전류 생성 회로(CGC)는 제1 내지 제11 트랜지스터들(T1 내지 T11) 및 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터로서 발광 기간 동안 발광 소자(ED)로 공급되는 구동 전류를 생성할 수 있다.
제2 트랜지스터(T2)는 PAM 데이터 라인(RDL)과 제2 노드(N2) 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 컨택홀을 통해 기입 스캔 라인(GWL)에 연결될 수 있다. 제2 트랜지스터(T2)는 기입 스캔 라인(GWL)으로 공급되는 기입 스캔 신호에 응답하여 턴-온될 수 있다.
PAM 데이터 라인(RDL)으로는 PAM 데이터 전압(V_PAM)이 공급될 수 있다. PAM 데이터 전압(V_PAM)은 구동 전류의 크기를 결정할 수 있다. 무기 발광 다이오드인 발광 소자(ED)의 발광 휘도는 유기 발광 다이오드와 다르게 구동 전류 변화에 예민하지 않다. 따라서, 발광 소자(ED)의 발광 휘도는 구동 전류의 크기보다는 구동 전류가 공급되는 시간에 의해 제어될 수 있다.
일 실시예에서, PAM 데이터 전압(V_PAM)은 계조 등과 무관하게 동일한 색의 광을 방출하는 동일한 종류의 부화소들에 동일한 크기로 공급될 수 있다. 다만, 이는 예시적인 것으로서, PAM 데이터 전압(V_PAM)은 일 기준에 따라 변할 수도 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 전극(예를 들어, 제1 노드(N1))과 제1 트랜지스터(T1)의 드레인 전극(예를 들어, 제3 노드(N3)) 사이에 전기적으로 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 기입 스캔 라인(GWL)에 접속될 수 있다.
제3 트랜지스터(T3)는 제2 트랜지스터(T2)와 함께 턴-온되어 제1 트랜지스터(T1)를 다이오드 연결시켜 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다. 일 실시예에서, 제3 트랜지스터(T3)는 게이트 전극들이 공통으로 연결된 복수의 트랜지스터들이 직렬 연결된 형태를 가질 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 제3 트랜지스터(T3)의 게이트 전극은 두 갈래로 갈라져 각각 액티브층(ACTL)에 중첩할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)의 전압을 공급하는 초기화 전압 라인(VIL) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 컨택홀을 통해 초기화 스캔 라인(GIL)에 연결될 수 있다. 제4 트랜지스터(T4)는 초기화 스캔 라인(GIL)으로 공급되는 초기화 스캔 신호에 응답하여 턴-온될 수 있다. 제4 트랜지스터(T4)가 턴-온되면, 초기화 전원(Vint)의 전압이 제1 노드(N1)로 공급될 수 있다. 즉, 제1 트랜지스터(T1)의 게이트 전압이 초기화될 수 있다.
일 실시예에서, 제4 트랜지스터(T4)는 게이트 전극들이 공통으로 연결된 복수의 트랜지스터들이 직렬 연결된 형태를 가질 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 제4 트랜지스터(T4)의 게이트 전극은 두 갈래로 갈라져 각각 액티브층(ACTL)에 중첩할 수 있다.
초기화 전원(Vint)의 전압은 트랜지스터들을 턴-온시키기에 충분히 낮은 전압일 수 있다.
제5 트랜지스터(T5)는 제3 노드(N3)와 발광 소자(ED)의 애노드 전극(예를 들어, 제4 노드(N4)) 사이에 접속될 수 있다. 예를 들어, 제5 트랜지스터(T5)의 드레인 전극은 컨택홀을 통해 애노드 연결 전극(ACE)에 접속될 수 있다. 애노드 연결 전극(ACE)은 컨택홀을 통해 상부의 애노드(AND, 도 16에 도시됨)에 접속될 수 있다.
제5 트랜지스터(T5)의 게이트 전극은 컨택홀을 통해 PAM 발광 제어 라인(PAEL)에 연결될 수 있다. 제5 트랜지스터(T5)는 PAM 발광 제어 라인(PAEL)으로 공급되는 PAM 발광 제어 신호에 응답하여 턴-온될 수 있다.
제6 트랜지스터(T6)는 제2 전원(VDD2)의 전압을 공급하는 제2 전원 라인(VDL2)과 제2 노드(N2) 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 컨택홀을 통해 PWM 발광 제어 라인(PWEL)에 연결될 수 있다. 제6 트랜지스터(T6)는 PWM 발광 제어 라인(PWEL)으로 공급되는 PWM 발광 제어 신호에 응답하여 턴-온될 수 있다. 일 실시예에서, PWM 발광 제어 신호와 PAM 발광 제어 신호는 동일한 타이밍에 제공될 수 있다.
제7 트랜지스터(T7)는 제2 전원 라인(VDL2)과 제1 커패시터(C1)의 제2 커패시터 전극(CE2, 도 16에 도시됨, 예를 들어, 상부 전극) 사이에 접속될 수 있다. 제1 커패시터(C1)의 제2 커패시터 전극(CE2)은 제2 게이트층(GTL2)에 형성될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 컨택홀을 통해 PWM 발광 제어 라인(PWEL)에 연결될 수 있다.
제7 트랜지스터(T7)는 PWM 발광 제어 신호에 응답하여 턴-온될 수 있다. 따라서, 발광 기간에 제1 커패시터(C1)의 제2 커패시터 전극(CE2)은 제2 전원(VDD2)에 연결될 수 있다.
제8 트랜지스터(T8)는 제1 전원(VDD1)의 전압을 공급하는 제1 전원 라인(VDL1)과 제1 커패시터(C1)의 제2 커패시터 전극(CE2) 사이에 접속될 수 있다. 예를 들어, 제8 트랜지스터(T8)의 일 전극은 컨택홀을 통해 수직 전원 라인(VVDL)에 접속되고, 타 전극은 컨택홀을 통해 제1 커패시터(C1)의 제2 커패시터 전극(CE2)에 접속될 수 있다.
제8 트랜지스터(T8)의 게이트 전극은 컨택홀을 통해 제어 스캔 라인(GCL)에 접속될 수 있다. 제8 트랜지스터(T8)는 제어 스캔 신호에 응답하여 턴-온될 수 있다. 제8 트랜지스터(T8)가 턴-온되면 제1 커패시터(C1)의 제2 커패시터 전극(CE2)으로 제1 전원(VDD1)의 전압이 공급될 수 있다.
제1 전원(VDD1)의 전압과 제2 전원(VDD2)의 전압은 동일할 수도 있고 상호 다를 수도 있다.
기입 스캔 신호, 초기화 스캔 신호, 및 제어 스캔 신호는 비발광 기간에 공급될 수 있다. 초기화 스캔 신호는 기입 스캔 신호보다 앞서서 공급될 수 있다. 또한, 제어 스캔 신호는 기입 스캔 신호와 동일한 타이밍에 공급될 수 있다. 다만, 이는 예시적인 것으로서, 제어 스캔 신호는 기입 스캔 신호가 공급된 후에 공급될 수도 있다.
제1 커패시터(C1)의 제1 커패시터 전극(CE1)은 제1 트랜지스터(T1)의 게이트 전극, 즉, 제1 노드(N1)에 연결될 수 있다. 예를 들어, 제1 커패시터(C1)의 제1 커패시터 전극(CE1)과 제1 트랜지스터(T1)의 게이트 전극은 일체로 형성될 수 있다. 제1 트랜지스터(T1)의 게이트 전극에서 제1 커패시터(C1)의 제2 커패시터 전극(CE2)에 중첩하는 부분이 제1 커패시터 전극(CE1)으로 이해될 수 있다.
제1 커패시터(C1)는 PAM 데이터 전압(V_PAM)을 저장하는 스토리지 커패시터의 역할을 할 수 있다.
제9 트랜지스터(T9)는 제4 노드(N4)에 상응하는 제5 트랜지스터(T5)의 드레인 전극과 초기화 전압 라인(VIL) 사이에 접속될 수 있다. 제9 트랜지스터(T9)의 일 전극은 컨택홀을 통해 초기화 전압 라인(VIL)에 연결될 수 있다.
제9 트랜지스터(T9)의 게이트 전극은 컨택홀을 통해 제어 스캔 라인(GCL)에 연결될 수 있다. 제9 트랜지스터(T9)는 제어 스캔 신호에 응답하여 제4 노드(N4)에 초기화 전원(Vint)의 전압을 공급할 수 있다. 따라서, 초기화 전원(Vint)의 전압은 애노드 연결 전극(ACE)을 통해 애노드(AND)에 제공될 수 있다.
제10 트랜지스터(T10)는 제4 노드(N4)와 제2 전원(VSS)을 공급하는 제2 전원선(PL2) 사이에 접속될 수 있다. 제10 트랜지스터(T10)는 테스트 신호선(TESL)으로 공급되는 테스트 전압에 응답하여 턴-온될 수 있다.
제10 트랜지스터(T10)는 제조 공정 중 발광 소자(ED)와 화소 회로(PC)의 연결 전에 테스트 전압에 따라 턴-온되어 화소 회로(PC)의 이상 여부를 확인하는 데에 이용될 수 있다. 제10 트랜지스터(T10)의 일 전극은 컨택홀을 통해 애노드 연결 전극(ACE)과 전기적으로 연결되고, 타 전극은 컨택홀을 통해 제3 전원 라인(VSL)에 연결될 수 있다. 제3 전원 라인(VSL)으로 공급되는 제3 전원(VSS)의 전압은 제1 전원(VDD1) 및 제2 전원(VDD2)의 전압보다 낮을 수 있다. 예를 들어, 제3 전원(VSS)의 전압은 접지 전압에 상응할 수 있다.
제10 트랜지스터(T10)의 게이트 전극은 컨택홀을 통해 테스트 신호 라인(TSTL)에 접속될 수 있다.
제11 트랜지스터(T11)는 제3 노드(N3)와 제5 트랜지스터(T5) 사이에 접속될 수 있다. 예를 들어, 제11 트랜지스터(T11)는 제1 트랜지스터(T1)와 제5 트랜지스터(T5) 사이에 형성될 수 있다.
제11 트랜지스터(T11)의 게이트 전극은 제3 커패시터(C3)의 하부 전극에 연결될 수 있다. 제11 트랜지스터(T11)의 게이트 전극 및 제3 커패시터(C3)의 하부 전극은 제9 노드(N9)에 접속될 수 있따.
제11 트랜지스터(T11)는 제9 노드(N9)의 전압에 기초하여 턴-온될 수 있다. 제11 트랜지스터(T11)의 턴-온 시간은 발광 소자(ED)의 발광 기간(발광 듀티)에 상응할 수 있다.
PWM 회로(PWMC)는 PWM 데이터 전압(V_PWM)에 기초하여 제11 트랜지스터(T11)의 턴-온 시간을 제어할 수 있다. PWM 회로(PWMC)는 제12 내지 제19 트랜지스터들(T12 내지 T19), 제2 커패시터(C2), 및 제3 커패시터(C3)를 포함할 수 있다.
제12 트랜지스터(T12)는 PWM 데이터 전압(V_PWM) 및 스윕 신호 라인(SWPL)으로 공급되는 스윕 전압에 기초하여 발광 기간 동안 턴-온될 수 있다. 제12 트랜지스터(T12)는 제6 노드(N6)와 제7 노드(N7) 사이에 접속될 수 있다. 제12 트랜지스터(12)의 게이트 전극은 제5 노드(N5)에 대응할 수 있다.
제13 트랜지스터(T13)는 데이터 라인(DL)과 제6 노드(N6, 즉, 제12 트랜지스터(T12)의 일 전극) 사이에 접속될 수 있다.
제13 트랜지스터(T13)의 게이트 전극은 컨택홀을 통해 기입 스캔 라인(GWL)과 접속될 수 있다. 제13 트랜지스터(T13)는 기입 스캔 신호에 응답하여 PWM 데이터 전압(V_PWM)을 제6 노드(N6)에 제공할 수 있다.
제14 트랜지스터(T14)는 제5 노드(N5)와 제7 노드(N7) 사이에 접속될 수 있다. 예를 들어, 제12 트랜지스터(T12)와 제14 트랜지스터(T14)는 제2 소스 금속층(SDL2)의 연결 패턴을 통해 상호 연결될 수 있다.
제14 트랜지스터(T14)의 게이트 전극은 컨택홀을 통해 기입 스캔 라인(GWL)과 접속될 수 있다. 제14 트랜지스터(T14)는 기입 스캔 신호에 응답하여 제12 트랜지스터(T12)를 다이오드 연결시켜 제12 트랜지스터(T12)의 문턱 전압을 보상할 수 있다. 문턱 전압이 보상된 PWM 데이터 전압(V_PWM)은 제5 노드(N5)로 제공될 수 있다.
일 실시예에서, 제14 트랜지스터(T14)는 게이트 전극들이 공통으로 연결된 복수의 트랜지스터들이 직렬 연결된 형태를 가질 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 제14 트랜지스터(T14)의 게이트 전극은 두 갈래로 갈라져 각각 액티브층(ACTL)에 중첩할 수 있다.
제15 트랜지스터(T15)는 제5 노드(N5)와 초기화 전압 라인(VIL) 사이에 접속될 수 있다. 제15 트랜지스터(T15)의 게이트 전극은 컨택홀을 통해 초기화 스캔 라인(GIL)에 연결될 수 있다. 제15 트랜지스터(T15)는 초기화 스캔 라인(GIL)으로 공급되는 초기화 스캔 신호에 응답하여 초기화 전원(Vint)의 전압을 제5 노드(N5)에 공급할 수 있다.
일 실시예에서, 제15 트랜지스터(T15)는 게이트 전극들이 공통으로 연결된 복수의 트랜지스터들이 직렬 연결된 형태를 가질 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 제14 트랜지스터(T14)의 게이트 전극은 두 갈래로 갈라져 각각 액티브층(ACTL)에 중첩할 수 있다.
제16 트랜지스터(T16)는 제1 전원 라인(VDL1)과 제6 노드(N6) 사이에 접속될 수 있다. 제16 트랜지스터(T16)의 게이트 전극은 컨택홀을 통해 PWM 발광 제어 라인(PWEL)에 접속될 수 있다.
제17 트랜지스터(T17)는 제7 노드(N7)와 제9 노드(N9) 사이에 접속될 수 있다. 제17 트랜지스터(T17)의 게이트 전극은 컨택홀을 통해 PWM 발광 제어 라인(PWEL)에 접속될 수 있다.
제16 및 제17 트랜지스터들(T16, T17)은 PWM 발광 제어 신호에 응답하여 턴-온될 수 있다. 즉, 제16 및 제17 트랜지스터들(T16, T17)은 제1 전원 라인(VDL1)과 제9 노드(N9) 사이의 도전 경로를 제공할 수 있다.
제18 트랜지스터(T18)는 스윕 신호 라인(SWPL)이 연결된 제8 노드(N8)와 게이트 오프 전압(VGH, 예를 들어, 고전위 전압)을 공급하는 게이트 오프 전압 라인(VGHL) 사이에 접속될 수 있다. 예를 들어, 제18 트랜지스터(T18)의 일 전극은 컨택홀을 통해 스윕 신호 라인(SWPL)에 접속되고, 타 전극은 컨택홀을 통해 게이트 오프 전압 라인(VGHL)에 접속될 수 있다.
제5 전원선(PL5) 사이에 접속될 수 있다. 제18 트랜지스터(T18)는 제3 주사 신호에 응답하여 고전위 전원(VGH)의 전압을 제8 노드(N8)에 공급할 수 있다.
따라서, 제15 및 제18 트랜지스터들(T15, T18)이 동시에 턴-온되면, 제2 커패시터(C2)의 양단에 게이트 오프 전압(VGH)과 초기화 전원(Vint)의 전압차가 저장될 수 있다.
제19 트랜지스터(T19)는 제9 노드(N9)와 초기화 전압 라인(VIL) 사이에 접속될 수 있다. 제19 트랜지스터(T19)의 일 전극은 컨택홀 및 이에 연결되는 연결 패턴을 통해 제11 트랜지스터(T11) 게이트 전극에 연결될 수 있다. 제19 트랜지스터(T19)의 타 전극은 컨택홀을 통해 초기화 전압 라인(VIL)에 연결될 수 있다.
제19 트랜지스터(T19)의 게이트 전극은 컨택홀을 통해 제어 스캔 라인(GCL)에 연결될 수 있다. 제19 트랜지스터(T19)는 제어 스캔 신호에 응답하여 제9 노드(N9)에 초기화 전원(Vint)의 전압을 공급할 수 있다.
제3 커패시터(C3)는 제9 노드(N3)와 초기화 전압 라인(VIL 사이에 접속될 수 있다. 예를 들어, 제3 커패시터(C3)의 하부 전극은 제15 트랜지스터(T15)의 게이트 전극과 일체로 형성되고, 제3 커패시터(C3)의 상부 전극은 이에 중첩하여 제2 게이트층(GTL2)에 형성될 수 있다. 제3 커패시터(C3)의 상부 전극은 컨택홀을 통해 초기화 전압 라인(VIL)에 연결될 수 있다.
이에 따라, 제3 커패시터(C3)에 초기화 전원(Vint)의 전압이 충전되고, 제9 노드(N9)는 초기화 전원(Vint)의 전압을 유지할 수 있다.
일 실시예에서, 제19 트랜지스터(T19)는 게이트 전극들이 공통으로 연결된 복수의 트랜지스터들이 직렬 연결된 형태를 가질 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 제19 트랜지스터(T19)의 게이트 전극은 꺽여진 형태를 가지며, 두 부분이 액티브층(ACTL)에 중첩할 수 있다.
이후, 제5 및 제6 트랜지스터들(T5, T6)이 턴-온되면, 제2 전원 라인(VDL2)과 제3 전원 라인(VSL) 사이에 전류 경로가 형성되어 제11 트랜지스터(T11)가 턴-온되고, 발광 소자(ED)가 발광할 수 있다. 예를 들어, 제12 트랜지스터(12)의 턴-오프 상태에서 발광 소자(ED)의 발광이 시작될 수 있다.
PWM 회로(PWMC)는 제5 노드(N5)에 설정된 전압에 기초하여 발광 소자(ED)의 발광 시간을 제어할 수 있다. 예를 들어, PWM 회로(PWMC)는 제5 노드(N5)에 설정된 전압에 기초하여 제11 트랜지스터(T11)의 동작을 제어함으로써 구동 전류의 공급을 제어할 수 있다.
일 실시예에서, PWM 데이터 전압(V_PWM)은 제12 트랜지스터(T12)를 턴-오프시키는 전압 범위를 가질 수 있다. 예를 들어, PWM 데이터 전압(V_PWM)은 10V 내지 15V의 전압 범위 내에서 결정될 수 있다. 이 때, 제1 전원(VDD1)의 전압은 약 10V일 수 있다. 따라서, 제16 및 제17 트랜지스터들(T16, T17)이 턴-온되어 제1 전원(VDD1)의 전압이 제6 노드(N6)로 공급되면, 제12 트랜지스터(T12)의 게이트-소스 전압이 문턱 전압 이상이므로, 제12 트랜지스터(T12)는 턴-오프될 수 있다. 제12 트랜지스터(12)가 턴-오프된 경우, 제3 커패시터(C3)에 저장된 초기화 전원(Vint)의 전압에 의해 제11 트랜지스터(T11)는 턴-온 상태를 유지하며, 발광 소자(ED)의 발광 시간이 유지될 수 있다.
그러나, 제5 노드(N5)의 전압이 변하여 제12 트랜지스터(T12)의 게이트-소스 전압이 문턱 전압 이하로 낮아지면, 제12 트랜지스터(T12)가 턴-온되고, 제9 노드(N9)로 제1 전원(VDD1)의 전압이 공급되어 제11 트랜지스터(T11)가 턴-오프될 수 있다. 이에 따라, 발광 소자(ED)의 발광이 중단될 수 있다.
구체적으로, 스윕 신호 라인(SWPL)으로 제공되는 스윕 전압은 PAM 발광 제어 신호 및 PWM 발광 제어 신호들의 공급에 동기하여 변할 수 있다. 예를 들어, 스윕 전압은 PAM 발광 제어 신호 및 PWM 발광 제어 신호가 공급되는 기간 동안 감소하는 삼각파 형태를 가질 수 있다. 예를 들어, 스윕 전압은 15V에서 10V까지 선형적으로 감소하는 전압일 수 있으나, 이에 한정되는 것은 아니다.
스윕 전압의 변화는 제2 커패시터(C2)를 통해 제5 노드(N5)로 커플링되므로, 제5 노드(N5)의 전압은 스윕 전압의 변화에 따라 변할 수 있다. 따라서, PWM 데이터 전압(V_PWM)의 기입에 의해 제5 노드(N5)에 설정된 전압의 크기에 따라 제12 트랜지스터(T12)가 턴-온되는 시점이 결정될 수 있으며, 발광 소자의 발광 시간이 제어될 수 있다.
이러한 발광 소자의 발광 시간의 제어를 통해 발광 휘도가 조절될 수 있다.
다만, 화소 회로의 구조가 도 21 및 도 22에 의해 한정되는 것은 아니며, 공지된 다양한 화소 회로 구조로 가능하다.
도 23은 도 4의 타일형 표시 장치의 일 예를 나타내는 블록도이다.
도 23에서는 설명의 편의를 위해 제1 표시 장치(10-1)와 호스트 시스템(HOST)을 도시하였다.
도 4 및 도 23을 참조하면, 일 실시예에 따른 타일형 표시 장치(TD)는 호스트 시스템(HOST), 방송 튜닝부(210), 신호처리부(220), 디스플레이부(230), 스피커(240), 사용자 입력부(250), 저장부(260), 네트워크 통신부(270), UI생성부(280) 및 제어부(290)를 포함할 수 있다.
호스트 시스템(HOST)은 텔레비젼 시스템, 홈 시어터 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 휴대전화 시스템(mobile phone system), 태블릿 중 어느 하나로 구현될 수 있다.
호스트 시스템(HOST)에 사용자의 명령이 다양한 형식으로 입력될 수 있다. 예를 들어, 호스트 시스템(HOST)은 사용자의 터치 입력에 의한 명령이 입력될 수 있다. 또는, 호스트 시스템(HOST)에는 키보드 입력 또는 리모트 콘트롤러의 버튼 입력에 의한 사용자의 명령이 입력될 수 있다.
호스트 시스템(HOST)은 외부로부터 원본 영상에 해당하는 원본 비디오 데이터를 입력 받을 수 있다. 호스트 시스템(HOST)은 원본 비디오 데이터를 표시 장치들의 개수만큼 분할할 수 있다. 예를 들어, 호스트 시스템(HOST)은 제1 표시 장치(10-1), 제2 표시 장치(10-2), 제3 표시 장치(10-3), 및 제4 표시 장치(10-4)에 대응하여, 원본 비디오 데이터를 제1 영상에 대응되는 제1 비디오 데이터, 제2 영상에 대응되는 제2 비디오 데이터, 제3 영상에 대응되는 제3 비디오 데이터, 및 제4 영상에 대응되는 제4 비디오 데이터로 분할할 수 있다.
호스트 시스템(HOST)은 제1 비디오 데이터를 제1 표시 장치(10-1)에 전송하고, 제2 비디오 데이터를 제2 표시 장치(10-2)에 전송하고, 제3 비디오 데이터를 제3 표시 장치(10-3)에 전송하고, 제4 비디오 데이터를 제4 표시 장치(10-4)에 전송할 수 있다.
제1 표시 장치(10-1)는 제1 비디오 데이터에 따라 제1 영상을 표시하고, 제2 표시 장치(10-2)는 제2 비디오 데이터에 따라 제2 영상을 표시하며, 제3 표시 장치(10-3)는 제3 비디오 데이터에 따라 제3 영상을 표시하고, 제4 표시 장치(10-4)는 제4 비디오 데이터에 따라 제4 영상을 표시할 수 있다. 이에 따라, 사용자는 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)에 표시되는 제1 내지 제4 영상들이 조합된 원본 영상을 시청할 수 있다.
제1 표시 장치(10-1)는 방송 튜닝부(210), 신호처리부(220), 디스플레이부(230), 스피커(240), 사용자 입력부(250), 저장부(260), 네트워크 통신부(270), UI 생성부(280) 및 제어부(290)를 포함할 수 있다.
방송 튜닝부(210)는 제어부(290)의 제어에 따라 소정 채널 주파수를 튜닝하여 해당 채널의 방송신호를 안테나로 수신할 수 있다. 방송 튜닝부(210)는 채널 디텍션 모듈 및 RF 디모듈레이션 모듈을 포함할 수 있다.
방송 튜닝부(210)에 의해 복조된 방송 신호는 신호 처리부(220)에 의해 처리되어 디스플레이부(230) 및 스피커(240)로 출력된다. 여기서, 신호처리부(220)는 디멀티플렉서(221), 비디오 디코더(222), 비디오 처리부(223), 오디오 디코더(224) 및 부가 데이터 처리부(225)를 포함할 수 있다.
디멀티플렉서(221)는 복조된 방송신호를 비디오 신호, 오디오 신호, 부가 데이터로 분리한다. 분리된 비디오 신호, 오디오 신호, 부가 데이터는 각각 비디오 디코더(222), 오디오 디코더(224), 부가 데이터 처리부(225)에 의해 복원된다. 이때, 비디오 디코더(222), 오디오 디코더(224), 부가 데이터 처리부(225)는 방송신호 전송시의 인코딩 포맷에 대응하는 디코딩 포맷으로 복원한다.
한편, 디코딩된 비디오 신호는 비디오 처리부(223)에 의해 디스플레이부(230)의 출력규격에 맞는 수직주파수, 해상도, 화면비율 등에 맞도록 변환되고, 디코딩된 오디오 신호는 스피커(240)로 출력된다.
디스플레이부(230)는 영상이 표시되는 표시 패널(100)과 표시 패널(100)의 구동을 제어하는 패널 구동부를 포함한다. 표시 패널(100)과 패널 구동부에 대한 자세한 블록도는 도 11을 결부하여 후술한다.
사용자 입력부(250)는 호스트 시스템(HOST)이 전송하는 신호를 수신할 수 있다. 사용자 입력부(250)는 호스트 시스템(HOST)이 전송하는 채널의 선국, UI(User Interface)메뉴의 선택 및 조작에 관한 데이터뿐만 아니라, 타 표시 장치(DV2~DV4)와의 통신에 관한 명령을 사용자가 선택, 입력에 대한 데이터가 입력될 수 있도록 마련될 수 있다.
저장부(260)는 OS 프로그램을 비롯한 다양한 소프트웨어 프로그램, 녹화된 방송 프로그램, 동영상, 사진, 기타 데이터를 저장하는 것으로, 하드 디스크 또는 비휘발성 메모리 등 저장 매체로 이루어질 수 있다.
네트워크 통신부(270)는 호스트 시스템(HOST) 및 타 표시장치(DV2~DV4)와의 근거리 통신을 위한 것으로, 이동 통신, 데이터 통신, 블루투스, RF, 이더넷 등을 구현할 수 있는 안테나 패턴을 포함한 통신 모듈로 구현 가능하다.
네트워크 통신부(270)는 후술되는 안테나 패턴을 통해 이동 통신을 위한 기술표준들 또는 통신방식(예를 들어, GSM(Global System for Mobile communication), CDMA(Code Division Multi Access), CDMA2000(Code Division Multi Access 2000), EV-DO(Enhanced Voice-Data Optimized or Enhanced Voice-Data Only), WCDMA(Wideband CDMA), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced), 5G 등)에 따라 구축된 이동 통신망 상에서 기지국, 외부의 단말, 서버 중 적어도 하나와 무선 신호를 송수신할 수도 있다.
네트워크 통신부(270)는 후술되는 안테나 패턴을 통해 무선 인터넷 기술들에 따른 통신망에서 무선 신호를 송수신할 수도 있다. 무선 인터넷 기술로는, 예를 들어 WLAN(Wireless LAN), Wi-Fi(Wireless-Fidelity), Wi-Fi(Wireless Fidelity) Direct, DLNA(Digital Living Network Alliance), WiBro(Wireless Broadband), WiMAX(World Interoperability for Microwave Access), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced) 등이 있으며, 안테나 패턴은 상기에서 나열되지 않은 인터넷 기술까지 포함한 범위에서 적어도 하나의 무선 인터넷 기술에 따라 데이터를 송수신하게 된다.
UI 생성부(280)는 호스트 시스템(HOST) 및 타 표시장치(DV2~DV4)와의 통신을 위한 UI 메뉴를 생성하는 것으로, 알고리즘 코드 및 OSD IC에 의해 구현 가능하다. 호스트 시스템(HOST) 및 타 표시장치(DV2~DV4)와의 통신을 위한 UI 메뉴는 통신을 원하는 상대 디지털 TV의 지정 및 원하는 기능을 선택하기 위한 메뉴일 수 있다.
제어부(290)는 제1 표시 장치(10-1)의 전반적인 제어를 담당하고, 호스트 시스템(HOST) 및 제2, 제3, 및 제4 표시 장치들(10-2, 10-3, 10-4)의 통신 제어를 담당하는 것으로, 제어를 위한 해당 알고리즘 코드가 저장되고, 저장된 알고리즘 코드가 실행되는 MCU(Micro Controller Unit)에 의해 구현 가능하다.
제어부(290)는 사용자 입력부(250)의 입력 및 선택에 따라 해당 제어 명령 및 데이터를 네트워크 통신부(270)를 통해 호스트 시스템(HOST) 및 제2, 제3, 및 제4 표시 장치들(10-2, 10-3, 10-4)로 전송하도록 제어한다. 물론, 호스트 시스템(HOST) 및 제2, 제3, 및 제4 표시 장치(10-2, 10-3, 10-4)로부터 제어 명령 및 데이터가 입력된 경우, 해당 제어 명령에 따라 동작을 수행하게 된다.
한편, 제2, 제3, 및 제4 표시 장치들(10-2, 10-3, 10-4) 각각의 블록도는 도 23을 참조하여 설명한 제1 표시 장치(10-1)의 블록도와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 표시 영역; 및
    상기 표시 영역의 주변에 배치되어 패드부를 포함하는 비표시 영역을 포함하고,
    상기 표시 영역은,
    제1 화소 행에서 제1 방향으로 배치되는 발광 소자들;
    제1 회로 행에서 상기 제1 방향으로 배치되고, 상기 제1 화소 행의 상기 발광 소자들에 전기적으로 연결되는 화소 회로들;
    상기 제1 화소 행과 상기 제1 회로 행 사이의 제2 화소 행에 상기 제1 방향으로 배치되는 발광 소자들;
    제2 회로 행에서 상기 제1 방향으로 배치되고, 상기 제2 화소 행의 상기 발광 소자들에 전기적으로 연결되는 화소 회로들; 및
    상기 제1 회로 행의 상기 화소 회로들 사이에 배치되어 상기 제1 회로 행의 상기 화소 회로들에 게이트 신호를 제공하는 제1 스테이지 및 상기 제2 회로 행의 상기 화소 회로들 사이에 배치되어 상기 제2 회로 행의 상기 화소 회로들에 게이트 신호를 제공하는 제2 스테이지를 포함하는 게이트 구동부를 포함하고,
    상기 제1 회로 행에서 상기 제1 스테이지를 사이에 두고 인접한 화소 회로들 사이의 간격은 상기 제1 회로 행의 다른 화소 회로들 사이의 간격보다 큰, 표시 장치.
  2. 제 1 항에 있어서, 상기 제1 스테이지 및 상기 제2 스테이지는 상호 인접한 단위 화소 열들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 배치되는, 표시 장치.
  3. 제 2 항에 있어서, 상기 게이트 구동부에 인접한 단위 화소 열에서, 상기 화소 회로들과 상기 발광 소자들은 상기 제2 방향에 대하여 어긋나는, 표시 장치.
  4. 제 2 항에 있어서, 상기 제1 스테이지에 인접한 상기 화소 회로와 이에 가장 가까운 화소 회로 사이의 간격은 상기 제1 회로 행의 다른 화소 회로들 사이의 간격보다 작은, 표시 장치.
  5. 제 2 항에 있어서, 상기 표시 영역은,
    상기 제1 회로 행과 상기 제2 회로 행 사이의 제3 화소 행에 상기 제1 방향으로 배치되는 발광 소자들;
    상기 제2 회로 행과 상기 제2 방향으로 인접하는 제3 회로 행에 상기 제1 방향으로 배치되는 화소 회로들; 및
    상기 제3 회로 행의 상기 화소 회로들 사이에 배치되어 상기 제3 회로 행의 상기 화소 회로들에 게이트 신호를 제공하는 제3 스테이지를 포함하는, 표시 장치.
  6. 제 5 항에 있어서, 상기 제1 스테이지와 상기 제2 스테이지 사이의 간격은 상기 제2 스테이지와 상기 제3 스테이지 사이의 간격보다 큰, 표시 장치.
  7. 제 6 항에 있어서, 상기 표시 영역은,
    상기 제3 회로 행과 상기 제2 방향으로 인접하는 제4 화소 행에 제1 방향으로 배치되는 발광 소자들;
    상기 제4 화소 행과 상기 제2 방향으로 이격하는 제5 화소 행에 상기 제1 방향으로 배치되는 발광 소자들;
    상기 제4 화소 행과 상기 제5 화소 행 사이에 연속하여 배치되는 제4 회로 행 및 제5 회로 행에 각각 제1 방향으로 배치되는 화소 회로들;
    상기 제4 회로 행의 상기 화소 회로들 사이에 배치되어 상기 제4 회로 행의 상기 화소 회로들에 게이트 신호를 제공하는 제4 스테이지; 및
    상기 제5 회로 행의 상기 화소 회로들 사이에 배치되어 상기 제5 회로 행의 상기 화소 회로들에 게이트 신호를 제공하는 제5 스테이지를 더 포함하는, 표시 장치.
  8. 제 7 항에 있어서, 상기 제3 스테이지와 상기 제4 스테이지 사이의 간격은 상기 제1 스테이지와 상기 제2 스테이지 사이의 간격과 동일하고,
    상기 제4 스테이지와 상기 제5 스테이지 사이의 간격은 상기 제2 스테이지와 상기 제3 스테이지 사이의 간격과 동일한, 표시장치.
  9. 제 7 항에 있어서, 상기 표시 영역은,
    상기 제5 화소 행과 상기 제2 방향으로 이격하는 제6 화소 행에 제1 방향으로 배치되는 화소 회로들;
    상기 제6 화소 행과 상기 제2 방향으로 인접하는 제6 회로 행에 상기 제1 방향으로 배치되는 화소 회로들; 및
    상기 제6 회로 행의 상기 화소 회로들 사이에 배치되어 상기 제6 회로 행의 상기 화소 회로들에 게이트 신호를 제공하는 제6 스테이지를 포함하고,
    상기 제5 화소 행과 상기 제6 화소 행 사이에는 화소 회로들이 개재되지 않으며,
    상호 인접한 화소 행들 사이의 간격들은 서로 동일한, 표시 장치.
  10. 제 9 항에 있어서, 상기 제5 스테이지와 상기 제6 스테이지 사이의 간격은 상기 제1 스테이지와 상기 제2 스테이지 사이의 간격보다 큰, 표시 장치.
  11. 제 1 항에 있어서, 상기 표시 영역은,
    상기 제2 화소 행과 상기 제1 회로 행 사이에 배치되는 디먹스를 포함하는, 표시 장치.
  12. 제 11 항에 있어서, 상기 표시 영역은,
    상기 제1 화소 행과 상기 디먹스 사이에 배치되는 팬 아웃 라인들을 포함하는 팬 아웃 영역을 포함하고,
    상기 팬 아웃 라인들은 상기 패드부와 상기 디먹스를 전기적으로 연결하는, 표시 장치.
  13. 제 12 항에 있어서, 평면 상에서 볼 때, 상기 팬 아웃 라인들의 적어도 일부는 상기 제2 화소 행의 상기 발광 소자들과 중첩하는, 표시 장치.
  14. 제 12 항에 있어서, 평면 상에서 볼 때, 상기 표시 영역은, 상기 제1 화소 행의 상기 발광 소자들과 중첩하는 정전기 방전 회로를 더 포함하는, 표시 장치.
  15. 제 1 항에 있어서, 상기 발광 소자들 각각은 플립 칩 의 마이크로 발광 다이오드인, 표시 장치.
  16. 복수의 표시 장치들과 상기 복수의 표시 장치들 사이를 연결하는 결합 영역을 구비하고,
    상기 표시 장치들 중 적어도 하나는,
    영상을 표시하는 표시 영역; 및
    상기 표시 영역의 주변에 배치되어 패드부를 포함하는 비표시 영역을 포함하며,
    상기 표시 영역은,
    제1 화소 행에서 제1 방향으로 배치되는 발광 소자들;
    제1 회로 행에서 상기 제1 방향으로 배열되고, 상기 제1 화소 행의 상기 발광 소자들에 전기적으로 연결되는 화소 회로들;
    상기 제1 화소 행과 상기 제1 회로 행 사이의 제2 화소 행에 상기 제1 방향으로 배치되는 발광 소자들;
    제2 회로 행에서 상기 제1 방향으로 배치되고, 상기 제2 화소 행의 상기 발광 소자들에 전기적으로 연결되는 화소 회로들; 및
    상기 제1 회로 행의 상기 화소 회로들 사이에 배치되어 상기 제1 회로 행의 상기 화소 회로들에 게이트 신호를 제공하는 제1 스테이지 및 상기 제2 회로 행의 상기 화소 회로들 사이에 배치되어 상기 제2 회로 행의 상기 화소 회로들에 게이트 신호를 제공하는 제2 스테이지를 포함하는 게이트 구동부를 포함하고,
    상기 제1 회로 행에서 상기 제1 스테이지를 사이에 두고 인접한 화소 회로들 사이의 간격은 상기 제1 회로 행의 다른 화소 회로들 사이의 간격보다 큰, 타일형 표시 장치.
  17. 제 16 항에 있어서, 상기 제1 스테이지 및 상기 제2 스테이지는 상호 인접한 단위 화소 열들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 배치되고,
    상기 게이트 구동부에 인접한 단위 화소 열에서, 상기 화소 회로들과 상기 발광 소자들은 상기 제2 방향에 대하여 어긋나는, 타일형 표시 장치.
  18. 제 17 항에 있어서, 상기 제1 스테이지에 인접한 상기 화소 회로와 이에 가장 가까운 화소 회로 사이의 간격은 상기 제1 회로 행의 다른 화소 회로들 사이의 간격보다 작은, 타일형 표시 장치.
  19. 제 16 항에 있어서, 상기 표시 장치들 중 적어도 하나는,
    기판;
    상기 기판의 상면 상에 배치되는 패드부; 및
    상기 기판의 상면, 상기 기판의 배면, 상기 상면과 상기 배면 사이의 일 측면 상에 배치되며, 상기 패드부에 연결되는 측면 연결 라인을 포함하는, 타일형 표시 장치.
  20. 제 19 항에 있어서, 상기 표시 장치들 중 적어도 하나는,
    상기 기판의 상기 배면 상에 배치되는 배면 전극; 및
    도전성 접착 부재를 통해 상기 배면 전극에 연결되는 연성 필름을 포함하고,
    상기 측면 연결 라인은 상기 배면 전극에 전기적으로 연결되는, 타일형 표시 장치.
  21. 제 16 항에 있어서, 상기 발광 소자들 각각은 플립 칩의 마이크로 발광 다이오드인, 타일형 표시 장치.
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