WO2023211102A1 - 표시 장치 - Google Patents

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WO2023211102A1
WO2023211102A1 PCT/KR2023/005569 KR2023005569W WO2023211102A1 WO 2023211102 A1 WO2023211102 A1 WO 2023211102A1 KR 2023005569 W KR2023005569 W KR 2023005569W WO 2023211102 A1 WO2023211102 A1 WO 2023211102A1
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WO
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sensing
transistor
scan
electrode
wires
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PCT/KR2023/005569
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송희림
박희진
이유진
이철곤
전무경
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삼성디스플레이 주식회사
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    • G09G2360/148—Detecting light within display terminals, e.g. using a single or a plurality of photosensors the light originating from the display screen the originated light output being determined for each pixel the light being detected by light detection means within each pixel

Definitions

  • the present invention relates to a display device.
  • Display devices are applied to various electronic devices such as smart phones, tablets, laptop computers, monitors, and TVs. Recently, due to the development of mobile communication technology, the use of portable electronic devices such as smartphones, tablets, and laptop computers has increased significantly. Since personal information (privacy information) is stored in portable electronic devices, fingerprint authentication, which authenticates a user's fingerprint, which is biometric information, is used to protect personal information in portable electronic devices.
  • the display device can authenticate the user's fingerprint using an optical method, an ultrasonic method, or a capacitive method.
  • the optical method can authenticate a user's fingerprint by detecting light reflected from the user's fingerprint.
  • the display device may include a display panel including display pixels for displaying an image and light-sensing pixels for detecting light in order to optically authenticate a user's fingerprint.
  • the problem to be solved by the present invention is to provide a display device that can reduce the degradation of fingerprint detection ability due to off-leakage current of the reset transistor of the photo-sensing pixel.
  • a display device includes display pixels each including a light emitting unit including a light emitting device, a pixel driver for applying a driving current to the light emitting device, and a light sensing device including a light sensing device. It is provided with photo-sensing pixels, each including a detection driver unit and a detection driver unit that applies a detection current to one of the detection wires according to the photocurrent of the photo-sensing element.
  • the sensing driver includes a first sensing transistor that controls a sensing current flowing through a sensing wire according to the voltage of the first electrode of the photo-sensing device, and a second sensing device that initializes the first electrode of the photo-sensing device to a first level voltage. Contains transistors. The channel layer of the first sensing transistor and the channel layer of the second sensing transistor are made of different materials.
  • a display device includes scan writing wires, scan initialization wires, scan control wires, and light emitting wires extending in a first direction, and a second direction intersecting the first direction.
  • a display pixel each including data wires and sensing wires extending to the light emitting element, a light emitting unit including a light emitting element, and a pixel driver applying a driving current to the light emitting element according to the data voltage of one of the data wires.
  • photo-sensing pixels each including a photo-sensing unit including a photo-sensing element and a sensing driver for applying a sensing current to one of the sensing wires according to a photocurrent of the photo-sensing element.
  • the sensing driver of the first light-sensing pixel among the light-sensing pixels is disposed on one side of the pixel driver of the first display pixel among the display pixels.
  • the detection driver of the first photo-sensing pixel includes at least one of the scan writing wires, at least one of the scan initialization wires, at least one of the scan control wires, at least one of the light emitting wires, and the sensing wires. overlaps with at least one of
  • the light-sensing pixels for fingerprint detection are disposed throughout the display area, so even if the user places his/her finger anywhere in the display area of the display panel, the display device can perform fingerprint authentication. You can.
  • the area of the sensing driver can be minimized even though the number of pixels per unit area of the display panel increases, so that each of the first to fourth pixel drivers Area reduction can be minimized.
  • the second and third transistors of the pixel driver are formed as N-type MOSFETs, at least one of the second and third sensing transistors can be converted to N-type MOSFETs without adding a separate process. can be formed. Therefore, by forming at least one of the second sensing transistor and the third sensing transistor into an N-type MOSFET, the fingerprint detection ability is reduced due to the off-leakage current of the second sensing transistor and/or the off-leakage current of the third sensing transistor. can be reduced.
  • the pixel driver and the light detection driver share at least one of a scan control wire, a scan initialization wire, a light emission wire, and a scan bias wire, a first power wire, and a second power wire. . Therefore, even though the photo-sensing driver is added, there is an advantage that there is no need for a separate wiring to apply a separate signal to drive the photo-sensing driver.
  • FIG. 1 is a perspective view showing a display device according to an embodiment.
  • Figure 2 is a block diagram showing a display device according to an embodiment.
  • Figure 3 is an example diagram showing fingerprint detection of a display device according to an embodiment.
  • FIG. 4 is an example diagram showing pixel drivers, detection drivers, scan writing wires, scan initialization wires, scan control wires, light emission wires, data wires, and detection wires according to an embodiment.
  • FIG. 5 is a layout diagram showing display pixels and light-sensing pixels of a display area of a display panel according to an embodiment.
  • FIG. 6 is an example diagram showing pixel drivers, detection drivers, scan writing wires, scan initialization wires, scan control wires, light emission wires, data wires, and detection wires according to an embodiment.
  • FIG. 7 is a layout diagram showing display pixels and light-sensing pixels of a display area of a display panel according to an embodiment.
  • FIG. 8 is an example diagram showing pixel drivers, detection drivers, scan writing wires, scan initialization wires, scan control wires, light emission wires, data wires, and detection wires according to an embodiment.
  • FIG. 9 is a layout diagram showing display pixels and light-sensing pixels of a display area of a display panel according to an exemplary embodiment.
  • FIG. 10 is an example diagram showing pixel drivers, detection drivers, scan writing wires, scan initialization wires, scan control wires, light emission wires, data wires, and detection wires according to an embodiment.
  • FIG. 11 is an example diagram showing pixel drivers, detection drivers, scan writing wires, scan initialization wires, scan control wires, light emission wires, data wires, and detection wires according to an embodiment.
  • FIG. 12 is an example diagram showing pixel drivers, detection drivers, scan writing wires, scan initialization wires, scan control wires, light emission wires, data wires, and detection wires according to an embodiment.
  • FIG. 13 is an example diagram showing pixel drivers, detection drivers, scan writing wires, scan initialization wires, scan control wires, light emission wires, data wires, and detection wires according to an embodiment.
  • FIG. 14 is an example diagram showing pixel drivers, detection drivers, scan writing wires, scan initialization wires, scan control wires, light emission wires, data wires, and detection wires according to an embodiment.
  • FIG. 15 is an example diagram showing pixel drivers, detection drivers, scan writing wires, scan initialization wires, scan control wires, light emission wires, data wires, and detection wires according to an embodiment.
  • Figure 16 is an equivalent circuit diagram showing a display pixel and a light sensing pixel according to an embodiment.
  • FIG. 17 shows a k-1th scan initialization signal, a kth scan initialization signal, a kth scan control signal, a kth scan write signal, and a kth scan bias signal applied to a display pixel and a light sensing pixel according to an embodiment.
  • This is a waveform diagram showing the kth light emission signal.
  • FIG. 18 shows a first active layer, a first gate layer, a second gate layer, a second active layer, a third gate layer, and a first source drain layer of a first sub-pixel and a photo-sensing pixel according to an embodiment. This is the layout diagram.
  • FIG. 19 shows a first active layer, a first gate layer, a second gate layer, a second active layer, a third gate layer, a first source drain layer, and a first sub-pixel and a photo-sensing pixel according to an embodiment.
  • This is a layout diagram showing the source drain layer.
  • FIG. 20 is a cross-sectional view showing an example of a display panel cut along line A-A' of FIGS. 18 and 19.
  • FIG. 21 is a cross-sectional view showing an example of a display panel cut along lines B-B' and C-C' of FIGS. 18 and 19.
  • FIG. 22 is a cross-sectional view showing an example of a display panel cut along line DD′ of FIGS. 18 and 19 .
  • FIG. 23 is a cross-sectional view showing an example of a display panel taken along line E-E' of FIGS. 18 and 19.
  • FIG. 24 is a cross-sectional view showing an example of a display panel taken along line F-F' of FIGS. 18 and 19.
  • Figure 25 is an equivalent circuit diagram showing a display pixel and a light sensing pixel according to an embodiment.
  • 26 shows a k-1th scan initialization signal, a kth scan initialization signal, a kth scan control signal, a kth scan write signal, a kth scan bias signal, and a kth scan initialization signal applied to a display pixel and a light sensing pixel according to an embodiment.
  • This is a waveform diagram showing the k light emission signal and the k+1th light emission signal.
  • FIG. 27 shows a first active layer, a first gate layer, a second gate layer, a second active layer, a third gate layer, and a first source drain layer of a first sub-pixel and a photo-sensing pixel according to an embodiment. This is the layout diagram.
  • FIG. 28 shows a first active layer, a first gate layer, a second gate layer, a second active layer, a third gate layer, a first source drain layer, and a first sub-pixel and a photo-sensing pixel according to an embodiment.
  • FIG. 29 is a cross-sectional view showing an example of a display panel cut along line G-G' of FIGS. 27 and 28.
  • FIG. 30 is a cross-sectional view showing an example of a display panel cut along line H-H' of FIGS. 27 and 28.
  • Figure 31 is an equivalent circuit diagram showing a display pixel and a light sensing pixel according to an embodiment.
  • Figure 32 shows a k-th scan initialization signal, a k+1-th scan initialization signal, a k-th scan control signal, a k+1-th scan control signal, and a k-th scan write signal applied to a display pixel and a photo-sensing pixel according to an embodiment. , a kth scan bias signal, and a kth light emission signal.
  • FIG. 33 shows a first active layer, a first gate layer, a second gate layer, a second active layer, a third gate layer, and a first source drain layer of a first sub-pixel and a photo-sensing pixel according to an embodiment. This is the layout diagram.
  • FIG. 34 shows a first active layer, a first gate layer, a second gate layer, a second active layer, a third gate layer, a first source drain layer, and a first sub-pixel and a photo-sensing pixel according to an embodiment. 2 This is a layout diagram showing the source drain layer.
  • FIG. 35 is a cross-sectional view showing an example of a display panel taken along line II′ of FIGS. 33 and 34 .
  • FIG. 36 is a cross-sectional view showing an example of a display panel cut along line J-J' of FIGS. 33 and 34.
  • FIG. 37 is a cross-sectional view showing an example of a display panel cut along line K-K' of FIGS. 33 and 34.
  • Figure 38 is an equivalent circuit diagram showing a display pixel and a light sensing pixel according to an embodiment.
  • Figure 39 shows a first active layer, a first gate layer, a second gate layer, a second active layer, a third gate layer, and a first source drain layer of a first sub-pixel and a photo-sensing pixel according to an embodiment. This is the layout diagram.
  • FIG. 40 shows a first active layer, a first gate layer, a second gate layer, a second active layer, a third gate layer, a first source drain layer, and a first sub-pixel and a photo-sensing pixel according to an embodiment. 2 This is a layout diagram showing the source drain layer.
  • FIG. 41 is a cross-sectional view showing an example of a display panel taken along line L-L' of FIGS. 39 and 40.
  • first, second, etc. are used to describe various components, these components are of course not limited by these terms. These terms are merely used to distinguish one component from another. Therefore, it goes without saying that the first component mentioned below may also be a second component within the technical spirit of the present invention.
  • FIG. 1 is a perspective view showing a display device according to an embodiment.
  • the display device 10 is a device that displays moving images or still images, and is used in mobile phones, smart phones, tablet personal computers, and smart watches. ), watch phones, mobile communication terminals, electronic notebooks, e-books, PMP (portable multimedia players), navigation, UMPC (Ultra Mobile PC), as well as portable electronic devices such as televisions, laptops, monitors, billboards, etc. It can be used as a display screen for various products such as the Internet of Things (IOT).
  • IOT Internet of Things
  • the display device 10 may include an organic light emitting display device using an organic light emitting diode, a quantum dot light emitting display device including a quantum dot light emitting layer, an inorganic light emitting display device including an inorganic semiconductor, and a micro or nano light emitting diode (micro LED). It may be a light-emitting display device such as a miniature light-emitting display device using (or nano LED)). Below, the description focuses on the fact that the display device 10 is an organic light emitting display device, but the present invention is not limited thereto.
  • the display device 10 includes a display panel 100, a display driving circuit 200, and a circuit board 400.
  • the display panel 100 may be formed as a rectangular plane having a short side in the first direction DR1 and a long side in the second direction DR2 that intersects the first direction DR1. A corner where the short side in the first direction DR1 and the long side in the second direction DR2 meet may be formed at a right angle or rounded to have a predetermined curvature.
  • the planar shape of the display panel 100 is not limited to a square, and may be formed in other polygonal, circular, or oval shapes.
  • the display panel 100 may be formed flat, but is not limited thereto.
  • the display panel 100 is formed at left and right ends and may include curved portions with a constant curvature or a changing curvature.
  • the display panel 100 may be flexibly formed to be bent, curved, bent, folded, or rolled.
  • the substrate SUB of the display panel 100 may include a main area MA and a sub area SBA.
  • the main area (MA) may include a display area (DA) that displays an image and a non-display area (NDA) that is a surrounding area of the display area (DA).
  • DA display area
  • NDA non-display area
  • the display area DA may include display pixels (PX in FIG. 2) that display images. Additionally, the display area DA may include light-sensing pixels (PS in FIG. 2) that not only display an image but also detect light to detect the user's fingerprint. The display area DA may occupy most of the main area MA. The display area DA may be placed in the center of the main area MA.
  • the non-display area NDA may be placed adjacent to the display area DA.
  • the non-display area (NDA) may be an area outside the display area (DA).
  • the non-display area NDA may be arranged to surround the display area DA.
  • the non-display area NDA may be an edge area of the display panel 100.
  • the sub area SBA may protrude from one side of the main area MA in the second direction DR2.
  • the length of the sub-area SBA in the second direction DR2 may be smaller than the length of the main area MA in the second direction DR2.
  • the length of the first direction DR1 of the sub area SBA is smaller than the length of the first direction DR1 of the main area MA or is substantially equal to the length of the first direction DR1 of the main area MA. can do.
  • the sub-area SBA is shown as an example, but the sub-area SBA may be bent, and in this case, it is placed below the main area MA, so that the main area MA is in the third direction DR3. Can overlap with .
  • the display driving circuit 200 may generate signals and voltages for driving the display panel 100 .
  • the display driving circuit 200 is formed as an integrated circuit (IC) and is formed using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method to form a sub-area (SBA) of the display panel 100. It may be attached to, but is not limited to this.
  • the display driving circuit 200 may be attached to the circuit board 400 using a chip on film (COF) method.
  • COG chip on glass
  • COF chip on film
  • the sensor driving circuit 300 may be formed as an integrated circuit (IC) and attached to the circuit board 400.
  • the sensor driving circuit 300 may be connected to light sensing pixels (PS in FIG. 2) through sensing wires (RL in FIG. 2).
  • FIG. 1 illustrates that the sensor driving circuit 300 is a separate configuration from the display driving circuit 200, the embodiments of the present specification are not limited thereto.
  • the sensor driving circuit 300 may be formed by being integrated with the display driving circuit 200.
  • the circuit board 400 may be attached to one end of the sub area (SBA) of the display panel 100. Because of this, the circuit board 400 may be electrically connected to the display panel 100 and the display driving circuit 200. The display panel 100 and the display driving circuit 200 can receive digital video data, timing signals, and driving voltages through the circuit board 400.
  • the circuit board 400 may be a flexible printed circuit board, a printed circuit board, or a flexible film such as a chip on film.
  • Figure 2 is a block diagram showing a display device according to an embodiment.
  • the display device 10 includes a display panel 100, a scan driver 110, a light emission driver 120, a display driver circuit 200, a sensor driver circuit 300, and Includes a power supply unit 310.
  • the display driving circuit 200 may include a data driver 210 and a timing control unit 220.
  • the display panel 100 includes display pixels (PX), photo-sensing pixels (PS), scan write lines (GWL), scan initialization lines (GIL), and scan control lines (GCL) arranged in the display area DA. ), scan bias lines (GBL), light emitting lines (EML), data lines (DL), and sensing lines (RL).
  • the display panel 100 may further include a scan driver 110 and a light emission driver 120 disposed in the non-display area NDA.
  • the scan writing lines (GWL), scan initialization lines (GIL), scan control lines (GCL), and light emitting lines (EML) may extend in the first direction DR1.
  • the data lines DL and the sensing lines RL may extend in the second direction DR2.
  • Display pixels (PX) and photo-sensing pixels (PS) may be arranged in the display area (DA).
  • Each of the display pixels (PX) has one of the scan write lines (GWL), one of the scan initialization lines (GIL), one of the scan control lines (GCL), one of the scan bias lines (GBL), and a light emitting line. It may be connected to any one of (EML) and one of the data lines (DL).
  • Each of the display pixels (PX) has a scan write signal of the scan write line (GWL), a scan initialization signal of the scan initialization line (GIL), a scan control signal of the scan control line (GCL), and a scan bias of the scan bias line (GBL).
  • EML light emission signal
  • the data voltage of the data line (DL) can be supplied, and a driving current according to the data voltage can be applied to the light emitting element to emit light.
  • Each of the photo-sensing pixels (PS) may be connected to one of the scan initialization lines (GIL), one of the scan control lines (GCL), and one of the sensing lines (RL).
  • Each of the photo-sensing pixels (PS) is controlled by the scan initialization signal of the scan initialization line (GIL) and the scan control signal of the scan control line (GCL), so that a detection current is applied to the sensing line according to the light current of the photo-sensing element. can do.
  • the sensor driving circuit 300 may be connected to sensing wires RL.
  • the sensor driving circuit 300 may detect sensing voltages charged in the sensing wires RL according to the sensing current of the photo-sensing pixels PS. 2 illustrates that the display driving circuit 200 is disposed on the upper side of the display panel 100 and the sensor driving circuit 300 is disposed on the lower side of the display panel 100, but the embodiments of the present specification are limited to this. It doesn't work.
  • both the display driving circuit 200 and the sensor driving circuit 300 may be disposed on the upper or lower side of the display panel 100.
  • the scan driver 110 may be connected to scan write lines (GWL), scan initialization lines (GIL), scan control lines (GCL), and scan bias lines (GBL).
  • the scan driver 110 may receive a scan control signal (SCS) from the timing controller 220.
  • the scan control signal (SCS) may include first to fourth scan control signals.
  • the scan driver 110 may generate scan write signals according to the first scan control signal and output them to the scan write lines (GWL). Additionally, the scan driver 110 may generate scan initialization signals according to the second scan control signal and output them to the scan initialization lines (GIL). Additionally, the scan driver 110 may generate scan control signals according to the third scan control signal and output them to the scan control lines (GCL). Furthermore, the scan driver 110 may generate scan bias signals according to the fourth scan control signal and output them to the scan bias lines GBL.
  • the light emitting driver 120 may be connected to light emitting lines (EML).
  • the light emission driver 120 may receive an emission control signal (ECS) from the timing control unit 220.
  • ECS emission control signal
  • the light emission driver 120 may generate light emission signals according to the light emission control signal (ECS) and output them to the display light emission lines (EML).
  • the data driver 210 converts digital video data DATA into data voltages and outputs them to the data lines DL.
  • the data driver 210 may output data voltages in synchronization with scan write signals. Therefore, the display pixels PX are selected by the scan write signals of the scan driver 110, and a data voltage may be supplied to each of the selected display pixels PX.
  • the timing control unit 220 receives digital video data (DATA) and timing signals from an external graphics device.
  • the external graphics device may be a computer graphics card, a set-top box, or an application processor of a smartphone or mobile phone, but the embodiments of the present specification are not limited thereto.
  • the timing control unit 220 may generate a scan control signal (SCS) and an emission control signal (ECS) for controlling the operation timing of the scan driver 110 according to the timing signals. Additionally, the timing control unit 220 may generate a data control signal (DCS) for controlling the operation timing of the data driver 210 according to timing signals.
  • SCS scan control signal
  • ECS emission control signal
  • DCS data control signal
  • the timing control unit 220 outputs a scan control signal (SCS) to the scan driver 110 and outputs an emission control signal (ECS) to the emission driver 120.
  • the timing control unit 220 outputs digital video data (DATA) and a data control signal (DCS) to the data driver 210.
  • the power supply unit 320 may generate a plurality of driving voltages and output them to the display panel 100 .
  • the power supply unit 500 may output a first power voltage (VDD), a second power voltage (VSS), a first initialization voltage (VINT1), and a second initialization voltage (VINT2) to the display panel 100 .
  • the first power supply voltage (VDD) may be a high-potential driving voltage
  • the second power supply voltage (VSS) may be a low-potential driving voltage.
  • the display device 10 can perform fingerprint authentication.
  • Figure 3 is an example diagram showing fingerprint detection of a display device according to an embodiment.
  • the display device 10 may further include a cover window (WDL) disposed on the display panel 100 .
  • the display panel 100 is disposed on a substrate (SUB), a display layer (DPL) including display pixels (PX) and photo-sensing pixels (PS), and a display layer (DPL). It may include an encapsulation layer (TFEL) disposed.
  • Light output from the display pixels (PX) of the display panel 100 may be reflected from the ridge (RID) and valley (VAL) of the fingerprint of the user's finger (F).
  • the valley (VAL) of the fingerprint is not in contact with the cover window (WDL), so the amount of light reflected from the ridge (RID) of the fingerprint and the valley (VAL) ), the amount of light reflected may be different. That is, most of the light output from the display pixels (PX) of the display panel 100 may be reflected at the crest (RID) of the fingerprint, but may be hardly reflected at the valley (VAL) of the fingerprint.
  • the light current of the photo-sensing element of the photo-sensing pixel (PS) may be different depending on whether the light is reflected from the ridge (RID) of the fingerprint of the finger F or the valley (VAL) of the fingerprint of the finger F.
  • the sensor driving circuit 300 detects the sensing voltages charged in the sensing wires RL by the sensing current, and thus the detected fingerprint pattern can be compared with a pre-stored fingerprint pattern. That is, fingerprint authentication may be possible using the display device 10.
  • FIG. 4 is an example diagram showing pixel drivers, detection drivers, scan writing wires, scan initialization wires, scan control wires, light emission wires, data wires, and detection wires according to an embodiment.
  • FIG. 5 is a layout diagram showing display pixels and light-sensing pixels of a display area of a display panel according to an embodiment.
  • the display area DA includes first display pixels PX1, second display pixels PX2, third display pixels PX3, and fourth display pixels PX4. may include.
  • the display pixels (PX) may be divided into first display pixels (PX1), second display pixels (PX2), third display pixels (PX3), and fourth display pixels (PX4).
  • Each of the unit pixels UPX may include a first display pixel PX1, a second display pixel PX2, a third display pixel PX3, and a fourth display pixel PX4.
  • the first display pixel (PX1), the second display pixel (PX2), the third display pixel (PX3), and the fourth display pixel (PX4) may be defined as a unit pixel (UPX).
  • a unit pixel (UPX) can be defined as the smallest unit of display pixels capable of displaying white.
  • the first display pixel PX1 may include a first light emitting unit ELU1 that emits first light and a first pixel driver PDU1 for applying a driving current to the light emitting element of the first light emitting unit ELU1.
  • the first light may be light in a red wavelength band.
  • the main peak wavelength of the first light may be located approximately 600 nm to 750 nm.
  • the second display pixel PX2 may include a second light emitting unit ELU2 for emitting second light and a second pixel driver PDU2 for applying a driving current to the light emitting element of the second light emitting unit ELU2. there is.
  • the second light may be light in a green wavelength band.
  • the main peak wavelength of the second light may be located approximately 480 nm to 560 nm.
  • the third display pixel (PX3) may include a third light emitting unit (ELU3) that emits third light and a third pixel driver (PDU3) for applying a driving current to the light emitting element of the third light emitting unit (ELU3).
  • the third light may be light in a blue wavelength band.
  • the main peak wavelength of the third light may be located at approximately 370 nm to 460 nm.
  • the fourth display pixel (PX4) may include a fourth light emitting unit (ELU4) that emits second light and a fourth pixel driver (PDU4) for applying a driving current to the light emitting element of the fourth light emitting unit (ELU4).
  • ELU4 fourth light emitting unit
  • PDU4 fourth pixel driver
  • the first pixel driver PDU1 and the second pixel driver PDU2 are arranged in the first direction DR1
  • the third pixel driver PDU2 and the fourth pixel driver PDU3 are arranged in the first direction DR1. It can be arranged in one direction (DR1).
  • the first pixel driver PDU1 and the third pixel driver PDU3 are arranged in the second direction DR2
  • the second pixel driver PDU2 and the fourth pixel driver PDU4 are arranged in the second direction DR2. It can be placed in the direction (DR2).
  • the first light emitting unit ELU1 overlaps the first pixel driver PDU1 and the second pixel driver PDU2, and the third light emitting unit ELU3 overlaps the third pixel driver PDU3 and the fourth pixel driver PDU4. Can overlap with .
  • Each of the second light emitting unit ELU2 and the fourth light emitting unit ELU4 may overlap with the first to fourth pixel drivers PDU1, PDU2, PDU3, and PDU4 and the light sensing unit PSU.
  • the first light emitting unit ELU1, the second light emitting unit ELU2, the third light emitting unit ELU3, and the fourth light emitting unit ELU4 may have an octagonal planar shape, but are not limited thereto.
  • the first light emitting unit (ELU1), the second light emitting unit (ELU2), the third light emitting unit (ELU3), and the fourth light emitting unit (ELU4) have a square planar shape such as a rhombus, or a polygon other than a square or an octagon. It can have a flat shape.
  • Each of the light sensing pixels (PS) may include a light sensing unit (PSU) and a sensing driver unit (PSDU).
  • the light sensing unit (PSU) is disposed between the first light emitting unit (ELU1) and the third light emitting unit (ELU3) adjacent in the first direction (DR1), and the second light emitting unit (ELU1) adjacent to the third light emitting unit (ELU3) in the second direction (DR2). It may be disposed between the ELU2) and the fourth light emitting unit (ELU4).
  • the light sensing unit (PSU) may overlap with the sensing driving unit (PSDU).
  • Each of the light sensing units may have an octagonal plan shape, but is not limited thereto.
  • Each of the light sensing units (PSUs) may have a square planar shape such as a rhombus, or a polygonal planar shape other than a square or an octagon.
  • the first light emitting units (ELU1) Due to the arrangement positions and planar shapes of the first light emitting unit (ELU1), the second light emitting unit (ELU2), the third light emitting unit (ELU3), and the fourth light emitting unit (ELU4), the first light emitting units (ELU1) are adjacent to each other. ), the distance D12 between the center C1 of the second light emitting unit ELU2 and the center C2 of the second light emitting unit ELU2, and the distance between the center C2 of the neighboring second light emitting unit ELU2 and the third light emitting unit ELU3.
  • the distance D23 between the centers C3, the distance D14 between the centers C1 of the first light emitting unit ELU1 and the center C4 of the fourth light emitting unit ELU4, and The distance D34 between the center C3 of the third light emitting unit ELU3 and the center C4 of the fourth light emitting unit ELU4 may be substantially the same.
  • the distance D11 between the center C1 of the adjacent first light emitting unit ELU1 and the center C5 of the light sensing unit PSU, the center C2 of the adjacent second light emitting unit ELU2, and Distance (D22) between the center (C5) of the light sensing unit (PSU), distance (D33) between the center (C3) of the neighboring third light emitting unit (ELU3) and the center (C5) of the light sensing unit (PSU) ), and the distance D44 between the center C4 of the neighboring fourth light emitting unit ELU4 and the center C5 of the light sensing unit PSU may be substantially the same.
  • Scan write wires (GWLk-1, GWLk), scan initialization wires (GILk-1, GILk), scan control wires (GCLk-1, GCLk), and light emitting wires (EMLk-1, EMLk) are first It can be arranged in the direction DR1.
  • the data wires DLj, DLj+1, DLj+2, and DLj+3 and the sensing wires RLq and RLq+1 may be arranged in the second direction DR2.
  • Each of the detection drivers has one of the scan write wires (GWLk-1, GWLk), one of the scan initialization wires (GILk-1, GILk), one of the scan control wires (GCLk-1, GCLk), It may overlap with one of the light emitting wires (EMLk-1, EMLk) and one of the sensing wires (RLq, RLq+1).
  • Each of the first to fourth pixel drivers (PDU1, PDU2, PDU3, and PDU4) has one of the scan write wires (GWLk-1, GWLk), one of the scan initialization wires (GILk-1, GILk), and a scan control wire.
  • GCLk-1, GCLk may overlap with one of the light emitting wires (GCLk-1, GCLk), one of the light emitting wires (EMLk-1, EMLk), and one of the data wires (DLj, DLj+1, DLj+2, DLj+3).
  • the sensing driver PSDU may be disposed between the first pixel driver PDU1 and the fourth pixel driver PDU4 in the first direction DR1.
  • the detection driving units PSDU and the pixel driving units PDU1, PDU2, PDU3, and PDU4 are the sensing driving units PSDU in the first direction DR1.
  • the first pixel driver PDU1, the second pixel driver PDU2, the third pixel driver PDU3, and the fourth pixel driver PDU4 may be repeatedly arranged in that order.
  • the sensing driving units may be arranged in the second direction DR2.
  • the first pixel drivers PDU1 and the third pixel drivers PDU3 may be alternately arranged in the second direction DR2.
  • the second pixel drivers PDU2 and the fourth pixel drivers PDU4 may be alternately arranged in the second direction DR2.
  • FIG. 6 is an example diagram showing pixel drivers, detection drivers, scan writing wires, scan initialization wires, scan control wires, light emission wires, data wires, and detection wires according to another embodiment.
  • FIG. 7 is a layout diagram showing display pixels and light-sensing pixels of a display area of a display panel according to another embodiment.
  • FIGS. 6 and 7 are different from the embodiments of FIGS. 4 and 5 in that the arrangement positions of the sensing driving units (PDUs) are changed.
  • PDUs sensing driving units
  • the sensing driver PSDU is located between the first pixel driver PDU1 and the fourth pixel driver PDU4 in the first direction DR1 or between the second pixel driver PDU4 in the first direction DR1. It may be disposed between (PDU2) and the third pixel driver (PDU3).
  • the detection driving units PSDU and the pixel driving units PDU1, PDU2, PDU3, and PDU4 are the sensing driving units PSDU in the first direction DR1.
  • the third pixel driver PDU3 and the fourth pixel driver PDU4 may be repeatedly arranged in that order.
  • FIG. 8 is an example diagram showing pixel drivers, detection drivers, scan writing wires, scan initialization wires, scan control wires, light emission wires, data wires, and detection wires according to another embodiment.
  • FIG. 9 is a layout diagram showing display pixels and light-sensing pixels in a display area of a display panel according to another embodiment.
  • FIGS. 8 and 9 are different from the embodiments of FIGS. 6 and 7 in that empty spaces (ES) are arranged instead of some of the sensing driving units (PDUs).
  • ES empty spaces
  • PDUs sensing driving units
  • the empty spaces ES may be spaces where the first to fourth pixel drivers PDU1, PDU2, PDU3, and PDU4 and the detection driver PSDU are not disposed.
  • the empty space ES may be disposed between the second pixel driver PDU2 and the third pixel driver PDU3 in the first direction DR1.
  • the empty space ES may be disposed between neighboring sensing driving units PSDU in the second direction DR2.
  • the sensing driver (PSDU) may be surrounded by the second pixel driver (PDU2), the third pixel driver (PDU3), and the empty spaces (ES).
  • the sensing driving unit (PSDU) may be disposed between neighboring empty spaces (ES) in the second direction (DR2).
  • the detection driving units (PSDU), the pixel driving units (PDU1, PDU2, PDU3, PDU4), and the empty space (ES) are the sensing driving units (PSDU) in the first direction (DR1).
  • the third pixel driver PDU3 and the fourth pixel driver PDU4 may be repeatedly arranged in that order.
  • the light sensing driving unit (PSDU) and the empty space (ES) may be repeatedly arranged in the second direction DR2.
  • FIG. 10 is an example diagram showing pixel drivers, detection drivers, scan writing wires, scan initialization wires, scan control wires, light emission wires, data wires, and detection wires according to another embodiment.
  • FIG. 10 is different from the embodiment of FIG. 4 in that the sensing driver units (PSDU) are arranged in one-to-one correspondence with the pixel drivers (PDU1, PDU2, PDU3, and PDU4).
  • PSDU sensing driver units
  • PDU1, PDU2, PDU3, and PDU4 pixel drivers
  • the sensing driver PSDU may be disposed between neighboring pixel drivers PDU1, PDU2, PDU3, and PDU4 in the first direction DR1.
  • the sensing driver PSDU is between the first pixel driver PDU1 and the second pixel driver PDU2 in the first direction DR1, and between the second pixel driver PDU2 and the second pixel driver PDU2 in the first direction DR1.
  • the detection driving units PSDU and the pixel driving units PDU1, PDU2, PDU3, and PDU4 are the sensing driving units PSDU in the first direction DR1.
  • FIG. 11 is an example diagram showing pixel drivers, detection drivers, scan writing wires, scan initialization wires, scan control wires, light emission wires, data wires, and detection wires according to another embodiment.
  • FIG. 11 differs from the embodiment of FIG. 10 in that empty spaces (ES) are arranged instead of some of the sensing driving units (PDUs).
  • ES empty spaces
  • PDUs sensing driving units
  • the empty spaces ES may be spaces where the first to fourth pixel drivers PDU1, PDU2, PDU3, and PDU4 and the detection driver PSDU are not disposed.
  • the empty space ES may be disposed between the first pixel driver PDU1 and the second pixel driver PDU2 or between the third pixel driver PDU3 and the fourth pixel driver PDU4 in the first direction DR1. there is.
  • the empty space ES may be disposed between neighboring sensing driving units PSDU in the second direction DR2.
  • the sensing driver (PSDU) may be surrounded by the second pixel driver (PDU2), the third pixel driver (PDU3), and the empty spaces (ES).
  • the sensing driving unit (PSDU) may be disposed between neighboring empty spaces (ES) in the second direction (DR2).
  • the detection driving units (PSDU), the pixel driving units (PDU1, PDU2, PDU3, PDU4), and the empty space (ES) are the sensing driving units (PSDU) in the first direction (DR1).
  • the light sensing driving unit (PSDU) and the empty space (ES) may be repeatedly arranged in the second direction DR2.
  • FIG. 12 is an example diagram showing pixel drivers, detection drivers, scan writing wires, scan initialization wires, scan control wires, light emission wires, data wires, and detection wires according to another embodiment.
  • the embodiment of FIG. 12 is different from the embodiment of FIG. 4 in that the sensing drivers (PSDUs) are arranged in one-to-one correspondence with the pixel drivers (PDU1, PDU2, PDU3, and PDU4).
  • PSDUs sensing drivers
  • PDU1, PDU2, PDU3, and PDU4 pixel drivers
  • the two sensing drivers are between the first pixel driver (PDU1) and the fourth pixel driver (PDU4) in the first direction (DR1) or the second pixel driver (PSDU) in the first direction (DR1). It may be placed between PDU2) and the third pixel driver (PDU3).
  • the detection driving units PSDU and the pixel driving units PDU1, PDU2, PDU3, and PDU4 are the sensing driving units PSDU in the first direction DR1.
  • FIG. 13 is an example diagram showing pixel drivers, detection drivers, scan writing wires, scan initialization wires, scan control wires, light emission wires, data wires, and detection wires according to another embodiment.
  • FIG. 13 differs from the embodiment of FIG. 12 in that empty spaces (ES) are arranged instead of some of the sensing driving units (PDUs).
  • ES empty spaces
  • PDUs sensing driving units
  • the empty spaces ES may be spaces where the first to fourth pixel drivers PDU1, PDU2, PDU3, and PDU4 and the detection driver PSDU are not disposed.
  • the empty space ES may be disposed between the second pixel driver PDU2 and the third pixel driver PDU3 in the first direction DR1.
  • the empty space ES may be disposed between neighboring sensing driving units PSDU in the second direction DR2.
  • the sensing driver PSDU may be surrounded by the first pixel driver PDU1, the fourth pixel driver PDU4, and the empty spaces ES.
  • the sensing driving unit (PSDU) may be disposed between neighboring empty spaces (ES) in the second direction (DR2).
  • the detection driving units (PSDU), the pixel driving units (PDU1, PDU2, PDU3, PDU4), and the empty space (ES) are the sensing driving units (PSDU) in the first direction (DR1).
  • the third pixel driver (PDU3), the fourth pixel driver (PDU4), and the detection driver (PSDU) may be repeatedly arranged in that order.
  • the light sensing driving unit (PSDU) and the empty space (ES) may be repeatedly arranged in the second direction DR2.
  • FIG. 14 is an example diagram showing pixel drivers, detection drivers, scan writing wires, scan initialization wires, scan control wires, light emission wires, data wires, and detection wires according to another embodiment.
  • the embodiment of FIG. 14 differs from the embodiment of FIG. 4A in that the area of the sensing driver unit (PSDU) is twice that of the PSDU of the embodiment of FIG. 4A.
  • PSDU sensing driver unit
  • the first detection driver (PSDU1) is disposed between the first pixel driver (PDU1) and the fourth pixel driver (PDU4) in the first direction (DR1)
  • the second detection driver (PSDU2) is It may be disposed between the second pixel driver PDU2 and the third pixel driver PDU3 in one direction DR1.
  • the detection driving units PSDU and the pixel driving units PDU1, PDU2, PDU3, and PDU4 are the sensing driving units PSDU in the first direction DR1.
  • the third pixel driver PDU3 and the fourth pixel driver PDU4 may be repeatedly arranged in that order.
  • the area of the sensing driver (PSDU) increases, the area of each of the pixel drivers (PDU1, PDU2, PDU3, and PDU4) may decrease. That is, if the circuit integration of the sensing driver (PSDU) is higher than the circuit integration of each of the pixel drivers (PDU1, PDU2, PDU3, and PDU4), the area of the sensing driver (PSDU) is increased and the pixel drivers (PDU1, PDU2, By reducing the area of each of the PDU3 and PDU4), the circuit integration of the sensing driver unit (PSDU) and the circuit integration of each of the pixel drivers (PDU1, PDU2, PDU3, and PDU4) can be made uniform. For example, in the first direction, the length of the first sensing driver PSDU1 may be greater than the length of each of the pixel drivers PDU1, PDU2, PDU3, and PDU4.
  • FIG. 15 is an example diagram showing pixel drivers, detection drivers, scan writing wires, scan initialization wires, scan control wires, light emission wires, data wires, and detection wires according to another embodiment.
  • the embodiment of FIG. 15 differs from the embodiment of FIG. 4 in that the sensing driver unit (PSDU) is arranged to correspond to one unit pixel (UPX).
  • PSDU sensing driver unit
  • UPX unit pixel
  • the sensing driving units may be arranged in one-to-one correspondence with the unit pixels (UPX).
  • Each of the sensing driving units (PSDU) may be placed on one side of the unit pixel (UPX).
  • the sensing driver (PSDU) is disposed on the left side of the first pixel driver (PDU1) and the left side of the third pixel driver (PDU3), and on the right side of the second pixel driver (PDU2) and the fourth pixel driver (PDU4) It may be placed on the right side, but the embodiments of the present specification are not limited thereto.
  • the detection drivers (PSDU), the first pixel drivers (PDU1), and the second pixel drivers (PDU2) are connected to each other in the first direction DR1. It can be repeatedly arranged in the order of the driving unit (PDU2). That is, the sensing driver (PSDU) may be disposed on one side of the first pixel driver (PDU1), and the second pixel driver (PDU2) may be disposed on the other side of the first pixel driver (PDU1).
  • the detection drivers (PSDU), the third pixel drivers (PDU3), and the fourth pixel drivers (PDU4) are connected to the detection drivers (PSDU), the third pixel drivers (PDU3), and the fourth pixel drivers (PDU4) in the first direction DR1. It can be repeatedly arranged in the order of the four pixel drivers (PDU4). That is, the sensing driver (PSDU) may be disposed on one side of the third pixel driver (PDU3), and the fourth pixel driver (PDU4) may be disposed on the other side of the third pixel driver (PDU3).
  • Figure 16 is an equivalent circuit diagram showing a first display pixel and a light sensing pixel according to an embodiment.
  • the first display pixel connected to the k-th scan initialization line (GILk), the k-th scan write line (GWLk), the k-th scan control line (GCLk), and the k-th scan bias line (GBLk).
  • GILk k-th scan initialization line
  • GWLk k-th scan write line
  • GCLk k-th scan control line
  • GCLk k-th scan bias line
  • the first display pixel (PX) includes a k-th scan initialization line (GILk), a k-th scan write line (GWLk), a k-th scan control line (GCLk), a k-th scan bias line (GBLk), and the j-th data line DLj.
  • the first display pixel (PX) includes a first power line (VDL) to which the first power voltage is supplied, a second power line (VSL) to which the second power voltage is supplied, and a first initialization line to which the first initialization voltage is supplied. It may be connected to the wiring VIL1 and the second initialization wiring VIL2 to which the second initialization voltage is supplied.
  • the first display pixel PX may include a first light emitting unit ELU1 and a first pixel driver PDU1.
  • the first light emitting unit (ELU1) may include a light emitting element (LE).
  • the first pixel driver PDU1 may include a driving transistor DT, switch elements, and a capacitor CST.
  • the switch elements include first to sixth transistors (ST1, ST2, ST3, ST4, ST5, and ST6).
  • the driving transistor DT may include a gate electrode, a first electrode, and a second electrode.
  • the driving transistor DT controls the drain-source current (Isd, hereinafter referred to as “driving current”) flowing between the first electrode and the second electrode according to the data voltage applied to the gate electrode.
  • the driving current (Isd) flowing through the channel of the driving transistor (DT) is equal to the square of the difference between the voltage (Vsg) and the threshold voltage between the first electrode and the gate electrode of the driving transistor (DT), as shown in Equation 1. It is proportional.
  • Isd is the driving current, which is the source-drain current flowing through the channel of the driving transistor (DT)
  • k' is the coefficient determined by the structure and physical characteristics of the driving transistor
  • Vsg is the first electrode of the driving transistor.
  • the voltage between and the gate electrode, Vth refers to the threshold voltage of the driving transistor.
  • the light emitting element LE emits light according to the driving current Isd. As the driving current Isd increases, the amount of light emitted from the light emitting element LE may increase.
  • the light emitting element LE may be an organic light emitting diode including an organic light emitting layer disposed between an anode electrode and a cathode electrode.
  • the light emitting device LE may be a quantum dot light emitting device including a quantum dot light emitting layer disposed between an anode electrode and a cathode electrode.
  • the light emitting device LE may be an inorganic light emitting device including an inorganic semiconductor disposed between an anode electrode and a cathode electrode.
  • the light emitting device LE is an inorganic light emitting device, it may include a micro light emitting diode or nano light emitting diode.
  • the anode electrode of the light emitting element LE may be connected to the second electrode of the fifth transistor ST5 and the first electrode of the sixth transistor ST6, and the cathode electrode may be connected to the second power line VSL.
  • the first transistor ST1 is turned on by the kth scan write signal of the kth scan write line GWLk to connect the first electrode of the driving transistor DT to the jth data line DLj. Because of this, the data voltage of the j-th data line DLj may be applied to the first electrode of the driving transistor DT.
  • the gate electrode of the first transistor (ST1) is connected to the kth scan write line (GWLk), the first electrode is connected to the first electrode of the driving transistor (DT), and the second electrode is connected to the jth data line (DLj). can be connected to
  • the second transistor ST2 is turned on by the kth scan control signal of the kth scan control line GCLk and connects the gate electrode and the second electrode of the driving transistor DT.
  • the driving transistor DT is driven as a diode.
  • the gate electrode of the second transistor (ST2) is connected to the kth scan control line (GCLk)
  • the first electrode is connected to the gate electrode of the driving transistor (DT)
  • the second electrode is connected to the second electrode of the driving transistor (DT). Can be connected to an electrode.
  • the third transistor ST3 is turned on by the kth scan initialization signal of the kth scan initialization line GILk and connects the gate electrode of the driving transistor DT to the first initialization voltage line VIL1. Because of this, the first initialization voltage VINT1 of the first initialization voltage line VIL1 may be applied to the gate electrode of the driving transistor DT.
  • the gate electrode of the third transistor (ST3) is connected to the k-th scan initialization line (GILk), the first electrode is connected to the first initialization voltage line (VIL1), and the second electrode is the gate electrode of the driving transistor (DT). can be connected to
  • the fourth transistor ST4 is turned on by the kth light emission signal of the kth light emission line EMLk to connect the first electrode of the driving transistor DT to the first power line VDL.
  • the gate electrode of the fourth transistor (ST4) is connected to the kth light emitting line (EMLk), the first electrode is connected to the first power line (VDL), and the second electrode is connected to the first electrode of the driving transistor (DT). can be connected
  • the fifth transistor ST5 is turned on by the kth light emission signal of the kth light emitting line EMLk to connect the second electrode of the driving transistor DT to the anode electrode of the light emitting element LE.
  • the gate electrode of the fifth transistor ST5 is connected to the kth light emitting line EMLk, the first electrode is connected to the second electrode of the driving transistor DT, and the second electrode is the anode electrode of the light emitting element LE. can be connected to
  • the driving current (Isd) of the driving transistor (DT) is applied to the light emitting element (LE). can flow.
  • the sixth transistor ST6 is turned on by the kth scan bias signal of the kth scan bias line GBLk to connect the anode electrode of the light emitting element LE to the second initialization voltage line VIL2.
  • the second initialization voltage VINT2 of the second initialization voltage line VIL2 may be applied to the anode electrode of the light emitting element LE.
  • the gate electrode of the sixth transistor (ST6) is connected to the kth scan bias line (GBLk), the first electrode is connected to the anode electrode of the light emitting element (LE), and the second electrode is connected to the second initialization voltage line (VIL2). can be connected to
  • the capacitor CST is formed between the gate electrode of the driving transistor DT and the first power line VDL.
  • the first capacitor electrode of the capacitor CST may be connected to the gate electrode of the driving transistor DT, and the second capacitor electrode may be connected to the first power line VDL.
  • the second electrode When the first electrode of each of the driving transistor DT and the first to sixth transistors ST1, ST2, ST3, ST4, ST5, and ST6 is a source electrode, the second electrode may be a drain electrode. Alternatively, when the first electrode of each of the driving transistor DT and the first to sixth transistors ST1, ST2, ST3, ST4, ST5, and ST6 is a drain electrode, the second electrode may be a source electrode.
  • each of the driving transistor (DT) and the first to sixth transistors (ST1, ST2, ST3, ST4, ST5, and ST6) may be formed of any one of poly silicon, amorphous silicon, and oxide semiconductor. It may be possible.
  • the active layer of the driving transistor DT, the first transistor ST1, and the fourth to sixth transistors ST4 to ST6 may be made of polysilicon.
  • the active layer of each of the second transistor (ST2) and third transistor (ST3) may be made of an oxide semiconductor.
  • the driving transistor (DT), the first transistor (ST1), and the fourth to sixth transistors (ST4 to ST6) are formed of P-type MOSFETs
  • the second transistor (ST2) and third transistor (ST3) are formed of P-type MOSFETs. may be formed as an N-type MOSFET.
  • the photo-sensing pixel PS may be connected to a k-1th scan initialization line (GILk-1), a kth scan initialization line (GILk), and a kth scan control line (GCLk). Additionally, the photo-sensing pixel (PS) may be connected to the second power line (VSL) to which the second power voltage is supplied.
  • GILk-1 k-1th scan initialization line
  • GILk kth scan initialization line
  • GCLk kth scan control line
  • VSL second power line
  • the light sensing pixel may include a light sensing unit (PSU) and a sensing driver unit (PSDU).
  • the light sensing unit (PSU) may include an optical element (PD).
  • the sensing driver unit (PSDU) may include first to third sensing transistors (RT1 to RT3).
  • the optical device PD may be a photodiode including an anode electrode, a photoelectric conversion layer, and a cathode electrode.
  • the anode electrode of the optical device PD may be connected to the first node N1, and the cathode electrode may be connected to the second power line VSL.
  • An optical device can convert incident light into an electrical signal.
  • the photo current flowing through the optical element PD may increase compared to when light is not incident on the optical element PD.
  • the optical device PD may be an organic photodiode that includes an electron donating material that generates donor ions and an electron accepting material that generates acceptor ions.
  • the optical device PD When the optical device PD is exposed to light, photo charges may be generated, and the generated photo charges may be accumulated on the anode electrode of the optical device PD. Therefore, when the optical device PD is exposed to light, the voltage of the first node N1 connected to the anode electrode of the optical device PD may increase.
  • the first sensing transistor RT1 is turned on by the voltage of the first node N1 applied to the gate electrode and connects the first power line VDL to the second electrode of the third sensing transistor RT3.
  • the gate electrode of the first sensing transistor RT1 is connected to the first node N1, the first electrode is connected to the first power line VDL, and the second electrode is connected to the second node of the third sensing transistor RT3. Can be connected to an electrode.
  • the second sensing transistor RT2 is turned on by the kth scan control signal of the kth scan control line GCLk and connects the k-1th scan initialization line GILk-1 to the first node N1. .
  • the gate electrode of the second sensing transistor RT2 is connected to the kth scan control line (GCLk), the first electrode is connected to the k-1th scan initialization line (GILk-1), and the second electrode is connected to the first node. It can be connected to (N1).
  • the third sensing transistor RT3 is turned on by the kth scan initialization signal of the kth scan initialization line GILk and connects the second electrode of the first sensing transistor RT1 to the qth sensing line RLq. . Because of this, the sensing current of the first sensing transistor (RT1) may flow to the q-th sensing wire (RLq).
  • the gate electrode of the third sensing transistor (RT3) is connected to the k-th scan initialization line (GILk), the first electrode is connected to the q-th sensing line (RLq), and the second electrode is connected to the first sensing transistor (RT1). It may be connected to the second electrode.
  • the second electrode may be a drain electrode.
  • the second electrode may be a source electrode.
  • the active layer of each of the first to third sensing transistors RT1, RT2, and RT3 may be formed of any one of poly silicon, amorphous silicon, and oxide semiconductor.
  • the active layer of the first sensing transistor RT1 may be made of polysilicon.
  • the active layer of each of the second and third sensing transistors (RT2) and RT3 may be made of an oxide semiconductor.
  • the first sensing transistor RT1 may be formed of a P-type MOSFET
  • the second sensing transistor RT2 and the third sensing transistor RT3 may be formed of an N-type MOSFET.
  • the second pixel driver PDU2 of the second display pixel PX2, the third pixel driver PDU3 of the third display pixel PX3, and the fourth pixel driver PDU4 of the fourth display pixel PX4 The circuit diagram of may be substantially the same as the circuit diagram of the first pixel driver PDU1 of the first display pixel PX1 explained with reference to FIG. 16 . Therefore, the second pixel driver PDU2 of the second display pixel PX2, the third pixel driver PDU3 of the third display pixel PX3, and the fourth pixel driver PDU4 of the fourth display pixel PX4 The description of the circuit diagram is omitted.
  • the second sensing transistor (RT2) and the third sensing transistor (RT3) are formed of a P-type MOSFET, the off-leakage current of the second sensing transistor (RT2) and the off-leakage current of the third sensing transistor (RT3) As a result, fingerprint detection ability may be reduced.
  • the embodiment of the present specification is a second sensing transistor ( RT2) and the third sensing transistor (RT3) can be formed as N-type MOSFETs. Therefore, by forming the second sensing transistor (RT2) and the third sensing transistor (RT3) with an N-type MOSFET, due to the off-leakage current of the second sensing transistor (RT2) and the off-leakage current of the third sensing transistor (RT3) , it can reduce the deterioration of fingerprint detection ability.
  • the first pixel driver (PDU1) and the light detection driver (PSDU) include a k-th scan control line (GCLk), a k-th scan initialization line (GILk), a k-1th scan initialization line (GILk-1), and a second The initialization wiring (VIL2) and the second power wiring (VSL) are shared. Therefore, even though the photo-sensing driver unit (PSDU) is added, there is an advantage that a separate wiring for applying a separate signal to drive the photo-sensing driver unit (PSDU) is not required.
  • FIG. 17 shows a k-1th scan initialization signal, a kth scan initialization signal, a kth scan control signal, a kth scan write signal, and a kth scan bias signal applied to a display pixel and a light sensing pixel according to an embodiment.
  • This is a waveform diagram showing the kth light emission signal.
  • the kth light emission signal EMk is a signal applied to the kth light emitting line EMLk, and controls the turn-on and turn-off of the fourth transistor ST4 and the fifth transistor ST5. This is a signal to do so.
  • the kth scan initialization signal (GIk) is a signal applied to the kth scan initialization wiring (GILk) and is a signal for controlling the turn-on and turn-off of the third transistor (ST3) and the third detection transistor (RT3).
  • the kth scan control signal (GCk) is a signal applied to the kth scan control line (GCLk) and is a signal for controlling the turn-on and turn-off of the second transistor (ST2) and the second sensing transistor (RT2). am.
  • the kth scan write signal (GWk) is a signal applied to the kth scan write line (GWLk) and is a signal for controlling the turn-on and turn-off of the first transistor (ST1).
  • the kth scan bias signal GBk is a signal applied to the kth scan bias line GBLk and is a signal for controlling the turn-on and turn-off of the sixth transistor ST6.
  • the kth scan initialization signal (GIk), the kth scan control signal (GCk), the kth scan write signal (GWk), the kth scan bias signal (GBk), and the kth emission signal (EMk) are generated during one frame period (DIS_FR).
  • PS_FR can be repeated in cycles.
  • the first frame period (DIS_FR1) changes the voltage of the gate electrode of the driving transistor (DT) to the first initialization voltage (VINT1).
  • the kth scan initialization signal GIk may have a second level voltage VGH during the first period t1 and a first level voltage VGL during the remaining period.
  • the kth scan bias signal GBk may have a first level voltage (VGL) during the second period (t2) and a second level voltage (VGH) during the remaining period.
  • the kth scan control signal GCk may have a second level voltage (VGH) during the third period (t3) and the fourth period (t4) and may have a first level voltage (VGL) during the remaining period.
  • the kth scan write signal GWk may have a first level voltage (VGL) during the third period (t3) and a second level voltage (VGH) during the remaining period.
  • the kth emission signal EMk may have a second level voltage (VGH) during the first to fourth periods (t1 to t4) and may have a first level voltage (VGL) during the fifth period (t5).
  • the first level voltage (VGL) may be a gate low voltage
  • the second level voltage (VGH) may be a gate high voltage.
  • the signal of the first level voltage VGL is transmitted to the gate electrode. It may be turned on when applied to the gate electrode, and may be turned off when a signal of the second level voltage VGH is applied to the gate electrode.
  • the second transistor (ST2) and the third transistor (ST3) are formed as N-type MOSFETs, they are turned on when a signal of the second level voltage (VGH) is applied to the gate electrode, and the first level voltage (VGL) is turned on. ) can be turned off when a signal of ) is applied to the gate electrode.
  • the kth scan initialization signal GIk having the second level voltage VGH is supplied to the kth scan initialization line GILk.
  • the third transistor ST3 is turned on by the kth scan initialization signal GIk having the second level voltage VGH. Due to the turn-on of the third transistor ST3, the gate electrode of the driving transistor DT is initialized to the first initialization voltage VINT1 of the first initialization voltage line VIL1.
  • the kth scan bias signal GBk having the first level voltage VGL is supplied to the kth scan bias line GBLk during the second period t2.
  • the sixth transistor ST6 is turned on by the kth scan bias signal GBk having the first level voltage VGL. Due to the turn-on of the sixth transistor ST6, the anode electrode of the light emitting element LE is initialized to the second initialization voltage VINT2 of the second initialization voltage line VIL2.
  • the kth scan write signal GWk having the first level voltage VGL is supplied to the kth scan write line GWLk, and the kth scan write signal GWk having the first level voltage VGL is supplied to the kth scan control line GCLk.
  • a kth scan control signal (GCk) having a two-level voltage (VGH) is supplied.
  • the first transistor ST1 is turned on by the kth scan write line GWLk having the first level voltage VGL
  • the second transistor ST2 is turned on by the second level voltage VGL. It is turned on by the kth scan control line (GCLk) with VGH). Due to the turn-on of the first transistor ST1, the data voltage of the jth data line DLj is supplied to the first electrode of the driving transistor DT.
  • the kth scan control signal GCk having the second level voltage VGH is supplied to the kth scan control line GCLk during the fourth period t4.
  • the second transistor ST2 is turned on by the kth scan control line GCLk having the second level voltage VGH. Due to the turn-on of the second transistor (ST2), the gate electrode and the second electrode of the driving transistor (DT) are connected to each other, and the driving transistor (DT) is driven by a diode.
  • the kth light emitting signal EMk having the first level voltage VGL is supplied to the kth light emitting line EMLk during the fifth period t5.
  • the fourth transistor ST4 and the fifth transistor ST5 may be turned on by the kth emission signal EMk having the first level voltage VGL. Due to the turn-on of the fourth transistor ST4, the first electrode of the driving transistor DT may be connected to the first power line VDL. Due to the turn-on of the fifth transistor ST5, the second electrode of the driving transistor DT may be connected to the anode electrode of the light emitting element LE.
  • the driving current Isd may be supplied to the light emitting device LE according to the voltage of the gate electrode of the driving transistor DT.
  • the driving current (Isd) can be defined as Equation 2.
  • Equation 2 Vth refers to the threshold voltage of the driving transistor DT, VDD refers to the first power voltage of the first power line VDL, and Vdata refers to the data voltage.
  • the gate voltage of the driving transistor DT is (Vdata-Vth), and the voltage of the first electrode is VDD.
  • the driving current (Isd) does not depend on the threshold voltage (Vth) of the driving transistor (DT). That is, the threshold voltage (Vth) of the driving transistor (DT) is compensated, and the light emitting element (LE) can emit light according to the driving current (Isd) adjusted by the first power voltage (VDD) and the data voltage (Vdata). there is.
  • one frame period (PS_FR1) is a reset period (RSP) for resetting the first node (N1), and a light exposure period (EXP) for exposing the optical element (PD) to light. , and a sensing period (SEN) for detecting the sensing current flowing through the q-th sensing wire (RLq) according to the voltage of the first node (N1).
  • RSP reset period
  • EXP light exposure period
  • SEN sensing period
  • the kth scan control signal GCk may have a second level voltage VGH during the reset period RSP and a first level voltage VGL during the light exposure period EXP and the detection period SEN.
  • the kth scan initialization signal (GIk) may have a second level voltage (VGH) during the detection period (SEN), and may have a first level voltage (VGL) during the reset period (RSP) and the light exposure period (EXP).
  • the kth scan control signal GCk having the second level voltage VGH is supplied to the kth scan control line GCLk.
  • the second sensing transistor RT2 is turned on by the kth scan control signal GCk having the second level voltage VGH. Due to the turn-on of the second sensing transistor RT2, the first node N1 may be connected to the k-1th scan initialization line GILk-1. Therefore, the first level voltage VGL of the k-1th scan initialization line GILk-1 may be supplied to the first node N1 during the reset period RSP. Since the first level voltage (VGL) has a potential lower than the second power voltage (VSS), the optical device (PD) may be in a reverse bias state.
  • the light exposure period (EXP) light emitted from the light emitting device (LE) may be reflected from the fingerprint of the finger (F) and be incident on the optical device (PD). Because of this, the optical device PD can generate photo charges when light is incident, and the generated photo charges can be accumulated on the anode electrode of the optical device PD. Because of this, the voltage of the first node (N1) may increase, and as the amount of charge accumulated in the first node (N1) increases, the voltage of the first node (N1) increases, so the light exposure period (EXP) is sufficiently long. It is desirable to set
  • the kth scan initialization signal GIk having the second level voltage VGH is supplied to the kth scan initialization line GILk.
  • the third sensing transistor RT3 is turned on by the kth scan initialization signal GIk having the second level voltage VGH. Due to the turn-on of the third sensing transistor (RT3), the sensing current of the first sensing transistor (RT1) according to the voltage of the first node (N1) may flow to the q-th sensing wire (RLq).
  • the sensor driving circuit 300 detects the detection voltage charged in the qth detection wire RLq by the detection current, and thus the detected fingerprint pattern can be compared with a pre-stored fingerprint pattern. That is, fingerprint authentication may be possible using the display device 10.
  • the operations of the second display pixel (PX2), the third display pixel (PX3), and the fourth display pixel (PX4) are substantially similar to the operation of the first display pixel (PX1) described in conjunction with FIGS. 16 and 17. may be the same. Therefore, descriptions of the operations of the second display pixel (PX2), third display pixel (PX3), and fourth display pixel (PX4) are omitted.
  • FIG. 18 shows a first active layer, a first gate layer, a second gate layer, a second active layer, a third gate layer, and a first source drain layer of a first pixel driver and a light sensing driver according to an embodiment.
  • This is the layout diagram. 19 shows a first active layer, a first gate layer, a second gate layer, a second active layer, a third gate layer, a first source drain layer, and a first sub-pixel and a photo-sensing pixel according to an embodiment. 2 This is a layout diagram showing the source drain layer.
  • the first pixel driver PDU1 includes a driving transistor DT, first to sixth transistors ST1 to ST6, a capacitor CST, connection electrodes BE1 to BE6, and a first anode connection electrode (ANDE1).
  • the kth scan writing line (GWLk), the kth scan initialization line (GILk, GILk+1), the kth scan control line (GCLk), and the kth light emitting line (EMLk) may extend in the first direction DR1. there is.
  • the j-th data line DLj may extend in the second direction DR2.
  • the first power line VDL may extend in the second direction DR2.
  • the kth scan bias line (GBLk) may be the k-1th scan write line (GWLk-1).
  • the driving transistor DT may include a channel layer DTCH, a gate electrode DTG, a first electrode DTS, and a second electrode DTD.
  • the channel layer (DTCH) of the driving transistor (DT) may overlap the gate electrode (DTG) of the driving transistor (DT).
  • the gate electrode (DTG) of the driving transistor (DT) may be disposed on the channel layer (DTCH) of the driving transistor (DT).
  • the gate electrode (DTG) of the driving transistor (DT) may be connected to the first connection electrode (BE1) through the first connection contact hole (BCNT1).
  • the first connection electrode BE1 may be connected to the second electrode D2 of the second transistor ST2 through the second connection contact hole BCNT2.
  • the first connection electrode BE1 may intersect the kth scan control line GCLk.
  • the first electrode DTS of the driving transistor DT may be connected to the first electrode S1 of the first transistor ST1 and the second electrode D4 of the fourth transistor ST4.
  • the second electrode DTD of the driving transistor DT may be connected to the second connection electrode BE2 through the third connection contact hole BCNT3.
  • the second connection electrode BE2 may be connected to the first electrode S2 of the second transistor ST2 through the fourth connection contact hole BCNT4.
  • the first transistor ST1 may be connected to the channel layer CH1, the gate electrode G1, the first electrode S1, and the second electrode D1.
  • the channel layer CH1 of the first transistor ST1 may overlap the gate electrode G1 of the first transistor ST1.
  • the gate electrode G1 of the first transistor ST1 may be disposed on the channel layer CH1 of the first transistor ST1.
  • the gate electrode G1 of the first transistor ST1 may be formed integrally with the kth scan write line GWLk.
  • the gate electrode G1 of the first transistor ST1 may be part of the kth scan write line GWLk.
  • the first electrode S1 of the first transistor ST1 may be connected to the first electrode DTS of the driving transistor DT.
  • the first electrode (S1) of the first transistor (ST1) extends in the second direction (DR2), thereby forming the k-th scan control line (GCLk), the first shielding electrode (SHE1), and the second initialization voltage line (VIL2). ), the second electrode RD2 of the second sensing transistor RT2, and the first sensing connection electrode RCE1.
  • the first shielding electrode SHE1 extends in the first direction DR1 and may overlap the kth scan control line GCLk.
  • the second electrode D1 of the first transistor ST1 may be connected to the third connection electrode BE3 through the fifth connection contact hole BCNT5.
  • the third connection electrode BE3 may be connected to the jth data line DLj through the sixth connection contact hole BCNT6.
  • the second transistor ST2 may be connected to the channel layer CH2, the gate electrode G2, the first electrode S2, and the second electrode D2.
  • the channel layer CH2 of the second transistor ST2 may overlap the gate electrode G2 of the second transistor ST2.
  • the gate electrode G2 of the second transistor ST2 may be disposed on the channel layer CH2 of the second transistor ST2.
  • the gate electrode G2 of the second transistor ST2 may be formed integrally with the kth scan control line GCLk.
  • the gate electrode G2 of the second transistor ST2 may be part of the kth scan control line GCLk.
  • the first electrode S2 of the second transistor ST2 may be connected to the second connection electrode BE2 through the fourth connection contact hole BCNT4.
  • the second electrode D2 of the second transistor ST2 may be connected to the first connection electrode BE1 through the second connection contact hole BCNT2. Additionally, the second electrode D2 of the second transistor ST2 may be connected to the second electrode D3 of the third transistor ST3.
  • the third transistor ST3 may be connected to the channel layer CH3, the gate electrode G3, the first electrode S3, and the second electrode D3.
  • the channel layer CH3 of the third transistor ST3 may overlap the gate electrode G3 of the third transistor ST3.
  • the gate electrode G3 of the third transistor ST3 may be disposed on the channel layer CH3 of the third transistor ST3.
  • the gate electrode G3 of the third transistor ST3 may be formed integrally with the kth scan initialization line GILk.
  • the gate electrode G3 of the third transistor ST3 may be part of the kth scan initialization line GILk.
  • the first electrode S3 of the third transistor ST3 may be connected to the fourth connection electrode BE4 through the seventh connection contact hole BCNT7.
  • the fourth connection electrode BE4 may be connected to the first initialization voltage line VIL1 through the eighth connection contact hole BCNT8.
  • the second electrode D3 of the third transistor ST3 may be connected to the second electrode D2 of the second transistor ST2.
  • the fourth transistor ST4 may be connected to the channel layer CH4, the gate electrode G4, the first electrode S4, and the second electrode D4.
  • the channel layer CH4 of the fourth transistor ST4 may overlap the gate electrode G4 of the fourth transistor ST4.
  • the gate electrode G4 of the fourth transistor ST4 may be disposed on the channel layer CH4 of the fourth transistor ST4.
  • the gate electrode G4 of the fourth transistor ST4 may be formed integrally with the kth light emitting line EMLk.
  • the gate electrode G4 of the fourth transistor ST4 may be part of the kth light emitting line EMLk.
  • the first electrode S4 of the fourth transistor ST4 may be connected to the fifth connection electrode BE5 through the ninth connection contact hole BCNT9.
  • the fifth connection electrode BE5 may be connected to the first power line VDL through the tenth connection contact hole BCNT10.
  • the second electrode D2 of the fourth transistor ST4 may be connected to the first electrode DTS of the driving transistor DT and the first electrode S1 of the first transistor ST1.
  • the fifth transistor ST5 may be connected to the channel layer CH5, the gate electrode G5, the first electrode S5, and the second electrode D5.
  • the channel layer CH5 of the fifth transistor ST5 may overlap the gate electrode G5 of the fifth transistor ST5.
  • the gate electrode G5 of the fifth transistor ST5 may be disposed on the channel layer CH5 of the fifth transistor ST5.
  • the gate electrode G5 of the fifth transistor ST5 may be formed integrally with the kth light emitting line EMLk.
  • the gate electrode G5 of the fifth transistor ST5 may be part of the kth light emitting line EMLk.
  • the first electrode S5 of the fifth transistor ST5 may be connected to the second connection electrode BE2 through the third connection contact hole BCNT3.
  • the second electrode D5 of the fifth transistor ST5 may be connected to the sixth connection electrode BE6 through the eleventh connection contact hole BCNT11.
  • the sixth connection electrode BE6 may be connected to the first anode connection electrode ANDE1 through the twelfth connection contact hole BCNT12.
  • the first electrode of the light emitting device LE may be connected to the first anode connection electrode ANDE1 through the first anode contact hole.
  • the sixth transistor ST6 may be connected to the channel layer CH6, the gate electrode G6, the first electrode S6, and the second electrode D6.
  • the channel layer CH6 of the sixth transistor ST6 may overlap the gate electrode G6 of the sixth transistor ST6.
  • the gate electrode G6 of the sixth transistor ST6 may be disposed on the channel layer CH6 of the sixth transistor ST6.
  • the gate electrode G6 of the sixth transistor ST6 may be formed integrally with the kth scan bias line GBLk.
  • the gate electrode G6 of the sixth transistor ST6 may be part of the kth scan bias line GBLk. It should be noted that the kth scan bias line (GBLk) is substantially the same as the k-1th scan write line (GWLk-1) and is therefore not shown in FIGS. 17 and 18.
  • the first electrode S6 of the sixth transistor ST6 may be connected to the sixth connection electrode BE6 through the 13th connection contact hole BCNT13.
  • the first electrode S6 of the sixth transistor ST6 may overlap the kth scan initialization line GILk and the second shielding electrode SHE2.
  • the second electrode D6 of the sixth transistor ST6 may be connected to the second initialization voltage line VIL2 through the thirteenth connection contact hole BCNT13.
  • the second shielding electrode SHE2 extends in the first direction DR1 and may overlap the kth scan initialization line GILk.
  • the first electrode CE11 of the capacitor CST may be formed integrally with the gate electrode DTG of the driving transistor DT.
  • the first electrode (CE11) of the capacitor (CST) may be part of the gate electrode (DTG) of the driving transistor (DT).
  • the second electrode CE12 of the capacitor CST may overlap the first electrode CE11 of the capacitor CST.
  • the second electrode CE12 of the capacitor CST may be connected to the fifth connection electrode BE5 through the fourteenth connection contact hole BCNT14.
  • the light sensing driving unit may include first to third sensing transistors (RT1, RT2, RT3), sensing connection electrodes (RCE1 to RCE5), and a second anode connection electrode (ANDE2).
  • the qth sensing line RLq may extend in the second direction DR2.
  • the first sensing transistor RT1 may be connected to the channel layer RCH1, the gate electrode RG1, the first electrode RS1, and the second electrode RD1.
  • the channel layer RCH1 of the first sensing transistor RT1 may overlap the gate electrode RG1 of the first sensing transistor RT1.
  • the gate electrode RG1 of the first sensing transistor RT1 may be disposed on the channel layer RCH1 of the first sensing transistor RT1.
  • the gate electrode RG1 of the first sensing transistor RT1 may be connected to the first sensing connection electrode RCE1 through the first sensing contact hole RCT1.
  • the first sensing connection electrode (RCE1) may be connected to the first electrode (RS2) of the second sensing transistor (RT2) through the second sensing contact hole (RCT2).
  • the first sensing connection electrode (RCE1) may be connected to the second anode connection electrode (ANDE2) through the twelfth sensing contact hole (RCT12).
  • the first electrode of the optical device PD may be connected to the second anode connection electrode ANDE2 through the second anode contact hole.
  • the first electrode RS1 of the first sensing transistor RT1 may be connected to the fifth connection electrode BE5 through the eleventh sensing contact hole RCT11.
  • the first electrode RS1 of the first sensing transistor RT1 extends in the second direction DR2, the second initialization voltage line VIL2, the kth scan control line GCLk, and the first shielding electrode SHE1 ) can overlap.
  • the second electrode RD1 of the first sensing transistor RT1 may be connected to the second sensing connection electrode RCE2 through the third sensing contact hole RCT3.
  • the second sensing connection electrode (RCE2) may be connected to the first electrode (RS3) of the third sensing transistor (RT3) through the fourth sensing contact hole (RCT4).
  • the second sensing transistor RT2 may be connected to the channel layer RCH2, the gate electrode RG2, the first electrode RS2, and the second electrode RD2.
  • the channel layer (RCH2) of the second sensing transistor (RT2) may overlap the gate electrode (RG2) of the second sensing transistor (RT2).
  • the gate electrode RG2 of the second sensing transistor RT2 may be disposed on the channel layer RCH2 of the second sensing transistor RT2.
  • the gate electrode RG2 of the second sensing transistor RT2 may be formed integrally with the kth scan control line GCLk.
  • the gate electrode RG2 of the second sensing transistor RT2 may be part of the kth scan control line GCLk.
  • the first electrode RS2 of the second sensing transistor RT2 may overlap the second initialization voltage line VIL2.
  • the first electrode RS2 of the second sensing transistor RT2 may be connected to the third sensing connection electrode RCE3 through the fifth sensing contact hole RCT5.
  • the third sensing connection electrode (RCE3) may be connected to the initialization connection electrode (VIE) through the sixth sensing contact hole (RCT6).
  • the initialization connection electrode VIE may be connected to the fourth detection connection electrode RCE4 through the seventh detection contact hole RCT7.
  • the fourth sensing connection electrode (RCE4) may be connected to the k-1th scan initialization wire (GILk-1) through the eighth sensing contact hole (RCT8).
  • the second electrode RD2 of the second sensing transistor RT2 may be connected to the first sensing connection electrode RCE1 through the second sensing contact hole RCT2.
  • the initialization connection electrode VIE extends long in the second direction DR2, it can be disposed in the photo sensing driver PDSU arranged in the k-1th row and the kth row. Due to this, the first electrode RS2 of the second sensing transistor RT2 disposed in the k-th row photo sensing driver PDSU may be connected to the k-1th scan initialization line GILk-1.
  • the initialization connection electrode (VIE) is disposed in the photo-sensing driver (PDSU) disposed in the k-th row and the k+1-th row
  • the second sensing device is disposed in the photo-sensing driver (PDSU) in the k+1-th row.
  • the first electrode RS2 of the transistor RT2 may be connected to the kth scan initialization line GILk.
  • the photosensing driver (PDSU) disposed in the kth row overlaps the kth scan write wiring (GWLk), the kth scan initialization wiring (GILk), the kth scan control wiring (GCLk), and the kth light emitting wiring (EMLk). This refers to the photosensitive driving unit (PDSU).
  • the third sensing transistor RT3 may be connected to the channel layer RCH3, the gate electrode RG3, the first electrode RS3, and the second electrode RD3.
  • the channel layer (RCH3) of the third sensing transistor (RT3) may overlap the gate electrode (RG3) of the third sensing transistor (RT3).
  • the gate electrode RG3 of the third sensing transistor RT3 may be disposed on the channel layer RCH3 of the third sensing transistor RT3.
  • the gate electrode RG3 of the third sensing transistor RT3 may be formed integrally with the kth scan initialization line GILk.
  • the gate electrode RG3 of the third sensing transistor RT3 may be part of the kth scan initialization line GILk.
  • the first electrode RS3 of the third sensing transistor RT3 may be connected to the second sensing connection electrode RCE2 through the fourth sensing contact hole RCT4.
  • the second electrode RD3 of the third sensing transistor RT3 may be connected to the fifth sensing connection electrode RCE5 through the ninth sensing contact hole RCT9.
  • the fifth sensing connection electrode RCE5 may be connected to the qth sensing wire RLq through the tenth sensing contact hole RCT10.
  • the second pixel driver (PDU2), the third pixel driver (PDU3), and the fourth pixel driver (PDU4) are substantially the same as the first pixel driver (PDU1) explained in connection with FIGS. 18 and 19, so these The explanation is omitted.
  • FIG. 20 is a cross-sectional view showing an example of a display panel taken along line A-A' of FIGS. 18 and 19 .
  • FIG. 21 is a cross-sectional view showing an example of a display panel cut along lines B-B' and C-C' of FIGS. 18 and 19.
  • FIG. 22 is a cross-sectional view showing an example of a display panel cut along line DD′ of FIGS. 18 and 19 .
  • FIG. 23 is a cross-sectional view showing an example of a display panel taken along line E-E' of FIGS. 18 and 19.
  • FIG. 24 is a cross-sectional view showing an example of a display panel taken along line F-F' of FIGS. 18 and 19.
  • a display layer (DPL) and an encapsulation layer (TFE) may be sequentially formed on the substrate SUB.
  • the display layer (DPL) may include a thin film transistor layer (TFTL) and a light emitting device layer (EML).
  • the thin film transistor layer TFTL includes the driving transistor DT of each of the pixel drivers PDU1 to PDU4, the first to sixth transistors ST1 to ST6, and the capacitor CST, and the photo sensing driver PSDU. It may be a layer in which each of the first to third sensing transistors RT1 to RT3 are formed.
  • the thin film transistor layer includes a first active layer (ACT1), a second active layer (ACT2), a first gate layer (GTL1), a second gate layer (GTL2), a third gate layer (GTL3), and first data Metal layer (DTL1), second data metal layer (DTL2), buffer film (BF), first gate insulating film 131, second gate insulating film 132, first interlayer insulating film 141, second interlayer insulating film 142 , a third interlayer insulating layer 143, a first organic layer 160, and a second organic layer 161.
  • a buffer film (BF) may be disposed on one surface of the substrate (SUB).
  • the buffer film (BF) may be formed on one side of the substrate (SUB) to protect the thin film transistors and the organic light emitting layer 172 of the light emitting element layer (EML) from moisture penetrating through the substrate (SUB), which is vulnerable to moisture permeation. there is.
  • the buffer film BF may be composed of a plurality of inorganic films stacked alternately.
  • the buffer film BF may be formed as a multilayer in which one or more inorganic layers selected from the group consisting of a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer are alternately stacked.
  • the buffer film (BF) may be omitted.
  • the first active layer ACT1 may be disposed on the buffer film BF.
  • the first active layer ACT1 may include a silicon semiconductor such as polycrystalline silicon, single crystalline silicon, low-temperature polycrystalline silicon, and amorphous silicon.
  • the first active layer (ACT1) may include a channel layer (DTCH), a first electrode (DTS), and a second electrode (DTD) of the driving transistor (DT).
  • the channel layer DTCH of the driving transistor DT may be an area that overlaps the gate electrode DTG of the driving transistor DT in the third direction DR3, which is the thickness direction of the substrate SUB.
  • the first electrode (DTS) of the driving transistor (DT) may be disposed on one side of the channel layer (DTCH), and the second electrode (DTD) may be disposed on the other side of the channel layer (DTCH).
  • the first electrode (DTS) and the second electrode (DTD) of the driving transistor (DT) may be areas that do not overlap the gate electrode (DTG) in the third direction (DR3).
  • the first electrode (DTS) and the second electrode (DTD) of the driving transistor (DT) may be conductive regions where silicon semiconductor is doped with ions or impurities.
  • the first active layer ACT1 includes the channel layers CH1, CH4 to CH6 of the first and fourth to sixth transistors ST1, ST4 to ST6, and the first electrodes S1, S4 to S6. , and may further include second electrodes D1, D4 to D6.
  • Each of the channel layers (CH1, CH4 to CH6) of the first and fourth to sixth transistors (ST1, ST4 to ST6) corresponds to one of the gate electrodes (G1, G4 to G6) in the third direction (DR3). It can overlap with the gate electrode.
  • the first electrodes (S1, S4 to S6) and the second electrodes (D1, D4 to D6) of the first and fourth to sixth transistors (ST1 to ST6) are conductive by doping ions or impurities into the silicon semiconductor. It may be an area with .
  • the first active layer (ACT1) may further include a channel layer (RCH1), a first electrode (RS1), and a second electrode (RD1) of the first sensing transistor (RT1).
  • the channel layer RCH1 of the first sensing transistor RT1 may overlap the gate electrode RG1 in the third direction DR3.
  • the first electrode RS1 and the second electrode RD1 of the first sensing transistor RT1 may be conductive regions in which silicon semiconductor is doped with ions or impurities.
  • a first gate insulating layer 131 may be disposed on the first active layer (ACT1).
  • the first gate insulating layer 131 may be formed of an inorganic layer, for example, a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer.
  • a first gate layer (GTL1) may be disposed on the first gate insulating layer 131.
  • the first gate layer (GTL1) may include the gate electrode (DTG) of the driving transistor (DT).
  • the first gate layer (GTL1) includes the gate electrodes (G1 to G6) of the first to sixth transistors (ST1 to ST6), the first capacitor electrode (CE11), the scan write line (GWLk), and the light emitting line. (EMLk) may be further included.
  • the first gate layer (GTL1) may further include gate electrodes (RG1 to RG3) of the first to third sensing transistors (RT1 to RT3).
  • the first gate layer (GTL1) is made of at least one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). Alternatively, it may be formed as a single layer or multiple layers made of alloys thereof.
  • a first interlayer insulating layer 141 may be disposed on the first gate layer (GTL1).
  • the first interlayer insulating layer 141 may be formed of an inorganic layer, for example, a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer.
  • a second gate layer may be disposed on the first interlayer insulating film 141.
  • the second gate layer GTL2 may include a second capacitor electrode CE12, shielding electrodes SHE1 and SHE2, and a first initialization voltage line VIL1.
  • the second gate layer (GTL2) is made of at least one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). Alternatively, it may be formed as a single layer or multiple layers made of alloys thereof.
  • a second interlayer insulating film 142 may be disposed on the second gate layer (GTL2).
  • the second interlayer insulating layer 142 may be formed of an inorganic layer, for example, a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer.
  • a second active layer (ACT2) may be disposed on the second interlayer insulating film 142.
  • the second active layer (ACT2) includes IGZO (indium (In), gallium (Ga), zinc (Zn), and oxygen (O)), IGZTO (indium (In), gallium (Ga), zinc (Zn), and tin ( Sn) and oxygen (O)), or an oxide semiconductor such as IGTO (indium (In), gallium (Ga), tin (Sn), and oxygen (O)).
  • the second active layer ACT2 includes the channel layers CH2 and CH3 of the second and third transistors ST2 and ST3, the first electrodes S2 and S3, and the second electrodes D2 and D3. It may further include.
  • Each of the channel layers CH2 and CH3 of the second and third transistors ST2 and ST3 may overlap a corresponding gate electrode among the gate electrodes G2 and G3 in the third direction DR3.
  • the first electrodes S2 and S3 and the second electrodes D2 and D3 of the second and third transistors ST2 and ST3 may be conductive regions in which ions or impurities are doped into the oxide semiconductor.
  • the second active layer ACT2 includes the channel layers RCH2 and RCH3 of the second and third sensing transistors RT2 and RT3, the first electrodes RS2 and RS3, and the second electrodes RD2. , RD3) may be further included.
  • the channel layers RCH2 and RCH3 of the second and third sensing transistors RT2 and RT3 may overlap the corresponding gate electrodes in the third direction DR3.
  • the first electrodes RS2 and RS3 and the second electrodes RD2 and RD3 of the second and third sensing transistors RT2 and RT3 may be conductive regions in which ions or impurities are doped into the oxide semiconductor. .
  • a second gate insulating layer 132 may be disposed on the second active layer ACT2.
  • the second gate insulating layer 132 may be formed of an inorganic layer, for example, a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer.
  • a third gate layer (GTL3) may be disposed on the second gate insulating layer 132.
  • the third gate layer (GTL3) includes the gate electrodes (G2, G3) of the second to third transistors (ST2, ST3), the gate electrodes (RG2, RG2, RG3), scan initialization lines (GILk), and scan control lines (GCLk).
  • the third gate layer (GTL3) is made of at least one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). Alternatively, it may be formed as a single layer or multiple layers made of alloys thereof.
  • a third interlayer insulating film 143 may be disposed on the third gate layer (GTL3).
  • the third interlayer insulating layer 143 may be formed of an inorganic layer, for example, a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer.
  • a first data metal layer (DTL1) may be formed on the third interlayer insulating film 143.
  • the first data metal layer DTL1 may include a second initialization voltage line VIL2, connection electrodes BE1 to BE6, and sensing connection electrodes RCE1 to RCE5.
  • the first data metal layer (DTL1) is made of at least one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). Alternatively, it may be formed as a single layer or multiple layers made of alloys thereof.
  • a first organic layer 160 may be formed to flatten the step caused by the data metal layer DTL1.
  • the first organic layer 160 is formed of an organic layer such as acrylic resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin. It can be.
  • a second data metal layer may be formed on the first organic layer 160.
  • the second data metal layer (DTL2) may include a first anode connection electrode (ANDE1), a second anode connection electrode (ANDE2), a first power line (VDL), data lines (DLj), and a detection line (RLq). You can.
  • the second data metal layer (DTL2) is made of at least one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). Alternatively, it may be formed as a single layer or multiple layers made of alloys thereof.
  • a second organic layer 161 may be formed on the second data metal layer DTL2 to flatten the step.
  • the second organic layer 161 is formed of an organic layer such as acrylic resin, epoxy resin, phenolic resin, polyamide resin, and polyimide resin. It can be.
  • the first connection contact hole BCNT1 penetrates the first interlayer insulating film 141, the second interlayer insulating film 142, the second gate insulating film 132, and the third interlayer insulating film 143 to connect the driving transistor DT. It may be a hole exposing the gate electrode (DTG).
  • the second connection contact hole BCNT2 may be a hole that penetrates the second gate insulating film 132 and the third interlayer insulating film 143 to expose the second electrode D2 of the second transistor ST2.
  • the first connection electrode BE1 is connected to the gate electrode (DTG) of the driving transistor (DT) through the first connection contact hole (BCNT1), and to the gate electrode (DTG) of the second transistor (ST2) through the second connection contact hole (BCNT2). It may be connected to the second electrode (D2).
  • the third connection contact hole (BCNT3) connects the first gate insulating film 131, the first interlayer insulating film 141, the second interlayer insulating film 142, the second gate insulating film 132, and the third interlayer insulating film 143. It may be a hole that penetrates and exposes the first electrode (DTS) of the driving transistor (DT).
  • the fourth connection contact hole BCNT4 may be a hole that penetrates the second gate insulating film 132 and the third interlayer insulating film 143 to expose the first electrode S2 of the second transistor ST2.
  • the second connection electrode BE2 is connected to the first electrode DTS of the driving transistor DT through the third connection contact hole BCNT3, and is connected to the second transistor ST2 through the fourth connection contact hole BCNT4. It can be connected to the first electrode (S2).
  • the fifth connection contact hole BCNT5 connects the first gate insulating film 131, the first interlayer insulating film 141, the second interlayer insulating film 142, the second gate insulating film 132, and the third interlayer insulating film 143. It may be a hole that penetrates and exposes the second electrode (D1) of the first transistor (ST1).
  • the sixth connection contact hole BCNT6 may be a hole that penetrates the first organic layer 160 and exposes the third connection electrode BE3.
  • the third connection electrode BE3 is connected to the second electrode D1 of the first transistor ST1 through the fifth connection contact hole BCNT5, and the j data line DLj is connected to the sixth connection contact hole BCNT6. ) may be connected to the third connection electrode BE3.
  • the seventh connection contact hole BCNT7 may be a hole that penetrates the second gate insulating film 132 and the third interlayer insulating film 143 to expose the first electrode S3 of the third transistor ST3.
  • the eighth connection contact hole BCNT8 may be a hole that penetrates the second interlayer insulating film 142, the second gate insulating film 132, and the third interlayer insulating film 143 to expose the first initialization voltage line VIL1.
  • the fourth connection electrode BE4 is connected to the first electrode S3 of the third transistor ST3 through the seventh connection contact hole BCNT7, and the first initialization voltage line is connected through the eighth connection contact hole BCNT8. It can be connected to (VIL1).
  • the ninth connection contact hole (BCNT9) connects the first gate insulating film 131, the first interlayer insulating film 141, the second interlayer insulating film 142, the second gate insulating film 132, and the third interlayer insulating film 143. It may be a hole that penetrates to expose the first electrode (S4) of the fourth transistor (ST4).
  • the tenth connection contact hole BCNT10 may be a hole that penetrates the first organic layer 160 and the fifth connection electrode BE5.
  • the fifth connection electrode BE5 is connected to the first electrode S4 of the fourth transistor ST4 through the ninth connection contact hole BCNT9, and the first power line VDL is connected to the tenth connection contact hole BCNT10.
  • the 11th connection contact hole (BCNT11) connects the first gate insulating film 131, the first interlayer insulating film 141, the second interlayer insulating film 142, the second gate insulating film 132, and the third interlayer insulating film 143. It may be a hole that penetrates to expose the second electrode (D5) of the fifth transistor (ST5).
  • the twelfth connection contact hole BCNT12 may be a hole penetrating the first organic layer 160 and the sixth connection electrode BE6.
  • the sixth connection electrode BE6 is connected to the second electrode D5 of the fifth transistor ST5 through the eleventh connection contact hole BCNT11, and the first anode connection electrode ANDE1 is connected to the twelfth connection contact hole ( It can be connected to the sixth connection electrode BE6 through BCNT12).
  • the 13th connection contact hole (BCNT13) connects the first gate insulating film 131, the first interlayer insulating film 141, the second interlayer insulating film 142, the second gate insulating film 132, and the third interlayer insulating film 143. It may be a hole that penetrates to expose the second electrode (D6) of the sixth transistor (ST6).
  • the second initialization voltage line VIL2 may be connected to the second electrode D6 of the sixth transistor ST6 through the thirteenth connection contact hole BCNT13.
  • the fourteenth connection contact hole BCNT14 may be a hole that penetrates the second interlayer insulating film 142, the second gate insulating film 132, and the third interlayer insulating film 143 to expose the second capacitor electrode CE12.
  • the first power line (VDL) may be connected to the second capacitor electrode (CE12) through the 14th connection contact hole (BCNT14).
  • the first sensing contact hole (RCT1) penetrates the first interlayer insulating film 141, the second interlayer insulating film 142, the second gate insulating film 132, and the third interlayer insulating film 143 to generate the first sensing transistor (RT1).
  • ) may be a hole exposing the gate electrode (RG1).
  • the second sensing contact hole RCT2 may be a hole that penetrates the second gate insulating film 132 and the third interlayer insulating film 143 to expose the first electrode RS2 of the second sensing transistor RT2.
  • the first sensing connection electrode (RCE1) is connected to the gate electrode (RG1) of the first sensing transistor (RT1) through the first sensing contact hole (RCT1), and the second sensing transistor through the second sensing contact hole (RCT2). It may be connected to the first electrode (RS2) of (RT2).
  • the third sensing contact hole (RCT3) connects the first gate insulating film 131, the first interlayer insulating film 141, the second interlayer insulating film 142, the second gate insulating film 132, and the third interlayer insulating film 143. It may be a hole that penetrates to expose the second electrode (RD1) of the first sensing transistor (RT1).
  • the fourth sensing contact hole RCT4 may be a hole that penetrates the second gate insulating film 132 and the third interlayer insulating film 143 to expose the first electrode RS3 of the third sensing transistor RT3.
  • the second sensing connection electrode (RCE2) is connected to the second electrode (RD1) of the first sensing transistor (RT1) through the third sensing contact hole (RCT3) and the third sensing electrode (RD1) through the fourth sensing contact hole (RCT4). It may be connected to the first electrode (RS3) of the transistor (RT3).
  • the fifth sensing contact hole RCT5 may be a hole that penetrates the second gate insulating film 132 and the third interlayer insulating film 143 to expose the second electrode RD2 of the second sensing transistor RT2.
  • the sixth sensing contact hole (RCT6) includes the first gate insulating film 131, the first interlayer insulating film 141, the second interlayer insulating film 142, the second gate insulating film 132, and the third interlayer insulating film 143. It may be a hole that penetrates to expose the initialization connection electrode (VIE).
  • the third sensing connection electrode (RCE3) is connected to the second electrode (RD2) of the second sensing transistor (RT2) through the fifth sensing contact hole (RCT5), and the initialization connecting electrode through the sixth sensing contact hole (RCT6). (VIE).
  • the seventh sensing contact hole (RCT7) connects the first gate insulating film 131, the first interlayer insulating film 141, the second interlayer insulating film 142, the second gate insulating film 132, and the third interlayer insulating film 143. It may be a hole that penetrates to expose the initialization connection electrode (VIE).
  • the eighth sensing contact hole RCT8 may be a hole that penetrates the third interlayer insulating film 143 and exposes the scan initialization line GILk.
  • the fourth sensing connection electrode (RCE4) may be connected to the initialization connection electrode (VIE) through the seventh sensing contact hole (RCT7) and to the scan initialization wiring (GILk) through the eighth sensing contact hole (RCT8).
  • the ninth sensing contact hole RCT9 may be a hole that penetrates the second gate insulating film 132 and the third interlayer insulating film 143 to expose the second electrode RD3 of the third sensing transistor RT3.
  • the tenth sensing contact hole RCT10 may be a hole that penetrates the first organic layer 160 and exposes the fifth sensing connection electrode RCE5.
  • the fifth sensing connection electrode (RCE5) is connected to the second electrode (RD3) of the third sensing transistor (RT3) through the ninth sensing contact hole (RCT9), and the q-th sensing wire (RLq) is connected to the tenth sensing contact hole. It can be connected to the fifth sensing connection electrode (RCE5) through (RCT10).
  • the 11th sensing contact hole (RCT11) connects the first gate insulating film 131, the first interlayer insulating film 141, the second interlayer insulating film 142, the second gate insulating film 132, and the third interlayer insulating film 143. It may be a hole that penetrates to expose the first electrode (RS1) of the first sensing transistor (RT1).
  • the fifth connection electrode BE5 may be connected to the first electrode RS1 of the first sensing transistor RT1 through the eleventh sensing contact hole RCT11.
  • the twelfth sensing contact hole RCT12 may be a hole that penetrates the first organic layer 160 and exposes the first sensing connection electrode RCE1.
  • the second anode connection electrode ANDE2 may be connected to the first detection connection electrode RCE1 through the twelfth detection contact hole RCT12.
  • a light emitting device layer is formed on the thin film transistor layer (TFTL).
  • the light emitting device layer includes light emitting devices (LE), optical devices (PD), and a bank 180 .
  • light emitting devices LE
  • PD optical devices
  • the bank 180 may be disposed on the second organic layer 161 .
  • Each of the light emitting elements LE may include a first electrode 171, an organic light emitting layer 172, and a second electrode 173.
  • Each of the optical elements PD may include a first electrode 174, a photoelectric conversion layer 175, and a second electrode 173.
  • the light emitting elements (LE) and the optical elements (PD) may share the second electrode 173.
  • the first electrode 171 of each of the light emitting elements LE and the first electrode 174 of each of the optical elements PD may be formed on the second organic layer 161 .
  • the first electrode 171 of each of the light emitting elements LE may be connected to the first anode connection electrode ANDE1 through the first anode contact hole ANCT1 penetrating the first organic layer 160.
  • the first electrode 174 of each of the optical elements PD may be connected to the second anode connection electrode ANDE2 through the second anode contact hole ANCT2 penetrating the second organic layer 161.
  • the first electrode 171 of each of the light emitting elements (LE) and the first electrode 174 of each of the optical elements (PD) have a stacked structure of aluminum and titanium (Ti/Al/Ti) or a stacked structure of aluminum and ITO. It can be formed of a highly reflective metal material such as (ITO/Al/ITO), APC alloy, and a laminated structure of APC alloy and ITO (ITO/APC/ITO).
  • APC alloy is an alloy of silver (Ag), palladium (Pd), and copper (Cu).
  • the bank 180 is configured to define the light emitting units ELU1, ELU2, ELU3, and ELU4 of the display pixels PX1, PX2, PX3, and PX4 and the light sensing units PSU of the light sensing pixels PS. It may be formed on the organic layer 161.
  • the bank 180 may partition the light emitting units (ELU1, ELU2, ELU3, and ELU4) and the light sensing unit (PSU).
  • Each of the light emitting units (ELU1, ELU2, ELU3, and ELU4) includes a first electrode 171, an organic light emitting layer 172, and a second electrode 173, which are sequentially stacked to generate holes from the first electrode 171 and a second electrode 173. It represents a region where electrons from the electrode 173 are recombined in the organic light emitting layer 172 to emit light.
  • the bank 180 may be formed to cover the edges of the first electrodes 171 of each light emitting element (LE) and the first electrode 174 of each optical element (PD).
  • the bank 180 may be formed of an organic film such as acryl resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin. .
  • An organic light emitting layer 172 is formed on the first electrode 171 of each light emitting element LE.
  • the organic light emitting layer 172 may contain an organic material and emit light of a predetermined color.
  • the organic light emitting layer 172 may include a hole transporting layer, an organic material layer, and an electron transporting layer.
  • the organic emission layer 172 of the first emission unit ELU1 may emit first light
  • the organic emission layer 172 of the second emission unit ELU2 may emit second light.
  • the organic emission layer 172 of the third emission unit ELU3 may emit third light
  • the organic emission layer 172 of the fourth emission unit ELU4 may emit second light.
  • the organic light emitting layer 172 when the organic light emitting layer 172 is commonly formed in the light emitting parts (ELU1, ELU2, ELU3, and ELU4) of the display pixels (PX1, PX2, PX3, and PX4), the organic light emitting layer 172 may emit white light. You can.
  • the first light emitting unit ELU1 may overlap with the first color filter that transmits the first light
  • the second light emitting unit ELU2 may overlap with the second color filter that transmits the second light.
  • the third light emitting unit ELU3 may overlap with a third color filter that transmits third light
  • the fourth light emitting unit ELU4 may overlap with a second color filter that transmits second light.
  • Each of the photo sensing units represents an area in which a first electrode 174, a photoelectric conversion layer 175, and a second electrode 173 are sequentially stacked to convert light incident from the outside into an electrical signal.
  • the photoelectric conversion layer 175 may include an organic material.
  • the second electrode 173 may be disposed on the organic light emitting layer 172, the photoelectric conversion layer 175, and the bank 180.
  • the second electrode 173 may be formed to cover the organic light emitting layer 172 and the photoelectric conversion layer 175.
  • the second electrode 173 may be commonly formed in the light emitting units ELU1, ELU2, ELU3, and ELU4 and the light sensing unit PSU.
  • a capping layer may be formed on the second electrode 173.
  • the second electrode 173 is made of a transparent metal material (TCO, Transparent Conductive Material) such as ITO or IZO, which can transmit light, or magnesium (Mg), silver (Ag), or magnesium (Mg). It may be formed of a semi-transmissive conductive material such as an alloy of silver (Ag).
  • TCO transparent Metal material
  • IZO transparent Conductive Material
  • Mg magnesium
  • Ag silver
  • Mg magnesium
  • Mg magnesium
  • the second electrode 173 is formed of a translucent metal material, the light emission efficiency of each of the light emitting units ELU1, ELU2, ELU3, and ELU4 can be increased by the micro cavity.
  • An encapsulation layer may be formed on the light emitting device layer (EML).
  • the encapsulation layer (TFE) may include at least one inorganic layer to prevent oxygen or moisture from penetrating into the light emitting device layer (EML). Additionally, the encapsulation layer (TFE) may include at least one organic layer to protect the light emitting device layer (EML) from foreign substances such as dust.
  • the driving transistor DT, the first transistor ST1, and the fourth to sixth transistors ST4 to ST6 of the first pixel driver PDU1 are first active having a silicon semiconductor.
  • the second transistor ST2 and the third transistor ST3 may be formed of an N-type MOSFET including a second active layer ACT2 having an oxide semiconductor.
  • the first sensing transistor (RT1) of the photo sensing driver (PSDU) is formed of a P-type MOSFET including the first active layer (ACT1) without adding a separate process
  • the sensing transistor RT3 may be formed of an N-type MOSFET including the second active layer ACT2. Therefore, it is possible to reduce the degradation of fingerprint detection ability due to the off-leakage current of the second sensing transistor RT2 and the off-leakage current of the third sensing transistor RT3.
  • Figure 25 is a circuit diagram showing a display pixel and a light sensing pixel according to another embodiment.
  • the embodiment of FIG. 25 differs from the embodiment of FIG. 16 in that the third sensing transistor RT3' includes a plurality of sub-transistors RT31 and RT32 formed of a P-type MOSFET.
  • the third sensing transistor RT3' includes a plurality of sub-transistors RT31 and RT32 formed of a P-type MOSFET.
  • FIG. 18 descriptions overlapping with the embodiment of FIG. 9 are omitted.
  • the third sensing transistor RT3' may include a first sub-transistor RT31 and a second sub-transistor RT32.
  • the first sub-transistor (RT31) and the second sub-transistor (RT32) are turned on by the k+1th light emission signal of the k+1th light emitting line (EMLk+1) and the second subtransistor of the first sensing transistor (RT1)
  • the electrode is connected to the qth sensing wire (RLq). Because of this, the sensing current of the first sensing transistor (RT1) may flow to the q-th sensing wire (RLq).
  • the gate electrode of the first sub-transistor (RT31) is connected to the k+1th light emitting wiring (EMLk+1), the first electrode is connected to the second electrode of the second sub-transistor (RT32), and the second electrode is connected to the q can be connected to the sense wire (RLq).
  • the gate electrode of the second sub-transistor (RT32) is connected to the k+1th light emitting wiring (EMLk+1), the first electrode is connected to the second electrode of the first sensing transistor (RT1), and the second electrode is connected to the k+1th light emitting wiring (EMLk+1). 1 It may be connected to the first electrode of the sub-transistor RT31.
  • the active layer of the first sub-transistor (RT31) and the active layer of the second sub-transistor (RT32) may be made of polysilicon.
  • the first sub-transistor (RT31) and the second sub-transistor (RT32) are P type. It can be formed as a MOSFET.
  • the driving transistor DT, the first transistor ST1, and the fourth to sixth transistors ST4 to ST6 of the first pixel driver PDU1 are formed of a P-type MOSFET, and the second transistor is formed of a P-type MOSFET.
  • the (ST2) and third transistors (ST3) are formed as N-type MOSFETs, in the embodiment of the present specification, the first and third sensing transistors (RT1, RT3') are formed as P-type MOSFETs without adding a separate process.
  • the second sensing transistor RT2 can be formed as an N-type MOSFET.
  • the third sensing transistor RT3' is formed as a dual transistor with a plurality of transistors connected in series, it is possible to reduce the degradation of fingerprint detection ability due to off-leakage current of the third sensing transistor RT3'.
  • the first pixel driver (PDU1) and the light detection driver (PSDU) include a kth scan control line (GCLk), a k+1th light emission line (EMLk+1), and a k-1th scan initialization line (GILk-1).
  • the first power line (VDL), and the second power line (VSL) are shared. Therefore, even though the photo-sensing driver unit (PSDU) is added, there is an advantage that a separate wiring for applying a separate signal to drive the photo-sensing driver unit (PSDU) is not required.
  • FIG. 25 illustrates that the first electrode of the first sensing transistor RT1 is connected to the first power line VDL, but the embodiment of the present specification is not limited thereto.
  • the first electrode of the first sensing transistor RT1 may be connected to the first initialization line VIL1 or to the second initialization line VIL2 as shown in FIG. 41, and the layouts of FIGS. 27 and 28 may be modified accordingly. You can.
  • Figure 26 shows a k-1th scan initialization signal, a kth scan initialization signal, a kth scan control signal, a kth scan write signal, and a kth scan bias signal applied to a display pixel and a light sensing pixel according to another embodiment.
  • This is a waveform diagram showing the kth emission signal and the k+1th emission signal.
  • the embodiment of FIG. 26 differs from the embodiment of FIG. 10 in that the k+1th emission signal (EMk+1) is added.
  • EMk+1 k+1th emission signal
  • the k+1th light emitting signal (EMk+1) is a signal applied to the k+1th light emitting line (EMLk+1), and is used for turn-on and turn-on of the third sensing transistor (RT3'). This is a signal to control OFF.
  • the k+1th emission signal (EMk+1) may be repeated in cycles of 1 frame period (DIS_FR, PS_FR).
  • the k+1th emission signal (EMk+1) may have a first level voltage (VGL) during the light exposure and detection period (EXP+SEN) and a second level voltage (VGH) during the reset period (RSP). .
  • the operation of the photo-sensing pixel PS during the reset period RSP may be substantially the same as that described in connection with FIGS. 16 and 17.
  • the optical device PD can generate photo charges when light is incident, and the generated photo charges can be accumulated on the anode electrode of the optical device PD. Because of this, the voltage of the first node (N1) may increase, and as the amount of charge accumulated in the first node (N1) increases, the voltage of the first node (N1) increases, so the light exposure period (EXP) is sufficiently long. It is desirable to set
  • the k+1th light emitting signal (EMk+1) having the first level voltage (VGL) is supplied to the k+1th light emitting line (EMLk+1).
  • the third sensing transistor (RT3') is turned on by the k+1th light emitting signal (EMk+1) having the first level voltage (VGL). Due to the turn-on of the third sensing transistor RT3', the sensing current of the first sensing transistor RT1 according to the voltage of the first node N1 may flow to the q-th sensing wire RLq.
  • the sensor driving circuit 300 detects the detection voltage charged in the qth detection wire RLq by the detection current, and thus the detected fingerprint pattern can be compared with a pre-stored fingerprint pattern. That is, fingerprint authentication may be possible using the display device 10.
  • the operations of the second display pixel (PX2), the third display pixel (PX3), and the fourth display pixel (PX4) are substantially similar to the operation of the first display pixel (PX1) described in connection with FIGS. 25 and 26. may be the same. Therefore, descriptions of the operations of the second display pixel (PX2), third display pixel (PX3), and fourth display pixel (PX4) are omitted.
  • FIG. 27 shows a first active layer, a first gate layer, a second gate layer, a second active layer, a third gate layer, and a first source drain layer of the first sub-pixel and the photo-sensing pixel according to another embodiment.
  • FIGS. 27 and 28 are similar to the embodiments of FIGS. 18 and 19 in the third sensing transistor RT3' and the second, fourth, and fifth sensing connection electrodes RCE2', RCE4', and RCE5'. There is a difference.
  • FIGS. 27 and 28 descriptions overlapping with the embodiments of FIGS. 18 and 19 will be omitted.
  • the third sensing transistor RT3' includes a first sub-transistor RT31 and a second sub-transistor RT32.
  • the first sub-transistor RT31 may be connected to the channel layer RCH31, the gate electrode RG31, the first electrode RS31, and the second electrode RD31.
  • the channel layer RCH31 of the first sub-transistor RT31 may overlap the gate electrode RG31 of the first sub-transistor RT31.
  • the gate electrode RG31 of the first sub-transistor RT31 may be disposed on the channel layer RCH31 of the first sub-transistor RT31.
  • the gate electrode RG31 of the first sub-transistor RT31 may be formed integrally with the k+1th light emitting line EMLk+1.
  • the gate electrode RG31 of the first sub-transistor RT31 may be part of the k+1th light emitting line EMLk+1.
  • the first electrode RS31 of the first sub-transistor RT31 may be connected to the fifth sensing connection electrode RCE5' through the ninth sensing contact hole RCT9'.
  • the fifth sensing connection electrode RCE5' may be connected to the qth sensing wire RLq through the tenth sensing contact hole RCT10'.
  • the second electrode RD31 of the first sub-transistor RT31 may be connected to the first electrode RS32 of the second sub-transistor RT32.
  • the second sub-transistor RT32 may be connected to the channel layer RCH32, the gate electrode RG32, the first electrode RS32, and the second electrode RD32.
  • the channel layer RCH32 of the second sub-transistor RT32 may overlap the gate electrode RG32 of the second sub-transistor RT32.
  • the gate electrode RG32 of the second sub-transistor RT32 may be disposed on the channel layer RCH32 of the second sub-transistor RT32.
  • the gate electrode RG32 of the second sub-transistor RT32 may be formed integrally with the k+1th light emitting line EMLk+1.
  • the gate electrode RG32 of the second sub-transistor RT32 may be part of the k+1th light emitting line EMLk+1.
  • the first electrode RS32 of the second sub-transistor RT32 may be connected to the second electrode RD31 of the first sub-transistor RT31.
  • the second electrode RD32 of the second sub-transistor RT32 may be connected to the second sensing connection electrode RCE2' through the fourth sensing contact hole RCT4'.
  • the second sensing connection electrode RCE2' may be connected to the second electrode RD1 of the first sensing transistor RT1 through the third sensing contact hole RCT3'.
  • the fourth sensing connection electrode RCE4' may be connected to the first electrode RS1 of the second sensing transistor RCT2 through the seventh sensing contact hole RCT7'.
  • the fourth sensing connection electrode RCE4' may be connected to the k-1th scan initialization wire GILk-1 through the eighth sensing contact hole RCT8'.
  • the first electrode RS32 of the second sub-transistor RT32 extends long in the second direction DR2, it can be placed in the photo-sensing driver PDSU arranged in the k-th and k+1-th rows. Due to this, the first electrode (RS32) of the second sub-transistor (RT32) connected to the second electrode (RD1) of the first sensing transistor (RT1) disposed in the photo-sensing driver (PDSU) of the k-th row is k+ 1 Can be connected to the light emitting wire (EMLk+1).
  • the photo-sensing driver PDSU in the k-1th row may be connected to the kth light emitting line EMLk.
  • the first electrode RS2 of the second sensing transistor RT2 extends long in the second direction DR2, it can be placed in the photo sensing driver PDSU arranged in the k-1th row and the kth row. Due to this, the first electrode RS2 of the second sensing transistor RT2 disposed in the k-th row photo sensing driver PDSU may be connected to the k-1th scan initialization line GILk-1.
  • the photo-sensing driver PDSU in the k+1-th row may be connected to the kth scan initialization line GILk.
  • the second pixel driver (PDU2), the third pixel driver (PDU3), and the fourth pixel driver (PDU4) are substantially the same as the first pixel driver (PDU1) explained in connection with FIGS. 27 and 28, so these The explanation is omitted.
  • FIG. 29 is a cross-sectional view showing an example of a display panel cut along line G-G' of FIGS. 27 and 28.
  • FIG. 30 is a cross-sectional view showing an example of a display panel cut along line H-H' of FIGS. 27 and 28.
  • 29 and 30 include the first sub-transistor RT31 and the second sub-transistor RT32 of the third sensing transistor RT3', and the second, fourth, and fifth connection electrodes RCE2' and RCE4. ', RCE5'), there is a difference from the embodiments of FIGS. 23 and 24.
  • FIGS. 29 and 30 descriptions overlapping with the embodiments of FIGS. 23 and 24 are omitted.
  • the first active layer ACT1 includes the channel layers CH31 and CH32, first electrodes S31 and S32, and second electrodes of the sub-transistors RT31 and RT32. It may include (D31, D32).
  • the channel layer CH31 of the first sub-transistor RT31 may be an area that overlaps the gate electrode G31 of the first sub-transistor RT31 in the third direction DR3.
  • the first electrode S31 of the first sub-transistor RT31 may be disposed on one side of the channel layer CH31, and the second electrode D31 may be disposed on the other side of the channel layer CH31.
  • the first electrode S31 and the second electrode D31 of the first sub-transistor RT31 may be areas that do not overlap the gate electrode G31 in the third direction DR3.
  • the first electrode S31 and the second electrode D31 of the first sub-transistor RT31 may be conductive regions in which silicon semiconductor is doped with ions or impurities.
  • the channel layer CH32 of the second sub-transistor RT32 may be an area that overlaps the gate electrode G32 of the second sub-transistor RT32 in the third direction DR3.
  • the first electrode S32 of the second sub-transistor RT32 may be disposed on one side of the channel layer CH32, and the second electrode D32 may be disposed on the other side of the channel layer CH32.
  • the first electrode S32 and the second electrode D32 of the second sub-transistor RT32 may be regions that do not overlap the gate electrode G32 in the third direction DR3.
  • the first electrode S32 and the second electrode D32 of the second sub-transistor RT32 may be conductive regions in which silicon semiconductor is doped with ions or impurities.
  • the first gate layer (GTL1) may include the gate electrode (G31) of the first sub-transistor (RT31) and the gate electrode (G32) of the second sub-transistor (RT32).
  • the third sensing contact hole RCT3' includes a first gate insulating film 131, a first interlayer insulating film 141, a second interlayer insulating film 142, a second gate insulating film 132, and a third interlayer insulating film 143. It may be a hole that penetrates and exposes the second electrode (RD1) of the first sensing transistor (RT1).
  • the fourth sensing contact hole RCT4' includes a first gate insulating film 131, a first interlayer insulating film 141, a second interlayer insulating film 142, a second gate insulating film 132, and a third interlayer insulating film 143.
  • the second sensing connection electrode (RCE2') is connected to the second electrode (RD1) of the first sensing transistor (RT1) through the third sensing contact hole (RCT3') and through the fourth sensing contact hole (RCT4'). It may be connected to the second electrode RD32 of the second sub-transistor SRT32.
  • the 'seventh sensing contact hole RCT7' may be a hole that penetrates the second gate insulating film 132 and the third interlayer insulating film 143 to expose the first electrode RS2 of the second sensing transistor RT2.
  • the eighth sensing contact hole RCT8 may be a hole that penetrates the third interlayer insulating film 143 and exposes the scan initialization line GILk.
  • the fourth sensing connection electrode (RCE4') is connected to the first electrode (RS2) of the second sensing transistor (RT2) through the seventh sensing contact hole (RCT7'), and is connected to the first electrode (RS2) of the second sensing transistor (RT2) through the eighth sensing contact hole (RCT8'). It can be connected to the scan initialization wire (GILk).
  • the ninth sensing contact hole includes a first gate insulating film 131, a first interlayer insulating film 141, a second interlayer insulating film 142, a second gate insulating film 132, and a third interlayer insulating film 143. It may be a hole that penetrates and exposes the second electrode RD31 of the first sub-transistor SRT31.
  • the tenth sensing contact hole RCT10' may be a hole that penetrates the first organic layer 160 and exposes the fifth sensing connection electrode RCE5'.
  • the fifth sensing connection electrode (RCE5) is connected to the first electrode (RS31) of the first sub-transistor (SRT31) through the ninth sensing contact hole (RCT9'), and the q-th sensing wire (RLq) is connected to the tenth sensing contact. It may be connected to the fifth sensing connection electrode RCE5' through the hole RCT10'.
  • the driving transistor DT, the first transistor ST1, and the fourth to sixth transistors ST4 to ST6 of the first pixel driver PDU1 are first active having a silicon semiconductor.
  • the second transistor ST2 and the third transistor ST3 may be formed of an N-type MOSFET including a second active layer ACT2 having an oxide semiconductor.
  • the first sensing transistor (RT1) and the third sensing transistor (RT3') of the photo sensing driver (PSDU) are formed of a P-type MOSFET including the first active layer (ACT1) without adding a separate process, and the 2
  • the sensing transistor (RT2) may be formed of an N-type MOSFET including the second active layer (ACT2). Therefore, degradation of fingerprint detection ability due to off-leakage current of the second sensing transistor RT2 can be reduced.
  • an example of a display panel cut along A-A' in FIGS. 27 and 28 an example of a display panel cut along B-B', an example of a display panel cut along C-C', and D-D' are substantially the same as those described in connection with FIGS. 20 to 22, and thus description thereof will be omitted.
  • Figure 31 is a circuit diagram showing a display pixel and a light sensing pixel according to another embodiment.
  • the gate electrode of the second sensing transistor RT2 is connected to the k+1th scan control line (GCLk) and the first electrode is connected to the k+1th scan initialization line (GILk+1), It differs from the embodiment of FIG. 16 in that the third sensing transistor (RT3") includes a plurality of sub-transistors (RT31", RT32") formed of a P-type MOSFET.
  • FIG. 31 overlaps with the embodiment of FIG. 16. Descriptions provided are omitted.
  • the second sensing transistor (RT2") is turned on by the k+1th scan control signal of the k+1th scan control line (GCLk+1) and the k+1th scan initialization line (GILk+1) is turned on. +1) is connected to the first node (N1).
  • the gate electrode of the second sensing transistor (RT2") is connected to the k+1th scan control wire (GCLk+1), and the first electrode is connected to the k+1th scan control line (GCLk+1). It is connected to the scan initialization wire (GILk+1), and the second electrode may be connected to the first node (N1).
  • the third sensing transistor (RT3") may include a first sub-transistor (RT31") and a second sub-transistor (RT32").
  • the first sub-transistor (RT31") and the second sub-transistor (RT32") The kth scan bias line GBLk is turned on by the kth scan bias signal to connect the second electrode of the first sensing transistor RT1 to the qth sensing line RLq.
  • the first sensing transistor RT1 is turned on by the kth scan bias signal.
  • the sensing current of (RT1) may flow to the q-th sensing line (RLq).
  • the k-th scan bias line (GBLk) is substantially the same as the k-1th scan write signal (GWLk-1). can do.
  • the gate electrode of the first sub-transistor (RT31") is connected to the k-th scan bias line (GBLk), the first electrode is connected to the q-th sensing line (RLq), and the second electrode is connected to the second sub-transistor (RT32") ) can be connected to the first electrode.
  • the gate electrode of the second sub-transistor RT32' is connected to the kth scan bias line GBLk, the first electrode is connected to the second electrode of the first sub-transistor RT31", and the second electrode is connected to the first electrode It may be connected to the second electrode of the sensing transistor RT1.
  • the active layer of the second sensing transistor RT2" may be made of an oxide semiconductor.
  • the second sensing transistor RT2" may be made of an N-type MOSFET.
  • the active layer of the first sub-transistor (RT31") and the active layer of the second sub-transistor (RT32") may be made of polysilicon.
  • the first sub-transistor (RT31") and the second sub-transistor (RT32") Can be formed as a P-type MOSFET.
  • the driving transistor DT, the first transistor ST1, and the fourth to sixth transistors ST4 to ST6 of the first pixel driver PDU1 are formed of a P-type MOSFET, and the second transistor is formed of a P-type MOSFET. Since the (ST2) and third transistors (ST3) are formed as N-type MOSFETs, in the embodiment of the present specification, the first and third sensing transistors (RT1, RT3") are formed as P-type MOSFETs without adding a separate process. , the second sensing transistor (RT2”) can be formed as an N-type MOSFET. By forming the second sensing transistor (RT2") as an N-type MOSFET, degradation of fingerprint detection ability due to off-leakage current of the second sensing transistor (RT2”) can be reduced.
  • the third sensing transistor (RT3") is formed as a dual transistor with a plurality of transistors connected in series, it is possible to reduce the degradation of fingerprint detection ability due to off-leakage current of the third sensing transistor (RT3").
  • the first pixel driver (PDU1) and the light detection driver (PSDU) include a k+1th scan control line (GCLk+1), a kth scan bias line (GBLk), and a k+11th scan initialization line (GILk+11). ), the first power line (VDL), and the second power line (VSL) are shared. Therefore, even though the photo-sensing driver unit (PSDU) is added, there is an advantage that a separate wiring for applying a separate signal to drive the photo-sensing driver unit (PSDU) is not required.
  • FIG. 31 illustrates that the first electrode of the first sensing transistor RT1 is connected to the first power line VDL, but the embodiment of the present specification is not limited thereto.
  • the first electrode of the first sensing transistor RT1 may be connected to the first initialization line VIL1 or the second initialization line VIL2 as shown in FIG. 41, and the layouts of FIGS. 33 and 34 may be modified accordingly. You can.
  • Figure 32 shows a k-th scan initialization signal, a k+1-th scan initialization signal, a k-th scan control signal, a k+1-th scan control signal, and a k-th scan writing applied to a display pixel and a photo-sensing pixel according to another embodiment.
  • This is a waveform diagram showing the signal, the kth scan bias signal, and the kth emission signal.
  • the embodiment of FIG. 32 is different from the embodiment of FIG. 17 in that a k+1th scan initialization signal and a k+1th scan control signal are added.
  • a k+1th scan initialization signal and a k+1th scan control signal are added.
  • the k+1th scan initialization signal (GIk+1) is a signal applied to the k+1th scan initialization wire (GILk+1), and connects the first node (N1) to the first level voltage (VGL). ) is a signal to initialize it.
  • the k+1th scan control signal (GCk+1) is a signal applied to the k+1th scan control wire (GCLk+1) and controls the turn-on and turn-off of the second sensing transistor (RT2").
  • the k+1th scan initialization signal (GIk+1) and the k+1th scan control signal (GCk+1) may be repeated in cycles of 1 frame period (DIS_FR, PS_FR).
  • the k+1th scan control signal (GCk+1) has a second level voltage (VGH) during the reset period (RSP) and a first level voltage (VGL) during the light exposure period (EXP) and detection period (SEN). You can have it.
  • the kth scan bias signal GBk may have a second level voltage (VGH) during the detection period (SEN), and may have a first level voltage (VGL) during the reset period (RSP) and the light exposure period (EXP).
  • the k+1th scan control signal GCk+1 having the second level voltage VGH is supplied to the k+1th scan control line GCLk+1.
  • the second sensing transistor (RT2") is turned on by the k+1th scan control signal (GCk+1) having the second level voltage (VGH). With the turn-on of the second sensing transistor (RT2") Therefore, the first node N1 may be connected to the k+1th scan initialization line GILk+1. Therefore, the first level voltage VGL of the k+1th scan initialization line GILk+1 may be supplied to the first node N1 during the reset period RSP. Since the first level voltage (VGL) has a potential lower than the second power voltage (VSS), the optical device (PD) may be in a reverse bias state.
  • the light exposure period (EXP) light emitted from the light emitting device (LE) may be reflected from the fingerprint of the finger (F) and be incident on the optical device (PD). Because of this, the optical device PD can generate photo charges when light is incident, and the generated photo charges can be accumulated on the anode electrode of the optical device PD. Because of this, the voltage of the first node (N1) may increase, and as the amount of charge accumulated in the first node (N1) increases, the voltage of the first node (N1) increases, so the light exposure period (EXP) is sufficiently long. It is desirable to set
  • the kth scan bias signal GBk having the first level voltage VGL is supplied to the kth scan bias line GBLk.
  • the third sensing transistor RT3" is turned on by the kth scan bias signal GBk having the first level voltage VGL. Turn-on of the third sensing transistor RT3" Due to the on, the sensing current of the first sensing transistor (RT1) according to the voltage of the first node (N1) may flow to the q-th sensing wire (RLq).
  • the sensor driving circuit 300 detects the detection voltage charged in the qth detection wire RLq by the detection current, and thus the detected fingerprint pattern can be compared with a pre-stored fingerprint pattern. That is, fingerprint authentication may be possible using the display device 10.
  • the operations of the second display pixel (PX2), the third display pixel (PX3), and the fourth display pixel (PX4) are substantially similar to the operation of the first display pixel (PX1) described in connection with FIGS. 31 and 32. may be the same. Therefore, descriptions of the operations of the second display pixel (PX2), third display pixel (PX3), and fourth display pixel (PX4) are omitted.
  • FIGS. 33 and 34 shows a first active layer, a first gate layer, a second gate layer, a second active layer, a third gate layer, and a first source drain layer of a first sub-pixel and a photo-sensing pixel according to another embodiment.
  • This is a layout diagram showing the second source drain layer.
  • FIGS. 33 and 34 descriptions overlapping with those of FIGS. 18 and 19 are omitted.
  • the kth scan bias line GBLk may extend in the first direction DR1.
  • the kth scan bias line GBLk may include a first line part GBL1 and a second line part GBL2.
  • the first wiring unit GBL1 may extend in the first direction DR1.
  • the second wiring part GBL2 may include a first extension part EX1 extending in the first direction DR1 and a second extension part EX2 extending in the second direction DR2.
  • the first extension part EX1 of the second wiring part GBL2 may be connected to the first wiring part GBL1 through the 14th sensing contact hole RCT14".
  • the gate electrode RG1 of the first sensing transistor RT1 may be connected to the first sensing connection electrode RCE1" through the first sensing contact hole RCT1".
  • the first sensing connection electrode (RCE1) may be connected to the first electrode (RS2") of the second sensing transistor (RT2") through the second sensing contact hole (RCT2").
  • First sensing connection electrode (RCE1") may be connected to the second anode connection electrode (ANDE2") through the twelfth sensing contact hole (RCT12").
  • the first electrode of the optical device PD may be connected to the second anode connection electrode ANDE2" through the second anode contact hole.
  • the first electrode RS1 of the first sensing transistor RT1 may be connected to the fifth connection electrode BE5" through the eleventh sensing contact hole RCT11".
  • the second electrode RD1 of the first sensing transistor RT1 may be connected to the second sensing connection electrode RCE2" through the third sensing contact hole RCT3".
  • the second sensing connection electrode RCE2" may be connected to the seventh sensing connection electrode RCE7" through the fourth sensing contact hole RCT4".
  • the gate electrode RG2" of the second sensing transistor RT2" may be formed integrally with the kth scan control line GCLk.
  • the gate electrode RG2" of the second sensing transistor RT2" may be part of the kth scan control line GCLk.
  • the first electrode RS2" of the second sensing transistor RT2" may be connected to the fourth sensing connection electrode RCE4" through the seventh sensing contact hole RCT7".
  • the fourth sensing connection electrode RCE4" may be connected to the kth scan initialization line GILk through the eighth sensing contact hole RCT8".
  • the second electrode RD2" of the second sensing transistor RT2" may be connected to the first sensing connection electrode RCE1" through the second sensing contact hole RCT2".
  • the third sensing transistor (RT3") includes a first sub-transistor (RT31”) and a second sub-transistor (RT32").
  • the first sub-transistor (RT31") may be connected to the channel layer (RCH31"), the gate electrode (RG31"), the first electrode (RS31"), and the second electrode (RD31”).
  • First sub-transistor (RT31) The channel layer (RCH31") of ") may overlap the gate electrode (RG31") of the first sub-transistor (RT31”).
  • the gate electrode (RG31") of the first sub-transistor (RT31") may overlap the gate electrode (RG31") of the first sub-transistor (RT31"). It may be disposed on the channel layer (RCH31") of the transistor (RT31").
  • the gate electrode (RG31") of the first sub-transistor (RT31") is connected to the second extension portion (EX2) of the second wiring portion (GBL2) of the kth scan bias wiring (GBLk) through the thirteenth sensing contact hole (RCT13"). ) can be connected to.
  • the first electrode (RS31") of the first sub-transistor (RT31") may be connected to the fifth sensing connection electrode (RCE5") through the ninth sensing contact hole (RCT9").
  • the fifth sensing connection electrode RCE5" may be connected to the qth sensing wire RLq through the tenth sensing contact hole RCT10".
  • the second electrode RD31" of the first sub-transistor RT31" may be connected to the first electrode RS32" of the second sub-transistor RT32".
  • the second sub-transistor RT32" may be connected to the channel layer RCH32", the gate electrode RG32", the first electrode RS32", and the second electrode RD32".
  • Second sub-transistor RT32 The channel layer (RCH32") of ") may overlap the gate electrode (RG32") of the second sub-transistor (RT32").
  • the gate electrode (RG32") of the second sub-transistor (RT32") may overlap the gate electrode (RG32") of the second sub-transistor (RT32"). It may be disposed on the channel layer (RCH32") of the transistor (RT32").
  • the gate electrode RG32" of the second sub-transistor RT32" may be formed integrally with the first wiring portion GBL1 of the kth scan bias wiring GBLk.
  • the gate electrode RG32" of the second sub-transistor RT32" may be part of the first wiring portion GBL1 of the kth scan bias wiring GBLk.
  • the second electrode RD32" of the second sub-transistor RT32" may be connected to the third sensing connection electrode RCE3" through the fifth sensing contact hole RCT5".
  • the third sensing connection electrode (RCE3") may be connected to the seventh sensing connection electrode (RCE7") through the sixth sensing contact hole (RCT6").
  • the seventh sensing connection electrode (RCE7") may be connected to the fourth sensing contact hole (RCE7"). It may be connected to the second sensing connection electrode (RCE2”) through (RCT4").
  • the second sensing connection electrode RCE2" may be connected to the second electrode RD1 of the first sensing transistor RT1. Therefore, the second electrode RD32" of the second sub-transistor RT32" may be connected to the second electrode RD1 of the first sensing transistor RT1. It may be connected to the second electrode (RD1) of the sensing transistor (RT1).
  • the first electrode RS32" of the second sub-transistor RT32" extends long in the second direction DR2, it can be placed in the photo-sensing driver PDSU arranged in the k-th and k+1-th rows. Due to this, the first electrode (RS32") of the second sub-transistor (RT32") disposed in the photo-sensing driver (PDSU) of the k-th row is the first electrode (RS32") of the photo-sensing driver (PDSU) of the k+1-th row. It may be connected to the second electrode (RD1) of the sensing transistor (RT1). The first electrode RS32" of the second sub-transistor RT32" disposed in the k-th row photo-sensing driver PDSU may be connected to the k-th scan bias line GBLk.
  • the second pixel driver (PDU2), the third pixel driver (PDU3), and the fourth pixel driver (PDU4) are substantially the same as the first pixel driver (PDU1) explained in connection with FIGS. 33 and 34, so these The explanation is omitted.
  • FIG. 35 is a cross-sectional view showing an example of a display panel taken along line II′ of FIGS. 33 and 34 .
  • FIG. 36 is a cross-sectional view showing an example of a display panel cut along line J-J' of FIGS. 33 and 34.
  • FIG. 37 is a cross-sectional view showing an example of a display panel cut along line K-K' of FIGS. 33 and 34.
  • FIGS. 35 to 37 descriptions overlapping with those of FIGS. 23 and 24 are omitted.
  • the first active layer ACT1 includes channel layers RCH31" and RCH32", first electrodes RS31” and RS32", and second electrodes RD31” and RD32. ”) may be included.
  • the channel layer RCH31" of the first sub-transistor RT31" may be an area that overlaps the gate electrode RG31" of the first sub-transistor RT31” in the third direction DR3.
  • the first electrode (RS31") of the first sub-transistor (RT31") is disposed on one side of the channel layer (CH31"), and the second electrode (RD31") is disposed on the other side of the channel layer (RCH31").
  • the first electrode RS31" and the second electrode RD31" of the first sub-transistor RT31” may be regions that do not overlap the gate electrode RG31" in the third direction DR3.
  • the first electrode (RS31") and the second electrode (RD31") of the first sub-transistor (RT31”) may be conductive regions in which silicon semiconductor is doped with ions or impurities.
  • the channel layer RCH32" of the second sub-transistor RT32" may be an area that overlaps the gate electrode RG32" of the second sub-transistor RT32" in the third direction DR3.
  • the first electrode (RS32") of the second sub-transistor (RT32") is disposed on one side of the channel layer (RCH32"), and the second electrode (D32") is disposed on the other side of the channel layer (RCH32").
  • the first electrode RS32" and the second electrode RD32" of the second sub-transistor RT32” may be regions that do not overlap the gate electrode RG32" in the third direction DR3.
  • the first electrode (RS32") and the second electrode (RD32") of the second sub-transistor (RT32") may be conductive regions where silicon semiconductor is doped with ions or impurities.
  • the first gate layer (GTL1) is formed by the gate electrode (RG31") of the first sub-transistor (RT31"), the gate electrode (RG32") of the second sub-transistor (RT32"), and the kth scan bias line (GBLk). It may include a first wiring unit (GBL1).
  • the first data metal layer DTL1 may include the second wiring portion GBL2 of the kth scan bias wiring GBLk.
  • the third sensing contact hole (RCT3") includes a first gate insulating film 131, a first interlayer insulating film 141, a second interlayer insulating film 142, a second gate insulating film 132, and a third interlayer insulating film 143. It may be a hole that penetrates to expose the second electrode (RD1) of the first sensing transistor (RT1).
  • the fourth sensing contact hole (RCT4") connects the second gate insulating film 132 and the third interlayer insulating film 143. It may be a hole that penetrates to expose the seventh sensing connection electrode (RCE7").
  • the second sensing connection electrode (RCE2”) is the second electrode of the first sensing transistor (RT1) through the third sensing contact hole (RCT3"). (RD1) and may be connected to the seventh sensing connection electrode (RCE7") through the fourth sensing contact hole (RCT4").
  • the fifth sensing contact hole includes a first gate insulating film 131, a first interlayer insulating film 141, a second interlayer insulating film 142, a second gate insulating film 132, and a third interlayer insulating film 143. It may be a hole that penetrates to expose the first electrode (RS32) of the second sub-transistor (RT32).
  • the sixth sensing contact hole (RCT6") connects the second gate insulating film 132 and the third interlayer insulating film 143. It may be a hole that penetrates to expose the seventh sensing connection electrode (RCE7").
  • the third sensing connection electrode (RCE3") is connected to the first electrode of the second sub-transistor (RT32) through the fifth sensing contact hole (RCT5"). (RS32) and may be connected to the seventh sensing connection electrode (RCE7") through the sixth sensing contact hole (RCT6").
  • the seventh sensing contact hole (RCT7") may be a hole that penetrates the second gate insulating film 132 and the third interlayer insulating film 143 to expose the first electrode (RS2") of the second sensing transistor (RT2").
  • the eighth sensing contact hole (RCT8") may be a hole that penetrates the third interlayer insulating film 143 and exposes the scan initialization line (GILk).
  • the fourth sensing connection electrode (RCE4") is connected to the first electrode (RS2") of the second sensing transistor (RT2") through the seventh sensing contact hole (RCT7"), and the eighth sensing contact hole (RCT8") It can be connected to the scan initialization line (GILk) through .
  • the ninth sensing contact hole includes a first gate insulating film 131, a first interlayer insulating film 141, a second interlayer insulating film 142, a second gate insulating film 132, and a third interlayer insulating film 143. It may be a hole that penetrates and exposes the first electrode (RS31") of the first sub-transistor (SRT31").
  • the tenth sensing contact hole (RCT10”) penetrates the first organic layer 160 and connects the fifth sensing contact. It may be a hole exposing the electrode RCE5".
  • the fifth sensing connection electrode RCE5" is connected to the first electrode RS31" of the first sub-transistor SRT31" through the ninth sensing contact hole RCT9". connected, the q-th sensing wire (RLq) may be connected to the fifth sensing connection electrode (RCE5") through the tenth sensing contact hole (RCT10").
  • the thirteenth sensing contact hole penetrates the first interlayer insulating film 141, the second interlayer insulating film 142, the second gate insulating film 132, and the third interlayer insulating film 143 to form the first sub-transistor ( It may be a hole exposing the gate electrode (RG31") of RT31".
  • the fourteenth sensing contact hole includes the first interlayer insulating film 141, the second interlayer insulating film 142, and the second gate insulating film 132. , and may be a hole that penetrates the third interlayer insulating film 143 and exposes the first wiring portion GBL1 of the kth scan bias wiring GBLk.
  • the second wiring portion (GBL2) of the k scan bias wiring (GBLk) is connected to the gate electrode (RG31") of the first sub-transistor (RT31") through the 13th sensing contact hole (RCT13"), and the 14th sensing contact hole (RCT13") is connected to the gate electrode (RG31") of the first sub-transistor (RT31"). It may be connected to the first wiring portion (GBL1) of the kth scan bias wiring (GBLk) through the contact hole (RCT14").
  • the driving transistor DT, the first transistor ST1, and the fourth to sixth transistors ST4 to ST6 of the first pixel driver PDU1 are connected to the first active layer ACT1 having a silicon semiconductor.
  • the second transistor ST2 and the third transistor ST3 may be formed of an N-type MOSFET including a second active layer ACT2 having an oxide semiconductor.
  • the first sensing transistor (RT1) and the third sensing transistor (RT3") of the photo sensing driver (PSDU) are formed of a P-type MOSFET including the first active layer (ACT1) without adding a separate process, and the 2
  • the sensing transistor (RT2") may be formed of an N-type MOSFET including a second active layer (ACT2). Therefore, degradation of fingerprint detection ability due to off-leakage current of the second sensing transistor RT2" can be reduced.
  • an example of a display panel cut along A-A' in FIGS. 33 and 34, an example of a display panel cut along B-B', an example of a display panel cut along C-C', and D-D' are substantially the same as those described in connection with FIGS. 20 to 22, and thus description thereof will be omitted.
  • Figure 38 is a circuit diagram showing a display pixel and a light sensing pixel according to another embodiment.
  • FIG. 38 is different from the embodiment of FIG. 16 in that the first electrode of the first sensing transistor RT1 is connected to the second initialization line VIL2 rather than the first power line VDL.
  • FIG. 38 descriptions overlapping with the embodiment of FIG. 16 are omitted.
  • the first sensing transistor (RT1) since the first electrode of the first sensing transistor (RT1) is connected to the second initialization line (VIL2), the first sensing transistor (RT1) according to the voltage of the first node (N1) during the sensing period (SEN)
  • the sensing current (RT1) may flow from the second initialization line (VIL2) to which the first electrode of the first sensing transistor (RT1) is connected to the q-th sensing line (RLq).
  • FIG. 39 shows a first active layer, a first gate layer, a second gate layer, a second active layer, a third gate layer, and a first source drain layer of a first sub-pixel and a photo-sensing pixel according to another embodiment.
  • FIG. 41 is a cross-sectional view showing an example of a display panel taken along line L-L' of FIGS. 39 and 40.
  • the first electrode (RS1) of the first sensing transistor (RT1) is connected to the second initialization line (VIL2) through the 11th sensing contact hole (RCT11'), as shown in FIGS. 18, 19, and 24.
  • the 11th sensing contact hole (RCT11') is a hole that penetrates the gate insulating films 131 and 132 and the interlayer insulating films 141, 142 and 143 to expose the first electrode (RS1) of the first sensing transistor (RT1). You can.
  • FIGS. 38 to 41 illustrate that the first electrode of the first sensing transistor RT1 is connected to the second initialization line VIL2, the embodiments of the present specification may not be limited thereto.
  • the first electrode of the first sensing transistor RT1 may be connected to the first initialization line VIL1.
  • the first electrode of the first sensing transistor RT1 extends long in the second direction DR2 to the first initialization line VIL1, so that the first shielding electrode SHE1, the scan control line GCLk, and the light emitting line It may overlap with the wiring (EMLk) and the third sensing connection electrode (RCE3).

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Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 발광 소자를 포함하는 발광부와 상기 발광 소자에 구동 전류를 인가하는 화소 구동부를 각각 포함하는 표시 화소들, 및 광 감지 소자를 포함하는 광 감지부와 상기 광 감지 소자의 광전류에 따라 감지 전류를 감지 배선들 중에서 어느 한 감지 배선에 인가하는 감지 구동부를 각각 포함하는 광 감지 화소들을 구비한다. 상기 감지 구동부는 상기 광 감지 소자의 제1 전극의 전압에 따라 감지 배선으로 흐르는 감지 전류를 제어하는 제1 감지 트랜지스터, 및 상기 광 감지 소자의 제1 전극을 제1 레벨 전압으로 초기화하는 제2 감지 트랜지스터를 포함한다. 상기 제1 감지 트랜지스터의 채널층과 상기 제2 감지 트랜지스터의 채널층은 상이한 물질로 이루어진다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
표시 장치는 스마트폰(smart phone), 태블릿(tablet), 노트북 컴퓨터(notebook computer), 모니터(monitor), TV 등 다양한 전자 장치에 적용되고 있다. 최근에는 이동통신 기술의 발달로 인해 스마트폰, 태블릿, 노트북 컴퓨터과 같은 휴대용 전자 장치의 사용이 크게 늘어났다. 휴대용 전자 장치에는 개인 정보(privacy information)가 저장되어 있으므로, 휴대용 전자 장치의 개인 정보를 보호하기 위해 사용자의 생체 정보인 지문을 인증하는 지문 인증이 사용되고 있다.
예를 들어, 표시 장치는 광학 방식, 초음파 방식, 정전 용량 방식 등을 이용하여 사용자의 지문을 인증할 수 있다. 광학 방식은 사용자의 지문에서 반사된 광을 감지함으로써 사용자의 지문을 인증할 수 있다. 표시 장치는 광학 방식으로 사용자의 지문을 인증하기 위해, 화상을 표시하기 위한 표시 화소들과 광을 감지하는 광 감지 화소들을 포함하는 표시 패널을 구비할 수 있다.
본 발명이 해결하고자 하는 과제는 광 감지 화소의 리셋 트랜지스터의 오프 누설 전류로 인한 지문 감지 능력이 저하되는 것을 줄일 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 발광 소자를 포함하는 발광부와 상기 발광 소자에 구동 전류를 인가하는 화소 구동부를 각각 포함하는 표시 화소들, 및 광 감지 소자를 포함하는 광 감지부와 상기 광 감지 소자의 광전류에 따라 감지 전류를 감지 배선들 중에서 어느 한 감지 배선에 인가하는 감지 구동부를 각각 포함하는 광 감지 화소들을 구비한다. 상기 감지 구동부는 상기 광 감지 소자의 제1 전극의 전압에 따라 감지 배선으로 흐르는 감지 전류를 제어하는 제1 감지 트랜지스터, 및 상기 광 감지 소자의 제1 전극을 제1 레벨 전압으로 초기화하는 제2 감지 트랜지스터를 포함한다. 상기 제1 감지 트랜지스터의 채널층과 상기 제2 감지 트랜지스터의 채널층은 상이한 물질로 이루어진다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장되는 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 및 발광 배선들, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 배선들과 감지 배선들, 발광 소자를 포함하는 발광부와 상기 데이터 배선들 중에서 어느 한 데이터 배선의 데이터 전압에 따라 상기 발광 소자에 구동 전류를 인가하는 화소 구동부를 각각 포함하는 표시 화소들, 및 광 감지 소자를 포함하는 광 감지부와 상기 광 감지 소자의 광전류에 따라 감지 전류를 상기 감지 배선들 중에서 어느 한 감지 배선에 인가하는 감지 구동부를 각각 포함하는 광 감지 화소들을 구비한다. 상기 광 감지 화소들 중에서 제1 광 감지 화소의 감지 구동부는 상기 표시 화소들 중에서 제1 표시 화소의 화소 구동부의 일 측에 배치된다. 상기 제1 광 감지 화소의 감지 구동부는 상기 스캔 기입 배선들 중에서 적어도 하나, 상기 스캔 초기화 배선들 중에서 적어도 하나, 상기 스캔 제어 배선들 중에서 적어도 하나, 상기 발광 배선들 중에서 적어도 하나, 및 상기 감지 배선들 중에서 적어도 하나와 중첩한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 지문 감지를 위한 광 감지 화소들이 표시 영역의 전체에 배치되므로, 사용자가 표시 패널의 표시 영역의 어느 곳에 손가락의 지문을 위치하더라도, 표시 장치는 지문 인증을 할 수 있다.
실시예들에 따른 표시 장치에 의하면, 감지 구동부가 추가됨으로써, 표시 패널의 단위 면적 당 화소들의 개수가 증가함에도 불구하고, 감지 구동부의 면적을 최소화할 수 있으므로, 제1 내지 제4 화소 구동부들 각각의 면적 축소를 최소화할 수 있다.
실시예들에 따른 표시 장치에 의하면, 화소 구동부의 제2 트랜지스터 및 제3 트랜지스터가 N 타입 MOSFET으로 형성되므로, 별도의 공정 추가 없이 제2 감지 트랜지스터와 제3 감지 트랜지스터 중 적어도 하나를 N 타입 MOSFET으로 형성할 수 있다. 그러므로, 제2 감지 트랜지스터와 제3 감지 트랜지스터 중 적어도 하나를 N 타입 MOSFET으로 형성함으로써, 제2 감지 트랜지스터의 오프 누설 전류 및/또는 제3 감지 트랜지스터의 오프 누설 전류로 인해, 지문 감지 능력이 저하되는 것을 줄일 수 있다.
실시예들에 따른 표시 장치에 의하면, 화소 구동부와 광 감지 구동부는 스캔 제어 배선, 스캔 초기화 배선, 발광 배선, 및 스캔 바이어스 배선 중 적어도 어느 하나, 제1 전원 배선, 및 제2 전원 배선을 공용한다. 그러므로, 광 감지 구동부가 추가됨에도 광 감지 구동부를 구동하기 위한 별도의 신호가 인가되는 별도의 배선이 필요 없는 장점이 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 3은 일 실시예에 따른 표시 장치의 지문 감지를 보여주는 예시 도면이다.
도 4는 일 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 배선들, 데이터 배선들, 및 감지 배선들을 보여주는 예시 도면이다.
도 5는 일 실시예에 따른 표시 패널의 표시 영역의 표시 화소들과 광 감지 화소들을 보여주는 레이아웃 도이다.
도 6은 일 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 배선들, 데이터 배선들, 및 감지 배선들을 보여주는 예시 도면이다.
도 7은 일 실시예에 따른 표시 패널의 표시 영역의 표시 화소들과 광 감지 화소들을 보여주는 레이아웃 도이다.
도 8은 일 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 배선들, 데이터 배선들, 및 감지 배선들을 보여주는 예시 도면이다.
도 9는 일 실시예에 따른 표시 패널의 표시 영역의 표시 화소들과 광 감지 화소들을 보여주는 레이아웃 도이다.
도 10은 일 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 배선들, 데이터 배선들, 및 감지 배선들을 보여주는 예시 도면이다.
도 11은 일 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 배선들, 데이터 배선들, 및 감지 배선들을 보여주는 예시 도면이다.
도 12는 일 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 배선들, 데이터 배선들, 및 감지 배선들을 보여주는 예시 도면이다.
도 13은 일 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 배선들, 데이터 배선들, 및 감지 배선들을 보여주는 예시 도면이다.
도 14는 일 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 배선들, 데이터 배선들, 및 감지 배선들을 보여주는 예시 도면이다.
도 15는 일 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 배선들, 데이터 배선들, 및 감지 배선들을 보여주는 예시 도면이다.
도 16은 일 실시예에 따른 표시 화소와 광 감지 화소를 보여주는 등가 회로도이다.
도 17은 일 실시예에 따른 표시 화소와 광 감지 화소에 인가되는 제k-1 스캔 초기화 신호, 제k 스캔 초기화 신호, 제k 스캔 제어 신호, 제k 스캔 기입 신호, 제k 스캔 바이어스 신호, 및 제k 발광 신호를 보여주는 파형도이다.
도 18은 일 실시예에 따른 제1 서브 화소와 광 감지 화소의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 및 제1 소스 드레인층을 보여주는 레이아웃 도이다.
도 19는 일 실시예에 따른 제1 서브 화소와 광 감지 화소의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 제1 소스 드레인층, 및 제2 소스 드레인층을 보여주는 레이아웃 도이다.
도 20은 도 18과 도 19의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 21은 도 18과 도 19의 B-B'와 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 22는 도 18과 도 19의 D-D'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 23은 도 18과 도 19의 E-E'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 24는 도 18과 도 19의 F-F'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 25는 일 실시예에 따른 표시 화소와 광 감지 화소를 보여주는 등가 회로도이다.
도 26은 일 실시예에 따른 표시 화소와 광 감지 화소에 인가되는 제k-1 스캔 초기화 신호, 제k 스캔 초기화 신호, 제k 스캔 제어 신호, 제k 스캔 기입 신호, 제k 스캔 바이어스 신호, 제k 발광 신호, 및 제k+1 발광 신호를 보여주는 파형도이다.
도 27은 일 실시예에 따른 제1 서브 화소와 광 감지 화소의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 및 제1 소스 드레인층을 보여주는 레이아웃 도이다.
도 28은 일 실시예에 따른 제1 서브 화소와 광 감지 화소의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 제1 소스 드레인층, 및 제2 소스 드레인층을 보여주는 레이아웃 도이다.
도 29는 도 27과 도 28의 G-G'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 30은 도 27과 도 28의 H-H'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 31은 일 실시예에 따른 표시 화소와 광 감지 화소를 보여주는 등가 회로도이다.
도 32는 일 실시예에 따른 표시 화소와 광 감지 화소에 인가되는 제k 스캔 초기화 신호, 제k+1 스캔 초기화 신호, 제k 스캔 제어 신호, 제k+1 스캔 제어 신호, 제k 스캔 기입 신호, 제k 스캔 바이어스 신호, 및 제k 발광 신호를 보여주는 파형도이다.
도 33은 일 실시예에 따른 제1 서브 화소와 광 감지 화소의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 및 제1 소스 드레인층을 보여주는 레이아웃 도이다.
도 34는 일 실시예에 따른 제1 서브 화소와 광 감지 화소의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 제1 소스 드레인층, 및 제2 소스 드레인층을 보여주는 레이아웃 도이다.
도 35는 도 33과 도 34의 I-I'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 36은 도 33과 도 34의 J-J'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 37은 도 33과 도 34의 K-K'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 38은 일 실시예에 따른 표시 화소와 광 감지 화소를 보여주는 등가 회로도이다.
도 39는 일 실시예에 따른 제1 서브 화소와 광 감지 화소의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 및 제1 소스 드레인층을 보여주는 레이아웃 도이다.
도 40은 일 실시예에 따른 제1 서브 화소와 광 감지 화소의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 제1 소스 드레인층, 및 제2 소스 드레인층을 보여주는 레이아웃 도이다.
도 41은 도 39와 도 40의 L-L'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(400)를 포함한다.
표시 패널(100)은 제1 방향(DR1)의 단변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 코너(corner)는 직각으로 형성되거나 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)의 기판(SUB)은 메인 영역(MA)과 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 화상을 표시하는 표시 화소(도 2의 PX)들을 포함할 수 있다. 또한, 표시 영역(DA)은 화상을 표시할 뿐만 아니라, 사용자의 지문을 감지하기 위해 광을 감지하는 광 감지 화소(도 2의 PS)들을 포함할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 중앙에 배치될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 이웃하여 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 가장자리 영역일 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제2 방향(DR2)으로 돌출될 수 있다. 서브 영역(SBA)의 제2 방향(DR2)의 길이는 메인 영역(MA)의 제2 방향(DR2)의 길이보다 작을 수 있다. 서브 영역(SBA)의 제1 방향(DR1)의 길이는 메인 영역(MA)의 제1 방향(DR1)의 길이보다 작거나 메인 영역(MA)의 제1 방향(DR1)의 길이와 실질적으로 동일할 수 있다.
도 1에서는 서브 영역(SBA)이 펼쳐진 것을 예시하였으나, 서브 영역(SBA)은 구부러질 수 있으며, 이 경우 메인 영역(MA)의 하부에 배치되므로, 제3 방향(DR3)에서 메인 영역(MA)과 중첩할 수 있다.
표시 구동 회로(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 생성할 수 있다. 표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100)의 서브 영역(SBA)에 부착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(200)는 COF(chip on film) 방식으로 회로 보드(400) 상에 부착될 수 있다.
센서 구동 회로(300)는 집적회로(IC)로 형성되어 회로 보드(400) 상에 부착될 수 있다. 센서 구동 회로(300)는 감지 배선(도 2의 RL)들을 통해 광 감지 화소(도 2의 PS)들에 연결될 수 있다. 도 1에서는 센서 구동 회로(300)가 표시 구동 회로(200)와 별도의 구성인 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 센서 구동 회로(300)는 표시 구동 회로(200)와 하나로 통합되어 형성될 수 있다.
회로 보드(400)는 표시 패널(100)의 서브 영역(SBA)의 일 단에 부착될 수 있다. 이로 인해, 회로 보드(400)는 표시 패널(100) 및 표시 구동 회로(200)와 전기적으로 연결될 수 있다. 표시 패널(100)과 표시 구동 회로(200)는 회로 보드(400)를 통해 디지털 비디오 데이터와, 타이밍 신호들, 및 구동 전압들을 입력 받을 수 있다. 회로 보드(400)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 패널(100), 스캔 구동부(110), 발광 구동부(120), 표시 구동 회로(200), 센서 구동 회로(300), 및 전원 공급부(310)를 포함한다. 표시 구동 회로(200)는 데이터 구동부(210)와 타이밍 제어부(220)를 포함할 수 있다.
표시 패널(100)은 표시 영역(DA)에 배치되는 표시 화소(PX)들, 광 감지 화소(PS)들, 스캔 기입 배선(GWL)들, 스캔 초기화 배선(GIL)들, 스캔 제어 배선(GCL)들, 스캔 바이어스 배선(GBL)들, 발광 배선(EML)들, 데이터 배선(DL)들, 및 감지 배선(RL)들을 포함할 수 있다. 표시 패널(100)은 비표시 영역(NDA)에 배치되는 스캔 구동부(110)와 발광 구동부(120)를 더 포함할 수 있다.
스캔 기입 배선(GWL)들, 스캔 초기화 배선(GIL)들, 스캔 제어 배선(GCL)들, 및 발광 배선(EML)들은 제1 방향(DR1)으로 연장될 수 있다. 데이터 배선(DL)들과 감지 배선(RL)들은 제2 방향(DR2)으로 연장될 수 있다.
표시 화소(PX)들과 광 감지 화소(PS)들은 표시 영역(DA)에 배치될 수 있다. 표시 화소(PX)들 각각은 스캔 기입 배선(GWL)들 중에서 하나, 스캔 초기화 배선(GIL)들 중에서 하나, 스캔 제어 배선(GCL)들 중에서 하나, 스캔 바이어스 배선(GBL)들 중에서 하나, 발광 배선(EML)들 중에서 어느 하나, 및 데이터 배선(DL)들 중 하나에 연결될 수 있다. 표시 화소(PX)들 각각은 스캔 기입 배선(GWL)의 스캔 기입 신호, 스캔 초기화 배선(GIL)의 스캔 초기화 신호, 스캔 제어 배선(GCL)의 스캔 제어 신호, 스캔 바이어스 배선(GBL)의 스캔 바이어스 신호, 및 발광 배선(EML)의 발광 신호에 의해 제어됨으로써, 데이터 배선(DL)의 데이터 전압을 공급받고, 데이터 전압에 따라 구동 전류를 발광 소자에 인가하여 광을 발광할 수 있다.
광 감지 화소(PS)들 각각은 스캔 초기화 배선(GIL)들 중에서 하나, 스캔 제어 배선(GCL)들 중에서 하나, 및 감지 배선(RL)들 중 하나에 연결될 수 있다. 광 감지 화소(PS)들 각각은 스캔 초기화 배선(GIL)의 스캔 초기화 신호와 스캔 제어 배선(GCL)의 스캔 제어 신호에 의해 제어됨으로써, 광 감지 소자의 광 전류에 따라 감지 전류를 감지 배선에 인가할 수 있다.
센서 구동 회로(300)는 감지 배선(RL)들에 연결될 수 있다. 센서 구동 회로(300)는 광 감지 화소(PS)들의 감지 전류에 따라 감지 배선(RL)들에 충전되는 감지 전압들을 감지할 수 있다. 도 2에서는 표시 구동 회로(200)가 표시 패널(100)의 상측에 배치되고, 센서 구동 회로(300)가 표시 패널(100)의 하측에 배치되는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 센서 구동 회로(300)가 표시 구동 회로(200)와 하나로 통합되어 형성되는 경우, 표시 구동 회로(200)와 센서 구동 회로(300) 모두 표시 패널(100)의 상측 또는 하측에 배치될 수 있다.
스캔 구동부(110)는 스캔 기입 배선(GWL)들, 스캔 초기화 배선(GIL)들, 스캔 제어 배선(GCL)들, 및 스캔 바이어스 배선(GBL)들에 연결될 수 있다. 스캔 구동부(110)는 타이밍 제어부(220)로부터 스캔 제어 신호(SCS)를 입력 받을 수 있다. 스캔 제어 신호(SCS)는 제1 내지 제4 스캔 제어 신호들을 포함할 수 있다. 스캔 구동부(110)는 제1 스캔 제어 신호에 따라 스캔 기입 신호들을 생성하여 스캔 기입 배선(GWL)들에 출력할 수 있다. 또한, 스캔 구동부(110)는 제2 스캔 제어 신호에 따라 스캔 초기화 신호들을 생성하여 스캔 초기화 배선(GIL)들에 출력할 수 있다. 또한, 스캔 구동부(110)는 제3 스캔 제어 신호에 따라 스캔 제어 신호들을 생성하여 스캔 제어 배선(GCL)들에 출력할 수 있다. 나아가, 스캔 구동부(110)는 제4 스캔 제어 신호에 따라 스캔 바이어스 신호들을 생성하여 스캔 바이어스 배선(GBL)들에 출력할 수 있다.
발광 구동부(120)는 발광 배선(EML)들에 연결될 수 있다. 발광 구동부(120)는 타이밍 제어부(220)로부터 발광 제어 신호(ECS)를 입력 받을 수 있다. 발광 구동부(120)는 발광 제어 신호(ECS)에 따라 발광 신호들을 생성하여 표시 발광 배선(EML)들에 출력할 수 있다.
데이터 구동부(210)는 디지털 비디오 데이터(DATA)를 데이터 전압들로 변환하여 데이터 배선(DL)들에 출력한다. 데이터 구동부(210)는 스캔 기입 신호들에 동기화하여 데이터 전압들을 출력할 수 있다. 그러므로, 스캔 구동부(110)의 스캔 기입 신호들에 의해 표시 화소(PX)들이 선택되며, 선택된 표시 화소(PX)들 각각에 데이터 전압이 공급될 수 있다.
타이밍 제어부(220)는 외부의 그래픽 장치로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받는다. 예를 들어, 외부의 그래픽 장치는 컴퓨터의 그래픽 카드, 셋 톱 박스, 스마트폰이나 모바일 폰의 어플리케이션 프로세서 등일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
타이밍 제어부(220)는 타이밍 신호들에 따라 스캔 구동부(110)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)와 발광 제어 신호(ECS)를 생성할 수 있다. 또한, 타이밍 제어부(220)는 타이밍 신호들에 따라 데이터 구동부(210)의 동작 타이밍을 제어하기 위한 데이터 제어 신호(DCS)를 생성할 수 있다.
타이밍 제어부(220)는 스캔 제어 신호(SCS)를 스캔 구동부(110)로 출력하고, 발광 제어 신호(ECS)를 발광 구동부(120)로 출력한다. 타이밍 제어부(220)는 디지털 비디오 데이터(DATA)와 데이터 제어 신호(DCS)를 데이터 구동부(210)로 출력한다.
전원 공급부(320)는 복수의 구동 전압들을 생성하여 표시 패널(100)에 출력할 수 있다. 전원 공급부(500)는 제1 전원 전압(VDD), 제2 전원 전압(VSS), 제1 초기화 전압(VINT1), 및 제2 초기화 전압(VINT2)을 표시 패널(100)로 출력할 수 있다. 제1 전원 전압(VDD)은 고전위 구동 전압이고, 제2 전원 전압(VSS)은 저전위 구동 전압일 수 있다.
도 2와 같이, 지문 감지를 위한 광 감지 화소(PS)들이 표시 영역(DA)의 전체에 배치되므로, 사용자가 표시 패널(100)의 표시 영역(DA)의 어느 곳에 손가락의 지문을 위치하더라도, 표시 장치(10)는 지문 인증을 할 수 있다.
도 3은 일 실시예에 따른 표시 장치의 지문 감지를 보여주는 예시 도면이다.
도 3을 참조하면, 표시 장치(10)는 표시 패널(100) 상에 배치되는 커버 윈도우(WDL)를 더 포함할 수 있다. 표시 패널(100)은 기판(SUB), 기판(SUB) 상에 배치되며, 표시 화소(PX)들과 광 감지 화소(PS)들을 포함하는 표시층(DPL), 및 표시층(DPL) 상에 배치되는 봉지층(TFEL)을 포함할 수 있다.
표시 패널(100)의 표시 화소(PX)들에서 출력된 광은 사용자의 손가락(F)의 지문의 마루(RID)와 골(VAL)에서 반사될 수 있다. 이때, 지문의 마루(RID)는 커버 윈도우(WDL)에 접하는 반면에, 지문의 골(VAL)은 커버 윈도우(WDL)와 접하지 않으므로, 지문의 마루(RID)에서 반사되는 광량과 골(VAL)에서 반사되는 광량은 상이할 수 있다. 즉, 표시 패널(100)의 표시 화소(PX)들에서 출력된 광은 지문의 마루(RID)에서는 대부분 반사되나, 지문의 골(VAL)에서는 거의 반사되지 않을 수 있다. 그러므로, 손가락의 지문의 마루(RID)에서 반사된 광인지와 지문의 골(VAL)에서 반사된 광인지에 따라, 광 감지 화소(PS)의 광 감지 소자의 광 전류는 상이할 수 있다. 이에 따라, 손가락(F)의 지문의 마루(RID)에서 반사된 광인지 또는 손가락(F)의 지문의 골(VAL)에서 반사된 광인지에 따라 감지 배선(RL)으로 흐르는 감지 전류는 상이할 수 있다. 따라서, 센서 구동 회로(300)가 감지 전류에 의해 감지 배선(RL)들에 충전된 감지 전압들을 감지하며, 이로 인해 감지된 지문 패턴이 미리 저장된 지문 패턴과 비교할 수 있다. 즉, 표시 장치(10)를 이용하여 지문 인증이 가능할 수 있다.
도 4는 일 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 배선들, 데이터 배선들, 및 감지 배선들을 보여주는 예시 도면이다. 도 5는 일 실시예에 따른 표시 패널의 표시 영역의 표시 화소들과 광 감지 화소들을 보여주는 레이아웃 도이다.
도 4 및 도 5를 참조하면, 표시 영역(DA)은 제1 표시 화소(PX1)들, 제2 표시 화소(PX2)들, 제3 표시 화소(PX3)들, 및 제4 표시 화소(PX4)들을 포함할 수 있다. 표시 화소(PX)들은 제1 표시 화소(PX1)들, 제2 표시 화소(PX2)들, 제3 표시 화소(PX3)들, 및 제4 표시 화소(PX4)들로 구분될 수 있다.
단위 화소(UPX)들 각각은 제1 표시 화소(PX1), 제2 표시 화소(PX2), 제3 표시 화소(PX3), 및 제4 표시 화소(PX4)를 포함할 수 있다. 제1 표시 화소(PX1), 제2 표시 화소(PX2), 제3 표시 화소(PX3), 및 제4 표시 화소(PX4)는 단위 화소(UPX)로 정의될 수 있다. 단위 화소(UPX)는 화이트를 표시할 수 있는 최소 단위의 표시 화소들로 정의될 수 있다.
제1 표시 화소(PX1)는 제1 광을 발광하는 제1 발광부(ELU1)와 제1 발광부(ELU1)의 발광 소자에 구동 전류를 인가하기 위한 제1 화소 구동부(PDU1)를 포함할 수 있다. 제1 광은 적색 파장 대역의 광일 수 있다. 예를 들어, 제1 광의 메인 피크 파장은 대략 600㎚ 내지 750㎚에 위치할 수 있다.
제2 표시 화소(PX2)는 제2 광을 발광하는 제2 발광부(ELU2)와 제2 발광부(ELU2)의 발광 소자에 구동 전류를 인가하기 위한 제2 화소 구동부(PDU2)를 포함할 수 있다. 제2 광은 녹색 파장 대역의 광일 수 있다. 예를 들어, 제2 광의 메인 피크 파장은 대략 480㎚ 내지 560㎚에 위치할 수 있다.
제3 표시 화소(PX3)는 제3 광을 발광하는 제3 발광부(ELU3)와 제3 발광부(ELU3)의 발광 소자에 구동 전류를 인가하기 위한 제3 화소 구동부(PDU3)를 포함할 수 있다. 제3 광은 청색 파장 대역의 광일 수 있다. 예를 들어, 제3 광의 메인 피크 파장은 대략 370㎚ 내지 460㎚에 위치할 수 있다.
제4 표시 화소(PX4)는 제2 광을 발광하는 제4 발광부(ELU4)와 제4 발광부(ELU4)의 발광 소자에 구동 전류를 인가하기 위한 제4 화소 구동부(PDU4)를 포함할 수 있다.
단위 표시 화소(UPX)에서 제1 화소 구동부(PDU1)와 제2 화소 구동부(PDU2)는 제1 방향(DR1)으로 배치되고, 제3 화소 구동부(PDU2)와 제4 화소 구동부(PDU3)는 제1 방향(DR1)으로 배치될 수 있다. 단위 화소(UPX)에서 제1 화소 구동부(PDU1)와 제3 화소 구동부(PDU3)는 제2 방향(DR2)으로 배치되고, 제2 화소 구동부(PDU2)와 제4 화소 구동부(PDU4)는 제2 방향(DR2)으로 배치될 수 있다.
제1 발광부(ELU1)는 제1 화소 구동부(PDU1) 및 제2 화소 구동부(PDU2)와 중첩하고, 제3 발광부(ELU3)는 제3 화소 구동부(PDU3) 및 제4 화소 구동부(PDU4)와 중첩할 수 있다. 제2 발광부(ELU2)와 제4 발광부(ELU4) 각각은 제1 내지 제4 화소 구동부들(PDU1, PDU2, PDU3, PDU4) 및 광 감지부(PSU)와 중첩할 수 있다.
제1 발광부(ELU1), 제2 발광부(ELU2), 제3 발광부(ELU3), 및 제4 발광부(ELU4)는 팔각형의 평면 형태를 가질 수 있으나, 이에 한정되지 않는다. 제1 발광부(ELU1), 제2 발광부(ELU2), 제3 발광부(ELU3), 및 제4 발광부(ELU4)는 마름모와 같은 사각형의 평면 형태, 또는 사각형과 팔각형 이외의 다른 다각형의 평면 형태를 가질 수 있다.
광 감지 화소(PS)들 각각은 광 감지부(PSU)와 감지 구동부(PSDU)를 포함할 수 있다. 광 감지부(PSU)는 제1 방향(DR1)에서 이웃하는 제1 발광부(ELU1)와 제3 발광부(ELU3) 사이에 배치되고, 제2 방향(DR2)에서 이웃하는 제2 발광부(ELU2)와 제4 발광부(ELU4) 사이에 배치될 수 있다. 광 감지부(PSU)는 감지 구동부(PSDU)와 중첩할 수 있다.
광 감지부(PSU)들 각각은 팔각형의 평면 형태를 가질 수 있으나, 이에 한정되지 않는다. 광 감지부(PSU)들 각각은 마름모와 같은 사각형의 평면 형태, 또는 사각형과 팔각형 이외의 다른 다각형의 평면 형태를 가질 수 있다.
제1 발광부(ELU1), 제2 발광부(ELU2), 제3 발광부(ELU3), 및 제4 발광부(ELU4)의 배치 위치와 평면 형태로 인하여, 서로 이웃하는 제1 발광부(ELU1)의 중심(C1)과 제2 발광부(ELU2)의 중심(C2) 사이의 거리(D12), 서로 이웃하는 제2 발광부(ELU2)의 중심(C2)과 제3 발광부(ELU3)의 중심(C3) 사이의 거리(D23), 서로 이웃하는 제1 발광부(ELU1)의 중심(C1)과 제4 발광부(ELU4)의 중심(C4) 사이의 거리(D14), 및 서로 이웃하는 제3 발광부(ELU3)의 중심(C3)과 제4 발광부(ELU4)의 중심(C4) 사이의 거리(D34)는 실질적으로 동일할 수 있다.
또한, 제1 발광부(ELU1), 제2 발광부(ELU2), 제3 발광부(ELU3), 제4 발광부(ELU4), 및 광 감지부(PSU)의 배치 위치와 평면 형태로 인하여, 서로 이웃하는 제1 발광부(ELU1)의 중심(C1)과 광 감지부(PSU)의 중심(C5) 사이의 거리(D11), 서로 이웃하는 제2 발광부(ELU2)의 중심(C2)과 광 감지부(PSU)의 중심(C5) 사이의 거리(D22), 서로 이웃하는 제3 발광부(ELU3)의 중심(C3)과 광 감지부(PSU)의 중심(C5) 사이의 거리(D33), 및 서로 이웃하는 제4 발광부(ELU4)의 중심(C4)과 광 감지부(PSU)의 중심(C5) 사이의 거리(D44)는 실질적으로 동일할 수 있다.
스캔 기입 배선들(GWLk-1, GWLk), 스캔 초기화 배선들(GILk-1, GILk), 스캔 제어 배선들(GCLk-1, GCLk), 및 발광 배선들(EMLk-1, EMLk)은 제1 방향(DR1)으로 배열될 수 있다. 데이터 배선들(DLj, DLj+1, DLj+2, DLj+3)과 감지 배선들(RLq, RLq+1)은 제2 방향(DR2)으로 배열될 수 있다.
감지 구동부(PSDU)들 각각은 스캔 기입 배선들(GWLk-1, GWLk) 중 하나, 스캔 초기화 배선들(GILk-1, GILk) 중 하나, 스캔 제어 배선들(GCLk-1, GCLk) 중 하나, 발광 배선들(EMLk-1, EMLk) 중 하나, 및 감지 배선들(RLq, RLq+1) 중 하나와 중첩할 수 있다. 제1 내지 제4 화소 구동부들(PDU1, PDU2, PDU3, PDU4) 각각은 스캔 기입 배선들(GWLk-1, GWLk) 중 하나, 스캔 초기화 배선들(GILk-1, GILk) 중 하나, 스캔 제어 배선들(GCLk-1, GCLk) 중 하나, 발광 배선들(EMLk-1, EMLk) 중 하나, 및 데이터 배선들(DLj, DLj+1, DLj+2, DLj+3) 중 하나와 중첩할 수 있다.
감지 구동부(PSDU)는 제1 방향(DR1)에서 제1 화소 구동부(PDU1)와 제4 화소 구동부(PDU4) 사이에 배치될 수 있다. 예를 들어, 감지 구동부(PSDU)들과 화소 구동부들(PDU1, PDU2, PDU3, PDU4)은 제1 방향(DR1)에서 감지 구동부(PSDU). 제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 제3 화소 구동부(PDU3), 및 제4 화소 구동부(PDU4)의 순서로 반복하여 배치될 수 있다.
감지 구동부(PSDU)들은 제2 방향(DR2)으로 배치될 수 있다. 제1 화소 구동부(PDU1)들과 제3 화소 구동부(PDU3)들은 제2 방향(DR2)에서 교번하여 배치될 수 있다. 제2 화소 구동부(PDU2)들과 제4 화소 구동부(PDU4)들은 제2 방향(DR2)에서 교번하여 배치될 수 있다.
도 6은 또 다른 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 배선들, 데이터 배선들, 및 감지 배선들을 보여주는 예시 도면이다. 도 7은 또 다른 실시예에 따른 표시 패널의 표시 영역의 표시 화소들과 광 감지 화소들을 보여주는 레이아웃 도이다.
도 6과 도 7의 실시예는 감지 구동부(PDU)들의 배치 위치가 변경된 것에서 도 4와 도 5의 실시예와 차이가 있다. 도 6과 도 7에서는 도 4와 도 5의 실시예와 중복된 설명은 생략한다.
도 6 및 도 7을 참조하면, 감지 구동부(PSDU)는 제1 방향(DR1)에서 제1 화소 구동부(PDU1)와 제4 화소 구동부(PDU4) 사이 또는 제1 방향(DR1)에서 제2 화소 구동부(PDU2)와 제3 화소 구동부(PDU3) 사이에 배치될 수 있다. 예를 들어, 감지 구동부(PSDU)들과 화소 구동부들(PDU1, PDU2, PDU3, PDU4)은 제1 방향(DR1)에서 감지 구동부(PSDU). 제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 감지 구동부(PSDU). 제3 화소 구동부(PDU3), 및 제4 화소 구동부(PDU4)의 순서로 반복하여 배치될 수 있다.
도 8은 또 다른 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 배선들, 데이터 배선들, 및 감지 배선들을 보여주는 예시 도면이다. 도 9는 또 다른 실시예에 따른 표시 패널의 표시 영역의 표시 화소들과 광 감지 화소들을 보여주는 레이아웃 도이다.
도 8과 도 9의 실시예는 일부의 감지 구동부(PDU)들 대신에 빈 공간(ES)들이 배치되는 것에서 도 6과 도 7의 실시예와 차이가 있다. 도 8과 도 9에서는 도 6과 도 7의 실시예와 중복된 설명은 생략한다.
도 8과 도 9를 참조하면, 빈 공간(ES)들은 제1 내지 제4 화소 구동부들(PDU1, PDU2, PDU3, PDU4)과 감지 구동부(PSDU)가 배치되지 않은 공간일 수 있다. 빈 공간(ES)은 제1 방향(DR1)에서 제2 화소 구동부(PDU2)와 제3 화소 구동부(PDU3) 사이에 배치될 수 있다. 빈 공간(ES)은 제2 방향(DR2)에서 서로 이웃하는 감지 구동부(PSDU)들 사이에 배치될 수 있다.
감지 구동부(PSDU)는 제2 화소 구동부(PDU2), 제3 화소 구동부(PDU3), 및 빈 공간(ES)들에 의해 둘러싸일 수 있다. 감지 구동부(PSDU)는 제2 방향(DR2)에서 이웃하는 빈 공간(ES)들 사이에 배치될 수 있다.
감지 구동부(PSDU)들, 화소 구동부들(PDU1, PDU2, PDU3, PDU4), 및 빈 공간(ES)들은 제1 방향(DR1)에서 감지 구동부(PSDU). 제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 빈 공간(ES). 제3 화소 구동부(PDU3), 및 제4 화소 구동부(PDU4)의 순서로 반복하여 배치될 수 있다. 또한, 광 감지 구동부(PSDU)와 빈 공간(ES)은 제2 방향(DR2)에서 반복하여 배치될 수 있다.
도 10은 또 다른 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 배선들, 데이터 배선들, 및 감지 배선들을 보여주는 예시 도면이다.
도 10의 실시예는 감지 구동부(PSDU)들이 화소 구동부들(PDU1, PDU2, PDU3, PDU4)과 일대일로 대응되게 배치되는 것에서 도 4의 실시예와 차이가 있다. 도 10에서는 도 4의 실시예와 중복된 설명은 생략한다.
도 10을 참조하면, 감지 구동부(PSDU)는 제1 방향(DR1)에서 이웃하는 화소 구동부들(PDU1, PDU2, PDU3, PDU4) 사이마다 배치될 수 있다. 예를 들어, 감지 구동부(PSDU)는 제1 방향(DR1)에서 제1 화소 구동부(PDU1)와 제2 화소 구동부(PDU2) 사이, 제1 방향(DR1)에서 제2 화소 구동부(PDU2)와 제3 화소 구동부(PDU3) 사이, 제1 방향(DR1)에서 제3 화소 구동부(PDU3)와 제4 화소 구동부(PDU4) 사이, 및 제1 방향(DR1)에서 제1 화소 구동부(PDU1)와 제4 화소 구동부(PDU4) 사이에 배치될 수 있다. 예를 들어, 감지 구동부(PSDU)들과 화소 구동부들(PDU1, PDU2, PDU3, PDU4)은 제1 방향(DR1)에서 감지 구동부(PSDU). 제1 화소 구동부(PDU1), 감지 구동부(PSDU). 제2 화소 구동부(PDU2), 감지 구동부(PSDU). 제3 화소 구동부(PDU3), 감지 구동부(PSDU). 및 제4 화소 구동부(PDU4)의 순서로 반복하여 배치될 수 있다.
도 11은 또 다른 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 배선들, 데이터 배선들, 및 감지 배선들을 보여주는 예시 도면이다.
도 11의 실시예는 일부의 감지 구동부(PDU)들 대신에 빈 공간(ES)들이 배치되는 것에서 도 10의 실시예와 차이가 있다. 도 11에서는 도 10의 실시예와 중복된 설명은 생략한다.
도 11을 참조하면, 빈 공간(ES)들은 제1 내지 제4 화소 구동부들(PDU1, PDU2, PDU3, PDU4)과 감지 구동부(PSDU)가 배치되지 않은 공간일 수 있다. 빈 공간(ES)은 제1 방향(DR1)에서 제1 화소 구동부(PDU1)와 제2 화소 구동부(PDU2) 사이 또는 제3 화소 구동부(PDU3)와 제4 화소 구동부(PDU4) 사이에 배치될 수 있다. 빈 공간(ES)은 제2 방향(DR2)에서 서로 이웃하는 감지 구동부(PSDU)들 사이에 배치될 수 있다.
감지 구동부(PSDU)는 제2 화소 구동부(PDU2), 제3 화소 구동부(PDU3), 및 빈 공간(ES)들에 의해 둘러싸일 수 있다. 감지 구동부(PSDU)는 제2 방향(DR2)에서 이웃하는 빈 공간(ES)들 사이에 배치될 수 있다.
감지 구동부(PSDU)들, 화소 구동부들(PDU1, PDU2, PDU3, PDU4), 및 빈 공간(ES)들은 제1 방향(DR1)에서 감지 구동부(PSDU). 제1 화소 구동부(PDU1), 빈 공간(ES). 제2 화소 구동부(PDU2), 감지 구동부(PSDU). 제3 화소 구동부(PDU3), 빈 공간(ES). 및 제4 화소 구동부(PDU4)의 순서로 반복하여 배치될 수 있다. 또한, 광 감지 구동부(PSDU)와 빈 공간(ES)은 제2 방향(DR2)에서 반복하여 배치될 수 있다.
도 12는 또 다른 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 배선들, 데이터 배선들, 및 감지 배선들을 보여주는 예시 도면이다.
도 12의 실시예는 감지 구동부(PSDU)들이 화소 구동부들(PDU1, PDU2, PDU3, PDU4)과 일대일로 대응되게 배치되는 것에서 도 4의 실시예와 차이가 있다. 도 12에서는 도 4의 실시예와 중복된 설명은 생략한다.
도 12를 참조하면, 두 개의 감지 구동부(PSDU)들은 제1 방향(DR1)에서 제1 화소 구동부(PDU1)와 제4 화소 구동부(PDU4) 사이 또는 제1 방향(DR1)에서 제2 화소 구동부(PDU2)와 제3 화소 구동부(PDU3) 사이에 배치될 수 있다. 예를 들어, 감지 구동부(PSDU)들과 화소 구동부들(PDU1, PDU2, PDU3, PDU4)은 제1 방향(DR1)에서 감지 구동부(PSDU). 제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 감지 구동부(PSDU). 감지 구동부(PSDU). 제3 화소 구동부(PDU3), 제4 화소 구동부(PDU4), 및 감지 구동부(PSDU). 의 순서로 반복하여 배치될 수 있다.
도 13은 또 다른 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 배선들, 데이터 배선들, 및 감지 배선들을 보여주는 예시 도면이다.
도 13의 실시예는 일부의 감지 구동부(PDU)들 대신에 빈 공간(ES)들이 배치되는 것에서 도 12의 실시예와 차이가 있다. 도 13에서는 도 12의 실시예와 중복된 설명은 생략한다.
도 13을 참조하면, 빈 공간(ES)들은 제1 내지 제4 화소 구동부들(PDU1, PDU2, PDU3, PDU4)과 감지 구동부(PSDU)가 배치되지 않은 공간일 수 있다. 빈 공간(ES)은 제1 방향(DR1)에서 제2 화소 구동부(PDU2)와 제3 화소 구동부(PDU3) 사이에 배치될 수 있다. 빈 공간(ES)은 제2 방향(DR2)에서 서로 이웃하는 감지 구동부(PSDU)들 사이에 배치될 수 있다.
감지 구동부(PSDU)는 제1 화소 구동부(PDU1), 제4 화소 구동부(PDU4), 및 빈 공간(ES)들에 의해 둘러싸일 수 있다. 감지 구동부(PSDU)는 제2 방향(DR2)에서 이웃하는 빈 공간(ES)들 사이에 배치될 수 있다.
감지 구동부(PSDU)들, 화소 구동부들(PDU1, PDU2, PDU3, PDU4), 및 빈 공간(ES)들은 제1 방향(DR1)에서 감지 구동부(PSDU). 제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 빈 공간(ES). 제3 화소 구동부(PDU3), 제4 화소 구동부(PDU4), 및 감지 구동부(PSDU)의 순서로 반복하여 배치될 수 있다. 또한, 광 감지 구동부(PSDU)와 빈 공간(ES)은 제2 방향(DR2)에서 반복하여 배치될 수 있다.
도 14는 또 다른 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 배선들, 데이터 배선들, 및 감지 배선들을 보여주는 예시 도면이다.
도 14의 실시예는 감지 구동부(PSDU)의 면적이 도 4a의 실시예의 감지 구동부(PSDU)의 면적의 두 배인 것에서 도 4a의 실시예와 차이가 있다. 도 7에서는 도 4a의 실시예와 중복된 설명은 생략한다.
도 14를 참조하면, 제1 감지 구동부(PSDU1)는 제1 방향(DR1)에서 제1 화소 구동부(PDU1)와 제4 화소 구동부(PDU4) 사이에 배치되고, 제2 감지 구동부(PSDU2)는 제1 방향(DR1)에서 제2 화소 구동부(PDU2)와 제3 화소 구동부(PDU3) 사이에 배치될 수 있다. 예를 들어, 감지 구동부(PSDU)들과 화소 구동부들(PDU1, PDU2, PDU3, PDU4)은 제1 방향(DR1)에서 감지 구동부(PSDU). 제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 감지 구동부(PSDU). 제3 화소 구동부(PDU3), 및 제4 화소 구동부(PDU4)의 순서로 반복하여 배치될 수 있다.
감지 구동부(PSDU)의 면적이 증가하는 만큼 화소 구동부들(PDU1, PDU2, PDU3, PDU4) 각각의 면적은 줄어들 수 있다. 즉, 감지 구동부(PSDU)의 회로 집적도가 화소 구동부들(PDU1, PDU2, PDU3, PDU4) 각각의 회로 집적도에 비해 높은 경우, 감지 구동부(PSDU)의 면적을 늘리고, 화소 구동부들(PDU1, PDU2, PDU3, PDU4) 각각의 면적은 줄임으로써, 감지 구동부(PSDU)의 회로 집적도와 화소 구동부들(PDU1, PDU2, PDU3, PDU4) 각각의 회로 집적도를 균일하게 할 수 있다. 예를 들어, 제1 방향에서 제1 감지 구동부(PSDU1)의 길이는 화소 구동부들(PDU1, PDU2, PDU3, PDU4) 각각의 길이보다 클 수 있다.
도 15는 또 다른 실시예에 따른 화소 구동부들, 감지 구동부들, 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 발광 배선들, 데이터 배선들, 및 감지 배선들을 보여주는 예시 도면이다.
도 15의 실시예는 감지 구동부(PSDU)가 하나의 단위 화소(UPX)에 대응되게 배치되는 것에서 도 4의 실시예와 차이가 있다. 도 15에서는 도 4의 실시예와 중복된 설명은 생략한다.
도 15를 참조하면, 감지 구동부(PSDU)들은 단위 화소(UPX)들과 일대일로 대응되게 배치될 수 있다. 감지 구동부(PSDU)들 각각은 단위 화소(UPX)의 일 측에 배치될 수 있다. 예를 들어, 감지 구동부(PSDU)는 제1 화소 구동부(PDU1)의 좌측과 제3 화소 구동부(PDU3)의 좌측에 배치되고, 제2 화소 구동부(PDU2)의 우측과 제4 화소 구동부(PDU4)의 우측에 배치될 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
감지 구동부(PSDU)들, 제1 화소 구동부(PDU1)들, 및 제2 화소 구동부(PDU2)들은 제1 방향(DR1)에서 감지 구동부(PSDU), 제1 화소 구동부(PDU1), 및 제2 화소 구동부(PDU2)의 순서로 반복하여 배치될 수 있다. 즉, 제1 화소 구동부(PDU1)의 일 측에는 감지 구동부(PSDU)가 배치되고, 제1 화소 구동부(PDU1)의 타 측에는 제2 화소 구동부(PDU2)가 배치될 수 있다.
또한, 감지 구동부(PSDU)들, 제3 화소 구동부(PDU3)들, 및 제4 화소 구동부(PDU4)들은 제1 방향(DR1)에서 감지 구동부(PSDU), 제3 화소 구동부(PDU3), 및 제4 화소 구동부(PDU4)의 순서로 반복하여 배치될 수 있다. 즉, 제3 화소 구동부(PDU3)의 일 측에는 감지 구동부(PSDU)가 배치되고, 제3 화소 구동부(PDU3)의 타 측에는 제4 화소 구동부(PDU4)가 배치될 수 있다.
도 16은 일 실시예에 따른 제1 표시 화소와 광 감지 화소를 보여주는 등가 회로도이다.
도 16에서는 설명의 편의를 위해 제k 스캔 초기화 배선(GILk), 제k 스캔 기입 배선(GWLk), 제k 스캔 제어 배선(GCLk), 및 제k 스캔 바이어스 배선(GBLk)에 연결된 제1 표시 화소(PX1)와 제k 스캔 초기화 배선(GILk)과 제k 스캔 제어 배선(GCLk)에 연결된 광 감지 화소(PS)의 회로도를 예시하였다.
도 16을 참조하면, 제1 표시 화소(PX)는 제k 스캔 초기화 배선(GILk), 제k 스캔 기입 배선(GWLk), 제k 스캔 제어 배선(GCLk), 제k 스캔 바이어스 배선(GBLk), 및 제j 데이터 배선(DLj)에 연결될 수 있다. 또한, 제1 표시 화소(PX)는 제1 전원 전압이 공급되는 제1 전원 배선(VDL), 제2 전원 전압이 공급되는 제2 전원 배선(VSL), 제1 초기화 전압이 공급되는 제1 초기화 배선(VIL1), 및 제2 초기화 전압이 공급되는 제2 초기화 배선(VIL2)에 연결될 수 있다.
제1 표시 화소(PX)는 제1 발광부(ELU1)와 제1 화소 구동부(PDU1)를 포함할 수 있다. 제1 발광부(ELU1)는 발광 소자(Light Emitting Element, LE)를 포함할 수 있다. 제1 화소 구동부(PDU1)는 구동 트랜지스터(transistor)(DT), 스위치 소자들, 및 커패시터(CST)를 포함할 수 있다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함한다.
구동 트랜지스터(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함할 수 있다. 구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Isd, 이하 "구동 전류"라 칭함)를 제어한다. 구동 트랜지스터(DT)의 채널을 통해 흐르는 구동 전류(Isd)는 수학식 1과 같이 구동 트랜지스터(DT)의 제1 전극과 게이트 전극 간의 전압(Vsg)과 문턱전압(threshold voltage) 간의 차이의 제곱에 비례한다.
Figure PCTKR2023005569-appb-img-000001
수학식 1에서, Isd는 구동 전류로서, 구동 트랜지스터(DT)의 채널을 통해 흐르는 소스-드레인 전류, k'는 구동 트랜지스터의 구조와 물리적 특성에 의해 결정되는 계수, Vsg는 구동 트랜지스터의 제1 전극과 게이트 전극 간의 전압, Vth는 구동 트랜지스터의 문턱전압을 의미한다.
발광 소자(LE)는 구동 전류(Isd)에 따라 발광한다. 구동 전류(Isd)가 클수록 발광 소자(LE)의 발광량은 커질 수 있다.
발광 소자(LE)는 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(LE)는 애노드 전극과 캐소드 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(LE)는 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 발광 소자(LE)가 무기 발광 소자인 경우, 마이크로 발광 다이오드(micro light emitting diode) 또는 나노 발광 다이오드(nano light emitting diode)를 포함할 수 있다.
발광 소자(LE)의 애노드 전극은 제5 트랜지스터(ST5)의 제2 전극과 제6 트랜지스터(ST6)의 제1 전극에 연결되며, 캐소드 전극은 제2 전원 배선(VSL)에 연결될 수 있다.
제1 트랜지스터(ST1)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제1 전극을 제j 데이터 배선(DLj)에 연결시킨다. 이로 인해, 구동 트랜지스터(DT)의 제1 전극에는 제j 데이터 배선(DLj)의 데이터 전압이 인가될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 구동 트랜지스터(DT)의 제1 전극에 연결되며, 제2 전극은 제j 데이터 배선(DLj)에 연결될 수 있다.
제2 트랜지스터(ST2)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극과 제2 전극을 연결시킨다. 구동 트랜지스터(DT)의 게이트 전극과 제2 전극이 연결되는 경우, 구동 트랜지스터(DT)는 다이오드(diode)로 구동한다. 제2 트랜지스터(ST2)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 연결되며, 제2 전극은 구동 트랜지스터(DT)의 제2 전극에 연결될 수 있다.
제3 트랜지스터(ST3)는 제k 스캔 초기화 배선(GILk)의 제k 스캔 초기화 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극을 제1 초기화 전압 배선(VIL1)에 연결시킨다. 이로 인해, 구동 트랜지스터(DT)의 게이트 전극에는 제1 초기화 전압 배선(VIL1)의 제1 초기화 전압(VINT1)이 인가될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제1 초기화 전압 배선(VIL1)에 연결되며, 제2 전극은 구동 트랜지스터(DT)의 게이트 전극에 연결될 수 있다.
제4 트랜지스터(ST4)는 제k 발광 배선(EMLk)의 제k 발광 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제1 전극을 제1 전원 배선(VDL)에 연결시킨다. 제4 트랜지스터(ST4)의 게이트 전극은 제k 발광 배선(EMLk)에 연결되고, 제1 전극은 제1 전원 배선(VDL)에 연결되며, 제2 전극은 구동 트랜지스터(DT)의 제1 전극에 연결될 수 있다.
제5 트랜지스터(ST5)는 제k 발광 배선(EMLk)의 제k 발광 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제2 전극을 발광 소자(LE)의 애노드 전극에 연결시킨다. 제5 트랜지스터(ST5)의 게이트 전극은 제k 발광 배선(EMLk)에 연결되고, 제1 전극은 구동 트랜지스터(DT)의 제2 전극에 연결되며, 제2 전극은 발광 소자(LE)의 애노드 전극에 연결될 수 있다.
제4 트랜지스터(ST4)와 제5 트랜지스터(ST5)가 모두 턴-온되는 경우, 구동 트랜지스터(DT)의 게이트 전극의 전압에 따른 구동 트랜지스터(DT)의 구동 전류(Isd)가 발광 소자(LE)로 흐를 수 있다.
제6 트랜지스터(ST6)는 제k 스캔 바이어스 배선(GBLk)의 제k 스캔 바이어스 신호에 의해 턴-온되어 발광 소자(LE)의 애노드 전극을 제2 초기화 전압 배선(VIL2)에 연결시킨다. 발광 소자(LE)의 애노드 전극에는 제2 초기화 전압 배선(VIL2)의 제2 초기화 전압(VINT2)이 인가될 수 있다. 제6 트랜지스터(ST6)의 게이트 전극은 제k 스캔 바이어스 배선(GBLk)에 연결되고, 제1 전극은 발광 소자(LE)의 애노드 전극에 연결되며, 제2 전극은 제2 초기화 전압 배선(VIL2)에 연결될 수 있다.
커패시터(CST)는 구동 트랜지스터(DT)의 게이트 전극과 제1 전원 배선(VDL) 사이에 형성된다. 커패시터(CST)의 제1 커패시터 전극은 구동 트랜지스터(DT)의 게이트 전극에 연결되고, 제2 커패시터 전극은 제1 전원 배선(VDL)에 연결될 수 있다.
구동 트랜지스터(DT)와 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 구동 트랜지스터(DT)와 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
구동 트랜지스터(DT)와 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중에서 어느 하나로 형성될 수도 있다. 예를 들어, 구동 트랜지스터(DT), 제1 트랜지스터(ST1), 및 제4 내지 제6 트랜지스터들(ST4~ST6) 각각의 액티브층은 폴리 실리콘으로 이루어질 수 있다. 제2 트랜지스터(ST2)와 제3 트랜지스터(ST3) 각각의 액티브층은 산화물 반도체로 이루어질 수 있다. 이 경우, 구동 트랜지스터(DT), 제1 트랜지스터(ST1), 및 제4 내지 제6 트랜지스터들(ST4~ST6)은 P 타입 MOSFET으로 형성되고, 제2 트랜지스터(ST2)와 제3 트랜지스터(ST3)는 N 타입 MOSFET으로 형성될 수도 있다.
광 감지 화소(PS)는 제k-1 스캔 초기화 배선(GILk-1), 제k 스캔 초기화 배선(GILk), 및 제k 스캔 제어 배선(GCLk)에 연결될 수 있다. 또한, 광 감지 화소(PS)는 제2 전원 전압이 공급되는 제2 전원 배선(VSL)에 연결될 수 있다.
광 감지 화소(PS)는 광 감지부(PSU)와 감지 구동부(PSDU)를 포함할 수 있다. 광 감지부(PSU)는 광학 소자(PD)를 포함할 수 있다. 감지 구동부(PSDU)는 제1 내지 제3 감지 트랜지스터들(RT1~RT3)을 포함할 수 있다.
광학 소자(PD)는 애노드 전극, 광전 변환층, 및 캐소드 전극을 포함하는 포토 다이오드일 수 있다. 광학 소자(PD)의 애노드 전극은 제1 노드(N1)에 연결되며, 캐소드 전극은 제2 전원 배선(VSL)에 연결될 수 있다.
광학 소자(PD)는 입사된 광을 전기적 신호로 전환할 수 있다. 광학 소자(PD)에 광이 입사되는 경우 광학 소자(PD)에 흐르는 광 전류는 광학 소자(PD)에 광이 입사되지 않는 경우에 비해 증가할 수 있다. 광학 소자(PD)는 도너 이온(donor ion)을 생성하는 전자 공여 물질 및 액셉트 이온(acceptor ion)을 생성하는 전자 수용 물질을 포함하는 유기 포토 다이오드일 수도 있다.
광학 소자(PD)가 광에 노출되는 경우 광 전하들을 생성할 수 있고, 생성된 광전하들은 광학 소자(PD)의 애노드 전극에 축적될 수 있다. 그러므로, 광학 소자(PD)가 광에 노출되는 경우 광학 소자(PD)의 애노드 전극에 연결된 제1 노드(N1)의 전압은 증가할 수 있다.
제1 감지 트랜지스터(RT1)는 게이트 전극에 인가되는 제1 노드(N1)의 전압에 의해 턴-온되어 제1 전원 배선(VDL)을 제3 감지 트랜지스터(RT3)의 제2 전극에 연결시킨다. 제1 감지 트랜지스터(RT1)의 게이트 전극은 제1 노드(N1)에 연결되고, 제1 전극은 제1 전원 배선(VDL)에 연결되며, 제2 전극은 제3 감지 트랜지스터(RT3)의 제2 전극에 연결될 수 있다.
제2 감지 트랜지스터(RT2)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 제k-1 스캔 초기화 배선(GILk-1)을 제1 노드(N1)에 연결시킨다. 제2 감지 트랜지스터(RT2)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제k-1 스캔 초기화 배선(GILk-1)에 연결되며, 제2 전극은 제1 노드(N1)에 연결될 수 있다.
제3 감지 트랜지스터(RT3)는 제k 스캔 초기화 배선(GILk)의 제k 스캔 초기화 신호에 의해 턴-온되어 제1 감지 트랜지스터(RT1)의 제2 전극을 제q 감지 배선(RLq)에 연결시킨다. 이로 인해, 제1 감지 트랜지스터(RT1)의 감지 전류가 제q 감지 배선(RLq)으로 흐를 수 있다. 제3 감지 트랜지스터(RT3)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제q 감지 배선(RLq)에 연결되며, 제2 전극은 제1 감지 트랜지스터(RT1)의 제2 전극에 연결될 수 있다.
제1 내지 제3 감지 트랜지스터들(RT1, RT2, RT3) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제3 감지 트랜지스터들(RT1, RT2, RT3) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제3 감지 트랜지스터들(RT1, RT2, RT3) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중에서 어느 하나로 형성될 수도 있다. 예를 들어, 제1 감지 트랜지스터(RT1)의 액티브층은 폴리 실리콘으로 이루어질 수 있다. 제2 감지 트랜지스터(RT2)와 제3 감지 트랜지스터(RT3) 각각의 액티브층은 산화물 반도체로 이루어질 수 있다. 이 경우, 제1 감지 트랜지스터(RT1)는 P 타입 MOSFET으로 형성되고, 제2 감지 트랜지스터(RT2)와 제3 감지 트랜지스터(RT3)는 N 타입 MOSFET으로 형성될 수도 있다.
한편, 제2 표시 화소(PX2)의 제2 화소 구동부(PDU2), 제3 표시 화소(PX3)의 제3 화소 구동부(PDU3), 및 제4 표시 화소(PX4)의 제4 화소 구동부(PDU4)의 회로도는 도 16을 결부하여 설명한 제1 표시 화소(PX1)의 제1 화소 구동부(PDU1)의 회로도와 실질적으로 동일할 수 있다. 그러므로, 제2 표시 화소(PX2)의 제2 화소 구동부(PDU2), 제3 표시 화소(PX3)의 제3 화소 구동부(PDU3), 및 제4 표시 화소(PX4)의 제4 화소 구동부(PDU4)의 회로도에 대한 설명은 생략한다.
한편, 제2 감지 트랜지스터(RT2)와 제3 감지 트랜지스터(RT3)가 P 타입 MOSFET으로 형성되는 경우, 제2 감지 트랜지스터(RT2)의 오프 누설 전류와 제3 감지 트랜지스터(RT3)의 오프 누설 전류로 인해, 지문 감지 능력이 저하될 수 있다.
도 16과 같이, 제1 화소 구동부(PDU1)의 제2 트랜지스터(ST2) 및 제3 트랜지스터(ST3)가 N 타입 MOSFET으로 형성되므로, 본 명세서의 실시예는 별도의 공정 추가 없이 제2 감지 트랜지스터(RT2)와 제3 감지 트랜지스터(RT3)를 N 타입 MOSFET으로 형성할 수 있다. 그러므로, 제2 감지 트랜지스터(RT2)와 제3 감지 트랜지스터(RT3)를 N 타입 MOSFET으로 형성함으로써, 제2 감지 트랜지스터(RT2)의 오프 누설 전류와 제3 감지 트랜지스터(RT3)의 오프 누설 전류로 인해, 지문 감지 능력이 저하되는 것을 줄일 수 있다.
또한, 제1 화소 구동부(PDU1)와 광 감지 구동부(PSDU)는 제k 스캔 제어 배선(GCLk), 제k 스캔 초기화 배선(GILk), 제k-1 스캔 초기화 배선(GILk-1), 제2 초기화 배선(VIL2), 및 제2 전원 배선(VSL)을 공용한다. 그러므로, 광 감지 구동부(PSDU)가 추가됨에도 광 감지 구동부(PSDU)를 구동하기 위한 별도의 신호가 인가되는 별도의 배선이 필요 없는 장점이 있다.
도 17은 일 실시예에 따른 표시 화소와 광 감지 화소에 인가되는 제k-1 스캔 초기화 신호, 제k 스캔 초기화 신호, 제k 스캔 제어 신호, 제k 스캔 기입 신호, 제k 스캔 바이어스 신호, 및 제k 발광 신호를 보여주는 파형도이다.
도 17을 참조하면, 제k 발광 신호(EMk)는 제k 발광 배선(EMLk)에 인가되는 신호로, 제4 트랜지스터(ST4)와 제5 트랜지스터(ST5)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 초기화 신호(GIk)는 제k 스캔 초기화 배선(GILk)에 인가되는 신호로, 제3 트랜지스터(ST3)와 제3 감지 트랜지스터(RT3)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 제어 신호(GCk)는 제k 스캔 제어 배선(GCLk)에 인가되는 신호로, 제2 트랜지스터(ST2)와 제2 감지 트랜지스터(RT2)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 기입 신호(GWk)는 제k 스캔 기입 배선(GWLk)에 인가되는 신호로, 제1 트랜지스터(ST1)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 바이어스 신호(GBk)는 제k 스캔 바이어스 배선(GBLk)에 인가되는 신호로, 제6 트랜지스터(ST6)의 턴-온과 턴-오프를 제어하기 위한 신호이다.
제k 스캔 초기화 신호(GIk), 제k 스캔 제어 신호(GCk), 제k 스캔 기입 신호(GWk), 제k 스캔 바이어스 신호(GBk), 및 제k 발광 신호(EMk)는 1 프레임 기간(DIS_FR, PS_FR)을 주기로 반복될 수 있다. 제1 표시 화소(PX1)의 동작을 기준으로, 표시 화소(PX)의 동작을 기준으로, 제1 프레임 기간(DIS_FR1)은 구동 트랜지스터(DT)의 게이트 전극의 전압을 제1 초기화 전압(VINT1)으로 초기화 하는 제1 기간(t1), 발광 소자(LE)의 애노드 전극의 전압을 제2 초기화 전압(VINT2)으로 초기화하는 제2 기간(t2), 구동 트랜지스터(DT)의 제1 전극에 데이터 전압을 공급하는 제3 기간(t3), 구동 트랜지스터(DT)의 문턱전압을 샘플링하는 제4 기간(t4), 및 발광 소자(LE)가 발광하는 제5 기간(t5)을 포함할 수 있다.
제k 스캔 초기화 신호(GIk)는 제1 기간(t1) 동안 제2 레벨 전압(VGH)을 가지고, 나머지 기간 동안 제1 레벨 전압(VGL)을 가질 수 있다. 제k 스캔 바이어스 신호(GBk)는 제2 기간(t2) 동안 제1 레벨 전압(VGL)을 가지고, 나머지 기간 동안 제2 레벨 전압(VGH)을 가질 수 있다. 제k 스캔 제어 신호(GCk)는 제3 기간(t3)과 제4 기간(t4) 동안 제2 레벨 전압(VGH)을 가지고, 나머지 기간 동안 제1 레벨 전압(VGL)을 가질 수 있다. 제k 스캔 기입 신호(GWk)는 제3 기간(t3) 동안 제1 레벨 전압(VGL)을 가지고, 나머지 기간 동안 제2 레벨 전압(VGH)을 가질 수 있다. 제k 발광 신호(EMk)는 제1 내지 제4 기간들(t1~t4) 동안 제2 레벨 전압(VGH)을 가지고, 제5 기간(t5) 동안 제1 레벨 전압(VGL)을 가질 수 있다. 제1 레벨 전압(VGL)은 게이트 로우 전압이고, 제2 레벨 전압(VGH)은 게이트 하이 전압일 수 있다.
제1 트랜지스터(ST1), 제4 내지 제6 트랜지스터들(ST4, ST5, ST6), 및 제1 감지 트랜지스터(RT1)는 P 타입 MOSFET으로 형성되므로, 제1 레벨 전압(VGL)의 신호가 게이트 전극에 인가되는 경우 턴-온되고, 제2 레벨 전압(VGH)의 신호가 게이트 전극에 인가되는 경우 턴-오프될 수 있다. 또한, 제2 트랜지스터(ST2)와 제3 트랜지스터(ST3)는 N 타입 MOSFET으로 형성되므로, 제2 레벨 전압(VGH)의 신호가 게이트 전극에 인가되는 경우 턴-온되고, 제1 레벨 전압(VGL)의 신호가 게이트 전극에 인가되는 경우 턴-오프될 수 있다.
이하에서는, 도 16과 도 17을 결부하여, 제1 내지 제5 기간들(t1~t5) 동안 제1 표시 화소(PX1)와 광 감지 화소(PS)의 동작을 상세히 설명한다.
먼저, 제1 내지 제5 기간들(t1~t5) 동안 제1 표시 화소(PX1)의 동작을 설명한다.
제1 기간(t1) 동안 제k 스캔 초기화 배선(GILk)에는 제2 레벨 전압(VGH)을 갖는 제k 스캔 초기화 신호(GIk)가 공급된다. 제1 기간(t1) 동안 제3 트랜지스터(ST3)는 제2 레벨 전압(VGH)을 갖는 제k 스캔 초기화 신호(GIk)에 의해 턴-온된다. 제3 트랜지스터(ST3)의 턴-온으로 인해, 구동 트랜지스터(DT)의 게이트 전극은 제1 초기화 전압 배선(VIL1)의 제1 초기화 전압(VINT1)으로 초기화된다.
그리고 나서, 제2 기간(t2) 동안 제k 스캔 바이어스 배선(GBLk)에는 제1 레벨 전압(VGL)을 갖는 제k 스캔 바이어스 신호(GBk)가 공급된다. 제2 기간(t2) 동안 제6 트랜지스터(ST6)는 제1 레벨 전압(VGL)을 갖는 제k 스캔 바이어스 신호(GBk)에 의해 턴-온된다. 제6 트랜지스터(ST6)의 턴-온으로 인해, 발광 소자(LE)의 애노드 전극은 제2 초기화 전압 배선(VIL2)의 제2 초기화 전압(VINT2)으로 초기화된다.
그리고 나서, 제3 기간(t3) 동안 제k 스캔 기입 배선(GWLk)에는 제1 레벨 전압(VGL)을 갖는 제k 스캔 기입 신호(GWk)가 공급되고, 제k 스캔 제어 배선(GCLk)에는 제2 레벨 전압(VGH)을 갖는 제k 스캔 제어 신호(GCk)가 공급된다. 제3 기간(t3) 동안 제1 트랜지스터(ST1)는 제1 레벨 전압(VGL)을 갖는 제k 스캔 기입 배선(GWLk)에 의해 턴-온되고, 제2 트랜지스터(ST2)는 제2 레벨 전압(VGH)을 갖는 제k 스캔 제어 배선(GCLk)에 의해 턴-온된다. 제1 트랜지스터(ST1)의 턴-온으로 인해, 구동 트랜지스터(DT)의 제1 전극에는 제j 데이터 배선(DLj)의 데이터 전압이 공급된다.
그리고 나서, 제4 기간(t4) 동안 제k 스캔 제어 배선(GCLk)에는 제2 레벨 전압(VGH)을 갖는 제k 스캔 제어 신호(GCk)가 공급된다. 제4 기간(t4) 동안 제2 트랜지스터(ST2)는 제2 레벨 전압(VGH)을 갖는 제k 스캔 제어 배선(GCLk)에 의해 턴-온된다. 제2 트랜지스터(ST2)의 턴-온으로 인해, 구동 트랜지스터(DT)의 게이트 전극과 제2 전극은 서로 연결되며, 구동 트랜지스터(DT)는 다이오드로 구동한다.
이 경우, 구동 트랜지스터(DT)의 제1 전극과 게이트 전극 간의 전압 차(Vsg=Vdata-VINT1)가 구동 트랜지스터(DT)의 문턱전압보다 작기 때문에, 구동 트랜지스터(DT)는 제1 전극과 게이트 전극 간의 전압 차가 문턱전압에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 제3 기간(t3) 동안 구동 트랜지스터(DT)의 게이트 전극의 전압은 데이터 전압(Vdata)에서 구동 트랜지스터(DT)의 문턱전압(Vth)을 감산한 전압(Vdata-Vth)까지 상승할 수 있다.
그리고 나서, 제5 기간(t5) 동안 제k 발광 배선(EMLk)에는 제1 레벨 전압(VGL)을 갖는 제k 발광 신호(EMk)가 공급된다. 제5 기간(t5) 동안 제4 트랜지스터(ST4)와 제5 트랜지스터(ST5)는 제1 레벨 전압(VGL)을 갖는 제k 발광 신호(EMk)에 의해 턴-온될 수 있다. 제4 트랜지스터(ST4)의 턴-온으로 인해, 구동 트랜지스터(DT)의 제1 전극은 제1 전원 배선(VDL)에 연결될 수 있다. 제5 트랜지스터(ST5)의 턴-온으로 인해, 구동 트랜지스터(DT)의 제2 전극은 발광 소자(LE)의 애노드 전극에 연결될 수 있다.
제4 트랜지스터(ST4)와 제5 트랜지스터(ST5)가 턴-온되는 경우, 구동 트랜지스터(DT)의 게이트 전극의 전압에 따라 구동 전류(Isd)가 발광 소자(LE)에 공급될 수 있다. 구동 전류(Isd)는 수학식 2와 같이 정의될 수 있다.
Figure PCTKR2023005569-appb-img-000002
수학식 2에서, Vth는 구동 트랜지스터(DT)의 문턱전압, VDD는 제1 전원 배선(VDL)의 제1 전원 전압, Vdata는 데이터 전압을 가리킨다. 구동 트랜지스터(DT)의 게이트 전압은 (Vdata-Vth)이고, 제1 전극의 전압은 VDD이다. 수학식 2를 정리하면, 수학식 3이 도출된다.
Figure PCTKR2023005569-appb-img-000003
결국, 수학식 3과 같이 구동 전류(Isd)는 구동 트랜지스터(DT)의 문턱전압(Vth)에 의존하지 않게 된다. 즉, 구동 트랜지스터(DT)의 문턱전압(Vth)은 보상되며, 발광 소자(LE)는 제1 전원 전압(VDD)과 데이터 전압(Vdata)에 의해 조절되는 구동 전류(Isd)에 따라 발광할 수 있다.
이하에서는, 리셋 기간(RSP), 광 노출 기간(EXP), 및 감지 기간(SEN) 동안 광 감지 화소(PS)의 동작을 상세히 설명한다.
광 감지 화소(PS)의 동작을 기준으로, 1 프레임 기간(PS_FR1)은 제1 노드(N1)를 리셋하는 리셋 기간(RSP), 광학 소자(PD)를 광에 노출하는 광 노출 기간(EXP), 및 제1 노드(N1)의 전압에 따라 제q 감지 배선(RLq)에 흐르는 감지 전류를 감지하는 감지 기간(SEN)을 포함할 수 있다.
제k 스캔 제어 신호(GCk)는 리셋 기간(RSP) 동안 제2 레벨 전압(VGH)을 가지며, 광 노출 기간(EXP)과 감지 기간(SEN) 동안 제1 레벨 전압(VGL)을 가질 수 있다. 제k 스캔 초기화 신호(GIk)는 감지 기간(SEN) 동안 제2 레벨 전압(VGH)을 가지며, 리셋 기간(RSP)과 광 노출 기간(EXP) 동안 제1 레벨 전압(VGL)을 가질 수 있다.
리셋 기간(RSP) 동안 제k 스캔 제어 배선(GCLk)에는 제2 레벨 전압(VGH)을 갖는 제k 스캔 제어 신호(GCk)가 공급된다. 제2 감지 트랜지스터(RT2)는 제2 레벨 전압(VGH)을 갖는 제k 스캔 제어 신호(GCk)에 의해 턴-온된다. 제2 감지 트랜지스터(RT2)의 턴-온으로 인해, 제1 노드(N1)는 제k-1 스캔 초기화 배선(GILk-1)에 연결될 수 있다. 그러므로, 리셋 기간(RSP) 동안 제1 노드(N1)에는 제k-1 스캔 초기화 배선(GILk-1)의 제1 레벨 전압(VGL)이 공급될 수 있다. 제1 레벨 전압(VGL)이 제2 전원 전압(VSS)보다 낮은 전위를 가지므로, 광학 소자(PD)는 역바이어스 상태를 가질 수 있다.
광 노출 기간(EXP) 동안 발광 소자(LE)에서 발광된 광이 손가락(F)의 지문에서 반사되어 광학 소자(PD)에 입사될 수 있다. 이로 인해, 광학 소자(PD)는 광이 입사되는 경우, 광 전하들을 생성할 수 있고, 생성된 광 전하들은 광학 소자(PD)의 애노드 전극에 축적될 수 있다. 이로 인해, 제1 노드(N1)의 전압은 증가할 수 있으며, 제1 노드(N1)에 축적되는 전하량이 클수록 제1 노드(N1)의 전압이 증가하므로, 광 노출 기간(EXP)은 충분히 길게 설정되는 것이 바람직하다.
감지 기간(SEN) 동안 제k 스캔 초기화 배선(GILk)에는 제2 레벨 전압(VGH)을 갖는 제k 스캔 초기화 신호(GIk)가 공급된다. 감지 기간(SEN) 동안 제3 감지 트랜지스터(RT3)는 제2 레벨 전압(VGH)을 갖는 제k 스캔 초기화 신호(GIk)에 의해 턴-온된다. 제3 감지 트랜지스터(RT3)의 턴-온으로 인해, 제1 노드(N1)의 전압에 따른 제1 감지 트랜지스터(RT1)의 감지 전류가 제q 감지 배선(RLq)으로 흐를 수 있다. 센서 구동 회로(300)는 감지 전류에 의해 제q 감지 배선(RLq)에 충전된 감지 전압을 감지하며, 이로 인해 감지된 지문 패턴이 미리 저장된 지문 패턴과 비교할 수 있다. 즉, 표시 장치(10)를 이용하여 지문 인증이 가능할 수 있다.
한편, 제2 표시 화소(PX2), 제3 표시 화소(PX3), 및 제4 표시 화소(PX4)의 동작은 도 16과 도 17을 결부하여 설명한 제1 표시 화소(PX1)의 동작과 실질적으로 동일할 수 있다. 그러므로, 제2 표시 화소(PX2), 제3 표시 화소(PX3), 및 제4 표시 화소(PX4)의 동작에 대한 설명은 생략한다.
도 18은 일 실시예에 따른 제1 화소 구동부와 광 감지 구동부의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 및 제1 소스 드레인층을 보여주는 레이아웃 도이다. 도 19는 일 실시예에 따른 제1 서브 화소와 광 감지 화소의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 제1 소스 드레인층, 및 제2 소스 드레인층을 보여주는 레이아웃 도이다.
도 18과 도 19를 참조하면, 제1 화소 구동부(PDU1)는 구동 트랜지스터(DT), 제1 내지 제6 트랜지스터들(ST1~ST6), 커패시터(CST), 연결 전극들(BE1~BE6), 및 제1 애노드 연결 전극(ANDE1)을 포함할 수 있다.
제k 스캔 기입 배선(GWLk), 제k 스캔 초기화 배선(GILk, GILk+1), 제k 스캔 제어 배선(GCLk), 및 제k 발광 배선(EMLk)은 제1 방향(DR1)으로 연장될 수 있다. 제j 데이터 배선(DLj)은 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 배선(VDL)은 제2 방향(DR2)으로 연장될 수 있다. 제k 스캔 바이어스 배선(GBLk)은 제k-1 스캔 기입 배선(GWLk-1)일 수 있다.
구동 트랜지스터(DT)는 채널층(DTCH), 게이트 전극(DTG), 제1 전극(DTS), 및 제2 전극(DTD)을 포함할 수 있다. 구동 트랜지스터(DT)의 채널층(DTCH)은 구동 트랜지스터(DT)의 게이트 전극(DTG)과 중첩할 수 있다. 구동 트랜지스터(DT)의 게이트 전극(DTG)은 구동 트랜지스터(DT)의 채널층(DTCH) 상에 배치될 수 있다.
구동 트랜지스터(DT)의 게이트 전극(DTG)은 제1 연결 콘택홀(BCNT1)을 통해 제1 연결 전극(BE1)에 연결될 수 있다. 제1 연결 전극(BE1)은 제2 연결 콘택홀(BCNT2)을 통해 제2 트랜지스터(ST2)의 제2 전극(D2)에 연결될 수 있다. 제1 연결 전극(BE1)은 제k 스캔 제어 배선(GCLk)과 교차할 수 있다.
구동 트랜지스터(DT)의 제1 전극(DTS)은 제1 트랜지스터(ST1)의 제1 전극(S1)과 제4 트랜지스터(ST4)의 제2 전극(D4)에 연결될 수 있다.
구동 트랜지스터(DT)의 제2 전극(DTD)은 제3 연결 콘택홀(BCNT3)을 통해 제2 연결 전극(BE2)에 연결될 수 있다. 제2 연결 전극(BE2)은 제4 연결 콘택홀(BCNT4)을 통해 제2 트랜지스터(ST2)의 제1 전극(S2)에 연결될 수 있다.
제1 트랜지스터(ST1)는 채널층(CH1), 게이트 전극(G1), 제1 전극(S1), 및 제2 전극(D1)에 연결될 수 있다. 제1 트랜지스터(ST1)의 채널층(CH1)은 제1 트랜지스터(ST1)의 게이트 전극(G1)과 중첩할 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(G1)은 제1 트랜지스터(ST1)의 채널층(CH1) 상에 배치될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(G1)은 제k 스캔 기입 배선(GWLk)과 일체로 형성될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(G1)은 제k 스캔 기입 배선(GWLk)의 일부일 수 있다.
제1 트랜지스터(ST1)의 제1 전극(S1)은 구동 트랜지스터(DT)의 제1 전극(DTS)에 연결될 수 있다. 제1 트랜지스터(ST1)의 제1 전극(S1)은 제2 방향(DR2)으로 연장되며, 이로 인해 제k 스캔 제어 배선(GCLk), 제1 차폐 전극(SHE1), 제2 초기화 전압 배선(VIL2), 제2 감지 트랜지스터(RT2)의 제2 전극(RD2), 및 제1 감지 연결 전극(RCE1)과 중첩할 수 있다. 제1 차폐 전극(SHE1)은 제1 방향(DR1)으로 연장되고, 제k 스캔 제어 배선(GCLk)과 중첩할 수 있다.
제1 트랜지스터(ST1)의 제2 전극(D1)은 제5 연결 콘택홀(BCNT5)을 통해 제3 연결 전극(BE3)에 연결될 수 있다. 제3 연결 전극(BE3)은 제6 연결 콘택홀(BCNT6)을 통해 제j 데이터 배선(DLj)에 연결될 수 있다.
제2 트랜지스터(ST2)는 채널층(CH2), 게이트 전극(G2), 제1 전극(S2), 및 제2 전극(D2)에 연결될 수 있다. 제2 트랜지스터(ST2)의 채널층(CH2)은 제2 트랜지스터(ST2)의 게이트 전극(G2)과 중첩할 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(G2)은 제2 트랜지스터(ST2)의 채널층(CH2) 상에 배치될 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(G2)은 제k 스캔 제어 배선(GCLk)과 일체로 형성될 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(G2)은 제k 스캔 제어 배선(GCLk)의 일부일 수 있다.
제2 트랜지스터(ST2)의 제1 전극(S2)은 제4 연결 콘택홀(BCNT4)을 통해 제2 연결 전극(BE2)에 연결될 수 있다. 제2 트랜지스터(ST2)의 제2 전극(D2)은 제2 연결 콘택홀(BCNT2)을 통해 제1 연결 전극(BE1)에 연결될 수 있다. 또한, 제2 트랜지스터(ST2)의 제2 전극(D2)은 제3 트랜지스터(ST3)의 제2 전극(D3)에 연결될 수 있다.
제3 트랜지스터(ST3)는 채널층(CH3), 게이트 전극(G3), 제1 전극(S3), 및 제2 전극(D3)에 연결될 수 있다. 제3 트랜지스터(ST3)의 채널층(CH3)은 제3 트랜지스터(ST3)의 게이트 전극(G3)과 중첩할 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(G3)은 제3 트랜지스터(ST3)의 채널층(CH3) 상에 배치될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(G3)은 제k 스캔 초기화 배선(GILk)과 일체로 형성될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(G3)은 제k 스캔 초기화 배선(GILk)의 일부일 수 있다.
제3 트랜지스터(ST3)의 제1 전극(S3)은 제7 연결 콘택홀(BCNT7)을 통해 제4 연결 전극(BE4)에 연결될 수 있다. 제4 연결 전극(BE4)은 제8 연결 콘택홀(BCNT8)을 통해 제1 초기화 전압 배선(VIL1)에 연결될 수 있다. 제3 트랜지스터(ST3)의 제2 전극(D3)은 제2 트랜지스터(ST2)의 제2 전극(D2)에 연결될 수 있다.
제4 트랜지스터(ST4)는 채널층(CH4), 게이트 전극(G4), 제1 전극(S4), 및 제2 전극(D4)에 연결될 수 있다. 제4 트랜지스터(ST4)의 채널층(CH4)은 제4 트랜지스터(ST4)의 게이트 전극(G4)과 중첩할 수 있다. 제4 트랜지스터(ST4)의 게이트 전극(G4)은 제4 트랜지스터(ST4)의 채널층(CH4) 상에 배치될 수 있다. 제4 트랜지스터(ST4)의 게이트 전극(G4)은 제k 발광 배선(EMLk)과 일체로 형성될 수 있다. 제4 트랜지스터(ST4)의 게이트 전극(G4)은 제k 발광 배선(EMLk)의 일부일 수 있다.
제4 트랜지스터(ST4)의 제1 전극(S4)은 제9 연결 콘택홀(BCNT9)을 통해 제5 연결 전극(BE5)에 연결될 수 있다. 제5 연결 전극(BE5)은 제10 연결 콘택홀(BCNT10)을 통해 제1 전원 배선(VDL)에 연결될 수 있다. 제4 트랜지스터(ST4)의 제2 전극(D2)은 구동 트랜지스터(DT)의 제1 전극(DTS)과 제1 트랜지스터(ST1)의 제1 전극(S1)에 연결될 수 있다.
제5 트랜지스터(ST5)는 채널층(CH5), 게이트 전극(G5), 제1 전극(S5), 및 제2 전극(D5)에 연결될 수 있다. 제5 트랜지스터(ST5)의 채널층(CH5)은 제5 트랜지스터(ST5)의 게이트 전극(G5)과 중첩할 수 있다. 제5 트랜지스터(ST5)의 게이트 전극(G5)은 제5 트랜지스터(ST5)의 채널층(CH5) 상에 배치될 수 있다. 제5 트랜지스터(ST5)의 게이트 전극(G5)은 제k 발광 배선(EMLk)과 일체로 형성될 수 있다. 제5 트랜지스터(ST5)의 게이트 전극(G5)은 제k 발광 배선(EMLk)의 일부일 수 있다.
제5 트랜지스터(ST5)의 제1 전극(S5)은 제3 연결 콘택홀(BCNT3)을 통해 제2 연결 전극(BE2)에 연결될 수 있다. 제5 트랜지스터(ST5)의 제2 전극(D5)은 제11 연결 콘택홀(BCNT11)을 통해 제6 연결 전극(BE6)에 연결될 수 있다. 제6 연결 전극(BE6)은 제12 연결 콘택홀(BCNT12)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다. 발광 소자(LE)의 제1 전극은 제1 애노드 콘택홀을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다.
제6 트랜지스터(ST6)는 채널층(CH6), 게이트 전극(G6), 제1 전극(S6), 및 제2 전극(D6)에 연결될 수 있다. 제6 트랜지스터(ST6)의 채널층(CH6)은 제6 트랜지스터(ST6)의 게이트 전극(G6)과 중첩할 수 있다. 제6 트랜지스터(ST6)의 게이트 전극(G6)은 제6 트랜지스터(ST6)의 채널층(CH6) 상에 배치될 수 있다. 제6 트랜지스터(ST6)의 게이트 전극(G6)은 제k 스캔 바이어스 배선(GBLk)과 일체로 형성될 수 있다. 제6 트랜지스터(ST6)의 게이트 전극(G6)은 제k 스캔 바이어스 배선(GBLk)의 일부일 수 있다. 제k 스캔 바이어스 배선(GBLk)은 제k-1 스캔 기입 배선(GWLk-1)과 실질적으로 동일하므로, 도 17과 도 18에서는 도시되지 않았음에 주의하여야 한다.
제6 트랜지스터(ST6)의 제1 전극(S6)은 제13 연결 콘택홀(BCNT13)을 통해 제6 연결 전극(BE6)에 연결될 수 있다. 제6 트랜지스터(ST6)의 제1 전극(S6)은 제k 스캔 초기화 배선(GILk) 및 제2 차폐 전극(SHE2)과 중첩할 수 있다. 제6 트랜지스터(ST6)의 제2 전극(D6)은 제13 연결 콘택홀(BCNT13)을 통해 제2 초기화 전압 배선(VIL2)에 연결될 수 있다. 제2 차폐 전극(SHE2)은 제1 방향(DR1)으로 연장되고, 제k 스캔 초기화 배선(GILk)과 중첩할 수 있다.
커패시터(CST)의 제1 전극(CE11)은 구동 트랜지스터(DT)의 게이트 전극(DTG)과 일체로 형성될 수 있다. 커패시터(CST)의 제1 전극(CE11)은 구동 트랜지스터(DT)의 게이트 전극(DTG)의 일부일 수 있다. 커패시터(CST)의 제2 전극(CE12)은 커패시터(CST)의 제1 전극(CE11)과 중첩할 수 있다. 커패시터(CST)의 제2 전극(CE12)은 제14 연결 콘택홀(BCNT14)을 통해 제5 연결 전극(BE5)에 연결될 수 있다.
광 감지 구동부(PSDU)는 제1 내지 제3 감지 트랜지스터들(RT1, RT2, RT3), 감지 연결 전극들(RCE1~RCE5), 및 제2 애노드 연결 전극(ANDE2)을 포함할 수 있다. 제q 감지 배선(RLq)은 제2 방향(DR2)으로 연장될 수 있다.
제1 감지 트랜지스터(RT1)는 채널층(RCH1), 게이트 전극(RG1), 제1 전극(RS1), 및 제2 전극(RD1)에 연결될 수 있다. 제1 감지 트랜지스터(RT1)의 채널층(RCH1)은 제1 감지 트랜지스터(RT1)의 게이트 전극(RG1)과 중첩할 수 있다. 제1 감지 트랜지스터(RT1)의 게이트 전극(RG1)은 제1 감지 트랜지스터(RT1)의 채널층(RCH1) 상에 배치될 수 있다.
제1 감지 트랜지스터(RT1)의 게이트 전극(RG1)은 제1 감지 콘택홀(RCT1)을 통해 제1 감지 연결 전극(RCE1)에 연결될 수 있다. 제1 감지 연결 전극(RCE1)은 제2 감지 콘택홀(RCT2)을 통해 제2 감지 트랜지스터(RT2)의 제1 전극(RS2)에 연결될 수 있다. 제1 감지 연결 전극(RCE1)은 제12 감지 콘택홀(RCT12)을 통해 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다. 광학 소자(PD)의 제1 전극은 제2 애노드 콘택홀을 통해 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다.
제1 감지 트랜지스터(RT1)의 제1 전극(RS1)은 제11 감지 콘택홀(RCT11)을 통해 제5 연결 전극(BE5)에 연결될 수 있다. 제1 감지 트랜지스터(RT1)의 제1 전극(RS1)은 제2 방향(DR2)으로 연장되고, 제2 초기화 전압 배선(VIL2), 제k 스캔 제어 배선(GCLk), 및 제1 차폐 전극(SHE1)과 중첩할 수 있다.
제1 감지 트랜지스터(RT1)의 제2 전극(RD1)은 제3 감지 콘택홀(RCT3)을 통해 제2 감지 연결 전극(RCE2)에 연결될 수 있다. 제2 감지 연결 전극(RCE2)은 제4 감지 콘택홀(RCT4)을 통해 제3 감지 트랜지스터(RT3)의 제1 전극(RS3)에 연결될 수 있다.
제2 감지 트랜지스터(RT2)는 채널층(RCH2), 게이트 전극(RG2), 제1 전극(RS2), 및 제2 전극(RD2)에 연결될 수 있다. 제2 감지 트랜지스터(RT2)의 채널층(RCH2)은 제2 감지 트랜지스터(RT2)의 게이트 전극(RG2)과 중첩할 수 있다. 제2 감지 트랜지스터(RT2)의 게이트 전극(RG2)은 제2 감지 트랜지스터(RT2)의 채널층(RCH2) 상에 배치될 수 있다. 제2 감지 트랜지스터(RT2)의 게이트 전극(RG2)은 제k 스캔 제어 배선(GCLk)과 일체로 형성될 수 있다. 제2 감지 트랜지스터(RT2)의 게이트 전극(RG2)은 제k 스캔 제어 배선(GCLk)의 일부일 수 있다.
제2 감지 트랜지스터(RT2)의 제1 전극(RS2)은 제2 초기화 전압 배선(VIL2)과 중첩할 수 있다. 제2 감지 트랜지스터(RT2)의 제1 전극(RS2)은 제5 감지 콘택홀(RCT5)을 통해 제3 감지 연결 전극(RCE3)에 연결될 수 있다. 제3 감지 연결 전극(RCE3)은 제6 감지 콘택홀(RCT6)을 통해 초기화 연결 전극(VIE)에 연결될 수 있다. 초기화 연결 전극(VIE)은 제7 감지 콘택홀(RCT7)을 통해 제4 감지 연결 전극(RCE4)에 연결될 수 있다. 제4 감지 연결 전극(RCE4)은 제8 감지 콘택홀(RCT8)을 통해 제k-1 스캔 초기화 배선(GILk-1)에 연결될 수 있다. 제2 감지 트랜지스터(RT2)의 제2 전극(RD2)은 제2 감지 콘택홀(RCT2)을 통해 제1 감지 연결 전극(RCE1)에 연결될 수 있다.
초기화 연결 전극(VIE)은 제2 방향(DR2)으로 길게 연장되므로, 제k-1 행과 제k 행에 배치된 광 감지 구동부(PDSU)에 배치될 수 있다. 이로 인해, 제k 행의 광 감지 구동부(PDSU)에 배치된 제2 감지 트랜지스터(RT2)의 제1 전극(RS2)은 제k-1 스캔 초기화 배선(GILk-1)에 연결될 수 있다. 또한, 초기화 연결 전극(VIE)이 제k 행과 제k+1 행에 배치된 광 감지 구동부(PDSU)에 배치되는 경우, 제k+1 행의 광 감지 구동부(PDSU)에 배치된 제2 감지 트랜지스터(RT2)의 제1 전극(RS2)은 제k 스캔 초기화 배선(GILk)에 연결될 수 있다. 제k 행에 배치된 광 감지 구동부(PDSU)는 제k 스캔 기입 배선(GWLk), 제k 스캔 초기화 배선(GILk), 제k 스캔 제어 배선(GCLk), 및 제k 발광 배선(EMLk)과 중첩하는 광 감지 구동부(PDSU)를 가리킨다.
제3 감지 트랜지스터(RT3)는 채널층(RCH3), 게이트 전극(RG3), 제1 전극(RS3), 및 제2 전극(RD3)에 연결될 수 있다. 제3 감지 트랜지스터(RT3)의 채널층(RCH3)은 제3 감지 트랜지스터(RT3)의 게이트 전극(RG3)과 중첩할 수 있다. 제3 감지 트랜지스터(RT3)의 게이트 전극(RG3)은 제3 감지 트랜지스터(RT3)의 채널층(RCH3) 상에 배치될 수 있다. 제3 감지 트랜지스터(RT3)의 게이트 전극(RG3)은 제k 스캔 초기화 배선(GILk)과 일체로 형성될 수 있다. 제3 감지 트랜지스터(RT3)의 게이트 전극(RG3)은 제k 스캔 초기화 배선(GILk)의 일부일 수 있다.
제3 감지 트랜지스터(RT3)의 제1 전극(RS3)은 제4 감지 콘택홀(RCT4)을 통해 제2 감지 연결 전극(RCE2)에 연결될 수 있다. 제3 감지 트랜지스터(RT3)의 제2 전극(RD3)은 제9 감지 콘택홀(RCT9)을 통해 제5 감지 연결 전극(RCE5)에 연결될 수 있다. 제5 감지 연결 전극(RCE5)은 제10 감지 콘택홀(RCT10)을 통해 제q 감지 배선(RLq)에 연결될 수 있다.
한편, 제2 화소 구동부(PDU2), 제3 화소 구동부(PDU3), 및 제4 화소 구동부(PDU4)는 도 18과 도 19를 결부하여 설명한 제1 화소 구동부(PDU1)와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
도 20은 도 18과 도 19의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 21은 도 18과 도 19의 B-B'와 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 22는 도 18과 도 19의 D-D'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 23은 도 18과 도 19의 E-E'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 24는 도 18과 도 19의 F-F'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 20 내지 도 24를 참조하면, 기판(SUB) 상에는 표시층(DPL)과 봉지층(TFE)이 순차적으로 형성될 수 있다. 표시층(DPL)은 박막 트랜지스터층(TFTL)과 발광 소자층(EML)을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 화소 구동부들(PDU1~PDU4) 각각의 구동 트랜지스터(DT), 제1 내지 제6 트랜지스터들(ST1~ST6), 및 커패시터(CST)와, 광 감지 구동부(PSDU)들 각각의 제1 내지 제3 감지 트랜지스터들(RT1~RT3)이 형성되는 층일 수 있다. 박막 트랜지스터층(TFTL)은 제1 액티브층(ACT1), 제2 액티브층(ACT2), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 제3 게이트층(GTL3), 제1 데이터 금속층(DTL1), 제2 데이터 금속층(DTL2), 버퍼막(BF), 제1 게이트 절연막(131), 제2 게이트 절연막(132), 제1 층간 절연막(141), 제2 층간 절연막(142), 제3 층간 절연막(143), 제1 유기막(160), 및 제2 유기막(161)을 포함한다.
기판(SUB)의 일면 상에는 버퍼막(BF)이 배치될 수 있다. 버퍼막(BF)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터들과 발광 소자층(EML)의 유기 발광층(172)을 보호하기 위해 기판(SUB)의 일면 상에 형성될 수 있다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(BF)은 생략될 수 있다.
버퍼막(BF) 상에는 제1 액티브층(ACT1)이 배치될 수 있다. 제1 액티브층(ACT1)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 및 비정질 실리콘과 같은 실리콘 반도체를 포함할 수 있다.
제1 액티브층(ACT1)은 구동 트랜지스터(DT)의 채널층(DTCH), 제1 전극(DTS), 및 제2 전극(DTD)을 포함할 수 있다. 구동 트랜지스터(DT)의 채널층(DTCH)은 기판(SUB)의 두께 방향인 제3 방향(DR3)에서 구동 트랜지스터(DT)의 게이트 전극(DTG)과 중첩하는 영역일 수 있다. 구동 트랜지스터(DT)의 제1 전극(DTS)은 채널층(DTCH)의 일 측에 배치되고, 제2 전극(DTD)은 채널층(DTCH)의 타 측에 배치될 수 있다. 구동 트랜지스터(DT)의 제1 전극(DTS)과 제2 전극(DTD)은 제3 방향(DR3)에서 게이트 전극(DTG)과 중첩하지 않는 영역일 수 있다. 구동 트랜지스터(DT)의 제1 전극(DTS)과 제2 전극(DTD)은 실리콘 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
또한, 제1 액티브층(ACT1)은 제1 및 제4 내지 제6 트랜지스터들(ST1, ST4~ST6)의 채널층들(CH1, CH4~CH6), 제1 전극들(S1, S4~S6), 및 제2 전극들(D1, D4~D6)을 더 포함할 수 있다. 제1 및 제4 내지 제6 트랜지스터들(ST1, ST4~ST6)의 채널층들(CH1, CH4~CH6) 각각은 제3 방향(DR3)에서 게이트 전극들(G1, G4~G6) 중에서 그에 대응되는 게이트 전극과 중첩할 수 있다. 제1 및 제4 내지 제6 트랜지스터들(ST1~ST6)의 제1 전극들(S1, S4~S6)과 제2 전극들(D1, D4~D6)은 실리콘 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
또한, 제1 액티브층(ACT1)은 제1 감지 트랜지스터(RT1)의 채널층(RCH1), 제1 전극(RS1), 및 제2 전극(RD1)을 더 포함할 수 있다. 제1 감지 트랜지스터(RT1)의 채널층(RCH1)은 제3 방향(DR3)에서 게이트 전극(RG1)과 중첩할 수 있다. 제1 감지 트랜지스터(RT1)의 제1 전극(RS1)과 제2 전극(RD1)은 실리콘 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
제1 액티브층(ACT1) 상에는 제1 게이트 절연막(131)이 배치될 수 있다. 제1 게이트 절연막(131)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 게이트 절연막(131) 상에는 제1 게이트층(GTL1)이 배치될 수 있다. 제1 게이트층(GTL1)은 구동 트랜지스터(DT)의 게이트 전극(DTG)을 포함할 수 있다. 또한, 제1 게이트층(GTL1)은 제1 내지 제6 트랜지스터들(ST1~ST6)의 게이트 전극들(G1~G6), 제1 커패시터 전극(CE11), 스캔 기입 배선(GWLk)들과 발광 배선(EMLk)들을 더 포함할 수 있다. 또한, 제1 게이트층(GTL1)은 제1 내지 제3 감지 트랜지스터들(RT1~RT3)의 게이트 전극들(RG1~RG3)을 더 포함할 수 있다. 제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 적어도 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트층(GTL1) 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 층간 절연막(141) 상에는 제2 게이트층(GTL2)이 배치될 수 있다. 제2 게이트층(GTL2)은 제2 커패시터 전극(CE12), 차폐 전극들(SHE1, SHE2), 및 제1 초기화 전압 배선(VIL1)을 포함할 수 있다. 제2 게이트층(GTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 적어도 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트층(GTL2) 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제2 층간 절연막(142) 상에는 제2 액티브층(ACT2)이 배치될 수 있다. 제2 액티브층(ACT2)은 IGZO(인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)), IGZTO(인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)), 또는, IGTO(인듐(In), 갈륨(Ga), 주석(Sn) 및 산소(O))와 같은 산화물 반도체를 포함할 수 있다.
제2 액티브층(ACT2)은 제2 및 제3 트랜지스터들(ST2, ST3)의 채널층들(CH2, CH3), 제1 전극들(S2, S3), 및 제2 전극들(D2, D3)을 더 포함할 수 있다. 제2 및 제3 트랜지스터들(ST2, ST3)의 채널층들(CH2, CH3) 각각은 제3 방향(DR3)에서 게이트 전극들(G2, G3) 중에서 그에 대응하는 게이트 전극과 중첩할 수 있다. 제2 및 제3 트랜지스터들(ST2, ST3)의 제1 전극들(S2, S3)과 제2 전극들(D2, D3)은 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
또한, 제2 액티브층(ACT2)은 제2 및 제3 감지 트랜지스터들(RT2, RT3)의 채널층들(RCH2, RCH3), 제1 전극들(RS2, RS3), 및 제2 전극들(RD2, RD3)을 더 포함할 수 있다. 제2 및 제3 감지 트랜지스터들(RT2, RT3)의 채널층들(RCH2, RCH3)은 제3 방향(DR3)에서 그에 대응하는 게이트 전극과 중첩할 수 있다. 제2 및 제3 감지 트랜지스터들(RT2, RT3)의 제1 전극들(RS2, RS3)과 제2 전극들(RD2, RD3)은 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
제2 액티브층(ACT2) 상에는 제2 게이트 절연막(132)이 배치될 수 있다. 제2 게이트 절연막(132)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제2 게이트 절연막(132) 상에는 제3 게이트층(GTL3)이 배치될 수 있다. 제3 게이트층(GTL3)은 제2 내지 제3 트랜지스터들(ST2, ST3)의 게이트 전극들(G2, G3), 제2 및 제3 감지 트랜지스터들(RT2, RT3)의 게이트 전극들(RG2, RG3), 스캔 초기화 배선들(GILk)들, 및 스캔 제어 배선(GCLk)들을 더 포함할 수 있다. 제3 게이트층(GTL3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 적어도 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제3 게이트층(GTL3) 상에는 제3 층간 절연막(143)이 배치될 수 있다. 제3 층간 절연막(143)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제3 층간 절연막(143) 상에는 제1 데이터 금속층(DTL1)이 형성될 수 있다. 제1 데이터 금속층(DTL1)은 제2 초기화 전압 배선(VIL2), 연결 전극들(BE1~BE6), 및 감지 연결 전극들(RCE1~RCE5)을 포함할 수 있다. 제1 데이터 금속층(DTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 적어도 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 데이터 금속층(DTL1) 상에는 제1 액티브층(ACT1), 제2 액티브층(ACT2), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 제3 게이트층(GTL3), 및 제1 데이터 금속층(DTL1)으로 인한 단차를 평탄하게 하기 위한 제1 유기막(160)이 형성될 수 있다. 제1 유기막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 유기막(160) 상에는 제2 데이터 금속층(DTL2)이 형성될 수 있다. 제2 데이터 금속층(DTL2)은 제1 애노드 연결 전극(ANDE1), 제2 애노드 연결 전극(ANDE2), 제1 전원 배선(VDL), 데이터 배선(DLj)들, 및 감지 배선(RLq)들을 포함할 수 있다. 제2 데이터 금속층(DTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 적어도 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 데이터 금속층(DTL2) 상에는 단차를 평탄하게 하기 위한 제2 유기막(161)이 형성될 수 있다. 제2 유기막(161)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 연결 콘택홀(BCNT1)은 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 구동 트랜지스터(DT)의 게이트 전극(DTG)을 노출하는 홀일 수 있다. 제2 연결 콘택홀(BCNT2)은 제2 게이트 절연막(132)과 제3 층간 절연막(143)을 관통하여 제2 트랜지스터(ST2)의 제2 전극(D2)을 노출하는 홀일 수 있다. 제1 연결 전극(BE1)은 제1 연결 콘택홀(BCNT1)을 통해 구동 트랜지스터(DT)의 게이트 전극(DTG)에 연결되고, 제2 연결 콘택홀(BCNT2)을 통해 제2 트랜지스터(ST2)의 제2 전극(D2)에 연결될 수 있다.
제3 연결 콘택홀(BCNT3)은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 구동 트랜지스터(DT)의 제1 전극(DTS)을 노출하는 홀일 수 있다. 제4 연결 콘택홀(BCNT4)은 제2 게이트 절연막(132)과 제3 층간 절연막(143)을 관통하여 제2 트랜지스터(ST2)의 제1 전극(S2)을 노출하는 홀일 수 있다. 제2 연결 전극(BE2)은 제3 연결 콘택홀(BCNT3)을 통해 구동 트랜지스터(DT)의 제1 전극(DTS)에 연결되고, 제4 연결 콘택홀(BCNT4)을 통해 제2 트랜지스터(ST2)의 제1 전극(S2)에 연결될 수 있다.
제5 연결 콘택홀(BCNT5)은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제1 트랜지스터(ST1)의 제2 전극(D1)을 노출하는 홀일 수 있다. 제6 연결 콘택홀(BCNT6)은 제1 유기막(160)을 관통하여 제3 연결 전극(BE3)을 노출하는 홀일 수 있다. 제3 연결 전극(BE3)은 제5 연결 콘택홀(BCNT5)을 통해 제1 트랜지스터(ST1)의 제2 전극(D1)에 연결되고, 제j 데이터 배선(DLj)은 제6 연결 콘택홀(BCNT6)을 통해 제3 연결 전극(BE3)에 연결될 수 있다.
제7 연결 콘택홀(BCNT7)은 제2 게이트 절연막(132)과 제3 층간 절연막(143)을 관통하여 제3 트랜지스터(ST3)의 제1 전극(S3)을 노출하는 홀일 수 있다. 제8 연결 콘택홀(BCNT8)은 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제1 초기화 전압 배선(VIL1)을 노출하는 홀일 수 있다. 제4 연결 전극(BE4)은 제7 연결 콘택홀(BCNT7)을 통해 제3 트랜지스터(ST3)의 제1 전극(S3)에 연결되고, 제8 연결 콘택홀(BCNT8)을 통해 제1 초기화 전압 배선(VIL1)에 연결될 수 있다.
제9 연결 콘택홀(BCNT9)은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제4 트랜지스터(ST4)의 제1 전극(S4)을 노출하는 홀일 수 있다. 제10 연결 콘택홀(BCNT10)은 제1 유기막(160)을 관통하여 제5 연결 전극(BE5)을 관통하는 홀일 수 있다. 제5 연결 전극(BE5)은 제9 연결 콘택홀(BCNT9)을 통해 제4 트랜지스터(ST4)의 제1 전극(S4)에 연결되고, 제1 전원 배선(VDL)은 제10 연결 콘택홀(BCNT10)을 통해 제5 연결 전극(BE5)에 연결될 수 있다.
제11 연결 콘택홀(BCNT11)은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제5 트랜지스터(ST5)의 제2 전극(D5)을 노출하는 홀일 수 있다. 제12 연결 콘택홀(BCNT12)은 제1 유기막(160)을 관통하여 제6 연결 전극(BE6)을 관통하는 홀일 수 있다. 제6 연결 전극(BE6)은 제11 연결 콘택홀(BCNT11)을 통해 제5 트랜지스터(ST5)의 제2 전극(D5)에 연결되고, 제1 애노드 연결 전극(ANDE1)은 제12 연결 콘택홀(BCNT12)을 통해 제6 연결 전극(BE6)에 연결될 수 있다.
제13 연결 콘택홀(BCNT13)은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제6 트랜지스터(ST6)의 제2 전극(D6)을 노출하는 홀일 수 있다. 제2 초기화 전압 배선(VIL2)은 제13 연결 콘택홀(BCNT13)을 통해 제6 트랜지스터(ST6)의 제2 전극(D6)에 연결될 수 있다.
제14 연결 콘택홀(BCNT14)은 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제2 커패시터 전극(CE12)을 노출하는 홀일 수 있다. 제1 전원 배선(VDL)은 제14 연결 콘택홀(BCNT14)을 통해 제2 커패시터 전극(CE12)에 연결될 수 있다.
제1 감지 콘택홀(RCT1)은 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제1 감지 트랜지스터(RT1)의 게이트 전극(RG1)을 노출하는 홀일 수 있다. 제2 감지 콘택홀(RCT2)은 제2 게이트 절연막(132)과 제3 층간 절연막(143)을 관통하여 제2 감지 트랜지스터(RT2)의 제1 전극(RS2)을 노출하는 홀일 수 있다. 제1 감지 연결 전극(RCE1)은 제1 감지 콘택홀(RCT1)을 통해 제1 감지 트랜지스터(RT1)의 게이트 전극(RG1)에 연결되고, 제2 감지 콘택홀(RCT2)을 통해 제2 감지 트랜지스터(RT2)의 제1 전극(RS2)에 연결될 수 있다.
제3 감지 콘택홀(RCT3)은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제1 감지 트랜지스터(RT1)의 제2 전극(RD1)을 노출하는 홀일 수 있다. 제4 감지 콘택홀(RCT4)은 제2 게이트 절연막(132)과 제3 층간 절연막(143)을 관통하여 제3 감지 트랜지스터(RT3)의 제1 전극(RS3)을 노출하는 홀일 수 있다. 제2 감지 연결 전극(RCE2)은 제3 감지 콘택홀(RCT3)을 통해 제1 감지 트랜지스터(RT1)의 제2 전극(RD1)에 연결되고, 제4 감지 콘택홀(RCT4)을 통해 제3 감지 트랜지스터(RT3)의 제1 전극(RS3)에 연결될 수 있다.
제5 감지 콘택홀(RCT5)은 제2 게이트 절연막(132)과 제3 층간 절연막(143)을 관통하여 제2 감지 트랜지스터(RT2)의 제2 전극(RD2)을 노출하는 홀일 수 있다. 제6 감지 콘택홀(RCT6)은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 초기화 연결 전극(VIE)을 노출하는 홀일 수 있다. 제3 감지 연결 전극(RCE3)은 제5 감지 콘택홀(RCT5)을 통해 제2 감지 트랜지스터(RT2)의 제2 전극(RD2)에 연결되고, 제6 감지 콘택홀(RCT6)을 통해 초기화 연결 전극(VIE)에 연결될 수 있다.
제7 감지 콘택홀(RCT7)은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 초기화 연결 전극(VIE)을 노출하는 홀일 수 있다. 제8 감지 콘택홀(RCT8)은 제3 층간 절연막(143)을 관통하여 스캔 초기화 배선(GILk)을 노출하는 홀일 수 있다. 제4 감지 연결 전극(RCE4)은 제7 감지 콘택홀(RCT7)을 통해 초기화 연결 전극(VIE)에 연결되고, 제8 감지 콘택홀(RCT8)을 통해 스캔 초기화 배선(GILk)에 연결될 수 있다.
제9 감지 콘택홀(RCT9)은 제2 게이트 절연막(132)과 제3 층간 절연막(143)을 관통하여 제3 감지 트랜지스터(RT3)의 제2 전극(RD3)을 노출하는 홀일 수 있다. 제10 감지 콘택홀(RCT10)은 제1 유기막(160)을 관통하여 제5 감지 연결 전극(RCE5)을 노출하는 홀일 수 있다. 제5 감지 연결 전극(RCE5)은 제9 감지 콘택홀(RCT9)을 통해 제3 감지 트랜지스터(RT3)의 제2 전극(RD3)에 연결되고, 제q 감지 배선(RLq)은 제10 감지 콘택홀(RCT10)을 통해 제5 감지 연결 전극(RCE5)에 연결될 수 있다.
제11 감지 콘택홀(RCT11)은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제1 감지 트랜지스터(RT1)의 제1 전극(RS1)을 노출하는 홀일 수 있다. 제5 연결 전극(BE5)은 제11 감지 콘택홀(RCT11)을 통해 제1 감지 트랜지스터(RT1)의 제1 전극(RS1)에 연결될 수 있다.
제12 감지 콘택홀(RCT12)은 제1 유기막(160)을 관통하여 제1 감지 연결 전극(RCE1)을 노출하는 홀일 수 있다. 제2 애노드 연결 전극(ANDE2)은 제12 감지 콘택홀(RCT12)을 통해 제1 감지 연결 전극(RCE1)에 연결될 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 형성된다. 발광 소자층(EML)은 발광 소자(LE)들, 광학 소자(PD)들, 및 뱅크(180)를 포함한다. 발광 소자층(EML)은 발광 소자(LE)들, 광학 소자(PD)들, 및 뱅크(180)는 제2 유기막(161) 상에 배치될 수 있다.
발광 소자(LE)들 각각은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)을 포함할 수 있다. 광학 소자(PD)들 각각은 제1 전극(174), 광전 변환층(175), 및 제2 전극(173)을 포함할 수 있다. 발광 소자(LE)들과 광학 소자(PD)들은 제2 전극(173)을 공유할 수 있다.
발광 소자(LE)들 각각의 제1 전극(171)과 광학 소자(PD)들 각각의 제1 전극(174)은 제2 유기막(161) 상에 형성될 수 있다. 발광 소자(LE)들 각각의 제1 전극(171)은 제1 유기막(160)을 관통하는 제1 애노드 콘택홀(ANCT1)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다. 광학 소자(PD)들 각각의 제1 전극(174)은 제2 유기막(161)을 관통하는 제2 애노드 콘택홀(ANCT2)을 통해 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다.
발광 소자(LE)들 각각의 제1 전극(171)과 광학 소자(PD)들 각각의 제1 전극(174)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
뱅크(180)는 표시 화소들(PX1, PX2, PX3, PX4)의 발광부들(ELU1, ELU2, ELU3, ELU4)과 광 감지 화소(PS)들의 광 감지부(PSU)들을 정의하기 위해, 제2 유기막(161) 상에 형성될 수 있다. 뱅크(180)는 발광부들(ELU1, ELU2, ELU3, ELU4)과 광 감지부(PSU)들을 구획할 수 있다. 발광부들(ELU1, ELU2, ELU3, ELU4) 각각은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)이 순차적으로 적층되어 제1 전극(171)으로부터의 정공과 제2 전극(173)으로부터의 전자가 유기 발광층(172)에서 재결합되어 발광하는 영역을 나타낸다.
뱅크(180)는 발광 소자(LE)들 각각의 제1 전극(171)과 광학 소자(PD)들 각각의 제1 전극(174)의 가장자리를 덮도록 형성될 수 있다. 뱅크(180)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
발광 소자(LE)들 각각의 제1 전극(171) 상에는 유기 발광층(172)이 형성된다. 유기 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 유기 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 제1 발광부(ELU1)의 유기 발광층(172)은 제1 광을 발광하고, 제2 발광부(ELU2)의 유기 발광층(172)은 제2 광을 발광할 수 있다. 제3 발광부(ELU3)의 유기 발광층(172)은 제3 광을 발광하며, 제4 발광부(ELU4)의 유기 발광층(172)은 제2 광을 발광할 수 있다.
또는, 유기 발광층(172)이 표시 화소들(PX1, PX2, PX3, PX4)의 발광부들(ELU1, ELU2, ELU3, ELU4)에 공통적으로 형성되는 경우, 유기 발광층(172)은 백색 광을 발광할 수 있다. 이 경우, 제1 발광부(ELU1)는 제1 광을 투과시키는 제1 컬러필터와 중첩하고, 제2 발광부(ELU2)는 제2 광을 투과시키는 제2 컬러필터와 중첩할 수 있다. 또한, 제3 발광부(ELU3)는 제3 광을 투과시키는 제3 컬러필터와 중첩하고, 제4 발광부(ELU4)는 제2 광을 투과시키는 제2 컬러필터와 중첩할 수 있다.
광 감지부(PSU)들 각각은 제1 전극(174), 광전 변환층(175), 및 제2 전극(173)이 순차적으로 적층되어 외부에서 입사된 광을 전기적 신호로 전환하는 영역을 나타낸다. 광전 변환층(175)은 유기 물질을 포함할 수 있다.
제2 전극(173)은 유기 발광층(172), 광전 변환층(175), 및 뱅크(180) 상에 배치될 수 있다. 제2 전극(173)은 유기 발광층(172)과 광전 변환층(175)을 덮도록 형성될 수 있다. 제2 전극(173)은 발광부들(ELU1, ELU2, ELU3, ELU4)과 광 감지부(PSU)들에 공통적으로 형성될 수 있다. 제2 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 제2 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 발광부들(ELU1, ELU2, ELU3, ELU4) 각각의 출광 효율이 높아질 수 있다.
발광 소자층(EML) 상에는 봉지층(TFE)이 형성될 수 있다. 봉지층(TFE)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지층(TFE)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다.
도 20 내지 도 24와 같이, 제1 화소 구동부(PDU1)의 구동 트랜지스터(DT), 제1 트랜지스터(ST1), 및 제4 내지 제6 트랜지스터들(ST4~ST6)은 실리콘 반도체를 갖는 제1 액티브층(ACT1)을 포함하는 P 타입 MOSFET으로 형성되는 반면에, 제2 트랜지스터(ST2) 및 제3 트랜지스터(ST3)는 산화물 반도체를 갖는 제2 액티브층(ACT2)을 포함하는 N 타입 MOSFET으로 형성될 수 있다. 이로 인해, 별도의 공정 추가 없이 광 감지 구동부(PSDU)의 제1 감지 트랜지스터(RT1)를 제1 액티브층(ACT1)을 포함하는 P 타입 MOSFET으로 형성하고, 제2 감지 트랜지스터(RT2)와 제3 감지 트랜지스터(RT3)를 제2 액티브층(ACT2)을 포함하는 N 타입 MOSFET으로 형성할 수 있다. 그러므로, 제2 감지 트랜지스터(RT2)의 오프 누설 전류와 제3 감지 트랜지스터(RT3)의 오프 누설 전류로 인해, 지문 감지 능력이 저하되는 것을 줄일 수 있다.
도 25는 또 다른 실시예에 따른 표시 화소와 광 감지 화소를 보여주는 회로도이다.
도 25의 실시예는 제3 감지 트랜지스터(RT3')가 P 타입 MOSFET으로 형성된 복수의 서브 트랜지스터들(RT31, RT32)을 포함하는 것에서 도 16의 실시예와 차이가 있다. 도 18에서는 도 9의 실시예와 중복된 설명은 생략한다.
도 25를 참조하면, 제3 감지 트랜지스터(RT3')는 제1 서브 트랜지스터(RT31)와 제2 서브 트랜지스터(RT32)를 포함할 수 있다. 제1 서브 트랜지스터(RT31)와 제2 서브 트랜지스터(RT32)는 제k+1 발광 배선(EMLk+1)의 제k+1 발광 신호에 의해 턴-온되어 제1 감지 트랜지스터(RT1)의 제2 전극을 제q 감지 배선(RLq)에 연결시킨다. 이로 인해, 제1 감지 트랜지스터(RT1)의 감지 전류가 제q 감지 배선(RLq)으로 흐를 수 있다.
제1 서브 트랜지스터(RT31)의 게이트 전극은 제k+1 발광 배선(EMLk+1)에 연결되고, 제1 전극은 제2 서브 트랜지스터(RT32)의 제2 전극에 연결되며, 제2 전극은 제q 감지 배선(RLq)에 연결될 수 있다. 제2 서브 트랜지스터(RT32)의 게이트 전극은 제k+1 발광 배선(EMLk+1)에 연결되고, 제1 전극은 제1 감지 트랜지스터(RT1)의 제2 전극에 연결되며, 제2 전극은 제1 서브 트랜지스터(RT31)의 제1 전극에 연결될 수 있다.
제1 서브 트랜지스터(RT31)의 액티브층과 제2 서브 트랜지스터(RT32)의 액티브층은 폴리 실리콘으로 이루어질 수 있으며, 이 경우, 제1 서브 트랜지스터(RT31)와 제2 서브 트랜지스터(RT32)는 P 타입 MOSFET으로 형성될 수 있다.
도 25와 같이, 제1 화소 구동부(PDU1)의 구동 트랜지스터(DT), 제1 트랜지스터(ST1), 및 제4 내지 제6 트랜지스터들(ST4~ST6)을 P 타입 MOSFET으로 형성하고, 제2 트랜지스터(ST2) 및 제3 트랜지스터(ST3)가 N 타입 MOSFET으로 형성되므로, 본 명세서의 실시예는 별도의 공정 추가 없이 제1 및 제3 감지 트랜지스터들(RT1, RT3')을 P 타입 MOSFET으로 형성하고, 제2 감지 트랜지스터(RT2)를 N 타입 MOSFET으로 형성할 수 있다. 제2 감지 트랜지스터(RT2)를 N 타입 MOSFET으로 형성함으로써, 제2 감지 트랜지스터(RT2)의 오프 누설 전류로 인해, 지문 감지 능력이 저하되는 것을 줄일 수 있다.
또한, 제3 감지 트랜지스터(RT3')가 복수의 트랜지스터가 직렬로 연결된 듀얼 트랜지스터로 형성되므로, 제3 감지 트랜지스터(RT3')의 오프 누설 전류로 인해, 지문 감지 능력이 저하되는 것을 줄일 수 있다.
또한, 제1 화소 구동부(PDU1)와 광 감지 구동부(PSDU)는 제k 스캔 제어 배선(GCLk), 제k+1 발광 배선(EMLk+1), 제k-1 스캔 초기화 배선(GILk-1), 제1 전원 배선(VDL), 및 제2 전원 배선(VSL)을 공용한다. 그러므로, 광 감지 구동부(PSDU)가 추가됨에도 광 감지 구동부(PSDU)를 구동하기 위한 별도의 신호가 인가되는 별도의 배선이 필요 없는 장점이 있다.
한편, 도 25에서는 제1 감지 트랜지스터(RT1)의 제1 전극이 제1 전원 배선(VDL)에 연결된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 감지 트랜지스터(RT1)의 제1 전극은 제1 초기화 배선(VIL1)에 연결되거나 도 41과 같이 제2 초기화 배선(VIL2)에 연결될 수 있으며, 이에 따라 도 27과 도 28의 레이아웃은 수정될 수 있다.
도 26은 또 다른 실시예에 따른 표시 화소와 광 감지 화소에 인가되는 제k-1 스캔 초기화 신호, 제k 스캔 초기화 신호, 제k 스캔 제어 신호, 제k 스캔 기입 신호, 제k 스캔 바이어스 신호, 제k 발광 신호, 및 제k+1 발광 신호를 보여주는 파형도이다.
도 26의 실시예는 제k+1 발광 신호(EMk+1)가 추가된 것에서 도 10의 실시예와 차이가 있다. 도 19에서는 도 10의 실시예와 중복된 설명은 생략한다.
도 26을 참조하면, 제k+1 발광 신호(EMk+1)는 제k+1 발광 배선(EMLk+1)에 인가되는 신호로, 제3 감지 트랜지스터(RT3')의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k+1 발광 신호(EMk+1)는 1 프레임 기간(DIS_FR, PS_FR)을 주기로 반복될 수 있다.
제k+1 발광 신호(EMk+1)는 광 노출 및 감지 기간(EXP+SEN) 동안 제1 레벨 전압(VGL)을 가지고, 리셋 기간(RSP) 동안 제2 레벨 전압(VGH)을 가질 수 있다.
이하에서는, 리셋 기간(RSP)과 광 노출 및 감지 기간(EXP+SEN) 동안 광 감지 화소(PS)의 동작을 상세히 설명한다.
리셋 기간(RSP) 동안 광 감지 화소(PS)의 동작은 도 16과 도 17을 결부하여 설명한 바와 실질적으로 동일할 수 있다.
광 노출 및 감지 기간(EXP+SEN) 동안 발광 소자(LE)에서 발광된 광이 손가락(F)의 지문에서 반사되어 광학 소자(PD)에 입사될 수 있다. 이로 인해, 광학 소자(PD)는 광이 입사되는 경우, 광 전하들을 생성할 수 있고, 생성된 광 전하들은 광학 소자(PD)의 애노드 전극에 축적될 수 있다. 이로 인해, 제1 노드(N1)의 전압은 증가할 수 있으며, 제1 노드(N1)에 축적되는 전하량이 클수록 제1 노드(N1)의 전압이 증가하므로, 광 노출 기간(EXP)은 충분히 길게 설정되는 것이 바람직하다.
광 노출 및 감지 기간(EXP+SEN) 동안 제k+1 발광 배선(EMLk+1)에는 제1 레벨 전압(VGL)을 갖는 제k+1 발광 신호(EMk+1)가 공급된다. 광 노출 및 감지 기간(EXP+SEN) 동안 제3 감지 트랜지스터(RT3')는 제1 레벨 전압(VGL)을 갖는 제k+1 발광 신호(EMk+1)에 의해 턴-온된다. 제3 감지 트랜지스터(RT3')의 턴-온으로 인해, 제1 노드(N1)의 전압에 따른 제1 감지 트랜지스터(RT1)의 감지 전류가 제q 감지 배선(RLq)로 흐를 수 있다. 센서 구동 회로(300)는 감지 전류에 의해 제q 감지 배선(RLq)에 충전된 감지 전압을 감지하며, 이로 인해 감지된 지문 패턴이 미리 저장된 지문 패턴과 비교할 수 있다. 즉, 표시 장치(10)를 이용하여 지문 인증이 가능할 수 있다.
한편, 제2 표시 화소(PX2), 제3 표시 화소(PX3), 및 제4 표시 화소(PX4)의 동작은 도 25와 도 26을 결부하여 설명한 제1 표시 화소(PX1)의 동작과 실질적으로 동일할 수 있다. 그러므로, 제2 표시 화소(PX2), 제3 표시 화소(PX3), 및 제4 표시 화소(PX4)의 동작에 대한 설명은 생략한다.
도 27은 또 다른 실시예에 따른 제1 서브 화소와 광 감지 화소의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 및 제1 소스 드레인층을 보여주는 레이아웃 도이다. 도 28은 일 실시예에 따른 제1 서브 화소와 광 감지 화소의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 제1 소스 드레인층, 및 제2 소스 드레인층을 보여주는 레이아웃 도이다.
도 27과 도 28의 실시예는 제3 감지 트랜지스터(RT3'), 제2, 제4 및 제5 감지 연결 전극들(RCE2', RCE4', RCE5')에서 도 18 및 도 19의 실시예와 차이가 있다. 도 27과 도 28에서는 도 18 및 도 19의 실시예와 중복된 설명은 생략한다.
도 27과 도 28을 참조하면, 제3 감지 트랜지스터(RT3')는 제1 서브 트랜지스터(RT31)와 제2 서브 트랜지스터(RT32)를 포함한다.
제1 서브 트랜지스터(RT31)는 채널층(RCH31), 게이트 전극(RG31), 제1 전극(RS31), 및 제2 전극(RD31)에 연결될 수 있다. 제1 서브 트랜지스터(RT31)의 채널층(RCH31)은 제1 서브 트랜지스터(RT31)의 게이트 전극(RG31)과 중첩할 수 있다. 제1 서브 트랜지스터(RT31)의 게이트 전극(RG31)은 제1 서브 트랜지스터(RT31)의 채널층(RCH31) 상에 배치될 수 있다. 제1 서브 트랜지스터(RT31)의 게이트 전극(RG31)은 제k+1 발광 배선(EMLk+1)과 일체로 형성될 수 있다. 제1 서브 트랜지스터(RT31)의 게이트 전극(RG31)은 제k+1 발광 배선(EMLk+1)의 일부일 수 있다.
제1 서브 트랜지스터(RT31)의 제1 전극(RS31)은 제9 감지 콘택홀(RCT9')을 통해 제5 감지 연결 전극(RCE5')에 연결될 수 있다. 제5 감지 연결 전극(RCE5')은 제10 감지 콘택홀(RCT10')을 통해 제q 감지 배선(RLq)에 연결될 수 있다. 제1 서브 트랜지스터(RT31)의 제2 전극(RD31)은 제2 서브 트랜지스터(RT32)의 제1 전극(RS32)에 연결될 수 있다.
제2 서브 트랜지스터(RT32)는 채널층(RCH32), 게이트 전극(RG32), 제1 전극(RS32), 및 제2 전극(RD32)에 연결될 수 있다. 제2 서브 트랜지스터(RT32)의 채널층(RCH32)은 제2 서브 트랜지스터(RT32)의 게이트 전극(RG32)과 중첩할 수 있다. 제2 서브 트랜지스터(RT32)의 게이트 전극(RG32)은 제2 서브 트랜지스터(RT32)의 채널층(RCH32) 상에 배치될 수 있다. 제2 서브 트랜지스터(RT32)의 게이트 전극(RG32)은 제k+1 발광 배선(EMLk+1)과 일체로 형성될 수 있다. 제2 서브 트랜지스터(RT32)의 게이트 전극(RG32)은 제k+1 발광 배선(EMLk+1)의 일부일 수 있다.
제2 서브 트랜지스터(RT32)의 제1 전극(RS32)은 제1 서브 트랜지스터(RT31)의 제2 전극(RD31)에 연결될 수 있다. 제2 서브 트랜지스터(RT32)의 제2 전극(RD32)은 제4 감지 콘택홀(RCT4')을 통해 제2 감지 연결 전극(RCE2')에 연결될 수 있다. 제2 감지 연결 전극(RCE2')은 제3 감지 콘택홀(RCT3')을 통해 제1 감지 트랜지스터(RT1)의 제2 전극(RD1)에 연결될 수 있다. 제4 감지 연결 전극(RCE4')은 제7 감지 콘택홀(RCT7')을 통해 제2 감지 트랜지스터(RCT2)의 제1 전극(RS1)에 연결될 수 있다. 제4 감지 연결 전극(RCE4')은 제8 감지 콘택홀(RCT8')을 통해 제k-1 스캔 초기화 배선(GILk-1)에 연결될 수 있다.
제2 서브 트랜지스터(RT32)의 제1 전극(RS32)은 제2 방향(DR2)으로 길게 연장되므로, 제k 및 제k+1 행에 배치된 광 감지 구동부(PDSU)에 배치될 수 있다. 이로 인해, 제k 행의 광 감지 구동부(PDSU)에 배치된 제1 감지 트랜지스터(RT1)의 제2 전극(RD1)에 연결된 제2 서브 트랜지스터(RT32)의 제1 전극(RS32)은 제k+1 발광 배선(EMLk+1)에 연결될 수 있다. 또한, 제2 서브 트랜지스터(RT32)의 제1 전극(RS32)이 제k-1 및 제k 행에 배치된 광 감지 구동부(PDSU)에 배치되는 경우, 제k-1 행의 광 감지 구동부(PDSU)에 배치된 제1 감지 트랜지스터(RT1)의 제2 전극(RD1)에 연결된 제2 서브 트랜지스터(RT32)의 제1 전극(RS32)은 제k 발광 배선(EMLk)에 연결될 수 있다.
제2 감지 트랜지스터(RT2)의 제1 전극(RS2)은 제2 방향(DR2)으로 길게 연장되므로, 제k-1 행과 제k 행에 배치된 광 감지 구동부(PDSU)에 배치될 수 있다. 이로 인해, 제k 행의 광 감지 구동부(PDSU)에 배치된 제2 감지 트랜지스터(RT2)의 제1 전극(RS2)은 제k-1 스캔 초기화 배선(GILk-1)에 연결될 수 있다. 또한, 제2 감지 트랜지스터(RT2)의 제1 전극(RS2)이 제k 행과 제k+1 행에 배치된 광 감지 구동부(PDSU)에 배치되는 경우, 제k+1 행의 광 감지 구동부(PDSU)에 배치된 제2 감지 트랜지스터(RT2)의 제1 전극(RS2)은 제k 스캔 초기화 배선(GILk)에 연결될 수 있다.
한편, 제2 화소 구동부(PDU2), 제3 화소 구동부(PDU3), 및 제4 화소 구동부(PDU4)는 도 27과 도 28을 결부하여 설명한 제1 화소 구동부(PDU1)와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
도 29는 도 27과 도 28의 G-G'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 30은 도 27과 도 28의 H-H'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 29 및 도 30의 실시예는 제3 감지 트랜지스터(RT3')의 제1 서브 트랜지스터(RT31)와 제2 서브 트랜지스터(RT32), 제2, 제4 및 제5 연결 전극들(RCE2', RCE4', RCE5')에서 도 23 및 도 24의 실시예와 차이가 있다. 도 29와 도 30에서는 도 23 및 도 24의 실시예와 중복된 설명은 생략한다.
도 29와 도 30을 참조하면, 제1 액티브층(ACT1)은 서브 트랜지스터들(RT31, RT32)의 채널층들(CH31, CH32), 제1 전극들(S31, S32), 및 제2 전극들(D31, D32)을 포함할 수 있다.
제1 서브 트랜지스터(RT31)의 채널층(CH31)은 제3 방향(DR3)에서 제1 서브 트랜지스터(RT31)의 게이트 전극(G31)과 중첩하는 영역일 수 있다. 제1 서브 트랜지스터(RT31)의 제1 전극(S31)은 채널층(CH31)의 일 측에 배치되고, 제2 전극(D31)은 채널층(CH31)의 타 측에 배치될 수 있다. 제1 서브 트랜지스터(RT31)의 제1 전극(S31)과 제2 전극(D31)은 제3 방향(DR3)에서 게이트 전극(G31)과 중첩하지 않는 영역일 수 있다. 제1 서브 트랜지스터(RT31)의 제1 전극(S31)과 제2 전극(D31)은 실리콘 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
제2 서브 트랜지스터(RT32)의 채널층(CH32)은 제3 방향(DR3)에서 제2 서브 트랜지스터(RT32)의 게이트 전극(G32)과 중첩하는 영역일 수 있다. 제2 서브 트랜지스터(RT32)의 제1 전극(S32)은 채널층(CH32)의 일 측에 배치되고, 제2 전극(D32)은 채널층(CH32)의 타 측에 배치될 수 있다. 제2 서브 트랜지스터(RT32)의 제1 전극(S32)과 제2 전극(D32)은 제3 방향(DR3)에서 게이트 전극(G32)과 중첩하지 않는 영역일 수 있다. 제2 서브 트랜지스터(RT32)의 제1 전극(S32)과 제2 전극(D32)은 실리콘 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
제1 게이트층(GTL1)은 제1 서브 트랜지스터(RT31)의 게이트 전극(G31)과 제2 서브 트랜지스터(RT32)의 게이트 전극(G32)을 포함할 수 있다.
제3 감지 콘택홀(RCT3')은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제1 감지 트랜지스터(RT1)의 제2 전극(RD1)을 노출하는 홀일 수 있다. 제4 감지 콘택홀(RCT4')은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제2 서브 트랜지스터(SRT32)의 제2 전극(RD32)을 노출하는 홀일 수 있다. 제2 감지 연결 전극(RCE2')은 제3 감지 콘택홀(RCT3')을 통해 제1 감지 트랜지스터(RT1)의 제2 전극(RD1)에 연결되고, 제4 감지 콘택홀(RCT4')을 통해 제2 서브 트랜지스터(SRT32)의 제2 전극(RD32)에 연결될 수 있다.
제7 감지 콘택홀(RCT7)'은 제2 게이트 절연막(132)과 제3 층간 절연막(143)을 관통하여 제2 감지 트랜지스터(RT2)의 제1 전극(RS2)을 노출하는 홀일 수 있다. 제8 감지 콘택홀(RCT8)은 제3 층간 절연막(143)을 관통하여 스캔 초기화 배선(GILk)을 노출하는 홀일 수 있다. 제4 감지 연결 전극(RCE4')은 제7 감지 콘택홀(RCT7')을 통해 제2 감지 트랜지스터(RT2)의 제1 전극(RS2)에 연결되고, 제8 감지 콘택홀(RCT8')을 통해 스캔 초기화 배선(GILk)에 연결될 수 있다.
제9 감지 콘택홀(RCT9')은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제1 서브 트랜지스터(SRT31)의 제2 전극(RD31)을 노출하는 홀일 수 있다. 제10 감지 콘택홀(RCT10')은 제1 유기막(160)을 관통하여 제5 감지 연결 전극(RCE5')을 노출하는 홀일 수 있다. 제5 감지 연결 전극(RCE5)은 제9 감지 콘택홀(RCT9')을 통해 제1 서브 트랜지스터(SRT31)의 제1 전극(RS31)에 연결되고, 제q 감지 배선(RLq)은 제10 감지 콘택홀(RCT10')을 통해 제5 감지 연결 전극(RCE5')에 연결될 수 있다.
도 29 및 도 30과 같이, 제1 화소 구동부(PDU1)의 구동 트랜지스터(DT), 제1 트랜지스터(ST1), 및 제4 내지 제6 트랜지스터들(ST4~ST6)은 실리콘 반도체를 갖는 제1 액티브층(ACT1)을 포함하는 P 타입 MOSFET으로 형성되는 반면에, 제2 트랜지스터(ST2) 및 제3 트랜지스터(ST3)는 산화물 반도체를 갖는 제2 액티브층(ACT2)을 포함하는 N 타입 MOSFET으로 형성될 수 있다. 이로 인해, 별도의 공정 추가 없이 광 감지 구동부(PSDU)의 제1 감지 트랜지스터(RT1) 와 제3 감지 트랜지스터(RT3')를 제1 액티브층(ACT1)을 포함하는 P 타입 MOSFET으로 형성하고, 제2 감지 트랜지스터(RT2)를 제2 액티브층(ACT2)을 포함하는 N 타입 MOSFET으로 형성할 수 있다. 그러므로, 제2 감지 트랜지스터(RT2)의 오프 누설 전류로 인해, 지문 감지 능력이 저하되는 것을 줄일 수 있다.
한편, 도 27과 도 28의 A-A'를 따라 절단한 표시 패널의 일 예, B-B'를 따라 절단한 표시 패널의 일 예, C-C'를 따라 절단한 표시 패널의 일 예, 및 D-D'를 따라 절단한 표시 패널의 일 예는 도 20 내지 도 22를 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
도 31은 또 다른 실시예에 따른 표시 화소와 광 감지 화소를 보여주는 회로도이다.
도 31의 실시예는 제2 감지 트랜지스터(RT2)의 게이트 전극이 제k+1 스캔 제어 배선(GCLk)에 연결되고 제1 전극이 제k+1 스캔 초기화 배선(GILk+1)에 연결되며, 제3 감지 트랜지스터(RT3")가 P 타입 MOSFET으로 형성된 복수의 서브 트랜지스터들(RT31", RT32")을 포함하는 것에서 도 16의 실시예와 차이가 있다. 도 31에서는 도 16의 실시예와 중복된 설명은 생략한다.
도 31을 참조하면, 제2 감지 트랜지스터(RT2")는 제k+1 스캔 제어 배선(GCLk+1)의 제k+1 스캔 제어 신호에 의해 턴-온되어 제k+1 스캔 초기화 배선(GILk+1)을 제1 노드(N1)에 연결시킨다. 제2 감지 트랜지스터(RT2")의 게이트 전극은 제k+1 스캔 제어 배선(GCLk+1)에 연결되고, 제1 전극은 제k+1 스캔 초기화 배선(GILk+1)에 연결되며, 제2 전극은 제1 노드(N1)에 연결될 수 있다.
제3 감지 트랜지스터(RT3")는 제1 서브 트랜지스터(RT31")와 제2 서브 트랜지스터(RT32")를 포함할 수 있다. 제1 서브 트랜지스터(RT31")와 제2 서브 트랜지스터(RT32")는 제k 스캔 바이어스 배선(GBLk)의 제k 스캔 바이어스 신호에 의해 턴-온되어 제1 감지 트랜지스터(RT1)의 제2 전극을 제q 감지 배선(RLq)에 연결시킨다. 이로 인해, 제1 감지 트랜지스터(RT1)의 감지 전류가 제q 감지 배선(RLq)으로 흐를 수 있다. 제k 스캔 바이어스 배선(GBLk)은 제k 스캔 바이어스 신호는 제k-1 스캔 기입 신호(GWLk-1)와 실질적으로 동일할 수 있다.
제1 서브 트랜지스터(RT31")의 게이트 전극은 제k 스캔 바이어스 배선(GBLk)에 연결되고, 제1 전극은 제q 감지 배선(RLq)에 연결되며, 제2 전극은 제2 서브 트랜지스터(RT32")의 제1 전극에 연결될 수 있다. 제2 서브 트랜지스터(RT32')의 게이트 전극은 제k 스캔 바이어스 배선(GBLk)에 연결되고, 제1 전극은 제1 서브 트랜지스터(RT31")의 제2 전극에 연결되며, 제2 전극은 제1 감지 트랜지스터(RT1)의 제2 전극에 연결될 수 있다.
제2 감지 트랜지스터(RT2")의 액티브층은 산화물 반도체로 이루어질 수 있으며, 이 경우 제2 감지 트랜지스터(RT2")는 N 타입 MOSFET으로 형성될 수도 있다. 제1 서브 트랜지스터(RT31")의 액티브층과 제2 서브 트랜지스터(RT32")의 액티브층은 폴리 실리콘으로 이루어질 수 있으며, 이 경우 제1 서브 트랜지스터(RT31")와 제2 서브 트랜지스터(RT32")는 P 타입 MOSFET으로 형성될 수 있다.
도 31과 같이, 제1 화소 구동부(PDU1)의 구동 트랜지스터(DT), 제1 트랜지스터(ST1), 및 제4 내지 제6 트랜지스터들(ST4~ST6)을 P 타입 MOSFET으로 형성하고, 제2 트랜지스터(ST2) 및 제3 트랜지스터(ST3)가 N 타입 MOSFET으로 형성되므로, 본 명세서의 실시예는 별도의 공정 추가 없이 제1 및 제3 감지 트랜지스터들(RT1, RT3")을 P 타입 MOSFET으로 형성하고, 제2 감지 트랜지스터(RT2")를 N 타입 MOSFET으로 형성할 수 있다. 제2 감지 트랜지스터(RT2")를 N 타입 MOSFET으로 형성함으로써, 제2 감지 트랜지스터(RT2")의 오프 누설 전류로 인해, 지문 감지 능력이 저하되는 것을 줄일 수 있다.
또한, 제3 감지 트랜지스터(RT3")가 복수의 트랜지스터가 직렬로 연결된 듀얼 트랜지스터로 형성되므로, 제3 감지 트랜지스터(RT3")의 오프 누설 전류로 인해, 지문 감지 능력이 저하되는 것을 줄일 수 있다.
또한, 제1 화소 구동부(PDU1)와 광 감지 구동부(PSDU)는 제k+1 스캔 제어 배선(GCLk+1), 제k 스캔 바이어스 배선(GBLk), 제k+11 스캔 초기화 배선(GILk+11), 제1 전원 배선(VDL), 및 제2 전원 배선(VSL)을 공용한다. 그러므로, 광 감지 구동부(PSDU)가 추가됨에도 광 감지 구동부(PSDU)를 구동하기 위한 별도의 신호가 인가되는 별도의 배선이 필요 없는 장점이 있다.
한편, 도 31에서는 제1 감지 트랜지스터(RT1)의 제1 전극이 제1 전원 배선(VDL)에 연결된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 감지 트랜지스터(RT1)의 제1 전극은 제1 초기화 배선(VIL1)에 연결되거나 도 41과 같이 제2 초기화 배선(VIL2)에 연결될 수 있으며, 이에 따라 도 33과 도 34의 레이아웃은 수정될 수 있다.
도 32는 또 다른 실시예에 따른 표시 화소와 광 감지 화소에 인가되는 제k 스캔 초기화 신호, 제k+1 스캔 초기화 신호, 제k 스캔 제어 신호, 제k+1 스캔 제어 신호, 제k 스캔 기입 신호, 제k 스캔 바이어스 신호, 및 제k 발광 신호를 보여주는 파형도이다.
도 32의 실시예는 제k+1 스캔 초기화 신호와 제k+1 스캔 제어 신호가 추가된 것에서 도 17의 실시예와 차이가 있다. 도 32에서는 도 17의 실시예와 중복된 설명은 생략한다.
도 32를 참조하면, 제k+1 스캔 초기화 신호(GIk+1)는 제k+1 스캔 초기화 배선(GILk+1)에 인가되는 신호로, 제1 노드(N1)를 제1 레벨 전압(VGL)으로 초기화시키기 위한 신호이다. 제k+1 스캔 제어 신호(GCk+1)는 제k+1 스캔 제어 배선(GCLk+1)에 인가되는 신호로, 제2 감지 트랜지스터(RT2")의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k+1 스캔 초기화 신호(GIk+1)와 제k+1 스캔 제어 신호(GCk+1)는 1 프레임 기간(DIS_FR, PS_FR)을 주기로 반복될 수 있다.
이하에서는, 도 31과 도 32를 결부하여, 리셋 기간(RSP), 광 노출 기간(EXP), 및 감지 기간(SEN) 동안 광 감지 화소(PS)의 동작을 상세히 설명한다.
제k+1 스캔 제어 신호(GCk+1)는 리셋 기간(RSP) 동안 제2 레벨 전압(VGH)을 가지며, 광 노출 기간(EXP)과 감지 기간(SEN) 동안 제1 레벨 전압(VGL)을 가질 수 있다. 제k 스캔 바이어스 신호(GBk)는 감지 기간(SEN) 동안 제2 레벨 전압(VGH)을 가지며, 리셋 기간(RSP)과 광 노출 기간(EXP) 동안 제1 레벨 전압(VGL)을 가질 수 있다.
리셋 기간(RSP) 동안 제k+1 스캔 제어 배선(GCLk+1)에는 제2 레벨 전압(VGH)을 갖는 제k+1 스캔 제어 신호(GCk+1)이 공급된다. 제2 감지 트랜지스터(RT2")는 제2 레벨 전압(VGH)을 갖는 제k+1 스캔 제어 신호(GCk+1)에 의해 턴-온된다. 제2 감지 트랜지스터(RT2")의 턴-온으로 인해, 제1 노드(N1)는 제k+1 스캔 초기화 배선(GILk+1)에 연결될 수 있다. 그러므로, 리셋 기간(RSP) 동안 제1 노드(N1)에는 제k+1 스캔 초기화 배선(GILk+1)의 제1 레벨 전압(VGL)이 공급될 수 있다. 제1 레벨 전압(VGL)이 제2 전원 전압(VSS)보다 낮은 전위를 가지므로, 광학 소자(PD)는 역바이어스 상태를 가질 수 있다.
광 노출 기간(EXP) 동안 발광 소자(LE)에서 발광된 광이 손가락(F)의 지문에서 반사되어 광학 소자(PD)에 입사될 수 있다. 이로 인해, 광학 소자(PD)는 광이 입사되는 경우, 광 전하들을 생성할 수 있고, 생성된 광 전하들은 광학 소자(PD)의 애노드 전극에 축적될 수 있다. 이로 인해, 제1 노드(N1)의 전압은 증가할 수 있으며, 제1 노드(N1)에 축적되는 전하량이 클수록 제1 노드(N1)의 전압이 증가하므로, 광 노출 기간(EXP)은 충분히 길게 설정되는 것이 바람직하다.
감지 기간(SEN) 동안 제k 스캔 바이어스 배선(GBLk)에는 제1 레벨 전압(VGL)을 갖는 제k 스캔 바이어스 신호(GBk)가 공급된다. 감지 기간(SEN) 동안 제3 감지 트랜지스터(RT3")는 제1 레벨 전압(VGL)을 갖는 제k 스캔 바이어스 신호(GBk)에 의해 턴-온된다. 제3 감지 트랜지스터(RT3")의 턴-온으로 인해, 제1 노드(N1)의 전압에 따른 제1 감지 트랜지스터(RT1)의 감지 전류가 제q 감지 배선(RLq)로 흐를 수 있다. 센서 구동 회로(300)는 감지 전류에 의해 제q 감지 배선(RLq)에 충전된 감지 전압을 감지하며, 이로 인해 감지된 지문 패턴이 미리 저장된 지문 패턴과 비교할 수 있다. 즉, 표시 장치(10)를 이용하여 지문 인증이 가능할 수 있다.
한편, 제2 표시 화소(PX2), 제3 표시 화소(PX3), 및 제4 표시 화소(PX4)의 동작은 도 31과 도 32를 결부하여 설명한 제1 표시 화소(PX1)의 동작과 실질적으로 동일할 수 있다. 그러므로, 제2 표시 화소(PX2), 제3 표시 화소(PX3), 및 제4 표시 화소(PX4)의 동작에 대한 설명은 생략한다.
도 33은 또 다른 실시예에 따른 제1 서브 화소와 광 감지 화소의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 및 제1 소스 드레인층을 보여주는 레이아웃 도이다. 도 34는 또 다른 실시예에 따른 제1 서브 화소와 광 감지 화소의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 제1 소스 드레인층, 및 제2 소스 드레인층을 보여주는 레이아웃 도이다. 도 33과 도 34에서는 도 18 및 도 19와 중복된 설명은 생략한다.
도 33과 도 34를 참조하면, 제k 스캔 바이어스 배선(GBLk)은 제1 방향(DR1)으로 연장될 수 있다. 제k 스캔 바이어스 배선(GBLk)은 제1 배선부(GBL1)와 제2 배선부(GBL2)를 포함할 수 있다. 제1 배선부(GBL1)는 제1 방향(DR1)으로 연장될 수 있다. 제2 배선부(GBL2)는 제1 방향(DR1)으로 연장되는 제1 연장부(EX1)와 제2 방향(DR2)으로 연장되는 제2 연장부(EX2)를 포함할 수 있다. 제2 배선부(GBL2)의 제1 연장부(EX1)는 제14 감지 콘택홀(RCT14")을 통해 제1 배선부(GBL1)에 연결될 수 있다.
제1 감지 트랜지스터(RT1)의 게이트 전극(RG1)은 제1 감지 콘택홀(RCT1")을 통해 제1 감지 연결 전극(RCE1")에 연결될 수 있다. 제1 감지 연결 전극(RCE1)은 제2 감지 콘택홀(RCT2")을 통해 제2 감지 트랜지스터(RT2")의 제1 전극(RS2")에 연결될 수 있다. 제1 감지 연결 전극(RCE1")은 제12 감지 콘택홀(RCT12")을 통해 제2 애노드 연결 전극(ANDE2")에 연결될 수 있다. 광학 소자(PD)의 제1 전극은 제2 애노드 콘택홀을 통해 제2 애노드 연결 전극(ANDE2")에 연결될 수 있다.
제1 감지 트랜지스터(RT1)의 제1 전극(RS1)은 제11 감지 콘택홀(RCT11")을 통해 제5 연결 전극(BE5")에 연결될 수 있다. 제1 감지 트랜지스터(RT1)의 제2 전극(RD1)은 제3 감지 콘택홀(RCT3")을 통해 제2 감지 연결 전극(RCE2")에 연결될 수 있다. 제2 감지 연결 전극(RCE2")은 제4 감지 콘택홀(RCT4")을 통해 제7 감지 연결 전극(RCE7")에 연결될 수 있다.
제2 감지 트랜지스터(RT2")의 게이트 전극(RG2")은 제k 스캔 제어 배선(GCLk)과 일체로 형성될 수 있다. 제2 감지 트랜지스터(RT2")의 게이트 전극(RG2")은 제k 스캔 제어 배선(GCLk)의 일부일 수 있다.
제2 감지 트랜지스터(RT2")의 제1 전극(RS2")은 제7 감지 콘택홀(RCT7")을 통해 제4 감지 연결 전극(RCE4")에 연결될 수 있다. 제4 감지 연결 전극(RCE4")은 제8 감지 콘택홀(RCT8")을 통해 제k 스캔 초기화 배선(GILk)에 연결될 수 있다. 제2 감지 트랜지스터(RT2")의 제2 전극(RD2")은 제2 감지 콘택홀(RCT2")을 통해 제1 감지 연결 전극(RCE1")에 연결될 수 있다.
제3 감지 트랜지스터(RT3")는 제1 서브 트랜지스터(RT31")와 제2 서브 트랜지스터(RT32")를 포함한다.
제1 서브 트랜지스터(RT31")는 채널층(RCH31"), 게이트 전극(RG31"), 제1 전극(RS31"), 및 제2 전극(RD31")에 연결될 수 있다. 제1 서브 트랜지스터(RT31")의 채널층(RCH31")은 제1 서브 트랜지스터(RT31")의 게이트 전극(RG31")과 중첩할 수 있다. 제1 서브 트랜지스터(RT31")의 게이트 전극(RG31")은 제1 서브 트랜지스터(RT31")의 채널층(RCH31") 상에 배치될 수 있다.
제1 서브 트랜지스터(RT31")의 게이트 전극(RG31")은 제13 감지 콘택홀(RCT13")을 통해 제k 스캔 바이어스 배선(GBLk)의 제2 배선부(GBL2)의 제2 연장부(EX2)에 연결될 수 있다.
제1 서브 트랜지스터(RT31")의 제1 전극(RS31")은 제9 감지 콘택홀(RCT9")을 통해 제5 감지 연결 전극(RCE5")에 연결될 수 있다. 제5 감지 연결 전극(RCE5")은 제10 감지 콘택홀(RCT10")을 통해 제q 감지 배선(RLq)에 연결될 수 있다. 제1 서브 트랜지스터(RT31")의 제2 전극(RD31")은 제2 서브 트랜지스터(RT32")의 제1 전극(RS32")에 연결될 수 있다.
제2 서브 트랜지스터(RT32")는 채널층(RCH32"), 게이트 전극(RG32"), 제1 전극(RS32"), 및 제2 전극(RD32")에 연결될 수 있다. 제2 서브 트랜지스터(RT32")의 채널층(RCH32")은 제2 서브 트랜지스터(RT32")의 게이트 전극(RG32")과 중첩할 수 있다. 제2 서브 트랜지스터(RT32")의 게이트 전극(RG32")은 제2 서브 트랜지스터(RT32")의 채널층(RCH32") 상에 배치될 수 있다.
제2 서브 트랜지스터(RT32")의 게이트 전극(RG32")은 제k 스캔 바이어스 배선(GBLk)의 제1 배선부(GBL1)와 일체로 형성될 수 있다. 제2 서브 트랜지스터(RT32")의 게이트 전극(RG32")은 제k 스캔 바이어스 배선(GBLk)의 제1 배선부(GBL1)의 일부일 수 있다.
제2 서브 트랜지스터(RT32")의 제2 전극(RD32")은 제5 감지 콘택홀(RCT5")을 통해 제3 감지 연결 전극(RCE3")에 연결될 수 있다. 제3 감지 연결 전극(RCE3")은 제6 감지 콘택홀(RCT6")을 통해 제7 감지 연결 전극(RCE7")에 연결될 수 있다. 제7 감지 연결 전극(RCE7")은 제4 감지 콘택홀(RCT4")을 통해 제2 감지 연결 전극(RCE2")에 연결될 수 있다. 제2 감지 연결 전극(RCE2")은 제1 감지 트랜지스터(RT1)의 제2 전극(RD1)에 연결될 수 있다. 그러므로, 제2 서브 트랜지스터(RT32")의 제2 전극(RD32")은 제1 감지 트랜지스터(RT1)의 제2 전극(RD1)에 연결될 수 있다.
제2 서브 트랜지스터(RT32")의 제1 전극(RS32")은 제2 방향(DR2)으로 길게 연장되므로, 제k 및 제k+1 행에 배치된 광 감지 구동부(PDSU)에 배치될 수 있다. 이로 인해, 제k 행의 광 감지 구동부(PDSU)에 배치된 제2 서브 트랜지스터(RT32")의 제1 전극(RS32")은 제k+1 행의 광 감지 구동부(PDSU)에 배치된 제1 감지 트랜지스터(RT1)의 제2 전극(RD1)에 연결될 수 있다. 제k 행의 광 감지 구동부(PDSU)에 배치된 제2 서브 트랜지스터(RT32")의 제1 전극(RS32")은 제k 스캔 바이어스 배선(GBLk)에 연결될 수 있다.
한편, 제2 화소 구동부(PDU2), 제3 화소 구동부(PDU3), 및 제4 화소 구동부(PDU4)는 도 33과 도 34를 결부하여 설명한 제1 화소 구동부(PDU1)와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
도 35는 도 33과 도 34의 I-I'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 36은 도 33과 도 34의 J-J'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 37은 도 33과 도 34의 K-K'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 35 내지 도 37에서는 도 23 및 도 24와 중복된 설명은 생략한다.
도 35 내지 도 37을 참조하면, 제1 액티브층(ACT1)은 채널층들(RCH31", RCH32"), 제1 전극들(RS31", RS32"), 및 제2 전극들(RD31", RD32")을 포함할 수 있다.
제1 서브 트랜지스터(RT31")의 채널층(RCH31")은 제3 방향(DR3)에서 제1 서브 트랜지스터(RT31")의 게이트 전극(RG31")과 중첩하는 영역일 수 있다. 제1 서브 트랜지스터(RT31")의 제1 전극(RS31")은 채널층(CH31")의 일 측에 배치되고, 제2 전극(RD31")은 채널층(RCH31")의 타 측에 배치될 수 있다. 제1 서브 트랜지스터(RT31")의 제1 전극(RS31")과 제2 전극(RD31")은 제3 방향(DR3)에서 게이트 전극(RG31")과 중첩하지 않는 영역일 수 있다. 제1 서브 트랜지스터(RT31")의 제1 전극(RS31")과 제2 전극(RD31")은 실리콘 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
제2 서브 트랜지스터(RT32")의 채널층(RCH32")은 제3 방향(DR3)에서 제2 서브 트랜지스터(RT32")의 게이트 전극(RG32")과 중첩하는 영역일 수 있다. 제2 서브 트랜지스터(RT32")의 제1 전극(RS32")은 채널층(RCH32")의 일 측에 배치되고, 제2 전극(D32")은 채널층(RCH32")의 타 측에 배치될 수 있다. 제2 서브 트랜지스터(RT32")의 제1 전극(RS32")과 제2 전극(RD32")은 제3 방향(DR3)에서 게이트 전극(RG32")과 중첩하지 않는 영역일 수 있다. 제2 서브 트랜지스터(RT32")의 제1 전극(RS32")과 제2 전극(RD32")은 실리콘 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
제1 게이트층(GTL1)은 제1 서브 트랜지스터(RT31")의 게이트 전극(RG31"), 제2 서브 트랜지스터(RT32")의 게이트 전극(RG32"), 및 제k 스캔 바이어스 배선(GBLk)의 제1 배선부(GBL1)를 포함할 수 있다. 제1 데이터 금속층(DTL1)은 제k 스캔 바이어스 배선(GBLk)의 제2 배선부(GBL2)를 포함할 수 있다.
제3 감지 콘택홀(RCT3")은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제1 감지 트랜지스터(RT1)의 제2 전극(RD1)을 노출하는 홀일 수 있다. 제4 감지 콘택홀(RCT4")은 제2 게이트 절연막(132)과 제3 층간 절연막(143)을 관통하여 제7 감지 연결 전극(RCE7")을 노출하는 홀일 수 있다. 제2 감지 연결 전극(RCE2")은 제3 감지 콘택홀(RCT3")을 통해 제1 감지 트랜지스터(RT1)의 제2 전극(RD1)에 연결되고, 제4 감지 콘택홀(RCT4")을 통해 제7 감지 연결 전극(RCE7")에 연결될 수 있다.
제5 감지 콘택홀(RCT5")은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제2 서브 트랜지스터(RT32)의 제1 전극(RS32)을 노출하는 홀일 수 있다. 제6 감지 콘택홀(RCT6")은 제2 게이트 절연막(132)과 제3 층간 절연막(143)을 관통하여 제7 감지 연결 전극(RCE7")을 노출하는 홀일 수 있다. 제3 감지 연결 전극(RCE3")은 제5 감지 콘택홀(RCT5")을 통해 제2 서브 트랜지스터(RT32)의 제1 전극(RS32)에 연결되고, 제6 감지 콘택홀(RCT6")을 통해 제7 감지 연결 전극(RCE7")에 연결될 수 있다.
제7 감지 콘택홀(RCT7")은 제2 게이트 절연막(132)과 제3 층간 절연막(143)을 관통하여 제2 감지 트랜지스터(RT2")의 제1 전극(RS2")을 노출하는 홀일 수 있다. 제8 감지 콘택홀(RCT8")은 제3 층간 절연막(143)을 관통하여 스캔 초기화 배선(GILk)을 노출하는 홀일 수 있다. 제4 감지 연결 전극(RCE4")은 제7 감지 콘택홀(RCT7")을 통해 제2 감지 트랜지스터(RT2")의 제1 전극(RS2")에 연결되고, 제8 감지 콘택홀(RCT8")을 통해 스캔 초기화 배선(GILk)에 연결될 수 있다.
제9 감지 콘택홀(RCT9")은 제1 게이트 절연막(131), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제1 서브 트랜지스터(SRT31")의 제1 전극(RS31")을 노출하는 홀일 수 있다. 제10 감지 콘택홀(RCT10")은 제1 유기막(160)을 관통하여 제5 감지 연결 전극(RCE5")을 노출하는 홀일 수 있다. 제5 감지 연결 전극(RCE5")은 제9 감지 콘택홀(RCT9")을 통해 제1 서브 트랜지스터(SRT31")의 제1 전극(RS31")에 연결되고, 제q 감지 배선(RLq)은 제10 감지 콘택홀(RCT10")을 통해 제5 감지 연결 전극(RCE5")에 연결될 수 있다.
제13 감지 콘택홀(RCT13")은 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제1 서브 트랜지스터(RT31")의 게이트 전극(RG31")을 노출하는 홀일 수 있다. 제14 감지 콘택홀(RCT14")은 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(132), 및 제3 층간 절연막(143)을 관통하여 제k 스캔 바이어스 배선(GBLk)의 제1 배선부(GBL1)를 노출하는 홀일 수 있다. 제k 스캔 바이어스 배선(GBLk)의 제2 배선부(GBL2)는 제13 감지 콘택홀(RCT13")을 통해 제1 서브 트랜지스터(RT31")의 게이트 전극(RG31")에 연결되고, 제14 감지 콘택홀(RCT14")을 통해 제k 스캔 바이어스 배선(GBLk)의 제1 배선부(GBL1)에 연결될 수 있다.
도 31과 같이, 제1 화소 구동부(PDU1)의 구동 트랜지스터(DT), 제1 트랜지스터(ST1), 및 제4 내지 제6 트랜지스터들(ST4~ST6)은 실리콘 반도체를 갖는 제1 액티브층(ACT1)을 포함하는 P 타입 MOSFET으로 형성되는 반면에, 제2 트랜지스터(ST2) 및 제3 트랜지스터(ST3)는 산화물 반도체를 갖는 제2 액티브층(ACT2)을 포함하는 N 타입 MOSFET으로 형성될 수 있다. 이로 인해, 별도의 공정 추가 없이 광 감지 구동부(PSDU)의 제1 감지 트랜지스터(RT1) 와 제3 감지 트랜지스터(RT3")를 제1 액티브층(ACT1)을 포함하는 P 타입 MOSFET으로 형성하고, 제2 감지 트랜지스터(RT2")를 제2 액티브층(ACT2)을 포함하는 N 타입 MOSFET으로 형성할 수 있다. 그러므로, 제2 감지 트랜지스터(RT2")의 오프 누설 전류로 인해, 지문 감지 능력이 저하되는 것을 줄일 수 있다.
한편, 도 33과 도 34의 A-A'를 따라 절단한 표시 패널의 일 예, B-B'를 따라 절단한 표시 패널의 일 예, C-C'를 따라 절단한 표시 패널의 일 예, 및 D-D'를 따라 절단한 표시 패널의 일 예는 도 20 내지 도 22를 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
도 38은 또 다른 실시예에 따른 표시 화소와 광 감지 화소를 보여주는 회로도이다.
도 38의 실시예는 제1 감지 트랜지스터(RT1)의 제1 전극이 제1 전원 배선(VDL)이 아닌 제2 초기화 배선(VIL2)에 연결되는 것에서 도 16의 실시예와 차이가 있다. 도 38에서는 도 16의 실시예와 중복된 설명은 생략한다.
도 38을 참조하면, 제1 감지 트랜지스터(RT1)의 제1 전극이 제2 초기화 배선(VIL2)에 연결되므로, 감지 기간(SEN) 동안 제1 노드(N1)의 전압에 따른 제1 감지 트랜지스터(RT1)의 감지 전류가 제1 감지 트랜지스터(RT1)의 제1 전극이 연결된 제2 초기화 배선(VIL2)으로부터 제q 감지 배선(RLq)으로 흐를 수 있다.
도 39는 또 다른 실시예에 따른 제1 서브 화소와 광 감지 화소의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 및 제1 소스 드레인층을 보여주는 레이아웃 도이다. 도 40은 또 다른 실시예에 따른 제1 서브 화소와 광 감지 화소의 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 제1 소스 드레인층, 및 제2 소스 드레인층을 보여주는 레이아웃 도이다. 도 41은 도 39와 도 40의 L-L'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 39 내지 도 41에서는 제1 감지 트랜지스터(RT1)의 제1 전극(RS1)이 제11 감지 콘택홀(RCT11')을 통해 제2 초기화 배선(VIL2)에 연결된 것에서 도 18, 도 19 및 도 24의 실시예와 차이가 있다. 제11 감지 콘택홀(RCT11')은 게이트 절연막들(131, 132)과 층간 절연막들(141, 142, 143)을 관통하여 제1 감지 트랜지스터(RT1)의 제1 전극(RS1)을 노출하는 홀일 수 있다.
한편, 도 38 내지 도 41에서는 제1 감지 트랜지스터(RT1)의 제1 전극이 제2 초기화 배선(VIL2)에 연결된 것을 예시하였지만, 본 명세서의 실시예는 이에 한정되지 않을 수 있다. 예를 들어, 제1 감지 트랜지스터(RT1)의 제1 전극은 제1 초기화 배선(VIL1)에 연결될 수 있다. 이 경우, 제1 감지 트랜지스터(RT1)의 제1 전극은 제2 방향(DR2)에서 제1 초기화 배선(VIL1)까지 길게 연장되므로, 제1 차폐 전극(SHE1), 스캔 제어 배선(GCLk), 발광 배선(EMLk), 및 제3 감지 연결 전극(RCE3)과 중첩할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
[부호의 설명]
10: 표시 장치 100: 표시 패널
200: 표시 구동 회로 400: 회로 보드

Claims (29)

  1. 발광 소자를 포함하는 발광부와 상기 발광 소자에 구동 전류를 인가하는 화소 구동부를 각각 포함하는 표시 화소들; 및
    광 감지 소자를 포함하는 광 감지부와 상기 광 감지 소자의 광전류에 따라 감지 전류를 감지 배선들 중에서 어느 한 감지 배선에 인가하는 감지 구동부를 각각 포함하는 광 감지 화소들을 구비하고,
    상기 감지 구동부는,
    상기 광 감지 소자의 제1 전극의 전압에 따라 감지 배선으로 흐르는 감지 전류를 제어하는 제1 감지 트랜지스터; 및
    상기 광 감지 소자의 제1 전극을 제1 레벨 전압으로 초기화하는 제2 감지 트랜지스터를 포함하며,
    상기 제1 감지 트랜지스터의 채널층과 상기 제2 감지 트랜지스터의 채널층은 상이한 물질로 이루어진 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 감지 트랜지스터의 채널층은 폴리 실리콘으로 이루어지고, 상기 제2 감지 트랜지스터의 채널층은 산화물 반도체로 이루어진 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 감지 트랜지스터는 P 타입 MOSFET으로 형성되고, 상기 제2 감지 트랜지스터는 N 타입 MOSFET으로 형성되는 표시 장치.
  4. 제1 항에 있어서,
    상기 감지 구동부는 상기 제1 감지 트랜지스터의 감지 전류를 상기 감지 배선에 인가하는 제3 감지 트랜지스터를 더 포함하며,
    상기 제3 감지 트랜지스터의 채널층은 상기 제2 감지 트랜지스터의 채널층과 동일한 물질로 이루어진 표시 장치.
  5. 제4 항에 있어서,
    상기 제3 감지 트랜지스터의 채널층은 산화물 반도체로 이루어진 표시 장치.
  6. 제4 항에 있어서,
    상기 제3 감지 트랜지스터는 N 타입 MOSFET으로 형성되는 표시 장치.
  7. 제4 항에 있어서,
    스캔 기입 신호들이 각각 인가되는 스캔 기입 배선들;
    스캔 초기화 신호들이 각각 인가되는 스캔 초기화 배선들; 및
    스캔 제어 신호들이 각각 인가되는 스캔 제어 배선들을 더 구비하고,
    상기 제2 감지 트랜지스터는 상기 스캔 제어 배선들 중에서 제k(k는 2 이상의 양의 정수) 스캔 제어 배선의 제k 스캔 제어 신호에 따라 상기 광 감지 소자의 제1 전극을 상기 스캔 초기화 배선들 중에서 제k-1 스캔 초기화 배선에 전기적으로 연결하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제3 감지 트랜지스터는 상기 스캔 초기화 배선들 중에서 제k 스캔 초기화 배선의 제k 스캔 초기화 신호에 따라 상기 제1 감지 트랜지스터의 제1 전극을 상기 감지 배선에 전기적으로 연결하는 표시 장치.
  9. 제8 항에 있어서,
    상기 화소 구동부는,
    게이트 전극의 전압에 따라 상기 구동 전류를 제어하는 구동 트랜지스터;
    상기 스캔 기입 배선들 중에서 제k 스캔 기입 신호의 제k 스캔 기입 신호에 따라 데이터 배선의 데이터 전압을 상기 구동 트랜지스터의 제1 전극에 인가하는 제1 트랜지스터;
    상기 제k 스캔 제어 배선의 제k 스캔 제어 신호에 따라 상기 구동 트랜지스터의 게이트 전극과 제2 전극을 전기적으로 연결하는 제2 트랜지스터; 및
    상기 제k 스캔 초기화 배선의 제k 스캔 초기화 신호에 따라 상기 구동 트랜지스터의 게이트 전극에 제1 초기화 배선의 제1 초기화 전압을 인가하는 제3 트랜지스터를 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 감지 구동부는 상기 제1 감지 트랜지스터의 감지 전류를 상기 감지 배선에 인가하는 제3 감지 트랜지스터를 더 포함하며,
    상기 제3 감지 트랜지스터의 채널층은 상기 제1 감지 트랜지스터의 채널층과 동일한 물질로 이루어진 표시 장치.
  11. 제10 항에 있어서,
    상기 제3 감지 트랜지스터의 채널층은 폴리 실리콘으로 이루어진 표시 장치.
  12. 제10 항에 있어서,
    상기 제3 감지 트랜지스터는 P 타입 MOSFET으로 형성되는 표시 장치.
  13. 제10 항에 있어서,
    스캔 기입 신호들이 각각 인가되는 스캔 기입 배선들;
    스캔 초기화 신호들이 각각 인가되는 스캔 초기화 배선들;
    스캔 제어 신호들이 각각 인가되는 스캔 제어 배선들; 및
    발광 신호들이 각각 인가되는 발광 배선들을 더 구비하고,
    상기 제2 감지 트랜지스터는 상기 스캔 제어 배선들 중에서 제k(k는 2 이상의 양의 정수) 스캔 제어 배선의 제k 스캔 제어 신호에 따라 상기 광 감지 소자의 제1 전극을 상기 스캔 초기화 배선들 중에서 제k-1 스캔 초기화 배선에 전기적으로 연결하고,
    상기 제3 감지 트랜지스터는 상기 발광 배선들 중에서 제k+1 발광 배선의 제k+1 발광 신호에 따라 상기 제1 감지 트랜지스터의 제1 전극을 상기 감지 배선에 전기적으로 연결하는 표시 장치.
  14. 제13 항에 있어서,
    상기 화소 구동부는,
    게이트 전극의 전압에 따라 상기 구동 전류를 제어하는 구동 트랜지스터;
    상기 스캔 기입 배선들 중에서 제k 스캔 기입 신호의 제k 스캔 기입 신호에 따라 데이터 배선의 데이터 전압을 상기 구동 트랜지스터의 제1 전극에 인가하는 제1 트랜지스터;
    상기 제k 스캔 제어 배선의 제k 스캔 제어 신호에 따라 상기 구동 트랜지스터의 게이트 전극과 제2 전극을 전기적으로 연결하는 제2 트랜지스터;
    상기 스캔 초기화 배선들 중에서 제k 스캔 초기화 배선의 제k 스캔 초기화 신호에 따라 상기 구동 트랜지스터의 게이트 전극에 제1 초기화 배선의 제1 초기화 전압을 인가하는 제3 트랜지스터; 및
    상기 발광 배선들 중에서 제k 발광 배선의 제k 발광 신호에 따라 상기 구동 트랜지스터의 제1 전극을 제1 전원 전압이 인가되는 제1 전원 배선에 전기적으로 연결하는 제4 트랜지스터를 포함하는 표시 장치.
  15. 제10 항에 있어서,
    스캔 기입 신호들이 각각 인가되는 스캔 기입 배선들;
    스캔 초기화 신호들이 각각 인가되는 스캔 초기화 배선들;
    스캔 제어 신호들이 각각 인가되는 스캔 제어 배선들; 및
    스캔 바이어스 신호들이 각각 인가되는 스캔 바이어스 배선들을 더 구비하고,
    상기 제2 감지 트랜지스터는 상기 스캔 제어 배선들 중에서 제k+1(k는 2 이상의 양의 정수) 스캔 제어 배선의 제k+1 스캔 제어 신호에 따라 상기 광 감지 소자의 제1 전극을 상기 스캔 초기화 배선들 중에서 제k+1 스캔 초기화 배선에 전기적으로 연결하고,
    상기 제3 감지 트랜지스터는 상기 스캔 바이어스 배선들 중에서 제k 스캔 바이어스 신호에 따라 상기 제1 감지 트랜지스터의 제1 전극을 상기 감지 배선에 전기적으로 연결하는 표시 장치.
  16. 제15 항에 있어서,
    상기 화소 구동부는,
    게이트 전극의 전압에 따라 상기 구동 전류를 제어하는 구동 트랜지스터;
    상기 스캔 기입 배선들 중에서 제k 스캔 기입 신호의 제k 스캔 기입 신호에 따라 데이터 배선의 데이터 전압을 상기 구동 트랜지스터의 제1 전극에 인가하는 제1 트랜지스터;
    상기 스캔 제어 배선들 중에서 제k 스캔 제어 배선의 제k 스캔 제어 신호에 따라 상기 구동 트랜지스터의 게이트 전극과 제2 전극을 전기적으로 연결하는 제2 트랜지스터;
    상기 스캔 초기화 배선들 중에서 제k 스캔 초기화 배선의 제k 스캔 초기화 신호에 따라 상기 구동 트랜지스터의 게이트 전극에 제1 초기화 배선의 제1 초기화 전압을 인가하는 제3 트랜지스터; 및
    상기 제k 스캔 바이어스 신호에 따라 상기 발광 소자의 제1 전극에 제2 초기화 배선의 제2 초기화 전압을 인가하는 제4 트랜지스터를 포함하는 표시 장치.
  17. 제1 항에 있어서,
    상기 광 감지 화소들 중에서 어느 한 광 감지 화소의 감지 구동부는 상기 표시 화소들 중에서 어느 한 표시 화소의 화소 구동부의 일 측에 배치되는 표시 장치.
  18. 제17항에 있어서,
    제1 방향으로 연장되는 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 및 발광 배선들; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 배선들과 감지 배선들을 더 구비하고,
    상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향에서 상기 광 감지 구동부와 상기 화소 구동부는 상기 스캔 기입 배선들 중에서 하나, 상기 스캔 초기화 배선들 중에서 하나, 상기 스캔 제어 배선들 중에서 하나, 및 상기 발광 배선들 중에서 하나와 중첩하며,
    상기 제3 방향에서 상기 광 감지 구동부는 상기 감지 배선들 중에서 하나와 중첩하고,
    상기 화소 구동부는 상기 데이터 배선들 중에서 하나와 중첩하는 표시 장치.
  19. 제1 항에 있어서,
    상기 광 감지 화소들 중에서 어느 한 광 감지 화소의 감지 구동부는 상기 표시 화소들 중에서 상기 감지 배선의 연장 방향으로 이웃하는 두 개의 표시 화소들의 화소 구동부들의 일 측에 배치되는 표시 장치.
  20. 제19 항에 있어서,
    제1 방향으로 연장되는 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 및 발광 배선들; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 배선들과 감지 배선들을 더 구비하고,
    상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향에서 상기 광 감지 화소는 상기 스캔 기입 배선들 중에서 두 개, 상기 스캔 초기화 배선들 중에서 두 개, 상기 스캔 제어 배선들 중에서 두 개, 및 상기 발광 배선들 중에서 두 개와 중첩하는 표시 장치.
  21. 제1 방향으로 연장되는 스캔 기입 배선들, 스캔 초기화 배선들, 스캔 제어 배선들, 및 발광 배선들;
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 배선들과 감지 배선들;
    발광 소자를 포함하는 발광부와 상기 데이터 배선들 중에서 어느 한 데이터 배선의 데이터 전압에 따라 상기 발광 소자에 구동 전류를 인가하는 화소 구동부를 각각 포함하는 표시 화소들; 및
    광 감지 소자를 포함하는 광 감지부와 상기 광 감지 소자의 광전류에 따라 감지 전류를 상기 감지 배선들 중에서 어느 한 감지 배선에 인가하는 감지 구동부를 각각 포함하는 광 감지 화소들을 구비하고,
    상기 광 감지 화소들 중에서 제1 광 감지 화소의 감지 구동부는 상기 표시 화소들 중에서 제1 표시 화소의 화소 구동부의 일 측에 배치되며,
    상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향에서 상기 제1 광 감지 화소의 감지 구동부는 상기 스캔 기입 배선들 중에서 적어도 하나, 상기 스캔 초기화 배선들 중에서 적어도 하나, 상기 스캔 제어 배선들 중에서 적어도 하나, 상기 발광 배선들 중에서 적어도 하나, 및 상기 감지 배선들 중에서 적어도 하나와 중첩하는 표시 장치.
  22. 제21 항에 있어서,
    상기 표시 화소들 중에서 제2 표시 화소의 화소 구동부는 상기 제1 표시 화소의 화소 구동부의 타 측에 배치되며,
    상기 광 감지 화소들 중에서 제2 광 감지 화소의 감지 구동부는 상기 제2 표시 화소의 화소 구동부의 일 측에 배치되는 표시 장치.
  23. 제22 항에 있어서,
    상기 제3 방향에서 상기 제1 광 감지 화소의 화소 구동부, 상기 제2 광 감지 화소의 화소 구동부, 상기 제1 표시 화소의 화소 구동부, 및 상기 제2 표시 화소의 화소 구동부는 상기 스캔 기입 배선들 중에서 제1 스캔 기입 배선, 상기 스캔 초기화 배선들 중에서 제1 스캔 초기화 배선, 상기 스캔 제어 배선들 중에서 제1 스캔 제어 배선, 및 상기 발광 배선들 중에서 제1 발광 배선과 중첩하는 표시 장치.
  24. 제21 항에 있어서,
    상기 광 감지 화소들 중에서 제2 광 감지 화소의 감지 구동부는 상기 제1 표시 화소의 화소 구동부의 타 측에 배치되며,
    상기 표시 화소들 중에서 제2 표시 화소의 화소 구동부는 상기 제2 광 감지 화소의 감지 구동부의 일 측에 배치되는 표시 장치.
  25. 제21 항에 있어서,
    상기 표시 화소들 중에서 제2 표시 화소의 화소 구동부는 상기 제1 광 감지 화소의 감지 구동부의 일 측에 배치되며,
    상기 제1 표시 화소의 화소 구동부와 상기 제2 표시 화소의 화소 구동부는 상기 제2 방향으로 배치되는 표시 장치.
  26. 제25 항에 있어서,
    상기 제2 방향에서 상기 제1 광 감지 화소의 감지 구동부의 길이는 상기 제2 방향에서 상기 제1 표시 화소의 화소 구동부의 길이와 상기 제2 표시 화소의 화소 구동부의 길이보다 긴 표시 장치.
  27. 제25 항에 있어서,
    상기 제3 방향에서 상기 제1 광 감지 화소의 화소 구동부는 상기 스캔 기입 배선들 중에서 제1 스캔 기입 배선 및 제2 스캔 기입 배선, 상기 스캔 초기화 배선들 중에서 제1 스캔 초기화 배선 및 제2 스캔 초기화 배선, 상기 스캔 제어 배선들 중에서 제1 스캔 제어 배선 및 제2 스캔 제어 배선, 및 상기 발광 배선들 중에서 제1 발광 배선 및 제2 발광 배선과 중첩하는 표시 장치.
  28. 제27 항에 있어서,
    상기 제1 표시 화소의 화소 구동부는 상기 제1 스캔 기입 배선, 상기 제1 스캔 초기화 배선, 상기 제1 스캔 제어 배선, 및 상기 제1 발광 배선과 중첩하고,
    상기 제2 표시 화소의 화소 구동부는 상기 제2 스캔 기입 배선, 상기 제2 스캔 초기화 배선, 상기 제2 스캔 제어 배선, 및 상기 제2 발광 배선과 중첩하는 표시 장치.
  29. 제21 항에 있어서,
    상기 감지 구동부는,
    상기 광 감지 소자의 제1 전극의 전압에 따라 상기 감지 배선들 중에서 하나의 감지 배선으로 흐르는 감지 전류를 제어하는 제1 감지 트랜지스터; 및
    상기 광 감지 소자의 제1 전극을 제1 레벨 전압으로 초기화하는 제2 감지 트랜지스터를 포함하며,
    상기 제1 감지 트랜지스터의 채널층과 상기 제2 감지 트랜지스터의 채널층은 상이한 물질로 이루어진 표시 장치.
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