WO2022211546A1 - 반도체 발광소자를 포함하는 디스플레이 장치 - Google Patents

반도체 발광소자를 포함하는 디스플레이 장치 Download PDF

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light emitting
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wiring
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윤두현
장훈
이슬
송후영
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엘지디스플레이 주식회사
엘지전자 주식회사
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Definitions

  • the embodiment relates to a display device, and more particularly, to a display device using a semiconductor light emitting device.
  • Display devices used in computer monitors, TVs, and mobile phones include organic light emitting displays that emit light by themselves, liquid crystal displays that require a separate light source, micro-LED displays, etc. There is this.
  • a micro-LED display is a display using a micro-LED, which is a semiconductor light emitting device having a diameter or cross-sectional area of 100 ⁇ m or less, as a display device.
  • Micro-LED display has excellent performance in many characteristics such as contrast ratio, response speed, color gamut, viewing angle, brightness, resolution, lifespan, luminous efficiency and luminance, because micro-LED, a semiconductor light emitting device, is used as a display device.
  • the micro-LED display has the advantage of being able to separate and combine the screens in a modular way, so that the size or resolution can be freely adjusted and the flexible display can be implemented.
  • micro-LED displays require millions of micro-LEDs, there is a technical problem in that it is difficult to quickly and accurately transfer micro-LEDs to a display panel.
  • the self-assembly method is a method in which the semiconductor light emitting device finds an assembly position in a fluid by itself, and is advantageous for realization of a large-screen display device.
  • the technical problem of the embodiment is to provide a display device having improved assembly rate of a light emitting device by implementing assembly wiring in various forms.
  • a technical problem of the embodiment is to provide a display device capable of preventing corrosion of assembly wiring.
  • the technical problem of the embodiment is to provide a display device capable of easily bonding a light emitting device by reducing a step difference between assembly wiring.
  • the technical problem of the embodiment is to provide a display device capable of precisely controlling the distance between the assembly wiring.
  • Another object of the embodiment is to provide a display device capable of electrically connecting a light emitting device to only one of a pair of assembly wirings.
  • the technical problem of the embodiment is to provide a display device in which the assembly force for the light emitting element is strengthened.
  • the technical problem of the embodiment is to provide a display device from which parasitic capacitance is removed.
  • a technical problem of the embodiment is to provide a display device having a reduced panel thickness.
  • the tasks of the embodiment are not limited to the tasks mentioned above, and include those that can be grasped from the specification.
  • a display device including a semiconductor light emitting device includes a substrate, first assembly wirings and second assembly wirings alternately disposed on the substrate and spaced apart from each other, the first assembly wirings and the second assembly wirings and a semiconductor light emitting device disposed on the planarization layer having a first opening and a first electrode, disposed inside the first opening, and overlapping the first assembly wiring and the second assembly wiring. .
  • the first electrode of the semiconductor light emitting device may be electrically connected to one of the first assembly wiring and the second assembly wiring.
  • the embodiment may further include an insulating layer between the first assembly wiring and the first electrode of the semiconductor light emitting device.
  • the second assembly wiring may be exposed from the insulating layer in the first opening.
  • the first assembly wiring may include a first conductive layer disposed on the substrate and a first cladding layer in contact with the first conductive layer.
  • the second assembly wiring may include a second conductive layer disposed on the insulating layer and a second cladding layer in contact with the second conductive layer.
  • a first electrode of the semiconductor light emitting device may be in contact with the second cladding layer.
  • a portion of the first conductive layer, a portion of the first clad layer, a portion of the second conductive layer, and a portion of the second clad layer may overlap the first opening.
  • the second clad layer may be disposed on the insulating layer.
  • the first conductive layer and the second conductive layer may overlap the planarization layer.
  • a portion of each of the first clad layer and the second clad layer may be disposed inside the first opening.
  • the first clad layer may be disposed under the insulating layer, and the second clad layer may be disposed on the insulating layer.
  • the first clad layer and the second clad layer may be disposed on the same plane under the insulating layer.
  • the second clad layer may be electrically connected to the second conductive layer on the insulating layer through a contact hole of the insulating layer.
  • the first assembly wiring and the second assembly wiring may be disposed on the same plane.
  • the embodiment may further include a protrusion protruding from a sidewall of the planarization layer in the first opening to cover a portion of the first assembly wiring and a portion of the second assembly wiring.
  • the embodiment may further include a grounding pad electrically connected to the active region of the substrate.
  • the first assembly wiring may vertically overlap the second assembly wiring, and the second assembly wiring may include an electrode hole in a region vertically overlapping with the first assembly wiring.
  • the first assembly wiring includes a first conductive layer and a first cladding layer on the first conductive layer
  • the second assembly wiring includes a second conductive layer and a second cladding layer on the second conductive layer.
  • the first clad layer may include a 1-1 clad layer and a 1-2 clad layer extending from the 1-1 clad layer.
  • the second clad layer may include a 2-1 clad layer and a 2-2 clad layer extending from the 2-1 clad layer.
  • the semiconductor light emitting device may include a semiconductor light emitting device in which the 1-2 clad layer and the 2-2 clad layer are vertically overlapped.
  • the 2-2 clad layer may include the electrode hole.
  • a display device including a semiconductor light emitting device includes: a substrate on which a plurality of sub-pixels are defined; a first assembly line disposed along a plurality of sub-pixels disposed on the same line among the plurality of sub-pixels; a second assembly wiring disposed along a plurality of sub-pixels disposed on the same line among the plurality of sub-pixels and disposed adjacent to each of the first assembly wirings, and overlapping the first assembly wiring and the second assembly wiring and a planarization layer including a first opening, and a light emitting device disposed in the first opening in each of the plurality of sub-pixels and electrically connected to the second assembly wiring.
  • the light emitting device may be bonded to the second assembly line in the first opening.
  • Each of the first assembly wirings may include a first conductive layer and a first cladding layer electrically connected to the first conductive layer.
  • Each of the second assembly wirings may include a second conductive layer and a second cladding layer electrically connected to the second conductive layer.
  • the first conductive layer and the first clad layer may be made of different materials, and the second conductive layer and the second clad layer may be made of different materials.
  • An insulating layer covering the first conductive layer and the first cladding layer may be further included.
  • the second conductive layer may be disposed on the insulating layer, and the planarization layer may cover the first conductive layer and the second conductive layer.
  • the first clad layer may extend from the first conductive layer into the first opening.
  • the second cladding layer may extend inside the first opening from the second conductive layer to contact the plurality of light emitting devices.
  • the embodiment may further include a grounding pad electrically connected to the active region of the substrate.
  • the first assembly wiring may vertically overlap the second assembly wiring, and the second assembly wiring may include an electrode hole in a region vertically overlapping with the first assembly wiring.
  • the self-assembly wiring of the light emitting device can be used as a wiring for driving the light emitting device.
  • the embodiment has a technical effect that can minimize the occurrence of defects during self-assembly or bonding of the light emitting device by variously forming the structure of the plurality of assembly wirings.
  • the embodiment has a technical effect that can minimize corrosion and short circuit defects of a plurality of assembly wiring.
  • corrosion of the conductive layer may be prevented by using a clad layer resistant to corrosion.
  • the embodiment has a technical effect that can precisely control the spacing between the plurality of assembly wiring.
  • the embodiment has a technical effect of stably bonding a plurality of light emitting devices by reducing a step difference between a plurality of assembly wirings. In addition, the embodiment has a technical effect of stably bonding the light emitting device by overcoming the step difference between the plurality of assembly wirings by forming the protrusion in the planarization layer.
  • the embodiment has a technical effect that can easily separate the first assembly wiring and the light emitting device while simplifying the insulating layer covering the first assembly wiring.
  • the embodiment has a technical effect that can strengthen the assembly force for the light emitting device by arranging a plurality of assembly wiring in a vertically symmetrical structure.
  • the embodiment has a technical effect of removing the parasitic capacitance through the grounding pad.
  • the embodiment has a technical effect that can reduce the thickness of the panel substrate.
  • the thickness of the panel substrate may be reduced by extending the cladding layer in the horizontal direction of the conductive layer and overlapping the cladding layer in the opening where the light emitting device is assembled.
  • FIG. 1 is a schematic plan view of a display device according to an embodiment.
  • FIG. 2 is a schematic enlarged plan view of a display device according to an embodiment.
  • FIG. 3 is a cross-sectional view taken along line III-III' of FIG. 2 .
  • 4A to 4G are process diagrams for explaining a method of manufacturing a display device according to an embodiment.
  • FIG. 5 is a cross-sectional view of a display device according to a second exemplary embodiment.
  • FIG. 6 is a cross-sectional view of a display device according to a third exemplary embodiment.
  • FIG. 7A and 7B are cross-sectional views of a display device according to a fourth embodiment.
  • FIG. 8A is a cross-sectional view of a display device according to a fifth embodiment.
  • FIG. 8B is a cross-sectional view of a display device according to a sixth embodiment.
  • 9A is a cross-sectional view of a display device according to a seventh embodiment.
  • FIG. 9B is a cross-sectional view showing the DEP force in the seventh embodiment of FIG. 9A .
  • FIG. 10 is a perspective view illustrating first and second assembly wirings in the seventh embodiment of FIG. 9A .
  • the display device described in this specification includes a digital TV, a mobile phone, a smart phone, a laptop computer, a digital broadcasting terminal, a personal digital assistant (PDA), a portable multimedia player (PMP), a navigation system, a slate ) PCs, Tablet PCs, Ultra-Books, desktop computers, and the like.
  • PDA personal digital assistant
  • PMP portable multimedia player
  • a navigation system a slate
  • Tablet PCs Ultra-Books
  • desktop computers and the like.
  • the configuration according to the embodiment described in the present specification may be applied to a display capable device even if it is a new product form to be developed later.
  • FIG. 1 is a schematic plan view of a display apparatus 100 according to an embodiment.
  • FIG. 1 only the substrate 110 and the plurality of sub-pixels SP among various components of the display apparatus 100 are illustrated for convenience of explanation.
  • the display apparatus 100 may include a flexible display manufactured on a thin and flexible substrate.
  • the flexible display can be bent or rolled like paper while maintaining the characteristics of the conventional flat panel display.
  • visual information may be implemented by independently controlling light emission of unit pixels arranged in a matrix form.
  • a unit pixel means a minimum unit for realizing one color.
  • a unit pixel of the flexible display may be implemented by a light emitting device.
  • the light emitting device may be a Micro-LED or a Nano-LED, but is not limited thereto.
  • the substrate 110 is configured to support various components included in the display apparatus 100 and may be made of an insulating material.
  • the substrate 110 may be made of glass or resin.
  • the substrate 110 may include a polymer or plastic, or may be made of a material having flexibility.
  • the substrate 110 includes a display area AA and a non-display area NA.
  • the display area AA is an area in which a plurality of sub-pixels SP are disposed to display an image.
  • Each of the plurality of sub-pixels SP is an individual unit emitting light, and a semiconductor light emitting device LED and a driving circuit are formed in each of the plurality of sub-pixels SP.
  • the plurality of sub-pixels SP may include a red sub-pixel, a green sub-pixel, a blue sub-pixel, and/or a white sub-pixel, but is not limited thereto.
  • the plurality of sub-pixels SP includes a red sub-pixel, a green sub-pixel, and a blue sub-pixel, but the present invention is not limited thereto.
  • the non-display area NA is an area in which an image is not displayed, and is an area in which various wirings, driving ICs, and the like for driving the sub-pixels SP disposed in the display area AA are disposed.
  • various ICs and driving circuits such as a gate driver IC and a data driver IC may be disposed in the non-display area NA.
  • the non-display area NA may be positioned or omitted on the rear surface of the substrate 110 , that is, the surface on which the sub-pixel SP is not, and is not limited thereto.
  • the display apparatus 100 of the embodiment may drive the light emitting device in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • FIG. 2 is a schematic enlarged plan view of a display device according to an embodiment.
  • 3 is a cross-sectional view taken along line III-III' of FIG. 2 .
  • the display device 100 includes a plurality of scan wires SL, a plurality of data wires DL, a plurality of high potential power wires VDD, and a plurality of assembly wires. 120 , a plurality of reference lines RL and a black matrix BM, a plurality of sub-pixels SP, each of a first transistor TR1 , a second transistor TR2 , a third transistor TR3 , and storage A capacitor ST, a semiconductor light emitting device LED, a light blocking layer LS, a buffer layer 111, a gate insulating layer 112, a plurality of passivation layers 113, 115, 116, a plurality of planarization layers 114, 117 , 118 ), a connection electrode CE, and a pixel electrode PE.
  • the wiring 120 may extend in a column direction between the plurality of sub-pixels SP.
  • the third layer VDD3 of the plurality of scan lines SL and the high potential power line VDD may extend between the plurality of sub-pixels SP in a row direction.
  • a first transistor TR1 , a second transistor TR2 , a third transistor TR3 , and a storage capacitor ST may be disposed in each of the plurality of sub-pixels SP.
  • the first layer VDD1 and the light blocking layer LS of the high potential power wiring VDD may be disposed on the substrate 110 .
  • the high potential power wiring VDD is a wiring that transfers a high potential power voltage to each of the plurality of sub-pixels SP.
  • the plurality of high potential power wirings VDD may transfer the high potential power voltage to the second transistor TR2 of each of the plurality of sub-pixels SP.
  • the plurality of high potential power wirings VDD may be formed of a single layer or a plurality of layers.
  • the plurality of high potential power wirings VDD is formed of a plurality of layers. do.
  • the high potential power wiring VDD includes a plurality of first layers VDD1 and a plurality of second layers VDD2 and a plurality of third layers VDD3 connecting them.
  • the first layer VDD1 may extend in a column direction between each of the plurality of sub-pixels SP.
  • a light blocking layer LS may be disposed on each of the plurality of sub-pixels SP on the substrate 110 .
  • the light blocking layer LS blocks light incident from the lower portion of the substrate 110 to the second active layer ACT2 of the second transistor TR2 to be described later, thereby minimizing leakage current.
  • the buffer layer 111 may be disposed on the first layer VDD1 and the light blocking layer LS of the high potential power wiring VDD.
  • the buffer layer 111 may reduce penetration of moisture or impurities through the substrate 110 .
  • the buffer layer 111 may be formed of, for example, a single layer or a multilayer of silicon oxide (SiOx) or silicon nitride (SiNx), but is not limited thereto.
  • the buffer layer 111 may be omitted depending on the type of the substrate 110 or the type of the transistor, but is not limited thereto.
  • a plurality of scan lines SL, a plurality of reference lines RL, a plurality of data lines DL, a first transistor TR1, a second transistor TR2, a third transistor TR3, and a storage capacitor ST may be disposed on the buffer layer 111 .
  • a first transistor TR1 may be disposed in each of the plurality of sub-pixels SP.
  • the first transistor TR1 includes a first active layer ACT1 , a first gate electrode GE1 , a first source electrode SE1 , and a first drain electrode DE1 .
  • the first active layer ACT1 may be disposed on the buffer layer 111 .
  • the first active layer ACT1 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto.
  • the gate insulating layer 112 may be disposed on the first active layer ACT1 .
  • the gate insulating layer 112 is an insulating layer for insulating the first active layer ACT1 and the first gate electrode GE1, and may be formed of a single layer or a multilayer of silicon oxide (SiOx) or silicon nitride (SiNx). However, it is not limited thereto.
  • the first gate electrode GE1 may be disposed on the gate insulating layer 112 .
  • the first gate electrode GE1 may be electrically connected to the scan line SL.
  • the first gate electrode GE1 is made of a conductive material, for example, copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. may be, but is not limited thereto.
  • a first passivation layer 113 may be disposed on the first gate electrode GE1 .
  • a contact hole for connecting the first source electrode SE1 and the first drain electrode DE1 to the first active layer ACT1 is formed in the first passivation layer 113 .
  • the first passivation layer 113 is an insulating layer for protecting the lower configuration of the first passivation layer 113, and may be formed of a single layer or multiple layers of silicon oxide (SiOx) or silicon nitride (SiNx), but is limited thereto. doesn't happen
  • a first source electrode SE1 and a first drain electrode DE1 electrically connected to the first active layer ACT1 may be disposed on the first passivation layer 113 .
  • the first drain electrode DE1 may be connected to the data line DL, and the first source electrode SE1 may be connected to the second gate electrode GE2 of the second transistor TR2 .
  • the first source electrode SE1 and the first drain electrode DE1 may be formed of a conductive material, for example, copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium ( Cr) or an alloy thereof, but is not limited thereto.
  • the first source electrode SE1 and the first drain electrode DE1 are respectively connected to the second gate electrode GE2 and the data line DL in the embodiment, the first source electrode may depend on the type of the transistor.
  • the SE1 may be connected to the data line DL, and the first drain electrode DE1 may be connected to the second gate electrode GE2 of the second transistor TR2, but is not limited thereto.
  • the first transistor TR1 may have a first gate electrode GE1 connected to the scan line SL, and may be turned on or off according to a scan signal.
  • the first transistor TR1 may transfer a data voltage to the second gate electrode GE2 of the second transistor TR2 based on the scan signal, and may be referred to as a switching transistor.
  • a plurality of data lines DL and a plurality of reference lines RL together with the first gate electrode GE1 may be disposed on the gate insulating layer 112 .
  • the plurality of data lines DL and reference lines RL may be formed of the same material and the same process as those of the first gate electrode GE1 .
  • the plurality of data lines DL are lines that transmit data voltages to each of the plurality of sub-pixels SP.
  • the plurality of data lines DL may transfer the data voltage to the first transistor TR1 of each of the plurality of sub-pixels SP.
  • the plurality of data lines DL include a data line DL transmitting a data voltage to the red sub-pixel SPR, a data line DL transmitting a data voltage to the green sub-pixel SPG, and a blue sub-pixel SPR. It may be formed of a data line DL that transmits a data voltage to the pixel SPB.
  • the plurality of reference lines RL are lines that transmit a reference voltage to each of the plurality of sub-pixels SP.
  • the plurality of reference lines RL may transfer the reference voltage to the third transistor TR3 of each of the plurality of sub-pixels SP.
  • a second transistor TR2 may be disposed in each of the plurality of sub-pixels SP.
  • the second transistor TR2 includes a second active layer ACT2 , a second gate electrode GE2 , a second source electrode SE2 , and a second drain electrode DE2 .
  • a second active layer ACT2 may be disposed on the buffer layer 111 .
  • the second active layer ACT2 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto.
  • the gate insulating layer 112 is disposed on the second active layer ACT2 , and the second gate electrode GE2 is disposed on the gate insulating layer 112 .
  • the second gate electrode GE2 may be electrically connected to the first source electrode SE1 of the first transistor TR1 .
  • the second gate electrode GE2 is made of a conductive material, for example, copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. may be, but is not limited thereto.
  • the first passivation layer 113 may be disposed on the second gate electrode GE2 , and the second source electrode SE2 and the second drain electrode DE2 may be disposed on the first passivation layer 113 .
  • the second source electrode SE2 is electrically connected to the second active layer ACT2 .
  • the second drain electrode DE2 may be electrically connected to the second active layer ACT2 and may be electrically connected to the high potential power wiring VDD.
  • the second drain electrode DE2 may be disposed between the first layer VDD1 and the second layer VDD2 of the high potential power wiring VDD to be electrically connected to the high potential power wiring VDD.
  • the second transistor TR2 is turned by the data voltage transferred when the second gate electrode GE2 is connected to the first source electrode SE1 of the first transistor TR1 and the first transistor TR1 is turned on. can be come
  • the turned-on second transistor TR2 may transfer a driving current to the light emitting device LED based on the high potential power voltage from the high potential power wiring VDD, and thus may be referred to as a driving transistor.
  • a third transistor TR3 may be disposed in each of the plurality of sub-pixels SP.
  • the third transistor TR3 includes a third active layer ACT3 , a third gate electrode GE3 , a third source electrode SE3 , and a third drain electrode DE3 .
  • a third active layer ACT3 may be disposed on the buffer layer 111 .
  • the third active layer ACT3 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto.
  • the gate insulating layer 112 may be disposed on the third active layer ACT3 , and the third gate electrode GE3 may be disposed on the gate insulating layer 112 .
  • the third gate electrode GE3 is connected to the scan line SL, and the third transistor TR3 may be turned on or off by the scan signal.
  • the third gate electrode GE3 is made of a conductive material, for example, copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. may be, but is not limited thereto.
  • the third gate electrode GE3 and the first gate electrode GE1 are connected to the same scan line SL
  • the third gate electrode GE3 has a different scan line from the first gate electrode GE1. It may be connected to (SL), but is not limited thereto.
  • the first passivation layer 113 may be disposed on the third gate electrode GE3 , and the third source electrode SE3 and the third drain electrode DE3 may be disposed on the first passivation layer 113 .
  • the third source electrode SE3 is integrally formed with the second source electrode SE2 , is electrically connected to the third active layer ACT3 , and is electrically connected to the second source electrode SE2 of the second transistor TR2 . can be connected to
  • the third drain electrode DE3 may be electrically connected to the reference line RL.
  • the third transistor TR3 may be electrically connected to the second source electrode SE2, the reference line RL, and the storage capacitor ST of the second transistor TR2 serving as the driving transistor, and the third transistor TR3 is It may be referred to as a sensing transistor.
  • a storage capacitor ST may be disposed in each of the plurality of sub-pixels SP.
  • the storage capacitor ST includes a first capacitor electrode ST1 and a second capacitor electrode ST2 .
  • the storage capacitor ST is connected between the second gate electrode GE2 and the second source electrode SE2 of the second transistor TR2, and stores a voltage while the light emitting device LED emits light.
  • the voltage level of the gate electrode of TR2) can be kept constant.
  • the first capacitor electrode ST1 may be integrally formed with the second gate electrode GE2 of the second transistor TR2 . Accordingly, the first capacitor electrode ST1 may be electrically connected to the second gate electrode GE2 of the second transistor TR2 and the first source electrode SE1 of the first transistor TR1 .
  • the second capacitor electrode ST2 may be disposed on the first capacitor electrode ST1 with the first passivation layer 113 interposed therebetween.
  • the second capacitor electrode ST2 may be integrally formed with the second source electrode SE2 of the second transistor TR2 and the third source electrode SE3 of the third transistor TR3 . Accordingly, the second capacitor electrode ST2 may be electrically connected to the second transistor TR2 and the third transistor TR3 .
  • first source electrode SE1, the first drain electrode DE1, the second source electrode SE2, the second drain electrode DE2, the third source electrode SE3, the third drain electrode DE3, and A plurality of scan lines SL are disposed on the first passivation layer 113 together with the second capacitor electrode ST2 .
  • the plurality of scan lines SL are lines that transmit scan signals to each of the plurality of sub-pixels SP.
  • the plurality of scan lines SL may transmit the scan signal to the first transistor TR1 of each of the plurality of sub-pixels SP.
  • each of the plurality of scan lines SL may extend in a row direction, and may transmit a scan signal to a plurality of sub-pixels SP disposed in the same row.
  • the first planarization layer 114 is formed of a plurality of scan lines SL, a plurality of reference lines RL, a plurality of data lines DL, a first transistor TR1 , a second transistor TR2 , and a second transistor TR2 . 3 It may be disposed on the transistor TR3 and the storage capacitor ST.
  • the first planarization layer 114 may planarize an upper portion of the substrate 110 on which a plurality of transistors are disposed.
  • the first planarization layer 114 may consist of a single layer or a multilayer, for example, may be made of an acryl-based organic material, but is not limited thereto.
  • a second passivation layer 115 may be disposed on the first planarization layer 114 .
  • the second passivation layer 115 is an insulating layer for protecting the lower configuration of the second passivation layer 115 and improving adhesion of the configuration formed on the second passivation layer 115, silicon oxide (SiOx) or It may be formed of a single layer or a multilayer of silicon nitride (SiNx), but is not limited thereto.
  • the second passivation layer 115 On the second passivation layer 115 , the second layer VDD2 of the high potential power wiring VDD, the plurality of first assembly wirings 121 among the plurality of assembly wirings 120 , and the connection electrode CE are disposed on the second passivation layer 115 .
  • the plurality of assembly wirings 120 generate an electric field for aligning the plurality of light emitting devices (LEDs) when manufacturing the display device 100 , and use the plurality of light emitting devices (LEDs) when driving the display device 100 . It may be a wiring supplying a low-potential power supply voltage. Accordingly, the assembly wiring 120 may be referred to as a low potential power wiring.
  • the plurality of assembly wirings 120 are disposed in the column direction along the plurality of sub-pixels SP disposed on the same line.
  • the plurality of assembly wirings 120 may be disposed to overlap the plurality of sub-pixels SP disposed in the same column.
  • one first assembly wiring 121 and a second assembly wiring 122 are disposed in the red sub-pixel SPR disposed in the same column, and one first assembly wiring 122 is disposed in the green sub-pixel SPG. 121 ) and the second assembly wiring 122 may be disposed, and one first assembly wiring 121 and a second assembly wiring 122 may be disposed in the blue sub-pixel SPB.
  • the plurality of assembly wirings 120 includes a plurality of first assembly wirings 121 and a plurality of second assembly wirings 122 .
  • a low potential voltage may be applied to the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 as AC.
  • the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 may be alternately disposed.
  • one first assembly wiring 121 and one second assembly wiring 122 in each of the plurality of sub-pixels SP may be disposed adjacent to each other.
  • the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 may be formed of a conductive material, for example, copper (Cu) and chromium (Cr), but are not limited thereto.
  • the plurality of first assembly wirings 121 may include a first conductive layer 121a and a first clad layer 121b.
  • the first conductive layer 121a may be disposed on the second passivation layer 115 .
  • the first clad layer 121b may be in contact with the first conductive layer 121a.
  • the first clad layer 121b may be disposed to cover the upper surface and the side surface of the first conductive layer 121a.
  • the first conductive layer 121a may have a thickness greater than that of the first cladding layer 121b.
  • the first cladding layer 121b is made of a material that is more resistant to corrosion than the first conductive layer 121a.
  • the first conductive layer 121a of the first assembly wiring 121 and the second assembly wiring Short circuit defects due to migration between the second conductive layers 122a of the 122 may be minimized.
  • the first clad layer 121b may be made of molybdenum (Mo), molybdenum titanium (MoTi), or the like, but is not limited thereto.
  • the second layer VDD2 of the high potential power wiring VDD may be disposed on the second passivation layer 115 .
  • the second layer VDD2 may extend in a column direction between each of the plurality of sub-pixels SP and may overlap the first layer VDD1 .
  • the first layer VDD1 and the second layer VDD2 may be electrically connected to each other through a contact hole formed in insulating layers formed between the first layer VDD1 and the second layer VDD2 .
  • the second layer VDD2 may be formed of the same material and the same process as that of the first assembly wiring 121 , but is not limited thereto.
  • a connection electrode CE may be disposed in each of the plurality of sub-pixels SP.
  • the connection electrode CE is electrically connected to the second capacitor electrode ST2 and the second source electrode SE2 of the second transistor TR2 through a contact hole formed in the second passivation layer 115 .
  • the connection electrode CE is an electrode for electrically connecting the light emitting device LED and the second transistor TR2 serving as a driving transistor, and includes a first connection layer CE1 and a second connection layer CE2 .
  • the first connection layer CE1 may be formed of the same material as the first conductive layer 121a of the first assembly wiring 121
  • the second connection layer CE2 may be formed of the first clad. It may be formed of the same material in the same layer as the layer 121b.
  • a third passivation layer 116 may be disposed on the second layer VDD2 , the first assembly wiring 121 , and the connection electrode CE.
  • the third passivation layer 116 is an insulating layer for protecting the lower configuration of the third passivation layer 116 , and may be formed of a single layer or multiple layers of silicon oxide (SiOx) or silicon nitride (SiNx), but is limited thereto. doesn't happen
  • the third passivation layer 116 may function as an insulating layer for preventing a short circuit defect due to migration between the first assembly wiring 121 and the second assembly wiring 122 when the display device 100 is manufactured. , which will be described later with reference to FIGS. 4A to 4G .
  • a plurality of second assembly wirings 122 among the plurality of assembly wirings 120 may be disposed on the third passivation layer 116 .
  • Each of the plurality of second assembly wirings 122 is disposed in the plurality of sub-pixels SP arranged on the same line as described above, and the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 are respectively disposed on the same line. may be spaced apart from each other.
  • Each of the plurality of second assembly wirings 122 includes a second conductive layer 122a and a second cladding layer 122b.
  • the second conductive layer 122a may be disposed on the third passivation layer 116 .
  • the second cladding layer 122b may be electrically connected to the second conductive layer 122a.
  • the second cladding layer 122b may be disposed to cover an upper surface and a side surface of the second conductive layer 122a.
  • the second conductive layer 122a may have a thickness greater than that of the second cladding layer 122b.
  • the second cladding layer 122b is made of a material that is more resistant to corrosion than the second conductive layer 122a , so that a short circuit defect due to migration between the first assembly wiring 121 and the second assembly wiring 122 when the display device 100 is manufactured. can be minimized.
  • the second cladding layer 122b may be made of molybdenum (Mo), molybdenum titanium (MoTi), or the like, but is not limited thereto.
  • a second planarization layer 117 may be disposed on the plurality of second assembly wirings 122 .
  • the second planarization layer 117 may consist of a single layer or a multilayer, for example, may be made of an acryl-based organic material, but is not limited thereto.
  • the second planarization layer 117 includes a plurality of first openings 117a in which each of the plurality of light emitting devices LEDs are seated, and a plurality of second openings 117b exposing each of the plurality of connection electrodes CE.
  • a plurality of first openings 117a are disposed in each of the plurality of sub-pixels SP.
  • one or more first openings 117a may be disposed in one sub-pixel SP.
  • one first opening 117a may be disposed in one sub-pixel SP, or two first openings 117a may be disposed in one sub-pixel SP.
  • the plurality of first openings 117a are portions into which the plurality of light emitting devices LEDs are inserted, and may also be referred to as pockets.
  • the plurality of first openings 117a may be formed to overlap the plurality of assembly wirings 120 .
  • one first opening 117a may overlap the first assembly wiring 121 and the second assembly wiring 122 disposed adjacent to each other in one sub-pixel SP.
  • the second cladding layer 122b of the plurality of second assembly wirings 122 may be exposed in the first opening 117a.
  • the third passivation layer 116 in the first opening 117a covers all of the first assembly wirings 121 , the first assembly wirings 121 overlap the first openings 117a, but the first openings It may not be exposed in (117a).
  • a plurality of second openings 117b are disposed in the plurality of sub-pixels SP.
  • the plurality of second openings 117b may be portions exposing the connection electrodes CE of each of the plurality of sub-pixels SP.
  • the connection electrode CE under the second planarization layer 117 may be exposed in the plurality of second openings 117b to be electrically connected to the light emitting device LED and emit a driving current from the second transistor TR2 . It can be transmitted to the device (LED).
  • the third passivation layer 116 may have a contact hole in a region overlapping the second opening 117b , and the connection electrode CE is formed from the second planarization layer 117 and the third passivation layer 116 . may be exposed.
  • a plurality of light emitting devices LEDs are disposed in the plurality of first openings 117a.
  • the plurality of light emitting devices LED is a light emitting device LED that emits light by an electric current.
  • the plurality of light emitting devices (LEDs) may include light emitting devices (LEDs) emitting red light, green light, blue light, and the like, and a combination thereof may implement light of various colors including white light.
  • the light emitting device (LED) may be a light emitting diode (LED) or a micro LED, but is not limited thereto.
  • the plurality of light emitting devices LEDs are disposed in the red light emitting device 130 disposed in the red sub-pixel SPR, the green light emitting device 140 disposed in the green sub-pixel SPG, and the blue sub-pixel SPB. It will be described on the assumption that the blue light emitting device 150 is included.
  • the plurality of light emitting devices (LEDs) are made of light emitting devices (LEDs) emitting light of the same color, and a separate light conversion member for converting light from the plurality of light emitting devices (LEDs) into light of different colors is used.
  • images of various colors may be displayed, but the present invention is not limited thereto.
  • the plurality of light emitting devices LEDs include the red light emitting device 130 disposed in the red sub-pixel SPR, the green light emitting device 140 disposed in the green sub-pixel SPG, and the blue light disposed in the blue sub-pixel SPB. and a light emitting device 150 .
  • Each of the red light emitting device 130 , the green light emitting device 140 , and the blue light emitting device 150 may include a first semiconductor layer, a second semiconductor layer, a first electrode, and a second electrode in common.
  • the red light emitting device 130 includes a light emitting layer that emits red light
  • the green light emitting device 140 includes a light emitting layer that emits green light
  • the blue light emitting device 150 includes a light emitting layer that emits blue light. can do.
  • the second semiconductor layer 133 is disposed on the first semiconductor layer 131 .
  • the first semiconductor layer 131 and the second semiconductor layer 133 may be formed by doping a specific material with n-type and p-type impurities.
  • the first semiconductor layer 131 and the second semiconductor layer 133 may include an AlInGaP-based semiconductor layer, for example, indium aluminum phosphide (InAlP), gallium arsenide (GaAs), etc.
  • the layer may be doped with type or n type impurities.
  • the p-type impurity may be magnesium (Mg), zinc (Zn), beryllium (Be), etc.
  • the n-type impurity may be silicon (Si), germanium (Ge), tin (Sn), etc., but is not limited thereto.
  • a light emitting layer 132 emitting red light is disposed between the first semiconductor layer 131 and the second semiconductor layer 133 .
  • the light emitting layer 132 may receive holes and electrons from the first semiconductor layer 131 and the second semiconductor layer 133 to emit light.
  • the emission layer 132 may have a single-layer or multi-quantum well (MQW) structure.
  • MQW multi-quantum well
  • the light emitting layer 132 may convert the injected electrical energy into light having a specific wavelength within a range of about 570 nm to about 630 nm.
  • the change of a specific wavelength depends on the size of the bandgap of the light emitting diode, and the size of the bandgap can be adjusted by changing the composition ratio of Al and Ga. For example, as the composition ratio of Al increases, the wavelength becomes shorter.
  • the first electrode 134 is disposed on the lower surface of the first semiconductor layer 131
  • the second electrode 135 is disposed on the upper surface of the second semiconductor layer 133 .
  • the first electrode 134 is an electrode bonded to the second assembly wiring 122 exposed in the first opening 117a
  • the second electrode 135 is a pixel electrode PE and a second semiconductor layer 133 to be described later.
  • the first electrode 134 and the second electrode 135 may be formed of a conductive material.
  • the first electrode 134 may be formed of an eutectic metal.
  • the first electrode 134 may include tin (Sn), indium (In), zinc (Zn), lead (Pb), nickel (Ni), gold (Au), platinum (Pt), or copper (Cu). and the like, but is not limited thereto.
  • both the green light emitting device 140 and the blue light emitting device 150 may have the same or similar structure as the red light emitting device 130 .
  • the green light emitting device 140 includes a first electrode, a first semiconductor layer on the first electrode, a green light emitting layer on the first semiconductor layer, a second semiconductor layer on the green light emitting layer, and a second electrode on the second semiconductor layer. can do.
  • the blue light emitting device may include a structure in which a first electrode, a first semiconductor layer, a blue light emitting layer, a second semiconductor layer, and a second electrode are sequentially stacked.
  • the green light emitting device 140 and the blue light emitting device 150 may be formed of a compound selected from the group consisting of GaN, AlGaN, InGaN, AlInGaN, GaP, AlN, GaAs, AlGaAs, InP, and mixtures thereof.
  • the present invention is not limited thereto.
  • an insulating layer surrounding a portion of each of the plurality of light emitting devices LEDs may be disposed.
  • the insulating layer may cover at least a side surface of the light emitting device LED among the outer surfaces of the plurality of light emitting devices LED.
  • An insulating layer is formed on the light emitting device (LED) to protect the light emitting device (LED), and when the first electrode 134 and the second electrode 135 are formed, the first semiconductor layer 131 and the second semiconductor layer 133 . to prevent electrical short.
  • a third planarization layer 118 may be disposed on the plurality of light emitting devices (LEDs).
  • the third planarization layer 118 may planarize the upper portion of the substrate 110 on which the plurality of light emitting devices LEDs are disposed, and the plurality of light emitting devices LEDs are formed in the first opening ( 117a) can be stably fixed.
  • the third planarization layer 118 may be configured as a single layer or a multilayer, for example, may be made of an acryl-based organic material, but is not limited thereto.
  • a pixel electrode PE is disposed on the third planarization layer 118 .
  • the pixel electrode PE is an electrode for electrically connecting the plurality of light emitting devices LED and the connection electrode CE.
  • the pixel electrode PE may be electrically connected to the light emitting device LED of the first opening 117a and the connection electrode CE of the second opening 117b through a contact hole formed in the third planarization layer 118 .
  • the second electrode 135 of the light emitting device LED, the connection electrode CE, and the second transistor TR2 may be electrically connected through the pixel electrode PE.
  • a third layer VDD3 of the high potential power wiring VDD may be disposed on the third planarization layer 118 .
  • the third layer VDD3 may electrically connect the first layer VDD1 and the second layer VDD2 disposed in different columns.
  • the third layer VDD3 extends in the row direction between the plurality of sub-pixels SP, and electrically connects the plurality of second layers VDD2 of the high potential power wiring VDD extending in the column direction to each other. can be connected to
  • the plurality of high potential power wirings VDD are connected in a mesh form through the third layer VDD3, a voltage drop phenomenon may be reduced.
  • a black matrix BM may be disposed on the third planarization layer 118 .
  • the black matrix BM may be disposed between the plurality of sub-pixels SP on the third planarization layer 118 .
  • the black matrix BM may reduce color mixing between the plurality of sub-pixels SP.
  • the black matrix BM may be formed of an opaque material, for example, black resin, but is not limited thereto.
  • a passivation layer 119 may be disposed on the pixel electrode PE, the third planarization layer 118 , and the black matrix BM.
  • the passivation layer 119 is a layer for protecting the structure under the passivation layer 119, and may be composed of a single layer or a multilayer of translucent epoxy, silicon oxide (SiOx), or silicon nitride (SiNx), but is not limited thereto. .
  • the plurality of first assembly wirings 121 are spaced apart from the plurality of light emitting devices LED, and the plurality of second assembly wirings 122 are in contact with the plurality of light emitting devices LEDs.
  • a third passivation layer 116 may be formed on the first assembly wiring 121 of , and the plurality of light emitting devices LEDs may be in contact with the plurality of second assembly wirings 122 .
  • 4A to 4G are process diagrams for explaining a method of manufacturing a display device according to an embodiment.
  • 4A and 4B are process diagrams for explaining a process of self-assembling a plurality of light emitting devices (LEDs) in the first opening 117a.
  • 4C is a schematic plan view of a mother substrate 10 used for self-assembly of a plurality of light emitting devices (LEDs).
  • 4D is a diagram schematically illustrating an electrical connection relationship between a plurality of assembly wirings 120 and an assembly pad PD.
  • 4E is a schematic plan view of the plurality of substrates 110 formed by scribing the mother substrate 10 after self-assembly of the plurality of light emitting devices (LEDs) is completed.
  • FIG. 4F is a schematic cross-sectional view of region X of FIG. 4E .
  • 4G is a schematic plan view of the mother substrate 10 provided with a grounding pad outside the display area AA.
  • the light emitting device LED is put into the chamber CB filled with the fluid WT.
  • the fluid WT may include water, and the chamber CB filled with the fluid WT may have an open top.
  • the mother substrate 10 may be positioned on the chamber CB filled with the light emitting device LED.
  • the mother substrate 10 is a substrate composed of a plurality of substrates 110 constituting the display device 100 , and when a plurality of light emitting devices (LEDs) are self-assembled, a plurality of assembly wirings 120 and a second planarization layer 117 are self-assembled. ), the mother substrate 10 formed up to can be used.
  • LEDs light emitting devices
  • the mother substrate 10 formed up to the first assembly wiring 121 and the second assembly wiring 122 and the second planarization layer 117 is placed on the chamber CB or put into the chamber CB.
  • the mother substrate 10 may be positioned such that the first opening 117a of the second planarization layer 117 and the fluid WT face each other.
  • the magnet MG may be positioned on the mother substrate 10 .
  • the light emitting devices LEDs sinking or floating on the bottom of the chamber CB may move toward the mother substrate 10 by the magnetic force of the magnet MG.
  • the light emitting element LED may include a magnetic material to move by a magnetic field.
  • the first electrode 134 or the second electrode 135 of the light emitting device LED may include a ferromagnetic material such as iron, cobalt, or nickel.
  • the light emitting device LED moved toward the second planarization layer 117 by the magnet MG is formed by the electric field formed by the first assembly wiring 121 and the second assembly wiring 122 in the first opening ( 117a) can be self-assembled.
  • An AC voltage may be applied to the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 to form an electric field.
  • the light emitting device LED may be dielectrically polarized by such an electric field to have a polarity.
  • the dielectrically polarized light emitting device (LED) may be moved or fixed in a specific direction by dielectrophoresis (DEP), that is, an electric field. Accordingly, the plurality of light emitting devices LEDs may be fixed in the first opening 117a of the second planarization layer 117 by using dielectrophoresis.
  • the mother substrate 10 is 180 ° Reversible.
  • the mother substrate 10 may be turned over and a subsequent process may be performed while voltage is applied to the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 .
  • the first electrode 134 of the light emitting element (LED) is positioned on the second assembly wiring 122, heat and pressure are applied to the light emitting element (LED) to form the light emitting element (LED) on the second assembly wiring 122 .
  • the first electrode 134 of the light emitting device LED may be bonded to the second assembly wiring 122 through eutectic bonding.
  • Eutectic bonding is a bonding method by thermocompression bonding at a high temperature, and is one of the bonding processes that is very robust and highly reliable.
  • the eutectic bonding method not only realizes high bonding strength, but also has the advantage of not needing to apply a separate adhesive from the outside.
  • the bonding method of the plurality of light emitting devices (LEDs) may be variously configured in addition to eutectic bonding, but is not limited thereto.
  • the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 may be connected to different assembly pads PD, so that different voltages may be applied thereto.
  • the assembly wiring 120 on the plurality of substrates 110 is provided on the outside of the plurality of substrates 110 assembling pads (PD).
  • PD assembling pads
  • a plurality of assembly pads PD and a plurality of assembly wiring connection parts PL are disposed on the mother substrate 10 together with the plurality of substrates 110 constituting the display apparatus 100 .
  • the plurality of assembly pads PD are pads for applying a voltage to the plurality of assembly wirings 120 , and are electrically connected to the plurality of assembly wirings 120 disposed on each of the plurality of substrates 110 constituting the mother substrate 10 . can be connected to The plurality of assembly pads PD may be formed outside the substrate 110 of the display apparatus 100 on the mother substrate 10 , and when the manufacturing process of the display apparatus 100 is completed, the substrate ( 110) can be separated. For example, when two substrates 110 are formed on the mother substrate 10 , the plurality of first assembly wirings 121 disposed on each substrate 110 are connected to one assembly pad PD. and the plurality of second assembly wirings 122 may be connected to other assembly pads PD.
  • an AC voltage is applied to the plurality of assembly wires 120 through the plurality of assembly pads PD to generate an electric field.
  • a plurality of light emitting devices LEDs
  • the plurality of assembly wirings 120 and the plurality of green sub-pixels SPG disposed in the plurality of red sub-pixels SPR may be connected to different assembly pads PD.
  • the plurality of assembly pads PD include a first assembly pad PD1 , a second assembly pad PD2 , a third assembly pad PD3 , a fourth assembly pad PD4 , and a fifth assembly pad PD5 . and a sixth assembly pad PD6.
  • the first assembly pad PD1 is a pad for applying a voltage to the plurality of first assembly wirings 121 disposed in the plurality of red sub-pixels SPR on the mother substrate 10 .
  • the fourth assembly pad PD4 is a pad for applying a voltage to the plurality of second assembly wirings 122 disposed in the plurality of red sub-pixels SPR on the mother substrate 10 .
  • the second assembly pad PD2 is a pad for applying a voltage to the plurality of first assembly wirings 121 disposed in the plurality of green sub-pixels SPG on the mother substrate 10 .
  • the fifth assembly pad PD5 is a pad for applying a voltage to the plurality of second assembly wirings 122 disposed in the plurality of green sub-pixels SPG on the mother substrate 10 .
  • the third assembly pad PD3 is a pad for applying a voltage to the plurality of first assembly wirings 121 disposed in the plurality of blue sub-pixels SPB on the mother substrate 10 .
  • the sixth assembly pad PD6 is a pad for applying a voltage to the plurality of second assembly wirings 122 disposed in the plurality of blue sub-pixels SPB on the mother substrate 10 .
  • the light emitting device LED may be selectively self-assembled in only a specific sub-pixel SP among the plurality of sub-pixels SP through the plurality of assembly pads PD. For example, when the light emitting device LED is self-assembled only in the plurality of red sub-pixels SPR, the plurality of red sub-pixels SPR are connected to the plurality of red sub-pixels SPR through the first assembly pad PD1 and the fourth assembly pad PD4. A voltage may be applied only to the arranged plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 .
  • the assembly wiring connection part PL is a wiring connecting the plurality of assembly wirings 120 and the plurality of assembly pads PD on each substrate 110 .
  • the assembly wiring connection part PL has one end connected to the plurality of assembly pads PD, and the other end is extended on the plurality of substrates 110 to form a plurality of first assembly wirings 121 and a plurality of second assembly wirings 122 . ) can be electrically connected to.
  • the assembly wiring connection part PL includes a first connection part PL1 , a second connection part PL2 , a third connection part PL3 , a fourth connection part PL4 , a fifth connection part PL5 , and a sixth connection part PL6 . do.
  • the first connection part PL1 is a wire that electrically connects the first assembly wiring 121 disposed in the plurality of red sub-pixels SPR on the mother substrate 10 and the first assembly pad PD1 .
  • the fourth connection part PL4 is a wiring electrically connecting the second assembly wiring 122 and the fourth assembly pad PD4 disposed in the plurality of red sub-pixels SPR on the mother substrate 10 .
  • the other end of the first connection part PL1 extends to each of the plurality of substrates 110 , and the plurality of first assembly wirings 121 are disposed in the red sub-pixels SPR of each of the plurality of substrates 110 . can be electrically connected to.
  • the other end of the fourth connection part PL4 extends to each of the plurality of substrates 110 , and the plurality of second assembly wirings 122 are disposed in the red sub-pixels SPR of each of the plurality of substrates 110 . can be electrically connected to.
  • the second connection part PL2 is a wire electrically connecting the first assembly wiring 121 and the second assembly pad PD2 disposed in the plurality of green sub-pixels SPG on the mother substrate 10 .
  • the fifth connection part PL5 is a wire electrically connecting the second assembly wiring 122 and the fifth assembly pad PD5 disposed in the plurality of green sub-pixels SPG on the mother substrate 10 .
  • the third connection part PL3 is a wire electrically connecting the first assembly wiring 121 and the third assembly pad PD3 disposed in the plurality of blue sub-pixels SPB on the mother substrate 10 .
  • the sixth connection part PL6 is a wire electrically connecting the second assembly wiring 122 and the sixth assembly pad PD6 disposed in the plurality of blue sub-pixels SPB on the mother substrate 10 .
  • the plurality of first assembly wirings 121 disposed on one substrate 110 are connected as one, and the plurality of second assembly wirings 122 are also connected as one, so that the plurality of first assembly wirings 121 and the plurality of assembly wirings 121 are connected to one another.
  • Each of the second assembly wirings 122 may be easily connected to the assembly wiring connection part PL.
  • the first assembly wiring 121 disposed in the plurality of red sub-pixels SPR on one substrate 110 is a link wiring in the non-display area NA of the substrate 110 .
  • the second assembly wiring 122 connected to one through LL and disposed in the plurality of red sub-pixels SPR may also be connected to one through the link wiring LL in the non-display area NA of the substrate 110 . have.
  • each of the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 disposed on one substrate 110 is not individually connected to the assembly wiring connection part PL, but rather in a non-display area At (NA), a plurality of first assembly wirings ( 121) and a voltage for self-assembly of the light emitting device LED may be easily applied to the plurality of second assembly wirings 122 .
  • the assembly wiring connection part PL may be formed of the same material and the same process as the plurality of assembly wirings 120 , or may be formed of different materials and processes.
  • the assembly wiring connection part PL may have a single-layer structure or a multi-layer structure, but is not limited thereto.
  • assembly wiring connection part PL and the assembly pad PD shown in FIGS. 4C and 4D are exemplary, and the arrangement and shape of the assembly wiring connection part PL and the assembly pad PD, the number or sequence of the self-assembly process , may vary depending on the design of the plurality of sub-pixels SP.
  • the mother substrate 10 is cut along the scribing line SCL to form a plurality of substrates 110 .
  • the mother substrate 10 is cut along the scribing line SCL to form a plurality of substrates 110 .
  • the mother substrate 10 is cut along the scribing line SCL to form a plurality of substrates 110 .
  • a portion of the assembly wiring connection part PL connecting the plurality of assembly wirings 120 and the plurality of assembly pads PD at the edge of the substrate 110 may be cut. have. Accordingly, the cut surface of the assembly wiring connection part PL can be confirmed from the cut surface of the substrate 110 .
  • a cross-section of the substrate 110 a cross-section of a plurality of insulating layers IL disposed to form a driving circuit or a plurality of wirings on the substrate 110 , and a plurality of insulating layers
  • a cross section of the assembly wiring connection part PL disposed between the ILs can be seen.
  • FIG. 4G is a schematic plan view of the mother substrate 10 provided with the grounding pad GP outside the display area AA.
  • a dielectric material such as an organic layer or a dielectric layer exists around a wiring to which a voltage signal is applied
  • it when designing a display and designing an assembly wiring by DEP, it may have a structure of a capacitor. It has been studied internally that capacitor structures may have properties that interfere with or interfere with voltage signals.
  • the interference characteristics of the capacitor may cause a decrease in the assembly rate by disturbing the voltage signal used in the DEP assembly, so it should be considered when designing the display and assembly structure.
  • a self-assembly wiring design using DEP may include a capacitor structure.
  • the entire electrode structure may include a data line, a scan line, and a power supply line, and an assembly wiring may be additionally formed.
  • a capacitor structure may be formed in an overlapping region.
  • the voltage signal applied to the assembly wiring can induce a floating voltage signal in the surrounding wiring, and the capacitor structures are charged, and the charged capacitor structure disturbs the assembly signal, which affects the assembly rate and the mobility of the Micro LED chip cluster.
  • a grounding pad GP may be provided outside the display area AA.
  • Each of the plurality of substrates is electrically connected by an assembly wiring connection part PL.
  • the grounding pad GP may be connected to one surface other than the surface connected to the assembly wiring connection part PL. In this case, there is a technical effect that parasitic capacitance existing in the mother substrate 10 can be removed by the grounding pad GP.
  • the link wire LL connecting the plurality of first assembly wires 121 into one and the plurality of second assembly wires A voltage may be easily applied to the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 through the link wiring LL connecting the 122 together.
  • At least a portion of the plurality of assembly wirings 120 for self-assembly of the plurality of light emitting devices (LEDs) is a wiring for applying a low potential power voltage to the plurality of light emitting devices (LED).
  • LEDs light emitting devices floating in the fluid WT may be moved adjacent to the mother substrate 10 using a magnetic field.
  • the plurality of assembly wires 120 may be used as wires for supplying a low potential voltage to the plurality of light emitting devices LEDs when the display device 100 is driven. Therefore, in the display device 100 according to the embodiment, the plurality of assembly wirings 120 can be used not only as self-assembly of the plurality of light-emitting devices (LEDs) but also as wirings for driving the plurality of light-emitting devices (LEDs). It works.
  • the plurality of assembly wirings 120 may include a clad layer, so that the plurality of assembly wirings 120 may be corroded or short circuit defects may be reduced.
  • the plurality of first assembly wirings 121 may include a first conductive layer 121a and a first cladding layer 121b surrounding the first conductive layer 121a and having a stronger corrosion resistance than the first conductive layer 121a. .
  • the plurality of second assembly wirings 122 may include a second cladding layer 122b surrounding the second conductive layer 122a and the second conductive layer 122a and having a stronger corrosion resistance than the second conductive layer 122a. have.
  • the mother substrate 10 on which the plurality of assembly wirings 120 are formed is positioned in the fluid WT to self-assemble the plurality of light emitting devices LEDs.
  • the assembly wiring 120 may be corroded, thereby causing a short circuit defect. Therefore, the first conductive layer 121a of the plurality of first assembly wirings 121 may be wrapped with the second passivation layer 115 and the first cladding layer 121b, and The second conductive layer 122a may be surrounded by the third passivation layer 116 and the second cladding layer 122b. Accordingly, the plurality of assembly wirings 120 may be formed to have a structure including the first clad layer 121b and the second clad layer 122b, and reliability of the plurality of assembly wirings 120 may be improved.
  • FIG. 5 is a cross-sectional view of the display device according to the second embodiment.
  • the display apparatus 500 of FIG. 5 is different from the display apparatus 100 of FIG. 3 in that the plurality of assembly wirings 520 are different, and since other configurations are substantially the same, a redundant description will be omitted.
  • the first conductive layer 521a of the plurality of first assembly wirings 521 and the second conductive layer 522a of the plurality of second assembly wirings 522 are formed on the second planarization layer 117 .
  • the second planarization layer 117 may cover the first conductive layer 521a of the plurality of first assembly wirings 521 and the first conductive layer 521a of the plurality of second assembly wirings 522 , and The conductive layer 521a and the second conductive layer 522a may be spaced apart from the first opening 117a.
  • the first clad layer 521b of the plurality of first assembly wirings 521 may be disposed between the first conductive layer 521a and the second planarization layer 117 to cover the first conductive layer 521a.
  • the first cladding layer 521b extends toward the first opening 117a, and an electric field for self-assembling the plurality of light emitting devices (LEDs) can form.
  • a portion of the first cladding layer 521b may overlap the second planarization layer 117 and cover the top surface and the side surface of the first conductive layer 521a.
  • the remaining portion of the first cladding layer 521b may extend inside the first opening 117a to overlap the plurality of light emitting devices LEDs.
  • the third passivation layer 116 is disposed on the first clad layer 521b, the first clad layer 521b may not come into contact with the first electrodes 134 of the plurality of light emitting devices (LEDs). have.
  • the second cladding layer 522b of the plurality of second assembly wirings 522 may be disposed between the second conductive layer 522a and the second planarization layer 117 to cover the second conductive layer 522a.
  • the second cladding layer 522b instead of the second conductive layer 522a that does not overlap the first opening 117a, the second cladding layer 522b extends toward the first opening 117a, and the plurality of light emitting devices together with the first clad layer 521b. (LED) can form an electric field for self-assembly.
  • a portion of the second cladding layer 522b may overlap the second planarization layer 117 and cover an upper surface and a side surface of the second conductive layer 522a.
  • the remaining portion of the second cladding layer 522b may extend inside the first opening 117a to overlap the plurality of light emitting devices LEDs.
  • the second cladding layer 522b since the second cladding layer 522b is disposed on the third passivation layer 116, the second cladding layer 522b and the first electrodes 134 of the plurality of light emitting devices (LEDs) may be in contact with each other, There is a technical effect of supplying a low potential power voltage from the second assembly wiring 522 to the plurality of light emitting devices (LEDs).
  • the plurality of first assembly wirings 521 includes a first conductive layer 521a and a first cladding layer 521b stronger than the first conductive layer 521a
  • the plurality of second assembly wirings 522 includes: It includes a second conductive layer 522a and a second cladding layer 522b that is more resistant to corrosion than the second conductive layer 522a.
  • first cladding layer 521b, the second cladding layer 522b, and the second planarization layer 117 are formed to cover the first conductive layer 521a and the second conductive layer 522a, so that the first conductive layer 521a and the second conductive layer 522a are covered.
  • Layer 521a and second conductive layer 522a may not be exposed in fluid WT.
  • first clad layer 521b and the second clad layer 522b may extend inside the first opening 117a to form an electric field that induces self-assembly of the light emitting device LED.
  • first conductive layer 521a and the second conductive layer 522a do not overlap the first opening 117a in which the light emitting device is self-assembled, the thickness of the substrate may be reduced.
  • the first electrode 134 of the light emitting device (LED) is bonded on the second cladding layer 522b extending inside the first opening 117a to form the second assembly wiring 522 and
  • the light emitting element (LED) may be electrically connected.
  • the first clad layer 521b and the second clad layer 522b of each of the plurality of assembly wirings 520 are disposed in the first opening 117a to form a plurality of assembly lines. Corrosion and short circuit defects of the wiring 520 may be minimized.
  • the first clad layer 521b and the second clad layer 522b vertically overlap the light emitting device 130 , and the first conductive layer 521a and the second conductive layer 521a Since the layer 522b does not vertically overlap the light emitting device 130 , the thickness of the display panel may be reduced.
  • the bonding process of the plurality of light emitting devices is facilitated by the low step difference between the first cladding layer 521b and the second cladding layer 522b in the first opening 117a. can be performed
  • a first clad layer 521b and a second clad layer 522b among the plurality of assembly wirings 520 may be disposed in the first opening 117a in which the plurality of light emitting devices LEDs are mounted.
  • the first clad layer 521b and the second clad layer 522b have a thinner thickness than the first conductive layer 521a and the second conductive layer 522a. Accordingly, compared to the case in which both the first conductive layer 521a and the first clad layer 521b and the second conductive layer 522a and the second clad layer 522b are disposed in the first opening 117a, the first clad layer In the case where only the 521b and the second clad layer 522b are disposed, the step difference may be reduced.
  • the gap between the plurality of light emitting devices (LEDs) and the first cladding layer 521b, that is, on the first cladding layer 521b It is possible to minimize a case in which the plurality of light emitting devices LEDs are disposed in an unstable state floating on an empty space, and the plurality of light emitting devices LEDs can be stably bonded on the second cladding layer 522b. .
  • the step difference between the plurality of assembly wirings 520 overlapping in the first opening 117a is reduced to stably attach the plurality of light emitting devices (LEDs) to the second assembly wirings 522 . ), there is a technical effect that can bond to
  • FIG. 6 is a cross-sectional view of the display device according to the third embodiment.
  • the display device 600 of FIG. 6 is different from the display device 500 according to the second embodiment of FIG. 5 in that the plurality of assembly wirings 620 are different, and other configurations are substantially the same, so a redundant description will be omitted. .
  • the first conductive layer 621a of the first assembly wiring 621 is disposed between the second passivation layer 115 and the third passivation layer 116 , and the first conductive layer 621a and A first clad layer 621b is disposed between the second passivation layers 115 .
  • the first cladding layer 621b may be in contact with the lower surface of the first conductive layer 621a.
  • a portion of the first cladding layer 621b may be in contact with the lower surface of the first assembly wiring 621 and may overlap the second planarization layer 117 .
  • the remaining portion of the first cladding layer 621b may extend inside the first opening 117a to overlap the light emitting device LED.
  • a second conductive layer 622a of the second assembly wiring 622 may be disposed on the third passivation layer 116 , and a second clad layer 622b may be disposed under the third passivation layer 116 . Accordingly, the third passivation layer 116 may be disposed between the second cladding layer 622b and the second conductive layer 622a.
  • the second cladding layer 622b may be disposed under the second conductive layer 622a and may be electrically connected to the second conductive layer 622a through a contact hole formed in the third passivation layer 116 .
  • the first cladding layer 621b is made of a material that is more resistant to corrosion than the first conductive layer 621a.
  • the first conductive layer 621a of the first assembly wiring 621 and the second assembly wiring Short circuit defects due to migration between the second conductive layers 622a of the 622 may be minimized.
  • the first cladding layer 621b may be made of molybdenum (Mo), molybdenum titanium (MoTi), or the like, but is not limited thereto.
  • a portion of the second cladding layer 622b may overlap the second conductive layer 622a and at the same time overlap the second planarization layer 117 .
  • the remaining portion of the second cladding layer 622b may extend inside the first opening 117a to be electrically connected to the light emitting device LED.
  • an opening is formed in the third passivation layer 116 covering the second cladding layer 622b.
  • both the first clad layer 621b and the second clad layer 622b may be disposed under the third passivation layer 116 .
  • the second cladding layer 622b may be exposed by opening the remaining portions except for the portion covering the first clad layer 621b among the third passivation layers 116 exposed in the first opening 117a,
  • the first electrodes 134 of the plurality of light emitting devices LEDs may be electrically connected only to the second cladding layer 622b.
  • the second cladding layer 622b vertically overlaps the light emitting device 130 , and the second conductive layer 622a is disposed in the same horizontal direction as the light emitting device 130 to increase the thickness of the display device 600 . can be reduced
  • both the first clad layer 621b and the second clad layer 622b may be disposed on the same plane.
  • a first clad layer 621b and a second clad layer 622b may be disposed on an upper surface of the second passivation layer 115 .
  • the first clad layer 621b and the second clad layer 622b may be formed by the same process, and may be formed of the same material on the same plane.
  • the first clad layer 621b and the second clad layer 622b are disposed on the same plane, and the first clad layer 621b and the second clad layer 622b are formed. The spacing between them can be precisely controlled.
  • the first clad layer 621b of the first assembly wiring 621 and the second clad layer 622b of the second assembly wiring 622 are formed using the same material and the same process, the first clad layer 621b and The second cladding layer 622b may be disposed on the same plane.
  • the distance between the first clad layer 621b and the second clad layer 622b is easily controlled. can do. If the first clad layer 621b and the second clad layer 622b are formed by different mask processes, the first clad layer 621b and the second clad layer 622b may be separated due to an error range in each mask process. It is difficult to precisely control the distance, and problems such as a short circuit between the first clad layer 621b and the second clad layer 622b may occur.
  • the first clad layer 621b and the second clad layer 622b are formed on the same plane using the same material.
  • LED light emitting device
  • FIGS. 7A and 7B are cross-sectional views of a display device according to a fourth embodiment.
  • the display device 700 of FIGS. 7A and 7B does not include the third passivation layer 116 as compared to the display device 100 of FIG. 3 , and the plurality of assembly wirings 720 are different, and other configurations are Since they are substantially the same, redundant descriptions are omitted.
  • the first conductive layer 721a of the first assembly wiring 721 and the second conductive layer 722a of the second assembly wiring 722 are formed on the second passivation layer 115 . ) is placed.
  • the first conductive layer 721a and the second conductive layer 722a may be disposed on the same plane.
  • a first cladding layer 721b covering the first conductive layer 721a is disposed on the first conductive layer 721a, and a second cladding covering the second conductive layer 722a is disposed on the second conductive layer 722a.
  • a layer 722b may be disposed.
  • the first clad layer 721b may cover the top and side surfaces of the first conductive layer 721a, and the second clad layer 722b may cover the top and side surfaces of the second conductive layer 722a.
  • the second planarization layer 117 may be disposed to cover the first clad layer 721b, the first conductive layer 721a, and the second clad layer 722b and the second conductive layer 722a.
  • the second planarization layer 117 may be disposed to cover at least a portion of the first clad layer 721b and at least a portion of the second clad layer 722b.
  • a portion of the first clad layer 721b and a portion of the second clad layer 722b may be exposed through the first opening 117a of the second planarization layer 117 .
  • the thickness T2 of the second assembly wiring 722 may be thicker than the thickness T1 of the first assembly wiring 721 , and the thickness of the second assembly wiring 722 is greater than the upper surface of the first assembly wiring 721 .
  • the upper surface may be disposed high.
  • the second assembly wiring 722 is formed to be thicker than the first assembly wiring 721 , it may be difficult for the light emitting device LED to come into contact with the first assembly wiring 721 under the second assembly wiring 722 . Therefore, by forming the second thickness T2 of the second assembly wiring 722 to be thicker than the first thickness T1 of the first assembly wiring 721 , the light emitting device LED is formed only on the second assembly wiring 722 . There is a technical effect that can be easily bonded.
  • a portion of the first assembly wiring 721 and a portion of the second assembly wiring 722 may overlap the first opening 117a.
  • a width A of the first assembly wiring 721 overlapping the first opening 117a and a width B between the first assembly wiring 721 and the second assembly wiring 722 in the first opening 117a The sum of may be smaller than the minimum height C of the light emitting device LED.
  • the sum of the width A of the first cladding layer 721b overlapping the first opening 117a and the distance B between the first cladding layer 721b and the second cladding layer 722b is the light emitting device. (LED) may be smaller than the minimum height (C).
  • the minimum height of the plurality of light emitting devices (LEDs) is at least greater than the gap between the second assembly wiring 722 and the sidewall of the first opening 117a, it is located in the empty space above the first assembly wiring 721 . There is a technical effect that it is difficult to completely insert a plurality of light emitting devices (LEDs).
  • the plurality of light emitting devices LEDs are self-assembled in an inclined state within the first opening 117a, the plurality of light emitting devices LEDs are in contact with the first assembly wiring 721 .
  • the second assembly wiring of the first assembly wiring 721 and the second assembly wiring 722 is not formed.
  • only the 722 can be electrically connected to the light emitting element (LED).
  • some of the plurality of light emitting devices are applied in the process of bonding the light emitting devices (LEDs) onto the second assembly wiring line 722 by applying heat and pressure to the plurality of light emitting devices (LEDs). may be bonded to the second assembly wiring 722 in a flat state as shown in FIG. 7A . In addition, other portions of the plurality of light emitting devices (LEDs) may be bonded to the second assembly wiring 722 in an inclined state as shown in FIG. 7B .
  • the plurality of light emitting devices (LEDs) are self-assembled in the first opening 117a in an inclined state as shown in FIG. 7B , the plurality of light emitting devices (LEDs) are formed by the first assembly wiring 721 and the second assembly wiring. It may occur that contacting both (722).
  • the first cladding layer 721b of the first assembly wiring 721 may be formed of a material capable of inducing a cold solder phenomenon. Cold soldering refers to a phenomenon in which solder falls off when subjected to heat or shock due to improper soldering.
  • the first clad layer 721b is formed of a material that is prone to cold soldering. Accordingly, the first cladding layer 721b and the light emitting device LED can be separated, and there is a technical effect of minimizing the electrical connection between the first assembly wiring 721 and the light emitting device LED.
  • the first clad layer 721b may be formed of, for example, a transparent conductive oxide, but is not limited thereto.
  • the second thickness T2 of the second assembly wiring 722 is formed to be thicker than the first thickness T1 of the first assembly wiring 721 to form the first assembly wiring ( There is a technical effect of easily bonding the light emitting device (LED) to the second assembly wiring 722 without a separate insulating layer covering the 721 .
  • a plurality of light emitting devices self-assembled in the first opening 117a may be bonded by first contacting the second assembly wiring 722 among the first assembly wiring 721 and the second assembly wiring 722 .
  • the plurality of light emitting devices LEDs are self-assembled in an inclined state and disposed in the space between the second assembly wiring 722 and the sidewall of the first opening 117a, 2 Due to the thickness, it may be difficult for the first electrode 134 of the light emitting device LED to contact the first assembly wiring 721 .
  • the minimum height C of the light emitting device LED is the width A of the first assembly wiring 721 exposed through the first opening 117a and the first assembly wiring 721 and the second assembly wiring 722 . ) is formed to be larger than the sum of the widths B, so that the plurality of light emitting devices (LEDs) are not inserted into the empty space above the first assembly wiring 721 during self-assembly.
  • the second thickness T2 of the second assembly wiring 722 is formed to be thicker than the first thickness T1 of the first assembly wiring 721 to form the first assembly line 721 .
  • the insulating layer covering the wiring 721 can be simplified and the plurality of light emitting devices LEDs can be easily bonded only to the second assembly wiring 722 .
  • FIG. 8A is a cross-sectional view of a display device according to a fifth embodiment.
  • the second planarization layer 817 is different from that of the fourth display device 700 of FIG. 7 , and other configurations are substantially the same, and thus a redundant description thereof will be omitted.
  • the second planarization layer 817 may include a protrusion 817a.
  • the protrusion 817a of the second planarization layer 817 extends from the lower portion of the sidewall forming the first opening 117a to the inside of the first opening 117a, and the first clad of the first assembly wiring 721 is A portion of the layer 721b may be covered, and a portion of the second cladding layer 722b of the second assembly wiring 722 may be covered.
  • An angle of the sidewall of the second planarization layer 817 in the first opening 117a with respect to the top surface of the first assembly wiring 721 may be greater than the angle of the protrusion 817a.
  • the angle of the sidewall of the second planarization layer 817 with respect to the upper surface of the first assembly wiring 721 may be approximately 70° or more, and may be formed close to vertical.
  • the angle of the upper surface and the side of the protrusion 817a with respect to the upper surface of the first assembly wiring 721 may have a gentle inclination of about 30° or less.
  • the protrusion 817a extending from the lower portion of the sidewall of the second planarization layer 817 is a light emitting device (LED) when the plurality of light emitting devices (LEDs) are self-assembled in an inclined state within the first opening (117a). Electrical connection with the first assembly wiring 721 may be minimized.
  • LED light emitting device
  • the light emitting device LED is exposed in the first opening 117a. It may be separated from the wiring 721 and electrically connected only to the second assembly wiring 722 .
  • the protrusion 817a of the second planarization layer 817 may be formed by changing process conditions when the plurality of first openings 117a are formed in the second planarization layer 817 .
  • the plurality of first openings 117a are formed by a photolithography process
  • light irradiated to the second planarization layer 817 through the mask during exposure is first assembled under the first openings 117a. It may be reflected and scattered by the wiring 721 and the second assembly wiring 722 .
  • the second planarization layer 817 is formed on the lower sidewall portion of the first opening 117a by the light reflected and scattered near the surfaces of the first assembly wiring 721 and the second assembly wiring 722 during development.
  • the material may be difficult to remove.
  • the protrusion 817a protrudes from the lower sidewall of the first opening 117a using a phenomenon in which light is reflected and scattered on the surfaces of the first assembly wiring 721 and the second assembly wiring 722 made of a metal material. can form.
  • a protrusion 817a protruding from the first opening 117a is formed to prevent the first assembly wiring 721 from being electrically connected to the light emitting element LED.
  • the plurality of protrusions 817a protrude from the lower sidewall of the first opening 117a, and include a portion of the upper surface of the first assembly wiring 721 adjacent to the sidewall of the first opening 117a and the second assembly wiring 722. It may cover part of the upper surface.
  • the plurality of light emitting devices LED
  • a portion of the light emitting devices LEDs is formed in which the first assembly wiring 721 is disposed. It may be disposed in the space to electrically connect the first assembly wiring 721 and the light emitting device LED.
  • a protrusion 817a covering the upper surface of the first assembly wiring 721 adjacent to the sidewall of the first opening 117a is formed so that the plurality of light emitting devices (LEDs) and the plurality of first assembly wirings 721 are connected to each other. contact can be prevented. Accordingly, in the display device 800 according to the fifth embodiment, a protrusion 817a protruding from the second planarization layer 817 is formed instead of a separate insulating layer covering the plurality of first assembly wirings 721 . There is a technical effect of separating the plurality of first assembly wirings 721 and the plurality of light emitting devices (LEDs).
  • FIG. 8B is a cross-sectional view of the display device according to the sixth embodiment.
  • the display device 800 of FIG. 8B is different from the display device 800 according to the fifth exemplary embodiment of FIG. 8A in that the second-second protrusion 817b is different, and other configurations are substantially the same. do.
  • the second planarization layer 817 may include a 2-2nd protrusion 817b.
  • the second-second protrusion 817b of the second planarization layer 817 may cover a portion of the first clad layer 721b of the first assembly wiring 721 , and the second clad of the second assembly wiring 722 . It may cover a portion of the layer 722b.
  • the upper surface of the 2-2 protrusion 817b may be formed to be flat. Accordingly, the 2-2 protrusion 817b also comes into contact with the lower surface of the light emitting device 130 so that the light emitting device is tilted during self-assembly. There is a technical effect that can be stably supported without
  • the 2-2 protrusion 817b has an effect of dissipating heat generated from the light emitting device 130 , the first assembly wiring 721 , and the second assembly wiring 722 into the insulating layer.
  • FIG. 9A is a cross-sectional view of a display device according to a seventh exemplary embodiment.
  • the display device 900 of FIG. 9A is different from the display device 500 of FIG. 5 in the first cladding layer 821b, the second cladding layer 822b, and the electrode hole 823 except that the other configuration is substantially different. Since they are identical to each other, redundant descriptions are omitted.
  • a DEP force is required for self-assembly, but due to the difficulty of uniform control of the DEP force, when assembling using self-assembly, the light emitting device is tilted or tilted to a different place in the assembly hole.
  • a passivation layer which is an insulating film, is interposed between the first assembly electrode and the second assembly electrode, and self-assembly is in progress while only one of them is exposed.
  • the assembled electrode structure is asymmetrical, the electric field distribution is also asymmetrically formed, which can be skewed to one side when assembling the semiconductor light emitting device. There are things that are difficult to do.
  • a first clad layer 821b is disposed on the second passivation layer 115 to cover the first conductive layer 821a, and a portion thereof is a second conductive layer 822a and a second clad layer. (822b) direction.
  • the second cladding layer 822b is disposed on the third passivation layer 116 to cover the second conductive layer 822a, and a portion thereof is disposed in the direction of the first conductive layer 821a and the first clad layer 821b. can be extended to
  • the first clad layer 821b and the second clad layer 822b may be disposed with the third passivation layer 116 interposed therebetween, and may overlap up and down.
  • the second cladding layer 822b may include a predetermined electrode hole 823 in a region overlapping the light emitting device 130 and the first cladding layer 821b.
  • the size of the electrode hole 823 may be smaller than the size of the light emitting device 130 .
  • an AC voltage may be applied to the first clad layer 821b and the second clad layer 822b to form an electric field.
  • the DEP force by the electric field may be concentrated in the electrode hole 823 provided in the second cladding layer 822b.
  • the light emitting device 130 is formed in the first opening 117a by the dielectrophoretic force (DEP force) by the electric field of the first cladding layer 821a and the second cladding layer 822b. Can be self-assembled.
  • DEP force dielectrophoretic force
  • the second cladding layer 822b may be disposed under the light emitting device 130 . Also, the second cladding layer 822b may be in contact with the first electrode 134 of the light emitting device 130 .
  • the second cladding layer 822b is disposed on the lower surface of the first electrode 134 of the light emitting device 130 , the light emitting device 130 is uniformly supported.
  • FIG. 10 is a perspective view showing the assembly wirings 821 and 822 and the DEP force shown in FIG. 9B in detail.
  • a portion of the first clad layer 821b and a portion of the second clad layer 822b may overlap vertically.
  • the first clad layer 821b may include a 1-1 clad layer 821b1 and a 1-2 clad layer 821b2 .
  • the 1-2 clad layer 821b2 may be a protruding electrode extending from the 1-1 clad layer 821b1 in the direction of the second clad layer 822b.
  • the second clad layer 822b may include a 2-1 clad layer 822b1 and a 2-2 clad layer 822b2 .
  • the 2-2 clad layer 822b2 may be a protruding electrode extending from the 2-1 clad layer 822b1 in the direction of the first clad layer 821b.
  • the 1-2 clad layer 821b2 and the 2-2 clad layer 822b2 may vertically overlap.
  • the 2-2 cladding layer 822b2 may include an electrode hole 823 .
  • the electric field generated by the first clad layer 821b and the second clad layer 822b is concentrated to the electrode hole 823 formed in the second clad layer 822b to form a DEP force.
  • the assembly force of the light emitting device 130 may be strengthened by the concentrated DEP force.
  • the first clad layer 821b of the first assembled electrode and the second clad layer 822b of the second assembled electrode are vertically overlapped, and the second clad layer 822b of the second assembled electrode is disposed.
  • This electrode hole 823 may be provided.
  • the DEP force may be concentrated and formed in the electrode hole 823 of the second cladding layer 822b, and there is a technical effect of improving the assembly rate by uniformly distributing the Dep force at the center of the assembly hole.
  • the first clad layer 821b of the first assembling electrode and the second clad layer 822b of the second assembling electrode having the electrode holes 823 are disposed so as to overlap up and down to assemble.
  • the effective electrode area of the cladding layers overlapping each other is large, the capacitance of the assembly electrode is improved, and the DEP force is large, so that the strong DEP force can be uniformly concentrated on the assembly hole center.
  • the display device including the semiconductor light emitting device according to the above-described embodiment has a technical effect that can utilize the self-assembly wiring as a wiring for driving the light emitting device.
  • the embodiment has a technical effect that can minimize the occurrence of defects during self-assembly or bonding of the light emitting device by variously forming the structure of the plurality of assembly wirings.
  • the embodiment has a technical effect that can minimize corrosion and short circuit defects of a plurality of assembly wiring.
  • corrosion of the conductive layer may be prevented by using a clad layer resistant to corrosion.
  • the embodiment has a technical effect that can precisely control the spacing between the plurality of assembly wiring.
  • the embodiment has a technical effect of stably bonding a plurality of light emitting devices by reducing a step difference between a plurality of assembly wirings. In addition, the embodiment has a technical effect of stably bonding the light emitting device by overcoming the step difference between the plurality of assembly wirings by forming the protrusion in the planarization layer.
  • the embodiment has a technical effect that can easily separate the first assembly wiring and the light emitting device while simplifying the insulating layer covering the first assembly wiring.
  • the embodiment has a technical effect that can strengthen the assembly force for the light emitting device by disposing a plurality of assembling wiring in a vertically symmetrical structure.
  • the embodiment has a technical effect of removing the parasitic capacitance through the grounding pad.
  • the embodiment has a technical effect that can reduce the thickness of the panel substrate.
  • the thickness of the panel substrate may be reduced by extending the cladding layer in the horizontal direction of the conductive layer and overlapping the cladding layer in the opening where the light emitting device is assembled.
  • first cladding layer 121b, 521b, 621b, 721b, 821b: first cladding layer
  • VDD High-potential power wiring
  • VDD1 first layer
  • VDD2 second layer
  • VDD3 3rd layer
  • PE pixel electrode
  • IL a plurality of insulating layers
  • T1 first thickness of the first assembly wiring
  • T2 the second thickness of the second assembly wiring
  • the embodiment may be applied to a display field for displaying images or information.
  • the embodiment may be applied to a display field for displaying an image or information using a semiconductor light emitting device.
  • the embodiment may be employed in a display field for displaying an image or information using a micro-scale or nano-level semiconductor light emitting device.

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Abstract

실시예에 따른 반도체 발광소자를 포함하는 디스플레이 장치는, 기판, 기판 상에서 교대로 배치되고, 서로 이격된 제1 조립 배선 및 제2 조립 배선, 제1 조립 배선 및 제2 조립 배선 상에 배치되고, 제1 개구부를 갖는 평탄화층, 및 제1 개구부 내측에 배치되고, 제1 전극이 복수의 제1 조립 배선 및 복수의 제2 조립 배선에 중첩하는 발광 소자를 포함하고, 제1 전극은 제1 조립 배선 및 제2 조립 배선 중 하나와 전기적으로 연결될 수 있다.

Description

반도체 발광소자를 포함하는 디스플레이 장치
실시예는 디스플레이 장치에 관한 것으로서, 보다 상세하게는 반도체 발광소자를 이용한 디스플레이 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 디스플레이 장치에는 스스로 광을 발광하는 유기 발광 디스플레이(Organic Light Emitting Display) 등과 별도의 광원을 필요로 하는 액정 디스플레이(Liquid Crystal Display; LCD), 마이크로-LED 디스플레이 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
한편, 반도체 발광 소자를 기판에 전사하는 방법에 있어서, 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
한편, 발광 소자를 유체 내에서 전사하는 경우 조립 배선이 유체에 의해 부식되는 문제가 발생하고 있다. 조립 배선의 부식으로 인해 전기적 단락이 발생될 수 있으며 조립 불량의 문제가 발생될 수 있다.
또한, 발광 소자의 자가 조립 시 조립 배선 간의 단차와 간격에 의해 발광 소자에 대한 조립력이 약해지는 문제가 있으며, 조립 배선의 두께로 인해 기판이 두꺼워지는 문제가 발생할 수 있다.
한편, 내부 비공개 기술에서 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식의 전사공정이 시도되고 있으나 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제가 있다.
실시예의 기술적 과제는 조립 배선을 다양한 형태로 구현하여 발광 소자의 조립율을 향상시킨 디스플레이 장치를 제공하는 것이다.
또한 실시예의 기술적 과제는 조립 배선의 부식을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 기술적 과제는 조립 배선 간의 단차를 저감하여 발광 소자를 용이하게 본딩 가능한 디스플레이 장치를 제공하는 것이다.
또한 실시예의 기술적 과제는 조립 배선 간의 간격을 정밀하게 제어할 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 기술적 과제는 한 쌍의 조립 배선 중 하나에만 발광 소자를 전기적으로 연결 가능한 디스플레이 장치를 제공하는 것이다.
또한 실시예의 기술적 과제는 발광 소자에 대한 조립력이 강화된 디스플레이 장치를 제공하는 것이다.
또한 실시예의 기술적 과제는 기생 커패시턴스를 제거한 디스플레이 장치를 제공하는 것이다.
또한 실시예의 기술적 과제는 패널 두께를 줄인 디스플레이 장치를 제공하는 것이다.
실시예의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 명세서로부터 파악될 수 있는 것을 포함한다.
실시예에 따른 반도체 발광소자를 포함하는 디스플레이 장치는, 기판과, 상기 기판 상에서 교대로 배치되고, 서로 이격된 제1 조립 배선 및 제2 조립 배선과, 상기 제1 조립 배선 및 상기 제2 조립 배선 상에 배치되고, 제1 개구부를 갖는 평탄화층 및 제1 전극을 구비하며 상기 제1 개구부 내측에 배치되고, 상기 제1 조립 배선 및 상기 제2 조립 배선에 중첩되는 반도체 발광 소자를 포함할 수 있다.
상기 반도체 발광소자의 제1 전극은 상기 제1 조립 배선 및 상기 제2 조립 배선 중 하나에 전기적으로 연결될 수 있다.
실시예는 상기 제1 조립 배선과 상기 반도체 발광소자의 제1 전극 사이의 절연층을 더 포함할 수 있다.
상기 제2 조립 배선은 상기 제1 개구부에서 상기 절연층으로부터 노출될 수 있다.
상기 제1 조립 배선은, 상기 기판 상에 배치된 제1 도전층 및 상기 제1 도전층에 접하는 제1 클래드층을 포함할 수 있다.
상기 제2 조립 배선은, 상기 절연층 상에 배치된 제2 도전층 및 상기 제2 도전층에 접하는 제2 클래드층을 포함할 수 있다.
상기 반도체 발광 소자의 제1 전극은 상기 제2 클래드층에 접할 수 있다.
상기 제1 도전층의 일부분, 상기 제1 클래드층의 일부분, 상기 제2 도전층의 일부분 및 상기 제2 클래드층의 일부분은 상기 제1 개구부와 중첩할 수 있다.
상기 제2 클래드층은 상기 절연층 상에 배치될 수 있다.
상기 제1 도전층 및 상기 제2 도전층은 상기 평탄화층과 중첩할 수 있다.
상기 제1 클래드층 및 상기 제2 클래드층 각각은, 일부분이 상기 제1 개구부 내측에 배치될 수 있다.
상기 제1 클래드층은 상기 절연층 아래에 배치되고, 상기 제2 클래드층은 상기 절연층 상에 배치될 수 있다.
상기 제1 클래드층 및 상기 제2 클래드층은 상기 절연층 아래에서 동일 평면 상에 배치될 수 있다.
상기 제2 클래드층은 상기 절연층의 컨택홀을 통해 상기 절연층 상의 상기 제2 도전층과 전기적으로 연결될 수 있다.
상기 제1 조립 배선 및 상기 제2 조립 배선은 동일 평면 상에 배치될 수 있다.
상기 제1 조립 배선의 일부분 및 상기 제2 조립 배선의 일부분은 상기 제1 개구부와 중첩하고, 상기 제1 개구부에서 상기 제1 조립 배선의 일부분의 폭 및 상기 제1 개구부에서 상기 제1 조립 배선과 상기 제2 조립 배선 사이의 폭의 합은 상기 발광 소자의 높이보다 작을 수 있다.
실시예는 상기 제1 개구부에서 상기 평탄화층의 측벽으로부터 돌출되어 상기 제1 조립 배선의 일부 및 상기 제2 조립 배선의 일부를 덮는 돌출부를 더 포함할 수 있다.
실시예는 상기 기판의 액티브 영역과 전기적으로 연결된 접지용 패드를 더 포함할 수 있다.
상기 제1 조립 배선은 상기 제2 조립 배선과 수직으로 중첩되고, 상기 제2 조립 배선은 상기 제1 조립 배선과 수직으로 중첩되는 영역에 전극 홀을 포함할 수 있다.
상기 제1 조립 배선은, 제1 도전층 및 상기 제1 도전층 상에 제1 클래드층을 포함하고, 상기 제2 조립 배선은, 제2 도전층 및 상기 제2 도전층 상에 제2 클래드층을 포함할 수 있다.
상기 제1 클래드층은, 제1-1 클래드층 및 상기 제1-1 클래드층으로부터 연장된 제1-2 클래드층을 포함할 수 있다.
상기 제2 클래드층은 제2-1 클래드층 및 상기 제2-1 클래드층으로부터 연장된 제2-2 클래드층을 포함할 수 있다.
상기 제1-2 클래드층과 상기 제2-2 클래드층이 상하 중첩되는, 반도체 발광소자를 포함할 수 있다.
상기 제2-2 클래드층은 상기 전극 홀을 포함할 수 있다.
또한 실시예에 따른 반도체 발광소자를 포함하는 디스플레이 장치는, 복수의 서브 화소가 정의된 기판과, 상기 복수의 서브 화소 중 동일 라인에 배치된 복수의 서브 화소를 따라 배치된 제1 조립 배선과, 상기 복수의 서브 화소 중 동일 라인에 배치된 복수의 서브 화소를 따라 배치되고, 상기 제1 조립 배선 각각과 이웃하게 배치된 제2 조립 배선과, 상기 제1 조립 배선 및 상기 제2 조립 배선과 중첩하는 제1 개구부를 포함하는 평탄화층 및 상기 복수의 서브 화소 각각에서 상기 제1 개구부에 배치되고, 상기 제2 조립 배선과 전기적으로 연결되는 발광 소자를 포함할 수 있다.
상기 발광 소자는 상기 제1 개구부에서 상기 제2 조립 배선에 본딩될 수 있다.
상기 제1 조립 배선 각각은, 제1 도전층 및 상기 제1 도전층과 전기적으로 연결된 제1 클래드층을 포함할 수 있다.
상기 제2 조립 배선 각각은, 제2 도전층 및 상기 제2 도전층과 전기적으로 연결된 제2 클래드층을 포함할 수 있다.
상기 제1 도전층과 상기 제1 클래드층은 서로 다른 물질로 이루어지고, 상기 제2 도전층과 상기 제2 클래드층은 서로 다른 물질로 이루어질 수 있다.
상기 제1 도전층 및 상기 제1 클래드층을 덮는 절연층을 더 포함할 수 있다.
상기 제2 도전층은 상기 절연층 상에 배치되며, 상기 평탄화층은 상기 제1 도전층 및 상기 제2 도전층을 덮을 수 있다.
상기 제1 클래드층은 상기 제1 도전층으로부터 상기 제1 개구부 내측으로 연장될 수 있다.
상기 제2 클래드층은 상기 제2 도전층으로부터 상기 제1 개구부 내측으로 연장되어 상기 복수의 발광 소자에 접할 수 있다.
실시예는 상기 기판의 액티브 영역과 전기적으로 연결된 접지용 패드를 더 포함할 수 있다.
상기 제1 조립 배선은 상기 제2 조립 배선과 수직으로 중첩되고, 상기 제2 조립 배선은 상기 제1 조립 배선과 수직으로 중첩되는 영역에 전극 홀을 포함할 수 있다.
실시예에 의하면 발광 소자의 자가 조립배선을 발광 소자의 구동을 위한 배선으로도 활용할 수 있는 기술적 효과가 있다.
또한 실시예는 복수의 조립 배선의 구조를 다양하게 형성하여 발광 소자의 자가 조립이나 본딩 시 불량이 발생하는 것을 최소화할 수 있는 기술적 효과가 있다.
또한 실시예는 복수의 조립 배선의 부식 및 쇼트 불량을 최소화할 수 있는 기술적 효과가 있다. 예를 들어, 실시예는 부식에 강한 클래드층을 이용하여 도전층의 부식을 예방할 수 있다.
또한 실시예는 복수의 조립 배선 사이의 간격을 정밀하게 제어할 수 있는 기술적 효과가 있다.
또한 실시예는 복수의 조립 배선 간의 단차를 저감하여 복수의 발광 소자를 안정적으로 본딩할 수 있는 기술적 효과가 있다. 또한, 실시예는 평탄화층에 돌출부를 형성하여 복수의 조립 배선 간의 단차를 극복하여 발광 소자를 안정적으로 본딩할 수 있는 기술적 효과가 있다.
또한 실시예는 제1 조립 배선을 덮는 절연층을 간소화하면서도 제1 조립 배선과 발광 소자를 용이하게 분리시킬 수 있는 기술적 효과가 있다.
또한실시예는 복수의 조립 배선을 수직형 대칭 구조로 배치하여 발광소자에 대한 조립력을 강화할 수 있는 기술적 효과가 있다.
또한실시예는 접지용 패드를 통해 기생 커패시턴스를 제거할 수 있는 기술적 효과가 있다.
또한 실시예는 패널기판의 두께를 줄일 수 있는 기술적 효과가 있다. 예를 들어, 실시예는 클래드층을 도전층의 수평방향으로 연장시키고, 발광 소자가 조립되는 개구부에는 클래드층을 중첩시켜 패널기판의 두께를 줄일 수 있다.
실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 실시예 내에 포함되어 있다.
도 1은 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 2는 실시예에 따른 디스플레이 장치의 개략적인 확대 평면도이다.
도 3은 도 2의 III-III'에 따른 단면도이다.
도 4a 내지 도 4g는 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정도들이다.
도 5는 제2 실시예에 따른 디스플레이 장치의 단면도이다.
도 6은 제3 실시예에 따른 디스플레이 장치의 단면도이다.
도 7a 및 도 7b는 제4 실시예에 따른 디스플레이 장치의 단면도이다.
도 8a는 제5 실시예에 따른 디스플레이 장치의 단면도이다.
도 8b는 제6 실시예에 따른 디스플레이 장치의 단면도이다.
도 9a는 제7 실시예에 따른 디스플레이 장치의 단면도이다.
도 9b는 도 9a의 제7 실시예에서 DEP force를 나타낸 단면도이다.
도 10은 도 9a의 제7 실시예에서 제1, 제2 조립 배선을 나타낸 사시도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 디지털 TV, 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트(Slate) PC, 태블릿(Tablet) PC, 울트라 북(Ultra-Book), 데스크탑 컴퓨터 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하에서는 도면을 참조하여 실시예에 대해 설명하기로 한다.
도 1은 실시예에 따른 디스플레이 장치(100)의 개략적인 평면도이다. 도 1에서는 설명의 편의를 위해 디스플레이 장치(100)의 다양한 구성 요소 중 기판(110) 및 복수의 서브 화소(SP)만을 도시하였다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광소자에 의하여 구현될 수 있다. 실시예에서 발광소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
기판(110)은 디스플레이 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.
표시 영역(AA)은 복수의 서브 화소(SP)가 배치되어 영상이 표시되는 영역이다. 복수의 서브 화소(SP) 각각은 빛을 발광하는 개별 단위로, 복수의 서브 화소(SP) 각각에는 반도체 발광 소자(LED) 및 구동 회로가 형성된다. 예를 들어, 복수의 서브 화소(SP)는 적색 서브 화소, 녹색 서브 화소, 청색 서브 화소 및/또는 백색 서브 화소 등을 포함할 수 있으며, 이에 제한되는 것은 아니다. 이하에서는 복수의 서브 화소(SP)가 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소를 포함하는 것으로 가정하여 설명하기로 하나, 이에 제한되는 것은 아니다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)에 배치된 서브 화소(SP)를 구동하기 위한 다양한 배선, 구동 IC 등이 배치되는 영역이다. 예를 들어, 비표시 영역(NA)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 다양한 IC 및 구동 회로 등이 배치될 수 있다. 한편, 비표시 영역(NA)은 기판(110)의 배면, 즉, 서브 화소(SP)가 없는 면에 위치되거나 생략될 수도 있으며, 도면에 도시된 바에 제한되지 않는다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광소자를 구동할 수 있다.
이하에서는 복수의 서브 화소(SP)에 대한 보다 상세한 설명을 위해 도 2 및 도 3을 함께 참조한다.
도 2는 실시예에 따른 디스플레이 장치의 개략적인 확대 평면도이다. 도 3은 도 2의 III-III'에 따른 단면도이다.
도 2 및 도 3을 참조하면, 실시예에 따른 디스플레이 장치(100)는, 복수의 스캔 배선(SL), 복수의 데이터 배선(DL), 복수의 고전위 전원 배선(VDD), 복수의 조립 배선(120), 복수의 기준 배선(RL) 및 블랙 매트릭스(BM)와 복수의 서브 화소(SP), 각각의 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 스토리지 커패시터(ST), 반도체 발광 소자(LED), 차광층(LS), 버퍼층(111), 게이트 절연층(112), 복수의 패시베이션층(113, 115, 116), 복수의 평탄화층(114, 117, 118), 연결 전극(CE) 및 화소 전극(PE) 등을 포함할 수 있다.
도 2 및 도 3을 참조하면, 복수의 데이터 배선(DL), 고전위 전원 배선(VDD)의 제1 층(VDD1) 및 제2 층(VDD2), 복수의 기준 배선(RL) 및 복수의 조립 배선(120)은 복수의 서브 화소(SP) 사이에서 열 방향으로 연장될 수 있다. 복수의 스캔 배선(SL) 및 고전위 전원 배선(VDD)의 제3 층(VDD3)은 복수의 서브 화소(SP) 사이에서 행 방향으로 연장될 수 있다. 그리고 복수의 서브 화소(SP) 각각에는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(ST)가 배치될 수 있다.
먼저, 기판(110) 상에 고전위 전원 배선(VDD)의 제1 층(VDD1) 및 차광층(LS)이 배치될 수 있다.
고전위 전원 배선(VDD)은 복수의 서브 화소(SP) 각각으로 고전위 전원 전압을 전달하는 배선이다. 복수의 고전위 전원 배선(VDD)은 고전위 전원 전압을 복수의 서브 화소(SP) 각각의 제2 트랜지스터(TR2)로 전달할 수 있다.
한편, 복수의 고전위 전원 배선(VDD)은 단층 또는 복수의 층으로 이루어질 수 있으며, 이하에서는 설명의 편의를 위해 복수의 고전위 전원 배선(VDD)이 복수의 층으로 이루어진 것으로 가정하여 설명하기로 한다.
고전위 전원 배선(VDD)은 복수의 제1 층(VDD1) 및 복수의 제2 층(VDD2)과 이들을 연결하는 복수의 제3 층(VDD3)을 포함한다. 제1 층(VDD1)은 복수의 서브 화소(SP) 각각의 사이에서 열 방향으로 연장될 수 있다.
기판(110) 상에서 복수의 서브 화소(SP) 각각에 차광층(LS)이 배치될 수 있다. 차광층(LS)은 기판(110) 하부에서 후술할 제2 트랜지스터(TR2)의 제2 액티브층(ACT2)으로 입사하는 광을 차단하여, 누설 전류를 최소화할 수 있다.
버퍼층(111)은 고전위 전원 배선(VDD)의 제1 층(VDD1) 및 차광층(LS) 상에 배치될 수 있다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 기판(110)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
복수의 스캔 배선(SL), 복수의 기준 배선(RL), 복수의 데이터 배선(DL), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(ST)가 버퍼층(111) 상에 배치될 수 있다.
먼저, 복수의 서브 화소(SP) 각각에 제1 트랜지스터(TR1)가 배치될 수 있다. 제1 트랜지스터(TR1)는 제1 액티브층(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다. 제1 액티브층(ACT1)이 버퍼층(111) 상에 배치될 수 있다. 제1 액티브층(ACT1)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112)은 제1 액티브층(ACT1) 상에 배치될 수 있다. 게이트 절연층(112)은 제1 액티브층(ACT1)과 제1 게이트 전극(GE1)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 게이트 전극(GE1)은 게이트 절연층(112) 상에 배치될 수 있다. 제1 게이트 전극(GE1)은 스캔 배선(SL)과 전기적으로 연결될 수 있다. 제1 게이트 전극(GE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 패시베이션층(113)이 제1 게이트 전극(GE1) 상에 배치될 수 있다. 제1 패시베이션층(113)에는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 각각이 제1 액티브층(ACT1)에 접속하기 위한 컨택홀이 형성된다. 제1 패시베이션층(113)은 제1 패시베이션층(113) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 액티브층(ACT1)과 전기적으로 연결되는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)이 제1 패시베이션층(113) 상에 배치될 수 있다. 제1 드레인 전극(DE1)은 데이터 배선(DL)에 연결될 수 있고, 제1 소스 전극(SE1)은 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)에 연결될 수 있다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 실시예에서 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 각각이 제2 게이트 전극(GE2) 및 데이터 배선(DL)과 연결된 것으로 설명하였으나, 트랜지스터의 타입에 따라 제1 소스 전극(SE1)이 데이터 배선(DL)에 연결되고, 제1 드레인 전극(DE1)이 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)에 연결될 수 있으며, 이에 제한되지 않는다.
제1 트랜지스터(TR1)는 제1 게이트 전극(GE1)이 스캔 배선(SL)에 연결되어, 스캔 신호에 따라 턴 온(Turn-on) 또는 턴 오프(Turn-off) 될 수 있다. 제1 트랜지스터(TR1)는 스캔 신호에 기초하여 데이터 전압을 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)으로 전달할 수 있고, 스위칭 트랜지스터로 지칭될 수 있다.
한편, 제1 게이트 전극(GE1)과 함께 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)이 게이트 절연층(112) 상에 배치될 있다. 복수의 데이터 배선(DL) 및 기준 배선(RL)은 제1 게이트 전극(GE1)과 동일 물질 및 동일 공정으로 형성될 수 있다.
복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 각각으로 데이터 전압을 전달하는 배선이다. 복수의 데이터 배선(DL)은 데이터 전압을 복수의 서브 화소(SP) 각각의 제1 트랜지스터(TR1)로 전달할 수 있다. 예를 들어, 복수의 데이터 배선(DL)은 적색 서브 화소(SPR)로 데이터 전압을 전달하는 데이터 배선(DL), 녹색 서브 화소(SPG)로 데이터 전압을 전달하는 데이터 배선(DL) 및 청색 서브 화소(SPB)로 데이터 전압을 전달하는 데이터 배선(DL)으로 이루어질 수 있다.
복수의 기준 배선(RL)은 복수의 서브 화소(SP) 각각으로 기준 전압을 전달하는 배선이다. 복수의 기준 배선(RL)은 기준 전압을 복수의 서브 화소(SP) 각각의 제3 트랜지스터(TR3)로 전달할 수 있다.
복수의 서브 화소(SP) 각각에 제2 트랜지스터(TR2)가 배치될 수 있다. 제2 트랜지스터(TR2)는 제2 액티브층(ACT2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다. 제2 액티브층(ACT2)이 버퍼층(111) 상에 배치될 있다. 제2 액티브층(ACT2)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112)이 제2 액티브층(ACT2) 상에 배치되고, 제2 게이트 전극(GE2)이 게이트 절연층(112) 상에 배치될 있다. 제2 게이트 전극(GE2)은 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 제2 게이트 전극(GE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 패시베이션층(113)이 제2 게이트 전극(GE2) 상에 배치되고, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)이 제1 패시베이션층(113) 상에 배치될 있다. 제2 소스 전극(SE2)은 제2 액티브층(ACT2)과 전기적으로 연결된다. 제2 드레인 전극(DE2)은 제2 액티브층(ACT2)과 전기적으로 연결되는 동시에 고전위 전원 배선(VDD)과 전기적으로 연결될 있다. 제2 드레인 전극(DE2)은 고전위 전원 배선(VDD)의 제1 층(VDD1)과 제2 층(VDD2) 사이에 배치되어 고전위 전원 배선(VDD)과 전기적으로 연결될 수 있다.
제2 트랜지스터(TR2)는 제2 게이트 전극(GE2)이 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)과 연결되어, 제1 트랜지스터(TR1)의 턴 온 시 전달되는 데이터 전압에 의해 턴 온 될 수 있다. 그리고 턴 온 된 제2 트랜지스터(TR2)는 고전위 전원 배선(VDD)으로부터의 고전위 전원 전압에 기초하여 구동 전류를 발광 소자(LED)로 전달할 수 있으므로, 구동 트랜지스터로 지칭될 수 있다.
복수의 서브 화소(SP) 각각에 제3 트랜지스터(TR3)가 배치될 수 있다. 제3 트랜지스터(TR3)는 제3 액티브층(ACT3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함한다. 제3 액티브층(ACT3)이 버퍼층(111) 상에 배치될 수 있다. 제3 액티브층(ACT3)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112)이 제3 액티브층(ACT3) 상에 배치되고, 제3 게이트 전극(GE3)이 게이트 절연층(112) 상에 배치될 수 있다. 제3 게이트 전극(GE3)은 스캔 배선(SL)과 연결되고, 제3 트랜지스터(TR3)는 스캔 신호에 의해 턴 온 또는 턴 오프 될 수 있다. 제3 게이트 전극(GE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
다만, 제3 게이트 전극(GE3) 및 제1 게이트 전극(GE1)이 동일한 스캔 배선(SL)에 연결된 것으로 설명하였으나, 제3 게이트 전극(GE3)은 제1 게이트 전극(GE1)과 서로 다른 스캔 배선(SL)에 연결될 수도 있으며, 이에 제한되지 않는다.
제1 패시베이션층(113)이 제3 게이트 전극(GE3) 상에 배치되고, 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)이 제1 패시베이션층(113) 상에 배치될 있다. 제3 소스 전극(SE3)은 제2 소스 전극(SE2)과 일체로 형성되어, 제3 액티브층(ACT3)과 전기적으로 연결되는 동시에 제2 트랜지스터(TR2)의 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다. 그리고 제3 드레인 전극(DE3)은 기준 배선(RL)과 전기적으로 연결될 수 있다.
제3 트랜지스터(TR3)는 구동 트랜지스터인 제2 트랜지스터(TR2)의 제2 소스 전극(SE2), 기준 배선(RL) 및 스토리지 커패시터(ST)와 전기적으로 연결될 수 있으며, 제3 트랜지스터(TR3)는 센싱 트랜지스터로 지칭될 수 있다.
복수의 서브 화소(SP) 각각에 스토리지 커패시터(ST)가 배치될 수 있다. 스토리지 커패시터(ST)는 제1 커패시터 전극(ST1) 및 제2 커패시터 전극(ST2)을 포함한다. 스토리지 커패시터(ST)는 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)과 제2 소스 전극(SE2) 사이에 연결되고, 전압을 저장하여 발광 소자(LED)가 발광하는 동안 제2 트랜지스터(TR2)의 게이트 전극의 전압 레벨을 일정하게 유지시킬 수 있다.
제1 커패시터 전극(ST1)은 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)과 일체로 이루어질 수 있다. 이에, 제1 커패시터 전극(ST1)은 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2) 및 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다.
제2 커패시터 전극(ST2)은 제1 패시베이션층(113)을 사이에 두고 제1 커패시터 전극(ST1) 상에 배치될 수 있다. 제2 커패시터 전극(ST2)은 제2 트랜지스터(TR2)의 제2 소스 전극(SE2)이자 제3 트랜지스터(TR3)의 제3 소스 전극(SE3)과 일체로 이루어질 수 있다. 따라서, 제2 커패시터 전극(ST2)은 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)와 전기적으로 연결될 수 있다.
한편, 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3) 및 제2 커패시터 전극(ST2)과 함께 제1 패시베이션층(113) 상에 복수의 스캔 배선(SL)이 배치된다.
복수의 스캔 배선(SL)은 복수의 서브 화소(SP) 각각으로 스캔 신호를 전달하는 배선이다. 복수의 스캔 배선(SL)은 스캔 신호를 복수의 서브 화소(SP) 각각의 제1 트랜지스터(TR1)로 전달할 수 있다. 예를 들어, 복수의 스캔 배선(SL) 각각은 행 방향으로 연장되며, 동일 행에 배치된 복수의 서브 화소(SP)로 스캔 신호를 전달할 수 있다.
다음으로, 제1 평탄화층(114)이 복수의 스캔 배선(SL), 복수의 기준 배선(RL), 복수의 데이터 배선(DL), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(ST) 상에 배치될 수 있다. 제1 평탄화층(114)은 복수의 트랜지스터가 배치된 기판(110)의 상부를 평탄화할 수 있다. 제1 평탄화층(114)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 평탄화층(114) 상에 제2 패시베이션층(115)이 배치될 수 있다. 제2 패시베이션층(115)은 제2 패시베이션층(115) 하부의 구성을 보호하고, 제2 패시베이션층(115) 상에 형성되는 구성의 점착력을 향상시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 패시베이션층(115) 상에 고전위 전원 배선(VDD)의 제2 층(VDD2), 복수의 조립 배선(120) 중 복수의 제1 조립 배선(121) 및 연결 전극(CE)이 배치될 수 있다.
먼저, 복수의 조립 배선(120)은 디스플레이 장치(100)의 제조 시 복수의 발광 소자(LED)를 정렬하기 위한 전기장을 발생시키고, 디스플레이 장치(100)의 구동 시 복수의 발광 소자(LED)로 저전위 전원 전압을 공급하는 배선일 수 있다. 이에, 조립 배선(120)은 저전위 전원 배선으로 지칭될 수 있다.
복수의 조립 배선(120)은 동일한 라인에 배치된 복수의 서브 화소(SP)를 따라 열 방향으로 배치된다. 복수의 조립 배선(120)은 동일 열에 배치된 복수의 서브 화소(SP)에 중첩하도록 배치될 수 있다. 예를 들어, 동일 열에 배치된 적색 서브 화소(SPR)에 하나의 제1 조립 배선(121) 및 제2 조립 배선(122)이 배치되고, 녹색 서브 화소(SPG)에 하나의 제1 조립 배선(121) 및 제2 조립 배선(122)이 배치되며, 청색 서브 화소(SPB)에 하나의 제1 조립 배선(121) 및 제2 조립 배선(122)이 배치될 수 있다.
복수의 조립 배선(120)은 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)을 포함한다. 디스플레이 장치(100) 구동 시, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에는 저전위 전압이 교류로 인가될 수 있다. 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 교대로 배치될 수 있다. 그리고 복수의 서브 화소(SP) 각각에서 하나의 제1 조립 배선(121) 및 하나의 제2 조립 배선(122)은 서로 인접하게 배치될 수 있다.
복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 도전성 물질, 예를 들어, 구리(Cu) 및 크롬(Cr) 등의 물질로 이루어질 수 있으며, 이에 제한되는 것은 아니다.
복수의 제1 조립 배선(121)은 제1 도전층(121a) 및 제1 클래드층(121b)을 포함할 수 있다. 제1 도전층(121a)은 제2 패시베이션층(115) 상에 배치될 수 있다. 제1 클래드층(121b)은 제1 도전층(121a)에 접할 수 있다. 예를 들어, 제1 클래드층(121b)은 제1 도전층(121a)의 상면과 측면을 덮도록 배치될 수 있다. 그리고 제1 도전층(121a)은 제1 클래드층(121b)보다 두꺼운 두께를 가질 수 있다.
제1 클래드층(121b)은 제1 도전층(121a)보다 부식에 강한 물질로 이루어져 디스플레이 장치(100) 제조 시 제1 조립 배선(121)의 제1 도전층(121a)과 제2 조립 배선(122)의 제2 도전층(122a) 간의 마이그레이션(migration)에 의한 쇼트 불량을 최소화할 수 있다. 예를 들어, 제1 클래드층(121b)은 몰리브덴(Mo), 몰리브덴 티타늄(MoTi) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
고전위 전원 배선(VDD)의 제2 층(VDD2)이 제2 패시베이션층(115) 상에 배치될 수 있다. 제2 층(VDD2)은 복수의 서브 화소(SP) 각각의 사이에서 열 방향으로 연장되며, 제1 층(VDD1)과 중첩할 수 있다. 제1 층(VDD1)과 제2 층(VDD2)은 제1 층(VDD1)과 제2 층(VDD2) 사이에 형성된 절연층들에 형성된 컨택홀을 통해 전기적으로 연결될 수 있다. 제2 층(VDD2)은 제1 조립 배선(121)과 동일 물질 및 동일 공정으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
복수의 서브 화소(SP) 각각에 연결 전극(CE)이 배치될 수 있다. 연결 전극(CE)은 제2 패시베이션층(115)에 형성된 컨택홀을 통해 제2 커패시터 전극(ST2)이자 제2 트랜지스터(TR2)의 제2 소스 전극(SE2)과 전기적으로 연결된다. 연결 전극(CE)은 발광 소자(LED)와 구동 트랜지스터인 제2 트랜지스터(TR2)를 전기적으로 연결하기 위한 전극으로, 제1 연결층(CE1) 및 제2 연결층(CE2)을 포함한다. 예를 들어, 제1 연결층(CE1)은 제1 조립 배선(121)의 제1 도전층(121a)과 동일 층에서 동일 물질로 형성될 수 있고, 제2 연결층(CE2)은 제1 클래드층(121b)과 동일 층에서 동일 물질로 형성될 수 있다.
이어서, 제2 층(VDD2), 제1 조립 배선(121), 연결 전극(CE) 상에 제3 패시베이션층(116)이 배치될 수 있다. 제3 패시베이션층(116)은 제3 패시베이션층(116) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 제3 패시베이션층(116)은 디스플레이 장치(100)의 제조 시 제1 조립 배선(121)과 제2 조립 배선(122) 간의 마이그레이션에 의한 쇼트 불량을 방지하기 위한 절연층으로 기능할 수 있으며, 이에 대하여 도 4a 내지 도 4g를 참조하여 후술하기로 한다.
복수의 조립 배선(120) 중 복수의 제2 조립 배선(122)이 제3 패시베이션층(116) 상에 배치될 수 있다. 복수의 제2 조립 배선(122) 각각은 상술한 바와 같이 동일 라인에 배치된 복수의 서브 화소(SP)에 배치되고, 복수의 제1 조립 배선(121)과 복수의 제2 조립 배선(122)은 서로 이격되어 배치될 수 있다.
복수의 제2 조립 배선(122) 각각은 제2 도전층(122a) 및 제2 클래드층(122b)을 포함한다. 제2 도전층(122a)은 제3 패시베이션층(116) 상에 배치될 수 있다. 그리고 제2 클래드층(122b)은 제2 도전층(122a)에 접하여 전기적으로 연결될 수 있다. 예를 들어, 제2 클래드층(122b)은 제2 도전층(122a)의 상면과 측면을 덮도록 배치될 수 있다. 그리고 제2 도전층(122a)은 제2 클래드층(122b)보다 두꺼운 두께를 가질 수 있다.
제2 클래드층(122b)은 제2 도전층(122a)보다 부식에 강한 물질로 이루어져 디스플레이 장치(100) 제조 시 제1 조립 배선(121)과 제2 조립 배선(122) 간의 마이그레이션에 의한 쇼트 불량을 최소화할 수 있다. 예를 들어, 제2 클래드층(122b)은 몰리브덴(Mo), 몰리브덴 티타늄(MoTi) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 제2 평탄화층(117)이 복수의 제2 조립 배선(122) 상에 배치될 수 있다. 제2 평탄화층(117)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
한편, 제2 평탄화층(117)은 복수의 발광 소자(LED) 각각이 안착되는 복수의 제1 개구부(117a) 및 복수의 연결 전극(CE) 각각을 노출시키는 복수의 제2 개구부(117b)를 포함한다.
복수의 서브 화소(SP) 각각에 복수의 제1 개구부(117a)가 배치된다. 이때, 하나의 서브 화소(SP)에서 제1 개구부(117a)는 하나 이상 배치될 수도 있다. 예를 들어, 하나의 서브 화소(SP)에 1개의 제1 개구부(117a)가 배치될 수도 있고, 2개의 제1 개구부(117a)가 배치될 수 있다.
복수의 제1 개구부(117a)는 복수의 발광 소자(LED)가 삽입되는 부분으로, 포켓으로도 지칭될 수 있다. 복수의 제1 개구부(117a)는 복수의 조립 배선(120)과 중첩하도록 형성될 수 있다. 예를 들어, 하나의 제1 개구부(117a)는 하나의 서브 화소(SP)에서 서로 이웃하게 배치된 제1 조립 배선(121) 및 제2 조립 배선(122)과 중첩할 수 있다.
그리고 제1 개구부(117a)에서는 복수의 제2 조립 배선(122)의 제2 클래드층(122b)의 일부분이 노출될 수 있다. 반면, 제1 개구부(117a)에서 제3 패시베이션층(116)은 제1 조립 배선(121) 모두를 덮고 있기 때문에 제1 조립 배선(121)은 제1 개구부(117a)에 중첩하나, 제1 개구부(117a)에서 노출되지는 않을 수 있다.
복수의 서브 화소(SP)에 복수의 제2 개구부(117b)가 배치된다. 복수의 제2 개구부(117b)는 복수의 서브 화소(SP) 각각의 연결 전극(CE)을 노출시키는 부분일 수 있다. 제2 평탄화층(117) 아래의 연결 전극(CE)은 복수의 제2 개구부(117b)에서 노출되어 발광 소자(LED)와 전기적으로 연결될 수 있고, 제2 트랜지스터(TR2)로부터의 구동 전류를 발광 소자(LED)로 전달할 수 있다. 이때, 제3 패시베이션층(116)은 제2 개구부(117b)에 중첩하는 영역에서 컨택홀을 가질 수 있고, 연결 전극(CE)은 제2 평탄화층(117) 및 제3 패시베이션층(116)으로부터 노출될 수 있다.
복수의 제1 개구부(117a)에 복수의 발광 소자(LED)가 배치된다. 복수의 발광 소자(LED)는 전류에 의해 빛을 발광하는 발광 소자(LED)이다. 복수의 발광 소자(LED)는 적색 광, 녹색 광, 청색 광 등을 발광하는 발광 소자(LED)를 포함할 수 있고, 이들의 조합으로 백색을 포함하는 다양한 색상의 광을 구현할 수 있다. 예를 들어, 발광 소자(LED)는 LED(Light Emitting Diode) 또는 마이크로 LED일 수 있으나, 이에 제한되지 않는다.
이하에서는 복수의 발광 소자(LED)가 적색 서브 화소(SPR)에 배치된 적색 발광 소자(130), 녹색 서브 화소(SPG)에 배치된 녹색 발광 소자(140), 청색 서브 화소(SPB)에 배치된 청색 발광 소자(150)를 포함하는 것으로 가정하여 설명하기로 한다. 다만, 복수의 발광 소자(LED)는 동일한 색상의 광을 발광하는 발광 소자(LED)로 이루어지고, 복수의 발광 소자(LED)로부터 광을 다른 색상의 광으로 변환하는 별도의 광 변환 부재를 사용하여 다양한 색상의 영상을 표시할 수도 있으며, 이에 제한되는 것은 아니다.
복수의 발광 소자(LED)는 적색 서브 화소(SPR)에 배치된 적색 발광 소자(130), 녹색 서브 화소(SPG)에 배치된 녹색 발광 소자(140) 및 청색 서브 화소(SPB)에 배치된 청색 발광 소자(150)를 포함한다. 적색 발광 소자(130), 녹색 발광 소자(140) 및 청색 발광 소자(150) 각각은 제1 반도체층, 제2 반도체층, 제1 전극 및 제2 전극을 공통으로 포함할 수 있다. 그리고 적색 발광 소자(130)는 적색 광을 발광하는 발광층을 포함하고, 녹색 발광 소자(140)는 녹색 광을 발광하는 발광층을 포함하며, 청색 발광 소자(150)는 청색 광을 발광하는 발광층을 포함할 수 있다.
도 3을 참조하면, 적색 서브 화소(SPR)에 배치된 적색 발광 소자(130)는 제1 반도체층(131) 상에 제2 반도체층(133)이 배치된다. 제1 반도체층(131) 및 제2 반도체층(133)은 특정 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 예를 들어, 제1 반도체층(131) 및 제2 반도체층(133)은 AlInGaP계 반도체층을 포함할 수 있으며, 예를 들어 인듐 알루미늄 인화물(InAlP), 갈륨 비소(GaAs) 등과 같은 물질에 p형 또는 n형의 불순물이 도핑된 층일 수 있다. 그리고 p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.제1 반도체층(131)과 제2 반도체층(133) 사이에 적색 광을 발광하는 발광층(132)이 배치된다. 발광층(132)은 제1 반도체층(131) 및 제2 반도체층(133)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 발광층(132)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있다.
상기 발광층(132)은 주입되는 전기에너지를 약 570nm 내지 약 630nm 범위 내의 특정 파장을 가진 광으로 변환시킬 수 있다. 특정 파장의 변화는 발광다이오드가 가지는 밴드갭의 크기에 의해 좌우되는데, 밴드갭 크기는 Al과 Ga의 조성비를 변화시킴으로써 조절될 수 있으며, 예컨대 Al의 조성비를 증가시킬수록 파장이 짧아진다.
제1 반도체층(131) 하면에 제1 전극(134)이 배치되고, 제2 반도체층(133) 상면에 제2 전극(135)이 배치된다. 제1 전극(134)은 제1 개구부(117a)에서 노출된 제2 조립 배선(122)에 본딩되는 전극이고, 제2 전극(135)은 후술할 화소 전극(PE)과 제2 반도체층(133)을 전기적으로 연결하는 전극이다. 제1 전극(134) 및 제2 전극(135)은 도전성 물질로 형성될 수 있다.
이때, 제1 전극(134)을 제2 조립 배선(122) 상에 본딩하기 위해 제1 전극(134)을 공융 금속(eutectic metal)으로 구성할 수 있다. 예를 들어, 제1 전극(134)은 주석(Sn), 인듐(In), 아연(Zn), 납(Pb), 니켈(Ni), 금(Au), 백금(Pt), 구리(Cu) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
그리고 녹색 발광 소자(140) 및 청색 발광 소자(150) 둘 다 적색 발광 소자(130)와 동일하거나 유사한 구조로 형성될 수 있다. 예를 들어, 녹색 발광 소자(140)는 제1 전극, 제1 전극 상의 제1 반도체층, 제1 반도체층 상의 녹색 발광층, 녹색 발광층 상의 제2 반도체층, 제2 반도체층 상의 제2 전극을 포함할 수 있다. 또한 청색 발광 소자는 제1 전극, 제1 반도체층, 청색 발광층, 제2 반도체층 및 제2 전극이 순차적으로 적층된 구조를 포함할 수 있다.
다만, 상기 녹색 발광 소자(140) 및 청색 발광 소자(150)는 GaN, AlGaN, InGaN, AlInGaN, GaP, AlN, GaAs, AlGaAs, InP 및 이들의 혼합물로 이루어진 군에서 선택되는 화합물로 형성될 수 있으나 이에 한정되는 것은 아니다.
한편, 도면에 도시되지는 않았으나, 복수의 발광 소자(LED) 각각의 일부분을 둘러싸는 절연층이 배치될 수 있다. 구체적으로, 절연층은 복수의 발광 소자(LED)의 외측면 중 적어도 발광 소자(LED)의 측면을 덮을 수 있다. 발광 소자(LED)에 절연층을 형성하여 발광 소자(LED)를 보호하고, 제1 전극(134) 및 제2 전극(135) 형성 시 제1 반도체층(131)과 제2 반도체층(133)의 전기적인 쇼트를 방지할 수 있다.
다음으로, 복수의 발광 소자(LED) 상에 제3 평탄화층(118)이 배치될 수 있다. 제3 평탄화층(118)은 복수의 발광 소자(LED)가 배치된 기판(110) 상부를 평탄화할 수 있고, 복수의 발광 소자(LED)는 제3 평탄화층(118)에 의해 제1 개구부(117a)에서 안정적으로 고정될 수 있다. 제3 평탄화층(118)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제3 평탄화층(118) 상에 화소 전극(PE)이 배치된다. 화소 전극(PE)은 복수의 발광 소자(LED)와 연결 전극(CE)을 전기적으로 연결하기 위한 전극이다. 화소 전극(PE)은 제3 평탄화층(118)에 형성된 컨택홀을 통해 제1 개구부(117a)의 발광 소자(LED)와 제2 개구부(117b)의 연결 전극(CE)에 전기적으로 연결될 수 있다. 따라서, 화소 전극(PE)을 통해 발광 소자(LED)의 제2 전극(135), 연결 전극(CE) 및 제2 트랜지스터(TR2)가 전기적으로 연결될 수 있다.
고전위 전원 배선(VDD)의 제3 층(VDD3)이 제3 평탄화층(118) 상에 배치될 수 있다. 제3 층(VDD3)은 다른 열에 배치된 제1 층(VDD1) 및 제2 층(VDD2)을 전기적으로 연결할 수 있다. 예를 들어, 제3 층(VDD3)은 복수의 서브 화소(SP) 사이에서 행 방향으로 연장되며, 열 방향으로 연장된 고전위 전원 배선(VDD)의 복수의 제2 층(VDD2)을 서로 전기적으로 연결할 수 있다. 그리고 복수의 고전위 전원 배선(VDD)은 제3 층(VDD3)을 통해 메쉬 형태로 연결됨에 따라, 전압 강하 현상이 저감될 수 있다.
제3 평탄화층(118) 상에 블랙 매트릭스(BM)가 배치될 수 있다. 블랙 매트릭스(BM)는 제3 평탄화층(118) 상에서 복수의 서브 화소(SP) 사이에 배치될 수 있다. 블랙 매트릭스(BM)는 복수의 서브 화소(SP) 간의 혼색을 저감할 수 있다. 블랙 매트릭스(BM)는 불투명한 물질로 이루어질 수 있으며, 예를 들어, 블랙 레진(black resin)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
보호층(119)이 화소 전극(PE), 제3 평탄화층(118), 블랙 매트릭스(BM) 상에 배치될 수 있다. 보호층(119)은 보호층(119) 아래의 구성을 보호하기 위한 층으로, 투광성 에폭시, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 제1 개구부(117a)에서 복수의 제1 조립 배선(121)은 복수의 발광 소자(LED)와 이격되고, 복수의 제2 조립 배선(122)이 복수의 발광 소자(LED)와 컨택할 수 있다. 이는 디스플레이 장치(100) 제조 과정에서 복수의 제1 조립 배선(121)과 복수의 제2 조립 배선(122) 둘 다에 복수의 발광 소자(LED)가 접촉하여 발생하는 불량을 방지하기 위해, 복수의 제1 조립 배선(121) 상에 제3 패시베이션층(116)을 형성하고, 복수의 제2 조립 배선(122)에 복수의 발광 소자(LED)를 컨택시킬 수 있다.
이하에서는 도 4a 내지 도 4g를 참조하여 실시예에 따른 디스플레이 장치(100)의 제조 방법에 대해 상세히 설명하기로 한다.
도 4a 내지 도 4g는 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정도들이다.
도 4a 및 도 4b는 복수의 발광 소자(LED)를 제1 개구부(117a)에 자가 조립하는 공정을 설명하기 위한 공정도들이다. 도 4c는 복수의 발광 소자(LED)의 자가 조립에 사용되는 원장 기판(10)의 개략적인 평면도이다. 도 4d는 복수의 조립 배선(120)과 조립 패드(PD)의 전기적인 연결 관계를 개략적으로 나타낸 도면이다. 도 4e는 복수의 발광 소자(LED)의 자가 조립이 완료된 후 원장 기판(10)을 스크라이빙하여 형성된 복수의 기판(110)의 개략적인 평면도이다. 도 4f는 도 4e의 X 영역에 대한 개략적인 단면도이다. 도 4g는 표시 영역(AA)의 외곽에 접지용 패드가 구비된 원장 기판(10)의 개략적인 평면도이다.
도 4a를 참조하면, 유체(WT)가 채워진 챔버(CB)에 발광 소자(LED)를 투입한다. 유체(WT)는 물 등을 포함할 수 있고, 유체(WT)가 채워진 챔버(CB)는 상부가 오픈된 형상일 수 있다.
이어서, 발광 소자(LED)가 채워진 챔버(CB) 상에 원장 기판(10)을 위치시킬 수 있다. 원장 기판(10)은 디스플레이 장치(100)를 이루는 복수의 기판(110)으로 구성된 기판으로, 복수의 발광 소자(LED)의 자가 조립 시에는 복수의 조립 배선(120)과 제2 평탄화층(117)까지 형성한 원장 기판(10)을 사용할 수 있다.
그리고 제1 조립 배선(121) 및 제2 조립 배선(122)과 제2 평탄화층(117)까지 형성된 원장 기판(10)을 챔버(CB) 상에 위치시키거나, 챔버(CB) 내에 투입한다. 이때, 제2 평탄화층(117)의 제1 개구부(117a)와 유체(WT)가 서로 마주하도록 원장 기판(10)을 위치시킬 수 있다.
이어서, 원장 기판(10) 상에 자석(MG)을 위치시킬 수 있다. 챔버(CB)의 바닥에 가라앉거나 부유하는 발광 소자(LED)들은 자석(MG)의 자기력에 의해 원장 기판(10) 측으로 이동할 수 있다.
이때, 발광 소자(LED)는 자기장에 의해 이동하도록 자성체를 포함할 수 있다. 예를 들어, 발광 소자(LED)의 제1 전극(134) 또는 제2 전극(135)은 철이나 코발트, 니켈과 같은 강자성체 물질을 포함할 수 있다.
다음으로, 자석(MG)에 의해 제2 평탄화층(117) 측으로 이동한 발광 소자(LED)는 제1 조립 배선(121)과 제2 조립 배선(122)에 의해 형성된 전기장에 의해 제1 개구부(117a)에 자가 조립될 수 있다.
복수의 제1 조립 배선(121)과 복수의 제2 조립 배선(122)에는 교류 전압이 인가되어 전기장이 형성될 수 있다. 이러한 전기장에 의해 발광 소자(LED)는 유전 분극되어 극성을 가질 수 있다. 그리고 유전 분극된 발광 소자(LED)는 유전 영동(Dielectrophoresis, DEP), 즉, 전기장에 의해 특정 방향으로 이동하거나 고정될 수 있다. 따라서, 유전 영동을 이용하여 복수의 발광 소자(LED)를 제2 평탄화층(117)의 제1 개구부(117a) 내에 고정시킬 수 있다.
다음으로, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)의 전기장을 이용해 제1 개구부(117a) 내에 발광 소자(LED)를 고정시킨 상태에서 원장 기판(10)을 180° 뒤집을 수 있다. 실시예는 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 전압을 인가한 상태에서 원장 기판(10)을 뒤집고 후속 공정을 진행할 수 있다.
그리고 발광 소자(LED)의 제1 전극(134)이 제2 조립 배선(122) 상에 위치한 상태에서 발광 소자(LED)에 열 및 압력을 가하여 발광 소자(LED)를 제2 조립 배선(122)에 본딩할 수 있다. 예를 들어, 발광 소자(LED)의 제1 전극(134)은 제2 조립 배선(122)과 공융 접합(eutectic bonding)을 통해 본딩될 수 있다. 공융 접합은 고온에서의 열압착에 의한 접합방식으로, 매우 견고하고 신뢰성이 매우 높은 본딩 공정 중의 하나이다. 공융 접합 방식은 높은 접합 강도를 실현시킬 수 있을 뿐만 아니라, 외부로부터 별도의 접착물을 도포할 필요가 없다는 장점을 가진다. 다만, 복수의 발광 소자(LED)의 본딩 방식은 공융 접합 외에도 다양하게 구성될 수 있으며, 이에 제한되지 않는다.
한편, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 디스플레이 장치(100) 제조 시 서로 다른 전압이 인가되나, 디스플레이 장치(100) 구동 시 동일한 전압이 인가될 수 있다. 이를 위해, 디스플레이 장치(100) 제조 시 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 서로 다른 조립 패드(PD)에 연결되어, 서로 다른 전압이 인가될 수 있다.
이와 관련하여 도 4c를 참조하면, 디스플레이 장치(100) 제조 시, 원장 기판(10) 상태에서는 복수의 기판(110) 상의 조립 배선(120)이 복수의 기판(110) 외측의 조립 패드(PD)와 연결될 수 있다. 구체적으로, 원장 기판(10) 상에는 디스플레이 장치(100)를 이루는 복수의 기판(110)과 함께 복수의 조립 패드(PD) 및 복수의 조립 배선 연결부(PL)가 배치된다.
복수의 조립 패드(PD)는 복수의 조립 배선(120)에 전압을 인가하기 위한 패드로, 원장 기판(10)을 이루는 복수의 기판(110) 각각에 배치된 복수의 조립 배선(120)과 전기적으로 연결될 수 있다. 복수의 조립 패드(PD)는 원장 기판(10)에서 디스플레이 장치(100)의 기판(110) 외측에 형성될 수 있으며, 디스플레이 장치(100)의 제조 공정이 완료되면 디스플레이 장치(100)의 기판(110)과는 분리될 수 있다. 예를 들어, 원장 기판(10) 상에 2개의 기판(110)이 형성된 경우, 각각의 기판(110) 상에 배치된 복수의 제1 조립 배선(121)을 하나의 조립 패드(PD)에 연결하고, 복수의 제2 조립 배선(122)은 다른 조립 패드(PD)에 연결할 수 있다.
따라서, 원장 기판(10)을 복수의 발광 소자(LED)가 투입된 챔버(CB)에 위치시킨 후, 복수의 조립 패드(PD)를 통해 복수의 조립 배선(120)에 교류 전압을 인가하여 전기장을 형성할 수 있고, 복수의 발광 소자(LED)를 제2 평탄화층(117)의 제1 개구부(117a)에 용이하게 자가 조립할 수 있다.
한편, 복수의 서브 화소(SP) 별로 복수의 발광 소자(LED)를 자가 조립하는 경우, 복수의 적색 서브 화소(SPR)에 배치된 복수의 조립 배선(120), 복수의 녹색 서브 화소(SPG)에 배치된 복수의 조립 배선(120), 복수의 청색 서브 화소(SPB)에 배치된 복수의 조립 배선(120)을 서로 다른 조립 패드(PD)에 연결할 수 있다.
이 경우, 복수의 조립 패드(PD)는 제1 조립 패드(PD1), 제2 조립 패드(PD2), 제3 조립 패드(PD3), 제4 조립 패드(PD4), 제5 조립 패드(PD5) 및 제6 조립 패드(PD6)를 포함할 수 있다.
제1 조립 패드(PD1)는 원장 기판(10) 상의 복수의 적색 서브 화소(SPR)에 배치된 복수의 제1 조립 배선(121)에 전압을 인가하기 위한 패드이다. 제4 조립 패드(PD4)는 원장 기판(10) 상의 복수의 적색 서브 화소(SPR)에 배치된 복수의 제2 조립 배선(122)에 전압을 인가하기 위한 패드이다.
제2 조립 패드(PD2)는 원장 기판(10) 상의 복수의 녹색 서브 화소(SPG)에 배치된 복수의 제1 조립 배선(121)에 전압을 인가하기 위한 패드이다. 제5 조립 패드(PD5)는 원장 기판(10) 상의 복수의 녹색 서브 화소(SPG)에 배치된 복수의 제2 조립 배선(122)에 전압을 인가하기 위한 패드이다.
제3 조립 패드(PD3)는 원장 기판(10) 상의 복수의 청색 서브 화소(SPB)에 배치된 복수의 제1 조립 배선(121)에 전압을 인가하기 위한 패드이다. 제6 조립 패드(PD6)는 원장 기판(10) 상의 복수의 청색 서브 화소(SPB)에 배치된 복수의 제2 조립 배선(122)에 전압을 인가하기 위한 패드이다.
이러한 복수의 조립 패드(PD)를 통해 복수의 서브 화소(SP) 중 특정 서브 화소(SP)에만 발광 소자(LED)를 선택적으로 자가 조립할 수 있다. 예를 들어, 복수의 적색 서브 화소(SPR)에만 발광 소자(LED)를 자가 조립하는 경우, 제1 조립 패드(PD1) 및 제4 조립 패드(PD4)를 통해 복수의 적색 서브 화소(SPR)에 배치된 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에만 전압을 인가할 수 있다.
조립 배선 연결부(PL)는 각 기판(110) 상의 복수의 조립 배선(120)과 복수의 조립 패드(PD)를 연결하는 배선이다. 조립 배선 연결부(PL)는 일단이 복수의 조립 패드(PD)에 연결되고, 타단이 복수의 기판(110) 상으로 연장되어 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)과 전기적으로 연결될 수 있다. 조립 배선 연결부(PL)는 제1 연결부(PL1), 제2 연결부(PL2), 제3 연결부(PL3), 제4 연결부(PL4), 제5 연결부(PL5) 및 제6 연결부(PL6)를 포함한다.
제1 연결부(PL1)는 원장 기판(10) 상의 복수의 적색 서브 화소(SPR)에 배치된 제1 조립 배선(121)과 제1 조립 패드(PD1)를 전기적으로 연결하는 배선이다. 제4 연결부(PL4)는 원장 기판(10) 상의 복수의 적색 서브 화소(SPR)에 배치된 제2 조립 배선(122)과 제4 조립 패드(PD4)를 전기적으로 연결하는 배선이다. 예를 들어, 제1 연결부(PL1)는 타단이 복수의 기판(110) 각각으로 연장되어, 복수의 기판(110) 각각의 적색 서브 화소(SPR)에 배치된 복수의 제1 조립 배선(121)과 전기적으로 연결될 수 있다. 예를 들어, 제4 연결부(PL4)는 타단이 복수의 기판(110) 각각으로 연장되어, 복수의 기판(110) 각각의 적색 서브 화소(SPR)에 배치된 복수의 제2 조립 배선(122)과 전기적으로 연결될 수 있다.
제2 연결부(PL2)는 원장 기판(10) 상의 복수의 녹색 서브 화소(SPG)에 배치된 제1 조립 배선(121)과 제2 조립 패드(PD2)를 전기적으로 연결하는 배선이다. 제5 연결부(PL5)는 원장 기판(10) 상의 복수의 녹색 서브 화소(SPG)에 배치된 제2 조립 배선(122)과 제5 조립 패드(PD5)를 전기적으로 연결하는 배선이다.
제3 연결부(PL3)는 원장 기판(10) 상의 복수의 청색 서브 화소(SPB)에 배치된 제1 조립 배선(121)과 제3 조립 패드(PD3)를 전기적으로 연결하는 배선이다. 제6 연결부(PL6)는 원장 기판(10) 상의 복수의 청색 서브 화소(SPB)에 배치된 제2 조립 배선(122)과 제6 조립 패드(PD6)를 전기적으로 연결하는 배선이다.
이때, 하나의 기판(110) 상에 배치된 복수의 제1 조립 배선(121)을 하나로 연결하고, 복수의 제2 조립 배선(122) 또한 하나로 연결하여 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122) 각각을 용이하게 조립 배선 연결부(PL)와 연결할 수 있다.
예를 들어, 도 4d를 참조하면, 하나의 기판(110)에서 복수의 적색 서브 화소(SPR)에 배치된 제1 조립 배선(121)은 기판(110)의 비표시 영역(NA)에서 링크 배선(LL)을 통해 하나로 연결되고, 복수의 적색 서브 화소(SPR)에 배치된 제2 조립 배선(122)도 기판(110)의 비표시 영역(NA)에서 링크 배선(LL)을 통해 하나로 연결될 수 있다. 이 경우, 하나의 기판(110) 상에 배치된 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122) 각각을 개별적으로 조립 배선 연결부(PL)와 연결하지 않고, 비표시 영역(NA)에서 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122) 각각을 하나로 연결하는 링크 배선(LL)과 조립 배선 연결부(PL)를 연결하여 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 용이하게 발광 소자(LED)의 자가 조립을 위한 전압을 인가할 수 있다.
한편, 조립 배선 연결부(PL)는 복수의 조립 배선(120)과 동일한 물질 및 동일 공정으로 형성될 수도 있고, 서로 다른 물질 및 공정으로 형성될 수도 있다. 또한, 조립 배선 연결부(PL)는 단층 구조일 수도 있고, 다층 구조일 수 있으며, 이에 제한되지 않는다.
또한, 도 4c 및 도 4d에 도시된 조립 배선 연결부(PL) 및 조립 패드(PD)는 예시적인 것이며, 조립 배선 연결부(PL) 및 조립 패드(PD)의 배치 및 형상, 자가 조립 공정 횟수나 순서, 복수의 서브 화소(SP)의 설계에 따라 달라질 수 있다.
다음으로, 도 4e 및 도 4f를 참조하면, 복수의 발광 소자(LED)의 자가 조립 공정이 완료된 후, 스크라이빙 라인(SCL)을 따라 원장 기판(10)을 절단하여 복수의 기판(110)으로 분리할 수 있다. 그리고 원장 기판(10)을 스크라이빙하는 경우, 기판(110)의 엣지에서 복수의 조립 배선(120)과 복수의 조립 패드(PD)를 연결하는 조립 배선 연결부(PL)의 일부분이 절단될 수 있다. 이에, 기판(110)의 절단면에서 조립 배선 연결부(PL)의 절단면을 확인할 수 있다.
예를 들어, 도 4e의 X 영역에서는, 기판(110)의 단면, 기판(110) 상에 구동 회로나 복수의 배선들을 형성하기 위해 배치된 복수의 절연층(IL)의 단면 및 복수의 절연층(IL) 사이에 배치된 조립 배선 연결부(PL)의 단면을 확인할 수 있다. 복수의 절연층(IL) 사이에서 복수의 적색 서브 화소(SPR)의 제1 조립 배선(121)을 연결하는 제1 연결부(PL1), 복수의 녹색 서브 화소(SPG)의 제1 조립 배선(121)을 연결하는 제2 연결부(PL2) 및 복수의 청색 서브 화소(SPB)의 제1 조립 배선(121)을 연결하는 제3 연결부(PL3)의 절단면을 확인할 수 있다.
다음으로 도 4g는 표시 영역(AA)의 외곽에 접지용 패드(GP)가 구비된 원장 기판(10)의 개략적인 평면도이다.
실시예에 따른 디스플레이 장치에 의하면, 디스플레이 설계 및 DEP에 의한 조립 배선 설계 시, 전압 신호가 인가되는 배선 주변으로 유기막, 유전막 등의 유전물질 이 존재하는 경우 캐패시터의 구조를 가지게 될 수 있으며, 이러한 커패시터 구조는 전압 신호를 방해하거나 간섭하는 특성을 가질 수 있음이 내부적으로 연구되었다.
그리고 이러한 캐패시터 구조는 위치에 따라 Micro LED 칩의 이동성을 저하시킬 수 있음이 연구되었다.
예를 들어, 캐패시터의 간섭 특성은 DEP 조립에 사용되는 전압 신호를 교란하여 조립율 저하의 원인이 될 수 있으므로, 디스플레이 및 조립 구조 설계 시 고려해야 할 것이다.
이에 따라 실시예의 발명자들은 캐패시터 구조로 기능할 수 있는 구조물들과 해당 구조물에서의 방전 구조를 제안하고자 한다.내부 기술에 의하면, DEP를 이용한 자가 조립 배선 설계는 커패시터 구조를 포함할 수 있다.
예를 들어, 능동형 혹은 수동형 디스플레이 설계 시 전체 전극 구조는 데이터 라인, 스캔 라인, 전원공급 라인을 포함할 수 있으며, 추가로 조립 배선이 형성될 수 있다.
이때 대부분의 배선들은 수직 방향의 절연층들과 Via 구조를 형성하고 있기 때문에 중첩되는 영역에서 캐패시터 구조를 형성하게 될 수 있다.
이에 따라 조립 배선에 인가되는 전압 신호는 주변 배선에 플로팅 전압 신호를 유도할 수 있고, 캐패시터 구조들을 충전하게 되며, 충전된 캐패시터 구조는 조립 신호를 교란하게 되어 조립율 및 Micro LED 칩 군집 이동성에 영향을 줄 수 있다. 도 4g를 참조하면, 실시예는 표시 영역(AA)의 외곽에 접지용 패드(GP)가 구비될 수 있다. 복수의 기판 각각은 조립 배선 연결부(PL)에 의해 전기적으로 연결되어 있다.
구체적으로 실시예에 의하면, 조립 배선 연결부(PL)와 연결된 면을 제외한 일면에서 접지용 패드(GP)가 연결될 수 있다. 이 경우, 접지용 패드(GP)에 의해, 원장 기판(10) 내에 존재하는 기생 커패시턴스가 제거될 수 있는 기술적 효과가 있다.
또한 실시예에 의하면, 접지에 영향을 줄 수 있는 배선을 디스플레이 액티브 영역 외곽에서 접지 패드(GP)에 연결할 수 있는 구조를 설계하여 캐패시터의 전압 신호를 해소할 수 있는 특별한 기술적 효과가 있다.
다음으로, 원장 기판(10)을 스크라이빙하여 복수의 기판(110)으로 분리한 이후, 복수의 제1 조립 배선(121)을 하나로 연결하는 링크 배선(LL)과 복수의 제2 조립 배선(122)을 하나로 연결하는 링크 배선(LL)을 통해 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 용이하게 전압을 인가할 수 있다. 예를 들어, 디스플레이 장치(100) 구동 시, 비표시 영역(NA)에서 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122) 각각을 하나로 연결하는 링크 배선(LL)과 구동 IC를 연결함으로써 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 전압을 인가할 수 있다.
실시예에 따른 디스플레이 장치(100)에서는 복수의 발광 소자(LED)의 자가 조립을 위한 복수의 조립 배선(120) 중 적어도 일부를 복수의 발광 소자(LED)에 저전위 전원 전압을 인가하는 배선으로 활용할 수 있다. 디스플레이 장치(100) 제조 시, 자기장을 이용해 유체(WT) 내에서 부유하는 복수의 발광 소자(LED)를 원장 기판(10)에 인접하게 이동시킬 수 있다.
이어서, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 서로 다른 전압을 인가하여 전기장을 형성할 수 있고, 복수의 발광 소자(LED)는 전기장에 의해 복수의 제1 개구부(117a) 내에 자가 조립될 수 있다. 이때, 저전위 전압을 공급하는 배선을 별도로 형성하고 이를 자가 조립된 복수의 발광 소자(LED)에 연결하는 대신, 제1 개구부(117a) 내에서 일부분이 노출된 제2 조립 배선(122)에 발광 소자(LED)의 제1 전극(134)을 본딩하여, 디스플레이 장치(100) 구동 시 복수의 조립 배선(120)을 복수의 발광 소자(LED)로 저전위 전압을 공급하는 배선으로 사용할 수 있다. 따라서, 실시예에 따른 디스플레이 장치(100)에서는 복수의 조립 배선(120)을 복수의 발광 소자(LED)의 자가 조립만이 아니라 복수의 발광 소자(LED)의 구동을 위한 배선으로 사용할 수 있는 기술적 효과가 있다.
실시예에 따른 디스플레이 장치(100)에서는 복수의 조립 배선(120)이 클래드층을 포함하여 복수의 조립 배선(120)이 부식되거나, 쇼트 불량을 저감할 수 있다. 복수의 제1 조립 배선(121)은 제1 도전층(121a) 및 제1 도전층(121a)을 둘러싸고 제1 도전층(121a)보다 부식에 강한 제1 클래드층(121b)을 포함할 수 있다.
또한 복수의 제2 조립 배선(122)은 제2 도전층(122a) 및 제2 도전층(122a)을 둘러싸고 제2 도전층(122a)보다 부식에 강한 제2 클래드층(122b)을 포함할 수 있다.
디스플레이 장치(100) 제조 시, 복수의 조립 배선(120)이 형성된 원장 기판(10)을 유체(WT) 내에 위치시켜 복수의 발광 소자(LED)를 자가 조립할 수 있다. 이 경우, 유체(WT) 내에 제1 도전층(121a) 및/또는 제2 도전층(122a)이 노출되어 조립 배선(120)이 부식될 수도 있고, 이에 의해 쇼트 불량이 발생할 수도 있다. 그러므로, 복수의 제1 조립 배선(121)의 제1 도전층(121a)을 제2 패시베이션층(115)과 제1 클래드층(121b)으로 감쌀 수 있고, 복수의 제2 조립 배선(122)의 제2 도전층(122a)을 제3 패시베이션층(116)과 제2 클래드층(122b)으로 감쌀 수 있다. 따라서, 복수의 조립 배선(120)이 제1 클래드층(121b) 및 제2 클래드층(122b)을 포함하는 구조로 형성되어, 복수의 조립 배선(120)의 신뢰성을 향상시킬 수 있다.
다음으로 도 5는 제2 실시예에 따른 디스플레이 장치의 단면도이다. 도 5의 디스플레이 장치(500)는 도 3의 디스플레이 장치(100)와 비교하여 복수의 조립 배선(520)이 상이할 뿐이며, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 5를 참조하면, 복수의 제1 조립 배선(521)의 제1 도전층(521a) 및 복수의 제2 조립 배선(522)의 제2 도전층(522a)은 제2 평탄화층(117)에 중첩할 수 있다. 제2 평탄화층(117)은 복수의 제1 조립 배선(521)의 제1 도전층(521a) 및 복수의 제2 조립 배선(522)의 제1 도전층(521a)을 덮을 수 있고, 제1 도전층(521a) 및 제2 도전층(522a)은 제1 개구부(117a)와 이격될 수 있다.
복수의 제1 조립 배선(521)의 제1 클래드층(521b)은 제1 도전층(521a)과 제2 평탄화층(117) 사이에서 제1 도전층(521a)을 덮도록 배치될 수 있다. 그리고 제1 개구부(117a)에 중첩하지 않는 제1 도전층(521a) 대신 제1 클래드층(521b)이 제1 개구부(117a) 측으로 연장되어, 복수의 발광 소자(LED)를 자가 조립하기 위한 전기장을 형성할 수 있다.
제1 클래드층(521b)의 일부분은 제2 평탄화층(117)에 중첩하고, 제1 도전층(521a)의 상면과 측면을 덮을 수 있다. 그리고 제1 클래드층(521b)의 나머지 부분은 제1 개구부(117a) 내측으로 연장되어 복수의 발광 소자(LED)와 중첩할 수 있다. 다만, 제1 클래드층(521b) 상에 제3 패시베이션층(116)이 배치되므로, 제1 클래드층(521b)은 복수의 발광 소자(LED)의 제1 전극(134)과는 접하지 않을 수 있다.
복수의 제2 조립 배선(522)의 제2 클래드층(522b)은 제2 도전층(522a)과 제2 평탄화층(117) 사이에서 제2 도전층(522a)을 덮도록 배치될 수 있다. 그리고 제1 개구부(117a)에 중첩하지 않는 제2 도전층(522a) 대신 제2 클래드층(522b)이 제1 개구부(117a) 측으로 연장되어, 제1 클래드층(521b)과 함께 복수의 발광 소자(LED)를 자가 조립하기 위한 전기장을 형성할 수 있다.
제2 클래드층(522b)의 일부분은 제2 평탄화층(117)에 중첩하고, 제2 도전층(522a)의 상면과 측면을 덮을 수 있다. 제2 클래드층(522b)의 나머지 부분은 제1 개구부(117a) 내측으로 연장되어 복수의 발광 소자(LED)와 중첩할 수 있다. 이때, 제2 클래드층(522b)은 제3 패시베이션층(116) 상에 배치되므로, 제2 클래드층(522b)과 복수의 발광 소자(LED)의 제1 전극(134)은 서로 접할 수 있고, 복수의 발광 소자(LED)에 제2 조립 배선(522)으로부터의 저전위 전원 전압을 공급할 수 있는 기술적 효과가 있다.
제2 실시예에 따른 디스플레이 장치(500)에서는 복수의 클래드층이 제1 개구부(117a) 내측으로 연장되어 노출되므로, 제1 도전층(521a) 및 제2 도전층(522a)의 부식 및 쇼트 불량을 최소화할 수 있는 기술적 효과가 있다. 복수의 제1 조립 배선(521)은 제1 도전층(521a) 및 제1 도전층(521a)보다 부식에 강한 제1 클래드층(521b)을 포함하고, 복수의 제2 조립 배선(522)은 제2 도전층(522a) 및 제2 도전층(522a)보다 부식에 강한 제2 클래드층(522b)을 포함한다.
이때, 제1 클래드층(521b), 제2 클래드층(522b) 및 제2 평탄화층(117)이 제1 도전층(521a) 및 제2 도전층(522a)을 덮도록 형성하여, 제1 도전층(521a) 및 제2 도전층(522a)이 유체(WT) 내에 노출되지 않도록 할 수 있다.
그리고 제1 클래드층(521b) 및 제2 클래드층(522b)이 제1 개구부(117a) 내측으로 연장되어, 발광 소자(LED)의 자가 조립을 유도하는 전기장을 형성할 수 있다. 뿐만 아니라, 제1 도전층(521a)과 제2 도전층(522a)은 발광 소자가 자가 조립되는 제1 개구부(117a)에 중첩되지 않기 때문에 기판의 두께를 줄일 수 있다.
또한, 자가 조립이 완료된 후, 제1 개구부(117a) 내측으로 연장된 제2 클래드층(522b) 상에 발광 소자(LED)의 제1 전극(134)을 본딩하여 제2 조립 배선(522)과 발광 소자(LED)를 전기적으로 연결할 수 있다. 따라서, 다른 실시예에 따른 디스플레이 장치(500)에서는 복수의 조립 배선(520) 각각의 제1 클래드층(521b) 및 제2 클래드층(522b)이 제1 개구부(117a)에 배치하여 복수의 조립 배선(520)의 부식 및 쇼트 불량을 최소화할 수 있다.
제2 실시예에 따른 디스플레이 장치(500)에서는 제1 클래드층(521b)과 제2 클래드층(522b)은 발광소자(130)와 수직으로 중첩되고, 제1 도전층(521a) 및 제2 도전층(522b)은 발광소자(130)와 수직으로 중첩되지 않으므로 디스플레이 패널의 두께를 줄일 수 있다.
제2 실시예에 따른 디스플레이 장치(500)에서는 제1 개구부(117a)에서 제1 클래드층(521b)과 제2 클래드층(522b) 간의 낮은 단차로 복수의 발광 소자(LED)의 본딩 공정을 용이하게 수행할 수 있다.
구체적으로, 복수의 발광 소자(LED)가 안착되는 제1 개구부(117a) 내에서 복수의 조립 배선(520) 중 제1 클래드층(521b) 및 제2 클래드층(522b)이 배치될 수 있다.
이때, 제1 클래드층(521b) 및 제2 클래드층(522b)은 제1 도전층(521a) 및 제2 도전층(522a)보다 얇은 두께를 갖는다. 이에, 제1 개구부(117a)에 제1 도전층(521a) 및 제1 클래드층(521b)과 제2 도전층(522a) 및 제2 클래드층(522b) 모두가 배치된 경우보다 제1 클래드층(521b) 및 제2 클래드층(522b)만이 배치된 경우에서 단차가 감소할 수 있다.
그러므로, 복수의 발광 소자(LED)를 제1 개구부(117a) 내에 위치시킨 경우, 복수의 발광 소자(LED)와 제1 클래드층(521b) 사이의 간격, 즉, 제1 클래드층(521b) 상에서 복수의 발광 소자(LED)가 빈 공간 상에 떠있는 불안정적인 상태로 배치되는 경우를 최소화할 수 있고, 복수의 발광 소자(LED)를 제2 클래드층(522b) 상에 안정적으로 본딩할 수 있다. 따라서, 다른 실시예에 따른 디스플레이 장치(500)에서는 제1 개구부(117a) 내에 중첩하는 복수의 조립 배선(520) 간의 단차를 저감하여 복수의 발광 소자(LED)를 안정적으로 제2 조립 배선(522)에 본딩할 수 있는 기술적 효과가 있다.
다음으로 도 6은 제3 실시예에 따른 디스플레이 장치의 단면도이다. 도 6의 디스플레이 장치(600)는 도 5의 제2 실시예에 따른 디스플레이 장치(500)와 비교하여 복수의 조립 배선(620)이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 6을 참조하면, 제2 패시베이션층(115)과 제3 패시베이션층(116) 사이에 제1 조립 배선(621)의 제1 도전층(621a)이 배치되고, 제1 도전층(621a)과 제2 패시베이션층(115) 사이에 제1 클래드층(621b)이 배치된다. 제1 클래드층(621b)은 제1 도전층(621a) 하면에 접할 수 있다.
제1 클래드층(621b)의 일부분은 제1 조립 배선(621)의 하면에 접하며, 제2 평탄화층(117)에 중첩할 수 있다. 제1 클래드층(621b)의 나머지 부분은 제1 개구부(117a) 내측으로 연장되어 발광 소자(LED)에 중첩할 수 있다.
제2 조립 배선(622)의 제2 도전층(622a)이 제3 패시베이션층(116) 상에 배치되고, 제2 클래드층(622b)이 제3 패시베이션층(116) 아래에 배치될 수 있다. 이에 따라 제2 클래드층(622b)과 제2 도전층(622a) 사이에 제3 패시베이션층(116)이 배치될 수 있다. 제2 클래드층(622b)은 제2 도전층(622a) 아래에 배치되고, 제3 패시베이션층(116)에 형성된 컨택홀을 통해 제2 도전층(622a)과 전기적으로 연결될 수 있다.
제1 클래드층(621b)은 제1 도전층(621a)보다 부식에 강한 물질로 이루어져 디스플레이 장치(600) 제조 시 제1 조립 배선(621)의 제1 도전층(621a)과 제2 조립 배선(622)의 제2 도전층(622a) 간의 마이그레이션(migration)에 의한 쇼트 불량을 최소화할 수 있다. 예를 들어, 제1 클래드층(621b)은 몰리브덴(Mo), 몰리브덴 티타늄(MoTi) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제2 클래드층(622b)의 일부분은 제2 도전층(622a)과 중첩하는 동시에 제2 평탄화층(117)과 중첩할 수 있다. 제2 클래드층(622b)의 나머지 부분은 제1 개구부(117a) 내측으로 연장되어 발광 소자(LED)와 전기적으로 연결될 수 있다.
이때, 제1 개구부(117a) 내측에서 제2 클래드층(622b)에 복수의 발광 소자(LED)를 본딩시키기 위해, 제2 클래드층(622b)을 덮는 제3 패시베이션층(116)에 개구부를 형성할 수 있다. 구체적으로, 제1 클래드층(621b) 및 제2 클래드층(622b) 둘 다 제3 패시베이션층(116) 아래에 배치될 수 있다. 그리고 제1 개구부(117a)에서 노출된 제3 패시베이션층(116) 중 제1 클래드층(621b)을 덮는 부분을 제외하고, 나머지 부분을 오픈하여 제2 클래드층(622b)을 노출시킬 수 있고, 복수의 발광 소자(LED)의 제1 전극(134)을 제2 클래드층(622b)에만 전기적으로 연결시킬 수 있다.
또한, 제2 클래드층(622b)이 발광소자(130)와 수직으로 중첩하며, 제2 도전층(622a)은 발광소자(130)와 같은 수평방향에 배치하여, 디스플레이 장치(600)의 두께를 줄일 수 있다.
한편, 제1 클래드층(621b) 및 제2 클래드층(622b) 둘 다 동일 평면 상에 배치될 수 있다. 예를 들어, 제2 패시베이션층(115)의 상면에 제1 클래드층(621b) 및 제2 클래드층(622b)이 배치될 수 있다. 제1 클래드층(621b)과 제2 클래드층(622b)은 동일 공정으로 형성되어, 동일 평면 상에서 동일 물질로 형성될 수 있다.
제3 실시예에 따른 디스플레이 장치(600)에서는 제1 클래드층(621b) 및 제2 클래드층(622b)을 동일 평면 상에 배치하여, 제1 클래드층(621b)과 제2 클래드층(622b) 사이의 간격을 정밀하게 제어할 수 있다. 제1 조립 배선(621)의 제1 클래드층(621b)과 제2 조립 배선(622)의 제2 클래드층(622b)을 동일 물질 및 동일 공정으로 형성하는 경우, 제1 클래드층(621b) 및 제2 클래드층(622b)은 동일 평면 상에 배치될 수 있다.
이때, 제2 패시베이션층(115) 상에 도전성 물질층을 형성하고, 하나의 마스크를 이용해 도전성 물질층을 패터닝하므로 제1 클래드층(621b) 및 제2 클래드층(622b)의 간격을 용이하게 제어할 수 있다. 만약, 제1 클래드층(621b)과 제2 클래드층(622b)을 다른 마스크 공정으로 형성하는 경우, 각 마스크 공정에서 오차 범위로 인해 제1 클래드층(621b)과 제2 클래드층(622b)의 간격을 정밀하게 제어하기 어렵고, 제1 클래드층(621b) 및 제2 클래드층(622b) 간의 쇼트 불량 등의 문제점이 발생할 수도 있다.
따라서, 제3 실시예에 따른 디스플레이 장치(600)에서는 제1 클래드층(621b) 및 제2 클래드층(622b)을 동일 물질로 동일 평면 상에 형성함에 따라, 제1 클래드층(621b)과 제2 클래드층(622b) 사이의 간격을 정밀하게 제어할 수 있고, 발광 소자(LED)의 자가 조립을 위한 전기장을 제어할 수 있는 기술적 효과가 있다.
다음으로 도 7a 및 도 7b는 제4 실시예에 따른 디스플레이 장치의 단면도이다. 도 7a 및 도 7b의 디스플레이 장치(700)는 도 3의 디스플레이 장치(100)와 비교하여 제3 패시베이션층(116)을 포함하지 않고, 복수의 조립 배선(720)이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 7a를 참조하면, 제4 실시예는 제2 패시베이션층(115) 상에 제1 조립 배선(721)의 제1 도전층(721a) 및 제2 조립 배선(722)의 제2 도전층(722a)이 배치된다. 제1 도전층(721a) 및 제2 도전층(722a)은 동일 평면 상에 배치될 수 있다.
제1 도전층(721a) 상에 제1 도전층(721a)을 덮는 제1 클래드층(721b)이 배치되고, 제2 도전층(722a) 상에 제2 도전층(722a)을 덮는 제2 클래드층(722b)이 배치될 수 있다. 제1 클래드층(721b)은 제1 도전층(721a)의 상면과 측면을 덮고, 제2 클래드층(722b)은 제2 도전층(722a)의 상면과 측면을 덮을 수 있다.
그리고 제2 평탄화층(117)은 제1 클래드층(721b)과 제1 도전층(721a), 제2 클래드층(722b)과 제2 도전층(722a)을 덮도록 배치될 수 있다. 제2 평탄화층(117)은 제1 클래드층(721b)의 적어도 일부분 및 제2 클래드층(722b)의 적어도 일부분을 덮도록 배치될 수 있다. 제1 클래드층(721b)의 일부분과 제2 클래드층(722b)의 일부분이 제2 평탄화층(117)의 제1 개구부(117a)에서 노출될 수 있다.
한편, 제2 조립 배선(722)의 두께(T2)는 제1 조립 배선(721)의 두께(T1)보다 두꺼울 수 있으며, 제1 조립 배선(721)의 상면보다 제2 조립 배선(722)의 상면이 높게 배치될 수 있다.
제2 조립 배선(722)을 제1 조립 배선(721)보다 두껍게 형성하는 경우, 발광 소자(LED)는 제2 조립 배선(722) 아래의 제1 조립 배선(721)에 접하기 어려울 수 있다. 그러므로, 제2 조립 배선(722)의 제2 두께(T2)를 제1 조립 배선(721)의 제1 두께(T1)보다 두껍게 형성하여 제2 조립 배선(722) 상에만 발광 소자(LED)를 용이하게 본딩시킬 수 있는 기술적 효과가 있다.
제1 조립 배선(721)의 일부분 및 제2 조립 배선(722)의 일부분은 제1 개구부(117a)에 중첩할 수 있다. 제1 개구부(117a)에 중첩하는 제1 조립 배선(721)의 폭(A) 및 제1 개구부(117a)에서 제1 조립 배선(721)과 제2 조립 배선(722) 사이의 폭(B)의 합은 발광 소자(LED)의 최소 높이(C)보다 작을 수 있다.
즉, 제1 개구부(117a)에 중첩하는 제1 클래드층(721b)의 폭(A) 및 제1 클래드층(721b)과 제2 클래드층(722b) 사이의 간격(B)의 합은 발광 소자(LED)의 최소 높이(C)보다 작을 수 있다.
이 경우, 복수의 발광 소자(LED)의 최소 높이가 적어도 제2 조립 배선(722)과 제1 개구부(117a)의 측벽 사이의 간격보다 크기 때문에, 제1 조립 배선(721) 상부의 빈 공간에 복수의 발광 소자(LED)가 완전히 삽입되기 어려운 기술적 효과가 있다.
만약, 도 7b에 도시된 바와 같이 복수의 발광 소자(LED)가 제1 개구부(117a) 내에서 경사진 상태로 자가 조립되더라도, 복수의 발광 소자(LED)는 제1 조립 배선(721)과 접하지 않을 수 있는 기술적 효과가 있다. 이에, 제1 개구부(117a)에 중첩하는 제1 조립 배선(721) 일부분을 덮는 별도의 절연층을 형성하지 않더라도, 제1 조립 배선(721)과 제2 조립 배선(722) 중 제2 조립 배선(722)만 발광 소자(LED)와 전기적으로 연결시킬 수 있는 기술적 효가 있다.
도 7a 및 도 7b를 참조하면, 복수의 발광 소자(LED)에 열 및 압력을 가하여 발광 소자(LED)를 제2 조립 배선(722) 상에 본딩하는 과정에서 복수의 발광 소자(LED) 중 일부는 도 7a에 도시된 바와 같이 제2 조립 배선(722) 상에 평평한 상태로 본딩될 수 있다. 또한, 복수의 발광 소자(LED) 중 다른 일부는 도 7b에 도시된 바와 같이 제2 조립 배선(722) 상에 기울어진 상태로 본딩될 수도 있다.
한편, 도 7b와 같이 복수의 발광 소자(LED)가 기울어진 상태로 제1 개구부(117a) 내에 자가 조립된 경우, 복수의 발광 소자(LED)가 제1 조립 배선(721) 및 제2 조립 배선(722) 둘 다에 컨택하는 경우가 발생할 수도 있다. 제1 조립 배선(721)의 제1 클래드층(721b)은 냉납 현상을 유도할 수 있는 물질로 이루어질 수 있다. 냉납 현상은 납땜이 제대로 되지 않아 열이나 충격을 받는 경우 납땜이 떨어지는 현상을 의미한다.
만약 복수의 발광 소자(LED)를 자가 조립 및 본딩하는 과정에서 제1 클래드층(721b)과 발광 소자(LED)가 컨택하더라도, 제1 클래드층(721b)을 냉납 현상이 발생하기 쉬운 물질로 형성하여 제1 클래드층(721b)과 발광 소자(LED)를 분리할 수 있고, 제1 조립 배선(721)과 발광 소자(LED)가 전기적으로 연결되는 것을 최소화할 수 있는 기술적 효과가 있다. 제1 클래드층(721b)은 예를 들어, 투명 도전성 산화물로 이루어질 수 있으나, 이에 제한되지 않는다.
제4 실시예에 따른 디스플레이 장치(700)에서는 제2 조립 배선(722)의 제2 두께(T2)를 제1 조립 배선(721)의 제1 두께(T1)보다 두껍게 형성하여 제1 조립 배선(721)을 덮는 별도의 절연층 없이 제2 조립 배선(722)에 발광 소자(LED)를 용이하게 본딩할 수 있는 기술적 효과가 있다.
제2 조립 배선(722)의 제2 두께(T2)를 제1 조립 배선(721)의 제1 두께(T1)보다 두껍게 형성하는 경우, 제1 개구부(117a) 내에 자가 조립되는 복수의 발광 소자(LED)는 제1 조립 배선(721) 및 제2 조립 배선(722) 중 제2 조립 배선(722)에 우선 접하여 본딩될 수 있다. 또한, 복수의 발광 소자(LED)가 기울어진 상태로 자가 조립되어 제2 조립 배선(722)과 제1 개구부(117a) 측벽 사이의 공간에 배치된 경우, 제2 조립 배선(722)의 두꺼운 제2 두께로 인해 제1 조립 배선(721)에 발광 소자(LED)의 제1 전극(134)이 접하기 어려울 수 있다.
이에 따라, 제1 조립 배선(721)을 덮는 절연층 없이 제1 개구부(117a)에서 발광 소자(LED)와 제1 조립 배선(721)이 서로 접하지 않게 할 수 있는 기술적 효과가 있다.
또한, 발광 소자(LED)의 최소 높이(C)를 제1 개구부(117a)에서 노출된 제1 조립 배선(721)의 폭(A) 및 제1 조립 배선(721)과 제2 조립 배선(722) 사이의 폭(B)의 합보다 크게 형성하여 자가 조립 시 복수의 발광 소자(LED)가 제1 조립 배선(721) 상부의 빈 공간에 삽입되지 않도록 할 수 있는 기술적 효과가 있다.
따라서, 제4 실시예에 따른 디스플레이 장치(700)에서는 제2 조립 배선(722)의 제2 두께(T2)를 제1 조립 배선(721)의 제1 두께(T1)보다 두껍게 형성하여 제1 조립 배선(721)을 덮는 절연층을 간소화할 수 있고, 복수의 발광 소자(LED)를 제2 조립 배선(722)에만 용이하게 본딩할 수 있는 기술적 효과가 있다.
다음으로 도 8a는 제5 실시예에 따른 디스플레이 장치의 단면도이다. 도 8a의 디스플레이 장치(800)는 도 7의 제4 디스플레이 장치(700)와 비교하여 제2 평탄화층(817)이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 8a를 참조하면, 제2 평탄화층(817)은 돌출부(817a)를 포함할 수 있다. 제2 평탄화층(817)의 돌출부(817a)는 제1 개구부(117a)를 이루는 측벽의 하측 부분으로부터 제1 개구부(117a) 내측으로 연장된 부분으로, 제1 조립 배선(721)의 제1 클래드층(721b)의 일부분을 덮을 수 있고, 제2 조립 배선(722)의 제2 클래드층(722b)의 일부분을 덮을 수 있다.
제1 조립 배선(721) 상면을 기준으로 제1 개구부(117a)에서 제2 평탄화층(817) 측벽의 각도는 돌출부(817a)의 각도보다 클 수 있다. 예를 들어, 제1 조립 배선(721) 상면에 대한 제2 평탄화층(817) 측벽의 각도는 약 70° 이상으로 수직에 가깝게 형성될 수 있다. 제1 조립 배선(721) 상면에 대한 돌출부(817a)의 상면이자 측면의 각도는 약 30° 이하로 완만한 경사를 가질 수 있다.
제2 평탄화층(817)의 측벽의 하측 부분으로부터 연장된 돌출부(817a)는 복수의 발광 소자(LED)가 제1 개구부(117a) 내에서 경사진 상태로 자가 조립된 경우, 발광 소자(LED)가 제1 조립 배선(721)과 전기적으로 연결되는 것을 최소화할 수 있다.
제5 실시예에 의하면 제1 개구부(117a) 측벽에 인접한 제1 조립 배선(721) 상에 돌출부(817a)를 형성하여, 발광 소자(LED)를 제1 개구부(117a)에서 노출된 제1 조립 배선(721)과는 분리시키고, 제2 조립 배선(722)에만 전기적으로 연결시킬 수 있다.
이때, 제2 평탄화층(817)의 돌출부(817a)는 제2 평탄화층(817)에 복수의 제1 개구부(117a) 형성 시 공정 조건을 변경하여 형성될 수 있다. 예를 들어, 포토리소그래피 공정으로 복수의 제1 개구부(117a)를 형성하는 경우, 노광 시 마스크를 통과해 제2 평탄화층(817)으로 조사되는 빛은 제1 개구부(117a) 아래의 제1 조립 배선(721) 및 제2 조립 배선(722)에서 반사 및 산란될 수 있다.
이에, 현상 시 제1 조립 배선(721) 및 제2 조립 배선(722)의 표면 근처에서 반사 및 산란된 광에 의해 제1 개구부(117a)의 하측 측벽 부분에서 제2 평탄화층(817)을 이루는 물질이 제거되기 어려울 수 있다. 이에, 금속 물질로 이루어진 제1 조립 배선(721) 및 제2 조립 배선(722)의 표면에서 빛이 반사 및 산란되는 현상을 이용하여 제1 개구부(117a)의 하측 측벽으로부터 돌출된 돌출부(817a)를 형성할 수 있다.
제5 실시예에 따른 디스플레이 장치(800)에 의하면, 제1 개구부(117a)로부터 돌출된 돌출부(817a)를 형성하여 제1 조립 배선(721)과 발광 소자(LED)가 전기적으로 연결되는 것을 방지할 수 있는 기술적 효과가 있다. 복수의 돌출부(817a)는 제1 개구부(117a)의 하측 측벽으로부터 돌출된 부분으로, 제1 개구부(117a) 측벽에 인접한 제1 조립 배선(721)의 상면 일부와 제2 조립 배선(722)의 상면 일부를 덮을 수 있다.
예를 들어, 복수의 발광 소자(LED)의 자가 조립 시 복수의 발광 소자(LED)가 기울어진 상태로 자가 조립되는 경우, 발광 소자(LED)의 일부분이 제1 조립 배선(721)이 배치된 공간에 배치되어 제1 조립 배선(721)과 발광 소자(LED)가 전기적으로 연결될 수도 있다.
이를 방지하기 위해, 제1 개구부(117a) 측벽에 인접한 제1 조립 배선(721) 상면을 덮는 돌출부(817a)를 형성하여 복수의 발광 소자(LED)와 복수의 제1 조립 배선(721)이 서로 접하는 것을 방지할 수 있다. 따라서, 제5 실시예에 따른 디스플레이 장치(800)에서는 복수의 제1 조립 배선(721)을 덮는 별도의 절연층을 형성하는 대신 제2 평탄화층(817)으로부터 돌출된 돌출부(817a)를 형성하여 복수의 제1 조립 배선(721)과 복수의 발광 소자(LED)를 분리할 수 있는 기술적 효과가 있다.
다음으로 도 8b는 제6 실시예에 따른 디스플레이 장치의 단면도이다. 도 8b의 디스플레이 장치(800)는 도 8a의 제5 실시예에 따른 디스플레이 장치(800)와 비교하여 제2-2 돌출부(817b)가 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 8b를 참조하면, 제2 평탄화층(817)은 제2-2 돌출부(817b)를 포함할 수 있다.
제2 평탄화층(817)의 제2-2 돌출부(817b)는 제1 조립 배선(721)의 제1 클래드층(721b)의 일부분을 덮을 수 있고, 제2조립 배선(722)의 제2 클래드층(722b)의 일부분을 덮을 수 있다.
상기 제2-2 돌출부(817b)의 상면은 플랫하게 형성될 수 있다.이에 따라 상기 제2-2 돌출부(817b)는 발광소자(130)의 하면과도 접촉하여 발광소자가 자가조립 시 기울어 지지 않고 안정적으로 지지될 수 있는 기술적 효과가 있다.
또한, 제2-2 돌출부(817b)는 발광소자(130), 제1 조립 배선(721) 및 제2 조립 배선(722)에서 발생되는 열을 절연층 내로 방열시킬 수 있는 효과가 있다.
다음으로 도 9a는 제7 실시예에 따른 디스플레이 장치의 단면도이다. 도 9a의 디스플레이 장치(900)는 도 5의 디스플레이 장치(500)와 비교하여 제1 클래드층(821b), 제2 클래드층(822b), 전극 홀(823)이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
비공개 내부기술에 의하면, 자가 조립을 위해서는 DEP Force가 필요한데, DEP Force의 균일한 제어의 어려움으로 자가 조립을 이용한 조립 시 발광 소자가 조립 홀 내에서 정 위치가 아닌 곳으로 쏠림 혹은 기울어지는 문제가 발생하고 있다.
또한, 발광 소자의 쏠림 혹은 기울임으로 인해 전기적 컨택 공정에 있어서 전기적 접촉 특성이 저하되어 점등률이 저하되는 문제가 있다.
그러므로 비공개 내부기술에 의하면 자기 조립을 위해 DEP Force가 필요하나 DEP Force를 이용하는 경우 반도체 발광소자의 쏠림 현상으로 인해 전기적 접촉 특성이 저하되는 기술적 모순에 직면하고 있다.
예를 들어, 내부 기술에 따른 조립 전극 구조는 제1 조립 전극과 제2 조립 전극 사이에 절연막인 패시베이션층을 개재하고, 그 중 어느 하나만 노출된 상태에서 자가 조립이 진행되고 있다. 그런데 조립 전극 구조가 비 대칭적이어서 전기장 분포도 비대칭으로 형성되어 반도체 발광소자 조립 시 한쪽으로 치우칠 수 있으며, 절연막에 노출된 조립 전극과 발광소자의 본딩 메탈 간의 접합 면적이 적어 발광 칩이 소형화 될수록 신호 인가하기가 어려운 점이 있다.
도 9a를 참조하면, 제1 클래드층(821b)은 제2 패시베이션층(115) 상에 배치되어 제1 도전층(821a)을 덮으며, 일부는 제2 도전층(822a) 및 제2 클래드층(822b) 방향으로 연장될 수 있다.
또한, 제2 클래드층(822b)은 제3 패시베이션층(116) 상에 배치되어, 제2 도전층(822a)을 덮으며 일부는 제1 도전층(821a) 및 제1 클래드층(821b) 방향으로 연장될 수 있다.
제7 실시예에서 제1 클래드층(821b)과 제2 클래드층(822b)은 제3 패시베이션층(116)을 사이에 두고 배치되어, 상하간에 중첩될 수 있다.
한편, 제2 클래드층(822b)은 발광소자(130) 및 제1 클래드층(821b)과 중첩되는 영역에 소정의 전극 홀(823)을 구비할 수 있다. 전극 홀(823)의 크기는 발광소자(130)의 크기보다 작을 수 있다.
또한, 제1 클래드층(821b)과 제2 클래드층(822b)에는 교류전압이 인가되어 전기장이 형성될 수 있다. 이러한 전기장에 의한 DEP force는 제2 클래드층(822b) 내에 구비된 전극 홀(823)에서 집중될 수 있다.
예를 들어 도 9b를 참조하면, 발광소자(130)는 제1 클래드층(821a)과 제2 클래드층(822b)의 전기장에 의한 유전영동 힘(DEP force)에 의해 제1 개구부(117a) 내에 자가 조립될 수 있다.
한편, 제2 클래드층(822b)은 발광소자(130)의 아래에 배치될 수 있다. 또한, 상기 제2 클래드층(822b)은 발광소자(130)의 제1 전극(134))과 접할 수 있다.
따라서, 제2 클래드층(822b)이 발광소자(130)의 제1 전극(134)의 하면에 배치됨에 따라 발광소자(130)가 균일하게 지지되는 효과가 있다.
다음으로 도 10은 도 9b에 나타난 조립 배선(821, 822)과 DEP force를 상세히 나타낸 사시도이다.
제7 실시예에서 제1 클래드층(821b)의 일부와 제2 클래드층(822b)의 일부는 상하간에 중첩될 수 있다. 예를 들어, 제1 클래드층(821b)은 제1-1 클래드층(821b1)과 제1-2 클래드층(821b2)을 포함할 수 있다.
상기 제1-2 클래드층(821b2)은 상기 제1-1클래드층(821b1)에서 상기 제2 클래드층(822b) 방향으로 연장되는 돌출전극일 수 있다.
또한, 제2 클래드층(822b)은 제2-1 클래드층(822b1)과 제2-2 클래드층(822b2)을 포함할 수 있다.
상기 제2-2 클래드층(822b2)은 상기 제2-1클래드층(822b1)에서 상기 제1 클래드층(821b) 방향으로 연장되는 돌출전극일 수 있다.
이때, 상기 제1-2 클래드층(821b2)과 상기 제2-2 클래드층(822b2)은 수직으로 중첩될 수 있다.
또한, 상기 제2-2 클래드층(822b2)은 전극 홀(823)을 구비할 수 있다.
제1 클래드층(821b)과 제2 클래드층(822b)에 의해 생성된 전기장은 제2 클래드층(822b) 내에 형성된 전극 홀(823)로 집중되어 DEP force를 형성한다. 집중된 DEP force에 의해 발광소자(130)의 조립력이 강해질 수 있다.
제7 실시예에 의하면 제1 조립 전극의 제1 클래드층(821b)과 제2 조립 전극의 제2 클래드층(822b)을 상하 중첩되도록 배치하고, 제2 조립 전극의 제2 클래드층(822b)이 전극 홀(823)을 구비할 수 있다.
이에 따라 제2 클래드층(822b)의 전극 홀(823)에 DEP force가 집중되어 형성될 수 있으며, 조립 홀 센터에서 균일한 Dep force가 분포하여 정 조립률이 향상되는 기술적 효과가 있다.
예를 들어, 제7 실시예에 의하면 제1 조립 전극의 제1 클래드층(821b)과 전극 홀(823)을 구비한 제2 조립 전극의 제2 클래드층(822b)이 상하 중첩되도록 배치됨으로써 조립 홀 내측 센터에 강한 DEP 힘을 균일하게 집중시킬 수 있는 특별한 기술적 효과가 있다.
또한 제7 실시예에 의하면 상호 중첩되는 클래딩층의 유효 전극 면적이 크기 때문에 조립 전극의 정전 용량이 개선되고 DEP 힘이 커서 강한 DEP 힘이 균일하게 조립 홀 센터에 집중될 수 있는 기술적 효과가 있다.
이상 기술한 실시예에 따른 반도체 발광소자를 포함하는 디스플레이 장치는 자가 조립배선을 발광 소자의 구동을 위한 배선으로도 활용할 수 있는 기술적 효과가 있다.
또한 실시예는 복수의 조립 배선의 구조를 다양하게 형성하여 발광 소자의 자가 조립이나 본딩 시 불량이 발생하는 것을 최소화할 수 있는 기술적 효과가 있다.
또한 실시예는 복수의 조립 배선의 부식 및 쇼트 불량을 최소화할 수 있는 기술적 효과가 있다. 예를 들어, 실시예는 부식에 강한 클래드층을 이용하여 도전층의 부식을 예방할 수 있다.
또한 실시예는 복수의 조립 배선 사이의 간격을 정밀하게 제어할 수 있는 기술적 효과가 있다.
또한 실시예는 복수의 조립 배선 간의 단차를 저감하여 복수의 발광 소자를 안정적으로 본딩할 수 있는 기술적 효과가 있다. 또한, 실시예는 평탄화층에 돌출부를 형성하여 복수의 조립 배선 간의 단차를 극복하여 발광 소자를 안정적으로 본딩할 수 있는 기술적 효과가 있다.
또한 실시예는 제1 조립 배선을 덮는 절연층을 간소화하면서도 제1 조립 배선과 발광 소자를 용이하게 분리시킬 수 있는 기술적 효과가 있다.
또한 실시예는 복수의 조립 배선을 수직형 대칭 구조로 배치하여 발광소자에 대한 조립력을 강화할 수 있는 기술적 효과가 있다.
또한 실시예는 접지용 패드를 통해 기생 커패시턴스를 제거할 수 있는 기술적 효과가 있다.
또한 실시예는 패널기판의 두께를 줄일 수 있는 기술적 효과가 있다. 예를 들어, 실시예는 클래드층을 도전층의 수평방향으로 연장시키고, 발광 소자가 조립되는 개구부에는 클래드층을 중첩시켜 패널기판의 두께를 줄일 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
[부호의 설명]
10: 원장 기판
AA: 표시 영역
NA: 비표시 영역
SP: 서브 화소
SPR: 적색 서브 화소
SPG: 녹색 서브 화소
SPB: 청색 서브 화소
100, 500, 600, 700, 800, 900: 디스플레이 장치
110: 기판
111: 버퍼층
112: 게이트 절연층
113: 제1 패시베이션층
114: 제1 평탄화층
115: 제2 패시베이션층
116: 제3 패시베이션층
117, 817: 제2 평탄화층
117a: 제1 개구부
117b: 제2 개구부
817a: 돌출부
817b: 제2 돌출부
118: 제3 평탄화층
119: 보호층
120, 520, 620, 720, 820: 조립 배선
121, 521, 621, 721, 821: 제1 조립 배선
121a, 521a, 621a, 721a, 821a: 제1 도전층
121b, 521b, 621b, 721b, 821b: 제1 클래드층
122, 522, 622, 722, 822: 제2 조립 배선
122a, 522a, 622a, 722a, 822a: 제2 도전층
122b, 522b, 622b, 722b, 822b: 제2 클래드층
821b1: 제1-1 클래드층
821b2: 제1-2 클래드층
822b1: 제2-1 클래드층
822b2: 제2-2 클래드층
823: 전극 홀
LED: 발광 소자
130: 적색 발광소자
131: 제1 반도체층
132: 발광층
133: 제2 반도체층
134: 제1 전극
135: 제2 전극
140: 녹색 발광 소자
150: 청색 발광 소자
LS: 차광층
SL: 스캔 배선
DL: 데이터 배선
RL: 기준 배선
VDD: 고전위 전원 배선
VDD1: 제1 층
VDD2: 제2 층
VDD3: 제3 층
TR1: 제1 트랜지스터
ACT1: 제1 액티브층
GE1: 제1 게이트 전극
SE1: 제1 소스 전극
DE1: 제1 드레인 전극
TR2: 제2 트랜지스터
ACT2: 제2 액티브층
GE2: 제2 게이트 전극
SE2: 제2 소스 전극
DE2: 제2 드레인 전극
TR3: 제3 트랜지스터
ACT3: 제3 액티브층
GE3: 제3 게이트 전극
SE3: 제3 소스 전극
DE3: 제3 드레인 전극
ST: 스토리지 커패시터
ST1: 제1 커패시터 전극
ST2: 제2 커패시터 전극
CE: 연결 전극
CE1: 제1 연결층
CE2: 제2 연결층
PE: 화소 전극
BM: 블랙 매트릭스
CB: 챔버
WT: 유체
MG: 자석
PD: 조립 패드
PD1: 제1 조립 패드
PD2: 제2 조립 패드
PD3: 제3 조립 패드
PD4: 제4 조립 패드
PD5: 제5 조립 패드
PD6: 제6 조립 패드
GP: 접지용 패드
PL: 조립 배선 연결부
PL1: 제1 연결부
PL2: 제2 연결부
PL3: 제3 연결부
PL4: 제4 연결부
PL5: 제5 연결부
PL6: 제6 연결부
LL: 링크 배선
SCL: 스크라이빙 라인
IL: 복수의 절연층
A: 제1 조립 배선의 폭
B: 제1 조립 배선과 제2 조립 배선 간의 폭
C: 발광 소자의 최소 높이
T1: 제1 조립 배선의 제1 두께
T2: 제2 조립 배선의 제2 두께
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 마이크로급이나 나노급 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.

Claims (20)

  1. 기판;
    상기 기판 상에서 교대로 배치되고, 서로 이격된 제1 조립 배선 및 제2 조립 배선;
    상기 제1 조립 배선 및 상기 제2 조립 배선 상에 배치되고, 제1 개구부를 갖는 평탄화층; 및
    제1 전극을 구비하며 상기 제1 개구부 내측에 배치되고, 상기 제1 조립 배선 및 상기 제2 조립 배선에 중첩되는 반도체 발광 소자;를 포함하고,
    상기 반도체 발광소자의 제1 전극은 상기 제1 조립 배선 및 상기 제2 조립 배선 중 하나에 전기적으로 연결되는, 반도체 발광소자를 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 조립 배선과 상기 반도체 발광소자의 제1 전극 사이의 절연층을 더 포함하고,
    상기 제2 조립 배선은 상기 제1 개구부에서 상기 절연층으로부터 노출되는, 반도체 발광소자를 포함하는 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제1 조립 배선은,
    상기 기판 상에 배치된 제1 도전층; 및
    상기 제1 도전층에 접하는 제1 클래드층을 포함하고,
    상기 제2 조립 배선은,
    상기 절연층 상에 배치된 제2 도전층; 및
    상기 제2 도전층에 접하는 제2 클래드층을 포함하며,
    상기 반도체 발광 소자의 제1 전극은 상기 제2 클래드층에 접하는, 반도체 발광소자를 포함하는 디스플레이 장치.
  4. 제3항에 있어서,
    상기 제1 도전층의 일부분, 상기 제1 클래드층의 일부분, 상기 제2 도전층의 일부분 및 상기 제2 클래드층의 일부분은 상기 제1 개구부와 중첩하고,
    상기 제2 클래드층은 상기 절연층 상에 배치되는, 반도체 발광소자를 포함하는 디스플레이 장치.
  5. 제3항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층은 상기 평탄화층과 중첩하고,
    상기 제1 클래드층 및 상기 제2 클래드층 각각은, 일부분이 상기 제1 개구부 내측에 배치되는, 반도체 발광소자를 포함하는 디스플레이 장치.
  6. 제4항에 있어서,
    상기 제1 클래드층은 상기 절연층 아래에 배치되고, 상기 제2 클래드층은 상기 절연층 상에 배치되는, 반도체 발광소자를 포함하는 디스플레이 장치.
  7. 제4항에 있어서,
    상기 제1 클래드층 및 상기 제2 클래드층은 상기 절연층 아래에서 동일 평면 상에 배치되고,
    상기 제2 클래드층은 상기 절연층의 컨택홀을 통해 상기 절연층 상의 상기 제2 도전층과 전기적으로 연결되는, 반도체 발광소자를 포함하는 디스플레이 장치.
  8. 제1항에 있어서,
    상기 제1 조립 배선 및 상기 제2 조립 배선은 동일 평면 상에 배치되는, 반도체 발광소자를 포함하는 디스플레이 장치.
  9. 제8항에 있어서,
    상기 제1 조립 배선의 일부분 및 상기 제2 조립 배선의 일부분은 상기 제1 개구부와 중첩하고,
    상기 제1 개구부에서 상기 제1 조립 배선의 일부분의 폭 및 상기 제1 개구부에서 상기 제1 조립 배선과 상기 제2 조립 배선 사이의 폭의 합은 상기 발광 소자의 높이보다 작은, 반도체 발광소자를 포함하는 디스플레이 장치.
  10. 제8항에 있어서,
    상기 제1 개구부에서 상기 평탄화층의 측벽으로부터 돌출되어 상기 제1 조립 배선의 일부 및 상기 제2 조립 배선의 일부를 덮는 돌출부를 더 포함하는, 반도체 발광소자를 포함하는 디스플레이 장치.
  11. 제1항에 있어서,
    상기 기판의 액티브 영역과 전기적으로 연결된 접지용 패드를 더 포함하는, 반도체 발광소자를 포함하는 디스플레이 장치.
  12. 제1항에 있어서,
    상기 제1 조립 배선은 상기 제2 조립 배선과 수직으로 중첩되고,
    상기 제2 조립 배선은 상기 제1 조립 배선과 수직으로 중첩되는 영역에 전극 홀을 포함하는 반도체 발광소자를 포함하는 디스플레이 장치.
  13. 제12항에 있어서,
    상기 제1 조립 배선은, 제1 도전층 및 상기 제1 도전층 상에 제1 클래드층을 포함하고,
    상기 제2 조립 배선은, 제2 도전층 및 상기 제2 도전층 상에 제2 클래드층을 포함하고,
    상기 제1 클래드층은, 제1-1 클래드층 및 상기 제1-1 클래드층으로부터 연장된 제1-2 클래드층을 포함하고,
    상기 제2 클래드층은 제2-1 클래드층 및 상기 제2-1 클래드층으로부터 연장된 제2-2 클래드층을 포함하며,
    상기 제1-2 클래드층과 상기 제2-2 클래드층이 상하 중첩되는, 반도체 발광소자를 포함하는 디스플레이 장치.
  14. 제13항에 있어서,
    상기 제2-2 클래드층은 상기 전극 홀을 포함하는, 반도체 발광소자를 포함하는 디스플레이 장치.
  15. 복수의 서브 화소가 정의된 기판;
    상기 복수의 서브 화소 중 동일 라인에 배치된 복수의 서브 화소를 따라 배치된 제1 조립 배선;
    상기 복수의 서브 화소 중 동일 라인에 배치된 복수의 서브 화소를 따라 배치되고, 상기 제1 조립 배선 각각과 이웃하게 배치된 제2 조립 배선;
    상기 제1 조립 배선 및 상기 제2 조립 배선과 중첩하는 제1 개구부를 포함하는 평탄화층; 및
    상기 복수의 서브 화소 각각에서 상기 제1 개구부에 배치되고, 상기 제2 조립 배선과 전기적으로 연결되는 발광 소자를 포함하는, 반도체 발광소자를 포함하는 디스플레이 장치.
  16. 제15항에 있어서,
    상기 발광 소자는 상기 제1 개구부에서 상기 제2 조립 배선에 본딩되는, 반도체 발광소자를 포함하는 디스플레이 장치.
  17. 제16항에 있어서,
    상기 제1 조립 배선 각각은,
    제1 도전층; 및
    상기 제1 도전층과 전기적으로 연결된 제1 클래드층을 포함하고,
    상기 제2 조립 배선 각각은,
    제2 도전층; 및
    상기 제2 도전층과 전기적으로 연결된 제2 클래드층을 포함하며,
    상기 제1 도전층과 상기 제1 클래드층은 서로 다른 물질로 이루어지고, 상기 제2 도전층과 상기 제2 클래드층은 서로 다른 물질로 이루어지는, 반도체 발광소자를 포함하는 디스플레이 장치.
  18. 제17항에 있어서,
    상기 제1 도전층 및 상기 제1 클래드층을 덮는 절연층을 더 포함하고,
    상기 제2 도전층은 상기 절연층 상에 배치되며,
    상기 평탄화층은 상기 제1 도전층 및 상기 제2 도전층을 덮고,
    상기 제1 클래드층은 상기 제1 도전층으로부터 상기 제1 개구부 내측으로 연장되고,
    상기 제2 클래드층은 상기 제2 도전층으로부터 상기 제1 개구부 내측으로 연장되어 상기 복수의 발광 소자에 접하는, 반도체 발광소자를 포함하는 디스플레이 장치.
  19. 제15항에 있어서,
    상기 기판의 액티브 영역과 전기적으로 연결된 접지용 패드를 더 포함하는, 반도체 발광소자를 포함하는 디스플레이 장치.
  20. 제15항에 있어서,
    상기 제1 조립 배선은 상기 제2 조립 배선과 수직으로 중첩되고,
    상기 제2 조립 배선은 상기 제1 조립 배선과 수직으로 중첩되는 영역에 전극 홀을 포함하는 반도체 발광소자를 포함하는 디스플레이 장치.
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