WO2022220558A1 - 반도체 발광소자를 포함하는 디스플레이 장치 - Google Patents

반도체 발광소자를 포함하는 디스플레이 장치 Download PDF

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disposed
layer
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light emitting
emitting device
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홍기상
오재영
김정민
최원석
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엘지디스플레이 주식회사
엘지전자 주식회사
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Definitions

  • the embodiment relates to a display device, and more particularly, to a display device using a semiconductor light emitting device.
  • Display devices used in computer monitors, TVs, mobile phones, etc. include organic light emitting displays that emit light by themselves, liquid crystal displays that require a separate light source, micro-LED displays, etc. There is this.
  • a micro-LED display is a display using a micro-LED, which is a semiconductor light emitting device having a diameter or cross-sectional area of 100 ⁇ m or less, as a display device.
  • Micro-LED display has excellent performance in many characteristics such as contrast ratio, response speed, color gamut, viewing angle, brightness, resolution, lifespan, luminous efficiency and luminance, because micro-LED, a semiconductor light emitting device, is used as a display device.
  • the micro-LED display has the advantage of being able to separate and combine the screens in a modular way, so that the size or resolution can be freely adjusted and the flexible display can be implemented.
  • the self-assembly method is a method in which the semiconductor light emitting device finds an assembly position in a fluid by itself, and is advantageous for realization of a large-screen display device.
  • the metal electrode in the substrate may reflect external light, thereby impairing the visibility of the display device.
  • the technical problem of the embodiment is to provide a display device capable of preventing reflection of external light by using a light absorption layer.
  • Another object of the embodiment is to provide a display device capable of improving a viewing angle and side luminance.
  • the technical problem of the embodiment is to provide a display device capable of reducing the process cost by simplifying the process of forming the light absorption layer and the planarization layer.
  • the technical problem of the embodiment is to provide a display device capable of improving the stability of the transistor.
  • Another object of the present invention is to provide a display device capable of improving the condensing efficiency of light emitted from a light emitting device.
  • the technical problem of the embodiment is to provide a display device in which the light emitting device can be stably assembled by improving assembly control of the light emitting device.
  • the technical problem of the embodiment is to provide a display device in which the assembly force for the light emitting element is strengthened.
  • the technical problem of the embodiment is to provide a display device in which the concentration of the light emitting element is solved.
  • the tasks of the embodiment are not limited to the tasks mentioned above, and include those that can be grasped from the specification.
  • a display device including a semiconductor light emitting device includes a substrate, first assembly wirings and second assembly wirings alternately disposed on the substrate and spaced apart from each other, the first assembly wirings and the second assembly wirings a planarization layer disposed thereon and having an opening and a contact hole, a light emitting element disposed in the opening of the planarization layer, a first electrode overlapping the first assembly wiring and the second assembly wiring, and the light emitting element; It may include a first light absorption layer disposed to surround the region and having light absorption characteristics.
  • a transistor disposed under the first assembly wiring and the second assembly wiring, a connection electrode disposed under the planarization layer and disposed above the transistor to be electrically connected to the transistor, and the planarization layer It may further include a pixel electrode electrically connecting the connection electrode and the light emitting device through a contact hole of the.
  • the first light absorption layer may be disposed between the planarization layer and the first assembly wiring and the second assembly wiring, and may have an opening and a contact hole overlapping the opening and the contact hole of the planarization layer.
  • the planarization layer may be disposed to surround an upper surface and a side surface of the first light absorption layer.
  • the planarization layer may include a first planarization layer surrounding the upper surface and side surfaces of the first light absorbing layer, and a second planarization layer surrounding the upper surface and side surfaces of the first planarization layer and covering a portion of the upper surface of the light emitting device.
  • the embodiment may further include a transparent electrode disposed on the connection electrode to electrically connect the connection electrode and the pixel electrode, and made of a transparent conductive material.
  • the first light absorption layer may include a contact hole overlapping the contact hole of the planarization layer.
  • the contact hole of the planarization layer and the contact hole of the first light absorption layer may expose the transparent electrode disposed on the connection electrode.
  • the transparent electrode may extend from an upper portion of the connection electrode to the outside of the connection electrode, and the contact hole of the planarization layer and the contact hole of the first light absorption layer may be disposed on the extended portion of the transparent electrode.
  • the embodiment may further include at least one of a second light absorption layer disposed on the pixel electrode and a third light absorption layer disposed under the first assembly wiring and the second assembly wiring.
  • the substrate may include a display area and a non-display area
  • the third light absorption layer may be disposed on at least the entire display area
  • the first assembly wiring may vertically overlap the second assembly wiring, and the second assembly wiring may include an electrode hole in a region vertically overlapping with the first assembly wiring.
  • the first light absorption layer may be disposed on the planarization layer and have an opening overlapping the opening of the planarization layer.
  • the embodiment may further include a reflective plate disposed to surround the light emitting device.
  • the planarization layer may include a first planarization layer disposed on the first assembly line and the second assembly line, and a second planarization layer disposed on the first planarization layer.
  • the reflective plate may be disposed on a side surface of the first planarization layer.
  • the embodiment may further include a third reflecting plate between the second assembly wiring and the light emitting device.
  • the second assembly wiring may extend beyond a center of the assembly hole and may be disposed on a different plane from the first assembly wiring.
  • the display device including the semiconductor light emitting device includes an assembly wiring disposed on a substrate, a light emitting device disposed on the assembly wiring, and planarization disposed on the assembly wiring and disposed to surround the light emitting device. and a light absorbing layer disposed to surround the light emitting device and having a light absorbing characteristic.
  • the light absorption layer may be disposed between the assembly wiring and the planarization layer.
  • the planarization layer may include a first planarization layer disposed to surround side surfaces and an upper surface of the light absorption layer, and a second planarization layer disposed to surround the side surface and an upper surface of the first planarization layer.
  • the planarization layer may further include a first opening that is a region in which the openings of the light absorption layer and the first planarization layer overlap each other so as to overlap the assembly wiring.
  • the light emitting device may be disposed in the first opening.
  • the electrode and the second opening disposed to pass through the light absorption layer and the first planarization layer may further include a second opening for electrically connecting the connection electrode and the pixel electrode.
  • the planarization layer may include a first planarization layer disposed to surround side surfaces and an upper surface of the light absorption layer, and a second planarization layer disposed to surround the side surface and an upper surface of the first planarization layer.
  • the embodiment may further include a reflective plate disposed on the side surface of the light absorbing layer and reflecting the light emitted from the light emitting device.
  • the assembly wiring may include a conductive layer and a cladding layer disposed in contact with the conductive layer in a layer different from the conductive layer and extending to an outer region of the conductive layer.
  • the light emitting device may be disposed to overlap the extended region of the cladding layer.
  • the assembly wiring may include a first assembly wiring and a second assembly wiring disposed above the first assembly wiring.
  • the embodiment is disposed on a different layer from the second assembly wiring, the first jumping wiring is electrically connected to the second assembly wiring, and is disposed below the light emitting device and the second is electrically connected to the light emitting device It may further include a jumping wire.
  • the second assembly wiring may be electrically connected to the light emitting device by the first jumping wiring and the second jumping wiring.
  • the light absorbing layer absorbs external light to prevent reflection of external light by the metal electrodes, and there is a technical effect of improving the visibility of the display device.
  • the light absorption layer on the pixel electrode, it is possible to minimize reflection of external light by the contact hole.
  • the embodiment has a technical effect of improving the viewing angle and side luminance of the display device by changing the position of the light absorption layer.
  • the height of the light absorbing layer may be lower than the upper surface of the light emitting device, light may escape upward.
  • the light absorption layer also functions as a planarization layer and a separate process for forming the light absorption layer is not required, there is a technical effect that the manufacturing process can be simplified and the process cost can be reduced.
  • the embodiment has a technical effect that can minimize the deterioration of the active layer by the light emitted from the light emitting device by blocking light emitted toward the active layer including the oxide semiconductor material in the light emitting device.
  • the embodiment has a technical effect of condensing the light emitted from the light emitting device by disposing a reflector to surround the light emitting device and improving the luminance of the display device.
  • the light path may be changed to the outside of the display device by disposing a reflector on the side surface and the lower surface of the light emitting device.
  • the embodiment has a technical effect that the reflective plate disposed to surround the light emitting device is connected to the assembly wiring to improve the assembly control of the light emitting device.
  • the embodiment has a technical effect that can strengthen the assembly force for the light emitting device.
  • the dielectrophoretic force can be strengthened to enhance the self-assembly force.
  • FIG. 1 is a schematic plan view of a display device according to an embodiment.
  • FIG. 2 is a schematic enlarged plan view of a display device according to an embodiment.
  • FIG. 3 is a cross-sectional view taken along line III-III' of FIG. 2 .
  • 4A to 4F are process diagrams for explaining a method of manufacturing a display device according to an exemplary embodiment.
  • FIG. 5 is a cross-sectional view of a display device according to a second exemplary embodiment.
  • FIG. 6 is a cross-sectional view of a display device according to a third exemplary embodiment.
  • FIG. 7 is a cross-sectional view of a display device according to a fourth embodiment.
  • FIG. 8 is a cross-sectional view of a display device according to a fifth embodiment.
  • FIG 9 is a cross-sectional view of a display device according to a sixth embodiment.
  • FIG. 10 is a cross-sectional view of a display device according to a seventh embodiment.
  • FIG. 11 is a cross-sectional view of a display device according to an eighth embodiment.
  • FIG. 12 is a cross-sectional view of a display device according to a ninth embodiment.
  • FIG. 13 is a cross-sectional view of a display device according to a tenth embodiment.
  • FIG. 14 is a perspective view illustrating an assembly wiring according to an eleventh embodiment.
  • 15 is a cross-sectional view of a display device according to a twelfth embodiment.
  • the display device described in this specification includes a digital TV, a mobile phone, a smart phone, a laptop computer, a digital broadcasting terminal, a personal digital assistant (PDA), a portable multimedia player (PMP), a navigation system, a slate ) PCs, Tablet PCs, Ultra-Books, desktop computers, and the like.
  • PDA personal digital assistant
  • PMP portable multimedia player
  • a navigation system a slate
  • Tablet PCs Ultra-Books
  • desktop computers and the like.
  • the configuration according to the embodiment described in the present specification may be applied to a display capable device even if it is a new product form to be developed later.
  • FIG. 1 is a schematic plan view of a display device according to an embodiment.
  • the substrate 110 and the plurality of sub-pixels SP among various components of the display apparatus 100 are illustrated for convenience of explanation.
  • the display apparatus 100 may include a flexible display manufactured on a thin and flexible substrate.
  • the flexible display can be bent or rolled like paper while maintaining the characteristics of the conventional flat panel display.
  • visual information may be implemented by independently controlling light emission of unit pixels arranged in a matrix form.
  • a unit pixel means a minimum unit for realizing one color.
  • a unit pixel of the flexible display may be implemented by a light emitting device.
  • the light emitting device may be a Micro-LED or a Nano-LED, but is not limited thereto.
  • the substrate 110 is configured to support various components included in the display apparatus 100 and may be made of an insulating material.
  • the substrate 110 may be made of glass or resin.
  • the substrate 110 may include a polymer or plastic, or may be made of a material having flexibility.
  • the substrate 110 includes a display area AA and a non-display area NA.
  • the display area AA is an area in which a plurality of sub-pixels SP are disposed to display an image.
  • Each of the plurality of sub-pixels SP is an individual unit emitting light, and a semiconductor light emitting device LED and a driving circuit are formed in each of the plurality of sub-pixels SP.
  • the plurality of sub-pixels SP may include a red sub-pixel, a green sub-pixel, a blue sub-pixel, and/or a white sub-pixel, but is not limited thereto.
  • the plurality of sub-pixels SP includes a red sub-pixel, a green sub-pixel, and a blue sub-pixel, but the present invention is not limited thereto.
  • the non-display area NA is an area in which an image is not displayed, and is an area in which various wirings, driving ICs, and the like for driving the sub-pixels SP disposed in the display area AA are disposed.
  • various ICs and driving circuits such as a gate driver IC and a data driver IC may be disposed in the non-display area NA.
  • the non-display area NA may be positioned or omitted on the rear surface of the substrate 110 , that is, the surface on which the sub-pixel SP is not, and is not limited thereto.
  • the display apparatus 100 of the embodiment may drive the light emitting device in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • FIG. 2 is a schematic enlarged plan view of a display device according to an embodiment.
  • 3 is a cross-sectional view taken along line III-III' of FIG. 2 .
  • the display device 100 includes a plurality of scan wires SL, a plurality of data wires DL, a plurality of high potential power wires VDD, and a plurality of assembly wires.
  • the wiring 120 extends in the column direction between the plurality of sub-pixels SP, and the third layer VDD3 of the plurality of scan lines SL and the high-potential power wiring VDD includes the plurality of sub-pixels SP. may extend in the row direction between them.
  • a first transistor TR1 , a second transistor TR2 , a third transistor TR3 , and a storage capacitor ST may be disposed in each of the plurality of sub-pixels SP.
  • the first layer VDD1 and the light blocking layer LS of the high potential power wiring VDD may be disposed on the substrate 110 .
  • the high potential power wiring VDD is a wiring that transfers a high potential power voltage to each of the plurality of sub-pixels SP.
  • the plurality of high potential power wirings VDD may transfer the high potential power voltage to the second transistor TR2 of each of the plurality of sub-pixels SP.
  • the plurality of high potential power wirings VDD may be formed of a single layer or a plurality of layers.
  • the plurality of high potential power wirings VDD is formed of a plurality of layers. do.
  • the high potential power wiring VDD includes a plurality of first layers VDD1 and a plurality of second layers VDD2 and a plurality of third layers VDD3 connecting them.
  • the first layer VDD1 may extend in a column direction between each of the plurality of sub-pixels SP.
  • a light blocking layer LS may be disposed on each of the plurality of sub-pixels SP on the substrate 110 .
  • the light blocking layer LS blocks light incident from the lower portion of the substrate 110 to the second active layer ACT2 of the second transistor TR2 to be described later, thereby minimizing leakage current.
  • the buffer layer 111 may be disposed on the first layer VDD1 and the light blocking layer LS of the high potential power wiring VDD.
  • the buffer layer 111 may reduce penetration of moisture or impurities through the substrate 110 .
  • the buffer layer 111 may be formed of, for example, a single layer or a multilayer of silicon oxide (SiOx) or silicon nitride (SiNx), but is not limited thereto.
  • the buffer layer 111 may be omitted depending on the type of the substrate 110 or the type of the transistor, but is not limited thereto.
  • a plurality of scan lines SL, a plurality of reference lines RL, a plurality of data lines DL, a first transistor TR1, a second transistor TR2, a third transistor TR3, and a storage capacitor ST may be disposed on the buffer layer 111 .
  • a first transistor TR1 is disposed in each of the plurality of sub-pixels SP.
  • the first transistor TR1 includes a first active layer ACT1 , a first gate electrode GE1 , a first source electrode SE1 , and a first drain electrode DE1 .
  • the first active layer ACT1 may be disposed on the buffer layer 111 .
  • the first active layer ACT1 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto.
  • the gate insulating layer 112 may be disposed on the first active layer ACT1 .
  • the gate insulating layer 112 is an insulating layer for insulating the first active layer ACT1 and the first gate electrode GE1, and may be formed of a single layer or a multilayer of silicon oxide (SiOx) or silicon nitride (SiNx). However, it is not limited thereto.
  • the first gate electrode GE1 may be disposed on the gate insulating layer 112 .
  • the first gate electrode GE1 may be electrically connected to the scan line SL.
  • the first gate electrode GE1 is made of a conductive material, for example, copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. may be, but is not limited thereto.
  • the first passivation layer 113 may be disposed on the first gate electrode GE1 .
  • a contact hole for connecting the first source electrode SE1 and the first drain electrode DE1 to the first active layer ACT1 is formed in the first passivation layer 113 .
  • the first passivation layer 113 is an insulating layer for protecting the lower configuration of the first passivation layer 113, and may be formed of a single layer or multiple layers of silicon oxide (SiOx) or silicon nitride (SiNx), but is limited thereto. doesn't happen
  • the first source electrode SE1 and the first drain electrode DE1 electrically connected to the first active layer ACT1 may be disposed on the first passivation layer 113 .
  • the first drain electrode DE1 may be connected to the data line DL, and the first source electrode SE1 may be connected to the second gate electrode GE2 of the second transistor TR2 .
  • the first source electrode SE1 and the first drain electrode DE1 may be formed of a conductive material, for example, copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium ( Cr) or an alloy thereof, but is not limited thereto.
  • the first source electrode SE1 and the first drain electrode DE1 are respectively connected to the second gate electrode GE2 and the data line DL in the embodiment, the first source electrode may depend on the type of the transistor.
  • the SE1 may be connected to the data line DL, and the first drain electrode DE1 may be connected to the second gate electrode GE2 of the second transistor TR2, but is not limited thereto.
  • the first transistor TR1 may have a first gate electrode GE1 connected to the scan line SL, and may be turned on or off according to a scan signal.
  • the first transistor TR1 may transfer a data voltage to the second gate electrode GE2 of the second transistor TR2 based on the scan signal, and may be referred to as a switching transistor.
  • the plurality of data lines DL and the plurality of reference lines RL together with the first gate electrode GE1 may be disposed on the gate insulating layer 112 .
  • the plurality of data lines DL and reference lines RL may be formed of the same material and the same process as those of the first gate electrode GE1 .
  • the plurality of data lines DL are lines that transmit data voltages to each of the plurality of sub-pixels SP.
  • the plurality of data lines DL may transfer the data voltage to the first transistor TR1 of each of the plurality of sub-pixels SP.
  • the plurality of data lines DL include a data line DL transmitting a data voltage to the red sub-pixel SPR, a data line DL transmitting a data voltage to the green sub-pixel SPG, and a blue sub-pixel SPR. It may be formed of a data line DL that transmits a data voltage to the pixel SPB.
  • the plurality of reference lines RL are lines that transmit a reference voltage to each of the plurality of sub-pixels SP.
  • the plurality of reference lines RL may transfer the reference voltage to the third transistor TR3 of each of the plurality of sub-pixels SP.
  • a second transistor TR2 may be disposed in each of the plurality of sub-pixels SP.
  • the second transistor TR2 includes a second active layer ACT2 , a second gate electrode GE2 , a second source electrode SE2 , and a second drain electrode DE2 .
  • the second active layer ACT2 may be disposed on the buffer layer 111 .
  • the second active layer ACT2 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto.
  • the gate insulating layer 112 may be disposed on the second active layer ACT2 , and the second gate electrode GE2 may be disposed on the gate insulating layer 112 .
  • the second gate electrode GE2 may be electrically connected to the first source electrode SE1 of the first transistor TR1 .
  • the second gate electrode GE2 is made of a conductive material, for example, copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. may be, but is not limited thereto.
  • the first passivation layer 113 may be disposed on the second gate electrode GE2 , and the second source electrode SE2 and the second drain electrode DE2 may be disposed on the first passivation layer 113 .
  • the second source electrode SE2 is electrically connected to the second active layer ACT2 .
  • the second drain electrode DE2 may be electrically connected to the second active layer ACT2 and may be electrically connected to the high potential power wiring VDD.
  • the second drain electrode DE2 may be disposed between the first layer VDD1 and the second layer VDD2 of the high potential power wiring VDD to be electrically connected to the high potential power wiring VDD.
  • the second transistor TR2 is turned by the data voltage transferred when the second gate electrode GE2 is connected to the first source electrode SE1 of the first transistor TR1 and the first transistor TR1 is turned on. can be come
  • the turned-on second transistor TR2 may transfer a driving current to the light emitting device LED based on the high potential power voltage from the high potential power wiring VDD, and thus may be referred to as a driving transistor.
  • a third transistor TR3 may be disposed in each of the plurality of sub-pixels SP.
  • the third transistor TR3 includes a third active layer ACT3 , a third gate electrode GE3 , a third source electrode SE3 , and a third drain electrode DE3 .
  • the third active layer ACT3 may be disposed on the buffer layer 111 .
  • the third active layer ACT3 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto.
  • the gate insulating layer 112 is disposed on the third active layer ACT3 , and the third gate electrode GE3 is disposed on the gate insulating layer 112 .
  • the third gate electrode GE3 is connected to the scan line SL, and the third transistor TR3 may be turned on or off by the scan signal.
  • the third gate electrode GE3 is made of a conductive material, for example, copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. may be, but is not limited thereto.
  • the third gate electrode GE3 and the first gate electrode GE1 are connected to the same scan line SL
  • the third gate electrode GE3 has a different scan line from the first gate electrode GE1. It may be connected to (SL), but is not limited thereto.
  • the first passivation layer 113 may be disposed on the third gate electrode GE3 , and the third source electrode SE3 and the third drain electrode DE3 may be disposed on the first passivation layer 113 .
  • the third source electrode SE3 is integrally formed with the second source electrode SE2 , is electrically connected to the third active layer ACT3 , and is electrically connected to the second source electrode SE2 of the second transistor TR2 . can be connected to
  • the third drain electrode DE3 may be electrically connected to the reference line RL.
  • the third transistor TR3 may be electrically connected to the second source electrode SE2, the reference line RL, and the storage capacitor ST of the second transistor TR2 serving as the driving transistor, and the third transistor TR3 is It may be referred to as a sensing transistor.
  • a storage capacitor ST may be disposed in each of the plurality of sub-pixels SP.
  • the storage capacitor ST includes a first capacitor electrode ST1 and a second capacitor electrode ST2 .
  • the storage capacitor ST is connected between the second gate electrode GE2 and the second source electrode SE2 of the second transistor TR2, and stores a voltage to store the voltage while the light emitting device LED emits light.
  • the voltage level of the gate electrode of TR2) can be kept constant.
  • the first capacitor electrode ST1 may be integrally formed with the second gate electrode GE2 of the second transistor TR2 . Accordingly, the first capacitor electrode ST1 may be electrically connected to the second gate electrode GE2 of the second transistor TR2 and the first source electrode SE1 of the first transistor TR1 .
  • the second capacitor electrode ST2 may be disposed on the first capacitor electrode ST1 with the first passivation layer 113 interposed therebetween.
  • the second capacitor electrode ST2 may be integrally formed with the second source electrode SE2 of the second transistor TR2 and the third source electrode SE3 of the third transistor TR3 . Accordingly, the second capacitor electrode ST2 may be electrically connected to the second transistor TR2 and the third transistor TR3 .
  • first source electrode SE1, the first drain electrode DE1, the second source electrode SE2, the second drain electrode DE2, the third source electrode SE3, the third drain electrode DE3, and A plurality of scan lines SL are disposed on the first passivation layer 113 together with the second capacitor electrode ST2 .
  • the plurality of scan lines SL are lines that transmit scan signals to each of the plurality of sub-pixels SP.
  • the plurality of scan lines SL may transmit the scan signal to the first transistor TR1 of each of the plurality of sub-pixels SP.
  • each of the plurality of scan lines SL may extend in a row direction, and may transmit a scan signal to a plurality of sub-pixels SP disposed in the same row.
  • the lower planarization layer 114 includes the plurality of scan lines SL, the plurality of reference lines RL, the plurality of data lines DL, the first transistor TR1 , the second transistor TR2 , and the third It may be disposed on the transistor TR3 and the storage capacitor ST.
  • the lower planarization layer 114 may planarize an upper portion of the substrate 110 on which the plurality of transistors are disposed.
  • the lower planarization layer 114 may consist of a single layer or a multilayer, for example, may be made of an acryl-based organic material, but is not limited thereto.
  • the second passivation layer 115 may be disposed on the lower planarization layer 114 .
  • the second passivation layer 115 is an insulating layer for protecting the lower configuration of the second passivation layer 115 and improving adhesion of the configuration formed on the second passivation layer 115, silicon oxide (SiOx) or It may be formed of a single layer or a multilayer of silicon nitride (SiNx), but is not limited thereto.
  • the second layer VDD2 of the high potential power wiring VDD, the plurality of first assembly wirings 121 among the plurality of assembly wirings 120 , and the connection electrode CE are disposed on the second passivation layer 115 .
  • the plurality of assembly wirings 120 generate an electric field for aligning the plurality of light emitting devices (LEDs) when manufacturing the display device 100 , and use the plurality of light emitting devices (LEDs) when driving the display device 100 .
  • Wiring that supplies a low-potential power supply voltage. Accordingly, the assembly wiring 120 may be referred to as a low potential power wiring.
  • the plurality of assembly wirings 120 are disposed in the column direction along the plurality of sub-pixels SP disposed on the same line.
  • the plurality of assembly wirings 120 may be disposed to overlap the plurality of sub-pixels SP disposed in the same column.
  • one first assembly wiring 121 and a second assembly wiring 122 are disposed in the red sub-pixel SPR disposed in the same column, and one first assembly wiring 122 is disposed in the green sub-pixel SPG. 121 ) and the second assembly wiring 122 may be disposed, and one first assembly wiring 121 and a second assembly wiring 122 may be disposed in the blue sub-pixel SPB.
  • the plurality of assembly wirings 120 includes a plurality of first assembly wirings 121 and a plurality of second assembly wirings 122 .
  • a plurality of transistors may be disposed under the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 , and when the display apparatus 100 is driven, the plurality of first assembly wirings 121 and the plurality of assembly wirings 122 are driven.
  • a low potential voltage may be applied to the second assembly wiring 122 of the .
  • the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 may be alternately disposed.
  • one first assembly wiring 121 and one second assembly wiring 122 in each of the plurality of sub-pixels SP may be disposed adjacent to each other.
  • the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 may be formed of a conductive material, for example, copper (Cu) and chromium (Cr), but are not limited thereto.
  • the second layer VDD2 of the high potential power wiring VDD may be disposed on the second passivation layer 115 .
  • the second layer VDD2 is disposed between each of the plurality of sub-pixels SP in a column direction. , and may overlap the first layer VDD1.
  • the first layer VDD1 and the second layer VDD2 may be electrically connected to each other through a contact hole formed in insulating layers formed between the first layer VDD1 and the second layer VDD2 .
  • the second layer VDD2 may be formed of the same material and the same process as that of the first assembly wiring 121 , but is not limited thereto.
  • a connection electrode CE may be disposed in each of the plurality of sub-pixels SP.
  • the plurality of connection electrodes CE may be disposed on the plurality of second transistors TR2 to be electrically connected to the plurality of second transistors TR2 .
  • the connection electrode CE may be electrically connected to the second capacitor electrode ST2 and the second source electrode SE2 of the second transistor TR2 through a contact hole formed in the second passivation layer 115 .
  • the connection electrode CE is an electrode for electrically connecting the light emitting element LED and the second transistor TR2 which is a driving transistor, and the connection electrode CE is made of the same material on the same layer as the first assembly wiring 121 . can be formed.
  • the transparent electrode TE may be disposed on the connection electrode CE.
  • the transparent electrode TE may be disposed on the connection electrode CE to electrically connect the connection electrode CE and the light emitting device LED.
  • the transparent electrode TE may be disposed to extend outside the connection electrode CE from an upper portion of the connection electrode CE. That is, a portion of the transparent electrode TE may overlap the connection electrode CE, and the other portion of the transparent electrode TE may extend to a position that does not overlap the connection electrode CE.
  • the transparent electrode TE may be formed of a transparent conductive material.
  • the transparent electrode TE may be formed of, for example, indium tin oxide (ITO), but is not limited thereto.
  • a third passivation layer 116 is disposed on the second layer VDD2 , the first assembly wiring 121 , the connection electrode CE, and the transparent electrode TE.
  • the third passivation layer 116 is an insulating layer for protecting the lower configuration of the third passivation layer 116 , and may be formed of a single layer or multiple layers of silicon oxide (SiOx) or silicon nitride (SiNx), but is limited thereto. doesn't happen
  • the third passivation layer 116 may function as an insulating layer for preventing a short circuit defect due to migration between the first assembly wiring 121 and the second assembly wiring 122 when the display device 100 is manufactured. , which will be described later with reference to FIGS. 4A to 4F.
  • a plurality of second assembly wirings 122 among the plurality of assembly wirings 120 may be disposed on the third passivation layer 116 .
  • Each of the plurality of second assembly wirings 122 is disposed in the plurality of sub-pixels SP arranged on the same line as described above, and the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 are respectively disposed on the same line. may be spaced apart from each other.
  • Each of the plurality of second assembly wirings 122 includes a second conductive layer 122a and a second cladding layer 122b.
  • the second conductive layer 122a may be disposed on the third passivation layer 116 .
  • the second cladding layer 122b may be electrically connected to the second conductive layer 122a.
  • the second cladding layer 122b may be disposed to cover an upper surface and a side surface of the second conductive layer 122a.
  • the second conductive layer 122a may have a thickness greater than that of the second cladding layer 122b.
  • the second cladding layer 122b is made of a material that is more resistant to corrosion than the second conductive layer 122a , so that a short circuit defect due to migration between the first assembly wiring 121 and the second assembly wiring 122 when the display device 100 is manufactured. There are technical effects that can be minimized.
  • the second cladding layer 122b may be made of molybdenum (Mo), molybdenum titanium (MoTi), or the like, but is not limited thereto.
  • the first light absorption layer 160 may be disposed on the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 . Specifically, the first light absorption layer 160 may be disposed on the third passivation layer 116 and the plurality of second assembly wirings 122 . The first light absorption layer 160 is disposed to surround an area in which the light emitting device LED is disposed, so that the area in which the light emitting device LED is disposed can be planarized. Accordingly, the first light absorption layer 160 may also function as a planarization layer.
  • the first light absorption layer 160 includes an opening 160a and a contact hole 160b , and a light emitting device LED may be disposed in the opening 160a of the first light absorption layer 160 .
  • the contact hole 160b of the first light absorption layer 160 exposes an extended portion of the transparent electrode TE extending outside the connection electrode CE from the upper portion of the connection electrode CE. Accordingly, as the exposed portion of the pixel electrode PE and the transparent electrode TE, which will be described later, is connected, the light emitting element LED and the transistor may be electrically connected.
  • the first light absorption layer 160 may reduce color mixing between the plurality of sub-pixels SP and reduce external light reflection.
  • the first light absorption layer 160 includes the first active layer ACT1 of the first transistor TR1, the second active layer ACT2 of the second transistor TR2, and the light emitted from the light emitting device LED. There is a technical effect of blocking the incident to the third active layer ACT3 of the third transistor TR3.
  • the first active layer ACT1 , the second active layer ACT2 , and the third active layer ACT3 are made of an oxide semiconductor
  • the first active layer ACT1 , the second active layer ACT2 , and the third active layer ACT3 may be deteriorated by the light incident to the ACT3 .
  • the first light absorption layer 160 is disposed to surround the region in which the light emitting device LED is disposed, so that light emitted from the light emitting device LED is transmitted to the first active layer ACT1 and the second active layer ACT2 .
  • the third active layer ACT3 has a technical effect that can block the incident.
  • a top surface of the first light absorption layer 160 is positioned lower than a top surface of the plurality of light emitting devices LEDs. Accordingly, the viewing angle of the display apparatus 100 may be improved.
  • the first light absorbing layer ACT3 is configured to reduce color mixing between the plurality of sub-pixels SP and minimize external light reflection, but may also absorb light emitted from the light emitting device LED.
  • the upper surface of the first light absorbing layer 160 when the upper surface of the first light absorbing layer 160 is positioned higher than the upper surface of the light emitting device LED, light emitted to the upper side of the light emitting device LED may be absorbed from the first light absorbing layer 160 . Accordingly, the upper surface of the first light absorption layer 160 is disposed at a lower position than the upper surface of the light emitting device LED, so that the lateral luminance of the light emitted from the light emitting device LED is improved, and the viewing angle of the display device 100 is improved. There are technical effects that can improve
  • the first light absorption layer 160 may be made of a material having light absorption characteristics.
  • the first light absorption layer 160 may be made of an opaque material, for example, black resin, but is not limited thereto.
  • the first planarization layer 118 may be disposed on the first light absorption layer 160 .
  • the first planarization layer 118 is disposed on the plurality of first assembly wirings 121 , the plurality of second assembly wirings 122 , the connection electrode CE and the first light absorption layer 160 , and It may be disposed to surround the upper and side surfaces of the light absorption layer 160 .
  • the first light absorption layer 160 may be disposed between the first planarization layer 118 and the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 .
  • the first planarization layer 118 may consist of a single layer or a multilayer, for example, may be made of an acryl-based organic material, but is not limited thereto.
  • the first planarization layer 118 includes a plurality of openings 118a in which each of the plurality of light emitting devices LEDs are seated, and a plurality of contact holes exposing each of the plurality of transparent electrodes TE on the plurality of connection electrodes CE. 118b). At this time, the opening 118a of the first planarization layer 118 overlaps the opening 160a of the first light absorption layer 160 , and the contact hole 118b of the first planarization layer 118 is formed in the first light absorption layer ( It may be disposed to overlap the contact hole 160b of the 160 .
  • the plurality of openings 118a are portions into which the plurality of light emitting devices LEDs are inserted, and may also be referred to as pockets.
  • the plurality of openings 118a may be formed to overlap the plurality of assembly wirings 120 .
  • one opening 118a may overlap the first assembly wiring 121 and the second assembly wiring 122 disposed adjacent to each other in one sub-pixel SP.
  • the second cladding layer 122b of the plurality of second assembly wirings 122 may be exposed in the opening 118a.
  • the third passivation layer 116 in the opening 118a covers all of the first assembly wirings 121 , the first assembly wirings 121 overlap the openings 118a but are not exposed in the openings 118a. does not
  • a plurality of contact holes 118b are disposed in the plurality of sub-pixels SP.
  • the plurality of contact holes 118b is a portion exposing an extended portion of the transparent electrode TE on the connection electrode CE of each of the plurality of sub-pixels SP.
  • the transparent electrode TE under the first planarization layer 118 may be exposed through the plurality of contact holes 118b , and the connection electrode CE connected to the transparent electrode TE may be electrically connected to the light emitting device LED. Accordingly, the connection electrode CE and the transparent electrode TE may transmit the driving current from the second transistor TR2 to the light emitting device LED.
  • the first light absorption layer 160 , the first planarization layer 118 , and the third passivation layer 116 may each have a contact hole in a region overlapping the contact hole 118b , and thus, the connection electrode CE ) may be exposed from the first light absorption layer 160 , the first planarization layer 118 , and the third passivation layer 116 .
  • the plurality of light emitting devices LEDs may be disposed in the plurality of openings 118a.
  • the plurality of light emitting devices LED is a light emitting device LED that emits light by an electric current.
  • the plurality of light emitting devices (LEDs) may include light emitting devices (LEDs) emitting red light, green light, blue light, and the like, and a combination thereof may implement light of various colors including white light.
  • the light emitting device (LED) may be a light emitting diode (LED) or a micro LED, but is not limited thereto.
  • the plurality of light emitting devices LEDs are disposed in the red light emitting device 130 disposed in the red sub-pixel SPR, the green light emitting device 140 disposed in the green sub-pixel SPG, and the blue sub-pixel SPB. It will be described on the assumption that the blue light emitting device 150 is included.
  • the plurality of light emitting devices (LEDs) are made of light emitting devices (LEDs) emitting light of the same color, and a separate light conversion member for converting light from the plurality of light emitting devices (LEDs) into light of different colors is used.
  • images of various colors may be displayed, but the present invention is not limited thereto.
  • the plurality of light emitting devices LEDs include the red light emitting device 130 disposed in the red sub-pixel SPR, the green light emitting device 140 disposed in the green sub-pixel SPG, and the blue light disposed in the blue sub-pixel SPB. and a light emitting device 150 .
  • Each of the red light emitting device 130 , the green light emitting device 140 , and the blue light emitting device 150 may include a first semiconductor layer, a second semiconductor layer, a first electrode, and a second electrode in common.
  • the red light emitting device 130 includes a light emitting layer that emits red light
  • the green light emitting device 140 includes a light emitting layer that emits green light
  • the blue light emitting device 150 includes a light emitting layer that emits blue light. can do.
  • the second semiconductor layer 133 is disposed on the first semiconductor layer 131 .
  • the first semiconductor layer 131 and the second semiconductor layer 133 may be formed by doping a specific material with n-type and p-type impurities.
  • the first semiconductor layer 131 and the second semiconductor layer 133 may include an AlInGaP-based semiconductor layer, for example, indium aluminum phosphide (InAlP), gallium arsenide (GaAs), etc.
  • the layer may be doped with type or n type impurities.
  • the p-type impurity may be magnesium (Mg), zinc (Zn), beryllium (Be), etc.
  • the n-type impurity may be silicon (Si), germanium (Ge), tin (Sn), etc., but is not limited thereto. does not
  • a light emitting layer 132 emitting red light is disposed between the first semiconductor layer 131 and the second semiconductor layer 133 .
  • the light emitting layer 132 may receive holes and electrons from the first semiconductor layer 131 and the second semiconductor layer 133 to emit light.
  • the light emitting layer 132 may have a single layer or a multi-quantum well (MQW) structure.
  • the light emitting layer 132 converts injected electrical energy into light having a specific wavelength within a range of about 570 nm to about 630 nm. can The change of a specific wavelength depends on the size of the bandgap of the light emitting diode, and the size of the bandgap can be adjusted by changing the composition ratio of Al and Ga. For example, as the composition ratio of Al increases, the wavelength becomes shorter.
  • the first electrode 134 is disposed on the lower surface of the first semiconductor layer 131
  • the second electrode 135 is disposed on the upper surface of the second semiconductor layer 133 .
  • the first electrode 134 is an electrode bonded to the second assembly wiring 122 exposed in the opening 118a, and the second electrode 135 is formed by forming a pixel electrode PE and a second semiconductor layer 133 to be described later. It is an electrode that electrically connects.
  • the first electrode 134 and the second electrode 135 may be formed of a conductive material.
  • the first electrode 134 may be disposed in the plurality of openings 118a to overlap the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 .
  • the first electrode 134 may be formed of an eutectic metal.
  • the first electrode 134 may include tin (Sn), indium (In), zinc (Zn), lead (Pb), nickel (Ni), gold (Au), platinum (Pt), or copper (Cu). and the like, but is not limited thereto.
  • both the green light emitting device 140 and the blue light emitting device 150 may have the same or similar structure as the red light emitting device 130 .
  • the green light emitting device 140 includes a first electrode, a first semiconductor layer on the first electrode, a green light emitting layer on the first semiconductor layer, a second semiconductor layer on the green light emitting layer, and a second electrode on the second semiconductor layer.
  • the blue light emitting device may include a structure in which a first electrode, a first semiconductor layer, a blue light emitting layer, a second semiconductor layer, and a second electrode are sequentially stacked.
  • the green light emitting device 140 and the blue light emitting device 150 may be formed of a compound selected from the group consisting of GaN, AlGaN, InGaN, AlInGaN, GaP, AlN, GaAs, AlGaAs, InP, and mixtures thereof.
  • the present invention is not limited thereto.
  • an insulating layer surrounding a portion of each of the plurality of light emitting devices LEDs may be disposed.
  • the insulating layer may cover at least a side surface of the light emitting device LED among the outer surfaces of the plurality of light emitting devices LED.
  • An insulating layer is formed on the light emitting device (LED) to protect the light emitting device (LED), and when the first electrode 134 and the second electrode 135 are formed, the first semiconductor layer 131 and the second semiconductor layer 133 . to prevent electrical short.
  • a second planarization layer 119 may be disposed on the plurality of light emitting devices LEDs.
  • the second planarization layer 119 may surround the top and side surfaces of the first planarization layer 118 and may be disposed to cover a portion of the top surfaces of the plurality of light emitting devices LEDs.
  • the second planarization layer 119 may planarize the upper portion of the substrate 110 on which the plurality of light emitting devices LEDs are disposed, and the plurality of light emitting devices LEDs are formed in the opening 118a by the second planarization layer 119 .
  • the second planarization layer 119 may consist of a single layer or a multilayer, for example, may be made of an acryl-based organic material, but is not limited thereto.
  • the pixel electrode PE may be disposed on the second planarization layer 119 .
  • the pixel electrode PE is an electrode for electrically connecting the plurality of light emitting devices LED and the connection electrode CE.
  • the pixel electrode PE may be electrically connected to the light emitting device LED of the opening 118a and the transparent electrode TE of the contact hole 118b through a contact hole formed in the second planarization layer 119 . Accordingly, the second electrode 135 , the transparent electrode TE, the connection electrode CE, and the second transistor TR2 of the light emitting device LED may be electrically connected through the pixel electrode PE.
  • the third layer VDD3 of the high potential power wiring VDD may be disposed on the second planarization layer 119 .
  • the third layer VDD3 may electrically connect the first layer VDD1 and the second layer VDD2 disposed in different columns.
  • the third layer VDD3 extends in the row direction between the plurality of sub-pixels SP, and electrically connects the plurality of second layers VDD2 of the high potential power wiring VDD extending in the column direction to each other. can be connected to
  • a voltage drop phenomenon may be reduced.
  • the passivation layer PTL may be disposed on the pixel electrode PE and the second planarization layer 119 .
  • the passivation layer (PTL) is a layer for protecting the structure under the passivation layer (PTL), and may be composed of a single layer or a multilayer of translucent epoxy, silicon oxide (SiOx), or silicon nitride (SiNx), but is not limited thereto. .
  • the plurality of first assembly wirings 121 may be spaced apart from the plurality of light emitting devices LEDs, and only the plurality of second assembly wirings 122 may contact the plurality of light emitting devices LEDs. .
  • a third passivation layer 116 may be formed on the first assembly wiring 121 of the , and the plurality of light emitting devices LEDs may be contacted only to the plurality of second assembly wirings 122 .
  • a method of manufacturing the display apparatus 100 according to the embodiment will be described in detail with reference to FIGS. 4A to 4F .
  • 4A to 4F are process diagrams for explaining a method of manufacturing a display device according to an exemplary embodiment.
  • 4A and 4B are process diagrams for explaining a process of self-assembling a plurality of light emitting devices (LEDs) in the opening 118a.
  • 4C is a schematic plan view of a mother substrate 10 used for self-assembly of a plurality of light emitting devices (LEDs).
  • 4D is a diagram schematically illustrating an electrical connection relationship between a plurality of assembly wirings 120 and an assembly pad PD.
  • 4E is a schematic plan view of the plurality of substrates 110 formed by scribing the mother substrate 10 after self-assembly of the plurality of light emitting devices (LEDs) is completed.
  • FIG. 4F is a schematic cross-sectional view of region X of FIG. 4E .
  • the light emitting device LED is put into the chamber CB filled with the fluid WT.
  • the fluid WT may include water, and the chamber CB filled with the fluid WT may have an open top.
  • the mother substrate 10 may be positioned on the chamber CB filled with the light emitting device LED.
  • the mother substrate 10 is a substrate composed of a plurality of substrates 110 constituting the display device 100 , and when a plurality of light emitting devices (LEDs) are self-assembled, a plurality of assembly wirings 120 and a first light absorption layer 160 . ) and the mother substrate 10 formed up to the first planarization layer 118 may be used.
  • the mother substrate 10 formed up to the first assembly wiring 121 and the second assembly wiring 122, the first light absorption layer 160, and the first planarization layer 118 is placed on the chamber CB, It is put into the chamber (CB).
  • the mother substrate 10 may be positioned so that the opening 118a and the fluid WT face each other.
  • the magnet MG may be positioned on the mother substrate 10 .
  • the light emitting devices LEDs sinking or floating on the bottom of the chamber CB may move toward the mother substrate 10 by the magnetic force of the magnet MG.
  • the light emitting element LED may include a magnetic material to move by a magnetic field.
  • the first electrode 134 or the second electrode 135 of the light emitting device LED may include a ferromagnetic material such as iron, cobalt, or nickel.
  • the light emitting device LED moved toward the first light absorption layer 160 and the first planarization layer 118 by the magnet MG is formed by the first assembly wiring 121 and the second assembly wiring 122 . It may be self-assembled into the opening 118a by the generated electric field.
  • An AC voltage may be applied to the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 to form an electric field.
  • the light emitting device LED may be dielectrically polarized by such an electric field to have a polarity.
  • the dielectrically polarized light emitting device (LED) may be moved or fixed in a specific direction by dielectrophoresis (DEP), that is, an electric field. Accordingly, the plurality of light emitting devices LEDs may be fixed in the opening 118a using dielectrophoresis.
  • the mother substrate 10 is turned over 180°.
  • the mother substrate 10 may be turned over while voltage is applied to the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 , and a subsequent process may be performed.
  • the first electrode 134 of the light emitting element (LED) is positioned on the second assembly wiring 122, heat and pressure are applied to the light emitting element (LED) to form the light emitting element (LED) on the second assembly wiring 122 .
  • the first electrode 134 of the light emitting device LED may be bonded to the second assembly wiring 122 through eutectic bonding.
  • Eutectic bonding is a bonding method by thermocompression bonding at a high temperature, and is one of the bonding processes that is very robust and highly reliable.
  • the eutectic bonding method not only realizes high bonding strength, but also has the advantage of not needing to apply a separate adhesive from the outside.
  • the bonding method of the plurality of light emitting devices (LEDs) may be variously configured in addition to eutectic bonding, but is not limited thereto.
  • the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 may be connected to different assembly pads PD, so that different voltages may be applied thereto.
  • the assembly wiring 120 on the plurality of substrates 110 is provided on the outside of the plurality of substrates 110 assembling pads (PD).
  • PD assembling pads
  • a plurality of assembly pads PD and a plurality of assembly wiring connection parts PL are disposed on the mother substrate 10 together with the plurality of substrates 110 constituting the display apparatus 100 .
  • the plurality of assembly pads PD are pads for applying a voltage to the plurality of assembly wirings 120 , and are electrically connected to the plurality of assembly wirings 120 disposed on each of the plurality of substrates 110 constituting the mother substrate 10 . can be connected to The plurality of assembly pads PD may be formed outside the substrate 110 of the display apparatus 100 on the mother substrate 10 , and when the manufacturing process of the display apparatus 100 is completed, the substrate ( 110) can be separated. For example, when two substrates 110 are formed on the mother substrate 10 , the plurality of first assembly wirings 121 disposed on each substrate 110 are connected to one assembly pad PD. and the plurality of second assembly wirings 122 may be connected to other assembly pads PD.
  • an AC voltage is applied to the plurality of assembly wires 120 through the plurality of assembly pads PD to generate an electric field.
  • a plurality of light emitting devices LEDs
  • the plurality of assembly wirings 120 and the plurality of green sub-pixels SPG disposed in the plurality of red sub-pixels SPR may be connected to different assembly pads PD.
  • the plurality of assembly pads PD include a first assembly pad PD1 , a second assembly pad PD2 , a third assembly pad PD3 , a fourth assembly pad PD4 , and a fifth assembly pad PD5 . and a sixth assembly pad PD6.
  • the first assembly pad PD1 is a pad for applying a voltage to the plurality of first assembly wirings 121 disposed in the plurality of red sub-pixels SPR on the mother substrate 10 .
  • the fourth assembly pad PD4 is a pad for applying a voltage to the plurality of second assembly wirings 122 disposed in the plurality of red sub-pixels SPR on the mother substrate 10 .
  • the second assembly pad PD2 is a pad for applying a voltage to the plurality of first assembly wirings 121 disposed in the plurality of green sub-pixels SPG on the mother substrate 10 .
  • the fifth assembly pad PD5 is a pad for applying a voltage to the plurality of second assembly wirings 122 disposed in the plurality of green sub-pixels SPG on the mother substrate 10 .
  • the third assembly pad PD3 is a pad for applying a voltage to the plurality of first assembly wirings 121 disposed in the plurality of blue sub-pixels SPB on the mother substrate 10 .
  • the sixth assembly pad PD6 is a pad for applying a voltage to the plurality of second assembly wirings 122 disposed in the plurality of blue sub-pixels SPB on the mother substrate 10 .
  • the light emitting device LED may be selectively self-assembled in only a specific sub-pixel SP among the plurality of sub-pixels SP through the plurality of assembly pads PD. For example, when the light emitting device LED is self-assembled only in the plurality of red sub-pixels SPR, the plurality of red sub-pixels SPR are connected to the plurality of red sub-pixels SPR through the first assembly pad PD1 and the fourth assembly pad PD4. A voltage may be applied only to the arranged plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 .
  • the assembly wiring connection part PL is a wiring connecting the plurality of assembly wirings 120 and the plurality of assembly pads PD on each substrate 110 .
  • the assembly wiring connection part PL has one end connected to the plurality of assembly pads PD, and the other end is extended on the plurality of substrates 110 to form a plurality of first assembly wirings 121 and a plurality of second assembly wirings 122 . ) can be electrically connected to.
  • the assembly wiring connection part PL includes a first connection part PL1 , a second connection part PL2 , a third connection part PL3 , a fourth connection part PL4 , a fifth connection part PL5 , and a sixth connection part PL6 . do.
  • the first connection part PL1 is a wire that electrically connects the first assembly wiring 121 disposed in the plurality of red sub-pixels SPR on the mother substrate 10 and the first assembly pad PD1 .
  • the fourth connection part PL4 is a wiring electrically connecting the second assembly wiring 122 and the fourth assembly pad PD4 disposed in the plurality of red sub-pixels SPR on the mother substrate 10 .
  • the other end of the first connection part PL1 extends to each of the plurality of substrates 110 , and the plurality of first assembly wirings 121 are disposed in the red sub-pixels SPR of each of the plurality of substrates 110 . can be electrically connected to.
  • the other end of the fourth connection part PL4 extends to each of the plurality of substrates 110 , and the plurality of second assembly wirings 122 are disposed in the red sub-pixels SPR of each of the plurality of substrates 110 . can be electrically connected to.
  • the second connection part PL2 is a wire electrically connecting the first assembly wiring 121 and the second assembly pad PD2 disposed in the plurality of green sub-pixels SPG on the mother substrate 10 .
  • the fifth connection part PL5 is a wire electrically connecting the second assembly wiring 122 and the fifth assembly pad PD5 disposed in the plurality of green sub-pixels SPG on the mother substrate 10 .
  • the third connection part PL3 is a wire electrically connecting the first assembly wiring 121 and the third assembly pad PD3 disposed in the plurality of blue sub-pixels SPB on the mother substrate 10 .
  • the sixth connection part PL6 is a wire electrically connecting the second assembly wiring 122 and the sixth assembly pad PD6 disposed in the plurality of blue sub-pixels SPB on the mother substrate 10 .
  • the plurality of first assembly wirings 121 disposed on one substrate 110 are connected as one, and the plurality of second assembly wirings 122 are also connected as one, so that the plurality of first assembly wirings 121 and the plurality of assembly wirings 121 are connected to one another.
  • Each of the second assembly wirings 122 may be easily connected to the assembly wiring connection part PL.
  • the first assembly wiring 121 disposed in the plurality of red sub-pixels SPR on one substrate 110 is a link wiring in the non-display area NA of the substrate 110 .
  • the second assembly wiring 122 connected to one through LL and disposed in the plurality of red sub-pixels SPR may also be connected to one through the link wiring LL in the non-display area NA of the substrate 110 . have.
  • each of the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 disposed on one substrate 110 is not individually connected to the assembly wiring connection part PL, but rather in a non-display area At (NA), a plurality of first assembly wirings ( 121) and a voltage for self-assembly of the light emitting device LED may be easily applied to the plurality of second assembly wirings 122 .
  • the assembly wiring connection part PL may be formed of the same material and the same process as the plurality of assembly wirings 120 , or may be formed of different materials and processes.
  • the assembly wiring connection part PL may have a single-layer structure or a multi-layer structure, but is not limited thereto.
  • assembly wiring connection part PL and the assembly pad PD shown in FIGS. 4C and 4D are exemplary, and the arrangement and shape of the assembly wiring connection part PL and the assembly pad PD, the number or sequence of the self-assembly process , may vary depending on the design of the plurality of sub-pixels SP.
  • the mother substrate 10 is cut along the scribing line SCL to form a plurality of substrates 110 .
  • the mother substrate 10 is cut along the scribing line SCL to form a plurality of substrates 110 .
  • the mother substrate 10 is cut along the scribing line SCL to form a plurality of substrates 110 .
  • a portion of the assembly wiring connection part PL connecting the plurality of assembly wirings 120 and the plurality of assembly pads PD at the edge of the substrate 110 may be cut. have. Accordingly, the cut surface of the assembly wiring connection part PL can be confirmed from the cut surface of the substrate 110 .
  • a cross-section of the substrate 110 a cross-section of a plurality of insulating layers IL disposed to form a driving circuit or a plurality of wirings on the substrate 110 , and a plurality of insulating layers
  • a cross section of the assembly wiring connection part PL disposed between the ILs can be seen.
  • the link wire LL connecting the plurality of first assembly wires 121 into one and the plurality of second assembly wires ( The same voltage may be easily applied to the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 through the link wiring LL connecting the 122 together.
  • the plurality of assembly wirings 120 for self-assembly of the plurality of light emitting devices is a wiring for applying a low potential power voltage to the plurality of light emitting devices (LED).
  • LED light emitting devices
  • a plurality of light emitting devices (LEDs) floating in the fluid WT may be moved adjacent to the mother substrate 10 using a magnetic field.
  • different voltages may be applied to the plurality of first assembly wirings 121 and the plurality of second assembly wirings 122 to form an electric field, and the plurality of light emitting devices (LEDs) may be connected to a plurality of openings ( 118a) can be self-assembled.
  • the light emitting device By bonding the first electrode 134 of the LED, the plurality of assembly wires 120 may be used as wires for supplying a low potential voltage to the plurality of light emitting devices (LEDs) when the display device 100 is driven.
  • the plurality of assembly wirings 120 can be used not only as self-assembly of the plurality of light-emitting devices (LEDs) but also as wirings for driving the plurality of light-emitting devices (LEDs). It works.
  • the first light absorption layer 160 is disposed between the plurality of assembly wirings 120 and the first planarization layer 118 , and the first light absorption layer 160 is formed of the plurality of light emitting devices. By being disposed to surround the area in which the LED is disposed, there is a technical effect of improving the luminance of the display apparatus 100 .
  • the light absorption layer is disposed on the plurality of light emitting devices by forming the light absorption layer on the planarization layer and the pixel electrode. Accordingly, the light emitted from the side surfaces of the plurality of light emitting elements and the light emitted diagonally upwards are absorbed by the light absorption layer, and a significant portion of the light emitted from the light emitting elements is absorbed by the light absorption layer, and the luminance of the display device, in particular, the side surface There was a problem that the luminance was lowered.
  • the display device 100 by disposing the first light absorption layer 160 between the plurality of assembly wirings 120 and the first planarization layer 118 , the light emitted from the light emitting device LED is reduced.
  • the degree of absorption by the first light absorption layer 160 the luminance of the display apparatus 100 , in particular, the side luminance can be improved, and there is a technical effect of improving the viewing angle.
  • the upper surface of the first light absorption layer 160 is positioned lower than the upper surface of the plurality of light emitting elements (LEDs), so that the luminance of the display apparatus 100, in particular, the side luminance is further increased. It can be improved, and there is a technical effect that can further improve the viewing angle.
  • the first light absorption layer 160 may be disposed on the plurality of assembly wirings 120 and may be disposed to surround the plurality of light emitting devices LEDs to function as a planarization layer. have.
  • the first light absorption layer 160 has a technical effect that can function as a light absorption layer that reduces external light reflection while functioning as a planarization layer. Accordingly, since the separate first light absorption layer 160 may not be formed on the planarization layer, the number of processes may be reduced.
  • the first light absorption layer 160 is disposed on the plurality of assembly wirings 120 and is disposed to surround the plurality of light emitting devices LEDs to function as a planarization layer. Therefore, the manufacturing process of the display device 100 can be simplified, and there is a complex technical effect that can reduce the process cost.
  • the transparent electrode TE is disposed on the connection electrode CE, and the pixel electrode PE is connected to the transparent electrode TE by the contact hole 118b to make a contact.
  • An external light reflection phenomenon in the hole 118b may be reduced. Since the first light absorption layer 160 is not disposed in the region where the contact hole 118b is formed, when a metal material is disposed in the contact hole 118b, external light reflection may occur.
  • the transparent electrode TE is disposed on the connection electrode CE, and an extended portion of the transparent electrode TE extending outside the connection electrode CE is formed through a contact hole ( 118b) and may be connected to the pixel electrode PE. Accordingly, in the display apparatus 100 according to the embodiment, the external light reflection shape in the contact hole 118b may be reduced regardless of the arrangement position of the first light absorption layer 160 , and the visibility of the display apparatus 100 may be improved. There are technical effects that can make it happen.
  • the light emitted from the light emitting device LED through the first light absorption layer 160 is transmitted to the first active layer ACT1 of the first transistor TR1 and the second transistor ( Incidents to the second active layer ACT2 of the TR2 and the third active layer ACT3 of the third transistor TR3 may be blocked.
  • the first active layer ACT1 , the second active layer ACT2 , and the third active layer ACT3 are made of an oxide semiconductor
  • the first active layer ACT1 , the second active layer ACT2 , and the third active layer ACT3 may be deteriorated by the light incident to the ACT3 .
  • the first light absorbing layer 160 is disposed to surround the region where the light emitting device LED is disposed, so that light emitted from the light emitting device LED is transmitted to the first active layer.
  • the ACT1 , the second active layer ACT2 , and the third active layer ACT3 can be blocked, and there is a complex technical effect of improving the stability of the transistors TR1 , TR2 , and TR3 .
  • FIG. 5 is a cross-sectional view of a display device according to a second exemplary embodiment.
  • the second light absorption layer 570 is further disposed and the transparent electrode TE is not disposed in the contact hole 518b. This is only different, and since other configurations are substantially the same, a redundant description is omitted.
  • the second light absorption layer 570 may be further disposed on the pixel electrode PE.
  • the second light absorption layer 570 may be disposed between the plurality of sub-pixels SP on the pixel electrode PE.
  • the second light absorption layer 570 is configured to reduce color mixing between the plurality of sub-pixels SP and minimize external light reflection, and may be disposed to absorb light emitted from the light emitting device LED.
  • the second light absorption layer 570 is disposed to overlap the contact hole under the connection electrode CE to minimize reflection of external light by the contact hole under the connection electrode CE.
  • the second light absorption layer 570 may be made of an opaque material like the first light absorption layer 160 , for example, black resin, but is not limited thereto.
  • the contact hole 518b of the first planarization layer 518 may be disposed to expose the top surface of the connection electrode CE.
  • the contact hole 518b of the first planarization layer 518 overlaps the contact holes of the third passivation layer 116 , the first light absorption layer 160 , and the second planarization layer 119 , and the connection electrode CE ) may be included to expose the upper surface of the.
  • the contact hole 518b may be disposed to overlap the contact hole under the connection electrode CE, and the pixel electrode PE disposed in the contact hole 518b may be electrically connected to the connection electrode CE. .
  • the contact hole 518b and the contact hole under the connection electrode CE are disposed to overlap each other. Even if it is, there is a technical effect of minimizing the reflection of external light due to the contact hole under the connection electrode CE.
  • connection electrode CE when the contact hole 518b and the contact hole under the connection electrode CE are disposed to overlap and the upper surface of the connection electrode CE is exposed by the contact hole 518b, the connection electrode CE ) There may be a problem in that the visibility of the display apparatus 100 is deteriorated due to the external light reflection phenomenon by the lower contact hole.
  • the second light absorption layer 570 by further disposing the second light absorption layer 570 on an area where the contact hole 518b and the contact hole under the connection electrode CE overlap, the contact hole under the connection electrode CE Even if the contact hole 518b overlaps, the second light absorption layer 570 absorbs external light reflected from the metal wire under the connection electrode CE by the contact hole 518b and the contact hole under the connection electrode CE.
  • the display device 500 Accordingly, there is a technical effect of reducing external light reflection caused by the overlapping of the contact hole under the connection electrode CE and the contact hole 518b. Accordingly, in the display device 500 according to the second embodiment, as the second light absorption layer 570 is further disposed on the pixel electrode PE, the contact hole 518b and the contact hole under the connection electrode CE overlap each other. Even if it is arranged in such a manner that it is possible to minimize the reflection of external light due to the contact hole under the connection electrode CE, there is a technical effect of improving the visibility of the display device 500 .
  • FIG. 6 is a cross-sectional view of a display device according to a third exemplary embodiment.
  • the display device 600 of FIG. 6 is different from the display device 100 of FIGS. 1 to 3 only in that the third light absorption layer 680 is further disposed, and the other configurations are substantially the same, so the overlapping description is not omit
  • a third light absorption layer 680 may be further disposed on the lower planarization layer 114 .
  • the third light absorption layer 680 may be disposed under the first assembly wiring 121 and the second assembly wiring 122 to overlap the opening 118a. That is, the third light absorption layer 680 may be disposed in the lower region where the light emitting device LED is disposed.
  • the third light absorption layer 680 may have a light absorption characteristic to absorb light emitted from the light emitting device LED.
  • the third light absorption layer 680 may be made of an opaque material, for example, black resin, but is not limited thereto.
  • the third light absorption layer 680 is disposed on the lower planarization layer 114 overlapping the lower region where the light emitting device LED is disposed, and the active layers ACT1, ACT2, There is a technical effect that can minimize deterioration of ACT3) by the light emitted from the light emitting device (LED).
  • the third light absorption layer 680 light emitted from the light emitting device LED is incident on the active layers ACT1 , ACT2 , and ACT3 of the transistors TR1 , TR2 , and TR3 disposed under the lower planarization layer 114 . can block it
  • the active layers ACT1 , ACT2 , and ACT3 are formed of an oxide semiconductor, the active layers ACT1 , ACT2 , and ACT3 may be deteriorated by light incident on the active layers ACT1 , ACT2 , and ACT3 . Accordingly, the third light absorption layer 680 is disposed in the lower region where the light emitting device LED is disposed, so that light emitted from the light emitting device LED is incident on the active layers (ACT1, ACT2, ACT3). can be blocked
  • the third light absorption layer 680 is disposed on the lower planarization layer 114 overlapping the lower region where the light emitting device LED is disposed, so that the active layers ACT1 and ACT1 are disposed. Deterioration of ACT2 and ACT3 by the light emitted from the light emitting device LED can be minimized and the stability of the transistors TR1 , TR2 , and TR3 can be improved.
  • FIG. 7 is a cross-sectional view of a display device according to a fourth embodiment.
  • the display device 700 of FIG. 7 is different from the display device 100 of FIGS. 1 to 3 only in that the third light absorption layer 780 is further disposed, and the other configurations are substantially the same, so the overlapping description is not omit
  • a third light absorption layer 780 may be disposed on the transistors TR1 , TR2 , and TR3 .
  • the third light absorption layer 780 may be disposed to surround the transistors TR1 , TR2 , and TR3 to planarize regions in which the transistors TR1 , TR2 , and TR3 are disposed. Accordingly, the third light absorption layer 780 may function as a lower planarization layer.
  • the third light absorption layer 780 is disposed at least over the entire display area AA to reduce external light reflection and simultaneously prevent light emitted from the light emitting device LED from being incident to the active layers ACT1 , ACT2 , and ACT3 . There are technical effects that can be minimized.
  • the third light absorption layer 780 may have a light absorption characteristic to absorb light emitted from the light emitting device LED and external light.
  • the third light absorption layer 780 may be formed of an opaque material, for example, black resin, but is not limited thereto.
  • the third light absorption layer 780 is disposed to planarize upper portions of the plurality of transistors TR1 , TR2 , and TR3 in at least the entire display area AA, and the active layer ACT1 , ACT2, ACT3) has a technical effect that can minimize the deterioration by the light emitted from the light emitting device (LED).
  • LED light emitting device
  • the third light absorption layer 780 has a technical effect of blocking light emitted from the light emitting device LED from being incident on the active layers ACT1 , ACT2 , and ACT3 of the transistors TR1 , TR2 , and TR3 .
  • the active layers ACT1 , ACT2 , and ACT3 are formed of an oxide semiconductor, the active layers ACT1 , ACT2 , and ACT3 may be deteriorated by light incident on the active layers ACT1 , ACT2 , and ACT3 .
  • the third light absorbing layer 780 may be disposed in the lower region where the light emitting device LED is disposed to block the light emitted from the light emitting device LED from entering the active layers ACT1 , ACT2 , and ACT3 . have.
  • the third light absorption layer 780 is disposed to planarize upper portions of the plurality of transistors TR1 , TR2 , and TR3 in at least the entire display area AA, so that the active layer It is possible to minimize the deterioration of the (ACT1, ACT2, ACT3) by the light emitted from the light emitting device, there is a complex technical effect that can improve the stability of the transistors (TR1, TR2, TR3).
  • the third light absorption layer 780 may function as a planarization layer. Accordingly, since a separate process for forming the third light absorption layer 780 is not required, the process cost can be reduced. Specifically, the third light absorption layer 780 may function as a planarization layer and at the same time as a light absorption layer for reducing external light reflection. Accordingly, since the third light absorption layer 780 may not be formed separately from the planarization layer, the number of processes may be reduced.
  • the third light absorption layer 780 is disposed on the plurality of transistors TR1 , TR2 , and TR3 to function as a planarization layer, and thus the display device 700 .
  • the manufacturing process of the can be simplified, there is a technical effect that can reduce the process cost.
  • FIG. 8 is a cross-sectional view of a display device according to a fifth embodiment.
  • the display device 800 of FIG. 8 is different from the display device 500 of FIG. 5 in the reflective plate RP, the first planarization layer 817 , the second light absorption layer 870 , and the plurality of assembly wirings 820 .
  • the plurality of assembly wirings 820 since other configurations are substantially the same, redundant description will be omitted.
  • each of the plurality of first assembly wirings 821 includes a first conductive layer 821a and a first cladding layer 821b.
  • the first clad layer 821b may be disposed on the second passivation layer 115 .
  • the first conductive layer 821a may be electrically connected to the first clad layer 821b.
  • the first cladding layer 821b may be disposed to cover an upper surface and a side surface of the first conductive layer 821a.
  • the first conductive layer 821a may have a thickness greater than that of the first cladding layer 821b.
  • the first cladding layer 821b is made of a material that is more resistant to corrosion than the first conductive layer 821a, and the first conductive layer 821a of the first assembly wiring 821 and the second assembly wiring ( A short circuit defect due to migration between the second conductive layers 822a of the 822 may be minimized.
  • the first cladding layer 821b may be made of molybdenum (Mo), molybdenum titanium (MoTi), or the like, but is not limited thereto.
  • the first jumping wiring JL1 may be disposed on the second passivation layer 115 to be spaced apart from the first cladding layer 821b.
  • the first jumping wiring JL1 may be disposed on a layer different from that of the second assembly wiring 822 and may be electrically connected to the second assembly wiring 822 through a contact hole connection.
  • the first jumping wiring JL1 may be disposed on the same layer as the first cladding layer 821b.
  • the first jumping wiring JL1 may be formed of molybdenum (Mo), molybdenum titanium (MoTi), or the like.
  • Mo molybdenum
  • MoTi molybdenum titanium
  • the present invention is not limited thereto.
  • the third passivation layer 116 may be disposed on the first assembly line 821 and the first jumping line JL1 .
  • the third passivation layer 116 is an insulating layer for protecting the lower configuration of the third passivation layer 116 , and may be formed of a single layer or multiple layers of silicon oxide (SiOx) or silicon nitride (SiNx), but is limited thereto. doesn't happen
  • Each of the plurality of second assembly wirings 822 includes a second conductive layer 822a and a second cladding layer 822b.
  • the second conductive layer 822a may be disposed on the third passivation layer 116 .
  • the second cladding layer 822b may be electrically connected to the second conductive layer 822a.
  • the second cladding layer 822b may be disposed to cover an upper surface and a side surface of the second conductive layer 822a.
  • the second conductive layer 822a may have a thickness greater than that of the second cladding layer 822b.
  • the second cladding layer 822b extends from the top surface of the second conductive layer 822a to the top surface of the third passivation layer 116 along the side surface of the second conductive layer 822a.
  • the second cladding layer 882b extending to the upper surface of the third passivation layer 116 is disposed to overlap the first jumping wire JL1 and is to be electrically connected to the first jumping wire JL1 by connecting a contact hole. can Accordingly, the second assembly wiring 822 may be electrically connected to the first jumping wiring JL1 .
  • the first planarization layer 817 may be disposed on the plurality of assembly wirings 820 .
  • the first planarization layer 817 may be disposed on the plurality of first assembly wirings 821 , the plurality of second assembly wirings 822 , the first jumping wiring JL1 , and the connection electrode CE.
  • the first planarization layer 817 may be disposed to surround an area in which the light emitting device LED is disposed to planarize the area in which the light emitting device LED is disposed.
  • the first planarization layer 817 may consist of a single layer or a multilayer, for example, may be made of an acryl-based organic material, but is not limited thereto.
  • the first planarization layer 817 includes an opening 817a and a contact hole 817b , and a light emitting device LED may be disposed in the opening 817a of the first planarization layer 817 .
  • the contact hole 817b of the first planarization layer 817 exposes the top surface of the connection electrode CE. Accordingly, as the pixel electrode PE and the exposed portion of the connection electrode TE are connected, the light emitting element LED and the transistors TR1 , TR2 , and TR3 may be electrically connected.
  • the plurality of openings 817a are portions into which the plurality of light emitting devices LEDs are inserted, and may also be referred to as pockets.
  • the plurality of openings 817a may be formed to overlap the plurality of assembly wirings 120 .
  • the plurality of light emitting devices LED and the second jumping wire JL2 disposed to overlap the first jumping wire JL1 may be disposed on the plurality of openings. That is, the second jumping wiring JL2 is disposed to correspond to a position where the light emitting device LED is mounted, is made of a conductive material, and may be electrically connected to the light emitting device LED. The second jumping wire JL2 may be electrically connected to the first jumping wire JL1 by connecting a contact hole.
  • the first clad layer 821b and the second clad layer 822b are disposed to extend outside the first conductive layer 821a and the second conductive layer 822a, and the second clad layer
  • the 822b may be electrically connected to the first jumping wire JL1 and the second jumping wire JL2 disposed to overlap the light emitting device.
  • the light emitting device LED is an extension of the first clad layer 821b extending to the outer region of the first conductive layer 821a and the second cladding layer 822b extending outward of the second conductive layer 822a. placed so as to overlap with the
  • the second cladding layer 822b disposed to overlap the light emitting device LED and extending from the upper surface of the second conductive layer 822a to the outside of the second conductive layer 822a is formed with the light emitting device LED and the light emitting device LED. It may be disposed to overlap with the first jumping wiring JL1 disposed to overlap and to be electrically connected to each other. Accordingly, the light emitting device LED may be disposed so as not to overlap the first conductive layer 821a and the second conductive layer 822a.
  • a plurality of reflective plates RP are disposed on a side surface of the first planarization layer 817 in which the plurality of openings 817a are formed.
  • the plurality of reflection plates RP are disposed to surround the plurality of light emitting devices LEDs.
  • the plurality of reflection plates RP are configured to condense the light emitted from the plurality of light emitting devices LED.
  • the plurality of reflectors RP may include, for example, aluminum (Al), but is not limited thereto.
  • the plurality of reflective plates RP may be disposed such that, for example, a plurality of reflective plates RP spaced apart from each other surround the light emitting element LED, respectively. Accordingly, the plurality of reflection plates RP may be disposed so as not to directly contact and interfere with the plurality of assembly wirings 820 , and the reflection plate RP and the plurality of assembly wirings 820 may interfere with the plurality of assembly wirings 820 . It can prevent a short circuit from occurring.
  • the second planarization layer 818 may be disposed on the first planarization layer 817 and the reflective plate RP.
  • the second planarization layer 818 is disposed to surround an upper surface of the first planarization layer 817 and a side surface on which the reflection plate RP is disposed. Accordingly, the reflective plate RP may be disposed between the first planarization layer 817 and the second planarization layer 818 , and may be stably supported by the first planarization layer 817 and the second planarization layer 818 .
  • the second planarization layer 818 may consist of a single layer or a multilayer, for example, may be made of an acryl-based organic material, but is not limited thereto.
  • the second planarization layer 818 includes a plurality of openings 818a in which each of the plurality of light emitting devices LEDs are mounted, and a plurality of contact holes 518b exposing each of the plurality of connection electrodes CE.
  • the opening 818a of the second planarization layer 818 overlaps the opening 817a of the first planarization layer 817, and the contact hole 518b of the second planarization layer 818 is formed in the first planarization layer ( It may be disposed to overlap the contact hole 817b of the 817 .
  • the reflector RP is disposed on the side surface of the first planarization layer 817 in which the opening 817a is disposed to surround the light emitting device LED. Condensing efficiency of the light emitted from the can be improved.
  • the reflecting plate RP may be disposed to be inclined so that light emitted from the light emitting device LED may be reflected toward the outside of the display device 800 .
  • the light emitted in the side and downward directions of the light emitting device LED is reflected by the reflecting plate RP, so that the light path to the outside of the display device 800 may be changed.
  • the lights emitted from the light emitting device LED light that may be lost in the lateral and downward directions of the light emitting device LED may be extracted to the outside of the display device 800 .
  • the light emitting device (RP) is disposed on the side surface of the first planarization layer (817a) in which the opening (817a) is disposed so as to surround the light emitting device (LED).
  • LED light emitting device
  • FIG. 9 is a cross-sectional view of a display device according to a sixth embodiment.
  • the display device 900 of FIG. 9 is different from the display device 800 of FIG. 8 in that the plurality of reflectors RP and the plurality of assembly wirings 920 are different, and other configurations are substantially the same, so duplicate description is omitted. do.
  • the plurality of first assembly wirings 921 includes a first conductive layer 921a and a first cladding layer 921b.
  • the first conductive layer 921a may be disposed on the second passivation layer 115 .
  • the first cladding layer 921b may be in contact with the first conductive layer 921a.
  • the first cladding layer 921b may be disposed to cover the top surface and the side surface of the first conductive layer 921a.
  • the first conductive layer 921a may have a thickness greater than that of the first cladding layer 921b.
  • the third passivation layer 116 may be disposed on the first assembly wiring 921 .
  • the third passivation layer 116 is an insulating layer for protecting the lower configuration of the third passivation layer 116 , and may be formed of a single layer or multiple layers of silicon oxide (SiOx) or silicon nitride (SiNx), but is limited thereto. doesn't happen
  • a plurality of second assembly wirings 922 among the plurality of assembly wirings 920 may be disposed on the third passivation layer 116 .
  • the plurality of first assembly wirings 921 and the plurality of second assembly wirings 922 may be disposed to be spaced apart from each other.
  • Each of the plurality of second assembly wirings 922 includes a second conductive layer 922a and a second cladding layer 922b.
  • the second conductive layer 922a may be disposed on the third passivation layer 116 .
  • the second cladding layer 922b may be electrically connected to the second conductive layer 922a.
  • the second cladding layer 922b may be disposed to cover an upper surface and a side surface of the second conductive layer 922a.
  • the second conductive layer 922a may have a thickness greater than that of the second cladding layer 922b.
  • the second cladding layer 922b is made of a material that is more resistant to corrosion than the second conductive layer 922a, so that when the display device 900 is manufactured, a short circuit defect due to migration between the first assembly wiring 921 and the second assembly wiring 922 is made. can be minimized.
  • the second cladding layer 922b may be made of molybdenum (Mo), molybdenum titanium (MoTi), or the like, but is not limited thereto.
  • a first planarization layer 917 may be disposed on the plurality of second assembly wirings 922 .
  • the first planarization layer 917 may be configured as a single layer or a multilayer, for example, may be made of an acryl-based organic material, but is not limited thereto.
  • the first planarization layer 917 includes a plurality of openings 917a in which each of the plurality of light emitting devices LEDs are seated, and a plurality of contact holes 917b exposing each of the plurality of connection electrodes CE.
  • the plurality of openings 917a are portions into which the plurality of light emitting devices LEDs are inserted, and may also be referred to as pockets.
  • the first clad layer 921b and the second clad layer 922b are disposed to extend outside the first conductive layer 921a and the second conductive layer 921a.
  • the light emitting device LED may be disposed to overlap the first clad layer 921b and the second clad layer 922b extending to the outer region of the first conductive layer 921a and the second conductive layer 921a. have. That is, the light emitting device LED may be disposed so as not to overlap the first conductive layer 921a and the second conductive layer 921a.
  • the second cladding layer 922b of the plurality of second assembly wirings 922 may be exposed in the opening 917a.
  • the third passivation layer 116 in the opening 917a covers all of the first assembly wiring 921 , the first cladding layer 921b of the first assembly wiring 921 overlaps the opening 917a. , may not be exposed in the opening 917a.
  • a plurality of reflection plates PR may be disposed on a side surface of the first planarization layer 917 in which the plurality of openings 917a are formed.
  • the plurality of reflection plates PR may be disposed to surround the plurality of light emitting devices LEDs.
  • the plurality of reflectors PR is configured to condense the light emitted from the plurality of light emitting devices LEDs.
  • the plurality of reflectors PR may include, for example, aluminum (Al), but is not limited thereto.
  • the plurality of reflection plates PR includes a first reflection plate RP1 disposed adjacent to the first assembly wiring 921 and a second reflection plate RP2 disposed adjacent to the second assembly wiring 922 .
  • the first reflecting plate RP1 may be disposed to be in contact with the first clad layer 921b of the first assembly wiring 921 disposed under the third passivation layer 116 by connection of a contact hole. Accordingly, the first cladding layer 921b and the first conductive layer 921a may be electrically connected to the first reflecting plate RP1.
  • the second reflection plate RP2 may be disposed on the second clad layer 922b of the second assembly wiring 922 to be electrically connected to the second clad layer 922b and the second conductive layer 922a. That is, the first reflection plate RP1 may be electrically connected to the first assembly wiring 921 , and the second reflection plate RP2 may be electrically connected to the second assembly wiring 922 .
  • the first reflecting plate RP1 is electrically connected to the first assembly wiring 921
  • the second reflecting plate RP2 is electrically connected to the second assembly wiring 922 . Therefore, there is a technical effect that can improve the assembly control of the light emitting device (LED).
  • the light emitting device LED may be self-assembled in the opening 917a by an electric field formed by the first assembly wiring 921 and the second assembly wiring 922 .
  • a plurality of reflection plates RP and a plurality of assembly wires 920 arranged to surround the light emitting element LED on the upper portion of the plurality of assembly wirings 920 are respectively connected. Accordingly, the electric field formed by the plurality of assembly wirings 920 may be formed to be three-dimensionally stronger.
  • the attractive force to the light emitting device LED may be increased by the electric field formed by the plurality of assembly wiring 920 and the plurality of reflecting plates RP, and the light emitting device LED may be more stably formed in the opening 917a. Can be self-assembled.
  • the first reflecting plate RP1 is electrically connected to the first assembly wiring 921
  • the second reflecting plate RP2 is electrically connected to the second assembly wiring 922 . Since it is connected to each other, it is possible to improve the assembly control of the light emitting device (LED), there is a technical effect that the light emitting device (LED) can be stably self-assembled.
  • FIG. 10 is a cross-sectional view of a display device according to a seventh embodiment.
  • the display apparatus 1000 of FIG. 10 is different from the display apparatus 900 of FIG. 9 in that the first light absorption layer 1060 is different, and other configurations are substantially the same, and thus a redundant description thereof will be omitted.
  • a connection electrode CE may be disposed in each of the plurality of sub-pixels SP.
  • the plurality of connection electrodes CE may be disposed on the plurality of second transistors TR2 to be electrically connected to the plurality of second transistors TR2 .
  • connection electrode CE is electrically connected to the second capacitor electrode ST2 and the second source electrode SE2 of the second transistor TR2 through a contact hole formed in the second passivation layer 115 .
  • the connection electrode CE is an electrode for electrically connecting the light emitting element LED and the second transistor TR2 that is a driving transistor, and the connection electrode CE is made of the same material on the same layer as the first assembly wiring 921 . can be formed.
  • the transparent electrode TE may be disposed on the connection electrode CE.
  • the transparent electrode TE may be disposed on the connection electrode CE to electrically connect the connection electrode CE and the light emitting device LED.
  • the transparent electrode TE may be disposed to extend outside the connection electrode CE from an upper portion of the connection electrode CE. That is, a portion of the transparent electrode TE may overlap the connection electrode CE, and the other portion of the transparent electrode TE may extend to a position that does not overlap the connection electrode CE.
  • the transparent electrode TE may be formed of a transparent conductive material.
  • the transparent electrode TE may be formed of, for example, indium tin oxide (ITO), but is not limited thereto.
  • the first light absorption layer 1060 may be disposed on the plurality of second assembly wirings 922 . Specifically, the first light absorption layer 1060 may be disposed on the plurality of first assembly wirings 821 , the plurality of second assembly wirings 922 , and the connection electrodes CE. The first light absorption layer 1060 may be disposed to surround an area in which the light emitting device LED is disposed to planarize the area in which the light emitting device LED is disposed. Accordingly, the first light absorption layer 1060 may also function as a planarization layer.
  • the first light absorption layer 1060 may reduce color mixing between the plurality of sub-pixels SP and reduce external light reflection.
  • the first light absorption layer 1060 may be made of a material having light absorption characteristics.
  • the first light absorption layer 1060 may be made of an opaque material, for example, black resin, but is not limited thereto.
  • the first light absorption layer 1060 includes a plurality of openings 1060a in which each of the plurality of light emitting devices LEDs are seated, and a plurality of contact holes 160b exposing each of the plurality of connection electrodes CE.
  • the plurality of openings 1060a are portions into which the plurality of light emitting devices LEDs are inserted, and may also be referred to as pockets.
  • the first clad layer 921b and the second clad layer 922b may be disposed to extend outside the first conductive layer 921a and the second conductive layer 921a.
  • the light emitting device LED is disposed to overlap the first clad layer 921b and the second clad layer 922b extending to the outer region of the first conductive layer 921a and the second conductive layer 921a. That is, the light emitting device LED may be disposed so as not to overlap the first conductive layer 921a and the second conductive layer 921a.
  • the second cladding layer 922b of the plurality of second assembly wirings 922 may be exposed in the opening 917a.
  • the third passivation layer 116 in the opening 917a covers all of the first assembly wiring 921 , the first cladding layer 921b of the first assembly wiring 921 overlaps the opening 917a. , may not be exposed in the opening 917a.
  • the plurality of reflection plates PR may be disposed on side surfaces of the first light absorption layer 1060 in which the plurality of openings 917a are formed.
  • the plurality of reflection plates PR may be disposed to surround the plurality of light emitting devices LEDs.
  • the plurality of reflectors PR is configured to condense the light emitted from the plurality of light emitting devices LEDs.
  • the plurality of reflectors PR may include, for example, aluminum (Al), but is not limited thereto.
  • the plurality of reflection plates PR includes a first reflection plate RP1 disposed adjacent to the first assembly wiring 921 and a second reflection plate RP2 disposed adjacent to the second assembly wiring 922 .
  • the first reflecting plate RP1 may be disposed to be in contact with the first clad layer 921b of the first assembly wiring 921 disposed under the third passivation layer 116 by contact hole connection. Accordingly, the first cladding layer 921b and the first conductive layer 921a may be electrically connected to the first reflecting plate RP1.
  • the second reflection plate RP2 may be disposed on the second clad layer 922b of the second assembly wiring 922 to be electrically connected to the second clad layer 922b and the second conductive layer 922a. That is, the first reflection plate RP1 may be electrically connected to the first assembly wiring 921 , and the second reflection plate RP2 may be electrically connected to the second assembly wiring 922 .
  • the first reflecting plate RP1 is electrically connected to the first assembly wiring 921
  • the second reflecting plate RP2 is electrically connected to the second assembly wiring 922 . Therefore, there is a technical effect that can improve the assembly control of the light emitting device (LED).
  • the light emitting device LED may be self-assembled in the opening 1060a by an electric field formed by the first assembly wiring 921 and the second assembly wiring 921 .
  • the electric field is It may be configured to fix only the lower surface of the light emitting element (LED).
  • a plurality of reflection plates RP and a plurality of assembly wirings 920 arranged to surround the light emitting device LED on the plurality of assembly wirings 920 are respectively provided. As they are connected, the electric field formed by the plurality of assembly wirings 920 may be formed in a three-dimensional direction.
  • the attractive force to the light emitting device LED may be increased by the electric field in the three-dimensional direction formed by the plurality of assembly wirings 920 and the plurality of reflecting plates RP, and the light emitting device LED may be formed in the opening 1060a. It can be self-assembled more stably.
  • the first reflecting plate RP1 is electrically connected to the first assembly wiring 921
  • the second reflecting plate RP2 is electrically connected to the second assembly wiring 922 . Because it is connected to the light emitting device (LED) can improve the assembly control, there is a complex technical effect that the light emitting device (LED) can be stably self-assembled.
  • a first light absorption layer 1060 is disposed between the plurality of assembly wirings 920 and the first planarization layer 118 , and the first light absorption layer 1060 includes the plurality of assembly lines 920 and the first planarization layer 118 . Since the light emitting device (LED) is disposed to surround the disposed area, there is a technical effect of improving the luminance of the display apparatus 1000 .
  • LED light emitting device
  • the light absorption layer is disposed on the plurality of light emitting devices by forming the light absorption layer on the planarization layer and the pixel electrode.
  • the light emitted from the side surfaces of the plurality of light emitting elements and the light emitted diagonally upwards are absorbed by the light absorption layer, and a significant portion of the light emitted from the light emitting elements is absorbed by the light absorption layer, and the luminance of the display device, in particular, the side surface There was a problem in that the luminance was lowered.
  • the display device 1000 by disposing the first light absorption layer 1060 between the plurality of assembly wirings 920 and the first planarization layer 1018 , the light emitted from the light emitting device (LED) is emitted.
  • the luminance of the display device 1000 in particular, the side luminance can be improved, and there is a technical effect of improving the viewing angle.
  • the upper surface of the first light absorption layer 1060 is positioned lower than the upper surface of the plurality of light emitting devices (LEDs), so that the luminance of the display apparatus 1000, in particular, the side luminance can further improve, and there is an effect that can further improve the viewing angle.
  • LEDs light emitting devices
  • the first light absorption layer 1060 is disposed on the plurality of assembly wirings 1020 and is disposed to surround the plurality of light emitting devices (LEDs) to function as a planarization layer. can do.
  • the process cost can be reduced.
  • the first light absorption layer 1060 may function as a planarization layer and at the same time as a light absorption layer for reducing external light reflection. Accordingly, since the separate first light absorption layer 160 may not be formed on the planarization layer, the number of processes may be reduced.
  • the first light absorption layer 1060 is disposed on the plurality of assembly wirings 920 and is disposed to surround the plurality of light emitting devices LEDs, so that it is also used as a planarization layer. Since it can function, the manufacturing process of the display apparatus 1000 can be simplified, and there is a technical effect of reducing the process cost.
  • the transparent electrode TE is disposed on the connection electrode CE, and the pixel electrode PE is connected to the transparent electrode TE by the contact hole 118b. Therefore, the external light reflection phenomenon in the contact hole 118b may be reduced.
  • the first light absorption layer 1060 is not disposed in the region where the contact hole 118b is formed, external light reflection may occur when a metal material is disposed in the contact hole 118b.
  • the transparent electrode TE is disposed on the connection electrode CE, and an extended portion of the transparent electrode TE extending outside the connection electrode CE is a contact. It is exposed through the hole 118b and is connected to the pixel electrode PE.
  • the external light reflection shape in the contact hole 118b may be reduced regardless of the arrangement position of the first light absorption layer 1060 , and the visibility of the display apparatus 1000 may be reduced.
  • the display device 1000 in the display device 1000 according to the seventh exemplary embodiment, light emitted from the light emitting device LED through the first light absorption layer 1060 is transmitted to the first active layer ACT1 and the second transistor TR1. Incidence to the second active layer ACT2 of the transistor TR2 and the third active layer ACT3 of the third transistor TR3 may be blocked.
  • the first active layer ACT1 , the second active layer ACT2 , and the third active layer ACT3 are made of an oxide semiconductor
  • the first active layer ACT1 , the second active layer ACT2 , and the third active layer ACT3 may be deteriorated by the light incident to the ACT3 .
  • the first light absorption layer 1060 is disposed to surround the region where the light emitting device LED is disposed, so that light emitted from the light emitting device LED is transmitted to the first light absorbing layer 1060 .
  • FIG. 11 is a cross-sectional view of a display device according to an eighth embodiment.
  • the display apparatus 1100 of FIG. 11 is different from the display apparatus 1000 of FIG. 10 in that the third light absorption layer 1180 is further disposed, and other configurations are substantially the same, and thus a redundant description thereof will be omitted.
  • a third light absorption layer 1180 may be further disposed on the lower planarization layer 114 .
  • the third light absorption layer 1180 may be disposed under the first assembly wiring 921 and the second assembly wiring 922 to overlap the opening 918a. That is, the third light absorption layer 1180 may be disposed in the lower region where the light emitting device LED is disposed.
  • the third light absorption layer 1180 may have a light absorption characteristic to absorb light emitted from the light emitting device LED.
  • the third light absorption layer 1180 may be made of an opaque material, for example, black resin, but is not limited thereto.
  • the third light absorption layer 1180 is disposed on the lower planarization layer 114 overlapping the lower region where the light emitting device LED is disposed, so that the active layers ACT1, ACT2, There is a technical effect that can minimize deterioration of ACT3) by the light emitted from the light emitting device (LED).
  • the active layers ACT1 , ACT2 , and ACT3 are formed of an oxide semiconductor, the active layers ACT1 , ACT2 , and ACT3 may be deteriorated by light incident on the active layers ACT1 , ACT2 , and ACT3 .
  • the third light absorption layer 1180 is disposed in the lower region where the light emitting device LED is disposed, so that light emitted from the light emitting device LED is incident on the active layers (ACT1, ACT2, ACT3). can be blocked Accordingly, in the display device 1100 according to the eighth embodiment, the third light absorption layer 1180 is disposed on the lower planarization layer 114 overlapping the lower region where the light emitting element LED is disposed, so that the active layer ACT1, Deterioration of ACT2 and ACT3 by the light emitted from the light emitting device LED can be minimized and the stability of the transistors TR1 , TR2 , and TR3 can be improved.
  • FIG. 12 is a cross-sectional view of a display device according to a ninth embodiment.
  • the display device 1200 of FIG. 12 is different from the display device 1100 of FIG. 11 in that the second light absorption layer 1280 is further disposed, and other configurations are substantially the same, and thus a redundant description thereof will be omitted.
  • a third light absorption layer 1280 may be disposed on the transistors TR1 , TR2 , and TR3 .
  • the third light absorption layer 1280 may be disposed to surround the transistors TR1 , TR2 , and TR3 to planarize regions in which the transistors TR1 , TR2 , and TR3 are disposed.
  • the third light absorption layer 1280 may function as a lower planarization layer.
  • the third light absorption layer 1280 is disposed at least over the entire display area AA to reduce external light reflection and simultaneously prevent light emitted from the light emitting device LED from being incident on the active layers ACT1 , ACT2 , and ACT3 . There are technical effects that can be minimized.
  • the third light absorption layer 1280 may have a light absorption characteristic to absorb light emitted from the light emitting device LED and external light.
  • the third light absorption layer 1280 may be formed of an opaque material, for example, black resin, but is not limited thereto.
  • the third light absorption layer 1280 is disposed to planarize upper portions of the plurality of transistors TR1 , TR2 , and TR3 in at least the entire display area AA, and the active layer ACT1 , ACT2 , and ACT3 can be minimized from being deteriorated by the light emitted from the light emitting device LED.
  • the third light absorption layer 1280 may block light emitted from the light emitting device LED from being incident on the active layers ACT1 , ACT2 , and ACT3 of the transistors TR1 , TR2 , and TR3 .
  • the active layers ACT1 , ACT2 , and ACT3 are formed of an oxide semiconductor, the active layers ACT1 , ACT2 , and ACT3 may be deteriorated by light incident on the active layers ACT1 , ACT2 , and ACT3 . Accordingly, the third light absorbing layer 1280 may be disposed in the lower region where the light emitting device LED is disposed to block the light emitted from the light emitting device LED from entering the active layers ACT1 , ACT2 , and ACT3 . have.
  • the third light absorption layer 1280 is disposed to planarize upper portions of the plurality of transistors TR1 , TR2 , and TR3 in at least the entire display area AA, so that the active layer It is possible to minimize the deterioration of the (ACT1, ACT2, ACT3) by the light emitted from the light emitting device, there is a complex technical effect that can improve the stability of the transistors (TR1, TR2, TR3).
  • FIG. 13 is a cross-sectional view of the display device 1300 according to the tenth embodiment.
  • the display device 1300 of FIG. 13 is different from the display device 1200 of FIG. 12 in that the first clad layer 1021b, the second clad layer 1022b, and the electrode hole 1023 are different, and other configurations are substantially is the same, so it is omitted.
  • a DEP force is required for self-assembly, but due to the difficulty of uniform control of the DEP force, when assembling using self-assembly, the light emitting device is tilted or tilted to a different place in the assembly hole.
  • a passivation layer which is an insulating film, is interposed between the first assembly electrode and the second assembly electrode, and self-assembly is in progress while only one of them is exposed.
  • the assembled electrode structure is asymmetrical, the electric field distribution is also asymmetrically formed, which can be skewed to one side when assembling the semiconductor light emitting device. There are things that are difficult to do.
  • a first clad layer 1021b is disposed on the second passivation layer 115 to cover the first conductive layer 1021a, and a portion thereof is a second conductive layer 1022a and a second clad layer. (1022b) direction.
  • the second cladding layer 1022b is disposed on the third passivation layer 116 to cover the second conductive layer 1022a, and a portion thereof is directed toward the first conductive layer 1021a and the first clad layer 8101b. can be extended to
  • the first clad layer 1021b and the second clad layer 1022b may be disposed with the third passivation layer 116 interposed therebetween, and may overlap vertically.
  • the second cladding layer 1022b may include a predetermined electrode hole 1023 in a region overlapping the light emitting device 130 and the first cladding layer 1021b.
  • the size of the electrode hole 1023 may be smaller than the size of the light emitting device 130 .
  • an AC voltage may be applied to the first clad layer 1021b and the second clad layer 1022b to form an electric field.
  • the DEP force by the electric field may be concentrated in the electrode hole 1023 provided in the second cladding layer 1022b.
  • the light emitting device 130 may be self-assembled in the first opening 918a by a dielectrophoretic force (DEP force) by an electric field of the first cladding layer 1021a and the second cladding layer 1022b.
  • DEP force dielectrophoretic force
  • the second cladding layer 1022b may be disposed under the light emitting device 130 .
  • the second cladding layer 1022b may be in contact with the first electrode 134 of the light emitting device 130 .
  • the second cladding layer 1022b is disposed on the lower surface of the first electrode 134 of the light emitting device 130 , the light emitting device 130 is uniformly supported.
  • FIG. 14 is a perspective view illustrating assembly wiring of the display device according to the eleventh embodiment.
  • a portion of the first clad layer 1021b and a portion of the second clad layer 1022b may overlap vertically.
  • the first clad layer 1021b may include a 1-1 clad layer 1021b1 and a 1-2 clad layer 1021b2 .
  • the 1-2 clad layer 1021b2 may be a protruding electrode extending from the 1-1 clad layer 1021b1 in the direction of the second clad layer 1022b.
  • the second clad layer 1022b may include a 2-1 clad layer 1022b1 and a 2-2 clad layer 1022b2 .
  • the 2-2 clad layer 1022b2 may be a protruding electrode extending from the 2-1 clad layer 1022b1 in the direction of the first clad layer 1021b.
  • the 1-2 clad layer 1021b2 and the 2-2 clad layer 1022b2 may vertically overlap.
  • the 2-2 cladding layer 1022b2 may include an electrode hole 1023 .
  • the electric field generated by the first clad layer 1021b and the second clad layer 1022b is concentrated to the electrode hole 1023 formed in the second clad layer 1022b to form a DEP force.
  • the assembly force of the light emitting device 130 may be strengthened by the concentrated DEP force.
  • the first clad layer 1021b of the first assembled electrode and the second clad layer 1022b of the second assembled electrode are vertically overlapped, and the second clad layer 1022b of the second assembled electrode is an electrode.
  • a hole 1023 may be provided.
  • the DEP force may be concentrated and formed in the electrode hole 1023 of the second cladding layer 1022b, and there is a technical effect of improving the assembly rate by uniformly distributing the Dep force at the center of the assembly hole.
  • the first clad layer 1021b of the first assembling electrode and the second clad layer 1022b of the second assembling electrode having the electrode hole 1023 are disposed so as to overlap vertically inside the assembly hole.
  • the effective electrode area of the mutually overlapping cladding layer is large, the capacitance of the assembly electrode is improved, and the DEP force is large, so that the strong DEP force can be uniformly concentrated in the assembly hole center.
  • a third reflective plate 1022b3 may be disposed on the 2-2 cladding layer 1022b2 . Accordingly, the third reflective plate 1022b3 may be disposed between the first electrode 134 and the second cladding layer 1022b of the light emitting device LED.
  • the light emitting device can be supported by the second cladding layer 1022b and the third reflecting plate 1023b, and an electrical connection can be made.
  • FIG. 15 is a cross-sectional view of the display device 1400 according to the twelfth embodiment.
  • the display device 1400 of FIG. 15 has only the first assembly wiring 1121 and the second assembly wiring 1122 different from the display device according to the embodiment of FIG. is omitted.
  • the first assembly wiring 1121 may be disposed in the second passivation layer 115
  • the second assembly wiring 1122 may be disposed in the third passivation layer 116 .
  • a portion of the second assembly wiring 1122 may be in contact with the light emitting device 130 .
  • each of the first assembly wiring 1121 and the second assembly wiring 1122 may overlap in a vertical direction, and may be very close to each other in a horizontal direction.
  • first assembly wiring 1121 and the second assembly wiring 1122 may not be located on the same plane.
  • the second assembly wiring 1122 may extend beyond the center HC of the assembly hole in which the light emitting device 130 is assembled.
  • the second assembly wiring 1122 may contact the lower surface of the light emitting element (LED), and the second assembly wiring 1122 and the light emitting element ( 130), there is a technical effect of securing electrical reliability by sufficiently securing the contact area.
  • the second assembly wiring 1122 may support the light emitting device 130 .
  • the first assembly wiring 1121 and the second assembly wiring 1122 do not overlap in the horizontal direction and do not contact each other, an electrical short is not generated.
  • the display device including the semiconductor light emitting device according to the above-described embodiment has a technical effect that the light absorbing layer absorbs external light to prevent reflection of external light by the metal electrodes and improve the visibility of the display device.
  • the embodiment has a technical effect of improving the viewing angle and side luminance of the display device by changing the position of the light absorption layer.
  • the light absorption layer also functions as a planarization layer and a separate process for forming the light absorption layer is not required, the manufacturing process can be simplified, and there is a technical effect that the process cost can be reduced.
  • the embodiment has a technical effect that can minimize the deterioration of the active layer by the light emitted from the light emitting device by blocking light emitted toward the active layer including the oxide semiconductor material in the light emitting device.
  • the embodiment has a technical effect of condensing the light emitted from the light emitting device by disposing a reflector to surround the light emitting device and improving the luminance of the display device.
  • the embodiment has a technical effect that the reflective plate disposed to surround the light emitting device is connected to the assembly wiring to improve the assembly control of the light emitting device.
  • the embodiment has a technical effect that can strengthen the assembly force for the light emitting device by arranging the assembly wiring in a vertically symmetrical structure.
  • the embodiment supports the light emitting device uniformly by arranging the first assembly wiring and the second assembly wiring overlapping top and bottom, and at the same time secures a wide electrical contact area between the assembly wiring and the electrode layer of the light emitting device, so that the carrier injection efficiency is improved. There is a complex technical effect of improving luminous efficiency and improving luminance.
  • ledger substrate AA display area
  • NA non-display area
  • SP sub-pixel
  • gate insulating layer 113 first passivation layer
  • red light emitting device 131 first semiconductor layer
  • first electrode 135 second electrode
  • first light absorption layer 570, 670, 770, 870 second light absorption layer
  • JL1 first jumping wiring
  • JL2 second jumping wiring
  • VDD high potential power wiring
  • VDD1 first layer
  • VDD2 second layer
  • VDD3 third layer
  • TR1 first transistor ACT1: first active layer
  • TR3 third transistor ACT3: third active layer
  • CE connecting electrode TE: transparent electrode
  • PL1 first connection
  • PL2 second connection
  • IL a plurality of insulating layers
  • the embodiment may be applied to a display field for displaying images or information.
  • the embodiment may be applied to a display field for displaying an image or information using a semiconductor light emitting device.
  • the embodiment may be employed in a display field for displaying an image or information using a micro-scale or nano-level semiconductor light emitting device.

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Abstract

실시예에 따른 반도체 발광소자를 포함하는 디스플레이 장치는, 기판, 기판 상에서 교대로 배치되고, 서로 이격된 제1 조립 배선 및 제2 조립 배선, 제1 조립 배선 및 제2 조립 배선 상에 배치되고, 개구부 및 컨택홀을 갖는 평탄화층, 평탄화층의 개구부 내에 배치되고, 제1 전극이 제1 조립 배선 및 제2 조립 배선에 중첩하는 발광 소자 및 발광 소자가 배치된 영역을 둘러싸도록 배치되고, 광흡수 특성을 갖는 제1 광흡수층을 포함할 수 있다.

Description

반도체 발광소자를 포함하는 디스플레이 장치
실시예는 디스플레이 장치에 관한 것으로서, 보다 상세하게는 반도체 발광소자를 이용한 디스플레이 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 디스플레이 장치에는 스스로 광을 발광하는 유기 발광 디스플레이 (Organic Light Emitting Display) 등과 별도의 광원을 필요로 하는 액정 디스플레이 (Liquid Crystal Display; LCD), 마이크로-LED 디스플레이 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다. 한편, 반도체 발광 소자를 기판에 전사하는 방법에 있어서, 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
한편, 발광 소자를 유체 내에서 전사하는 경우 조립 배선이 유체에 의해 부식되는 문제가 발생하고 있다. 조립 배선의 부식으로 인해 전기적 단락이 발생될 수 있으며 조립 불량의 문제가 발생될 수 있다. 또한, 발광 소자가 조립 홀의 영역에 정확히 조립되지 않고 한쪽으로 치우쳐 쏠림이 발생하는 경우, 배선과의 전기적 연결이 불안정해질 수 있으며, 발광에 있어 문제가 발생될 수 있다.
한편, 발광 소자와 배선의 전기적 연결의 문제가 없더라도, 조립된 발광 소자에서 발생된 빛이 특정한 경로를 따르지 않고 무작위로 방사될 수 있는 문제가 있다. 이 경우, 발광 효율이 감소하여 빛의 휘도 및 시야각, 밝기 등이 감소할 수 있다. 또한, 기판 내 금속 전극이 외광을 반사시켜 디스플레이 장치의 시인성을 저해하는 문제가 발생할 수 있다.
실시예의 기술적 과제는 광흡수층을 사용하여 외광 반사를 방지할 수 있는 표시 장치를 제공하는 것이다.
또한 실시예의 기술적 과제는 시야각 및 측면 휘도를 향상할 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 기술적 과제는 광흡수층 및 평탄화층을 형성하는 공정을 단순화하여, 공정 비용을 절감할 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 기술적 과제는 트랜지스터의 안정성을 개선할 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 기술적 과제는 발광 소자에서 발광된 광의 집광 효율을 향상시킬 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 기술적 과제는 발광 소자의 조립 제어력을 향상시켜 발광 소자가 안정적으로 조립될 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 기술적 과제는 발광 소자에 대한 조립력이 강화된 디스플레이 장치를 제공하는 것이다.
또한 실시예의 기술적 과제는 발광 소자의 쏠림 현상을 해결한 디스플레이 장치를 제공하는 것이다.
실시예의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 명세서로부터 파악될 수 있는 것을 포함한다.
실시예에 따른 반도체 발광 소자를 포함하는 디스플레이 장치는, 기판과, 상기 기판 상에서 교대로 배치되고, 서로 이격된 제1 조립 배선 및 제2 조립 배선과, 상기 제1 조립 배선 및 상기 제2 조립 배선 상에 배치되고 개구부 및 컨택홀을 갖는 평탄화층과, 상기 평탄화층의 개구부 내에 배치되고, 제1 전극이 상기 제1 조립 배선 및 상기 제2 조립 배선에 중첩하는 발광 소자 및 상기 발광 소자가 배치된 영역을 둘러싸도록 배치되고, 광흡수 특성을 갖는 제1 광흡수층을 포함할 수 있다.
또한 실시예는 상기 제1 조립 배선 및 상기 제2 조립 배선의 하부에 배치되는 트랜지스터와, 상기 평탄화층 아래에 배치되고, 상기 트랜지스터의 상부에 배치되어 상기 트랜지스터와 전기적으로 연결된 연결 전극 및 상기 평탄화층의 컨택홀을 통해 상기 연결 전극과 상기 발광 소자를 전기적으로 연결하는 화소 전극을 더 포함할 수 있다.
상기 제1 광흡수층은 상기 평탄화층과 상기 제1 조립 배선 및 상기 제2 조립 배선 사이에 배치되고, 상기 평탄화층의 개구부 및 컨택홀과 중첩하는 개구부 및 컨택홀을 갖을 수 있다.
상기 평탄화층은 상기 제1 광흡수층의 상면 및 측면을 둘러싸도록 배치될 수 있다.
상기 평탄화층은, 상기 제1 광흡수층의 상면 및 측면을 둘러싸는 제1 평탄화층 및 상기 제1 평탄화층의 상면 및 측면을 둘러싸고, 상기 발광 소자의 상면 중 일부를 덮는 제2 평탄화층을 포함할 수 있다.
또한 실시예는 상기 연결 전극 상에 배치되어 상기 연결 전극과 상기 화소 전극을 전기적으로 연결하고, 투명 도전성 물질로 이루어지는 투명 전극을 더 포함할 수 있다.
상기 제1 광흡수층은 상기 평탄화층의 컨택홀과 중첩하는 컨택홀을 포함할 수 있다.
상기 평탄화층의 컨택홀 및 상기 제1 광흡수층의 컨택홀은 상기 연결 전극 상에 배치된 상기 투명 전극을 노출시킬 수 있다.
상기 투명 전극은 상기 연결 전극의 상부에서 상기 연결 전극의 외측으로 연장되고, 상기 평탄화층의 컨택홀 및 상기 제1 광흡수층의 컨택홀은 상기 투명 전극의 연장된 부분 상에 배치될 수 있다.
또한 실시예는 상기 화소 전극 상에 배치되는 제2 광흡수층과 상기 제1 조립 배선 및 상기 제2 조립 배선 아래에 배치되는 제3 광흡수층 중 적어도 하나를 더 포함할 수 있다.
또한 실시예는 상기 기판은 표시 영역 및 비표시 영역을 포함하고, 상기 제3 광흡수층은 적어도 상기 표시 영역 전체에 배치될 수 있다.
상기 제1 조립 배선은 상기 제2 조립 배선과 수직으로 중첩되고, 상기 제2 조립 배선은 상기 제1 조립 배선과 수직으로 중첩되는 영역에 전극 홀을 포함할 수 있다.
상기 제1 광흡수층은 상기 평탄화층 상에 배치되고, 상기 평탄화층의 개구부와 중첩하는 개구부를 갖을 수 있다.
또한 실시예는 상기 발광 소자를 둘러싸도록 배치되는 반사판을 더 포함할 수 있다.
상기 평탄화층은, 상기 제1 조립 배선 및 상기 제2 조립 배선 상에 배치된 제1 평탄화층 및 상기 제1 평탄화층 상에 배치된 제2 평탄화층을 포함할 수 있다.
상기 반사판은 상기 제1 평탄화층의 측면에 배치될 수 있다.
또한 실시예는 상기 제2 조립 배선과 상기 발광 소자 사이에 제3 반사판을 더 포함할 수 있다.
상기 제2 조립 배선은 조립 홀의 중앙을 넘도록 연장되어 배치되며, 상기 제1 조립 배선과 다른 평면 상에 배치될 수 있다.
또한 실시예에 따른 반도체 발광소자를 포함하는 디스플레이 장치는 기판 상 배치된 조립 배선과, 상기 조립 배선 상에 배치되는 발광 소자와, 상기 조립 배선 상에 배치되고, 상기 발광 소자를 둘러싸도록 배치되는 평탄화층 및 상기 발광 소자를 둘러싸도록 배치되고, 광흡수 특성을 갖는 광흡수층을 포함할 수 있다.
상기 광흡수층은 상기 조립 배선과 상기 평탄화층 사이에 배치될 수 있다.
상기 평탄화층은, 상기 광흡수층의 측면 및 상면을 둘러싸도록 배치되는 제1 평탄화층 및 상기 제1 평탄화층의 측면 및 상면을 둘러싸도록 배치되는 제2 평탄화층을 포함할 수 있다.
상기 평탄화층은 상기 조립 배선과 중첩하도록 상기 광흡수층 및 상기 제1 평탄화층 각각의 개구부가 중첩하여 형성된 영역인 제1 개구부를 더 포함할 수 있다.
상기 제1 개구부에는 상기 발광 소자가 배치될 수 있다.
또한 실시예는 상기 트랜지스터와 상기 평탄화층 사이에 배치되고, 상기 트랜지스터와 전기적으로 연결된 연결 전극과, 상기 연결 전극 및 상기 발광 소자의 상부에 배치되어 상기 연결 전극 및 상기 발광 소자와 전기적으로 연결되는 화소 전극 및 상기 광흡수층 및 상기 제1 평탄화층을 관통하도록 배치되며 상기 연결 전극과 상기 화소 전극을 전기적으로 연결시키는 제2 개구부를 더 포함할 수 있다.
상기 평탄화층은, 상기 광흡수층의 측면 및 상면을 둘러싸도록 배치되는 제1 평탄화층 및 상기 제1 평탄화층의 측면 및 상면을 둘러싸도록 배치되는 제2 평탄화층을 포함할 수 있다.
또한 실시예는 상기 광흡수층의 측면에 배치되고 상기 발광 소자로부터 발광된 광을 반사하는 반사판을 더 포함할 수 있다.
상기 조립 배선은 도전층 및 상기 도전층과 상이한 층에서 상기 도전층과 접촉하도록 배치되고 상기 도전층의 외측 영역으로 연장된 클래드층을 포함할 수 있다.
상기 발광 소자는 상기 클래드층의 연장된 영역과 중첩하도록 배치될 수 있다.
상기 조립 배선은, 제1 조립 배선 및 상기 제1 조립 배선보다 상부에 배치되는 제2 조립 배선을 포함할 수 있다.
또한 실시예는 상기 제2 조립 배선과 상이한 층에 배치고, 상기 제2 조립 배선과 전기적으로 연결되는 제1 점핑 배선 및 상기 발광 소자의 하부에 배치되고, 상기 발광 소자와 전기적으로 연결되는 제2 점핑 배선을 더 포함할 수 있다.
상기 제2 조립 배선은 상기 제1 점핑 배선 및 상기 제2 점핑 배선에 의해 상기 발광 소자와 전기적으로 연결될 수 있다.
실시예에 의하면 광흡수층이 외광을 흡수하여 금속 전극들에 의한 외광 반사를 방지하고, 디스플레이 장치의 시인성을 향상시킬 수 있는 기술적 효과가 있다.
예를 들어, 화소 전극 상에 광흡수층을 배치하여 컨택홀에 의한 외광 반사 현상을 최소화할 수 있다.
또한 실시예는 광흡수층의 위치를 변경하여 디스플레이 장치의 시야각 및 측면 휘도를 향상시킬 수 있는 기술적 효과가 있다.
예를 들어, 광흡수층의 높이를 발광소자의 상면보다 낮게 하여 빛이 상측으로 빠져나갈 수 있다.
또한 실시예에 의하면 광흡수층이 평탄화층으로도 기능하여 광흡수층을 형성하기 위한 별도의 공정이 필요하지 않으므로 제조 공정이 단순화될 수 있고, 공정 비용이 절감될 수 있는 기술적 효과가 있다.
또한 실시예는 발광 소자에서 산화물 반도체 물질을 포함하는 액티브층을 향해 발광되는 광을 차단하여, 액티브층이 발광 소자에서 발광된 광에 의해 열화되는 것을 최소화할 수 있는 기술적 효과가 있다.
또한 실시예는 발광 소자를 둘러싸도록 반사판을 배치함으로써, 발광 소자에서 발광된 광을 집광시키고, 디스플레이 장치의 휘도를 향상시킬 수 있는 기술적 효과가 있다.
예를 들어, 발광 소자의 측면 및 하면에 반사판을 배치하여 광 경로를 디스플레이 장치의 외부로 변경시킬 수 있다.
또한 실시예는 발광 소자를 둘러싸도록 배치된 반사판이 조립 배선과 연결되어 발광 소자의 조립 제어력을 향상시킬 수 있는 기술적 효과가 있다.
또한 실시예는 발광소자에 대한 조립력을 강화할 수 있는 기술적 효과가 있다.
예를 들어 조립 배선을 수직형 대칭 구조로 배치하여 유전영동 힘을 강화하여 자가 조립력을 강화할 수 있다.
실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 실시예 내에 포함되어 있다.
도 1은 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 2는 실시예에 따른 디스플레이 장치의 개략적인 확대 평면도이다.
도 3은 도 2의 III-III'에 따른 단면도이다.
도 4a 내지 도 4f는 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정도들이다.
도 5는 제2 실시예에 따른 디스플레이 장치의 단면도이다.
도 6은 제3 실시예에 따른 디스플레이 장치의 단면도이다.
도 7은 제4 실시예에 따른 디스플레이 장치의 단면도이다.
도 8은 제5 실시예에 따른 디스플레이 장치의 단면도이다.
도 9는 제6 실시예에 따른 디스플레이 장치의 단면도이다.
도 10은 제7 실시예에 따른 디스플레이 장치의 단면도이다.
도 11은 제8 실시예에 따른 디스플레이 장치의 단면도이다.
도 12는 제9 실시예에 따른 디스플레이 장치의 단면도이다.
도 13은 제10 실시예에 따른 디스플레이 장치의 단면도이다.
도 14는 제11 실시예에 따른 조립 배선을 나타낸 사시도이다.
도 15는 제12 실시예에 따른 디스플레이 장치의 단면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 디지털 TV, 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트(Slate) PC, 태블릿(Tablet) PC, 울트라 북(Ultra-Book), 데스크탑 컴퓨터 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하에서는 도면을 참조하여 실시예에 대해 설명하기로 한다.
도 1은 실시예에 따른 디스플레이 장치의 개략적인 평면도이다. 도 1에서는 설명의 편의를 위해 디스플레이 장치(100)의 다양한 구성 요소 중 기판(110) 및 복수의 서브 화소(SP)만을 도시하였다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광소자에 의하여 구현될 수 있다. 실시예에서 발광소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
기판(110)은 디스플레이 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.
표시 영역(AA)은 복수의 서브 화소(SP)가 배치되어 영상이 표시되는 영역이다. 복수의 서브 화소(SP) 각각은 빛을 발광하는 개별 단위로, 복수의 서브 화소(SP) 각각에는 반도체 발광 소자(LED) 및 구동 회로가 형성된다. 예를 들어, 복수의 서브 화소(SP)는 적색 서브 화소, 녹색 서브 화소, 청색 서브 화소 및/또는 백색 서브 화소 등을 포함할 수 있으며, 이에 제한되는 것은 아니다. 이하에서는 복수의 서브 화소(SP)가 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소를 포함하는 것으로 가정하여 설명하기로 하나, 이에 제한되는 것은 아니다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)에 배치된 서브 화소(SP)를 구동하기 위한 다양한 배선, 구동 IC 등이 배치되는 영역이다. 예를 들어, 비표시 영역(NA)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 다양한 IC 및 구동 회로 등이 배치될 수 있다. 한편, 비표시 영역(NA)은 기판(110)의 배면, 즉, 서브 화소(SP)가 없는 면에 위치되거나 생략될 수도 있으며, 도면에 도시된 바에 제한되지 않는다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광소자를 구동할 수 있다.
이하에서는 복수의 서브 화소(SP)에 대한 보다 상세한 설명을 위해 도 2 및 도 3을 함께 참조한다.
도 2는 실시예에 따른 디스플레이 장치의 개략적인 확대 평면도이다. 도 3은 도 2의 III-III'에 따른 단면도이다.
도 2 및 도 3을 참조하면, 실시예에 따른 디스플레이 장치(100)는, 복수의 스캔 배선(SL), 복수의 데이터 배선(DL), 복수의 고전위 전원 배선(VDD), 복수의 조립 배선(120) 및 복수의 기준 배선(RL)와 복수의 서브 화소(SP) 각각의 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 스토리지 커패시터(ST), 반도체 발광 소자(LED), 차광층(LS), 버퍼층(111), 게이트 절연층(112), 복수의 패시베이션층(113, 115, 116), 하부 평탄화층(114), 복수의 평탄화층(118, 119), 연결 전극(CE), 투명 전극(TE), 제1 광흡수층(160) 및 화소 전극(PE) 등을 포함할 수 있다.
도 2 및 도 3을 참조하면, 복수의 데이터 배선(DL), 고전위 전원 배선(VDD)의 제1 층(VDD1) 및 제2 층(VDD2), 복수의 기준 배선(RL) 및 복수의 조립 배선(120)은 복수의 서브 화소(SP) 사이에서 열 방향으로 연장되고, 복수의 스캔 배선(SL) 및 고전위 전원 배선(VDD)의 제3 층(VDD3)은 복수의 서브 화소(SP) 사이에서 행 방향으로 연장될 수 있다. 그리고 복수의 서브 화소(SP) 각각에는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(ST)가 배치될 수 있다.
먼저, 기판(110) 상에 고전위 전원 배선(VDD)의 제1 층(VDD1) 및 차광층(LS)이 배치될 수 있다.
고전위 전원 배선(VDD)은 복수의 서브 화소(SP) 각각으로 고전위 전원 전압을 전달하는 배선이다. 복수의 고전위 전원 배선(VDD)은 고전위 전원 전압을 복수의 서브 화소(SP) 각각의 제2 트랜지스터(TR2)로 전달할 수 있다.
한편, 복수의 고전위 전원 배선(VDD)은 단층 또는 복수의 층으로 이루어질 수 있으며, 이하에서는 설명의 편의를 위해 복수의 고전위 전원 배선(VDD)이 복수의 층으로 이루어진 것으로 가정하여 설명하기로 한다.
고전위 전원 배선(VDD)은 복수의 제1 층(VDD1) 및 복수의 제2 층(VDD2)과 이들을 연결하는 복수의 제3 층(VDD3)을 포함한다. 제1 층(VDD1)은 복수의 서브 화소(SP) 각각의 사이에서 열 방향으로 연장될 수 있다.
기판(110) 상에서 복수의 서브 화소(SP) 각각에 차광층(LS)이 배치될 수 있다. 차광층(LS)은 기판(110) 하부에서 후술할 제2 트랜지스터(TR2)의 제2 액티브층(ACT2)으로 입사하는 광을 차단하여, 누설 전류를 최소화할 수 있다.
버퍼층(111)은 고전위 전원 배선(VDD)의 제1 층(VDD1) 및 차광층(LS) 상에 배치될 수 있다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 기판(110)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
복수의 스캔 배선(SL), 복수의 기준 배선(RL), 복수의 데이터 배선(DL), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(ST)는 버퍼층(111) 상에 배치될 수 있다.
먼저, 복수의 서브 화소(SP) 각각에 제1 트랜지스터(TR1)가 배치된다. 제1 트랜지스터(TR1)는 제1 액티브층(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다. 제1 액티브층(ACT1)은 버퍼층(111) 상에 배치될 수 있다. 제1 액티브층(ACT1)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112)은 제1 액티브층(ACT1) 상에 배치될 수 있다. 게이트 절연층(112)은 제1 액티브층(ACT1)과 제1 게이트 전극(GE1)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 게이트 전극(GE1)은 게이트 절연층(112) 상에 배치될 수 있다. 제1 게이트 전극(GE1)은 스캔 배선(SL)과 전기적으로 연결될 수 있다. 제1 게이트 전극(GE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 패시베이션층(113)은 제1 게이트 전극(GE1) 상에 배치될 수 있다. 제1 패시베이션층(113)에는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 각각이 제1 액티브층(ACT1)에 접속하기 위한 컨택홀이 형성된다. 제1 패시베이션층(113)은 제1 패시베이션층(113) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 액티브층(ACT1)과 전기적으로 연결되는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 제1 패시베이션층(113) 상에 배치될 수 있다. 제1 드레인 전극(DE1)은 데이터 배선(DL)에 연결될 수 있고, 제1 소스 전극(SE1)은 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)에 연결될 수 있다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 실시예에서 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 각각이 제2 게이트 전극(GE2) 및 데이터 배선(DL)과 연결된 것으로 설명하였으나, 트랜지스터의 타입에 따라 제1 소스 전극(SE1)이 데이터 배선(DL)에 연결되고, 제1 드레인 전극(DE1)이 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)에 연결될 수 있으며, 이에 제한되지 않는다.
제1 트랜지스터(TR1)는 제1 게이트 전극(GE1)이 스캔 배선(SL)에 연결되어, 스캔 신호에 따라 턴 온(Turn-on) 또는 턴 오프(Turn-off) 될 수 있다. 제1 트랜지스터(TR1)는 스캔 신호에 기초하여 데이터 전압을 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)으로 전달할 수 있고, 스위칭 트랜지스터로 지칭될 수 있다.
한편, 제1 게이트 전극(GE1)과 함께 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)은 게이트 절연층(112) 상에서 배치될 수 있다. 복수의 데이터 배선(DL) 및 기준 배선(RL)은 제1 게이트 전극(GE1)과 동일 물질 및 동일 공정으로 형성될 수 있다.
복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 각각으로 데이터 전압을 전달하는 배선이다. 복수의 데이터 배선(DL)은 데이터 전압을 복수의 서브 화소(SP) 각각의 제1 트랜지스터(TR1)로 전달할 수 있다. 예를 들어, 복수의 데이터 배선(DL)은 적색 서브 화소(SPR)로 데이터 전압을 전달하는 데이터 배선(DL), 녹색 서브 화소(SPG)로 데이터 전압을 전달하는 데이터 배선(DL) 및 청색 서브 화소(SPB)로 데이터 전압을 전달하는 데이터 배선(DL)으로 이루어질 수 있다.
복수의 기준 배선(RL)은 복수의 서브 화소(SP) 각각으로 기준 전압을 전달하는 배선이다. 복수의 기준 배선(RL)은 기준 전압을 복수의 서브 화소(SP) 각각의 제3 트랜지스터(TR3)로 전달할 수 있다.
복수의 서브 화소(SP) 각각에 제2 트랜지스터(TR2)가 배치될 수 있다. 제2 트랜지스터(TR2)는 제2 액티브층(ACT2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다. 제2 액티브층(ACT2)은 버퍼층(111) 상에 배치될 수 있다. 제2 액티브층(ACT2)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112)은 제2 액티브층(ACT2) 상에 배치되고, 제2 게이트 전극(GE2)은 게이트 절연층(112) 상에 배치될 수 있다. 제2 게이트 전극(GE2)은 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 제2 게이트 전극(GE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 패시베이션층(113)은 제2 게이트 전극(GE2) 상에 배치되고, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 제1 패시베이션층(113) 상에 배치될 수 있다. 제2 소스 전극(SE2)은 제2 액티브층(ACT2)과 전기적으로 연결된다. 제2 드레인 전극(DE2)은 제2 액티브층(ACT2)과 전기적으로 연결되는 동시에 고전위 전원 배선(VDD)과 전기적으로 연결될 수 있다. 제2 드레인 전극(DE2)은 고전위 전원 배선(VDD)의 제1 층(VDD1)과 제2 층(VDD2) 사이에 배치되어 고전위 전원 배선(VDD)과 전기적으로 연결될 수 있다.
제2 트랜지스터(TR2)는 제2 게이트 전극(GE2)이 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)과 연결되어, 제1 트랜지스터(TR1)의 턴 온 시 전달되는 데이터 전압에 의해 턴 온 될 수 있다. 그리고 턴 온 된 제2 트랜지스터(TR2)는 고전위 전원 배선(VDD)으로부터의 고전위 전원 전압에 기초하여 구동 전류를 발광 소자(LED)로 전달할 수 있으므로, 구동 트랜지스터로 지칭될 수 있다.
복수의 서브 화소(SP) 각각에 제3 트랜지스터(TR3)가 배치될 수 있다. 제3 트랜지스터(TR3)는 제3 액티브층(ACT3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함한다. 제3 액티브층(ACT3)은 버퍼층(111) 상에 배치될 수 있다.. 제3 액티브층(ACT3)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112)은 제3 액티브층(ACT3) 상에 배치되고, 제3 게이트 전극(GE3)은 게이트 절연층(112) 상에 배치된다. 제3 게이트 전극(GE3)은 스캔 배선(SL)과 연결되고, 제3 트랜지스터(TR3)는 스캔 신호에 의해 턴 온 또는 턴 오프 될 수 있다. 제3 게이트 전극(GE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
다만, 제3 게이트 전극(GE3) 및 제1 게이트 전극(GE1)이 동일한 스캔 배선(SL)에 연결된 것으로 설명하였으나, 제3 게이트 전극(GE3)은 제1 게이트 전극(GE1)과 서로 다른 스캔 배선(SL)에 연결될 수도 있으며, 이에 제한되지 않는다.
제1 패시베이션층(113)은 제3 게이트 전극(GE3) 상에 배치되고, 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)은 제1 패시베이션층(113) 상에 배치될 수 있다. 제3 소스 전극(SE3)은 제2 소스 전극(SE2)과 일체로 형성되어, 제3 액티브층(ACT3)과 전기적으로 연결되는 동시에 제2 트랜지스터(TR2)의 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다. 그리고 제3 드레인 전극(DE3)은 기준 배선(RL)과 전기적으로 연결될 수 있다.
제3 트랜지스터(TR3)는 구동 트랜지스터인 제2 트랜지스터(TR2)의 제2 소스 전극(SE2), 기준 배선(RL) 및 스토리지 커패시터(ST)와 전기적으로 연결될 수 있으며, 제3 트랜지스터(TR3)는 센싱 트랜지스터로 지칭될 수 있다.
복수의 서브 화소(SP) 각각에 스토리지 커패시터(ST)가 배치될 수 있다. 스토리지 커패시터(ST)는 제1 커패시터 전극(ST1) 및 제2 커패시터 전극(ST2)을 포함한다. 스토리지 커패시터(ST)는 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)과 제2 소스 전극(SE2) 사이에 연결되고, 전압을 저장하여 발광 소자(LED)가 발광하는 동안 제2 트랜지스터(TR2)의 게이트 전극의 전압 레벨을 일정하게 유지시킬 수 있다.
제1 커패시터 전극(ST1)은 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)과 일체로 이루어질 수 있다. 이에, 제1 커패시터 전극(ST1)은 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2) 및 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다.
제2 커패시터 전극(ST2)은 제1 패시베이션층(113)을 사이에 두고 제1 커패시터 전극(ST1) 상에 배치될 수 있다. 제2 커패시터 전극(ST2)은 제2 트랜지스터(TR2)의 제2 소스 전극(SE2)이자 제3 트랜지스터(TR3)의 제3 소스 전극(SE3)과 일체로 이루어질 수 있다. 따라서, 제2 커패시터 전극(ST2)은 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)와 전기적으로 연결될 수 있다.
한편, 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3) 및 제2 커패시터 전극(ST2)과 함께 제1 패시베이션층(113) 상에 복수의 스캔 배선(SL)이 배치된다.
복수의 스캔 배선(SL)은 복수의 서브 화소(SP) 각각으로 스캔 신호를 전달하는 배선이다. 복수의 스캔 배선(SL)은 스캔 신호를 복수의 서브 화소(SP) 각각의 제1 트랜지스터(TR1)로 전달할 수 있다. 예를 들어, 복수의 스캔 배선(SL) 각각은 행 방향으로 연장되며, 동일 행에 배치된 복수의 서브 화소(SP)로 스캔 신호를 전달할 수 있다.
다음으로, 하부 평탄화층(114)은 복수의 스캔 배선(SL), 복수의 기준 배선(RL), 복수의 데이터 배선(DL), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(ST) 상에 배치될 수 있다.. 하부 평탄화층(114)은 복수의 트랜지스터가 배치된 기판(110)의 상부를 평탄화할 수 있다. 하부 평탄화층(114)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 패시베이션층(115)은 하부 평탄화층(114) 상에 배치될 수 있다. 제2 패시베이션층(115)은 제2 패시베이션층(115) 하부의 구성을 보호하고, 제2 패시베이션층(115) 상에 형성되는 구성의 점착력을 향상시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
고전위 전원 배선(VDD)의 제2 층(VDD2), 복수의 조립 배선(120) 중 복수의 제1 조립 배선(121) 및 연결 전극(CE)이 제2 패시베이션층(115) 상에 배치될 수 있다.
먼저, 복수의 조립 배선(120)은 디스플레이 장치(100)의 제조 시 복수의 발광 소자(LED)를 정렬하기 위한 전기장을 발생시키고, 디스플레이 장치(100)의 구동 시 복수의 발광 소자(LED)로 저전위 전원 전압을 공급하는 배선. 이에, 조립 배선(120)은 저전위 전원 배선으로 지칭될 수 있다. 복수의 조립 배선(120)은 동일한 라인에 배치된 복수의 서브 화소(SP)를 따라 열 방향으로 배치된다. 복수의 조립 배선(120)은 동일 열에 배치된 복수의 서브 화소(SP)에 중첩하도록 배치될 수 있다. 예를 들어, 동일 열에 배치된 적색 서브 화소(SPR)에 하나의 제1 조립 배선(121) 및 제2 조립 배선(122)이 배치되고, 녹색 서브 화소(SPG)에 하나의 제1 조립 배선(121) 및 제2 조립 배선(122)이 배치되며, 청색 서브 화소(SPB)에 하나의 제1 조립 배선(121) 및 제2 조립 배선(122)이 배치될 수 있다.
복수의 조립 배선(120)은 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)을 포함한다. 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)의 하부에는 복수의 트랜지스터가 배치될 수 있고, 디스플레이 장치(100) 구동 시, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에는 저전위 전압이 교류로 인가될 수 있다. 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 교대로 배치될 수 있다. 그리고 복수의 서브 화소(SP) 각각에서 하나의 제1 조립 배선(121) 및 하나의 제2 조립 배선(122)은 서로 인접하게 배치될 수 있다.
복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 도전성 물질, 예를 들어, 구리(Cu) 및 크롬(Cr) 등의 물질로 이루어질 수 있으며, 이에 제한되는 것은 아니다.
고전위 전원 배선(VDD)의 제2 층(VDD2)은 제2 패시베이션층(115) 상에 배치될 수 있다.. 제2 층(VDD2)은 복수의 서브 화소(SP) 각각의 사이에서 열 방향으로 연장되며, 제1 층(VDD1)과 중첩할 수 있다. 제1 층(VDD1)과 제2 층(VDD2)은 제1 층(VDD1)과 제2 층(VDD2) 사이에 형성된 절연층들에 형성된 컨택홀을 통해 전기적으로 연결될 수 있다. 제2 층(VDD2)은 제1 조립 배선(121)과 동일 물질 및 동일 공정으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
복수의 서브 화소(SP) 각각에 연결 전극(CE)이 배치될 수 있다. 복수의 연결 전극(CE)은 복수의 제2 트랜지스터(TR2)의 상부에 배치되어 제2 복수의 트랜지스터(TR2)와 전기적으로 연결될 수 있다. 구체적으로, 연결 전극(CE)은 제2 패시베이션층(115)에 형성된 컨택홀을 통해 제2 커패시터 전극(ST2)이자 제2 트랜지스터(TR2)의 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다. 연결 전극(CE)은 발광 소자(LED)와 구동 트랜지스터인 제2 트랜지스터(TR2)를 전기적으로 연결하기 위한 전극으로, 연결 전극(CE)은 제1 조립 배선(121)과 동일 층에서 동일 물질로 형성될 수 있다.
투명 전극(TE)은 연결 전극(CE) 상에 배치될 수 있다. 투명 전극(TE)은 연결 전극(CE) 상에 배치되어 연결 전극(CE)과 발광 소자(LED)를 전기적으로 연결할 수 있다. 투명 전극(TE)은 연결 전극(CE)의 상부에서 연결 전극(CE) 외측으로 연장되도록 배치될 수 있다. 즉, 투명 전극(TE)의 일부는 연결 전극(CE)과 중첩하고, 투명 전극(TE)의 다른 일부는 연결 전극(CE)과 중첩하지 않는 위치로 연장되어 배치될 수 있다. 투명 전극(TE)은 투명한 도전성 물질로 형성될 수 있다. 투명 전극(TE)은, 예를 들어, ITO(Indium Tin Oxide) 등으로 형성될 수 있으나, 이에 제한되지 않는다.
이어서, 제2 층(VDD2), 제1 조립 배선(121), 연결 전극(CE) 및 투명 전극(TE) 상에 제3 패시베이션층(116)이 배치된다. 제3 패시베이션층(116)은 제3 패시베이션층(116) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 제3 패시베이션층(116)은 디스플레이 장치(100)의 제조 시 제1 조립 배선(121)과 제2 조립 배선(122) 간의 마이그레이션에 의한 쇼트 불량을 방지하기 위한 절연층으로 기능할 수 있으며, 이에 대하여 도 4a 내지 도 4f를 참조하여 후술하기로 한다.
복수의 조립 배선(120) 중 복수의 제2 조립 배선(122)은 제3 패시베이션층(116) 상에 배치될 수 있다. 복수의 제2 조립 배선(122) 각각은 상술한 바와 같이 동일 라인에 배치된 복수의 서브 화소(SP)에 배치되고, 복수의 제1 조립 배선(121)과 복수의 제2 조립 배선(122)은 서로 이격되어 배치될 수 있다.
복수의 제2 조립 배선(122) 각각은 제2 도전층(122a) 및 제2 클래드층(122b)을 포함한다 제2 도전층(122a)은 제3 패시베이션층(116) 상에 배치될 수 있다. 그리고 제2 클래드층(122b)은 제2 도전층(122a)에 접하여 전기적으로 연결될 수 있다. 예를 들어, 제2 클래드층(122b)은 제2 도전층(122a)의 상면과 측면을 덮도록 배치될 수 있다. 그리고 제2 도전층(122a)은 제2 클래드층(122b)보다 두꺼운 두께를 가질 수 있다.
제2 클래드층(122b)은 제2 도전층(122a)보다 부식에 강한 물질로 이루어져 디스플레이 장치(100) 제조 시 제1 조립 배선(121)과 제2 조립 배선(122) 간의 마이그레이션에 의한 쇼트 불량을 최소화할 수 있는 기술적 효과가 있다. 예를 들어, 제2 클래드층(122b)은 몰리브덴(Mo), 몰리브덴 티타늄(MoTi) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 제1 광흡수층(160)은 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122) 상에 배치될 수 있다. 구체적으로, 제1 광흡수층(160)은 제3 패시베이션층(116) 및 복수의 제2 조립 배선(122) 상에 배치될 수 있다. 제1 광흡수층(160)은 발광 소자(LED)가 배치된 영역을 둘러싸도록 배치되어 발광 소자(LED)가 배치된 영역을 평탄화할 수 있는 기술적 효과가 있다. 이에, 제1 광흡수층(160)도 평탄화층으로 기능할 수 있다.
제1 광흡수층(160)은 개구부(160a) 및 컨택홀(160b)을 포함하고, 제1 광흡수층(160)의 개구부(160a) 내에는 발광 소자(LED)가 배치될 수 있다. 제1 광흡수층(160)의 컨택홀(160b)은 연결 전극(CE)의 상부에서 연결 전극(CE)의 외측으로 연장된 투명 전극(TE)의 연장된 부분을 노출시킨다. 이에, 후술할 화소 전극(PE)과 투명 전극(TE)의 노출된 부분이 연결됨에 따라 발광 소자(LED)와 트랜지스터가 전기적으로 연결될 수 있다.
제1 광흡수층(160)은 복수의 서브 화소(SP) 간의 혼색을 저감할 수 있고, 외광 반사를 저감할 수 있다. 또한, 제1 광흡수층(160)은 발광 소자(LED)로부터 발광된 광이 제1 트랜지스터(TR1)의 제1 액티브층(ACT1), 제2 트랜지스터(TR2)의 제2 액티브층(ACT2) 및 제3 트랜지스터(TR3)의 제3 액티브층(ACT3)으로 입사하는 것을 차단할 수 있는 기술적 효과가 있다.
제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제3 액티브층(ACT3)이 산화물 반도체로 이루어지는 경우, 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제3 액티브층(ACT3)으로 입사하는 광에 의해 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제3 액티브층(ACT3)이 열화될 수 있다. 이에, 제1 광흡수층(160)이 발광 소자(LED)가 배치된 영역을 둘러싸도록 배치되어, 발광 소자로(LED)부터 발광된 광이 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제3 액티브층(ACT3)으로 입사하는 것을 차단할 수 있는 기술적 효과가 있다.
도 3을 참조하면, 제1 광흡수층(160)의 상면은 복수의 발광 소자(LED)의 상면보다 낮게 위치한다. 따라서, 디스플레이 장치(100)의 시야각이 향상될 수 있다. 구체적으로 제1 광흡수층(ACT3)은 복수의 서브 화소(SP) 간의 혼색을 저감하고, 외광 반사 현상을 최소화하기 위해 배치되는 구성이지만, 발광 소자(LED)로부터 발광된 광을 흡수할 수도 있다.
이때, 제1 광흡수층(160)의 상면이 발광 소자(LED)의 상면보다 높게 위치하는 경우 발광 소자(LED) 상측으로 발광하는 광이 제1 광흡수층(160)으로부터 흡수될 수 있다. 이에, 제1 광흡수층(160)의 상면이 발광 소자(LED)의 상면보다 낮은 위치에 배치되어, 발광 소자(LED)로부터 발광된 광에 대한 측면 휘도가 향상되고, 디스플레이 장치(100)의 시야각을 향상시킬 수 있는 기술적 효과가 있다.
제1 광흡수층(160)은 광흡수 특성을 갖는 물질로 이루어질 수 있다. 예를 들어, 제1 광흡수층(160)은 불투명한 물질로 이루어질 수 있으며, 예를 들어, 블랙 레진(black resin)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제1 평탄화층(118)은 제1 광흡수층(160) 상에 배치될 수 있다. 구체적으로 제1 평탄화층(118)은 복수의 제1 조립 배선(121), 복수의 제2 조립 배선(122), 연결 전극(CE) 및 제1 광흡수층(160) 상에 배치되고, 제1 광흡수층(160)의 상면 및 측면을 둘러싸도록 배치될 수 있다. 이에, 제1 광흡수층(160)은 제1 평탄화층(118)과 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122) 사이에 배치될 수 있다. 제1 평탄화층(118)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 평탄화층(118)은 복수의 발광 소자(LED) 각각이 안착되는 복수의 개구부(118a) 및 복수의 연결 전극(CE) 상의 복수의 투명 전극(TE) 각각을 노출시키는 복수의 컨택홀(118b)을 포함한다. 이때, 제1 평탄화층(118)의 개구부(118a)는 제1 광흡수층(160)의 개구부(160a)와 중첩하고, 제1 평탄화층(118)의 컨택홀(118b)은 제1 광흡수층(160)의 컨택홀(160b)과 중첩하도록 배치될 수 있다.
복수의 개구부(118a)는 복수의 발광 소자(LED)가 삽입되는 부분으로, 포켓으로도 지칭될 수 있다. 복수의 개구부(118a)는 복수의 조립 배선(120)과 중첩하도록 형성될 수 있다. 예를 들어, 하나의 개구부(118a)는 하나의 서브 화소(SP)에서 서로 이웃하게 배치된 제1 조립 배선(121) 및 제2 조립 배선(122)과 중첩할 수 있다.
그리고 개구부(118a)에서는 복수의 제2 조립 배선(122)의 제2 클래드층(122b)의 일부분이 노출될 수 있다. 반면, 개구부(118a)에서 제3 패시베이션층(116)은 제1 조립 배선(121) 모두를 덮고 있기 때문에 제1 조립 배선(121)은 개구부(118a)에 중첩하나, 개구부(118a)에서 노출되지는 않는다.
복수의 서브 화소(SP)에 복수의 컨택홀(118b)이 배치된다. 복수의 컨택홀(118b)은 복수의 서브 화소(SP) 각각의 연결 전극(CE) 상의 투명 전극(TE)이 연장된 부분을 노출시키는 부분이다. 제1 평탄화층(118) 아래의 투명 전극(TE)은 복수의 컨택홀(118b)에서 노출되고 투명 전극(TE)과 연결된 연결 전극(CE)이 발광 소자(LED)와 전기적으로 연결될 수 있다. 이에, 연결 전극(CE) 및 투명 전극(TE)은 제2 트랜지스터(TR2)로부터의 구동 전류를 발광 소자(LED)로 전달할 수 있다. 이때, 제1 광흡수층(160), 제1 평탄화층(118) 및 제3 패시베이션층(116)은 컨택홀(118b)에 중첩하는 영역에서 각각 컨택홀을 가질 수 있고, 이에, 연결 전극(CE) 상에 배치된 투명 전극(TE)이 제1 광흡수층(160), 제1 평탄화층(118) 및 제3 패시베이션층(116)으로부터 노출될 수 있다.
복수의 발광 소자(LED)는 복수의 개구부(118a)에 배치될 수 있다. 복수의 발광 소자(LED)는 전류에 의해 빛을 발광하는 발광 소자(LED)이다. 복수의 발광 소자(LED)는 적색 광, 녹색 광, 청색 광 등을 발광하는 발광 소자(LED)를 포함할 수 있고, 이들의 조합으로 백색을 포함하는 다양한 색상의 광을 구현할 수 있다. 예를 들어, 발광 소자(LED)는 LED(Light Emitting Diode) 또는 마이크로 LED일 수 있으나, 이에 제한되지 않는다.
이하에서는 복수의 발광 소자(LED)가 적색 서브 화소(SPR)에 배치된 적색 발광 소자(130), 녹색 서브 화소(SPG)에 배치된 녹색 발광 소자(140), 청색 서브 화소(SPB)에 배치된 청색 발광 소자(150)를 포함하는 것으로 가정하여 설명하기로 한다. 다만, 복수의 발광 소자(LED)는 동일한 색상의 광을 발광하는 발광 소자(LED)로 이루어지고, 복수의 발광 소자(LED)로부터 광을 다른 색상의 광으로 변환하는 별도의 광 변환 부재를 사용하여 다양한 색상의 영상을 표시할 수도 있으며, 이에 제한되는 것은 아니다.
복수의 발광 소자(LED)는 적색 서브 화소(SPR)에 배치된 적색 발광 소자(130), 녹색 서브 화소(SPG)에 배치된 녹색 발광 소자(140) 및 청색 서브 화소(SPB)에 배치된 청색 발광 소자(150)를 포함한다. 적색 발광 소자(130), 녹색 발광 소자(140) 및 청색 발광 소자(150) 각각은 제1 반도체층, 제2 반도체층, 제1 전극 및 제2 전극을 공통으로 포함할 수 있다. 그리고 적색 발광 소자(130)는 적색 광을 발광하는 발광층을 포함하고, 녹색 발광 소자(140)는 녹색 광을 발광하는 발광층을 포함하며, 청색 발광 소자(150)는 청색 광을 발광하는 발광층을 포함할 수 있다.
도 3을 참조하면, 적색 서브 화소(SPR)에 배치된 적색 발광 소자(130)는 제1 반도체층(131) 상에 제2 반도체층(133)이 배치된다. 제1 반도체층(131) 및 제2 반도체층(133)은 특정 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 예를 들어, 제1 반도체층(131) 및 제2 반도체층(133)은 AlInGaP계 반도체층을 포함할 수 있으며, 예를 들어 인듐 알루미늄 인화물(InAlP), 갈륨 비소(GaAs) 등과 같은 물질에 p형 또는 n형의 불순물이 도핑된 층일 수 있다. 그리고 p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
제1 반도체층(131)과 제2 반도체층(133) 사이에 적색 광을 발광하는 발광층(132)이 배치된다. 발광층(132)은 제1 반도체층(131) 및 제2 반도체층(133)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 발광층(132)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있다.상기 발광층(132)은 주입되는 전기에너지를 약 570nm 내지 약 630nm 범위 내의 특정 파장을 가진 광으로 변환시킬 수 있다. 특정 파장의 변화는 발광다이오드가 가지는 밴드갭의 크기에 의해 좌우되는데, 밴드갭 크기는 Al과 Ga의 조성비를 변화시킴으로써 조절될 수 있으며, 예컨대 Al의 조성비를 증가시킬수록 파장이 짧아진다.
제1 반도체층(131) 하면에 제1 전극(134)이 배치되고, 제2 반도체층(133) 상면에 제2 전극(135)이 배치된다. 제1 전극(134)은 개구부(118a)에서 노출된 제2 조립 배선(122)에 본딩되는 전극이고, 제2 전극(135)은 후술할 화소 전극(PE)과 제2 반도체층(133)을 전기적으로 연결하는 전극이다. 제1 전극(134) 및 제2 전극(135)은 도전성 물질로 형성될 수 있다.
제1 전극(134)은 복수의 개구부(118a)에 배치되어, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 중첩하도록 배치될 수 있다. 이때, 제1 전극(134)을 제2 조립 배선(122) 상에 본딩하기 위해 제1 전극(134)을 공융 금속(eutectic metal)으로 구성할 수 있다. 예를 들어, 제1 전극(134)은 주석(Sn), 인듐(In), 아연(Zn), 납(Pb), 니켈(Ni), 금(Au), 백금(Pt), 구리(Cu) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
그리고 녹색 발광 소자(140) 및 청색 발광 소자(150) 둘 다 적색 발광 소자(130)와 동일하거나 유사한 구조로 형성될 수 있다. 예를 들어, 녹색 발광 소자(140)는 제1 전극, 제1 전극 상의 제1 반도체층, 제1 반도체층 상의 녹색 발광층, 녹색 발광층 상의 제2 반도체층, 제2 반도체층 상의 제2 전극을 포함할 수 있다.또한 청색 발광 소자는 제1 전극, 제1 반도체층, 청색 발광층, 제2 반도체층 및 제2 전극이 순차적으로 적층된 구조를 포함할 수 있다.
다만, 상기 녹색 발광 소자(140) 및 청색 발광 소자(150)는 GaN, AlGaN, InGaN, AlInGaN, GaP, AlN, GaAs, AlGaAs, InP 및 이들의 혼합물로 이루어진 군에서 선택되는 화합물로 형성될 수 있으나 이에 한정되는 것은 아니다.
한편, 도면에 도시되지는 않았으나, 복수의 발광 소자(LED) 각각의 일부분을 둘러싸는 절연층이 배치될 수 있다. 구체적으로, 절연층은 복수의 발광 소자(LED)의 외측면 중 적어도 발광 소자(LED)의 측면을 덮을 수 있다. 발광 소자(LED)에 절연층을 형성하여 발광 소자(LED)를 보호하고, 제1 전극(134) 및 제2 전극(135) 형성 시 제1 반도체층(131)과 제2 반도체층(133)의 전기적인 쇼트를 방지할 수 있다.
다음으로, 복수의 발광 소자(LED) 상에 제2 평탄화층(119)이 배치될 수 있다. 제2 평탄화층(119)은 제1 평탄화층(118)의 상면 및 측면을 둘러싸고, 복수의 발광 소자(LED)의 상면 중 일부를 덮도록 배치될 수 있다. 제2 평탄화층(119)은 복수의 발광 소자(LED)가 배치된 기판(110) 상부를 평탄화할 수 있고, 복수의 발광 소자(LED)는 제2 평탄화층(119)에 의해 개구부(118a)에서 안정적으로 고정될 수 있다. 제2 평탄화층(119)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
화소 전극(PE)은 제2 평탄화층(119) 상에 배치될 수 있다. 화소 전극(PE)은 복수의 발광 소자(LED)와 연결 전극(CE)을 전기적으로 연결하기 위한 전극이다. 화소 전극(PE)은 제2 평탄화층(119)에 형성된 컨택홀을 통해 개구부(118a)의 발광 소자(LED)와 컨택홀(118b)의 투명 전극(TE)에 전기적으로 연결될 수 있다. 따라서, 화소 전극(PE)을 통해 발광 소자(LED)의 제2 전극(135), 투명 전극(TE), 연결 전극(CE) 및 제2 트랜지스터(TR2)가 전기적으로 연결될 수 있다.
고전위 전원 배선(VDD)의 제3 층(VDD3)은 제2 평탄화층(119) 상에 배치될 수 있다. 제3 층(VDD3)은 다른 열에 배치된 제1 층(VDD1) 및 제2 층(VDD2)을 전기적으로 연결할 수 있다. 예를 들어, 제3 층(VDD3)은 복수의 서브 화소(SP) 사이에서 행 방향으로 연장되며, 열 방향으로 연장된 고전위 전원 배선(VDD)의 복수의 제2 층(VDD2)을 서로 전기적으로 연결할 수 있다. 그리고 복수의 고전위 전원 배선(VDD)은 제3 층(VDD3)을 통해 메쉬 형태로 연결됨에 따라, 전압 강하 현상이 저감될 수 있다.
보호층(PTL)은 화소 전극(PE) 및 제2 평탄화층(119) 상에 배치될 수 있다. 보호층(PTL)은 보호층(PTL) 아래의 구성을 보호하기 위한 층으로, 투광성 에폭시, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 개구부(118a)에서 복수의 제1 조립 배선(121)은 복수의 발광 소자(LED)와 이격되고, 복수의 제2 조립 배선(122)만이 복수의 발광 소자(LED)와 컨택할 수 있다. 이는 디스플레이 장치(100) 제조 과정에서 복수의 제1 조립 배선(121)과 복수의 제2 조립 배선(122) 둘 다에 복수의 발광 소자(LED)가 접촉하여 발생하는 불량을 방지하기 위해, 복수의 제1 조립 배선(121) 상에 제3 패시베이션층(116)을 형성하고, 복수의 제2 조립 배선(122)에만 복수의 발광 소자(LED)를 컨택시킬 수 있다. 이하에서는 도 4a 내지 도 4f를 참조하여 실시예에 따른 디스플레이 장치(100)의 제조 방법에 대해 상세히 설명하기로 한다.
도 4a 내지 도 4f는 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정도들이다. 도 4a 및 도 4b는 복수의 발광 소자(LED)를 개구부(118a)에 자가 조립하는 공정을 설명하기 위한 공정도들이다. 도 4c는 복수의 발광 소자(LED)의 자가 조립에 사용되는 원장 기판(10)의 개략적인 평면도이다. 도 4d는 복수의 조립 배선(120)과 조립 패드(PD)의 전기적인 연결 관계를 개략적으로 나타낸 도면이다. 도 4e는 복수의 발광 소자(LED)의 자가 조립이 완료된 후 원장 기판(10)을 스크라이빙하여 형성된 복수의 기판(110)의 개략적인 평면도이다. 도 4f는 도 4e의 X 영역에 대한 개략적인 단면도이다.
도 4a를 참조하면, 유체(WT)가 채워진 챔버(CB)에 발광 소자(LED)를 투입한다. 유체(WT)는 물 등을 포함할 수 있고, 유체(WT)가 채워진 챔버(CB)는 상부가 오픈된 형상일 수 있다.
이어서, 발광 소자(LED)가 채워진 챔버(CB) 상에 원장 기판(10)을 위치시킬 수 있다. 원장 기판(10)은 디스플레이 장치(100)를 이루는 복수의 기판(110)으로 구성된 기판으로, 복수의 발광 소자(LED)의 자가 조립 시에는 복수의 조립 배선(120)과 제1 광흡수층(160) 및 제1 평탄화층(118)까지 형성한 원장 기판(10)을 사용할 수 있다.
그리고 제1 조립 배선(121) 및 제2 조립 배선(122)과 제1 광흡수층(160) 및 제1 평탄화층(118)까지 형성된 원장 기판(10)을 챔버(CB) 상에 위치시키거나, 챔버(CB) 내에 투입한다. 이때, 개구부(118a)와 유체(WT)가 서로 마주하도록 원장 기판(10)을 위치시킬 수 있다.
이어서, 원장 기판(10) 상에 자석(MG)을 위치시킬 수 있다. 챔버(CB)의 바닥에 가라앉거나 부유하는 발광 소자(LED)들은 자석(MG)의 자기력에 의해 원장 기판(10) 측으로 이동할 수 있다.
이때, 발광 소자(LED)는 자기장에 의해 이동하도록 자성체를 포함할 수 있다. 예를 들어, 발광 소자(LED)의 제1 전극(134) 또는 제2 전극(135)은 철이나 코발트, 니켈과 같은 강자성체 물질을 포함할 수 있다.
다음으로, 자석(MG)에 의해 제1 광흡수층(160) 및 제1 평탄화층(118) 측으로 이동한 발광 소자(LED)는 제1 조립 배선(121)과 제2 조립 배선(122)에 의해 형성된 전기장에 의해 개구부(118a)에 자가 조립될 수 있다.
복수의 제1 조립 배선(121)과 복수의 제2 조립 배선(122)에는 교류 전압이 인가되어 전기장이 형성될 수 있다. 이러한 전기장에 의해 발광 소자(LED)는 유전 분극되어 극성을 가질 수 있다. 그리고 유전 분극된 발광 소자(LED)는 유전 영동(Dielectrophoresis, DEP), 즉, 전기장에 의해 특정 방향으로 이동하거나 고정될 수 있다. 따라서, 유전 영동을 이용하여 복수의 발광 소자(LED)를 개구부(118a) 내에 고정시킬 수 있다.
다음으로, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)의 전기장을 이용해 개구부(118a) 내에 발광 소자(LED)를 고정시킨 상태에서 원장 기판(10)을 180° 뒤집을 수 있다. 실시예는 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 전압을 인가한 상태에서 원장 기판(10)을 뒤집고, 후속 공정을 진행할 수 있다.
그리고 발광 소자(LED)의 제1 전극(134)이 제2 조립 배선(122) 상에 위치한 상태에서 발광 소자(LED)에 열 및 압력을 가하여 발광 소자(LED)를 제2 조립 배선(122)에 본딩할 수 있다. 예를 들어, 발광 소자(LED)의 제1 전극(134)은 제2 조립 배선(122)과 공융 접합(eutectic bonding)을 통해 본딩될 수 있다. 공융 접합은 고온에서의 열압착에 의한 접합방식으로, 매우 견고하고 신뢰성이 매우 높은 본딩 공정 중의 하나이다. 공융 접합 방식은 높은 접합 강도를 실현시킬 수 있을 뿐만 아니라, 외부로부터 별도의 접착물을 도포할 필요가 없다는 장점을 가진다. 다만, 복수의 발광 소자(LED)의 본딩 방식은 공융 접합 외에도 다양하게 구성될 수 있으며, 이에 제한되지 않는다.
한편, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 디스플레이 장치(100) 제조 시 서로 다른 전압이 인가되나, 디스플레이 장치(100) 구동 시 동일한 전압이 인가될 수 있다. 이를 위해, 디스플레이 장치(100) 제조 시 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 서로 다른 조립 패드(PD)에 연결되어, 서로 다른 전압이 인가될 수 있다.
이와 관련하여 도 4c를 참조하면, 디스플레이 장치(100) 제조 시, 원장 기판(10) 상태에서는 복수의 기판(110) 상의 조립 배선(120)이 복수의 기판(110) 외측의 조립 패드(PD)와 연결될 수 있다. 구체적으로, 원장 기판(10) 상에는 디스플레이 장치(100)를 이루는 복수의 기판(110)과 함께 복수의 조립 패드(PD) 및 복수의 조립 배선 연결부(PL)가 배치된다.
복수의 조립 패드(PD)는 복수의 조립 배선(120)에 전압을 인가하기 위한 패드로, 원장 기판(10)을 이루는 복수의 기판(110) 각각에 배치된 복수의 조립 배선(120)과 전기적으로 연결될 수 있다. 복수의 조립 패드(PD)는 원장 기판(10)에서 디스플레이 장치(100)의 기판(110) 외측에 형성될 수 있으며, 디스플레이 장치(100)의 제조 공정이 완료되면 디스플레이 장치(100)의 기판(110)과는 분리될 수 있다. 예를 들어, 원장 기판(10) 상에 2개의 기판(110)이 형성된 경우, 각각의 기판(110) 상에 배치된 복수의 제1 조립 배선(121)을 하나의 조립 패드(PD)에 연결하고, 복수의 제2 조립 배선(122)은 다른 조립 패드(PD)에 연결할 수 있다.
따라서, 원장 기판(10)을 복수의 발광 소자(LED)가 투입된 챔버(CB)에 위치시킨 후, 복수의 조립 패드(PD)를 통해 복수의 조립 배선(120)에 교류 전압을 인가하여 전기장을 형성할 수 있고, 복수의 발광 소자(LED)를 개구부(118a)에 용이하게 자가 조립할 수 있다.
한편, 복수의 서브 화소(SP) 별로 복수의 발광 소자(LED)를 자가 조립하는 경우, 복수의 적색 서브 화소(SPR)에 배치된 복수의 조립 배선(120), 복수의 녹색 서브 화소(SPG)에 배치된 복수의 조립 배선(120), 복수의 청색 서브 화소(SPB)에 배치된 복수의 조립 배선(120)을 서로 다른 조립 패드(PD)에 연결할 수 있다.
이 경우, 복수의 조립 패드(PD)는 제1 조립 패드(PD1), 제2 조립 패드(PD2), 제3 조립 패드(PD3), 제4 조립 패드(PD4), 제5 조립 패드(PD5) 및 제6 조립 패드(PD6)를 포함할 수 있다.
제1 조립 패드(PD1)는 원장 기판(10) 상의 복수의 적색 서브 화소(SPR)에 배치된 복수의 제1 조립 배선(121)에 전압을 인가하기 위한 패드이다. 제4 조립 패드(PD4)는 원장 기판(10) 상의 복수의 적색 서브 화소(SPR)에 배치된 복수의 제2 조립 배선(122)에 전압을 인가하기 위한 패드이다.
제2 조립 패드(PD2)는 원장 기판(10) 상의 복수의 녹색 서브 화소(SPG)에 배치된 복수의 제1 조립 배선(121)에 전압을 인가하기 위한 패드이다. 제5 조립 패드(PD5)는 원장 기판(10) 상의 복수의 녹색 서브 화소(SPG)에 배치된 복수의 제2 조립 배선(122)에 전압을 인가하기 위한 패드이다.
제3 조립 패드(PD3)는 원장 기판(10) 상의 복수의 청색 서브 화소(SPB)에 배치된 복수의 제1 조립 배선(121)에 전압을 인가하기 위한 패드이다. 제6 조립 패드(PD6)는 원장 기판(10) 상의 복수의 청색 서브 화소(SPB)에 배치된 복수의 제2 조립 배선(122)에 전압을 인가하기 위한 패드이다.
이러한 복수의 조립 패드(PD)를 통해 복수의 서브 화소(SP) 중 특정 서브 화소(SP)에만 발광 소자(LED)를 선택적으로 자가 조립할 수 있다. 예를 들어, 복수의 적색 서브 화소(SPR)에만 발광 소자(LED)를 자가 조립하는 경우, 제1 조립 패드(PD1) 및 제4 조립 패드(PD4)를 통해 복수의 적색 서브 화소(SPR)에 배치된 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에만 전압을 인가할 수 있다.
조립 배선 연결부(PL)는 각 기판(110) 상의 복수의 조립 배선(120)과 복수의 조립 패드(PD)를 연결하는 배선이다. 조립 배선 연결부(PL)는 일단이 복수의 조립 패드(PD)에 연결되고, 타단이 복수의 기판(110) 상으로 연장되어 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)과 전기적으로 연결될 수 있다. 조립 배선 연결부(PL)는 제1 연결부(PL1), 제2 연결부(PL2), 제3 연결부(PL3), 제4 연결부(PL4), 제5 연결부(PL5) 및 제6 연결부(PL6)를 포함한다.
제1 연결부(PL1)는 원장 기판(10) 상의 복수의 적색 서브 화소(SPR)에 배치된 제1 조립 배선(121)과 제1 조립 패드(PD1)를 전기적으로 연결하는 배선이다. 제4 연결부(PL4)는 원장 기판(10) 상의 복수의 적색 서브 화소(SPR)에 배치된 제2 조립 배선(122)과 제4 조립 패드(PD4)를 전기적으로 연결하는 배선이다. 예를 들어, 제1 연결부(PL1)는 타단이 복수의 기판(110) 각각으로 연장되어, 복수의 기판(110) 각각의 적색 서브 화소(SPR)에 배치된 복수의 제1 조립 배선(121)과 전기적으로 연결될 수 있다. 예를 들어, 제4 연결부(PL4)는 타단이 복수의 기판(110) 각각으로 연장되어, 복수의 기판(110) 각각의 적색 서브 화소(SPR)에 배치된 복수의 제2 조립 배선(122)과 전기적으로 연결될 수 있다.
제2 연결부(PL2)는 원장 기판(10) 상의 복수의 녹색 서브 화소(SPG)에 배치된 제1 조립 배선(121)과 제2 조립 패드(PD2)를 전기적으로 연결하는 배선이다. 제5 연결부(PL5)는 원장 기판(10) 상의 복수의 녹색 서브 화소(SPG)에 배치된 제2 조립 배선(122)과 제5 조립 패드(PD5)를 전기적으로 연결하는 배선이다.
제3 연결부(PL3)는 원장 기판(10) 상의 복수의 청색 서브 화소(SPB)에 배치된 제1 조립 배선(121)과 제3 조립 패드(PD3)를 전기적으로 연결하는 배선이다. 제6 연결부(PL6)는 원장 기판(10) 상의 복수의 청색 서브 화소(SPB)에 배치된 제2 조립 배선(122)과 제6 조립 패드(PD6)를 전기적으로 연결하는 배선이다.
이때, 하나의 기판(110) 상에 배치된 복수의 제1 조립 배선(121)을 하나로 연결하고, 복수의 제2 조립 배선(122) 또한 하나로 연결하여 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122) 각각을 용이하게 조립 배선 연결부(PL)와 연결할 수 있다.
예를 들어, 도 4d를 참조하면, 하나의 기판(110)에서 복수의 적색 서브 화소(SPR)에 배치된 제1 조립 배선(121)은 기판(110)의 비표시 영역(NA)에서 링크 배선(LL)을 통해 하나로 연결되고, 복수의 적색 서브 화소(SPR)에 배치된 제2 조립 배선(122)도 기판(110)의 비표시 영역(NA)에서 링크 배선(LL)을 통해 하나로 연결될 수 있다. 이 경우, 하나의 기판(110) 상에 배치된 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122) 각각을 개별적으로 조립 배선 연결부(PL)와 연결하지 않고, 비표시 영역(NA)에서 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122) 각각을 하나로 연결하는 링크 배선(LL)과 조립 배선 연결부(PL)를 연결하여 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 용이하게 발광 소자(LED)의 자가 조립을 위한 전압을 인가할 수 있다.
한편, 조립 배선 연결부(PL)는 복수의 조립 배선(120)과 동일한 물질 및 동일 공정으로 형성될 수도 있고, 서로 다른 물질 및 공정으로 형성될 수도 있다. 또한, 조립 배선 연결부(PL)는 단층 구조일 수도 있고, 다층 구조일 수 있으며, 이에 제한되지 않는다.
또한, 도 4c 및 도 4d에 도시된 조립 배선 연결부(PL) 및 조립 패드(PD)는 예시적인 것이며, 조립 배선 연결부(PL) 및 조립 패드(PD)의 배치 및 형상, 자가 조립 공정 횟수나 순서, 복수의 서브 화소(SP)의 설계에 따라 달라질 수 있다.
다음으로, 도 4e 및 도 4f를 참조하면, 복수의 발광 소자(LED)의 자가 조립 공정이 완료된 후, 스크라이빙 라인(SCL)을 따라 원장 기판(10)을 절단하여 복수의 기판(110)으로 분리할 수 있다. 그리고 원장 기판(10)을 스크라이빙하는 경우, 기판(110)의 엣지에서 복수의 조립 배선(120)과 복수의 조립 패드(PD)를 연결하는 조립 배선 연결부(PL)의 일부분이 절단될 수 있다. 이에, 기판(110)의 절단면에서 조립 배선 연결부(PL)의 절단면을 확인할 수 있다.
예를 들어, 도 4e의 X 영역에서는, 기판(110)의 단면, 기판(110) 상에 구동 회로나 복수의 배선들을 형성하기 위해 배치된 복수의 절연층(IL)의 단면 및 복수의 절연층(IL) 사이에 배치된 조립 배선 연결부(PL)의 단면을 확인할 수 있다. 복수의 절연층(IL) 사이에서 복수의 적색 서브 화소(SPR)의 제1 조립 배선(121)을 연결하는 제1 연결부(PL1), 복수의 녹색 서브 화소(SPG)의 제1 조립 배선(121)을 연결하는 제2 연결부(PL2) 및 복수의 청색 서브 화소(SPB)의 제1 조립 배선(121)을 연결하는 제3 연결부(PL3)의 절단면을 확인할 수 있다.
다음으로, 원장 기판(10)을 스크라이빙하여 복수의 기판(110)으로 분리한 이후, 복수의 제1 조립 배선(121)을 하나로 연결하는 링크 배선(LL)과 복수의 제2 조립 배선(122)을 하나로 연결하는 링크 배선(LL)을 통해 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 용이하게 동일 전압을 인가할 수 있다. 예를 들어, 디스플레이 장치(100) 구동 시, 비표시 영역(NA)에서 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122) 각각을 하나로 연결하는 링크 배선(LL)과 구동 IC를 연결함으로써 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 전압을 인가할 수 있다.
실시예에 따른 디스플레이 장치(100)에서는 복수의 발광 소자(LED)의 자가 조립을 위한 복수의 조립 배선(120) 중 적어도 일부를 복수의 발광 소자(LED)에 저전위 전원 전압을 인가하는 배선으로 활용할 수 있다. 디스플레이 장치(100) 제조 시, 자기장을 이용해 유체(WT) 내에서 부유하는 복수의 발광 소자(LED)를 원장 기판(10)에 인접하게 이동시킬 수 있다. 이어서, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 서로 다른 전압을 인가하여 전기장을 형성할 수 있고, 복수의 발광 소자(LED)는 전기장에 의해 복수의 개구부(118a) 내에 자가 조립될 수 있다. 이때, 저전위 전압을 공급하는 배선을 별도로 형성하고 이를 자가 조립된 복수의 발광 소자(LED)에 연결하는 대신, 개구부(118a) 내에서 일부분이 노출된 제2 조립 배선(122)에 발광 소자(LED)의 제1 전극(134)을 본딩하여, 디스플레이 장치(100) 구동 시 복수의 조립 배선(120)을 복수의 발광 소자(LED)로 저전위 전압을 공급하는 배선으로 사용할 수 있다.
따라서, 실시예에 따른 디스플레이 장치(100)에서는 복수의 조립 배선(120)을 복수의 발광 소자(LED)의 자가 조립만이 아니라 복수의 발광 소자(LED)의 구동을 위한 배선으로 사용할 수 있는 기술적 효과가 있다.
실시예에 따른 디스플레이 장치(100)에서는 복수의 조립 배선(120)과 제1 평탄화층(118) 사이에 제1 광흡수층(160)을 배치하고, 제1 광흡수층(160)이 복수의 발광 소자(LED)가 배치된 영역을 둘러싸도록 배치됨으로써, 디스플레이 장치(100)의 휘도를 향상시킬 수 있는 기술적 효과가 있다.
먼저, 기존의 디스플레이 장치에서는 평탄화층 및 화소 전극 상에 광흡수층을 형성함에 따라 복수의 발광 소자의 상부에 광흡수층이 배치되도록 구성되었다. 이에, 복수의 발광 소자의 측면으로 발광되는 광 및 대각선 상부로 발광되는 광은 광흡수층에 의해 흡수되어, 발광 소자로부터 발광되는 광 중 상당수가 광흡수층에 흡수되고, 디스플레이 장치의 휘도, 특히, 측면 휘도가 저하되는 문제가 있었다.
이에, 실시예에 따른 디스플레이 장치(100)에서는 복수의 조립 배선(120)과 제1 평탄화층(118) 사이에 제1 광흡수층(160)을 배치함으로써, 발광 소자(LED)에서 발광된 광이 제1 광흡수층(160)에 의해 흡수되는 정도를 최소화하여 디스플레이 장치(100)의 휘도, 특히, 측면 휘도를 향상시킬 수 있고, 시야각을 개선할 수 있는 기술적 효과가 있다.
특히, 실시예에 따른 디스플레이 장치(100)에서는 제1 광흡수층(160)의 상면이 복수의 발광 소자(LED)의 상면보다 낮게 위치하여, 디스플레이 장치(100)의 휘도, 특히, 측면 휘도를 더욱 향상시킬 수 있고, 시야각을 더욱 개선할 수 있는 기술적 효과가 있다.
또한, 실시예에 따른 디스플레이 장치(100)에서는 제1 광흡수층(160)이 복수의 조립 배선(120) 상에 배치되고, 복수의 발광 소자(LED)를 둘러싸도록 배치되어 평탄화층으로 기능할 수 있다.
따라서, 제1 광흡수층(160)을 형성하기 위한 별도의 공정이 필요하지 않으므로 공정 비용을 절감할 수 있는 기술적 효과가 있다. 구체적으로, 제1 광흡수층(160)은 평탄화층으로 기능함과 동시에 외광 반사 현상을 저감하는 광흡수층으로 기능할 수 있는 기술적 효과가 있다. 이에, 평탄화층 상에 별도의 제1 광흡수층(160)을 형성하지 않을 수 있으므로, 공정 횟수가 저감될 수 있다.
따라서, 실시예에 따른 디스플레이 장치(100)에서는 제1 광흡수층(160)이 복수의 조립 배선(120) 상에 배치되고, 복수의 발광 소자(LED)를 둘러싸도록 배치되어 평탄화층으로도 기능할 수 있으므로, 디스플레이 장치(100)의 제조 공정이 단순화될 수 있고, 공정 비용을 절감할 수 있는 복합적 기술적 효과가 있다.
또한 실시예에 따른 디스플레이 장치(100)에서는 투명 전극(TE)을 연결 전극(CE) 상에 배치하고, 화소 전극(PE)은 컨택홀(118b)에 의해 투명 전극(TE)과 연결되어, 컨택홀(118b)에서의 외광 반사 현상이 저감될 수 있다. 컨택홀(118b)이 형성된 영역에는 제1 광흡수층(160)이 배치되지 않으므로, 컨택홀(118b)에 금속 물질이 배치되는 경우 외광 반사가 발생할 수 있다.
이에, 실시예에 따른 디스플레이 장치(100)에서는 투명 전극(TE)이 연결 전극(CE) 상에 배치되고, 연결 전극(CE) 외측으로 연장된 투명 전극(TE)의 연장된 부분이 컨택홀(118b)에 의해 노출되어 화소 전극(PE)과 연결될 수 있다. 따라서, 실시예에 따른 디스플레이 장치(100)에서는 제1 광흡수층(160)의 배치 위치와 무관하게 컨택홀(118b)에서의 외광 반사 형상이 저감될 수 있고, 디스플레이 장치(100)의 시인성을 향상시킬 수 있는 기술적 효과가 있다.
또한, 실시예에 따른 디스플레이 장치(100)에서는 제1 광흡수층(160)을 통해 발광 소자(LED)로부터 발광된 광이 제1 트랜지스터(TR1)의 제1 액티브층(ACT1), 제2 트랜지스터(TR2)의 제2 액티브층(ACT2) 및 제3 트랜지스터(TR3)의 제3 액티브층(ACT3)으로 입사하는 것을 차단할 수 있다.
제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제3 액티브층(ACT3)이 산화물 반도체로 이루어지는 경우, 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제3 액티브층(ACT3)으로 입사하는 광에 의해 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제3 액티브층(ACT3)이 열화될 수 있다.
이에, 실시예에 따른 디스플레이 장치(100)에서는 제1 광흡수층(160)이 발광 소자(LED)가 배치된 영역을 둘러싸도록 배치되어, 발광 소자로(LED)부터 발광된 광이 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제3 액티브층(ACT3)으로 입사하는 것을 차단할 수 있고, 트랜지스터(TR1, TR2, TR3)의 안정성을 개선시킬 수 있는 복합적 기술적 효과가 있다.
도 5는 제2 실시예에 따른 디스플레이 장치의 단면도이다. 도 5의 디스플레이 장치(500)는 도 1 내지 도 3의 디스플레이 장치(100)와 비교하여 제2 광흡수층(570)이 더 배치되고 컨택홀(518b)에 투명 전극(TE)이 배치되지 않은 것만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 5를 참조하면, 제2 광흡수층(570)은 화소 전극(PE) 상에 더 배치될 수 있다. 제2 광흡수층(570)은 화소 전극(PE) 상에서 복수의 서브 화소(SP) 사이에 배치될 수 있다. 제2 광흡수층(570)은 복수의 서브 화소(SP) 간의 혼색을 저감하고, 외광 반사 현상을 최소화하기 위해 배치되는 구성으로, 발광 소자(LED)로부터 발광된 광을 흡수하도록 배치될 수 있다.
또한 제2 광흡수층(570)은 연결 전극(CE) 하부의 컨택홀과 중첩하도록 배치되어 연결 전극(CE) 하부의 컨택홀에 의한 외광 반사를 최소화할 수 있다. 제2 광흡수층(570)은 제1 광흡수층(160)과 같이 불투명한 물질로 이루어질 수 있으며, 예를 들어, 블랙 레진(black resin)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
도 5를 참조하면, 제1 평탄화층(518)의 컨택홀(518b)은 연결 전극(CE)의 상면을 노출하도록 배치될 수 있다. 구체적으로, 제1 평탄화층(518)의 컨택홀(518b)은 제3 패시베이션층(116), 제1 광흡수층(160) 및 제2 평탄화층(119)의 컨택홀과 중첩하며 연결 전극(CE)의 상면을 노출하도록 포함될 수 있다. 이에, 컨택홀(518b)은 연결 전극(CE) 하부의 컨택홀과 중첩하도록 배치될 수 있고, 컨택홀(518b)에 배치된 화소 전극(PE)이 연결 전극(CE)과 전기적으로 연결될 수 있다.
제2 실시예에 따른 디스플레이 장치(500)에서는 화소 전극(PE) 상에 제2 광흡수층(570)이 더 배치됨에 따라 컨택홀(518b)과 연결 전극(CE) 하부의 컨택홀이 중첩하게 배치되더라도 연결 전극(CE) 하부의 컨택홀에 의한 외광 반사 현상을 최소화할 수 있는 기술적 효과가 있다.
먼저, 앞서 설명한 바와 같이 컨택홀(518b)과 연결 전극(CE) 하부의 컨택홀이 중첩하게 배치되고, 연결 전극(CE)의 상면이 컨택홀(518b)에 의해 노출될 경우, 연결 전극(CE) 하부의 컨택홀에 의한 외광 반사 현상에 의해 디스플레이 장치(100)의 시인성이 저하되는 문제가 있을 수 있다.
이에, 제2 실시예에서는 컨택홀(518b)과 연결 전극(CE) 하부의 컨택홀이 중첩하는 영역의 상부에 제2 광흡수층(570)을 더 배치함으로써, 연결 전극(CE) 하부의 컨택홀과 컨택홀(518b)이 중첩하더라도 컨택홀(518b) 및 연결 전극(CE) 하부의 컨택홀에 의해 연결 전극(CE) 하부의 금속 배선으로부터 반사된 외광을 제2 광흡수층(570)에 흡수시킬 수 있다.
이에 따라 연결 전극(CE) 하부의 컨택홀과 컨택홀(518b)의 중첩에 의한 외광 반사 현상을 저감시킬 수 있는 기술적 효과가 있다. 따라서, 제2 실시예에 따른 디스플레이 장치(500)에서는 화소 전극(PE) 상에 제2 광흡수층(570)이 더 배치됨에 따라 컨택홀(518b)과 연결 전극(CE) 하부의 컨택홀이 중첩하게 배치되더라도 연결 전극(CE) 하부의 컨택홀에 의한 외광 반사 현상을 최소화할 수 있고, 디스플레이 장치(500)의 시인성을 향상시킬 수 있는 기술적 효과가 있다.
도 6은 제3 실시예에 따른 디스플레이 장치의 단면도이다. 도 6의 디스플레이 장치(600)는 도 1 내지 도 3의 디스플레이 장치(100)와 비교하여 제3 광흡수층(680)이 더 배치된 것만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 6을 참조하면, 하부 평탄화층(114)에는 제3 광흡수층(680)이 더 배치될 수 있다. 제3 광흡수층(680)은 개구부(118a)와 중첩하도록 제1 조립 배선(121) 및 제2 조립 배선(122)의 하부에 배치될 수 있다. 즉, 제3 광흡수층(680)은 발광 소자(LED)가 배치된 하부 영역에 배치될 수 있다.
제3 광흡수층(680)은 발광 소자(LED)로부터 발광된 광을 흡수하도록 광흡수특성을 가질 수 있다. 제3 광흡수층(680)은 불투명한 물질로 이루어질 수 있으며, 예를 들어, 블랙 레진(black resin)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제3 실시예에 따른 디스플레이 장치(600)에서는 발광 소자(LED)가 배치된 하부 영역과 중첩하는 하부 평탄화층(114)에 제3 광흡수층(680)이 배치되어, 액티브층(ACT1, ACT2, ACT3)이 발광 소자(LED)에서 발광된 광에 의해 열화되는 것을 최소화할 수 있는 기술적 효과가 있다.
제3 광흡수층(680)은 발광 소자(LED)로부터 발광된 광이 하부 평탄화층(114)의 아래에 배치된 트랜지스터(TR1, TR2, TR3)의 액티브층(ACT1, ACT2, ACT3)으로 입사하는 것을 차단할 수 있다.
액티브층(ACT1, ACT2, ACT3)이 산화물 반도체로 이루어지는 경우, 액티브층(ACT1, ACT2, ACT3)으로 입사하는 광에 의해 액티브층(ACT1, ACT2, ACT3)이 열화될 수 있다. 이에, 제3 광흡수층(680)이 발광 소자(LED)가 배치된 하부 영역에 배치되어, 발광 소자로(LED)부터 발광된 광이 액티브층((ACT1, ACT2, ACT3))으로 입사하는 것을 차단할 수 있다.
따라서,제3 실시예에 따른 디스플레이 장치(600)에서는 발광 소자(LED)가 배치된 하부 영역과 중첩하는 하부 평탄화층(114)에 제3 광흡수층(680)이 배치되어, 액티브층(ACT1, ACT2, ACT3)이 발광 소자(LED)에서 발광된 광에 의해 열화되는 것을 최소화할 수 있고, 트랜지스터(TR1, TR2, TR3)의 안정성을 개선할 수 있는 복합적 기술적 효과가 있다.
도 7은 제4 실시예에 따른 디스플레이 장치의 단면도이다. 도 7의 디스플레이 장치(700)는 도 1 내지 도 3의 디스플레이 장치(100)와 비교하여 제3 광흡수층(780)이 더 배치된 것만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 7을 참조하면, 트랜지스터(TR1, TR2, TR3) 상에는 제3 광흡수층(780)이 배치될 수 있다. 제3 광흡수층(780)은 트랜지스터(TR1, TR2, TR3)를 둘러싸도록 배치되어 트랜지스터(TR1, TR2, TR3)가 배치된 영역을 평탄화할 수 있다. 이에, 제3 광흡수층(780)은 하부 평탄화층으로 기능할 수 있다.
이때, 제3 광흡수층(780)은 적어도 표시 영역(AA) 전체에 배치되어 외광 반사를 저감하는 것과 동시에 발광 소자(LED)로부터 발광된 광이 액티브층(ACT1, ACT2, ACT3)으로 입사하는 것을 최소화할 수 있는 기술적 효과가 있다.
제3 광흡수층(780)은 발광 소자(LED)로부터 발광된 광과 외광을 흡수하도록 광흡수특성을 가질 수 있다. 제3 광흡수층(780)은 불투명한 물질로 이루어질 수 있으며, 예를 들어, 블랙 레진(black resin)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제4 실시예에 따른 디스플레이 장치(700)에서는 적어도 표시 영역(AA) 전체에서 복수의 트랜지스터(TR1, TR2, TR3)의 상부를 평탄화하도록 제3 광흡수층(780)이 배치되어, 액티브층(ACT1, ACT2, ACT3)이 발광 소자(LED)에서 발광된 광에 의해 열화되는 것을 최소화할 수 있는 기술적 효과가 있다.
제3 광흡수층(780)은 발광 소자(LED)로부터 발광된 광이 트랜지스터(TR1, TR2, TR3)의 액티브층(ACT1, ACT2, ACT3)으로 입사하는 것을 차단할 수 있는 기술적 효과가 있다. 액티브층(ACT1, ACT2, ACT3)이 산화물 반도체로 이루어지는 경우, 액티브층(ACT1, ACT2, ACT3)으로 입사하는 광에 의해 액티브층(ACT1, ACT2, ACT3)이 열화될 수 있다.
이에, 제3 광흡수층(780)이 발광 소자(LED)가 배치된 하부 영역에 배치되어, 발광 소자로(LED)부터 발광된 광이 액티브층(ACT1, ACT2, ACT3)으로 입사하는 것을 차단할 수 있다.
따라서, 제4 실시예에 따른 디스플레이 장치(700)에서는 적어도 표시 영역(AA) 전체에서 복수의 트랜지스터(TR1, TR2, TR3)의 상부를 평탄화하도록 제3 광흡수층(780)이 배치되어, 액티브층(ACT1, ACT2, ACT3)이 발광 소자에서 발광된 광에 의해 열화되는 것을 최소화할 수 있고, 트랜지스터(TR1, TR2, TR3)의 안정성을 개선할 수 있는 복합적 기술적 효과가 있다.
또한, 제4 실시예에 따른 디스플레이 장치(700)에서는 제3 광흡수층(780)이 평탄화층으로 기능할 수 있다. 따라서, 제3 광흡수층(780)을 형성하기 위한 별도의 공정이 필요하지 않으므로 공정 비용을 절감할 수 있다. 구체적으로, 제3 광흡수층(780)은 평탄화층으로 기능함과 동시에 외광 반사 현상을 저감하는 광흡수층으로 기능할 수 있다. 이에, 평탄화층과는 별도의 제3 광흡수층(780)을 형성하지 않을 수 있으므로, 공정 횟수가 저감될 수 있다.
따라서, 제4 실시예에 따른 디스플레이 장치(700)에서는 제3 광흡수층(780)이 복수의 트랜지스터(TR1, TR2, TR3) 상에 배치되어 평탄화층으로도 기능할 수 있으므로, 디스플레이 장치(700)의 제조 공정이 단순화될 수 있고, 공정 비용을 절감할 수 있는 기술적 효과가 있다.
도 8은 제5 실시예에 따른 디스플레이 장치의 단면도이다. 도 8의 디스플레이 장치(800)는 도 5의 디스플레이 장치(500)와 비교하여 반사판(RP), 제1 평탄화층(817), 제2 광흡수층(870) 및 복수의 조립 배선(820)이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 8을 참조하면, 복수의 제1 조립 배선(821) 각각은 제1 도전층(821a) 및 제1 클래드층(821b)을 포함한다. 제1 클래드층(821b)은 제2 패시베이션층(115) 상에 배치될 수 있다. 제1 도전층(821a)은 제1 클래드층(821b)에 접하여 전기적으로 연결될 수 있다. 예를 들어, 제1 클래드층(821b)은 제1 도전층(821a)의 상면과 측면을 덮도록 배치될 수 있다. 그리고 제1 도전층(821a)은 제1 클래드층(821b)보다 두꺼운 두께를 가질 수 있다.
제1 클래드층(821b)은 제1 도전층(821a)보다 부식에 강한 물질로 이루어져 디스플레이 장치(800) 제조 시 제1 조립 배선(821)의 제1 도전층(821a)과 제2 조립 배선(822)의 제2 도전층(822a) 간의 마이그레이션(migration)에 의한 쇼트 불량을 최소화할 수 있다. 예를 들어, 제1 클래드층(821b)은 몰리브덴(Mo), 몰리브덴 티타늄(MoTi) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 제1 점핑 배선(JL1)이 제2 패시베이션층(115) 상에서 제1 클래드층(821b)과 이격되도록 배치될 수 있다. 제1 점핑 배선(JL1)은 제2 조립 배선(822)과 상이한 층에 배치되고, 컨택홀 연결에 의해 제2 조립 배선(822)과 전기적으로 연결될 수 있다. 제1 점핑 배선(JL1)은 제1 클래드층(821b)과 동일층 상에 배치될 수 있고, 예를 들어, 제1 점핑 배선(JL1)은 몰리브덴(Mo), 몰리브덴 티타늄(MoTi) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제3 패시베이션층(116)은 제1 조립 배선(821) 및 제1 점핑 배선(JL1) 상에 배치될 수 있다. 제3 패시베이션층(116)은 제3 패시베이션층(116) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
복수의 제2 조립 배선(822) 각각은 제2 도전층(822a) 및 제2 클래드층(822b)을 포함한다. 제2 도전층(822a)은 제3 패시베이션층(116) 상에 배치될 수 있다. 그리고 제2 클래드층(822b)은 제2 도전층(822a)에 접하여 전기적으로 연결될 수 있다. 예를 들어, 제2 클래드층(822b)은 제2 도전층(822a)의 상면과 측면을 덮도록 배치될 수 있다. 그리고 제2 도전층(822a)은 제2 클래드층(822b)보다 두꺼운 두께를 가질 수 있다.
도 8을 참조하면, 제2 클래드층(822b)은 제2 도전층(822a)의 측면을 따라 제2 도전층(822a)의 상면에서 제3 페시베이션층(116)의 상면으로 연장된다. 제3 페시베이션층(116)의 상면으로 연장된 제2 클래드층(882b)은 제1 점핑 배선(JL1)과 중첩하도록 배치되고, 컨택홀 연결에 의해 제1 점핑 배선(JL1)과 전기적으로 연결될 수 있다. 이에, 제2 조립 배선(822)은 제1 점핑 배선(JL1)과 전기적으로 연결될 수 있다.
제1 평탄화층(817)은 복수의 조립 배선(820) 상에 배치될 수 있다. 구체적으로 제1 평탄화층(817)은 복수의 제1 조립 배선(821), 복수의 제2 조립 배선(822), 제1 점핑 배선(JL1) 및 연결 전극(CE) 상에 배치될 수 있다.
제1 평탄화층(817)은 발광 소자(LED)가 배치된 영역을 둘러싸도록 배치되어 발광 소자(LED)가 배치된 영역을 평탄화할 수 있다. 제1 평탄화층(817)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 평탄화층(817)은 개구부(817a) 및 컨택홀(817b)을 포함하고, 제1 평탄화층(817)의 개구부(817a) 내에는 발광 소자(LED)가 배치될 수 있다. 제1 평탄화층(817)의 컨택홀(817b)은 연결 전극(CE)의 상면을 노출시킨다. 이에, 화소 전극(PE)과 연결 전극(TE)의 노출된 부분이 연결됨에 따라 발광 소자(LED)와 트랜지스터(TR1, TR2, TR3)가 전기적으로 연결될 수 있다.
복수의 개구부(817a)는 복수의 발광 소자(LED)가 삽입되는 부분으로, 포켓으로도 지칭될 수 있다. 복수의 개구부(817a)는 복수의 조립 배선(120)과 중첩하도록 형성될 수 있다.
복수의 발광 소자(LED) 및 제1 점핑 배선(JL1)과 중첩되도록 배치되는 제2 점핑 배선(JL2)은 복수의 개구부 상에 배치될 수 있다. 즉, 제2 점핑 배선(JL2)은 발광 소자(LED)가 안착되는 위치에 대응되도록 배치되고, 도전성 물질로 이루어지며, 발광 소자(LED)와 전기적으로 연결될 수 있다. 제2 점핑 배선(JL2)은 제1 점핑 배선(JL1)과 컨택홀 연결에 의해 전기적으로 연결될 수 있다.
도 8을 참조하면, 제1 클래드층(821b) 및 제2 클래드층(822b)은 제1 도전층(821a) 및 제2 도전층(822a)의 외측 영역으로 연장되도록 배치되고, 제2 클래드층(822b)은 발광 소자와 중첩되도록 배치되는 제1 점핑 배선(JL1) 및 제2 점핑 배선(JL2)과 전기적으로 연결될 수 있다. 그리고, 발광 소자(LED)는 제1 도전층(821a)의 외측 영역으로 연장된 제1 클래드층(821b) 및 제2 도전층(822a)의 외측으로 연장된 제2 클래드층(822b)의 연장된 부분과 중첩하도록 배치된다.
또한, 발광 소자(LED)와 중첩하도록 배치되며 제2 도전층(822a)의 상면에서 제2 도전층(822a)의 외측으로 연장되도록 배치된 제2 클래드층(822b)은 발광 소자(LED)와 중첩하며 전기적으로 연결되도록 배치된 제1 점핑 배선(JL1)과 서로 중첩하도록 배치될 수 있다. 이에, 발광 소자(LED)는 제1 도전층(821a) 및 제2 도전층(822a)과 중첩하지 않도록 배치될 수 있다.
복수의 개구부(817a)가 형성된 제1 평탄화층(817)의 측면에는 복수의 반사판(RP)이 배치된다. 복수의 반사판(RP)은 복수의 발광 소자(LED)를 둘러싸도록 배치된다. 복수의 반사판(RP)은 복수의 발광 소자(LED)에서 발광된 광을 집광할 수 있도록 구성된다. 복수의 반사판(RP)은, 예를 들어, 알루미늄(Al) 등을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 반사판(RP)은 예를 들어, 서로 이격된 복수의 반사판(RP)이 발광 소자(LED)를 각각 둘러싸도록 배치될 수 있다. 이에 복수의 반사판(RP)은 복수의 조립 배선(820)과 직접 접촉하며 간섭하지 않도록 배치될 수 있고, 반사판(RP)과 복수의 조립 배선(820)이 간섭하여 복수의 조립 배선(820)에 단락이 발생하는 것을 방지할 수 있다.
제2 평탄화층(818)은 제1 평탄화층(817) 및 반사판(RP) 상에는 배치될 수 있다. 제2 평탄화층(818)은 제1 평탄화층(817)의 상면 및 반사판(RP)이 배치된 측면을 둘러싸도록 배치된다. 이에, 반사판(RP)은 제1 평탄화층(817)과 제2 평탄화층(818) 사이에 배치될 수 있고, 제1 평탄화층(817) 및 제2 평탄화층(818)에 의해 안정적으로 지지될 수 있다. 제2 평탄화층(818)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 평탄화층(818)은 복수의 발광 소자(LED) 각각이 안착되는 복수의 개구부(818a) 및 복수의 연결 전극(CE) 각각을 노출시키는 복수의 컨택홀(518b)을 포함한다. 이때, 제2 평탄화층(818)의 개구부(818a)는 제1 평탄화층(817)의 개구부(817a)와 중첩하고, 제2 평탄화층(818)의 컨택홀(518b)은 제1 평탄화층(817)의 컨택홀(817b)과 중첩하도록 배치될 수 있다.
제5 실시예에 따른 디스플레이 장치(800)에서는 개구부(817a)가 배치된 제1 평탄화층(817)의 측면에 발광 소자(LED)를 둘러싸도록 반사판(RP)이 배치됨에 의해 발광 소자(LED)에서 발광된 광의 집광 효율이 향상될 수 있다. 구체적으로 반사판(RP)은 발광 소자(LED)에서 발광된 광이 디스플레이 장치(800)의 외부를 향해 반사될 수 있도록 경사지도록 배치될 수 있다.
이에, 발광 소자(LED)에서 발광된 광들 중 특히 발광 소자(LED)의 측면 및 하측 방향으로 발광된 광들이 반사판(RP)에 반사되어 디스플레이 장치(800)의 외부로 광 경로가 변경될 수 있으며, 발광 소자(LED)에서 발광된 광들 중 특히 발광 소자(LED)의 측면 및 하측 방향으로 유실될 수 있는 광들을 디스플레이 장치(800)의 외부로 추출할 수 있다.
따라서, 제5 실시예에 따른 디스플레이 장치(800)에서는 개구부(817a)가 배치된 제1 평탄화층(817a)의 측면에 발광 소자(LED)를 둘러싸도록 반사판(RP)이 배치됨에 의해 발광 소자(LED)에서 발광된 광의 집광 효율이 향상될 수 있고, 디스플레이 장치(800)의 휘도를 향상시킬 수 있는 복합적 기술적 효과가 있다.
도 9는 제6 실시예에 따른 디스플레이 장치의 단면도이다. 도 9의 디스플레이 장치(900)는 도 8의 디스플레이 장치(800)와 비교하여 복수의 반사판(RP) 및 복수의 조립 배선(920)이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
복수의 제1 조립 배선(921)은 제1 도전층(921a) 및 제1 클래드층(921b)을 포함한다. 제1 도전층(921a)은 제2 패시베이션층(115) 상에 배치될 수 있다. 제1 클래드층(921b)은 제1 도전층(921a)에 접할 수 있다. 예를 들어, 제1 클래드층(921b)은 제1 도전층(921a)의 상면과 측면을 덮도록 배치될 수 있다. 그리고 제1 도전층(921a)은 제1 클래드층(921b)보다 두꺼운 두께를 가질 수 있다.
이어서, 제3 패시베이션층(116)은 제1 조립 배선(921) 상에 배치될 수 있다. 제3 패시베이션층(116)은 제3 패시베이션층(116) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
복수의 조립 배선(920) 중 복수의 제2 조립 배선(922)이 제3 패시베이션층(116) 상에 배치될 수 있다. 복수의 제1 조립 배선(921)과 복수의 제2 조립 배선(922)은 서로 이격되어 배치될 수 있다.
복수의 제2 조립 배선(922) 각각은 제2 도전층(922a) 및 제2 클래드층(922b)을 포함한다. 제2 도전층(922a)은 제3 패시베이션층(116) 상에 배치될 수 있다. 그리고 제2 클래드층(922b)은 제2 도전층(922a)에 접하여 전기적으로 연결될 수 있다. 예를 들어, 제2 클래드층(922b)은 제2 도전층(922a)의 상면과 측면을 덮도록 배치될 수 있다. 그리고 제2 도전층(922a)은 제2 클래드층(922b)보다 두꺼운 두께를 가질 수 있다.
제2 클래드층(922b)은 제2 도전층(922a)보다 부식에 강한 물질로 이루어져 디스플레이 장치(900) 제조 시 제1 조립 배선(921)과 제2 조립 배선(922) 간의 마이그레이션에 의한 쇼트 불량을 최소화할 수 있다. 예를 들어, 제2 클래드층(922b)은 몰리브덴(Mo), 몰리브덴 티타늄(MoTi) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 제1 평탄화층(917)이 복수의 제2 조립 배선(922) 상에 배치될 수 있다. 제1 평탄화층(917)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
한편, 제1 평탄화층(917)은 복수의 발광 소자(LED) 각각이 안착되는 복수의 개구부(917a) 및 복수의 연결 전극(CE) 각각을 노출시키는 복수의 컨택홀(917b)를 포함한다. 복수의 개구부(917a)는 복수의 발광 소자(LED)가 삽입되는 부분으로, 포켓으로도 지칭될 수 있다.
도 9를 참조하면, 제1 클래드층(921b) 및 제2 클래드층(922b)은 제1 도전층(921a) 및 제2 도전층(921a)의 외측 영역으로 연장되도록 배치된다. 그리고, 발광 소자(LED)는 제1 도전층(921a) 및 제2 도전층(921a)의 외측 영역으로 연장된 제1 클래드층(921b) 및 제2 클래드층(922b)과 중첩하도록 배치될 수 있다. 즉, 발광 소자(LED)는 제1 도전층(921a) 및 제2 도전층(921a)과 중첩하지 않도록 배치될 수 있다.
그리고 개구부(917a)에서는 복수의 제2 조립 배선(922)의 제2 클래드층(922b)의 일부분이 노출될 수 있다. 반면, 개구부(917a)에서 제3 패시베이션층(116)은 제1 조립 배선(921) 모두를 덮고 있기 때문에 제1 조립 배선(921)의 제1 클래드층(921b)은 개구부(917a)에 중첩하나, 개구부(917a)에서 노출되지 않을 수 있다.
복수의 개구부(917a)가 형성된 제1 평탄화층(917)의 측면에는 복수의 반사판(PR)이 배치될 수 있다. 복수의 반사판(PR)은 복수의 발광 소자(LED)를 둘러싸도록 배치될 수 있다. 복수의 반사판(PR)은 복수의 발광 소자(LED)에서 발광된 광을 집광할 수 있도록 구성된다. 복수의 반사판(PR)은, 예를 들어, 알루미늄(Al) 등을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 반사판(PR)은 제1 조립 배선(921)과 인접하도록 배치된 제1 반사판(RP1) 및 제2 조립 배선(922)과 인접하도록 배치된 제2 반사판(RP2)을 포함한다.
도 9를 참조하면, 제1 반사판(RP1)은 제3 패시베이션층(116)의 아래에 배치된 제1 조립 배선(921)의 제1 클래드층(921b)과 컨택홀 연결에 의해 접촉하도록 배치될 수 있고, 이에 제1 클래드층(921b) 및 제1 도전층(921a)과 제1 반사판(RP1)이 전기적으로 연결될 수 있다.
그리고 제2 반사판(RP2)은 제2 조립 배선(922)의 제2 클래드층(922b) 상에 배치되어 제2 클래드층(922b) 및 제2 도전층(922a)과 전기적으로 연결될 수 있다. 즉, 제1 반사판(RP1)은 제1 조립 배선(921)과 전기적으로 연결되고, 제2 반사판(RP2)은 제2 조립 배선(922)과 전기적으로 연결될 수 있다.
제6 실시예에 따른 디스플레이 장치(900)에서는 제1 반사판(RP1)은 제1 조립 배선(921)과 전기적으로 연결되고, 제2 반사판(RP2)은 제2 조립 배선(922)과 전기적으로 연결되므로, 발광 소자(LED)의 조립 제어력을 향상시킬 수 있는 기술적 효과가 있다.
먼저, 발광 소자(LED)는 제1 조립 배선(921)과 제2 조립 배선(922)에 의해 형성된 전기장에 의해 개구부(917a)에 자가 조립될 수 있다. 제6 실시예에 따른 디스플레이 장치(900)에서는 복수의 조립 배선(920)의 상부에서 발광 소자(LED)를 둘러 싸도록 배치된 복수의 반사판(RP)과 복수의 조립 배선(920)이 각각 연결됨에 따라 복수의 조립 배선(920)에 의해 형성되는 전기장이 입체적으로 보다 강하게 형성될 수 있다.
이에, 복수의 조립 배선(920) 및 복수의 반사판(RP)에 의해 형성된 전기장에 의해 발광 소자(LED)에 대한 인력이 증가할 수 있고, 발광 소자(LED)는 개구부(917a)에서 더욱 안정적으로 자가 조립될 수 있다.
따라서, 제6 실시예에 따른 디스플레이 장치(900)에서는 제1 반사판(RP1)은 제1 조립 배선(921)과 전기적으로 연결되고, 제2 반사판(RP2)은 제2 조립 배선(922)과 전기적으로 연결되므로, 발광 소자(LED)의 조립 제어력을 향상시킬 수 있고, 발광 소자(LED)가 안정적으로 자가 조립될 수 있는 기술적 효과가 있다.
도 10은 제7 실시예에 따른 디스플레이 장치의 단면도이다. 도 10의 디스플레이 장치(1000)는 도 9의 디스플레이 장치(900)와 비교하여 제1 광흡수층(1060)이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
복수의 서브 화소(SP) 각각에 연결 전극(CE)이 배치될 수 있다. 복수의 연결 전극(CE)은 복수의 제2 트랜지스터(TR2)의 상부에 배치되어 제2 복수의 트랜지스터(TR2)와 전기적으로 연결될 수 있다.
구체적으로, 연결 전극(CE)은 제2 패시베이션층(115)에 형성된 컨택홀을 통해 제2 커패시터 전극(ST2)이자 제2 트랜지스터(TR2)의 제2 소스 전극(SE2)과 전기적으로 연결된다. 연결 전극(CE)은 발광 소자(LED)와 구동 트랜지스터인 제2 트랜지스터(TR2)를 전기적으로 연결하기 위한 전극으로, 연결 전극(CE)은 제1 조립 배선(921)과 동일 층에서 동일 물질로 형성될 수 있다.
투명 전극(TE)은 연결 전극(CE) 상에 배치될 수 있다. 투명 전극(TE)은 연결 전극(CE) 상에 배치되어 연결 전극(CE)과 발광 소자(LED)를 전기적으로 연결할 수 있다. 투명 전극(TE)은 연결 전극(CE)의 상부에서 연결 전극(CE) 외측으로 연장되도록 배치될 수 있다. 즉, 투명 전극(TE)의 일부는 연결 전극(CE)과 중첩하고, 투명 전극(TE)의 다른 일부는 연결 전극(CE)과 중첩하지 않는 위치로 연장되어 배치될 수 있다.
투명 전극(TE)은 투명한 도전성 물질로 형성될 수 있다. 투명 전극(TE)은, 예를 들어, ITO(Indium Tin Oxide) 등으로 형성될 수 있으나, 이에 제한되지 않는다.
제1 광흡수층(1060)은 복수의 제2 조립 배선(922) 상에 배치될 수 있다. 구체적으로 제1 광흡수층(1060)은 복수의 제1 조립 배선(821), 복수의 제2 조립 배선(922) 및 연결 전극(CE) 상에 배치될 수 있다. 제1 광흡수층(1060)은 발광 소자(LED)가 배치된 영역을 둘러싸도록 배치되어 발광 소자(LED)가 배치된 영역을 평탄화할 수 있다. 이에, 제1 광흡수층(1060)도 평탄화층으로 기능할 수 있다.
제1 광흡수층(1060)은 복수의 서브 화소(SP) 간의 혼색을 저감할 수 있고, 외광 반사를 저감할 수 있다. 제1 광흡수층(1060)은 광흡수 특성을 갖는 물질로 이루어질 수 있다. 예를 들어, 제1 광흡수층(1060)은 불투명한 물질로 이루어질 수 있으며, 예를 들어, 블랙 레진(black resin)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
한편, 제1 광흡수층(1060)은 복수의 발광 소자(LED) 각각이 안착되는 복수의 개구부(1060a) 및 복수의 연결 전극(CE) 각각을 노출시키는 복수의 컨택홀(160b)를 포함한다. 복수의 개구부(1060a)는 복수의 발광 소자(LED)가 삽입되는 부분으로, 포켓으로도 지칭될 수 있다.
도 10을 참조하면, 제1 클래드층(921b) 및 제2 클래드층(922b)은 제1 도전층(921a) 및 제2 도전층(921a)의 외측 영역으로 연장되도록 배치될 수 있다. 그리고, 발광 소자(LED)는 제1 도전층(921a) 및 제2 도전층(921a)의 외측 영역으로 연장된 제1 클래드층(921b) 및 제2 클래드층(922b)과 중첩하도록 배치된다. 즉, 발광 소자(LED)는 제1 도전층(921a) 및 제2 도전층(921a)과 중첩하지 않도록 배치될 수 있다.
그리고 개구부(917a)에서는 복수의 제2 조립 배선(922)의 제2 클래드층(922b)의 일부분이 노출될 수 있다. 반면, 개구부(917a)에서 제3 패시베이션층(116)은 제1 조립 배선(921) 모두를 덮고 있기 때문에 제1 조립 배선(921)의 제1 클래드층(921b)은 개구부(917a)에 중첩하나, 개구부(917a)에서 노출되지 않을 수 있다.
복수의 반사판(PR)은 복수의 개구부(917a)가 형성된 제1 광흡수층(1060)의 측면에 배치될 수 있다. 복수의 반사판(PR)은 복수의 발광 소자(LED)를 둘러싸도록 배치될 수 있다. 복수의 반사판(PR)은 복수의 발광 소자(LED)에서 발광된 광을 집광할 수 있도록 구성된다. 복수의 반사판(PR)은, 예를 들어, 알루미늄(Al) 등을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 반사판(PR)은 제1 조립 배선(921)과 인접하도록 배치된 제1 반사판(RP1) 및 제2 조립 배선(922)과 인접하도록 배치된 제2 반사판(RP2)을 포함한다.
도 10을 참조하면, 제1 반사판(RP1)은 제3 패시베이션층(116)의 아래에 배치된 제1 조립 배선(921)의 제1 클래드층(921b)과 컨택홀 연결에 의해 접촉하도록 배치될 수 있고, 이에 제1 클래드층(921b) 및 제1 도전층(921a)과 제1 반사판(RP1)이 전기적으로 연결될 수 있다. 그리고 제2 반사판(RP2)은 제2 조립 배선(922)의 제2 클래드층(922b) 상에 배치되어 제2 클래드층(922b) 및 제2 도전층(922a)과 전기적으로 연결될 수 있다. 즉, 제1 반사판(RP1)은 제1 조립 배선(921)과 전기적으로 연결되고, 제2 반사판(RP2)은 제2 조립 배선(922)과 전기적으로 연결될 수 있다.
제7 실시예에 따른 디스플레이 장치(1000)에서는 제1 반사판(RP1)은 제1 조립 배선(921)과 전기적으로 연결되고, 제2 반사판(RP2)은 제2 조립 배선(922)과 전기적으로 연결되므로, 발광 소자(LED)의 조립 제어력을 향상시킬 수 있는 기술적 효과가 있다.
먼저, 발광 소자(LED)는 제1 조립 배선(921)과 제2 조립 배선(921)에 의해 형성된 전기장에 의해 개구부(1060a)에 자가 조립될 수 있다. 이때, 제1 조립 배선(921) 및 제2 조립 배선(921)은 평면 상에 배치되는 구성이므로, 제1 조립 배선(921) 및 제2 조립 배선(922)만으로 전기장이 형성될 경우, 전기장은 발광 소자(LED)의 하면만을 고정시키도록 구성될 수 있다.
반면 제7 실시예에 따른 디스플레이 장치(1000)에서는 복수의 조립 배선(920)의 상부에서 발광 소자(LED)를 둘러 싸도록 배치된 복수의 반사판(RP)과 복수의 조립 배선(920)이 각각 연결됨에 따라 복수의 조립 배선(920)에 의해 형성되는 전기장이 입체 방향으로 형성될 수 있다.
이에, 복수의 조립 배선(920) 및 복수의 반사판(RP)에 의해 형성된 입체 방향의 전기장에 의해 발광 소자(LED)에 대한 인력이 증가할 수 있고, 발광 소자(LED)는 개구부(1060a)에서 더욱 안정적으로 자가 조립될 수 있다.
따라서, 제7 실시예에 따른 디스플레이 장치(1000)에서는 제1 반사판(RP1)은 제1 조립 배선(921)과 전기적으로 연결되고, 제2 반사판(RP2)은 제2 조립 배선(922)과 전기적으로 연결되므로, 발광 소자(LED)의 조립 제어력을 향상시킬 수 있고, 발광 소자(LED)가 안정적으로 자가 조립될 수 있는 복합적 기술적 효과가 있다.
제7 실시예에 따른 디스플레이 장치(1000)에서는 복수의 조립 배선(920)과 제1 평탄화층(118) 사이에 제1 광흡수층(1060)을 배치하고, 제1 광흡수층(1060)이 복수의 발광 소자(LED)가 배치된 영역을 둘러싸도록 배치됨으로써, 디스플레이 장치(1000)의 휘도를 향상시킬 수 있는 기술적 효과가 있다.
먼저, 기존의 디스플레이 장치에서는 평탄화층 및 화소 전극 상에 광흡수층을 형성함에 따라 복수의 발광 소자의 상부에 광흡수층이 배치되도록 구성되었다.
이에, 복수의 발광 소자의 측면으로 발광되는 광 및 대각선 상부로 발광되는 광은 광흡수층에 의해 흡수되어, 발광 소자로부터 발광되는 광 중 상당수가 광흡수층에 흡수되고, 디스플레이 장치의 휘도, 특히, 측면 휘도가 저하되는 문제가 있었다.
이에, 제7 실시예에 따른 디스플레이 장치(1000)에서는 복수의 조립 배선(920)과 제1 평탄화층(1018) 사이에 제1 광흡수층(1060)을 배치함으로써, 발광 소자(LED)에서 발광된 광이 제1 광흡수층(1060)에 의해 흡수되는 정도를 최소화하여 디스플레이 장치(1000)의 휘도, 특히, 측면 휘도를 향상시킬 수 있고, 시야각을 개선할 수 있는 기술적 효과가 있다.
특히, 제7 실시예에 따른 디스플레이 장치(1000)에서는 제1 광흡수층(1060)의 상면이 복수의 발광 소자(LED)의 상면보다 낮게 위치하여, 디스플레이 장치(1000)의 휘도, 특히, 측면 휘도를 더욱 향상시킬 수 있고, 시야각을 더욱 개선할 수 있는 효과가 있다.
또한, 제7 실시예에 따른 디스플레이 장치(1000)에서는 제1 광흡수층(1060)이 복수의 조립 배선(1020) 상에 배치되고, 복수의 발광 소자(LED)를 둘러싸도록 배치되어 평탄화층으로 기능할 수 있다.
따라서, 제1 광흡수층(1060)을 형성하기 위한 별도의 공정이 필요하지 않으므로 공정 비용을 절감할 수 있다. 구체적으로, 제1 광흡수층(1060)은 평탄화층으로 기능함과 동시에 외광 반사 현상을 저감하는 광흡수층으로 기능할 수 있다. 이에, 평탄화층 상에 별도의 제1 광흡수층(160)을 형성하지 않을 수 있으므로, 공정 횟수가 저감될 수 있다.
따라서, 제7 실시예에 따른 디스플레이 장치(1000)에서는 제1 광흡수층(1060)이 복수의 조립 배선(920) 상에 배치되고, 복수의 발광 소자(LED)를 둘러싸도록 배치되어 평탄화층으로도 기능할 수 있으므로, 디스플레이 장치(1000)의 제조 공정이 단순화될 수 있고, 공정 비용을 절감할 수 있는 기술적 효과가 있다.
또한, 제7 실시예에 따른 디스플레이 장치(1000)에서는 연결 전극(CE) 상에 투명 전극(TE)을 배치하고, 화소 전극(PE)은 컨택홀(118b)에 의해 투명 전극(TE)과 연결되어, 컨택홀(118b)에서의 외광 반사 현상이 저감될 수 있다.
컨택홀(118b)이 형성된 영역에는 제1 광흡수층(1060)이 배치되지 않으므로, 컨택홀(118b)에 금속 물질이 배치되는 경우 외광 반사가 발생할 수 있다.
이에, 제7 실시예에 따른 디스플레이 장치(1000)에서는 연결 전극(CE) 상에 투명 전극(TE)이 배치되고, 연결 전극(CE) 외측으로 연장된 투명 전극(TE)의 연장된 부분이 컨택홀(118b)에 의해 노출되어 화소 전극(PE)과 연결된다.
따라서, 제7 실시예에 따른 디스플레이 장치(1000)에서는 제1 광흡수층(1060)의 배치 위치와 무관하게 컨택홀(118b)에서의 외광 반사 형상이 저감될 수 있고, 디스플레이 장치(1000)의 시인성을 향상시킬 수 있는 복합적 기술적 효과가 있다.
또한, 제7 실시예에 따른 디스플레이 장치(1000)에서는 제1 광흡수층(1060)을 통해 발광 소자(LED)로부터 발광된 광이 제1 트랜지스터(TR1)의 제1 액티브층(ACT1), 제2 트랜지스터(TR2)의 제2 액티브층(ACT2) 및 제3 트랜지스터(TR3)의 제3 액티브층(ACT3)으로 입사하는 것을 차단할 수 있다.
제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제3 액티브층(ACT3)이 산화물 반도체로 이루어지는 경우, 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제3 액티브층(ACT3)으로 입사하는 광에 의해 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제3 액티브층(ACT3)이 열화될 수 있다.
이에, 제7 실시예에 따른 디스플레이 장치(1000)에서는 제1 광흡수층(1060)이 발광 소자(LED)가 배치된 영역을 둘러싸도록 배치되어, 발광 소자로(LED)부터 발광된 광이 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 제3 액티브층(ACT3)으로 입사하는 것을 차단할 수 있고, 트랜지스터(TR1, TR2, TR3)의 안정성을 개선시킬 수 있는 복합적 기술적 효과가 있다.
도 11은 제8 실시예에 따른 디스플레이 장치의 단면도이다. 도 11의 디스플레이 장치(1100)는 도 10의 디스플레이 장치(1000)와 비교하여 제3 광흡수층(1180)이 더 배치된 것이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 11을 참조하면, 하부 평탄화층(114)에는 제3 광흡수층(1180)이 더 배치될 수 있다. 제3 광흡수층(1180)은 개구부(918a)와 중첩하도록 제1 조립 배선(921) 및 제2 조립 배선(922)의 하부에 배치될 수 있다. 즉, 제3 광흡수층(1180)은 발광 소자(LED)가 배치된 하부 영역에 배치될 수 있다.
제3 광흡수층(1180)은 발광 소자(LED)로부터 발광된 광을 흡수하도록 광흡수특성을 가질 수 있다. 제3 광흡수층(1180)은 불투명한 물질로 이루어질 수 있으며, 예를 들어, 블랙 레진(black resin)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제8 실시예에 따른 디스플레이 장치(1100)에서는 발광 소자(LED)가 배치된 하부 영역과 중첩하는 하부 평탄화층(114)에 제3 광흡수층(1180)이 배치되어, 액티브층(ACT1, ACT2, ACT3)이 발광 소자(LED)에서 발광된 광에 의해 열화되는 것을 최소화할 수 있는 기술적 효과가 있다.
제3 광흡수층(1180)은 발광 소자(LED)로부터 발광된 광이 하부 평탄화층(114)의 아래에 배치된 트랜지스터(TR1, TR2, TR3)의 액티브층(ACT1, ACT2, ACT3)으로 입사하는 것을 차단할 수 있다. 액티브층(ACT1, ACT2, ACT3)이 산화물 반도체로 이루어지는 경우, 액티브층(ACT1, ACT2, ACT3)으로 입사하는 광에 의해 액티브층(ACT1, ACT2, ACT3)이 열화될 수 있다.
이에, 제3 광흡수층(1180)이 발광 소자(LED)가 배치된 하부 영역에 배치되어, 발광 소자로(LED)부터 발광된 광이 액티브층((ACT1, ACT2, ACT3))으로 입사하는 것을 차단할 수 있다. 따라서, 제8 실시예에 따른 디스플레이 장치(1100)에서는 발광 소자(LED)가 배치된 하부 영역과 중첩하는 하부 평탄화층(114)에 제3 광흡수층(1180)이 배치되어, 액티브층(ACT1, ACT2, ACT3)이 발광 소자(LED)에서 발광된 광에 의해 열화되는 것을 최소화할 수 있고, 트랜지스터(TR1, TR2, TR3)의 안정성을 개선할 수 있는 복합적 기술적 효과가 있다.
도 12는 제9실시예에 따른 디스플레이 장치의 단면도이다. 도 12의 디스플레이 장치(1200)는 도 11의 디스플레이 장치(1100)와 비교하여 제2 광흡수층(1280)이 더 배치된 것이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 12를 참조하면, 제3 광흡수층(1280)이 트랜지스터(TR1, TR2, TR3) 상에는 배치될 수 있다. 제3 광흡수층(1280)은 트랜지스터(TR1, TR2, TR3)를 둘러싸도록 배치되어 트랜지스터(TR1, TR2, TR3)가 배치된 영역을 평탄화할 수 있다.
이에, 제3 광흡수층(1280)은 하부 평탄화층으로 기능할 수 있다. 이때, 제3 광흡수층(1280)은 적어도 표시 영역(AA) 전체에 배치되어 외광 반사를 저감하는 것과 동시에 발광 소자(LED)로부터 발광된 광이 액티브층(ACT1, ACT2, ACT3)으로 입사하는 것을 최소화할 수 있는 기술적 효과가 있다.
제3 광흡수층(1280)은 발광 소자(LED)로부터 발광된 광과 외광을 흡수하도록 광흡수특성을 가질 수 있다. 제3 광흡수층(1280)은 불투명한 물질로 이루어질 수 있으며, 예를 들어, 블랙 레진(black resin)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제9 실시예에 따른 디스플레이 장치(1200)에서는 적어도 표시 영역(AA) 전체에서 복수의 트랜지스터(TR1, TR2, TR3)의 상부를 평탄화하도록 제3 광흡수층(1280)이 배치되어, 액티브층(ACT1, ACT2, ACT3)이 발광 소자(LED)에서 발광된 광에 의해 열화되는 것을 최소화할 수 있다. 제3 광흡수층(1280)은 발광 소자(LED)로부터 발광된 광이 트랜지스터(TR1, TR2, TR3)의 액티브층(ACT1, ACT2, ACT3)으로 입사하는 것을 차단할 수 있다.
액티브층(ACT1, ACT2, ACT3)이 산화물 반도체로 이루어지는 경우, 액티브층(ACT1, ACT2, ACT3)으로 입사하는 광에 의해 액티브층(ACT1, ACT2, ACT3)이 열화될 수 있다. 이에, 제3 광흡수층(1280)이 발광 소자(LED)가 배치된 하부 영역에 배치되어, 발광 소자로(LED)부터 발광된 광이 액티브층(ACT1, ACT2, ACT3)으로 입사하는 것을 차단할 수 있다.
따라서, 제9 실시예에 따른 디스플레이 장치(1200)에서는 적어도 표시 영역(AA) 전체에서 복수의 트랜지스터(TR1, TR2, TR3)의 상부를 평탄화하도록 제3 광흡수층(1280)이 배치되어, 액티브층(ACT1, ACT2, ACT3)이 발광 소자에서 발광된 광에 의해 열화되는 것을 최소화할 수 있고, 트랜지스터(TR1, TR2, TR3)의 안정성을 개선할 수 있는 복합적 기술적 효과가 있다.
다음으로, 도 13은 제10 실시예에 따른 디스플레이 장치(1300)의 단면도이다. 도 13의 디스플레이 장치(1300)은 도 12의 디스플레이 장치(1200)와 비교하여 제1 클래드층(1021b), 제2 클래드층(1022b), 전극 홀(1023)이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 생략한다.
비공개 내부기술에 의하면, 자가 조립을 위해서는 DEP Force가 필요한데, DEP Force의 균일한 제어의 어려움으로 자가 조립을 이용한 조립 시 발광 소자가 조립 홀 내에서 정 위치가 아닌 곳으로 쏠림 혹은 기울어지는 문제가 발생하고 있다.
또한, 발광 소자의 쏠림 혹은 기울임으로 인해 전기적 컨택 공정에 있어서 전기적 접촉 특성이 저하되어 점등률이 저하되는 문제가 있다.
그러므로 비공개 내부기술에 의하면 자기 조립을 위해 DEP Force가 필요하나 DEP Force를 이용하는 경우 반도체 발광소자의 쏠림 현상으로 인해 전기적 접촉 특성이 저하되는 기술적 모순에 직면하고 있다.
예를 들어, 내부 기술에 따른 조립 전극 구조는 제1 조립 전극과 제2 조립 전극 사이에 절연막인 패시베이션층을 개재하고, 그 중 어느 하나만 노출된 상태에서 자가 조립이 진행되고 있다. 그런데 조립 전극 구조가 비 대칭적이어서 전기장 분포도 비대칭으로 형성되어 반도체 발광소자 조립 시 한쪽으로 치우칠 수 있으며, 절연막에 노출된 조립 전극과 발광소자의 본딩 메탈 간의 접합 면적이 적어 발광 칩이 소형화 될수록 신호 인가하기가 어려운 점이 있다.
도 13을 참조하면, 제1 클래드층(1021b)은 제2 패시베이션층(115) 상에 배치되어 제1 도전층(1021a)을 덮으며, 일부는 제2 도전층(1022a) 및 제2 클래드층(1022b) 방향으로 연장될 수 있다.
또한, 제2 클래드층(1022b)은 제3 패시베이션층(116) 상에 배치되어, 제2 도전층(1022a)을 덮으며 일부는 제1 도전층(1021a) 및 제1 클래드층(8101b) 방향으로 연장될 수 있다.
상기 제1 클래드층(1021b)과 제2 클래드층(1022b)은 제3 패시베이션층(116)을 사이에 두고 배치되어, 상하간에 중첩될 수 있다.
한편, 제2 클래드층(1022b)은 발광소자(130) 및 제1 클래드층(1021b)과 중첩되는 영역에 소정의 전극 홀(1023)을 구비할 수 있다. 전극 홀(1023)의 크기는 발광소자(130)의 크기보다 작을 수 있다.
또한, 제1 클래드층(1021b)과 제2 클래드층(1022b)에는 교류전압이 인가되어 전기장이 형성될 수 있다. 이러한 전기장에 의한 DEP force는 제2 클래드층(1022b) 내에 구비된 전극 홀(1023)에서 집중될 수 있다.
발광소자(130)는 제1 클래드층(1021a)과 제2 클래드층(1022b)의 전기장에 의한 유전영동 힘(DEP force)에 의해 제1 개구부(918a) 내에 자가 조립될 수 있다.
한편, 제2 클래드층(1022b)은 발광소자(130)의 아래에 배치될 수 있다. 또한, 상기 제2 클래드층(1022b)은 발광소자(130)의 제1 전극(134))과 접할 수 있다.
따라서, 제2 클래드층(1022b)이 발광소자(130)의 제1 전극(134)의 하면에 배치됨에 따라 발광소자(130)가 균일하게 지지되는 효과가 있다.
다음으로 도 14은 제11 실시예에 따른 디스플레이 장치의 조립 배선을 나타낸 사시도이다.
제11 실시예에서 제1 클래드층(1021b)의 일부와 제2 클래드층(1022b)의 일부는 상하간에 중첩될 수 있다. 예를 들어, 제1 클래드층(1021b)은 제1-1 클래드층(1021b1)과 제1-2 클래드층(1021b2)을 포함할 수 있다.
상기 제1-2 클래드층(1021b2)은 상기 제1-1클래드층(1021b1)에서 상기 제2 클래드층(1022b) 방향으로 연장되는 돌출전극일 수 있다.
또한, 제2 클래드층(1022b)은 제2-1 클래드층(1022b1)과 제2-2 클래드층(1022b2)을 포함할 수 있다.
상기 제2-2 클래드층(1022b2)은 상기 제2-1클래드층(1022b1)에서 상기 제1 클래드층(1021b) 방향으로 연장되는 돌출전극일 수 있다.
이때, 상기 제1-2 클래드층(1021b2)과 상기 제2-2 클래드층(1022b2)은 수직으로 중첩될 수 있다.
또한, 상기 제2-2 클래드층(1022b2)은 전극 홀(1023)을 구비할 수 있다.
제1 클래드층(1021b)과 제2 클래드층(1022b)에 의해 생성된 전기장은 제2 클래드층(1022b) 내에 형성된 전극 홀(1023)로 집중되어 DEP force를 형성한다. 집중된 DEP force에 의해 발광소자(130)의 조립력이 강해질 수 있다.
실시예에 의하면 제1 조립 전극의 제1 클래드층(1021b)과 제2 조립 전극의 제2 클래드층(1022b)을 상하 중첩되도록 배치하고, 제2 조립 전극의 제2 클래드층(1022b)이 전극 홀(1023)을 구비할 수 있다.
이에 따라 제2 클래드층(1022b)의 전극 홀(1023)에 DEP force가 집중되어 형성될 수 있으며, 조립 홀 센터에서 균일한 Dep force가 분포하여 정 조립률이 향상되는 기술적 효과가 있다.
예를 들어, 실시예에 의하면 제1 조립 전극의 제1 클래드층(1021b)과 전극 홀(1023)을 구비한 제2 조립 전극의 제2 클래드층(1022b)이 상하 중첩되도록 배치됨으로써 조립 홀 내측 센터에 강한 DEP 힘을 균일하게 집중시킬 수 있는 특별한 기술적 효과가 있다.
또한 실시예에 의하면 상호 중첩되는 클래딩층의 유효 전극 면적이 크기 때문에 조립 전극의 정전 용량이 개선되고 DEP 힘이 커서 강한 DEP 힘이 균일하게 조립 홀 센터에 집중될 수 있는 기술적 효과가 있다.
한편, 제2-2 클래드층(1022b2) 상에는 제3 반사판(1022b3)이 배치될 수 있다. 이에 따라, 발광 소자(LED)의 제1 전극(134)와 제2 클래드층(1022b) 사이에 제3 반사판(1022b3)이 배치될 수 있다.
이 경우, 발광 소자(LED)에서 하측 방향으로 유실될 수 있는 광이 제3 반사판(1022b3)에 의하여 디스플레이 장치의 외부로 반사될 수 있다.
따라서, 제11 실시예는 제2 클래드층(1022b) 및 제3 반사판(1023b)에 의해 발광 소자를 지지할 수 있으며, 전기적 연결을 할 수 있다. 또한, 배선 전극의 수직 중첩 구조를 통해 발광 소자에 대한 조립력을 강화 할 수 있는 복합적 기술적 효과가 있다.
다음으로 도15는 제12 실시예에 따른 디스플레이 장치(1400)의 단면도이다. 도 15의 디스플레이 장치(1400)은 도 3의 실시예에 따른 디스플레이 장치와 비교하여 제1 조립 배선(1121)과 제2 조립 배선(1122)가 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 15를 참조하면, 제1 조립 배선(1121)은 제2 패시베이션층(115) 내에 배치되고, 제2 조립 배선(1122)은 제3 패시베이션층(116) 내에 배치될 수 있다. 그리고 제2 조립 배선(1122)의 일부분은 발광 소자(130)와 접할 수 있다.
또한, 제1 조립 배선(1121)과 제2 조립 배선(1122)은 각각의 일부분이 수직방향으로 중첩할 수 있으며, 수평방향으로는 매우 근접할 수 있다.
이 때, 제1 조립 배선(1121)과 제2 조립 배선(1122)는 동일 평면 상에 위치하지 않을 수 있다. 또한, 제2 조립 배선(1122)은 발광 소자(130)가 조립되는 조립 홀의 중앙(HC)를 넘어서 연장될 수 있다.
이 경우, 전기장의 불균형으로 발광 소자(LED)의 쏠림 현상이 발생되더라도 제2 조립 배선(1122)은 발광 소자(LED)의 하면에 접촉할 수 있으며, 제2 조립 배선(1122)과 발광 소자(130)의 접촉 면적을 충분히 확보함으로써, 전기적 신뢰성을 확보할 수 있는 기술적 효과가 있다.
또한, 제2 조립 배선(1122)은 발광 소자(130)를 지지할 수 있다. 또한, 제1 조립 배선(1121)과 제2 조립 배선(1122)이 수평 방향에서 중첩하지 않고, 서로 접촉하지 않으므로 전기적 단락이 발생되지 않는다.
이상 기술한 실시예에 따른 반도체 발광 소자를 포함하는 디스플레이 장치는 광흡수층이 외광을 흡수하여 금속 전극들에 의한 외광 반사를 방지하고, 디스플레이 장치의 시인성을 향상시킬 수 있는 기술적 효과가 있다.
또한 실시예는 광흡수층의 위치를 변경하여 디스플레이 장치의 시야각 및 측면 휘도를 향상시킬 수 있는 기술적 효과가 있다.
또한 실시예는 광흡수층이 평탄화층으로도 기능하여 광흡수층을 형성하기 위한 별도의 공정이 필요하지 않으므로 제조 공정이 단순화될 수 있고, 공정 비용이 절감될 수 있는 기술적 효과가 있다.
또한 실시예는 발광 소자에서 산화물 반도체 물질을 포함하는 액티브층을 향해 발광되는 광을 차단하여, 액티브층이 발광 소자에서 발광된 광에 의해 열화되는 것을 최소화할 수 있는 기술적 효과가 있다.
또한 실시예는 발광 소자를 둘러싸도록 반사판을 배치함으로써, 발광 소자에서 발광된 광을 집광시키고, 디스플레이 장치의 휘도를 향상시킬 수 있는 기술적 효과가 있다.
또한 실시예는 발광 소자를 둘러싸도록 배치된 반사판이 조립 배선과 연결되어 발광 소자의 조립 제어력을 향상시킬 수 있는 기술적 효과가 있다.
또한 실시예는 조립 배선을 수직형 대칭 구조로 배치하여 발광소자에 대한 조립력을 강화할 수 있는 기술적 효과가 있다.
또한 실시예는 제1 조립 배선과 제2 조립 배선을 상하 간에 중첩되도록 배치함으로써 발광소자를 균일하게 지지함과 동시에 조립 배선과 발광소자의 전극층의 전기적 접촉 면적을 넓게 확보하여 캐리어 주입효율이 향상되어 발광효율이 향상되고 휘도가 향상되는 복합적 기술적 효과가 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
[부호의 설명]
10: 원장 기판 AA: 표시 영역
NA: 비표시 영역 SP: 서브 화소
SPR: 적색 서브 화소 SPG: 녹색 서브 화소
SPB: 청색 서브 화소
100, 500, 600, 700, 800, 900, 1000, 1100, 1200, 1300, 1400: 디스플레이 장치
110: 기판 111: 버퍼층
112: 게이트 절연층 113: 제1 패시베이션층
114: 하부 평탄화층 115: 제2 패시베이션층
118, 518, 817, 917, 1018: 제1 평탄화층
118a, 817a, 917a, 1018a: 개구부 118b, 518b, 817b: 컨택홀
119, 818, 918: 제2 평탄화층 818a, 918a: 개구부
818b: 컨택홀 819: 제3 평탄화층
PTL: 보호층 120: 조립 배선
121, 821, 921, 1021, 1121: 제1 조립 배선
821a, 921a, 1021a, 1121a: 제1 도전층
121b, 921b, 1021b, 1121b: 제1 클래드층
122, 822, 922, 1022, 1122: 제2 조립 배선
122a, 822a, 922a, 1022a, 1122a: 제2 도전층
122b, 822b, 922b, 1022b, 1122b: 제2 클래드층
1021b1, 1022b1: 제1-1 클래드층 1021b2, 1022b2: 제1-2 클래드층
1022b3: 제3 반사판 1023: 전극 홀
HC: 조립 홀의 중앙 LED: 발광 소자
130: 적색 발광소자 131: 제1 반도체층
132: 발광층 133: 제2 반도체층
134: 제1 전극 135: 제2 전극
140: 녹색 발광 소자 150: 청색 발광 소자
160, 1060: 제1 광흡수층 570, 670, 770, 870: 제2 광흡수층
1180, 1280: 제3 광흡수층 RP: 반사판
RP1: 제1 반사판 RP2: 제2 반사판
JL1: 제1 점핑 배선 JL2: 제2 점핑 배선
LS: 차광층 SL: 스캔 배선
DL: 데이터 배선 RL: 기준 배선
VDD: 고전위 전원 배선 VDD1: 제1 층
VDD2: 제2 층 VDD3: 제3 층
TR1: 제1 트랜지스터 ACT1: 제1 액티브층
GE1: 제1 게이트 전극 SE1: 제1 소스 전극
DE1: 제1 드레인 전극 TR2: 제2 트랜지스터
ACT2: 제2 액티브층 GE2: 제2 게이트 전극
SE2: 제2 소스 전극 DE2: 제2 드레인 전극
TR3: 제3 트랜지스터 ACT3: 제3 액티브층
GE3: 제3 게이트 전극 SE3: 제3 소스 전극
DE3: 제3 드레인 전극 ST: 스토리지 커패시터
ST1: 제1 커패시터 전극 ST2: 제2 커패시터 전극
CE: 연결 전극 TE: 투명 전극
PE: 화소 전극 CB: 챔버
WT: 유체 MG: 자석
PD: 조립 패드 PD1: 제1 조립 패드
PD2: 제2 조립 패드 PD3: 제3 조립 패드
PD4: 제4 조립 패드 PD5: 제5 조립 패드
PD6: 제6 조립 패드 PL: 조립 배선 연결부
PL1: 제1 연결부 PL2: 제2 연결부
PL3: 제3 연결부 PL4: 제4 연결부
PL5: 제5 연결부 PL6: 제6 연결부
LL: 링크 배선 SCL: 스크라이빙 라인
IL: 복수의 절연층
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 마이크로급이나 나노급 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.

Claims (20)

  1. 기판;
    상기 기판 상에서 교대로 배치되고, 서로 이격된 제1 조립 배선 및 제2 조립 배선;
    상기 제1 조립 배선 및 상기 제2 조립 배선 상에 배치되고 개구부 및 컨택홀을 갖는 평탄화층;
    상기 평탄화층의 개구부 내에 배치되고, 제1 전극이 상기 제1 조립 배선 및 상기 제2 조립 배선에 중첩하는 발광 소자; 및
    상기 발광 소자가 배치된 영역을 둘러싸도록 배치되고, 광흡수 특성을 갖는 제1 광흡수층을 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 조립 배선 및 상기 제2 조립 배선의 하부에 배치되는 트랜지스터;
    상기 평탄화층 아래에 배치되고, 상기 트랜지스터의 상부에 배치되어 상기 트랜지스터와 전기적으로 연결된 연결 전극; 및
    상기 평탄화층의 컨택홀을 통해 상기 연결 전극과 상기 발광 소자를 전기적으로 연결하는 화소 전극을 더 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제1 광흡수층은 상기 평탄화층과 상기 제1 조립 배선 및 상기 제2 조립 배선 사이에 배치되고, 상기 평탄화층의 개구부 및 컨택홀과 중첩하는 개구부 및 컨택홀을 갖는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  4. 제3항에 있어서,
    상기 평탄화층은 상기 제1 광흡수층의 상면 및 측면을 둘러싸도록 배치되는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  5. 제4항에 있어서,
    상기 평탄화층은,
    상기 제1 광흡수층의 상면 및 측면을 둘러싸는 제1 평탄화층; 및
    상기 제1 평탄화층의 상면 및 측면을 둘러싸고, 상기 발광 소자의 상면 중 일부를 덮는 제2 평탄화층을 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  6. 제3항에 있어서,
    상기 연결 전극 상에 배치되어 상기 연결 전극과 상기 화소 전극을 전기적으로 연결하고, 투명 도전성 물질로 이루어지는 투명 전극을 더 포함하고,
    상기 제1 광흡수층은 상기 평탄화층의 컨택홀과 중첩하는 컨택홀을 포함하고,
    상기 평탄화층의 컨택홀 및 상기 제1 광흡수층의 컨택홀은 상기 연결 전극 상에 배치된 상기 투명 전극을 노출시키는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  7. 제6항에 있어서,
    상기 투명 전극은 상기 연결 전극의 상부에서 상기 연결 전극의 외측으로 연장되고,
    상기 평탄화층의 컨택홀 및 상기 제1 광흡수층의 컨택홀은 상기 투명 전극의 연장된 부분 상에 배치되는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  8. 제3항에 있어서,
    상기 화소 전극 상에 배치되는 제2 광흡수층과 상기 제1 조립 배선 및 상기 제2 조립 배선 아래에 배치되는 제3 광흡수층 중 적어도 하나를 더 포함하는,
    반도체 발광 소자를 포함하는 디스플레이 장치.
  9. 제8항에 있어서,
    상기 기판은 표시 영역 및 비표시 영역을 포함하고,
    상기 제3 광흡수층은 적어도 상기 표시 영역 전체에 배치되는, 디스플레이 장치.
  10. 제 1항에 있어서,
    상기 제1 조립 배선은 상기 제2 조립 배선과 수직으로 중첩되고,
    상기 제2 조립 배선은 상기 제1 조립 배선과 수직으로 중첩되는 영역에 전극 홀을 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  11. 제2항에 있어서,
    상기 제1 광흡수층은 상기 평탄화층 상에 배치되고, 상기 평탄화층의 개구부와 중첩하는 개구부를 갖는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  12. 제11항에 있어서,
    상기 발광 소자를 둘러싸도록 배치되는 반사판을 더 포함하고,
    상기 평탄화층은,
    상기 제1 조립 배선 및 상기 제2 조립 배선 상에 배치된 제1 평탄화층; 및
    상기 제1 평탄화층 상에 배치된 제2 평탄화층을 포함하고,
    상기 반사판은 상기 제1 평탄화층의 측면에 배치되는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  13. 제1항에 있어서,
    상기 제2 조립 배선과 상기 발광 소자 사이에 제3 반사판을 더 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  14. 제1항에 있어서,
    상기 제2 조립 배선은 조립 홀의 중앙을 넘도록 연장되어 배치되며, 상기 제1 조립 배선과 다른 평면 상에 배치되는 것을 특징으로 하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  15. 기판 상 배치된 조립 배선;
    상기 조립 배선 상에 배치되는 발광 소자;
    상기 조립 배선 상에 배치되고, 상기 발광 소자를 둘러싸도록 배치되는 평탄화층; 및
    상기 발광 소자를 둘러싸도록 배치되고, 광흡수 특성을 갖는 광흡수층을 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  16. 제15항에 있어서,
    상기 광흡수층은 상기 조립 배선과 상기 평탄화층 사이에 배치되고,
    상기 평탄화층은,
    상기 광흡수층의 측면 및 상면을 둘러싸도록 배치되는 제1 평탄화층; 및
    상기 제1 평탄화층의 측면 및 상면을 둘러싸도록 배치되는 제2 평탄화층을 포함하고,
    상기 조립 배선과 중첩하도록 상기 광흡수층 및 상기 제1 평탄화층 각각의 개구부가 중첩하여 형성된 영역인 제1 개구부를 더 포함하고,
    상기 제1 개구부에는 상기 발광 소자가 배치되는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  17. 제16항에 있어서,
    상기 조립 배선의 하부에 배치되는 트랜지스터;
    상기 트랜지스터와 상기 평탄화층 사이에 배치되고, 상기 트랜지스터와 전기적으로 연결된 연결 전극;
    상기 연결 전극 및 상기 발광 소자의 상부에 배치되어 상기 연결 전극 및 상기 발광 소자와 전기적으로 연결되는 화소 전극; 및
    상기 광흡수층 및 상기 제1 평탄화층을 관통하도록 배치되며 상기 연결 전극과 상기 화소 전극을 전기적으로 연결시키는 제2 개구부를 더 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  18. 제15항에 있어서,
    상기 평탄화층은,
    상기 광흡수층의 측면 및 상면을 둘러싸도록 배치되는 제1 평탄화층; 및
    상기 제1 평탄화층의 측면 및 상면을 둘러싸도록 배치되는 제2 평탄화층을 포함하고,
    상기 광흡수층의 측면에 배치되고 상기 발광 소자로부터 발광된 광을 반사하는 반사판을 더 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  19. 제18항에 있어서,
    상기 조립 배선은 도전층 및 상기 도전층과 상이한 층에서 상기 도전층과 접촉하도록 배치되고 상기 도전층의 외측 영역으로 연장된 클래드층을 포함하고,
    상기 발광 소자는 상기 클래드층의 연장된 영역과 중첩하도록 배치되는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  20. 제19항에 있어서,
    상기 조립 배선은,
    제1 조립 배선; 및
    상기 제1 조립 배선보다 상부에 배치되는 제2 조립 배선을 포함하고,
    상기 제2 조립 배선과 상이한 층에 배치고, 상기 제2 조립 배선과 전기적으로 연결되는 제1 점핑 배선; 및
    상기 발광 소자의 하부에 배치되고, 상기 발광 소자와 전기적으로 연결되는 제2 점핑 배선을 더 포함하고,
    상기 제2 조립 배선은 상기 제1 점핑 배선 및 상기 제2 점핑 배선에 의해 상기 발광 소자와 전기적으로 연결되는, 반도체 발광 소자를 포함하는 디스플레이 장치.
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