WO2022085923A1 - 표시 장치 및 그의 제조 방법 - Google Patents

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WO2022085923A1
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light
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김덕성
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삼성디스플레이 주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a display device and a method for manufacturing the same.
  • An object of the present invention is to provide a display device formed through a simple manufacturing process by minimizing a dead space or reducing the number of masks by reducing the dead space, and a method of manufacturing the same.
  • a display device includes: a substrate including a plurality of pixel regions each including a first region and a second region; and a pixel provided in each of the pixel areas.
  • the pixel may include a display element unit including a plurality of light emitting elements emitting light of a first color.
  • the display element unit may include: a color filter positioned on the first surface of the substrate and corresponding to the second area; first and second electrodes provided on the color filter and spaced apart from each other in a first direction; the light emitting elements disposed between the first electrode and the second electrode; a first contact electrode provided on the first electrode and a second contact electrode provided on the second electrode; and a color conversion layer provided on the first contact electrode and the second contact electrode and including color conversion particles that convert the light of the first color into light of a second color and emit the light.
  • the second area may include a light emitting area in which the light of the second color is emitted.
  • the color filter and the color conversion layer may overlap each other in the second region with the light emitting devices interposed therebetween.
  • the pixel may include: at least one transistor provided on the first surface to correspond to the first region; at least one signal line electrically coupled to the transistor; and a first insulating layer provided on the transistor and the signal line.
  • the display device may include: a first bridge pattern and a second bridge pattern provided on the first insulating layer to correspond to the first region; and a second insulating layer provided on the first bridge pattern and the second bridge pattern and exposing a portion of the first bridge pattern, a portion of the first electrode, and a portion of the second electrode, respectively can do.
  • the second bridge pattern may be electrically connected to one of the first electrode and the second electrode.
  • the display device may further include a light blocking layer disposed on the first bridge pattern and the second bridge pattern and having an opening corresponding to the emission area.
  • the color conversion layer may be provided in the opening.
  • the display device may include: a first conductive pattern disposed on the first bridge pattern in the first area and electrically connected to the first bridge pattern; and a second conductive pattern positioned on the color conversion layer in the second region.
  • the first conductive pattern and the second conductive pattern may include the same material.
  • the first conductive pattern and the second conductive pattern may include a conductive material having a predetermined reflectance.
  • the second conductive pattern may be a guide member for guiding the light of the second color emitted from the color conversion layer to a second surface facing the first surface of the substrate.
  • the display device includes: a planarization layer provided on the first conductive pattern and the second conductive pattern and exposing a region of the first conductive pattern; and a pad electrode provided on the planarization layer.
  • the pad electrode may be electrically connected to the one region of the first conductive pattern exposed by the planarization layer.
  • the display device may include: a protective film positioned on the pad electrode and including at least one through hole exposing a region of the pad electrode; and a connecting member positioned in the through hole and electrically connected to the pad electrode.
  • the display device may further include a driving unit provided on the protective film and electrically connected to the pad electrode through the connection member.
  • the driving unit may be located on the first surface of the substrate and above the pixel.
  • the display device may further include a bank positioned adjacent to the light emitting area in the first area.
  • the light blocking layer may be located on the bank.
  • the display device may further include a bank pattern provided between the first contact electrode and the second insulating layer and between the second contact electrode and the second insulating layer to correspond to the second region. there is.
  • the display device may further include a polarizing film provided on a second surface of the substrate facing the first surface.
  • the display device may be manufactured by providing a pixel including at least one pixel region having first and second regions on a substrate.
  • the pixel formed by the method comprises: forming at least one transistor and at least one signal line electrically connected to the transistor on a first surface of the substrate; forming a first insulating layer on the transistor and the signal line; forming a color filter on the first insulating layer to correspond to the second region; forming a second insulating layer including a plurality of contact holes on the first insulating layer including the color filter; forming a first bridge pattern and a second bridge pattern on the second insulating layer; forming a first electrode and a second electrode on the second insulating layer including the first bridge pattern and the second bridge pattern to correspond to the second region; arranging light emitting elements emitting light of a first color between the first electrode and the second electrode; forming a first contact electrode and a second contact electrode on the light emitting devices; forming a light blocking layer provided in the first region and including an opening exposing the first contact electrode and the second contact electrode; and forming a color conversion layer in the opening.
  • pixels for image display are formed on a first surface (or upper surface) of a substrate, a pad electrode is formed on the pixels, and the pad
  • a driver electrically connected to the pad electrode is formed on an electrode
  • the pixels and the driver may be sequentially provided on the same first surface (eg, the upper surface) of the substrate. Accordingly, a manufacturing process of the display device may be simplified.
  • the light emitted from the color conversion layer in the direction of the first surface (or upper surface) of the substrate to the second surface facing the first surface (or the lower surface) direction to reduce or minimize the loss of light by the components disposed on the color conversion layer.
  • FIG. 1 is a perspective view schematically illustrating a multi-screen display device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line I to I′ of FIG. 1 .
  • FIG. 3 is a perspective view schematically illustrating a display device according to an exemplary embodiment.
  • FIG. 4 is a cross-sectional view taken along line II to II′ of FIG. 3 .
  • FIG. 5 is a plan view schematically illustrating a display panel according to an exemplary embodiment.
  • FIG. 6 is a perspective view schematically illustrating a light emitting device according to an embodiment of the present invention.
  • FIG. 7 is a cross-sectional view of the light emitting device of FIG. 6 .
  • FIG. 8 is a circuit diagram illustrating an electrical connection relationship between components included in one pixel illustrated in FIG. 5 , according to an exemplary embodiment.
  • FIG. 9 is a plan view schematically illustrating one of the pixels illustrated in FIG. 5 .
  • 10 and 11 are cross-sectional views taken along line III to III' of FIG. 9 .
  • FIG. 14 is a schematic enlarged cross-sectional view of a portion EA of FIG. 4 .
  • 15 to 35 are schematic cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment.
  • first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, a first component may be referred to as a second component, and similarly, a second component may also be referred to as a first component.
  • the singular expression includes the plural expression unless the context clearly dictates otherwise.
  • the formed direction is not limited only to the upper direction, and includes those formed in the side or lower direction.
  • a part of a layer, film, region, plate, etc. is said to be "under” another part, this includes not only cases where it is “directly under” another part, but also cases where there is another part in between.
  • a certain component eg 'first component'
  • another component eg 'second component'
  • the certain component is directly connected to the other component, or another component (eg, a 'third component')
  • a certain element eg 'first element'
  • a certain element is “directly connected” or “directly connected” to another element (eg 'second element').
  • connected it may be understood that no other element (eg, a 'third element') exists between the certain element and the other element.
  • FIG. 1 is a perspective view schematically showing a multi-screen display device according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view taken along line I to I' of FIG. 1
  • FIG. 3 is a display according to an embodiment of the present invention It is a perspective view schematically illustrating a device
  • FIG. 4 is a cross-sectional view taken along line II to II′ of FIG. 3
  • FIG. 5 is a plan view schematically illustrating a display panel according to an exemplary embodiment of the present invention.
  • a display device may be a multi-screen display device TDD including a plurality of display devices DD.
  • the display device (DD) is a smartphone, television, tablet PC, mobile phone, video phone, e-book reader, desktop PC, laptop PC, netbook computer, workstation, server, PDA, PMP (portable multimedia player), MP3 player,
  • the present invention may be applied to any electronic device in which a display surface is applied to at least one surface, such as a medical device, a camera, and/or a wearable device.
  • a multi-screen display device (also referred to as a “tiled display”) includes a plurality of display devices DD arranged in a matrix along a first direction DR1 and a second direction DR2 and It includes a housing (HS).
  • the plurality of display devices DD may display an individual image or divide and display one image.
  • the plurality of display devices DD may include display panels having the same type, structure, size, and/or type, but is not limited thereto.
  • the plurality of display devices DD may be arranged in a matrix form.
  • the matrix form may include at least one row and at least two columns.
  • the housing HS may physically couple the display devices DD such that the plurality of display devices DD configure one multi-screen display device TDD.
  • the housing HS is disposed on one surface (eg, an upper surface) of the display devices DD to control or fix movement of the plurality of display devices DD.
  • Each of the display devices DD may be detachably coupled to the housing HS through at least one fastening member FL. Accordingly, since it is easy to attach and detach the display device DD from the housing HS, when a defect occurs in one display device DD, it can be easily repaired.
  • Each of the plurality of display devices DD may be provided in various suitable shapes, and for example, may be provided in a rectangular plate shape having two pairs of sides parallel (or substantially parallel) to each other. However, the present invention is not limited thereto. When each of the display devices DD is provided in a rectangular plate shape, one pair of sides may be provided longer than the other pair of sides. In the drawings, each of the display devices DD is illustrated as having an angled corner portion made of a straight line, but the present invention is not limited thereto. According to an exemplary embodiment, each display device DD provided in the shape of a rectangular plate may have a round shape at a corner where one long side and one short side contact each other.
  • each display device DD has a rectangular shape having a pair of long sides and a pair of short sides, and the extension direction of the long side is defined as the second direction.
  • an extension direction of the short side is indicated as a first direction DR1
  • a direction perpendicular to the extension directions of the long side and the short side is indicated as a third direction DR3 , but the present invention is not limited thereto.
  • the first to third directions DR1 , DR2 , and DR3 may refer to directions indicated by the first to third directions DR1 , DR2 , and DR3 , respectively.
  • each display device DD may have flexibility, and may be folded at the flexible portion.
  • Each display device DD may include a display area DD_DA displaying an image and a non-display area DD_NDA provided on at least one side of the display area DD_DA.
  • the non-display area DD_NDA is an area in which an image is not displayed (or an area designed not to display an image).
  • the present invention is not limited thereto.
  • the shape of the display area DD_DA and the shape of the non-display area DD_NDA may be relatively designed.
  • each display device DD may include a sensing area and a non-sensing area.
  • Each display device DD may not only display an image through the sensing area, but may also sense a touch input made on the display surface (or input surface) or sense light incident from the front.
  • the non-sensing area may surround the sensing area, but this is exemplary and not limited thereto.
  • a partial area of the display area DA may correspond to the sensing area.
  • An image displayed on the screen of the multi-screen display device TDD may be cut off due to the non-display area DD_NDA, for example, a seam area located in the boundary area between the display devices DD.
  • the non-display area DD_NDA for example, a seam area located in the boundary area between the display devices DD.
  • the sense of disconnection of the image may be deepened in the boundary area between the display devices DD.
  • the size of the display area DD_DA may be increased without increasing the size of the display device DD. Accordingly, a larger display area DD_DA may be provided.
  • the non-display area DD_NDA when the non-display area DD_NDA is reduced, when the multi-screen display device TDD is implemented using the plurality of display devices DD, the visible boundary between the display devices DD is minimized and , a more natural screen may be configured (for example, it may be possible to reduce the visibility of a boundary between the display devices DD).
  • Each display device DD may include a display unit DPP and a driver DRP.
  • the display unit DPP may display an image.
  • the display unit (DPP) includes an organic light emitting display panel (OLED panel) using an organic light emitting diode as a light emitting device, a nano-scale LED display panel using a micro light emitting diode as a light emitting device, and/or a display panel capable of self-emission such as a quantum dot organic light emitting display panel (QD OLED panel) using quantum dots and an organic light emitting diode may be used.
  • the display unit DPP includes a liquid crystal display panel (LCD panel), an electro-phoretic display panel (EPD panel), and/or an electro-wetting display panel (EWD). panel) may be used.
  • the display device DD may include a separate light source such as a backlight unit for supplying light to the display unit DPP.
  • the display unit DPP may include a substrate SUB, pixels PXL, and a protective film PTF.
  • the substrate SUB may be formed of one area having an approximately rectangular shape. However, the number of regions provided on the substrate SUB may be any of these, and the shape of the substrate SUB may have a different shape depending on regions provided on the substrate SUB.
  • the substrate SUB may be made of an insulating material such as glass or resin.
  • the substrate SUB may be made of a material having flexibility to be bent or folded, and may have a single-layer structure or a multi-layer structure.
  • the flexible material includes polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, and polyether.
  • the substrate SUB may be made of polyimide having flexibility.
  • the material constituting the substrate SUB is not limited to the above-described embodiments.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the display area DA is an area in which the pixels PXL are provided to display an image
  • the non-display area NDA is an area in which the pixels PXL are not provided and may be an area in which an image is not displayed.
  • the display area DA of the display unit DPP corresponds to the display area DD_DA of the corresponding display device DD, and the non-display area NDA of the display unit DPP is the non-display area ( DD_NDA).
  • the pixels PXL may be provided on one surface of the substrate SUB.
  • only one pixel PXL is illustrated in FIG. 5 , but the present invention is not limited thereto.
  • the plurality of pixels PXL may be disposed in the display area DA of the substrate SUB.
  • the pixels PXL may be provided in the display area DA of the substrate SUB. Each of the pixels PXL may be a minimum unit for displaying an image.
  • the pixels PXL may include a light emitting device emitting white light and/or color light. Each of the pixels PXL may emit any one color among red, green, and blue, but is not limited thereto, and may emit colors such as cyan, magenta, and yellow.
  • Each of the pixels PXL may include at least one light emitting device emitting light. A detailed description of the light emitting device will be further described later with reference to FIGS. 6 and 7 .
  • the pixels PXL may be arranged in a matrix form along a row extending in the first direction DR1 and a column extending in a second direction DR2 crossing the first direction DR1 .
  • the arrangement form of the pixels PXL is not particularly limited and may be arranged in various suitable forms.
  • the drawings show that the pixels PXL have a rectangular shape, the present invention is not limited thereto and may be modified into various suitable shapes.
  • a plurality of pixels PXL may be provided to have different areas (or sizes).
  • the pixels PXL may be provided in different areas (or sizes) or in different shapes for each color.
  • a wiring portion electrically connected to the pixels PXL may be disposed in the non-display area NDA of the substrate SUB.
  • the wiring unit may electrically connect the driver DRP and the pixels PXL.
  • the wiring unit provides a signal to each pixel PXL and may be a fan-out line connected to signal lines connected to each pixel PXL, for example, a scan line, a data line, a light emission control line, and the like.
  • the wiring unit is a fan-out line connected to signal lines connected to each pixel PXL, for example, a control line, a sensing line, and the like, in order to compensate for a change in electrical characteristics of each pixel PXL in real time. can be
  • the protective film PTF may be provided on the pixels PXL.
  • the protective film PTF may include the same (or substantially the same) material as the substrate SUB, or may include one or more materials selected from the exemplified materials of the substrate SUB.
  • the protective film PTF may include at least one through hole THL.
  • the through holes THL are dispersedly disposed in the display area DA in which the pixels PXL are provided, and may be formed to pass through the protective film PTF.
  • a connection member CM may be provided in the through hole THL.
  • the connecting member CM may be a conductive adhesive member.
  • the connection member CM may electrically connect the pad electrode PD positioned on the pixels PXL and the driver DRP positioned on the display unit DPP.
  • the conductive adhesive member may be provided as an anisotropic conductive film.
  • the driver DRP may be disposed on the protective film PTF of the display unit DPP and may be electrically connected to the pixels PXL through the above-described connection member CM and the pad electrode PD.
  • the driver DRP may include a circuit board on which a driving chip electrically connected to a light emitting device provided in each pixel PXL is mounted.
  • FIG. 6 is a perspective view schematically illustrating a light emitting device according to an embodiment of the present invention
  • FIG. 7 is a cross-sectional view of the light emitting device of FIG. 6 .
  • the shape, type, and/or shape of the light emitting device is not limited to the embodiment shown in FIGS. 6 and 7 .
  • the light emitting device LD includes a first semiconductor layer 11 , a second semiconductor layer 13 , and an active layer interposed between the first and second semiconductor layers 11 and 13 ( 12) may be included.
  • the light emitting device LD may implement a light emitting stack in which the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 are sequentially stacked.
  • the light emitting device LD may be provided in a shape extending in one direction.
  • the light emitting device LD may include one end (or lower end) and the other end (or upper end) along the extending direction.
  • any one of the first and second semiconductor layers 11 and 13 is formed, and at the other end (or upper end) of the light emitting device LD, the first and second semiconductor layers 11 and 13 are disposed.
  • the remaining semiconductor layers among the first and second semiconductor layers 11 and 13 may be disposed.
  • the first semiconductor layer 11 is disposed at one end (or lower end) of the light emitting device LD
  • the second semiconductor layer 13 is disposed at the other end (or upper end) of the light emitting device LD. can be placed.
  • the light emitting device LD may be provided in various suitable shapes.
  • the light emitting device LD may have a long (for example, an aspect ratio greater than 1) rod-like shape, bar-like shape, or column shape in the length L direction. there is.
  • the present invention is not limited thereto, and according to embodiments, the light emitting device LD may have a short (for example, an aspect ratio less than 1) rod shape, a bar shape, or a column shape in the length L direction.
  • the light emitting device LD may have a rod shape, a bar shape, or a column shape having the same length (L) and diameter (D).
  • the length L of the light emitting device LD may be greater than a diameter D or a width of a cross-section thereof.
  • the light emitting device LD is, for example, a light emitting diode (LED) manufactured so as to have a diameter (D) and/or a length (L) of about a nano scale to a micro scale. ) (eg, the diameter D and/or the length L may have a dimension of nanometers to micrometers).
  • the diameter D of the light emitting device LD may be about 0.5 ⁇ m to 6 ⁇ m, and the length L thereof may be about 1 ⁇ m to 10 ⁇ m.
  • the diameter D and the length L of the light emitting element LD are not limited thereto, and the light emitting element LD is not limited thereto so as to meet the requirements (or design conditions) of a lighting device or a self-luminous display device to which the light emitting element LD is applied.
  • the size of the light emitting device LD may be changed.
  • the first semiconductor layer 11 may include, for example, at least one n-type semiconductor layer.
  • the first semiconductor layer 11 includes any one semiconductor material selected from InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and includes a first conductive dopant (or n-type) such as Si, Ge, Sn, etc. dopant) may be a doped n-type semiconductor layer.
  • the material constituting the first semiconductor layer 11 is not limited thereto, and in addition to this, the first semiconductor layer 11 may be formed of various suitable materials.
  • the first semiconductor layer 11 may include a gallium nitride (GaN) semiconductor material doped with a first conductive dopant (or an n-type dopant).
  • the first semiconductor layer 11 may include an upper surface in contact with the active layer 12 and a lower surface exposed to the outside along the length L direction of the light emitting device LD.
  • the term "contact" may mean physical or direct contact.
  • the lower surface of the first semiconductor layer 11 may be one end (or lower end) of the light emitting device LD.
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed in a single or multiple quantum wells structure.
  • the active layer 12 includes a barrier layer, a strain reinforcing layer, and a well layer as one unit. It can be repeatedly stacked periodically.
  • the strain-reinforced layer may have a smaller lattice constant than the barrier layer to further strengthen the strain applied to the well layer, for example, the compressive strain.
  • the structure of the active layer 12 is not limited to the above-described embodiment.
  • the active layer 12 may emit light having a wavelength of 400 nm to 900 nm, and a double hetero structure may be used.
  • a clad layer (not shown) doped with a conductive dopant is formed on the upper and/or lower portions of the active layer 12 along the length L of the light emitting device LD.
  • the clad layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or InAlGaN may be used to form the active layer 12 , and various suitable materials may be used to form the active layer 12 .
  • the active layer 12 may include a first surface in contact with the first semiconductor layer 11 and a second surface in contact with the second semiconductor layer 13 .
  • the light emitting device LD When an electric field greater than a predetermined voltage is applied to both ends of the light emitting device LD, the light emitting device LD emits light while electron-hole pairs are combined in the active layer 12 .
  • the light emitting element LD can be used as a light source (or light emitting source) of various suitable light emitting devices including pixels of a display device.
  • the second semiconductor layer 13 is disposed on the second surface of the active layer 12 , and may include a semiconductor layer of a different type (or type) from that of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material selected from InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is doped with a second conductive dopant (or p-type dopant) such as Mg. and a p-type semiconductor layer.
  • the material constituting the second semiconductor layer 13 is not limited thereto, and various suitable materials may be used to form the second semiconductor layer 13 .
  • the second semiconductor layer 13 may include a gallium nitride (GaN) semiconductor material doped with a second conductive dopant (or a p-type dopant).
  • the second semiconductor layer 13 may include a lower surface in contact with the second surface of the active layer 12 along the length L direction of the light emitting device LD and an upper surface exposed to the outside.
  • the upper surface of the second semiconductor layer 13 may be the other end (or upper end) of the light emitting device LD.
  • the first semiconductor layer 11 and the second semiconductor layer 13 may have different thicknesses in the length L direction of the light emitting device LD.
  • the first semiconductor layer 11 may have a relatively greater thickness than the second semiconductor layer 13 along the length L direction of the light emitting device LD.
  • the active layer 12 of the light emitting device LD may be located closer to the upper surface of the second semiconductor layer 13 than to the lower surface of the first semiconductor layer 11 .
  • each of the first semiconductor layer 11 and the second semiconductor layer 13 is at least one or more layers, for example, a cladding layer and/or TSBR (tensile strain) It may further include a barrier reducing layer.
  • the TSBR layer may be a strain mitigating layer disposed between semiconductor layers having different lattice structures to serve as a buffer for reducing a lattice constant difference.
  • the TSBR layer may be formed of a p-type semiconductor layer such as p-GaInP, p-AlInP, or p-AlGaInP, but the present invention is not limited thereto.
  • the light emitting device LD includes an additional electrode ( Hereinafter, a 'first additional electrode') may be further included.
  • a 'second additional electrode' one additional electrode (hereinafter, referred to as a 'second additional electrode') disposed on one end of the first semiconductor layer 11 may be further included.
  • first and second additional electrodes may be an ohmic contact electrode, but the present invention is not limited thereto.
  • the first and second additional electrodes may be Schottky contact electrodes.
  • the first and second additional electrodes may include a conductive material.
  • the first and second additional electrodes may be formed by using chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), and oxides or alloys thereof alone or in combination. It may include an opaque metal used, but the present invention is not limited thereto.
  • the first and second additional electrodes may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), and indium gallium zinc oxide (indium). It may include a transparent conductive oxide such as gallium zinc oxide (IGZO) or indium tin zinc oxide (ITZO).
  • first and second additional electrodes may be the same as or different from each other.
  • the first and second additional electrodes may be substantially transparent or translucent. Accordingly, the light generated by the light emitting device LD may pass through each of the first and second additional electrodes to be emitted to the outside of the light emitting device LD. In some embodiments, light generated by the light emitting device LD is emitted to the outside of the light emitting device LD through a region excluding both ends of the light emitting device LD without passing through the first and second additional electrodes If applicable, the first and second additional electrodes may include an opaque metal.
  • the light emitting device LD may further include an insulating layer 14 .
  • the insulating layer 14 may be omitted or provided to cover only a portion of the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 .
  • the insulating layer 14 may prevent or reduce an electrical short that may occur when the active layer 12 comes into contact with a conductive material other than the first and second semiconductor layers 11 and 13 .
  • the insulating layer 14 may minimize or reduce surface defects of the light emitting device LD, thereby improving the lifetime and luminous efficiency of the light emitting device LD.
  • the insulating layer 14 may prevent or reduce an unwanted short circuit that may occur between the light emitting devices LD. If the active layer 12 can prevent or reduce the occurrence of a short circuit with an external conductive material, the provision of the insulating layer 14 is not limited. Alternatively, in some embodiments, the insulating layer 14 may be omitted.
  • the insulating layer 14 may be provided to completely surround the outer circumferential surface of the light emitting stack including the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 .
  • the insulating film 14 has been described in a form that completely surrounds the outer circumferential surface of each of the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13, but the present invention is not limited thereto. it is not According to an embodiment, when the light emitting device LD includes the first additional electrode, the insulating layer 14 may include the first semiconductor layer 11 , the active layer 12 , the second semiconductor layer 13 , and the first additional electrode. The outer peripheral surface of each electrode may be entirely surrounded.
  • the insulating layer 14 may not entirely surround the outer circumferential surface of the first additional electrode or surround only a portion of the outer circumferential surface of the first additional electrode and may not surround the rest of the outer circumferential surface of the first additional electrode.
  • a first additional electrode is disposed at the other end (or upper end) of the light emitting device LD
  • a second additional electrode is disposed at one end (or lower end) of the light emitting device LD.
  • the insulating layer 14 may expose at least one region of each of the first and second additional electrodes.
  • the insulating layer 14 may include a transparent insulating material (eg, a transparent electrically insulating material).
  • the insulating layer 14 may include at least one insulating material selected from the group consisting of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum oxide (AlOx), and titanium oxide (TiOx).
  • SiOx silicon oxide
  • SiNx silicon nitride
  • SiOxNy silicon oxynitride
  • AlOx aluminum oxide
  • TiOx titanium oxide
  • the light emitting device LD may be implemented as a light emitting pattern having a core-shell structure.
  • the above-described first semiconductor layer 11 may be located in the core, that is, in the middle (or center) of the light emitting device LD, and the active layer 12 is the first semiconductor layer 11 . It may be provided and/or formed to surround the outer circumferential surface, and the second semiconductor layer 13 may be provided and/or formed to surround the active layer 12 .
  • the light emitting device LD may further include an additional electrode surrounding at least one side of the second semiconductor layer 13 .
  • the light emitting device LD includes an insulating film 14 provided on an outer circumferential surface of a light emitting pattern of a core-shell structure and including a transparent insulating material (eg, a transparent electrical insulating material). may include more.
  • the light emitting device LD implemented as a light emitting pattern having a core-shell structure may be manufactured by a growth method.
  • the above-described light emitting element LD may be used as a light emitting source (or light source) of various suitable display devices.
  • the light emitting device LD may be manufactured through a surface treatment process. For example, when a plurality of light emitting devices LD are mixed with a fluid solution (or solvent) and supplied to each pixel area (eg, a light emitting area of each pixel or a light emitting area of each sub-pixel), the light emission Each of the light emitting elements LD may be surface-treated so that the elements LD may be uniformly (or substantially uniformly) sprayed into the solution without being non-uniformly aggregated.
  • the light emitting unit (or light emitting device) including the above-described light emitting element LD may be used in various suitable types or types of electronic devices requiring a light source including a display device.
  • the light emitting devices LD may be used as light sources of each pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example.
  • the light emitting device LD may be used in other types or types of electronic devices that require a light source, such as a lighting device.
  • FIG. 8 is a circuit diagram illustrating an electrical connection relationship between components included in one pixel illustrated in FIG. 5 , according to an exemplary embodiment.
  • FIG. 8 illustrates an electrical connection relationship between components included in a pixel PXL applicable to an active display device according to an exemplary embodiment.
  • the type or type of components included in the pixel PXL to which the embodiment of the present invention can be applied is not limited thereto.
  • pixels PXL not only components included in each of the pixels illustrated in FIG. 5 , but also regions in which the components are provided are referred to as pixels PXL.
  • one pixel may include a light emitting unit EMU that generates light having a luminance corresponding to a data signal. Also, the pixel PXL may selectively further include a pixel circuit PXC for driving the light emitting unit EMU.
  • the pixel circuit PXC may be connected to the scan line Si and the data line Dj of the corresponding pixel PXL.
  • the pixel circuit PXC of the pixel PXL is in the display area DA
  • the pixel circuit PXC may be connected to the i-th scan line Si and the j-th data line Dj.
  • the pixel circuit PXC may be connected to the i-th control line CLi and the j-th sensing line SENj of the display area DA.
  • the above-described pixel circuit PXC may include first to third transistors T1 to T3 and a storage capacitor Cst.
  • a first terminal of the second transistor T2 may be connected to the j-th data line Dj, and a second terminal may be connected to the first node N1.
  • the first terminal and the second terminal of the second transistor T2 are different terminals.
  • the first terminal is a drain electrode
  • the second terminal may be a source electrode.
  • the gate electrode of the second transistor T2 may be connected to the i-th scan line Si.
  • the second transistor T2 is turned on when a scan signal of a voltage capable of turning on the second transistor T2 is supplied from the i-th scan line Si, and the j-th data line Dj is turned on. and the first node N1 are electrically connected. At this time, the data signal of the corresponding frame is supplied to the j-th data line Dj, and accordingly, the data signal is transmitted to the first node N1. The data signal transferred to the first node N1 is charged in the storage capacitor Cst.
  • a first terminal of the first transistor T1 may be connected to the first driving power source VDD, and a second terminal of the first transistor T1 may be electrically connected to the first electrode EL1 of each of the light emitting elements LD.
  • a gate electrode of the first transistor T1 may be connected to the first node N1 .
  • the first transistor T1 may control the amount of driving current supplied from the first driving power VDD to the light emitting devices LD through the second node in response to the voltage of the first node N1. there is.
  • the second node may be a point electrically connecting the second terminal of the first transistor T1 and the first electrode EL1.
  • the third transistor T3 may be connected between the first transistor T1 and the j-th sensing line SENj.
  • a first terminal of the third transistor T3 may be connected to a first terminal of the first transistor T1 connected to the first electrode EL1 , and a second terminal of the third transistor T3 may be connected.
  • the terminal may be connected to the j-th sensing line SENj.
  • the gate electrode of the third transistor T3 may be connected to the i-th control line CLi.
  • the third transistor T3 is turned on by the control signal of the gate-on voltage supplied to the i-th control line CLi for a predetermined sensing period, so that the j-th sensing line SENj and the first transistor T1 are turned on. ) is electrically connected.
  • the sensing period may be a period for extracting characteristic information (eg, a threshold voltage of the first transistor T1 ) of each of the pixels PXL disposed in the display area DA.
  • characteristic information eg, a threshold voltage of the first transistor T1
  • One electrode of the storage capacitor Cst may be connected to the first driving power VDD, and the other electrode may be connected to the first node N1 .
  • the storage capacitor Cst may charge a voltage corresponding to the data signal supplied to the first node N1 and maintain the charged voltage until the data signal of the next frame is supplied.
  • a plurality of light emitting units EMU are connected in parallel between the first power line PL1 to which the voltage of the first driving power VDD is applied and the second power line PL2 to which the voltage of the second driving power VSS is applied.
  • the light emitting unit EMU may have a first electrode EL1 connected to the first driving power VDD via the pixel circuit PXC and the first power line PL1 (or “first alignment electrode”) and the second electrode EL2 (or “second alignment electrode”) connected to the second driving power source VSS through the second power supply line PL2 and between the first and second electrodes EL1 and EL2 may include a plurality of light emitting devices LD connected in parallel in the same (or substantially the same) direction.
  • Each of the light emitting elements LD included in the light emitting unit EMU includes an end connected to the first driving power VDD through the first electrode EL1 and a second driving power source through the second electrode EL2 . It may include the other end connected to (VSS).
  • the first driving power VDD and the second driving power VSS may have different potentials.
  • the first driving power VDD may be set as a high potential power
  • the second driving power VSS may be set as a low potential power.
  • the potential difference between the first and second driving power sources VDD and VSS may be set to be greater than or equal to the threshold voltage of the light emitting devices LD during the light emission period of the pixel PXL.
  • each light emitting element connected in parallel in the same (or substantially the same) direction (for example, forward direction) between the first electrode EL1 and the second electrode EL2 to which voltages of different potentials are respectively supplied. (LD) may constitute each effective light source. These effective light sources may be gathered to configure the light emitting unit EMU of the pixel PXL.
  • the light emitting elements LD of the light emitting unit EMU may emit light with a luminance corresponding to the driving current supplied through the corresponding pixel circuit PXC.
  • the pixel circuit PXC may supply a driving current corresponding to the grayscale value of the corresponding frame data to the light emitting unit EMU.
  • the driving current supplied to the light emitting unit EMU may flow through each of the light emitting devices LD. Accordingly, the light emitting unit EMU may emit light having a luminance corresponding to the driving current while each light emitting element LD emits light with a luminance corresponding to the current flowing therein.
  • the light emitting unit EMU may further include at least one ineffective light source, for example, a reverse light emitting device LDr, in addition to the light emitting devices LD constituting each effective light source.
  • the reverse light emitting device LDr is connected in parallel between the first and second electrodes EL1 and EL2 together with the light emitting devices LD constituting the effective light sources, and is connected to the light emitting devices LD. It may be connected between the first and second electrodes EL1 and EL2 in opposite directions.
  • the reverse light emitting device LDr maintains an inactive state even when a predetermined driving voltage (eg, a forward driving voltage) is applied between the first and second electrodes EL1 and EL2 , and thus the reverse direction A current does not substantially flow through the light emitting element LDr.
  • a predetermined driving voltage eg, a forward driving voltage
  • Each light emitting unit EMU may be configured to include at least one serial stage including a plurality of light emitting devices LD connected in parallel to each other.
  • the light emitting unit EMU may be configured in a series/parallel mixed structure as shown in FIG. 8 .
  • the light emitting unit EMU may include first and second series terminals SET1 and SET2 sequentially connected between the first and second driving power sources VDD and VSS.
  • Each of the first and second series terminals SET1 and SET2 includes two electrodes EL1 and CTE1, CTE2 and EL2 constituting an electrode pair of the corresponding series terminal, and the two electrodes EL1 and CTE1 and CTE2. and a plurality of light emitting devices LD connected in parallel in the same (or substantially the same) direction between the EL2 .
  • the first series end SET1 includes a first electrode EL1 and a first intermediate electrode CTE1, and includes at least one first electrode connected between the first electrode EL1 and the first intermediate electrode CTE1.
  • a light emitting device LD1 may be included.
  • the first series end SET1 may include a reverse light emitting device LDr connected in the opposite direction to the first light emitting device LD1 between the first electrode EL1 and the first intermediate electrode CTE1 .
  • the second series end SET2 includes a second intermediate electrode CTE2 and a second electrode EL2 , and includes at least one second electrode connected between the second intermediate electrode CTE2 and the second electrode EL2 .
  • a light emitting device LD2 may be included.
  • the second series end SET2 may include a reverse light emitting device LDr connected in the opposite direction to the second light emitting device LD2 between the second intermediate electrode CTE2 and the second electrode EL2 .
  • the first intermediate electrode CTE1 of the first series end SET1 and the second intermediate electrode CTE2 of the second series end SET2 may be integrally provided to be connected to each other.
  • the first intermediate electrode CTE1 and the second intermediate electrode CTE2 may constitute an intermediate electrode CTE electrically connecting the successive first series end SET1 and the second series end SET2.
  • the first intermediate electrode CTE1 and the second intermediate electrode CTE2 are integrally provided, the first intermediate electrode CTE1 and the second intermediate electrode CTE2 are different regions of the intermediate electrode CTE can be
  • the first electrode EL1 of the first series end SET1 may be an anode electrode of the light emitting unit EMU of each pixel PXL, and the first electrode EL1 of the second series end SET2
  • the second electrode EL2 may be a cathode electrode of the light emitting unit EMU.
  • the present invention is not limited thereto.
  • at least one of the first to third transistors T1 to T3 may be changed to a P-type transistor.
  • the light emitting unit EMU includes the first driving power VDD and It may be connected between the pixel circuits PXC.
  • the pixel circuit PXC includes at least one transistor device such as a transistor device for initializing the first node N1 and/or a transistor device for controlling the emission time of the light emitting devices LD, or Other circuit elements such as a boosting capacitor for boosting the voltage of the first node N1 may be additionally included.
  • each pixel PXL may be configured in a passive light emitting display device or the like.
  • the pixel circuit PXC is omitted, and both ends of the light emitting devices LD included in the light emitting unit EMU have the i-th scan line Si, the j-th data line Dj, and the first driving unit.
  • the first power line PL1 to which the power VDD is applied, the second power line PL2 to which the second driving power VSS is applied, and/or a predetermined control line may be directly connected.
  • FIG. 9 is a plan view schematically illustrating one pixel among the pixels shown in FIG. 5
  • FIGS. 10 and 11 are cross-sectional views taken along line III to III′ of FIG. 9
  • FIGS. 12 and 13 are FIG. 9 . They are cross-sectional views taken along line IV to IV'.
  • a scan line Si and a control line CLi connected to the pixel PXL based on one pixel PXL disposed at the intersection area of the j-th pixel column and the i-th pixel row , data line Dj, power lines PL1 and PL2, and initialization power line IPL are shown.
  • the data line Dj of the j-th column to which the data signal is applied is called a “data line Dj”
  • the scan of the i-th row is A line is called a “scan line Si”
  • a power line to which the first driving power VDD is applied is called a “first power line PL1”
  • a power source to which the second driving power VSS is applied is applied.
  • the line is referred to as a “second power line PL2”, but is not limited thereto.
  • each pixel PXL includes the light emitting devices LD disposed in two series stages, but the present invention is not limited thereto.
  • the number of serial stages disposed in the light emitting area EMA may be variously changed according to embodiments.
  • one pixel PXL is simplified, such as showing each electrode as a single-layer electrode and each insulating layer as only a single-layer insulating layer, but the present invention is not limited thereto.
  • formed and/or provided on the same layer means formed in the same process
  • formed and/or provided on a different layer means formed in different processes.
  • the first to third directions DR1 , DR2 , and DR3 may mean directions indicated by the first to third directions DR1 , DR2 , and DR3 , respectively.
  • the pixel PXL may be disposed in the pixel area PXA provided in the display area DA of the substrate SUB.
  • a plurality of insulating layers and a plurality of conductive layers may be disposed on the substrate SUB.
  • the insulating layers may include, for example, a buffer layer BFL sequentially provided on the substrate SUB, a gate insulating layer GI, first and second interlayer insulating layers ILD1 and ILD2, a passivation layer PSV, and a second insulating layer GI. It may include first and second insulating layers INS1 and INS2 , a capping layer CPL, and the like. Conductive layers may be provided and/or formed between the above-described insulating layers.
  • the conductive layers may include, for example, a first conductive layer provided on the substrate SUB, a second conductive layer provided on the gate insulating layer GI, a third conductive layer provided on the first interlayer insulating layer ILD1, and protection.
  • the insulating layers and conductive layers provided on the substrate SUB are not limited to the above-described embodiments, and according to embodiments, other insulating layers and other conductive layers other than the insulating layers and conductive layers may be formed on the substrate SUB. ) may be provided.
  • the substrate SUB may include a first surface SF1 and a second surface SF2 facing each other in the third direction DR3 .
  • a wiring part electrically connected to the pixel PXL may be positioned on the first surface SF1 .
  • the wiring unit may include a plurality of signal lines that transmit a predetermined signal (or a predetermined voltage) to the pixel PXL.
  • the signal lines may include a scan line Si, a data line Dj, a control line CLi, a first power line PL1 , a second power line PL2 , and an initialization power line IPL. .
  • the scan line Si may extend in the first direction DR1 (or a horizontal direction). A scan signal may be applied to the scan line Si.
  • the scan line Si may be the i-th scan line Si described with reference to FIG. 8 .
  • the scan line Si may be a second conductive layer provided on the gate insulating layer GI.
  • the second conductive layer is selected from the group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), silver (Ag), and alloys thereof.
  • a double or multi-layer structure of low-resistance materials such as molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al) or silver (Ag) can be formed
  • the gate insulating layer GI may be an inorganic insulating layer including an inorganic material.
  • the gate insulating layer GI may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the material of the gate insulating layer GI is not limited to the above-described embodiments.
  • the gate insulating layer GI may be formed of an organic insulating layer including an organic material.
  • the gate insulating layer GI may be provided as a single layer, or may be provided as a multilayer of at least a double layer.
  • the data line Dj may extend in the second direction DR2 (or a vertical direction). A data signal may be applied to the data line Dj.
  • the data line Dj may be the j-th data line Dj described with reference to FIG. 8 .
  • the data line Dj may be electrically connected to the second transistor T2 of the pixel PXL.
  • the data line Dj may be a third conductive layer provided on the first interlayer insulating layer ILD1 .
  • the third conductive layer may include the same (or substantially the same) material as the second conductive layer, or may include one or more materials selected from the materials exemplified as constituent materials of the second conductive layer.
  • the control line CLi may extend along the first direction DR1 to be spaced apart from the scan line Si.
  • a control signal may be applied to the control line CLi.
  • the control line CLi may be the i-th control line CLi described with reference to FIG. 8 .
  • the control line CLi may be provided and/or formed on the same layer as the scan line Si.
  • the control line CLi may be a second conductive layer provided on the gate insulating layer GI.
  • the voltage of the first driving power VDD may be applied to the first power line PL1 .
  • the first power line PL1 may be the first power line PL1 described with reference to FIG. 8 .
  • the first power line PL1 may extend along the second direction DR2 and may be disposed to be spaced apart from the data line Dj in the pixel area PXA in the first direction DR1 .
  • the first power line PL1 may be provided on the same layer as the data line Dj.
  • the first power line PL1 may be a third conductive layer provided on the first interlayer insulating layer ILD1 .
  • the voltage of the second driving power VSS may be applied to the second power line PL2 .
  • the second power line PL2 may be the second power line PL2 described with reference to FIG. 8 .
  • the second power line PL2 may extend in the first direction DR1 .
  • the second power line PL2 may be a fourth conductive layer provided on the passivation layer PSV.
  • the fourth conductive layer may include the same (or substantially the same) material as the second conductive layer, or may include one or more materials selected from the materials exemplified as constituent materials of the second conductive layer.
  • the initialization power line IPL may extend in the first direction DR1 and may be spaced apart from the control line CLi.
  • the initialization power line IPL may be the j-th sensing line SENj described with reference to FIG. 8 .
  • the initialization power line IPL may be electrically connected to the third transistor T3 disposed in the pixel area PXA. The voltage of the initialization power may be applied to the initialization power line IPL.
  • the initialization power line IPL may be a second conductive layer provided on the gate insulating layer GI.
  • the scan line Si, the control line CLi, and the initialization power line IPL may be provided and/or formed on the same layer.
  • Light emitting devices LD may be positioned in the light emitting area EMA of the pixel area PXA, and circuit devices for driving the light emitting devices LD may be disposed in a peripheral area of the pixel area PXA. there is.
  • the pixel area PXA may include a first area A1 and a second area A2 partitioned in one direction, for example, the second direction DR2 .
  • the pixel circuit unit PCL may be located in the first area A1
  • the display element unit DPL may be located in the second area A2 .
  • the first area A1 may correspond to a peripheral area adjacent to the emission area EMA
  • the second area A2 may correspond to the emission area EMA.
  • the peripheral region may include a non-emission region from which light is not emitted.
  • the pixel circuit unit PCL will be described first, and then the display element unit DPL will be described.
  • the pixel circuit unit PCL may include a bottom metal layer BML positioned in the first area A1 , a pixel circuit (refer to 'PXC' in FIG. 8 ), and signal lines electrically connected to the pixel circuit PXC. .
  • the bottom metal layer BML may be provided and/or formed on the substrate SUB.
  • the bottom metal layer BML may be a light blocking layer that blocks or reduces the light entering through the second surface SF2 (or the lower surface) of the substrate SUB from proceeding to the first transistor T1 of the pixel PXL. there is.
  • the bottom metal layer BML blocks or reduces the propagation of light introduced through the second surface SF2 of the substrate SUB to the semiconductor layer of the first transistor T1. ) to prevent or reduce malfunction.
  • the bottom metal layer BML may be positioned on the substrate SUB to overlap the first transistor T1 .
  • the bottom metal layer BML may be positioned on the substrate SUB to overlap the first gate electrode GE1 of the first transistor T1 .
  • the bottom metal layer BML may be a first conductive layer provided and/or formed on the substrate SUB.
  • the first conductive layer may include the same (eg, substantially the same) material as the second conductive layer, or may include one or more materials selected from the materials exemplified as constituent materials of the second conductive layer.
  • the bottom metal layer BML is electrically connected to the upper electrode UE of the storage capacitor Cst through the contact hole CH passing through the buffer layer BFL, the gate insulating layer GI, and the first interlayer insulating layer ILD1. and/or physically connected.
  • the upper electrode UE may be the third conductive layer CL3 provided and/or formed on the first interlayer insulating layer ILD1 , and may overlap the bottom metal layer BML when viewed in plan and cross-section.
  • the upper electrode UE is provided on the same layer as the data line Dj and the first power line PL1 , includes the same (eg, substantially the same) material, and may be formed by the same process.
  • the first interlayer insulating layer ILD1 may include the same material as the gate insulating layer GI or may include one or more materials selected from the materials exemplified as the constituent materials of the gate insulating layer GI. In some embodiments, the first interlayer insulating layer ILD1 may include an organic insulating layer including an organic material.
  • One region of the upper electrode UE may be connected to the bottom metal layer BML through a contact hole CH passing through the buffer layer BFL, the gate insulating layer GI, and the first interlayer insulating layer ILD1.
  • the other region of the upper electrode UE is the first source region SE1 of the first transistor T1 through the contact hole CH passing through the gate insulating layer GI and the first interlayer insulating layer ILD1 .
  • the bottom metal layer BML may be connected to the first source region SE1 of the first transistor T1 .
  • a swing width margin of the second driving power VSS may be secured.
  • the driving range of the gate voltage applied to the first gate insulation GE1 of the first transistor T1 may be widened.
  • the buffer layer BFL is provided on the first conductive layer, and may prevent or reduce diffusion of impurities in the pixel circuit PXC.
  • the buffer layer BFL may be an inorganic insulating layer including an inorganic material.
  • the buffer layer BFL may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the buffer layer BFL may be provided as a single layer, or may be provided as a multilayer of at least a double layer. When the buffer layer BFL is provided as a multilayer, each layer may be formed of the same material or different materials.
  • the buffer layer BFL may be omitted depending on the material and process conditions of the substrate SUB.
  • the pixel circuit PXC may include first to third transistors T1 to T3 and a storage capacitor Cst provided on the buffer layer BFL.
  • the first transistor T1 may be the first transistor T1 described with reference to FIG. 8
  • the second transistor T2 may be the second transistor T2 described with reference to FIG. 8
  • the third transistor T2 T3 may be the third transistor T3 described with reference to FIG. 8 .
  • the first transistor T1 may include a first gate electrode GE1 , a first active pattern ACT1 , a first source region SE1 , and a first drain region DE1 .
  • the first gate electrode GE1 may be connected to the second source region SE2 of the second transistor T2 through the contact hole CH passing through the gate insulating layer GI.
  • the first gate electrode GE1 may be provided and/or formed on the gate insulating layer GI.
  • the first gate electrode GE1 may be a second conductive layer provided and/or formed on the gate insulating layer GI.
  • the first active pattern ACT1 , the first source region SE1 , and the first drain region DE1 may be semiconductor patterns made of poly silicon, amorphous silicon, an oxide semiconductor, or the like.
  • the first active pattern ACT1 , the first source region SE1 , and the first drain region DE1 may be formed of a semiconductor layer that is not doped with an impurity or is doped with an impurity.
  • the first source region SE1 and the first drain region DE1 may be formed of a semiconductor layer doped with an impurity
  • the first active pattern ACT1 may be formed of a semiconductor layer that is not doped with an impurity.
  • the impurity for example, an n-type impurity may be used.
  • the first active pattern ACT1 , the first source region SE1 , and the first drain region DE1 may be provided and/or formed on the buffer layer BFL.
  • the first active pattern ACT1 overlaps the first gate electrode GE1 and may be a channel region of the first transistor T1 .
  • the channel region of the first transistor T1 may be formed to be long.
  • the driving range of the gate voltage (or gate signal) applied to the first transistor T1 may be widened. Accordingly, the gray level of the light (or light) emitted from the light emitting devices LD may be precisely controlled.
  • the first source region SE1 may be connected to (or in contact with) one end of the first active pattern ACT1 . Also, the first source region SE1 may be electrically connected to the upper electrode UE through a contact hole CH passing through the gate insulating layer GI and the first interlayer insulating layer ILD1 .
  • the first drain region DE1 may be connected to (or in contact with) the other end of the first active pattern ACT1 . Also, the first drain region DE1 may be connected to the first power line PL1 through a contact hole CH passing through the gate insulating layer GI and the first interlayer insulating layer ILD1 . Accordingly, the voltage of the first driving power VDD may be applied to the first drain region DE1 .
  • the second transistor T2 may include a second gate electrode GE2 , a second active pattern ACT2 , a second source region SE2 , and a second drain region DE2 .
  • the second gate electrode GE2 may be provided integrally with the scan line Si.
  • the second gate electrode GE2 may be provided as a part of the scan line Si or may be provided in a shape protruding from the scan line Si.
  • the second gate electrode GE2 may be a second conductive layer provided and/or formed on the gate insulating layer GI.
  • the second gate electrode GE2 is provided integrally with the scan line Si to be electrically connected to the scan line Si, but the present invention is not limited thereto. According to an exemplary embodiment, the second gate electrode GE2 may be provided non-integrally with the scan line Si to be electrically connected to the scan line Si through a separate connection means or the like.
  • the second active pattern ACT2 , the second source region SE2 , and the second drain region DE2 may be semiconductor patterns made of poly silicon, amorphous silicon, or an oxide semiconductor.
  • the second active pattern ACT2 , the second source region SE2 , and the second drain region DE2 may be formed of a semiconductor layer that is not doped with an impurity or is doped with an impurity.
  • the second source region SE2 and the second drain region DE2 may be formed of a semiconductor layer doped with an impurity
  • the second active pattern ACT2 may be formed of a semiconductor layer that is not doped with an impurity.
  • the impurity for example, an n-type impurity may be used.
  • the second active pattern ACT2 , the second source region SE2 , and the second drain region DE2 may be provided and/or formed on the buffer layer BFL.
  • the second active pattern ACT2 overlaps the second gate electrode GE2 and may be a channel region of the second transistor T2 .
  • the second source region SE2 may be connected to (or in contact with) one end of the second active pattern ACT2 . Also, the second source region SE2 may be connected to the first gate electrode GE1 of the first transistor T1 through the contact hole CH passing through the buffer layer BFL.
  • the second drain region DE2 may be connected to (or in contact with) the other end of the second active pattern ACT2 . Also, the second drain region DE2 may be connected to the data line Dj through a contact hole passing through the gate insulating layer GI and the first interlayer insulating layer ILD1 .
  • the third transistor T3 may include a third gate electrode GE3 , a third active pattern ACT3 , a third source region SE3 , and a third drain region DE3 .
  • the third gate electrode GE3 may be provided integrally with the control line CLi. In this case, the third gate electrode GE3 may be provided as a part of the control line CLi or may be provided to protrude from the control line CLi.
  • the third gate electrode GE3 may be a second conductive layer provided and/or formed on the gate insulating layer GI.
  • the third gate electrode GE3 is provided integrally with the control line CLi and is electrically connected to the control line CLi, but the present invention is not limited thereto. According to an exemplary embodiment, the third gate electrode GE3 may be provided non-integrally with the control line CLi and may be electrically connected to the control line CLi through a separate connection means or the like.
  • the third active pattern ACT3 , the third source region SE3 , and the third drain region DE3 may be semiconductor patterns made of polysilicon, amorphous silicon, an oxide semiconductor, or the like.
  • the third active pattern ACT3 , the third source region SE3 , and the third drain region DE3 may be formed of a semiconductor layer that is not doped with an impurity or is doped with an impurity.
  • the third source region SE3 and the third drain region DE3 may be formed of a semiconductor layer doped with an impurity
  • the third active pattern ACT3 may be formed of a semiconductor layer that is not doped with an impurity.
  • the impurity for example, an n-type impurity may be used.
  • the third active pattern ACT3 , the third source region SE3 , and the third drain region DE3 may be provided and/or formed on the buffer layer BFL.
  • the third active pattern ACT3 is a region overlapping the third gate electrode GE3 and may be a channel region of the third transistor T3 .
  • the third source region SE3 may be connected to (or in contact with) one end of the third active pattern ACT3 . Also, the third source region SE3 may be connected to the first source region SE1 of the first transistor T1 .
  • the third drain region DE3 may be connected to (or in contact with) the other end of the third active pattern ACT3 . Also, the third drain region DE3 may be electrically connected to the initialization power line IPL through the connection line CNL.
  • connection line CNL may be a third conductive layer provided and/or formed on the first interlayer insulating layer ILD1 .
  • One end of the connection line CNL may be electrically connected to the third drain region DE3 through a contact hole CH passing through the gate insulating layer GI and the first interlayer insulating layer ILD1 .
  • the other end of the connection line CNL may be electrically connected to the initialization power line IPL through the contact hole CH passing through the first interlayer insulating layer ILD1 .
  • the storage capacitor Cst may include a lower electrode LE and an upper electrode UE.
  • the storage capacitor Cst may be the storage capacitor Cst described with reference to FIG. 8 .
  • the lower electrode LE may be provided integrally with the first gate electrode GE1 .
  • the lower electrode LE may be a region of the first gate electrode GE1 .
  • the upper electrode UE is disposed to overlap the lower electrode LE when viewed in a plan view, and may be designed to have a larger area (or size) than the lower electrode LE. When viewed in a plan view, the upper electrode UE may overlap the first source region SE1 and may overlap the bottom metal layer BML.
  • the upper electrode UE may be a third conductive layer provided and/or formed on the first interlayer insulating layer ILD1 .
  • the upper electrode UE may be provided and/or formed on the same layer as the data line Dj and the first power line PL1 .
  • the upper electrode UE may be electrically connected to the first source region SE1 of the first transistor T1 , the third source region SE3 of the third transistor T3 , and the bottom metal layer BML.
  • the pixel circuit unit PCL may further include first and second bridge patterns BRP1 and BRP2 positioned in the first area A1 of the pixel area PXA.
  • the first bridge pattern BRP1 may be a fourth conductive layer provided on the passivation layer PSV.
  • the first bridge pattern BRP1 overlaps the first opening OP1 of the light blocking layer LBP and may be a first intermediate medium for electrically connecting the data line Dj and the pad electrode PD.
  • the first bridge pattern BRP1 is provided on the same layer as the second power line PL2 , includes the same (or substantially the same) material, and may be formed by the same process.
  • One end of the first bridge pattern BRP1 may be electrically connected to the data line Dj through a contact hole CH passing through the second interlayer insulating layer ILD2 and the passivation layer PSV.
  • the other end of the first bridge pattern BRP1 may be electrically connected to the first conductive pattern CP1 through a contact hole CH passing through the first insulating layer INS1 .
  • the second bridge pattern BRP2 may be a fourth conductive layer disposed on the passivation layer PSV to be spaced apart from the first bridge pattern BRP1.
  • the second bridge pattern BRP2 is a part of the pixel circuit unit PCL, for example, a storage capacitor Cst and a part of the display element part DPL, for example, electrically connecting the first electrode EL1. It may be an intermediate medium.
  • One end of the second bridge pattern BRP2 may be electrically connected to the upper electrode UE through a contact hole CH passing through the second interlayer insulating layer ILD2 and the passivation layer PSV.
  • the other end of the second bridge pattern BRP2 may be electrically connected to the first electrode EL1 .
  • the second interlayer insulating layer ILD2 may be provided and/or formed on the data line Dj, the upper electrode UE, and the first power line PL1 .
  • the second interlayer insulating layer ILD2 may include the same (or substantially the same) material as the gate insulating layer GI, or may include one or more materials selected from the materials exemplified as constituent materials of the gate insulating layer GI. can In some embodiments, the second interlayer insulating layer ILD2 may include an organic insulating layer including an organic material.
  • a passivation layer PSV may be provided and/or formed on the second interlayer insulating layer ILD2 .
  • the passivation layer PSV may be provided in a form including an organic insulating layer, an inorganic insulating layer, or an organic insulating layer disposed on the inorganic insulating layer.
  • the inorganic insulating layer may include, for example, at least one of a metal oxide such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the organic insulating film is, for example, acrylic resin (polyacrylates resin), epoxy resin (epoxy resin), phenolic resin (phenolic resin), polyamides resin (polyamides resin), polyimide resin (polyimides rein), unsaturated poly At least one of unsaturated polyesters resin, poly-phenylene ethers resin, poly-phenylene sulfides resin, and benzocyclobutene resin may include
  • the data line Dj and the first power line PL1 may be provided across both the first and second areas A1 and A2 of the pixel area PXA.
  • a first insulating layer INS1 may be provided and/or formed on the first and second bridge patterns BRP1 and BRP2 .
  • the first insulating layer INS1 may include the same (or substantially the same) material as the gate insulating layer GI, or may include one or more materials selected from materials exemplified as a material of the gate insulating layer GI. there is.
  • the first insulating layer INS1 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the first insulating layer INS1 may be partially opened to expose a portion of the first bridge pattern BRP1 .
  • a bank BNK may be provided and/or formed on the first insulating layer INS1 .
  • the bank BNK is a structure defining (or partitioning) the pixel area PXA or the emission area EMA of the corresponding pixel PXL and the pixels PXL adjacent thereto, and may be, for example, a pixel defining layer.
  • the bank BNK may be a pixel defining layer or a dam structure that defines a light emitting area EMA to which the light emitting devices LD are to be supplied in a process of supplying the light emitting devices LD to the pixel PXL. .
  • the light emitting area EMA of the pixel PXL is partitioned by the bank BNK, so that the light emitting area EMA contains a desired amount and/or type (or type) of light emitting devices LD ( For example, ink) may be supplied (or injected).
  • a desired amount and/or type (or type) of light emitting devices LD For example, ink
  • the bank BNK is configured to include at least one light blocking material and/or a reflective material to prevent or reduce light leakage defects in which light (or light) leaks between each pixel PXL and adjacent pixels PXL. there is.
  • the bank BNK may include a transparent material (or material).
  • the transparent material may include, for example, polyamides resin, polyimides resin, and the like, but the present invention is not limited thereto.
  • a reflective material layer may be separately provided and/or formed on the bank BNK to further improve the efficiency of light emitted from each pixel PXL.
  • a light blocking layer LBP may be provided and/or formed on the bank BNK.
  • the light blocking layer LBP may include a light blocking material that prevents a light leakage defect from leaking light (or light) between the pixel PXL and the pixels PXL adjacent thereto.
  • the light blocking layer LBP may be a black matrix.
  • the light blocking layer LBP may prevent color mixing of light emitted from each of the adjacent pixels PXL.
  • the light blocking layer LBP is configured to include at least one light blocking material and/or a reflective material to emit light emitted from the light emitting devices LD located in the second area A2 of the pixel area PXA.
  • the light output efficiency of the light emitting elements LD may be improved by allowing light to further travel in the image display direction of the display device (refer to 'DD' in FIG. 3 ).
  • the light blocking layer LBP may include at least one opening exposing components positioned under the light blocking layer LBP in the pixel area PXA of the pixel PXL.
  • the emission area EMA of the pixel PXL may be defined by an opening of the light blocking layer LBP.
  • the light blocking layer LBP may include first to third openings OP1 to OP3 exposing components positioned under the light blocking layer LBP in the pixel area PXA of the pixel PXL. there is.
  • the emission area EMA of the pixel PXL may correspond to the second opening OP2 of the light blocking layer LBP.
  • the light blocking layer LBP may be positioned on the bank BNK located in the peripheral area of the pixel area PXA to implement the dam unit DAM together with the bank BNK.
  • the area surrounded by the dam portion DAM may correspond to the emission area EMA from which light is emitted from the pixel area PXA.
  • the dam portion DAM may surround the emission area EMA of the pixel PXL.
  • the dam part DAM may be a structure that finally defines the emission area EMA from which light is emitted from the pixel PXL.
  • the dam unit DAM in the process of supplying the color conversion layer CCL including the color conversion particles QD to the pixel PXL, the dam unit DAM is a light emitting region to which the color conversion layer CCL is to be supplied. It may be a structure that ultimately defines (EMA).
  • EMA ultimately defines
  • the light-emitting area EMA of the pixel PXL is finally partitioned by the dam part DAM, so that the light-emitting area EMA has a desired amount and/or type (or type) of color conversion particles QD.
  • a color conversion layer (CCL) including a may be supplied (or input).
  • the first opening OP1 of the light blocking layer LBP may be located in the first area A1 of the pixel area PXA.
  • the first opening OP1 may be spaced apart from the second opening OP2 .
  • the first opening OP1 of the light blocking layer LBP may overlap the first bridge pattern BRP1.
  • the second opening OP2 of the light blocking layer LBP may be located in the second area A2 of the pixel area PXA.
  • the second opening OP2 may be spaced apart from the first and third openings OP1 and OP3 .
  • the second opening OP2 may overlap the light emitting devices LD and electrodes applying electrical signals to the light emitting devices LD.
  • the third opening OP3 of the light blocking layer LBP may be located in the first area A1 of the pixel area PXA.
  • the third opening OP3 may be spaced apart from the second opening OP2 .
  • the light blocking layer LBP may overlap an electrical contact between the second power line PL2 and the fourth electrode EL4 .
  • a capping layer CPL may be provided and/or formed on the light blocking layer LBP.
  • the capping layer CPL may include the same (or substantially the same) material as the gate insulating layer GI, or may include one or more materials selected from the exemplified materials of the gate insulating layer GI.
  • the capping layer CPL may include an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the capping layer CPL may be partially opened to expose one region of the first bridge pattern BRP1.
  • a first conductive pattern CP1 may be provided and/or formed on the capping layer CPL.
  • the first conductive pattern CP1 may be a second intermediate medium electrically connected to the first bridge pattern BRP1 to electrically connect the data line Dj and the pad electrode PD.
  • the first conductive pattern CP1 may be a connecting means for electrically connecting the data line Dj and the pad electrode PD together with the first bridge pattern BRP1.
  • the first conductive pattern CP1 may be formed of a conductive material (or material) having a constant (or substantially constant) reflectance.
  • the conductive material (or material) may include an opaque metal.
  • the opaque metal for example, silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium ( Ir), chromium (Cr), titanium (Ti), and a metal such as alloys thereof may be included.
  • the first conductive pattern CP1 may include a transparent conductive material (or material).
  • the transparent conductive material examples include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium gallium zinc oxide (indium gallium zinc oxide, IGZO), a conductive oxide such as indium tin zinc oxide (ITZO), and a conductive polymer such as poly(3,4-ethylenedioxythiophene) (PEDOT) may be included.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • indium gallium zinc oxide indium gallium zinc oxide
  • IGZO indium gallium zinc oxide
  • a conductive oxide such as indium tin zinc oxide (ITZO)
  • PEDOT poly(3,4-ethylenedioxythiophene)
  • An overcoat layer OC may be provided and/or formed on the first conductive pattern CP1 .
  • the overcoat layer OC may be a planarization layer that alleviates a step difference generated by components disposed thereunder.
  • the overcoat layer OC may be an encapsulation layer that prevents or reduces penetration of oxygen and moisture into the light emitting devices LD.
  • the overcoat layer OC may be partially opened to expose one region of the first conductive pattern CP1 .
  • a pad electrode PD may be provided and/or formed on the overcoat layer OC.
  • the pad electrode PD may be electrically and/or physically connected to the exposed first conductive pattern CP1 provided on the overcoat layer OC.
  • the pad electrode PD may be configured to electrically connect the driver (refer to 'DRP' in FIG. 4 ) and the pixel PXL.
  • One end of the pad electrode PD may be electrically connected to the first conductive pattern CP1 , and the other end thereof may be electrically connected to the connection member CM provided in the through hole THL of the protective film PTF.
  • the pad electrode PD electrically connects the driver DRP and the data line Dj through the connecting member CM and the first conductive pattern CP1 to transmit a data signal to the data line Dj.
  • a protective film PTF may be provided and/or formed on the pad electrode PD.
  • the protective film PTF may be the protective film PTF described with reference to FIGS. 1 to 5 .
  • the protective film PTF may include at least one through hole THL.
  • the through hole THL may be formed to pass through the protective film PTF, and a connection member CM may be provided in the through hole THL.
  • the connecting member CM may be formed of a conductive adhesive member, and may be configured to electrically connect the pad electrode PD and the driving unit DRP.
  • the connecting member CM may be an anisotropic conductive film, but the present invention is not limited thereto.
  • the display element unit DPL includes the color filter CF, the first to fourth electrodes EL1 to EL4 , and the light emitting elements located in the second area A2 of the pixel area PXA in which the pixel PXL is disposed.
  • LD first and second contact electrodes CNE1 and CNE2 , an intermediate electrode CTE, a color conversion layer CCL, and a second conductive pattern CP2 .
  • the display element part DPL may include the same (or substantially the same) insulating layers as the pixel circuit part PCL.
  • the display element unit DPL includes a buffer layer BFL, a gate insulating layer GI, and first and second interlayer insulating layers ILD1 sequentially stacked on the first surface SF1 of the substrate SUB. , ILD2 ), a passivation layer PSV, and a first insulating layer INS1 .
  • Each of the buffer layer BFL, the gate insulating layer GI, the first and second interlayer insulating layers ILD1 and ILD2, the passivation layer PSV, and the first insulating layer INS1 of the display element part DPL is a pixel
  • the buffer layer BFL, the gate insulating layer GI, the first and second interlayer insulating layers ILD1 and ILD2, the passivation layer PSV, and the first insulating layer INS1 of the circuit unit PCL are identical to (or substantially identical to) INS1 . and the same) configuration, so a detailed description thereof will not be repeated.
  • a color filter CF may be provided and/or formed on the second interlayer insulating layer ILD2 in the second area A2 .
  • the color filter CF may be provided on the second interlayer insulating layer ILD2 to correspond to the emission area EMA of the pixel PXL.
  • the color filter CF may selectively transmit light of the second color that is emitted from the color conversion layer CCL and travels in the direction of the second surface SF2 of the substrate SUB.
  • the color filter CF may include a red color filter, a green color filter, and a blue color filter.
  • a passivation layer PSV may be provided and/or formed on the color filter CF.
  • the passivation layer PSV may have the same (or substantially the same) configuration as the passivation layer PSV of the pixel circuit unit PSV.
  • a first electrode EL1 , a second electrode EL2 , a third electrode EL3 , and a fourth electrode EL4 may be provided and/or formed on the passivation layer PSV.
  • the first electrode EL1 , the second electrode EL2 , the third electrode EL3 , and the fourth electrode EL4 may be sequentially arranged along the first direction DR1 .
  • the first electrode EL1 , the second electrode EL2 , the third electrode EL3 , and the fourth electrode EL4 are disposed in a second direction DR2 that is different from, for example, intersecting with, the first direction DR1 .
  • the first to fourth electrodes EL1 to EL4 are connected to other electrodes (eg, the first to fourth electrodes EL1 to EL4 ) after the light emitting devices LD are supplied and aligned in the pixel area PXA during the manufacturing process of the display device DD. electrodes provided in adjacent pixels PXL adjacent in the two directions DR2).
  • each of the first to fourth electrodes EL1 to EL4 may be disposed to be spaced apart from an adjacent electrode in the first direction DR1 .
  • the first electrode EL1 may be spaced apart from the second electrode EL2
  • the second electrode EL2 may be spaced apart from the third electrode EL3
  • the third electrode EL3 may be disposed to be spaced apart from the fourth electrode EL4 .
  • Between the first electrode EL1 and the second electrode EL2 , between the second electrode EL2 and the third electrode EL3 , and between the third electrode EL3 and the fourth electrode EL4 are the same (or substantially the same), but the present invention is not limited thereto.
  • between the first electrode EL1 and the second electrode EL2 between the second electrode EL2 and the third electrode EL3 , and between the third electrode EL3 and the fourth electrode EL4 ) may be different from each other.
  • the first to fourth electrodes EL1 to EL4 may be formed of a transparent conductive material (or material) to transmit light emitted from each of the light emitting devices LD without loss.
  • the transparent conductive material (or material) include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium gallium zinc oxide (indium gallium zinc oxide, IGZO), a conductive oxide such as indium tin zinc oxide (ITZO), and a conductive polymer such as poly(3,4-ethylenedioxythiophene) (PEDOT) may be included.
  • Each of the first to fourth electrodes EL1 to EL4 may be provided and/or formed as a single layer, but the present invention is not limited thereto. According to an embodiment, each of the first to fourth electrodes EL1 to EL4 may be provided and/or formed as a multilayer in which at least two or more of metals, alloys, conductive oxides, and conductive polymers are stacked. . Each of the first to fourth electrodes EL1 to EL4 is formed of at least a double layer or more in order to minimize or reduce distortion due to signal delay when transmitting a signal (or voltage) to both ends of each of the light emitting devices LD. may be formed.
  • a portion of the first electrode EL1 may extend to the first area A1 of the pixel PXL and overlap the second bridge pattern BRP2.
  • a portion of the first electrode EL1 may be provided on the second bridge pattern BRP2 in the first area A1 . Accordingly, the first electrode EL1 may be electrically and/or physically connected to the second bridge pattern BRP2 .
  • a portion of the fourth electrode EL4 may extend to the first area A1 of the pixel PXL and overlap the second power line PL2 .
  • a portion of the fourth electrode EL4 may be provided on the second power line PL2 in the first area A1 . Accordingly, the fourth electrode EL4 may be electrically and/or physically connected to the second power line PL2 .
  • Each of the first to fourth electrodes EL1 to EL4 is provided with a predetermined alignment signal (or from the corresponding pad electrode PD) before the light emitting devices LD are aligned in the light emitting area EMA of the pixel PXL. alignment voltage) and may be used as an alignment electrode (or alignment line) for aligning the light emitting devices LD.
  • the alignment signals (or alignment voltages) transmitted to each of the first to fourth electrodes EL1 to EL4 are aligned with the light emitting elements LD between the first to fourth electrodes EL1 to EL4 .
  • the signals may be signals with possible voltage differences and/or phase differences.
  • At least one alignment signal (or alignment voltage) of the alignment signals (or alignment voltages) transmitted to each of the first to fourth electrodes EL1 to EL4 may be an AC signal (or voltage), but the present invention However, the present invention is not limited thereto.
  • the first electrode EL1 and the second electrode EL2 have a first serial end (' in FIG. 8 ) together with the plurality of light emitting elements LD connected in parallel therebetween.
  • SET1' and the third electrode EL3 and the fourth electrode EL4 have a second series stage (refer to 'SET2' in FIG. 8 ) together with a plurality of light emitting elements LD connected in parallel therebetween. can be configured.
  • the first and second series terminals SET1 and SET2 are disposed in the emission area EMA of the pixel PXL, and the first and second series terminals SET1 and SET2 are connected to the corresponding pixel ( A light emitting unit (EMU) of PXL) can be configured.
  • EMU light emitting unit
  • the first electrode EL1 included in the first series end SET1 may be an anode of the light emitting unit EMU, and the fourth electrode EL4 included in the second series end SET2 is the light emitting unit ( EMU) may be a cathode.
  • a first insulating layer INS1 may be provided and/or formed on the first to fourth electrodes EL1 to EL4 .
  • the first insulating layer INS1 may have the same (or substantially the same) configuration as the first insulating layer INS1 of the pixel circuit unit PCL.
  • the first insulating layer INS1 may be provided and/or formed on the passivation layer PSV to completely cover the first to fourth electrodes EL1 to EL4 .
  • the first insulating layer INS1 is partially exposed to expose one region of each of the first and fourth electrodes EL1 and EL4 . can be opened with
  • the first insulating layer INS1 may be patterned in the form of an individual pattern that is locally disposed under the light emitting devices LD after supply and alignment of the light emitting devices LD.
  • the first insulating layer INS1 may cover regions other than one region of each of the first and fourth electrodes EL1 and EL4 in the second region A2 . In some embodiments, the first insulating layer INS1 may be omitted.
  • Light emitting devices LD may be disposed on the first insulating layer INS1 .
  • the light emitting devices LD may be light emitting diodes having a size as small as a nano-scale to a micro-scale (or nano-to-micrometer), as an example of a microminiature using a material having an inorganic crystal structure.
  • Each of the light emitting devices LD may be a micro light emitting diode manufactured by an etching method or a micro light emitting diode manufactured by a growth method.
  • At least two to tens of light emitting devices LD may be arranged and/or provided in the light emitting area EMA of the pixel PXL, but the number of the light emitting devices LD is not limited thereto. According to an embodiment, the number of light emitting devices LD arranged and/or provided in the light emitting area EMA may be variously changed.
  • Each of the light emitting devices LD may emit any one of color light and/or white light.
  • each of the light emitting devices LD may emit light of a first color.
  • the light of the first color may be blue light of a short wavelength band.
  • Each of the light emitting elements LD may include first to fourth electrodes such that an extension direction (or a length L direction) is parallel to (or substantially parallel to) the first direction DR1 when viewed in plan and cross-section. It may be aligned on the first insulating layer INS1 between two adjacent electrodes of EL1 to EL4 .
  • the light emitting devices LD may be provided in the form of being sprayed in a solution and may be injected into the pixel area PXA of each pixel PXL.
  • the light emitting elements LD may be input to the pixel area PXA of each pixel PXL through an inkjet printing method, a slit coating method, or various other suitable methods.
  • the light emitting devices LD may be mixed with a volatile solvent and supplied to the pixel area PXA through an inkjet printing method or a slit coating method.
  • an alignment signal corresponding to each of the first to fourth electrodes EL1 to EL4 provided in the pixel area PXA is applied, between two adjacent electrodes among the first to fourth electrodes EL1 to EL4 are applied.
  • An electric field may be formed in Accordingly, the light emitting devices LD may be aligned between two adjacent electrodes among the first to fourth electrodes EL1 to EL4 .
  • the solvent is evaporated or removed by other suitable methods to finally align and/or remove the light emitting elements LD in the pixel area PXA of each pixel PXL. can be provided.
  • the light emitting elements LD whose length (refer to 'L' in FIG. 6 ) are parallel to the first direction DR1 are aligned between two adjacent electrodes among the first to fourth electrodes EL1 to EL4.
  • a length L direction of some of the light emitting devices LD between two adjacent electrodes is parallel to the second direction DR2 and/or a direction inclined to the second direction DR2. may be aligned (or substantially parallel).
  • at least one reverse light emitting device (refer to 'LDr' of FIG. 8 ) connected in the reverse direction between two adjacent electrodes may be further disposed.
  • the light emitting devices LD may include a plurality of first light emitting devices LD1 and a plurality of second light emitting devices LD2 .
  • the first light emitting devices LD1 may be disposed between the first electrode EL1 and the second electrode EL2 .
  • the second light emitting elements LD2 may be disposed between the third electrode EL3 and the fourth electrode EL4 .
  • the first light emitting elements LD1 may be aligned in the same (eg substantially the same) direction between the first electrode EL1 and the second electrode EL2 .
  • one end of each of the first light emitting devices LD1 may be connected to the first electrode EL1 , and the other end thereof may be connected to the second electrode EL2 .
  • the first electrode EL1 and the second electrode EL2 may form a first series terminal 'SET1 together with the first light emitting elements LD1 connected in parallel in the same (for example, substantially the same) direction therebetween.
  • the second light emitting elements LD2 may be aligned in the same (eg substantially the same) direction between the third electrode EL3 and the fourth electrode EL4 .
  • one end of each of the second light emitting elements LD2 may be connected to the third electrode EL3 , and the other end thereof may be connected to the fourth electrode EL4 .
  • the third electrode EL3 and the fourth electrode EL4 together with the second light emitting devices LD2 connected in the same (for example, substantially the same) direction may form a second series end SET2 therebetween. .
  • a second insulating layer INS2 may be provided and/or formed on each of the light emitting devices LD.
  • the second insulating layer INS2 is provided and/or formed on the light emitting devices LD to partially cover the outer circumferential surface (or surface) of each of the light emitting devices LD, and each of the light emitting devices LD Both ends may be exposed to the outside.
  • the second insulating layer INS2 may be configured as a single layer or a multilayer, and may include an inorganic insulating layer including at least one inorganic material or an organic insulating layer including at least one organic material.
  • the second insulating layer INS2 may further fix each of the light emitting devices LD.
  • the second insulating layer INS2 may include an inorganic insulating layer advantageous for protecting the active layer 12 of each of the light emitting devices LD from external oxygen and moisture.
  • the second insulating layer INS2 may be formed of an organic insulating layer including an organic material according to design conditions of the display device DD to which the above-described light emitting devices LD are applied as light sources.
  • the second insulating layer INS2 is formed on the light emitting devices LD, so that the light emitting devices LD are formed. It is possible to prevent or reduce deviation from the aligned position.
  • a gap or a space
  • the gap forms the second insulating layer INS2 .
  • the second insulating layer INS2 may be filled. Accordingly, the second insulating layer INS2 may be formed of an organic insulating layer that fills a gap between the first insulating layer INS1 and the light emitting devices LD.
  • the first and second contact electrodes CNE1 and CNE2 and the intermediate electrode CTE may be provided and/or formed on the first to fourth electrodes EL1 to EL4 .
  • the first and second contact electrodes CNE1 and CNE2 and the intermediate electrode CTE may be configured to electrically more stably connect the first to fourth electrodes EL1 to EL4 and the light emitting devices LD. there is.
  • the first contact electrode CNE1 may be provided and/or formed on the first electrode EL1 .
  • the first contact electrode CNE1 may directly contact the first electrode EL1 exposed to the outside by the first insulating layer INS1 to be electrically and/or physically connected to the first electrode EL1 .
  • the first contact electrode CNE1 is provided and/or formed on one end of each of the first light emitting elements LD1 to be electrically and/or physically connected to one end of each of the first light emitting elements LD1 . can be connected Accordingly, the first electrode EL1 and one end of each of the first light emitting devices LD1 may be electrically connected to each other through the first contact electrode CNE1 .
  • the second contact electrode CNE2 may be provided and/or formed on the fourth electrode EL4 .
  • the second contact electrode CNE2 may directly contact the fourth electrode EL4 exposed to the outside by the first insulating layer INS1 to be electrically and/or physically connected to the fourth electrode EL4 .
  • the second contact electrode CNE2 may be electrically and/or physically connected to the other end of each of the second light emitting elements LD2 . Accordingly, the fourth electrode EL4 and the other end of each of the second light emitting elements LD2 may be electrically connected to each other through the second contact electrode CNE2 .
  • the first and second contact electrodes CNE1 and CNE2 transmit light emitted from each of the light emitting elements LD in the image display direction of the display device DD (eg, the second surface of the substrate SUB) without loss. SF2) direction), and may be composed of a variety of suitable transparent conductive materials.
  • the first and second contact electrodes CNE1 and CNE2 may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), and indium gallium.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • Indium gallium At least one of various transparent conductive materials (or materials) including indium gallium zinc oxide (IGZO), indium tin zinc oxide (ITZO), and the like, and satisfying a predetermined light transmittance (or transmittance) to be substantially transparent or translucent.
  • first and second contact electrodes CNE1 and CNE2 are not limited to the above-described embodiment. According to an embodiment, the first and second contact electrodes CNE1 and CNE2 may be formed of various suitable opaque conductive materials (or materials). The first and second contact electrodes CNE1 and CNE2 may be formed of a single layer or a multilayer.
  • each of the first and second contact electrodes CNE1 and CNE2 may have a bar shape extending in the second direction DR2, but the present invention is not limited thereto.
  • the shapes of the first and second contact electrodes CNE1 and CNE2 may be variously changed within a range electrically stably connected to each of the light emitting devices LD.
  • the shape of each of the first and second contact electrodes CNE1 and CNE2 may be variously changed in consideration of a connection relationship with the electrodes disposed thereunder.
  • the intermediate electrode CTE may include a first intermediate electrode CTE1 and a second intermediate electrode CTE2 extending in the second direction DR2 .
  • the first intermediate electrode CTE1 is provided on the second electrode EL2 and may overlap the second electrode EL2 when viewed in a plan view.
  • the first intermediate electrode CTE1 may be disposed on the first insulating layer INS1 on the second electrode EL2 to be electrically insulated from the second electrode EL2 .
  • the first intermediate electrode CTE1 is disposed on the other end of each of the first light emitting devices LD1 in the light emitting area EMA of each pixel PXL to electrically and/or It can be physically connected.
  • the second intermediate electrode CTE2 is provided on the third electrode EL3 and may overlap the third electrode EL3 when viewed in a plan view.
  • the second intermediate electrode CTE2 may be disposed on the first insulating layer INS1 on the third electrode EL3 to be electrically insulated from the third electrode EL3 .
  • the second intermediate electrode CTE2 is disposed on one end of each of the second light emitting devices LD2 in the light emitting area EMA of each pixel PXL to electrically and/or It can be physically connected.
  • the first intermediate electrode CTE1 and the second intermediate electrode CTE2 may be integrally provided to be connected to each other.
  • the first intermediate electrode CTE1 and the second intermediate electrode CTE2 may be different regions of the intermediate electrode CTE.
  • the first intermediate electrode CTE1 may have the same (eg, substantially the same) configuration as the first intermediate electrode CTE1 described with reference to FIG. 8
  • the second intermediate electrode CTE2 may be configured with reference to FIG. 8 . It may have the same (eg, substantially the same) configuration as the second intermediate electrode CTE2 described above.
  • the intermediate electrode CTE may be used as a bridge electrode (or a connection electrode) electrically connecting the other end of each of the first light emitting elements LD1 and one end of each of the second light emitting elements LD2 .
  • the intermediate electrode CTE may be a bridge electrode (or a connection electrode) connecting the first series end SET1 and the second series end SET2 .
  • the first contact electrode CNE1 , the second contact electrode CNE2 , and the intermediate electrode CTE may be disposed to be spaced apart from each other when viewed in plan and cross-section.
  • the first contact electrode CNE1 may face one region of the intermediate electrode CTE, for example, the first intermediate electrode CTE1.
  • the first contact electrode CNE1 and the first intermediate electrode CTE1 may extend in the same (eg, substantially the same) direction, for example, in the second direction DR2 .
  • the first contact electrode CNE1 and the first intermediate electrode CTE1 may be spaced apart from each other in the first direction DR1 .
  • the second contact electrode CNE2 may face another region of the intermediate electrode CTE, for example, the second intermediate electrode CTE2 .
  • the second contact electrode CNE2 and the second intermediate electrode CTE2 may extend in the second direction DR2 .
  • the second contact electrode CNE2 and the second intermediate electrode CTE2 may be spaced apart from each other in the first direction DR1 .
  • the intermediate electrode CTE allows light emitted from each of the light emitting elements LD to travel in the image display direction of the display device DD (eg, the second surface SF2 direction of the substrate SUB) without loss.
  • it may be composed of a variety of suitable transparent conductive materials (eg, suitable transparent, electrically conductive materials).
  • the intermediate electrode CTE may be provided on the same layer as the first and second contact electrodes CNE1 and CNE2 and formed through the same process.
  • the intermediate electrode CTE and the first and second contact electrodes CNE1 and CNE2 may be provided and/or formed on the second insulating layer INS2 .
  • the present invention is not limited thereto, and according to embodiments, the intermediate electrode CTE may be provided on a layer different from the first and second contact electrodes CNE1 and CNE2 and may be formed through a different process.
  • first and second contact electrodes CNE1 and CNE2 and the intermediate electrode CTE may be positioned to correspond to the second area A2 of the pixel PXL, for example, the emission area EMA.
  • the first and second contact electrodes CNE1 and CNE2 and the intermediate electrode CTE may be provided on the first insulating layer INS1 to correspond to the second opening OP2 of the light blocking layer LBP.
  • a support member may be positioned between each of the first and second contact electrodes CNE1 and CNE2 and the intermediate electrode CTE and the first insulating layer INS1 .
  • a bank pattern BNKP may be positioned between each of the second intermediate electrode CTE2 and the second contact electrode CNE2 and the first insulating layer INS1 .
  • the bank pattern BNKP may be positioned in the emission area EMA of the pixel PXL.
  • the bank pattern BNKP may be a guide member for guiding the light of the first color emitted from the light emitting devices LD to the color conversion layer CCL.
  • the bank pattern BNKP supports at least a portion of each of the first and second contact electrodes CNE1 and CNE2 and the intermediate electrode CTE to support the first and second contact electrodes CNE1 and CNE2.
  • the intermediate electrode CTE each have a shape protruding in the third direction DR3 to change the surface profile (or shape) of the first color light emitted from the light emitting devices LD in a desired direction It may be a guide member that further guides the
  • the bank pattern BNKP may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the bank pattern BNKP may include a single organic insulating layer and/or a single inorganic insulating layer, but the present invention is not limited thereto.
  • the bank pattern BNKP may be provided in the form of a multilayer in which at least one organic insulating layer and at least one inorganic insulating layer are stacked.
  • the material of the bank pattern BNKP is not limited to the above-described embodiment, and according to an embodiment, the bank pattern BNKP may include a conductive material.
  • the bank pattern BNKP may include a transparent material (or material).
  • the transparent material may include, for example, polyamides resin, polyimides resin, and the like, but the present invention is not limited thereto.
  • the bank pattern BNKP may have a cross section of a trapezoidal shape in which the width becomes narrower from one surface (eg, the upper surface) of the first insulating layer INS1 toward the upper side in the third direction DR3.
  • the invention is not limited thereto.
  • the bank pattern BNKP has a semi-elliptical shape, a semi-circular shape (or a semi-spherical shape), etc., in which the width becomes narrower from the one surface of the first insulating layer INS1 toward the upper side in the third direction DR3. It may include a curved surface having a cross-section.
  • the shape of the bank pattern BNKP is not limited to the above-described embodiments and may be variously changed within a range capable of improving the efficiency of light emitted from each of the light emitting devices LD.
  • a color conversion layer CCL may be provided and/or formed on the first and second contact electrodes CNE1 and CNE2 and the intermediate electrode CTE.
  • the color conversion layer CCL may include color conversion particles QD corresponding to a specific color.
  • the color conversion layer CCL includes color conversion particles QD that convert light of a first color emitted from the light emitting devices LD disposed in the pixel PXL into light of a second color (or a specific color).
  • the color conversion layer CCL includes color conversion particles QD of red quantum dots that convert light emitted from the light emitting devices LD into red light. can do.
  • the color conversion layer CCL includes color conversion particles QD of green quantum dots that convert light emitted from the light emitting devices LD into green light.
  • the color conversion layer CCL includes blue quantum dot color conversion particles QD that convert light emitted from the light emitting devices LD into blue light.
  • a capping layer CPL may be provided and/or formed on the color conversion layer CCL.
  • the capping layer CPL may have the same (eg, substantially the same) configuration as the capping layer CPL positioned in the first area A1 of the pixel PXL.
  • the capping layer CPL may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the capping layer CPL may have a structure in which at least one inorganic insulating layer or at least one organic insulating layer is alternately stacked.
  • the capping layer CPL may entirely cover the color conversion layer CCL to block or reduce moisture or moisture from flowing into the color conversion layer CCL from the outside.
  • a second conductive pattern CP2 may be provided and/or formed on the capping layer CPL.
  • the second conductive pattern CP2 may be provided and/or formed on the capping layer CPL to correspond to the emission area EMA.
  • the second conductive pattern CP2 is a guide for guiding the light of the second color emitted from the color conversion layer CCL in the image display direction of the display device DD (the second surface SF2 direction of the substrate SUB). may be absent.
  • the second conductive pattern CP2 may be formed of a conductive material (or material) having a constant reflectance.
  • the conductive material (or material) may include an opaque metal.
  • the second conductive pattern CP2 may overlap the light emitting area EMA and may not overlap the light blocking layer LBP located in the second area A2 .
  • the second conductive pattern CP2 may be provided in a shape to completely cover the emission area EMA.
  • the second conductive pattern CP2 is illustrated in a rectangular shape, but the present invention is not limited thereto. According to an exemplary embodiment, the shape of the second conductive pattern CP2 may be variously changed within a range sufficient to cover the emission area EMA of the pixel PXL.
  • the second conductive pattern CP2 is provided on the same layer as the first conductive pattern CP1 positioned in the first area A1 of the pixel PXL and includes the same (eg, substantially the same) material; It may be formed by the same process.
  • An overcoat layer OC may be provided and/or formed on the second conductive pattern CP2 .
  • the overcoat layer OC may have the same (eg, substantially the same) configuration as the overcoat layer OC located in the first area A1 of the pixel PXL.
  • a protective film (PTF) may be provided and/or formed on the overcoat layer (OC).
  • the protective film PTF may have the same configuration as the protective film PTF positioned in the first area A1 of the pixel PXL.
  • a driving current flows from the first power line PL1 to the second power line PL2 via the pixel circuit PXC by the first transistor T1 included in the pixel circuit PXC of the pixel PXL.
  • the driving current may flow into the first electrode EL1 through the first transistor T1 and the upper electrode UE.
  • the driving current flows to the intermediate electrode CTE via the first light emitting elements LD1 through the first contact electrode CNE1 that is in direct contact with (or is connected to) the first electrode EL1 .
  • the first light emitting elements LD1 may emit light with a luminance corresponding to the distributed current.
  • the driving current flowing through the intermediate electrode CTE flows to the second contact electrode CNE2 via the intermediate electrode CTE and the second light emitting devices LD. Accordingly, in the second series terminal SET2 , the second light emitting elements LD2 may emit light with a luminance corresponding to the respectively distributed current.
  • each pixel PXL may emit light with a luminance corresponding to the data signal supplied during each frame period.
  • the pixel PXL is disposed on the first surface SF1 of the substrate SUB and the driver DRP is disposed thereon, so that the second surface SF2 (or display) of the substrate SUB is disposed. surface) to minimize or reduce the non-display area (NDA) to provide a wider screen to the user.
  • NDA non-display area
  • a multi-screen display device using a plurality of display devices DD (refer to 'TDD' in FIG. 1 )
  • the pixel PXL is formed on the first surface SF1 of the substrate SUB, and the pad electrode PD is formed thereon.
  • the driver DRP and the pixel PXL are electrically connected through the connecting member CM.
  • a via hole is formed on the rear surface of the substrate SUB using a laser, a conductive filling layer is filled in the via hole, and the driver DRP and the pixel PXL are connected to each other.
  • a manufacturing process may be simplified compared to a conventional display device that is electrically connected.
  • the polarizing film POL may be positioned in the first area A1 and the second area A2 of the pixel PXL.
  • the polarizing film POL may be provided and/or formed on the second surface SF2 of the substrate SUB.
  • the polarizing film POL may prevent recognition of components positioned on the first surface SF1 of the substrate SUB due to the inflow of external light.
  • components positioned in the non-display area DD_NDA of the display device DD and an arrangement structure of the driver DRP will be mainly described with reference to FIG. 14 .
  • FIG. 14 is a schematic enlarged cross-sectional view of a portion EA of FIG. 4 .
  • the display unit DPP and the driver DRP may be disposed in the non-display area DD_NDA of the display device DD.
  • the display unit DPP positioned in the non-display area DD_NDA includes a plurality of insulating layers sequentially provided on the first surface SF1 of the substrate SUB, the signal line SL, the third bridge pattern BRP3, and the light blocking layer. It may include a layer LBP, a capping layer CPL, a third conductive pattern CP3 , a planarization layer OC, a pad electrode PD, a protective film PTF, and a connection member CM.
  • the signal line SL may be a fan-out line that is electrically connected to the pad electrode PD and transmits a predetermined signal (or a predetermined voltage) to the pixels PXL located in the display area DD_DA.
  • the signal line SL may be a third conductive layer provided and/or formed on the first interlayer insulating layer ILD1 .
  • the signal line SL may be provided integrally with the data line (refer to 'Dj' of FIG. 9 ) positioned in the display area DD_DA to be connected to the data line Dj.
  • the signal line SL may be a fan-out line electrically connected to a scan line (refer to 'Si' in FIG.
  • the signal line SL is a fan-out line electrically connected to the first power line (refer to 'PL1' in FIG. 9) or a second power line (refer to 'PL2' in FIG. 9) and electrically It may also be a fan-out line connected to
  • the signal line SL is described as the third conductive layer provided on the first interlayer insulating layer ILD1, but the present invention is not limited thereto.
  • the signal line SL may be a conductive layer provided on one of the insulating layers provided on the first surface SF1 of the substrate SUB.
  • the signal line SL may be electrically connected to the third bridge pattern BRP3.
  • the third bridge pattern BRP3 is provided on the passivation layer PSV and is provided on the same layer as the first and second bridge patterns BRP1 and BRP2 described with reference to FIG. 9 , and is provided on the same (eg, substantially and the same) material, and may be formed by the same process.
  • the third bridge pattern BRP3 may be a first intermediate medium that electrically connects the signal line SL and the pad electrode PD.
  • a first insulating layer INS1 may be provided on the third bridge pattern BRP3 , and a light blocking layer LBP and a capping layer CPL may be sequentially provided on the first insulating layer INS1 .
  • Each of the first insulating layer INS1 , the light blocking layer LBP, and the capping layer CPL may be partially opened to expose a region of the third bridge pattern BRP3 .
  • the third conductive pattern CP3 may be provided on the capping layer CPL.
  • the third conductive pattern CP3 may be electrically connected to the third bridge pattern BRP3 exposed by the first insulating layer INS1 , the light blocking layer LBP, and the capping layer CPL.
  • the third conductive pattern CP3 is provided on the same layer as the first and second conductive patterns CP1 and CP2 described with reference to FIG. 9 , includes the same (eg, substantially the same) material, and is the same It can be formed by a process.
  • An overcoat layer OC may be provided on the third conductive pattern CP3 .
  • the overcoat layer OC may be a planarization layer that alleviates a step difference generated by components disposed below the non-display area DD_NDA.
  • the overcoat layer OC may be partially opened to expose one region of the third conductive pattern CP3 .
  • the third conductive pattern CP3 may be a second intermediate medium that electrically connects the signal line SL and the pad electrode PD.
  • a pad electrode PD may be provided on the overcoat layer OC.
  • the pad electrode PD may electrically connect the driver DRP and the third conductive pattern CP3.
  • a protective film PTF may be provided on the pad electrode PD.
  • the protective film PTF may be partially opened to expose one region of the pad electrode PD.
  • the protective film PTF may be made of the same (eg, substantially the same) material as the substrate SUB, but the present invention is not limited thereto.
  • the protective film PTF may include at least one through hole THL.
  • a connection member CM may be disposed in the through hole THL.
  • the driver DRP may be positioned on the protective film PTF and may be electrically connected to the pad electrode PD through the connection member CM.
  • 15 to 35 are schematic cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment.
  • the display device according to the exemplary embodiment shown in FIG. 10 will be sequentially described according to a manufacturing method with reference to FIGS. 15 to 35 .
  • a substrate SUB is provided.
  • a first conductive layer is formed on the first area A1 on the substrate SUB.
  • the first conductive layer may include a bottom metal layer (BML).
  • the buffer layer BFL is formed over the entire surface of the substrate SUB including the bottom metal layer BML.
  • the semiconductor layer SCL is formed on the buffer layer BFL.
  • the semiconductor layer SCL may be made of silicon, for example, amorphous silicon, or polysilicon.
  • a crystallization process may be further performed using a laser or the like.
  • the semiconductor layer SCL may include indium (In), zinc (Zn), gallium (Ga), tin (Sn), titanium (Ti), aluminum (Al), hafnium (Hf), and zirconium (Zr). , and magnesium (Mg), and the like. These may be used alone or in combination with each other.
  • the semiconductor layer SCL may be provided only in the first area A1 of the pixel PXL (or the pixel area PXA), but the present invention is not limited thereto. In some embodiments, the semiconductor layer SCL may be provided in the second area A2 of the pixel PXL (or the pixel area PXA).
  • the gate insulating layer GI is formed on the buffer layer BFL including the semiconductor layer SCL.
  • the gate insulating layer GI may be formed only in the pixel area PXA except for the emission area EMA.
  • a second conductive layer is formed on the gate insulating layer GI.
  • the second conductive layer includes the lower electrode LE and the first to third gate electrodes GE1 to GE3 of the storage capacitor Cst positioned in the first area A1 of the pixel PXL (or the pixel area PXA). ), an initialization power line IPL, a control line CLi, and a scan line Si.
  • One region of the semiconductor layer SCL overlapping the first gate electrode GE1 may become the first active pattern ACT1 .
  • Both side portions of the first active pattern ACT1 that do not overlap the first gate electrode GE1 may be the first source region SE1 and the first drain region DE1 .
  • the first active pattern ACT1 , the first gate electrode GE1 , the first source region SE1 , and the first drain region DE1 may constitute the first transistor T1 .
  • One region of the semiconductor layer SCL overlapping the second gate electrode GE2 may become the second active pattern ACT2 .
  • Both side portions of the second active pattern ACT2 that do not overlap the second gate electrode GE2 may become the second source region SE2 and the second drain region DE2 .
  • the second active pattern ACT2 , the second gate electrode GE2 , the second source region SE2 , and the second drain region DE2 may constitute the second transistor T2 .
  • One region of the semiconductor layer SCL overlapping the third gate electrode GE3 may become the third active pattern ACT3 .
  • Both side portions of the third active pattern ACT3 that do not overlap the third gate electrode GE3 may be the third source region SE3 and the third drain region DE3 .
  • the third active pattern ACT3 , the third gate electrode GE3 , the third source region SE3 , and the third drain region DE3 may constitute the third transistor T3 .
  • a contact hole CH exposing a region of the initialization power line IPL may be formed through the first interlayer insulating layer ILD1 through the above-described process.
  • a third conductive layer is formed on the first interlayer insulating layer ILD1.
  • the third conductive layer includes the connection line CNL positioned in the first area A1 of the pixel PXL (or the pixel area PXA), the upper electrode UE of the storage capacitor Cst, the data line Dj, A first power line PL1 may be included.
  • the data line Dj may be electrically connected to the second drain region DE2 through a contact hole CH passing through the first interlayer insulating layer ILD1 and the gate insulating layer GI.
  • the first power line PL1 may be electrically connected to the first drain region DE1 through a contact hole CH passing through the first interlayer insulating layer ILD1 and the gate insulating layer GI.
  • the upper electrode UE may be electrically connected to the first source region SE1 through the contact hole CH passing through the first interlayer insulating layer ILD1 and the gate insulating layer GI. Also, the upper electrode UE may be electrically connected to the bottom metal layer BML through a contact hole CH passing through the first interlayer insulating layer ILD1 , the gate insulating layer GI, and the buffer layer BFL. .
  • connection line CNL may be electrically connected to the third drain region DE3 through the contact hole CH passing through the first interlayer insulating layer ILD1 and the gate insulating layer GI. Also, the connection line CNL may be electrically connected to the initialization power line IPL through the contact hole CH passing through the first interlayer insulating layer ILD1 .
  • a second interlayer insulating layer ILD2 is formed entirely on the first interlayer insulating layer ILD1 including the third conductive layer.
  • the color filter CF is formed in the light emitting area EMA that is the second area A2 of the pixel PXL (or the pixel area PXA).
  • the color filter CF may be formed on the second interlayer insulating layer ILD2 to correspond only to the emission area EMA of the pixel PXL.
  • contact holes CH exposing a region of each of the upper electrode UE and the data line Dj through the passivation layer PSV and the second interlayer insulating layer ILD2 may be formed. there is.
  • a fourth conductive layer is formed on the passivation layer PSV.
  • the fourth conductive layer may include first and second bridge patterns BRP1 and BRP2 and a second power line PL2 positioned in the first area A1 of the pixel PXL (or the pixel area PXA).
  • the first bridge pattern BRP1 may be electrically connected to the data line Dj through a contact hole CH passing through the passivation layer PSV and the second interlayer insulating layer ILD2 .
  • the second bridge pattern BRP2 may be electrically connected to the upper electrode UE through a contact hole CH passing through the passivation layer PSV and the second insulating layer ILD2 .
  • a fifth conductive layer is formed on the passivation layer PSV.
  • the fifth conductive layer may include first to fourth electrodes EL1 to EL4 positioned in the second area A2 of the pixel PXL (or the pixel area PXA).
  • the first electrode EL1 may be provided on at least a portion of the passivation layer PSV and the second bridge pattern BRP2 to be electrically and/or physically connected to the second bridge pattern BRP2. As the first electrode EL1 is connected to the second bridge pattern BRP2, it may be electrically connected to the upper electrode UE located in the first area A1 of the pixel PXL (or the pixel area PXA). there is.
  • the second electrode EL2 may be positioned on the passivation layer PSV to be spaced apart from the first electrode EL1 in the first direction DR1 .
  • the third electrode EL3 may also be positioned on the passivation layer PSV to be spaced apart from the second electrode EL2 in the first direction DR1 .
  • the fourth electrode EL4 may be provided on at least a portion of the protective layer PSV and the second power line PL2 to be spaced apart from the second and third electrodes EL2 and EL3 in the first direction DR1 . there is.
  • the fourth electrode EL4 may be provided on the second power line PL2 to be electrically and/or physically connected to the second power line PL2 .
  • the above-described first to fourth electrodes EL1 to EL4 are made of a transparent conductive material (or material) capable of minimizing or reducing light loss by transmitting light of the first color emitted from the light emitting devices LD as it is. can be
  • each of the first bridge pattern BRP1 , the first electrode EL1 , and the fourth electrode EL4 may be exposed to the outside.
  • a bank BNK is formed on the first insulating layer INS1.
  • the bank BNK may be formed on the first insulating layer INS1 of the first area A1 of the pixel PXL (or the pixel area PXA).
  • the bank BNK may be a structure that determines an alignment position (or a supply position) of the light emitting devices LD in the pixel PXL (or the pixel area PXA).
  • the bank BNK is located in the first area A1 to provide an alignment position of the light emitting devices LD when the light emitting devices LD are aligned in the pixel PXL (or the pixel area PXA). can lead to the area.
  • Each of the first to fourth electrodes EL1 to EL4 is an alignment electrode (or alignment line) for aligning the light emitting devices LD in the second area A2 of the pixel PXL (or the pixel area PXA). ) can be
  • an inkjet nozzle is disposed on the first insulating layer INS1 of the second area A2 of the pixel PXL (or the pixel area PXA), and the plurality of light emitting devices LD are disposed through the inkjet nozzle.
  • the mixed solvent may be injected into the pixel area PXA.
  • the solvent may be any one or more of acetone, water, alcohol, and toluene, but the present invention is not limited thereto.
  • the solvent may be in the form of an ink or paste.
  • the method of inputting the light emitting elements LD into the pixel PXL (or the pixel area PXA) is not limited to the above-described embodiment, and the method of inputting the light emitting elements LD may be variously changed. can
  • the solvent may be removed.
  • the light emitting devices LD When the light emitting devices LD are input to the pixel area PXA, self-alignment of the light emitting devices LD may be induced due to an electric field formed between the first to fourth electrodes EL1 to EL4 . . Due to the electric field formed between the first to fourth electrodes EL1 to EL4 , the first light emitting elements LD1 are aligned between the first electrode EL1 and the second electrode EL2 , and the third electrode EL3 ) and the fourth electrode EL4 , the second light emitting elements LD2 may be aligned.
  • the first and second light emitting devices LD1 and LD2 are located in the first light emitting area EMA surrounded by the bank BNK in the second area A2 of the pixel PXL (or the pixel area PXA). It may be aligned on the insulating layer INS1 .
  • the second insulating layer INS2 may be configured as a single layer or a multilayer, and may include an inorganic insulating layer including at least one inorganic material or an organic insulating layer including at least one organic material.
  • the second insulating layer INS2 may be provided on one surface of each of the light emitting devices LD to expose both ends of the corresponding light emitting devices LD to the outside.
  • the second insulating layer INS2 is provided on one surface of each of the light emitting devices LD to fix the light emitting devices LD, thereby preventing or reducing the deviation of the light emitting devices LD from aligned positions.
  • a sixth conductive layer is formed on the second insulating layer INS2 .
  • the sixth conductive layer may include first and second contact electrodes CNE1 and CNE2 and an intermediate electrode CTE positioned in the second area A2 of the pixel PXL (or the pixel area PXA). .
  • the first contact electrode CNE1 may be provided on one end of each of the first insulating layer INS1 , the second insulating layer INS2 , the first electrode EL1 , and the first light emitting devices LD1 , respectively. there is.
  • the first contact electrode CNE1 is provided directly on one end of each of the first electrode EL1 exposed by the first insulating layer INS1 and the first light emitting devices LD1 to form the first electrode EL1 and
  • the first light emitting devices LD1 may be electrically connected.
  • the second contact electrode CNE2 may be provided on the other end of each of the first insulating layer INS1 , the second insulating layer INS2 , the fourth electrode EL4 , and the second light emitting devices LD2 , respectively. there is.
  • the second contact electrode CNE2 is provided directly on the other end of each of the fourth electrode EL4 and the second light emitting devices LD2 exposed by the first insulating layer INS1 to form the fourth electrode EL4 and the second contact electrode CNE2.
  • the second light emitting devices LD2 may be electrically connected.
  • the intermediate electrode CTE may include a first intermediate electrode CTE1 and a second intermediate electrode CTE2 .
  • the first intermediate electrode CTE1 is provided on the first insulating layer INS1 on the second electrode EL2 and may be electrically insulated from the second electrode EL2 .
  • the second intermediate electrode CTE2 is provided on the first insulating layer INS1 on the third electrode EL3 and may be electrically insulated from the third electrode EL3 .
  • the light blocking layer LBP is formed in the first area A1 of the pixel PXL (or the pixel area PXA).
  • the light blocking layer LBP may include first to third openings OP1 to OP3 .
  • the first opening OP1 may expose the first bridge pattern BRP1 exposed by the first insulating layer INS1 in the first area A1 .
  • the first opening OP1 may correspond to the first bridge pattern BRP1 in a plan view.
  • the second opening OP2 may expose components positioned in the emission area EMA, for example, the first and second contact electrodes CNE1 and CNE2 and the intermediate electrode CTE.
  • the second opening OP2 may correspond to the emission area EMA of the pixel PXL (or the pixel area PXA) when viewed in a plan view.
  • the third opening OP3 may expose a contact portion of the second power line PL2 , the fourth electrode EL4 , and the second contact electrode CNE2 in the first area A1 .
  • At least a portion of the light blocking layer LBP may be provided on the bank BNK to implement a dam unit DAM that determines a supply position of the color conversion layer CCL together with the bank BNK.
  • the above-described light blocking layer LBP may include a light blocking material that prevents light leakage failure between the pixel PXL and adjacent pixels PXL adjacent thereto, and includes, for example, a black matrix. can do.
  • a color conversion layer CCL including color conversion particles QD is formed in the pixel PXL (or the second area A of the pixel area PXA) to form
  • the color conversion layer CCL may be provided to fill the space A surrounded by the dam part DAM.
  • the space A is an area of the pixel area PXA surrounded by the dam part DAM, and may correspond to the emission area EMA from which light is emitted from the pixel area PXA.
  • a capping layer CPL is formed entirely in the first and second areas A1 and A2 of the pixel PXL (or the pixel area PXA). .
  • the capping layer CPL may be partially opened in the first region A1 to expose a region of the first bridge pattern BRP1 exposed by the first insulating layer INS1 and the first opening OP1. there is.
  • the first conductive pattern CP1 is formed in the first area A1 of the pixel PXL (or the pixel area PXA), and the pixel PXL A second conductive pattern CP2 is formed in the second area A2 (or the pixel area PXA).
  • the first conductive pattern CP1 may be formed on the capping layer CPL and the exposed first bridge pattern BRP1, respectively.
  • the first conductive pattern CP1 may be electrically and/or physically connected to the first bridge pattern BRP1.
  • the second conductive pattern CP2 may be formed on the capping layer CPL on the color conversion layer CCL.
  • the second conductive pattern CP2 may be a guide member provided on the color conversion layer CCL to guide the light finally emitted from the color conversion layer CCL in the direction of the second surface SF2 of the substrate SUB. there is.
  • the first conductive pattern CP1 and the second conductive pattern CP2 may include the same (eg, substantially the same) material and may be formed by the same process.
  • the first and second conductive patterns CP1 and CP2 may be formed of a conductive material (or material) having a constant reflectance.
  • the conductive material (or material) may include an opaque metal.
  • an overcoat layer OC is entirely formed on the first and second conductive patterns CP1 and CP2.
  • the overcoat layer OC may be partially opened to expose one region of the first conductive pattern CP1 .
  • the pad electrode PD is formed on the overcoat layer OC.
  • the pad electrode PD may be provided on the exposed first conductive pattern CP1 to be electrically and/or physically connected to the first conductive pattern CP1 .
  • the pad electrode PD may be formed of a conductive material (or material).
  • a protective film PTF is formed on the overcoat layer OC including the pad electrode PD.
  • the protective film PTF may include a through hole THL partially opened to expose one region of the pad electrode PD.
  • a connection member CM may be disposed in the through hole THL.
  • a driving unit (refer to 'DRP' in FIG. 4 ) may be positioned on the connection member CM, so that the driving unit DRP and the pad electrode PD may be electrically connected to each other.
  • the pixel PXL and the driver DRP are sequentially formed on the same surface, for example, the first surface SF1, of the substrate SUB to simplify the manufacturing process. Also, since an image is displayed on the second surface SF2 of the substrate SUB on which the pixels PXL and the driver DRP are not disposed, the non-display area of the second surface SF2 (or the display surface) It is possible to provide a wider screen to the user by minimizing or reducing the

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Abstract

표시 장치는, 제1 영역과 제2 영역을 각각 포함하는 복수의 화소 영역들을 포함한 기판; 및 상기 화소 영역들 각각에 제공된 화소를 포함할 수 있다. 상기 화소는, 제1 색의 광을 방출하는 복수의 발광 소자들을 포함한 표시 소자부를 포함할 수 있다. 여기서, 상기 표시 소자부는, 상기 기판의 제1 면 상에 위치하며 상기 제2 영역에 대응된 컬러 필터; 상기 컬러 필터 상에 제공되며, 제1 방향으로 서로 이격된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 배치된 상기 발광 소자들; 상기 제1 전극 상에 제공되는 제1 접촉 전극과 상기 제2 전극 상에 제공되는 제2 접촉 전극; 및 상기 제1 접촉 전극과 상기 제2 접촉 전극 상에 제공되며 색 변환 입자들을 구비한 컬러 변환층을 포함할 수 있다.

Description

표시 장치 및 그의 제조 방법
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 데드 스페이스를 최소화하거나 또는 데드 스페이스를 줄여 마스크 수를 줄여 단순한 제조 공정으로 형성된 표시 장치 및 그의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는, 제1 영역과 제2 영역을 각각 포함하는 복수의 화소 영역들을 포함한 기판; 및 상기 화소 영역들 각각에 제공된 화소를 포함할 수 있다. 상기 화소는, 제1 색의 광을 방출하는 복수의 발광 소자들을 포함한 표시 소자부를 포함할 수 있다. 여기서, 상기 표시 소자부는, 상기 기판의 제1 면 상에 위치하며 상기 제2 영역에 대응된 컬러 필터; 상기 컬러 필터 상에 제공되며, 제1 방향으로 서로 이격된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 배치된 상기 발광 소자들; 상기 제1 전극 상에 제공되는 제1 접촉 전극과 상기 제2 전극 상에 제공되는 제2 접촉 전극; 및 상기 제1 접촉 전극과 상기 제2 접촉 전극 상에 제공되며 상기 제1 색의 광을 제2 색의 광으로 변환하여 방출하는 색 변환 입자들을 구비한 컬러 변환층을 포함할 수 있다.
실시예에 있어서, 상기 제2 영역은 상기 제2 색의 광이 방출되는 발광 영역을 포함할 수 있다. 단면 상에서 볼 때, 상기 컬러 필터와 상기 컬러 변환층은 상기 제2 영역에서 상기 발광 소자들을 사이에 두고 서로 중첩할 수 있다.
실시예에 있어서, 상기 화소는, 상기 제1 영역에 대응되도록 상기 제1 면 상에 제공되는 적어도 하나의 트랜지스터; 상기 트랜지스터에 전기적으로 연결된 적어도 하나의 신호 라인; 및 상기 트랜지스터 및 상기 신호 라인 상에 제공된 제1 절연층을 더 포함할 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 제1 영역에 대응되도록 상기 제1 절연층 상에 제공된 제1 브릿지 패턴 및 제2 브릿지 패턴; 및 상기 제1 브릿지 패턴과 상기 제2 브릿지 패턴 상에 제공되며, 상기 제1 브릿지 패턴의 일부, 상기 제1 전극의 일부, 및 상기 제2 전극의 일부를 각각 노출하는 제2 절연층을 더 포함할 수 있다. 여기서, 상기 제2 브릿지 패턴은 상기 제1 전극과 상기 제2 전극 중 하나의 전극과 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 제1 브릿지 패턴과 상기 제2 브릿지 패턴 상에 위치하며, 상기 발광 영역에 대응되는 개구를 구비한 차광층을 더 포함할 수 있다. 여기서, 상기 컬러 변환층은 상기 개구 내에 제공될 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 제1 영역에서 상기 제1 브릿지 패턴 상에 위치하며 상기 제1 브릿지 패턴과 전기적으로 연결된 제1 도전 패턴; 및 상기 제2 영역에서 상기 컬러 변환층 상에 위치한 제2 도전 패턴을 더 포함할 수 있다.
실시예에 있어서, 상기 제1 도전 패턴과 상기 제2 도전 패턴은 동일 물질을 포함할 수 있다. 여기서, 상기 제1 도전 패턴과 상기 제2 도전 패턴은 소정의 반사율을 갖는 도전 물질을 포함할 수 있다.
실시예에 있어서, 상기 제2 도전 패턴은 상기 컬러 변환층에서 방출된 상기 제2 색의 광을 상기 기판의 제1 면과 마주보는 제2 면으로 유도하는 가이드 부재일 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 제1 도전 패턴과 상기 제2 도전 패턴 상에 제공되며, 상기 제1 도전 패턴의 일 영역을 노출하는 평탄화층; 및 상기 평탄화층 상에 제공된 패드 전극을 더 포함할 수 있다. 여기서, 상기 패드 전극은 상기 평탄화층에 의해 노출된 상기 제1 도전 패턴의 상기 일 영역과 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 패드 전극 상에 위치하며 상기 패드 전극의 일 영역을 노출하는 적어도 하나의 관통 홀을 포함하는 보호 필름; 및 상기 관통 홀 내에 위치하며 상기 패드 전극과 전기적으로 연결된 연결 부재를 더 포함할 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 보호 필름 상에 제공되며, 상기 연결 부재를 통해 상기 패드 전극과 전기적으로 연결된 구동부를 더 포함할 수 있다. 여기서, 상기 구동부는 상기 기판의 제1 면 상에서 상기 화소의 상부에 위치할 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 제1 영역에서 상기 발광 영역에 인접하도록 위치하는 뱅크를 더 포함할 수 있다. 여기서, 상기 차광층은 상기 뱅크 상에 위치할 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 제2 영역에 대응되도록 상기 제1 접촉 전극과 상기 제2 절연층 사이 및 상기 제2 접촉 전극과 상기 제2 절연층 사이에 제공된 뱅크 패턴을 더 포함할 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 제1 면과 마주보는 상기 기판의 제2 면에 제공된 편광 필름을 더 포함할 수 있다.
상술한 실시예에 따른 표시 장치는, 기판 상에 제1 및 제2 영역들을 갖는 적어도 하나의 화소 영역을 포함한 화소를 제공하는 단계를 포함하여 제조될 수 있다.
실시예에 있어서, 상기 방법에 의해 형성된 상기 화소는, 상기 기판의 제1 면 상에 적어도 하나의 트랜지스터 및 상기 트랜지스터에 전기적으로 연결된 적어도 하나의 신호 라인을 형성하는 단계; 상기 트랜지스터 및 상기 신호 라인 상에 제1 절연층을 형성하는 단계; 상기 제2 영역에 대응되도록 상기 제1 절연층 상에 컬러 필터를 형성하는 단계; 상기 컬러 필터를 포함한 상기 제1 절연층 상에 복수 개의 컨택 홀들을 포함한 제2 절연층을 형성하는 단계; 상기 제2 절연층 상에 제1 브릿지 패턴 및 제2 브릿지 패턴을 형성하는 단계; 상기 제2 영역에 대응되도록 상기 제1 브릿지 패턴과 상기 제2 브릿지 패턴을 포함한 상기 제2 절연층 상에 제1 전극과 제2 전극을 형성하는 단계; 상기 제1 전극과 상기 제2 전극 사이에 제1 색의 광을 방출하는 발광 소자들을 정렬하는 단계; 상기 발광 소자들 상에 제1 접촉 전극과 제2 접촉 전극을 형성하는 단계; 상기 제1 영역에 제공되며, 상기 제1 접촉 전극과 상기 제2 접촉 전극을 노출하는 개구를 포함한 차광층을 형성하는 단계; 및 상기 개구 내에 컬러 변환층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치 및 그의 제조 방법은, 기판의 제1 면(또는 상부 면) 상에 영상 표시를 위한 화소들을 형성하고, 상기 화소들 상에 패드 전극을 형성하며, 상기 패드 전극 상에 상기 패드 전극과 전기적으로 연결되는 구동부를 배치하여 상기 기판의 동일한 제1 면(일 예로, 상기 상부 면) 상에 화소들과 구동부를 순차적으로 제공할 수 있다. 이에 따라, 표시 장치의 제조 공정이 단순해질 수 있다.
또한, 본 발명의 일 실시예에 따르면, 컬러 변환층 상에 반사 부재를 배치하여 컬러 변환층에서 기판의 제1 면(또는 상부 면) 방향으로 방출되는 광을 제1 면과 마주보는 제2 면(또는 하부 면) 방향으로 유도하여 상기 컬러 변환층 상에 배치된 구성들에 의한 광의 손실을 줄이거나 또는 최소화할 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 다양한 추가적인 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 멀티 스크린 표시 장치를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 4는 도 3의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 6은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 7은 도 6의 발광 소자의 단면도이다.
도 8은 도 5에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 9는 도 5에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
도 10 및 도 11은 도 9의 Ⅲ ~ Ⅲ'선에 따른 단면도들이다.
도 12 및 도 13은 도 9의 Ⅳ ~ Ⅳ'선에 따른 단면도들이다.
도 14는 도 4의 EA 부분의 개략적인 확대 단면도이다.
도 15 내지 도 35는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소(일 예로 ‘제 2 구성요소’)에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 ‘제 3 구성요소’)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소 (일 예로 ‘제 2 구성요소’)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 ‘제 3 구성요소’)가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 더욱 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 일 실시예에 따른 멀티 스크린 표시 장치를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 3은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이고, 도 4는 도 3의 Ⅱ ~ Ⅱ'선에 따른 단면도이며, 도 5는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 표시 장치들(DD)을 포함하는 멀티 스크린 표시 장치(TDD)일 수 있다. 표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 및/또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
멀티 스크린 표시 장치(TDD)(“타일드 디스플레이(Tield display)”라고도 함)는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 매트릭스 형태로 배열된 복수의 표시 장치들(DD) 및 하우징(HS)을 포함한다. 복수의 표시 장치들(DD)은 개별 영상을 표시하거나, 하나의 영상을 분할하여 표시할 수 있다. 복수의 표시 장치들(DD)은 서로 동일한 종류, 구조, 크기 및/또는 방식의 표시 패널들을 포함할 수 있으나, 이에 한정되지 않는다.
복수의 표시 장치들(DD)은 매트릭스 형태로 배열될 수 있다. 매트릭스 형태는 적어도 하나 이상의 행과 적어도 둘 이상의 열을 포함할 수 있다.
하우징(HS)은 복수의 표시 장치들(DD)이 하나의 멀티 스크린 표시 장치(TDD)를 구성할 수 있도록 표시 장치들(DD)을 물리적으로 결합할 수 있다. 이러한 하우징(HS)은 표시 장치들(DD)의 일 면(일 예로, 상부 면)에 배치되어 복수의 표시 장치들(DD)의 움직임을 제어 또는 고정할 수 있다. 표시 장치들(DD) 각각은, 적어도 하나의 체결 부재(FL)를 통해 탈부착 가능하게 하우징(HS)에 체결될 수 있다. 이에 따라, 하우징(HS)으로부터 표시 장치(DD)의 탈부착이 용이하기 때문에, 하나의 표시 장치(DD)에 불량이 발생한 경우 손 쉽게 리페어가 가능할 수 있다.
복수의 표시 장치들(DD) 각각은 다양한 적합한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한(또는 실질적으로 평행한) 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 표시 장치들(DD) 각각이 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 도면에서는 표시 장치들(DD) 각각이 직선으로 이루어진 각진 모서리부를 갖는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 직사각형의 판상으로 제공되는 각각의 표시 장치(DD)는 하나의 장 변과 하나의 단 변이 접하는 모서리부가 라운드(round) 형상을 가질 수도 있다.
본 발명의 일 실시예에 있어서는 설명의 편의를 위해 각각의 표시 장치(DD)가 한 쌍의 장 변과 한 쌍의 단 변을 갖는 직사각 형상인 경우를 나타내었으며 상기 장 변의 연장 방향을 제2 방향(DR2), 상기 단 변의 연장 방향을 제1 방향(DR1), 상기 장 변과 상기 단 변의 연장 방향에 수직한 방향을 제3 방향(DR3)으로 표시하였으나, 이에 한정되는 것은 아니다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
본 발명의 일 실시예에 있어서, 각각의 표시 장치(DD)는 적어도 일부가 가요성(flexibility)을 가질 수 있으며, 상기 가요성을 가지는 부분에서 접힐 수 있다.
각각의 표시 장치(DD)는 영상을 표시하는 표시 영역(DD_DA)과 상기 표시 영역(DD_DA)의 적어도 일측에 제공되는 비표시 영역(DD_NDA)을 포함할 수 있다. 비표시 영역(DD_NDA)은 영상이 표시되지 않는 영역이다(또는 영상이 표시되지 않도록 설계된 영역이다). 다만, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 표시 영역(DD_DA)의 형상과 비표시 영역(DD_NDA)의 형상은 상대적으로 설계될 수 있다.
실시예에 따라, 각각의 표시 장치(DD)는 감지 영역 및 비감지 영역을 포함할 수 있다. 각각의 표시 장치(DD)는 감지 영역을 통해 영상을 표시할 뿐만 아니라, 표시 면(또는 입력 면)에서 이루어진 터치 입력을 감지하거나 전방에서 입사되는 광을 감지할 수도 있다. 비감지 영역은 감지 영역을 둘러쌀 수 있으나, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 실시예에 따라, 표시 영역(DA)의 일부 영역이 감지 영역에 대응될 수도 있다.
표시 장치들(DD) 사이의 경계 영역에 위치한 비표시 영역(DD_NDA), 일 예로, 심(seam) 영역으로 인해 멀티 스크린 표시 장치(TDD)의 화면에 표시되는 영상은 단절될 수 있다. 예를 들면, 비표시 영역(DD_NDA)의 폭(또는 면적)이 상대적으로 큰 경우, 표시 장치들(DD) 사이의 경계 영역에서 영상의 단절감이 심화될 수 있다.
실시예에 있어서, 비표시 영역(DD_NDA)의 폭(또는 면적)이 축소되는 경우, 표시 장치(DD)의 크기를 증가시키지 않고 표시 영역(DD_DA)의 크기를 확장시킬 수 있다. 이에 따라, 보다 큰 표시 영역(DD_DA)을 제공할 수 있다. 또한, 비표시 영역(DD_NDA)이 축소될 경우, 복수의 표시 장치들(DD)을 이용하여 멀티 스크린 표시 장치(TDD)를 구현할 때, 표시 장치들(DD) 사이의 경계가 시인되는 것을 최소화하고, 보다 자연스러운 화면을 구성할 수 있다(일 예로, 표시 장치들(DD) 사이의 경계의 가시성이 감소시키는 것이 가능할 수 있다).
각각의 표시 장치(DD)는 표시부(DPP)와 구동부(DRP)를 포함할 수 있다.
표시부(DPP)는 영상을 표시할 수 있다. 표시부(DPP)로는 유기 발광 다이오드를 발광 소자로 이용하는 유기 발광 표시 패널(organic Light Emitting display panel, OLED panel), 초소형 발광 다이오드를 발광 소자로 이용하는 초소형 발광 다이오드 표시 패널(nano-scale LED Display panel), 및/또는 양자점(quantum dot)과 유기 발광 다이오드를 이용하는 양자점 유기 발광 표시 패널(quantum dot organic light emitting display panel, QD OLED panel) 등과 같은 자발광이 가능한 표시 패널이 사용될 수 있다. 또한, 표시부(DPP)로는 액정 표시 패널(liquid crystal display panel, LCD panel), 전기영동 표시 패널(electro-phoretic display panel, EPD panel), 및/또는 일렉트로웨팅 표시 패널(electro-wetting display panel, EWD panel)과 같은 비발광형 표시 패널이 사용될 수 있다. 표시부(DPP)로 비발광형 또는 비발광 종류의 표시 패널이 사용되는 경우, 표시 장치(DD)는 표시부(DPP)로 광을 공급하는 백라이트 유닛과 같은 별도의 광원을 구비할 수 있다.
표시부(DPP)는 기판(SUB), 화소들(PXL), 및 보호 필름(PTF)을 포함할 수 있다.
기판(SUB)은 대략적으로 직사각 형상을 갖는 하나의 영역으로 이루어질 수 있다. 그러나, 기판(SUB)에 제공되는 영역의 개수는 이와 다들 수 있으며, 기판(SUB)의 형상은 기판(SUB)에 제공되는 영역에 따라 다른 형상을 가질 수 있다.
기판(SUB)은 유리, 수지(resin)와 같은 절연성 재료로 이루어질 수 있다. 또한, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 가요성을 갖는 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 선택된 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 기판(SUB)은 가요성을 갖는 폴리이미드로 이루어질 수 있다. 다만, 기판(SUB)을 구성하는 재료가 상술한 실시예들에 한정되는 것은 아니다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화소들(PXL)이 제공되어 영상을 표시하는 영역이고, 비표시 영역(NDA)은 화소들(PXL)이 제공되지 않는 영역으로 영상이 표시되지 않는 영역일 수 있다.
표시부(DPP)의 표시 영역(DA)은 해당 표시 장치(DD)의 표시 영역(DD_DA)에 대응되고, 표시부(DPP)의 비표시 영역(NDA)은 해당 표시 장치(DD)의 비표시 영역(DD_NDA)에 대응될 수 있다.
화소들(PXL)은 기판(SUB)의 일 면 상에 제공될 수 있다. 설명의 편의를 위해, 도 5에서는 하나의 화소(PXL)만이 도시되었으나 이에 한정되는 것은 아니다. 예를 들어, 복수개의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 배치될 수 있다.
화소들(PXL)은 기판(SUB)의 표시 영역(DA)에 제공될 수 있다. 화소들(PXL) 각각은 영상을 표시하는 최소 단위일 수 있다. 화소들(PXL)은 백색광 및/또는 컬러 광을 출사하는 발광 소자를 포함할 수 있다. 화소들(PXL) 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니며, 시안, 마젠타, 옐로우 등의 색을 출사할 수 있다. 화소들(PXL) 각각은 광을 방출하는 적어도 하나의 발광 소자를 포함할 수 있다. 발광 소자의 상세한 설명은 도 6 및 도 7을 참고하여 더 후술한다.
화소들(PXL)은 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 화소들(PXL)의 배열 형태는 특별히 한정되는 것은 아니며, 다양한 적합한 형태로 배열될 수 있다. 도면에서는 화소들(PXL)이 직사각형 형상을 갖는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 다양한 적합한 형상으로 변형될 수 있다. 또한, 화소들(PXL)이 복수 개로 제공될 때 서로 다른 면적(또는 크기)을 갖도록 제공될 수 있다. 예를 들어, 방출하는 광의 색상이 다른 화소들(PXL)의 경우, 각 색상 별로 화소들(PXL)이 다른 면적(또는 크기)이나 다른 형상으로 제공될 수 있다.
기판(SUB)의 비표시 영역(NDA)에는 상기 화소들(PXL)과 전기적으로 연결된 배선부가 배치될 수 있다. 배선부는 구동부(DRP)와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬-아웃(fan-out) 라인일 수 있다. 또한, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결되는 팬-아웃(fan-out) 라인일 수 있다.
보호 필름(PTF)은 화소들(PXL) 상에 제공될 수 있다. 보호 필름(PTF)은 기판(SUB)과 동일한(또는 실질적으로 동일한) 물질을 포함하거나 기판(SUB)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 보호 필름(PTF)은 적어도 하나의 관통 홀(THL)을 포함할 수 있다. 관통 홀(THL)은 화소들(PXL)이 제공되는 표시 영역(DA) 내에 분산되어 배치되며, 보호 필름(PTF)을 관통하도록 형성될 수 있다. 관통 홀(THL) 내에는 연결 부재(CM)가 제공될 수 있다.
연결 부재(CM)는 전도성 접착 부재일 수 있다. 연결 부재(CM)는 화소들(PXL) 상에 위치한 패드 전극(PD)과 표시부(DPP) 상에 위치한 구동부(DRP)를 전기적으로 연결할 수 있다. 여기서, 전도성 접착 부재는 이방 전도성 필름(anisotropic conductive film)으로 제공될 수 있다.
구동부(DRP)는 표시부(DPP)의 보호 필름(PTF) 상에 배치되어 상술한 연결 부재(CM) 및 패드 전극(PD)을 통해 화소들(PXL)과 전기적으로 연결될 수 있다. 구동부(DRP)는 각 화소(PXL)에 구비된 발광 소자와 전기적으로 연결된 구동 칩이 실장된 회로 기판을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 7은 도 6의 발광 소자의 단면도이다.
본 발명의 일 실시예에 있어서, 발광 소자의 형태, 종류, 및/또는 형상이 도 6 및 도 7에 도시된 실시예에 한정되지는 않는다.
도 6 및 도 7을 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층, 발광 소자(LD)의 타 단부(또는 상 단부)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 배치될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제2 반도체층(13)이 배치될 수 있다.
발광 소자(LD)는 다양한 적합한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이(L) 방향으로 긴(일 예로, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상을 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 발광 소자(LD)는 길이(L) 방향으로 짧은(일 예로, 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상을 가질 수도 있다. 또한, 다른 실시예에 따라, 발광 소자(LD)는 길이(L)과 직경(D)이 동일한 로드 형상, 바 형상, 또는 기둥 형상을 가질 수도 있다.
발광 소자(LD)가 길이(L) 방향으로 긴 경우, 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale) 내지 마이크로 스케일(micro scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다(일 예로, 직경(D) 및/또는 길이(L)는 나노 미터 내지 마이크로 미터의 치수(dimension)를 가질 수 있다).
발광 소자(LD)의 직경(D)은 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN로부터 선택된 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 적합한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 본 실시예에서, "접촉"이라는 용어는 물리적 또는 직접적인 접촉을 의미할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 적합한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 적합한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입(또는 종류)의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 선택된 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 적합한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
실시예에서, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 추가 전극(이하 '제1 추가 전극' 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(이하 '제2 추가 전극'이라 함)을 더 포함할 수도 있다.
제1 및 제2 추가 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 추가 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 추가 전극들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 추가 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 추가 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다.
제1 및 제2 추가 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 추가 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 추가 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 추가 전극들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 및 제2 추가 전극들은 불투명 금속을 포함할 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지하거나 또는 줄일 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하거나 줄여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지하거나 줄일 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지하거나 줄일 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다. 또는 실시예에 따라, 절연막(14)이 생략될 수 있다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 추가 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 추가 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 상기 제1 추가 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 추가 전극의 외주면의 일부만을 둘러싸고 상기 제1 추가 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 타 단부(또는 상 단부)에 제1 추가 전극이 배치되고, 상기 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 추가 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 추가 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질(일 예로, 투명한 전기 절연 물질)을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 산화타이타늄(TiOx) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성(일 예로, 전기 절연성)을 갖는 다양한 적합한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
실시예에 따라, 발광 소자(LD)는, 코어-쉘(core-shell) 구조의 발광 패턴으로 구현될 수도 있다. 이 경우, 상술한 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉 가운데(또는 중앙)에 위치할 수 있고, 활성층(12)은 상기 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있으며, 제2 반도체층(13)은 상기 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 또한, 발광 소자(LD)는 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극을 더 포함할 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴의 외주면에 제공되며 투명한 절연 물질(일 예로, 투명한 전기 절연 물질)을 포함하는 절연막(14)을 더 포함할 수 있다. 코어-쉘(core-shell) 구조의 발광 패턴으로 구현된 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
상술한 발광 소자(LD)는, 다양한 적합한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게(또는 실질적으로 균일하게) 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 적합한 타입 또는 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 타입 또는 종류의 전자 장치에도 이용될 수 있다.
도 8은 도 5에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
예를 들어, 도 8은 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 타입 또는 종류가 이에 한정되지는 않는다.
도 8에서는, 도 5에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 5 내지 도 8을 참조하면, 하나의 화소(PXL, 이하 ‘화소’라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 또한, 상기 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
상술한 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 제1 구동 전원(VDD)으로부터 제2 노드를 통하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어할 수 있다. 상기 제2 노드는 제1 트랜지스터(T1)의 제2 단자와 제1 전극(EL1)을 전기적으로 연결하는 지점일 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 j번째 센싱 라인(SENj) 사이에 접속될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 단자는, 제1 전극(EL1)에 연결된 제1 트랜지스터(T1)의 제1 단자에 접속될 수 있고, 상기 제3 트랜지스터(T3)의 제2 단자는 j번째 센싱 라인(SENj)에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 제어 라인(CLi)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 i번째 제어 라인(CLi)으로 공급되는 게이트-온 전압의 제어 신호에 의해 턴-온되어 j번째 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
상기 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 또는 “제1 정렬 전극”)과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, 또는 “제2 정렬 전극”)과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한(또는 실질적으로 동일한) 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 일 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한(또는 실질적으로 동일한) 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
각각의 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수도 있다. 예를 들어, 발광 유닛(EMU)은 도 8에 도시된 바와 같이 직/병렬 혼합 구조로 구성될 수도 있다.
발광 유닛(EMU)은 제1 및 제2 구동 전원들(VDD, VSS) 사이에 순차적으로 연결된 제1 및 제2 직렬 단들(SET1, SET2)을 포함할 수 있다. 제1 및 제2 직렬 단들(SET1, SET2) 각각은, 해당 직렬 단의 전극 쌍을 구성하는 두 개의 전극들(EL1 및 CTE1, CTE2 및 EL2)과, 상기 두 개의 전극들(EL1 및 CTE1, CTE2 및 EL2) 사이에 동일한(또는 실질적으로 동일한) 방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 직렬 단(SET1)은 제1 전극(EL1)과 제1 중간 전극(CTE1)을 포함하고, 상기 제1 전극(EL1)과 상기 제1 중간 전극(CTE1) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 또한, 제1 직렬 단(SET1)은 제1 전극(EL1)과 제1 중간 전극(CTE1) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제2 직렬 단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(EL2)을 포함하고, 상기 제2 중간 전극(CTE2)과 상기 제2 전극(EL2) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 제2 직렬 단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(EL2) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제1 직렬 단(SET1)의 제1 중간 전극(CTE1)과 제2 직렬 단(SET2)의 제2 중간 전극(CTE2)은 일체로 제공되어 서로 연결될 수 있다. 예를 들어, 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 연속하는 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 전기적으로 연결하는 중간 전극(CTE)을 구성할 수 있다. 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)이 일체로 제공되는 경우, 상기 제1 중간 전극(CTE1)과 상기 제2 중간 전극(CTE2)은 중간 전극(CTE)의 서로 다른 일 영역일 수 있다.
상술한 실시예에서, 제1 직렬 단(SET1)의 제1 전극(EL1)은 각 화소(PXL)의 발광 유닛(EMU)의 애노드(anode) 전극일 수 있고, 제2 직렬 단(SET2)의 제2 전극(EL2)이 상기 발광 유닛(EMU)의 캐소드(cathode) 전극일 수 있다.
도 8에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 8에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(PXC)의 사이에 접속될 수도 있다.
화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터(boosting capacitor) 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 8에 도시된 실시예에 한정되지 않으며, 해당 화소(PXL)는 다양한 적합한 구조를 가질 수 있다. 예를 들어, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, i번째 스캔 라인(Si), j번째 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 9는 도 5에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이고, 도 10 및 도 11은 도 9의 Ⅲ ~ Ⅲ'선에 따른 단면도들이며, 도 12 및 도 13은 도 9의 Ⅳ ~ Ⅳ'선에 따른 단면도들이다.
편의를 위하여, 도 9에서는 j번째 화소 열 및 i번째 화소 행의 교차 영역에 배치된 하나의 화소(PXL)를 기준으로, 상기 화소(PXL)에 연결된 스캔 라인(Si), 제어 라인(CLi), 데이터 라인(Dj), 전원 라인들(PL1, PL2), 및 초기화 전원 라인(IPL)을 도시하였다.
이와 더불어, 설명의 편의를 위하여 상기 화소(PXL)에 제공된 배선들에 있어서, 데이터 신호가 인가되는 j번째 열의 데이터 라인(Dj)을 “데이터 라인(Dj)”이라 명명하고, i번째 행의 스캔 라인을 “스캔 라인(Si)”이라 명명하고, 제1 구동 전원(VDD)이 인가되는 전원 라인을 “제1 전원 라인(PL1)”이라 명명하며, 제2 구동 전원(VSS)이 인가되는 전원 라인을 “제2 전원 라인(PL2)”이라 명명하지만 이에 한정되는 것은 아니다.
도 9 내지 도 13에서는 각각의 화소(PXL)의 발광 영역(EMA)이 2개의 직렬 단에 배치된 발광 소자들(LD)을 포함하는 실시예를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 상기 발광 영역(EMA)에 배치되는 직렬 단의 개수는 실시예에 따라 다양하게 변경될 수 있다.
도 10 내지 도 13에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 하나의 화소(PXL)를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 본 발명의 일 실시예에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다" 함은 상이한 공정에서 형성됨을 의미할 수 있다.
추가적으로, 도 9 내지 도 13에 있어서 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 5, 도 9 내지 도 13을 참조하면, 본 발명의 일 실시예에 따른 화소(PXL)는 기판(SUB)의 표시 영역(DA)에 마련된 화소 영역(PXA)에 배치될 수 있다.
기판(SUB) 상에는 복수의 절연층들 및 복수의 도전층들이 배치될 수 있다. 절연층들은, 일 예로, 기판(SUB) 상에 순차적으로 제공된 버퍼층(BFL), 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2), 보호층(PSV), 제1 및 제2 절연층들(INS1, INS2), 캡핑 레이어(CPL) 등을 포함할 수 있다. 도전층들은 상술한 절연층들 사이에 제공 및/또는 형성될 수 있다. 도전층들은, 일 예로, 기판(SUB) 상에 제공된 제1 도전층, 게이트 절연층(GI) 상에 제공된 제2 도전층, 제1 층간 절연층(ILD1) 상에 제공된 제3 도전층, 보호층(PSV) 상에 제공된 제4 도전층, 제4 도전층 상에 제공된 제5 도전층, 제2 절연층(INS2) 상에 제공된 제6 도전층, 및 캡핑 레이어(CPL) 상에 제공된 제7 도전층을 포함할 수 있다. 다만, 기판(SUB) 상에 제공된 절연층들 및 도전층들이 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라 상기 절연층들 및 도전층들 이외에 다른 절연층 및 다른 도전층이 기판(SUB) 상에 제공될 수도 있다.
기판(SUB)은 제3 방향(DR3)으로 서로 마주보는 제1 면(SF1)과 제2 면(SF2)을 포함할 수 있다.
제1 면(SF1) 상에는 화소(PXL)와 전기적으로 연결된 배선부가 위치할 수 있다. 배선부는 화소(PXL)에 소정의 신호(또는 소정의 전압)를 전달하는 복수의 신호 라인들을 포함할 수 있다. 신호 라인들은, 스캔 라인(Si), 데이터 라인(Dj), 제어 라인(CLi), 제1 전원 라인(PL1), 제2 전원 라인(PL2), 및 초기화 전원 라인(IPL)을 포함할 수 있다.
스캔 라인(Si)은 제1 방향(DR1)(또는 수평 방향)으로 연장될 수 있다. 스캔 라인(Si)에는 스캔 신호가 인가될 수 있다. 스캔 라인(Si)은 도 8을 참고하여 설명한 i번째 스캔 라인(Si)일 수 있다. 스캔 라인(Si)은 게이트 절연층(GI) 상에 제공된 제2 도전층일 수 있다. 제2 도전층은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연층(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
데이터 라인(Dj)은 제2 방향(DR2)(또는 수직 방향)으로 연장될 수 있다. 데이터 라인(Dj)에는 데이터 신호가 인가될 수 있다. 데이터 라인(Dj)은 도 8을 참고하여 설명한 j번째 데이터 라인(Dj)일 수 있다. 데이터 라인(Dj)은 화소(PXL)의 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다. 데이터 라인(Dj)은 제1 층간 절연층(ILD1) 상에 제공되는 제3 도전층일 수 있다.
제3 도전층은 제2 도전층과 동일한(또는 실질적으로 동일한) 물질을 포함하거나 제2 도전층의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제어 라인(CLi)은 스캔 라인(Si)과 이격되게 제1 방향(DR1)을 따라 연장될 수 있다. 제어 라인(CLi)에는 제어 신호가 인가될 수 있다. 제어 라인(CLi)은 도 8을 참고하여 설명한 i번째 제어 라인(CLi)일 수 있다. 제어 라인(CLi)은 스캔 라인(Si)과 동일한 층에 제공 및/또는 형성될 수 있다. 일 예로, 제어 라인(CLi)은 게이트 절연층(GI) 상에 제공되는 제2 도전층일 수 있다.
제1 전원 라인(PL1)에는 제1 구동 전원(VDD)의 전압이 인가될 수 있다. 상기 제1 전원 라인(PL1)은 도 8을 참고하여 설명한 제1 전원 라인(PL1)일 수 있다. 제1 전원 라인(PL1)은 제2 방향(DR2)을 따라 연장되며 화소 영역(PXA)에서 데이터 라인(Dj)과 제1 방향(DR1)으로 이격되도록 배치될 수 있다. 제1 전원 라인(PL1)은 데이터 라인(Dj)과 동일한 층에 제공될 수 있다. 일 예로, 제1 전원 라인(PL1)은 제1 층간 절연층(ILD1) 상에 제공되는 제3 도전층일 수 있다.
제2 전원 라인(PL2)에는 제2 구동 전원(VSS)의 전압이 인가될 수 있다. 상기 제2 전원 라인(PL2)은 도 8을 참고하여 설명한 제2 전원 라인(PL2)일 수 있다. 제2 전원 라인(PL2)은 제1 방향(DR1)을 따라 연장될 수 있다. 제2 전원 라인(PL2)은 보호층(PSV) 상에 제공되는 제4 도전층일 수 있다. 제4 도전층은 제2 도전층과 동일한(또는 실질적으로 동일한) 물질을 포함하거나 제2 도전층의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
초기화 전원 라인(IPL)은 제1 방향(DR1)으로 연장되며, 제어 라인(CLi)과 이격되게 배치될 수 있다. 초기화 전원 라인(IPL)은 도 8을 참고하여 설명한 j번째 센싱 라인(SENj)일 수 있다. 초기화 전원 라인(IPL)은 화소 영역(PXA)에 배치된 제3 트랜지스터(T3)와 전기적으로 연결될 수 있다. 초기화 전원 라인(IPL)에는 초기화 전원의 전압이 인가될 수 있다. 초기화 전원 라인(IPL)은 게이트 절연층(GI) 상에 제공되는 제2 도전층일 수 있다. 스캔 라인(Si), 제어 라인(CLi), 및 초기화 전원 라인(IPL)은 동일한 층에 제공 및/또는 형성될 수 있다.
화소 영역(PXA)의 발광 영역(EMA)에는 발광 소자들(LD)이 위치할 수 있고 상기 화소 영역(PXA)의 주변 영역에는 상기 발광 소자들(LD)을 구동하기 위한 회로 소자들이 배치될 수 있다.
일 실시예에 있어서, 화소 영역(PXA)은 일 방향, 일 예로, 제2 방향(DR2)을 따라 구획된 제1 영역(A1)과 제2 영역(A2)을 포함할 수 있다. 제1 영역(A1)에는 화소 회로부(PCL)가 위치할 수 있고, 제2 영역(A2)에는 표시 소자부(DPL)가 위치할 수 있다. 제1 영역(A1)은 발광 영역(EMA)에 인접한 주변 영역에 대응될 수 있고, 제2 영역(A2)은 발광 영역(EMA)에 대응될 수 있다. 여기서, 주변 영역은 광이 방출되지 않는 비발광 영역을 포함할 수 있다.
편의를 위하여, 화소 회로부(PCL)를 우선적으로 설명한 후, 표시 소자부(DPL)에 대해 설명한다.
화소 회로부(PCL)는 제1 영역(A1)에 위치하는 바텀 금속층(BML), 화소 회로(도 8의 'PXC' 참고), 및 화소 회로(PXC)에 전기적으로 연결된 신호 라인들을 포함할 수 있다.
바텀 금속층(BML)은 기판(SUB) 상에 제공 및/또는 형성될 수 있다. 바텀 금속층(BML)은 기판(SUB)의 제2 면(SF2)(또는 하부면)을 통해 유입된 광이 화소(PXL)의 제1 트랜지스터(T1)로 진행되는 것을 차단하거나 줄이는 광 차단막일 수 있다. 예를 들어, 바텀 금속층(BML)은 기판(SUB)의 제2 면(SF2)을 통해 유입된 광이 제1 트랜지스터(T1)의 반도체층으로 진행하는 것을 차단하거나 또는 줄여 상기 제1 트랜지스터(T1)의 오동작을 방지하거나 줄일 수 있다. 이를 위해, 바텀 금속층(BML)은 제1 트랜지스터(T1)와 중첩되도록 기판(SUB) 상에 위치할 수 있다. 일 예로, 바텀 금속층(BML)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 중첩되도록 기판(SUB) 상에 위치할 수 있다. 본 발명의 일 실시예에 있어서, 바텀 금속층(BML)은 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층일 수 있다. 제1 도전층은 제2 도전층과 동일한(예를 들어, 실질적으로 동일한) 물질을 포함하거나 제2 도전층의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
바텀 금속층(BML)은 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하는 컨택 홀(CH)을 통해 스토리지 커패시터(Cst)의 상부 전극(UE)과 전기적 및/또는 물리적으로 연결될 수 있다.
상부 전극(UE)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층(CL3)일 수 있으며, 평면 및 단면 상에서 볼 때 바텀 금속층(BML)과 중첩할 수 있다. 상부 전극(UE)은 데이터 라인(Dj) 및 제1 전원 라인(PL1)과 동일 층에 제공되고, 동일(예를 들어, 실질적으로 동일한) 재료를 포함하고, 동일 공정으로 형성될 수 있다.
제1 층간 절연층(ILD1)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 상기 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 실시예에 따라, 제1 층간 절연층(ILD1)은 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
상부 전극(UE)의 일 영역은 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하는 컨택 홀(CH)을 통해 바텀 금속층(BML)과 연결될 수 있다. 또한, 상부 전극(UE)의 다른 영역은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 컨택 홀(CH)을 통해 제1 트랜지스터(T1)의 제1 소스 영역(SE1)에 연결될 수 있다. 결국, 바텀 금속층(BML)은 제1 트랜지스터(T1)의 제1 소스 영역(SE1)과 연결될 수 있다.
상술한 바와 같이, 바텀 금속층(BML)이 제1 트랜지스터(T1)의 제1 소스 영역(SE1)에 연결되면, 제2 구동 전원(VSS)의 스윙 폭 마진을 확보할 수 있다. 이 경우, 제1 트랜지스터(T1)의 제1 게이트 절연(GE1)으로 인가되는 게이트 전압의 구동 범위(driving range)를 넓힐 수 있다.
버퍼층(BFL)은 제1 도전층 상에 제공되며, 화소 회로(PXC)에 불순물 등이 확산되는 것을 방지하거나 줄일 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
화소 회로(PXC)는 버퍼층(BFL) 상에 제공된 제1 내지 제3 트랜지스터들(T1 ~ T3), 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 도 8을 참고하여 설명한 제1 트랜지스터(T1)일 수 있고, 제2 트랜지스터(T2)는 도 8을 참고하여 설명한 제2 트랜지스터(T2)일 수 있으며, 제3 트랜지스터(T3)는 도 8을 참고하여 설명한 제3 트랜지스터(T3)일 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 게이트 절연층(GI)을 관통하는 컨택 홀(CH)을 통해 제2 트랜지스터(T2)의 제2 소스 영역(SE2)에 연결될 수 있다. 제1 게이트 전극(GE1)은 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 제1 게이트 전극(GE1)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층일 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제1 소스 영역(SE1) 및 제1 드레인 영역(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다.
제1 액티브 패턴(ACT1)은 제1 게이트 전극(GE1)과 중첩되는 영역으로 제1 트랜지스터(T1)의 채널 영역일 수 있다. 제1 액티브 패턴(ACT1)이 길게 형성될 경우, 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이 경우, 제1 트랜지스터(T1)에 인가되는 게이트 전압(또는 게이트 신호)의 구동 범위가 넓어지게 될 수 있다. 이로 인하여, 발광 소자들(LD)에서 방출되는 광(또는 빛)의 계조를 세밀하게 제어할 수 있다.
제1 소스 영역(SE1)은 제1 액티브 패턴(ACT1)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제1 소스 영역(SE1)은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 컨택 홀(CH)을 통해 상부 전극(UE)과 전기적으로 연결될 수 있다.
제1 드레인 영역(DE1)은 제1 액티브 패턴(ACT1)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제1 드레인 영역(DE1)은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 컨택 홀(CH)을 통해 제1 전원 라인(PL1)에 연결될 수 있다. 이에 따라, 제1 드레인 영역(DE1)으로 제1 구동 전원(VDD)의 전압이 인가될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 스캔 라인(Si)과 일체로 제공될 수 있다. 이 경우, 제2 게이트 전극(GE2)은 스캔 라인(Si)의 일부로 제공되거나 상기 스캔 라인(Si)으로부터 돌출된 형상으로 제공될 수 있다. 제2 게이트 전극(GE2)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층일 수 있다.
상술한 실시예에서, 제2 게이트 전극(GE2)이 스캔 라인(Si)과 일체로 제공되어 상기 스캔 라인(Si)과 전기적으로 연결되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 게이트 전극(GE2)은 스캔 라인(Si)과 비일체로 제공되어 별도의 연결 수단 등을 통해 상기 스캔 라인(Si)과 전기적으로 연결될 수도 있다.
제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제2 소스 영역(SE2) 및 제2 드레인 영역(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다.
제2 액티브 패턴(ACT2)은 제2 게이트 전극(GE2)과 중첩되는 영역으로 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 소스 영역(SE2)은 제2 액티브 패턴(ACT2)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제2 소스 영역(SE2)은 버퍼층(BFL)을 관통하는 컨택 홀(CH)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 영역(DE2)은 제2 액티브 패턴(ACT2)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제2 드레인 영역(DE2)은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 컨택 홀을 통해 데이터 라인(Dj)에 연결될 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 제어 라인(CLi)과 일체로 제공될 수 있다. 이 경우, 제3 게이트 전극(GE3)은 제어 라인(CLi)의 일부로 제공되거나 상기 제어 라인(CLi)으로부터 돌출된 형상으로 제공될 수 있다. 제3 게이트 전극(GE3)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층일 수 있다.
상술한 실시예에서, 제3 게이트 전극(GE3)이 제어 라인(CLi)과 일체로 제공되어 상기 제어 라인(CLi)과 전기적으로 연결되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제3 게이트 전극(GE3)은 제어 라인(CLi)과 비일체로 제공되어 별도의 연결 수단 등을 통해 상기 제어 라인(CLi)과 전기적으로 연결될 수도 있다.
제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제3 소스 영역(SE3) 및 제3 드레인 영역(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다.
제3 액티브 패턴(ACT3)은 제3 게이트 전극(GE3)과 중첩되는 영역으로 제3 트랜지스터(T3)의 채널 영역일 수 있다.
제3 소스 영역(SE3)은 제3 액티브 패턴(ACT3)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제3 소스 영역(SE3)은 제1 트랜지스터(T1)의 제1 소스 영역(SE1)에 연결될 수 있다.
제3 드레인 영역(DE3)은 제3 액티브 패턴(ACT3)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제3 드레인 영역(DE3)은 연결 배선(CNL)을 통해 초기화 전원 라인(IPL)에 전기적으로 연결될 수 있다.
연결 배선(CNL)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 연결 배선(CNL)의 일 단은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 컨택 홀(CH)을 통해 제3 드레인 영역(DE3)에 전기적으로 연결될 수 있다. 연결 배선(CNL)의 타 단은 제1 층간 절연층(ILD1)을 관통하는 컨택 홀(CH)을 통해 초기화 전원 라인(IPL)에 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다. 여기서, 상기 스토리지 커패시터(Cst)는 도 8을 참고하여 설명한 스토리지 커패시터(Cst)일 수 있다.
하부 전극(LE)은 제1 게이트 전극(GE1)과 일체로 제공될 수 있다. 하부 전극(LE)이 제1 게이트 전극(GE1)과 일체로 제공되는 경우, 하부 전극(LE)은 제1 게이트 전극(GE1)의 일 영역일 수 있다.
상부 전극(UE)은, 평면 상에서 볼 때, 하부 전극(LE)과 중첩하여 배치되며, 하부 전극(LE)보다 큰 면적(또는 크기)을 갖도록 설계될 수 있다. 상부 전극(UE)은, 평면 상에서 볼 때, 제1 소스 영역(SE1)과 중첩할 수 있고, 바텀 금속층(BML)과 중첩할 수 있다. 상부 전극(UE)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 상부 전극(UE)은 데이터 라인(Dj) 및 제1 전원 라인(PL1)과 동일한 층에 제공 및/또는 형성될 수 있다.
상부 전극(UE)은 제1 트랜지스터(T1)의 제1 소스 영역(SE1), 제3 트랜지스터(T3)의 제3 소스 영역(SE3), 및 바텀 금속층(BML)과 전기적으로 연결될 수 있다.
화소 회로부(PCL)는 화소 영역(PXA)의 제1 영역(A1)에 위치한 제1 및 제2 브릿지 패턴들(BRP1, BRP2)을 더 포함할 수 있다.
제1 브릿지 패턴(BRP1)은 보호층(PSV) 상에 제공되는 제4 도전층일 수 있다. 제1 브릿지 패턴(BRP1)은 차광층(LBP)의 제1 개구(OP1)와 중첩하며 데이터 라인(Dj)과 패드 전극(PD)을 전기적으로 연결하기 위한 제1 중간 매개체일 수 있다. 제1 브릿지 패턴(BRP1)은 제2 전원 라인(PL2)과 동일 층에 제공되고, 동일(또는 실질적으로 동일한) 물질을 포함하며, 동일 공정으로 형성될 수 있다.
제1 브릿지 패턴(BRP1)의 일 단은 제2 층간 절연층(ILD2)과 보호층(PSV)을 관통하는 컨택 홀(CH)을 통해 데이터 라인(Dj)과 전기적으로 연결될 수 있다. 제1 브릿지 패턴(BRP1)의 타 단은 제1 절연층(INS1)을 관통하는 컨택 홀(CH)을 통해 제1 도전 패턴(CP1)과 전기적으로 연결될 수 있다.
제2 브릿지 패턴(BRP2)은 보호층(PSV) 상에서 제1 브릿지 패턴(BRP1)과 이격되도록 배치되는 제4 도전층일 수 있다. 제2 브릿지 패턴(BRP2)은 화소 회로부(PCL)의 일부 구성, 일 예로, 스토리지 커패시터(Cst)와 표시 소자부(DPL)의 일부 구성, 일 예로, 제1 전극(EL1)을 전기적으로 연결하는 중간 매개체일 수 있다.
제2 브릿지 패턴(BRP2)의 일 단은 제2 층간 절연층(ILD2)과 보호층(PSV)을 관통하는 컨택 홀(CH)을 통해 상부 전극(UE)과 전기적으로 연결될 수 있다. 제2 브릿지 패턴(BRP2)의 타 단은 제1 전극(EL1)과 전기적으로 연결될 수 있다.
제2 층간 절연층(ILD2)은 데이터 라인(Dj), 상부 전극(UE), 및 제1 전원 라인(PL1) 상에 제공 및/또는 형성될 수 있다. 제2 층간 절연층(ILD2)은 게이트 절연층(GI)과 동일한(또는 실질적으로 동일한) 물질을 포함하거나 상기 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 실시예에 따라, 제2 층간 절연층(ILD2)은 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
제2 층간 절연층(ILD2) 상에 보호층(PSV)이 제공 및/또는 형성될 수 있다.
보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
상술한 실시예에 있어서, 데이터 라인(Dj) 및 제1 전원 라인(PL1)은 화소 영역(PXA)의 제1 및 제2 영역들(A1, A2) 모두에 걸쳐 제공되는 구성일 수 있다.
제1 및 제2 브릿지 패턴들(BRP1, BRP2) 상에는 제1 절연층(INS1)이 제공 및/또는 형성될 수 있다.
제1 절연층(INS1)은 게이트 절연층(GI)과 동일한(또는 실질적으로 동일한) 물질을 포함하거나 상기 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 일 예로, 제1 절연층(INS1)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 제1 영역(A1)에서 제1 절연층(INS1)은 제1 브릿지 패턴(BRP1)의 일부를 노출하도록 부분적으로 개구될 수 있다.
제1 절연층(INS1) 상에는 뱅크(BNK)가 제공 및/또는 형성될 수 있다.
뱅크(BNK)는 해당 화소(PXL)와 그에 인접한 화소들(PXL) 각각의 화소 영역(PXA) 또는 발광 영역(EMA)을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 뱅크(BNK)는 화소(PXL)에 발광 소자들(LD)을 공급하는 과정에서, 상기 발광 소자들(LD)이 공급되어야 할 발광 영역(EMA)을 정의하는 화소 정의막 또는 댐 구조물일 수 있다. 일 예로, 뱅크(BNK)에 의해 화소(PXL)의 발광 영역(EMA)이 구획됨으로써 상기 발광 영역(EMA)에 목적하는 양 및/또는 타입(또는 종류)의 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 공급(또는 투입)될 수 있다.
이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 각 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지하거나 줄일 수 있다. 실시예에 따라, 뱅크(BNK)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에 따라, 각각의 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
뱅크(BNK) 상에 차광층(LBP)이 제공 및/또는 형성될 수 있다.
차광층(LBP)은 상기 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지하는 차광 물질을 포함할 수 있다. 이 경우, 차광층(LBP)은 블랙 매트릭스일 수 있다. 상기 차광층(LBP)은 인접한 화소들(PXL) 각각에서 방출되는 광의 혼색을 방지할 수 있다. 실시예에 따라, 차광층(LBP)은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 상기 화소 영역(PXA)의 제2 영역(A2)에 위치한 발광 소자들(LD)에서 방출된 광을 표시 장치(도 3의 'DD' 참고)의 화상 표시 방향으로 더욱 진행되게 하여 상기 발광 소자들(LD)의 출광 효율을 향상시킬 수 있다.
차광층(LBP)은 화소(PXL)의 화소 영역(PXA)에서 차광층(LBP)의 하부에 위치한 구성들을 노출하는 적어도 하나 이상의 개구를 포함할 수 있다. 화소(PXL)의 발광 영역(EMA)은 차광층(LBP)의 개구에 의해 정의될 수 있다. 일 예로, 차광층(LBP)는 화소(PXL)의 화소 영역(PXA)에서 상기 차광층(LBP)의 하부에 위치한 구성들을 노출하는 제1 내지 제3 개구들(OP1 ~ OP3)을 포함할 수 있다. 화소(PXL)의 발광 영역(EMA)은 차광층(LBP)의 제2 개구(OP2)에 대응될 수 있다.
차광층(LBP)은 화소 영역(PXA)의 주변 영역에 위치한 뱅크(BNK) 상에 위치하여 상기 뱅크(BNK)와 함께 댐부(DAM)를 구현할 수 있다. 댐부(DAM)에 의해 둘러싸인 영역은 화소 영역(PXA)에서 광이 방출되는 발광 영역(EMA)과 대응될 수 있다. 예를 들어, 댐부(DAM)는 화소(PXL)의 발광 영역(EMA)을 둘러쌀 수 있다.
댐부(DAM)는 화소(PXL)에서 광이 방출되는 발광 영역(EMA)을 최종적으로 정의하는 구조물일 수 있다. 일 실시예에 있어서, 댐부(DAM)는 화소(PXL)에 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)을 공급하는 과정에서, 상기 컬러 변환층(CCL)이 공급되어야 할 발광 영역(EMA)을 최종적으로 정의하는 구조물일 수 있다. 일 예로, 댐부(DAM)에 의해 화소(PXL)의 발광 영역(EMA)이 최종적으로 구획됨으로써 상기 발광 영역(EMA)에 목적하는 양 및/또는 타입(또는 종류)의 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)이 공급(또는 투입)될 수 있다.
차광층(LBP)의 제1 개구(OP1)는 화소 영역(PXA)의 제1 영역(A1)에 위치할 수 있다. 제1 개구(OP1)는 제2 개구(OP2)로부터 이격되어 위치할 수 있다. 차광층(LBP)의 제1 개구(OP1)는 제1 브릿지 패턴(BRP1)과 중첩할 수 있다.
차광층(LBP)의 제2 개구(OP2)는 화소 영역(PXA)의 제2 영역(A2)에 위치할 수 있다. 제2 개구(OP2)는 제1 및 제3 개구들(OP1, OP3)로부터 이격되어 위치할 수 있다. 제2 개구(OP2)는 발광 소자들(LD) 및 상기 발광 소자들(LD)에 전기적 신호를 인가하는 전극들과 중첩할 수 있다.
차광층(LBP)의 제3 개구(OP3)는 화소 영역(PXA)의 제1 영역(A1)에 위치할 수 있다. 제3 개구(OP3)는 제2 개구(OP2)로부터 이격되어 위치할 수 있다. 차광층(LBP)은 제2 전원 라인(PL2)과 제4 전극(EL4)의 전기적 접촉부와 중첩할 수 있다.
차광층(LBP) 상에는 캡핑 레이어(CPL)가 제공 및/또는 형성될 수 있다.
캡핑 레이어(CPL)는 게이트 절연층(GI)과 동일한(또는 실질적으로 동일한) 물질을 포함하거나 상기 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 일 예로, 캡핑 레이어(CPL)는 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 캡핑 레이어(CPL)는 제1 브릿지 패턴(BRP1)의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
캡핑 레이어(CPL) 상에 제1 도전 패턴(CP1)이 제공 및/또는 형성될 수 있다.
제1 도전 패턴(CP1)은 제1 브릿지 패턴(BRP1)과 전기적으로 연결되어 데이터 라인(Dj)과 패드 전극(PD)을 전기적으로 연결하는 제2 중간 매개체일 수 있다. 일 실시예에 있어서, 제1 도전 패턴(CP1)은 제1 브릿지 패턴(BRP1)과 함께 데이터 라인(Dj)과 패드 전극(PD)을 전기적으로 연결하는 연결 수단일 수 있다.
제1 도전 패턴(CP1)은 일정한(또는 실질적으로 일정한) 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 도전 패턴(CP1)은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1 도전 패턴(CP1)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향(일 예로, 기판(SUB)의 제2 면(SF2) 방향)(또는 기판(SUB)의 하부 면 방향)으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다.
제1 도전 패턴(CP1) 상에는 오버 코트층(OC)이 제공 및/또는 형성될 수 있다.
오버 코트층(OC)은 그 하부에 배치된 구성 요소들에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다. 또한, 오버 코트층(OC)은 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하거나 줄이는 봉지층일 수 있다. 오버 코트층(OC)은 제1 도전 패턴(CP1)의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
오버 코트층(OC) 상에는 패드 전극(PD)이 제공 및/또는 형성될 수 있다.
패드 전극(PD)은 오버 코트층(OC) 상에 제공되어 노출된 제1 도전 패턴(CP1)과 전기적 및/또는 물리적으로 연결될 수 있다. 패드 전극(PD)은 구동부(도 4의 'DRP' 참고)와 화소(PXL)를 전기적으로 연결하는 구성일 수 있다.
패드 전극(PD)의 일 단은 제1 도전 패턴(CP1)과 전기적으로 연결될 수 있고, 그의 타 단은 보호 필름(PTF)의 관통 홀(THL)에 제공된 연결 부재(CM)와 전기적으로 연결될 수 있다. 일 예로, 패드 전극(PD)은 연결 부재(CM) 및 제1 도전 패턴(CP1)을 통해 구동부(DRP)와 데이터 라인(Dj)을 전기적으로 연결하여 상기 데이터 라인(Dj)으로 데이터 신호를 전달할 수 있다.
패드 전극(PD) 상에는 보호 필름(PTF)이 제공 및/또는 형성될 수 있다. 보호 필름(PTF)은 도 1 내지 도 5를 참고하여 설명한 보호 필름(PTF)일 수 있다.
보호 필름(PTF)은 적어도 하나의 관통 홀(THL)을 포함할 수 있다. 관통 홀(THL)은 보호 필름(PTF)를 관통하도록 형성될 수 있으며, 관통 홀(THL) 내에는 연결 부재(CM)가 제공될 수 있다.
연결 부재(CM)는 전도성 접착 부재로 구성될 수 있으며, 패드 전극(PD)과 구동부(DRP)를 전기적으로 연결하는 구성일 수 있다. 일 실시예에 있어서, 연결 부재(CM)는 이방 전도성 필름(anisotropic conductive film)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 화소(PXL)의 표시 소자부(DPL)에 대해 설명한다.
표시 소자부(DPL)는 화소(PXL)가 배치되는 화소 영역(PXA)의 제2 영역(A2)에 위치한 컬러 필터(CF), 제1 내지 제4 전극들(EL1 ~ EL4), 발광 소자들(LD), 제1 및 제2 접촉 전극들(CNE1, CNE2), 중간 전극(CTE), 컬러 변환층(CCL), 제2 도전 패턴(CP2)을 포함할 수 있다.
또한, 표시 소자부(DPL)는 화소 회로부(PCL)와 동일한(또는 실질적으로 동일한) 절연층들을 포함할 수 있다. 일 예로, 표시 소자부(DPL)는 기판(SUB)의 제1 면(SF1) 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2), 보호층(PSV), 제1 절연층(INS1)을 포함할 수 있다. 표시 소자부(DPL)의 버퍼층(BFL), 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2), 보호층(PSV), 제1 절연층(INS1) 각각은 화소 회로부(PCL)의 버퍼층(BFL), 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2), 보호층(PSV), 제1 절연층(INS1)과 동일한(또는 실질적으로 동일한) 구성에 해당하므로, 이에 대한 자세한 설명은 반복하지 않기로 한다.
제2 영역(A2)의 제2 층간 절연층(ILD2) 상에는 컬러 필터(CF)가 제공 및/또는 형성될 수 있다.
컬러 필터(CF)는 화소(PXL)의 발광 영역(EMA)에 대응되도록 제2 층간 절연층(ILD2) 상에 제공될 수 있다. 컬러 필터(CF)는 컬러 변환층(CCL)에서 방출되어 기판(SUB)의 제2 면(SF2) 방향으로 진행하는 제2 색의 광을 선택적으로 투과시킬 수 있다. 컬러 필터(CF)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터를 포함할 수 있다.
컬러 필터(CF) 상에는 보호층(PSV)이 제공 및/또는 형성될 수 있다. 보호층(PSV)은 화소 회로부(PSV)의 보호층(PSV)과 동일한(또는 실질적으로 동일한) 구성일 수 있다.
보호층(PSV) 상에는 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)이 제공 및/또는 형성될 수 있다.
제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 제1 방향(DR1)과 다른, 일 예로, 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제1 내지 제4 전극들(EL1 ~ EL4)은, 표시 장치(DD)의 제조 과정에서 발광 소자들(LD)이 화소 영역(PXA)에 공급 및 정렬된 이후에는 다른 전극들(일 예로, 제2 방향(DR2)으로 인접한 인접 화소들(PXL)에 제공된 전극들)로부터 분리될 수 있다.
화소(PXL)의 발광 영역(EMA)에서, 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 제1 방향(DR1)을 따라 인접한 전극과 이격되게 배치될 수 있다. 일 예로, 제1 전극(EL1)은 제2 전극(EL2)과 이격되게 배치될 수 있고, 상기 제2 전극(EL2)은 제3 전극(EL3)과 이격되게 배치될 수 있으며, 상기 제3 전극(EL3)은 제4 전극(EL4)과 이격되게 배치될 수 있다. 제1 전극(EL1)과 제2 전극(EL2) 사이, 상기 제2 전극(EL2)과 제3 전극(EL3) 사이, 및 상기 제3 전극(EL3)과 제4 전극(EL4) 사이는 서로 동일(또는 실질적으로 동일)할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(EL1)과 제2 전극(EL2) 사이, 상기 제2 전극(EL2)과 제3 전극(EL3) 사이, 및 상기 제3 전극(EL3)과 제4 전극(EL4) 사이는 서로 상이할 수도 있다.
제1 내지 제4 전극들(EL1 ~ EL4)은 발광 소자들(LD) 각각에서 방출되는 광을 손실없이 투과하기 위하여 투명 도전성 물질(또는 재료)로 구성될 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 각각은 단일막으로 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중막으로 제공 및/또는 형성될 수도 있다. 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 발광 소자들(LD) 각각의 양 단부로 신호(또는 전압)를 전달할 때 신호 지연에 의한 왜곡을 최소화하거나 줄이기 위해 적어도 이중막 이상의 다중막으로 형성될 수도 있다.
제1 전극(EL1)은 화소(PXL)의 제1 영역(A1)으로 일부가 연장되어 제2 브릿지 패턴(BRP2)과 중첩될 수 있다. 일 예로, 제1 전극(EL1)의 일부는 제1 영역(A1)에서 제2 브릿지 패턴(BRP2) 상에 제공될 수 있다. 이에 따라, 제1 전극(EL1)은 제2 브릿지 패턴(BRP2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제4 전극(EL4)은 화소(PXL)의 제1 영역(A1)으로 일부가 연장되어 제2 전원 라인(PL2)과 중첩될 수 있다. 일 예로, 제4 전극(EL4)의 일부는 제1 영역(A1)에서 제2 전원 라인(PL2) 상에 제공될 수 있다. 이에 따라, 제4 전극(EL4)은 제2 전원 라인(PL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 각각은, 화소(PXL)의 발광 영역(EMA)에 발광 소자들(LD)이 정렬되기 전에 대응하는 패드 전극(PD)으로부터 소정의 정렬 신호(또는 정렬 전압)를 전달받아 발광 소자들(LD)의 정렬을 위한 정렬 전극(또는 정렬 배선)으로 활용될 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 각각으로 전달되는 정렬 신호들(또는 정렬 전압들)은, 제1 내지 제4 전극들(EL1 ~ EL4)의 사이에 발광 소자들(LD)이 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 제1 내지 제4 전극들(EL1 ~ EL4) 각각으로 전달되는 정렬 신호들(또는 정렬 전압들) 중 적어도 하나의 정렬 신호(또는 정렬 전압)는 교류 신호(또는 전압)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
화소(PXL)의 발광 영역(EMA)에서, 제1 전극(EL1)과 제2 전극(EL2)은 그 사이에 병렬 연결된 복수의 발광 소자들(LD)과 함께 제1 직렬 단(도 8의 'SET1' 참고)을 구성하고, 제3 전극(EL3)과 제4 전극(EL4)은 그 사이에 병렬 연결된 복수의 발광 소자들(LD)과 함께 제2 직렬 단(도 8의 'SET2' 참고)을 구성할 수 있다.
일 실시예에 있어서, 화소(PXL)의 발광 영역(EMA)에는 제1 및 제2 직렬 단들(SET1, SET2)이 배치되며, 상기 제1 및 제2 직렬 단들(SET1, SET2)은 해당 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
제1 직렬 단(SET1)에 포함된 제1 전극(EL1)은 상기 발광 유닛(EMU)의 애노드일 수 있고, 제2 직렬 단(SET2)에 포함된 제4 전극(EL4)은 상기 발광 유닛(EMU)의 캐소드일 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 상에는 제1 절연층(INS1)이 제공 및/또는 형성될 수 있다.
제1 절연층(INS1)은 화소 회로부(PCL)의 제1 절연층(INS1)과 동일한(또는 실질적으로 동일한) 구성일 수 있다. 제1 절연층(INS1)은 제1 내지 제4 전극들(EL1 ~ EL4)을 전면적으로 커버하도록 보호층(PSV) 상에 제공 및/또는 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연층(INS1)은 제1 및 제4 전극들(EL1, EL4) 각각의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 제1 절연층(INS1)은 발광 소자들(LD)의 공급 및 정렬 이후 발광 소자들(LD) 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다. 제1 절연층(INS1)은 제2 영역(A2)에서 제1 및 제4 전극들(EL1, EL4) 각각의 일 영역을 제외한 나머지 영역들을 커버할 수 있다. 실시예에 따라, 제1 절연층(INS1)은 생략될 수도 있다.
제1 절연층(INS1) 상에는 발광 소자들(LD)이 배치될 수 있다.
발광 소자들(LD)은 무기 결정 구조의 재료를 이용한 초소형의 일 예로, 나노 스케일 내지 마이크로 스케일(또는 나노 미터 내지 마이크로 미터) 정도로 작은 크기의, 발광 다이오드일 수 있다. 발광 소자들(LD) 각각은 식각 방식으로 제조된 초소형의 발광 다이오드이거나 성장 방식으로 제조된 초소형의 발광 다이오드일 수 있다.
화소(PXL)의 발광 영역(EMA)에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 상기 발광 영역(EMA)에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 방출할 수 있다. 일 실시예에 있어서, 발광 소자들(LD) 각각은 제1 색의 광을 방출할 수 있다. 여기서, 제1 색의 광은 단파장대의 청색 광일 수 있다.
발광 소자들(LD) 각각은, 평면 및 단면 상에서 볼 때, 연장 방향(또는 길이(L) 방향)이 제1 방향(DR1)에 평행하도록(또는 실질적으로 평행하도록) 제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 개의 전극들 사이의 제1 절연층(INS1) 상에 정렬될 수 있다. 발광 소자들(LD)은 용액 내에서 분사된 형태로 마련되어 각각의 화소(PXL)의 화소 영역(PXA)에 투입될 수 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 적합한 방식을 통해 각각의 화소(PXL)의 화소 영역(PXA)에 투입될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 화소 영역(PXA)에 공급될 수 있다. 이때, 상기 화소 영역(PXA)에 제공된 제1 내지 제4 전극들(EL1 ~ EL4) 각각에 대응하는 정렬 신호가 인가되면, 제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 전극들 사이에 전계가 형성될 수 있다. 이로 인하여, 제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 전극들 사이에 발광 소자들(LD)이 정렬될 수 있다.
발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 적합한 방식으로 제거하여 각각의 화소(PXL)의 화소 영역(PXA)에 발광 소자들(LD)이 최종적으로 정렬 및/또는 제공될 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 전극들 사이에 길이(도 6의 'L' 참고) 방향이 제1 방향(DR1)과 평행한 발광 소자들(LD)이 정렬되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자들(LD) 중 일부는, 인접한 두 전극들 사이에서 그 길이(L) 방향이 제2 방향(DR2) 및/또는 상기 제2 방향(DR2)에 경사진 방향과 평행하게(또는 실질적으로 평행하게) 정렬될 수도 있다. 또한, 실시예에 따라, 인접한 두 전극들 사이에 역방향으로 연결된 적어도 하나의 역방향 발광 소자(도 8의 'LDr' 참고)가 더 배치될 수도 있다.
일 실시예에 있어서, 발광 소자들(LD)은 복수의 제1 발광 소자들(LD1) 및 복수의 제2 발광 소자들(LD2)을 포함할 수 있다.
제1 발광 소자들(LD1)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치될 수 있다. 제2 발광 소자들(LD2)은 제3 전극(EL3)과 제4 전극(EL4) 사이에 배치될 수 있다.
제1 발광 소자들(LD1)은 제1 전극(EL1)과 제2 전극(EL2) 사이에서 동일한(일 예로 실질적으로 동일한) 방향으로 정렬될 수 있다. 일 예로, 제1 발광 소자들(LD1) 각각의 일 단부는 제1 전극(EL1)에 연결되고, 그의 타 단부는 제2 전극(EL2)에 연결될 수 있다. 제1 전극(EL1)과 제2 전극(EL2)은 그 사이에 동일한(일 예로 실질적으로 동일한) 방향으로 병렬 연결된 제1 발광 소자들(LD1)과 함께 제1 직렬 단('SET1)을 구성할 수 있다.
제2 발광 소자들(LD2)은 제3 전극(EL3)과 제4 전극(EL4) 사이에서 동일한(일 예로 실질적으로 동일한) 방향으로 정렬될 수 있다. 일 예로, 제2 발광 소자들(LD2) 각각의 일 단부는 제3 전극(EL3)에 연결되고, 그의 타 단부는 제4 전극(EL4)에 연결될 수 있다. 제3 전극(EL3)과 제4 전극(EL4)은 그 사이에 동일한(일 예로 실질적으로 동일한) 방향으로 연결된 제2 발광 소자들(LD2)과 함께 제2 직렬 단(SET2)을 구성할 수 있다.
발광 소자들(LD) 상에는 각각 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 상에 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 외주면(또는 표면)을 부분적으로 커버하며 상기 발광 소자들(LD) 각각의 양 단부를 외부로 노출할 수 있다.
제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 각각을 더욱 고정시킬 수 있다. 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 발광 소자들(LD) 각각의 활성층(12) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 상술한 발광 소자들(LD)이 광원으로 적용되는 표시 장치(DD)의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다.
화소(PXL)의 화소 영역(PXA)에 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성함으로써, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지하거나 줄일 수 있다. 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD) 사이에 빈 틈(또는 공간)이 존재할 경우, 상기 빈 틈은 상기 제2 절연층(INS2)을 형성하는 과정에서 상기 제2 절연층(INS2)으로 채워질 수 있다. 이에 따라, 제2 절연층(INS2)은 제1 절연층(INS1)과 발광 소자들(LD) 사이의 빈 틈을 채우는 유기 절연막으로 구성될 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 상에는 제1 및 제2 접촉 전극들(CNE1, CNE2)과 중간 전극(CTE)이 제공 및/또는 형성될 수 있다.
제1 및 제2 접촉 전극들(CNE1, CNE2)과 중간 전극(CTE)은 제1 내지 제4 전극들(EL1 ~ EL4)과 발광 소자들(LD)을 전기적으로 더욱 안정되게 연결하는 구성일 수 있다.
제1 접촉 전극(CNE1)은 제1 전극(EL1) 상에 제공 및/또는 형성될 수 있다. 제1 접촉 전극(CNE1)은 제1 절연층(INS1)에 의해 외부로 노출된 제1 전극(EL1)과 직접 접촉하여 상기 제1 전극(EL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 제1 접촉 전극(CNE1)은 제1 발광 소자들(LD1) 각각의 일 단부 상에 제공 및/또는 형성되어 상기 제1 발광 소자들(LD1) 각각의 일 단부와 전기적 및/또는 물리적으로 연결될 수 있다. 이에 따라, 제1 전극(EL1)과 제1 발광 소자들(LD1) 각각의 일 단부는 제1 접촉 전극(CNE1)을 통해 서로 전기적으로 연결될 수 있다.
제2 접촉 전극(CNE2)은 제4 전극(EL4) 상에 제공 및/또는 형성될 수 있다. 제2 접촉 전극(CNE2)은 제1 절연층(INS1)에 의해 외부로 노출된 제4 전극(EL4)과 직접 접촉하여 상기 제4 전극(EL4)과 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 제2 접촉 전극(CNE2)은 제2 발광 소자들(LD2) 각각의 타 단부와 전기적 및/또는 물리적으로 연결될 수 있다. 이에 따라, 제4 전극(EL4)과 제2 발광 소자들(LD2) 각각의 타 단부는 제2 접촉 전극(CNE2)을 통해 서로 전기적으로 연결될 수 있다.
제1 및 제2 접촉 전극들(CNE1, CNE2)은 발광 소자들(LD) 각각으로부터 방출된 광이 손실없이 표시 장치(DD)의 화상 표시 방향(일 예로, 기판(SUB)의 제2 면(SF2) 방향)으로 진행되도록 하기 위하여 다양한 적합한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 접촉 전극들(CNE1, CNE2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 및 제2 접촉 전극들(CNE1, CNE2)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 접촉 전극들(CNE1, CNE2)은 다양한 적합한 불투명 도전성 물질(또는 재료)로 구성될 수도 있다. 제1 및 제2 접촉 전극들(CNE1, CNE2)은 단일막 또는 다중막으로 형성될 수도 있다.
평면 상에서 볼 때, 제1 및 제2 접촉 전극들(CNE1, CNE2) 각각은 제2 방향(DR2)으로 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 접촉 전극들(CNE1, CNE2)의 형상은 발광 소자들(LD) 각각과 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제1 및 제2 접촉 전극들(CNE1, CNE2) 각각의 형상은 그 하부에 배치된 전극들과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
중간 전극(CTE)은 제2 방향(DR2)으로 연장된 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)을 포함할 수 있다.
제1 중간 전극(CTE1)은 제2 전극(EL2) 상에 제공되며, 평면 상에서 볼 때, 제2 전극(EL2)과 중첩할 수 있다. 제1 중간 전극(CTE1)은 제2 전극(EL2) 상의 제1 절연층(INS1) 상에 배치되어 상기 제2 전극(EL2)과 전기적으로 절연될 수 있다. 제1 중간 전극(CTE1)은 각 화소(PXL)의 발광 영역(EMA)에서 제1 발광 소자들(LD1) 각각의 타 단부 상에 배치되어 상기 제1 발광 소자들(LD1)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2 중간 전극(CTE2)은 제3 전극(EL3) 상에 제공되며, 평면 상에서 볼 때, 제3 전극(EL3)과 중첩할 수 있다. 제2 중간 전극(CTE2)은 제3 전극(EL3) 상의 제1 절연층(INS1) 상에 배치되어 상기 제3 전극(EL3)과 전기적으로 절연될 수 있다. 제2 중간 전극(CTE2)은 각 화소(PXL)의 발광 영역(EMA)에서 제2 발광 소자들(LD2) 각각의 일 단부 상에 배치되어 상기 제2 발광 소자들(LD2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 일체로 제공되어 서로 연결될 수 있다. 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 중간 전극(CTE)의 서로 다른 일 영역일 수 있다. 상기 제1 중간 전극(CTE1)은 도 8을 참고하여 설명한 제1 중간 전극(CTE1)과 동일한(일 예로, 실질적으로 동일한) 구성일 수 있고, 상기 제2 중간 전극(CTE2)은 도 8을 참고하여 설명한 제2 중간 전극(CTE2)과 동일한(일 예로, 실질적으로 동일한) 구성일 수 있다. 중간 전극(CTE)은 제1 발광 소자들(LD1) 각각의 타 단부와 제2 발광 소자들(LD2) 각각의 일 단부를 전기적으로 연결하는 브릿지 전극(또는 연결 전극)으로 활용될 수 있다. 예를 들어, 중간 전극(CTE)은 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 연결하는 브릿지 전극(또는 연결 전극)일 수 있다.
제1 접촉 전극(CNE1), 제2 접촉 전극(CNE2), 및 중간 전극(CTE)은 평면 및 단면 상에서 볼 때 서로 이격되게 배치될 수 있다.
제1 접촉 전극(CNE1)은 중간 전극(CTE)의 일 영역, 일 예로, 제1 중간 전극(CTE1)과 마주볼 수 있다. 제1 접촉 전극(CNE1)과 제1 중간 전극(CTE1)은 동일한(일 예로, 실질적으로 동일한) 방향, 일 예로, 제2 방향(DR2)으로 연장될 수 있다. 제1 접촉 전극(CNE1)과 제1 중간 전극(CTE1)은 제1 방향(DR1)으로 이격될 수 있다. 제2 접촉 전극(CNE2)은 중간 전극(CTE)의 다른 영역, 일 예로, 제2 중간 전극(CTE2)과 마주볼 수 있다. 제2 접촉 전극(CNE2)과 제2 중간 전극(CTE2)은 상기 제2 방향(DR2)으로 연장될 수 있다. 제2 접촉 전극(CNE2)과 제2 중간 전극(CTE2)은 제1 방향(DR1)으로 이격될 수 있다.
중간 전극(CTE)은 발광 소자들(LD) 각각으로부터 방출된 광이 손실없이 표시 장치(DD)의 화상 표시 방향(일 예로, 기판(SUB)의 제2 면(SF2) 방향)으로 진행되도록 하기 위하여 다양한 적합한 투명 도전 물질(예를 들어, 적절하고 투명한, 전기 전도성이 있는 물질)로 구성될 수 있다.
중간 전극(CTE)은, 제1 및 제2 접촉 전극들(CNE1, CNE2)과 동일한 층에 제공되어 동일한 공정을 통해 형성될 수 있다. 일 예로, 중간 전극(CTE)과 제1 및 제2 접촉 전극들(CNE1, CNE2)은 제2 절연층(INS2) 상에 제공 및/또는 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 중간 전극(CTE)은 제1 및 제2 접촉 전극들(CNE1, CNE2)과 상이한 층에 제공되고 상이한 공정을 통해 형성될 수도 있다.
상술한 제1 및 제2 접촉 전극들(CNE1, CNE2)과 중간 전극(CTE)은 화소(PXL)의 제2 영역(A2), 일 예로, 발광 영역(EMA)에 대응되게 위치할 수 있다. 예를 들어, 제1 및 제2 접촉 전극들(CNE1, CNE2)과 중간 전극(CTE)은 차광층(LBP)의 제2 개구(OP2)에 대응되도록 제1 절연층(INS1) 상에 제공될 수 있다.
실시예에 따라, 제1 및 제2 접촉 전극들(CNE1, CNE2), 중간 전극(CTE) 각각과 제1 절연층(INS1) 사이에는 지지 부재가 위치할 수 있다. 일 예로, 도 13에 도시된 바와 같이, 제2 중간 전극(CTE2) 및 제2 접촉 전극(CNE2) 각각과 제1 절연층(INS1) 사이에 뱅크 패턴(BNKP)이 위치할 수 있다.
뱅크 패턴(BNKP)은 화소(PXL)의 발광 영역(EMA)에 위치할 수 있다. 뱅크 패턴(BNKP)은 발광 소자들(LD)에서 방출된 제1 색의 광을 컬러 변환층(CCL)으로 유도하는 가이드 부재일 수 있다. 예를 들어, 뱅크 패턴(BNKP)은, 제1 및 제2 접촉 전극들(CNE1, CNE2)과 중간 전극(CTE) 각각의 적어도 일부를 지지하여 상기 제1 및 제2 접촉 전극들(CNE1, CNE2)과 상기 중간 전극(CTE) 각각이 제3 방향(DR3)으로 돌출된 형상을 갖도록 그 표면 프로파일(또는 형상)을 변경하여 발광 소자들(LD)에서 방출된 제1 색의 광을 목적하는 방향으로 더욱 유도하는 가이드 부재일 수 있다.
뱅크 패턴(BNKP)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 뱅크 패턴(BNKP)은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNKP)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 뱅크 패턴(BNKP)의 재료가 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라, 뱅크 패턴(BNKP)은 도전성 물질을 포함할 수도 있다. 일 실시예에 있어서, 뱅크 패턴(BNKP)은 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
뱅크 패턴(BNKP)은, 제1 절연층(INS1)의 일면(일 예로, 상부 면)으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 사다리꼴의 형상의 단면을 가질 수 있으나 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNKP)은 제1 절연층(INS1)의 일면으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상) 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 뱅크 패턴(BNKP)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
제1 및 제2 접촉 전극들(CNE1, CNE2)과 중간 전극(CTE) 상에 컬러 변환층(CCL)이 제공 및/또는 형성될수 있다.
컬러 변환층(CCL)은 특정 색상에 대응되는 색 변환 입자들(QD)을 포함할 수 있다. 컬러 변환층(CCL)은, 화소(PXL)에 배치된 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색(또는 특정 색)의 광으로 변환하는 색 변환 입자들(QD)을 포함할 수 있다. 일 예로, 화소(PXL)가 적색 화소인 경우, 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 광을 적색의 광으로 변환하는 적색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 다른 예로, 상기 화소(PXL)가 녹색 화소인 경우, 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 광을 녹색의 광으로 변환하는 녹색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 또 다른 예로, 상기 화소(PXL)가 청색 화소인 경우, 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 광을 청색의 광으로 변환하는 청색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다.
컬러 변환층(CCL) 상에는 캡핑 레이어(CPL)가 제공 및/또는 형성될 수 있다. 캡핑 레이어(CPL)는 화소(PXL)의 제1 영역(A1)에 위치하는 캡핑 레이어(CPL)와 동일한(예를 들어, 실질적으로 동일한) 구성일 수 있다. 캡핑 레이어(CPL)는 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 캡핑 레이어(CPL)는 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 캡핑 레이어(CPL)는 컬러 변환층(CCL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 컬러 변환층(CCL)으로 유입되는 것을 차단하거나 줄일 수 있다.
캡핑 레이어(CPL) 상에는 제2 도전 패턴(CP2)이 제공 및/또는 형성될 수 있다.
제2 도전 패턴(CP2)은 발광 영역(EMA)과 대응되도록 캡핑 레이어(CPL) 상에 제공 및/또는 형성될 수 있다. 제2 도전 패턴(CP2)은 컬러 변환층(CCL)에서 방출된 제2 색의 광을 표시 장치(DD)의 화상 표시 방향(기판(SUB)의 제2 면(SF2) 방향)으로 유도하는 가이드 부재일 수 있다. 이를 위하여, 제2 도전 패턴(CP2)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 불투명 금속을 포함할 수 있다.
평면 상에서 볼 때, 제2 도전 패턴(CP2)은 발광 영역(EMA)와 중첩될 수 있고, 제2 영역(A2)에 위치한 차광층(LBP)과 중첩되지 않을 수 있다. 제2 도전 패턴(CP2)은 발광 영역(EMA)을 전체적으로 커버하기 위한 형상으로 제공될 수 있다. 도 9에서는 제2 도전 패턴(CP2)을 사각 형상으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 도전 패턴(CP2)의 형상은 화소(PXL)의 발광 영역(EMA)을 충분히 커버할 수 있는 범위 내에서 다양하게 변경될 수 있다.
제2 도전 패턴(CP2)은 화소(PXL)의 제1 영역(A1)에 위치한 제1 도전 패턴(CP1)과 동일 층에 제공되고, 동일(예를 들어, 실질적으로 동일한) 물질을 포함하며, 동일 공정으로 형성될 수 있다.
제2 도전 패턴(CP2) 상에는 오버 코트층(OC)이 제공 및/또는 형성될 수 있다. 상기 오버 코트층(OC)은 화소(PXL)의 제1 영역(A1)에 위치한 오버 코트층(OC)과 동일한(예를 들어, 실질적으로 동일한) 구성일 수 있다.
오버 코트층(OC) 상에는 보호 필름(PTF)이 제공 및/또는 형성될 수 있다. 보호 필름(PTF)은 화소(PXL)의 제1 영역(A1)에 위치한 보호 필름(PTF)과 동일한 구성일 수 있다.
상기 화소(PXL)의 화소 회로(PXC)에 포함된 제1 트랜지스터(T1)에 의해 제1 전원 라인(PL1)으로부터 상기 화소 회로(PXC)를 경유하여 제2 전원 라인(PL2)으로 구동 전류가 흐르는 경우, 상기 구동 전류는 제1 트랜지스터(T1) 및 상부 전극(UE)을 통해 제1 전극(EL1)으로 유입될 수 있다. 상기 구동 전류는 상기 제1 전극(EL1)과 직접 접촉하는(또는 연결되는) 제1 접촉 전극(CNE1)을 통해 제1 발광 소자들(LD1)을 경유하여 중간 전극(CTE)으로 흐르게 된다. 이에 따라, 제1 직렬 단(SET1)에서 제1 발광 소자들(LD1)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다. 중간 전극(CTE)에 흐르는 구동 전류는, 상기 중간 전극(CTE)과 제2 발광 소자들(LD)을 경유하여 제2 접촉 전극(CNE2)으로 흐르게 된다. 이에 따라, 제2 직렬 단(SET2)에서 제2 발광 소자들(LD2)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
상술한 방식으로, 화소(PXL)의 구동 전류가, 제1 직렬 단(SET1)의 제1 발광 소자들(LD1) 및 제2 직렬 단(SET2)의 제2 발광 소자들(LD2)을 순차적으로 경유하면서 흐를 수 있다. 이에 따라, 각각의 화소(PXL)는 각각의 프레임 기간 동안 공급되는 데이터 신호에 대응하는 휘도로 발광할 수 있다.
상술한 바와 같이, 기판(SUB)의 제1 면(SF1) 상에 화소(PXL)가 배치되고 그 상부에 구동부(DRP)가 배치함으로써, 기판(SUB)의 제2 면(SF2)(또는 표시면)에서의 비표시 영역(NDA)을 최소화하거나 줄여 보다 넓은 화면을 사용자에게 제공할 수 있다. 또한, 각 표시 장치(DD)에서 비표시 영역(도 3의 'DD_NDA' 참고)이 최소화되거나 줄어듦에 따라 복수의 표시 장치들(DD)을 이용한 멀티 스크린 표시 장치(도 1의 'TDD' 참고)를 구현할 때 상기 표시 장치들(DD) 사이의 경계 영역이 시인되는 것을 최소화하여 보다 향상된 품질의 영상을 구현할 수 있다.
또한, 상술한 실시예에 따르면, 기판(SUB)의 제1 면(SF1) 상에 화소(PXL)를 형성하고, 그 상부에 패드 전극(PD)을 형성한다. 패드 전극(PD) 상에 관통 홀(THL)을 포함한 보호 필름(PTF)을 형성한 후, 연결 부재(CM)를 통해 구동부(DRP)과 상기 화소(PXL)를 전기적으로 연결한다. 기판(SUB)의 동일 면, 일 예로, 제1 면(SF1) 상에 화소(PXL)와 구동부(DRP)를 순차적으로 제공하는 경우, 기판(SUB)의 일 면 상에 화소(PXL)를 형성하고 상기 기판(SUB)을 상하 회전한 후 레이저를 이용하여 상기 기판(SUB)의 배면에 비아 홀을 형성한 후 상기 비아 홀 내에 도전성 충진층을 채운 후 구동부(DRP)와 상기 화소(PXL)를 전기적으로 연결하는 기존의 표시 장치에 비하여 제조 공정이 단순해질 수 있다.
실시예에 따라, 화소(PXL)의 제1 영역(A1)과 제2 영역(A2)에 도 11에 도시된 바와 같이 편광 필름(POL)이 위치할 수 있다.
편광 필름(POL)은 기판(SUB)의 제2 면(SF2) 상에 제공 및/또는 형성될 수 있다. 편광 필름(POL)은 외부 광의 유입으로 인한 기판(SUB)의 제1 면(SF1) 상에 위치한 구성들의 시인을 방지할 수 있다.
이하의 실시예에서는, 도 14를 참조하여 표시 장치(DD)의 비표시 영역(DD_NDA)에 위치한 구성들과 구동부(DRP)의 배치 구조를 중심으로 설명한다.
도 14는 도 4의 EA 부분의 개략적인 확대 단면도이다.
도 14의 표시 장치와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 발명의 일 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 4 및 도 14를 참조하면, 표시 장치(DD)의 비표시 영역(DD_NDA)에는 표시부(DPP)와 구동부(DRP)가 배치될 수 있다.
비표시 영역(DD_NDA)에 위치한 표시부(DPP)는 기판(SUB)의 제1 면(SF1) 상에 순차적으로 제공된 복수의 절연층들, 신호 라인(SL), 제3 브릿지 패턴(BRP3), 차광층(LBP), 캡핑 레이어(CPL), 제3 도전 패턴(CP3), 평탄화층(OC), 패드 전극(PD), 보호 필름(PTF), 연결 부재(CM)를 포함할 수 있다.
신호 라인(SL)은 패드 전극(PD)과 전기적으로 연결되어 표시 영역(DD_DA)에 위치한 화소들(PXL)로 소정의 신호(또는 소정의 전압)를 전달하는 팬-아웃 라인일 수 있다. 신호 라인(SL)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 일 예로, 신호 라인(SL)은 표시 영역(DD_DA)에 위치한 데이터 라인(도 9의 'Dj' 참고)과 일체로 제공되어 상기 데이터 라인(Dj)과 연결될 수 있다. 실시예에 따라 신호 라인(SL)은 스캔 라인(도 9의 'Si' 참고), 제어 라인(도 9의 'CLi' 참고)과 전기적으로 연결되는 팬-아웃 라인일 수도 있다. 다른 실시예에 따라, 신호 라인(SL)은 제1 전원 라인(도 9의 'PL1' 참고)과 전기적으로 연결되는 팬-아웃 라인 또는 제2 전원 라인(도 9의 'PL2' 참고)과 전기적으로 연결되는 팬-아웃 라인일 수도 있다.
상술할 실시예에서는, 신호 라인(SL)을 제1 층간 절연층(ILD1) 상에 제공되는 제3 도전층으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 신호 라인(SL)은 기판(SUB)의 제1 면(SF1) 상에 제공된 절연층들 중 하나의 절연층 상에 제공된 도전층일 수 있다.
신호 라인(SL)은 제3 브릿지 패턴(BRP3)과 전기적으로 연결될 수 있다.
제3 브릿지 패턴(BRP3)은 보호층(PSV) 상에 제공되며 도 9를 참조하여 설명한 제1 및 제2 브릿지 패턴들(BRP1, BRP2)과 동일 층에 제공되고, 동일(예를 들어, 실질적으로 동일한) 물질을 포함하며, 동일 공정으로 형성될 수 있다. 제3 브릿지 패턴(BRP3)은 신호 라인(SL)과 패드 전극(PD)을 전기적으로 연결하는 제1 중간 매개체일 수 있다.
제3 브릿지 패턴(BRP3) 상에는 제1 절연층(INS1)이 제공되고, 상기 제1 절연층(INS1) 상에는 차광층(LBP) 및 캡핑 레이어(CPL)가 순차적으로 제공될 수 있다. 제1 절연층(INS1), 차광층(LBP), 및 캡핑 레이어(CPL) 각각은 제3 브릿지 패턴(BRP3)의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
제3 도전 패턴(CP3)은 캡핑 레이어(CPL) 상에 제공될 수 있다. 제3 도전 패턴(CP3)은 제1 절연층(INS1), 차광층(LBP), 및 캡핑 레이어(CPL)에 의해 노출된 제3 브릿지 패턴(BRP3)과 전기적으로 연결될 수 있다. 제3 도전 패턴(CP3)은 도 9를 참고하여 설명한 제1 및 제2 도전 패턴들(CP1, CP2)과 동일 층에 제공되고, 동일(예를 들어, 실질적으로 동일한) 물질을 포함하며, 동일 공정으로 형성될 수 있다.
제3 도전 패턴(CP3) 상에는 오버 코트층(OC)이 제공될 수 있다. 오버 코트층(OC)은 비표시 영역(DD_NDA)에서 그 하부에 배치된 구성 요소들에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다. 오버 코트층(OC)은 제3 도전 패턴(CP3)의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 일 실시예에 있어서, 제3 도전 패턴(CP3)은 신호 라인(SL)과 패드 전극(PD)을 전기적으로 연결하는 제2 중간 매개체일 수 있다.
오버 코트층(OC) 상에는 패드 전극(PD)이 제공될 수 있다. 패드 전극(PD)은 구동부(DRP)와 제3 도전 패턴(CP3)을 전기적으로 연결할 수 있다.
패드 전극(PD) 상에는 보호 필름(PTF)이 제공될 수 있다. 보호 필름(PTF)은 패드 전극(PD)의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
보호 필름(PTF)은 기판(SUB)과 동일한(예를 들어, 실질적으로 동일한) 물질로 구성될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 보호 필름(PTF)은 적어도 하나의 관통 홀(THL)을 포함할 수 있다. 관통 홀(THL) 내에는 연결 부재(CM)가 배치될 수 있다.
구동부(DRP)는 보호 필름(PTF) 상부에 위치하여 연결 부재(CM)를 통해 패드 전극(PD)과 전기적으로 연결될 수 있다.
도 15 내지 도 35는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
이하에서는, 도 15 내지 도 35를 참조하여 도 10에 도시된 일 실시예에 따른 표시 장치를 제조 방법에 따라 순차적으로 설명한다.
도 9, 도 10, 및 도 15를 참조하면, 기판(SUB)을 제공한다. 이어, 기판(SUB) 상의 제1 영역(A1) 상에 제1 도전층을 형성한다. 제1 도전층은 바텀 금속층(BML)을 포함할 수 있다.
도 9, 도 10, 도 15, 및 도 16을 참조하면, 바텀 금속층(BML)을 포함한 기판(SUB) 상에 전면적으로 버퍼층(BFL)을 형성한다. 이어, 버퍼층(BFL) 상에 반도체층(SCL)을 형성한다.
반도체층(SCL)은 실리콘, 예를 들어, 아몰펄스 실리콘으로 구성될 수 있으며, 또는 폴리 실리콘으로 구성될 수도 있다. 반도체층(SCL)이 아몰펄스 실리콘으로 구성되는 경우, 레이저 등으로 결정화 과정을 더 수행할 수 있다.
실시예에 따라, 반도체층(SCL)은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 타이타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함하는 반도체 산화물로 구성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
반도체층(SCL)은 화소(PXL)(또는 화소 영역(PXA))의 제1 영역(A1)에만 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 반도체층(SCL)은 화소(PXL)(또는 화소 영역(PXA))의 제2 영역(A2)에 제공될 수도 있다.
도 9, 도 10, 도 15 내지 도 17을 참조하면, 반도체층(SCL)을 포함한 버퍼층(BFL) 상에 게이트 절연층(GI)을 형성한다. 실시예에 따라, 게이트 절연층(GI)은 화소 영역(PXA)에서 발광 영역(EMA)을 제외한 영역에만 형성될 수도 있다.
게이트 절연층(GI) 상에 제2 도전층을 형성한다.
제2 도전층은 화소(PXL)(또는 화소 영역(PXA))의 제1 영역(A1)에 위치한 스토리지 커패시터(Cst)의 하부 전극(LE), 제1 내지 제3 게이트 전극들(GE1 ~ GE3), 초기화 전원 라인(IPL), 제어 라인(CLi), 및 스캔 라인(Si)을 포함할 수 있다.
제1 게이트 전극(GE1)과 중첩된 반도체층(SCL)의 일 영역은 제1 액티브 패턴(ACT1)이 될 수 있다. 제1 게이트 전극(GE1)과 중첩되지 않는 제1 액티브 패턴(ACT1)의 양 측부는 제1 소스 영역(SE1)과 제1 드레인 영역(DE1)이 될 수 있다. 제1 액티브 패턴(ACT1), 제1 게이트 전극(GE1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 제1 트랜지스터(T1)를 구성할 수 있다.
제2 게이트 전극(GE2)과 중첩되는 반도체층(SCL)의 일 영역은 제2 액티브 패턴(ACT2)이 될 수 있다. 제2 게이트 전극(GE2)과 중첩되지 않는 제2 액티브 패턴(ACT2)의 양 측부는 제2 소스 영역(SE2)과 제2 드레인 영역(DE2)이 될 수 있다. 제2 액티브 패턴(ACT2), 제2 게이트 전극(GE2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 제2 트랜지스터(T2)를 구성할 수 있다.
제3 게이트 전극(GE3)과 중첩되는 반도체층(SCL)의 일 영역은 제3 액티브 패턴(ACT3)이 될 수 있다. 제3 게이트 전극(GE3)과 중첩되지 않는 제3 액티브 패턴(ACT3)의 양 측부는 제3 소스 영역(SE3)과 제3 드레인 영역(DE3)이 될 수 있다. 제3 액티브 패턴(ACT3), 제3 게이트 전극(GE3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 제3 트랜지스터(T3)를 구성할 수 있다.
도 9, 도 10, 도 15 내지 도 18을 참조하면, 제1 내지 제3 트랜지스터들(T1 ~ T3) 상에 절연 물질층을 도포한 후, 마스크를 이용한 공정을 진행하여 복수의 컨택 홀들(CH)을 포함한 제1 층간 절연층(ILD1)을 형성한다.
상술한 공정에 의해, 제1 층간 절연층(ILD1), 게이트 절연층(GI), 및 버퍼층(BFL)을 관통하여 바텀 금속층(BML)의 일 영역을 노출하는 컨택 홀(CH), 제1 층간 절연층(ILD1) 및 게이트 절연층(GI)을 관통하여 제1 및 제2 소스 영역들(SE1, SE2), 제1 내지 제3 드레인 영역들(DE1, DE2, DE3) 각각의 일 영역을 노출하는 컨택 홀들(CH)이 형성될 수 있다.
또한, 상술한 공정에 의해, 제1 층간 절연층(ILD1)을 관통하여 초기화 전원 라인(IPL)의 일 영역을 노출하는 컨택 홀(CH)이 형성될 수 있다.
도 9, 도 10, 도 15 내지 도 19를 참조하면, 제1 층간 절연층(ILD1) 상에 제3 도전층을 형성한다.
제3 도전층은 화소(PXL)(또는 화소 영역(PXA))의 제1 영역(A1)에 위치한 연결 배선(CNL), 스토리지 커패시터(Cst)의 상부 전극(UE), 데이터 라인(Dj), 제1 전원 라인(PL1)을 포함할 수 있다.
데이터 라인(Dj)은 제1 층간 절연층(ILD1) 및 게이트 절연층(GI)을 관통하는 컨택 홀(CH)을 통해 제2 드레인 영역(DE2)과 전기적으로 연결될 수 있다.
제1 전원 라인(PL1)은 제1 층간 절연층(ILD1) 및 게이트 절연층(GI)을 관통하는 컨택 홀(CH)을 통해 제1 드레인 영역(DE1)과 전기적으로 연결될 수 있다.
상부 전극(UE)은 제1 층간 절연층(ILD1) 및 게이트 절연층(GI)을 관통하는 컨택 홀(CH)을 통해 제1 소스 영역(SE1)과 전기적으로 연결될 수 있다. 또한, 상부 전극(UE)은 제1 층간 절연층(ILD1), 게이트 절연층(GI), 및 버퍼층(BFL)을 관통하는 컨택 홀(CH)을 통해 바텀 금속층(BML)과 전기적으로 연결될 수 있다.
연결 배선(CNL)은 제1 층간 절연층(ILD1) 및 게이트 절연층(GI)을 관통하는 컨택 홀(CH)을 통해 제3 드레인 영역(DE3)과 전기적으로 연결될 수 있다. 또한, 연결 배선(CNL)은 제1 층간 절연층(ILD1)을 관통하는 컨택 홀(CH)을 통해 초기화 전원 라인(IPL)과 전기적으로 연결될 수 있다.
도 9, 도 10, 도 15 내지 도 20을 참조하면, 제3 도전층을 포함한 제1 층간 절연층(ILD1) 상에 전면적으로 제2 층간 절연층(ILD2)을 형성한다. 이어, 화소(PXL)(또는 화소 영역(PXA))의 제2 영역(A2)인 발광 영역(EMA)에 컬러 필터(CF)를 형성한다. 일 실시예에 있어서, 컬러 필터(CF)는 화소(PXL)의 발광 영역(EMA)에만 대응되도록 제2 층간 절연층(ILD2) 상에 형성될 수 있다.
도 9, 도 10, 도 15 내지 도 21을 참조하면, 컬러 필터(CF)를 포함한 제2 층간 절연층(ILD2) 상에 절연 물질층을 전면적으로 도포한 후, 마스크를 이용한 공정을 진행하여 복수의 컨택 홀들(CH)을 포함한 보호층(PSV)을 형성한다.
상술한 공정에 의해, 보호층(PSV) 및 제2 층간 절연층(ILD2)을 관통하여 상부 전극(UE)과 데이터 라인(Dj) 각각의 일 영역을 노출하는 컨택 홀들(CH)이 형성될 수 있다.
도 9, 도 10, 도 15 내지 도 22를 참조하면, 보호층(PSV) 상에 제4 도전층을 형성한다.
제4 도전층은 화소(PXL)(또는 화소 영역(PXA))의 제1 영역(A1)에 위치한 제1 및 제2 브릿지 패턴들(BRP1, BRP2), 제2 전원 라인(PL2)을 포함할 수 있다.
제1 브릿지 패턴(BRP1)은 보호층(PSV)과 제2 층간 절연층(ILD2)을 관통하는 컨택 홀(CH)을 통해 데이터 라인(Dj)과 전기적으로 연결될 수 있다.
제2 브릿지 패턴(BRP2)은 보호층(PSV)과 제2 절연층(ILD2)을 관통하는 컨택 홀(CH)을 통해 상부 전극(UE)과 전기적으로 연결될 수 있다.
도 9, 도 10, 도 15 내지 도 23을 참조하면, 보호층(PSV) 상에 제5 도전층을 형성한다. 제5 도전층은 화소(PXL)(또는 화소 영역(PXA))의 제2 영역(A2)에 위치한 제1 내지 제4 전극들(EL1 ~ EL4)을 포함할 수 있다.
제1 전극(EL1)은 보호층(PSV)과 제2 브릿지 패턴(BRP2)의 적어도 일부 상에 제공되어 상기 제2 브릿지 패턴(BRP2)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1 전극(EL1)이 제2 브릿지 패턴(BRP2)과 연결됨에 따라, 화소(PXL)(또는 화소 영역(PXA))의 제1 영역(A1)에 위치한 상부 전극(UE)과 전기적으로 연결될 수 있다.
제2 전극(EL2)은 제1 방향(DR1)으로 제1 전극(EL1)과 이격되도록 보호층(PSV) 상에 위치할 수 있다.
실시예에 있어서, 제3 전극(EL3)도 제1 방향(DR1)으로 제2 전극(EL2)과 이격되도록 보호층(PSV) 상에 위치할 수 있다.
제4 전극(EL4)은 제1 방향(DR1)으로 제2 및 제3 전극들(EL2, EL3)과 이격되도록 보호층(PSV)과 제2 전원 라인(PL2)의 적어도 일부 상에 제공될 수 있다. 제4 전극(EL4)은 제2 전원 라인(PL2) 상에 제공되어 상기 제2 전원 라인(PL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
상술한 제1 내지 제4 전극들(EL1 ~ EL4)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 그대로 투과하여 광의 손실을 최소화하거나 줄일 수 있는 투명 도전성 물질(또는 재료)로 구성될 수 있다.
도 9, 도 10, 도 15 내지 도 24를 참조하면, 제1 내지 제4 전극들(EL1 ~ EL4)을 포함한 보호층(PSV) 상에 절연 물질층을 전면적으로 도포한 후, 마스크를 이용한 공정을 진행하여 그 하부에 배치된 일부 구성들을 노출하도록 부분적으로 개구된 제1 절연층(INS1)을 형성한다.
상술한 공정에 의해, 제1 브릿지 패턴(BRP1), 제1 전극(EL1), 및 제4 전극(EL4) 각각의 일부가 외부로 노출될 수 있다.
도 9, 도 10, 도 15 내지 도 25를 참조하면, 제1 절연층(INS1) 상에 뱅크(BNK)를 형성한다. 뱅크(BNK)는 화소(PXL)(또는 화소 영역(PXA))의 제1 영역(A1)의 제1 절연층(INS1) 상에 형성될 수 있다.
뱅크(BNK)는 화소(PXL)(또는 화소 영역(PXA))에서 발광 소자들(LD)의 정렬 위치(또는 공급 위치)를 결정하는 구조물일 수 있다. 뱅크(BNK)는 제1 영역(A1)에 위치하여 화소(PXL)(또는 화소 영역(PXA))에 발광 소자들(LD)을 정렬할 때 상기 발광 소자들(LD)의 정렬 위치를 목적하는 영역으로 유도할 수 있다.
도 9, 도 10, 도 15 내지 도 26을 참조하면, 제1 내지 제4 전극들(EL1 ~ EL4) 각각에 대응하는 정렬 신호(또는 정렬 전압)를 인가하여 상기 제1 내지 제4 전극들(EL1 ~ EL4) 사이에 전계를 형성한다.
제1 내지 제4 전극들(EL1 ~ EL4) 각각은 화소(PXL)(또는 화소 영역(PXA))의 제2 영역(A2)에 발광 소자들(LD)을 정렬하기 위한 정렬 전극(또는 정렬 배선)일 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 각각에 소정의 전압과 주기를 구비한 교류 전원 또는 직류 전원의 정렬 신호(또는 정렬 전압)를 인가하는 경우, 제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 전극들 사이에 전위 차에 따른 전계가 형성될 수 있다. 인접한 두 전극들 사이에 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 발광 소자들(LD)을 포함한 혼합액을 화소(PXL)(또는 화소 영역(PXA))에 투입한다. 일 예로, 화소(PXL)(또는 화소 영역(PXA))의 제2 영역(A2)의 제1 절연층(INS1) 상에 잉크젯 노즐을 배치하고, 잉크젯 노즐을 통해 다수의 발광 소자들(LD)이 혼합된 용매를 상기 화소 영역(PXA)에 투입할 수 있다. 여기서, 용매는, 아세톤, 물, 알코올, 및 톨루엔 중 어느 하나 이상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 용매는 잉크 또는 페이스트의 형태일 수 있다. 발광 소자들(LD)을 상기 화소(PXL)(또는 화소 영역(PXA))에 투입하는 방식이 상술한 실시예에 한정되는 것은 아니며, 발광 소자들(LD)을 투입하는 방식은 다양하게 변경될 수 있다.
발광 소자들(LD)을 투입한 이후에 용매는 제거될 수 있다.
발광 소자들(LD)을 상기 화소 영역(PXA)에 투입할 경우, 제1 내지 제4 전극들(EL1 ~ EL4) 사이에 형성된 전계로 인해 발광 소자들(LD)의 자가 정렬이 유도될 수 있다. 제1 내지 제4 전극들(EL1 ~ EL4) 사이에 형성된 전계로 인하여 제1 전극(EL1)과 제2 전극(EL2) 사이에 제1 발광 소자들(LD1)이 정렬되고, 제3 전극(EL3)과 제4 전극(EL4) 사이에 제2 발광 소자들(LD2)이 정렬될 수 있다. 제1 및 제2 발광 소자들(LD1, LD2)은 화소(PXL)(또는 화소 영역(PXA))의 제2 영역(A2)에서 뱅크(BNK)에 의해 둘러싸인 발광 영역(EMA)에 위치한 제1 절연층(INS1) 상에 정렬될 수 있다.
도 9, 도 10, 도 15 내지 도 27을 참조하면, 발광 소자들(LD)을 포함한 제1 절연층(INS1) 상에 절연 물질층을 전면적으로 도포한 후, 마스크를 이용한 공정을 진행하여 발광 소자들(LD) 각각의 일면 상에 위치한 제2 절연층(INS2)을 형성한다. 제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
제2 절연층(INS2)은 발광 소자들(LD) 각각의 일면 상에 제공되어 해당 발광 소자(LD)의 양 단부를 외부로 노출할 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 각각의 일면 상에 제공되어 상기 발광 소자들(LD)을 고정하여, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지하거나 줄일 수 있다.
도 9, 도 10, 도 15 내지 도 28을 참조하면, 제2 절연층(INS2) 상에 제6 도전층을 형성한다. 제6 도전층은 화소(PXL)(또는 화소 영역(PXA))의 제2 영역(A2)에 위치한 제1 및 제2 접촉 전극들(CNE1, CNE2)과 중간 전극(CTE)을 포함할 수 있다.
제1 접촉 전극(CNE1)은 제1 절연층(INS1), 제2 절연층(INS2), 제1 전극(EL1), 및 제1 발광 소자들(LD1) 각각의 일 단부 상에 각각 제공될 수 있다. 제1 접촉 전극(CNE1)은 제1 절연층(INS1)에 의해 노출된 제1 전극(EL1) 및 제1 발광 소자들(LD1) 각각의 일 단부 상에 직접 제공되어 제1 전극(EL1)과 제1 발광 소자들(LD1)을 전기적으로 연결할 수 있다.
제2 접촉 전극(CNE2)은 제1 절연층(INS1), 제2 절연층(INS2), 제4 전극(EL4), 및 제2 발광 소자들(LD2) 각각의 타 단부 상에 각각 제공될 수 있다. 제2 접촉 전극(CNE2)은 제1 절연층(INS1)에 의해 노출된 제4 전극(EL4) 및 제2 발광 소자들(LD2) 각각의 타 단부 상에 직접 제공되어 제4 전극(EL4)과 제2 발광 소자들(LD2)을 전기적으로 연결할 수 있다.
중간 전극(CTE)은 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)을 포함할 수 있다.
제1 중간 전극(CTE1)은 제2 전극(EL2) 상의 제1 절연층(INS1) 상에 제공되며 제2 전극(EL2)과 전기적으로 절연될 수 있다. 제2 중간 전극(CTE2)은 제3 전극(EL3) 상의 제1 절연층(INS1) 상에 제공되며 제3 전극(EL3)과 전기적으로 절연될 수 있다.
도 9, 도 10, 도 15 내지 도 29를 참조하면, 화소(PXL)(또는 화소 영역(PXA))의 제1 영역(A1)에 차광층(LBP)을 형성한다.
차광층(LBP)은 제1 내지 제3 개구들(OP1 ~ OP3)을 포함할 수 있다.
제1 개구(OP1)는 제1 영역(A1)에서 제1 절연층(INS1)에 의해 노출된 제1 브릿지 패턴(BRP1)을 노출할 수 있다. 제1 개구(OP1)는 평면 상에서 볼 때 제1 브릿지 패턴(BRP1)과 대응될 수 있다. 제2 개구(OP2)는 상기 발광 영역(EMA)에 위치한 구성들, 일 예로, 제1 및 제2 접촉 전극들(CNE1, CNE2), 중간 전극(CTE)을 노출할 수 있다. 제2 개구(OP2)는 평면 상에서 볼 때 화소(PXL)(또는 화소 영역(PXA))의 발광 영역(EMA)과 대응될 수 있다. 제3 개구(OP3)는 제1 영역(A1)에서 제2 전원 라인(PL2), 제4 전극(EL4), 및 제2 접촉 전극(CNE2)의 컨택부를 노출할 수 있다.
차광층(LBP)의 적어도 일부는 뱅크(BNK) 상에 제공되어 상기 뱅크(BNK)와 함께 컬러 변환층(CCL)의 공급 위치를 결정하는 댐부(DAM)를 구현할 수 있다.
상술한 차광층(LBP)은 화소(PXL)와 그에 인접한 인접 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지하는 차광 물질을 포함할 수 있으며, 일 예로, 블랙 매트릭스를 포함할 수 있다.
도 9, 도 10, 도 15 내지 도 30을 참조하면, 화소(PXL)(또는 화소 영역(PXA)의 제2 영역(A)에 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)을 형성한다.
컬러 변환층(CCL)은 댐부(DAM)에 의해 둘러싸인 공간(A)을 채우는 형태로 제공될 수 있다. 상기 공간(A)은 상기 댐부(DAM)에 의해 둘러싸인 상기 화소 영역(PXA)의 일 영역이며, 상기 화소 영역(PXA)에서 광이 방출되는 발광 영역(EMA)과 대응될 수 있다.
도 9, 도 10, 도 15 내지 도 31을 참조하면, 화소(PXL)(또는 화소 영역(PXA))의 제1 및 제2 영역(A1, A2)에 전면적으로 캡핑 레이어(CPL)를 형성한다. 캡핑 레이어(CPL)는 상기 제1 영역(A1)에서 제1 절연층(INS1) 및 제1 개구(OP1)에 의해 노출된 제1 브릿지 패턴(BRP1)의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
도 9, 도 10, 도 15 내지 도 32를 참조하면, 화소(PXL)(또는 화소 영역(PXA))의 제1 영역(A1)에 제1 도전 패턴(CP1)을 형성하고, 화소(PXL)(또는 화소 영역(PXA))의 제2 영역(A2)에 제2 도전 패턴(CP2)을 형성한다.
제1 도전 패턴(CP1)은 캡핑 레이어(CPL) 및 노출된 제1 브릿지 패턴(BRP1) 상에 각각 형성될 수 있다. 제1 도전 패턴(CP1)은 제1 브릿지 패턴(BRP1)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2 도전 패턴(CP2)은 컬러 변환층(CCL) 상의 캡핑 레이어(CPL) 상에 형성될 수 있다. 제2 도전 패턴(CP2)은 컬러 변환층(CCL) 상에 제공되어 컬러 변환층(CCL)에서 최종적으로 방출되는 광을 기판(SUB)의 제2 면(SF2) 방향으로 유도하는 가이드 부재일 수 있다.
제1 도전 패턴(CP1)과 제2 도전 패턴(CP2)은 동일(예를 들어, 실질적으로 동일한) 물질을 포함하고 동일 공정으로 형성될 수 있다. 제1 및 제2 도전 패턴들(CP1, CP2)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 불투명 금속을 포함할 수 있다.
도 9, 도 10, 도 15 내지 도 33을 참조하면, 제1 및 제2 도전 패턴들(CP1, CP2) 상에 오버 코트층(OC)을 전면적으로 형성한다.
오버 코트층(OC)은 제1 도전 패턴(CP1)의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
도 9, 도 10, 도 15 내지 도 34를 참조하면, 오버 코트층(OC) 상에 패드 전극(PD)을 형성한다.
패드 전극(PD)은 노출된 제1 도전 패턴(CP1) 상에 제공되어 상기 제1 도전 패턴(CP1)과 전기적 및/또는 물리적으로 연결될 수 있다. 일 실시예에 있어서, 패드 전극(PD)은 도전성 물질(또는 재료)로 구성될 수 있다.
도 9, 도 10, 도 15 내지 도 35를 참조하면, 패드 전극(PD)을 포함한 오버 코트층(OC) 상에 보호 필름(PTF)을 형성한다.
보호 필름(PTF)은 패드 전극(PD)의 일 영역을 노출하도록 부분적으로 개구되는 관통 홀(THL)을 포함할 수 있다. 관통 홀(THL) 내에는 연결 부재(CM)가 배치될 수 있다. 연결 부재(CM) 상부에 구동부(도 4의 'DRP'참고)가 위치하여 상기 구동부(DRP)와 패드 전극(PD)이 전기적으로 연결될 수 있다.
상술한 제조 공정을 통해 형성된 표시 장치는, 기판(SUB)의 동일 면, 일 예로, 제1 면(SF1) 상에 화소(PXL)와 구동부(DRP)를 순차적으로 형성하여 그 제조 공정이 단순해질 수 있으며, 화소들(PXL)과 구동부(DRP)가 배치되지 않은 기판(SUB)의 제2 면(SF2)에서 영상이 표시되므로, 상기 제2 면(SF2)(또는 표시 면)의 비표시 영역을 최소화하거나 줄여 보다 넓은 화면을 사용자에게 제공할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.

Claims (20)

  1. 제1 영역과 제2 영역을 각각 포함하는 복수의 화소 영역들을 포함한 기판; 및
    상기 화소 영역들 각각에 제공된 화소를 포함하고,
    상기 화소는, 제1 색의 광을 방출하는 복수의 발광 소자들을 포함한 표시 소자부를 포함하고,
    상기 표시 소자부는,
    상기 기판의 제1 면 상에 위치하며 상기 제2 영역에 대응된 컬러 필터;
    상기 컬러 필터 상에 제공되며, 제1 방향으로 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치된 상기 발광 소자들;
    상기 제1 전극 상에 제공되는 제1 접촉 전극과 상기 제2 전극 상에 제공되는 제2 접촉 전극; 및
    상기 제1 접촉 전극과 상기 제2 접촉 전극 상에 제공되며 상기 제1 색의 광을 제2 색의 광으로 변환하여 방출하는 색 변환 입자들을 구비한 컬러 변환층을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 영역은 상기 제2 색의 광이 방출되는 발광 영역을 포함하고,
    단면 상에서 볼 때, 상기 컬러 필터와 상기 컬러 변환층은 상기 제2 영역에서 상기 발광 소자들을 사이에 두고 서로 중첩하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 화소는,
    상기 제1 영역에 대응되도록 상기 제1 면 상에 제공되는 적어도 하나의 트랜지스터;
    상기 트랜지스터에 전기적으로 연결된 적어도 하나의 신호 라인; 및
    상기 트랜지스터 및 상기 신호 라인 상에 제공된 제1 절연층을 더 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 영역에 대응되도록 상기 제1 절연층 상에 제공된 제1 브릿지 패턴 및 제2 브릿지 패턴; 및
    상기 제1 브릿지 패턴과 상기 제2 브릿지 패턴 상에 제공되며, 상기 제1 브릿지 패턴의 일부, 상기 제1 전극의 일부, 및 상기 제2 전극의 일부를 각각 노출하는 제2 절연층을 더 포함하고,
    상기 제2 브릿지 패턴은 상기 제1 전극과 상기 제2 전극 중 하나의 전극과 전기적으로 연결되는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 브릿지 패턴과 상기 제2 브릿지 패턴 상에 위치하며, 상기 발광 영역에 대응되는 개구를 구비한 차광층을 더 포함하고,
    상기 컬러 변환층은 상기 개구 내에 제공되는, 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 영역에서 상기 제1 브릿지 패턴 상에 위치하며 상기 제1 브릿지 패턴과 전기적으로 연결된 제1 도전 패턴; 및
    상기 제2 영역에서 상기 컬러 변환층 상에 위치한 제2 도전 패턴을 더 포함하고,
    상기 제1 도전 패턴과 상기 제2 도전 패턴은 동일 물질을 포함하는, 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 도전 패턴과 상기 제2 도전 패턴은 소정의 반사율을 갖는 도전 물질을 포함하는, 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 도전 패턴은 상기 컬러 변환층에서 방출된 상기 제2 색의 광을 상기 기판의 제1 면과 마주보는 제2 면으로 유도하는 가이드 부재인, 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 도전 패턴과 상기 제2 도전 패턴 상에 제공되며, 상기 제1 도전 패턴의 일 영역을 노출하는 평탄화층; 및
    상기 평탄화층 상에 제공된 패드 전극을 더 포함하고,
    상기 패드 전극은 상기 평탄화층에 의해 노출된 상기 제1 도전 패턴의 상기 일 영역과 전기적으로 연결되는, 표시 장치.
  10. 제9 항에 있어서,
    상기 패드 전극 상에 위치하며 상기 패드 전극의 일 영역을 노출하는 적어도 하나의 관통 홀을 포함하는 보호 필름; 및
    상기 관통 홀 내에 위치하며 상기 패드 전극과 전기적으로 연결된 연결 부재를 더 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 보호 필름 상에 제공되며, 상기 연결 부재를 통해 상기 패드 전극과 전기적으로 연결된 구동부를 더 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 구동부는 상기 기판의 제1 면 상에서 상기 화소의 상부에 위치하는, 표시 장치.
  13. 제11 항에 있어서,
    상기 제1 영역에서 상기 발광 영역에 인접하도록 위치하는 뱅크를 더 포함하고,
    상기 차광층은 상기 뱅크 상에 위치하는, 표시 장치.
  14. 제1 항에 있어서,
    상기 제2 영역에 대응되도록 상기 제1 접촉 전극과 상기 제2 절연층 사이 및 상기 제2 접촉 전극과 상기 제2 절연층 사이에 제공된 뱅크 패턴을 더 포함하는, 표시 장치.
  15. 제1 항에 있어서,
    상기 제1 면과 마주보는 상기 기판의 제2 면에 제공된 편광 필름을 더 포함하는, 표시 장치.
  16. 기판 상에 제1 및 제2 영역들을 갖는 적어도 하나의 화소 영역을 포함한 화소를 제공하는 단계를 포함하고,
    상기 화소를 제공하는 단계는,
    상기 기판의 제1 면 상에 적어도 하나의 트랜지스터 및 상기 트랜지스터에 전기적으로 연결된 적어도 하나의 신호 라인을 형성하는 단계;
    상기 트랜지스터 및 상기 신호 라인 상에 제1 절연층을 형성하는 단계;
    상기 제2 영역에 대응되도록 상기 제1 절연층 상에 컬러 필터를 형성하는 단계;
    상기 컬러 필터를 포함한 상기 제1 절연층 상에 복수 개의 컨택 홀들을 포함한 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에 제1 및 제2 브릿지 패턴들을 형성하는 단계;
    상기 제2 영역에 대응되도록 상기 제1 브릿지 패턴과 상기 제2 브릿지 패턴을 포함한 상기 제2 절연층 상에 제1 전극과 제2 전극을 형성하는 단계;
    상기 제1 전극과 상기 제2 전극 사이에 제1 색의 광을 방출하는 발광 소자들을 정렬하는 단계;
    상기 발광 소자들 상에 제1 접촉 전극과 제2 접촉 전극을 형성하는 단계;
    상기 제1 영역에 제공되며, 상기 제1 접촉 전극과 상기 제2 접촉 전극을 노출하는 개구를 포함한 차광층을 형성하는 단계; 및
    상기 개구 내에 컬러 변환층을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 컬러 변환층을 형성하는 단계 이후,
    상기 차광층과 상기 컬러 변환층 상에 전면적으로 제공되며 상기 제1 브릿지 패턴의 일부를 노출하는 캡핑 레이어를 형성하는 단계;
    상기 차광층 상의 상기 캡핑 레이어 상에 제공되며 상기 제1 브릿지 패턴과 전기적으로 연결된 제1 도전 패턴을 형성하고, 상기 컬러 변환층 상의 상기 캡핑 레이어 상에 제2 도전 패턴을 형성하는 단계;
    상기 제1 및 제2 영역에 대응되도록 상기 제1 도전 패턴과 상기 제2 도전 패턴 상에 전면적으로 제공되며 상기 제1 도전 패턴의 일부를 노출하는 평탄화층을 형성하는 단계;
    상기 평탄화층 상에 제공되며 상기 제1 도전 패턴과 전기적으로 연결된 패드 전극을 형성하는 단계; 및
    상기 패드 전극을 포함한 상기 평탄화층 상에 제공되며 상기 패드 전극의 일부를 노출하는 관통 홀을 포함한 보호 필름을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 관통 홀에 대응되도록 상기 보호 필름 상에 도전성 연결 부재를 형성하는 단계; 및
    상기 도전성 연결 부재를 통해 상기 패드 전극과 전기적으로 연결되는 구동부를 배치하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  19. 제17 항에 있어서,
    상기 제2 영역은 상기 제1 색의 광이 방출되는 발광 영역을 포함하고,
    상기 컬러 필터와 상기 컬러 변환층은 상기 제2 영역에서 상기 발광 소자들을 사이에 두고 서로 중첩하는, 표시 장치의 제조 방법.
  20. 제17 항에 있어서,
    상기 컬러 변환층은 상기 제1 색의 광을 흡수하고 제2 색의 광을 방출하는 색 변환 입자들을 구비하고,
    상기 제1 도전 패턴과 상기 제2 도전 패턴은 소정의 반사율을 갖는 도전 물질을 포함하며,
    상기 제2 도전 패턴은 상기 컬러 변환층에서 방출된 상기 제2 색의 광을 상기 제1 기판의 제1 면과 마주보는 제2 면으로 유도하는, 표시 장치의 제조 방법.
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