WO2022231170A1 - 표시 장치 - Google Patents

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WO2022231170A1
WO2022231170A1 PCT/KR2022/005203 KR2022005203W WO2022231170A1 WO 2022231170 A1 WO2022231170 A1 WO 2022231170A1 KR 2022005203 W KR2022005203 W KR 2022005203W WO 2022231170 A1 WO2022231170 A1 WO 2022231170A1
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light emitting
pattern
electrode
light
pixel
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PCT/KR2022/005203
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윤해주
김진영
문수현
민준석
장우근
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삼성디스플레이 주식회사
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    • H01L33/58—Optical field-shaping elements
    • H01L33/60—Reflective elements
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    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • An embodiment of the present invention relates to a display device.
  • a display device includes a first pattern and a second pattern spaced apart from each other in a light emitting area, a first light emitting element disposed between the first pattern and the second pattern, and a first pattern on the first pattern. It may include a first electrode disposed on the second pattern, a second electrode disposed on the second pattern, and a light blocking pattern disposed under the first light emitting device between the first pattern and the second pattern.
  • the light blocking pattern may include a light blocking material that blocks light emitted from the first light emitting device.
  • the first pattern and the second pattern are spaced apart from each other in a first direction, and the width of the light blocking pattern in the first direction is greater than the interval in the first direction between the first electrode and the second electrode, and the light blocking pattern is larger than the interval in the first direction.
  • the width of the pattern may be smaller than an interval in the first direction between the first pattern and the second pattern.
  • the light blocking pattern may be disposed on the first electrode and the second electrode between the first pattern and the second pattern, and the light blocking pattern may cover a region between the first electrode and the second electrode. .
  • the light blocking pattern may not overlap the first pattern and the second pattern, and the first inclined surface of the first electrode and the second inclined surface of the second electrode may face each other and may be exposed by the light blocking pattern.
  • the light blocking pattern may extend to the first electrode, the second electrode, and the first light emitting device.
  • Each of the first electrode and the second electrode may include a reflective material that reflects the light emitted from the first light emitting device.
  • the display device may include: a transistor and a power line disposed under the first pattern and the second pattern; a first pixel electrode electrically connecting a first end of the first light emitting device and the transistor; and a second pixel electrode electrically connecting a second end of the first light emitting device to the power line.
  • Each of the first pixel electrode and the second pixel electrode may include a transparent conductive material that transmits light emitted from the first light emitting device through the first pixel electrode and the second pixel electrode.
  • the display device may include: a bank defining the light emitting area; and a color conversion layer disposed on the first light emitting device in the light emitting region and converting a color of light emitted from the first light emitting device.
  • the light blocking pattern may be disposed under the first electrode and the second electrode, and the light blocking pattern may overlap a region between the first electrode and the second electrode.
  • the light blocking pattern may be disposed between the first pattern and the second pattern, and the light blocking pattern may extend to the first electrode and the second electrode.
  • the display device may further include a first insulating layer disposed between the first light emitting element and the light blocking pattern in a region between the first pattern and the second pattern.
  • the display device may further include a transistor disposed under the first pattern and the second pattern, and the light blocking pattern may be disposed between the first and second patterns and the transistor.
  • the first pattern and the second pattern are portions from which the upper surface of the protective layer protrudes
  • the light blocking pattern may be disposed between the passivation layer and the transistor.
  • the display device may include: a third pattern spaced apart from the second pattern in the emission area; a second light emitting device disposed between the second pattern and the third pattern; a third electrode disposed on the second pattern and having an inclined surface facing the first end of the second light emitting device; and a fourth electrode disposed on the third pattern and having an inclined surface facing the second end of the second light emitting device, wherein the light blocking pattern includes a region between the second electrode and the third electrode and the It may overlap a region between the third electrode and the fourth electrode.
  • a display device may include a base layer; a first pattern and a second pattern spaced apart from each other on the base layer in the light emitting region; a light emitting device disposed between the first pattern and the second pattern; a first electrode disposed on the first pattern; a second electrode disposed on the second pattern; and an insulating layer disposed under the light emitting device between the first pattern and the second pattern.
  • Each of the first electrode and the second electrode may include a reflective material that reflects light emitted from the light emitting device, and a refractive index of the insulating layer may be greater than a refractive index of the base layer.
  • the refractive index of the insulating layer may be greater than a refractive index of the first pattern and a refractive index of the second pattern.
  • the display device may further include a first insulating pattern disposed between the light emitting element and the insulating layer in the region between the first electrode and the second electrode, wherein the refractive index of the insulating layer is determined by the first insulating pattern may be greater than the refractive index of
  • the insulating layer may be disposed on substantially the entire area of the light emitting area.
  • a display device includes: a first electrode having a first inclined surface; a second electrode having a second inclined surface facing the first inclined surface, the first electrode and the second electrode being spaced apart from each other in a light emitting region; a light emitting device disposed between the first inclined surface of the first electrode and the second inclined surface of the second electrode; and a light blocking pattern disposed under the light emitting device in the light emitting area.
  • a display device includes a first pattern and a second pattern spaced apart from each other, a light emitting device arranged between the first pattern and the second pattern, and a first pattern and a second pattern on the first pattern and the second pattern. and a first electrode and a second electrode respectively disposed and each having an inclined surface facing both ends of the light emitting device.
  • the display device includes a light blocking pattern or a high refractive film that is disposed under the light emitting device and covers the region (or gap) between the first electrode and the second electrode, and is emitted from the light emitting device and proceeds toward the rear surface of the display device. Light may be blocked by the light blocking pattern or totally reflected by the high refractive film. Accordingly, deterioration of an internal element (eg, a transistor) caused by the light can be prevented or alleviated.
  • an internal element eg, a transistor
  • FIG. 1A is a schematic perspective view illustrating a light emitting device according to an embodiment of the present invention.
  • FIG. 1B to 1D are schematic cross-sectional views illustrating the light emitting device of FIG. 1A.
  • FIG. 2 is a schematic plan view of a display device according to an exemplary embodiment.
  • 3A to 3C are schematic circuit diagrams illustrating pixels included in the display device of FIG. 2 .
  • FIG. 4 is a schematic plan view illustrating an exemplary embodiment of a pixel included in the display device of FIG. 2 .
  • 5A is a schematic cross-sectional view illustrating an exemplary embodiment of a pixel taken along line I-I' of FIG. 4 .
  • FIG. 5B is a schematic cross-sectional view illustrating an exemplary embodiment of the pixel of FIG. 5A.
  • 5C is a schematic cross-sectional view illustrating an exemplary embodiment of a pixel taken along line II-II' of FIG. 4 .
  • FIG. 5D is a schematic cross-sectional view illustrating another embodiment of a pixel taken along line I-I' of FIG. 4 .
  • FIG. 5E is a schematic cross-sectional view illustrating another embodiment of a pixel taken along line I-I' of FIG. 4 .
  • 6A to 6D are schematic cross-sectional views illustrating an exemplary embodiment of the display device of FIG. 2 .
  • FIG. 7 is a schematic cross-sectional view illustrating another exemplary embodiment of a pixel included in the display device of FIG. 2 .
  • FIG. 8 is a schematic cross-sectional view illustrating another exemplary embodiment of a pixel included in the display device of FIG. 2 .
  • FIG. 9 is a schematic cross-sectional view illustrating another exemplary embodiment of a pixel included in the display device of FIG. 2 .
  • the phrase "at least one of” is intended to include the meaning of “at least one selected from the group of” for its meaning and interpretation.
  • “at least one of A and B” may be understood to mean “A, B, or A and B”.
  • overlapping mean that a first object may be above or below or to a side of a second object, and vice versa. Additionally, the term “overlapping” may include layers, stacks, face-to-face or face-to-face, extending over, covering or partially covering, or any other suitable term understood and understood by one of ordinary skill in the art.
  • face and facing mean that a first element may directly or indirectly face a second element.
  • first and second components it may be understood that the first component and the second component still face but indirectly oppose.
  • non-overlapping or “non-overlapping” with another element, this includes the elements being spaced apart from each other, offset from one another, or spaced apart from one another, or any other that would be understood and understood by one of ordinary skill in the art. Include appropriate terminology.
  • FIG. 1A is a schematic perspective view illustrating a light emitting device according to an embodiment of the present invention.
  • 1B to 1D are schematic cross-sectional views illustrating the light emitting device of FIG. 1A.
  • FIGS. 1B to 1D show different embodiments of the configuration of the light emitting device LD of FIG. 1A .
  • 1A to 1D illustrate a rod-shaped light emitting device LD having a cylindrical shape, the type and/or shape of the light emitting device LD is not limited thereto.
  • the light emitting device LD is disposed between a first semiconductor layer SCL1 and a second semiconductor layer SCL2 and the first and second semiconductor layers SCL1 and SCL2.
  • An intervening active layer ACT may be included.
  • the light emitting device LD may include a first semiconductor layer SCL1 , an active layer ACT, and a second semiconductor layer SCL2 sequentially stacked with each other in the length L direction.
  • the light emitting device LD may be provided in the shape of a rod extending in one direction.
  • the extending direction of the light emitting device LD is referred to as a length L direction
  • the light emitting device LD may have a first end EP1 and a second end EP2 along the length L direction.
  • any one of the first and second semiconductor layers SCL1 and SCL2 may be disposed on the first end EP1 of the light emitting device LD.
  • the other one of the first and second semiconductor layers SCL1 and SCL2 may be disposed on the second end EP2 of the light emitting device LD.
  • the second semiconductor layer SCL2 may be disposed on the first end EP1 of the light emitting device LD
  • the first semiconductor layer SCL1 may be disposed on the second end EP2 of the light emitting device LD.
  • the light emitting device LD may be a rod-shaped light emitting device (also referred to as a “bar light emitting diode”) manufactured in a rod shape through an etching method or the like.
  • the term "bar-shaped” means a rod-like shape elongated in the length L direction (ie, an aspect ratio greater than 1), such as a circular column or a polygonal column, or a bar-like shape. shape), and the shape of the cross-section is not particularly limited.
  • a length L of the light emitting device LD may be greater than a diameter D (or a width of a cross-section) thereof.
  • the light emitting device LD may have a size as small as a nano-scale to a micro-scale.
  • each of the light emitting devices LD may have a diameter D (or width) and/or a length L in a nanoscale to microscale range.
  • the size of the light emitting device LD is not limited thereto.
  • the size of the light emitting device LD may be changed according to design conditions of various devices using the light emitting device LD as a light source, for example, a display device.
  • the first semiconductor layer SCL1 may be a semiconductor layer of the first conductivity type.
  • the first semiconductor layer SCL1 may include an N-type semiconductor layer.
  • the first semiconductor layer SCL1 includes at least one semiconductor material selected from InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is an N-type semiconductor doped with a first conductivity-type dopant such as Si, Ge, or Sn. layers may be included.
  • the first semiconductor layer SCL1 may be formed of various materials.
  • the active layer ACT is disposed on the first semiconductor layer SCL1 and may have a single-quantum well or multi-quantum well structure.
  • the position of the active layer ACT may be variously changed according to the type of the light emitting device LD.
  • the active layer ACT may emit light having a wavelength of about 400 nm to about 900 nm, and may have a double hetero-structure.
  • a clad layer (not shown) doped with a conductive dopant may be formed on the upper and/or lower portions of the active layer ACT.
  • the cladding layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or AlInGaN may be used to form the active layer ACT, and in addition to this, the active layer ACT may be formed of various materials.
  • the second semiconductor layer SCL2 is disposed on the active layer ACT and may include a semiconductor layer of a different type from that of the first semiconductor layer SCL1 .
  • the second semiconductor layer SCL2 may include a P-type semiconductor layer.
  • the second semiconductor layer SCL2 may include at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and may include a P-type semiconductor layer doped with a second conductivity type dopant such as Mg. can
  • the second semiconductor layer SCL2 may be formed of various materials.
  • the first semiconductor layer SCL1 and the second semiconductor layer SCL2 may have different lengths (or thicknesses) in the length L direction of the light emitting device LD.
  • the first semiconductor layer SCL1 may have a longer length (or a thicker thickness) than the second semiconductor layer SCL2 in the length L direction of the light emitting device LD.
  • the active layer ACT of the light emitting device LD may be located closer to the first end EP1 than the second end EP2 .
  • the light emitting element LD When a voltage equal to or greater than the threshold voltage is applied to both ends of the light emitting element LD, the light emitting element LD emits light while electron-hole pairs are combined in the active layer ACT.
  • the light emitting element LD can be used as a light source of various light emitting devices including pixels of a display device.
  • the light emitting device LD may further include additional components in addition to the first semiconductor layer SCL1 , the active layer ACT, and the second semiconductor layer SCL2 .
  • the light emitting device LD may include one or more phosphor layers, active layers, semiconductor layers, and/or one or more phosphor layers disposed on one side of the first semiconductor layer SCL1 , the active layer ACT and/or the second semiconductor layer SCL2 .
  • An electrode layer may be additionally included.
  • the light emitting device LD may further include an electrode layer ETL1 disposed on one end side of the second semiconductor layer SCL2 as shown in FIG. 1C .
  • the electrode layer ETL1 may be positioned at the first end EP1 of the light emitting device LD.
  • the light emitting device LD may further include another electrode layer ETL2 disposed on one side of the first semiconductor layer SCL1 as shown in FIG. 1D .
  • electrode layers ETL1 and ETL2 may be disposed on the first and second ends EP1 and EP2 of the light emitting device LD.
  • the electrode layers ETL1 and ETL2 may be ohmic contact electrodes, but are not limited thereto.
  • the electrode layers ETL1 and ETL2 may be Schottky contact electrodes.
  • the electrode layers ETL1 and ETL2 may include a metal or a conductive oxide.
  • the electrode layers ETL1 and ETL2 are formed by using chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), oxides or alloys thereof, ITO, etc. alone or by mixing them.
  • Cr chromium
  • Ti titanium
  • Al aluminum
  • Au gold
  • Ni nickel
  • oxides or alloys thereof ITO, etc. alone or by mixing them.
  • Materials included in each of the electrode layers ETL1 and ETL2 may be the same or different from each other.
  • the electrode layers ETL1 and ETL2 may be substantially transparent or translucent. Accordingly, light generated from the light emitting device LD may pass through the electrode layers ETL1 and ETL2 to be emitted to the outside of the light emitting device LD. In another embodiment, the light generated by the light emitting device LD does not pass through the electrode layers ETL1 and ETL2 and is emitted to the outside of the light emitting device LD through a region except for both ends of the light emitting device LD In this case, the electrode layers ETL1 and ETL2 may be opaque.
  • the light emitting device LD may further include an insulating film INF provided on a surface thereof.
  • the insulating film INF may be formed on the surface of the light emitting device LD to surround at least the outer peripheral surface of the active layer ACT, and may further surround one region of the first and second semiconductor layers SCL1 and SCL2.
  • the insulating film INF may at least partially surround the outer circumferential surface of the electrode layers ETL1 and ETL2 , or may not cover the electrode layers ETL1 and ETL2 .
  • the insulating film INF may be selectively formed on the surfaces of the electrode layers ETL1 and ETL2 .
  • the insulating layer INF may expose both ends of the light emitting device LD in the length L direction of the light emitting device LD.
  • the insulating film INF may be formed at the first and second ends EP1 and EP2 of the light emitting device LD, the first and second semiconductor layers SCL1 and SCL2 and the electrode layers ETL1 and ETL2 . ) may be exposed.
  • the insulating film INF may not be provided on the light emitting device LD.
  • the active layer ACT is at least one electrode (for example, an alignment electrode to be described later and / or the pixel electrode) and the like). Accordingly, electrical stability of the light emitting device LD may be secured.
  • the insulating layer INF may include a transparent insulating material.
  • the insulating film INF may include SiO 2 or non-determined silicon oxide (SiO x ), Si 3 N 4 or non-determined silicon nitride (SiN x ), Al 2 O 3 or non-determined silicon oxide (SiO x ).
  • the insulating material may include at least one of aluminum oxide (Al x O y ), and TiO 2 or titanium oxide (TiO x ) which is not determined thereto, but is not limited thereto. That is, the constituent material of the insulating film INF is not particularly limited.
  • the insulating film INF When the insulating film INF is provided on the surface of the light emitting device LD, surface defects of the light emitting device LD may be minimized to improve lifespan and efficiency. In addition, when the insulating film INF is formed on each light emitting device LD, an undesired short circuit may occur between the light emitting devices LD even when the plurality of light emitting devices LD are disposed close to each other. can be prevented from occurring.
  • the light emitting device LD may be manufactured through a surface treatment process.
  • a plurality of light emitting devices LD are mixed with a fluid solution (or solvent) and supplied to each light emitting region (eg, a light emitting region of each pixel)
  • the light emitting devices LD are
  • Each light emitting device LD may be surface-treated so that it may be uniformly dispersed without being non-uniformly agglomerated in the solution.
  • the insulating film INF itself may be formed as a hydrophobic film using a hydrophobic material, or a hydrophobic film made of a hydrophobic material may be additionally formed on the insulating film INF.
  • the insulating film INF may be formed of a single layer or multiple layers.
  • the insulating film INF may be formed of a double film.
  • the insulating layer INF may be partially etched in at least one region, for example, at least one of an upper region and a lower region.
  • the insulating film INF may have a rounded shape in the at least one region, but is not limited thereto.
  • the insulating film INF may be partially or entirely removed. Accordingly, at least one of the first semiconductor layer SCL1 , the second semiconductor layer SCL2 , and the electrode layers ETL1 and ETL2 may be partially exposed.
  • the light emitting device LD may be used in various types of devices requiring a light source, including a display device.
  • a plurality of light emitting devices LD may be disposed in each pixel of the display panel, and the light emitting devices LD may be used as a light source of each pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example.
  • the light emitting device LD may be used in other types of devices requiring a light source, such as a lighting device.
  • FIG. 2 is a schematic plan view of a display device according to an exemplary embodiment.
  • a display device DD in particular, a display panel provided in the display device DD PNL
  • each pixel unit PXU of the display panel PNL and each pixel constituting the same may include at least one light emitting device LD.
  • the structure of the display panel PNL is briefly illustrated with the display area DA as the center.
  • at least one driving circuit unit eg, at least one of a scan driver and a data driver
  • wires, and/or pads may be further disposed on the display panel PNL.
  • a display panel PNL may include a base layer BSL and pixels disposed on the base layer BSL.
  • the pixels may include first pixels PXL1 , second pixels PXL2 , and/or third pixels PXL3 .
  • at least one of the first pixels PXL1 , the second pixels PXL2 , and the third pixels PXL3 is arbitrarily referred to, or two or more types of pixels are collectively referred to.
  • pixels (PXL)" or “pixels (PXL)" will be referred to.
  • the display panel PNL and the base layer BSL for forming the same may include a display area DA for displaying an image and a non-display area NDA excluding the display area DA.
  • pixels PXL may be disposed in the display area DA on the base layer BSL.
  • the display area DA may be disposed in a central area of the display panel PNL, and the non-display area NDA may be disposed at an edge area of the display panel PNL to surround the display area DA.
  • the positions of the display area DA and the non-display area NDA are not limited thereto, and positions thereof may be changed.
  • the display area DA may constitute a screen on which an image is displayed, and the non-display area NDA may be an area other than the display area DA.
  • the base layer BSL constitutes the base member of the display panel PNL, and may be a rigid or flexible substrate or film.
  • the base layer BSL may be a rigid substrate made of glass or tempered glass, a flexible substrate (or thin film) made of plastic or metal, or at least one insulating layer.
  • the material and/or physical properties of the base layer BSL are not particularly limited.
  • the base layer BSL may be substantially transparent.
  • substantially transparent may mean that light can be transmitted with a predetermined transmittance or more.
  • the base layer BSL may be translucent or opaque.
  • the base layer BSL may include a reflective material.
  • the base layer BSL may include a display area DA including a plurality of pixel areas in which each pixel PXL is formed, and a non-display area NDA disposed outside the display area DA.
  • the base layer BSL may include Various wirings, pads, and/or built-in circuits connected to the pixels PXL of the display area NDA may be disposed in the non-display area NDA.
  • Pixels PXL may be arranged in the display area DA.
  • the pixels PXL may be regularly arranged according to a stripe or PenTile arrangement structure.
  • the arrangement structure of the pixels PXL is not limited thereto, and the pixels PXL may be arranged in the display area DA in various structures and/or methods.
  • two or more types of pixels PXL emitting light of different colors may be disposed in the display area DA.
  • the first pixels PXL1 emitting the light of the first color, the second pixels PXL2 emitting the light of the second color, and the light of the third color are emitted and third pixels PXL3 may be arranged.
  • at least one of the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 disposed adjacent to each other constitutes one pixel unit PXU capable of emitting light of various colors. can do.
  • each of the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 may be a sub-pixel emitting light of a predetermined color.
  • the first pixel PXL1 may be a blue pixel emitting blue light
  • the second pixel PXL2 may be a green pixel emitting green light
  • the third pixel PXL3 may be It may be a red pixel emitting red light, but is not limited thereto.
  • the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 use the light emitting device of the first color, the light emitting device of the second color, and the light emitting device of the third color as light sources, respectively.
  • the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 include light emitting devices emitting light of the same color as each other, and are disposed on each of the light emitting devices. By including a color conversion layer and/or a color filter of a different color, light of the first color, the second color, and the third color may be emitted, respectively.
  • the color, type, and/or number of the pixels PXL constituting each pixel unit PXU is not particularly limited.
  • the color of light emitted by each pixel PXL may be variously changed.
  • the pixel PXL may include at least one light source driven by a predetermined control signal (eg, a scan signal and a data signal) and/or a predetermined power supply (eg, a first power supply and a second power supply).
  • the light source is at least one light emitting device LD according to the embodiments of FIGS. 1A to 1D , for example, at least one rod-shaped light emitting device having a size as small as a nano-scale to a micro-scale ( LD) may be included.
  • various types of light emitting devices may be used as the light source of the pixel PXL.
  • a light source of each pixel PXL may be configured using a light emitting device having a core-shell structure.
  • Each pixel PXL may have a structure according to at least one of various embodiments to be described below.
  • each pixel PXL may have a structure according to any one of the embodiments shown in FIGS. 4 to 9 , or a structure in which a plurality of embodiments among the above embodiments are combined. will be able
  • each pixel PXL may be configured as an active pixel.
  • the types, structures, and/or driving methods of the pixels PXL applicable to the display device of the present invention are not particularly limited.
  • each pixel PXL may be configured as a pixel of a passive or active light emitting display device having various structures and/or driving methods.
  • FIGS. 3A to 3C are schematic circuit diagrams illustrating pixels included in the display device of FIG. 2 .
  • FIGS. 3A to 3C illustrate exemplary embodiments of a pixel PXL that may be applied to an active display device, and illustrate different exemplary embodiments in relation to the structure of the light emitting unit EMU.
  • each of the pixels PXL illustrated in FIGS. 3A to 3C may be any one of the pixels PXL disposed in the display area DA of FIG. 2 .
  • the pixels PXL disposed in the display area DA may have substantially the same or similar structure to each other.
  • the pixel PXL includes a light emitting unit EMU for generating light having a luminance corresponding to a data signal. Also, the pixel PXL may further include a pixel circuit PXC for driving the light emitting unit EMU.
  • the pixel circuit PXC may be electrically connected between the first power source VDD and the light emitting unit EMU.
  • the pixel circuit PXC is electrically connected to the scan line SL and the data line DL of the corresponding pixel PXL, and receives the scan signal and the data signal supplied from the scan line SL and the data line DL. In response, the operation of the light emitting unit EMU may be controlled.
  • the pixel circuit PXC may be further selectively connected to the sensing signal line SSL and the sensing line SENL.
  • the pixel circuit PXC may include at least one transistor and a capacitor.
  • the pixel circuit PXC may include a first transistor M1 , a second transistor M2 , a third transistor M3 , and a storage capacitor Cst.
  • the first transistor M1 may be electrically connected between the first power source VDD and the first pixel electrode ELT1 .
  • the gate electrode of the first transistor M1 may be electrically connected to the first node N1 .
  • the first transistor M1 may control the driving current supplied to the light emitting unit EMU in response to the voltage of the first node N1 .
  • the first transistor M1 may be a driving transistor that controls the driving current of the pixel PXL.
  • the first transistor M1 may optionally include a bottom metal layer (BML) (also referred to as a “lower electrode”, a “back gate electrode”, or a “lower light blocking layer”).
  • BML bottom metal layer
  • the gate electrode of the first transistor M1 and the lower metal layer BML may overlap each other with an insulating layer interposed therebetween.
  • the lower metal layer BML may be electrically connected to one electrode of the first transistor M1, for example, a source or drain electrode.
  • a back-biasing voltage is applied to the lower metal layer BML of the first transistor M1 when the pixel PXL is driven to obtain the first
  • a back-biasing technique (or a sync technique) that moves the threshold voltage of the transistor M1 in a negative direction or a positive direction
  • the threshold voltage of the first transistor M1 can be moved in a negative or positive direction by connecting the lower metal layer BML to the source electrode of the first transistor M1 and applying a source-sink technique.
  • the lower metal layer BML When the lower metal layer BML is disposed under the semiconductor pattern constituting the channel of the first transistor M1, the lower metal layer BML serves as a light blocking pattern to stabilize the operating characteristics of the first transistor M1.
  • the function and/or utilization method of the lower metal layer BML is not limited thereto.
  • the second transistor M2 may be electrically connected between the data line DL and the first node N1 .
  • the gate electrode of the second transistor M2 may be electrically connected to the scan line SL.
  • the second transistor M2 is turned on when a scan signal of a gate-on voltage (eg, a high level voltage) is supplied from the scan line SL to connect the data line DL and the first node N1 . It can be electrically connected.
  • a gate-on voltage eg, a high level voltage
  • the data signal of the corresponding frame is supplied to the data line DL, and the data signal is supplied to the first through the second transistor M2 that is turned on during the period in which the scan signal of the gate-on voltage is supplied. It may be transmitted to the node N1.
  • the second transistor M2 may be a switching transistor for transferring each data signal to the inside of the pixel PXL.
  • One electrode of the storage capacitor Cst may be electrically connected to the first node N1 , and the other electrode may be electrically connected to the second electrode of the first transistor M1 .
  • the storage capacitor Cst may be charged with a voltage corresponding to the data signal supplied to the first node N1 during each frame period.
  • the third transistor M3 may be electrically connected between the first pixel electrode ELT1 (or the second electrode of the first transistor M1 ) and the sensing line SENL.
  • a gate electrode of the third transistor M3 may be electrically connected to the sensing signal line SSL.
  • the third transistor M3 may transmit a voltage value applied to the first pixel electrode ELT1 to the sensing line SENL according to a sensing signal supplied to the sensing signal line SSL.
  • the voltage value transmitted through the sensing line SENL may be provided to an external circuit (eg, a timing controller), which provides characteristic information (eg, the first The threshold voltage of the transistor M1, etc.) may be extracted.
  • the extracted characteristic information may be used to convert image data so that characteristic deviation between pixels PXL is compensated.
  • transistors included in the pixel circuit PXC are illustrated as N-type transistors in FIGS. 3A to 3C , the present invention is not limited thereto. At least one of the first, second, and third transistors M1, M2, and M3 may be changed to a P-type transistor.
  • the structure and driving method of the pixel PXL may be variously changed.
  • the pixel circuit PXC may include pixel circuits having various structures and/or driving methods in addition to the embodiments illustrated in FIGS. 3A to 3C .
  • the pixel circuit PXC may not include the third transistor M3 .
  • the pixel circuit PXC includes a compensation transistor for compensating for the threshold voltage of the first transistor M1 , an initialization transistor for initializing the voltage of the first node N1 and/or the first pixel electrode ELT1 , and a light emitting unit
  • Other circuit elements such as a light emission control transistor for controlling a period during which a driving current is supplied to the EMU and/or a boosting capacitor for boosting the voltage of the first node N1 may be further included.
  • the pixel circuit PXC may be omitted.
  • the light emitting unit EMU may be directly connected to the scan line SL, the data line DL, the first power line PL1, the second power line PL2, and/or other signal lines or power lines. have.
  • the light emitting unit EMU may include at least one light emitting device LD electrically connected between the first power source VDD and the second power source VSS, for example, a plurality of light emitting devices LD. .
  • the light emitting unit EMU may include a first pixel electrode ELT1 (“first electrode”) electrically connected to the first power source VDD through the pixel circuit PXC and the first power line PL1 .
  • the second pixel electrode ELT2 (“second electrode” or “second contact electrode”) electrically connected to the second power source VSS through the “first contact electrode” or the second power line PL2 "), and a plurality of light emitting devices LD electrically connected between the first and second pixel electrodes ELT1 and ELT2.
  • the first power source VDD and the second power source VSS may have different potentials so that the light emitting devices LD emit light.
  • the first power VDD may be set as a high potential power
  • the second power VSS may be set as a low potential power.
  • the light emitting unit EMU includes a plurality of light emitting devices connected in parallel in the same direction between the first pixel electrode ELT1 and the second pixel electrode ELT2 as in the embodiment of FIG. 3A .
  • each light emitting device LD may include a first end EP1 (eg, an example) electrically connected to the first power source VDD through the first pixel electrode ELT1 and/or the pixel circuit PXC. , P-type end) and a second end EP2 (eg, N-type end) electrically connected to the second power source VSS through the second pixel electrode ELT2 .
  • the light emitting elements LD may be connected in parallel in a forward direction between the first and second pixel electrodes ELT1 and ELT2 .
  • Each light emitting device LD connected in a forward direction between the first power source VDD and the second power source VSS may constitute a respective effective light source. These effective light sources may be gathered to configure the light emitting unit EMU of the pixel PXL.
  • the first ends EP1 of the light emitting elements LD are commonly connected to the pixel circuit PXC through one electrode (eg, the first pixel electrode ELT1 ) of the light emitting unit EMU, and the pixel It may be electrically connected to the first power source VDD through the circuit PXC and the first power line PL1 .
  • the second ends EP2 of the light emitting devices LD are connected to a second power supply (eg, a second power supply line PL2 ) through another electrode (eg, a second pixel electrode ELT2 ) of the light emitting unit EMU and a second power supply line PL2 .
  • VSS can be commonly connected.
  • the pixel PXL may include the light emitting unit EMU having a parallel structure.
  • the pixel PXL may include the light emitting unit EMU having a series structure or a series/parallel structure.
  • the light emitting unit EMU may include a plurality of light emitting devices LD divided and connected to a plurality of series terminals as in the embodiments of FIGS. 3B and 3C .
  • the light emitting unit EMU may include a first series end including at least one first light emitting element LD1 and a second series end including at least one second light emitting element LD2.
  • the first series end includes a first pixel electrode ELT1 and a third pixel electrode ELT3 (also referred to as a “third electrode” or a “third contact electrode”), and the first and third pixel electrodes ELT1 and ELT3 ) may include at least one first light emitting device LD1 electrically connected between the .
  • Each of the first light emitting devices LD1 may be connected in a forward direction between the first and third pixel electrodes ELT1 and ELT3 .
  • the first end EP1 of the first light emitting element LD1 is electrically connected to the first pixel electrode ELT1
  • the second end EP2 of the first light emitting element LD1 is connected to the third pixel It may be electrically connected to the electrode ELT3 .
  • the third pixel electrode ELT3 may constitute a first intermediate electrode IET1 connecting the first series end and the second series end.
  • the second series end includes the third pixel electrode ELT3 and the second pixel electrode ELT2 and at least one second light emitting device LD2 electrically connected between the second and third pixel electrodes ELT2 and ELT3. ) may be included.
  • Each of the second light emitting devices LD2 may be connected in a forward direction between the second and third pixel electrodes ELT2 and ELT3 .
  • the first end EP1 of the second light emitting element LD2 is electrically connected to the third pixel electrode ELT3
  • the second end EP2 of the second light emitting element LD2 is connected to the second pixel It may be electrically connected to the electrode ELT2.
  • each light emitting unit EMU may include a plurality of light emitting devices LD divided and connected to four series terminals as in the embodiment of FIG. 3C .
  • the light emitting unit EMU includes a first series end including at least one first light emitting element LD1 , a second series end including at least one second light emitting element LD2 , and at least one It may include a third series stage including the third light emitting element LD3 and a fourth series stage including at least one fourth light emitting element LD4 .
  • the first series end includes the first pixel electrode ELT1 and the third pixel electrode ELT3 and at least one first light emitting device LD1 electrically connected between the first and third pixel electrodes ELT1 and ELT3. ) may be included.
  • Each of the first light emitting devices LD1 may be connected in a forward direction between the first and third pixel electrodes ELT1 and ELT3 .
  • the first end EP1 of the first light emitting element LD1 is electrically connected to the first pixel electrode ELT1
  • the second end EP2 of the first light emitting element LD1 is connected to the third pixel It may be electrically connected to the electrode ELT3 .
  • the second series end includes a third pixel electrode ELT3 and a fourth pixel electrode ELT4 (also referred to as a “fourth electrode” or a “fourth contact electrode”), and the third and fourth pixel electrodes ELT3 and ELT4 ) may include at least one second light emitting device LD2 electrically connected between.
  • Each of the second light emitting devices LD2 may be connected in a forward direction between the third and fourth pixel electrodes ELT3 and ELT4 .
  • the first end EP1 of the second light emitting element LD2 is electrically connected to the third pixel electrode ELT3
  • the second end EP2 of the second light emitting element LD2 is connected to the fourth pixel It may be electrically connected to the electrode ELT4 .
  • the third series end includes a fourth pixel electrode ELT4 and a fifth pixel electrode ELT5 (also referred to as a “fifth electrode” or a “fifth contact electrode”), and the fourth and fifth pixel electrodes ELT4 and ELT5 ) may include at least one third light emitting device LD3 electrically connected between them.
  • Each of the third light emitting devices LD3 may be connected in a forward direction between the fourth and fifth pixel electrodes ELT4 and ELT5 .
  • the first end EP1 of the third light emitting element LD3 is electrically connected to the fourth pixel electrode ELT4
  • the second end EP2 of the third light emitting element LD3 is connected to the fifth pixel It may be electrically connected to the electrode ELT5 .
  • the fourth series end includes the fifth pixel electrode ELT5 and the second pixel electrode ELT2 and at least one fourth light emitting device LD4 electrically connected between the second and fifth pixel electrodes ELT2 and ELT5. ) may be included.
  • Each of the fourth light emitting devices LD4 may be connected in a forward direction between the second and fifth pixel electrodes ELT2 and ELT5 .
  • the first end EP1 of the fourth light emitting element LD4 is electrically connected to the fifth pixel electrode ELT5
  • the second end EP2 of the fourth light emitting element LD4 is connected to the second pixel It may be electrically connected to the electrode ELT2.
  • the light emitting unit EMU may include at least one series end.
  • Each series end may include a pair of pixel electrodes (eg, two pixel electrodes) and at least one light emitting device LD connected in a forward direction between the pair of pixel electrodes.
  • the number of series stages constituting the light emitting unit EMU and the number of light emitting elements LD constituting each series stage are not particularly limited.
  • the number of light emitting devices LD constituting each series stage may be the same or different from each other, and the number of light emitting devices LD is not particularly limited.
  • the first electrode of the light emitting unit EMU for example, the first pixel electrode ELT1 may be an anode electrode of the light emitting unit EMU.
  • the last electrode of the light emitting unit EMU for example, the second pixel electrode ELT2 may be a cathode electrode of the light emitting unit EMU.
  • the remaining electrodes of the light emitting unit EMU for example, the third pixel electrode ELT3 , the fourth pixel electrode ELT4 and/or the fifth pixel electrode ELT5 of FIGS. 3B and 3C , respectively connect the intermediate electrodes to each other.
  • the third pixel electrode ELT3 constitutes the first intermediate electrode IET1
  • the fourth pixel electrode ELT4 constitutes the second intermediate electrode IET2
  • the fifth pixel electrode ELT5 The third intermediate electrode IET3 may be configured.
  • the structure of the pixel PXL may be simplified.
  • the light emitting devices LD are connected in series or series/parallel structure as in the embodiments of FIGS. 3B and 3C , an embodiment in which the same number of light emitting devices LD are connected only in parallel (for example, FIG. 3C ) 3a)
  • the power efficiency can be improved.
  • the pixel PXL in which the light emitting elements LD are connected in a series or series/parallel structure even if a short defect occurs in some series stages, a certain level of luminance is achieved through the light emitting elements LD of the remaining series stages. Since it can be expressed, the possibility of defective dark spots in the pixel PXL can be reduced.
  • 3A to 3C illustrate embodiments in which the light emitting devices LD are connected in a parallel or series/parallel structure, but the present invention is not limited thereto.
  • the light emitting unit EMU may be configured by connecting the light emitting elements LD only in series.
  • Each of the light emitting elements LD is provided with a first power supply (eg, via at least one pixel electrode (eg, the first pixel electrode ELT1 ), the pixel circuit PXC, and/or the first power line PL1 ).
  • VDD via a first end EP1 (eg, a P-type end), at least one other pixel electrode (eg, a second pixel electrode ELT2), and a second power line PL2, etc. to include a second end EP2 (eg, an N-type end) connected to the second power source VSS.
  • the light emitting devices LD may be connected in a forward direction between the first power source VDD and the second power source VSS.
  • the light emitting elements LD connected in the forward direction may constitute effective light sources of the light emitting unit EMU.
  • the light emitting devices LD When a driving current is supplied through the corresponding pixel circuit PXC, the light emitting devices LD may emit light with a luminance corresponding to the driving current. For example, during each frame period, the pixel circuit PXC may supply a driving current corresponding to a grayscale value to be expressed in the corresponding frame to the light emitting unit EMU. Accordingly, while the light emitting devices LD emit light with a luminance corresponding to the driving current, the light emitting unit EMU may express the luminance corresponding to the driving current.
  • the light emitting unit EMU may further include at least one ineffective light source in addition to the light emitting elements LD constituting each effective light source.
  • at least one ineffective light emitting element arranged in a reverse direction or having at least one end floating may be further connected to the at least one serial end.
  • the inactive light emitting device maintains a deactivated state even when a forward driving voltage is applied between the pixel electrodes, and thus may substantially maintain a non-light emitting state.
  • FIG. 4 is a schematic plan view illustrating an exemplary embodiment of a pixel included in the display device of FIG. 2 .
  • FIG. 4 shows an embodiment of the pixel area PXA of the pixel PXL with the light emitting unit EMU of the pixel PXL including four serial stages as the center as in the embodiment of FIG. 3C . indicates
  • the pixel PXL may include an emission area EA, a non-emission area NEA, and an isolation area SPA.
  • the light emitting area EA in which the light emitting elements LD are provided and/or aligned and the non-light emitting area surrounding the light emitting area EA.
  • It may include an area NEA and an isolation area SPA with the non-emission area NEA interposed therebetween and spaced apart from the light-emitting area EA.
  • the light emitting area EA may be an area capable of emitting light by including the light emitting devices LD.
  • the non-emission area NEA may be an area in which a bank BNK surrounding the light emitting area EA is provided.
  • the emission area EA may be located in the first opening OPA1 of the bank BNK.
  • the separation area SPA is located in the second opening OPA2 of the bank BNK among the remaining pixel areas PXA except for the emission area EA and may be an area where at least one alignment electrode ALE is cut off.
  • the pixel PXL includes at least pixel electrodes ELT provided in the emission area EA, light emitting elements LD electrically connected between the pixel electrodes ELT, and the pixel electrodes ELT.
  • Alignment electrodes ALE provided at positions corresponding to , and patterns BNP (or bank patterns) provided under the alignment electrodes ALE to overlap at least one alignment electrode ALE, respectively may include
  • the pixel PXL may be electrically connected between at least the first to fifth pixel electrodes ELT1 to ELT5 provided in the emission area EA and the first to fifth pixel electrodes ELT1 to ELT5 .
  • the first to fourth light emitting devices LD1 to LD4 connected by The first to third patterns BNP1 provided under the first to fourth alignment electrodes ALE1 to ALE4 so as to partially overlap the alignment electrodes ALE1 to ALE4 and at least one alignment electrode ALE, respectively. ⁇ BNP3).
  • the pixel PXL includes a first connection electrode ALE5 (or a fifth alignment electrode) electrically connecting the first pixel electrode ELT1 to the pixel circuit PXC (refer to FIG. 3C ), and a second pixel electrode ELT2 ) may further include a second connection electrode ALE6 (or a sixth alignment electrode) electrically connecting the second power line PL2 (refer to FIG. 3C ).
  • the first and second connection electrodes ALE5 and ALE6 may be configured to include the same material through the same process as the alignment electrodes ALE.
  • the first connection electrode ALE5 may be integrally formed with the first alignment electrode ALE1 and may be a part of the first alignment electrode ALE1
  • the second connection electrode ALE6 may include It is integrally formed with the second alignment electrode ALE2 and may be a part of the second alignment electrode ALE2.
  • the pixel PXL may include at least one pair of pixel electrodes ELT, alignment electrodes ALE, and/or patterns BNP, respectively, and may include pixel electrodes ELT and alignment electrodes ALE. And/or the number, shape, size, and arrangement of each of the patterns BNP may be variously changed according to the structure of the pixel PXL (especially the light emitting unit EMU described with reference to FIGS. 3A to 3C ). can
  • the patterns BNP, the alignment electrodes ALE, the light emitting elements LD, and the pixel electrode are based on one surface of the base layer BSL (refer to FIG. 2 ) on which the pixel PXL is formed.
  • the ELTs may be sequentially provided in the order described.
  • the alignment electrodes ALE, the patterns BNP, the light emitting devices LD, and the pixel electrode based on one surface of the base layer BSL (refer to FIG. 2 ) on which the pixel PXL is formed
  • the ELTs may be sequentially provided in the order described.
  • the position and formation order of electrode patterns and/or insulating patterns constituting the pixel PXL may be variously changed according to embodiments. A detailed description of the cross-sectional structure of the pixel PXL will be described later.
  • the patterns BNP may be provided at least in the emission area EA, be spaced apart from each other in the first direction DR1 in the emission area EA, and may each extend along the second direction DR2.
  • the first direction DR1 may be a horizontal direction or a row direction
  • the second direction DR2 may be a vertical direction or a column direction, but is not limited thereto.
  • Each pattern BNP (also referred to as a “wall pattern” or “protrusion pattern”) may have a uniform width in the emission area EA.
  • each of the first, second, and third patterns BNP1 , BNP2 , and BNP3 may have a straight pattern shape having a constant width in the light emitting area EA when viewed in a plan view.
  • the patterns BNP may have the same or different widths.
  • the first and third patterns BNP1 and BNP3 may have the same width at least in the emission area EA and face each other with the second pattern BNP2 interposed therebetween.
  • the first and third patterns BNP1 and BNP3 may be formed symmetrically with respect to the second pattern BNP2 in the emission area EA.
  • the patterns BNP may be arranged at uniform intervals in the emission area EA.
  • the first, second, and third patterns BNP1 , BNP2 , and BNP3 are spaced at regular intervals from the emission area EA by a first distance GAP1 (refer to FIG. 5B ) in the first direction DR1 . may be arranged sequentially.
  • Each pattern BNP may partially overlap at least one alignment electrode ALE in at least the emission area EA.
  • the first pattern BNP1 is provided under the first alignment electrode ALE1 to overlap one region of the first alignment electrode ALE1
  • the second pattern BNP2 is arranged in the second and third alignments. It is provided under the second and third alignment electrodes ALE2 and ALE3 to overlap one region of each of the electrodes ALE2 and ALE3, and the third pattern BNP3 is one portion of the fourth alignment electrode ALE4. It may be provided under the fourth alignment electrode ALE4 to overlap the region.
  • a wall structure may be formed around the light emitting devices LD.
  • a wall structure may be formed in the light emitting area EA to face the first and second ends EP1 and EP2 of the light emitting devices LD.
  • a reflective wall structure may be formed around the light emitting devices LD. Accordingly, the light emitted from the light emitting devices LD is directed toward the upper direction of the pixel PXL (eg, the front direction of the display panel PNL including a predetermined viewing angle range), and the light of the pixel PXL is Efficiency can be improved.
  • the at least one pattern BNP may extend from the light-emitting area EA to the non-emission area NEA.
  • the at least one pattern BNP may include an edge area of the bank BNK at the boundary between the non-emission area NEA and the separation area SPA, for example, a lower edge area based on the light emission area EA and/or It can overlap the top edge area.
  • the second pattern BNP2 may extend from the light-emitting area EA to the non-emission area NEA.
  • the second pattern BNP2 may have a vertically symmetrical shape with respect to the emission area EA.
  • the present invention is not limited thereto.
  • the second pattern BNP2 may extend to the separation area SPA.
  • the first pattern BNP1 and the third pattern BNP3 may extend from the light-emitting area EA to the non-emission area NEA.
  • the first, second, third, and fourth alignment electrodes ALE1, ALE2, and An electric field (and the phenomenon of electric-osmosis, or alternating current electric-osmosis; ACEO) between ALE3 and ALE4) occurs uniformly within the luminescent region (EA), particularly in the non-luminescent region (NEA).
  • EA luminescent region
  • NAA non-luminescent region
  • an electric field is uniformly generated between the first, second, third, and fourth alignment electrodes ALE1, ALE2, ALE3, and ALE4. This can be more uniformly aligned.
  • the alignment electrodes ALE may be provided in at least the light emitting area EA, be spaced apart from each other along the first direction DR1 in the light emitting area EA, and may each extend along the second direction DR2 . .
  • the alignment electrodes ALE extend from the light emitting area EA to the isolation area SPA through the non-emission area NEA, and may be cut off in the isolation area SPA.
  • each of the first to fourth alignment electrodes ALE1 to ALE4 extends from the light emitting area EA to the isolation area SPA, and is removed in the isolation area SPA (or the isolation area SPA). It may be separated from the alignment electrodes ALE of the adjacent pixel PXL by being disconnected from the area RA.
  • at least one of the alignment electrodes ALE for example, the second alignment electrode ALE2 may be integrally connected to the second alignment electrode ALE2 of the adjacent pixel PXL without being disconnected from the separation area SPA. may be
  • the first and second connection electrodes ALE5 and ALE6 may be provided in at least the separation area SPA and may be disposed to be spaced apart from the alignment electrodes ALE.
  • the first connection electrode ALE5 may extend from a left point of the first alignment electrode ALE1 to the non-emission area NEA.
  • the second connection electrode ALE6 may be disposed on the right side of the fourth alignment electrode ALE4 .
  • the first and second connection electrodes ALE5 and ALE6 may be electrically connected to the pixel circuit PXC and/or a power line through respective contact portions (or contact holes).
  • the first connection electrode ALE5 is electrically connected to the pixel circuit PXC (refer to FIG. 3C) and/or the first power line PL1 (refer to FIG. 3C) through the first contact unit CNT1
  • the second alignment electrode ALE2 may be electrically connected to the second power line PL2 (refer to FIG. 3C ) through the second contact part CNT2 .
  • the first and second contact portions CNT1 and CNT2 may be formed on at least one insulating layer (eg, the passivation layer PSV of FIG. 5B ) covering the pixel circuit PXC (refer to FIG. 3C ).
  • the first and second contact parts CNT1 and CNT2 may be formed in the separation area SPA or in the non-emission area NEA.
  • the first contact portion CNT1 may be formed in the non-emission area NEA
  • the second contact portion CNT2 may be formed in the separation area SPA.
  • the positions of the first and second contact parts CNT1 and CNT2 are not limited thereto, and the pixel circuit PXC (or the first transistor M1 (refer to FIG. 3C )), the first power line PL1 , and Positions of the first and second contact parts CNT1 and CNT2 may be variously changed in response to the arrangement of the second power line PL2 .
  • Shapes of the first and second connection electrodes ALE5 and ALE6 may also be variously changed according to positions of the first and second contact parts CNT1 and CNT2 .
  • the first and second connection electrodes ALE5 and ALE6 may be connected to the pixel electrode ELT through a contact unit.
  • the first connection electrode ALE5 is connected to the first pixel electrode ELT1 through the fifth contact portion CNT5 (or the first contact hole)
  • the second connection electrode ALE6 is connected to the sixth It may be connected to the second pixel electrode ELT2 through the contact portion CNT6 (or the second contact hole).
  • the fifth contact part CNT5 and the sixth contact part CNT6 may be provided in the separation area SPA.
  • the fifth contact part CNT5 and the sixth contact part CNT6 may include at least one insulating layer covering the first and second connection electrodes ALE5 and ALE6 (and the alignment electrodes ALE). For example, it may be formed on the light blocking pattern LS or the first insulating layer INS1 of FIG. 5C .
  • At least some of the alignment electrodes ALE may be connected to the pixel circuit PXC and/or a power line through a contact unit.
  • the first alignment electrode ALE1 is connected to the first power line PL1 (refer to FIG. 3C ) through the third contact unit CNT3
  • the fourth alignment electrode ALE4 is connected to the fourth contact unit CNT4 .
  • the second alignment electrode ALE2 and the third alignment electrode ALE3 may be connected to the second power line PL2 (refer to FIG. 3C ) through the dummy alignment electrode ALE_D and the dummy contact portion CNT_D.
  • each of the first to fourth alignment electrodes ALE1 to ALE4 is cut off in the isolation area SPA (or the removal area RA within the isolation area SPA), thereby connecting the first and second power lines It can be separated from (PL1, PL2).
  • Each alignment electrode ALE may be positioned on the pattern BNP.
  • the first alignment electrode ALE1 is located on one area of the first pattern BNP1
  • the second and third alignment electrodes ALE2 and ALE3 are different areas of the second pattern BNP2 .
  • the fourth alignment electrode ALE4 may be positioned on one region of the third pattern BNP3.
  • the third alignment electrode ALE3 is positioned between the first and second alignment electrodes ALE1 and ALE2
  • the third alignment electrode ALE3 is a left region of the second pattern BNP2 .
  • the second alignment electrode ALE2 may be positioned in a right region of the second pattern BNP2 .
  • the first alignment electrode ALE1 partially overlaps the first pattern BNP1 and the fourth alignment electrode ALE4 partially overlaps the second pattern BNP2 , but is not limited thereto.
  • the first alignment electrode ALE1 may be disposed to cover the first pattern BNP1
  • the fourth alignment electrode ALE4 may be disposed to cover the second pattern BNP2 .
  • Each alignment electrode ALE may have a uniform width in the emission area EA.
  • each of the first, second, third, and fourth alignment electrodes ALE1, ALE2, ALE3, and ALE4 has a straight pattern shape having a constant width in the light emitting area EA when viewed in a plan view. can have The alignment electrodes ALE may have the same or different widths.
  • Each alignment electrode ALE may be continuously formed along the second direction DR2 in the emission area EA.
  • each alignment electrode ALE may extend along the second direction DR2 so as not to be interrupted within the emission area EA.
  • a pair of adjacent alignment electrodes ALE may receive different signals in an alignment step of the light emitting elements LD, and may be spaced apart from each other at uniform intervals in the light emitting area EA.
  • each pair of alignment electrodes ALE may be spaced apart from each other by the same interval.
  • the first alignment electrode ALE1, the third alignment electrode ALE3, the second alignment electrode ALE2, and the fourth alignment electrode ALE4 are formed along the first direction DR1.
  • the first and third alignment electrodes ALE1 and ALE3 form a pair to receive different alignment signals
  • the second and fourth alignment electrodes ALE2 and ALE4 form a pair to provide different alignment signals Assume that signals are supplied.
  • the first and third alignment electrodes ALE1 and ALE3 are spaced apart from each other at regular intervals by a second distance GAP2 (refer to FIG. 5B ) in the first direction DR1
  • the second and fourth alignment electrodes ALE2 and ALE4 may also be spaced apart from each other at regular intervals by the second distance GAP2 along the first direction DR1 .
  • the second and third alignment electrodes ALE2 and ALE3 may receive the same signal in the alignment step of the light emitting devices LD during the manufacturing process of the pixel PXL.
  • the second and third alignment electrodes ALE2 and ALE3 may be spaced apart from each other by a distance equal to or different from the second distance.
  • the second and third alignment electrodes ALE2 and ALE3 may be integrally or non-integrally connected to each other in the alignment step of the light emitting devices LD.
  • Each of the alignment electrodes ALE may or may not have a curved portion in the non-emission area NEA and/or the separation area SPA, and the shape and/or size in the area other than the light-emitting area EA is specially selected. not limited For example, the shape and/or size of the alignment electrodes ALE may be variously changed in the non-emission area NEA and/or the separation area SPA.
  • Each of the light emitting devices LD may be aligned between a pair of patterns BNP and may be respectively connected between a pair of pixel electrodes ELT.
  • each of the first light emitting devices LD1 is aligned between the first and second patterns BNP1 and BNP2 and electrically connected between the first and third pixel electrodes ELT1 and ELT3 and each second light emitting device LD2 may be aligned between the first and second patterns BNP1 and BNP2 and electrically connected between the third and fourth pixel electrodes ELT3 and ELT4.
  • each of the first light emitting devices LD1 is aligned with a lower region among the regions between the first and second patterns BNP1 and BNP2, and includes a first end EP1 of the first light emitting device LD1 and The second end EP2 may be connected to the first pixel electrode ELT1 and the third pixel electrode ELT3 , respectively.
  • Each of the second light emitting devices LD2 is aligned with an upper region among the regions between the first and second patterns BNP1 and BNP2 , and the first end EP1 and the second end of the second light emitting device LD2 .
  • EP2 may be connected to the third pixel electrode ELT3 and the fourth pixel electrode ELT4, respectively.
  • each of the third light emitting devices LD3 is aligned between the second and third patterns BNP2 and BNP3 and is electrically connected between the fourth and fifth pixel electrodes ELT4 and ELT5 and , each of the fourth light emitting devices LD4 may be aligned between the second and third patterns BNP2 and BNP3 and electrically connected between the second and fifth pixel electrodes ELT2 and ELT5 .
  • each of the third light emitting devices LD3 is aligned with an upper region among the regions between the second and third patterns BNP2 and BNP3, and includes a first end EP1 of the third light emitting device LD3 and The second end EP2 may be connected to the fourth pixel electrode ELT4 and the fifth pixel electrode ELT5 , respectively.
  • Each of the fourth light emitting devices LD4 is aligned in a lower region among the regions between the second and third patterns BNP2 and BNP3 , and the first end EP1 and the second end of the fourth light emitting device LD4 .
  • EP2 may be connected to the fifth pixel electrode ELT5 and the second pixel electrode ELT2 , respectively.
  • the plurality of first light emitting devices LD1 may be positioned in the lower left region of the light emitting area EA, and the second light emitting devices LD2 may be positioned in the upper left region of the light emitting area EA.
  • the third light emitting devices LD3 may be positioned in the upper right area of the light emitting area EA, and the fourth light emitting devices LD4 may be positioned in the lower right area of the light emitting area EA.
  • the arrangement and/or connection structure of the light emitting elements LD may be variously changed according to the structure of the light emitting unit EMU and/or the number of series stages.
  • the pixel electrodes ELT are provided in at least the light emitting area EA, and may be provided at positions corresponding to the at least one alignment electrode ALE and the light emitting element LD, respectively.
  • each pixel electrode ELT is formed on the alignment electrode ALE and the light emitting device LD so as to overlap each of the alignment electrode ALE and each light emitting device LD, so as to overlap at least the light emitting device. It may be electrically connected to the device LD.
  • each pixel electrode ELT may be connected to one end of at least one light emitting device LD in the light emitting area EA.
  • the first pixel electrode ELT1 is formed on the first area (eg, the lower area) of the first alignment electrode ALE1 and the first ends EP1 of the first light emitting elements LD1 to form the first It may be electrically connected to the first ends EP1 of the light emitting elements LD1 .
  • the first pixel electrode ELT1 may be connected to the first ends EP1 of the first light emitting devices LD1 in the emission area EA.
  • the second pixel electrode ELT2 is formed on the first area (eg, the lower area) of the second alignment electrode ALE2 and the second ends EP2 of the fourth light emitting devices LD4 to form a fourth It may be electrically connected to the second ends EP2 of the light emitting elements LD4 .
  • the second pixel electrode ELT2 may be connected to the second ends EP2 of the fourth light emitting devices LD4 in the emission area EA.
  • the first pixel electrode ELT1 may be electrically connected to the first ends EP1 of the fourth light emitting device LD4 via at least one other pixel electrode ELT and/or the light emitting device LD.
  • the first pixel electrode ELT1 may include a first light emitting device LD1 , a third pixel electrode ELT3 , a second light emitting device LD2 , a fourth pixel electrode ELT4 , and a third light emitting device LD3 .
  • the third pixel electrode ELT3 is formed on the first area (eg, the lower area) of the third alignment electrode ALE3 and the second ends EP2 of the first light emitting devices LD1 to form the first It may be electrically connected to the second ends EP2 of the light emitting elements LD1 .
  • the third pixel electrode ELT3 is formed on the second area (eg, the top area) of the first alignment electrode ALE1 and the first ends EP1 of the second light emitting devices LD2 to form the second It may be electrically connected to the first ends EP1 of the light emitting elements LD2 .
  • the third pixel electrode ELT3 may include the second ends EP2 of the first light emitting devices LD1 and the first ends LD2 of the second light emitting devices LD2 in the light emitting area EA. EP1).
  • the third pixel electrode ELT3 may have a curved shape.
  • the third pixel electrode ELT3 has a bent or bent structure at a boundary between a region in which at least one first light emitting element LD1 is arranged and a region in which at least one second light emitting element LD2 is arranged. can have
  • the third pixel electrode ELT3 is positioned between the first and second pixel electrodes ELT1 and ELT2 and is disposed between the first and second pixel electrodes ELT1 and ELT2 through the light emitting devices LD. can be electrically connected to
  • the third pixel electrode ELT3 is connected to the first pixel electrode ELT1 through at least one first light emitting element LD1 and at least one of second, third, and/or fourth light emission It may be connected to the second pixel electrode ELT2 through the elements LD2, LD3, and LD4.
  • the fourth pixel electrode ELT4 is formed on the second area (eg, the top area) of the third alignment electrode ALE3 and the second ends EP2 of the second light emitting devices LD2 to form the second It may be electrically connected to the second ends EP2 of the light emitting elements LD2 .
  • the fourth pixel electrode ELT4 is formed on the second area (eg, the upper area) of the fourth alignment electrode ALE4 and the first ends EP1 of the third light emitting elements LD3 to form a third It may be electrically connected to the first ends EP1 of the light emitting elements LD3 .
  • the fourth pixel electrode ELT4 may include second ends EP2 of the second light emitting devices LD2 and first ends LD3 of the third light emitting devices LD3 in the light emitting area EA. EP1).
  • the fourth pixel electrode ELT4 may have a curved shape.
  • the fourth pixel electrode ELT4 is bent at or around a boundary between a region in which at least one second light emitting element LD2 is arranged and a region in which at least one third light emitting element LD3 is arranged.
  • it may have a curved structure.
  • the fourth pixel electrode ELT4 may not extend to the non-emission area NEA and may be formed only in the light emitting area EA, but is not limited thereto.
  • the fourth pixel electrode ELT4 may be electrically connected between the first and second pixel electrodes ELT1 and ELT2 through the light emitting devices LD.
  • the fourth pixel electrode ELT4 is connected to the first pixel electrode ELT1 through at least one of the first and/or second light emitting elements LD1 and LD2, and at least one of the third and/or Alternatively, it may be connected to the second pixel electrode ELT2 through the fourth light emitting devices LD3 and LD4.
  • the fifth pixel electrode ELT5 is formed on the second area (eg, the upper area) of the second alignment electrode ALE2 and the second ends EP2 of the third light emitting elements LD3 to form a third It may be electrically connected to the second ends EP2 of the light emitting elements LD3 .
  • the fifth pixel electrode ELT5 is formed on the first area (eg, the lower area) of the fourth alignment electrode ALE4 and the first ends EP1 of the fourth light emitting devices LD4, It may be electrically connected to the first ends EP1 of the light emitting elements LD4 .
  • the fifth pixel electrode ELT5 may include second ends EP2 of the third light emitting devices LD3 and first ends LD4 of the fourth light emitting devices LD4 in the light emitting area EA. EP1).
  • the fifth pixel electrode ELT5 may have a curved shape.
  • the fifth pixel electrode ELT5 has a bent or bent structure at a boundary between a region in which at least one third light emitting element LD3 is arranged and a region in which at least one fourth light emitting element LD4 is arranged. can have
  • the fifth pixel electrode ELT5 may be electrically connected between the first and second pixel electrodes ELT1 and ELT2 through the light emitting devices LD.
  • the fifth pixel electrode ELT5 is connected to the first pixel electrode ELT1 through at least one of the first, second and/or third light emitting devices LD1 , LD2 and LD3 , and includes at least one may be connected to the second pixel electrode ELT2 through the fourth light emitting device LD4 of
  • the at least one pixel electrode ELT extends from the light emitting area EA through the non-emission area NEA to the isolation area SPA, and in the isolation area SPA, each contact
  • Each of the parts may be connected to any one alignment electrode ALE.
  • the first and second pixel electrodes ELT1 and ELT2 may extend from the emission area EA to the separation area SPA.
  • the first pixel electrode ELT1 is connected to the first connection electrode ALE5 through the fifth contact part CNT5
  • the second pixel electrode ELT2 is connected to the sixth contact part CNT6 .
  • the light emitting devices LD aligned between the alignment electrodes ALE and/or the patterns BNP corresponding thereto may be connected in a desired shape using the pixel electrodes ELT.
  • the first light emitting elements LD1 , the second light emitting elements LD2 , the third light emitting elements LD3 , and the fourth light emitting elements LD4 are sequentially arranged using the pixel electrodes ELT. can be connected in series.
  • the light emitting devices LD may be aligned such that a greater number (or ratio) of the light emitting devices LD are aligned in a specific direction.
  • each pixel electrode ELT is directly formed on the first or second ends EP1 and EP2 of the adjacent light emitting devices LD, such that the first or second of the light emitting devices LD It may be connected to the second ends EP1 and EP2.
  • the pixel electrodes ELT and the first and second connection electrodes ALE5 and ALE6 may be connected to the outside of the emission area EA (eg, the separation area SPA) through respective contact portions.
  • EA emission area
  • a more uniform electric field is formed in the light emitting area EA in the alignment step of the light emitting elements LD by forming the contact portion avoiding the light emitting area EA to which the light emitting elements LD are supplied and aligned, It is possible to prevent separation of the light emitting elements LD.
  • the bank BNK may be provided in the non-emission area NEA to surround the light emitting area EA and the separation area SPA.
  • the bank BNK includes a plurality of openings OPA corresponding to the light emitting areas EA and the separation areas SPA of the pixels PXL so as to include a pixel adjacent to and/or the outer portion of each pixel area PXA It may be provided between the areas PXA.
  • the bank BNK includes, in each pixel area PXA, a first opening OPA1 corresponding to the emission area EA, and a second opening OPA2 corresponding to the separation area SPA. can do.
  • the bank BNK may form a dam structure defining each light emitting area EA to which the light emitting devices LD are to be supplied in the step of supplying the light emitting devices LD to each pixel PXL.
  • each light emitting area EA is partitioned by the bank BNK, a desired type and/or amount of light emitting device ink can be supplied to the light emitting area EA.
  • the bank BNK may include at least one light blocking and/or reflective material, thereby preventing light leakage between adjacent pixels PXL.
  • the bank BNK may include at least one black matrix material and/or a color filter material.
  • the bank BNK may be formed in a black opaque pattern capable of blocking light transmission.
  • a reflective film or the like may be formed on a surface (eg, a sidewall) of the bank BNK to increase the optical efficiency of each pixel PXL.
  • the bank BNK may be formed on a layer different from that of the patterns BNP through a process separate from the process of forming the patterns BNP.
  • the bank BNK may be formed on the insulating layer (eg, the first insulating layer INS1 of FIGS. 5A and 5C ) provided on the patterns BNP and the alignment electrodes ALE.
  • the bank BNK may be provided on the same layer as the patterns BNP or may be provided on a different layer, and may be formed simultaneously with the patterns BNP or sequentially. When the bank BNK and the patterns BNP are sequentially formed, the positions and/or the formation order of the bank BNK and the patterns BNP are not particularly limited.
  • the bank BNK may be formed integrally with the patterns BNP or may be formed separately from the patterns BNP.
  • patterns BNP may be first formed on one surface of the base layer BSL. Thereafter, the alignment electrodes ALE and the bank BNK may be sequentially formed on one surface of the base layer BSL on which the patterns BNP are formed. In another embodiment, the alignment electrodes ALE may be formed first on one surface of the base layer BSL. Thereafter, the patterns BNP and the bank BNK may be simultaneously or sequentially formed on one surface of the base layer BSL on which the alignment electrodes ALE are formed. In another embodiment, the patterns BNP and the bank BNK may be first formed on one surface of the base layer BSL. Thereafter, alignment electrodes ALE may be formed on one surface of the base layer BSL on which the patterns BNP and the bank BNK are formed.
  • the patterns BNP and the bank BNK may be formed to be connected to each other or not to be connected to each other.
  • the patterns BNP and the bank BNK may be integrally formed such that the lower surfaces thereof are connected to each other.
  • the patterns BNP and the bank BNK may be formed not to be connected to each other.
  • the patterns BNP and the bank BNK may be formed simultaneously on the same layer, and may be separated from each other while having an independent pattern.
  • 5A is a schematic cross-sectional view illustrating an exemplary embodiment of a pixel taken along line I-I' of FIG. 4 .
  • 5A shows an example of circuit elements that may be disposed in the circuit layer PCL, and an arbitrary transistor M not including the lower metal layer BML (eg, the second transistor M2 of FIGS. 3A to 3C ) is shown in FIG. 5A . )) is shown.
  • 5B is a schematic cross-sectional view illustrating an exemplary embodiment of the pixel of FIG. 5A.
  • the pixel PXL of FIG. 5A is schematically illustrated with the light emitting element LD, the first and third alignment electrodes ALE1 and ALE3, and the semiconductor pattern SCP of the transistor M as the center. .
  • 5C is a schematic cross-sectional view illustrating an exemplary embodiment of a pixel taken along line II-II' of FIG. 4 .
  • 5C illustrates a cross-section of the pixel PXL including the contact portion.
  • 5C shows an example of circuit elements that may be disposed on the circuit layer PCL, the transistor M being connected to the first connection electrode ALE5 through the first contact portion CNT1 and including the lower metal layer BML.
  • the first transistor M1 of FIGS. 3A to 3C is shown, as an example of a wiring that may be disposed in the circuit layer PCL, the second through the second contact part CNT2
  • the second power line PL2 connected to the alignment electrode ALE2 is illustrated.
  • FIG. 5D is a schematic cross-sectional view illustrating another embodiment of a pixel taken along line I-I' of FIG. 4 .
  • FIG. 5E is a schematic cross-sectional view illustrating another embodiment of a pixel taken along line I-I' of FIG. 4 .
  • 5D and 5E show cross-sections corresponding to FIG. 5A.
  • a pixel PXL and a display device DD including the same include a base layer BSL ) may include a circuit layer PCL (or a pixel circuit layer) and a display layer DPL (or a display element layer) disposed to overlap each other on one surface.
  • the display area DA may include a circuit layer PCL disposed on one surface of the base layer BSL and a display layer DPL disposed on the circuit layer PCL.
  • the mutual positions of the circuit layer PCL and the display layer DPL on the base layer BSL may vary according to exemplary embodiments.
  • circuit layer PCL and the display layer DPL are divided and overlapped on different layers, a pixel circuit (refer to “PXC” in FIGS. 3A to 3C) and a light emitting unit (“EMU” in FIGS. 3A to 3C) on a planar view Note), it is possible to secure enough space for each layout to form.
  • PXC pixel circuit
  • EMU light emitting unit
  • Circuit elements constituting the pixel circuit PXC of the corresponding pixel PXL and various wirings connected thereto may be disposed in each pixel area PXA of the circuit layer PCL. have.
  • the alignment electrodes ALE, the light emitting elements LD, and/or the pixel electrodes ELT constituting the light emitting unit EMU of the corresponding pixel PXL are provided. ) can be placed.
  • the circuit layer PCL may include a plurality of insulating layers (or insulating layers) in addition to circuit elements and wirings.
  • the circuit layer PCL includes a buffer layer BFL, a gate insulating layer GI, an interlayer insulating layer ILD, and/or a passivation layer PSV sequentially stacked on one surface of the base layer BSL. can do.
  • the circuit layer PCL may further optionally include a first conductive layer including a lower metal layer BML disposed under at least some of the transistors M (eg, the first transistor M1 ).
  • the first conductive layer is disposed between the base layer BSL and the buffer layer BFL, and includes a gate electrode GE of at least one transistor M (eg, the first transistor M1 ), and /or the lower metal layer BML overlapping the semiconductor pattern SCP may be included.
  • a gate electrode GE of at least one transistor M eg, the first transistor M1
  • the lower metal layer BML overlapping the semiconductor pattern SCP may be included.
  • the lower metal layer BML may be connected to one electrode of the corresponding transistor M.
  • the lower metal layer BML may be connected to a source electrode (or a drain electrode) of the first transistor M1 .
  • a buffer layer BFL may be disposed on one surface of the base layer BSL on which the first conductive layer is selectively formed.
  • the buffer layer BFL may prevent impurities from diffusing into each circuit element.
  • a semiconductor layer may be disposed on the buffer layer BFL.
  • the semiconductor layer may include a semiconductor pattern SCP of each transistor M.
  • the semiconductor pattern SCP may include a channel region overlapping the gate electrode GE, and first and second conductive regions (eg, source and drain regions) disposed on both sides of the channel region.
  • the semiconductor pattern SCP may include an oxide semiconductor.
  • a gate insulating layer GI may be disposed on the semiconductor layer.
  • a second conductive layer may be disposed on the gate insulating layer GI.
  • the second conductive layer may include the gate electrode GE of each transistor M.
  • the second conductive layer may further include one electrode and/or a wiring of the storage capacitor Cst (refer to FIG. 3C ).
  • An interlayer insulating layer ILD may be disposed on the second conductive layer.
  • a third conductive layer may be disposed on the interlayer insulating layer ILD.
  • the third conductive layer may include first and second transistor electrodes TE1 and TE2 of each transistor M.
  • the first and second transistor electrodes TE1 and TE2 may be source and drain electrodes.
  • One of the first and second transistor electrodes TE1 and TE2, for example, the first transistor electrode TE1 of the first transistor M1 is connected to each light emitting part ( It may be directly connected to the first connection electrode ALE5 of the EMU.
  • the third conductive layer may include a predetermined wiring (eg, a second power line PL2 and/or a first power line (refer to “PL1” in FIGS. 3A to 3C )).
  • a predetermined wiring eg, a second power line PL2 and/or a first power line (refer to “PL1” in FIGS. 3A to 3C )
  • the second power line PL2 may be directly connected to the second connection electrode ALE6 of each light emitting unit EMU through the second contact unit CNT2 .
  • Each of the first and second contact parts CNT1 and CNT2 may include a via hole and/or a contact hole formed in the passivation layer PSV.
  • an additional interlayer insulating layer may be disposed on the third conductive layer, and a fourth conductive layer may be disposed on the additional interlayer insulating layer.
  • the predetermined wiring may be disposed on the fourth conductive layer.
  • a bridge pattern is provided on the fourth conductive layer, and the first connection electrode ALE5 is connected to the first transistor electrode TE1 (or the second electrode) of the first transistor M1 through the first contact portion CNT1 and the bridge pattern. It may be connected to the transistor electrode TE2).
  • first and/or second power lines PL1 and PL2 may be variously changed according to embodiments.
  • each of the first and second power lines PL1 and PL2 may be provided in the first conductive layer, the second conductive layer, or the third conductive layer.
  • the first and/or second power lines PL1 and PL2 may include at least two of the first to third conductive layers. It may include multiple layers of wirings provided in a layer.
  • a passivation layer PSV may be disposed on the third conductive layer.
  • the passivation layer PSV may include at least an organic insulating layer and substantially planarize the surface of the circuit layer PCL.
  • a display layer DPL may be disposed on the passivation layer PSV.
  • the display layer DPL may include a light emitting unit (refer to “EMU” in FIGS. 3A to 3C ) of each pixel PXL.
  • the display layer DPL is arranged between the alignment electrodes ALE of each pixel PXL, the first and second connection electrodes ALE5 and ALE6, and the alignment electrodes ALE. It may include light emitting devices LD and pixel electrodes ELT connected to the light emitting devices LD.
  • the pixel electrodes ELT may include a light blocking pattern LS (or a light blocking layer, a light absorption pattern, a light absorption layer, or the first insulating layer INS1 ) or a contact portion (or a contact part) formed in at least one insulating layer. , opening) may be connected to different alignment electrodes ALE.
  • the display layer DPL may include patterns BNP disposed under the alignment electrodes ALE.
  • the display layer DPL may include patterns BNP disposed under one area of the alignment electrodes ALE to protrude one area of each of the alignment electrodes ALE in an upward direction. have.
  • the display layer DPL may further include at least one conductive layer and/or an insulating layer.
  • the display layer DPL may include patterns BNP, alignment electrodes ALE, and light blocking pattern LS (or first, sequentially disposed and/or formed on the circuit layer PCL).
  • insulating layer INS1 insulating layer INS1
  • light emitting devices LD second insulating layer INS2
  • the patterns BNP may be disposed on one surface of the base layer BSL on which the circuit layer PCL is formed.
  • the patterns BNP may be provided on the passivation layer PSV.
  • These patterns BNP may protrude in the height direction (eg, the third direction DR3 ) of the pixel PXL on one surface of the base layer BSL. Accordingly, one region of the alignment electrodes ALE disposed on the patterns BNP may protrude upward, and the alignment electrodes ALE may have inclined surfaces.
  • the patterns BNP may include an insulating material including at least one inorganic material and/or an organic material.
  • the patterns BNP may include at least one inorganic layer including various inorganic insulating materials including silicon nitride (SiN x ), silicon oxide (SiO x ), or silicon oxynitride (SiO x N y ).
  • the patterns BNP include at least one layer of an organic layer including various types of organic insulating materials including a photoresist material, or a single layer or multi-layered insulator including an organic/inorganic material in combination. it might be
  • a reflective wall structure may be formed around the light emitting devices LD by the patterns BNP and the alignment electrodes ALE disposed thereon.
  • the alignment electrodes ALE include a reflective electrode layer
  • light emitted through the first and second ends EP1 and EP2 of the light emitting devices LD is reflected by the reflective electrode layer, each The light may be emitted in the upper direction of the pixel PXL (ie, the third direction DR3 ).
  • the patterns BNP may have various shapes.
  • the patterns BNP may have inclined surfaces inclined at an angle within a predetermined range as shown in FIGS. 5A and 5B .
  • the patterns BNP may have a curved side surface or a semicircle (or semi-elliptical)-shaped cross-section or a step-shaped side surface with respect to the base layer BSL.
  • Conductive layers (or electrodes) and/or insulating layers disposed on the patterns BNP may have a surface profile corresponding to the patterns BNP.
  • Alignment electrodes ALE may be disposed on the patterns BNP.
  • the alignment electrodes ALE may be disposed to be spaced apart from each other in each light emitting area EA.
  • each alignment electrode ALE may have a pattern separated for each pixel PXL.
  • each of the first to fourth alignment electrodes ALE1 to ALE4 has both ends cut off in the separation area SPA located at the outer portion of the corresponding pixel area PXA or between adjacent pixel areas PXA. It can have an independent pattern.
  • the first and second connection electrodes ALE5 and ALE6 may be formed through the same process as the alignment electrodes ALE.
  • each of the first and second connection electrodes ALE5 and ALE6 and the alignment electrodes ALE may have a multilayer structure including a plurality of electrode layers.
  • each of the first and second connection electrodes ALE5 and ALE6 and the alignment electrodes ALE may include a first electrode layer and a second electrode layer.
  • One of the first electrode layer and the second electrode layer may have a relatively high reflectance, and the other of the first electrode layer and the second electrode layer may have a relatively high electrical conductivity (or conductivity).
  • one of the first electrode layer and the second electrode layer has a constant reflectance to allow light emitted from the light emitting elements LD to travel in the third direction DR3 (or the image display direction of the display device).
  • the first electrode layer has a relatively large reflectance, silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), It may include a metal such as neodymium (Nd), iridium (Ir), chromium (Cr), titanium (Ti), or alloys thereof.
  • the second electrode layer has relatively high electrical conductivity and may include a metal such as molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al), silver (Ag), and alloys thereof. can
  • the light blocking pattern LS (or the first insulating layer INS1 ) may be disposed on one region of the alignment electrodes ALE and/or on the first and second connection electrodes ALE5 and ALE6 .
  • the light blocking pattern LS is formed to cover one area of the alignment electrodes ALE, and another area of the alignment electrodes ALE (eg, first and The second end portions EP1 and EP2 may include an opening exposing the inclined surfaces facing each other.
  • the light blocking pattern LS is formed between the first pattern BNP1 and the second pattern BNP2 by one of the first alignment electrode ALE1 and the third alignment electrode ALE3, respectively. It is formed to cover the region and may expose the inclined surface SS1 of the first alignment electrode ALE1 and the inclined surface SS2 of the third alignment electrode ALE3 facing the light emitting elements LD. Similarly, as shown in FIG. 5A , the light blocking pattern LS is formed between the second pattern BNP2 and the third pattern BNP3 in one region of the second alignment electrode ALE2 and the fourth alignment electrode ALE4.
  • the light blocking pattern LS may not overlap the patterns BNP in a plan view.
  • the width W_LS of the light blocking pattern LS in the first direction DR1 may be less than or equal to the first distance GAP1 (or the first interval) between the patterns BNP.
  • the width W_LS of the light blocking pattern LS disposed between the first pattern BNP1 and the second pattern BNP2 in the first direction DR1 is the first It may be less than or equal to the first distance GAP1 between the pattern BNP1 and the second pattern BNP2.
  • the light blocking pattern LS may cover a region (or a gap) between the alignment electrodes ALE.
  • the width W_LS of the light blocking pattern LS in the first direction DR1 may be greater than the second distance GAP2 (or the second distance) between the alignment electrodes ALE.
  • the width W_LS of the light blocking pattern LS disposed between the first pattern BNP1 and the second pattern BNP2 in the first direction DR1 is the first It may be greater than the second distance GAP2 between the alignment electrode ALE1 and the third alignment electrode ALE3 .
  • the light blocking pattern LS may be formed to cover the first and second connection electrodes ALE5 and ALE6 as shown in FIG. 5C .
  • the present invention is not limited thereto, and the light blocking pattern LS may not be disposed in the separation area SPA (and the non-emission area NEA). In other words, the light blocking pattern LS may be disposed only in the emission area EA.
  • the light blocking pattern LS (or the first insulating layer INS1 ) may be formed to primarily cover the alignment electrodes ALE and the first and second connection electrodes ALE5 and ALE6 entirely.
  • the light blocking pattern LS may prevent the alignment electrodes ALE from being damaged or metal from being deposited in a subsequent process.
  • the light blocking pattern LS may be partially opened to expose the alignment electrodes ALE.
  • the light blocking pattern LS may have fifth and sixth contact portions CNT5 and CNT6 exposing one regions of the first and second connection electrodes ALE5 and ALE6 .
  • the present invention is not limited thereto, and the light blocking pattern LS may be patterned in the form of an individual pattern that is locally disposed under the light emitting devices LD after supply and alignment of the light emitting devices LD are completed. have.
  • the light blocking pattern LS may be disposed under the light emitting devices LD to stably support the light emitting devices LD.
  • the light blocking pattern LS may contact the light emitting elements LD (and the alignment electrodes ALE).
  • the light blocking pattern LS may include at least one black matrix material (eg, at least one light blocking material) of various types of black matrix materials, and/or a color filter material of a specific color.
  • the light blocking pattern LS may be formed as a black opaque pattern to block light transmission.
  • Most of the light emitted from the light emitting devices LD may be emitted in the upper direction (ie, the third direction DR3) by the alignment electrodes ALE. Some of the light emitted from the light emitting devices LD may be It is refracted by the components (eg, the pixel electrodes ELT and the third insulating layer INS3 (and the plurality of insulating layers)) provided in the light emitting area EA of the pixel PXL in a downward direction (that is, (a direction opposite to the third direction DR3)
  • the transistor M may be deteriorated.
  • the semiconductor pattern SCP includes an oxide semiconductor, a defect may occur in an empty space (ie, oxygen vacancy) in which electric charges can freely move, and the conductivity of the transistor M may increase. have.
  • the display device DD (refer to FIG.
  • the light blocking pattern LS disposed to cover the area (or gap) between the alignment electrodes ALE, and thus the light emitting device It is possible to block the light that is emitted from the LD and travel in the downward direction, and it is possible to prevent deterioration of the transistor M due to the light.
  • a bank BNK may be disposed on one surface of the base layer BSL including the light blocking pattern LS (or the first insulating layer INS1 ).
  • the bank BNK may be provided in the non-emission area NEA to surround the light emitting area EA and the separation area SPA.
  • the bank BNK may be provided so as not to overlap the fifth and sixth contact parts CNT5 and CNT6 .
  • the first and second connection electrodes ALE5 and ALE6 may be easily connected to the first and second pixel electrodes ELT1 and ELT2 .
  • the bank BNK may include an insulating material including at least one inorganic material and/or an organic material.
  • the bank BNK may include a light blocking material, a color filter material, or the like, thereby blocking light leakage between adjacent pixels PXL.
  • the bank BNK may include at least one material among materials constituting the patterns BNP, or may include a material different from that of the patterns BNP.
  • the bank BNK may have a hydrophobic surface.
  • the bank BNK itself is formed in a hydrophobic pattern using a hydrophobic material, or a hydrophobic film made of a hydrophobic material is formed on the bank BNK so that the bank BNK has a hydrophobic surface. can do.
  • the bank BNK may be formed using a hydrophobic organic insulating material having a large contact angle, such as polyacrylate. In this case, in the process of supplying the light emitting devices LD, the light emitting device ink including the light emitting devices LD is prevented from overflowing to the periphery of the light emitting area EA, and the supply area of the light emitting device ink is easily provided. can be controlled
  • Light emitting devices LD may be supplied and arranged in each light emitting area EA.
  • a plurality of light emitting elements LD are supplied to the light emitting area EA of each pixel PXL through an inkjet method, a slit coating method, or various other methods, and the alignment electrodes ALE ( Alternatively, by applying a predetermined alignment signal (or alignment voltage) to each of the alignment lines before being separated into the alignment electrodes ALE), the light emitting elements LD are interposed between the alignment electrodes ALE.
  • the light emitting devices LD may include regions (eg, first and second) between a pair of patterns BNP located below a pair of alignment electrodes ALE receiving different alignment signals. a region between the patterns BNP1 and BNP2 and a region between the second and third patterns BNP2 and BNP3).
  • At least some of the light emitting devices LD are aligned with both ends (ie, first and second ends EP1 and EP2 , refer to FIG. 4 ) in the longitudinal direction of which are adjacent to each other.
  • Both ends of the light emitting elements LD may be connected to respective pixel electrodes ELT.
  • a second insulating layer INS2 (or a second insulating pattern) may be disposed on one region of the light emitting devices LD.
  • the second insulating layer INS2 may be locally disposed on one region of each of the light emitting devices LD to expose both ends of each of the light emitting devices LD.
  • the second insulating layer INS2 is locally disposed on one region of the first light emitting device LD1 to expose both ends of the first light emitting device LD1
  • the amount of the fourth light emitting device LD4 is It may be locally disposed on one region of the fourth light emitting device LD4 to expose the ends.
  • Both ends of the light emitting devices LD not covered by the second insulating layer INS2 may be connected to each of the pixel electrodes ELT. If the second insulating layer INS2 is formed on the light emitting devices LD after alignment of the light emitting devices LD is completed, the light emitting devices LD may be stably fixed.
  • the space is the second insulating layer INS2 .
  • the light emitting devices LD may be more stably supported.
  • the second insulating layer INS2 may include at least one inorganic insulating material and/or an organic insulating material.
  • the second insulating layer INS2 may include various types of organic/inorganic insulating materials such as silicon nitride (SiN x ), and a material of the second insulating layer INS2 is not particularly limited.
  • the first pixel electrode ELT1 may be disposed on the first end of the first light emitting device LD1 and the first connection electrode ALE5 .
  • the first pixel electrode ELT1 may contact the first end of the first light emitting device LD1 and may contact the first connection electrode ALE5 through the fifth contact portion CNT5 .
  • the first pixel electrode ELT1 may electrically connect the first end of the first light emitting device LD1 and the first connection electrode ALE5 .
  • the first pixel electrode ELT1 may also be disposed on one region of the second insulating layer INS2 .
  • the second pixel electrode ELT2 may be disposed on the second end of the fourth light emitting element LD4 and the second connection electrode ALE6 .
  • the second pixel electrode ELT2 may contact the second end of the fourth light emitting element LD4 and may contact the second connection electrode ALE6 through the sixth contact portion CNT6 .
  • the second pixel electrode ELT2 may electrically connect the second end of the fourth light emitting element LD4 and the second connection electrode ALE6 .
  • the fourth pixel electrode ELT4 is disposed on the second end of the second light emitting element LD2 and the first end of the third light emitting element LD3, and the second light emitting element ( The second end of the LD2 and the first end of the third light emitting device LD3 may be electrically connected.
  • the third insulating layer INS3 (or the third insulating pattern) may be disposed on the first pixel electrode ELT1 and the second pixel electrode ELT2 (and the fourth pixel electrode ELT4 ).
  • the third insulating layer INS3 covers the first pixel electrode ELT1 and the second pixel electrode ELT2 (and the fourth pixel electrode ELT4 ), and includes the first pixel electrode ELT1 and the second pixel electrode ELT2 . ) (and the fourth pixel electrode ELT4) can be prevented from being directly connected to the third pixel electrode ELT3 and the fifth pixel electrode ELT5 (that is, a short circuit is generated). have.
  • the first pixel electrode ELT1 and the second pixel electrode ELT2 are connected to the third pixel electrode ELT3 and the fifth pixel electrode through the third insulating layer INS3 . (ELT5) can be separated.
  • the third insulating layer INS3 may include at least one inorganic insulating material and/or an organic insulating material.
  • the third insulating layer INS3 may include various types of organic/inorganic insulating materials such as silicon nitride (SiN x ), and the material of the third insulating layer INS3 is not particularly limited.
  • the second and third insulating layers INS2 and INS3 may include different insulating materials, or the second and third insulating layers INS2 and INS3 may include the same insulating material.
  • the third pixel electrode ELT3 is disposed on the second end of the first light emitting element LD1 and may contact the second end of the first light emitting element LD1 . As described with reference to FIG. 4 , the third pixel electrode ELT3 is disposed on the first end of the second light emitting device LD2 and may be in contact with the first end of the second light emitting device LD2 . For example, the third pixel electrode ELT3 may electrically connect the second end of the first light emitting element LD1 and the first end of the second light emitting element LD2 . In some embodiments, the third pixel electrode ELT3 may also be disposed on one region of the third insulating layer INS3 .
  • the fifth pixel electrode ELT5 is disposed on the first end of the fourth light emitting element LD4 and may contact the first end of the fourth light emitting element LD4 . As described with reference to FIG. 4 , the fifth pixel electrode ELT5 is disposed on the second end of the third light emitting device LD3 and may be in contact with the second end of the third light emitting device LD3 . For example, the fifth pixel electrode ELT5 may electrically connect the second end of the third light emitting element LD3 and the first end of the fourth light emitting element LD4 .
  • the first to fifth pixel electrodes ELT1 to ELT5 may be formed of various transparent conductive materials.
  • the pixel electrodes ELT may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), or indium gallium zinc oxide (indium gallium zinc oxide).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • ITZO indium gallium zinc oxide
  • ITZO indium gallium zinc oxide
  • At least one insulating layer may be further disposed between the pixel electrodes ELT and the alignment electrodes ALE.
  • the at least one insulating layer may be disposed on the alignment electrodes ALE to cover the alignment electrodes ALE at least in the emission area EA.
  • the pixel electrodes ELT may be spaced apart from the pixel electrodes ELT by the at least one insulating layer, and at least some of the pixel electrodes ELT may not be electrically connected to the pixel electrodes ELT. have.
  • At least one insulating layer may be further provided on the pixel electrodes ELT.
  • An insulating layer may be entirely formed on the display area DA to cover an upper portion of the .
  • the insulating layer may include a single-layer or multi-layered encapsulation layer.
  • at least one overcoat layer may be further disposed on the insulating layer.
  • the light blocking pattern LS is disposed under the light emitting devices LD between the patterns BNP, and the light blocking pattern LS is formed in a region (or a gap) between the alignment electrodes ALE. may be covered to block light propagating between the alignment electrodes ALE. Accordingly, deterioration of the transistor M due to light emitted from the light emitting devices LD and traveling in a downward direction may be prevented.
  • first and second pixel electrodes ELT1 and ELT2 and the third and fifth pixel electrodes ELT3 and ELT5 are disposed on different layers in FIGS. 5A and 5C
  • the present invention is not limited thereto.
  • the first and second pixel electrodes ELT1 and ELT2 and the third and fifth pixel electrodes ELT3 and ELT5 may be disposed on the same layer.
  • the present invention is not limited thereto.
  • the first, second, and third patterns BNP1_1 , BNP2_1 , and BNP3_1 are formed in one pattern layer BNPL disposed entirely on the passivation layer PSV.
  • portions of the top surface of the pattern layer BNPL protruding in the third direction DR3 may be defined as first to third patterns BNP1_1 to BNP3_1 .
  • the light blocking pattern LS may be disposed on the pattern layer BNPL between the first to third patterns BNP1_1 to BNP3_1 .
  • the first to third patterns BNP1_1 to BNP3_1 may be formed through a photo process using a halftone mask. In this case, the passivation layer PSV may be omitted.
  • FIG. 6A to 6D are schematic cross-sectional views illustrating an exemplary embodiment of the display device of FIG. 2 .
  • FIG. 6A discloses an embodiment of a display panel PNL that does not include color conversion particles (eg, red and green quantum dots QDr and QDg), and FIGS. 6B to 6D show the color Disclosed are different embodiments of a display panel (PNL) including conversion particles.
  • the display device according to the present invention may selectively include color conversion particles disposed on the pixels PXL.
  • FIGS. 6A to 6D the display panel ( PNL) is shown in cross section. Since the exemplary structure of each pixel PXL has been described in detail through the above-described exemplary embodiments, in FIGS. 6A to 6D , the alignment electrodes ALE, the light emitting elements LD, and the pixel electrodes ELT are centered. A structure of each pixel PXL is only schematically illustrated, and a detailed description thereof will be omitted. For example, FIGS. 6A to 6D are only schematic cross-sections taken in a horizontal direction with respect to the display panel PNL in which the pixel unit PXU shown in FIG. 2 is disposed. In the embodiments of FIGS. 6A to 6D , components similar or identical to those of the above-described embodiments are given the same reference numerals, and a detailed description thereof will be omitted.
  • the light emitting unit EMU of each pixel PXL may be disposed in the display layer DPL on the base layer BSL and/or the circuit layer PCL.
  • the light emitting unit EMU of the corresponding pixel PXL is disposed in each of the light emitting areas EA (or the sub light emitting areas SEA constituting the light emitting area EA) of the display layer DPL.
  • each light emitting area EA the aforementioned patterns BNP, alignment electrodes ALE, light emitting elements LD, and pixel electrodes ELT may be disposed, and in addition, at least one An insulating layer (eg, the light blocking pattern LS (or the first insulating layer INS1 ) and the second and third insulating layers INS2 and INS3 ) may be further disposed.
  • An overcoat layer or a filler layer may be selectively further disposed on the third insulating layer INS3 .
  • the structure of the light emitting unit EMU may be variously changed according to embodiments.
  • a bank BNK surrounding each of the light-emitting areas EA and/or the sub-emission areas SEA may be disposed between the adjacent light-emitting areas EA and/or sub-emission areas SEA.
  • the first, second, and third pixels PXL1 , PXL2 , and PXL3 may include light emitting devices LD that emit light of different colors.
  • the first, second, and third pixels PXL1 , PXL2 , and PXL3 may include the first color light emitting devices LD_C1 , the second color light emitting devices LD_C2 , and the third color light emitting devices LD_C2 , respectively.
  • LD_C3 wherein the first color light emitting elements LD_C1 , the second color light emitting elements LD_C2 , and the third color light emitting elements LD_C3 emit light of the first color, the second color, and the third color, respectively. can emit.
  • the first color light emitting devices LD_C1 are blue light emitting devices emitting blue light
  • the second color light emitting devices LD_C2 are green light emitting devices emitting green light
  • a third color light emitting device The LD_C3 may be red light emitting devices emitting red light.
  • an upper substrate UPL may be disposed on the pixels PXL.
  • an upper substrate UPL also referred to as an “encapsulation substrate” or a “color filter substrate” encapsulating the display area DA may be disposed on one surface of the base layer BSL on which the pixels PXL are disposed.
  • the upper substrate UPL may be a rigid or flexible substrate (or film).
  • the upper substrate UPL when the upper substrate UPL is a rigid substrate, the upper substrate UPL may be one of a glass substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate, or a combination thereof.
  • the upper substrate UPL when the upper substrate UPL is a flexible substrate, the upper substrate UPL may be one of a film substrate and a plastic substrate including a polymer organic material.
  • the upper substrate (UPL) may include fiber glass reinforced plastic (FRP).
  • the upper substrate UPL may selectively include a light control layer LCP overlapping the pixels PXL.
  • a light control layer LCP including a color filter layer CFL may be disposed on one surface of the upper substrate UPL facing the pixels PXL.
  • the color filter layer CFL may include a color filter CF matching the color of each pixel PXL.
  • the color filter layer CFL is disposed on the first pixel PXL1 to selectively transmit the light generated in the first pixel PXL1, the first color filter CF1 and the second pixel PXL1
  • It may include a third color filter CF3 that selectively transmits the light generated in the .
  • the first color filter CF1 , the second color filter CF2 , and the third color filter CF3 may be a blue color filter, a green color filter, and a red color filter, respectively, but are not limited thereto. does not
  • the first color filter CF1 is disposed between the first pixel PXL1 and the upper substrate UPL, and a color filter material that selectively transmits light of a first color generated in the first pixel PXL1.
  • a color filter material that selectively transmits light of a first color generated in the first pixel PXL1.
  • the first color filter CF1 may include a blue color filter material.
  • the second color filter CF2 is disposed between the second pixel PXL2 and the upper substrate UPL, and a color filter material that selectively transmits the light of the second color generated by the second pixel PXL2.
  • a color filter material that selectively transmits the light of the second color generated by the second pixel PXL2. may include
  • the second color filter CF2 may include a green color filter material.
  • the third color filter CF3 is disposed between the third pixel PXL3 and the upper substrate UPL, and a color filter material that selectively transmits the light of the third color generated by the third pixel PXL3.
  • a color filter material that selectively transmits the light of the third color generated by the third pixel PXL3.
  • the third color filter CF3 may include a red color filter material.
  • a light blocking member LBP may be disposed between the color filters CF.
  • the light blocking member LBP may be disposed on one surface of the upper substrate UPL to face the bank BNK, and may overlap edges of each of the first to third color filters CF1 to CF3 .
  • the light blocking member LBP may be opened in an area corresponding to each of the light-emitting areas EA and/or the sub-emission areas SEA.
  • the light blocking member LBP may include at least one black matrix material (eg, at least one light blocking material) among various types of black matrix materials, and/or a color filter material of a specific color.
  • the light blocking member LBP may be formed of the same material as the bank BNK, but is not limited thereto.
  • the light blocking member LBP and the bank BNK may include the same or different materials.
  • a lower plate of the display panel PNL including a base layer BSL and a display layer DPL, and the like, and an upper plate of the display panel PNL including an upper substrate UPL and a light control layer LCP, etc.
  • a predetermined filler FLR having a relatively low refractive index may be filled in the space between the light emitting elements LD so that light emitted from the light emitting elements LD can be smoothly emitted upwardly of the pixels PXL.
  • a space between the lower plate and the upper plate of the display panel PNL may be filled with an air layer.
  • FIG. 6A illustrates an embodiment in which the upper substrate UPL is disposed on the base layer BSL on which the pixels PXL are disposed, but the present invention is not limited thereto.
  • the color filters CF and the light blocking member LBP are formed on one surface of the base layer BSL on which the pixels PXL are disposed, and the base layer BSL is formed using a thin film encapsulation layer. ) may be sealed on one side.
  • the first, second, and third pixels PXL1 , PXL2 , and PXL3 may include light emitting devices LD that emit light of the same color.
  • all of the light emitting devices LD may emit light of a first color.
  • the light emitting devices LD may be blue light emitting devices emitting blue light belonging to a wavelength band of approximately 400 nm to 500 nm.
  • the color conversion layer CCL including at least one type of color conversion particles may be disposed on at least some of the pixels PXL among the first, second, and third pixels PXL1 , PXL2 , and PXL3 . Accordingly, the display device according to the embodiment of the present invention can display a full-color image.
  • the light control layer LCP may include a color filter layer CFL and/or a color conversion layer CCL disposed on one surface of the upper substrate UPL to face the pixels PXL.
  • the color conversion layer CCL is disposed between the color filter layer CFL and the pixels PXL, and may include color conversion particles.
  • the light control layer LCP includes a first light control layer LCP1 disposed on the first pixel PXL1 and a second light control layer LCP2 disposed on the second pixel PXL2 . , and a third light control layer LCP3 disposed on the third pixel PXL3 .
  • each of the first, second, and third light control layers LCP1 , LCP2 , and LCP3 may include a color conversion layer CCL and/or a color filter CF corresponding to a predetermined color.
  • the first light control layer LCP1 may include a light scattering layer LSL including light scattering particles SCT and a first color filter CF1 that selectively transmits light of a first color. It may include at least one.
  • the second light control layer LCP2 includes a first color conversion layer CCL1 including first color conversion particles corresponding to a second color, and a second color filter CF2 that selectively transmits light of the second color. ) may include at least one of.
  • the third light control layer LCP3 includes the second color conversion layer CCL2 including second color conversion particles corresponding to the third color, and the third color selectively transmitting light of the third color. At least one of the filters CF3 may be included.
  • the light scattering layer LSL, the first color conversion layer CCL1 and the second color conversion layer CCL2 may include the first to third color filters CF1 to CF3 and the light blocking member LBP. may be formed on one surface of the upper substrate UPL on which is disposed.
  • a protective layer PRL may be disposed on surfaces of the light scattering layer LSL, the first color conversion layer CCL1 , and the second color conversion layer CCL2 .
  • a pattern capable of blocking light may be additionally disposed between the light scattering layer LSL, the first color conversion layer CCL1 and the second color conversion layer CCL2 .
  • a black matrix pattern BM may be disposed between the light scattering layer LSL, the first color conversion layer CCL1 , and the second color conversion layer CCL2 .
  • the black matrix pattern BM may include at least one black matrix material (eg, at least one light blocking material) and/or a color filter material of a specific color among various types of black matrix materials.
  • the black matrix pattern BM may be formed of the same material as the bank BNK and/or the light blocking member LBP, but is not limited thereto.
  • the black matrix pattern BM, the bank BNK, and/or the light blocking member LBP may include the same or different materials.
  • the light scattering layer LSL, the first color conversion layer CCL1 and the second color conversion layer CCL2 are first formed on one surface of the upper substrate UPL, and then the light scattering layer ( Although the display panel PNL has a structure in which a black matrix pattern BM is formed between LSL), the first color conversion layer CCL1 and the second color conversion layer CCL2, the black matrix pattern BM is formed.
  • the order may vary.
  • a black matrix pattern BM is first formed on one surface of the upper substrate UPL on which the color filter CF is disposed, and a light scattering layer is formed in regions partitioned by the black matrix pattern BM.
  • LSL the first color conversion layer CCL1 and/or the second color conversion layer CCL2 may be formed.
  • the black matrix pattern BM may be formed.
  • the formation order and/or the position or shape of the light scattering layer (LSL), the first color conversion layer (CCL1), the second color conversion layer (CCL2) and/or the black matrix pattern (BM) is It may be variously changed according to the embodiment.
  • the display panel PNL may or may not include the black matrix pattern BM between the light scattering layer LSL, the first color conversion layer CCL1, and/or the second color conversion layer CCL2. have.
  • the light scattering layer LSL may be disposed on the first pixel PXL1 .
  • the light scattering layer LSL may be disposed between the first light emitting devices LD1 and the first color filter CF1 .
  • the light scattering layer LSL may be omitted in some embodiments.
  • the light scattering layer LSL is It may be selectively provided in order to efficiently utilize the light emitted from the blue light emitting devices.
  • the light scattering layer LSL may include at least one type of light scattering particles SCT.
  • the first color filter CF1 may be a blue color filter.
  • the light scattering layer LSL may include a plurality of light scattering particles SCT dispersed in a predetermined matrix material.
  • the light scattering layer LSL may include light scattering particles SCT such as titanium oxide (TixOy) or silica (Silica) including titanium dioxide (TiO2), but is not limited thereto.
  • the light scattering particles SCT do not have to be disposed only on the first pixel PXL1 .
  • the first and/or second color conversion layers CCL1 and CCL2 may also selectively include light scattering particles SCT.
  • the light scattering layer is not limited to being composed of only a transmission layer and/or a scattering layer for transmitting and scattering light.
  • the light scattering layer LSL may also include at least one type of color conversion particles.
  • the light scattering layer LSL may include blue quantum dots.
  • the first color conversion layer CCL1 may be disposed on the second pixel PXL2 to convert light of a first color emitted from the light emitting devices LD into light of a second color.
  • the first color conversion layer CCL1 is disposed between the light emitting devices LD and the second color filter CF2 , and may include first color conversion particles.
  • the first color conversion layer CCL1 is , a green quantum dot QDg that converts blue light emitted from the blue light emitting devices into green light.
  • the first color conversion layer CCL1 may include a plurality of green quantum dots QDg dispersed in a predetermined matrix material such as a transparent resin.
  • the second color filter CF2 may be a green color filter.
  • the green quantum dot QDg absorbs blue light and shifts the wavelength according to the energy transition to emit green light in a wavelength band of approximately 500 nm to 570 nm.
  • the first color conversion layer CCL1 may include a first quantum dot corresponding to the color of the second pixel PXL2 .
  • the first color conversion layer CCL1 may selectively include at least one type of light scattering particles.
  • the first color conversion layer CCL1 may further include light scattering particles of the same or different type and/or material from the light scattering particles SCT included in the light scattering layer LSL.
  • the second color conversion layer CCL2 may be disposed on the third pixel PXL3 to convert light of a first color emitted from the light emitting devices LD into light of a third color.
  • the second color conversion layer CCL2 is disposed between the light emitting elements LD and the third color filter CF3 and may include second color conversion particles.
  • the second color conversion layer CCL2 may include a red quantum dot QDr that converts blue light emitted from the blue light emitting devices LDb into red light.
  • the third color filter CF3 may be a red color filter.
  • the second color conversion layer CCL2 may include a plurality of red quantum dots QDr dispersed in a predetermined matrix material such as a transparent resin.
  • the red quantum dot QDr absorbs blue light and shifts the wavelength according to the energy transition to emit red light in a wavelength band of approximately 620 nm to 780 nm.
  • the second color conversion layer CCL2 may include a second quantum dot corresponding to the color of the third pixel PXL3 .
  • the second color conversion layer CCL2 may selectively include at least one type of light scattering particles.
  • the second color conversion layer CCL2 may further include light scattering particles of the same or different type and/or material from the light scattering particles SCT included in the light scattering layer LSL.
  • blue light having a relatively short wavelength in the visible light region is incident on the green quantum dot (QDg) and the red quantum dot (QDr), respectively, so that the green quantum dot (QDg) and the red quantum dot (QDr) can increase the absorption coefficient. Accordingly, the efficiency of light emitted from the second pixel PXL2 and the third pixel PXL3 may be increased, and excellent color reproducibility may be secured.
  • the light emitting unit EMU of the first, second, and third pixels PXL1, PXL2, and PXL3 using light emitting devices LD of the same color (eg, blue light emitting devices LDb). , it is possible to increase the manufacturing efficiency of the display device.
  • the pixels PXL and a display device including the same can be easily manufactured using the light emitting devices LD of a single color (eg, blue light emitting devices LDb). .
  • the color conversion layer CCL By disposing the color conversion layer CCL on at least some of the pixels PXL, the full-color pixel unit PXU and a display device including the same may be manufactured.
  • the light scattering layer LSL, the first color conversion layer CCL1 and the second color conversion layer CCL2 may be formed on one surface of the base layer BSL on which the pixels PXL are formed.
  • the light scattering layer LSL, the first color conversion layer CCL1 , and the second color conversion layer CCL2 may include emission regions of the first, second, and third pixels PXL1 , PXL2 , and PXL3 . It may be formed on one surface of the base layer BSL to cover the EA.
  • at least one protective layer (not shown) may be formed on the surfaces of the light scattering layer LSL, the first color conversion layer CCL1 and the second color conversion layer CCL2 .
  • the bank BNK may be formed to be higher to partition regions in which the light scattering layer LSL, the first color conversion layer CCL1, and the second color conversion layer CCL2 are formed. .
  • the bank BNK is formed at a height sufficient to partition a region to which the light emitting devices LD are to be supplied, and an additional pattern (or bank pattern) is formed on the top of the bank BNK. may be formed.
  • the bank BNK may include a first bank BNK1 and a second bank BNK2 formed to overlap the first bank BNK1.
  • the bank BNK may be formed in a single layer or multiple layers, and the structure, location and/or height thereof may be variously changed.
  • Each of the first and second banks BNK1 may include at least one black matrix material (eg, at least one light blocking material) of various types of black matrix material, and/or a color filter material of a specific color.
  • each of the first and second banks BNK1 may be formed in a black opaque pattern to block light transmission.
  • the first and second banks BNK1 may include the same or different materials.
  • the first, second, and third color filters CF1 , CF2 , and CF3 may be disposed on the upper substrate UPL.
  • the first, second, and third color filters CF1 , CF2 , and CF3 may include a light scattering layer LSL, a first color conversion layer CCL1 and a second color conversion layer CCL2 , respectively. It may be disposed on one surface of the upper substrate UPL to face each other.
  • the light scattering layer LSL, the first color conversion layer CCL1 and the second color conversion layer CCL2, the first to third color filters CF1 to CF3, and the light blocking member LBP ) may all be formed on one surface of the base layer BSL.
  • the light scattering layer LSL, the first color conversion layer CCL1 and the second color conversion layer CCL2 are formed on one surface of the base layer BSL on which the light emitting devices LD are disposed.
  • a planarization layer PLL may be formed on the light scattering layer LSL, the first color conversion layer CCL1 , and the second color conversion layer CCL2 .
  • the planarization layer PLL may be configured as a single layer or multiple layers including at least one organic layer.
  • the planarization layer PLL may include a low refractive organic layer, and thus the light efficiency of the pixel PXL may be secured.
  • First to third color filters CF1 to CF3 and the light blocking member LBP may be formed on one surface of the base layer BSL on which the planarization layer PLL is disposed. Thereafter, the display area DA is formed by forming an encapsulation layer ENC covering one surface of the base layer BSL on which the first to third color filters CF1 to CF3 and the light blocking member LBP are disposed. can be sealed
  • the encapsulation layer ENC may be formed of a single layer or multiple layers including at least one organic layer and/or an inorganic layer.
  • the encapsulation layer ENC may include at least one inorganic layer disposed on one surface of the base layer BSL on which the first to third color filters CF1 to CF3 and the light blocking member LBP are disposed. And, it may be composed of a multi-layer including at least one organic layer laminated on the inorganic layer.
  • the encapsulation layer ENC may optionally further include at least one inorganic layer disposed on the organic layer.
  • the structure of the encapsulation layer ENC is not limited thereto.
  • the encapsulation layer ENC may be formed of only multi-layered inorganic layers.
  • the constituent material and/or structure of the encapsulation layer ENC may be variously changed according to embodiments.
  • the formation sequence of the light scattering layer LSL, the first color conversion layer CCL1 and the second color conversion layer CCL2 , and the black matrix pattern BM, and Accordingly, the shape and/or whether the black matrix pattern BM is formed may be variously changed according to embodiments.
  • the black matrix pattern (BM) depends on the performance of the inkjet facility.
  • the first color conversion layer CCL1 and/or the second color conversion layer CCL2 may be formed without forming the black matrix pattern BM.
  • the display panel PNL includes a black matrix pattern BM (or a bank BNK)) may or may not be included.
  • the bank BNK and the black matrix pattern BM may be integrated.
  • the formation order and/or the shape of the first to third color filters CF1 to CF3 and the light blocking member LBP may be variously changed according to exemplary embodiments.
  • the order of forming the first to third color filters CF1 to CF3 and the light blocking member LBP and/or according thereto The shape may vary.
  • the light scattering layer LSL, the first color conversion layer CCL1 and the second color conversion layer CCL2 are formed on the base layer on which the light emitting devices LD are disposed.
  • the light efficiency of the pixels PXL may be improved.
  • the first, second, and third pixels PXL1 , PXL2 , and PXL3 include light emitting devices LD emitting light of the same color as each other, and the first,
  • the color conversion layer CCL is provided on the second and third pixels PXL1 , PXL2 , and PXL3
  • the present invention is not limited thereto.
  • the first, second, and third pixels PXL1 , PXL2 , and PXL3 include light emitting devices LD of different colors as in the embodiment of FIG. 6A
  • a color conversion layer CCL including at least one type of color conversion particles may be selectively provided on the second and/or third pixels PXL1 , PXL2 , and PXL3 .
  • FIG. 7 is a schematic cross-sectional view illustrating another exemplary embodiment of a pixel included in the display device of FIG. 2 .
  • FIG. 7 is a diagram corresponding to FIG. 5B .
  • the pixel PXL_1 of FIG. 7 includes a light blocking pattern LS_1 and a first insulating layer INS1 (or a first insulating pattern). In this respect, it is different from the pixel PXL of FIG. 5B . Except for the light blocking pattern LS_1 and the first insulating layer INS1 , the pixel PXL_1 of FIG. 7 is substantially the same as or similar to the pixel PXL of FIG. 5B , and thus overlapping descriptions will not be repeated. Configurations of the pixel PXL described with reference to FIGS.
  • the above components may be applied to the pixel PXL_1 of FIG. 7 .
  • the light blocking pattern LS_1 and the first insulating layer INS1 of FIG. 7 may be applied to the pixels PXL of FIGS. 4 and 5A to 5E .
  • the light blocking pattern LS_1 may be disposed under one region of the alignment electrodes ALE.
  • the light blocking pattern LS_1 may be disposed on the passivation layer PSV between the first pattern BNP1 and the second pattern BNP2 .
  • the light blocking pattern LS_1 may not substantially overlap the first pattern BNP1 and the second pattern BNP2 in a plan view or in the third direction DR3 .
  • the light blocking pattern LS_1 may not substantially overlap the patterns BNP (refer to FIG. 4 ) in a plan view.
  • a width W_LS of the light blocking pattern LS_1 disposed between the first pattern BNP1 and the second pattern BNP2 in the first direction DR1 is between the first pattern BNP1 and the second pattern BNP2. may be less than or equal to the first distance GAP1 of .
  • the width W_LS of the light blocking pattern LS_1 in the first direction DR1 may be less than or equal to the first distance GAP1 between the patterns BNP (refer to FIG. 4 ).
  • the alignment electrodes ALE may be disposed on the patterns BNP and the light blocking pattern LS_1 . 7 , the first alignment electrode ALE1 and the third alignment electrode ALE3 may be disposed to overlap a portion of the light blocking pattern LS_1 . A region (ie, a gap) between the first alignment electrode ALE1 and the third alignment electrode ALE3 may overlap the light blocking pattern LS_1 . To this end, the width W_LS of the light blocking pattern LS_1 in the first direction DR1 may be greater than the second distance GAP2 (or the second interval) between the alignment electrodes ALE ( FIG. 4 ). . For example, as shown in FIG.
  • the width W_LS of the light blocking pattern LS_1 disposed between the first pattern BNP1 and the second pattern BNP2 in the first direction DR1 is the first It may be greater than the second distance GAP2 between the alignment electrode ALE1 and the third alignment electrode ALE3 .
  • the light blocking pattern LS_1 covers a region (or a gap) between the alignment electrodes ALE, so that the light emitting elements LD Light emitted from and traveling in the downward direction is blocked by the light blocking pattern LS_1 , and deterioration of the transistor M due to the light may be prevented.
  • a first insulating layer INS1 may be disposed on at least one region of the alignment electrodes ALE (refer to FIG. 4 ).
  • the first insulating layer INS1 is disposed on one region of the first alignment electrode ALE1 and the third alignment electrode ALE, and The inclined surface SS1 and the inclined surface SS2 of the third alignment electrode ALE3 may be exposed.
  • the first insulating layer INS1 is not limited thereto, and for example, the first insulating layer INS1 may be formed to cover the alignment electrodes ALE.
  • the first insulating layer INS1 may be formed to primarily cover the alignment electrodes ALE and the first and second connection electrodes ALE5 and ALE6 entirely.
  • the first insulating layer INS1 may prevent the alignment electrodes ALE from being damaged or metal from being deposited in a subsequent process.
  • the first insulating layer INS1 may be partially opened to expose the alignment electrodes ALE.
  • the first insulating layer INS1 may have fifth and sixth contact portions CNT5 and CNT6 exposing one regions of the first and second connection electrodes ALE5 and ALE6 .
  • the present invention is not limited thereto, and the first insulating layer INS1 may be patterned in the form of an individual pattern that is locally disposed under the light emitting devices LD after supply and alignment of the light emitting devices LD are completed. may be
  • the first insulating layer INS1 may be disposed under the light emitting devices LD to stably support the light emitting devices LD.
  • the first insulating layer INS1 may include at least one inorganic insulating material and/or an organic insulating material.
  • the first insulating layer INS1 may include various types of organic/inorganic insulating materials such as silicon nitride (SiN x ), and the material of the first insulating layer INS1 is not particularly limited.
  • the first insulating layer INS1 includes an insulating material different from that of the second and third insulating layers INS2 and INS3 (refer to FIG. 5A ), or has the same insulating material as at least one of the second and third insulating layers INS2 and INS3 . material may be included.
  • the bank BNK described with reference to FIGS. 4 , 5A and 5C , the second insulating layer INS2 , the pixel electrodes ELT, and the second and third insulating layers ( INS2, INS3) may be disposed.
  • the light blocking pattern LS_1 is disposed under the alignment electrodes ALE between the patterns BNP, and the light blocking pattern LS_1 is a region (or a gap) between the alignment electrodes ALE. It is possible to block light propagating between the alignment electrodes ALE by overlapping the . Accordingly, deterioration of the transistor M due to light emitted from the light emitting devices LD and traveling in a downward direction may be prevented.
  • FIG. 8 is a schematic cross-sectional view illustrating another exemplary embodiment of a pixel included in the display device of FIG. 2 .
  • FIG. 8 is a diagram corresponding to FIG. 5A .
  • the pixel PXL_2 of FIG. 8 includes the first insulating layer INS1 and the light blocking layer LSDL. PXL) is different. Except for the first insulating layer INS1 and the light blocking layer LSDL, the pixel PXL_2 of FIG. 8 is substantially the same as or similar to the pixel PXL of FIG. 5E , and thus the overlapping description will not be repeated.
  • the light blocking layer LSDL may be disposed between the pattern layer BNPL and the transistor M.
  • the light blocking layer LSDL may be disposed under the pattern layer BNPL.
  • the light blocking layer LSDL may be entirely disposed in the emission area EA.
  • the light blocking layer LSDL may include a region (or a gap) between the first to fourth alignment electrodes ALE1 to ALE4 (or the alignment electrodes ALE (refer to FIG. 4 )) as well as the first to third alignment electrodes ALE1 to ALE4. It may be disposed to overlap the patterns BNP1_1 to BNP3_1 in the third direction DR3 .
  • the light blocking layer LSDL may include at least one black matrix material (eg, at least one light blocking material) among various types of black matrix materials, and/or a color filter material of a specific color.
  • the light blocking pattern LS may be formed as a black opaque pattern to block light transmission.
  • the pattern layer BNPL may include a black matrix material.
  • the contact portions eg, the pattern layer BNPL including the black matrix material
  • the light blocking layer LSDL may be formed under the pattern layer BNPL separately from the pattern layer BNPL.
  • the light blocking layer LSDL is formed on the light emitting area. It can be placed all over.
  • openings corresponding to the first and second contact portions CNT1 and CNT2 may be formed in the light blocking layer LSDL, and the light blocking layer LSDL may have an opening in the pixel area PXA ( FIG. 4 ). Note) can also be disposed entirely.
  • the light blocking layer LSDL may be disposed below the pattern layer BNPL (or the first to third patterns BNP1_1 to BNP3_1 ), and may be disposed entirely in the light emitting area EA.
  • the layer LSDL may block light propagating between the alignment electrodes ALE in the light emitting area EA, and thus the transistor M caused by light emitted from the light emitting devices LD and traveling in a downward direction. deterioration can be prevented.
  • FIG. 9 is a schematic cross-sectional view illustrating another exemplary embodiment of a pixel included in the display device of FIG. 2 .
  • FIG. 9 is a diagram corresponding to FIG. 5B .
  • the pixel PXL_3 of FIG. 9 includes a high refractive film HRFL instead of the light blocking patterns LS and LS_1, It is different from the pixel PXL of FIG. 5B and the pixel PXL_1 of FIG. 7 . Except for the high refractive index layer HRFL, the pixel PXL_3 of FIG. 9 is substantially the same as or similar to the pixel PXL_1 of FIG. 7 , and thus the overlapping description will not be repeated. Configurations of the pixel PXL described with reference to FIGS.
  • the above components may be applied to the pixel PXL_3 of FIG. 9 .
  • the high refractive film HRFL of FIG. 9 may be applied to the pixels PXL of FIGS. 4 and 5A to 5E .
  • the high refractive index layer HRFL may be disposed between the transistor M and the first and second patterns BNP1 and BNP2 (or the patterns BNP, refer to FIG. 4 ).
  • the high refractive film HRFL may be entirely disposed on the passivation film PSV (or the base layer).
  • the high refractive film HRFL has a relatively larger refractive index than adjacent elements, and may totally reflect incident light within the high refractive index film HRFL. In this case, the amount of light that is emitted from the light emitting devices LD and travels in the downward direction is reduced, and deterioration of the transistor M due to the light can be prevented or alleviated.
  • the refractive index of the high refractive film HRFL may be greater than the largest refractive index among the refractive indices of the first insulating film INS1 , the passivation film PSV, and the first and second patterns BNP1 and BNP2 .
  • the first insulating layer INS1 , the passivation layer PSV, and the first and second patterns BNP1 and BNP2 have refractive indices of about 1.4 to about 1.6, or about 1.47 to about 1.52, high refractive index
  • the film HRFL may have a refractive index greater than about 1.6, or about 1.52.
  • the refractive index of the high refractive film HRFL for total reflection in consideration of the angle of light incident from the light emitting elements LD to the region (or gap) between the first and third alignment electrodes ALE1 and ALE3 . may be greater than the largest refractive index among the refractive indices of the first insulating layer INS1 , the passivation layer PSV, and the first and second patterns BNP1 and BNP2 by at least about 0.1 or about 0.2.
  • the high refractive film (HRFL) may include various types of organic/inorganic insulating materials such as silicon nitride (SiN x ) and silicon oxide (SiO x ), and the material of the high refractive film (HRFL) is not particularly limited.
  • the light blocking high refractive index layer HRFL is disposed under the patterns BNP and the alignment electrodes ALE, and the high refractive index layer HRFL includes adjacent components (eg, the first insulating layer INS1 ). , the passivation layer PSV, and the first and second patterns BNP1 and BNP2) have a relatively larger refractive index, and the incident light may be totally internally reflected. In this case, the amount of light passing through the high refractive film HRFL and propagating to the transistor M is reduced by total reflection, and deterioration of the transistor M due to the light can be prevented or alleviated.

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Abstract

표시 장치는 발광 영역에서 상호 이격되는 제1 패턴 및 제2 패턴을 포함한다. 발광 소자는 제1 패턴 및 제2 패턴 사이에 배치된다. 제1 전극은 제1 패턴 상에 배치된다. 제2 전극은 제2 패턴 상에 배치된다. 차광 패턴은 제1 패턴 및 제2 패턴 사이에서 발광 소자 하부에 배치된다.

Description

표시 장치
본 발명의 실시예는 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 과제는, 배면으로 진행하는 광에 인한 트랜지스터의 열화를 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 표시 장치는, 발광 영역에서 상호 이격되는 제1 패턴 및 제2 패턴, 상기 제1 패턴 및 상기 제2 패턴 사이에 배치되는 제1 발광 소자, 상기 제1 패턴 상에 배치되는 제1 전극, 상기 제2 패턴 상에 배치되는 제2 전극, 및 상기 제1 패턴 및 상기 제2 패턴 사이에서 상기 제1 발광 소자 하부에 배치되는 차광 패턴을 포함할 수 있다.
상기 차광 패턴은 상기 제1 발광 소자로부터 발산된 광을 차단하는 차광성 물질을 포함할 수 있다.
상기 제1 패턴 및 상기 제2 패턴은 제1 방향으로 이격되며, 상기 차광 패턴의 제1 방향으로의 폭은 상기 제1 전극 및 상기 제2 전극 사이의 제1 방향으로의 간격보다 크며, 상기 차광 패턴의 상기 폭은 상기 제1 패턴 및 상기 제2 패턴 사이의 제1 방향으로의 간격보다 작을 수 있다.
상기 차광 패턴은 상기 제1 패턴 및 상기 제2 패턴 사이에서 상기 제1 전극 및 상기 제2 전극 상에 배치되며, 상기 차광 패턴은 상기 제1 전극 및 상기 제2 전극 사이의 영역을 커버할 수 있다.
상기 차광 패턴은 상기 제1 패턴 및 상기 제2 패턴과 중첩하지 않으며, 상기 제1 전극의 제1 경사면 및 상기 제2 전극의 제2 경사면은 상호 마주하며 상기 차광 패턴에 의해 노출될 수 있다.
상기 차광 패턴은 상기 제1 전극, 제2 전극, 및 상기 제1 발광 소자까지 연장할 수 있다.
상기 제1 전극 및 제2 전극 각각은 상기 제1 발광 소자로부터 발산된 광을 반사시키는 반사성 물질을 포함할 수 있다.
상기 표시 장치는, 상기 제1 패턴 및 제2 패턴 하부에 배치되는 트랜지스터 및 전원 라인; 상기 제1 발광 소자의 제1 단부와 상기 트랜지스터를 전기적으로 연결하는 제1 화소 전극; 및 상기 제1 발광 소자의 제2 단부와 상기 전원 라인을 전기적으로 연결하는 제2 화소 전극을 더 포함할 수 있다.
상기 제1 화소 전극 및 제2 화소 전극 각각은 상기 제1 발광 소자로부터 발산된 광을 상기 제1 화소 전극 및 상기 제2 화소 전극을 통해 투과시키는 투명 도전 물질을 포함할 수 있다.
상기 표시 장치는, 상기 발광 영역을 정의하는 뱅크; 및 상기 발광 영역에서 상기 제1 발광 소자 상에 배치되며 상기 제1 발광 소자로부터 발산된 광의 색상을 변환하는 색 변환층을 더 포함할 수 있다.
상기 차광 패턴은 상기 제1 전극 및 제2 전극 하부에 배치되며, 상기 차광 패턴은 상기 제1 전극 및 상기 제2 전극 사이의 영역과 중첩할 수 있다.
상기 차광 패턴은 상기 제1 패턴 및 상기 제2 패턴 사이에 배치되며, 상기 차광 패턴은 상기 제1 전극 및 상기 제2 전극까지 연장할 수 있다.
상기 표시 장치는, 상기 제1 패턴 및 상기 제2 패턴 사이의 영역에서, 상기 제1 발광 소자 및 상기 차광 패턴 사이에 배치되는 제1 절연막을 더 포함할 수 있다.
상기 표시 장치는, 상기 제1 패턴 및 상기 제2 패턴 하부에 배치되는 트랜지스터를 더 포함하고, 상기 차광 패턴은 상기 제1 및 제2 패턴들 및 상기 트랜지스터 사이에 배치될 수 있다.
상기 제1 패턴 및 제2 패턴은 보호층의 상면이 돌출된 부분들이며,
상기 차광 패턴은 상기 보호층 및 상기 트랜지스터 사이에 배치될 수 있다.
상기 표시 장치는, 상기 발광 영역에서 상기 제2 패턴으로부터 이격되어 배치되는 제3 패턴; 상기 제2 패턴 및 상기 제3 패턴 사이에 배치되는 제2 발광 소자; 상기 제2 패턴 상에 배치되며 상기 제2 발광 소자의 제1 단부와 마주하는 경사면을 가지는 제3 전극; 및 상기 제3 패턴 상에 배치되며 상기 제2 발광 소자의 제2 단부와 마주하는 경사면을 가지는 제4 전극을 더 포함하고, 상기 차광 패턴은 상기 제2 전극 및 상기 제3 전극 사이의 영역 및 상기 제3 전극 및 상기 제4 전극 사이의 영역과 중첩할 수 있다.
본 발명의 실시예들에 따른 표시 장치는, 베이스 층; 발광 영역에서 상기 베이스 층 상에 상호 이격되는 제1 패턴 및 제2 패턴; 상기 제1 패턴 및 상기 제2 패턴 사이에 배치되는 발광 소자; 상기 제1 패턴 상에 배치되는 제1 전극; 상기 제2 패턴 상에 배치되는 제2 전극; 및 상기 제1 패턴 및 상기 제2 패턴 사이에서 상기 발광 소자 하부에 배치되는 절연막을 포함할 수 있다. 상기 제1 전극 및 상기 제2 전극 각각은 상기 발광 소자로부터 발산된 광을 반사시키는 반사성 물질을 포함하며, 상기 절연막의 굴절률은 상기 베이스 층의 굴절률보다 클 수 있다.
상기 절연막의 상기 굴절률은 상기 제1 패턴의 굴절률 및 상기 제2 패턴의 굴절률보다 클 수 있다.
상기 표시 장치는, 상기 제1 전극 및 상기 제2 전극 사이의 상기 영역에서, 상기 발광 소자 및 상기 절연막 사이에 배치되는 제1 절연 패턴을 더 포함하고, 상기 절연막의 상기 굴절률은 상기 제1 절연 패턴의 굴절률보다 클 수 있다.
상기 절연막은 상기 발광 영역의 실질적으로 전체 영역에 배치될 수 있다.
본 발명의 실시예들에 따른 표시 장치는, 제1 경사면을 가지는 제1 전극; 상기 제1 경사면과 마주하는 제2 경사면을 가지는 제2 전극 - 상기 제1 전극 및 상기 제2 전극은 발광 영역에서 상호 이격됨 -; 상기 제1 전극의 상기 제1 경사면 및 상기 제2 전극의 상기 제2 경사면 사이에 배치되는 발광 소자; 및 상기 발광 영역에서 상기 발광 소자 하부에 배치되는 차광 패턴을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 표시 장치는, 상호 이격되어 배치되는 제1 패턴 및 제2 패턴과, 제1 패턴 및 제2 패턴 사이에 정렬되는 발광 소자와, 제1 패턴 및 제2 패턴 상에 각각 배치되며 발광 소자의 양 단부들과 각각 마주하는 경사면을 가지는 제1 전극 및 제2 전극을 포함한다. 또한, 표시 장치는 발광 소자의 하부에 배치되며 제1 전극 및 제2 전극 사이의 영역(또는, 간극)을 커버하는 차광 패턴 또는 고굴절막을 포함하며, 발광 소자로부터 발산되어 표시 장치의 배면으로 진행하는 광이 차광 패턴에 의해 차단되거나 고굴절막에 의해 전반사될 수 있다. 따라서, 상기 광에 기인한 내부 소자(예를 들어, 트랜지스터)의 열화가 방지되거나 완화될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 개략적인 사시도이다.
도 1b 내지 도 1d는 도 1a의 발광 소자를 나타내는 개략적인 단면도들이다.
도 2는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 개략적인 평면도이다.
도 3a 내지 도 3c는 도 2의 표시 장치에 포함된 화소를 나타내는 개략적인 회로도들이다.
도 4는 도 2의 표시 장치에 포함된 화소의 일 실시예를 나타내는 개략적인 평면도이다.
도 5a는 도 4의 Ⅰ-Ⅰ'선에 따른 화소의 일 실시예를 나타내는 개략적인 단면도이다.
도 5b는 도 5a의 화소의 일 실시예를 나타내는 개략적인 단면도이다.
도 5c는 도 4의 Ⅱ-Ⅱ'선에 따른 화소의 일 실시예를 나타내는 개략적인 단면도이다.
도 5d는 도 4의 Ⅰ-Ⅰ'선에 따른 화소의 다른 실시예를 나타내는 개략적인 단면도이다.
도 5e는 도 4의 Ⅰ-Ⅰ'선에 따른 화소의 또 다른 실시예를 나타내는 개략적인 단면도이다.
도 6a 내지 도 6d는 도 2의 표시 장치의 일 실시예를 나타내는 개략적인 단면도들이다.
도 7은 도 2의 표시 장치에 포함된 화소의 다른 실시예를 나타내는 개략적인 단면도이다.
도 8은 도 2의 표시 장치에 포함된 화소의 또 다른 실시예를 나타내는 개략적인 단면도이다.
도 9는 도 2의 표시 장치에 포함된 화소의 또 다른 실시예를 나타내는 개략적인 단면도이다.
본 발명는 이제 실시예가 도시된 첨부 도면을 참조하여 이하에서 더욱 완전하게 설명될 것이다. 그러나 본 발명은 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되는 것으로 해석되어서는 안 된다. 오히려, 이들 실시예는 본 발명은 철저하고 완전할 수 있고, 본 발명의 범위가 당업자에게 충분히 전달될 수 있도록 제공된다.
아래의 설명에서, 단수의 표현(예를 들어, a, an, the)은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현(및 반대의 표현)도 포함한다.
명세서 및 청구범위에서, "및/또는"이라는 용어는 그 의미 및 해석을 위해 "및" 및 "또는"이라는 용어의 임의의 조합을 포함하도록 의도된다. 예를 들어, "A 및/또는 B"는 "A, B, 또는 A 및 B"를 의미하는 것으로 이해될 수 있다. "및" 및 "또는"이라는 용어는 접속 또는 접속 의미로 사용될 수 있으며 "및/또는"과 등가인 것으로 이해될 수 있다.
명세서 및 특허청구범위에서, "~ 중 적어도 하나"라는 문구는 그 의미 및 해석을 위해 "~의 그룹으로부터 선택된 적어도 하나"의 의미를 포함하도록 의도된다. 예를 들어, "A와 B 중 적어도 하나"는 "A, B, 또는 A와 B"를 의미하는 것으로 이해될 수 있다.
이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다.
"~에 연결된" 또는 "~에 결합된"이라는 용어는 물리적 또는 전기적 연결 또는 결합을 포함할 수 있음이 이해될 것이다.
"중첩" 또는 "중첩"이라는 용어는 제1 객체가 제2 객체의 위 또는 아래 또는 측면에 있을 수 있고, 그 반대일 수 있음을 의미한다. 추가로, "중첩"이라는 용어는 층, 스택, 면 또는 대면, 위로 연장, 덮거나 부분적으로 덮거나 또는 당업자에 의해 이해되고 이해되는 임의의 다른 적절한 용어를 포함할 수 있다.
"마주하다(face)" 및 "마주하는(facing)"이라는 용어는 제1 요소가 제2 요소에 직간접적으로 대향할 수 있음을 의미한다. 제1 및 제2 구성요소 사이에 제3 구성요소가 개재된 경우, 제1 구성요소와 제2 구성요소는 여전히 마주하고 있지만 간접적으로 대향하는 것으로 이해될 수 있다.
요소가 다른 요소와 "겹치지 않음" 또는 "중첩되지 않음"으로 기술될 때, 이는 요소들이 서로 이격되거나, 서로 오프셋되거나, 또는 서로 떨어져 있는 것을 포함하거나, 또는 당업자가 이해하고 이해할 수 있는 임의의 다른 적절한 용어를 포함한다.
"약", "대략" 및 "실질적으로"는, 문제의 측정 및 특정 양의 측정과 관련된 오류(즉, 측정 시스템의 한계)를 고려하여 당업자에 의해 결정된 특정 값에 대한 허여 가능한 편차 범위 내 명시된 값 또는 평균을 포함한다. 예를 들어, "약"은 하나 이상의 표준 편차 이내, 또는 명시된 값의 ±30%, 20%, 10%, 5% 이내를 의미할 수 있다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어(기술 및 과학 용어 포함)는 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의된 것과 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의되지 않은 한, 이상화되거나 지나치게 형식적인 의미로 해석되지 않는 것으로 이해될 것이다.
도 1a는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 개략적인 사시도이다. 도 1b 내지 도 1d는 도 1a의 발광 소자를 나타내는 개략적인 단면도들이다. 예를 들어, 도 1b 내지 도 1d는 도 1a의 발광 소자(LD)의 구성에 대한 서로 다른 실시예들을 나타낸다. 도 1a 내지 도 1d에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1a 내지 도 1d를 참조하면, 발광 소자(LD)는, 제1 반도체층(SCL1) 및 제2 반도체층(SCL2)과, 상기 제1 및 제2 반도체층들(SCL1, SCL2)의 사이에 개재된 활성층(ACT)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 상호 순차적으로 적층된 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다.
발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(SCL1, SCL2) 중 어느 하나가 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 상기 제1 및 제2 반도체층들(SCL1, SCL2) 중 나머지 하나가 배치될 수 있다. 일 예로, 발광 소자(LD)의 제1 단부(EP1)에는 제2 반도체층(SCL2)이 배치되고, 제2 단부(EP2)에는 제1 반도체층(SCL1)이 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 막대 형상으로 제조된 막대형 발광 소자("막대형 발광 다이오드"라고도 함)일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 변경될 수 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 물질을 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 이외에도 다양한 물질로 제1 반도체층(SCL1)을 형성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(ACT)은 약 400nm 내지 약 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다.
활성층(ACT)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질로 활성층(ACT)을 형성할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 물질을 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 이 외에도 다양한 물질로 제2 반도체층(SCL2)을 형성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이(L) 방향 상에서 서로 다른 길이(또는 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는, 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(ACT)은 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로서 이용할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT) 및/또는 제2 반도체층(SCL2)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 1c에 도시된 바와 같이 제2 반도체층(SCL2)의 일단 측에 배치되는 전극층(ETL1)을 더 포함할 수 있다. 이 경우, 전극층(ETL1)은 발광 소자(LD)의 제1 단부(EP1)에 위치할 수 있다.
발광 소자(LD)는 도 1d에 도시된 바와 같이 제1 반도체층(SCL1)의 일단 측에 배치되는 다른 전극층(ETL2)을 더 포함할 수도 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 전극층들(ETL1, ETL2)이 배치될 수 있다.
전극층들(ETL1, ETL2)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 전극층들(ETL1, ETL2)은 쇼트키(Schottky) 컨택 전극일 수도 있다.
전극층들(ETL1, ETL2)은 금속 또는 도전성 산화물을 포함할 수 있다. 일 예로, 전극층들(ETL1, ETL2)은 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO 등을 단독 또는 혼합하여 형성될 수 있다. 전극층들(ETL1, ETL2) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다.
전극층들(ETL1, ETL2)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 광이 전극층들(ETL1, ETL2)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 다른 실시예에서, 발광 소자(LD)에서 생성된 광이 전극층들(ETL1, ETL2)을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 전극층들(ETL1, ETL2)은 불투명할 수도 있다.
일 실시예에서, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(ACT)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(SCL1, SCL2)의 일 영역을 더 둘러쌀 수 있다.
발광 소자(LD)가 전극층들(ETL1, ETL2)을 포함할 경우, 절연성 피막(INF)은 전극층들(ETL1, ETL2)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 예를 들어, 절연성 피막(INF)은 전극층들(ETL1, ETL2)의 표면에 선택적으로 형성될 수 있다.
절연성 피막(INF)은 발광 소자(LD)의 길이(L) 방향 상에서 상기 발광 소자(LD)의 양 단부들을 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 제1 및 제2 반도체층들(SCL1, SCL2) 및 전극층들(ETL1, ETL2) 중 적어도 하나를 노출할 수 있다.다른 실시예에서, 발광 소자(LD)에 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(ACT)의 외주면을 커버하도록 절연성 피막(INF)이 제공되면, 상기 활성층(ACT)이 도시되지 않은 적어도 하나의 전극(일 예로, 후술할 정렬 전극 및/또는 화소 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
절연성 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(INF)은, SiO2 또는 이로 확정되지 않은 실리콘 산화물(SiOx), Si3N4 또는 이로 확정되지 않은 실리콘 질화물(SiNx), Al2O3 또는 이로 확정되지 않은 산화 알루미늄(AlxOy), 및 TiO2 또는 이로 확정되지 않은 산화 티타늄(TiOx) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않는다.
발광 소자(LD)의 표면에 절연성 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다. 이와 관련한 비제한적인 실시예로서, 소수성 물질을 이용하여 절연성 피막(INF) 자체를 소수성막으로 형성하거나, 절연성 피막(INF) 상에 소수성 물질로 이루어진 소수성 피막을 추가적으로 형성할 수 있다.
절연성 피막(INF)은 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 절연성 피막(INF)은 이중막으로 이루어질 수 있다.
절연성 피막(INF)은 적어도 일 영역, 일 예로 상부 영역 및 하부 영역 중 적어도 하나의 영역에서 일부 식각될 수 있다. 이 경우, 절연성 피막(INF)은 상기 적어도 하나의 영역에서 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다.
예를 들어, 절연성 피막(INF)의 상부 영역 및 하부 영역 중 적어도 하나의 영역에서, 상기 절연성 피막(INF)이 부분적으로 또는 전체적으로 제거될 수 있다. 이에 따라, 제1 반도체층(SCL1), 제2 반도체층(SCL2) 및 전극층들(ETL1, ETL2) 중 적어도 하나가 일부 노출될 수 있다.
발광 소자(LD)는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 복수의 발광 소자들(LD)을 배치하고, 상기 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 2는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 개략적인 평면도이다. 도 2에서는 도 1a 내지 도 1d의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치(DD), 특히 표시 장치(DD)에 구비되는 표시 패널(PNL)을 도시하기로 한다. 일 예로, 표시 패널(PNL)의 각 화소 유닛(PXU) 및 이를 구성하는 각각의 화소는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 2에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 베이스 층(BSL)과, 베이스 층(BSL) 상에 배치된 화소들을 포함할 수 있다. 화소들은, 제1 화소들(PXL1), 제2 화소들(PXL2) 및/또는 제3 화소들(PXL3)을 포함할 수 있다. 본 발명의 실시예를 설명함에 있어서, 제1 화소들(PXL1), 제2 화소들(PXL2) 및 제3 화소들(PXL3) 중 적어도 하나의 화소를 임의로 지칭하거나, 또는 두 종류 이상의 화소들을 포괄적으로 지칭할 때, “화소(PXL)” 또는 “화소(PXL)들”이라 하기로 한다.
구체적으로, 표시 패널(PNL) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 베이스 층(BSL) 상의 표시 영역(DA)에는 화소(PXL)들이 배치될 수 있다.
표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다. 표시 영역(DA)은 영상이 표시되는 화면을 구성할 수 있고, 비표시 영역(NDA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
베이스 층(BSL)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 베이스 층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있다. 베이스 층(BSL)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
일 실시예에서, 베이스 층(BSL)은 실질적으로 투명할 수 있다. 여기서, 실질적으로 투명이라 함은 소정의 투과도 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 베이스 층(BSL)은 반투명 또는 불투명할 수 있다. 또한, 실시예에 따라서는 베이스 층(BSL)이 반사성의 물질을 포함할 수도 있다.
베이스 층(BSL) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소(PXL)들이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 베이스 층(BSL)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)들에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다.
표시 영역(DA)에는 화소(PXL)들이 배열될 수 있다. 일 예로, 표시 영역(DA)에는 스트라이프(Stripe) 또는 펜타일(PenTile) 배열 구조 등에 따라 화소(PXL)들이 규칙적으로 배열될 수 있다. 다만, 화소(PXL)들의 배열 구조가 이에 한정되지는 않으며, 화소(PXL)들은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 광을 방출하는 두 종류 이상의 화소(PXL)들이 배치될 수 있다. 일 예로, 표시 영역(DA)에는, 제1 색의 광을 방출하는 제1 화소들(PXL1), 제2 색의 광을 방출하는 제2 화소들(PXL2), 및 제3 색의 광을 방출하는 제3 화소들(PXL3)이 배열될 수 있다. 그리고, 서로 인접하도록 배치된 적어도 하나의 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는, 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다. 예를 들어, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는, 각각 소정 색의 광을 방출하는 서브 화소일 수 있다. 실시예에 따라, 제1 화소(PXL1)는 청색의 광을 방출하는 청색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 광을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 적색의 광을 방출하는 적색 화소일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는, 각각 제1 색의 발광 소자, 제2 색의 발광 소자 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색 및 제3 색의 광을 방출할 수 있다. 다른 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는, 서로 동일한 색의 광을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1 색, 제2 색 및 제3 색의 광을 방출할 수도 있다.
다만, 각각의 화소 유닛(PXU)을 구성하는 화소(PXL)들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 일 예로, 각각의 화소(PXL)가 방출하는 광의 색은 다양하게 변경될 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은, 도 1a 내지 도 1d의 실시예들에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 막대형 발광 소자(LD)를 포함할 수 있다. 이외에도, 다양한 종류의 발광 소자가 화소(PXL)의 광원으로 이용될 수 있다. 예를 들어, 다른 실시예에서는 코어-쉘 구조의 발광 소자를 이용하여 각 화소(PXL)의 광원을 구성할 수도 있다.
각각의 화소(PXL)는 이하에서 설명할 다양한 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)는 도 4 내지 도 9에 개시되는 실시예들 중 어느 하나의 실시예에 의한 구조를 가지거나, 상기 실시예들 중 복수의 실시예들이 결합된 구조를 가질 수 있을 것이다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소(PXL)들의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 3a 내지 도 3c는 도 2의 표시 장치에 포함된 화소를 나타내는 개략적인 회로도들이다. 예를 들어, 도 3a 내지 도 3c는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 대한 실시예들을 나타내는 것으로서, 발광부(EMU)의 구조와 관련하여 서로 다른 실시예들을 나타낸다.
실시예에 따라, 도 3a 내지 도 3c에 도시된 각각의 화소(PXL)는 도 2의 표시 영역(DA)에 배치된 화소(PXL)들 중 어느 하나일 수 있다. 표시 영역(DA)에 배치된 화소(PXL)들은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 3a 내지 도 3c를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하기 위한 발광부(EMU)를 포함한다. 또한, 화소(PXL)는 상기 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 발광부(EMU)의 사이에 전기적으로 연결될 수 있다. 또한, 화소 회로(PXC)는 해당 화소(PXL)의 주사선(SL) 및 데이터선(DL)에 전기적으로 연결되어, 상기 주사선(SL) 및 데이터선(DL)으로부터 공급되는 주사 신호 및 데이터 신호에 대응하여 발광부(EMU)의 동작을 제어할 수 있다. 화소 회로(PXC)는 센싱 신호선(SSL) 및 센싱선(SENL)에 선택적으로 더 연결될 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원(VDD)과 제1 화소 전극(ELT1) 사이에 전기적으로 연결될 수 있다. 그리고, 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다. 예를 들어, 제1 트랜지스터(M1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(BML: Bottom Metal Layer)("하부 전극", "백 게이트 전극" 또는 "하부 차광층"이라고도 함)을 선택적으로 포함할 수 있다. 제1 트랜지스터(M1)의 게이트 전극과 하부 금속층(BML)은 절연막을 사이에 두고 서로 중첩될 수 있다. 일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극, 일 예로 소스 또는 드레인 전극에 전기적으로 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 화소(PXL)의 구동 시에 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 일 예로, 하부 금속층(BML)을 제1 트랜지스터(M1)의 소스 전극에 연결하여 소스-싱크 기술을 적용함으로써, 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시킬 수 있다. 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 금속층(BML)을 배치할 경우, 하부 금속층(BML)이 차광 패턴의 역할을 하면서 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다. 다만, 하부 금속층(BML)의 기능 및/또는 활용 방식이 이에 한정되지는 않는다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 전기적으로 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 전기적으로 연결될 수 있다. 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 주사 신호가 공급되는 기간 동안 턴-온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다. 예를 들어, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 전기적으로 연결되고, 다른 전극은 제1 트랜지스터(M1)의 제2 전극에 전기적으로 연결될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전할 수 있다.
제3 트랜지스터(M3)는 제1 화소 전극(ELT1)(또는, 제1 트랜지스터(M1)의 제2 전극)과 센싱선(SENL)의 사이에 전기적으로 연결될 수 있다. 제3 트랜지스터(M3)의 게이트 전극은 센싱 신호선(SSL)에 전기적으로 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 신호선(SSL)에 공급되는 센싱 신호에 따라 제1 화소 전극(ELT1)에 인가된 전압 값을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 전달된 전압 값은 외부 회로(일 예로, 타이밍 제어부)에 제공될 수 있고, 상기 외부 회로는 제공된 전압 값에 기초하여 각 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소(PXL)들 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
도 3a 내지 도 3c에서는 화소 회로(PXC)에 포함되는 트랜지스터들을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다.
화소(PXL)의 구조 및 구동 방식은 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 3a 내지 도 3c에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
일 예로, 화소 회로(PXC)는 제3 트랜지스터(M3)를 포함하지 않을 수 있다. 화소 회로(PXC)는 제1 트랜지스터(M1)의 문턱 전압 등을 보상하기 위한 보상 트랜지스터, 제1 노드(N1) 및/또는 제1 화소 전극(ELT1)의 전압을 초기화하기 위한 초기화 트랜지스터, 발광부(EMU)로 구동 전류가 공급되는 기간을 제어하기 위한 발광 제어 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 더 포함할 수도 있다.
또 다른 실시예에서, 화소(PXL)가 수동형 발광 표시 장치의 화소일 경우, 화소 회로(PXC)는 생략될 수 있다. 이 경우, 발광부(EMU)는 주사선(SL), 데이터선(DL), 제1 전원선(PL1), 제2 전원선(PL2), 및/또는 이외의 다른 신호선이나 전원선 등에 직접 연결될 수 있다.
발광부(EMU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 적어도 하나의 발광 소자(LD), 일 예로, 복수의 발광 소자들(LD)을 포함할 수 있다.
예를 들어, 발광부(EMU)는, 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 전기적으로 연결되는 제1 화소 전극(ELT1)("제1 전극" 또는 "제1 컨택 전극"이라고도 함), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 전기적으로 연결되는 제2 화소 전극(ELT2)("제2 전극" 또는 "제2 컨택 전극"이라고도 함), 및 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다.
일 실시예에서, 발광부(EMU)는, 도 3a의 실시예에서와 같이 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에서 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 각각의 발광 소자(LD)는, 제1 화소 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 전기적으로 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 제2 화소 전극(ELT2)을 통해 제2 전원(VSS)에 전기적으로 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 예를 들어, 발광 소자들(LD)은 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬 연결될 수 있다.
제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
발광 소자들(LD)의 제1 단부들(EP1)은 발광부(EMU)의 일 전극(일 예로, 제1 화소 전극(ELT1))을 통해 화소 회로(PXC)에 공통으로 연결되며, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 전기적으로 연결될 수 있다. 상기 발광 소자들(LD)의 제2 단부들(EP2)은 발광부(EMU)의 다른 전극(일 예로, 제2 화소 전극(ELT2)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
도 3a에서는 화소(PXL)가 병렬 구조의 발광부(EMU)를 포함하는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 직렬 구조 또는 직/병렬 구조의 발광부(EMU)를 포함할 수도 있다. 일 예로, 발광부(EMU)는, 도 3b 및 도 3c의 실시예들에서와 같이 복수의 직렬 단들에 나뉘어 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다.
도 3b를 참조하면, 발광부(EMU)는, 적어도 하나의 제1 발광 소자(LD1)를 포함한 제1 직렬 단, 및 적어도 하나의 제2 발광 소자(LD2)를 포함한 제2 직렬 단을 포함할 수 있다.
제1 직렬 단은 제1 화소 전극(ELT1) 및 제3 화소 전극(ELT3)("제3 전극" 또는 "제3 컨택 전극"이라고도 함)과, 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 각각의 제1 발광 소자(LD1)는 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 화소 전극(ELT1)에 전기적으로 연결되고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제3 화소 전극(ELT3)에 전기적으로 연결될 수 있다. 제3 화소 전극(ELT3)은 제1 직렬 단과 제2 직렬 단을 연결하는 제1 중간 전극(IET1)을 구성할 수 있다.
제2 직렬 단은 제3 화소 전극(ELT3) 및 제2 화소 전극(ELT2)과, 제2 및 제3 화소 전극들(ELT2, ELT3)의 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는 제2 및 제3 화소 전극들(ELT2, ELT3)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제3 화소 전극(ELT3)에 전기적으로 연결되고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
각각의 발광부(EMU)를 구성하는 직렬 단의 개수는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 발광부(EMU)는, 도 3c의 실시예에서와 같이 네 개의 직렬 단들에 나뉘어 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다.
도 3c를 참조하면, 발광부(EMU)는, 적어도 하나의 제1 발광 소자(LD1)를 포함한 제1 직렬 단, 적어도 하나의 제2 발광 소자(LD2)를 포함한 제2 직렬 단, 적어도 하나의 제3 발광 소자(LD3)를 포함한 제3 직렬 단, 및 적어도 하나의 제4 발광 소자(LD4)를 포함한 제4 직렬 단을 포함할 수 있다.
제1 직렬 단은 제1 화소 전극(ELT1) 및 제3 화소 전극(ELT3)과, 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 각각의 제1 발광 소자(LD1)는 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 화소 전극(ELT1)에 전기적으로 연결되고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제3 화소 전극(ELT3)에 전기적으로 연결될 수 있다.
제2 직렬 단은 제3 화소 전극(ELT3) 및 제4 화소 전극(ELT4)("제4 전극" 또는 "제4 컨택 전극"이라고도 함)과, 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제3 화소 전극(ELT3)에 전기적으로 연결되고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제4 화소 전극(ELT4)에 전기적으로 연결될 수 있다.
제3 직렬 단은 제4 화소 전극(ELT4) 및 제5 화소 전극(ELT5)("제5 전극" 또는 "제5 컨택 전극"이라고도 함)과, 제4 및 제5 화소 전극들(ELT4, ELT5)의 사이에 전기적으로 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다. 각각의 제3 발광 소자(LD3)는 제4 및 제5 화소 전극들(ELT4, ELT5)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제3 발광 소자(LD3)의 제1 단부(EP1)는 제4 화소 전극(ELT4)에 전기적으로 연결되고, 제3 발광 소자(LD3)의 제2 단부(EP2)는 제5 화소 전극(ELT5)에 전기적으로 연결될 수 있다.
제4 직렬 단은 제5 화소 전극(ELT5) 및 제2 화소 전극(ELT2)과, 제2 및 제5 화소 전극들(ELT2, ELT5)의 사이에 전기적으로 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함할 수 있다. 각각의 제4 발광 소자(LD4)는 제2 및 제5 화소 전극들(ELT2, ELT5)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제4 발광 소자(LD4)의 제1 단부(EP1)는 제5 화소 전극(ELT5)에 전기적으로 연결되고, 제4 발광 소자(LD4)의 제2 단부(EP2)는 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
도 3a 내지 도 3c의 실시예들에서, 발광부(EMU)는 적어도 하나의 직렬 단을 포함할 수 있다. 각각의 직렬 단은, 한 쌍의 화소 전극들(일 예로, 두 개의 화소 전극들)과, 상기 한 쌍의 화소 전극들의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 발광부(EMU)를 구성하는 직렬 단의 개수, 및 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다. 일 예로, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 상기 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다.
발광부(EMU)의 첫 번째 전극, 일 예로 제1 화소 전극(ELT1)은 상기 발광부(EMU)의 애노드 전극일 수 있다. 발광부(EMU)의 마지막 전극, 일 예로 제2 화소 전극(ELT2)은 상기 발광부(EMU)의 캐소드 전극일 수 있다.
발광부(EMU)의 나머지 전극, 일 예로, 도 3b 및 도 3c의 제3 화소 전극(ELT3), 제4 화소 전극(ELT4) 및/또는 제5 화소 전극(ELT5)은, 각각의 중간 전극을 구성할 수 있다. 예를 들어, 제3 화소 전극(ELT3)은 제1 중간 전극(IET1)을 구성하고, 제4 화소 전극(ELT4)은 제2 중간 전극(IET2)을 구성하며, 제5 화소 전극(ELT5)은 제3 중간 전극(IET3)을 구성할 수 있다.
도 3a의 실시예에서와 같이 발광 소자들(LD)을 병렬로만 연결할 경우, 화소(PXL)의 구조를 단순화할 수 있다. 도 3b 및 도 3c의 실시예들에서와 같이 발광 소자들(LD)을 직렬 또는 직/병렬 구조로 연결할 경우, 동일 개수의 발광 소자들(LD)을 병렬로만 연결하는 실시예(일 예로, 도 3a의 실시예)에 비해 전력 효율을 향상시킬 수 있다. 발광 소자들(LD)을 직렬 또는 직/병렬 구조로 연결한 화소(PXL)에서는, 일부의 직렬 단에서 쇼트 결함 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 어느 정도의 휘도를 표현할 수 있기 때문에, 화소(PXL)의 암점 불량 가능성을 낮출 수 있다.
도 3a 내지 도 3c에서는 발광 소자들(LD)을 병렬 또는 직/병렬 구조로 연결한 실시예들을 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 발광 소자들(LD)을 직렬로만 연결하여 발광부(EMU)를 구성할 수도 있다.
발광 소자들(LD) 각각은, 적어도 하나의 화소 전극(일 예로, 제1 화소 전극(ELT1)), 화소 회로(PXC) 및/또는 제1 전원선(PL1) 등을 경유하여 제1 전원(VDD)에 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 적어도 하나의 다른 화소 전극(일 예로, 제2 화소 전극(ELT2)) 및 제2 전원선(PL2) 등을 경유하여 제2 전원(VSS)에 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 예를 들어, 발광 소자들(LD)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결될 수 있다. 순방향으로 연결된 발광 소자들(LD)은 발광부(EMU)의 유효 광원들을 구성할 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 구동 전류가 공급될 때 상기 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 구동 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도를 표현할 수 있게 된다.
일 실시예에서, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 적어도 하나의 직렬 단에는, 역방향으로 배열되거나, 적어도 일 단부가 플로우팅된 적어도 하나의 비유효 발광 소자가 더 연결되어 있을 수 있다. 비유효 발광 소자는, 화소 전극들의 사이에 순방향의 구동 전압이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 실질적으로 비발광 상태를 유지할 수 있다.
도 4는 도 2의 표시 장치에 포함된 화소의 일 실시예를 나타내는 개략적인 평면도이다. 예를 들어, 도 4는 도 3c의 실시예에서와 같이 4개의 직렬 단들을 포함한 화소(PXL)의 발광부(EMU)를 중심으로, 상기 화소(PXL)의 화소 영역(PXA)에 대한 실시예를 나타낸다.
도 2, 도 3c, 및 도 4를 참조하면, 화소(PXL)는, 발광 영역(EA), 비발광 영역(NEA) 및 분리 영역(SPA)을 포함할 수 있다. 예를 들어, 각각의 화소(PXL)가 제공되는 화소 영역(PXA)은, 발광 소자들(LD)이 제공 및/또는 정렬되는 발광 영역(EA), 상기 발광 영역(EA)을 둘러싸는 비발광 영역(NEA), 및 상기 비발광 영역(NEA)을 사이에 개재하고 발광 영역(EA)으로부터 이격되는 분리 영역(SPA)을 포함할 수 있다.
발광 영역(EA)은 발광 소자들(LD)을 포함함으로써 광을 방출할 수 있는 영역일 수 있다. 비발광 영역(NEA)은 발광 영역(EA)을 둘러싸는 뱅크(BNK)가 제공되는 영역일 수 있다. 발광 영역(EA)은 뱅크(BNK)의 제1 개구부(OPA1)에 위치할 수 있다. 분리 영역(SPA)은 발광 영역(EA)을 제외한 나머지 화소 영역(PXA) 중 뱅크(BNK)의 제2 개구부(OPA2)에 위치하며 적어도 하나의 정렬 전극(ALE)이 끊어지는 영역일 수 있다.
화소(PXL)는, 적어도 발광 영역(EA)에 제공되는 화소 전극들(ELT), 상기 화소 전극들(ELT)의 사이에 전기적으로 연결되는 발광 소자들(LD), 상기 화소 전극들(ELT)과 대응하는 위치에 제공되는 정렬 전극들(ALE), 및 각각 적어도 하나의 정렬 전극(ALE)과 중첩하도록 정렬 전극들(ALE)의 하부에 제공되는 패턴들(BNP)(또는, 뱅크 패턴들)을 포함할 수 있다. 예를 들어, 화소(PXL)는, 적어도 발광 영역(EA)에 제공된 제1 내지 제5 화소 전극들(ELT1~ELT5), 상기 제1 내지 제5 화소 전극들(ELT1~ELT5)의 사이에 전기적으로 연결된 제1 내지 제4 발광 소자들(LD1~LD4), 각각 적어도 하나의 화소 전극(ELT)과 중첩하도록 제1 내지 제5 화소 전극들(ELT1~ELT5)의 하부에 제공된 제1 내지 제4 정렬 전극들(ALE1~ALE4), 및 각각 적어도 하나의 정렬 전극(ALE)과 부분적으로 중첩하도록 제1 내지 제4 정렬 전극들(ALE1~ALE4)의 하부에 제공된 제1 내지 제3 패턴들(BNP1~BNP3)을 포함할 수 있다. 화소(PXL)는 제1 화소 전극(ELT1)을 화소 회로(PXC, 도 3c 참고)에 전기적으로 연결하는 제1 연결 전극(ALE5)(또는, 제5 정렬 전극)과, 제2 화소 전극(ELT2)을 제2 전원선(PL2, 도 3c 참고)에 전기적으로 연결하는 제2 연결 전극(ALE6)(또는, 제6 정렬 전극)을 더 포함할 수 있다. 제1 및 제2 연결 전극들(ALE5, ALE6)은 정렬 전극들(ALE)과 동일한 공정을 통해 동일한 물질을 포함하도록 구성될 수 있다. 실시예에 따라, 제1 연결 전극(ALE5)은 제1 정렬 전극(ALE1)과 일체로 형성되며 제1 정렬 전극(ALE1)의 일 부분일 수 있으며, 유사하게, 제2 연결 전극(ALE6)은 제2 정렬 전극(ALE2)과 일체로 형성되며 제2 정렬 전극(ALE2)의 일 부분일 수도 있다.
화소(PXL)는 각각 적어도 한 쌍의 화소 전극들(ELT), 정렬 전극들(ALE) 및/또는 패턴들(BNP)을 포함할 수 있으며, 화소 전극들(ELT), 정렬 전극들(ALE) 및/또는 패턴들(BNP) 각각의 개수, 형상, 크기 및 배열 구조 등은 화소(PXL)(특히, 도 3a 내지 도 3c를 참조하여 설명한 발광부(EMU))의 구조에 따라 다양하게 변경될 수 있다.
일 실시예에서, 상기 화소(PXL)가 형성되는 베이스 층(BSL, 도 2 참고)의 일면을 기준으로, 패턴들(BNP), 정렬 전극들(ALE), 발광 소자들(LD) 및 화소 전극들(ELT)이 기재된 순서로 순차적으로 제공될 수 있다. 다른 실시예에서, 상기 화소(PXL)가 형성되는 베이스 층(BSL, 도 2 참고)의 일면을 기준으로, 정렬 전극들(ALE), 패턴들(BNP), 발광 소자들(LD) 및 화소 전극들(ELT)이 기재된 순서로 순차적으로 제공될 수 있다. 이외에도 화소(PXL)를 구성하는 전극 패턴들 및/또는 절연 패턴들의 위치 및 형성 순서는 실시예에 따라 다양하게 변경될 수 있다. 화소(PXL)의 단면 구조에 대한 상세한 설명은 후술하기로 한다.
패턴들(BNP)은, 적어도 발광 영역(EA)에 제공되며, 상기 발광 영역(EA)에서 제1 방향(DR1)을 따라 서로 이격되고 각각이 제2 방향(DR2)을 따라 연장할 수 있다. 일 실시예에서, 제1 방향(DR1)은 가로 방향 또는 행 방향이고, 제2 방향(DR2)은 세로 방향 또는 열 방향일 수 있으나, 이에 한정되지는 않는다.
각각의 패턴(BNP)("월(wall) 패턴" 또는 "돌출 패턴"이라고도 함)은 발광 영역(EA)에서 균일한 폭을 가질 수 있다. 일 예로, 제1, 제2, 및 제3 패턴들(BNP1, BNP2, BNP3) 각각은, 평면 상에서 보았을 때 발광 영역(EA) 내에서 일정한 폭을 가지는 일자형의 패턴 형상을 가질 수 있다.
패턴들(BNP)은 서로 동일하거나 상이한 폭을 가질 수 있다. 예를 들어, 제1 및 제3 패턴들(BNP1, BNP3)은 적어도 발광 영역(EA)에서 서로 동일한 폭을 가지며, 제2 패턴(BNP2)을 사이에 개재하고 서로 마주할 수 있다. 일 예로, 제1 및 제3 패턴들(BNP1, BNP3)은, 발광 영역(EA)에서 제2 패턴(BNP2)을 중심으로 서로 대칭으로 형성될 수 있다.
패턴들(BNP)은 발광 영역(EA)에서 균일한 간격으로 배열될 수 있다. 예를 들어, 제1, 제2 및 제3 패턴들(BNP1, BNP2, BNP3)은, 발광 영역(EA)에서 제1 방향(DR1)을 따라 제1 거리(GAP1, 도 5b 참고)만큼 일정한 간격을 두고 순차적으로 배열될 수 있다.
각각의 패턴(BNP)은 적어도 발광 영역(EA)에서 적어도 하나의 정렬 전극(ALE)과 부분적으로 중첩될 수 있다. 예를 들어, 제1 패턴(BNP1)은 제1 정렬 전극(ALE1)의 일 영역과 중첩하도록 제1 정렬 전극(ALE1)의 하부에 제공되고, 제2 패턴(BNP2)은 제2 및 제3 정렬 전극들(ALE2, ALE3) 각각의 일 영역들과 중첩하도록 제2 및 제3 정렬 전극들(ALE2, ALE3)의 하부에 제공되며, 제3 패턴(BNP3)은 제4 정렬 전극(ALE4)의 일 영역과 중첩하도록 제4 정렬 전극(ALE4)의 하부에 제공될 수 있다.
패턴들(BNP)이 정렬 전극들(ALE) 각각의 일 영역 하부에 제공됨에 따라, 상기 패턴들(BNP)이 형성된 영역에서 정렬 전극들(ALE) 각각의 일 영역이 화소(PXL)의 상부 방향으로 돌출될 수 있다. 이에 따라, 발광 소자들(LD)의 주변에 벽 구조물이 형성될 수 있다. 예를 들어, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)과 마주하도록 발광 영역(EA) 내에 벽 구조물이 형성될 수 있다.
일 실시예에서, 패턴들(BNP) 및/또는 정렬 전극들(ALE)이 반사성 물질을 포함할 경우, 발광 소자들(LD)의 주변에 반사성의 벽 구조물이 형성될 수 있다. 이에 따라, 발광 소자들(LD)로부터 방출되는 광이 보다 화소(PXL)의 상부 방향(일 예로, 소정의 시야각 범위를 포함한 표시 패널(PNL)의 정면 방향)으로 향하게 되면서 화소(PXL)의 광 효율이 개선될 수 있다.
일 실시예에서, 적어도 하나의 패턴(BNP)은 발광 영역(EA)으로부터 비발광 영역(NEA)까지 연장할 수 있다. 상기 적어도 하나의 패턴(BNP)은, 비발광 영역(NEA)과 분리 영역(SPA)의 경계에서 뱅크(BNK)의 가장자리 영역, 일 예로, 발광 영역(EA)을 기준으로 하단 가장자리 영역 및/또는 상단 가장자리 영역과 중첩할 수 있다. 예를 들어, 제2 패턴(BNP2)은 발광 영역(EA)으로부터 비발광 영역(NEA)으로 연장할 수 있다. 예를 들어, 제2 패턴(BNP2)은 발광 영역(EA)을 중심으로 상하 대칭인 형상을 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제2 패턴(BNP2)은 분리 영역(SPA)까지 연장할 수도 있다. 제2 패턴(BNP2)과 유사하게, 제1 패턴(BNP1) 및 제3 패턴(BNP3)은 발광 영역(EA)으로부터 비발광 영역(NEA)으로 연장할 수 있다. 이 경우, 화소(PXL)의 제조 과정에서, 제1 내지 제3 패턴들(BNP1, BNP2, BNP3) 상에 배치되는 제1, 제2, 제3, 및 제4 정렬 전극들(ALE1, ALE2, ALE3, ALE4) 사이에서 전계(및 전계에 따른 전기적 삼투(electric-osmosis, 또는 alternating current electric-osmosis; ACEO) 현상)가 발광 영역(EA) 내에서 균일하게 발생하며, 특히, 비발광 영역(NEA)과 인접한 발광 영역(EA)의 가장자리에서도 전계가 균일하게 발생하며, 제1, 제2, 제3, 및 제4 정렬 전극들(ALE1, ALE2, ALE3, ALE4) 사이에서 발광 소자들(LD)이 보다 균일하게 정렬될 수 있다.
정렬 전극들(ALE)은, 적어도 발광 영역(EA)에 제공되며, 상기 발광 영역(EA)에서 제1 방향(DR1)을 따라 서로 이격되고 각각이 제2 방향(DR2)을 따라 연장할 수 있다. 정렬 전극들(ALE)은 발광 영역(EA)으로부터 비발광 영역(NEA)을 지나 분리 영역(SPA)으로 연장되며, 상기 분리 영역(SPA)에서 끊길 수 있다. 예를 들어, 제1 내지 제4 정렬 전극들(ALE1~ALE4) 각각은, 발광 영역(EA)으로부터 분리 영역(SPA)으로 연장되고, 분리 영역(SPA)(또는, 분리 영역(SPA) 내 제거 영역(RA))에서 끊어짐으로써 인접 화소(PXL)의 정렬 전극들(ALE)로부터 분리될 수 있다. 다른 실시예에서는 정렬 전극들(ALE) 중 적어도 하나, 일 예로 제2 정렬 전극(ALE2)은, 분리 영역(SPA)에서 끊기지 않고 인접 화소(PXL)의 제2 정렬 전극(ALE2)에 일체로 연결될 수도 있다.
제1 및 제2 연결 전극들(ALE5, ALE6)은 적어도 분리 영역(SPA)에 제공되며, 정렬 전극들(ALE)로부터 이격되어 배치될 수 있다. 예를 들어, 제1 연결 전극(ALE5)은 제1 정렬 전극(ALE1)의 좌측 일 지점으로부터 비발광 영역(NEA)까지 연장할 수 있다. 제2 연결 전극(ALE6)은 제4 정렬 전극(ALE4)의 우측에 배치될 수 있다.
제1 및 제2 연결 전극들(ALE5, ALE6)은 각각의 컨택부(또는, 컨택홀)를 통해 화소 회로(PXC) 및/또는 전원선에 전기적으로 연결될 수 있다. 예를 들어, 제1 연결 전극(ALE5)은 제1 컨택부(CNT1)를 통해 화소 회로(PXC, 도 3c 참고) 및/또는 제1 전원선(PL1, 도 3c 참고)에 전기적으로 연결되고, 제2 정렬 전극(ALE2)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2, 도 3c 참고)에 전기적으로 연결될 수 있다. 제1 및 제2 컨택부들(CNT1, CNT2)은 화소 회로(PXC, 도 3c 참고)를 덮는 적어도 한 층의 절연막(일 예로, 도 5b의 패시베이션막(PSV))에 형성될 수 있다.
제1 및 제2 컨택부들(CNT1, CNT2)은 분리 영역(SPA) 내에 또는 비발광 영역(NEA)에 형성될 수 있다. 예를 들어, 제1 컨택부(CNT1)는 비발광 영역(NEA)에 형성되고, 제2 컨택부(CNT2)는 분리 영역(SPA)에 형성될 수 있다. 제1 및 제2 컨택부들(CNT1, CNT2)의 위치들이 이에 한정되는 것은 아니며, 화소 회로(PXC)(또는, 제1 트랜지스터(M1, 도 3c 참고)), 제1 전원선(PL1), 및 제2 전원선(PL2)의 배치에 대응하여 제1 및 제2 컨택부들(CNT1, CNT2)의 위치들이 다양하게 변경될 수 있다. 제1 및 제2 컨택부들(CNT1, CNT2)의 위치들에 따라, 제1 및 제2 연결 전극들(ALE5, ALE6)의 형상도 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 연결 전극들(ALE5, ALE6)은 컨택부를 통해 화소 전극(ELT)에 연결될 수 있다. 예를 들어, 제1 연결 전극(ALE5)은 제5 컨택부(CNT5)(또는, 제1 컨택홀)를 통해 제1 화소 전극(ELT1)에 연결되고, 제2 연결 전극(ALE6)은 제6 컨택부(CNT6)(또는, 제2 컨택홀)를 통해 제2 화소 전극(ELT2)에 연결될 수 있다. 제5 컨택부(CNT5) 및 제6 컨택부(CNT6)는 분리 영역(SPA)에 제공될 수 있다. 예를 들어, 제5 컨택부(CNT5) 및 제6 컨택부(CNT6)는 제1 및 제2 연결 전극들(ALE5, ALE6)(및 정렬 전극들(ALE))을 덮는 적어도 한 층의 절연막(일 예로, 도 5c의 차광 패턴(LS) 또는 제1 절연막(INS1))에 형성될 수 있다.
정렬 전극들(ALE) 중 적어도 일부는, 컨택부를 통해 화소 회로(PXC) 및/또는 전원선에 연결될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 제3 컨택부(CNT3)를 통해 제1 전원선(PL1, 도 3c 참고)에 연결되고, 제4 정렬 전극(ALE4)은 제4 컨택부(CNT4)를 통해 제1 전원선(PL1)에 연결될 수 있다. 제2 정렬 전극(ALE2) 및 제3 정렬 전극(ALE3)은 더미 정렬 전극(ALE_D) 및 더미 컨택부(CNT_D)를 통해 제2 전원선(PL2, 도 3c 참고)에 연결될 수 있다. 예를 들어, 제1 내지 제4 정렬 전극들(ALE1~ALE4) 각각은, 분리 영역(SPA)(또는, 분리 영역(SPA) 내 제거 영역(RA))에서 끊어짐으로써 제1 및 제2 전원선들(PL1, PL2)로부터 분리될 수 있다.
각각의 정렬 전극(ALE)은 패턴(BNP) 상에 위치할 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 제1 패턴(BNP1)의 일 영역 상에 위치하고, 제2 및 제3 정렬 전극들(ALE2, ALE3)은 제2 패턴(BNP2)의 서로 다른 일 영역들 상에 위치하며, 제4 정렬 전극(ALE4)은 제3 패턴(BNP3)의 일 영역 상에 위치할 수 있다. 일 실시예에서, 제3 정렬 전극(ALE3)이 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 위치할 경우, 제3 정렬 전극(ALE3)은 제2 패턴(BNP2)의 좌측 영역에 위치하고, 제2 정렬 전극(ALE2)은 제2 패턴(BNP2)의 우측 영역에 위치할 수 있다. 도 4에서 제1 정렬 전극(ALE1)은 제1 패턴(BNP1)과 부분적으로 중첩하고 제4 정렬 전극(ALE4)은 제2 패턴(BNP2)과 부분적으로 중첩하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 정렬 전극(ALE1)은 제1 패턴(BNP1)을 커버하도록 배치되고, 제4 정렬 전극(ALE4)은 제2 패턴(BNP2)을 커버하도록 배치될 수도 있다.
각각의 정렬 전극(ALE)은 발광 영역(EA)에서 균일한 폭을 가질 수 있다. 일 예로, 제1, 제2, 제3, 및 제4 정렬 전극들(ALE1, ALE2, ALE3, ALE4) 각각은, 평면 상에서 보았을 때 발광 영역(EA) 내에서 일정한 폭을 가지는 일자형의 패턴 형상을 가질 수 있다. 정렬 전극들(ALE)은 서로 동일하거나 상이한 폭을 가질 수 있다.
각각의 정렬 전극(ALE)은 발광 영역(EA)에서 제2 방향(DR2)을 따라 연속적으로 형성될 수 있다. 예를 들어, 각각의 정렬 전극(ALE)은 발광 영역(EA) 내에서 끊기지 않도록 제2 방향(DR2)을 따라 연장할 수 있다.
서로 인접한 한 쌍의 정렬 전극들(ALE)은 발광 소자들(LD)의 정렬 단계에서 서로 다른 신호들을 공급받으며, 발광 영역(EA)에서 균일한 간격으로 서로 이격될 수 있다. 발광 영역(EA)에 적어도 두 쌍의 정렬 전극들(ALE)이 제공된다고 할 때, 각 쌍의 정렬 전극들(ALE)은 동일한 간격으로 서로 이격될 수 있다.
예를 들어, 발광 영역(EA)에서 제1 방향(DR1)을 따라 제1 정렬 전극(ALE1), 제3 정렬 전극(ALE3), 제2 정렬 전극(ALE2) 및 제4 정렬 전극(ALE4)이 순차적으로 배열되고, 제1 및 제3 정렬 전극들(ALE1, ALE3)이 쌍을 이뤄 서로 다른 정렬 신호들을 공급받고, 제2 및 제4 정렬 전극들(ALE2, ALE4)이 쌍을 이뤄 서로 다른 정렬 신호들을 공급받는다고 가정하기로 한다. 이 경우, 발광 영역(EA)에서, 제1 및 제3 정렬 전극들(ALE1, ALE3)은 제1 방향(DR1)을 따라 제2 거리(GAP2, 도 5b 참고)만큼 일정한 간격을 두고 서로 이격되고, 제2 및 제4 정렬 전극들(ALE2, ALE4)도 제1 방향(DR1)을 따라 제2 거리(GAP2)만큼 일정한 간격을 두고 서로 이격될 수 있다.
일 실시예에서, 제2 및 제3 정렬 전극들(ALE2, ALE3)은 화소(PXL)의 제조 과정 중 발광 소자들(LD)의 정렬 단계에서 서로 동일한 신호를 공급받을 수 있다. 이 경우, 제2 및 제3 정렬 전극들(ALE2, ALE3)은 제2 거리와 동일하거나 상이한 간격을 두고 이격될 수 있다. 제2 및 제3 정렬 전극들(ALE2, ALE3)은 발광 소자들(LD)의 정렬 단계에서 서로 일체 또는 비일체로 연결될 수 있다.
각각의 정렬 전극(ALE)은 비발광 영역(NEA) 및/또는 분리 영역(SPA)에서 굴곡부를 가지거나 가지지 않을 수 있으며, 발광 영역(EA)을 제외한 나머지 영역에서의 형상 및/또는 크기가 특별히 한정되지는 않는다. 예를 들어, 비발광 영역(NEA) 및/또는 분리 영역(SPA)에서는 정렬 전극들(ALE)의 형상 및/또는 크기를 다양하게 변경할 수 있다.
발광 소자들(LD)은 각각 한 쌍의 패턴들(BNP)의 사이에 정렬되며, 각각 한 쌍의 화소 전극들(ELT)의 사이에 연결될 수 있다.
예를 들어, 각각의 제1 발광 소자(LD1)는 제1 및 제2 패턴들(BNP1, BNP2)의 사이에 정렬되어 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 전기적으로 연결되고, 각각의 제2 발광 소자(LD2)는 제1 및 제2 패턴들(BNP1, BNP2)의 사이에 정렬되어 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이에 전기적으로 연결될 수 있다. 일 예로, 각각의 제1 발광 소자(LD1)는 제1 및 제2 패턴들(BNP1, BNP2) 사이의 영역 중 하단 영역에 정렬되며, 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제2 단부(EP2)는 각각 제1 화소 전극(ELT1) 및 제3 화소 전극(ELT3)에 연결될 수 있다. 각각의 제2 발광 소자(LD2)는 제1 및 제2 패턴들(BNP1, BNP2) 사이의 영역 중 상단 영역에 정렬되며, 제2 발광 소자(LD2)의 제1 단부(EP1) 및 제2 단부(EP2)는 각각 제3 화소 전극(ELT3) 및 제4 화소 전극(ELT4)에 연결될 수 있다.
유사하게, 각각의 제3 발광 소자(LD3)는 제2 및 제3 패턴들(BNP2, BNP3)의 사이에 정렬되어 제4 및 제5 화소 전극들(ELT4, ELT5)의 사이에 전기적으로 연결되고, 각각의 제4 발광 소자(LD4)는 제2 및 제3 패턴들(BNP2, BNP3)의 사이에 정렬되어 제2 및 제5 화소 전극들(ELT2, ELT5)의 사이에 전기적으로 연결될 수 있다. 일 예로, 각각의 제3 발광 소자(LD3)는 제2 및 제3 패턴들(BNP2, BNP3) 사이의 영역 중 상단 영역에 정렬되며, 제3 발광 소자(LD3)의 제1 단부(EP1) 및 제2 단부(EP2)는 각각 제4 화소 전극(ELT4) 및 제5 화소 전극(ELT5)에 연결될 수 있다. 각각의 제4 발광 소자(LD4)는 제2 및 제3 패턴들(BNP2, BNP3) 사이의 영역 중 하단 영역에 정렬되며, 제4 발광 소자(LD4)의 제1 단부(EP1) 및 제2 단부(EP2)는 각각 제5 화소 전극(ELT5) 및 제2 화소 전극(ELT2)에 연결될 수 있다.
일 예로, 발광 영역(EA)의 좌측 하단 영역에는 복수의 제1 발광 소자들(LD1)이 위치하고, 발광 영역(EA)의 좌측 상단 영역에는 제2 발광 소자들(LD2)이 위치할 수 있다. 발광 영역(EA)의 우측 상단 영역에는 제3 발광 소자들(LD3)이 위치하고, 발광 영역(EA)의 우측 하단 영역에는 제4 발광 소자들(LD4)이 위치할 수 있다. 다만, 발광 소자들(LD)의 배열 및/또는 연결 구조 등은 발광부(EMU)의 구조 및/또는 직렬 단의 개수 등에 따라 다양하게 변경될 수 있다.
화소 전극들(ELT)은 적어도 발광 영역(EA)에 제공되며, 각각 적어도 하나의 정렬 전극(ALE) 및 발광 소자(LD)에 대응하는 위치에 제공될 수 있다. 예를 들어, 각각의 화소 전극(ELT)은 각각의 정렬 전극(ALE) 및 각각의 발광 소자(LD)와 중첩하도록 상기 정렬 전극(ALE) 및 발광 소자(LD) 상에 형성되어, 적어도 상기 발광 소자(LD)에 전기적으로 연결될 수 있다. 일 예로, 각각의 화소 전극(ELT)은 발광 영역(EA)에서 적어도 하나의 발광 소자(LD)의 일 단부에 연결될 수 있다.
제1 화소 전극(ELT1)은 제1 정렬 전극(ALE1)의 제1 영역(일 예로, 하단 영역) 및 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에 형성되어, 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 예를 들어, 제1 화소 전극(ELT1)은 발광 영역(EA)에서 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 연결될 수 있다.
제2 화소 전극(ELT2)은 제2 정렬 전극(ALE2)의 제1 영역(일 예로, 하단 영역) 및 제4 발광 소자들(LD4)의 제2 단부들(EP2) 상에 형성되어, 제4 발광 소자들(LD4)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 예를 들어, 제2 화소 전극(ELT2)은 발광 영역(EA)에서 제4 발광 소자들(LD4)의 제2 단부들(EP2)에 연결될 수 있다.
제1 화소 전극(ELT1)은 적어도 하나의 다른 화소 전극(ELT) 및/또는 발광 소자(LD)를 경유하여 제4 발광 소자(LD4)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 일 예로, 제1 화소 전극(ELT1)은 제1 발광 소자(LD1), 제3 화소 전극(ELT3), 제2 발광 소자(LD2), 제4 화소 전극(ELT4), 제3 발광 소자(LD3), 제5 화소 전극(ELT5)을 경유하여 제4 발광 소자(LD4)의 제1 단부들(EP1)에 연결될 수 있다.
제3 화소 전극(ELT3)은 제3 정렬 전극(ALE3)의 제1 영역(일 예로, 하단 영역) 및 제1 발광 소자들(LD1)의 제2 단부들(EP2) 상에 형성되어, 제1 발광 소자들(LD1)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 제3 화소 전극(ELT3)은 제1 정렬 전극(ALE1)의 제2 영역(일 예로, 상단 영역) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 형성되어, 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 예를 들어, 제3 화소 전극(ELT3)은, 발광 영역(EA)에서 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 연결될 수 있다.
이를 위해, 제3 화소 전극(ELT3)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제3 화소 전극(ELT3)은, 적어도 하나의 제1 발광 소자(LD1)가 배열되는 영역과 적어도 하나의 제2 발광 소자(LD2)가 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
제3 화소 전극(ELT3)은 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 위치하며, 발광 소자들(LD)을 통해 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제3 화소 전극(ELT3)은 적어도 하나의 제1 발광 소자(LD1)를 통해 제1 화소 전극(ELT1)에 연결되고, 적어도 하나의 제2, 제3, 및/또는 제4 발광 소자들(LD2, LD3, LD4)을 통해 제2 화소 전극(ELT2)에 연결될 수 있다.
제4 화소 전극(ELT4)은 제3 정렬 전극(ALE3)의 제2 영역(일 예로, 상단 영역) 및 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 형성되어, 제2 발광 소자들(LD2)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 제4 화소 전극(ELT4)은 제4 정렬 전극(ALE4)의 제2 영역(일 예로, 상단 영역) 및 제3 발광 소자들(LD3)의 제1 단부들(EP1) 상에 형성되어, 제3 발광 소자들(LD3)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 예를 들어, 제4 화소 전극(ELT4)은, 발광 영역(EA)에서 제2 발광 소자들(LD2)의 제2 단부들(EP2) 및 제3 발광 소자들(LD3)의 제1 단부들(EP1)에 연결될 수 있다.
이를 위해, 제4 화소 전극(ELT4)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제4 화소 전극(ELT4)은, 적어도 하나의 제2 발광 소자(LD2)가 배열되는 영역과 적어도 하나의 제3 발광 소자(LD3)가 배열되는 영역의 경계 또는 그 주변에서, 꺾이거나 구부러진 구조를 가질 수 있다. 일 실시예에서, 제4 화소 전극(ELT4)은 비발광 영역(NEA)으로는 연장되지 않고, 발광 영역(EA)의 내부에만 형성될 수 있으나, 이에 한정되지는 않는다.
제4 화소 전극(ELT4)은 발광 소자들(LD)을 통해 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제4 화소 전극(ELT4)은 적어도 하나의 제1 및/또는 제2 발광 소자들(LD1, LD2)을 통해 제1 화소 전극(ELT1)에 연결되고, 적어도 하나의 제3 및/또는 제4 발광 소자들(LD3, LD4)을 통해 제2 화소 전극(ELT2)에 연결될 수 있다.
제5 화소 전극(ELT5)은 제2 정렬 전극(ALE2)의 제2 영역(일 예로, 상단 영역) 및 제3 발광 소자들(LD3)의 제2 단부들(EP2) 상에 형성되어, 제3 발광 소자들(LD3)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 제5 화소 전극(ELT5)은 제4 정렬 전극(ALE4)의 제1 영역(일 예로, 하단 영역) 및 제4 발광 소자들(LD4)의 제1 단부들(EP1) 상에 형성되어, 제4 발광 소자들(LD4)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 예를 들어, 제5 화소 전극(ELT5)은, 발광 영역(EA)에서 제3 발광 소자들(LD3)의 제2 단부들(EP2) 및 제4 발광 소자들(LD4)의 제1 단부들(EP1)에 연결될 수 있다.
이를 위해, 제5 화소 전극(ELT5)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제5 화소 전극(ELT5)은, 적어도 하나의 제3 발광 소자(LD3)가 배열되는 영역과 적어도 하나의 제4 발광 소자(LD4)가 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
제5 화소 전극(ELT5)은 발광 소자들(LD)을 통해 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제5 화소 전극(ELT5)은 적어도 하나의 제1, 제2 및/또는 제3 발광 소자들(LD1, LD2, LD3)을 통해 제1 화소 전극(ELT1)에 연결되고, 적어도 하나의 제4 발광 소자(LD4)를 통해 제2 화소 전극(ELT2)에 연결될 수 있다.
본 발명의 실시예에서, 적어도 하나의 화소 전극(ELT)은, 발광 영역(EA)으로부터 비발광 영역(NEA)을 지나 분리 영역(SPA)으로 연장되고, 상기 분리 영역(SPA)에서 각각의 컨택부를 통해 각각 어느 하나의 정렬 전극(ALE)에 연결될 수 있다. 예를 들어, 제1 및 제2 화소 전극들(ELT1, ELT2)은 발광 영역(EA)으로부터 분리 영역(SPA)으로 연장할 수 있다. 분리 영역(SPA)에서, 제1 화소 전극(ELT1)은 제5 컨택부(CNT5)를 통해 제1 연결 전극(ALE5)에 연결되고, 제2 화소 전극(ELT2)은 제6 컨택부(CNT6)를 통해 제2 연결 전극(ALE6)에 연결될 수 있다.
상술한 방식으로, 화소 전극들(ELT)을 이용하여 정렬 전극들(ALE) 및/또는 이에 대응하는 패턴들(BNP)의 사이에 정렬된 발광 소자들(LD)을 원하는 형태로 연결할 수 있다. 예를 들어, 화소 전극들(ELT)을 이용하여 제1 발광 소자들(LD1), 제2 발광 소자들(LD2), 제3 발광 소자들(LD3) 및 제4 발광 소자들(LD4)을 순차적으로 직렬 연결할 수 있다.
각각의 발광 영역(EA)에 공급된 발광 소자들(LD)의 활용률을 높이기 위하여 상기 발광 소자들(LD)을 정렬하기 위한 정렬 신호들을 조정하거나 자계를 형성하는 등에 의해, 각각의 발광 영역(EA)에서 보다 많은 개수(또는 비율)의 발광 소자들(LD)이 특정 방향으로 정렬되도록 상기 발광 소자들(LD)을 정렬할 수 있다. 이 경우, 화소 전극들(ELT)을 이용하여, 보다 다수인 발광 소자들(LD)의 정렬 방향에 맞춰 상기 발광 소자들(LD)을 연결할 수 있게 된다. 이에 따라, 발광 소자들(LD)의 활용률을 높이고, 화소(PXL)의 광 효율을 향상시킬 수 있다.
일 실시예에서, 각각의 화소 전극(ELT)은, 인접한 발광 소자들(LD)의 제1 또는 제2 단부들(EP1, EP2) 상에 직접 형성됨으로써 상기 발광 소자들(LD)의 제1 또는 제2 단부들(EP1, EP2)에 연결될 수 있다.
화소 전극들(ELT)과 제1 및 제2 연결 전극들(ALE5, ALE6)은 발광 영역(EA)의 외부(일 예로, 분리 영역(SPA))에서 각각의 컨택부를 통해 연결될 수 있다. 이 경우, 발광 소자들(LD)이 공급 및 정렬되는 발광 영역(EA)을 피해 컨택부를 형성함으로써, 발광 소자들(LD)의 정렬 단계에서 발광 영역(EA)에 보다 균일한 전계를 형성하고, 발광 소자들(LD)의 이탈을 방지할 수 있다.
뱅크(BNK)는 발광 영역(EA) 및 분리 영역(SPA)을 둘러싸도록 비발광 영역(NEA)에 제공될 수 있다. 뱅크(BNK)는 화소(PXL)들의 발광 영역들(EA) 및 분리 영역들(SPA)에 대응하는 다수의 개구부들(OPA)을 포함하도록 각 화소 영역(PXA)의 외곽부 및/또는 인접한 화소 영역들(PXA)의 사이에 제공될 수 있다. 일 예로, 뱅크(BNK)는, 각각의 화소 영역(PXA)에서, 발광 영역(EA)에 대응하는 제1 개구부(OPA1), 및 분리 영역(SPA)에 대응하는 제2 개구부(OPA2)를 포함할 수 있다.
뱅크(BNK)는, 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서 상기 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EA)을 규정하는 댐 구조물을 형성할 수 있다. 예를 들어, 뱅크(BNK)에 의해 각각의 발광 영역(EA)이 구획됨으로써, 상기 발광 영역(EA)에 원하는 종류 및/또는 양의 발광 소자 잉크를 공급할 수 있다.
뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있고, 이에 따라 인접한 화소(PXL)들의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 뱅크(BNK)는, 적어도 하나의 블랙 매트릭스 물질 및/또는 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 뱅크(BNK)는 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다. 일 실시예에서, 각 화소(PXL)의 광 효율을 높일 수 있도록 뱅크(BNK)의 표면(일 예로, 측벽)에 반사막 등이 형성될 수도 있다.
뱅크(BNK)는, 패턴들(BNP)을 형성하는 공정과는 별개의 공정을 통해, 상기 패턴들(BNP)과 상이한 층에 형성될 수 있다. 일 예로, 뱅크(BNK)는, 패턴들(BNP) 및 정렬 전극들(ALE) 상에 제공된 절연막(일 예로, 도 5a 및 도 5c의 제1 절연막(INS1))의 상부에 형성될 수 있다.
뱅크(BNK)는 패턴들(BNP)과 동일한 층에 제공되거나 상이한 층에 제공될 수 있으며, 패턴들(BNP)과 동시에 형성되거나 순차적으로 형성될 수 있다. 뱅크(BNK)와 패턴들(BNP)이 순차적으로 형성될 경우, 상기 뱅크(BNK)와 패턴들(BNP)의 위치 및/또는 형성 순서가 특별히 한정되지는 않는다. 뱅크(BNK)는 패턴들(BNP)과 일체로 형성되거나, 패턴들(BNP)과 분리되어 형성될 수 있다.
일 실시예에서, 베이스 층(BSL)의 일면 상에 패턴들(BNP)이 먼저 형성될 수 있다. 이후, 상기 패턴들(BNP)이 형성된 베이스 층(BSL)의 일면 상에 정렬 전극들(ALE) 및 뱅크(BNK)가 순차적으로 형성될 수 있다. 다른 실시예에서, 베이스 층(BSL)의 일면 상에 정렬 전극들(ALE)이 먼저 형성될 수 있다. 이후, 상기 정렬 전극들(ALE)이 형성된 베이스 층(BSL)의 일면 상에 패턴들(BNP) 및 뱅크(BNK)가 동시에 또는 순차적으로 형성될 수도 있다. 또 다른 실시예에서, 베이스 층(BSL)의 일면 상에 패턴들(BNP) 및 뱅크(BNK)가 먼저 형성될 수 있다. 이후, 상기 패턴들(BNP) 및 뱅크(BNK)가 형성된 베이스 층(BSL)의 일면 상에 정렬 전극들(ALE)이 형성될 수도 있다.
패턴들(BNP) 및 뱅크(BNK)가 동시에 형성되는 경우, 상기 패턴들(BNP) 및 뱅크(BNK)는 서로 연결되거나 연결되지 않도록 형성될 수 있다. 일 예로, 패턴들(BNP) 및 뱅크(BNK)는 하부면 등이 서로 연결되도록 일체로 형성될 수 있다. 또는, 패턴들(BNP) 및 뱅크(BNK)가 동시에 형성되더라도, 상기 패턴들(BNP) 및 뱅크(BNK)는 서로 연결되지 않도록 형성될 수 있다. 일 예로, 패턴들(BNP) 및 뱅크(BNK)는 동일 층에 동시에 형성되되, 각각이 독립된 패턴을 가지면서 서로 분리될 수도 있다.
도 5a는 도 4의 Ⅰ-Ⅰ'선에 따른 화소의 일 실시예를 나타내는 개략적인 단면도이다. 도 5a에는 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 하부 금속층(BML)을 포함하지 않는 임의의 트랜지스터(M)(일 예로, 도 3a 내지 도 3c의 제2 트랜지스터(M2))가 도시되었다. 도 5b는 도 5a의 화소의 일 실시예를 나타내는 개략적인 단면도이다. 도 5b에는 발광 소자(LD), 제1 및 제3 정렬 전극들(ALE1, ALE3), 및 트랜지스터(M)의 반도체 패턴(SCP)을 중심으로, 도 5a의 화소(PXL)가 간략하게 도시되었다. 도 5c는 도 4의 Ⅱ-Ⅱ'선에 따른 화소의 일 실시예를 나타내는 개략적인 단면도이다. 도 5c에는 컨택부를 포함한 화소(PXL)의 단면이 도시되었다. 도 5c에는 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 제1 컨택부(CNT1)를 통해 제1 연결 전극(ALE5)에 연결되며 하부 금속층(BML)을 포함하는 트랜지스터(M)(일 예로, 도 3a 내지 도 3c의 제1 트랜지스터(M1))가 도시되었으며, 상기 회로층(PCL)에 배치될 수 있는 배선의 일 예로서, 제2 컨택부(CNT2)를 통해 제2 정렬 전극(ALE2)에 연결되는 제2 전원선(PL2)이 도시되었다. 도 5d는 도 4의 Ⅰ-Ⅰ'선에 따른 화소의 다른 실시예를 나타내는 개략적인 단면도이다. 도 5e는 도 4의 Ⅰ-Ⅰ'선에 따른 화소의 또 다른 실시예를 나타내는 개략적인 단면도이다. 도 5d 및 도 5e에는 도 5a에 대응하는 단면들이 도시되었다.
먼저, 도 2, 도 3a 내지 도 3c, 도 4, 도 5a, 도 5b, 및 도 5c를 참조하면, 화소(PXL) 및 이를 구비한 표시 장치(DD, 도 2 참고)는, 베이스 층(BSL)의 일면 상에 서로 중첩하도록 배치된 회로층(PCL)(또는, 화소 회로층) 및 표시층(DPL)(또는, 표시 소자층)을 포함할 수 있다. 예를 들어, 표시 영역(DA)은, 베이스 층(BSL)의 일면 상에 배치된 회로층(PCL)과, 상기 회로층(PCL) 상에 배치된 표시층(DPL)을 포함할 수 있다. 다만, 베이스 층(BSL) 상에서의 회로층(PCL)과 표시층(DPL)의 상호 위치는, 실시예에 따라 달라질 수 있다. 회로층(PCL)과 표시층(DPL)을 서로 다른 층에 나누어 중첩시킬 경우, 평면 상에서 화소 회로(도 3a 내지 도 3c의 "PXC" 참고) 및 발광부(도 3a 내지 도 3c의 "EMU" 참고)를 형성하기 위한 각각의 레이아웃 공간을 충분히 확보할 수 있다.
회로층(PCL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들(일 예로, 트랜지스터들(M)) 및 이에 연결되는 각종 배선들이 배치될 수 있다. 그리고, 표시층(DPL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 발광부(EMU)를 구성하는 정렬 전극들(ALE), 발광 소자들(LD) 및/또는 화소 전극들(ELT)이 배치될 수 있다.
회로층(PCL)은 회로 소자들 및 배선들 외에도 복수의 절연막들(또는, 절연층들)을 포함할 수 있다. 예를 들어, 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연막(GI), 층간 절연막(ILD), 및/또는 패시베이션막(PSV)을 포함할 수 있다.
회로층(PCL)은 적어도 일부의 트랜지스터(M)(일 예로, 제1 트랜지스터(M1))의 하부에 배치된 하부 금속층(BML) 등을 포함한 제1 도전층을 선택적으로 더 포함할 수 있다.
일 예로, 제1 도전층은, 베이스 층(BSL)과 버퍼층(BFL)의 사이에 배치되며, 적어도 하나의 트랜지스터(M)(일 예로, 제1 트랜지스터(M1))의 게이트 전극(GE) 및/또는 반도체 패턴(SCP)과 중첩하는 하부 금속층(BML)을 포함할 수 있다.
일 실시예에서, 하부 금속층(BML)은 해당 트랜지스터(M)의 일 전극에 연결될 수 있다. 일 예로, 제1 트랜지스터(M1)가 하부 금속층(BML)을 포함할 때, 상기 하부 금속층(BML)은 제1 트랜지스터(M1)의 소스 전극(또는 드레인 전극)에 연결될 수 있다.
제1 도전층이 선택적으로 형성된 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 각 트랜지스터(M)의 반도체 패턴(SCP) 등을 포함할 수 있다. 반도체 패턴(SCP)은 게이트 전극(GE)과 중첩하는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역들(일 예로, 소스 및 드레인 영역들)을 포함할 수 있다. 예를 들어, 반도체 패턴(SCP)은 산화물 반도체를 포함할 수 있다.
반도체층 상에는 게이트 절연막(GI)이 배치될 수 있다. 그리고, 게이트 절연막(GI) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 각 트랜지스터(M)의 게이트 전극(GE)을 포함할 수 있다. 제2 도전층은 스토리지 커패시터(Cst, 도 3c 참고)의 일 전극 및/또는 배선을 더 포함할 수 있다.
제2 도전층 상에는 층간 절연막(ILD)이 배치될 수 있다. 그리고, 층간 절연막(ILD) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 각 트랜지스터(M)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다. 여기서, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 소스 및 드레인 전극들일 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 하나는, 예를 들어, 제1 트랜지스터(M1)의 제1 트랜지스터 전극(TE1)은 제1 컨택부(CNT1)를 통해, 각 발광부(EMU)의 제1 연결 전극(ALE5)에 직접 연결될 수 있다.
제3 도전층은 소정의 배선(일 예로, 제2 전원선(PL2) 및/또는 제1 전원선(도 3a 내지 도 3c의 "PL1" 참고)을 포함할 수 있다.
제2 전원선(PL2)은, 제2 컨택부(CNT2)를 통해, 각 발광부(EMU)의 제2 연결 전극(ALE6)에 직접 연결될 수 있다. 제1 및 제2 컨택부들(CNT1, CNT2) 각각은 패시베이션막(PSV)에 형성된 비아홀 및/또는 컨택홀로 구성될 수 있다.
다른 실시예에서, 제3 도전층 상에는 추가 층간 절연막이 배치되고, 추가 층간 절연막 상에는 제4 도전층이 배치될 수도 있다. 이 경우, 소정의 배선은 제4 도전층에 배치될 수도 있다. 제4 도전층에 브릿지 패턴이 제공되고, 제1 연결 전극(ALE5)은 제1 컨택부(CNT1) 및 브릿지 패턴을 통해 제1 트랜지스터(M1)의 제1 트랜지스터 전극(TE1)(또는, 제2 트랜지스터 전극(TE2))에 연결될 수도 있다.
제1 및/또는 제2 전원선들(PL1, PL2)의 위치는 실시예에 따라 다양하게 변경될 수 있다. 일 예로, 제1 및 제2 전원선들(PL1, PL2) 각각은 제1 도전층, 제2 도전층 또는 제3 도전층에 제공될 수 있다. 제1 및/또는 제2 전원선들(PL1, PL2)이 다중층 구조를 가지는 경우, 상기 제1 및/또는 제2 전원선들(PL1, PL2)은 제1 내지 제3 도전층들 중 적어도 두 개의 층에 제공된 다중층의 배선들을 포함할 수 있다.
제3 도전층 상에는 패시베이션막(PSV)이 배치될 수 있다. 실시예에 따라, 패시베이션막(PSV)은 적어도 유기 절연막을 포함하며 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 상기 패시베이션막(PSV)의 상부에는 표시층(DPL)이 배치될 수 있다.
표시층(DPL)은, 각 화소(PXL)의 발광부(도 3a 내지 도 3c의 "EMU" 참고)를 포함할 수 있다. 예를 들어, 표시층(DPL)은, 각 화소(PXL)의 정렬 전극들(ALE), 제1 및 제2 연결 전극들(ALE5, ALE6), 상기 정렬 전극들(ALE)의 사이에 정렬된 발광 소자들(LD), 및 상기 발광 소자들(LD)에 연결된 화소 전극들(ELT)을 포함할 수 있다. 일 실시예에서, 적어도 일부의 화소 전극들(ELT)은 차광 패턴(LS)(또는, 차광층, 흡광 패턴, 흡광층, 제1 절연막(INS1)) 또는 적어도 하나의 절연막에 형성된 컨택부(또는, 개구부)를 통해 서로 다른 정렬 전극들(ALE)에 연결될 수 있다.
표시층(DPL)은, 정렬 전극들(ALE)의 하부에 배치된 패턴들(BNP)을 포함할 수 있다. 일 예로, 표시층(DPL)은, 정렬 전극들(ALE) 각각의 일 영역을 상부 방향으로 돌출시키기 위하여 상기 정렬 전극들(ALE)의 일 영역 하부에 배치되는 패턴들(BNP)을 포함할 수 있다. 이 외에도, 표시층(DPL)은 적어도 하나의 도전층 및/또는 절연막을 더 포함할 수 있다.
예를 들어, 표시층(DPL)은, 회로층(PCL)의 상부에 순차적으로 배치 및/또는 형성된, 패턴들(BNP), 정렬 전극들(ALE), 차광 패턴(LS)(또는, 제1 절연막(INS1)), 발광 소자들(LD), 제2 절연막(INS2), 제1, 제2, 및 제4 화소 전극들(ELT1, ELT2, ELT4), 제3 절연막(INS3), 및 제3 및 제5 화소 전극들(ELT3, ELT5)을 포함할 수 있다.
패턴들(BNP)은 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에 배치될 수 있다. 예를 들어, 패턴들(BNP)은 패시베이션막(PSV)의 상부에 제공될 수 있다. 이러한 패턴들(BNP)은 베이스 층(BSL)의 일면 상에서 화소(PXL)의 높이 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 이에 따라, 패턴들(BNP) 상에 배치된 정렬 전극들(ALE)의 일 영역이 상부로 돌출되며, 정렬 전극들(ALE)은 경사면을 가질 수 있다.
패턴들(BNP)은 적어도 하나의 무기 물질 및/또는 유기 물질을 포함하는 절연 물질을 포함할 수 있다. 일 예로, 패턴들(BNP)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 패턴들(BNP)은 포토레지스트 물질 등을 비롯한 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다.
패턴들(BNP) 및 그 상부에 배치되는 정렬 전극들(ALE)에 의해, 발광 소자들(LD)의 주변에 반사성의 벽 구조물이 형성될 수 있다. 일 예로, 정렬 전극들(ALE)이 반사 전극층을 포함할 경우, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 통해 방출된 광이 상기 반사 전극층에서 반사되어, 각 화소(PXL)의 상부 방향(즉, 제3 방향(DR3))으로 출광될 수 있다.
패턴들(BNP)은 다양한 형상을 가질 수 있다. 일 실시예에서, 패턴들(BNP)은 도 5a 및 도 5b에 도시된 바와 같이 소정 범위의 각도로 기울어진 경사면을 가질 수 있다. 다른 실시예에서, 패턴들(BNP)은 베이스 층(BSL)에 대하여 곡면 형상의 측면 또는 반원(또는, 반타원) 형상의 단면 또는 계단 형상의 측면을 가질 수도 있다. 패턴들(BNP)의 상부에 배치되는 도전층들(또는, 전극들) 및/또는 절연막들은 패턴들(BNP)에 대응하는 표면 프로파일을 가질 수 있다.
패턴들(BNP)의 상부에는 정렬 전극들(ALE)이 배치될 수 있다. 정렬 전극들(ALE)은 각각의 발광 영역(EA)에서 서로 이격되도록 배치될 수 있다. 실시예에 따라, 각각의 정렬 전극(ALE)은 화소(PXL)별로 분리된 패턴을 가질 수 있다. 예를 들어, 제1 내지 제4 정렬 전극들(ALE1~ALE4) 각각은 해당 화소 영역(PXA)의 외곽부에 위치한 분리 영역(SPA)에서 또는 인접한 화소 영역들(PXA)의 사이에서 양단이 끊긴 독립된 패턴을 가질 수 있다.
제1 및 제2 연결 전극들(ALE5, ALE6)은 정렬 전극들(ALE)과 동일한 공정을 통해 형성될 수 있다.
실시예들에서, 제1 및 제2 연결 전극들(ALE5, ALE6) 및 정렬 전극들(ALE) 각각은 복수의 전극층들을 포함하는 다중막 구조를 가질 수 있다. 예를 들어, 제1 및 제2 연결 전극들(ALE5, ALE6) 및 정렬 전극들(ALE) 각각은 제1 전극층 및 제2 전극층을 포함할 수 있다. 제1 전극층 및 제2 전극층 중 하나는 상대적으로 큰 반사율을 가지고, 제1 전극층 및 제2 전극층 중 다른 하나는 상대적으로 큰 전기전도도(또는, 도전율)를 가질 수 있다. 예를 들어, 제1 전극층 및 제2 전극층 중 하나는 발광 소자들(LD)로부터 방출되는 광을 제3 방향(DR3)(또는, 표시 장치의 화상 표시 방향)으로 진행되게 하기 위해 일정한 반사율을 갖는 물질로 이루어지고, 제1 전극층 및 제2 전극층 중 다른 하나는 저항(또는, 접촉 저항)을 감소시키기 위해 저저항 물질을 포함할 수 있다. 예를 들어, 제1 전극층은 상대적으로 큰 반사율을 가지며, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 예를 들어, 제2 전극층은 상대적으로 큰 전기전도도를 가지며, 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 은(Ag) 및 이들의 합금과 같은 금속을 포함할 수 있다.
실시예들에서, 정렬 전극들(ALE)의 일 영역 및/또는 제1 및 제2 연결 전극들(ALE5, ALE6) 상에는 차광 패턴(LS)(또는, 제1 절연막(INS1))이 배치될 수 있다. 예를 들어, 차광 패턴(LS)은 정렬 전극들(ALE)의 일 영역을 커버하도록 형성되며, 정렬 전극들(ALE)의 다른 일 영역(예를 들어, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)과 마주하는 경사면들)을 노출하는 개구부를 포함할 수 있다.
도 5a 및 도 5b에 도시된 바와 같이, 차광 패턴(LS)은 제1 패턴(BNP1) 및 제2 패턴(BNP2) 사이에서 제1 정렬 전극(ALE1) 및 제3 정렬 전극(ALE3) 각각의 일 영역을 커버하도록 형성되고, 발광 소자들(LD)과 마주하는 제1 정렬 전극(ALE1)의 경사면(SS1)과 제3 정렬 전극(ALE3)의 경사면(SS2)을 노출시킬 수 있다. 유사하게, 도 5a에 도시된 바와 같이, 차광 패턴(LS)은 제2 패턴(BNP2) 및 제3 패턴(BNP3) 사이에서 제2 정렬 전극(ALE2) 및 제4 정렬 전극(ALE4)의 일 영역을 커버하도록 형성되며, 발광 소자들(LD)과 마주하는 제2 정렬 전극(ALE2)의 경사면과 제4 정렬 전극(ALE4)의 경사면을 노출시킬 수 있다. 차광 패턴(LS)은 평면도 상에서 패턴들(BNP)과 중첩하지 않을 수 있다.
이를 위해, 차광 패턴(LS)의 제1 방향(DR1)으로의 폭(W_LS)은 패턴들(BNP) 사이의 제1 거리(GAP1)(또는, 제1 간격)보다 작거나 같을 수 있다. 예를 들어, 도 5b에 도시된 바와 같이, 제1 패턴(BNP1)과 제2 패턴(BNP2) 사이에 배치된 차광 패턴(LS)의 제1 방향(DR1)으로의 폭(W_LS)은 제1 패턴(BNP1)과 제2 패턴(BNP2) 사이의 제1 거리(GAP1)보다 작거나 같을 수 있다.
일 실시예에서, 차광 패턴(LS)은 정렬 전극들(ALE) 사이의 영역(또는, 간극)을 커버할 수 있다. 이를 위해, 차광 패턴(LS)의 제1 방향(DR1)으로의 폭(W_LS)은 정렬 전극들(ALE) 사이의 제2 거리(GAP2)(또는, 제2 간격)보다 클 수 있다. 예를 들어, 도 5b에 도시된 바와 같이, 제1 패턴(BNP1)과 제2 패턴(BNP2) 사이에 배치된 차광 패턴(LS)의 제1 방향(DR1)으로의 폭(W_LS)은 제1 정렬 전극(ALE1) 및 제3 정렬 전극(ALE3) 사이의 제2 거리(GAP2)보다 클 수 있다.
차광 패턴(LS)은 도 5c에 도시된 바와 같이 제1 및 제2 연결 전극들(ALE5, ALE6)을 커버하도록 형성될 수 있다. 다만, 이에 한정되는 것은 아니며, 차광 패턴(LS)은 분리 영역(SPA)(및 비발광 영역(NEA))에는 배치되지 않을 수도 있다. 달리 말해, 차광 패턴(LS)은 발광 영역(EA)에만 배치될 수도 있다.
차광 패턴(LS)(또는, 제1 절연막(INS1))은, 일차적으로 정렬 전극들(ALE) 및 제1 및 제2 연결 전극들(ALE5, ALE6)을 전면적으로 커버하도록 형성될 수 있다. 차광 패턴(LS)은 후속 공정에서 정렬 전극들(ALE)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 차광 패턴(LS) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 차광 패턴(LS)은 정렬 전극들(ALE)을 노출하도록 부분적으로 개구될 수 있다. 차광 패턴(LS)은 제1 및 제2 연결 전극들(ALE5, ALE6)의 일 영역들을 노출시키는 제5 및 제6 컨택부들(CNT5, CNT6)을 가질 수 있다.
다만, 이에 한정되는 것은 아니며, 차광 패턴(LS)은, 발광 소자들(LD)이 공급 및 정렬이 완료된 이후, 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
차광 패턴(LS)은, 발광 소자들(LD) 하부에 배치되어 발광 소자들(LD)을 안정적으로 지지할 수 있다. 차광 패턴(LS)은 발광 소자들(LD)(및 정렬 전극들(ALE))과 접할 수 있다.
일 실시예에서, 차광 패턴(LS)은 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 차광 패턴(LS)은 흑색의 불투명 패턴으로 형성되어 광의 투과를 차단할 수 있다.
발광 소자들(LD)로부터 발산된 광의 대부분은 정렬 전극들(ALE)에 의해 상부 방향(즉, 제3 방향(DR3)으로 방출될 수 있다. 발광 소자들(LD)로부터 발산된 광 중에서 일부는 화소(PXL)의 발광 영역(EA)에 구비된 구성들(예를 들어, 화소 전극들(ELT) 및 제3 절연막(INS3)(및 복수의 절연막들))에 의해 굴절되면서 하부 방향(즉, 제3 방향(DR3)의 반대 방향)으로 진행할 수 있다. 하부 방향으로 진행하는 광이 트랜지스터(M)의 반도체 패턴(SCP)에 입사되는 경우, 트랜지스터(M)가 열화될 수 있다. 예를 들어, 반도체 패턴(SCP)이 산화물 반도체를 포함하는 경우, 전하가 자유롭게 이동할 수 있는 빈 공간(즉, oxygen vacancy)에 결함(defect)이 발생하고, 트랜지스터(M)의 전도도(conductivity)가 상승할 수 있다.
화소(PXL)의 출광 효율이 상대적으로 높지 않은 경우 배면으로의 출광량이 적어 트랜지스터(M)의 열화가 문제되지 않을 수 있다. 그러나, 화소(PXL)의 출광 효율을 높이기 위해 화소(PXL) 내 구성들(예를 들어, 제1 내지 제3 절연막들(INS1, INS2, INS3), 화소 전극들(ELT), 및 충진재(도 6b의 "FLR" 참고))의 굴절률을 매칭시키는 경우, 배면으로의 출광량이 증가하면서 트랜지스터(M)가 열화될 수 있다. 따라서, 본 발명의 실시예들에 따른 표시 장치(DD, 도 2 참고)는 정렬 전극들(ALE) 사이의 영역(또는, 간극)을 커버하도록 배치된 차광 패턴(LS)을 포함함으로써, 발광 소자들(LD)로부터 발산되어 하부 방향으로 진행하는 광을 차단하고, 상기 광에 기인한 트랜지스터(M)의 열화를 방지할 수 있다.
차광 패턴(LS)(또는, 제1 절연막(INS1))을 포함한 베이스 층(BSL)의 일면 상에는 뱅크(BNK)가 배치될 수 있다. 예를 들어, 뱅크(BNK)는 발광 영역(EA) 및 분리 영역(SPA)을 둘러싸도록 비발광 영역(NEA)에 제공될 수 있다.
뱅크(BNK)는 제5 및 제6 컨택부들(CNT5, CNT6)과 중첩하지 않도록 제공될 수 있다. 뱅크(BNK)의 형성 이후에 제1 및 제2 연결 전극들(ALE5, ALE6)이 제1 및 제2 화소 전극들(ELT1, ELT2)에 용이하게 연결될 수 있다.
뱅크(BNK)는 적어도 하나의 무기 물질 및/또는 유기 물질을 포함하는 절연 물질을 포함할 수 있다. 일 실시예에서, 뱅크(BNK)는 차광성 물질이나 컬러 필터 물질 등을 포함함으로써, 인접한 화소(PXL)들의 사이에서 빛샘이 발생하는 것을 차단할 수 있다. 뱅크(BNK)는 패턴들(BNP)을 구성하는 물질 중 적어도 하나의 물질을 포함하거나, 패턴들(BNP)과 상이한 물질을 포함할 수 있다.
일 실시예에서, 뱅크(BNK)는 소수성의 표면을 가질 수 있다. 예를 들어, 소수성 물질을 이용하여 뱅크(BNK) 자체를 소수성의 패턴으로 형성하거나, 뱅크(BNK) 상에 소수성 물질로 이루어진 소수성 피막을 형성함으로써, 뱅크(BNK)가 소수성의 표면을 가지도록 형성할 수 있다. 일 예로, 폴리아크릴레이트(Polyacrylate) 등과 같이 접촉각이 큰 소수성의 유기 절연 물질을 이용하여 뱅크(BNK)를 형성할 수 있다. 이 경우, 발광 소자들(LD)을 공급하는 과정에서 상기 발광 소자들(LD)을 포함한 발광 소자 잉크가 발광 영역(EA)의 주변으로 흘러 넘치는 것을 방지하고, 발광 소자 잉크의 공급 영역을 용이하게 제어할 수 있다.
각각의 발광 영역(EA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 실시예에 따라, 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각 화소(PXL)의 발광 영역(EA)에 다수의 발광 소자들(LD)을 공급하고, 정렬 전극들(ALE)(또는, 상기 정렬 전극들(ALE)로 분리되기 이전의 정렬 배선들) 각각에 소정의 정렬 신호(또는, 정렬 전압)를 인가함에 의해 상기 발광 소자들(LD)을 정렬 전극들(ALE)의 사이에 정렬할 수 있다. 일 예로, 발광 소자들(LD)은 서로 다른 정렬 신호들을 공급받는 한 쌍의 정렬 전극들(ALE)의 하부에 위치한 한 쌍의 패턴들(BNP) 사이의 영역(일 예로, 제1 및 제2 패턴들(BNP1, BNP2) 사이의 영역, 및 제2 및 제3 패턴들(BNP2, BNP3) 사이의 영역)에 정렬될 수 있다.
일 실시예에서, 발광 소자들(LD) 중 적어도 일부는, 그 길이 방향의 양 단부들(즉, 제1 및 제2 단부들(EP1, EP2), 도 4 참고)이 이웃한 한 쌍의 정렬 전극들(ALE)과 중첩하거나 중첩하지 않도록 상기 한 쌍의 정렬 전극들(ALE)의 사이에 가로 방향(또는, 제1 방향(DR1)) 또는 사선 방향(예를 들어, 제1 방향(DR1)과 제2 방향(DR2) 사이의 방향) 등으로 정렬될 수 있다. 발광 소자들(LD)의 양 단부들은 각각의 화소 전극들(ELT)에 연결될 수 있다.
발광 소자들(LD)의 일 영역 상에는, 제2 절연막(INS2)(또는, 제2 절연 패턴)이 배치될 수 있다. 제2 절연막(INS2)은, 발광 소자들(LD) 각각의 양 단부들을 노출하도록 상기 발광 소자들(LD) 각각의 일 영역 상에 국부적으로 배치될 수 있다. 예를 들어, 제2 절연막(INS2)은 제1 발광 소자(LD1)의 양 단부들을 노출하도록 제1 발광 소자(LD1)의 일 영역 상에 국부적으로 배치되며, 제4 발광 소자(LD4)의 양 단부들을 노출하도록 제4 발광 소자(LD4)의 일 영역 상에 국부적으로 배치될 수 있다. 제2 절연막(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들은 각각의 화소 전극들(ELT)에 연결될 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연막(INS2)을 형성하게 되면, 상기 발광 소자들(LD)을 안정적으로 고정할 수 있다.
제2 절연막(INS2)의 형성 이전에 차광 패턴(LS)(또는, 제1 절연막(INS1))과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 공간은 제2 절연막(INS2)에 의해 채워질 수 있다. 이에 따라, 발광 소자들(LD)은 보다 안정적으로 지지될 수 있다.
제2 절연막(INS2)은 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연막(INS2)은, 실리콘 질화물(SiNx)과 같은 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제2 절연막(INS2)의 구성 물질이 특별히 한정되지는 않는다.
제1 화소 전극(ELT1)은 제1 발광 소자(LD1)의 제1 단부와 제1 연결 전극(ALE5) 상에 배치될 수 있다. 제1 화소 전극(ELT1)은 제1 발광 소자(LD1)의 제1 단부와 접촉하고, 제5 컨택부(CNT5)를 통해 제1 연결 전극(ALE5)과 접촉할 수 있다. 예를 들어, 제1 화소 전극(ELT1)은 제1 발광 소자(LD1)의 제1 단부와 제1 연결 전극(ALE5)을 전기적으로 연결할 수 있다. 실시예에 따라, 제1 화소 전극(ELT1)은 제2 절연막(INS2)의 일 영역 상에도 배치될 수 있다.
제2 화소 전극(ELT2)은 제4 발광 소자(LD4)의 제2 단부와 제2 연결 전극(ALE6) 상에 배치될 수 있다. 제2 화소 전극(ELT2)은 제4 발광 소자(LD4)의 제2 단부와 접촉하고, 제6 컨택부(CNT6)를 통해 제2 연결 전극(ALE6)과 접촉할 수 있다. 예를 들어, 제2 화소 전극(ELT2)은 제4 발광 소자(LD4)의 제2 단부와 제2 연결 전극(ALE6)을 전기적으로 연결할 수 있다.
도 4를 참조하여 설명한 바와 같이, 제4 화소 전극(ELT4)은 제2 발광 소자(LD2)의 제2 단부와 제3 발광 소자(LD3)의 제1 단부 상에 배치되며, 제2 발광 소자(LD2)의 제2 단부와 제3 발광 소자(LD3)의 제1 단부를 전기적으로 연결할 수 있다.
제3 절연막(INS3)(또는, 제3 절연 패턴)은 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4)) 상에 배치될 수 있다. 제3 절연막(INS3)은 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4))을 커버하며, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4))이 제3 화소 전극(ELT3) 및 제5 화소 전극(ELT5)과 직접적으로 연결되는 것(즉, 단락(short) 회로가 발생하는 것)을 방지할 수 있다. 예를 들어, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4))은 제3 절연막(INS3)을 통해 제3 화소 전극(ELT3) 및 제5 화소 전극(ELT5)으로부터 이격될 수 있다.
제3 절연막(INS3)은 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연막(INS3)은, 실리콘 질화물(SiNx)같은 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제3 절연막(INS3)의 구성 물질이 특별히 한정되지는 않는다.
제2 및 제3 절연막들(INS2, INS3)은 서로 다른 절연 물질을 포함하거나, 또는 제2 및 제3 절연막들(INS2, INS3)은 서로 동일한 절연 물질을 포함할 수 있다.
제3 화소 전극(ELT3)은 제1 발광 소자(LD1)의 제2 단부 상에 배치되며, 제1 발광 소자(LD1)의 제2 단부와 접촉할 수 있다. 도 4를 참조하여 설명한 바와 같이, 제3 화소 전극(ELT3)은 제2 발광 소자(LD2)의 제1 단부 상에 배치되며, 제2 발광 소자(LD2)의 제1 단부와 접촉할 수 있다. 예를 들어, 제3 화소 전극(ELT3)은 제1 발광 소자(LD1)의 제2 단부와 제2 발광 소자(LD2)의 제1 단부를 전기적으로 연결할 수 있다. 실시예에 따라, 제3 화소 전극(ELT3)은 제3 절연막(INS3)의 일 영역 상에도 배치될 수 있다.
제5 화소 전극(ELT5)은 제4 발광 소자(LD4)의 제1 단부 상에 배치되며, 제4 발광 소자(LD4)의 제1 단부와 접촉할 수 있다. 도 4를 참조하여 설명한 바와 같이, 제5 화소 전극(ELT5)은 제3 발광 소자(LD3)의 제2 단부 상에 배치되며, 제3 발광 소자(LD3)의 제2 단부와 접촉할 수 있다. 예를 들어, 제5 화소 전극(ELT5)은 제3 발광 소자(LD3)의 제2 단부와 제4 발광 소자(LD4)의 제1 단부를 전기적으로 연결할 수 있다.
제1 내지 제5 화소 전극들(ELT1~ELT5)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 화소 전극들(ELT)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)의 양 단부들로부터 방출되는 광이, 제1 내지 제5 화소 전극들(ELT1~ELT5)을 투과하여 화소(PXL)의 외부로 방출될 수 있게 된다.
실시예들에 따라, 화소 전극들(ELT)과 정렬 전극들(ALE) 사이에는 적어도 하나의 절연막이 더 배치될 수 있다. 상기 적어도 하나의 절연막은 적어도 발광 영역(EA)에서 정렬 전극들(ALE)을 덮을 수 있도록 상기 정렬 전극들(ALE)의 상부에 배치될 수 있다. 이 경우, 화소 전극들(ELT)은 상기 적어도 하나의 절연막에 의해 화소 전극들(ELT)로부터 이격되며, 화소 전극들(ELT) 중 적어도 일부는 화소 전극들(ELT)에 전기적으로 연결되지 않을 수 있다.
일 실시예에서, 화소 전극들(ELT) 상에는 적어도 하나의 절연막이 더 제공될 수 있다. 예를 들어, 패턴들(BNP), 화소 전극들(ELT), 제1 내지 제3 절연막들(INS1, INS2, INS3), 발광 소자들(LD), 화소 전극들(ELT) 및 뱅크(BNK)의 상부를 덮도록, 표시 영역(DA) 상에 절연막이 전면적으로 형성될 수 있다. 일 실시예에서, 상기 절연막은 단일층 또는 다중층의 봉지막을 포함할 수 있다. 실시예에 따라서는, 상기 절연막의 상부에 적어도 한 층의 오버 코트막이 더 배치될 수도 있다.
상술한 바와 같이, 패턴들(BNP) 사이에서 발광 소자들(LD)의 하부에 차광 패턴(LS)이 배치되며, 차광 패턴(LS)은 정렬 전극들(ALE) 사이의 영역(또는, 간극)을 커버하여 정렬 전극들(ALE) 사이로 진행하는 광을 차단할 수 있다. 따라서, 발광 소자들(LD)로부터 발산되어 하부 방향으로 진행하는 광에 기인한 트랜지스터(M)의 열화가 방지될 수 있다.
도 5a 및 도 5c에서 제1 및 제2 화소 전극들(ELT1, ELT2) 및 제3 및 제5 화소 전극들(ELT3, ELT5)이 상호 다른 층들에 배치되는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 도 5d에 도시된 바와 같이, 제1 및 제2 화소 전극들(ELT1, ELT2) 및 제3 및 제5 화소 전극들(ELT3, ELT5)은 상호 동일한 층에 배치될 수도 있다.
도 5a 내지 도 5c에서 제1 내지 제3 패턴들(BNP1~BNP3)이 상호 분리된 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 도 5e에 도시된 바와 같이, 제1, 제2, 및 제3 패턴들(BNP1_1, BNP2_1, BNP3_1)은 패시베이션막(PSV) 상에 전면적으로 배치된 하나의 패턴 층(BNPL)에 포함하며, 패턴 층(BNPL)의 상면이 제3 방향(DR3)으로 돌출된 부분들이 제1 내지 제3 패턴들(BNP1_1~BNP3_1)로 정의될 수도 있다. 이 경우, 차광 패턴(LS)은 제1 내지 제3 패턴들(BNP1_1~BNP3_1) 사이에서 패턴 층(BNPL) 상에 배치될 수 있다. 제1 내지 제3 패턴들(BNP1_1~BNP3_1)은 하프톤 마스크를 이용한 포토 공정을 통해 형성될 수 있다. 이 경우, 패시베이션막(PSV)은 생략될 수도 있다.
도 6a 내지 도 6d는 도 2의 표시 장치의 일 실시예를 나타내는 개략적인 단면도들이다. 예를 들어, 도 6a는 컬러 변환 입자들(일 예로, 적색 및 녹색 퀀텀 닷(QDr, QDg))을 포함하지 않는 표시 패널(PNL)의 실시예를 개시하고, 도 6b 내지 도 6d는 상기 컬러 변환 입자들을 포함하는 표시 패널(PNL)에 대한 서로 다른 실시예들을 개시한다. 예를 들어, 본 발명에 의한 표시 장치는 화소들(PXL)의 상부에 배치된 컬러 변환 입자들을 선택적으로 포함할 수 있다.
도 6a 내지 도 6d에서는, 서로 인접한 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)로 구성된 어느 하나의 화소 유닛(PXU)이 배치되는 영역을 중심으로, 표시 패널(PNL)의 단면을 도시하기로 한다. 각 화소(PXL)의 실시예적 구조에 대해서는 앞서 설명한 실시예들을 통해 상세히 개시하였으므로, 도 6a 내지 도 6d에서는 정렬 전극들(ALE), 발광 소자들(LD), 및 화소 전극들(ELT)을 중심으로 각 화소(PXL)의 구조를 개략적으로만 도시하고, 이에 대한 상세한 설명은 생략하기로 한다. 일 예로, 도 6a 내지 도 6d는 도 2에 도시된 화소 유닛(PXU)이 배치된 표시 패널(PNL)에 대하여 수평 방향에 따른 단면을 개략적으로만 도시한 것이다. 도 6a 내지 도 6d의 실시예들에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
먼저 도 2, 도 5a, 및 도 6a를 참조하면, 베이스 층(BSL) 및/또는 회로층(PCL) 상의 표시층(DPL)에는 각 화소(PXL)의 발광부(EMU)가 배치될 수 있다. 예를 들어, 표시층(DPL)의 각 발광 영역(EA)(또는, 상기 발광 영역(EA)을 구성하는 서브 발광 영역들(SEA))에는 해당 화소(PXL)의 발광부(EMU)가 배치될 수 있다. 일 예로, 각각의 발광 영역(EA)에는, 앞서 설명한 패턴들(BNP), 정렬 전극들(ALE), 발광 소자들(LD) 및 화소 전극들(ELT)이 배치될 수 있으며, 이외에도 적어도 하나의 절연막(일 예로, 차광 패턴(LS)(또는, 제1 절연막(INS1)), 제2 및 제3 절연막들(INS2, INS3))이 더 배치될 수 있다. 제3 절연막(INS3)의 상부에는 오버 코트층이나 충진재층 등이 선택적으로 더 배치될 수 있다. 상기 발광부(EMU)의 구조는 실시예에 따라 다양하게 변경될 수 있다.
인접한 발광 영역들(EA) 및/또는 서브 발광 영역들(SEA)의 사이에는 각각의 발광 영역(EA) 및/또는 서브 발광 영역(SEA)을 둘러싸는 뱅크(BNK)가 배치될 수 있다.
일 실시예에서, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)은 서로 다른 색의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)은 각각 제1 색 발광 소자들(LD_C1), 제2 색 발광 소자들(LD_C2) 및 제3 색 발광 소자들(LD_C3)을 포함하고, 제1 색 발광 소자들(LD_C1), 제2 색 발광 소자들(LD_C2) 및 제3 색 발광 소자들(LD_C3)은 각각 제1 색, 제2 색 및 제3 색의 광을 방출할 수 있다. 일 예로, 제1 색 발광 소자들(LD_C1)은 청색의 광을 방출하는 청색 발광 소자들이고, 제2 색 발광 소자들(LD_C2)은 녹색의 광을 방출하는 녹색 발광 소자들이며, 제3 색 발광 소자들(LD_C3)은 적색의 광을 방출하는 적색 발광 소자들일 수 있다.
실시예에 따라, 화소들(PXL)의 상부에는 상부 기판(UPL)이 배치될 수 있다. 예를 들어, 화소들(PXL)이 배치된 베이스 층(BSL)의 일면 상에는 표시 영역(DA)을 봉지하는 상부 기판(UPL)(“봉지 기판” 또는 “컬러 필터 기판”이라고도 함)이 배치될 수 있다.
상부 기판(UPL)은 경성 또는 가요성의 기판(또는 필름)일 수 있다. 일 실시예에서, 상부 기판(UPL)이 경성 기판인 경우, 상기 상부 기판(UPL)은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나이거나 이들의 조합일 수 있다. 다른 실시예에서, 상부 기판(UPL)이 가요성 기판인 경우, 상기 상부 기판(UPL)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 상부 기판(UPL)은 유리 섬유 강화 플라스틱(FRP: Fiber glass reinforced plastic)을 포함할 수도 있다.
상부 기판(UPL)은, 화소들(PXL)과 중첩되는 광 제어층(LCP)을 선택적으로 포함할 수 있다. 일 예로, 화소들(PXL)과 마주하는 상부 기판(UPL)의 일면 상에는, 컬러 필터층(CFL)을 포함한 광 제어층(LCP)이 배치될 수 있다.
컬러 필터층(CFL)은 각 화소(PXL)의 색에 부합되는 컬러 필터(CF)를 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은, 제1 화소(PXL1)의 상부에 배치되어 상기 제1 화소(PXL1)에서 생성된 광을 선택적으로 투과시키는 제1 컬러 필터(CF1), 제2 화소(PXL2)의 상부에 배치되어 상기 제2 화소(PXL2)에서 생성된 광을 선택적으로 투과시키는 제2 컬러 필터(CF2), 및 제3 화소(PXL3)의 상부에 배치되어 상기 제3 화소(PXL3)에서 생성된 광을 선택적으로 투과시키는 제3 컬러 필터(CF3)를 포함할 수 있다. 일 실시예에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3)는, 각각 청색 컬러 필터, 녹색 컬러 필터 및 적색 컬러 필터일 수 있으나, 이에 한정되지는 않는다.
제1 컬러 필터(CF1)는, 제1 화소(PXL1)와 상부 기판(UPL)의 사이에 배치되며, 상기 제1 화소(PXL1)에서 생성된 제1 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제1 화소(PXL1)가 청색 화소일 때, 제1 컬러 필터(CF1)는 청색 컬러 필터 물질을 포함할 수 있다.
제2 컬러 필터(CF2)는, 제2 화소(PXL2)와 상부 기판(UPL)의 사이에 배치되며, 상기 제2 화소(PXL2)에서 생성된 제2 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제2 화소(PXL2)가 녹색 화소일 때, 제2 컬러 필터(CF2)는 녹색 컬러 필터 물질을 포함할 수 있다.
제3 컬러 필터(CF3)는, 제3 화소(PXL3)와 상부 기판(UPL)의 사이에 배치되며, 상기 제3 화소(PXL3)에서 생성된 제3 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제3 화소(PXL3)가 적색 화소일 때, 제3 컬러 필터(CF3)는 적색 컬러 필터 물질을 포함할 수 있다.
컬러 필터들(CF)의 사이에는 차광 부재(LBP)가 배치될 수 있다. 예를 들어, 차광 부재(LBP)는 뱅크(BNK)와 마주하도록 상부 기판(UPL)의 일면 상에 배치되며, 제1 내지 제3 컬러 필터들(CF1~CF3) 각각의 가장자리와 중첩될 수 있다. 이러한 차광 부재(LBP)는, 각각의 발광 영역(EA) 및/또는 서브 발광 영역(SEA)에 대응하는 영역에서 개구될 수 있다.
차광 부재(LBP)는, 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 차광 부재(LBP)는 뱅크(BNK)와 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 차광 부재(LBP)와 뱅크(BNK)는 서로 동일 또는 상이한 물질을 포함할 수 있다.
일 실시예에서, 베이스 층(BSL) 및 표시층(DPL) 등을 포함한 표시 패널(PNL)의 하판과, 상부 기판(UPL) 및 광 제어층(LCP) 등을 포함한 표시 패널(PNL)의 상판 사이의 공간에는, 발광 소자들(LD)로부터 방출된 광이 화소들(PXL)의 상부 방향으로 원활히 방출될 수 있도록 비교적 낮은 굴절률을 가지는 소정의 충진재(FLR)가 채워질 수도 있다. 다른 실시예에서, 상기 표시 패널(PNL)의 하판과 상판 사이의 공간은, 공기층으로 채워질 수도 있다.
도 6a에서는 화소들(PXL)이 배치된 베이스 층(BSL)의 상부에 상부 기판(UPL)이 배치되는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소들(PXL)이 배치된 베이스 층(BSL)의 일면 상에, 컬러 필터들(CF) 및 차광 부재(LBP)를 형성하고, 박막 봉지층 등을 이용하여 상기 베이스 층(BSL)의 일면을 봉지할 수도 있다.
도 6b를 참조하면, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)은 서로 동일한 색의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 소자들(LD)은 모두 제1 색의 광을 방출할 수 있다. 일 예로, 발광 소자들(LD)은 대략 400nm 내지 500nm 파장 대역에 속하는 청색의 광을 방출하는 청색 발광 소자들일 수 있다.
이 경우, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3) 중 적어도 일부의 화소들(PXL) 상에는 적어도 한 종류의 컬러 변환 입자들을 포함한 색 변환층(CCL)이 배치될 수 있다. 이에 의해, 본 발명의 실시예에 의한 표시 장치는 풀-컬러의 영상을 표시할 수 있다.
예를 들어, 광 제어층(LCP)은, 화소들(PXL)과 마주하도록 상부 기판(UPL)의 일면 상에 배치된 컬러 필터층(CFL) 및/또는 색 변환층(CCL)을 포함할 수 있다. 상기 색 변환층(CCL)은 컬러 필터층(CFL)과 화소들(PXL)의 사이에 배치되며, 컬러 변환 입자들을 포함할 수 있다.
구체적으로, 광 제어층(LCP)은, 제1 화소(PXL1)의 상부에 배치된 제1 광 제어층(LCP1), 제2 화소(PXL2)의 상부에 배치된 제2 광 제어층(LCP2), 및 제3 화소(PXL3)의 상부에 배치된 제3 광 제어층(LCP3)을 포함할 수 있다. 그리고, 제1, 제2 및 제3 광 제어층들(LCP1, LCP2, LCP3)은, 각각 소정의 색에 대응하는 색 변환층(CCL) 및/또는 컬러 필터(CF)를 포함할 수 있다.
예를 들어, 제1 광 제어층(LCP1)은, 광 산란 입자들(SCT)을 포함하는 광 산란층(LSL)과, 제1 색의 광을 선택적으로 투과시키는 제1 컬러 필터(CF1) 중 적어도 하나를 포함할 수 있다. 제2 광 제어층(LCP2)은, 제2 색에 대응하는 제1 컬러 변환 입자들을 포함하는 제1 컬러 변환층(CCL1)과, 제2 색의 광을 선택적으로 투과시키는 제2 컬러 필터(CF2) 중 적어도 하나를 포함할 수 있다. 유사하게, 제3 광 제어층(LCP3)은, 제3 색에 대응하는 제2 컬러 변환 입자들을 포함하는 제2 컬러 변환층(CCL2)과, 제3 색의 광을 선택적으로 투과시키는 제3 컬러 필터(CF3) 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및 제2 컬러 변환층(CCL2)은, 제1 내지 제3 컬러 필터들(CF1~CF3) 및 차광 부재(LBP)가 배치된 상부 기판(UPL)의 일면 상에 형성될 수 있다. 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및 제2 컬러 변환층(CCL2)의 표면에는 보호층(PRL)이 배치될 수 있다.
실시예에 따라, 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및 제2 컬러 변환층(CCL2)의 사이에도 광을 차단할 수 있는 패턴이 추가적으로 배치될 수 있다. 예를 들어, 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및 제2 컬러 변환층(CCL2)의 사이에는 블랙 매트릭스 패턴(BM)이 배치될 수 있다.
블랙 매트릭스 패턴(BM)은 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 블랙 매트릭스 패턴(BM)은 뱅크(BNK) 및/또는 차광 부재(LBP)와 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 블랙 매트릭스 패턴(BM), 뱅크(BNK) 및/또는 차광 부재(LBP)는 서로 동일하거나 상이한 물질을 포함할 수 있다.
도 6b의 실시예에서는 상부 기판(UPL)의 일면 상에 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및 제2 컬러 변환층(CCL2)이 먼저 형성되고, 이후 상기 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및 제2 컬러 변환층(CCL2)의 사이에 블랙 매트릭스 패턴(BM)이 형성된 구조의 표시 패널(PNL)을 도시하였지만, 블랙 매트릭스 패턴(BM)의 형성 순서는 달라질 수 있다. 예를 들어, 컬러 필터(CF) 등이 배치된 상부 기판(UPL)의 일면 상에 먼저 블랙 매트릭스 패턴(BM)을 형성하고, 상기 블랙 매트릭스 패턴(BM)에 의해 구획된 영역들 내에 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및/또는 제2 컬러 변환층(CCL2)이 형성될 수도 있다.
일 예로, 블랙 매트릭스 패턴(BM)을 먼저 형성한 이후, 상기 블랙 매트릭스 패턴(BM)에 의해 구획된 영역에 잉크젯 방식 등을 통해 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및/또는 제2 컬러 변환층(CCL2)을 형성할 수 있다. 또는, 공정 방식 및/또는 프린팅 설비의 성능 등에 따라 블랙 매트릭스 패턴(BM)을 먼저 형성할 필요가 없는 경우에는, 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및/또는 제2 컬러 변환층(CCL2)을 먼저 형성한 이후, 블랙 매트릭스 패턴(BM)을 형성할 수도 있다. 예를 들어, 광 산란층(LSL), 제1 컬러 변환층(CCL1), 제2 컬러 변환층(CCL2) 및/또는 블랙 매트릭스 패턴(BM)의 형성 순서 및/또는 이에 따른 위치나 형상 등은 실시예에 따라 다양하게 변경될 수 있다. 표시 패널(PNL)은 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및/또는 제2 컬러 변환층(CCL2)의 사이에서, 블랙 매트릭스 패턴(BM)을 포함하거나, 포함하지 않을 수 있다.
광 산란층(LSL)은, 제1 화소(PXL1)의 상부에 배치될 수 있다. 일 예로, 광 산란층(LSL)은, 제1 발광 소자들(LD1)과 제1 컬러 필터(CF1)의 사이에 배치될 수 있다. 광 산란층(LSL)은 실시예에 따라서는 생략될 수도 있다.
실시예에 따라, 제1 화소(PXL1)에 배치된 발광 소자들(LD)이 청색의 광을 방출하는 청색 발광 소자들이고 제1 화소(PXL1)가 청색 화소인 경우, 광 산란층(LSL)은 상기 청색 발광 소자들로부터 방출되는 광을 효율적으로 활용하기 위하여 선택적으로 구비될 수 있다. 이러한 광 산란층(LSL)은 적어도 한 종류의 광 산란 입자들(SCT)을 포함할 수 있다. 이때, 제1 컬러 필터(CF1)는 청색 컬러 필터일 수 있다.
예를 들어, 광 산란층(LSL)은 소정의 매트릭스 물질 내에 분산된 다수의 광 산란 입자들(SCT)을 포함할 수 있다. 일 예로, 광 산란층(LSL)은 이산화 티타늄(TiO2)을 비롯한 티타늄 산화물(TixOy) 또는 실리카(Silica) 등의 광 산란 입자들(SCT)을 포함할 수 있으나, 이에 한정되지는 않는다. 광 산란 입자들(SCT)이 제1 화소(PXL1)의 상부에만 배치되어야 하는 것은 아니다. 일 예로, 제1 및/또는 제2 컬러 변환층들(CCL1, CCL2)도 광 산란 입자들(SCT)을 선택적으로 포함할 수 있다.
본 발명에서 광 산란층(LSL)이 광의 투과 및 산란을 위한 투과층 및/또는 산란층으로만 구성되는 것으로 한정되지는 않는다. 예를 들어, 실시예에 따라서는 광 산란층(LSL)도 적어도 한 종류의 컬러 변환 입자들을 포함할 수 있다. 일 예로, 광 산란층(LSL)은 청색 퀀텀 닷을 포함할 수도 있다.
제1 컬러 변환층(CCL1)은, 제2 화소(PXL2)의 상부에 배치되어, 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광으로 변환할 수 있다. 이를 위해, 제1 컬러 변환층(CCL1)은, 발광 소자들(LD)과 제2 컬러 필터(CF2)의 사이에 배치되며, 제1 컬러 변환 입자들을 포함할 수 있다. 일 예로, 제2 화소(PXL2)에 배치된 발광 소자들(LD)이 청색의 광을 방출하는 청색 발광 소자들이고 제2 화소(PXL2)가 녹색 화소인 경우, 제1 컬러 변환층(CCL1)은, 상기 청색 발광 소자들에서 방출되는 청색의 광을 녹색의 광으로 변환하는 녹색 퀀텀 닷(QDg)을 포함할 수 있다. 예를 들어, 제1 컬러 변환층(CCL1)은 투명한 수지 등과 같은 소정의 매트릭스 물질 내에 분산된 다수의 녹색 퀀텀 닷(QDg)을 포함할 수 있다. 이때, 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있다.
녹색 퀀텀 닷(QDg)은, 청색 광을 흡수하여 에너지 천이에 따라 파장을 쉬프트시켜 대략 500nm 내지 570nm 파장 대역의 녹색 광을 방출할 수 있다. 제2 화소(PXL2)가 다른 색의 화소인 경우, 제1 컬러 변환층(CCL1)은 상기 제2 화소(PXL2)의 색에 대응하는 제1 퀀텀 닷을 포함할 수 있다.
제1 컬러 변환층(CCL1)은 적어도 한 종류의 광 산란 입자들을 선택적으로 포함할 수 있다. 예를 들어, 제1 컬러 변환층(CCL1)은 광 산란층(LSL)에 포함된 광 산란 입자들(SCT)과 동일 또는 상이한 종류 및/또는 물질의 광 산란 입자들을 더 포함할 수도 있다.
제2 컬러 변환층(CCL2)은, 제3 화소(PXL3)의 상부에 배치되어, 발광 소자들(LD)에서 방출되는 제1 색의 광을 제3 색의 광으로 변환할 수 있다. 이를 위해, 제2 컬러 변환층(CCL2)은, 발광 소자들(LD)과 제3 컬러 필터(CF3)의 사이에 배치되며, 제2 컬러 변환 입자들을 포함할 수 있다. 일 예로, 제3 화소(PXL3)에 배치된 발광 소자들(LD)이 청색의 광을 방출하는 청색 발광 소자들(LDb)이고 제3 화소(PXL3)가 적색 화소인 경우, 제2 컬러 변환층(CCL2)은, 상기 청색 발광 소자들(LDb)에서 방출되는 청색의 광을 적색의 광으로 변환하는 적색 퀀텀 닷(QDr)을 포함할 수 있다. 이때, 제3 컬러 필터(CF3)는 적색 컬러 필터일 수 있다.
예를 들어, 제2 컬러 변환층(CCL2)은 투명한 수지 등과 같은 소정의 매트릭스 물질 내에 분산된 다수의 적색 퀀텀 닷(QDr)을 포함할 수 있다. 적색 퀀텀 닷(QDr)은, 청색 광을 흡수하여 에너지 천이에 따라 파장을 쉬프트시켜 대략 620nm 내지 780nm 파장 대역의 적색 광을 방출할 수 있다. 제3 화소(PXL3)가 다른 색의 화소인 경우, 제2 컬러 변환층(CCL2)은 상기 제3 화소(PXL3)의 색에 대응하는 제2 퀀텀 닷을 포함할 수 있다.
제2 컬러 변환층(CCL2)은 적어도 한 종류의 광 산란 입자들을 선택적으로 포함할 수 있다. 예를 들어, 제2 컬러 변환층(CCL2)은 광 산란층(LSL)에 포함된 광 산란 입자들(SCT)과 동일 또는 상이한 종류 및/또는 물질의 광 산란 입자들을 더 포함할 수도 있다.
본 발명의 일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 녹색 퀀텀 닷(QDg) 및 적색 퀀텀 닷(QDr)에 입사시킴으로써, 상기 녹색 퀀텀 닷(QDg) 및 적색 퀀텀 닷(QDr)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제2 화소(PXL2) 및 제3 화소(PXL3)에서 방출되는 광의 효율을 증가시킴과 아울러, 우수한 색 재현성을 확보할 수 있다. 동일한 색의 발광 소자들(LD)(일 예로, 청색 발광 소자들(LDb))을 이용하여 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)의 발광부(EMU)를 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
도 6b의 실시예에 의하면, 단일 색의 발광 소자들(LD)(일 예로, 청색 발광 소자들(LDb))을 이용하여 화소들(PXL) 및 이를 구비한 표시 장치를 용이하게 제조할 수 있다. 적어도 일부의 화소들(PXL) 상에 색 변환층(CCL)을 배치함으로써 풀-컬러의 화소 유닛(PXU) 및 이를 구비한 표시 장치를 제조할 수 있다.
도 6c를 참조하면, 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및 제2 컬러 변환층(CCL2)은, 화소들(PXL)이 형성된 베이스 층(BSL)의 일면 상에 형성될 수도 있다. 예를 들어, 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및 제2 컬러 변환층(CCL2)은, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)의 발광 영역(EA)을 커버하도록 베이스 층(BSL)의 일면 상에 형성될 수 있다. 도 6c의 실시예에서도, 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및 제2 컬러 변환층(CCL2)의 표면에 도시되지 않은 적어도 한 층의 보호층을 형성할 수도 있다.
일 실시예에서, 뱅크(BNK)는, 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및 제2 컬러 변환층(CCL2)이 형성되는 영역을 구획할 수 있도록 보다 높게 형성될 수 있다. 다른 실시예에서, 뱅크(BNK)는, 발광 소자들(LD)이 공급될 영역을 구획할 수 있을 정도의 높이로 형성되고, 상기 뱅크(BNK)의 상부에 추가적인 패턴(또는, 뱅크 패턴)이 형성될 수도 있다. 예를 들어, 뱅크(BNK)는, 제1 뱅크(BNK1)와, 상기 제1 뱅크(BNK1)와 중첩되도록 형성된 제2 뱅크(BNK2)를 포함할 수 있다. 예를 들어, 뱅크(BNK)는 단일층 또는 다중층으로 형성될 수 있으며, 그 구조, 위치 및/또는 높이는 다양하게 변경될 수 있다.
제1 및 제2 뱅크들(BNK1) 각각은 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 제1 및 제2 뱅크들(BNK1) 각각은 흑색의 불투명 패턴으로 형성되어 광의 투과를 차단할 수 있다. 제1 및 제2 뱅크들(BNK1)은 서로 동일하거나 상이한 물질을 포함할 수 있다.
제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은, 상부 기판(UPL)에 배치될 수 있다. 예를 들어, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은, 각각 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및 제2 컬러 변환층(CCL2)과 마주하도록 상부 기판(UPL)의 일면 상에 배치될 수 있다.
도 6d를 참조하면, 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및 제2 컬러 변환층(CCL2)과, 제1 내지 제3 컬러 필터들(CF1~CF3) 및 차광 부재(LBP)를 모두 베이스 층(BSL)의 일면 상에 형성할 수도 있다. 예를 들어, 발광 소자들(LD) 등이 배치된 베이스 층(BSL)의 일면 상에 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및 제2 컬러 변환층(CCL2)을 형성하고, 상기 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및 제2 컬러 변환층(CCL2) 상에 평탄화막(PLL)을 형성할 수 있다.
실시예에 따라, 평탄화막(PLL)은 적어도 한 층의 유기막을 포함한 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 평탄화막(PLL)은 저굴절 유기막을 포함할 수 있으며, 이에 따라 화소(PXL)의 광 효율을 확보할 수 있다.
평탄화막(PLL)이 배치된 베이스 층(BSL)의 일면 상에는 제1 내지 제3 컬러 필터들(CF1~CF3) 및 차광 부재(LBP)를 형성할 수 있다. 이후, 상기 제1 내지 제3 컬러 필터들(CF1~CF3) 및 차광 부재(LBP)가 배치된 베이스 층(BSL)의 일면을 커버하는 봉지층(ENC)을 형성함으로써, 표시 영역(DA)을 봉지할 수 있다.
일 실시예에서, 봉지층(ENC)은 적어도 한 층의 유기막 및/또는 무기막을 포함한 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 봉지층(ENC)은, 제1 내지 제3 컬러 필터들(CF1~CF3) 및 차광 부재(LBP)가 배치된 베이스 층(BSL)의 일면 상에 배치된 적어도 한 층의 무기막과, 상기 무기막 상에 적층된 적어도 한 층의 유기막을 포함한 다중층으로 구성될 수 있다. 봉지층(ENC)은, 상기 유기막 상에 배치된 적어도 한 층의 무기막을 선택적으로 더 포함할 수도 있다. 다만, 봉지층(ENC)의 구조가 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 봉지층(ENC)이 다중층의 무기막들로만 구성될 수도 있다. 예를 들어, 봉지층(ENC)의 구성 물질 및/또는 구조는 실시예에 따라 다양하게 변경될 수 있다.
도 6d의 실시예를 포함한 적어도 하나의 실시예에서, 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및 제2 컬러 변환층(CCL2)과, 블랙 매트릭스 패턴(BM)의 형성 순서 및 이에 따른 형상, 및/또는 블랙 매트릭스 패턴(BM)의 형성 여부는 실시예에 따라 다양하게 달라질 수 있다. 예를 들어, 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및/또는 제2 컬러 변환층(CCL2)을 잉크젯 방식으로 형성한다고 할 때, 잉크젯 설비의 성능에 따라 블랙 매트릭스 패턴(BM)을 먼저 형성하거나, 블랙 매트릭스 패턴(BM)을 형성하지 않고 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및/또는 제2 컬러 변환층(CCL2)을 형성할 수 있다. 일 예로, 표시 패널(PNL)은 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및/또는 제2 컬러 변환층(CCL2)의 사이에서, 블랙 매트릭스 패턴(BM)(또는, 뱅크(BNK))을 포함하거나, 포함하지 않을 수 있다. 실시예에 따라서는, 뱅크(BNK)와 블랙 매트릭스 패턴(BM)을 통합할 수도 있다.
유사하게, 제1 내지 제3 컬러 필터들(CF1~CF3)과 차광 부재(LBP)의 형성 순서 및/또는 이에 따른 형상은 실시예에 따라 다양하게 달라질 수 있다. 예를 들어, 제1 내지 제3 컬러 필터들(CF1~CF3)의 형성 방법 등에 따라, 제1 내지 제3 컬러 필터들(CF1~CF3)과 차광 부재(LBP)의 형성 순서 및/또는 이에 따른 형상이 달라질 수 있다.
도 6c 및 도 6d의 실시예들에 따르면, 광 산란층(LSL), 제1 컬러 변환층(CCL1) 및 제2 컬러 변환층(CCL2)을, 발광 소자들(LD)이 배치된 베이스 층(BSL)의 일면 상에 바로 형성함으로써, 화소들(PXL)의 광 효율을 개선할 수 있다.
도 6b 내지 도 6d의 실시예들에서는 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)이 서로 동일한 색의 광을 방출하는 발광 소자들(LD)을 포함하고, 상기 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)의 상부에 색 변환층(CCL)이 제공되는 실시예들을 개시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 도 6a의 실시예 등에서와 같이 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)이 서로 다른 색의 발광 소자들(LD)을 포함하는 경우에도, 상기 제1, 제2 및/또는 제3 화소들(PXL1, PXL2, PXL3)의 상부에 적어도 한 종류의 컬러 변환 입자들을 포함한 색 변환층(CCL)이 선택적으로 제공될 수 있다.
도 7은 도 2의 표시 장치에 포함된 화소의 다른 실시예를 나타내는 개략적인 단면도이다. 도 7에는 도 5b에 대응하는 도면이 도시되었다.
도 2, 도 4, 도 5a 내지 도 5e, 및 도 7을 참조하면, 도 7의 화소(PXL_1)는 차광 패턴(LS_1) 및 제1 절연막(INS1)(또는, 제1 절연 패턴)을 포함한다는 점에서, 도 5b의 화소(PXL)와 상이하다. 차광 패턴(LS_1) 및 제1 절연막(INS1)을 제외하고, 도 7의 화소(PXL_1)는 도 5b의 화소(PXL)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다. 도 4, 도 5a 내지 도 5e를 참조하여 설명한 화소(PXL)의 구성들(예를 들어, 회로층(PCL), 패턴들(BNP), 정렬 전극들(ALE), 화소 전극들(ELT), 제2 및 제3 절연막들(INS2, INS3) 등)이 생략되었으나, 상기 구성들은 도 7의 화소(PXL_1)에 적용될 수 있다. 달리 말해, 도 7의 차광 패턴(LS_1) 및 제1 절연막(INS1)이 도 4, 및 도 5a 내지 도 5e의 화소(PXL)에 적용될 수 있다.
차광 패턴(LS_1)은 정렬 전극들(ALE)의 일 영역의 하부에 배치될 수 있다.
도 7에 도시된 바와 같이, 차광 패턴(LS_1)은 제1 패턴(BNP1) 및 제2 패턴(BNP2) 사이에서 패시베이션막(PSV) 상에 배치될 수 있다. 차광 패턴(LS_1)은 평면도 상에서 또는 제3 방향(DR3)으로 제1 패턴(BNP1) 및 제2 패턴(BNP2)과 실질적으로 중첩하지 않을 수 있다. 예를 들어, 차광 패턴(LS_1)은 평면도 상에서 패턴들(BNP, 도 4 참고)과 실질적으로 중첩하지 않을 수 있다.
제1 패턴(BNP1)과 제2 패턴(BNP2) 사이에 배치된 차광 패턴(LS_1)의 제1 방향(DR1)으로의 폭(W_LS)은 제1 패턴(BNP1)과 제2 패턴(BNP2) 사이의 제1 거리(GAP1)보다 작거나 같을 수 있다. 예를 들어, 차광 패턴(LS_1)의 제1 방향(DR1)으로의 폭(W_LS)은 패턴들(BNP, 도 4 참고) 사이의 제1 거리(GAP1)보다 작거나 같을 수 있다.
정렬 전극들(ALE, 도 4 참고)은 패턴들(BNP) 및 차광 패턴(LS_1) 상에 배치될 수 있다. 도 7에 도시된 바와 같이, 제1 정렬 전극(ALE1) 및 제3 정렬 전극(ALE3)은 차광 패턴(LS_1)의 일부와 중첩하도록 배치될 수 있다. 제1 정렬 전극(ALE1) 및 제3 정렬 전극(ALE3) 사이의 영역(즉, 간극)은 차광 패턴(LS_1)과 중첩할 수 있다. 이를 위해, 차광 패턴(LS_1)의 제1 방향(DR1)으로의 폭(W_LS)은 정렬 전극들(ALE, 도 4) 사이의 제2 거리(GAP2)(또는, 제2 간격)보다 클 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 제1 패턴(BNP1)과 제2 패턴(BNP2) 사이에 배치된 차광 패턴(LS_1)의 제1 방향(DR1)으로의 폭(W_LS)은 제1 정렬 전극(ALE1) 및 제3 정렬 전극(ALE3) 사이의 제2 거리(GAP2)보다 클 수 있다.
본 발명의 실시예들에 따라, 제3 방향(DR3)의 반대 방향으로, 차광 패턴(LS_1)이 정렬 전극들(ALE) 사이의 영역(또는, 간극)을 커버하므로, 발광 소자들(LD)로부터 발산되어 하부 방향으로 진행하는 광은 차광 패턴(LS_1)에 의해 차단되며, 상기 광에 기인한 트랜지스터(M)의 열화가 방지될 수 있다.
정렬 전극들(ALE, 도 4 참고)의 적어도 일 영역 상에는 제1 절연막(INS1)이 배치될 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 제1 절연막(INS1)은 제1 정렬 전극(ALE1) 및 제3 정렬 전극(ALE)의 일 영역 상에 배치되며, 제1 정렬 전극(ALE1)의 경사면(SS1) 및 제3 정렬 전극(ALE3)의 경사면(SS2)을 노출시킬 수 있다. 다만, 제1 절연막(INS1)이 이에 한정되는 것은 아니며, 예를 들어, 제1 절연막(INS1)은 정렬 전극들(ALE)을 커버하도록 형성될 수도 있다.
도 4를 참조하여 예를 들면, 제1 절연막(INS1)은, 일차적으로 정렬 전극들(ALE) 및 제1 및 제2 연결 전극들(ALE5, ALE6)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연막(INS1)은 후속 공정에서 정렬 전극들(ALE)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 제1 절연막(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연막(INS1)은 정렬 전극들(ALE)을 노출하도록 부분적으로 개구될 수 있다. 제1 절연막(INS1)은 제1 및 제2 연결 전극들(ALE5, ALE6)의 일 영역들을 노출시키는 제5 및 제6 컨택부들(CNT5, CNT6)을 가질 수 있다.
다만, 이에 한정되는 것은 아니며, 제1 절연막(INS1)은, 발광 소자들(LD)이 공급 및 정렬이 완료된 이후, 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
제1 절연막(INS1)은, 발광 소자들(LD) 하부에 배치되어 발광 소자들(LD)을 안정적으로 지지할 수 있다.
제1 절연막(INS1)은 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연막(INS1)은, 실리콘 질화물(SiNx)와 같은 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 절연막(INS1)의 구성 물질이 특별히 한정되지는 않는다. 제1 절연막(INS1)은 제2 및 제3 절연막들(INS2, INS3, 도 5a 참고)과 다른 절연 물질을 포함하거나, 또는 제2 및 제3 절연막들(INS2, INS3) 중 적어도 하나와 동일한 절연 물질을 포함할 수 있다.
제1 절연막(INS1) 상에, 도 4, 도 5a, 및 도 5c를 참조하여 설명한 뱅크(BNK), 제2 절연막(INS2), 화소 전극들(ELT), 및 제2 및 제3 절연막들(INS2, INS3)이 배치될 수 있다.
상술한 바와 같이, 패턴들(BNP) 사이에서 정렬 전극들(ALE)의 하부에 차광 패턴(LS_1)이 배치되며, 차광 패턴(LS_1)은 정렬 전극들(ALE) 사이의 영역(또는, 간극)과 중첩하여 정렬 전극들(ALE) 사이로 진행하는 광을 차단할 수 있다. 따라서, 발광 소자들(LD)로부터 발산되어 하부 방향으로 진행하는 광에 기인한 트랜지스터(M)의 열화가 방지될 수 있다.
도 8은 도 2의 표시 장치에 포함된 화소의 또 다른 실시예를 나타내는 개략적인 단면도이다. 도 8에는 도 5a에 대응하는 도면이 도시되었다.
도 2, 도 4, 도 5a 내지 도 5e, 및 도 8을 참조하면, 도 8의 화소(PXL_2)는 제1 절연막(INS1) 및 차광층(LSDL)을 포함한다는 점에서, 도 5e의 화소(PXL)와 상이하다. 제1 절연막(INS1) 및 차광층(LSDL)을 제외하고, 도 8의 화소(PXL_2)는 도 5e의 화소(PXL)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
차광층(LSDL)은 패턴 층(BNPL) 및 트랜지스터(M) 사이에 배치될 수 있다. 차광층(LSDL)은 패턴 층(BNPL) 하부에 배치될 수 있다. 차광층(LSDL)은 발광 영역(EA)에 전면적으로 배치될 수 있다. 이 경우, 차광층(LSDL)은 제1 내지 제4 정렬 전극들(ALE1~ALE4)(또는, 정렬 전극들(ALE, 도 4 참고)) 사이의 영역(또는, 간극)뿐만 제1 내지 제3 패턴들(BNP1_1~BNP3_1)과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
차광층(LSDL)은 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 차광 패턴(LS)은 흑색의 불투명 패턴으로 형성되어 광의 투과를 차단할 수 있다.
참고로, 차광층(LSDL)을 별도로 형성하는 대신에 패턴 층(BNPL)이 블랙 매트릭스 물질을 포함할 수도 있다. 다만, 블랙 매트릭스 물질의 노광 프로파일(또는, 노광시 측면 프로파일)이 좋지 않아, 포토 공정을 통해 패턴 층(BNPL)(즉, 블랙 매트릭스 물질을 포함하는 패턴 층(BNPL))에 컨택부들(예를 들어, 제1 컨택부(CNT1, 도 4 및 도 5c 참고))을 형성하기 어려울 수 있다. 따라서, 차광층(LSDL)은 패턴 층(BNPL) 하부에 패턴 층(BNPL)과는 별개로 형성될 수 있다. 도 4를 참조하여 설명한 바와 같이, 제1 및 제2 컨택부들(CNT1, CNT2)은 비발광 영역(NEA) 및/또는 분리 영역(SPA)에 형성되므로, 차광층(LSDL)은 발광 영역 상에 전면적으로 배치될 수 있다. 실시예에 따라, 차광층(LSDL)에는 제1 및 제2 컨택부들(CNT1, CNT2)에 대응하는 개구부가 형성될 수 있으며, 차광층(LSDL)은 개구부를 제외하고 화소 영역(PXA, 도 4 참고)에 전면적으로 배치될 수도 있다.
상술한 바와 같이, 차광층(LSDL)은 패턴 층(BNPL)(또는, 제1 내지 제3 패턴들(BNP1_1~BNP3_1) 하부에 배치되되, 발광 영역(EA)에 전면적으로 배치될 수 있다. 차광층(LSDL)은 발광 영역(EA)에서 정렬 전극들(ALE) 사이로 진행하는 광을 차단할 수 있다. 따라서, 발광 소자들(LD)로부터 발산되어 하부 방향으로 진행하는 광에 기인한 트랜지스터(M)의 열화가 방지될 수 있다.
도 9는 도 2의 표시 장치에 포함된 화소의 또 다른 실시예를 나타내는 개략적인 단면도이다. 도 9에는 도 5b에 대응하는 도면이 도시되었다.
도 2, 도 4, 도 5a 내지 도 5e, 도 7, 및 도 9를 참조하면, 도 9의 화소(PXL_3)는 차광 패턴(LS, LS_1) 대신에 고굴절막(HRFL)을 포함한다는 점에서, 도 5b의 화소(PXL) 및 도 7의 화소(PXL_1)와 상이하다. 고굴절막(HRFL)을 제외하고, 도 9의 화소(PXL_3)는 도 7의 화소(PXL_1)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다. 도 4, 도 5a 내지 도 5e를 참조하여 설명한 화소(PXL)의 구성들(예를 들어, 회로층(PCL), 패턴들(BNP), 정렬 전극들(ALE), 화소 전극들(ELT), 제2 및 제3 절연막들(INS2, INS3) 등)이 생략되었으나, 상기 구성들은 도 9의 화소(PXL_3)에 적용될 수 있다. 달리 말해, 도 9의 고굴절막(HRFL)이 도 4, 및 도 5a 내지 도 5e의 화소(PXL)에 적용될 수 있다.
고굴절막(HRFL)은 트랜지스터(M) 및 제1 및 제2 패턴들(BNP1, BNP2)(또는, 패턴들(BNP, 도 4 참고)) 사이에 배치될 수 있다. 고굴절막(HRFL)은 패시베이션막(PSV)(또는, 베이스 층) 상에 전면적으로 배치될 수 있다.
고굴절막(HRFL)은 인접한 구성들보다 상대적으로 큰 굴절률을 가지며, 입사된 광을 고굴절막(HRFL) 내에서 전반사 시킬 수 있다. 이 경우, 발광 소자들(LD)로부터 발산되어 하부 방향으로 진행하는 광의 양이 감소하고, 상기 광에 기인한 트랜지스터(M)의 열화가 방지되거나 완화될 수 있다.
고굴절막(HRFL)의 굴절률은 제1 절연막(INS1), 패시베이션막(PSV), 및 제1 및 제2 패턴들(BNP1, BNP2)의 굴절률들 중에서 가장 큰 굴절률보다 클 수 있다. 예를 들어, 제1 절연막(INS1), 패시베이션막(PSV), 및 제1 및 제2 패턴들(BNP1, BNP2)이 약 1.4 내지 약 1.6, 또는 약 1.47 내지 약 1.52의 굴절률을 가지는 경우, 고굴절막(HRFL)은 약 1.6, 또는 약 1.52 보다 큰 굴절률을 가질 수 있다.
예를 들어, 발광 소자들(LD)로부터 제1 및 제3 정렬 전극들(ALE1, ALE3) 사이의 영역(또는, 간극)으로 입사되는 광의 각도를 고려한 전반사를 위해, 고굴절막(HRFL)의 굴절률은 제1 절연막(INS1), 패시베이션막(PSV), 및 제1 및 제2 패턴들(BNP1, BNP2)의 굴절률들 중에서 가장 큰 굴절률보다 적어도 약 0.1 또는 약 0.2만큼 클 수 있다.
고굴절막(HRFL)은 실리콘 질화물(SiNx) 및 실리콘 산화물(SiOx)와 같은 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 고굴절막(HRFL)의 구성 물질이 특별히 한정되지는 않는다.
상술한 바와 같이, 패턴들(BNP) 및 정렬 전극들(ALE)의 하부에 차광 고굴절막(HRFL)이 배치되고, 고굴절막(HRFL)은 인접한 구성들(예를 들어, 제1 절연막(INS1), 패시베이션막(PSV), 및 제1 및 제2 패턴들(BNP1, BNP2))보다 상대적으로 큰 굴절률을 가지며, 입사된 광을 내부에서 전반사 시킬 수 있다. 이 경우, 고굴절막(HRFL)을 투과하여 트랜지스터(M)로 진행하는 광의 양이 전반사에 의해 감소하고, 상기 광에 기인한 트랜지스터(M)의 열화가 방지되거나 완화될 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (21)

  1. 발광 영역에서 상호 이격되는 제1 패턴 및 제2 패턴;
    상기 제1 패턴 및 상기 제2 패턴 사이에 배치되는 제1 발광 소자;
    상기 제1 패턴 상에 배치되는 제1 전극;
    상기 제2 패턴 상에 배치되는 제2 전극; 및
    상기 제1 패턴 및 상기 제2 패턴 사이에서 상기 제1 발광 소자 하부에 배치되는 차광 패턴을 포함하는, 표시 장치.
  2. 제1 항에 있어서, 상기 차광 패턴은 상기 제1 발광 소자로부터 발산된 광을 차단하는 차광성 물질을 포함하는, 표시 장치.
  3. 제1 항에 있어서, 상기 제1 패턴 및 상기 제2 패턴은 제1 방향으로 이격되며,
    상기 차광 패턴의 제1 방향으로의 폭은 상기 제1 전극 및 상기 제2 전극 사이의 제1 방향으로의 간격보다 크며,
    상기 차광 패턴의 상기 폭은 상기 제1 패턴 및 상기 제2 패턴 사이의 제1 방향으로의 간격보다 작은, 표시 장치.
  4. 제1 항에 있어서, 상기 차광 패턴은 상기 제1 패턴 및 상기 제2 패턴 사이에서 상기 제1 전극 및 상기 제2 전극 상에 배치되며,
    상기 차광 패턴은 상기 제1 전극 및 상기 제2 전극 사이의 영역을 커버하는, 표시 장치.
  5. 제4 항에 있어서, 상기 차광 패턴은 상기 제1 패턴 및 상기 제2 패턴과 중첩하지 않으며,
    상기 제1 전극의 제1 경사면 및 상기 제2 전극의 제2 경사면은 상호 마주하며 상기 차광 패턴에 의해 노출되는, 표시 장치.
  6. 제5 항에 있어서, 상기 차광 패턴은 상기 제1 전극, 제2 전극, 및 상기 제1 발광 소자까지 연장하는, 표시 장치.
  7. 제1 항에 있어서, 상기 제1 전극 및 제2 전극 각각은 상기 제1 발광 소자로부터 발산된 광을 반사시키는 반사성 물질을 포함하는, 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 패턴 및 제2 패턴 하부에 배치되는 트랜지스터 및 전원 라인;
    상기 제1 발광 소자의 제1 단부와 상기 트랜지스터를 전기적으로 연결하는 제1 화소 전극; 및
    상기 제1 발광 소자의 제2 단부와 상기 전원 라인을 전기적으로 연결하는 제2 화소 전극을 더 포함하는, 표시 장치.
  9. 제8 항에 있어서, 상기 제1 화소 전극 및 제2 화소 전극 각각은 상기 제1 발광 소자로부터 발산된 광을 상기 제1 화소 전극 및 상기 제2 화소 전극을 통해 투과시키는 투명 도전 물질을 포함하는, 표시 장치.
  10. 제8 항에 있어서,
    상기 발광 영역을 정의하는 뱅크; 및
    상기 발광 영역에서 상기 제1 발광 소자 상에 배치되며 상기 제1 발광 소자로부터 발산된 광의 색상을 변환하는 색 변환층을 더 포함하는, 표시 장치.
  11. 제1 항에 있어서, 상기 차광 패턴은 상기 제1 전극 및 제2 전극 하부에 배치되며,
    상기 차광 패턴은 상기 제1 전극 및 상기 제2 전극 사이의 영역과 중첩하는, 표시 장치.
  12. 제11 항에 있어서, 상기 차광 패턴은 상기 제1 패턴 및 상기 제2 패턴 사이에 배치되며,
    상기 차광 패턴은 상기 제1 전극 및 상기 제2 전극까지 연장하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 패턴 및 상기 제2 패턴 사이의 영역에서, 상기 제1 발광 소자 및 상기 차광 패턴 사이에 배치되는 제1 절연막을 더 포함하는, 표시 장치.
  14. 제11 항에 있어서,
    상기 제1 패턴 및 상기 제2 패턴 하부에 배치되는 트랜지스터를 더 포함하고,
    상기 차광 패턴은 상기 제1 및 제2 패턴들 및 상기 트랜지스터 사이에 배치되는, 표시 장치.
  15. 제14 항에 있어서, 상기 제1 패턴 및 제2 패턴은 보호층의 상면이 돌출된 부분들이며,
    상기 차광 패턴은 상기 보호층 및 상기 트랜지스터 사이에 배치되는, 표시 장치.
  16. 제14 항에 있어서,
    상기 발광 영역에서 상기 제2 패턴으로부터 이격되어 배치되는 제3 패턴;
    상기 제2 패턴 및 상기 제3 패턴 사이에 배치되는 제2 발광 소자;
    상기 제2 패턴 상에 배치되며 상기 제2 발광 소자의 제1 단부와 마주하는 경사면을 가지는 제3 전극; 및
    상기 제3 패턴 상에 배치되며 상기 제2 발광 소자의 제2 단부와 마주하는 경사면을 가지는 제4 전극을 더 포함하고,
    상기 차광 패턴은 상기 제2 전극 및 상기 제3 전극 사이의 영역 및 상기 제3 전극 및 상기 제4 전극 사이의 영역과 중첩하는, 표시 장치.
  17. 베이스 층;
    발광 영역에서 상기 베이스 층 상에 상호 이격되는 제1 패턴 및 제2 패턴;
    상기 제1 패턴 및 상기 제2 패턴 사이에 배치되는 발광 소자;
    상기 제1 패턴 상에 배치되는 제1 전극;
    상기 제2 패턴 상에 배치되는 제2 전극; 및
    상기 제1 패턴 및 상기 제2 패턴 사이에서 상기 발광 소자 하부에 배치되는 절연막을 포함하고,
    상기 제1 전극 및 상기 제2 전극 각각은 상기 발광 소자로부터 발산된 광을 반사시키는 반사성 물질을 포함하며,
    상기 절연막의 굴절률은 상기 베이스 층의 굴절률보다 큰, 표시 장치.
  18. 제17 항에 있어서, 상기 절연막의 상기 굴절률은 상기 제1 패턴의 굴절률 및 상기 제2 패턴의 굴절률보다 큰, 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 사이의 상기 영역에서, 상기 발광 소자 및 상기 절연막 사이에 배치되는 제1 절연 패턴을 더 포함하고,
    상기 절연막의 상기 굴절률은 상기 제1 절연 패턴의 굴절률보다 큰, 표시 장치.
  20. 제18 항에 있어서, 상기 절연막은 상기 발광 영역의 실질적으로 전체 영역에 배치되는, 표시 장치.
  21. 제1 경사면을 가지는 제1 전극;
    상기 제1 경사면과 마주하는 제2 경사면을 가지는 제2 전극 - 상기 제1 전극 및 상기 제2 전극은 발광 영역에서 상호 이격됨 -;
    상기 제1 전극의 상기 제1 경사면 및 상기 제2 전극의 상기 제2 경사면 사이에 배치되는 발광 소자; 및
    상기 발광 영역에서 상기 발광 소자 하부에 배치되는 차광 패턴을 포함하는, 표시 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220053765A (ko) * 2020-10-22 2022-05-02 삼성디스플레이 주식회사 표시 장치
CN115188752A (zh) * 2022-06-30 2022-10-14 湖北长江新型显示产业创新中心有限公司 显示面板、显示装置及控制方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060036792A (ko) * 2004-10-26 2006-05-02 엘지전자 주식회사 유기 전계발광표시소자 및 그 제조방법
KR20130126408A (ko) * 2012-05-11 2013-11-20 엘지디스플레이 주식회사 유기전계 발광소자의 제조 방법
KR20160053383A (ko) * 2014-11-04 2016-05-13 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 구비하는 유기전계발광 표시장치
US20180175009A1 (en) * 2016-12-21 2018-06-21 Samsung Display Co., Ltd. Light emitting device and display device including the same
KR20200088962A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치 및 이를 포함하는 표시 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106887488B (zh) * 2015-12-15 2019-06-11 群创光电股份有限公司 发光二极管及使用此发光二极管所制得的显示装置
KR20210044938A (ko) * 2019-10-15 2021-04-26 삼성디스플레이 주식회사 표시 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060036792A (ko) * 2004-10-26 2006-05-02 엘지전자 주식회사 유기 전계발광표시소자 및 그 제조방법
KR20130126408A (ko) * 2012-05-11 2013-11-20 엘지디스플레이 주식회사 유기전계 발광소자의 제조 방법
KR20160053383A (ko) * 2014-11-04 2016-05-13 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 구비하는 유기전계발광 표시장치
US20180175009A1 (en) * 2016-12-21 2018-06-21 Samsung Display Co., Ltd. Light emitting device and display device including the same
KR20200088962A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치 및 이를 포함하는 표시 장치

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