WO2022215818A1 - 발광 소자 및 이를 포함하는 표시 장치 - Google Patents

발광 소자 및 이를 포함하는 표시 장치 Download PDF

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김범준
강종혁
이원호
임현덕
조은아
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Definitions

  • the present invention relates to a light emitting device and a display device including the same.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device for displaying an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • the light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • the problem to be solved by the present invention is to fix a light emitting device core including a first semiconductor layer, a device active layer disposed on the first semiconductor layer, and a second semiconductor layer disposed on the device active layer to be symmetrical to each other through a bonding layer. This is to provide a light emitting device that can omit the deflection alignment.
  • Another object of the present invention is to provide a display device including the light emitting device.
  • a light emitting device includes a core structure extending in a first direction, wherein the core structure includes a first light emitting device core extending in the first direction, extending in the first direction, , a second light emitting element core spaced apart from the first light emitting element core, and a first bonding layer disposed between the first light emitting element core and the second light emitting element core, wherein the first light emitting element core and the Each of the second light emitting device cores includes a first semiconductor layer, a second semiconductor layer spaced apart from the first semiconductor layer, and a device active layer disposed between the first semiconductor layer and the second semiconductor layer, wherein the first The stacking direction of the first semiconductor layer, the device active layer and the second semiconductor layer of the light emitting device core and the stacking direction of the first semiconductor layer, the device active layer and the second semiconductor layer of the second light emitting device core are mutually in the opposite direction.
  • the first semiconductor layer, the device active layer, and the second semiconductor layer are sequentially disposed along the first direction, and the second light emitting device core is disposed in a direction opposite to the first direction.
  • a first semiconductor layer, the device active layer, and the second semiconductor layer may be sequentially disposed.
  • the second light emitting device core may be spaced apart from the first light emitting device core in the first direction.
  • the first semiconductor layer of each of the first light emitting element core and the second light emitting element core is doped with a first conductivity type dopant
  • the second semiconductor layer of each of the first light emitting element core and the second light emitting element core Silver may be doped with a second conductivity type dopant.
  • the first conductivity type may be n-type, and the second conductivity type may be p-type.
  • the first semiconductor layer of the first light emitting device core may be disposed at a first end of the light emitting device, and the first semiconductor layer of the second light emitting device core may be disposed at a second end of the light emitting device.
  • the core structure may be symmetrical with respect to a reference line passing through a center of the core structure in a second direction crossing the first direction.
  • the device may further include an insulating layer surrounding the side surface of the core structure.
  • Each of the first light emitting element core and the second light emitting element core further includes a reflective electrode layer, wherein the reflective electrode layer of the first light emitting element core is formed between the second semiconductor layer of the first light emitting element core and the first bonding layer.
  • the reflective electrode layer of the second light emitting device core may be disposed between the second semiconductor layer of the second light emitting device core and the first bonding layer.
  • the reflective electrode layer may include a metal material having high reflectance or a distributed Bragg reflector (DBR) layer.
  • DBR distributed Bragg reflector
  • the first bonding layer may electrically connect the first light emitting element core and the second light emitting element core.
  • the first bonding layer may electrically connect the first light emitting element core and the second light emitting element core.
  • the core structure may include a third light emitting device core disposed between the first light emitting device core and the first bonding layer; a fourth light emitting device core disposed between the second light emitting device core and the first bonding layer; a second bonding layer disposed between the first light emitting element core and the third light emitting element core; and a third bonding layer disposed between the second light emitting device core and the fourth light emitting device core.
  • Each of the third light emitting element core and the fourth light emitting element core includes a first semiconductor layer, a second semiconductor layer spaced apart from the first semiconductor layer, and a device disposed between the first semiconductor layer and the second semiconductor layer It may include an active layer.
  • the stacking direction of the first semiconductor layer, the device active layer, and the second semiconductor layer of the third light emitting device core is the same as that of the second light emitting device core, and the first semiconductor layer of the fourth light emitting device core, the A stacking direction of the device active layer and the second semiconductor layer may be the same as that of the first light emitting device core.
  • the length of the first semiconductor layer of the first light emitting element core is longer than the length of the second semiconductor layer of the first light emitting element core, and the length of the first semiconductor layer of the second light emitting element core is the second longer than the length of the second semiconductor layer of the light emitting device core, and the first semiconductor layer of the first light emitting device core and the first semiconductor layer of the second light emitting device core are disposed at both ends of the light emitting device, respectively can
  • a display device is disposed on a substrate, first and second electrodes spaced apart from each other, and disposed between the first electrode and the second electrode, in a first direction Including a light emitting device including a core structure extending to, the core structure, the first light emitting device core extending in the first direction; a second light emitting element core extending in the first direction and spaced apart from the first light emitting element core; and a bonding layer disposed between the first light emitting element core and the second light emitting element core, wherein the first light emitting element core and the second light emitting element core each have a first semiconductor layer, the first semiconductor layer and a second semiconductor layer spaced apart, and a device active layer disposed between the first semiconductor layer and the second semiconductor layer, wherein the first semiconductor layer, the device active layer, and the second semiconductor of the first light emitting device core
  • the stacking direction of the layers and the stacking directions of the first semiconductor layer, the device active layer, and the second semiconductor layer of the second light emitting device core are opposite to each
  • the first semiconductor layer, the device active layer, and the second semiconductor layer are sequentially disposed along the first direction, and the second light emitting device core is disposed in a direction opposite to the first direction.
  • a first semiconductor layer, the device active layer, and the second semiconductor layer may be sequentially disposed.
  • the first semiconductor layer of the first light emitting device core may be disposed at a first end of the light emitting device, and the first semiconductor layer of the second light emitting device core may be disposed at a second end of the light emitting device.
  • first connection electrode electrically connected to the first electrode and the bonding layer; and a second connection electrode electrically connected to both ends of the second electrode and the light emitting device.
  • the first connection electrode is in electrical contact with a partial region of the first electrode and a partial region of the bonding layer, respectively, and the second connection electrode is electrically connected to a partial region of the second electrode and both ends of the light emitting device, respectively can be contacted with
  • the light emitting device may include a device insulating layer surrounding the side surface of the core structure.
  • the device insulating layer may expose at least a partial region of the bonding layer.
  • the first connection electrode may contact the bonding layer exposed by the device insulating layer.
  • the light emitting device may physically bond and electrically connect the first light emitting device core and the second light emitting device core, in which the stacking directions of the plurality of semiconductor layers are opposite to each other, through a bonding layer. Since the stacking directions of the plurality of semiconductor layers of the first light emitting element core and the second light emitting element core are opposite to each other, the semiconductor layers positioned at both ends of the light emitting element may have the same conductivity type. Specifically, a first conductivity-type semiconductor layer (ie, an n-type semiconductor layer) may be disposed at both ends of the light emitting device.
  • the light emitting device may have a structure that is symmetrical with respect to a reference line passing through the center of the light emitting device and passing in the other direction crossing the one extending direction.
  • the same specific conductivity type semiconductor layer (n-type semiconductor layer or p-type semiconductor layer) can be disposed on both ends of the light emitting device. Accordingly, during the manufacturing process of the display device, the bias alignment process of aligning a specific conductivity-type semiconductor layer (n-type semiconductor layer or p-type semiconductor layer) included in the light emitting device in the same direction may be omitted. In addition, since an additional deflection alignment process may be omitted, the manufacturing process efficiency of the display device may be improved.
  • the light emitting device has a symmetrical structure, a specific conductivity type semiconductor layer (n-type semiconductor layer or p-type semiconductor layer) of the light emitting device is aligned in the same direction without an additional biased alignment process, so that the light emitting efficiency of the light emitting device can be improved. have.
  • FIG. 1 is a perspective view of a light emitting device according to an embodiment.
  • FIG. 2 is a cross-sectional view of a light emitting device according to an exemplary embodiment.
  • 3 to 10 are cross-sectional views illustrating a manufacturing process of a light emitting device according to an exemplary embodiment.
  • FIG. 11 is a plan view of a display device according to an exemplary embodiment.
  • FIG. 12 is a plan view illustrating an example of one pixel of a display device according to an exemplary embodiment.
  • FIG. 13 is a cross-sectional view illustrating an example taken along line I-I' of FIG. 12 .
  • FIG. 14 is a cross-sectional view illustrating an example taken along line II-II' of FIG. 12 .
  • FIG. 15 is an enlarged plan view illustrating a part of one pixel of FIG. 12 .
  • 16 is a cross-sectional view illustrating an example taken along line III-III′ of FIG. 15 .
  • 17 is a cross-sectional view illustrating an example taken along line IV-IV' of FIG. 15 .
  • FIG. 18 is a cross-sectional view illustrating an example taken along the line V-V' of FIG. 15 .
  • 19 is a cross-sectional view illustrating a traveling direction of light emitted from a light emitting device included in a display device according to an exemplary embodiment.
  • FIG. 20 is a cross-sectional view illustrating another example taken along line III-III' of FIG. 15 .
  • 21 is a plan view illustrating another example of one pixel of a display device according to an exemplary embodiment.
  • FIG. 22 is a plan view illustrating another example of one pixel of a display device according to an exemplary embodiment.
  • FIG. 23 is a plan view illustrating another example of one pixel of a display device according to an exemplary embodiment.
  • 24 is a cross-sectional view of a light emitting device according to another embodiment.
  • 25 is a cross-sectional view of a light emitting device according to another embodiment.
  • 26 is a cross-sectional view of a light emitting device according to another embodiment.
  • 27 is a plan view illustrating an example of one pixel of a display device according to another exemplary embodiment.
  • FIG. 28 is an enlarged plan view illustrating a part of one pixel of FIG. 27 .
  • 29 is a cross-sectional view illustrating an example taken along line VI-VI' of FIG. 28 .
  • FIG. 30 is a plan view illustrating another example of one pixel of a display device according to another exemplary embodiment.
  • references to an element or layer “on” or “on” another element or layer includes not only directly on the other element or layer, but also with intervening other layers or other elements. include all On the other hand, reference to an element “directly on” or “directly on” indicates that no intervening element or layer is interposed.
  • 1 is a perspective view of a light emitting device according to an embodiment.
  • 2 is a cross-sectional view of a light emitting device according to an exemplary embodiment.
  • the light emitting device ED is a particle-type device and may have a shape extending in one direction (X).
  • the light emitting device ED may have a rod having an aspect ratio, a tube, or a cylindrical shape.
  • the length of the light emitting device ED is greater than the diameter of the light emitting device ED, and the aspect ratio may be about 6:5 to about 100:1, but is not limited thereto.
  • Shapes described in the specification also include shapes that are substantially the same as those described.
  • the light emitting device ED may have a size of a nano-meter scale (about 1 nm or more and less than about 1 ⁇ m) to a micro-meter scale (about 1 ⁇ m or more and less than about 1 mm).
  • the light emitting device ED may have both a diameter and a length of a nanometer scale, or both of the light emitting device ED may have a size of a micrometer scale.
  • the diameter of the light emitting device ED may have a size on a nanometer scale, while the length of the light emitting device ED may have a size on a micrometer scale.
  • some of the light emitting devices ED have dimensions on the nanometer scale in diameter and/or length, while some of the light emitting devices ED have dimensions on the micrometer scale in diameter and/or length. may be
  • the light emitting device ED may include an inorganic light emitting diode.
  • the inorganic light emitting diode may include a plurality of semiconductor layers.
  • an inorganic light emitting diode may include a first conductivity type (eg, n-type) semiconductor layer (or first semiconductor layer), a second conductivity type (eg, p-type) semiconductor layer (or second semiconductor layer) and between them. It may include an active semiconductor layer (or device active layer) interposed therebetween.
  • the active semiconductor layer receives holes and electrons from the first conductivity-type semiconductor layer and the second conductivity-type semiconductor layer, respectively, and the holes and electrons reaching the active semiconductor layer may combine with each other to emit light.
  • the light emitting device ED includes the core structure 30 including the plurality of semiconductor layers described above and the device insulating layer 38 surrounding the outer circumferential surface of the core structure 30 .
  • the core structure 30 may have a shape extending in one direction (X).
  • the shape of the core structure 30 may follow the shape of the light emitting device ED.
  • the shape of the core structure 30 may be a rod or a cylindrical shape similar to the shape of the light emitting device ED described above.
  • “upper” refers to the second light emitting device core 30B based on the bonding layer 39 to be described later in one direction (X).
  • “top surface” indicates a surface facing one side in one direction (X).
  • “lower” indicates the other side opposite to the one direction (X), and “lower surface” indicates the surface facing the other side in one direction (X).
  • the core structure 30 may include at least two light emitting device cores and a bonding layer 39 disposed between the light emitting device cores.
  • Each of the at least two light emitting device cores may include the plurality of semiconductor layers described above.
  • the at least two light emitting device cores may each include a first conductivity-type (eg, n-type) semiconductor layer, a second conductivity-type (eg, p-type) semiconductor layer, and an active semiconductor layer interposed therebetween. have.
  • Each of the at least two light emitting device cores may further include a reflective electrode layer disposed on the second conductivity type (eg, p-type) semiconductor layer.
  • the core structure 30 includes a first light emitting device core 30A, a second light emitting device core 30B, and a bonding layer 39 .
  • the first light emitting device core 30A may have a shape extending in one direction (X).
  • the first light emitting element core 30A may have a rod or cylindrical shape similar to the shape of the light emitting element ED.
  • the first light emitting element core 30A has a shape similar to that of the core structure 30 , but the length of the first light emitting element core 30A is shorter than the length of the core structure 30 , and the length of the first light emitting element core 30A
  • the diameter may be the same as the diameter of the core structure 30 .
  • the second light emitting device core 30B may be disposed to be spaced apart from the first light emitting device core 30A in one direction (X). Like the first light emitting device core 30A, the second light emitting device core 30B may have a shape extending in one direction (X). The second light emitting element core 30B may have a rod or cylindrical shape similar to the shape of the light emitting element ED. The second light emitting element core 30B has a shape similar to that of the core structure 30 , but the length of the second light emitting element core 30B is shorter than the length of the core structure 30 , and the length of the second light emitting element core 30B The diameter may be the same as the diameter of the core structure 30 .
  • the second light emitting device core 30B may have substantially the same shape as that of the first light emitting device core 30A.
  • the length of the first light emitting element core 30A and the length of the second light emitting element core 30B may be the same.
  • the diameter of the first light emitting element core 30A and the diameter of the second light emitting element core 30B may be the same.
  • the side surface of the first light emitting element core 30A and the side surface of the second light emitting element core 30B may be aligned with each other.
  • the first light emitting device core 30A includes a first semiconductor layer 31A, a second semiconductor layer 32A, and a device active layer 33A disposed between the first semiconductor layer 31A and the second semiconductor layer 32A. may include The first light emitting device core 30A may further include a reflective electrode layer 37A disposed on the second semiconductor layer 32A.
  • the second semiconductor layer 32A of the first light emitting element core 30A may be disposed between the element active layer 33A of the first light emitting element core 30A and the reflective electrode layer 37A of the first light emitting element core 30A.
  • the first semiconductor layer may be a first conductivity type (eg, n-type) semiconductor layer
  • the second semiconductor layer may be a second conductivity type (eg, p-type) semiconductor layer.
  • the first semiconductor layer 31A of the first light emitting element core 30A is the 1n-th semiconductor layer 31A
  • the second semiconductor layer 32A of the first light-emitting element core 30A is the 1p semiconductor layer.
  • the device active layer 33A of the first light emitting device core 30A is a first device active layer 33A
  • the reflective electrode layer 37A of the first light emitting device core 30A is a first reflective electrode layer 37A may also be referred to as
  • the 1n-th semiconductor layer 31A may be doped with a dopant of the first conductivity type.
  • the first conductivity type dopant may be Si, Ge, Sn, or the like.
  • the 1n-th semiconductor layer 31A may be n-GaN doped with n-type Si.
  • the 1p-th semiconductor layer 32A may be disposed to be spaced apart from the 1n-th semiconductor layer 31A with the first device active layer 33A interposed therebetween.
  • the 1p semiconductor layer 32A may be doped with a second conductivity type dopant such as Mg, Zn, Ca, Se, or Ba.
  • the first p semiconductor layer 32A may be p-GaN doped with p-type Mg.
  • the first device active layer 33A may include a material having a single or multiple quantum well structure. As described above, the first device active layer 33A may emit light by combining electron-hole pairs according to an electric signal applied through the 1n-th semiconductor layer 31A and the 1p-th semiconductor layer 32A.
  • the first device active layer 33A may have a structure in which a type of semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked, and the wavelength band of the emitted light It may include other Group 3 to Group 5 semiconductor materials according to the present invention.
  • the first reflective electrode layer 37A may be disposed on the 1p semiconductor layer 32A.
  • the 1p semiconductor layer 32A may be disposed between the first reflective electrode layer 37A and the first device active layer 33A.
  • the first reflective electrode layer 37A may be in contact with the 1p semiconductor layer 32A and the bonding layer 39 , respectively.
  • the first reflective electrode layer 37A determines the propagation direction of light emitted from the first device active layer 33A of the first light emitting device core 30A and traveling toward the center of the middle core structure 30 of the first light emitting device ED. It may serve to change to the end (ED_S1) side.
  • the first reflective electrode layer 37A may be an ohmic contact electrode, but is not limited thereto, and may be a Schottky contact electrode.
  • the first reflective electrode layer 37A may be electrically connected to both ends of the first light emitting element core 30A and the connection electrode for applying an electric signal to the 1n-th semiconductor layer 31A and the 1p-th semiconductor layer 32A, respectively , may be disposed between the 1p semiconductor layer 32A and the connection electrode to reduce resistance.
  • the first reflective electrode layer 37A may include a metal material having high reflectivity.
  • the first reflective electrode layer 37A may include at least one of aluminum (Al) and silver (Ag), but is not limited thereto.
  • the first reflective electrode layer 37A as an ohmic electrode having a high reflectance, when the light emitting device ED is disposed in the display device 10 , a driving voltage is reduced and light is emitted from the light emitting device ED. Extraction can be improved.
  • the second light emitting device core 30B may have a shape extending in one direction (X). Like the first light emitting element core 30A, the second light emitting element core 30B includes a first semiconductor layer 31B, a second semiconductor layer 32B, a first semiconductor layer 31B, and a second semiconductor layer 32B. ) may include a device active layer 33B disposed between them. The second light emitting device core 30B may further include a reflective electrode layer 37B disposed on the second semiconductor layer 32B. The second semiconductor layer 32B of the second light emitting element core 30B is disposed between the reflective electrode layer 37B of the second light emitting element core 30B and the element active layer 33B of the second light emitting element core 30B.
  • the first semiconductor layer 31B of the second light emitting element core 30B is a 2n-th semiconductor layer 31B
  • the second semiconductor layer 32B of the second light-emitting element core 30B is a 2p-th semiconductor layer 32B.
  • the device active layer 33B of the second light emitting device core 30B is referred to as the second device active layer 33B
  • the reflective electrode layer 37B of the second light emitting device core 30B is also referred to as a second reflective electrode layer 37B.
  • the 2n-th semiconductor layer 31B may be doped with a dopant of the first conductivity type.
  • the first conductivity type dopant may be Si, Ge, Sn, or the like.
  • the 2n-th semiconductor layer 31B may include the same material or a similar material as that of the 1n-th semiconductor layer 31A, and may have substantially the same structure.
  • the 2n-th semiconductor layer 31B may be n-GaN doped with n-type Si.
  • the 2p-th semiconductor layer 32B may be disposed to be spaced apart from the 2n-th semiconductor layer 31B with the second device active layer 33B interposed therebetween.
  • the 2p semiconductor layer 32B may be doped with a second conductivity type dopant such as Mg, Zn, Ca, Se, or Ba.
  • the 2p semiconductor layer 32B may include the same material or a similar material as that of the 1p semiconductor layer 32A, and may have substantially the same structure.
  • the second p semiconductor layer 32B may be p-GaN doped with p-type Mg.
  • the second device active layer 33B may include a material having a single or multiple quantum well structure. As described above, the second device active layer 33B may emit light by combining electron-hole pairs according to an electric signal applied through the 2n-th semiconductor layer 31B and the 2p-th semiconductor layer 32B.
  • the second device active layer 33B may include the same material or a similar material as that of the first device active layer 33A, and may have substantially the same structure.
  • the second reflective electrode layer 37B may be disposed on the 2p semiconductor layer 32B.
  • the 2p semiconductor layer 32B may be disposed between the second reflective electrode layer 37B and the second device active layer 33B.
  • the second reflective electrode layer 37B may contact the second p semiconductor layer 32B and the bonding layer 39 , respectively.
  • the second reflective electrode layer 37B may include the same material or a similar material as that of the first reflective electrode layer 37A, and may have substantially the same structure.
  • the second reflective electrode layer 37B determines the propagation direction of light emitted from the second device active layer 33B of the second light emitting device core 30B and propagating toward the center of the middle core structure 30 of the light emitting device ED. It may serve to change to the end (ED_S2) side.
  • the second reflective electrode layer 37B may be an ohmic contact electrode, but is not limited thereto, and may be a Schottky contact electrode.
  • the second reflective electrode layer 37B is formed when both ends of the second light emitting element core 30B and the connection electrode are electrically connected to each other to apply an electric signal to the 2n-th semiconductor layer 31B and the 2p-th semiconductor layer 32B. , may be disposed between the 2p semiconductor layer 32B and the connection electrode to reduce resistance.
  • the second reflective electrode layer 37B may include a metal material having high reflectivity.
  • the first reflective electrode layer 37A may include at least one of aluminum (Al) and silver (Ag), but is not limited thereto.
  • the stacking direction of the 1n-th semiconductor layer 31A, the first device active layer 33A, the 1p semiconductor layer 32A, and the first reflective electrode layer 37A of the first light-emitting element core 30A and the second light-emitting element core ( 30B), the stacking directions of the 2n-th semiconductor layer 31B, the second device active layer 33B, the 2p-th semiconductor layer 32B, and the second reflective electrode layer 37B may be opposite to each other.
  • the 1n-th semiconductor layer 31A, the first device active layer 33A, the 1p-semiconductor layer 32A, and the first reflective electrode layer 37A of the first light emitting device core 30A are formed in one direction (X).
  • the 2n-th semiconductor layer 31B, the second device active layer 33B, the 2p-th semiconductor layer 32B, and the second reflective electrode layer 37B of the second light emitting device core 30B are sequentially disposed along, and the 2n-th semiconductor layer 31B, the second device active layer 33B, the 2p-th semiconductor layer 32B, and the second reflective electrode layer 37B of the second light emitting device core 30B are aligned in one direction (X). ) may be sequentially arranged along the opposite direction.
  • the first light emitting element core 30A and the second light emitting element core 30B may be disposed such that the first conductivity-type semiconductor layer (or the first semiconductor layer or the n-type semiconductor layer) faces both ends of the light emitting element ED.
  • the 1n-th semiconductor layer 31A of the first light-emitting element core 30A is positioned at the first end ED_S1 of the light-emitting element ED
  • the first end ED_S1 of the light emitting device ED is the one end 31A_S1 of the 1n-th semiconductor layer 31A
  • the second end ED_S2 of the light emitting device ED is the 2n-th semiconductor layer 31B.
  • the length of the first conductive type semiconductor layer (or the first semiconductor layer or the n-type semiconductor layer) of the first light emitting element core 30A and the second light emitting element core 30B is equal to the length of the first light emitting element core 30A and The length of the second conductivity-type semiconductor layer (or the second semiconductor layer or the p-type semiconductor layer) of the second light emitting element core 30B may be longer.
  • the bonding layer 39 may be disposed between the first light emitting device core 30A and the second light emitting device core 30B.
  • the bonding layer 39 is disposed between the first light emitting element core 30A and the second light emitting element core 30B to physically fix the first light emitting element core 30A and the second light emitting element core 30B; At the same time, the first light emitting element core 30A and the second light emitting element core 30B may be electrically connected.
  • the bonding layer 39 is disposed between the first reflective electrode layer 37A of the first light emitting element core 30A and the second reflective electrode layer 37B of the second light emitting element core 30B to fix them, It can be electrically connected.
  • the bonding layer 39 may contact the first reflective electrode layer 37A and the second reflective electrode layer 37B, respectively.
  • the bonding layer 39 may be used to bond the first semiconductor stacked structure WS1 and the second semiconductor stacked structure WS2 to each other during a process of manufacturing the light emitting device ED, as will be described later.
  • the bonding layer 39 may include a conductive material having a low melting point to facilitate bonding the first semiconductor stack structure WS1 and the second semiconductor stack structure WS2 to each other.
  • the bonding layer 39 may include a metal material having a melting point at a temperature of about 350° C. or less, but is not limited thereto.
  • the bonding layer 39 may include an eutectic alloy or a fusible alloy.
  • the bonding layer 39 may be a region in contact with the connection electrode when the light emitting element ED is disposed on the display device 10 (refer to FIG. 11 ) to be described later.
  • An electrical signal may be applied to the 1p semiconductor layer 32A of the first light emitting device core 30A and the 2p semiconductor layer 32B of the second light emitting device core 30B through the bonding layer 39 .
  • side surfaces of the first light emitting element core 30A, the second light emitting element core 30B, and the bonding layer 39 may be aligned in parallel with each other.
  • the core structure 30 may have a structure symmetrical with respect to the reference line Lx passing the center of the core structure 30 in the other direction crossing the one direction X.
  • the light emitting device ED includes a 1n-th semiconductor layer 31A, a first device active layer 33A, a 1p-th semiconductor layer 32A, a first reflective electrode layer 37A, and a bonding layer ( 39), a second reflective electrode layer 37B, a second p semiconductor layer 32B, a second device active layer 33B, and a 2n-th semiconductor layer 31B may be sequentially stacked.
  • the thickness d1_A of the 1n-th semiconductor layer 31A and the thickness d1_B of the 2n-th semiconductor layer 31B are substantially the same. can do.
  • a thickness d2_A of the first p semiconductor layer 32A and a thickness d2_B of the second p semiconductor layer 32B may be substantially the same.
  • a thickness d3_A of the first device active layer 33A and a thickness d3_B of the second device active layer 33B may be substantially the same.
  • the thickness d4_A of the first reflective electrode layer 37A and the thickness d4_B of the second reflective electrode layer 37B may be substantially the same.
  • the thickness of the bonding layer d5 may be sufficiently thick to facilitate contact with a connection electrode, which will be described later.
  • the thickness of the bonding layer d5 may be greater than the thickness d4_A of the first reflective electrode layer 37A and the thickness d4_B of the second reflective electrode layer 37B.
  • the device insulating layer 38 may be disposed to surround the side surface 30SS of the core structure 30 .
  • the device insulating layer 38 may be disposed to surround at least side surfaces of the first and second device active layers 33A and 33B, and may extend in one direction X in which the core structure 30 extends.
  • the device insulating layer 38 may function to protect a plurality of semiconductor layers and device active layers of the first and second light emitting device cores 30A and 30B. Since the device insulating layer 38 includes a material having insulating properties, an electrical short that may occur when an electrode transmitting an electrical signal to the light emitting device ED and the first and second device active layers 33A and 33B are in direct contact. can prevent In addition, since the device insulating film 38 protects each side surface of the plurality of semiconductor layers including the first and second device active layers 33A and 33B, a decrease in luminous efficiency can be prevented.
  • the device insulating layer 38 extends in one direction (X) on the side surface of the core structure 30 to completely cover the side surface of the first light emitting device core 30A to the side surface of the second light emitting device core 30B. , but not limited thereto.
  • the device insulating layer 38 covers or overlaps only the side surfaces of a part of the semiconductor layer including the first and second device active layers 33A and 33B, or covers a partial region of the side surface of the 2n-th semiconductor layer 31B. Cover or overlap, but other partial regions of the side surface of the 2n-th semiconductor layer 31B may be exposed.
  • the device insulating layer 38 is formed as a single layer, the present invention is not limited thereto.
  • the device insulating layer 38 may have a structure in which a plurality of insulating layers including an insulating material are stacked.
  • the first light emitting device core 30A and the second light emitting device core 30B in which the stacking directions of the plurality of semiconductor layers are opposite to each other are physically bonded through the bonding layer 39 . and electrically connected. Since the stacking directions of the plurality of semiconductor layers of the first light emitting element core 30A and the second light emitting element core 30B are opposite to each other, the semiconductor layers positioned at both ends of the light emitting element ED have the same conductivity type. can do. Specifically, a first conductivity-type semiconductor layer (ie, an n-type semiconductor layer) may be disposed on both ends of the light emitting device ED. In addition, the light emitting device ED may have a symmetrical structure with respect to the reference line Lx passing through the center of the light emitting device ED and passing through the other direction crossing the one direction X.
  • the same specific conductivity type semiconductor layer (n-type semiconductor layer or p-type semiconductor layer) may be disposed at both ends of the light emitting device ED. Therefore, during the manufacturing process of the display device 10 (refer to FIG. 11 ), the bias alignment process of aligning a specific conductivity-type semiconductor layer (n-type semiconductor layer or p-type semiconductor layer) included in the light emitting device ED in the same direction is omitted. can do. In addition, since an additional deflection alignment process may be omitted, the manufacturing process efficiency of the display device 10 may be improved.
  • the light emitting device ED since the light emitting device ED has a symmetrical structure, a specific conductivity type semiconductor layer (n-type semiconductor layer or p-type semiconductor layer) of the light emitting device ED is aligned in the same direction without an additional biased alignment process. The luminous efficiency of ED) can be improved.
  • 3 to 10 are cross-sectional views illustrating a manufacturing process of a light emitting device according to an exemplary embodiment.
  • first direction DD1 and a second direction DD2 are defined in the drawings of the exemplary embodiment for describing the manufacturing process of the light emitting device ED.
  • the first direction DD1 and the second direction DD2 may be perpendicular to each other. 3 to 10
  • the second direction DD2 may be a direction in which a plurality of material layers formed on the first base substrate 1000A are stacked.
  • “upper” refers to the light emitting device from one surface (or upper surface) of the first base substrate 1000A in the second direction DD2 to one side.
  • a direction in which the plurality of semiconductor layers of (ED) are stacked is indicated, and “top surface” indicates a surface facing one side in the second direction DD2 .
  • “lower” indicates the other side in the second direction DD2
  • “lower surface” refers to the surface facing the other side in the second direction DD2.
  • a first semiconductor stacked structure WS1 and a second semiconductor stacked structure WS2 are prepared.
  • the first semiconductor stacked structure WS1 and the second semiconductor stacked structure WS2 may have substantially the same structure.
  • the structure of the first semiconductor stacked structure WS1 will be mainly described, and the second semiconductor stacked structure WS2 will be described mainly with differences from the first semiconductor stacked structure WS1 .
  • the first semiconductor stack structure WS1 is disposed on the first base substrate 1000A, the first stack structure 300A disposed on the first base substrate 1000A, and the first stack structure 300A. and a first bonding material layer 390A.
  • the first base substrate 1000A may include a sapphire substrate (AlxOy) or a transparent substrate such as glass.
  • the base substrate 1100 may be a sapphire substrate (AlxOy).
  • a buffer material layer may be further disposed on one surface 1000A_S1 of the first base substrate 1000A.
  • the buffer material layer may serve to reduce a difference in lattice constant between the first base substrate 1100A and the first semiconductor material layer 310A to be described later.
  • the buffer material layer may include an undoped semiconductor.
  • the buffer material layer may include the same material or a similar material as the first semiconductor material layer 310A to be described later, but may include a material not doped with a first conductivity type dopant or a second conductivity type dopant, for example, n-type or p-type. can buffer material layer) may be omitted depending on the type of the first base substrate 1000A.
  • the first base substrate 1000A may include a first surface 1000A_S1 and a second surface 1000A_S2 opposite to the first surface 1000A_S1 . It may be the upper surface of the first surface 1000A_S1 of the first base substrate 1000A in FIG. 3 , and the lower surface of the second surface 1000A_S2 of the first base substrate 1000A in FIG. 3 .
  • the first stacked structure 300A may be disposed on the first surface 1000A_S1 of the first base substrate 1000A.
  • the first surface 1000A_S1 of the first base substrate 1000A on which the first stack structure 300A is formed may be a top surface of the first base substrate 1000A.
  • the first stacked structure 300A may include a first semiconductor material layer 310A, a device active material layer 330A, a second semiconductor material layer 320A, and a reflective electrode material layer 370A.
  • the first semiconductor material layer 310A, the device active material layer 330A, the second semiconductor material layer 320A, and the reflective electrode material layer 370A are formed on the first surface 1000A_S1 of the first base substrate 1000A. They may be sequentially stacked.
  • the plurality of material layers included in the first stacked structure 300A may be formed by performing a conventional process.
  • the first surface 310A_S1 of the first semiconductor material layer 310A of the first stacked structure 300A placed on the first base substrate 1000A faces downward, and the device active layer of the first stacked structure 300A faces downward.
  • the second surface 310A_S2 of the first semiconductor material layer 310A of the first stacked structure 300A on which the 330A is placed may face upward.
  • the plurality of layers included in the first stacked structure 300A may correspond to respective layers included in the first light emitting device core 30A according to an exemplary embodiment.
  • each of the first semiconductor material layer 310A, the device active material layer 330A, the second semiconductor material layer 320A, and the reflective electrode material layer 370A of the first stack structure 300A is a first light emitting device.
  • each layer contains the same material or a similar material. can do.
  • the first bonding material layer 390A may be disposed on the first stacked structure 300A.
  • the first bonding material layer 390A may be a layer for bonding the first semiconductor stacked structure WS1 and the second semiconductor stacked structure WS2 to each other.
  • the first bonding material layer 390A may include a conductive material having a low melting point.
  • the first bonding material layer 390A may include a metal material having a melting point at a temperature of about 350° C. or less, but is not limited thereto.
  • the first bonding material layer 390A may include an eutectic alloy or a fusible alloy.
  • the second semiconductor stack structure WS2 includes a second base substrate 1000B, a second stack structure 300B disposed on the second base substrate 1000B, and a second stack structure 300B disposed on the second stack structure 300B.
  • a second bonding material layer 390B may be included.
  • the second base substrate 1000B may be substantially the same as the first base substrate 1000A.
  • the second base substrate 1000B may include a sapphire substrate (AlxOy) or a transparent substrate such as glass.
  • the second base substrate 1000B may include a first surface 1000B_S1 and a second surface 1000B_S2 opposite to the first surface 1000B_S1. It may be an upper surface of the first surface 1000B_S1 of the second base substrate 1000B in FIG. 3 and a lower surface of the second surface 1000B_S2 of the second base substrate 1000B in FIG. 3 .
  • the second stacked structure 300B may be disposed on the first surface 1000B_S1 of the second base substrate 1000B.
  • the first surface 1000B_S1 of the second base substrate 1000B on which the second stack structure 300B is formed may be a top surface of the second base substrate 1000B.
  • the second stacked structure 300B may include a first semiconductor material layer 310B, a device active material layer 330B, a second semiconductor material layer 320B, and a reflective electrode material layer 370B.
  • the first surface 310B_S1 of the first semiconductor material layer 310B of the second stack structure 300B placed on the second base substrate 1000B faces downward, and the device active layer 330B of the second stack structure 300B faces downward.
  • the second surface 310B_S2 of the first semiconductor material layer 310B of the second stacked structure 300B on which it is placed may face upward.
  • the plurality of layers included in the second stacked structure 300B may correspond to respective layers included in the second light emitting device core 30B according to an exemplary embodiment.
  • each of the first semiconductor material layer 310B, the device active material layer 330B, the second semiconductor material layer 320B, and the reflective electrode material layer 370B of the second stack structure 300B is a second light emitting device.
  • each layer includes the same material or a similar material. can do.
  • the second bonding material layer 390B may be disposed on the second stack structure 300B.
  • the second bonding material layer 390B may be a layer for bonding the first semiconductor stacked structure WS1 and the second semiconductor stacked structure WS2 to each other.
  • the second bonding material layer 390B may include the same material as the first bonding material layer 390A or a similar material.
  • the second bonding material layer 390B may include a conductive material having a melting point at a relatively low temperature.
  • the second bonding material layer 390B may include a metal material having a melting point at a temperature of about 350° C. or less, but is not limited thereto.
  • the second bonding material layer 390B may include an eutectic alloy or a fusible alloy.
  • the first semiconductor stacked structure WS1 and the second semiconductor stacked structure WS2 are bonded.
  • first semiconductor stacked structure WS1 and the second semiconductor stacked structure WS2 are bonded.
  • the bonding process of the first semiconductor stacked structure WS1 and the second semiconductor stacked structure WS2 is performed by the first bonding material layer 390A of the first semiconductor stacked structure WS1 and the second of the second semiconductor stacked structures WS2. Bonding may be performed using the bonding material layer 390B.
  • each of the first bonding material layer 390A and the second bonding material layer 390B may include a conductive material having a melting point at a relatively low temperature. Accordingly, as shown in FIG.
  • a third bonding material layer ( 390') may be formed.
  • the third bonding material layer 390 ′ may correspond to the bonding layer 39 of the light emitting device ED described above.
  • the first semiconductor stacked structure WS1 and the second semiconductor stacked structure WS2 may be bonded (or fixed) through the third junction material layer 390 ′ with the third junction material layer 390 ′ interposed therebetween. .
  • the second semiconductor stack structure WS2 is vertically inverted, so that the first surface 1000B_S1 of the second base substrate 1000B faces downward, and the second surface 1000B_S2 of the second base substrate 1000B faces downward. may face upwards.
  • the first surface 310A_S1 of the first semiconductor layer 310A of the first stack structure 300A faces downward
  • the first surface 310B_S1 of the first semiconductor layer 310B of the second stack structure 300B faces the bottom. ) can face upwards.
  • the second base substrate 1000B is removed.
  • the second base substrate 1000B disposed on the first semiconductor layer 310B of the second stack structure 300B is removed.
  • a method of removing the second base substrate 1000B is not particularly limited.
  • the second base substrate 1000B may be removed through a laser lift-off method. Through this process, the second base substrate 1000B may be removed to expose the first surface 310B_S1 of the first semiconductor layer 310B of the second stack structure 300B.
  • a plurality of core structures 30 spaced apart from each other are formed by etching the stack structure vertically (or in the second direction DD2 ).
  • a plurality of core structures 30 spaced apart from each other are formed by etching the stack structure vertically (or in the second direction DD2 ).
  • a vertical direction in which the first and second stacked structures 300A and 300B are etched may be parallel to a stacked direction of the plurality of material layers included in the first and second stacked structures 300A and 300B.
  • the first and second stacked structures 300A and 300B may be etched by a conventional method.
  • an etching mask MK is formed on the first and second stack structures 300A and 300B, and the first base substrate 1000A is used using the etching mask MK as a hard mask.
  • the etch mask MK may be formed on the first surface 310B_S1 of the first semiconductor layer 310B of the second stack structure 300B.
  • a third bonding material layer ( 390') may be etched together. Through the etching process, as shown in FIG. 7 , the side surface of the first light emitting element core 30A included in the core structure 30 , the side surface of the bonding layer 39 , and the second light emitting element core 30B The sides may be aligned side by side with each other.
  • an insulating material layer 380 is formed on the plurality of core structures 30 .
  • the insulating material layer 380 is formed on the outer surfaces of the plurality of core structures 30 .
  • the insulating material layer 380 is formed on the entire surface of the first base substrate 1000A, and includes not only the outer surface of the core structure 30 , but also the first base substrate 1000A exposed by the core structure 30 . It may also be formed on the first surface 1000A_S1.
  • the outer surface of the core structure 30 may include a side surface of the first light emitting element core 30A, a side surface of the bonding layer 39 , a side surface of the second light emitting element core 30B, and a first surface 31B_S1 . .
  • the first surface 31B_S1 of the second light emitting element core 30B may be the first surface 31B_S1 of the first semiconductor layer 31B of the second light emitting element core 30B.
  • the insulating material layer 380 corresponds to the device insulating layer 38 of the light emitting device ED, and may include the same material as the device insulating layer 38 or a similar material.
  • a portion of the insulating material layer 380 is removed to form the device insulating layer 38 exposing the upper surface of the core structure 30 .
  • an etching process of partially removing a portion of the insulating material layer 380 may be performed to expose the upper surface of the core structure 30 but surround the side surface of the core structure 30 .
  • the process of partially removing the insulating material layer 380 may be performed by an anisotropic etching process such as dry etching or etch-back.
  • the first surface 31B_S1 of the first semiconductor layer 31B of the second light emitting device core 30B may be exposed by the device insulating layer 38 .
  • the insulating material layer 380 disposed on the first surface 1000A_S1 of the first base substrate 1000A exposed in the region where the core structure 30 is spaced apart may also be partially removed.
  • a plurality of light emitting devices ED fixed on the first base substrate 1000A may be formed.
  • the plurality of light emitting devices ED fixed on the first base substrate 1000A are separated from the first base substrate 1000A.
  • the process of separating the plurality of light emitting devices ED is not particularly limited.
  • the process of separating the plurality of light emitting devices ED may be performed by a physical separation method or a chemical separation method.
  • the plurality of light emitting devices ED fixed on the first base substrate 1000A may be separated from the first base substrate 1000A by the separation process.
  • FIG. 11 is a plan view of a display device according to an exemplary embodiment.
  • the display device 10 displays a moving image or a still image.
  • the display device 10 may refer to any electronic device that provides a display screen.
  • An electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation system, a game machine, a digital camera, a camcorder, etc. may be included in the display device 10 .
  • the display device 10 includes a display panel that provides a display screen.
  • the display panel include an inorganic light emitting diode display panel, an organic light emitting display panel, a quantum dot light emitting display panel, a plasma display panel, a field emission display panel, and the like.
  • an inorganic light emitting diode display panel is applied is exemplified as an example of the display panel, but the present invention is not limited thereto, and the same technical idea may be applied to other display panels if applicable.
  • a third direction DR1 , a fourth direction DR2 , and a fifth direction DR3 are defined in the drawings of the exemplary embodiment of the display device 10 .
  • the third direction DR1 and the fourth direction DR2 may be perpendicular to each other in one plane.
  • the fifth direction DR3 may be a direction perpendicular to a plane in which the third direction DR1 and the fourth direction DR2 are positioned.
  • the fifth direction DR3 is perpendicular to each of the third direction DR1 and the fourth direction DR2 .
  • the fifth direction DR3 indicates a thickness direction (or display direction) of the display device 10 .
  • the display device 10 may have a rectangular shape including a long side and a short side in which the third direction DR1 is longer than the fourth direction DR2 in plan view.
  • a corner portion where the long side and the short side of the display device 10 meet on a flat surface may be a right angle, but is not limited thereto, and may have a rounded curved shape.
  • the shape of the display device 10 is not limited to the exemplified one and may be variously modified.
  • the display device 10 may have other shapes such as a square in plan view, a square having rounded corners (vertices), other polygons, or a circle.
  • the display surface of the display device 10 may be disposed on one side of the fifth direction DR3 that is the thickness direction.
  • “upper” indicates a display direction in one side of the fifth direction DR3
  • “top” indicates one side of the fifth direction DR3.
  • the term “lower” indicates a direction opposite to the display direction toward the other side in the fifth direction DR3
  • the lower surface refers to a surface facing the other side in the fifth direction DR3 .
  • “left”, “right”, “top”, and “bottom” indicate directions when the display device 10 is viewed from a plane.
  • DR2 represents the other side.
  • the display device 10 may include a display area DPA and a non-display area NDA.
  • the display area DPA is an area in which a screen can be displayed
  • the non-display area NDA is an area in which a screen is not displayed.
  • the shape of the display area DPA may follow the shape of the display device 10 .
  • the shape of the display area DPA may have a rectangular shape in plan view similar to the overall shape of the display device 10 .
  • the display area DPA may generally occupy the center of the display device 10 .
  • the display area DPA may include a plurality of pixels PX.
  • the plurality of pixels PX may be arranged in a matrix direction.
  • the shape of each pixel PX may be a rectangular or square shape in plan view.
  • each pixel PX may include a plurality of light emitting devices made of inorganic particles.
  • a non-display area NDA may be disposed around the display area DPA.
  • the non-display area NDA may completely or partially surround the display area DPA.
  • the non-display area NDA may constitute a bezel of the display device 10 .
  • FIG. 12 is a plan view illustrating an example of one pixel of a display device according to an exemplary embodiment.
  • each pixel PX of the display device 10 may include an emission area EMA and a non-emission area.
  • the light emitting area EMA may be an area from which light emitted from the light emitting device ED is emitted
  • the non-emission area may be defined as an area from which light emitted from the light emitting device ED does not reach and thus does not emit light.
  • the light emitting area EMA may include an area in which the light emitting device ED is disposed and an area adjacent thereto.
  • the light emitting region may further include a region in which light emitted from the light emitting device ED is reflected or refracted by other members to be emitted.
  • Each pixel PX may further include a sub-area SA disposed in the non-emission area.
  • the light emitting device ED may not be disposed in the sub area SA.
  • the sub area SA may be disposed on the upper side of the light emitting area EMA (or the other side of the fourth direction DR2 ) in one pixel PX.
  • the sub-area SA may be disposed between the emission areas EMA of the pixels PX disposed adjacent to each other in the fourth direction DR2 .
  • the sub-region SA may include a region in which the electrode layer 200 and the connection electrode 700 are electrically connected to each other through contact portions CT1 and CT2 to be described later.
  • the sub area SA may include a separation part ROP.
  • the separation portion ROP of the sub-region SA includes the first electrode 210 and the second electrode 220 included in the electrode layer 200 included in each pixel PX adjacent to each other in the fourth direction DR2 . ) may be regions separated from each other.
  • FIG. 13 is a cross-sectional view illustrating an example taken along line I-I' of FIG. 12 .
  • 14 is a cross-sectional view illustrating an example taken along line II-II' of FIG. 12 .
  • the display device 10 includes a substrate SUB, a circuit device layer CCL disposed on the substrate SUB, and a light emitting device layer disposed on the circuit device layer CCL.
  • the substrate SUB may be an insulating substrate.
  • the substrate SUB may be made of an insulating material such as glass, quartz, or polymer resin.
  • the substrate SUB may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, or the like.
  • the circuit element layer CCL may be disposed on the substrate SUB.
  • the circuit element layer CCL may include a lower metal layer 110 , a semiconductor layer 120 , a first conductive layer 130 , a second conductive layer 140 , and a plurality of insulating layers.
  • the lower metal layer 110 is disposed on the substrate SUB.
  • the lower metal layer 110 may include a light blocking layer BML, a first voltage line VL1 and a second voltage line VL2.
  • the first voltage line VL1 may overlap at least a portion of the first electrode SD1 of the transistor TR in the thickness direction of the substrate SUB.
  • a high potential voltage (or a first power supply voltage) supplied to the transistor TR may be applied to the first voltage line VL1 .
  • the second voltage line VL2 may overlap a second conductive pattern CDP2 to be described later in the thickness direction of the substrate SUB.
  • a low potential voltage (or a second power voltage) lower than the high potential voltage supplied to the first voltage line VL1 may be applied to the second voltage line VL2 .
  • the second power voltage applied to the second voltage line VL2 may be supplied to the second electrode 220 .
  • An alignment signal necessary for aligning the light emitting device ED may be applied to the second voltage line VL2 during the manufacturing process of the display device 10 .
  • a high potential voltage (or a first power supply voltage) supplied to the transistor TR is applied to the first voltage line VL1 , and a high potential supplied to the first voltage line VL1 is applied to the second voltage line VL2 .
  • a low potential voltage (or a second power voltage) lower than the voltage may be applied.
  • the light blocking layer BML may be disposed to cover or overlap at least the channel region of the active layer ACT of the transistor TR, and further to cover or overlap the entire active layer ACT of the transistor TR.
  • the present invention is not limited thereto, and the light blocking layer BML may be omitted.
  • the lower metal layer 110 may include a material that blocks light.
  • the lower metal layer 110 may be formed of an opaque metal material that blocks light transmission.
  • the buffer layer 161 may be disposed on the lower metal layer 110 .
  • the buffer layer 161 may be disposed to cover or overlap the entire surface of the substrate SUB on which the lower metal layer 110 is disposed.
  • the buffer layer 161 may serve to protect the plurality of transistors from moisture penetrating through the substrate SUB, which is vulnerable to moisture permeation.
  • the semiconductor layer 120 is disposed on the buffer layer 161 .
  • the semiconductor layer 120 may include the active layer ACT of the transistor TR. As described above, the active layer ACT of the transistor TR may be disposed to overlap the light blocking layer BML of the lower metal layer 110 .
  • the semiconductor layer 120 may include polycrystalline silicon, single crystal silicon, an oxide semiconductor, or the like.
  • the polycrystalline silicon may be formed by crystallizing amorphous silicon.
  • the active layer ACT of the transistor TR may include a plurality of doped regions doped with impurities and a channel region therebetween.
  • the semiconductor layer 120 may include an oxide semiconductor.
  • the oxide semiconductor may be, for example, indium-tin oxide (ITO), indium-zinc oxide (IZO), indium-gallium oxide (IGO), indium-zinc -Indium-Zinc-Tin Oxide (IZTO), Indium-Gallium-Zinc Oxide (IGZO), Indium-Gallium-Tin Oxide (IGTO), Indium- Gallium-zinc-tin oxide (Indium-Gallium-Zinc-Tin Oxide, IGZTO) or the like.
  • ITO indium-tin oxide
  • IZO indium-zinc oxide
  • IGO indium-gallium oxide
  • IZTO Indium-zinc -Indium-Zinc-Tin Oxide
  • IGZO Indium-Gallium-Zinc Oxide
  • IGTO Indium- Gallium-zinc-tin oxide
  • Indium-Gallium-Zinc-Tin Oxide IGZTO
  • the gate insulating layer 162 may be disposed on the semiconductor layer 120 .
  • the gate insulating layer 162 may function as a gate insulating layer of each transistor.
  • the gate insulating layer 162 may be formed as a multi-layer in which inorganic layers including at least one of an inorganic material, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiOxNy) are alternately stacked.
  • the first conductive layer 130 may be disposed on the gate insulating layer 162 .
  • the first conductive layer 130 may include the gate electrode GE of the transistor TR.
  • the gate electrode GE may be disposed to overlap the channel region of the active layer ACT in the fifth direction DR3 that is the thickness direction of the substrate SUB.
  • the interlayer insulating layer 163 may be disposed on the first conductive layer 130 .
  • the interlayer insulating layer 163 may be disposed to cover or overlap the gate electrode GE.
  • the interlayer insulating layer 163 may function as an insulating layer between the first conductive layer 130 and other layers disposed thereon and may protect the first conductive layer 130 .
  • the second conductive layer 140 may be disposed on the interlayer insulating layer 163 .
  • the second conductive layer 140 may include a first electrode SD1 of the transistor TR, a second electrode SD2 of the transistor TR, a first conductive pattern CDP1, and a second conductive pattern CDP2.
  • the first electrode SD1 of the transistor TR and the second electrode SD2 of the transistor TR have contact holes penetrating the interlayer insulating layer 163 and the gate insulating layer 162 , respectively, to form the active layer of the transistor TR. It may be electrically connected to both end regions of (ACT).
  • the first electrode SD1 of the transistor TR is connected to the first voltage line VL1 of the lower metal layer 110 through another contact hole penetrating the interlayer insulating layer 163 , the gate insulating layer 162 , and the buffer layer 161 . ) can be electrically connected to.
  • the second electrode SD2 of the transistor TR is electrically connected to the light blocking layer BML of the lower metal layer 110 through another contact hole penetrating the interlayer insulating layer 163 , the gate insulating layer 162 , and the buffer layer 161 . can be connected to
  • a partial region of the first conductive pattern CDP1 may be electrically connected to the second electrode SD2 of the transistor TR. Also, the first conductive pattern CDP1 may be electrically connected to the first electrode 210 through a first electrode contact hole CTD passing through a via layer 164 to be described later.
  • the transistor TR may transfer the first power voltage applied from the first voltage line VL1 to the first electrode 210 through the first conductive pattern CDP1 .
  • the second conductive pattern CDP2 may be electrically connected to the second voltage line VL2 .
  • the second conductive pattern CDP2 may be connected to the second voltage line VL2 through a contact hole passing through the interlayer insulating layer 163 , the gate insulating layer 162 , and the buffer layer 161 .
  • the second conductive pattern CDP2 may be electrically connected to the second electrode 220 through the second electrode contact hole CTS.
  • the second conductive pattern CDP2 may transfer the second power voltage applied to the second voltage line VL2 to the second electrode 220 .
  • the second conductive pattern CDP2 is a conductive layer different from the first conductive pattern CDP1 , for example, on the second conductive layer 140 with the second conductive layer 140 and some insulating layers interposed therebetween. It may be formed of the disposed third conductive layer. In this case, the first voltage line VL1 and the second voltage line VL2 may also be formed of the third conductive layer instead of the lower metal layer 110 .
  • the via layer 164 may be disposed on the second conductive layer 140 .
  • the via layer 164 may be disposed on the interlayer insulating layer 163 on which the second conductive layer 140 is disposed.
  • the via layer 164 may include an organic insulating material, for example, an organic material such as polyimide (PI).
  • PI polyimide
  • the via layer 164 may perform a function of planarizing the surface.
  • a passivation layer for protecting the second conductive layer 140 may be further disposed on the second conductive layer 140 , and the via layer 164 may be disposed on the passivation layer.
  • the above-described buffer layer 161 , the gate insulating layer 162 , and the interlayer insulating layer 163 may be formed of a plurality of inorganic layers alternately stacked.
  • the above-described buffer layer 161 , the gate insulating layer 162 , and the interlayer insulating layer 163 may be formed of silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (Silicon Oxynitride, SiOxNy). It may be formed as a double layer in which an inorganic layer including at least one of them is stacked, or a multilayer in which these are alternately stacked.
  • the buffer layer 161 , the gate insulating layer 162 , and the interlayer insulating layer 163 may be formed of one inorganic layer including the above-described insulating material.
  • the light emitting device layer may be disposed on the via layer 164 of the circuit device layer CCL.
  • the light emitting device layer may include a plurality of light emitting devices ED, a first bank 400 , a second bank 600 , an electrode layer 200 , a connection electrode 700 , and a plurality of insulating layers 510 and 520 . have.
  • the first bank 400 is disposed on the via layer 164 .
  • the first bank 400 may be directly disposed on the via layer 164 .
  • the first bank 400 may be disposed in the emission area EMA.
  • the first bank 400 may have a shape extending in the fourth direction DR2 from the emission area EMA.
  • the length extending in the fourth direction DR2 of the first bank 400 may be smaller than the length in the fourth direction DR2 of the light emitting area EMA surrounded by the second bank 600 , which will be described later.
  • the first bank 400 may include a plurality of sub-banks extending in the fourth direction DR2 within the emission area EMA and spaced apart from each other in the third direction DR1 .
  • the first bank 400 may include a first sub-bank 410 and a second sub-bank 420 .
  • the first sub-bank 410 and the second sub-bank 420 may be disposed to face each other and spaced apart from each other in the third direction DR1 .
  • the first sub-bank 410 is disposed on the left side of the light emitting area EMA in plan view
  • the second sub-bank 420 is spaced apart from the first sub-bank 410 in the third direction DR1. It may be disposed on the right side of the planar emission area EMA.
  • a plurality of light emitting devices ED may be disposed between the first sub-bank 410 and the second sub-bank 420 spaced apart from each other.
  • the first bank 400 may have a structure in which at least a portion of the first bank 400 protrudes upward (eg, one side in the sixth direction DR3 ) with respect to the top surface of the via layer 164 .
  • the protruding portion of the first bank 400 may have an inclined side surface.
  • the first bank 400 serves to change the propagation direction of light emitted from the light emitting device ED and traveling toward the side surface of the first bank 400 to an upward direction (eg, a display direction), including the inclined side surface. can do. That is, the first bank 400 may provide a space in which the light emitting device ED is disposed and also serve as a reflective barrier rib that changes the propagation direction of light emitted from the light emitting device ED to a display direction.
  • the side surface of the first bank 400 is inclined in a linear shape. It is not limited thereto.
  • the side (or outer surface) of the first bank 400 may have a curved semicircle or semielliptical shape.
  • the first bank 400 may include an organic insulating material such as polyimide (PI), but is not limited thereto.
  • the electrode layer 200 may be disposed on the first bank 400 and the via layer 164 exposed by the first bank 400 .
  • the electrode layer 200 may be disposed in each pixel PX in a shape extending in one direction.
  • the electrode layer 200 may extend in the fourth direction DR2 and may be disposed over the light emitting area EMA and the sub area SA of each pixel PX.
  • the first bank 400 and the first bank 400 may be disposed on the exposed via layer 164 , and disposed on the via layer 164 in the sub area SA.
  • the electrode layer 200 may include a first electrode 210 and a second electrode 220 spaced apart from each other in the third direction DR1 .
  • the first electrode 210 may be disposed on the first sub-bank 410 in the emission area EMA, and the second electrode 220 may be disposed on the second sub-bank 420 in the emission area EMA. have.
  • the first electrode 210 and the second electrode 220 may be disposed on inclined sides of at least the first sub-bank 410 and the second sub-bank 420 , respectively.
  • the first and second electrodes 210 and 220 are disposed to cover or overlap at least one side surface of the first and second sub-banks 410 and 420 facing each other to reflect the light emitted from the light emitting device ED. can
  • a gap in the third direction DR1 between the first and second electrodes 210 and 220 may be narrower than a gap in the third direction DR1 between the first and second sub-banks 4102 and 420 . .
  • the electrode layer 200 may be electrically connected to the second conductive layer 140 through the first electrode contact hole CTD and the second electrode contact hole CTS passing through the via layer 164 .
  • the first electrode 210 may contact the first conductive pattern CDP1 through the first electrode contact hole CTD penetrating the via layer 164
  • the second electrode 220 may have a via layer.
  • the second conductive pattern CDP2 may be in contact with the second electrode contact hole CTS passing through the 164 .
  • the first electrode 210 is electrically connected to the transistor TR through the first conductive pattern CDP1
  • the second electrode 220 is electrically connected to the second power line VL2 through the second conductive pattern CDP2 . It may be electrically connected to transmit the second power voltage.
  • the drawing illustrates that the first electrode contact hole CTD and the second electrode contact hole CTS are disposed to overlap the second bank 600 in the fifth direction DR3, the first electrode contact hole CTD ) and the positions of the second electrode contact holes CTS are not limited thereto.
  • the electrode layer 200 disposed in each pixel PX extends in the fourth direction DR2 in a plan view, and adjacent pixels PX in the fourth direction DR2 in the separation portion ROP of the sub-region SA. of the electrode layer 200 and may be separated from each other.
  • the disposition of the electrode layers 200 spaced apart in the fourth direction DR2 forms an electrode line used in the process of aligning the plurality of light emitting devices ED to extend in the fourth direction DR2, and the light emitting devices ED are formed to extend in the fourth direction DR2.
  • the electrode line may be formed by separating the electrode line from the separation portion ROP of the sub-region SA through a subsequent process.
  • the electrode line may be used to generate an electric field in the pixel PX to align the light emitting device ED during the manufacturing process of the display device 10 .
  • the electrode layer 200 may be electrically connected to the light emitting device ED.
  • the electrode layer 200 may be respectively connected to both ends of the light emitting device ED through a connection electrode 700 to be described later, and an electrical signal applied from the second conductive layer 140 may be transmitted to the light emitting device ED. .
  • Each of the first electrode 210 and the second electrode 220 may include a conductive material having high reflectance.
  • each of the first electrode 210 and the second electrode 220 is a material with high reflectivity, such as silver (Ag), copper (Cu), aluminum (Al), molybdenum (Mo), titanium (Ti), etc. It may be an alloy including a metal or aluminum (Al), nickel (Ni), lanthanum (La), and the like.
  • Each of the first electrode 210 and the second electrode 220 may reflect light emitted from the light emitting device ED and traveling toward the side of the first bank 400 in an upper direction of each pixel PX.
  • each of the first electrode 210 and the second electrode 220 may further include a transparent conductive material.
  • each of the first electrode 210 and the second electrode 220 may include a material such as ITO, IZO, ITZO, or the like.
  • each of the first electrode 210 and the second electrode 220 may have a structure in which a transparent conductive material and a metal layer having high reflectivity are stacked one or more layers, or may be formed as a single layer including them.
  • each of the first electrode 210 and the second electrode 220 may have a stacked structure such as ITO/Ag/ITO/, ITO/Ag/IZO, or ITO/Ag/ITZO/IZO.
  • the first insulating layer 510 may be disposed on the electrode layer 200 , the via layer 164 , and the first bank 400 .
  • the first insulating layer 510 may be disposed to completely cover or overlap the via layer 164 , the first bank 400 , and the electrode layer 200 in the emission area EMA. Although not limited thereto, the first insulating layer 510 may be disposed to completely cover or overlap the electrode layer 200 in the emission area EMA. The first insulating layer 510 may be disposed on the electrode layer 200 and the via layer 164 in the sub-region SA, but may not be disposed in the separation portion ROP of the sub-region SA.
  • the first insulating layer 510 may include a contact portion exposing a portion of the top surface of the electrode layer 200 .
  • the contact portion passes through the first insulating layer 510 , the first contact portion CT1 exposing a portion of the top surface of the first electrode 210 and the second contact portion CT1 exposing a portion of the top surface of the second electrode 220 .
  • a contact unit CT2 may be included.
  • the first contact unit CT1 and the second contact unit CT2 may be located in the sub area SA.
  • the present invention is not limited thereto, and at least one of the first contact part CT1 and the second contact part CT2 may be located in the emission area EMA.
  • the first insulating layer 510 may serve to protect the electrode layer 200 and insulate the first electrode 210 and the second electrode 220 from each other.
  • the first insulating layer 510 may prevent the plurality of light emitting devices ED disposed on the first insulating layer 510 to be described later from being damaged by direct contact with other members thereunder.
  • the first insulating layer 510 may include an inorganic insulating material, but is not limited thereto.
  • the second bank 600 may be disposed on the first insulating layer 510 .
  • the second bank 600 may be disposed in a grid pattern including portions extending in the third direction DR1 and the fourth direction DR2 in plan view.
  • the second bank 600 may be disposed across the boundary of each pixel PX to distinguish neighboring pixels PX, and separate the emission area EMA and the sub area SA of each pixel PX.
  • the second bank 600 is formed to have a height greater than that of the first bank 400 to divide the regions, and thus an inkjet printing process for aligning the light emitting devices ED during the manufacturing process of the display device 10 .
  • Ink in which the plurality of light emitting devices ED are dispersed may not be mixed into adjacent pixels PX, but may be sprayed into the light emitting area EMA.
  • the second bank 600 may include an organic insulating material, for example, polyimide (PI), but is not limited thereto.
  • the plurality of light emitting devices ED may be disposed on the first insulating layer 510 in the emission area EMA.
  • the light emitting device ED may be disposed between the first and second sub-banks 410 and 420 .
  • the light emitting device ED is disposed on the first insulating layer 510 so that both ends are positioned on the first electrode 210 and the second electrode 220 between the first and second sub-banks 410 and 420 , respectively. can be placed.
  • the plurality of light emitting devices ED may be disposed to be spaced apart from each other in the fourth direction DR2 in which the first and second electrodes 210 and 220 extend.
  • the plurality of light emitting devices ED may be aligned substantially parallel to each other.
  • the light emitting device ED may have a shape extending in one direction, and the extending direction of the light emitting device ED may be substantially parallel to the third direction DR1 .
  • the extended length of the light emitting device ED may be longer than the shortest distance between the first electrode 210 and the second electrode 220 spaced apart in the third direction DR1 .
  • the extended length of the light emitting device ED may be longer than the shortest distance between the first sub-bank 410 and the second sub-bank 420 spaced apart in the third direction DR1 .
  • At least one end of the light emitting element ED is disposed on any one of the first electrode 210 and the second electrode 220 , or both ends of the light emitting element ED are disposed on the first electrode 210 and the second electrode 220 , respectively. can be arranged to be placed.
  • the first end ED_S1 of the light emitting device ED is disposed on the first electrode 210
  • the second end ED_S2 of the light emitting device ED is disposed on the second electrode 220 .
  • the first light emitting device core 30A positioned at the first end ED_S1 of the light emitting device ED is disposed on the first electrode 210 and positioned at the second end ED_S2 of the light emitting device ED.
  • the second light emitting element core 30B may be disposed on the second electrode 220 .
  • the bonding layer 39 may be disposed between the first electrode 210 and the second electrode 220 in a plan view.
  • the second insulating layer 520 may be disposed on the light emitting device ED.
  • the second insulating layer 520 may be disposed to partially cover the outer surface of the light emitting device ED and not cover both ends of the light emitting device ED. Accordingly, the width of the second insulating layer 520 in the third direction DR1 may be smaller than the length of the third direction DR1 that is the extension direction of the light emitting device ED.
  • a portion of the second insulating layer 520 disposed on the light emitting device ED extends in the fourth direction DR2 on the first insulating layer 510 in a plan view, so that it is linear or island-shaped in each pixel PX. pattern can be formed.
  • the second insulating layer 520 may include a first fixing pattern 521 and a second fixing pattern 522 .
  • the first fixing pattern 521 may be formed on the first light emitting device core 30A to surround the outer surface of the first light emitting device core 30A.
  • the first fixing pattern 521 is disposed on the first light emitting element core 30A, and is bonded to one end of the first light emitting element core 30A (eg, the first end ED_S1 of the light emitting element ED) A portion of the layer 39 may be exposed.
  • the second fixing pattern 522 may be formed on the second light emitting device core 30B to surround the outer surface of the second light emitting device core 30B.
  • the second fixing pattern 522 is disposed on the second light emitting element core 30B, and is joined to one end of the second light emitting element core 30B (eg, the second end ED_S2 of the light emitting element ED) and the junction. A portion of layer 39 may be exposed.
  • the first fixing pattern 521 and the second fixing pattern 522 may be spaced apart from each other in the third direction DR1 . As the first fixed pattern 521 and the second fixed pattern 522 are spaced apart from each other in the third direction DR1 , a portion of the light emitting device ED may be exposed. A portion of the device insulating layer 38_1 of the light emitting device ED may be removed in the spaced region between the first fixing pattern 521 and the second fixing pattern 522 . A portion of the device insulating layer 38_1 of the light emitting device ED is removed in the spaced region between the first fixed pattern 521 and the second fixed pattern 522 so that a portion of the bonding layer 39 of the light emitting device ED is may be exposed.
  • the second insulating layer 520 may include an opening penetrating the second insulating layer 520 such that the first fixing pattern 521 and the second fixing pattern 522 are spaced apart from each other in the third direction DR1 . have.
  • the opening may overlap the bonding layer 39 of the light emitting device ED as described later.
  • connection electrode 700 may be disposed on the second insulating layer 520 and the light emitting device ED.
  • connection electrode 700 may include a first connection electrode 710 and a second connection electrode 720 spaced apart from each other.
  • the first connection electrode 710 may include a first contact electrode 711 and a first electrode contact pattern 712 . Although not limited thereto, the first contact electrode 711 and the first electrode contact pattern 712 of the first connection electrode 710 may be integrated to form a single pattern.
  • the first connection electrode 710 may serve to electrically connect the first electrode 210 and the second conductive type (eg, p-type) semiconductor layer of the light emitting device ED.
  • the first contact electrode 711 of the first connection electrode 710 may be disposed in the light emitting area EMA.
  • the first contact electrode 711 of the first connection electrode 710 may be disposed between the first electrode 210 and the second electrode 220 in a plan view in the emission area EMA.
  • the first contact electrode 711 of the first connection electrode 710 extends in the fourth direction DR2 from the light emitting area EMA, and is disposed to overlap the bonding layer 39 of the plurality of light emitting devices ED. can
  • the first contact electrode 711 of the first connection electrode 710 may contact the bonding layer 39 exposed by the device insulating layer 38_1 of the light emitting device ED.
  • the first contact electrode 711 of the first connection electrode 710 may be disposed on the first fixed pattern 521 and the second fixed pattern 522 in the emission area EMA.
  • the first contact electrode 711 of the first connection electrode 710 may be disposed on the sidewall of the first fixing pattern 521 and the sidewall of the second fixing pattern 522 that are spaced apart from each other and face each other.
  • the first electrode contact pattern 712 of the first connection electrode 710 may be disposed in the sub area SA.
  • the first electrode contact pattern 712 of the first connection electrode 710 may be disposed on the first electrode 210 in the sub area SA.
  • the first electrode contact pattern 712 of the first connection electrode 710 may contact the upper surface of the first electrode 210 through the first contact portion CT1 penetrating the first insulating layer 510 .
  • the first connection electrode 710 may electrically connect the first electrode 210 and the central portion of the light emitting device ED to each other.
  • the first connection electrode 710 contacts the bonding layer 39 positioned at the center of the first electrode 210 and the light emitting device ED, respectively, and transmits the electrical signal applied to the first electrode 210 to the bonding layer ( 39) can be transferred.
  • the second connection electrode 720 may include a first sub contact electrode 721 , a second sub contact electrode 722 , a connection pattern 723 , and a second electrode contact pattern 724 .
  • the first sub contact electrode 721 , the second sub contact electrode 722 , the connection pattern 723 , and the second electrode contact pattern 724 of the second connection electrode 720 are integrated. It may be formed in one pattern.
  • the second connection electrode 720 may serve to electrically connect the second electrode 220 and the first conductive type (eg, n-type) semiconductor layer of the light emitting device ED.
  • the first sub contact electrode 721 of the second connection electrode 720 may be disposed in the light emitting area EMA.
  • the first sub contact electrode 721 of the second connection electrode 720 may be disposed on the first electrode 210 in the emission area EMA.
  • the first sub contact electrode 721 of the second connection electrode 720 may extend along the fourth direction DR2 and overlap the first ends ED_S1 of the plurality of light emitting devices ED.
  • the first sub contact electrode 721 of the second connection electrode 720 may contact one end of the first light emitting device core 30A exposed by the first fixing pattern 521 .
  • the first sub contact electrode 721 of the second connection electrode 720 may also be partially disposed on a sidewall of the first fixing pattern 521 .
  • the second sub contact electrode 722 of the second connection electrode 720 may be spaced apart from the first sub contact electrode 721 of the second connection electrode 720 in the emission area EMA.
  • the second sub contact electrode 722 of the second connection electrode 720 may be disposed on the second electrode 220 in the emission area EMA.
  • the second sub contact electrode 722 of the second connection electrode 720 may extend along the fourth direction DR2 and overlap the second ends ED_S2 of the plurality of light emitting devices ED.
  • the second sub contact electrode 722 of the second connection electrode 720 may contact one end of the second light emitting device core 30B exposed by the second fixing pattern 522 .
  • the second sub contact electrode 722 of the second connection electrode 720 may also be partially disposed on the sidewall of the second fixing pattern 522 .
  • connection pattern 723 of the second connection electrode 720 may be disposed between the first sub contact electrode 721 and the second sub contact electrode 722 of the second connection electrode 720 .
  • the connection pattern 723 of the second connection electrode 720 may be disposed between the first sub contact electrode 721 and the second sub contact electrode 722 of the second connection electrode 720 to connect them.
  • the second electrode contact pattern 724 of the second connection electrode 720 may be disposed in the sub area SA.
  • the second electrode contact pattern 724 of the second connection electrode 720 may be disposed on the second electrode 220 in the sub area SA.
  • the second electrode contact pattern 724 of the second connection electrode 720 may contact the upper surface of the second electrode 220 through the second contact portion CT2 penetrating the first insulating layer 510 .
  • the second connection electrode 720 may electrically connect the second electrode 220 and both ends ED_S1 and ED_S2 of the light emitting device ED to each other.
  • the second connection electrode 720 is one of the first light emitting element core 30A and the second light emitting element core 30B positioned at both ends ED_S1 and ED_S2 of the second electrode 220 and the light emitting element ED. In contact with the ends, the electrical signal applied to the second electrode 220 may be transmitted to one end of the first and second light emitting element cores 30A and 30B.
  • the first connection electrode 710 and the second connection electrode 720 may be formed of the same layer.
  • the first connection electrode 710 and the second connection electrode 720 may be formed of the same layer and may include the same material or a similar material.
  • each of the first connection electrode 710 and the second connection electrode 720 may include a transparent conductive material. Since the first connection electrode 710 and the second connection electrode 720 each include a transparent conductive material, the first connection electrode 710 and the second connection electrode 720 include the same material or a similar material.
  • light emitted from both ends ED_S1 and ED_S2 of the light emitting device ED may travel toward the first bank 400 . Accordingly, light emitted from both ends ED_S1 and ED_S2 of the light emitting device ED may pass through the second connection electrode 720 , travel toward the electrode layer 200 , and be reflected from the outer surface of the electrode layer 200 .
  • 15 is an enlarged plan view illustrating a part of one pixel of FIG. 12 .
  • 16 is a cross-sectional view illustrating an example taken along line III-III′ of FIG. 15 .
  • 17 is a cross-sectional view illustrating an example taken along line IV-IV' of FIG. 15 .
  • 18 is a cross-sectional view illustrating an example taken along the line V-V' of FIG. 15 .
  • the extending direction of the light emitting element ED may be substantially parallel to the spaced apart direction of the first electrode 210 and the second electrode 220 . Accordingly, the first end ED_S1 of the light emitting device ED may be disposed on the first electrode 210 , and the second end ED_S2 of the light emitting device ED may be disposed on the second electrode 220 . have.
  • the light emitting device ED may be disposed such that a direction in which the first light emitting device core 30A, the bonding layer 39 , and the second light emitting device core 30B are stacked is parallel to one surface of the substrate SUB.
  • a direction in which the first light emitting device core 30A, the bonding layer 39, and the second light emitting device core 30B are stacked may be substantially parallel to the third direction DR1.
  • the light emitting device ED has the first light emitting device core 30A disposed on the first electrode 210 side with the bonding layer 39 interposed therebetween, and the second light emitting device core 30B has the second electrode 220 therebetween. It can be arranged to be placed on the side.
  • the bonding layer 39 may be disposed in a generally central portion between the first electrode 210 and the second electrode 220 .
  • the 1n-th semiconductor layer 31A, the first device active layer 33A, the 1p semiconductor layer 32A, and the first reflective electrode layer 37A are sequentially formed along the third direction DR1. can be placed.
  • the first light emitting device core 30A includes a first reflective electrode layer 37A, a 1p semiconductor layer 32A, and a first The device active layer 33A and the 1n-th semiconductor layer 31A may be sequentially disposed. Accordingly, the 1n-th semiconductor layer 31A of the first light emitting device core 30A may be positioned at the first end ED_S1 of the light emitting device ED.
  • One end 31A_S1 of the 1n-th semiconductor layer 31A may be the first end ED_S1 of the light emitting device ED.
  • the second light emitting device core 30B includes a 2n-th semiconductor layer 31B, a second device active layer 33B, a 2p-th semiconductor layer 32B, and a second reflective electrode layer 37B in a direction opposite to the third direction DR1. ) may be sequentially arranged.
  • the second light emitting device core 30B includes a second reflective electrode layer 37B, a second p semiconductor layer 32B, and a second The device active layer 33B and the 2n-th semiconductor layer 31B may be sequentially disposed. Accordingly, the 2n-th semiconductor layer 31B of the second light emitting device core 30B may be positioned at the second end ED_S2 of the light emitting device ED.
  • One end 31B_S1 of the 2n-th semiconductor layer 31B may be the second end ED_S2 of the light emitting device ED.
  • the core structure 30 may have a structure symmetrical to each other in the third direction DR1 with respect to the center of the bonding layer 39 .
  • the first conductive type semiconductor layer for example, the 1n-th semiconductor layer 31A and the second light-emitting element core 30A of the first light-emitting element core 30A, is formed on the first end ED_S1 and the second end ED_S2 of the light emitting element ED.
  • a 2n-th semiconductor layer 31B of the device core 30B may be disposed.
  • a bonding layer 39 may be disposed in a central portion of the light emitting device ED.
  • the bonding layer 39 may contact the first reflective electrode layer 37A of the first light emitting device core 30A and the second reflective electrode layer 37B of the second light emitting device core 30B, respectively. Accordingly, in the central portion of the light emitting device ED, there is a second conductivity type semiconductor layer, for example, the 1p semiconductor layer 32A of the first light emitting device core 30A and the 2p semiconductor layer 32B of the second light emitting device core 30B. ) can be placed.
  • the device insulating layer 38_1 of the plurality of light emitting devices ED arranged between the first electrode 210 and the second electrode 220 may expose a partial region of a side surface of the core structure 30 .
  • the device insulating layer 38_1 may expose at least a portion of the side surface of the bonding layer 39 .
  • the side surface of the bonding layer 39 from which the device insulating layer 38_1 has been removed may generally be located at an upper portion in cross-section.
  • the bonding layer 39 may include a first portion 39S1 surrounded by the device insulating layer 38_1 and a second portion 39S2 exposed by the device insulating layer 38_1 .
  • the device insulating layer 38_1 may have ends spaced apart from each other on the side surface of the bonding layer 39 on a cross-section taken along the fourth direction DR2 (refer to FIG. 17 ).
  • the spaced apart end of the device insulating layer 38_1 may constitute an opening OP2 exposing the second portion 39S2 of the bonding layer 39 .
  • the first element active layer 33A of the first light emitting element core 30A of the plurality of light emitting elements ED arranged between the first electrode 210 and the second electrode 220 and the second light emitting element core ( The second device active layer 33B of 30B may be completely surrounded by the device insulating layer 38_1 . 18 , the side surface of the first device active layer 33A of the first light emitting device core 30A may be completely surrounded by the device insulating layer 38_1 .
  • the second insulating layer 520 may be disposed to surround the outer surface of the light emitting device ED.
  • the light emitting device ED may include a first fixed pattern 521 , a second fixed pattern 522 , and a filling pattern 523 .
  • the first fixed pattern 521 and the second fixed pattern 522 are formed to surround the outer surface of the light emitting device ED, so that the light emitting device ED is separated from the first electrode 210 and the second electrode 220 . It may serve to fix the light emitting device ED so that it does not occur.
  • the material included in the first and second fixed patterns 521 and 522 is a first insulating layer.
  • the space between the 510 and the light emitting device ED may be filled and formed.
  • the present invention is not limited thereto and the filling pattern 523 may be omitted.
  • the first fixing pattern 521 may be disposed on the first light emitting device core 30A.
  • the first fixing pattern 521 may be disposed on the first light emitting device core 30A to expose one end 31A_S1 and the bonding layer 39 of the first light emitting device core 30A.
  • One end 31A_S1 of the first light emitting device core 30A exposed by the first fixing pattern 521 may be one end 31A_S1 of the 1n-th semiconductor layer 31A.
  • the second fixing pattern 522 may be disposed on the second light emitting device core 30B.
  • the second fixing pattern 522 may be spaced apart from the first fixing pattern 521 in the third direction DR1 .
  • the second fixing pattern 522 may be disposed on the second light emitting device core 30B to expose one end 31B_S1 and the bonding layer 39 of the second light emitting device core 30B.
  • One end 31B_S1 of the second light emitting device core 30B exposed by the second fixing pattern 522 may be one end 31B_S1 of the 2n-th semiconductor layer 31B.
  • the first fixing pattern 521 and the second fixing pattern 522 may be spaced apart from each other to face each other. Sidewalls of the first fixed pattern 521 and the second fixed pattern 522 that are spaced apart from each other may constitute an opening OP1 exposing the bonding layer 39 of the light emitting device ED.
  • the opening OP1 formed by the second insulating layer 520 and the opening OP2 formed by the device insulating film 38_1 of the light emitting device ED described above are the first contact electrode ( ) of the first connection electrode 710 .
  • a contact hole HA in which the 711 and the bonding layer 39 contact may be formed.
  • the first contact electrode 711 of the first connection electrode 710 is connected to the bonding layer 39 of the light emitting device ED through the contact hole HA penetrating the second insulating layer 520 and the device insulating layer 38_1 . ) can be in contact with The first contact electrode 711 of the first connection electrode 710 may also be partially disposed on the sidewall of the first fixing pattern 521 and the sidewall of the second fixing pattern 522 that are spaced apart from each other and face each other.
  • the first contact electrode 711 of the first connection electrode 710 may extend in the fourth direction DR2 to contact the second portion 39S2 of the bonding layer 39 of the plurality of light emitting devices ED. .
  • the first sub contact electrode 721 of the second connection electrode 720 may contact the 1n-th semiconductor layer 31A of the first light emitting device core 30A exposed by the first fixing pattern 521 .
  • the first sub contact electrode 721 of the second connection electrode 720 may also be partially disposed on a sidewall of the first fixing pattern 521 facing the first electrode 210 .
  • the first sub contact electrode 721 of the second connection electrode 720 and the first contact electrode 711 of the first connection electrode 710 may face each other with a first fixing pattern 521 interposed therebetween.
  • the second sub contact electrode 722 of the second connection electrode 720 may contact the 2n-th semiconductor layer 31B of the second light emitting device core 30B exposed by the second fixing pattern 522 .
  • the second sub contact electrode 722 of the second connection electrode 720 may also be partially disposed on a sidewall of the second fixing pattern 522 facing the second electrode 220 .
  • the second sub contact electrode 722 of the second connection electrode 720 and the first contact electrode 711 of the first connection electrode 710 may face each other with a second fixing pattern 522 interposed therebetween.
  • the first sub contact electrode 721 of the second connection electrode 720 and the second sub contact electrode 722 of the second connection electrode 720 may be connected by a connection pattern 723 . Accordingly, the electrical signal applied from the second electrode 220 is the first sub contact electrode 721 of the second connection electrode 720 and the second sub contact of the second connection electrode 720 by the connection pattern 723 . The same may be transmitted to the electrode 722 .
  • the signal applied from the first electrode 210 through the first electrode contact pattern 712 of the first connection electrode 710 emits light along the first contact electrode 711 of the first connection electrode 710 . It is connected to the bonding layer 39 of the device ED and transferred to the 1p semiconductor layer 32A of the first light emitting device core 30A and the 2p semiconductor layer 32B of the second light emitting device core 30B.
  • the signal applied from the second electrode 220 through the second electrode contact pattern 724 of the second connection electrode 720 is applied to the first and second sub contact electrodes 721 of the second connection electrode 720 , It is connected to both ends ED_S1 and ED_S2 of the light emitting device ED along the 722 , and the 1n-th semiconductor layer 31A of the first light-emitting device core 30A and the 2n-th of the second light-emitting device core 30B may be transferred to the semiconductor layer 31B. Accordingly, the first light emitting element core 30A and the second light emitting element core 30B may be connected in parallel to each other.
  • the display device 10 may include a light emitting device ED having a symmetrical structure with respect to the bonding layer 39 . Both ends of the light emitting device ED may include a specific conductivity type semiconductor layer. Accordingly, since the light emitting device ED has a symmetrical structure, the same specific conductivity type semiconductor layer (n-type semiconductor layer or p-type semiconductor layer) may be disposed at both ends of the light emitting device ED. Accordingly, during the manufacturing process of the display device 10 , the bias alignment process of aligning a specific conductivity-type semiconductor layer (n-type semiconductor layer or p-type semiconductor layer) included in the light emitting device ED in the same direction may be omitted.
  • the manufacturing process efficiency of the display device 10 may be improved.
  • the light emitting device ED has a symmetrical structure, a specific conductivity type semiconductor layer (n-type semiconductor layer or p-type semiconductor layer) of the light emitting device ED is aligned in the same direction without an additional biased alignment process. The luminous efficiency of ED) can be improved.
  • 19 is a cross-sectional view illustrating a traveling direction of light emitted from a light emitting device included in a display device according to an exemplary embodiment.
  • light generated from the first device active layer 33A of the first light emitting device core 30A may travel randomly. Specifically, some of the light generated from the first device active layer 33A of the first light emitting device core 30A may be emitted through one end 31A_S1 of the first light emitting device core 30A. In addition, another portion of the light generated from the first device active layer 33A of the first light emitting device core 30A may be emitted through the side surface of the first light emitting device core 30A. In addition, another portion of light generated from the first device active layer 33A of the first light emitting device core 30A may travel toward the bonding layer 39 .
  • the light propagating toward the bonding layer 39 is reflected from one surface of the first reflective electrode layer 37A, and one end 31A_S1 of the first light emitting device core 30A ) can proceed to the side. That is, by disposing the first reflective electrode layer 37A in the central portion of the light emitting device ED, the amount of light emitted through the first end ED_S1 of the light emitting device ED may increase.
  • light generated from the second device active layer 33B of the second light emitting device core 30B may travel randomly. Specifically, some of the light generated from the second device active layer 33B of the second light emitting device core 30B may be emitted through one end 31B_S1 of the second light emitting device core 30B. In addition, another portion of the light generated from the second device active layer 33B of the second light emitting device core 30B may be emitted through the side surface of the second light emitting device core 30B. In addition, another portion of light generated from the second device active layer 33B of the second light emitting device core 30B may travel toward the bonding layer 39 .
  • the light propagating toward the bonding layer 39 is reflected from one surface of the second reflective electrode layer 37B and one end 31B_S1 of the second light emitting device core 30B. ) can proceed to the side. That is, by disposing the second reflective electrode layer 37B in the central portion of the light emitting device ED, the amount of light emitted through the second end ED_S2 of the light emitting device ED may increase.
  • FIG. 20 is a cross-sectional view illustrating another example taken along line III-III' of FIG. 15 .
  • the first connection electrode 710 and the second connection electrode 720 are formed in different layers, and the first connection electrode 710 and the second connection electrode 720 are different from each other. It is different from the embodiment of FIG. 16 in that it further includes a third insulating layer 530 interposed between the connection electrodes 720 .
  • the third insulating layer 530 may be disposed on the second connection electrode 720 .
  • the third insulating layer 530 may be disposed to completely cover or overlap the second connection electrode 720 .
  • the third insulating layer 530 may be disposed on the upper surface of the first fixed pattern 521 and the upper surface of the second fixed pattern 522 of the second insulating layer 520 .
  • the third insulating layer 530 may include a third opening OP3 passing through the third insulating layer 530 .
  • the third opening OP3 may overlap the opening OP1 and the opening OP2 .
  • the third opening OP3 may form a contact hole HA_1 in which the first connection electrode 710 and the bonding layer 39 of the light emitting device ED, together with the opening OP1 and OP2, contact each other. have.
  • the third opening OP3 may be configured as a side surface of the third insulating layer 530 .
  • the side surface of the third insulating layer 530 constituting the third opening OP3 and the side surface of the second insulating layer 520 constituting the opening OP1 may be aligned with each other.
  • a side surface of the first fixing pattern 521 and a side surface of the second fixing pattern 522 opposite to each other may be aligned in parallel with the side surface of the third insulating layer 530 , respectively.
  • the first connection electrode 710 may be disposed on the third insulating layer 530 .
  • the first connection electrode 710 includes the third opening OP3 passing through the third insulating layer 530 , the opening OP1 passing through the second insulating layer 520 , and the bonding layer 39 of the light emitting device ED. ) may be electrically connected to the bonding layer 39 of the light emitting device ED through the contact hole HA_1 configured by the opening OP2 of the device insulating layer 38_1 exposing a portion of the device insulating layer 38_1 . That is, the first connection electrode 710 is connected to the bonding layer ( 39) can be in contact with the side.
  • the first connection electrode 710 and the second connection electrode 720 may be formed of different layers.
  • the first connection electrode 710 and the second connection electrode 720 may be formed of different layers, but may include the same material or a similar material.
  • each of the first connection electrode 710 and the second connection electrode 720 may include a transparent conductive material. Since the first connection electrode 710 and the second connection electrode 720 each include a transparent conductive material, the first connection electrode 710 and the second connection electrode 720 include the same material or a similar material.
  • light emitted from both ends ED_S1 and ED_S2 of the light emitting device ED may travel toward the first bank 400 . Accordingly, light emitted from both ends ED_S1 and ED_S2 of the light emitting device ED may pass through the second connection electrode 720 , travel toward the electrode layer 200 , and be reflected from the outer surface of the electrode layer 200 .
  • the first connection electrode 710 and the second connection electrode 720 may include different materials.
  • the first connection electrode 710 and the second connection electrode 720 may each include a transparent conductive material including different materials.
  • the first connection electrode 710 may include a reflective material
  • the second connection electrode 720 may include a transparent conductive material.
  • the first connection electrode 710 includes a reflective material
  • the second connection electrode 720 includes a transparent conductive material, so that the light emitted from both ends ED_S1 and ED_S2 of the light emitting device ED is The second connection electrode 720 in contact with the first end ED_S1 and the second end ED_S2 of the ED may pass through.
  • the process is added, although the process efficiency of the display device 10 may decrease, a problem in which the first connection electrode 710 and the second connection electrode 720 are short-circuited during the manufacturing process of the display device 10 may be minimized.
  • 21 is a plan layout view illustrating another example of one pixel of a display device according to an exemplary embodiment.
  • one pixel PX_1 of the display device 10 includes a first light emitting device ED_A and a second light emitting device ED_B in which a plurality of light emitting devices ED are connected in series. It is different from the embodiment of FIG. 12 in that the connecting electrode 700_1 further includes a third connecting electrode 730 connecting the first light emitting element ED_A and the second light emitting element ED_B to each other.
  • the emission area EMA may include an alignment area AA and an unaligned area.
  • the alignment area AA may include a plurality of alignment areas spaced apart from each other.
  • the unaligned area may be disposed to surround the alignment area AA. That is, the unaligned area may be an area other than the alignment area AA in the emission area EMA.
  • the alignment area AA may be an area in which the light emitting devices ED are intensively disposed, and the unaligned area may be an area in which a distribution of the light emitting devices ED is relatively low. Since the light emitted from the light emitting device ED disposed in the alignment area AA also reaches the unaligned area including the alignment area AA, the light emitting area EMA separates the alignment area AA from the unaligned area.
  • the aligned area AA and the unaligned area may be divided according to the number, distribution, or density of the light emitting devices ED disposed per unit area.
  • the alignment area AA may include a first alignment area AA1 and a second alignment area AA2 .
  • the first alignment area AA1 and the second alignment area AA2 may be arranged along the fourth direction DR2 .
  • the first alignment area AA1 and the second alignment area AA2 may be spaced apart from each other in the fourth direction DR2 .
  • the first alignment area AA1 may include an area between the first electrode 210 and the second electrode 220 and may be disposed above the light emitting area EMA in plan view.
  • the second alignment area AA2 may include an area between the first electrode 210 and the second electrode 220 and may be disposed below the light emitting area EMA in plan view.
  • the light emitting devices ED disposed in the alignment areas AA spaced apart from each other may be serially connected to each other.
  • the light emitting device ED (hereinafter, the first light emitting device ED_A) disposed in the first alignment area AA1 and the light emitting device ED disposed in the second alignment area AA2 (hereinafter, referred to as the second light emitting device ED)
  • the two light emitting devices ED_B) may be connected in series with each other.
  • the plurality of light emitting devices ED disposed in the same alignment area AA may be connected in parallel to each other, and the light emitting devices ED disposed in the alignment area AA disposed adjacent to each other may be connected in series with each other.
  • the light emitting device ED of the display device 10 may include a first light emitting device ED_A and a second light emitting device ED_B connected in series to each other.
  • the unaligned area may be disposed to surround the first alignment area AA1 and the second alignment area AA2 .
  • the unaligned area may include at least an area positioned between the first alignment area AA1 and the second alignment area AA2 .
  • the serial connection between the first light emitting device ED_A disposed in the first alignment area AA1 and the second light emitting device ED_B disposed in the second alignment area AA2 is connected to the first alignment area AA1 and the second It may be formed in an unaligned area positioned between the alignment areas AA2 .
  • the first electrode 210 and the second electrode 220 may be disposed over the first alignment area AA1 and the second alignment area AA2, respectively.
  • the first light emitting device ED_A may be disposed between the first electrode 210 and the second electrode 220 in the first alignment area AA1 .
  • the second light emitting device ED_B may be disposed between the first electrode 210 and the second electrode 220 in the second alignment area AA2 .
  • the first light emitting device ED_A and the second light emitting device ED_B may be connected in series to each other through a third connection electrode 730 to be described later.
  • the first electrode 210 may be electrically connected to the first light emitting device ED_A through the first connection electrode 710_1 , and a predetermined voltage may be applied to the plurality of light emitting devices ED to emit light.
  • the second electrode 220 may be electrically connected to the second light emitting device ED_B through the second connection electrode 720_1 , and a predetermined voltage may be applied to the plurality of light emitting devices ED to emit light.
  • connection electrode 700 may include a first connection electrode 710_1 , a second connection electrode 720_1 , and a third connection electrode 730 .
  • the first connection electrode 710_1 may include a first contact electrode 711_1 and a first electrode contact pattern 712 .
  • the first contact electrode 711_1 of the first connection electrode 710_1 may be disposed in the first alignment area AA1 but not in the second alignment area AA2 . That is, the first contact electrode 711_1 of the first connection electrode 710_1 extends in the fourth direction DR2 in the first alignment area AA1, but does not extend in the second alignment area AA2. It may be spaced apart from the lower side of the alignment area AA1 and end.
  • the first electrode contact pattern 712 of the first connection electrode 710_1 may be disposed in the sub area SA.
  • the first contact electrode 711_1 of the first connection electrode 710_1 may be overlapped with the bonding layer 39 of the plurality of first light emitting devices ED_A.
  • the first contact electrode 711_1 of the first connection electrode 710_1 is a region in contact with the bonding layer 39 of the first light emitting device ED_A, and the first electrode contact pattern 712 of the first connection electrode 710_1 ) may be a region in contact with the first electrode 210 through the first contact portion CT1 .
  • the second connection electrode 720_1 may be spaced apart from the first connection electrode 710_1 .
  • the second connection electrode 720_1 may include a first sub contact electrode 721_1 , a second sub contact electrode 722_1 , and a connection pattern 723_1 .
  • the first sub contact electrode 721_1 of the second connection electrode 720_1 may be disposed on the first electrode 210 in the second alignment area AA2 .
  • the first sub-contact electrode 721_1 of the second connection electrode 720_1 extends in the fourth direction DR2 in the second alignment area AA2, but does not extend in the first alignment area AA1. It may be spaced apart from the upper side of the area AA2.
  • the first sub contact electrode 721_1 of the second connection electrode 720_1 may contact the first end ED_S1 of the second light emitting device ED_B.
  • the second sub contact electrode 722_1 of the second connection electrode 720_1 may be spaced apart from the first sub contact electrode 721_1 of the second connection electrode 720_1 .
  • the second sub contact electrode 722_1 of the second connection electrode 720_1 may be disposed on the second electrode 220 in the second alignment area AA2 .
  • the second sub contact electrode 722_1 of the second connection electrode 720_1 extends in the fourth direction DR2 in the second alignment area AA2, but does not extend in the first alignment area AA1. It may be spaced apart from the upper side of the area AA2.
  • the second sub contact electrode 722_1 of the second connection electrode 720_1 may contact the second end ED_S2 of the second light emitting device ED_B.
  • connection pattern 723_1 of the second connection electrode 720_1 is disposed between the first sub contact electrode 721_1 of the second connection electrode 720_1 and the second sub contact electrode 722_1 of the second connection electrode 720_1 can be
  • the connection pattern 723_1 of the second connection electrode 720_1 may connect the first sub contact electrode 721_1 of the second connection electrode 720_1 and the second sub contact electrode 722_1 of the second connection electrode 720_1 to have.
  • the connection pattern 723_1 of the second connection electrode 720_1 may be disposed in an unaligned region. A partial region of the connection pattern 723_1 of the second connection electrode 720_1 may contact the second electrode 220 through the second contact part CT2 .
  • the drawing illustrates that the second contact unit CT2 is positioned within the emission area EMA, the location of the second contact unit CT2 is not limited thereto.
  • the second contact unit CT2 may be located in the sub area SA.
  • a part of the second connection electrode 720_1 is disposed in the sub area SA, and a part of the second connection electrode 720_1 and the second electrode 220 in the sub area SA are connected to the second contact part ( CT2) allows them to contact each other.
  • the first sub contact electrode 721_1 and the second sub contact electrode 722_1 of the second connection electrode 720_1 may be contact electrodes of the light emitting element ED in the alignment area AA, and the second connection electrode
  • the connection pattern 723_1 of 720_1 may be a connection electrode electrically connecting them.
  • the third connection electrode 730 may be spaced apart from the first connection electrode 710_1 and the second connection electrode 720_1 .
  • the third connection electrode 730 may include a first region 731 , a second region 732 , a third region 733 , and a fourth region 734 .
  • the first area 731 of the third connection electrode 730 may be disposed on the first electrode 210 in the first alignment area AA1 .
  • the first area 731 of the third connection electrode 730 extends in the fourth direction DR2 in the first alignment area AA1, but does not extend in the second alignment area AA2. It can be terminated by being spaced apart from the lower side of AA1).
  • the first region 731 of the third connection electrode 730 may contact the first end ED_S1 of the first light emitting device ED_A.
  • the second region 732 of the third connection electrode 730 may be spaced apart from the first region 731 of the third connection electrode 730 .
  • the second area 732 of the third connection electrode 730 may be disposed on the second electrode 220 in the first alignment area AA1 .
  • the second area 732 of the third connection electrode 730 extends in the fourth direction DR2 within the first alignment area AA1, but does not extend in the second alignment area AA2. It can be terminated by being spaced apart from the lower side of AA1).
  • the second region 732 of the third connection electrode 730 may contact the second end ED_S2 of the first light emitting device ED_A.
  • the third area 733 of the third connection electrode 730 is the first sub contact electrode 721_1 of the second connection electrode 720_1 and the second of the second connection electrode 720_1 in the second alignment area AA2 . It may be disposed between the sub contact electrodes 722_1 .
  • the third area 733 of the third connection electrode 730 extends in the fourth direction DR2 in the second alignment area AA2, but does not extend to the first alignment area AA1. It can be terminated by being spaced apart from the upper side of AA2). Also, the third area 733 of the third connection electrode 730 may be spaced apart from the lower side of the second alignment area AA2 so as to be spaced apart from the connection pattern 723 of the second connection electrode 720 .
  • the third region 733 of the third connection electrode 730 may be overlapped with the bonding layer 39 of the plurality of second light emitting devices ED_B.
  • the third region 733 of the third connection electrode 730 may contact the bonding layer 39 of the second light emitting device ED_B.
  • the fourth area 734 of the third connection electrode 730 may be disposed in an unaligned area positioned between the first alignment area AA1 and the second alignment area AA2 .
  • the fourth region 734 of the third connection electrode 730 may be disposed between the first to third regions 731 , 732 , and 733 of the third connection electrode 730 .
  • the fourth region 734 of the third connection electrode 730 may be disposed between the first to third regions 731 , 732 , and 733 of the third connection electrode 730 to connect them.
  • the fourth region 734 of the third connection electrode 730 may be a connection electrode connecting the first light emitting device ED_A and the second light emitting device ED_B in series.
  • the first to third areas 731 , 732 , and 733 of the third connection electrode 730 may be contact electrodes of the light emitting device ED in the alignment area AA, and may be formed of the third connection electrode 730 .
  • the fourth region 734 may be a series connection electrode electrically connecting them.
  • FIG. 22 is a plan layout view illustrating still another example of one pixel of a display device according to an exemplary embodiment.
  • the electrode layer 200_2 further includes a third electrode 230 , and the plurality of light emitting devices ED are second electrodes. It further includes a second light emitting device ED_B disposed between 220_2 and the third electrode 230 , and the connection electrode 700_2 connects the first light emitting device ED_A and the second light emitting device ED_B to each other. It is different from the embodiment of FIG. 12 in that it further includes a third connection electrode 730_2.
  • the first bank 400_2 may further include a third sub-bank 430 spaced apart from the first sub-bank 410 and the second sub-bank 420 .
  • the third sub-bank 430 may be spaced apart from the first sub-bank 410 and the second sub-bank 420 in the third direction DR1 . That is, the second sub-bank 420 may be disposed between the first sub-bank 410 and the third sub-bank 430 .
  • the electrode layer 200_2 may further include a third electrode 230 spaced apart from the first electrode 210 and the second electrode 220 .
  • the third electrode 230 may be spaced apart from the first electrode 210 and the second electrode 220 in the third direction DR1 .
  • the second electrode 220 may be disposed between the first electrode 210 and the third electrode 230 .
  • the third electrode 230 may be disposed on the third sub-bank 430 . Unlike the first electrode 210 and the second electrode 220 , the third electrode 230 may not be electrically connected to the circuit element layer CCL.
  • the first electrode 210 may be electrically connected to the first light emitting device ED_A through the first connection electrode 710 , and a predetermined voltage may be applied to the plurality of light emitting devices ED to emit light.
  • the second electrode 220 may be electrically connected to the second light emitting device ED_B through the second connection electrode 720_2 , and a predetermined voltage may be applied to the plurality of light emitting devices ED to emit light.
  • the first electrode 210 is electrically connected to the bonding layer 39 of the first light emitting element ED_A through the first connection electrode 710
  • the second electrode 220 is connected to the second connection It may be electrically connected to both ends ED_S1 and ED_S2 of the second light emitting device ED_B through the electrode 720_2 .
  • the alignment area AA_2 may include a first alignment area AA1_2 and a second alignment area AA2_2 arranged in the third direction DR1 .
  • the first alignment area AA1_2 and the second alignment area AA2_2 may be spaced apart from each other in the third direction DR1 .
  • the first alignment area AA1_2 includes an area between the first electrode 210 and the second electrode 220 , and may be disposed on the left side of the light emitting area EMA in plan view.
  • the second alignment area AA2_2 includes an area between the second electrode 220 and the third electrode 230 , and may be disposed on the right side of the light emitting area EMA in plan view.
  • the light emitting devices ED disposed in the alignment areas AA_2 spaced apart from each other may be serially connected to each other.
  • the first light emitting device ED_A disposed in the first alignment area AA1_2 and the second light emitting device ED_B disposed in the second alignment area AA2_2 may be connected in series to each other.
  • the light emitting device ED may include a first light emitting device ED_A disposed in the first alignment area AA1_2 and a second light emitting device ED_B disposed in the second alignment area AA2_2 .
  • the first light emitting device ED_A is disposed between the first electrode 210 and the second electrode 220
  • the second light emitting device ED_B is disposed between the second electrode 220 and the third electrode 230 .
  • connection electrode 700_2 may include a first connection electrode 710 , a second connection electrode 720_2 , and a third connection electrode 730_2 spaced apart from each other.
  • the first connection electrode 710 may include a first contact electrode 711 and a first electrode contact pattern 712 .
  • the first contact electrode 711 of the first connection electrode 710 may be disposed in the first alignment area AA1_2 .
  • the first contact electrode 711 of the first connection electrode 710 may be overlapped with the bonding layer 39 of the plurality of first light emitting devices ED_A in the first alignment area AA1_2 .
  • the first contact electrode 711 of the first connection electrode 710 may extend in the fourth direction DR2 from the first alignment area AA1_2 .
  • the first contact electrode 711 of the first connection electrode 710 may contact the bonding layer 39 of the plurality of first light emitting devices ED_A.
  • the first electrode contact pattern 712 of the first connection electrode 710 may be electrically connected to the first electrode 210 through the first contact portion CT1 in the sub-region SA.
  • the first connection electrode 710 may transmit an electrical signal applied to the first electrode 210 from the first contact portion CT1 to the bonding layer 39 of the first light emitting device ED_A.
  • the second connection electrode 720_2 may include a first sub contact electrode 721_2 , a second sub contact electrode 722_2 , a connection pattern 723_2 , and a second electrode contact pattern 724_2 .
  • the first sub contact electrode 721_2 of the second connection electrode 720_2 may be disposed in the second alignment area AA2_2 .
  • the first sub contact electrode 721_2 of the second connection electrode 720_2 may be disposed on the second electrode 220 in the second alignment area AA2_2 .
  • the first sub contact electrode 721_2 of the second connection electrode 720_2 may extend in the fourth direction DR2 from the second alignment area AA2_2 .
  • the first sub contact electrode 721_2 of the second connection electrode 720_2 may contact the first end ED_S1 of the second light emitting device ED_B.
  • the second sub contact electrode 722_2 of the second connection electrode 720_2 may be disposed in the second alignment area AA2_2 and the sub area SA.
  • the second sub contact electrode 722_2 of the second connection electrode 720_2 may be spaced apart from the first sub contact electrode 721_2 of the second connection electrode 720_2 in the second alignment area AA2_2.
  • the second sub contact electrode 722_2 of the second connection electrode 720_2 may be disposed on the third electrode 230 in the second alignment area AA2_2 .
  • the second sub contact electrode 722_2 of the second connection electrode 720_2 may extend in the fourth direction DR2 from the second alignment area AA2_2 .
  • the second sub contact electrode 722_2 of the second connection electrode 720_2 may contact the second end ED_S2 of the second light emitting device ED_B.
  • the second sub contact electrode 722_2 of the second connection electrode 720_2 may extend from the second alignment area AA2_2 to the sub area SA and may also be partially disposed in the sub area SA.
  • the second sub contact electrode 722_2 of the second connection electrode 720_2 may be electrically connected to the third electrode 230 in the sub area SA through the third contact part CT3 .
  • the second sub contact electrode 722_2 of the second connection electrode 720_2 may contact the third electrode 230 exposed by the third contact portion CT3 .
  • the drawing shows that the second connection electrode 720_2 is in contact with the third electrode 230 , the present invention is not limited thereto.
  • the third electrode 230 and the second connection electrode 720_2 may not contact each other.
  • connection pattern 723_2 of the second connection electrode 720_2 is disposed between the first sub contact electrode 721_2 of the second connection electrode 720_2 and the second sub contact electrode 722_2 of the second connection electrode 720_2 can be
  • the connection pattern 723_2 of the second connection electrode 720_2 is disposed between the first sub contact electrode 721_2 of the second connection electrode 720_2 and the second sub contact electrode 722_2 of the second connection electrode 720_2 and can connect them.
  • the first sub contact electrode 721_2 of the second connection electrode 720_2 and the second sub contact electrode 722_2 of the second connection electrode 720_2 are connected by a connection pattern 723_2 of the second connection electrode 720_2. Accordingly, the electrical signal applied from the second electrode 220 may be equally transmitted to both ends ED_S1 and ED_S2 of the second light emitting device ED_B.
  • the second electrode contact pattern 724_1 of the second connection electrode 720_2 may be disposed in the sub area SA.
  • the second electrode contact pattern 724_1 of the second connection electrode 720_2 may be electrically connected to the second electrode 220 through the second contact portion CT2 in the sub-region SA.
  • the third connection electrode 730_2 may include a first region 731_2 , a second region 732_2 , a third region 733_2 , and a fourth region 734_2 .
  • the first area 731_2 of the third connection electrode 730_2 may be disposed in the first alignment area AA1_2 .
  • the first area 731_2 of the third connection electrode 730_2 may be disposed on the first electrode 210 in the first alignment area AA1_2 .
  • the first area 731_2 of the third connection electrode 730_2 may extend in the fourth direction DR2 from the first alignment area AA1_2 .
  • the first region 731_2 of the third connection electrode 730_2 may contact the first end ED_S1 of the first light emitting device ED_A.
  • the second area 732_2 of the third connection electrode 730_2 may be disposed in the first alignment area AA1_2 .
  • the second area 732_2 of the third connection electrode 730_2 may be spaced apart from the first area 731_2 of the third connection electrode 730_2 in the first alignment area AA1_2 .
  • the second area 732_2 of the third connection electrode 730_2 may be disposed on the second electrode 220 in the first alignment area AA1_2 .
  • the second region 732_2 of the third connection electrode 730_2 may be spaced apart from the first sub contact electrode 721_2 of the second connection electrode 720_2 on the second electrode 220 .
  • the second area 732_2 of the third connection electrode 730_2 may extend in the fourth direction DR2 from the first alignment area AA1_2 .
  • the second region 732_2 of the third connection electrode 730_2 may contact the second end ED_S2 of the first light emitting device ED_A.
  • the third area 733_2 of the third connection electrode 730_2 may be disposed in the second alignment area AA2_2 .
  • the third area 733_2 of the third connection electrode 730_2 may overlap the bonding layer 39 of the plurality of second light emitting devices ED_B in the second alignment area AA2_2 .
  • the third area 733_2 of the third connection electrode 730_2 may extend in the fourth direction DR2 from the second alignment area AA2_2 .
  • the third region 733_2 of the third connection electrode 730_2 may contact the bonding layer 39 of the plurality of second light emitting devices ED_B.
  • the fourth region 734_2 of the third connection electrode 730_2 may be disposed in an unaligned region.
  • the fourth region 734_2 of the third connection electrode 730_2 may connect lower ends of the first to third regions 731_2 , 732_2 , and 733_2 of the third connection electrode 730_2 .
  • the fourth region 734_2 of the third connection electrode 730_2 may be disposed between the first to third regions 731_2 , 732_2 , and 733_2 of the third connection electrode 730_2 to connect them.
  • the fourth region 734_2 of the third connection electrode 730_2 may be a connection electrode connecting the first light emitting device ED_A and the second light emitting device ED_B in series.
  • FIG. 23 is a plan view illustrating another example of one pixel of a display device according to an exemplary embodiment.
  • the plurality of light emitting devices ED further include third and fourth light emitting devices ED_C and ED_D, and a connection electrode
  • 700_3 further includes fourth and fifth connection electrodes 740 and 750 .
  • the alignment area AA_3 may include a first alignment area AA1_3 , a second alignment area AA2_3 , a third alignment area AA3_3 , and a fourth alignment area AA4_3 .
  • the first alignment area AA1_3 includes an area between the first electrode 210 and the second electrode 220 , and may be disposed on the upper left side in plan view in the emission area EMA.
  • the second alignment area AA2_3 includes an area between the second electrode 220 and the third electrode 230 , and may be disposed on the upper right side of the light emitting area EMA in plan view.
  • the third alignment area AA3 includes an area between the first electrode 210 and the second electrode 220 , and may be disposed on the lower left side of the light emitting area EMA in plan view.
  • the fourth alignment area AA4 includes an area between the second electrode 220 and the third electrode 230 , and may be disposed on the lower right side of the light emitting area EMA in plan view.
  • the plurality of light emitting devices ED include a first light emitting device ED_A disposed in the first alignment area AA1_3 , a second light emitting device ED_B disposed in the second alignment area AA2_3 , and a third alignment area AA3 .
  • ) may include a third light emitting device ED_C disposed in , and a fourth light emitting device ED_D disposed in the fourth alignment area AA4 .
  • the plurality of light emitting devices ED disposed in different alignment areas AA_3 may be connected in series to each other, and the plurality of light emitting devices ED disposed in the same alignment area AA_3 may be connected in parallel to each other.
  • the third light emitting device ED_C and the fourth light emitting device ED_D disposed in the fourth alignment area AA4 may be connected in series to each other.
  • the first light emitting device ED_A may be disposed between the first electrode 210 and the second electrode 220 in the first alignment area AA1_3 .
  • the second light emitting device ED_B may be disposed between the second electrode 220 and the third electrode 230 in the second alignment area AA2_3 .
  • the third light emitting device ED_C may be disposed between the first electrode 210 and the second electrode 220 in the third alignment area AA3 .
  • the fourth light emitting device ED_D may be disposed between the second electrode 220 and the third electrode 230 in the fourth alignment area AA4 .
  • connection electrode 700_3 may include a first connection electrode 710_1 , a second connection electrode 720_3 , a third connection electrode 730_3 , a fourth connection electrode 740 , and a fifth connection electrode 750 . .
  • the first connection electrode 710_1 may include a first contact electrode 711_1 and a first electrode contact pattern 712 .
  • the first contact electrode 711_1 of the first connection electrode 710_1 extends in the fourth direction DR2 in the first alignment area AA_3, but does not extend to the third alignment area AA3 in the first alignment area ( AA1_3) can be terminated by being separated from the lower side
  • the second connection electrode 720_3 may include a first sub contact electrode 721_3 , a second sub contact electrode 722_3 , a connection pattern 723_3 , and a second electrode contact pattern 724_3 .
  • the first sub contact electrode 721_3 and the second sub contact electrode 722_3 of the second connection electrode 720_3 extend in the fourth direction DR2 from the second alignment area AA2_3, and the fourth alignment area AA4 ) may be spaced apart from the lower side of the second alignment area AA2_3 so as not to extend to the end.
  • the second sub contact electrode 722_3 of the second connection electrode 720_3 may extend from the second alignment area AA2_3 to the sub area SA, and may also be partially disposed in the sub area SA.
  • the second sub contact electrode 722_3 of the second connection electrode 720_3 may be electrically connected to the third electrode 230 through the third contact portion CT3 .
  • the third connection electrode 730_3 may include a first region 731_3 , a second region 732_3 , a third region 733_3 , and a fourth region 734_3 .
  • the first area 731_3 of the third connection electrode 730_3 may be disposed on the first electrode 210 in the first alignment area AA1_3 .
  • the first area 731_3 of the third connection electrode 730_3 extends in the fourth direction DR2 in the first alignment area AA1_3, but does not extend to the third alignment area AA3.
  • AA1_3) can be separated from the lower side.
  • the first region 731_3 of the third connection electrode 730_3 may contact the first end ED_S1 of the first light emitting device ED_A.
  • the second region 732_3 of the third connection electrode 730_3 may be spaced apart from the first region 731_3 of the third connection electrode 730_3 .
  • the second area 732_3 of the third connection electrode 730_3 may be disposed on the second electrode 220 in the first alignment area AA1_3 .
  • the second region 732_3 of the third connection electrode 730_3 may be spaced apart from the first sub contact electrode 721_3 of the second connection electrode 720_3 on the second electrode 220 .
  • the second area 732_3 of the third connection electrode 730_3 extends in the fourth direction DR2 in the first alignment area AA1_3, but does not extend to the third alignment area AA3. AA1_3) can be separated from the lower side.
  • the second region 732_3 of the third connection electrode 730_3 may contact the second end ED_S2 of the first light emitting device ED_A.
  • the third area 733_3 of the third connection electrode 730_3 may be disposed in the third alignment area AA3 .
  • the third area 733_3 of the third connection electrode 730_3 may overlap the bonding layer 39 of the third light emitting device ED_C in the third alignment area AA3 .
  • the third area 733_3 of the third connection electrode 730_3 may contact the bonding layer 39 of the third light emitting device ED_C in the third alignment area AA3 .
  • the third area 733_3 of the third connection electrode 730_3 extends in the fourth direction DR2 in the third alignment area AA3, but does not extend in the first alignment area AA1 to the second alignment area ( It can be terminated by being spaced apart from the upper side of AA2).
  • the fourth region 734_3 of the third connection electrode 730_3 may connect the first to third regions 731_3 , 732_3 , and 733_3 of the third connection electrode 730_3 .
  • the fourth connection electrode 740 may include a first region 741 , a second region 742 , a third region 743 , and a fourth region 744 .
  • the first area 741 of the fourth connection electrode 740 may be disposed on the first electrode 210 in the third alignment area AA3 .
  • the first area 741 of the fourth connection electrode 740 extends in the fourth direction DR2 in the third alignment area AA3, but does not extend in the first alignment area AA1_3. It can be terminated by being spaced apart from the upper side of AA3).
  • the first region 741 of the fourth connection electrode 740 may contact the first end ED_S1 of the third light emitting device ED_C.
  • the second region 742 of the fourth connection electrode 740 may be spaced apart from the first region 741 of the fourth connection electrode 740 .
  • the second area 742 of the fourth connection electrode 740 may be disposed on the second electrode 220 in the third alignment area AA3 .
  • the second area 742 of the fourth connection electrode 740 extends in the fourth direction DR2 in the third alignment area AA3, but does not extend in the first alignment area AA1_3. It can be terminated by being spaced apart from the upper side of AA3).
  • the second region 742 of the fourth connection electrode 740 may contact the second end ED_S2 of the third light emitting device ED_C.
  • the third area 743 of the fourth connection electrode 740 may be disposed between the second electrode 220 and the third electrode 230 in a plan view in the fourth alignment area AA4 .
  • the third area 743 of the fourth connection electrode 740 may be disposed between the first area 751 and the second area 752 of the fifth connection electrode 750 to be described later in the fourth alignment area AA4 .
  • the third area 743 of the fourth connection electrode 740 extends in the fourth direction DR2 in the fourth alignment area AA4, but does not extend in the second alignment area AA2_3. It can be terminated by being spaced apart from the upper side of AA4).
  • the third region 743 of the fourth connection electrode 740 may be overlapped with the bonding layer 39 of the plurality of fourth light emitting devices ED_D.
  • the third region 743 of the fourth connection electrode 740 may contact the bonding layer 39 of the fourth light emitting device ED_D.
  • the fourth region 744 of the fourth connection electrode 740 may be disposed in an unaligned region.
  • the fourth region 744 of the fourth connection electrode 740 may be disposed between the first to third regions 741 , 742 , and 743 of the fourth connection electrode 740 .
  • the fourth region 744 of the fourth connection electrode 740 may be disposed between the first to third regions 741 , 742 , and 743 of the fourth connection electrode 740 to connect them.
  • the first to third regions 741 , 742 , and 743 of the fourth connection electrode 740 may be contact electrodes of the light emitting device ED in the alignment area AA, and may be formed of the fourth connection electrode 740 .
  • the fourth region 744 may be a connection electrode that electrically connects them.
  • the fifth connection electrode 750 may include a first region 751 , a second region 752 , a third region 753 , and a fourth region 754 .
  • the first area 751 of the fifth connection electrode 750 may be disposed on the second electrode 220 in the fourth alignment area AA4 .
  • the first region 751 of the fifth connection electrode 750 may be spaced apart from the second region 742 of the fourth connection electrode 740 on the second electrode 220 .
  • the first area 751 of the fifth connection electrode 750 extends in the fourth direction DR2 in the fourth alignment area AA4, but does not extend in the second alignment area AA2_3. It can be terminated by being spaced apart from the upper side of AA4).
  • the first region 751 of the fifth connection electrode 750 may contact the first end ED_S1 of the fourth light emitting device ED_D.
  • the second region 752 of the fifth connection electrode 750 may be spaced apart from the first region 751 of the fifth connection electrode 750 .
  • the second region 752 of the fifth connection electrode 750 may be spaced apart from the first region 751 of the fifth connection electrode 750 with the third region 743 of the fourth connection electrode 740 interposed therebetween.
  • the second area 752 of the fifth connection electrode 750 may be disposed on the third electrode 230 in the fourth alignment area AA4 .
  • the second area 752 of the fifth connection electrode 750 extends in the fourth direction DR2 in the fourth alignment area AA4, but does not extend in the second alignment area AA2_3. It can be terminated by being spaced apart from the upper side of AA4).
  • the second region 752 of the fifth connection electrode 750 may contact the second end ED_S2 of the fourth light emitting device ED_D.
  • the third area 753 of the fifth connection electrode 750 may be disposed between the second electrode 220 and the third electrode 230 in a plan view in the second alignment area AA2_3 .
  • the third area 753 of the fifth connection electrode 750 is disposed between the first sub contact electrode 721_3 and the second sub contact electrode 722_3 of the second connection electrode 720_3 in the second alignment area AA2_3 . can be placed.
  • the third area 753 of the fifth connection electrode 750 extends in the fourth direction DR2 in the second alignment area AA2_3 and is spaced apart from the connection pattern 723_3 of the second connection electrode 720_3. It may be separated from the upper side of the second alignment area AA2_3 to end.
  • the fifth region 753 of the fifth connection electrode 750 may be overlapped with the bonding layer 39 of the plurality of second light emitting devices ED_B.
  • the third region 753 of the fifth connection electrode 750 may contact the bonding layer 39 of the second light emitting device ED_B.
  • the fourth region 754 of the fifth connection electrode 750 may be disposed in an unaligned region.
  • the fourth region 754 of the fifth connection electrode 750 may be disposed between the first to third regions 751 , 752 , and 753 of the fifth connection electrode 750 .
  • the fourth region 754 of the fifth connection electrode 750 may be disposed between the first to third regions 751 , 752 , and 753 of the fifth connection electrode 750 to connect them.
  • the first to third regions 751 , 752 , and 753 of the fifth connection electrode 750 may be contact electrodes of the light emitting device ED in the alignment area AA, and may be formed of the fifth connection electrode 750 .
  • the fourth region 754 may be a connection electrode that electrically connects them.
  • the first light emitting device ED_A and the third light emitting device ED_C may be connected in series through the third connection electrode 730_3, and the third light emitting device ED_C and the fourth light emitting device ED_D may be connected in series. may be connected in series through the fourth connection electrode 740 , and the fourth light emitting device ED_D and the second light emitting device ED_B may be connected in series through the fifth connection electrode 750 .
  • the first region 731_3 of the third connection electrode 730_3 and the second region 732_3 of the third connection electrode 730_3 are respectively connected to both ends ED_S1 and ED_S2 of the first light emitting element ED_A and and the third region 733_3 of the third connection electrode 730_3 is in contact with the central portion of the third light emitting device ED_C, that is, the bonding layer 39 of the third light emitting device ED_C, so that the first light emitting device (ED_A) and the third light emitting device (ED_C) may be connected to each other in series.
  • the first region 741 of the fourth connection electrode 740 and the second region 742 of the fourth connection electrode 740 are in contact with both ends ED_S1 and ED_S2 of the third light emitting device ED_C, respectively. and the third region 743 of the fourth connection electrode 740 is in contact with the central portion of the fourth light emitting device ED_D, that is, the bonding layer 39 of the fourth light emitting device ED_D, so that the third light emitting device ( ED_C and the fourth light emitting device ED_D may be connected in series with each other.
  • the first region 751 of the fifth connection electrode 750 and the second region 752 of the fifth connection electrode 750 contact both ends ED_S1 and ED_S2 of the fourth light emitting device ED_D, respectively. and the third region 753 of the fifth connection electrode 750 is in contact with the central portion of the second light emitting device ED_B, that is, the bonding layer 39 of the second light emitting device ED_B, so that the fourth light emitting device ( ED_D and the second light emitting device ED_B may be connected in series with each other. Accordingly, the electrical signal applied to the first electrode 210 is transmitted to the first connection electrode 710 through the first contact portion CT1 and is transmitted to the bonding layer 39 of the first light emitting device ED_A.
  • the electrical signal applied to the second electrode 220 is transmitted to the second connection electrode 720 through the second contact part CT2, and is then transferred to both ends ED_S1 and ED_S2 of the second light emitting device ED_B. is transmitted, so that the first to fourth light emitting devices ED_A, ED_B, ED_C, and ED_D may be connected in series between the first electrode 210 and the second electrode 220 .
  • 24 is a cross-sectional view of a light emitting device according to another embodiment.
  • the light emitting device ED_1 according to the present exemplary embodiment is different from the light emitting device ED of FIG. 2 in that the device insulating layer 38_2 exposes a portion of the side surface of the core structure 30 .
  • the device insulating layer 38_2 may expose a side surface of one of both ends ED_S1 and ED_S2 of the light emitting device ED_1 .
  • the device insulating layer 38_2 may expose a side surface of the second end ED_S2 of the light emitting device ED_1 .
  • the device insulating layer 38_2 completely surrounds the side surface of the first semiconductor layer 31A of the first light emitting device core 30A, and part of the side surface of the first semiconductor layer 31B of the second light emitting device core 30B can be exposed
  • the light emitting device ED_1 may be formed in a process of removing the insulating material layer 380 during the manufacturing process of the light emitting device ED_1 described above with reference to FIGS. 8 and 9 .
  • the first light emitting device core 30A is disposed on the lower portion and the second light emitting device core 30B is disposed on the upper portion, thereby removing a portion of the insulating material layer 380 .
  • the insulating material layer 380 disposed thereon may be over-etched to form the light emitting device ED_1 of FIG. 24 .
  • the first light emitting device core 30A is disposed on the lower side and the second light emitting device core 30B is disposed on the upper side of the second light emitting device core 30B.
  • the insulating material layer 380 surrounding the side surface of the first semiconductor layer 31B may be over-etched to form the light emitting device ED_1 of the present embodiment.
  • 25 is a cross-sectional view of a light emitting device according to another embodiment.
  • the reflective electrode layers 37A_1 and 37B_1 included in each of the first and second light emitting device cores 30A and 30B, respectively, are not made of a metal material having high reflectance. It is different from the light emitting device ED of FIG. 2 in that it includes a distributed bragg reflector DBR.
  • the first and second reflective electrode layers 37A_1 and 37B_1 included in the first light emitting element core 30A_1 and the second light emitting element core 30B_1, respectively, are first and second element active layers 33A and 33B, respectively. It may serve to reflect light generated from and traveling to the central portion of the core structure 30_1 to both ends of the core structure 30_1.
  • the first reflective electrode layer 37A_1 of the first light emitting element core 30A_1 emits light from the first element active layer 33A of the first light emitting element core 30A_1 and is incident on the first reflective electrode layer 37A_1. It can play a role in controlling transmission and reflection.
  • the second reflective electrode layer 37B_1 of the second light emitting element core 30B_1 transmits light emitted from the second element active layer 33B of the second light emitting element core 30B_1 and incident to the second reflective electrode layer 37B_1 And it may play a role in controlling the reflex.
  • the structure of the first reflective electrode layer 37A_1 and the structure of the second reflective electrode layer 37B_1 may be substantially the same.
  • the first reflective electrode layer 37A_1 and the second reflective electrode layer 37B_1 may include the same material or a similar material.
  • the first reflective electrode layer 37A_1 and the second reflective electrode layer 37B_1 may each include a distributed bragg reflector DBR.
  • the first reflective electrode layer 37A_1 and the second reflective electrode layer 37B_1 may have a structure in which optical layers including a plurality of oxide films having different refractive indices are repeatedly stacked.
  • the first reflective electrode layer 37A_1 and the second reflective electrode layer 37B_1 may have a structure in which a plurality of oxide layers 371 , 372 , 373 , and 374 each having different refractive indices are stacked.
  • the first reflective electrode layer 37A_1 and the second reflective electrode layer 37B_1 may include a first oxide film 371 having a first refractive index n1 and a second refractive index n2 different from the first refractive index n1, respectively. It may include a second oxide film 372 having a , a third oxide film 373 having a first refractive index n1 , and a fourth oxide film 374 having a second refractive index n2 .
  • the first oxide layer 371 and the third oxide layer 373 may be the same, and the second oxide layer 372 and the fourth oxide layer 374 may be the same.
  • the first to fourth oxide layers 371 , 372 , 373 , and 374 may be sequentially stacked in one direction X, which is the extension direction of the core structure 30_1 . That is, the first reflective electrode layer 37A_1 and the second reflective electrode layer 37B_1 each have a first oxide film 371 having a first refractive index n1 and a second refractive index n2 different from the first refractive index n1.
  • the second oxide layers 372 may have a structure in which they are repeatedly stacked alternately.
  • each of the first reflective electrode layer 37A_1 and the second reflective electrode layer 37B_1 may be formed by stacking more oxide layers.
  • the first reflective electrode layer 37A_1 and the second reflective electrode layer 37B_1 each do not include a metal material having high reflectance, but the first reflective electrode layer 37A_1 and Each of the second reflective electrode layers 37B_1 includes a distributed bragg reflector DBR to reflect the light emitted from the first and second light emitting device cores 30A_1 and 30B_1 to both ends of the light emitting device ED_2.
  • the first reflective electrode layer 37A_1 and the second reflective electrode layer 37B_1 each include a plurality of oxide films, the electrical signal applied from the bonding layer 39 is transmitted to the second semiconductor layer of the first light emitting element core 30A_1 . 32A and the second semiconductor layer 33B of the second light emitting device core 30B_1 may be transferred.
  • 26 is a cross-sectional view of a light emitting device according to another embodiment.
  • a core structure 30_3 includes a third light emitting device core 30C, a fourth light emitting device core 30D, and a plurality of bonding layers 39A and 39B. , 39C) is different from the embodiment of FIG. 2 in that it includes.
  • the core structure 30_3 of the light emitting device ED_3 may further include a third light emitting device core 30C and a fourth light emitting device core 30D.
  • the third light emitting device core 30C may be disposed between the first light emitting device core 30A and the second light emitting device core 30B.
  • the third light emitting element core 30C is disposed between the first light emitting element core 30A and the second light emitting element core 30B in one direction with the first light emitting element core 30A and the second light emitting element core 30B, respectively.
  • X can be spaced apart.
  • the third light emitting device core 30C may have a shape extending in one direction (X).
  • the third light emitting element core 30C like the first light emitting element core 30A and the second light emitting element core 30B, includes a first semiconductor layer 31C, a second semiconductor layer 32C, a first semiconductor layer ( 31C) and the device active layer 33C disposed between the second semiconductor layer 33C.
  • the third light emitting device core 30C may further include a reflective electrode layer 37C disposed on the second semiconductor layer 32C.
  • the second semiconductor layer 32C of the third light emitting device core 30C is disposed between the reflective electrode layer 37C of the third light emitting device core 30C and the device active layer 33C of the third light emitting device core 30C.
  • the first semiconductor layer may be a first conductivity type (eg, n-type) semiconductor layer
  • the second semiconductor layer may be a second conductivity type (eg, p-type) semiconductor layer.
  • the first semiconductor layer 31C of the third light emitting element core 30C is a 3n-th semiconductor layer 31C
  • the second semiconductor layer 32C of the third light-emitting element core 30C is a 3p semiconductor layer.
  • the device active layer 33C of the third light emitting device core 30C is a third device active layer 33C
  • the reflective electrode layer 37C of the third light emitting device core 30C is a third reflective electrode layer 37C.
  • the 3n-th semiconductor layer 31C, the third device active layer 33C, the 3p-semiconductor layer 32C, and the third reflective electrode layer 37C of the third light emitting device core 30C have a direction opposite to the one direction (X). may be sequentially arranged. That is, the stacking direction of the first semiconductor layer 31C, the device active layer 33C, the second semiconductor layer 32C, and the reflective electrode layer 37C of the third light emitting device core 30C is the first light emitting device core 30A.
  • the fourth light emitting device core 30D may be disposed between the second light emitting device core 30B and the third light emitting device core 30C.
  • the fourth light emitting element core 30D is formed between the second light emitting element core 30B and the third light emitting element core 30C in one direction with the second light emitting element core 30B and the third light emitting element core 30C, respectively.
  • X) can be spaced apart.
  • the fourth light emitting device core 30D may have a shape extending in one direction (X).
  • the fourth light emitting element core 30D includes a first semiconductor layer 31D, a second semiconductor layer 32D, and a first semiconductor layer 31D, similarly to the first to third light emitting element cores 30A, 30B, and 30C. and a device active layer 33D disposed between and the second semiconductor layer 32D.
  • the fourth light emitting device core 30D may further include a reflective electrode layer 37D disposed on the second semiconductor layer 32D.
  • the second semiconductor layer 32D of the fourth light emitting element core 30D is disposed between the reflective electrode layer 37D of the fourth light emitting element core 30D and the element active layer 33D of the fourth light emitting element core 30D.
  • the first semiconductor layer 31D of the fourth light emitting element core 30D is a 4n-th semiconductor layer 31D
  • the second semiconductor layer 32D of the fourth light-emitting element core 30D is a 4p-th semiconductor layer 32D.
  • the element active layer 33D of the fourth light emitting element core 30D is referred to as the fourth element active layer 33D
  • the reflective electrode layer 37D of the fourth light emitting element core 30D is also referred to as a fourth reflective electrode layer 37D.
  • the 4n-th semiconductor layer 31D, the fourth device active layer 33D, the 4p-th semiconductor layer 32D, and the fourth reflective electrode layer 37D of the fourth light emitting device core 30D are sequentially formed in one direction (X) direction. can be placed. That is, the stacking direction of the second semiconductor layer 32D, the device active layer 33D, the second semiconductor layer 32D, and the reflective electrode layer 37D of the fourth light emitting device core 30D is the first light emitting device core 30A.
  • the first semiconductor layer 31A, the device active layer 33A, the second semiconductor layer 32A, and the reflective electrode layer 37A of ), the device active layer 33B, the second semiconductor layer 32B, and the reflective electrode layer 37B may be stacked in a direction opposite to the stacking direction.
  • the core structure 30_3 may include a first type light emitting device core and a second type light emitting device core according to a stacking direction of the plurality of semiconductor layers and device active layers.
  • the first type light emitting device core is a stack of a first conductivity type semiconductor layer (or a first semiconductor layer or an n-type semiconductor layer), a device active layer, and a second conductivity type semiconductor layer (or a second semiconductor layer or a p-type semiconductor layer)
  • the direction may be a light emitting device core in one direction (X).
  • the second type light emitting device core is a stack of a first conductivity type semiconductor layer (or a first semiconductor layer or an n-type semiconductor layer), a device active layer, and a second conductivity type semiconductor layer (or a second semiconductor layer or a p-type semiconductor layer)
  • the direction may be a light emitting device core opposite to the one direction (X).
  • the first light emitting element core 30A and the fourth light emitting element core 30D are the first type light emitting element core
  • the second light emitting element core 30B and the third light emitting element core 30C are the second It may be a type light emitting element core.
  • a first type light emitting device core and a second type light emitting device core may be alternately arranged in one direction (X). Meanwhile, in the core structure 30_3 , a first type light emitting device core and a second type light emitting device core are alternately arranged in one direction X, and a first conductivity type semiconductor layer (or a first semiconductor layer or an n-type semiconductor layer) layer) may be formed to face both ends of the light emitting device ED_3 .
  • the core structure 30_3 includes a first light emitting element core 30A that is a first type light emitting element core, a third light emitting element core 30C that is a second type light emitting element core, and a fourth light emitting element core that is a first type light emitting element core.
  • the device core 30D and the second light emitting device core 30B, which is the second type light emitting device core, may be sequentially arranged in one direction (X).
  • the 1n-th semiconductor layer 31A of the first light-emitting element core 30A is located at one end of the light-emitting element ED_3, and the 2n-th semiconductor layer 31B of the second light-emitting element core 30B is formed by the light-emitting element ( It may be located at the other end of ED_3).
  • the bonding layer 39_3 may include a plurality of bonding layers spaced apart from each other.
  • the bonding layer 39_3 may include a first bonding layer 39A, a second bonding layer 39B, and a third bonding layer 39C.
  • the first bonding layer 39A, the second bonding layer 39B, and the third bonding layer 39C may be spaced apart from each other in one direction (X).
  • the first bonding layer 39A may be disposed between the third light emitting device core 30C and the fourth light emitting device core 30D.
  • the first bonding layer 39A physically fixes the third light emitting element core 30C and the fourth light emitting element core 30D and simultaneously connects the third light emitting element core 30C and the fourth light emitting element core 30D. It can be electrically connected.
  • the first bonding layer 39A is disposed between the 3n-th semiconductor layer 31C of the third light-emitting element core 30C and the 4n-th semiconductor layer 31D of the fourth light-emitting element core 30D to fix them. and electrically connected.
  • the second bonding layer 39B may be disposed between the third light emitting device core 30C and the first light emitting device core 30A.
  • the second bonding layer 39B physically fixes the third light emitting element core 30C and the first light emitting element core 30A, and simultaneously connects the third light emitting element core 30C and the first light emitting element core 30A. It can be electrically connected.
  • the second bonding layer 39B is disposed between the third reflective electrode layer 37C of the third light emitting element core 30C and the first reflective electrode layer 37A of the first light emitting element core 30A to fix them. and electrically connected.
  • the third bonding layer 39C may be disposed between the second light emitting device core 30B and the fourth light emitting device core 30D.
  • the third bonding layer 39C physically fixes the second light emitting element core 30B and the fourth light emitting element core 30D, and simultaneously connects the second light emitting element core 30B and the fourth light emitting element core 30D. It can be electrically connected.
  • the third bonding layer 39C is disposed between the second reflective electrode layer 37B of the second light emitting element core 30B and the fourth reflective electrode layer 37D of the fourth light emitting element core 30D to fix them. and electrically connected.
  • the device insulating layer 38 may be disposed to surround a side surface of the core structure 30_3 .
  • the core structure 30_3 surrounds the side surfaces of the first to fourth light emitting device cores 30A, 30B, 30C, and 30D and the side surfaces of the first to third bonding layers 39A, 39B, and 39C. can be formed to
  • the core structure 30_3 may have a symmetrical structure with respect to the reference line Lx passing the center of the core structure 30_3 in the other direction crossing the one direction X.
  • FIG. 27 is a plan view illustrating an example of one pixel of a display device according to another exemplary embodiment.
  • 28 is an enlarged plan view illustrating a part of one pixel of FIG. 27 .
  • 29 is a cross-sectional view illustrating an example taken along line VI-VI' of FIG. 28 .
  • the first end ED_S1 of the light emitting device ED_3 is disposed on the first electrode 210
  • the second end ED_S2 may be disposed on the second electrode 220 .
  • the connection electrode 700_4 may include a first connection electrode 710_4 and a second connection electrode 720_4 .
  • the 1n-th semiconductor layer 31A of the first light emitting device core 30A positioned at the first end ED_S1 of the light emitting device ED_3 is disposed on the first electrode 210
  • the light emitting device ( A 2n-th semiconductor layer 31B of the second light emitting device core 30B positioned at the second end ED_S2 of ED_3 may be disposed on the second electrode 220 .
  • the third light emitting element core 30C and the fourth light emitting element core 30D may be spaced apart from each other with the first bonding layer 39A interposed therebetween.
  • the 3n-th semiconductor layer 31C of the third light-emitting element core 30C and the 4n-th semiconductor layer 31D of the fourth light-emitting element core 30D are disposed to face each other with the first bonding layer 39A interposed therebetween can be
  • the 3n-th semiconductor layer 31C of the third light-emitting element core 30C and the 4n-th semiconductor layer 31D of the fourth light-emitting element core 30D may contact one surface and the other surface of the first bonding layer 39A, respectively. have.
  • the first light emitting device core 30A and the third light emitting device core 30C may be spaced apart from each other with the second bonding layer 39B interposed therebetween.
  • the first reflective electrode layer 37A of the first light emitting element core 30A and the third reflective electrode layer 37C of the third light emitting element core 30C are disposed to face each other with the second bonding layer 39B interposed therebetween can be
  • the first reflective electrode layer 37A of the first light emitting element core 30A and the third reflective electrode layer 37C of the third light emitting element core 30C may contact one surface and the other surface of the second bonding layer 39B, respectively. have.
  • the second light emitting element core 30B and the fourth light emitting element core 30D may be spaced apart from each other with the third bonding layer 39C interposed therebetween.
  • the second reflective electrode layer 37B of the second light emitting element core 30B and the fourth reflective electrode layer 37D of the fourth light emitting element core 30D face each other with the third bonding layer 39C interposed therebetween.
  • the second reflective electrode layer 37B of the second light emitting element core 30B and the fourth reflective electrode layer 37D of the fourth light emitting element core 30D may contact one surface and the other surface of the third bonding layer 39C, respectively. have.
  • a second insulating layer 520_1 may be disposed on the light emitting device ED_3 .
  • the second insulating layer 520_1 is disposed on the light emitting device ED_3, both ends ED_S1 and ED_S2 of the light emitting device ED_3, the first to third bonding layers 39A, 39B of the light emitting device ED_3, 39C) may be exposed.
  • the second insulating layer 520_1 may include first to fourth fixing patterns 521 , 522 , 524 , and 525 and a filling pattern 523 .
  • the first to fourth fixing patterns 521 , 522 , 524 , and 525 may be spaced apart from each other.
  • the first fixing pattern 521 may be formed on the first light emitting device core 30A to surround the outer surface of the first light emitting device core 30A.
  • the first fixing pattern 521 is disposed on the first light emitting element core 30A, one end of the first light emitting element core 30A (eg, the first end ED_S1 of the light emitting element ED_3) and the second 2 A portion of the bonding layer 39B may be exposed.
  • the second fixing pattern 522 may be formed on the second light emitting device core 30B to surround the outer surface of the second light emitting device core 30B.
  • the second fixing pattern 522 is disposed on the second light emitting element core 30B, one end of the second light emitting element core 30B (eg, the second end ED_S2 of the light emitting element ED_3) and the second 3 A portion of the bonding layer 39C may be exposed.
  • the third fixing pattern 524 may be formed on the third light emitting device core 30C to surround the outer surface of the third light emitting device core 30C.
  • the third fixing pattern 524 is disposed on the third light emitting device core 30C, and portions of the second bonding layer 39B and the first bonding layer 39A may be exposed.
  • the fourth fixing pattern 525 may be formed on the fourth light emitting device core 30D to surround the outer surface of the fourth light emitting device core 30D.
  • the fourth fixing pattern 525 is disposed on the fourth light emitting device core 30D, and portions of the third bonding layer 39C and the first bonding layer 39A may be exposed.
  • the opening OP1_A formed by the sidewalls of the first fixed pattern 521 and the third fixed pattern 524 facing each other to be spaced apart from each other is the opening OP2_A formed by the sidewall of the device insulating layer 38_3 exposing the second bonding layer 38B. can be nested.
  • the opening OP1_B formed by the sidewalls of the third fixed pattern 524 and the fourth fixed pattern 525 that are spaced apart from each other is the opening OP2_B formed by the sidewall of the device insulating layer 38_3 exposing the first bonding layer 38A.
  • the opening OP_1 may include an opening OP1_A and an opening OP1_B.
  • the opening OP2_1 may include an opening OP2_A, an opening OP2_B, and an opening OP2_C.
  • the opening OP1_C formed by the sidewalls of the fourth fixed pattern 525 and the second fixed pattern 522 that are spaced apart from each other is the opening OP2_C formed by the sidewall of the device insulating layer 38_3 exposing the third bonding layer 38C. can be nested.
  • connection electrode 700_3 and the light emitting device ED_3 may be electrically connected through (OP2_A, OP2_B, and OP2_C).
  • the first connection electrode 711_4 may be electrically connected to the second conductivity type (eg, p-type) semiconductor layer of the light emitting device ED_3 .
  • the first connection electrode 710_4 may be electrically connected to each of the reflective electrode layers 37A, 37B, 37C, and 37D of the first to fourth light emitting device cores 30A, 30B, 30C, and 30D.
  • the first connection electrode 710_4 includes a second bonding layer 39B and a third bonding layer 39C disposed to come into contact with the first to fourth reflective electrode layers 37A, 37B, 37C, and 37D; can be electrically connected.
  • the first connection electrode 710_4 is connected to the second bonding layer 39B and the second bonding layer 39B through the openings OP2_A and OP2_C of the device insulating layer 38_3 exposing the second bonding layer 39B and the third bonding layer 39C, respectively. 3 It may be in contact with a portion of the bonding layer 39C.
  • the first connection electrode 710_4 may include a first sub contact electrode 711A, a second sub contact electrode 711B, a connection pattern 713 , and a first electrode contact pattern 712 .
  • the first sub contact electrode 711A, the second sub contact electrode 711B, the connection pattern 713 and the first electrode contact pattern 712 of the first connection electrode 710_4 are integrated into one may be formed in a pattern of
  • the first sub contact electrode 711A of the first connection electrode 710_4 may extend in the fourth direction DR2 and overlap the second bonding layer 39B of the plurality of light emitting devices ED_3 .
  • the first sub contact electrode 711A of the first connection electrode 710_4 is in contact with the second insulating layer 520_1 and the second bonding layer 39B exposed by the device insulating layer 38_3 of the plurality of light emitting devices ED_3 . can do.
  • the second sub contact electrode 711B of the first connection electrode 710_4 may be spaced apart from the first sub contact electrode 711A of the first connection electrode 710_4 in the third direction DR1 .
  • the second sub contact electrode 711B of the first connection electrode 710_4 may extend in the fourth direction DR2 and overlap the third bonding layer 39C of the plurality of light emitting devices ED_3 .
  • the second sub contact electrode 711B of the first connection electrode 710_4 is in contact with the second insulating layer 520_1 and the third bonding layer 39C exposed by the device insulating layer 38_3 of the plurality of light emitting devices ED_3 . can do.
  • connection pattern 713 of the first connection electrode 710_4 is disposed between the first sub contact electrode 711A of the first connection electrode 710_4 and the second sub contact electrode 711B of the first connection electrode 710_4 and can connect them.
  • the first electrode contact pattern 712 of the first connection electrode 710_4 may be electrically connected to the first electrode 210 through the first contact portion CT1 .
  • the first connection electrode 710_4 contacts the electric signal applied to the first electrode 210 with the second bonding layer 39B and the third bonding layer 39C of the light emitting device ED_3, respectively, to thereby contact the first to first
  • the first power voltage may be transferred to the first to fourth reflective electrode layers 37A, 37B, 37C, and 37D of the 4 light emitting device cores 30A, 30B, 30C, and 30D.
  • the second connection electrode 720_4 may be electrically connected to the first conductivity type (eg, n-type) semiconductor layer of the light emitting device ED_3 .
  • the second connection electrode 720_4 may be electrically connected to each of the 1n to 4n semiconductor layers 31A, 31B, 31C, and 31D of the first to fourth light emitting device cores 30A, 30B, 30C, and 30D.
  • the second connection electrode 720_4 includes both ends ED_S1 and ED_S2 and the 3n-th semiconductor layer 31C of the light emitting device ED_3 in which the 1n-th semiconductor layer 31A and the 2n-th semiconductor layer 31B are positioned.
  • the second connection electrode 720_4 may contact a partial region of the first bonding layer 39A through the opening OP2_B of the device insulating layer 38_3 exposing the first bonding layer 39A.
  • the second connection electrode 720_4 includes a first sub contact electrode 721 , a second sub contact electrode 722 , a third sub contact electrode 725 , a connection pattern 723_4 , and a second electrode contact pattern 724 .
  • the contact patterns 724 may be integrated to form one pattern.
  • the first sub contact electrode 721 of the second connection electrode 720_4 is disposed on the first electrode 210 and may extend in the fourth direction DR2 .
  • the first sub contact electrode 721 of the second connection electrode 720_4 may contact the first end ED_S1 of the light emitting device ED_3 exposed by the second insulating layer 520_1 .
  • the second sub contact electrode 722 of the second connection electrode 720_4 may be spaced apart from the first sub contact electrode 721 of the second connection electrode 720_4 in the third direction DR1 .
  • the second sub contact electrode 722 of the second connection electrode 720_4 is disposed on the second electrode 220 and may extend in the fourth direction DR2 .
  • the second sub contact electrode 722 of the second connection electrode 720_4 may contact the second end ED_S2 of the light emitting device ED_3 exposed by the second insulating layer 520_1 .
  • the third sub contact electrode 725 of the second connection electrode 720_4 may be spaced apart from the first and second sub contact electrodes 721 and 722 of the second connection electrode 720_4 in the third direction DR1 . .
  • the third sub contact electrode 725 of the second connection electrode 720_4 may extend in the fourth direction DR2 and overlap the first bonding layer 39A of the plurality of light emitting devices ED_3 .
  • the third sub contact electrode 725 of the second connection electrode 720_4 is in contact with the second insulating layer 520_1 and the first bonding layer 39A exposed by the device insulating layer 38_3 of the plurality of light emitting devices ED_3 . can do.
  • connection pattern 723 of the second connection electrode 720_4 may connect the first to third sub contact electrodes 721 , 722 , and 725 of the second connection electrode 720_4 .
  • the second electrode contact pattern 724 of the second connection electrode 720_4 may be electrically connected to the second electrode 220 through the second contact portion CT2 .
  • the second connection electrode 720_4 contacts both ends ED_S1 and ED_S2 and the first bonding layer 39A of the light emitting device ED_3 with the electrical signal applied to the second electrode 210 , respectively, so that the first to first
  • the second power voltage may be transferred to the 1n to 4n-th semiconductor layers 31A, 31B, 31C, and 31D of the 4 light emitting device cores 30A, 30B, 30C, and 30D.
  • FIG. 29 illustrates that the first connection electrode 710_4 and the second connection electrode 720_4 are formed on the same layer
  • the present invention is not limited thereto.
  • the first connection electrode 710_4 and the second connection electrode 720_4 are formed on different layers, and an insulating layer is interposed between the first connection electrode 710_4 and the second connection electrode 720_4, so that they are can be insulated from each other.
  • the process efficiency of the display device 10 may decrease. In the manufacturing process of the display device 10 , a problem in which the first connection electrode 710_4 and the second connection electrode 720_4 are short-circuited can be minimized.
  • FIG. 30 is a plan view illustrating another example of one pixel of a display device according to another exemplary embodiment.
  • a third connection electrode is used to connect the first light emitting device ED_A disposed in the first alignment area AA1 and the second light emitting device ED_B disposed in the second alignment area AA2 in series. It is different from the embodiment of FIG. 29 in that it further includes (730_5).
  • the partial regions 731_5 , 732_5 , and 735_5 of the third connection electrode 730_5 are in contact with both ends ED_S1 and ED_S2 and the first bonding layer 39A of the first light emitting device ED_A, and the third Other partial regions 733A_5 and 733B_5 of the connection electrode 730_5 are in contact with the second and third bonding layers 39B and 39C of the second light emitting device ED_B, and are another portion of the third connection electrode 730_5 Regions 734_5 can connect them. Accordingly, the first light emitting device ED_A and the second light emitting device ED_B may be connected in series through the third connection electrode 730_5 .
  • connection electrode 710_5 and the second connection electrode 720_5 of the connection electrode 700_5, the first sub contact electrode 711A_5 and the second sub contact electrode 711B_5 of the first connection electrode 710_5, the second The first sub contact electrode 721_5 , the second sub contact electrode 722_5 , the third sub contact electrode 725_5 , and the connection pattern 723_5 of the connection electrode 720_5 are substantially the same as in the above-described embodiment.

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Abstract

발광 소자는 코어 구조물을 포함하며, 상기 코어 구조물은 제1 발광 소자 코어, 상기 제1 발광 소자 코어와 이격된 제2 발광 소자 코어, 및 상기 제1 발광 소자 코어와 상기 제2 발광 소자 코어 사이에 배치되는 제1 접합층을 포함하며, 상기 제1 발광 소자 코어 및 상기 제2 발광 소자 코어는 각각 제1 반도체층, 상기 제1 반도체층과 이격된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 소자 활성층을 포함하며, 상기 제1 발광 소자 코어의 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층의 적층 방향과 상기 제2 발광 소자 코어의 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층의 적층 방향은 서로 반대 방향이다.

Description

발광 소자 및 이를 포함하는 표시 장치
본 발명은 발광 소자 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 제1 반도체층, 제1 반도체층 상에 배치된 소자 활성층, 소자 활성층 상에 배치된 제2 반도체층을 포함하는 발광 소자 코어를 접합층을 통해 서로 대칭이 되도록 고정시켜, 편향 정렬을 생략할 수 있는 발광 소자를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 상기 발광 소자를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않으며, 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자는 제1 방향으로 연장된 코어 구조물을 포함하며, 상기 코어 구조물은 상기 제1 방향으로 연장된 제1 발광 소자 코어, 상기 제1 방향으로 연장되며, 상기 제1 발광 소자 코어와 이격된 제2 발광 소자 코어, 및 상기 제1 발광 소자 코어와 상기 제2 발광 소자 코어 사이에 배치되는 제1 접합층을 포함하며, 상기 제1 발광 소자 코어 및 상기 제2 발광 소자 코어는 각각 제1 반도체층, 상기 제1 반도체층과 이격된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 소자 활성층을 포함하며, 상기 제1 발광 소자 코어의 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층의 적층 방향과 상기 제2 발광 소자 코어의 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층의 적층 방향은 서로 반대 방향이다.
상기 제1 발광 소자 코어는 상기 제1 방향을 따라 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층이 순차 배치되고, 상기 제2 발광 소자 코어는 상기 제1 방향의 반대 방향을 따라 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층이 순차 배치될 수 있다.
상기 제2 발광 소자 코어는 상기 제1 발광 소자 코어와 상기 제1 방향으로 이격될 수 있다.
상기 제1 발광 소자 코어 및 상기 제2 발광 소자 코어 각각의 상기 제1 반도체층은 제1 도전형 도펀트로 도핑되고, 상기 제1 발광 소자 코어 및 상기 제2 발광 소자 코어 각각의 상기 제2 반도체층은 제2 도전형 도펀트로 도핑될 수 있다.
상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있다.
상기 제1 발광 소자 코어의 제1 반도체층은 상기 발광 소자의 제1 단부에 위치하고, 상기 제2 발광 소자 코어의 제1 반도체층은 상기 발광 소자의 제2 단부에 위치할 수 있다.
상기 코어 구조물은 상기 코어 구조물의 중앙을 상기 제1 방향과 교차하는 제2 방향으로 지나는 기준선에 대하여 서로 대칭일 수 있다.
상기 코어 구조물의 측면을 둘러싸는 소자 절연막을 더 포함할 수 있다.
상기 제1 발광 소자 코어 및 상기 제2 발광 소자 코어는 각각 반사 전극층을 더 포함하되, 상기 제1 발광 소자 코어의 반사 전극층은 상기 제1 발광 소자 코어의 제2 반도체층과 상기 제1 접합층 사이에 배치되고, 상기 제2 발광 소자 코어의 반사 전극층은 상기 제2 발광 소자 코어의 제2 반도체층과 상기 제1 접합층 사이에 배치될 수 있다.
상기 반사 전극층은 반사율이 높은 금속 물질 또는 DBR(Distributed Bragg Reflector)층을 포함할 수 있다.
상기 제1 접합층은 상기 제1 발광 소자 코어와 상기 제2 발광 소자 코어를 전기적으로 연결할 수 있다.
상기 제1 접합층은 상기 제1 발광 소자 코어와 상기 제2 발광 소자 코어를 전기적으로 연결할 수 있다.
상기 코어 구조물은, 상기 제1 발광 소자 코어와 상기 제1 접합층 사이에 배치되는 제3 발광 소자 코어; 상기 제2 발광 소자 코어와 상기 제1 접합층 사이에 배치되는 제4 발광 소자 코어; 상기 제1 발광 소자 코어와 상기 제3 발광 소자 코어 사이에 배치되는 제2 접합층; 및 상기 제2 발광 소자 코어와 상기 제4 발광 소자 코어 사이에 배치되는 제3 접합층을 더 포함할 수 있다.
상기 제3 발광 소자 코어 및 상기 제4 발광 소자 코어는 각각 제1 반도체층, 상기 제1 반도체층과 이격된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 소자 활성층을 포함할 수 있다.
상기 제3 발광 소자 코어의 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층의 적층 방향은 상기 제2 발광 소자 코어와 동일하고, 상기 제4 발광 소자 코어의 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층의 적층 방향은 상기 제1 발광 소자 코어와 동일할 수 있다.
상기 제1 발광 소자 코어의 상기 제1 반도체층의 길이는 상기 제1 발광 소자 코어의 상기 제2 반도체층의 길이보다 길고, 상기 제2 발광 소자 코어의 상기 제1 반도체층의 길이는 상기 제2 발광 소자 코어의 상기 제2 반도체층의 길이보다 길며, 상기 제1 발광 소자 코어의 상기 제1 반도체층 및 상기 제2 발광 소자 코어의 상기 제1 반도체층은 상기 발광 소자의 양 단부에 각각 배치될 수 있다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치되며, 제1 방향으로 연장된 코어 구조물을 포함하는 발광 소자를 포함하되, 상기 코어 구조물은, 상기 제1 방향으로 연장된 제1 발광 소자 코어; 상기 제1 방향으로 연장되며, 상기 제1 발광 소자 코어와 이격된 제2 발광 소자 코어; 및 상기 제1 발광 소자 코어와 상기 제2 발광 소자 코어 사이에 배치되는 접합층을 포함하며, 상기 제1 발광 소자 코어 및 상기 제2 발광 소자 코어는 각각 제1 반도체층, 상기 제1 반도체층과 이격된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 소자 활성층을 포함하며, 상기 제1 발광 소자 코어의 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층의 적층 방향과 상기 제2 발광 소자 코어의 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층의 적층 방향은 서로 반대 방향이다.
상기 제1 발광 소자 코어는 상기 제1 방향을 따라 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층이 순차 배치되고, 상기 제2 발광 소자 코어는 상기 제1 방향의 반대 방향을 따라 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층이 순차 배치될 수 있다.
상기 제1 발광 소자 코어의 제1 반도체층은 상기 발광 소자의 제1 단부에 위치하고, 상기 제2 발광 소자 코어의 제1 반도체층은 상기 발광 소자의 제2 단부에 위치할 수 있다.
상기 제1 전극 및 상기 접합층과 전기적으로 연결되는 제1 연결 전극; 및 상기 제2 전극 및 상기 발광 소자의 양 단부와 전기적으로 연결되는 제2 연결 전극을 더 포함할 수 있다.
상기 제1 연결 전극은 상기 제1 전극의 일부 영역 및 상기 접합층의 일부 영역과 각각 전기적으로 접촉하고, 상기 제2 연결 전극은 상기 제2 전극의 일부 영역 및 상기 발광 소자의 양 단부와 각각 전기적으로 접촉할 수 있다.
상기 발광 소자는 상기 코어 구조물의 측면을 둘러싸는 소자 절연막을 포함할 수 있다.
상기 소자 절연막은 상기 접합층의 적어도 일부 영역을 노출할 수 있다.
상기 제1 연결 전극은 상기 소자 절연막이 노출하는 상기 접합층과 접촉할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 실시예에 따른 발광 소자는 복수의 반도체층의 적층 방향이 반대 방향인 제1 발광 소자 코어와 제2 발광 소자 코어를 접합층을 통해 물리적으로 접합하고, 전기적으로 연결시킬 수 있다. 제1 발광 소자 코어와 제2 발광 소자 코어의 복수의 반도체층의 적층 방향이 반대 방향으로 형성됨으로서, 발광 소자의 양 단부에 위치하는 반도체층의 도전형은 동일할 수 있다. 구체적으로, 발광 소자의 양 단부에는 제1 도전형 반도체층(즉, n형 반도체층)이 배치될 수 있다. 또한, 발광 소자는 발광 소자의 중앙을 지나며 연장 방향인 일 방향에 교차하는 타 방향을 지나는 기준선 대하여 대칭인 구조를 가질 있다.
발광 소자가 대칭인 구조를 가짐으로써, 발광 소자의 양 단부에 동일한 특정 도전형 반도체층(n형 반도체층 또는 p형 반도체층)이 배치될 수 있다. 따라서, 표시 장치의 제조 공정 중 발광 소자가 포함하는 특정 도전형 반도체층(n형 반도체층 또는 p형 반도체층)을 동일한 방향으로 정렬시키는 편향 정렬 공정을 생략할 수 있다. 또한, 추가적인 편향 정렬 공정을 생략할 수 있으므로 표시 장치의 제조 공정 효율이 개선될 수 있다. 또한, 발광 소자가 대칭 구조를 가짐으로써, 추가적인 편향 정렬 공정 없이 발광 소자의 특정 도전형 반도체층(n형 반도체층 또는 p형 반도체층)이 동일한 방향으로 정렬되므로 발광 소자의 발광 효율이 향상될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 발광 소자의 사시도이다.
도 2는 일 실시예에 따른 발광 소자의 단면도이다.
도 3 내지 도 10은 일 실시예에 따른 발광 소자의 제조 공정을 나타낸 단면도들이다.
도 11은 일 실시예에 따른 표시 장치의 평면도이다.
도 12는 일 실시예에 따른 표시 장치의 일 화소의 일 예를 나타낸 평면도이다.
도 13은 도 12의 I-I'선을 따라 자른 일 예를 나타낸 단면도이다.
도 14는 도 12의 II-II'선을 따라 자른 일 예를 나타낸 단면도이다.
도 15는 도 12의 일 화소의 일부를 나타낸 확대 평면도이다.
도 16은 도 15의 III-III'선을 따라 자른 일 예를 나타낸 단면도이다.
도 17은 도 15의 IV-IV'선을 따라 자른 일 예를 나타낸 단면도이다.
도 18은 도 15의 V-V'선을 따라 자른 일 예를 나타낸 단면도이다.
도 19는 일 실시예에 따른 표시 장치에 포함된 발광 소자로부터 방출되는 광의 진행 방향을 나타낸 단면도이다.
도 20은 도 15의 III-III'선을 따라 자른 다른 예를 나타낸 단면도이다.
도 21은 일 실시예에 따른 표시 장치의 일 화소의 다른 예를 나타낸 평면도이다.
도 22는 일 실시예에 따른 표시 장치의 일 화소의 또 다른 예를 나타낸 평면도이다.
도 23은 일 실시예에 따른 표시 장치의 일 화소의 또 다른 예를 나타낸 평면도이다.
도 24는 다른 실시예에 따른 발광 소자의 단면도이다.
도 25는 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 26은 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 27은 다른 실시예에 따른 표시 장치의 일 화소의 일 예를 나타낸 평면도이다.
도 28은 도 27의 일 화소의 일부를 나타낸 확대 평면도이다.
도 29는 도 28의 VI-VI'선을 따라 자른 일 예를 나타낸 단면도이다.
도 30은 다른 실시예에 따른 표시 장치의 일 화소의 다른 예를 나타낸 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다른 형태로 구현될 수도 있다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 발광 소자의 사시도이다. 도 2는 일 실시예에 따른 발광 소자의 단면도이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 발광 소자(ED)는 입자형 소자로서, 일 방향(X)으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 종횡비를 갖는 로드(Rod), 튜브(Tube) 또는 원통형 형상일 수 있다. 발광 소자(ED)의 길이는 발광 소자(ED)의 직경보다 크며, 종횡비는 약 6:5 내지 약 100:1일 수 있지만, 이에 제한되는 것은 아니다. 명세서에 기재된 형상은 기재된 형상과 실질적으로 동일한 형상도 포함한다.
발광 소자(ED)는 나노미터(nano-meter) 스케일(약 1nm 이상 약 1um 미만) 내지 마이크로미터(micro-meter) 스케일(약 1um 이상 약 1mm 미만)의 크기를 가질 수 있다. 일 실시예에서, 발광 소자(ED)는 직경과 길이가 모두 나노미터 스케일의 크기를 갖거나, 모두 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 다른 실시예에서, 발광 소자(ED)의 직경은 나노미터 스케일의 크기를 갖는 반면, 발광 소자(ED)의 길이는 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 실시예에서, 일부의 발광 소자(ED)는 직경 및/또는 길이가 나노미터 스케일의 크기를 갖는 반면, 다른 일부의 발광 소자(ED)는 직경 및/또는 길이가 마이크로미터 스케일의 크기를 가질 수도 있다.
발광 소자(ED)는 무기 발광 다이오드를 포함할 수 있다. 무기 발광 다이오드는 복수의 반도체층을 포함할 수 있다. 예를 들어, 무기 발광 다이오드는 제1 도전형(예컨대, n형) 반도체층(또는 제1 반도체층), 제2 도전형(예컨대, p형) 반도체층(또는 제2 반도체층) 및 이들 사이에 개재된 활성 반도체층(또는 소자 활성층)을 포함할 수 있다. 활성 반도체층은 제1 도전형 반도체층과 제2 도전형 반도체층으로부터 각각 정공과 전자를 제공받으며, 활성 반도체층에 도달한 정공과 전자는 상호 결합하여 발광할 수 있다.
일 실시예에 따른 발광 소자(ED)는 상술한 복수의 반도체층들을 포함하는 코어 구조물(30) 및 코어 구조물(30)의 외주면을 둘러싸는 소자 절연막(38)을 포함한다.
코어 구조물(30)은 일 방향(X)으로 연장된 형상을 가질 수 있다. 코어 구조물(30)의 형상은 발광 소자(ED)의 형상을 추종할 수 있다. 코어 구조물(30)의 형상은 상술한 발광 소자(ED)의 형상과 유사하게 로드 또는 원통형 형상일 수 있다.
이하, 발광 소자(ED)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 일 방향(X) 일 측으로 후술하는 접합층(39)을 기준으로 제2 발광 소자 코어(30B) 배치된 측을 나타내고, "상면"는 일 방향(X) 일 측을 향하는 표면을 나타낸다. 또한, "하부"는 일 방향(X)의 반대 방향인 타 측을 나타내고, "하면"은 일 방향(X) 타 측을 향하는 표면을 나타낸다.
코어 구조물(30)은 적어도 둘 이상의 발광 소자 코어 및 상기 발광 소자 코어 사이에 배치된 접합층(39)을 포함할 수 있다. 상기 적어도 둘 이상의 발광 소자 코어는 각각 상술한 복수의 반도체층을 포함할 수 있다. 구체적으로, 상기 적어도 둘 이상의 발광 소자 코어는 각각 제1 도전형(예컨대, n형) 반도체층, 제2 도전형(예컨대, p형) 반도체층 및 이들 사이에 개재된 활성 반도체층을 포함할 수 있다. 상기 적어도 둘 이상의 발광 소자 코어는 각각 제2 도전형(예컨대, p형) 반도체층 상에 배치된 반사 전극층을 더 포함할 수 있다.
일 실시예에서, 코어 구조물(30)은 제1 발광 소자 코어(30A), 제2 발광 소자 코어(30B) 및 접합층(39)을 포함한다.
제1 발광 소자 코어(30A)는 일 방향(X)으로 연장된 형상을 가질 수 있다. 제1 발광 소자 코어(30A)는 발광 소자(ED)의 형상과 유사하게 로드 또는 원통형 형상일 수 있다. 제1 발광 소자 코어(30A)는 코어 구조물(30)의 형상과 유사하되, 제1 발광 소자 코어(30A)의 길이는 코어 구조물(30)의 길이보다 짧고, 제1 발광 소자 코어(30A)의 직경은 코어 구조물(30)의 직경과 동일할 수 있다.
제2 발광 소자 코어(30B)는 제1 발광 소자 코어(30A)와 일 방향(X)으로 이격되어 배치될 수 있다. 제2 발광 소자 코어(30B)는 제1 발광 소자 코어(30A)와 마찬가지로, 일 방향(X)으로 연장된 형상을 가질 수 있다. 제2 발광 소자 코어(30B)는 발광 소자(ED)의 형상과 유사하게 로드 또는 원통형 형상일 수 있다. 제2 발광 소자 코어(30B)는 코어 구조물(30)의 형상과 유사하되, 제2 발광 소자 코어(30B)의 길이는 코어 구조물(30)의 길이보다 짧고, 제2 발광 소자 코어(30B)의 직경은 코어 구조물(30)의 직경과 동일할 수 있다.
제2 발광 소자 코어(30B)는 제1 발광 소자 코어(30A)의 형상과 실질적으로 동일할 수 있다. 이에 제한되는 것은 아니나, 제1 발광 소자 코어(30A)의 길이와 제2 발광 소자 코어(30B)의 길이는 동일할 수 있다. 또한, 제1 발광 소자 코어(30A)의 직경과 제2 발광 소자 코어(30B)의 직경은 동일할 수 있다. 제1 발광 소자 코어(30A)의 측면과 제2 발광 소자 코어(30B)의 측면은 서로 나란하게 정렬될 수 있다.
제1 발광 소자 코어(30A)는 제1 반도체층(31A), 제2 반도체층(32A), 제1 반도체층(31A)과 제2 반도체층(32A) 사이에 배치된 소자 활성층(33A)을 포함할 수 있다. 제1 발광 소자 코어(30A)는 제2 반도체층(32A) 상에 배치되는 반사 전극층(37A)을 더 포함할 수 있다. 제1 발광 소자 코어(30A)의 제2 반도체층(32A)은 제1 발광 소자 코어(30A)의 소자 활성층(33A)과 제1 발광 소자 코어(30A)의 반사 전극층(37A) 사이에 배치될 수 있다. 한편, 제1 반도체층은 제1 도전형(예컨대, n형) 반도체층이고, 제2 반도체층은 제2 도전형(예컨대, p형) 반도체층일 수 있다. 따라서, 이하, 제1 발광 소자 코어(30A)의 제1 반도체층(31A)은 제1n 반도체층(31A), 제1 발광 소자 코어(30A)의 제2 반도체층(32A)은 제1p 반도체층(32A), 제1 발광 소자 코어(30A)의 소자 활성층(33A)은 제1 소자 활성층(33A), 제1 발광 소자 코어(30A)의 반사 전극층(37A)은 제1 반사 전극층(37A)으로도 지칭될 수 있다.
제1n 반도체층(31A)은 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1n 반도체층(31A)은 n형 Si로 도핑된 n-GaN일 수 있다.
제1p 반도체층(32A)은 제1 소자 활성층(33A)을 사이에 두고 제1n 반도체층(31A)과 이격되어 배치될 수 있다. 제1p 반도체층(32A)은 Mg, Zn, Ca, Se, Ba 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예시적인 실시예에서, 제1p 반도체층(32A)은 p형 Mg로 도핑된 p-GaN일 수 있다.
제1 소자 활성층(33A)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 상술한 것처럼, 제1 소자 활성층(33A)은 제1n 반도체층(31A) 및 제1p 반도체층(32A)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
몇몇 실시예에서, 제1 소자 활성층(33A)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
제1 반사 전극층(37A)은 제1p 반도체층(32A) 상에 배치될 수 있다. 제1p 반도체층(32A)은 제1 반사 전극층(37A)과 제1 소자 활성층(33A) 사이에 배치될 수 있다. 제1 반사 전극층(37A)은 제1p 반도체층(32A) 및 접합층(39)과 각각 접촉할 수 있다.
제1 반사 전극층(37A)은 제1 발광 소자 코어(30A)의 제1 소자 활성층(33A)으로부터 방출되어 중 코어 구조물(30)의 중앙으로 진행하는 광의 진행 방향을 발광 소자(ED)의 제1 단부(ED_S1) 측으로 변경하는 역할을 할 수 있다.
또한, 제1 반사 전극층(37A)은 오믹(Ohmic) 접촉 전극일 수 있지만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 제1 반사 전극층(37A)은 제1n 반도체층(31A) 및 제1p 반도체층(32A)에 전기 신호를 인가하기 위해 제1 발광 소자 코어(30A)의 양 단부와 연결 전극이 각각 전기적으로 연결될 때, 제1p 반도체층(32A)과 연결 전극 사이에 배치되어 저항을 감소시키는 역할을 할 수 있다. 일 실시예에서, 제1 반사 전극층(37A)은 반사율이 높은 금속 물질을 포함할 수 있다. 예를 들어, 제1 반사 전극층(37A)은 알루미늄(Al), 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있으나, 이에 제한되지 않는다.
상기 제1 반사 전극층(37A)을 반사율이 높은 오믹(Ohmic) 전극으로 사용함으로써, 표시 장치(10)에 발광 소자(ED)가 배치되는 경우, 구동 전압이 감소되고, 발광 소자(ED)로부터 광 추출이 향상될 수 있다.
제2 발광 소자 코어(30B)는 일 방향(X)으로 연장된 형상을 가질 수 있다. 제2 발광 소자 코어(30B)는 제1 발광 소자 코어(30A)와 마찬가지로, 제1 반도체층(31B), 제2 반도체층(32B), 제1 반도체층(31B)과 제2 반도체층(32B) 사이에 배치된 소자 활성층(33B)을 포함할 수 있다. 제2 발광 소자 코어(30B)는 제2 반도체층(32B) 상에 배치된 반사 전극층(37B)을 더 포함할 수 있다. 상기 제2 발광 소자 코어(30B)의 제2 반도체층(32B)은 제2 발광 소자 코어(30B)의 반사 전극층(37B)과 제2 발광 소자 코어(30B)의 소자 활성층(33B) 사이에 배치될 수 있다. 이하, 제2 발광 소자 코어(30B)의 제1 반도체층(31B)은 제2n 반도체층(31B), 제2 발광 소자 코어(30B)의 제2 반도체층(32B)은 제2p 반도체층(32B), 제2 발광 소자 코어(30B)의 소자 활성층(33B)은 제2 소자 활성층(33B), 제2 발광 소자 코어(30B)의 반사 전극층(37B)은 제2 반사 전극층(37B)으로도 지칭될 수 있다.
제2n 반도체층(31B)은 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 도펀트는 Si, Ge, Sn 등일 수 있다. 제2n 반도체층(31B)은 제1n 반도체층(31A)과 동일한 물질 또는 유사한 물질을 포함하며, 실질적으로 동일한 구조를 가질 수 있다. 예시적인 실시예에서, 제2n 반도체층(31B)은 n형 Si로 도핑된 n-GaN일 수 있다.
제2p 반도체층(32B)은 제2 소자 활성층(33B)을 사이에 두고 제2n 반도체층(31B)과 이격되어 배치될 수 있다. 제2p 반도체층(32B)은 Mg, Zn, Ca, Se, Ba 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 제2p 반도체층(32B)은 제1p 반도체층(32A)과 동일한 물질 또는 유사한 물질을 포함하며, 실질적으로 동일한 구조를 가질 수 있다. 예시적인 실시예에서, 제2p 반도체층(32B)은 p형 Mg로 도핑된 p-GaN일 수 있다.
제2 소자 활성층(33B)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 상술한 것처럼, 제2 소자 활성층(33B)은 제2n 반도체층(31B) 및 제2p 반도체층(32B)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 제2 소자 활성층(33B)은 제1 소자 활성층(33A)과 동일한 물질 또는 유사한 물질을 포함하며, 실질적으로 동일한 구조를 가질 수 있다.
제2 반사 전극층(37B)은 제2p 반도체층(32B) 상에 배치될 수 있다. 제2p 반도체층(32B)은 제2 반사 전극층(37B)과 제2 소자 활성층(33B) 사이에 배치될 수 있다. 제2 반사 전극층(37B)은 제2p 반도체층(32B) 및 접합층(39)과 각각 접촉할 수 있다. 제2 반사 전극층(37B)은 제1 반사 전극층(37A)과 동일한 물질 또는 유사한 물질을 포함하며, 실질적으로 동일한 구조를 가질 수 있다.
제2 반사 전극층(37B)은 제2 발광 소자 코어(30B)의 제2 소자 활성층(33B)으로부터 방출되어 중 코어 구조물(30)의 중앙으로 진행하는 광의 진행 방향을 발광 소자(ED)의 제2 단부(ED_S2) 측으로 변경하는 역할을 할 수 있다.
또한, 제2 반사 전극층(37B)은 오믹(Ohmic) 접촉 전극일 수 있지만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 제2 반사 전극층(37B)은 제2n 반도체층(31B) 및 제2p 반도체층(32B)에 전기 신호를 인가하기 위해 제2 발광 소자 코어(30B)의 양 단부와 연결 전극이 각각 전기적으로 연결될 때, 제2p 반도체층(32B)과 연결 전극 사이에 배치되어 저항을 감소시키는 역할을 할 수 있다. 일 실시예에서, 제2 반사 전극층(37B)은 반사율이 높은 금속 물질을 포함할 수 있다. 예를 들어, 제1 반사 전극층(37A)은 알루미늄(Al), 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있으나, 이에 제한되지 않는다.
제1 발광 소자 코어(30A)의 제1n 반도체층(31A), 제1 소자 활성층(33A), 제1p 반도체층(32A) 및 제1 반사 전극층(37A)의 적층 방향과 제2 발광 소자 코어(30B)의 제2n 반도체층(31B), 제2 소자 활성층(33B), 제2p 반도체층(32B) 및 제2 반사 전극층(37B)의 적층 방향을 서로 반대 방향일 수 있다. 구체적으로, 제1 발광 소자 코어(30A)의 제1n 반도체층(31A), 제1 소자 활성층(33A), 제1p 반도체층(32A) 및 제1 반사 전극층(37A)은 일 방향(X)을 따라 순차 배치되고, 제2 발광 소자 코어(30B)의 제2n 반도체층(31B), 제2 소자 활성층(33B), 제2p 반도체층(32B) 및 제2 반사 전극층(37B)은 일 방향(X)의 반대 방향을 따라 순차 배치될 수 있다.
제1 발광 소자 코어(30A)와 제2 발광 소자 코어(30B)는 제1 도전형 반도체층(또는 제1 반도체층 또는 n형 반도체층)이 발광 소자(ED)의 양 단부를 향하도록 배치될 수 있다. 구체적으로, 제1 발광 소자 코어(30A)의 제1n 반도체층(31A)이 발광 소자(ED)의 제1 단부(ED_S1)에 위치하고, 제2 발광 소자 코어(30B)의 제2n 반도체층(31B)이 발광 소자(ED)의 제2 단부(ED_S2)에 위치할 있다. 즉, 발광 소자(ED)의 제1 단부(ED_S1)는 제1n 반도체층(31A)의 일 단부(31A_S1)이고, 발광 소자(ED)의 제2 단부(ED_S2)는 제2n 반도체층(31B)의 단부(31B_S1)일 수 있다. 즉, 코어 구조물(30)의 양 단부(ED_S1, ED_S2)는 제1 도전형 반도체층(또는 제1 반도체층 또는 n형 반도체층)이 배치될 수 있다. 한편, 제1 발광 소자 코어(30A)와 제2 발광 소자 코어(30B)의 제1 도전형 반도체층(또는 제1 반도체층 또는 n형 반도체층)의 길이는 제1 발광 소자 코어(30A)와 제2 발광 소자 코어(30B)의 제2 도전형 반도체층(또는 제2 반도체층 또는 p형 반도체층)의 길이보다 길 수 있다.
접합층(39)은 제1 발광 소자 코어(30A)와 제2 발광 소자 코어(30B) 사이에 배치될 수 있다. 접합층(39)은 제1 발광 소자 코어(30A)와 제2 발광 소자 코어(30B) 사이에 배치되어 제1 발광 소자 코어(30A)와 제2 발광 소자 코어(30B)를 물리적으로 고정시킴과 동시에 제1 발광 소자 코어(30A)와 제2 발광 소자 코어(30B)를 전기적으로 연결할 수 있다. 구체적으로, 접합층(39)은 제1 발광 소자 코어(30A)의 제1 반사 전극층(37A)과 제2 발광 소자 코어(30B)의 제2 반사 전극층(37B) 사이에 배치되어 이들을 고정하고, 전기적으로 연결할 수 있다. 접합층(39)은 제1 반사 전극층(37A)과 제2 반사 전극층(37B)과 각각 접촉할 수 있다.
접합층(39)은 후술하는 바와 같이 발광 소자(ED)를 제조하는 공정 중 제1 반도체 적층 구조물(WS1)과 제2 반도체 적층 구조물(WS2)을 서로 접합하는 데에 이용될 수 있다. 접합층(39)은 제1 반도체 적층 구조물(WS1)과 제2 반도체 적층 구조물(WS2)을 서로 접합하기에 용이하도록 녹는점이 낮은 전도성 물질을 포함할 수 있다. 구체적으로, 접합층(39)은 약 350℃ 이하의 온도에서 녹는점을 가지는 금속 물질을 포함할 수 있으나, 이에 제한되지 않는다. 일 예로, 접합층(39)은 공정 합금(Eutectic Alloy) 또는 가융 합금(Fusible Alloy) 등을 포함할 수 있다.
또한, 접합층(39)은 발광 소자(ED)가 후술하는 표시 장치(10, 도 11 참조)에 배치되는 경우, 연결 전극과 접촉하는 영역일 수 있다. 접합층(39)을 통해 제1 발광 소자 코어(30A)의 제1p 반도체층(32A) 및 제2 발광 소자 코어(30B)의 제2p 반도체층(32B)에 전기 신호를 인가될 수 있다.
한편, 제1 발광 소자 코어(30A), 제2 발광 소자 코어(30B) 및 접합층(39)의 측면은 상호 나란하게 정렬될 수 있다.
코어 구조물(30)은 코어 구조물(30)의 중앙을 일 방향(X)과 교차하는 타 방향으로 지나는 기준선(Lx)에 대하여 대칭인 구조를 가질 수 있다. 따라서, 발광 소자(ED)는 일 방향(X)을 따라 제1n 반도체층(31A), 제1 소자 활성층(33A), 제1p 반도체층(32A), 제1 반사 전극층(37A), 접합층(39), 제2 반사 전극층(37B), 제2p 반도체층(32B), 제2 소자 활성층(33B), 제2n 반도체층(31B)로 순차 적층될 수 있다. 또한, 코어 구조물(30)이 기준선(Lx)에 대하여 대칭인 구조를 가짐으로써, 제1n 반도체층(31A)의 두께(d1_A)와 제2n 반도체층(31B)의 두께(d1_B)는 실질적으로 동일할 수 있다. 제1p 반도체층(32A)의 두께(d2_A)와 제2p 반도체층(32B)의 두께(d2_B)는 실질적으로 동일할 수 있다. 제1 소자 활성층(33A)의 두께(d3_A)와 제2 소자 활성층(33B)의 두께(d3_B)는 실질적으로 동일할 수 있다. 또한, 제1 반사 전극층(37A)의 두께(d4_A)와 제2 반사 전극층(37B)의 두께(d4_B)는 실질적으로 동일할 수 있다.
접합층(d5)의 두께는 후술하는 연결 전극과 접촉하기 용이하기 위해 충분히 두꺼울 수 있다. 예를 들어, 접합층(d5)의 두께는 제1 반사 전극층(37A)의 두께(d4_A)와 제2 반사 전극층(37B)의 두께(d4_B)보다 클 수 있다.
소자 절연막(38)은 코어 구조물(30)의 측면(30SS)을 감싸도록 배치될 수 있다. 소자 절연막(38)은 적어도 제1 및 제2 소자 활성층(33A, 33B)의 측면을 둘러싸도록 배치되고, 코어 구조물(30)이 연장된 일 방향(X)으로 연장될 수 있다. 소자 절연막(38)은 제1 및 제2 발광 소자 코어(30A, 30B)의 복수의 반도체층 및 소자 활성층을 보호하는 기능을 수행할 수 있다. 소자 절연막(38)은 절연 특성을 가진 물질을 포함함으로써, 발광 소자(ED)에 전기 신호를 전달하는 전극과 제1 및 제2 소자 활성층(33A, 33B)이 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 소자 절연막(38)은 제1 및 제2 소자 활성층(33A, 33B)을 포함하여 복수의 반도체층의 각 측면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
도면에서는 소자 절연막(38)이 코어 구조물(30) 측면 상에서 일 방향(X)으로 연장되어 제1 발광 소자 코어(30A)의 측면으로부터 제2 발광 소자 코어(30B)의 측면까지 완전히 커버하도록 도시하였으나, 이에 제한되지 않는다. 예를 들어, 소자 절연막(38)은 제1 및 제2 소자 활성층(33A, 33B)을 포함하여 일부의 반도체층의 측면만을 커버 또는 중첩하거나, 제2n 반도체층(31B)의 측면의 일부 영역을 커버 또는 중첩하되, 제2n 반도체층(31B)의 측면의 다른 일부 영역은 노출할 수도 있다. 또한, 도면에서는 소자 절연막(38)이 단일층으로 형성된 것을 예시하고 있으나, 이에 제한되지 않는다. 예를 들어, 소자 절연막(38)은 절연 물질을 포함하는 복수의 절연막이 적층된 구조를 가질 수도 있다.
본 실시예에 따른 발광 소자(ED)는 복수의 반도체층의 적층 방향이 반대 방향인 제1 발광 소자 코어(30A)와 제2 발광 소자 코어(30B)를 접합층(39)을 통해 물리적으로 접합하고, 전기적으로 연결시킬 수 있다. 제1 발광 소자 코어(30A)와 제2 발광 소자 코어(30B)의 복수의 반도체층의 적층 방향이 반대 방향으로 형성됨으로서, 발광 소자(ED)의 양 단부에 위치하는 반도체층의 도전형은 동일할 수 있다. 구체적으로, 발광 소자(ED)의 양 단부에는 제1 도전형 반도체층(즉, n형 반도체층)이 배치될 수 있다. 또한, 발광 소자(ED)는 발광 소자(ED)의 중앙을 지나며 일 방향(X)에 교차하는 타 방향을 지나는 기준선(Lx)에 대하여 대칭인 구조를 가질 있다.
발광 소자(ED)가 대칭인 구조를 가짐으로써, 발광 소자(ED)의 양 단부에 동일한 특정 도전형 반도체층(n형 반도체층 또는 p형 반도체층)이 배치될 수 있다. 따라서, 표시 장치(10, 도 11 참조)의 제조 공정 중 발광 소자(ED)가 포함하는 특정 도전형 반도체층(n형 반도체층 또는 p형 반도체층)을 동일한 방향으로 정렬시키는 편향 정렬 공정을 생략할 수 있다. 또한, 추가적인 편향 정렬 공정을 생략할 수 있으므로 표시 장치(10)의 제조 공정 효율이 개선될 수 있다. 또한, 발광 소자(ED)가 대칭 구조를 가짐으로써, 추가적인 편향 정렬 공정 없이 발광 소자(ED)의 특정 도전형 반도체층(n형 반도체층 또는 p형 반도체층)이 동일한 방향으로 정렬되므로 발광 소자(ED)의 발광 효율이 향상될 수 있다.
도 3 내지 도 10은 일 실시예에 따른 발광 소자의 제조 공정을 나타낸 단면도들이다.
이하, 발광 소자(ED)의 제조 공정을 설명하는 실시예의 도면에는 제1 방향(DD1) 및 제2 방향(DD2)이 정의되어 있다. 제1 방향(DD1)과 제2 방향(DD2)은 서로 수직한 방향일 수 있다. 도 3 내지 도 10에서, 제2 방향(DD2)은 제1 베이스 기판(1000A) 상에 형성된 복수의 물질층들이 적층되는 방향일 수 있다.
발광 소자(ED)의 제조 공정을 설명하는 실시예에서 다른 별도의 언급이 없는 한, "상부"는 제2 방향(DD2) 일 측으로 제1 베이스 기판(1000A)의 일면(또는 상면)으로부터 발광 소자(ED)의 복수의 반도체층들이 적층되는 방향을 나타내고, "상면"은 제2 방향(DD2) 일 측을 향하는 표면을 나타낸다. 또한, "하부"는 제2 방향(DD2) 타 측을 나타내고, "하면"은 제2 방향(DD2) 타 측을 향하는 표면을 지칭한다.
먼저, 도 3을 참조하면, 제1 반도체 적층 구조물(WS1) 및 제2 반도체 적층 구조물(WS2)을 준비한다.
제1 반도체 적층 구조물(WS1)과 제2 반도체 적층 구조물(WS2)은 실질적으로 동일한 구조를 가질 수 있다. 이하, 제1 반도체 적층 구조물(WS1)의 구조를 중심으로 설명하고 제2 반도체 적층 구조물(WS2)은 제1 반도체 적층 구조물(WS1)과의 차이점을 위주로 설명한다.
구체적으로, 제1 반도체 적층 구조물(WS1)은 제1 베이스 기판(1000A), 제1 베이스 기판(1000A) 상에 배치된 제1 적층 구조물(300A), 및 제1 적층 구조물(300A) 상에 배치된 제1 접합 물질층(390A)을 포함할 수 있다.
제1 베이스 기판(1000A)은 사파이어 기판(AlxOy) 또는 유리와 같은 투명성 기판을 포함할 수 있다. 예시적인 실시예에서, 베이스 기판(1100)은 사파이어 기판(AlxOy)일 수 있다.
도면에는 도시하지 않았으나, 제1 베이스 기판(1000A)의 일면(1000A_S1) 상에는 버퍼 물질층이 더 배치될 수 있다. 버퍼 물질층은 제1 베이스 기판(1100A)과 후술하는 제1 반도체 물질층(310A)의 격자 상수 차이를 줄이는 역할을 할 수 있다. 버퍼 물질층은 언도프드(Undoped) 반도체를 포함할 수 있다. 버퍼 물질층은 후술하는 제1 반도체 물질층(310A)과 동일한 물질 또는 유사한 물질을 포함하되, 제1 도전형 도펀트 또는 제2 도전형 도펀트, 예컨대 n형 또는 p형으로 도핑되지 않은 물질을 포함할 수 있다. 버퍼 물질층)은 제1 베이스 기판(1000A)의 종류에 따라 생략될 수도 있다.
제1 베이스 기판(1000A)은 제1 면(1000A_S1) 및 제1 면(1000A_S1)의 반대면인 제2 면(1000A_S2)을 포함할 수 있다. 제1 베이스 기판(1000A)의 제1 면(1000A_S1)의 도 3에서 상면이고, 제1 베이스 기판(1000A)의 제2 면(1000A_S2)의 도 3에서 하면일 수 있다.
제1 적층 구조물(300A)은 제1 베이스 기판(1000A)의 제1 면(1000A_S1) 상에 배치될 수 있다. 상기 제1 적층 구조물(300A)이 형성된 제1 베이스 기판(1000A)의 제1 면(1000A_S1)은 제1 베이스 기판(1000A)의 상면일 수 있다.
제1 적층 구조물(300A)은 제1 반도체 물질층(310A), 소자 활성 물질층(330A), 제2 반도체 물질층(320A) 및 반사 전극 물질층(370A)을 포함할 수 있다. 제1 반도체 물질층(310A), 소자 활성 물질층(330A), 제2 반도체 물질층(320A) 및 반사 전극 물질층(370A)은 제1 베이스 기판(1000A)의 제1 면(1000A_S1) 상에 순차적으로 적층될 수 있다. 제1 적층 구조물(300A)에 포함되는 복수의 물질층들은 통상적인 공정을 수행하여 형성될 수 있다. 이 경우, 제1 베이스 기판(1000A)에 놓이는 제1 적층 구조물(300A)의 제1 반도체 물질층(310A)의 제1 면(310A_S1)은 하부를 향하고, 제1 적층 구조물(300A)의 소자 활성층(330A)이 놓이는 제1 적층 구조물(300A)의 제1 반도체 물질층(310A)의 제2 면(310A_S2)은 상부를 향할 수 있다.
제1 적층 구조물(300A)에 포함된 복수의 층들은 일 실시예에 따른 제1 발광 소자 코어(30A)에 포함된 각 층들에 대응될 수 있다. 구체적으로, 제1 적층 구조물(300A)의 제1 반도체 물질층(310A), 소자 활성 물질층(330A), 제2 반도체 물질층(320A) 및 반사 전극 물질층(370A)은 각각 제1 발광 소자 코어(30A)의 제1 반도체층(31A), 소자 활성층(33A), 제2 반도체층(32A) 및 반사 전극층(37A)에 대응되며, 각 층이 포함하는 물질과 동일한 물질 또는 유사한 물질을 포함할 수 있다.
제1 접합 물질층(390A)은 제1 적층 구조물(300A) 상에 배치될 수 있다. 제1 접합 물질층(390A)은 제1 반도체 적층 구조물(WS1)과 제2 반도체 적층 구조물(WS2)을 접합하기 위한 층일 수 있다. 제1 접합 물질층(390A)은 녹는점이 낮은 전도성 물질을 포함할 수 있다. 구체적으로, 제1 접합 물질층(390A)은 약 350℃ 이하의 온도에서 녹는점을 가지는 금속 물질을 포함할 수 있으나, 이에 제한되지 않는다. 일 예로, 제1 접합 물질층(390A)은 공정 합금(Eutectic Alloy) 또는 가융 합금(Fusible Alloy) 등을 포함할 수 있다.
마찬가지로, 제2 반도체 적층 구조물(WS2)은 제2 베이스 기판(1000B), 제2 베이스 기판(1000B) 상에 배치된 제2 적층 구조물(300B), 및 제2 적층 구조물(300B) 상에 배치된 제2 접합 물질층(390B)을 포함할 수 있다.
제2 베이스 기판(1000B)은 제1 베이스 기판(1000A)과 실질적으로 동일할 수 있다. 예를 들어, 제2 베이스 기판(1000B)은 사파이어 기판(AlxOy) 또는 유리와 같은 투명성 기판을 포함할 수 있다.
제2 베이스 기판(1000B)은 제1 면(1000B_S1) 및 제1 면(1000B_S1)의 반대면인 제2 면(1000B_S2)을 포함할 수 있다. 제2 베이스 기판(1000B)의 제1 면(1000B_S1)의 도 3에서 상면이고, 제2 베이스 기판(1000B)의 제2 면(1000B_S2)의 도 3에서 하면일 수 있다.
제2 적층 구조물(300B)은 제2 베이스 기판(1000B)의 제1 면(1000B_S1) 상에 배치될 수 있다. 상기 제2 적층 구조물(300B)이 형성된 제2 베이스 기판(1000B)의 제1 면(1000B_S1)은 제2 베이스 기판(1000B)의 상면일 수 있다.
제2 적층 구조물(300B)은 제1 반도체 물질층(310B), 소자 활성 물질층(330B), 제2 반도체 물질층(320B) 및 반사 전극 물질층(370B)을 포함할 수 있다. 제2 베이스 기판(1000B)에 놓이는 제2 적층 구조물(300B)의 제1 반도체 물질층(310B)의 제1 면(310B_S1)은 하부를 향하고, 제2 적층 구조물(300B)의 소자 활성층(330B)이 놓이는 제2 적층 구조물(300B)의 제1 반도체 물질층(310B)의 제2 면(310B_S2)은 상부를 향할 수 있다.
제2 적층 구조물(300B)에 포함된 복수의 층들은 일 실시예에 따른 제2 발광 소자 코어(30B)에 포함된 각 층들에 대응될 수 있다. 구체적으로, 제2 적층 구조물(300B)의 제1 반도체 물질층(310B), 소자 활성 물질층(330B), 제2 반도체 물질층(320B) 및 반사 전극 물질층(370B)은 각각 제2 발광 소자 코어(30B)의 제1 반도체층(31B), 소자 활성층(33B), 제2 반도체층(32B) 및 반사 전극층(37B)에 대응되며, 각 층이 포함하는 물질과 동일한 물질 또는 유사한 물질을 포함할 수 있다.
제2 접합 물질층(390B)은 제2 적층 구조물(300B) 상에 배치될 수 있다. 제2 접합 물질층(390B)은 제1 반도체 적층 구조물(WS1)과 제2 반도체 적층 구조물(WS2)을 접합하기 위한 층일 수 있다. 제2 접합 물질층(390B)은 제1 접합 물질층(390A)과 동일한 물질 또는 유사한 물질을 포함할 수 있다. 구체적으로, 제2 접합 물질층(390B)은 상대적으로 낮은 온도에서 녹는점을 갖는 전도성 물질을 포함할 수 있다. 제2 접합 물질층(390B)은 약 350℃ 이하의 온도에서 녹는점을 가지는 금속 물질을 포함할 수 있으나, 이에 제한되지 않는다. 일 예로, 제2 접합 물질층(390B)은 공정 합금(Eutectic Alloy) 또는 가융 합금(Fusible Alloy) 등을 포함할 수 있다.
도 3 및 도 4를 참조하면, 제1 반도체 적층 구조물(WS1)과 제2 반도체 적층 구조물(WS2)을 접합한다.
구체적으로, 제1 반도체 적층 구조물(WS1)과 제2 반도체 적층 구조물(WS2)을 접합한다. 제1 반도체 적층 구조물(WS1)과 제2 반도체 적층 구조물(WS2)의 접합 공정은 제1 반도체 적층 구조물(WS1)의 제1 접합 물질층(390A)과 제2 반도체 적층 구조물(WS2)의 제2 접합 물질층(390B)을 이용하여 접합할 수 있다. 구체적으로, 상술한 바와 같이 제1 접합 물질층(390A)과 제2 접합 물질층(390B)은 각각 상대적으로 낮은 온도에서 녹는점을 갖는 전도성 물질을 포함할 수 있다. 따라서, 제1 접합 물질층(390A)과 제2 접합 물질층(390B)을 용융 접합(융착 공정)시켜 도 4에 도시된 바와 같이, 제1 접합 물질층(390A)의 제1 면(390A_S)과 제2 접합 물질층(390B)의 제1 면(390B_S)이 서로 맞닿도록 제1 접합 물질층(390A)과 제2 접합 물질층(390B)을 물리적으로 접합되어 일체화된 제3 접합 물질층(390')이 형성될 수 있다. 상기 제3 접합 물질층(390')은 상술한 발광 소자(ED)의 접합층(39)에 대응될 수 있다. 제3 접합 물질층(390')을 사이에 두고 제1 반도체 적층 구조물(WS1)과 제2 반도체 적층 구조물(WS2)은 제3 접합 물질층(390')을 통해 접합(또는 고정)될 수 있다.
본 공정을 통해 제2 반도체 적층 구조물(WS2)은 상하 반전되어, 제2 베이스 기판(1000B)의 제1 면(1000B_S1)은 하부를 향하고, 제2 베이스 기판(1000B)의 제2 면(1000B_S2)은 상부를 향할 수 있다. 또한, 제1 적층 구조물(300A)의 제1 반도체층(310A)의 제1 면(310A_S1)은 하부를 향하고, 제2 적층 구조물(300B)의 제1 반도체층(310B)의 제1 면(310B_S1)은 상부를 향할 수 있다.
도 5를 참조하면, 제2 베이스 기판(1000B)을 제거한다.
구체적으로, 제2 적층 구조물(300B)의 제1 반도체층(310B) 상에 배치된 제2 베이스 기판(1000B)을 제거한다. 상기 제2 베이스 기판(1000B)을 제거하는 방식을 특별히 제한되지 않는다. 예시적인 실시예에서, 제2 베이스 기판(1000B)은 레이저 리프트 오프 방식을 통해 제거될 수 있다. 본 공정을 통해 제2 베이스 기판(1000B)이 제거되어 제2 적층 구조물(300B)의 제1 반도체층(310B)의 제1 면(310B_S1)은 노출될 수 있다.
도 6 및 도 7을 참조하면, 적층 구조물을 수직(또는 제2 방향(DD2))으로 식각하여 서로 이격된 복수의 코어 구조물(30)을 형성한다.
구체적으로, 적층 구조물을 수직(또는 제2 방향(DD2))으로 식각하여 서로 이격된 복수의 코어 구조물(30)을 형성한다. 상기 제1 및 제2 적층 구조물(300A, 300B)을 식각하는 수직 방향은 제1 및 제2 적층 구조물(300A, 300B)에 포함된 복수의 물질층의 적층된 방향과 평행할 수 있다. 제1 및 제2 적층 구조물(300A, 300B)은 통상적인 방법에 의해 식각될 수 있다. 예를 들어, 상기 식각 공정은 제1 및 제2 적층 구조물(300A, 300B)의 상부에 식각 마스크(MK)를 형성하고, 상기 식각 마스크(MK)를 하드 마스크로 이용하여 제1 베이스 기판(1000A)에 수직한 방향으로 제1 및 제2 적층 구조물(300A, 300B)을 식각하는 방법으로 수행될 수 있다.
구체적으로, 식각 마스크(MK)는 제2 적층 구조물(300B)의 제1 반도체층(310B)의 제1 면(310B_S1)에 형성될 수 있다. 상기 식각 마스크(MK)를 이용하여 제1 적층 구조물(300A), 제2 적층 구조물(300B) 및 제1 적층 구조물(300A)과 제2 적층 구조물(300B) 사이에 배치된 제3 접합 물질층(390')이 함께 식각될 수 있다. 상기 식각 공정을 통해 도 7에 도시된 바와 같이, 코어 구조물(30)에 포함된 제1 발광 소자 코어(30A)의 측면, 접합층(39)의 측면, 및 제2 발광 소자 코어(30B)의 측면은 서로 나란하게 정렬될 수 있다.
도 8을 참조하면, 복수의 코어 구조물(30) 상에 절연 물질층(380)을 형성한다.
구체적으로, 복수의 코어 구조물(30)의 외면에 절연 물질층(380)을 형성한다. 절연 물질층(380)은 제1 베이스 기판(1000A)의 전면 상에 형성되어, 코어 구조물(30)의 외면 뿐만 아니라, 상기 코어 구조물(30)에 의해 노출되는 제1 베이스 기판(1000A)의 제1 면(1000A_S1)에도 형성될 수 있다. 상기 코어 구조물(30)의 외면은 제1 발광 소자 코어(30A)의 측면, 접합층(39)의 측면, 제2 발광 소자 코어(30B)의 측면 및 제1 면(31B_S1)을 포함할 수 있다. 상기 제2 발광 소자 코어(30B)의 제1 면(31B_S1)은 제2 발광 소자 코어(30B)의 제1 반도체층(31B)의 제1 면(31B_S1)일 수 있다. 절연 물질층(380)은 발광 소자(ED)의 소자 절연막(38)에 대응되며, 상기 소자 절연막(38)이 포함하는 물질과 동일한 물질 또는 유사한 물질을 포함할 수 있다.
도 9를 참조하면, 절연 물질층(380)의 일부를 제거하여 코어 구조물(30)의 상면을 노출하는 소자 절연막(38)을 형성한다.
구체적으로, 코어 구조물(30)의 상면은 노출하되 코어 구조물(30)의 측면은 둘러싸도록 절연 물질층(380)의 일부를 부분적으로 제거하는 식각 공정을 수행할 수 있다. 절연 물질층(380)을 부분적으로 제거하는 공정은 이방성 식각인 건식 식각이나 에치백 등의 공정으로 수행될 수 있다.
본 식각 공정을 통해 제2 발광 소자 코어(30B)의 제1 반도체층(31B)의 제1 면(31B_S1)은 소자 절연막(38)에 의해 노출될 수 있다. 본 식각 공정에서 코어 구조물(30)이 이격된 영역에서 노출하는 제1 베이스 기판(1000A)의 제1 면(1000A_S1) 상에 배치된 절연 물질층(380)도 일부 제거될 수 있다. 본 식각 공정을 통해 도 9에 도시된 바와 같이 제1 베이스 기판(1000A) 상에 고정된 복수의 발광 소자(ED)를 형성할 수 있다.
도 10을 참조하면, 제1 베이스 기판(1000A) 상에 고정된 복수의 발광 소자(ED)를 제1 베이스 기판(1000A)으로부터 분리한다. 복수의 발광 소자(ED)를 분리하는 공정을 특별히 제한되지 않는다. 예를 들어, 복수의 발광 소자(ED)를 분리하는 공정은 물리적 분리 방법, 또는 화학적 분리 방법 등으로 수행될 수 있다. 상기 분리 공정에 의하여 제1 베이스 기판(1000A) 상에 고정된 복수의 발광 소자(ED)는 제1 베이스 기판(1000A)으로부터 분리될 수 있다.
이하, 다른 도면들을 참조하여 도 1 및 도 2의 발광 소자(ED)를 포함하는 표시 장치에 대해 설명한다. 이하의 실시예에서, 이미 설명한 발광 소자(ED)의 구성에 대한 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 11은 일 실시예에 따른 표시 장치의 평면도이다.
도 11을 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
이하, 표시 장치(10)를 설명하는 실시예의 도면에는 제3 방향(DR1), 제4 방향(DR2) 및 제5 방향(DR3)이 정의되어 있다. 제3 방향(DR1)과 제4 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제5 방향(DR3)은 제3 방향(DR1)과 제4 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제5 방향(DR3)은 제3 방향(DR1)과 제4 방향(DR2) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제5 방향(DR3)은 표시 장치(10)의 두께 방향(또는 표시 방향)을 나타낸다.
표시 장치(10)는 평면상 제3 방향(DR1)이 제4 방향(DR2)보다 긴 장변과 단변을 포함하는 직사각형 형상을 가질 수 있다. 평면상 표시 장치(10)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 제한되지 않으며, 라운드진 곡선 형상을 가질 수도 있다. 표시 장치(10)의 형상은 예시된 것에 제한되지 않고, 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 평면상 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등 기타 다른 형상을 가질 수도 있다.
표시 장치(10)의 표시면은 두께 방향인 제5 방향(DR3)의 일 측에 배치될 수 있다. 표시 장치(10)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 제5 방향(DR3) 일 측으로 표시 방향을 나타내고, "상면"은 제5 방향(DR3) 일 측을 향하는 표면을 나타낸다. 또한, "하부"는 제5 방향(DR3) 타 측으로 표시 방향의 반대 방향을 나타내고, 하면은 제5 방향(DR3) 타 측을 향하는 표면을 지칭한다. 또한, "좌", "우", "상", "하"는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"는 제3 방향(DR1) 일 측, "좌측"는 제3 방향(DR1) 타 측, "상측"은 제4 방향(DR2) 일 측, "하측"은 제4 방향(DR2) 타 측을 나타낸다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다.
표시 영역(DPA)의 형상은 표시 장치(10)의 형상을 추종할 수 있다. 예를 들어, 표시 영역(DPA)의 형상은 표시 장치(10)의 전반적인 형상과 유사하게 평면상 직사각형 형상을 가질 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있다. 예시적인 실시예에서, 각 화소(PX)는 무기 입자로 이루어진 복수의 발광 소자를 포함할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다.
도 12는 일 실시예에 따른 표시 장치의 일 화소의 일 예를 나타낸 평면도이다.
도 12를 참조하면, 표시 장치(10)의 각 화소(PX)는 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역으로 정의될 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역 및 그 인접 영역을 포함할 수 있다. 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역을 더 포함할 수 있다.
각 화소(PX)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않을 수 있다. 서브 영역(SA)은 일 화소(PX) 내에서 발광 영역(EMA)의 상 측(또는 제4 방향(DR2) 타 측)에 배치될 수 있다. 서브 영역(SA)은 제4 방향(DR2)으로 이웃하여 배치된 화소(PX)의 발광 영역(EMA) 사이에 배치될 수 있다. 서브 영역(SA)은 후술하는 컨택부(CT1, CT2)를 통해 전극층(200)과 연결 전극(700)이 전기적으로 연결되는 영역을 포함할 수 있다.
서브 영역(SA)은 분리부(ROP)를 포함할 수 있다. 서브 영역(SA)의 분리부(ROP)는 제4 방향(DR2)을 따라 서로 이웃하는 각 화소(PX)에 포함되는 전극층(200)이 포함하는 제1 전극(210) 및 제2 전극(220)이 각각 서로 분리되는 영역일 수 있다.
도 13은 도 12의 I-I'선을 따라 자른 일 예를 나타낸 단면도이다. 도 14는 도 12의 II-II'선을 따라 자른 일 예를 나타낸 단면도이다.
도 13을 참조하면, 표시 장치(10)는 기판(SUB), 기판(SUB) 상에 배치되는 회로 소자층(CCL), 회로 소자층(CCL) 상에 배치된 발광 소자층을 포함한다.
기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
회로 소자층(CCL)은 기판(SUB) 상에 배치될 수 있다. 회로 소자층(CCL)은 하부 금속층(110), 반도체층(120), 제1 도전층(130), 제2 도전층(140) 및 복수의 절연막을 포함할 수 있다.
하부 금속층(110)은 기판(SUB) 상에 배치된다. 하부 금속층(110)은 차광층(BML), 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)을 포함할 수 있다.
제1 전압 라인(VL1)은 트랜지스터(TR)의 제1 전극(SD1)의 적어도 일부와 기판(SUB)의 두께 방향으로 중첩될 수 있다. 제1 전압 라인(VL1)에는 트랜지스터(TR)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가될 수 있다.
제2 전압 라인(VL2)은 후술하는 제2 도전 패턴(CDP2)과 기판(SUB)의 두께 방향으로 중첩될 수 있다. 제2 전압 라인(VL2)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제2 전압 라인(VL2)에 인가된 제2 전원 전압은 제2 전극(220)에 공급될 수 있다. 제2 전압 라인(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(ED)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수 있다.
제1 전압 라인(VL1)에는 트랜지스터(TR)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 라인(VL2)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
차광층(BML)은 하부에서 적어도 트랜지스터(TR)의 액티브층(ACT)의 채널 영역을 커버 또는 중첩하도록 배치될 수 있고, 나아가 트랜지스터(TR)의 액티브층(ACT) 전체를 커버 또는 중첩하도록 배치될 수 있다. 다만, 이에 제한되지 않고, 차광층(BML)은 생략될 수 있다.
하부 금속층(110)은 광을 차단하는 재료를 포함할 수 있다. 예를 들어, 하부 금속층(110)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다.
버퍼층(161)은 하부 금속층(110) 상에 배치될 수 있다. 버퍼층(161)은 하부 금속층(110)이 배치된 기판(SUB)의 전면을 덮거나 중첩하도록 배치될 수 있다. 버퍼층(161)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 복수의 트랜지스터를 보호하는 역할을 할 수 있다.
반도체층(120)은 버퍼층(161) 상에 배치된다. 반도체층(120)은 트랜지스터(TR)의 액티브층(ACT)을 포함할 수 있다. 트랜지스터(TR)의 액티브층(ACT)은 상술한 바와 같이 하부 금속층(110)의 차광층(BML)과 중첩하여 배치될 수 있다.
반도체층(120)은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 예시적인 실시예에서, 반도체층(120)이 다결정 실리콘을 포함하는 경우, 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층(120)이 다결정 실리콘을 포함하는 경우, 트랜지스터(TR)의 액티브층(ACT)은 불순물로 도핑된 복수의 도핑 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 다른 예시적인 실시예에서, 반도체층(120)은 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어, 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
게이트 절연막(162)은 반도체층(120) 상에 배치될 수 있다. 게이트 절연막(162)은 각 트랜지스터의 게이트 절연막으로 기능할 수 있다. 게이트 절연막(162)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제1 도전층(130)은 게이트 절연막(162) 상에 배치될 수 있다. 제1 도전층(130)은 트랜지스터(TR)의 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 액티브층(ACT)의 채널 영역과 기판(SUB)의 두께 방향인 제5 방향(DR3)으로 중첩하도록 배치될 수 있다.
층간 절연막(163)은 제1 도전층(130) 상에 배치될 수 있다. 층간 절연막(163)은 게이트 전극(GE)을 덮거나 중첩하도록 배치될 수 있다. 층간 절연막(163)은 제1 도전층(130)과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제1 도전층(130)을 보호할 수 있다.
제2 도전층(140)은 층간 절연막(163) 상에 배치될 수 있다. 제2 도전층(140)은 트랜지스터(TR)의 제1 전극(SD1), 트랜지스터(TR)의 제2 전극(SD2), 제1 도전 패턴(CDP1) 및 제2 도전 패턴(CDP2)을 포함할 수 있다.
트랜지스터(TR)의 제1 전극(SD1) 및 트랜지스터(TR)의 제2 전극(SD2)은 각각 층간 절연막(163) 및 게이트 절연막(162)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 액티브층(ACT)의 양 단부 영역과 전기적으로 연결될 수 있다. 또한, 트랜지스터(TR)의 제1 전극(SD1)은 층간 절연막(163), 게이트 절연막(162) 및 버퍼층(161)을 관통하는 다른 컨택홀을 통해 하부 금속층(110)의 제1 전압 라인(VL1)과 전기적으로 연결될 수 있다. 트랜지스터(TR)의 제2 전극(SD2)은 층간 절연막(163), 게이트 절연막(162) 및 버퍼층(161)을 관통하는 또 다른 컨택홀을 통해 하부 금속층(110)의 차광층(BML)과 전기적으로 연결될 수 있다.
도면에는 도시되지 않았으나, 제1 도전 패턴(CDP1)의 일부 영역은 트랜지스터(TR)의 제2 전극(SD2)과 전기적으로 연결될 수 있다. 또한, 제1 도전 패턴(CDP1)은 후술하는 비아층(164)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 전극(210)과 전기적으로 연결될 수 있다. 트랜지스터(TR)는 제1 전압 라인(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP1)을 통해 제1 전극(210)으로 전달할 수 있다.
제2 도전 패턴(CDP2)은 제2 전압 라인(VL2)과 전기적으로 연결될 수 있다. 제2 도전 패턴(CDP2)은 층간 절연막(163), 게이트 절연막(162) 및 버퍼층(161)을 관통하는 컨택홀을 통해 제2 전압 라인(VL2)과 연결될 수 있다. 제2 도전 패턴(CDP2)은 제2 전극 컨택홀(CTS)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다. 제2 도전 패턴(CDP2)은 제2 전압 라인(VL2)에 인가된 제2 전원 전압을 제2 전극(220)으로 전달할 수 있다.
한편, 도면에서는 제1 도전 패턴(CDP1)과 제2 도전 패턴(CDP2)이 동일한 층에 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제2 도전 패턴(CDP2)은 제1 도전 패턴(CDP1)과 다른 도전층, 예컨대 제2 도전층(140)과 몇몇 절연층을 사이에 두고 제2 도전층(140) 상에 배치된 제3 도전층으로 형성될 수도 있다. 이 경우, 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)도 하부 금속층(110)이 아닌 제3 도전층으로 형성될 수 있고
비아층(164)은 제2 도전층(140) 상에 배치될 수 있다. 비아층(164)은 제2 도전층(140)이 배치된 층간 절연막(163) 상에 배치될 수 있다. 비아층(164)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다. 비아층(164)은 표면 평탄화하는 기능을 수행할 수 있다. 도면에는 도시하지 않았으나, 제2 도전층(140) 상에는 제2 도전층(140)을 보호하는 패시베이션층이 더 배치되고, 상기 비아층(164)은 패시베이션층 상에 배치될 수 있다.
상술한 버퍼층(161), 게이트 절연막(162) 및 층간 절연막(163)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 상술한 버퍼층(161), 게이트 절연막(162) 및 층간 절연막(163)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(161), 게이트 절연막(162) 및 층간 절연막(163)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다.
이하, 도 12 내지 도 14를 참조하여, 비아층(164) 상에 배치된 발광 소자층의 구조에 대하여 설명하기로 한다.
발광 소자층은 회로 소자층(CCL)의 비아층(164) 상에 배치될 수 있다. 발광 소자층은 복수의 발광 소자(ED), 제1 뱅크(400), 제2 뱅크(600), 전극층(200), 연결 전극(700) 및 복수의 절연층(510, 520)를 포함할 수 있다.
제1 뱅크(400)는 비아층(164) 상에 배치된다. 제1 뱅크(400)는 비아층(164) 상에 직접 배치될 수 있다. 제1 뱅크(400)는 발광 영역(EMA) 내에 배치될 수 있다.
제1 뱅크(400)는 발광 영역(EMA)에서 제4 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 뱅크(400)의 제4 방향(DR2)으로 연장된 길이는 후술하는 제2 뱅크(600)에 의해 둘러싸인 발광 영역(EMA)의 제4 방향(DR2)으로 길이보다 작을 수 있다.
제1 뱅크(400)는 발광 영역(EMA) 내에서 제4 방향(DR2)으로 연장되되, 제3 방향(DR1)으로 서로 이격된 복수의 서브 뱅크를 포함할 수 있다. 예시적인 실시예에서, 제1 뱅크(400)는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)를 포함할 수 있다.
제1 서브 뱅크(410)와 제2 서브 뱅크(420)는 제3 방향(DR1)으로 서로 이격 대향하도록 배치될 수 있다. 예를 들어, 제1 서브 뱅크(410)는 평면상 발광 영역(EMA)에서 좌측에 배치되고, 제2 서브 뱅크(420)는 제1 서브 뱅크(410)와 제3 방향(DR1)으로 이격되어 평면상 발광 영역(EMA)에서 우측에 배치될 수 있다. 서로 이격된 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크(400)는 비아층(164)의 상면을 기준으로 적어도 일부가 상부(예컨대, 제6 방향(DR3) 일측)로 돌출된 구조를 가질 수 있다. 제1 뱅크(400)의 돌출된 부분은 경사진 측면을 가질 수 있다. 제1 뱅크(400)는 경사진 측면을 포함하여, 발광 소자(ED)에서 방출되어 제1 뱅크(400)의 측면을 향해 진행하는 광의 진행 방향을 상부 방향(예컨대, 표시 방향)으로 바꾸는 역할을 할 수 있다. 즉, 제1 뱅크(400)는 발광 소자(ED)가 배치되는 공간을 제공함과 동시에 발광 소자(ED)로부터 방출되는 광의 진행 방향을 표시 방향으로 바꾸는 반사 격벽의 역할도 할 수 있다.
한편, 도면에서는 제1 뱅크(400)의 측면이 선형의 형상으로 경사진 것을 도시하였으나. 이에 제한되지 않는다. 예를 들어, 제1 뱅크(400)의 측면(또는 외면)은 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서 제1 뱅크(400)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
전극층(200)은 제1 뱅크(400) 및 제1 뱅크(400)가 노출하는 비아층(164) 상에 배치될 수 있다. 전극층(200)은 일 방향으로 연장된 형상으로 각 화소(PX)마다 배치될 수 있다. 전극층(200)은 제4 방향(DR2)으로 연장되어, 각 화소(PX)의 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치될 수 있다 전극층(200)은 발광 영역(EMA)에서 제1 뱅크(400) 및 제1 뱅크(400)가 노출하는 비아층(164) 상에 배치되고, 서브 영역(SA)에서 비아층(164) 상에 배치될 수 있다.
전극층(200)은 제3 방향(DR1)으로 서로 이격된 제1 전극(210) 및 제2 전극(220)을 포함할 수 있다.
제1 전극(210)은 발광 영역(EMA)에서 제1 서브 뱅크(410) 상에 배치되고, 제2 전극(220)은 발광 영역(EMA)에서 제2 서브 뱅크(420) 상에 배치될 수 있다. 제1 전극(210) 및 제2 전극(220)은 각각 적어도 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)의 경사진 측면 상에 배치될 수 있다. 제1 및 제2 전극(210, 220)은 적어도 서로 대향하는 제1 및 제2 서브 뱅크(410, 420)의 일 측면을 덮거나 중첩하도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
제1 및 제2 전극(210, 220) 사이의 제3 방향(DR1)으로의 간격은 제1 및 제2 서브 뱅크(4102, 420) 사이의 제3 방향(DR1)으로의 간격보다 좁을 수 있다.
전극층(200)은 비아층(164)을 관통하는 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)을 통해 제2 도전층(140)과 전기적으로 연결될 수 있다. 구체적으로, 제1 전극(210)은 비아층(164)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 접촉할 수 있고, 제2 전극(220)은 비아층(164)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 도전 패턴(CDP2)과 접촉할 수 있다. 제1 전극(210)은 제1 도전 패턴(CDP1)을 통해 트랜지스터(TR)와 전기적으로 연결되고, 제2 전극(220)은 제2 도전 패턴(CDP2)을 통해 제2 전원 라인(VL2)과 전기적으로 연결되어 제2 전원 전압이 전달될 수 있다. 도면에서는, 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)이 제2 뱅크(600)와 제5 방향(DR3)으로 중첩하도록 배치된 것을 도시하였으나, 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)의 위치는 이에 제한되지 않는다.
각 화소(PX)에 배치된 전극층(200)은 평면상 제4 방향(DR2)으로 연장되되, 서브 영역(SA)의 분리부(ROP)에서 제4 방향(DR2)으로 이웃한 화소(PX)의 전극층(200)과 서로 분리될 수 있다. 상기 제4 방향(DR2)으로 이격된 전극층(200)의 배치는 복수의 발광 소자(ED)를 정렬하는 공정에서 이용되는 전극 라인을 제4 방향(DR2)으로 연장되도록 형성하고 발광 소자(ED)들을 정렬한 후, 후속 공정을 통해 상기 전극 라인을 서브 영역(SA)의 분리부(ROP)에서 분리함으로써 형성될 수 있다. 전극 라인은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위해 화소(PX) 내에 전계를 생성하는 데에 활용될 수 있다.
전극층(200)은 발광 소자(ED)와 전기적으로 연결될 수 있다. 전극층(200)을 후술하는 연결 전극(700)을 통해 발광 소자(ED)의 양 단부와 각각 연결될 수 있고, 제2 도전층(140)으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다.
제1 전극(210) 및 제2 전극(220) 각각은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 제1 전극(210) 및 제2 전극(220) 각각은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 제1 전극(210) 및 제2 전극(220) 각각은 발광 소자(ED)에서 방출되어 제1 뱅크(400)의 측면으로 진행하는 광을 각 화소(PX)의 상부 방향으로 반사시킬 수 있다. 다만, 이에 제한되지 않고 제1 전극(210) 및 제2 전극(220) 각각은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 제1 전극(210) 및 제2 전극(220) 각각은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서, 제1 전극(210) 및 제2 전극(220) 각각은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 제1 전극(210) 및 제2 전극(220) 각각은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(510)은 전극층(200), 비아층(164) 및 제1 뱅크(400) 상에 배치될 수 있다.
제1 절연층(510)은 발광 영역(EMA)에서 비아층(164), 제1 뱅크(400) 및 전극층(200)을 완전히 덮거나 중첩하도록 배치 수 있다. 이에 제한되는 것은 아니나, 제1 절연층(510)은 발광 영역(EMA)에서 전극층(200)의 완전히 덮거나 중첩하도록 배치될 수 있다. 제1 절연층(510)은 서브 영역(SA)에서 전극층(200) 및 비아층(164) 상에 배치되되, 서브 영역(SA)의 분리부(ROP)에는 배치되지 않을 수 있다.
제1 절연층(510)은 전극층(200)의 상면의 일부를 노출하는 컨택부를 포함할 수 있다. 상기 컨택부는 제1 절연층(510)을 관통하며, 제1 전극(210)의 상면의 일부를 노출하는 제1 컨택부(CT1) 및 제2 전극(220)의 상면의 일부를 노출하는 제2 컨택부(CT2)를 포함할 수 있다. 예시적인 실시예에서, 제1 컨택부(CT1) 및 제2 컨택부(CT2)는 서브 영역(SA)에 위치할 수 있다. 다만, 이에 제한되지 않고, 제1 컨택부(CT1) 및 제2 컨택부(CT2) 중 적어도 하나는 발광 영역(EMA) 내에 위치할 수도 있다.
제1 절연층(510)은 전극층(200)을 보호함과 동시에 제1 전극(210) 및 제2 전극(220)을 상호 절연시키는 역할을 할 수 있다. 또한, 제1 절연층(510)은 후술하는 제1 절연층(510) 상에 배치되는 복수의 발광 소자(ED)가 하부의 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다. 예시적인 실시예에서, 제1 절연층(510)은 무기 절연 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 뱅크(600)는 제1 절연층(510) 상에 배치될 수 있다. 제2 뱅크(600)는 평면상 제3 방향(DR1) 및 제4 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다.
제2 뱅크(600)는 각 화소(PX)들의 경계에 걸쳐 배치되어 이웃하는 화소(PX)들을 구분하고, 각 화소(PX)의 발광 영역(EMA)과 서브 영역(SA)을 구분할 수 있다. 또한, 제2 뱅크(600)는 제1 뱅크(400)보다 더 큰 높이를 갖도록 형성되어 상기 영역들을 구분함으로써, 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 인접한 화소(PX)로 혼합되지 않고, 발광 영역(EMA) 내에 분사되도록 할 수 있다. 제2 뱅크(600)는 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 발광 소자(ED)는 발광 영역(EMA)에서 제1 절연층(510) 상에 배치될 수 있다. 발광 소자(ED)는 제1 및 제2 서브 뱅크(410, 420) 사이에 배치될 수 있다. 발광 소자(ED)는 제1 및 제2 서브 뱅크(410, 420) 사이에서 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 위치하도록 제1 절연층(510) 상에 배치될 수 있다.
복수의 발광 소자(ED)는 제1 및 제2 전극(210, 220)들이 연장된 제4 방향(DR2)을 따라 서로 이격되어 배치될 수 있다. 복수의 발광 소자(ED)는 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 상술한 바와 같이, 일 방향으로 연장된 형상을 가질 수 있고, 상기 발광 소자(ED)의 연장된 방향은 제3 방향(DR1)과 실질적으로 평행할 수 있다. 발광 소자(ED)의 연장된 길이는 제3 방향(DR1)으로 이격된 제1 전극(210) 및 제2 전극(220) 사이의 최단 간격보다 길 수 있다. 또한, 발광 소자(ED)의 연장된 길이는 제3 방향(DR1)으로 이격된 제1 서브 뱅크(410) 및 제2 서브 뱅크(420) 사이의 최단 간격보다 길 수 있다.
발광 소자(ED)는 적어도 일 단부가 제1 전극(210) 및 제2 전극(220) 중 어느 하나 상에 배치되거나, 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 배치될 수 있다. 일 실시예에서, 발광 소자(ED)의 제1 단부(ED_S1)는 제1 전극(210) 상에 배치되고, 발광 소자(ED)의 제2 단부(ED_S2)는 제2 전극(220) 상에 배치될 수 있다. 발광 소자(ED)의 제1 단부(ED_S1)에 위치하는 제1 발광 소자 코어(30A)는 제1 전극(210) 상에 배치되고, 발광 소자(ED)의 제2 단부(ED_S2)에 위치하는 제2 발광 소자 코어(30B)는 제2 전극(220) 상에 배치될 수 있다. 접합층(39)은 평면도상 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다.
제2 절연층(520)은 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 양 단부는 덮지 않도록 배치될 수 있다. 따라서, 제2 절연층(520)의 제3 방향(DR1)의 폭은 발광 소자(ED)의 연장 방향인 제3 방향(DR1)의 길이보다 작을 수 있다. 제2 절연층(520) 중 발광 소자(ED) 상에 배치된 부분은 평면도상 제1 절연층(510) 상에서 제4 방향(DR2)으로 연장되어 배치됨으로써 각 화소(PX) 내에서 선형 또는 섬형 패턴을 형성할 수 있다.
제2 절연층(520)은 제1 고정 패턴(521) 및 제2 고정 패턴(522)을 포함할 수 있다.
제1 고정 패턴(521)은 제1 발광 소자 코어(30A) 상에서 제1 발광 소자 코어(30A)의 외면을 감싸도록 형성될 수 있다. 제1 고정 패턴(521)은 제1 발광 소자 코어(30A) 상에 배치되되, 제1 발광 소자 코어(30A)의 일 단부(예컨대, 발광 소자(ED)의 제1 단부(ED_S1)) 및 접합층(39)의 일부는 노출할 수 있다.
제2 고정 패턴(522)은 제2 발광 소자 코어(30B) 상에서 제2 발광 소자 코어(30B)의 외면을 감싸도록 형성될 수 있다. 제2 고정 패턴(522)은 제2 발광 소자 코어(30B) 상에 배치되되, 제2 발광 소자 코어(30B)의 일 단부(예컨대, 발광 소자(ED)의 제2 단부(ED_S2)) 및 접합층(39)의 일부는 노출할 수 있다.
제1 고정 패턴(521)과 제2 고정 패턴(522)은 제3 방향(DR1)으로 서로 이격될 수 있다. 제1 고정 패턴(521)과 제2 고정 패턴(522)이 서로 제3 방향(DR1)으로 서로 이격됨으로써, 발광 소자(ED)의 일부는 노출될 수 있다. 제1 고정 패턴(521)과 제2 고정 패턴(522) 사이의 이격 영역에서 발광 소자(ED)의 소자 절연막(38_1)의 일부는 제거될 수 있다. 제1 고정 패턴(521)과 제2 고정 패턴(522) 사이의 이격 영역에서 발광 소자(ED)의 소자 절연막(38_1)의 일부가 제거되어 발광 소자(ED)의 접합층(39)의 일부는 노출될 수 있다. 제1 고정 패턴(521)과 제2 고정 패턴(522)이 제3 방향(DR1)으로 서로 이격되도록, 제2 절연층(520)은 제2 절연층(520)을 관통하는 개구부를 포함할 수 있다. 상기 개구부는 후술하는 바와 같이 발광 소자(ED)의 접합층(39)과 중첩할 수 있다.
연결 전극(700)은 제2 절연층(520) 및 발광 소자(ED) 상에 배치될 수 있다.
연결 전극(700)은 서로 이격 배치된 제1 연결 전극(710) 및 제2 연결 전극(720)을 포함할 수 있다.
제1 연결 전극(710)은 제1 접촉 전극(711) 및 제1 전극 접촉 패턴(712)을 포함할 수 있다. 이에 제한되는 것은 아니나, 제1 연결 전극(710)의 제1 접촉 전극(711) 및 제1 전극 접촉 패턴(712)은 일체화되어 하나의 패턴으로 형성될 수 있다. 제1 연결 전극(710)은 제1 전극(210) 및 발광 소자(ED)의 제2도전형(예컨대, p형) 반도체층을 전기적으로 연결하는 역할을 할 수 있다.
구체적으로, 제1 연결 전극(710)의 제1 접촉 전극(711)은 발광 영역(EMA)에 배치될 수 있다. 제1 연결 전극(710)의 제1 접촉 전극(711)은 발광 영역(EMA)에서 평면상 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다. 제1 연결 전극(710)의 제1 접촉 전극(711)은 발광 영역(EMA)서 제4 방향(DR2)을 따라 연장되며, 복수의 발광 소자(ED)의 접합층(39)과 중첩 배치될 수 있다. 제1 연결 전극(710)의 제1 접촉 전극(711)은 발광 소자(ED)의 소자 절연막(38_1)이 노출하는 접합층(39)과 접촉할 수 있다.
제1 연결 전극(710)의 제1 접촉 전극(711)은 발광 영역(EMA)에서 제1 고정 패턴(521)과 제2 고정 패턴(522) 상에 배치될 수 있다. 제1 연결 전극(710)의 제1 접촉 전극(711)은 서로 이격 대향하는 제1 고정 패턴(521)의 측벽과 제2 고정 패턴(522)의 측벽 상에 배치될 수 있다.
제1 연결 전극(710)의 제1 전극 접촉 패턴(712)은 서브 영역(SA)에 배치될 수 있다. 제1 연결 전극(710)의 제1 전극 접촉 패턴(712)은 서브 영역(SA)에서 제1 전극(210) 상에 배치될 수 있다. 제1 연결 전극(710)의 제1 전극 접촉 패턴(712)은 제1 절연층(510)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(210)의 상면과 접촉할 수 있다.
제1 연결 전극(710)은 제1 전극(210) 및 발광 소자(ED)의 중앙부를 서로 전기적으로 연결할 수 있다. 제1 연결 전극(710)은 제1 전극(210) 및 발광 소자(ED)의 중앙에 위치하는 접합층(39)과 각각 접촉하여, 제1 전극(210)으로 인가된 전기 신호를 접합층(39)으로 전달할 수 있다.
제2 연결 전극(720)은 제1 서브 접촉 전극(721), 제2 서브 접촉 전극(722), 연결 패턴(723) 및 제2 전극 접촉 패턴(724)을 포함할 수 있다. 이에 제한되는 것은 아니나, 제2 연결 전극(720)의' 제1 서브 접촉 전극(721), 제2 서브 접촉 전극(722), 연결 패턴(723) 및 제2 전극 접촉 패턴(724)은 일체화되어 하나의 패턴으로 형성될 수 있다. 제2 연결 전극(720)은 제2 전극(220) 및 발광 소자(ED)의 제1도전형(예컨대, n형) 반도체층을 전기적으로 연결하는 역할을 할 수 있다.
구체적으로, 제2 연결 전극(720)의 제1 서브 접촉 전극(721)은 발광 영역(EMA)에 배치될 수 있다. 제2 연결 전극(720)의 제1 서브 접촉 전극(721)은 발광 영역(EMA)서 제1 전극(210) 상에 배치될 수 있다. 제2 연결 전극(720)의 제1 서브 접촉 전극(721)은 제4 방향(DR2)을 따라 연장되며, 복수의 발광 소자(ED)의 제1 단부(ED_S1)와 중첩 배치될 수 있다. 제2 연결 전극(720)의 제1 서브 접촉 전극(721)은 제1 고정 패턴(521)이 노출하는 제1 발광 소자 코어(30A)의 일 단부와 접촉할 수 있다. 제2 연결 전극(720)의 제1 서브 접촉 전극(721)은 제1 고정 패턴(521)의 측벽에도 일부 배치될 수 있다.
제2 연결 전극(720)의 제2 서브 접촉 전극(722)은 발광 영역(EMA)에 제2 연결 전극(720)의 제1 서브 접촉 전극(721)과 이격 배치될 수 있다. 제2 연결 전극(720)의 제2 서브 접촉 전극(722)은 발광 영역(EMA)서 제2 전극(220) 상에 배치될 수 있다. 제2 연결 전극(720)의 제2 서브 접촉 전극(722)은 제4 방향(DR2)을 따라 연장되며, 복수의 발광 소자(ED)의 제2 단부(ED_S2)와 중첩 배치될 수 있다. 제2 연결 전극(720)의 제2 서브 접촉 전극(722)은 제2 고정 패턴(522)이 노출하는 제2 발광 소자 코어(30B)의 일 단부와 접촉할 수 있다. 제2 연결 전극(720)의 제2 서브 접촉 전극(722)은 제2 고정 패턴(522)의 측벽에도 일부 배치될 수 있다.
제2 연결 전극(720)의 연결 패턴(723)은 제2 연결 전극(720)의 제1 서브 접촉 전극(721) 및 제2 서브 접촉 전극(722) 사이에 배치될 수 있다. 제2 연결 전극(720)의 연결 패턴(723)은 제2 연결 전극(720)의 제1 서브 접촉 전극(721) 및 제2 서브 접촉 전극(722) 사이에 배치되어 이들을 연결할 수 있다.
제2 연결 전극(720)의 제2 전극 접촉 패턴(724)은 서브 영역(SA)에 배치될 수 있다. 제2 연결 전극(720)의 제2 전극 접촉 패턴(724)은 서브 영역(SA)에서 제2 전극(220) 상에 배치될 수 있다. 제2 연결 전극(720)의 제2 전극 접촉 패턴(724)은 제1 절연층(510)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(220)의 상면과 접촉할 수 있다.
제2 연결 전극(720)은 제2 전극(220) 및 발광 소자(ED)의 양 단부(ED_S1, ED_S2)를 서로 전기적으로 연결할 수 있다. 제2 연결 전극(720)은 제2 전극(220) 및 발광 소자(ED)의 양 단부(ED_S1, ED_S2)에 위치하는 제1 발광 소자 코어(30A) 및 제2 발광 소자 코어(30B)의 일 단부와 각각 접촉하여, 제2 전극(220)으로 인가된 전기 신호를 제1 및 제2 발광 소자 코어(30A, 30B)의 일 단부로 전달할 수 있다.
예시적인 실시예에서, 제1 연결 전극(710)과 제2 연결 전극(720)은 서로 동일한 층으로 형성될 수 있다. 제1 연결 전극(710)과 제2 연결 전극(720)은 서로 동일한 층으로 형성되어 동일한 물질 또는 유사한 물질을 포함할 수 있다. 일 예로, 제1 연결 전극(710)과 제2 연결 전극(720)은 각각 투명한 전도성 물질을 포함할 수 있다. 제1 연결 전극(710)과 제2 연결 전극(720)이 각각 투명한 전도성 물질을 포함함으로써, 제1 연결 전극(710)과 제2 연결 전극(720)이 동일한 물질 또는 유사한 물질을 포함함에도 불구하고, 발광 소자(ED)의 양 단부(ED_S1, ED_S2)로부터 방출된 광이 제1 뱅크(400) 측으로 진행할 수 있다. 따라서, 발광 소자(ED)의 양 단부(ED_S1, ED_S2)에서 방출된 광은 제2 연결 전극(720)을 투과하여 전극층(200)을 향해 진행하며 전극층(200)의 외면에서 반사될 수 있다.
도 15는 도 12의 일 화소의 일부를 나타낸 확대 평면도이다. 도 16은 도 15의 III-III'선을 따라 자른 일 예를 나타낸 단면도이다. 도 17은 도 15의 IV-IV'선을 따라 자른 일 예를 나타낸 단면도이다. 도 18은 도 15의 V-V'선을 따라 자른 일 예를 나타낸 단면도이다.
도 15 내지 도 18을 참조하면, 발광 소자(ED)의 제1 전극(210)과 제2 전극(220) 상에 배치될 수 있다. 구체적으로, 발광 소자(ED)의 연장 방향이 제1 전극(210)과 제2 전극(220)의 이격된 방향과 실질적으로 평행할 수 있다. 따라서, 발광 소자(ED)의 제1 단부(ED_S1)는 제1 전극(210) 상에 배치되고, 발광 소자(ED)의 제2 단부(ED_S2)는 제2 전극(220) 상에 배치될 수 있다.
발광 소자(ED)는 제1 발광 소자 코어(30A), 접합층(39) 및 제2 발광 소자 코어(30B)가 적층되는 방향이 기판(SUB)의 일면과 평행하도록 배치될 수 있다. 발광 소자(ED)는 제1 발광 소자 코어(30A), 접합층(39) 및 제2 발광 소자 코어(30B)가 적층되는 방향은 제3 방향(DR1)과 실질적으로 나란할 수 있다.
발광 소자(ED)는 접합층(39)을 사이에 두고 제1 발광 소자 코어(30A)는 제1 전극(210) 측에 배치되고, 제2 발광 소자 코어(30B)는 제2 전극(220) 측에 배치되도록 정렬될 수 있다. 접합층(39)은 제1 전극(210)과 제2 전극(220) 사이에서 대체로 중앙부에 배치될 수 있다.
제1 발광 소자 코어(30A)는 제3 방향(DR1)을 따라 제1n 반도체층(31A), 제1 소자 활성층(33A), 제1p 반도체층(32A) 및 제1 반사 전극층(37A)이 순차 배치될 수 있다. 제1 발광 소자 코어(30A)는 접합층(39)을 기준으로 접합층(39)으로부터 코어 구조물(30)의 외측 방향으로 제1 반사 전극층(37A), 제1p 반도체층(32A), 제1 소자 활성층(33A) 및 제1n 반도체층(31A)이 순차 배치될 수 있다. 따라서, 제1 발광 소자 코어(30A)의 제1n 반도체층(31A)은 발광 소자(ED)의 제1 단부(ED_S1)에 위치할 수 있다. 제1n 반도체층(31A)의 일 단부(31A_S1)는 발광 소자(ED)의 제1 단부(ED_S1)일 수 있다.
제2 발광 소자 코어(30B)는 제3 방향(DR1)의 반대 방향을 따라 제2n 반도체층(31B), 제2 소자 활성층(33B), 제2p 반도체층(32B) 및 제2 반사 전극층(37B)이 순차 배치될 수 있다. 제2 발광 소자 코어(30B)는 접합층(39)을 기준으로 접합층(39)으로부터 코어 구조물(30)의 외측 방향으로 제2 반사 전극층(37B), 제2p 반도체층(32B), 제2 소자 활성층(33B), 및 제2n 반도체층(31B)이 순차 배치될 수 있다. 따라서, 제2 발광 소자 코어(30B)의 제2n 반도체층(31B)은 발광 소자(ED)의 제2 단부(ED_S2)에 위치할 수 있다. 제2n 반도체층(31B)의 일 단부(31B_S1)는 발광 소자(ED)의 제2 단부(ED_S2)일 수 있다.
즉, 코어 구조물(30)은 접합층(39)의 중심을 기준으로 제3 방향(DR1)으로 서로 대칭인 구조를 가질 수 있다. 따라서, 발광 소자(ED)의 제1 단부(ED_S1) 및 제2 단부(ED_S2)에는 제1 도전형 반도체층, 예컨대 제1 발광 소자 코어(30A)의 제1n 반도체층(31A) 및 제2 발광 소자 코어(30B)의 제2n 반도체층(31B)이 배치될 수 있다. 또한, 발광 소자(ED)의 중앙부에는 접합층(39)이 배치될 수 있다. 상기 접합층(39)은 제1 발광 소자 코어(30A)의 제1 반사 전극층(37A) 및 제2 발광 소자 코어(30B)의 제2 반사 전극층(37B)과 각각 접촉될 수 있다. 따라서, 발광 소자(ED)의 중앙부에는 제2 도전형 반도체층, 예컨대 제1 발광 소자 코어(30A)의 제1p 반도체층(32A) 및 제2 발광 소자 코어(30B)의 제2p 반도체층(32B)이 배치될 수 있다.
제1 전극(210) 및 제2 전극(220) 사이에 정렬된 복수의 발광 소자(ED)의 소자 절연막(38_1)은 코어 구조물(30)의 측면의 일부 영역을 노출할 수 있다. 구체적으로, 소자 절연막(38_1)은 접합층(39)의 측면을 적어도 일부 노출할 수 있다. 소자 절연막(38_1)이 제거된 접합층(39)의 측면은 대체로, 단면상 상부에 위치할 수 있다. 따라서, 접합층(39)은 소자 절연막(38_1)에 의해 둘러싸인 제1 부분(39S1)과 소자 절연막(38_1)에 의해 노출된 제2 부분(39S2)을 포함할 수 있다. 소자 절연막(38_1)은 제4 방향(DR2)을 따라 자른 단면 상(도 17 참조) 접합층(39)의 측면에서 서로 이격된 단부를 가질 수 있다. 상기 소자 절연막(38_1)의 이격된 단부는 접합층(39)의 제2 부분(39S2)을 노출하는 개구부(OP2)를 구성할 수 있다.
한편, 제1 전극(210) 및 제2 전극(220) 사이에 정렬된 복수의 발광 소자(ED)의 제1 발광 소자 코어(30A)의 제1 소자 활성층(33A) 및 제2 발광 소자 코어(30B)의 제2 소자 활성층(33B)은 소자 절연막(38_1)에 의해 완전히 둘러싸일 수 있다. 예시적으로 도 18에 도시된 바와 같이, 제1 발광 소자 코어(30A)의 제1 소자 활성층(33A)의 측면은 소자 절연막(38_1)에 의해 완전히 둘러싸일 수 있다.
제2 절연층(520)은 발광 소자(ED)의 외면을 둘러싸도록 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)는 제1 고정 패턴(521), 제2 고정 패턴(522) 및 충진 패턴(523)을 포함할 수 있다.
제1 고정 패턴(521) 및 제2 고정 패턴(522)은 발광 소자(ED)의 외면을 감싸도록 형성되어 발광 소자(ED)가 제1 전극(210)과 제2 전극(220) 사이에서 이탈되지 않도록 발광 소자(ED)를 고정하는 역할을 할 수 있다.
충진 패턴(523)은 제1 고정 패턴(521) 및 제2 고정 패턴(522)을 형성하는 공정에서 제1 고정 패턴(521) 및 제2 고정 패턴(522)이 포함하는 물질이 제1 절연층(510)과 발광 소자(ED) 사이의 이격 공간에 충진되어 형성될 수 있다. 다만, 이에 제한되지 않고 충진 패턴(523)은 생략될 수도 있다.
제1 고정 패턴(521)은 제1 발광 소자 코어(30A) 상에 배치될 수 있다. 제1 고정 패턴(521)은 제1 발광 소자 코어(30A) 상에 배치되되, 제1 발광 소자 코어(30A)의 일 단부(31A_S1) 및 접합층(39)을 노출할 수 있다. 제1 고정 패턴(521)이 노출하는 제1 발광 소자 코어(30A)의 일 단부(31A_S1)는 제1n 반도체층(31A)의 일 단부(31A_S1)일 수 있다.
제2 고정 패턴(522)은 제2 발광 소자 코어(30B) 상에 배치될 수 있다. 제2 고정 패턴(522)은 제1 고정 패턴(521)과 제3 방향(DR1)으로 이격될 수 있다. 제2 고정 패턴(522)은 제2 발광 소자 코어(30B) 상에 배치되되, 제2 발광 소자 코어(30B)의 일 단부(31B_S1) 및 접합층(39)을 노출할 수 있다. 제2 고정 패턴(522)이 노출하는 제2 발광 소자 코어(30B)의 일 단부(31B_S1)는 제2n 반도체층(31B)의 일 단부(31B_S1)일 수 있다.
제1 고정 패턴(521)과 제2 고정 패턴(522)은 서로 이격 대향할 수 있다. 제1 고정 패턴(521)과 제2 고정 패턴(522)의 이격 대향하는 측벽은 발광 소자(ED)의 접합층(39)을 노출하는 개구부(OP1)를 구성할 수 있다.
상기 제2 절연층(520)이 형성하는 개구부(OP1)와 상술한 발광 소자(ED)의 소자 절연막(38_1)이 형성하는 개구부(OP2)는 제1 연결 전극(710)의 제1 접촉 전극(711)과 접합층(39)이 접촉하는 컨택홀(HA)을 구성할 수 있다.
제1 연결 전극(710)의 제1 접촉 전극(711)은 상기 제2 절연층(520)과 소자 절연막(38_1)을 관통하는 컨택홀(HA)을 통해 발광 소자(ED)의 접합층(39)과 접촉할 수 있다. 제1 연결 전극(710)의 제1 접촉 전극(711)은 서로 이격 대향하는 제1 고정 패턴(521)의 측벽과 제2 고정 패턴(522)의 측벽에도 일부 배치될 수 있다.
제1 연결 전극(710)의 제1 접촉 전극(711)은 제4 방향(DR2)으로 연장되어 복수의 발광 소자(ED)의 접합층(39)의 제2 부분(39S2)과 접촉할 수 있다.
제2 연결 전극(720)의 제1 서브 접촉 전극(721)은 제1 고정 패턴(521)이 노출하는 제1 발광 소자 코어(30A)의 제1n 반도체층(31A)과 접촉할 수 있다. 제2 연결 전극(720)의 제1 서브 접촉 전극(721)은 제1 전극(210)을 향하는 제1 고정 패턴(521)의 측벽 상에도 일부 배치될 수 있다. 제2 연결 전극(720)의 제1 서브 접촉 전극(721)과 제1 연결 전극(710)의 제1 접촉 전극(711)은 제1 고정 패턴(521)을 사이에 두고 이격 대향할 수 있다.
제2 연결 전극(720)의 제2 서브 접촉 전극(722)은 제2 고정 패턴(522)이 노출하는 제2 발광 소자 코어(30B)의 제2n 반도체층(31B)과 접촉할 수 있다. 제2 연결 전극(720)의 제2 서브 접촉 전극(722)은 제2 전극(220)을 향하는 제2 고정 패턴(522)의 측벽 상에도 일부 배치될 수 있다. 제2 연결 전극(720)의 제2 서브 접촉 전극(722)과 제1 연결 전극(710)의 제1 접촉 전극(711)은 제2 고정 패턴(522)을 사이에 두고 이격 대향할 수 있다.
제2 연결 전극(720)의 제1 서브 접촉 전극(721)과 제2 연결 전극(720)의 제2 서브 접촉 전극(722)은 연결 패턴(723)에 의해 연결될 수 있다. 따라서, 제2 전극(220)으로부터 인가된 전기 신호는 연결 패턴(723)에 의해 제2 연결 전극(720)의 제1 서브 접촉 전극(721)과 제2 연결 전극(720)의 제2 서브 접촉 전극(722)에 동일하게 전달될 수 있다.
구체적으로, 제1 연결 전극(710)의 제1 전극 접촉 패턴(712)을 통해 제1 전극(210)으로부터 인가된 신호는 제1 연결 전극(710)의 제1 접촉 전극(711)을 따라 발광 소자(ED)의 접합층(39)과 연결되고, 상기 제1 발광 소자 코어(30A)의 제1p 반도체층(32A) 및 제2 발광 소자 코어(30B)의 제2p 반도체층(32B)에 전달될 수 있다. 또한, 제2 연결 전극(720)의 제2 전극 접촉 패턴(724)을 통해 제2 전극(220)으로부터 인가된 신호는 제2 연결 전극(720)의 제1 및 제2 서브 접촉 전극(721, 722)을 따라 발광 소자(ED)의 양 단부(ED_S1, ED_S2)와 연결되고, 상기 제1 발광 소자 코어(30A)의 제1n 반도체층(31A) 및 제2 발광 소자 코어(30B)의 제2n 반도체층(31B)에 전달될 수 있다. 따라서, 제1 발광 소자 코어(30A)와 제2 발광 소자 코어(30B)는 서로 병렬 연결될 수 있다.
본 실시예에 따른 표시 장치(10)는 접합층(39)을 기준으로 대칭된 구조를 갖는 발광 소자(ED)를 포함할 수 있다. 상기 발광 소자(ED)는 양 단부가 특정 도전형 반도체층을 포함할 수 있다. 따라서, 발광 소자(ED)가 대칭인 구조를 가짐으로써, 발광 소자(ED)의 양 단부에 동일한 특정 도전형 반도체층(n형 반도체층 또는 p형 반도체층)이 배치될 수 있다. 따라서, 표시 장치(10)의 제조 공정 중 발광 소자(ED)가 포함하는 특정 도전형 반도체층(n형 반도체층 또는 p형 반도체층)을 동일한 방향으로 정렬시키는 편향 정렬 공정을 생략할 수 있다. 또한, 추가적인 편향 정렬 공정을 생략할 수 있으므로 표시 장치(10)의 제조 공정 효율이 개선될 수 있다. 또한, 발광 소자(ED)가 대칭 구조를 가짐으로써, 추가적인 편향 정렬 공정 없이 발광 소자(ED)의 특정 도전형 반도체층(n형 반도체층 또는 p형 반도체층)이 동일한 방향으로 정렬되므로 발광 소자(ED)의 발광 효율이 향상될 수 있다.
도 19는 일 실시예에 따른 표시 장치에 포함된 발광 소자로부터 방출되는 광의 진행 방향을 나타낸 단면도이다.
도 19에 도시된 바와 같이, 제1 발광 소자 코어(30A)의 제1 소자 활성층(33A)으로부터 생성된 광은 랜덤하게 진행할 수 있다. 구체적으로, 제1 발광 소자 코어(30A)의 제1 소자 활성층(33A)으로부터 생성된 광 중 일부의 광은 제1 발광 소자 코어(30A)의 일 단부(31A_S1)를 통해 방출될 수 있다. 또한, 제1 발광 소자 코어(30A)의 제1 소자 활성층(33A)으로부터 생성된 광 중 다른 일부의 광은 제1 발광 소자 코어(30A)의 측면을 통해 방출될 수도 있다. 또한, 제1 발광 소자 코어(30A)의 제1 소자 활성층(33A)으로부터 생성된 광 중 또 다른 일부의 광은 접합층(39) 측으로 진행할 수 있다. 이 경우, 제1 소자 활성층(33A)으로부터 생성된 광 중 접합층(39) 측으로 진행한 광은 제1 반사 전극층(37A)의 일면에서 반사되어 제1 발광 소자 코어(30A)의 일 단부(31A_S1) 측으로 진행할 수 있다. 즉, 발광 소자(ED)의 중앙부에 제1 반사 전극층(37A)을 배치함으로써, 발광 소자(ED)의 제1 단부(ED_S1)를 통해 방출되는 광량이 많아질 수 있다.
유사하게, 제2 발광 소자 코어(30B)의 제2 소자 활성층(33B)으로부터 생성된 광은 랜덤하게 진행할 수 있다. 구체적으로, 제2 발광 소자 코어(30B)의 제2 소자 활성층(33B)으로부터 생성된 광 중 일부의 광은 제2 발광 소자 코어(30B)의 일 단부(31B_S1)를 통해 방출될 수 있다. 또한, 제2 발광 소자 코어(30B)의 제2 소자 활성층(33B)으로부터 생성된 광 중 다른 일부의 광은 제2 발광 소자 코어(30B)의 측면을 통해 방출될 수도 있다. 또한, 제2 발광 소자 코어(30B)의 제2 소자 활성층(33B)으로부터 생성된 광 중 또 다른 일부의 광은 접합층(39) 측으로 진행할 수 있다. 이 경우, 제2 소자 활성층(33B)으로부터 생성된 광 중 접합층(39) 측으로 진행한 광은 제2 반사 전극층(37B)의 일면에서 반사되어 제2 발광 소자 코어(30B)의 일 단부(31B_S1) 측으로 진행할 수 있다. 즉, 발광 소자(ED)의 중앙부에 제2 반사 전극층(37B)을 배치함으로써, 발광 소자(ED)의 제2 단부(ED_S2)를 통해 방출되는 광량이 많아질 수 있다.
도 20은 도 15의 III-III'선을 따라 자른 다른 예를 나타낸 단면도이다.
도 20을 참조하면, 본 실시예에 따른 표시 장치(10)는 제1 연결 전극(710)과 제2 연결 전극(720)이 서로 상이한 층으로 형성되며, 제1 연결 전극(710)과 제2 연결 전극(720) 사이에 개재되는 제3 절연층(530)을 더 포함하는 점이 도 16의 실시예와 차이점이다.
구체적으로, 제3 절연층(530)은 제2 연결 전극(720) 상에 배치될 수 있다. 제3 절연층(530)은 제2 연결 전극(720)을 완전히 덮거나 중첩하도록 배치될 수 있다. 제3 절연층(530)은 제2 절연층(520)의 제1 고정 패턴(521)의 상면 및 제2 고정 패턴(522)의 상면 상에 배치될 수 있다.
제3 절연층(530)은 제3 절연층(530)을 관통하는 제3 개구부(OP3)를 포함할 수 있다. 상기 제3 개구부(OP3)는 개구부(OP1) 및 개구부(OP2)와 중첩할 수 있다. 상기 제3 개구부(OP3)는 개구부(OP1) 및 개구부(OP2)와 함께 제1 연결 전극(710)과 발광 소자(ED)의 접합층(39)이 접촉하는 컨택홀(HA_1)을 구성할 수 있다.
제3 개구부(OP3)는 제3 절연층(530)의 측면으로 구성될 수 있다. 제3 개구부(OP3)를 구성하는 제3 절연층(530)의 측면과 개구부(OP1)를 구성하는 제2 절연층(520)의 측면은 서로 나란하게 정렬될 수 있다. 구체적으로, 서로 이격 대향하는 제1 고정 패턴(521)의 측면과 제2 고정 패턴(522)의 측면은 각각 제3 절연층(530)의 측면과 나란하게 정렬될 수 있다.
제1 연결 전극(710)은 제3 절연층(530) 상에 배치될 수 있다. 제1 연결 전극(710)은 제3 절연층(530)을 관통하는 제3 개구부(OP3), 제2 절연층(520)을 관통하는 개구부(OP1) 및 발광 소자(ED)의 접합층(39)의 일부를 노출하는 소자 절연막(38_1)의 개구부(OP2)가 구성하는 컨택홀(HA_1)을 통해 발광 소자(ED)의 접합층(39)과 전기적으로 연결될 수 있다. 즉, 제1 연결 전극(710)은 제3 절연층(530), 제2 절연층(520) 및 소자 절연막(38_1)을 관통하는 컨택홀(HA_1)을 통해 발광 소자(ED)의 접합층(39)의 측면과 접촉할 수 있다.
도면에 도시된 바와 같이, 제1 연결 전극(710)과 제2 연결 전극(720)은 서로 상이한 층으로 형성될 수 있다.
몇몇 실시예에서, 제1 연결 전극(710)과 제2 연결 전극(720)은 서로 상이한 층으로 형성되되, 동일한 물질 또는 유사한 물질을 포함할 수 있다. 일 예로, 제1 연결 전극(710)과 제2 연결 전극(720)은 각각 투명한 전도성 물질을 포함할 수 있다. 제1 연결 전극(710)과 제2 연결 전극(720)이 각각 투명한 전도성 물질을 포함함으로써, 제1 연결 전극(710)과 제2 연결 전극(720)이 동일한 물질 또는 유사한 물질을 포함함에도 불구하고, 발광 소자(ED)의 양 단부(ED_S1, ED_S2)로부터 방출된 광이 제1 뱅크(400) 측으로 진행할 수 있다. 따라서, 발광 소자(ED)의 양 단부(ED_S1, ED_S2)에서 방출된 광은 제2 연결 전극(720)을 투과하여 전극층(200)을 향해 진행하며 전극층(200)의 외면에서 반사될 수 있다.
다른 몇몇 실시예에서, 제1 연결 전극(710)과 제2 연결 전극(720)은 서로 상이한 물질을 포함할 수 있다. 일 예로, 제1 연결 전극(710)과 제2 연결 전극(720)은 각각 서로 상이한 물질을 포함하는 투명한 전도성 물질을 포함할 수 있다. 다른 예로, 제1 연결 전극(710)은 반사성 물질을 포함하고, 제2 연결 전극(720)은 투명한 전도성 물질을 포함할 수도 있다. 제1 연결 전극(710)은 반사성 물질을 포함하고, 제2 연결 전극(720)을 투명한 전도성 물질을 포함함으로써, 발광 소자(ED)의 양 단부(ED_S1, ED_S2)로부터 방출된 광은 발광 소자(ED)의 제1 단부(ED_S1) 및 제2 단부(ED_S2)와 각각 접촉하는 제2 연결 전극(720)을 투과할 수 있다.
본 실시예에서, 제1 연결 전극(710) 상에 제3 절연층(530)을 추가 배치하고 상기 제3 절연층(530) 상에 제2 연결 전극(720)을 배치함으로써, 공정이 추가되어 표시 장치(10)의 공정 효율은 감소할 수 있으나 표시 장치(10)의 제조 공정 상 제1 연결 전극(710)과 제2 연결 전극(720)이 합선되는 문제를 최소화할 수 있다.
이하, 다른 도면들을 참조하여 도 1 및 도 2의 발광 소자(ED)를 포함하는 표시 장치에 관한 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이미 설명한 표시 장치의 실시예와 동일한 구성에 대해서는 설명을 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 21은 일 실시예에 따른 표시 장치의 일 화소의 다른 예를 나타낸 평면 배치도이다.
도 21을 참조하면, 본 실시예에 따른 표시 장치(10)의 일 화소(PX_1)는 복수의 발광 소자(ED)가 서로 직렬로 연결된 제1 발광 소자(ED_A) 및 제2 발광 소자(ED_B)를 포함하며, 연결 전극(700_1)이 제1 발광 소자(ED_A) 및 제2 발광 소자(ED_B)를 서로 연결하는 제3 연결 전극(730)을 더 포함하는 점이 도 12의 실시예와 차이점이다.
구체적으로, 발광 영역(EMA)은 정렬 영역(AA) 및 비정렬 영역을 포함할 수 있다. 정렬 영역(AA)은 서로 이격된 복수의 정렬 영역을 포함할 수 있다. 비정렬 영역은 정렬 영역(AA)을 둘러싸도록 배치될 수 있다. 즉, 비정렬 영역은 발광 영역(EMA)에서 정렬 영역(AA) 이외의 영역일 수 있다.
정렬 영역(AA)은 발광 소자(ED)가 집중적으로 배치되는 영역이고, 비정렬 영역은 발광 소자(ED)가 배치되는 분포가 비교적 낮은 영역일 수 있다. 정렬 영역(AA)에 배치된 발광 소자(ED)에서 방출된 광들은 정렬 영역(AA)을 포함하여 비정렬 영역에도 도달하게 되므로, 발광 영역(EMA)은 정렬 영역(AA)과 비정렬 영역을 포함할 수 있다. 정렬 영역(AA)과 비정렬 영역은 단위 면적 당 배치된 발광 소자(ED)들의 개수, 분포도, 또는 밀집도 등에 따라 구분되는 영역일 수 있다.
정렬 영역(AA)은 제1 정렬 영역(AA1) 및 제2 정렬 영역(AA2)을 포함할 수 있다. 제1 정렬 영역(AA1) 및 제2 정렬 영역(AA2)은 제4 방향(DR2)을 따라 배열될 수 있다. 제1 정렬 영역(AA1) 및 제2 정렬 영역(AA2)은 제4 방향(DR2)을 따라 서로 이격될 수 있다.
제1 정렬 영역(AA1)은 제1 전극(210)과 제2 전극(220) 사이의 영역을 포함하여 발광 영역(EMA)에서 평면상 상측에 배치될 수 있다. 제2 정렬 영역(AA2)은 제1 전극(210)과 제2 전극(220) 사이의 영역을 포함하여 발광 영역(EMA)에서 평면상 하측에 배치될 수 있다.
서로 이격된 정렬 영역(AA)에 배치된 발광 소자(ED)는 서로 직렬 연결될 수 있다. 예를 들어, 제1 정렬 영역(AA1)에 배치된 발광 소자(ED)(이하, 제1 발광 소자(ED_A))와 제2 정렬 영역(AA2)에 배치된 발광 소자(ED)(이하, 제2 발광 소자(ED_B))는 서로 직렬 연결될 수 있다. 이에 제한되는 것은 아니나, 동일한 정렬 영역(AA)에 배치된 복수의 발광 소자(ED)는 서로 병렬 연결되고, 서로 인접 배치된 정렬 영역(AA)에 각각 배치된 발광 소자(ED)는 서로 직렬 연결될 수 있다. 즉, 본 실시예에 따른 표시 장치(10)의 발광 소자(ED)는 서로 직렬 연결되는 제1 발광 소자(ED_A) 및 제2 발광 소자(ED_B)를 포함할 수 있다.
비정렬 영역은 제1 정렬 영역(AA1) 및 제2 정렬 영역(AA2)을 둘러싸도록 배치될 수 있다. 비정렬 영역은 적어도 제1 정렬 영역(AA1)과 제2 정렬 영역(AA2) 사이에 위치하는 영역을 포함할 수 있다. 제1 정렬 영역(AA1)에 배치된 제1 발광 소자(ED_A)와 제2 정렬 영역(AA2)에 배치된 제2 발광 소자(ED_B) 사이의 직렬 연결은 제1 정렬 영역(AA1)과 제2 정렬 영역(AA2) 사이에 위치하는 비정렬 영역에서 이루어질 수 있다.
제1 전극(210) 및 제2 전극(220)은 각각 제1 정렬 영역(AA1) 및 제2 정렬 영역(AA2)에 걸쳐 배치될 수 있다.
제1 발광 소자(ED_A)는 제1 정렬 영역(AA1)에서 제1 전극(210) 및 제2 전극(220) 사이에 배치될 수 있다. 제2 발광 소자(ED_B)는 제2 정렬 영역(AA2)에서 제1 전극(210) 및 제2 전극(220) 사이에 배치될 수 있다. 제1 발광 소자(ED_A)와 제2 발광 소자(ED_B)는 후술하는 제3 연결 전극(730)을 통해 서로 직렬로 연결될 수 있다.
제1 전극(210)은 제1 연결 전극(710_1)을 통해 제1 발광 소자(ED_A)와 전기적으로 연결되고, 복수의 발광 소자(ED)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 제2 전극(220)은 제2 연결 전극(720_1)을 통해 제2 발광 소자(ED_B)와 전기적으로 연결되고, 복수의 발광 소자(ED)가 광을 방출하도록 소정의 전압이 인가될 수 있다.
본 실시예에서 연결 전극(700)은 제1 연결 전극(710_1), 제2 연결 전극(720_1) 및 제3 연결 전극(730)을 포함할 수 있다.
제1 연결 전극(710_1)은 제1 접촉 전극(711_1) 및 제1 전극 접촉 패턴(712)을 포함할 수 있다. 제1 연결 전극(710_1)의 제1 접촉 전극(711_1)은 제1 정렬 영역(AA1)에 배치되되, 제2 정렬 영역(AA2)에는 배치되지 않을 수 있다. 즉, 제1 연결 전극(710_1)의 제1 접촉 전극(711_1)은 제1 정렬 영역(AA1) 내에서 제4 방향(DR2)으로 연장되되, 제2 정렬 영역(AA2)으로 연장되지 않도록 제1 정렬 영역(AA1)의 하측에서 이격되어 종지할 수 있다. 제1 연결 전극(710_1)의 제1 전극 접촉 패턴(712)은 서브 영역(SA)에 배치될 수 있다.
제1 연결 전극(710_1)의 제1 접촉 전극(711_1)은 복수의 제1 발광 소자(ED_A)의 접합층(39)과 중첩 배치될 수 있다. 제1 연결 전극(710_1)의 제1 접촉 전극(711_1)은 제1 발광 소자(ED_A)의 접합층(39)과 접촉하는 영역이고, 제1 연결 전극(710_1)의 제1 전극 접촉 패턴(712)은 제1 컨택부(CT1)를 통해 제1 전극(210)과 접촉하는 영역일 수 있다.
제2 연결 전극(720_1)은 제1 연결 전극(710_1)과 이격될 수 있다. 제2 연결 전극(720_1)은 제1 서브 접촉 전극(721_1), 제2 서브 접촉 전극(722_1) 및 연결 패턴(723_1)을 포함할 수 있다.
제2 연결 전극(720_1)의 제1 서브 접촉 전극(721_1)은 제2 정렬 영역(AA2)에서 제1 전극(210) 상에 배치될 수 있다. 제2 연결 전극(720_1)의 제1 서브 접촉 전극(721_1)은 제2 정렬 영역(AA2) 내에서 제4 방향(DR2)으로 연장되되, 제1 정렬 영역(AA1)으로 연장되지 않도록 제2 정렬 영역(AA2)의 상측에서 이격되어 종지할 수 있다. 제2 연결 전극(720_1)의 제1 서브 접촉 전극(721_1)은 제2 발광 소자(ED_B)의 제1 단부(ED_S1)와 접촉할 수 있다.
제2 연결 전극(720_1)의 제2 서브 접촉 전극(722_1)은 제2 연결 전극(720_1)의 제1 서브 접촉 전극(721_1)과 이격 배치될 수 있다. 제2 연결 전극(720_1)의 제2 서브 접촉 전극(722_1)은 제2 정렬 영역(AA2)에서 제2 전극(220) 상에 배치될 수 있다. 제2 연결 전극(720_1)의 제2 서브 접촉 전극(722_1)은 제2 정렬 영역(AA2) 내에서 제4 방향(DR2)으로 연장되되, 제1 정렬 영역(AA1)으로 연장되지 않도록 제2 정렬 영역(AA2)의 상측에서 이격되어 종지할 수 있다. 제2 연결 전극(720_1)의 제2 서브 접촉 전극(722_1)은 제2 발광 소자(ED_B)의 제2 단부(ED_S2)와 접촉할 수 있다.
제2 연결 전극(720_1)의 연결 패턴(723_1)은 제2 연결 전극(720_1)의 제1 서브 접촉 전극(721_1)과 제2 연결 전극(720_1)의 제2 서브 접촉 전극(722_1) 사이에 배치될 수 있다. 제2 연결 전극(720_1)의 연결 패턴(723_1)은 제2 연결 전극(720_1)의 제1 서브 접촉 전극(721_1)과 제2 연결 전극(720_1)의 제2 서브 접촉 전극(722_1)을 연결할 수 있다. 제2 연결 전극(720_1)의 연결 패턴(723_1)은 비정렬 영역에 배치될 수 있다. 제2 연결 전극(720_1)의 연결 패턴(723_1)의 일부 영역은 제2 컨택부(CT2)를 통해 제2 전극(220)과 접촉할 수 있다. 한편, 도면에서는 제2 컨택부(CT2)가 발광 영역(EMA) 내에 위치하는 것을 도시하고 있으나, 제2 컨택부(CT2)의 위치는 이에 제한되지 않는다. 예를 들어, 제2 컨택부(CT2)는 서브 영역(SA)에 위치할 수도 있다. 이 경우, 제2 연결 전극(720_1)의 일부는 서브 영역(SA)에 배치되고, 서브 영역(SA)에서 제2 연결 전극(720_1)의 일부와 제2 전극(220)은 제2 컨택부(CT2)를 통해 서로 접촉할 수 있다.
제2 연결 전극(720_1)의 제1 서브 접촉 전극(721_1) 및 제2 서브 접촉 전극(722_1)은 정렬 영역(AA)에서 발광 소자(ED)의 접촉하는 접촉 전극일 수 있고, 제2 연결 전극(720_1)의 연결 패턴(723_1)은 이들을 전기적으로 연결하는 연결 전극일 수 있다.
제3 연결 전극(730)은 제1 연결 전극(710_1) 및 제2 연결 전극(720_1)과 이격 배치될 수 있다. 제3 연결 전극(730)은 제1 영역(731), 제2 영역(732), 제3 영역(733) 및 제4 영역(734)을 포함할 수 있다.
제3 연결 전극(730)의 제1 영역(731)은 제1 정렬 영역(AA1)에서 제1 전극(210) 상에 배치될 수 있다. 제3 연결 전극(730)의 제1 영역(731)은 제1 정렬 영역(AA1) 내에서 제4 방향(DR2)으로 연장되되, 제2 정렬 영역(AA2)으로 연장되지 않도록 제1 정렬 영역(AA1)의 하측에서 이격되어 종지할 수 있다. 제3 연결 전극(730)의 제1 영역(731)은 제1 발광 소자(ED_A)의 제1 단부(ED_S1)와 접촉할 수 있다.
제3 연결 전극(730)의 제2 영역(732)은 제3 연결 전극(730)의 제1 영역(731)과 이격 배치될 수 있다. 제3 연결 전극(730)의 제2 영역(732)은 제1 정렬 영역(AA1)에서 제2 전극(220) 상에 배치될 수 있다. 제3 연결 전극(730)의 제2 영역(732)은 제1 정렬 영역(AA1) 내에서 제4 방향(DR2)으로 연장되되, 제2 정렬 영역(AA2)으로 연장되지 않도록 제1 정렬 영역(AA1)의 하측에서 이격되어 종지할 수 있다. 제3 연결 전극(730)의 제2 영역(732)은 제1 발광 소자(ED_A)의 제2 단부(ED_S2)와 접촉할 수 있다.
제3 연결 전극(730)의 제3 영역(733)은 제2 정렬 영역(AA2)에서 제2 연결 전극(720_1)의 제1 서브 접촉 전극(721_1) 및 제2 연결 전극(720_1)의 제2 서브 접촉 전극(722_1) 사이에 배치될 수 있다. 제3 연결 전극(730)의 제3 영역(733)은 제2 정렬 영역(AA2) 내에서 제4 방향(DR2)으로 연장되되, 제1 정렬 영역(AA1)으로 연장되지 않도록 제2 정렬 영역(AA2)의 상측에서 이격되어 종지할 수 있다. 또한, 제3 연결 전극(730)의 제3 영역(733)은 제2 연결 전극(720)의 연결 패턴(723)과 이격되도록 제2 정렬 영역(AA2)의 하측에서 이격되어 종지할 수 있다.
제3 연결 전극(730)의 제3 영역(733)은 복수의 제2 발광 소자(ED_B)의 접합층(39)과 중첩 배치될 수 있다. 제3 연결 전극(730)의 제3 영역(733)은 제2 발광 소자(ED_B)의 접합층(39)과 접촉할 수 있다.
제3 연결 전극(730)의 제4 영역(734)은 제1 정렬 영역(AA1)과 제2 정렬 영역(AA2) 사이에 위치하는 비정렬 영역에 배치될 수 있다. 제3 연결 전극(730)의 제4 영역(734)은 제3 연결 전극(730)의 제1 내지 제3 영역(731, 732, 733) 사이에 배치될 수 있다. 제3 연결 전극(730)의 제4 영역(734)은 제3 연결 전극(730)의 제1 내지 제3 영역(731, 732, 733) 사이에 배치되어 이들을 연결할 수 있다. 제3 연결 전극(730)의 제4 영역(734)은 제1 발광 소자(ED_A)와 제2 발광 소자(ED_B)를 직렬 연결하는 연결 전극일 수 있다.
제3 연결 전극(730)의 제1 내지 제3 영역(731, 732, 733)은 정렬 영역(AA)에서 발광 소자(ED)의 접촉하는 접촉 전극일 수 있고, 제3 연결 전극(730)의 제4 영역(734)은 이들을 전기적으로 연결하는 직렬 연결 전극일 수 있다.
도 22는 일 실시예에 따른 표시 장치의 일 화소의 또 다른 예를 나타낸 평면 배치도이다.
도 22를 참조하면, 본 실시예에 따른 표시 장치(10)의 일 화소(PX_2)는 전극층(200_2)이 제3 전극(230)을 더 포함하고, 복수의 발광 소자(ED)가 제2 전극(220_2) 및 제3 전극(230) 사이에 배치된 제2 발광 소자(ED_B)를 더 포함하며, 연결 전극(700_2)이 제1 발광 소자(ED_A) 및 제2 발광 소자(ED_B)를 서로 연결하는 제3 연결 전극(730_2)을 더 포함하는 점이 도 12의 실시예와 차이점이다.
구체적으로, 본 실시예에서 제1 뱅크(400_2)는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)와 이격된 제3 서브 뱅크(430)를 더 포함할 수 있다. 제3 서브 뱅크(430)는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)와 제3 방향(DR1)으로 이격될 수 있다. 즉, 제2 서브 뱅크(420)는 제1 서브 뱅크(410)와 제3 서브 뱅크(430) 사이에 배치될 수 있다.
전극층(200_2)은 제1 전극(210) 및 제2 전극(220)과 이격된 제3 전극(230)을 더 포함할 수 있다. 제3 전극(230)은 제1 전극(210) 및 제2 전극(220)과 제3 방향(DR1)으로 이격될 수 있다. 제2 전극(220)은 제1 전극(210)과 제3 전극(230) 사이에 배치될 수 있다. 제3 전극(230)은 제3 서브 뱅크(430) 상에 배치될 수 있다. 제3 전극(230)은 제1 전극(210) 및 제2 전극(220)과 상이하게 회로 소자층(CCL)과 전기적으로 연결되지 않을 수 있다.
제1 전극(210)은 제1 연결 전극(710)을 통해 제1 발광 소자(ED_A)와 전기적으로 연결되고, 복수의 발광 소자(ED)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 제2 전극(220)은 제2 연결 전극(720_2)을 통해 제2 발광 소자(ED_B)와 전기적으로 연결되고, 복수의 발광 소자(ED)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 후술하는 바와 같이, 제1 전극(210)은 제1 연결 전극(710)을 통해 제1 발광 소자(ED_A)의 접합층(39)과 전기적으로 연결되고, 제2 전극(220)은 제2 연결 전극(720_2)을 통해 제2 발광 소자(ED_B)의 양 단부(ED_S1, ED_S2)와 전기적으로 연결될 수 있다.
정렬 영역(AA_2)은 제3 방향(DR1)을 따라 배열된 제1 정렬 영역(AA1_2) 및 제2 정렬 영역(AA2_2)을 포함할 수 있다. 제1 정렬 영역(AA1_2) 및 제2 정렬 영역(AA2_2)은 제3 방향(DR1)을 따라 서로 이격될 수 있다.
제1 정렬 영역(AA1_2)은 제1 전극(210)과 제2 전극(220) 사이의 영역을 포함하며, 발광 영역(EMA)에서 평면상 좌측에 배치될 수 있다. 제2 정렬 영역(AA2_2)은 제2 전극(220)과 제3 전극(230) 사이의 영역을 포함하며, 발광 영역(EMA)에서 평면상 우측에 배치될 수 있다.
서로 이격된 정렬 영역(AA_2)에 배치된 발광 소자(ED)는 서로 직렬 연결될 수 있다. 예를 들어, 제1 정렬 영역(AA1_2)에 배치된 제1 발광 소자(ED_A)와 제2 정렬 영역(AA2_2)에 배치된 제2 발광 소자(ED_B)는 서로 직렬 연결될 수 있다.
발광 소자(ED)는 제1 정렬 영역(AA1_2)에 배치된 제1 발광 소자(ED_A)와 제2 정렬 영역(AA2_2)에 배치된 제2 발광 소자(ED_B)를 포함할 수 있다. 제1 발광 소자(ED_A)는 제1 전극(210)과 제2 전극(220) 사이에 배치되고, 제2 발광 소자(ED_B)는 제2 전극(220)과 제3 전극(230) 사이에 배치될 수 있다.
연결 전극(700_2)은 서로 이격된 제1 연결 전극(710), 제2 연결 전극(720_2) 및 제3 연결 전극(730_2)을 포함할 수 있다.
제1 연결 전극(710)은 제1 접촉 전극(711) 및 제1 전극 접촉 패턴(712)을 포함할 수 있다.
제1 연결 전극(710)의 제1 접촉 전극(711)은 제1 정렬 영역(AA1_2)에 배치될 수 있다. 제1 연결 전극(710)의 제1 접촉 전극(711)은 제1 정렬 영역(AA1_2)에서 복수의 제1 발광 소자(ED_A)의 접합층(39)과 중첩 배치될 수 있다. 제1 연결 전극(710)의 제1 접촉 전극(711)은 제1 정렬 영역(AA1_2)에서 제4 방향(DR2)으로 연장될 수 있다. 제1 연결 전극(710)의 제1 접촉 전극(711)은 복수의 제1 발광 소자(ED_A)의 접합층(39)과 접촉할 수 있다.
제1 연결 전극(710)의 제1 전극 접촉 패턴(712)은 서브 영역(SA)에서 제1 컨택부(CT1)를 통해 제1 전극(210)과 전기적으로 연결될 수 있다.
제1 연결 전극(710)은 제1 컨택부(CT1)로부터 제1 전극(210)에 인가된 전기 신호를 제1 발광 소자(ED_A)는 접합층(39)으로 전달할 수 있다.
제2 연결 전극(720_2)은 제1 서브 접촉 전극(721_2), 제2 서브 접촉 전극(722_2), 연결 패턴(723_2) 및 제2 전극 접촉 패턴(724_2)을 포함할 수 있다.
제2 연결 전극(720_2)의 제1 서브 접촉 전극(721_2)은 제2 정렬 영역(AA2_2)에 배치될 수 있다. 제2 연결 전극(720_2)의 제1 서브 접촉 전극(721_2)은 제2 정렬 영역(AA2_2)에서 제2 전극(220) 상에 배치될 수 있다. 제2 연결 전극(720_2)의 제1 서브 접촉 전극(721_2)은 제2 정렬 영역(AA2_2)에서 제4 방향(DR2)으로 연장될 수 있다. 제2 연결 전극(720_2)의 제1 서브 접촉 전극(721_2)은 제2 발광 소자(ED_B)의 제1 단부(ED_S1)와 접촉할 수 있다.
제2 연결 전극(720_2)의 제2 서브 접촉 전극(722_2)은 제2 정렬 영역(AA2_2) 및 서브 영역(SA)에 배치될 수 있다.
제2 연결 전극(720_2)의 제2 서브 접촉 전극(722_2)은 제2 정렬 영역(AA2_2)에서 제2 연결 전극(720_2)의 제1 서브 접촉 전극(721_2)과 이격 배치될 수 있다. 제2 연결 전극(720_2)의 제2 서브 접촉 전극(722_2)은 제2 정렬 영역(AA2_2)에서 제3 전극(230) 상에 배치될 수 있다. 제2 연결 전극(720_2)의 제2 서브 접촉 전극(722_2)은 제2 정렬 영역(AA2_2)에서 제4 방향(DR2)으로 연장될 수 있다. 제2 연결 전극(720_2)의 제2 서브 접촉 전극(722_2)은 제2 발광 소자(ED_B)의 제2 단부(ED_S2)와 접촉할 수 있다.
제2 연결 전극(720_2)의 제2 서브 접촉 전극(722_2)은 제2 정렬 영역(AA2_2)으로부터 서브 영역(SA)으로 연장되어 서브 영역(SA)에도 일부 배치될 수 있다. 제2 연결 전극(720_2)의 제2 서브 접촉 전극(722_2)은 서브 영역(SA)에서 제3 컨택부(CT3)를 통해 제3 전극(230)와 전기적으로 연결될 수 있다. 구체적으로, 제2 연결 전극(720_2)의 제2 서브 접촉 전극(722_2)은 제3 컨택부(CT3)가 노출하는 제3 전극(230)과 접촉할 수 있다. 제3 컨택부(CT3)를 통해 제2 연결 전극(720_2)의 제2 서브 접촉 전극(722_2)과 제3 전극(230)을 접촉시킴으로써, 제2 연결 전극(720_2)과 제3 전극(230) 사이에서 기생 캡 발생이 최소화되도록 할 수 있다. 한편, 도면에서는 제2 연결 전극(720_2)이 제3 전극(230)과 접촉한 것을 도시하고 있으나, 이에 제한되지 않는다. 예를 들어, 제3 전극(230)과 제2 연결 전극(720_2)은 서로 접촉하지 않을 수도 있다.
제2 연결 전극(720_2)의 연결 패턴(723_2)은 제2 연결 전극(720_2)의 제1 서브 접촉 전극(721_2)과 제2 연결 전극(720_2)의 제2 서브 접촉 전극(722_2) 사이에 배치될 수 있다. 제2 연결 전극(720_2)의 연결 패턴(723_2)은 제2 연결 전극(720_2)의 제1 서브 접촉 전극(721_2)과 제2 연결 전극(720_2)의 제2 서브 접촉 전극(722_2) 사이에 배치되어 이들을 연결할 수 있다. 제2 연결 전극(720_2)의 제1 서브 접촉 전극(721_2)과 제2 연결 전극(720_2)의 제2 서브 접촉 전극(722_2)이 제2 연결 전극(720_2)의 연결 패턴(723_2)에 의해 연결됨으로써, 제2 전극(220)으로부터 인가된 전기 신호는 제2 발광 소자(ED_B)의 양 단부(ED_S1, ED_S2)로 동일하게 전달될 수 있다.
제2 연결 전극(720_2)의 제2 전극 접촉 패턴(724_1)은 서브 영역(SA)에 배치될 수 있다. 제2 연결 전극(720_2)의 제2 전극 접촉 패턴(724_1)은 서브 영역(SA)에서 제2 컨택부(CT2)를 통해 제2 전극(220)과 전기적으로 연결될 수 있다.
제3 연결 전극(730_2)은 제1 영역(731_2), 제2 영역(732_2), 제3 영역(733_2) 및 제4 영역(734_2)을 포함할 수 있다.
제3 연결 전극(730_2)의 제1 영역(731_2)은 제1 정렬 영역(AA1_2)에 배치될 수 있다. 제3 연결 전극(730_2)의 제1 영역(731_2)은 제1 정렬 영역(AA1_2)에서 제1 전극(210) 상에 배치될 수 있다. 제3 연결 전극(730_2)의 제1 영역(731_2)은 제1 정렬 영역(AA1_2)에서 제4 방향(DR2)으로 연장될 수 있다. 제3 연결 전극(730_2)의 제1 영역(731_2)은 제1 발광 소자(ED_A)의 제1 단부(ED_S1)와 접촉할 수 있다.
제3 연결 전극(730_2)의 제2 영역(732_2)은 제1 정렬 영역(AA1_2)에 배치될 수 있다. 제3 연결 전극(730_2)의 제2 영역(732_2)은 제1 정렬 영역(AA1_2)에서 제3 연결 전극(730_2)의 제1 영역(731_2)과 이격 배치될 수 있다. 제3 연결 전극(730_2)의 제2 영역(732_2)은 제1 정렬 영역(AA1_2)에서 제2 전극(220) 상에 배치될 수 있다. 제3 연결 전극(730_2)의 제2 영역(732_2)은 제2 전극(220) 상에서 제2 연결 전극(720_2)의 제1 서브 접촉 전극(721_2)과 이격 배치될 수 있다.
제3 연결 전극(730_2)의 제2 영역(732_2)은 제1 정렬 영역(AA1_2)에서 제4 방향(DR2)으로 연장될 수 있다. 제3 연결 전극(730_2)의 제2 영역(732_2)은 제1 발광 소자(ED_A)의 제2 단부(ED_S2)와 접촉할 수 있다.
제3 연결 전극(730_2)의 제3 영역(733_2)은 제2 정렬 영역(AA2_2)에 배치될 수 있다. 제3 연결 전극(730_2)의 제3 영역(733_2)은 제2 정렬 영역(AA2_2)에서 복수의 제2 발광 소자(ED_B)의 접합층(39)과 중첩 배치될 수 있다. 제3 연결 전극(730_2)의 제3 영역(733_2)은 제2 정렬 영역(AA2_2)에서 제4 방향(DR2)으로 연장될 수 있다. 제3 연결 전극(730_2)의 제3 영역(733_2)은 복수의 제2 발광 소자(ED_B)의 접합층(39)과 접촉할 수 있다.
제3 연결 전극(730_2)의 제4 영역(734_2)은 비정렬 영역에 배치될 수 있다. 제3 연결 전극(730_2)의 제4 영역(734_2)은 제3 연결 전극(730_2)의 제1 내지 제3 영역(731_2, 732_2, 733_2)의 하측 단부를 연결할 수 있다. 제3 연결 전극(730_2)의 제4 영역(734_2)은 제3 연결 전극(730_2)의 제1 내지 제3 영역(731_2, 732_2, 733_2) 사이에 배치되어 이들을 연결할 수 있다. 제3 연결 전극(730_2)의 제4 영역(734_2)은 제1 발광 소자(ED_A)와 제2 발광 소자(ED_B)를 직렬 연결하는 연결 전극일 수 있다.
도 23은 일 실시예에 따른 표시 장치의 일 화소의 또 다른 예를 나타낸 평면도이다.
도 23을 참조하면, 본 실시예에 따른 표시 장치(10)의 일 화소(PX_3)는 복수의 발광 소자(ED)가 제3 및 제4 발광 소자(ED_C, ED_D)를 더 포함하며, 연결 전극(700_3)이 제4 및 제5 연결 전극(740, 750)을 더 포함하는 점이 도 22의 실시예와 차이점이다.
구체적으로, 본 실시예에서 정렬 영역(AA_3)은 제1 정렬 영역(AA1_3), 제2 정렬 영역(AA2_3), 제3 정렬 영역(AA3_3) 및 제4 정렬 영역(AA4_3)을 포함할 수 있다.
제1 정렬 영역(AA1_3)은 제1 전극(210)과 제2 전극(220) 사이의 영역을 포함하며, 발광 영역(EMA)에서 평면상 좌상측에 배치될 수 있다. 제2 정렬 영역(AA2_3)은 제2 전극(220)과 제3 전극(230) 사이의 영역을 포함하며, 발광 영역(EMA)에서 평면상 우상측에 배치될 수 있다. 제3 정렬 영역(AA3)은 제1 전극(210)과 제2 전극(220) 사이의 영역을 포함하며, 발광 영역(EMA)에서 평면상 좌하측에 배치될 수 있다. 제4 정렬 영역(AA4)은 제2 전극(220)과 제3 전극(230) 사이의 영역을 포함하며, 발광 영역(EMA)에서 평면상 우하측에 배치될 수 있다.
복수의 발광 소자(ED)는 제1 정렬 영역(AA1_3)에 배치된 제1 발광 소자(ED_A), 제2 정렬 영역(AA2_3)에 배치된 제2 발광 소자(ED_B), 제3 정렬 영역(AA3)에 배치된 제3 발광 소자(ED_C) 및 제4 정렬 영역(AA4)에 배치된 제4 발광 소자(ED_D)를 포함할 수 있다. 서로 상이한 정렬 영역(AA_3)에 배치된 복수의 발광 소자(ED)는 서로 직렬 연결되고, 서로 동일한 정렬 영역(AA_3) 내에 배치된 복수의 발광 소자(ED)는 서로 병렬 연결될 수 있다. 예를 들어, 제1 정렬 영역(AA1_3)에 배치된 제1 발광 소자(ED_A), 제2 정렬 영역(AA2_3)에 배치된 제2 발광 소자(ED_B), 제3 정렬 영역(AA3)에 배치된 제3 발광 소자(ED_C) 및 제4 정렬 영역(AA4)에 배치된 제4 발광 소자(ED_D)는 서로 직렬 연결될 수 있다.
제1 발광 소자(ED_A)는 제1 정렬 영역(AA1_3)에서 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다. 제2 발광 소자(ED_B)는 제2 정렬 영역(AA2_3)에서 제2 전극(220)과 제3 전극(230) 사이에 배치될 수 있다. 제3 발광 소자(ED_C)는 제3 정렬 영역(AA3)에서 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다. 제4 발광 소자(ED_D)는 제4 정렬 영역(AA4)에서 제2 전극(220)과 제3 전극(230) 사이에 배치될 수 있다.
연결 전극(700_3)은 제1 연결 전극(710_1), 제2 연결 전극(720_3), 제3 연결 전극(730_3), 제4 연결 전극(740) 및 제5 연결 전극(750)을 포함할 수 있다.
제1 연결 전극(710_1)은 제1 접촉 전극(711_1) 및 제1 전극 접촉 패턴(712)을 포함할 수 있다. 제1 연결 전극(710_1)의 제1 접촉 전극(711_1)은 제1 정렬 영역(AA_3)에서 제4 방향(DR2)으로 연장되되, 제3 정렬 영역(AA3)으로 연장되지 않도록 제1 정렬 영역(AA1_3)의 하측에서 이격되어 종지할 수 있다
제2 연결 전극(720_3)은 제1 서브 접촉 전극(721_3), 제2 서브 접촉 전극(722_3), 연결 패턴(723_3) 및 제2 전극 접촉 패턴(724_3)을 포함할 수 있다. 제2 연결 전극(720_3)의 제1 서브 접촉 전극(721_3) 및 제2 서브 접촉 전극(722_3)은 제2 정렬 영역(AA2_3)에서 제4 방향(DR2)으로 연장되되, 제4 정렬 영역(AA4)으로 연장되지 않도록 제2 정렬 영역(AA2_3)의 하측에서 이격되어 종지할 수 있다.
제2 연결 전극(720_3)의 제2 서브 접촉 전극(722_3)은 제2 정렬 영역(AA2_3)으로부터 서브 영역(SA)으로 연장되어, 서브 영역(SA)에도 일부 배치될 수 있다. 제2 연결 전극(720_3)의 제2 서브 접촉 전극(722_3)은 제3 컨택부(CT3)를 통해 제3 전극(230)과 전기적으로 연결될 수 있다. 제3 컨택부(CT3)를 통해 제2 연결 전극(720_3)의 제2 서브 접촉 전극(722_3)과 제3 전극(230)을 접촉시킴으로써, 제2 연결 전극(720_2)과 제3 전극(230) 사이에서 기생 캡 발생이 최소화되도록 할 수 있다.
제3 연결 전극(730_3)은 제1 영역(731_3), 제2 영역(732_3), 제3 영역(733_3) 및 제4 영역(734_3)을 포함할 수 있다.
제3 연결 전극(730_3)의 제1 영역(731_3)은 제1 정렬 영역(AA1_3)에서 제1 전극(210) 상에 배치될 수 있다. 제3 연결 전극(730_3)의 제1 영역(731_3)은 제1 정렬 영역(AA1_3) 내에서 제4 방향(DR2)으로 연장되되, 제3 정렬 영역(AA3)으로 연장되지 않도록 제1 정렬 영역(AA1_3)의 하측에서 이격되어 종지할 수 있다. 제3 연결 전극(730_3)의 제1 영역(731_3)은 제1 발광 소자(ED_A)의 제1 단부(ED_S1)와 접촉할 수 있다.
제3 연결 전극(730_3)의 제2 영역(732_3)은 제3 연결 전극(730_3)의 제1 영역(731_3)과 이격 배치될 수 있다. 제3 연결 전극(730_3)의 제2 영역(732_3)은 제1 정렬 영역(AA1_3)에서 제2 전극(220) 상에 배치될 수 있다. 제3 연결 전극(730_3)의 제2 영역(732_3)은 제2 전극(220) 상에서 제2 연결 전극(720_3)의 제1 서브 접촉 전극(721_3)과 이격 배치될 수 있다. 제3 연결 전극(730_3)의 제2 영역(732_3)은 제1 정렬 영역(AA1_3) 내에서 제4 방향(DR2)으로 연장되되, 제3 정렬 영역(AA3)으로 연장되지 않도록 제1 정렬 영역(AA1_3)의 하측에서 이격되어 종지할 수 있다. 제3 연결 전극(730_3)의 제2 영역(732_3)은 제1 발광 소자(ED_A)의 제2 단부(ED_S2)와 접촉할 수 있다.
제3 연결 전극(730_3)의 제3 영역(733_3)은 제3 정렬 영역(AA3)에 배치될 수 있다. 제3 연결 전극(730_3)의 제3 영역(733_3)은 제3 정렬 영역(AA3)에서 제3 발광 소자(ED_C)의 접합층(39)과 중첩 배치될 수 있다. 제3 연결 전극(730_3)의 제3 영역(733_3)은 제3 정렬 영역(AA3)에서 제3 발광 소자(ED_C)의 접합층(39)과 접촉할 수 있다. 제3 연결 전극(730_3)의 제3 영역(733_3)은 제3 정렬 영역(AA3) 내에서 제4 방향(DR2)으로 연장되되, 제1 정렬 영역(AA1)으로 연장되지 않도록 제2 정렬 영역(AA2)의 상측에서 이격되어 종지할 수 있다.
제3 연결 전극(730_3)의 제4 영역(734_3)은 제3 연결 전극(730_3)의 제1 내지 제3 영역(731_3, 732_3, 733_3)을 연결할 수 있다.
제4 연결 전극(740)은 제1 영역(741), 제2 영역(742), 제3 영역(743) 및 제4 영역(744)을 포함할 수 있다.
제4 연결 전극(740)의 제1 영역(741)은 제3 정렬 영역(AA3)에서 제1 전극(210) 상에 배치될 수 있다. 제4 연결 전극(740)의 제1 영역(741)은 제3 정렬 영역(AA3) 내에서 제4 방향(DR2)으로 연장되되, 제1 정렬 영역(AA1_3)으로 연장되지 않도록 제3 정렬 영역(AA3)의 상측에서 이격되어 종지할 수 있다. 제4 연결 전극(740)의 제1 영역(741)은 제3 발광 소자(ED_C)의 제1 단부(ED_S1)와 접촉할 수 있다.
제4 연결 전극(740)의 제2 영역(742)은 제4 연결 전극(740)의 제1 영역(741)과 이격 배치될 수 있다. 제4 연결 전극(740)의 제2 영역(742)은 제3 정렬 영역(AA3)에서 제2 전극(220) 상에 배치될 수 있다. 제4 연결 전극(740)의 제2 영역(742)은 제3 정렬 영역(AA3) 내에서 제4 방향(DR2)으로 연장되되, 제1 정렬 영역(AA1_3)으로 연장되지 않도록 제3 정렬 영역(AA3)의 상측에서 이격되어 종지할 수 있다. 제4 연결 전극(740)의 제2 영역(742)은 제3 발광 소자(ED_C)의 제2 단부(ED_S2)와 접촉할 수 있다.
제4 연결 전극(740)의 제3 영역(743)은 제4 정렬 영역(AA4)에서 평면상 제2 전극(220) 및 제3 전극(230) 사이에 배치될 수 있다. 제4 연결 전극(740)의 제3 영역(743)은 제4 정렬 영역(AA4)에서 후술하는 제5 연결 전극(750)의 제1 영역(751) 및 제2 영역(752) 사이에 배치될 수 있다. 제4 연결 전극(740)의 제3 영역(743)은 제4 정렬 영역(AA4) 내에서 제4 방향(DR2)으로 연장되되, 제2 정렬 영역(AA2_3)으로 연장되지 않도록 제4 정렬 영역(AA4)의 상측에서 이격되어 종지할 수 있다.
제4 연결 전극(740)의 제3 영역(743)은 복수의 제4 발광 소자(ED_D)의 접합층(39)과 중첩 배치될 수 있다. 제4 연결 전극(740)의 제3 영역(743)은 제4 발광 소자(ED_D)의 접합층(39)과 접촉할 수 있다.
제4 연결 전극(740)의 제4 영역(744)은 비정렬 영역에 배치될 수 있다. 제4 연결 전극(740)의 제4 영역(744)은 제4 연결 전극(740)의 제1 내지 제3 영역(741, 742, 743) 사이에 배치될 수 있다. 제4 연결 전극(740)의 제4 영역(744)은 제4 연결 전극(740)의 제1 내지 제3 영역(741, 742, 743) 사이에 배치되어 이들을 연결할 수 있다.
제4 연결 전극(740)의 제1 내지 제3 영역(741, 742, 743)은 정렬 영역(AA)에서 발광 소자(ED)의 접촉하는 접촉 전극일 수 있고, 제4 연결 전극(740)의 제4 영역(744)은 이들을 전기적으로 연결하는 연결 전극일 수 있다.
제5 연결 전극(750)은 제1 영역(751), 제2 영역(752), 제3 영역(753) 및 제4 영역(754)을 포함할 수 있다.
제5 연결 전극(750)의 제1 영역(751)은 제4 정렬 영역(AA4)에서 제2 전극(220) 상에 배치될 수 있다. 제5 연결 전극(750)의 제1 영역(751)은 제2 전극(220) 상에서 제4 연결 전극(740)의 제2 영역(742)과 이격 배치될 수 있다. 제5 연결 전극(750)의 제1 영역(751)은 제4 정렬 영역(AA4) 내에서 제4 방향(DR2)으로 연장되되, 제2 정렬 영역(AA2_3)으로 연장되지 않도록 제4 정렬 영역(AA4)의 상측에서 이격되어 종지할 수 있다. 제5 연결 전극(750)의 제1 영역(751)은 제4 발광 소자(ED_D)의 제1 단부(ED_S1)와 접촉할 수 있다.
제5 연결 전극(750)의 제2 영역(752)은 제5 연결 전극(750)의 제1 영역(751)과 이격 배치될 수 있다. 제5 연결 전극(750)의 제2 영역(752)은 제4 연결 전극(740)의 제3 영역(743)을 사이에 두고 제5 연결 전극(750)의 제1 영역(751)과 이격될 수 있다. 제5 연결 전극(750)의 제2 영역(752)은 제4 정렬 영역(AA4)에서 제3 전극(230) 상에 배치될 수 있다. 제5 연결 전극(750)의 제2 영역(752)은 제4 정렬 영역(AA4) 내에서 제4 방향(DR2)으로 연장되되, 제2 정렬 영역(AA2_3)으로 연장되지 않도록 제4 정렬 영역(AA4)의 상측에서 이격되어 종지할 수 있다. 제5 연결 전극(750)의 제2 영역(752)은 제4 발광 소자(ED_D)의 제2 단부(ED_S2)와 접촉할 수 있다.
제5 연결 전극(750)의 제3 영역(753)은 제2 정렬 영역(AA2_3)에서 평면상 제2 전극(220) 및 제3 전극(230) 사이에 배치될 수 있다. 제5 연결 전극(750)의 제3 영역(753)은 제2 정렬 영역(AA2_3)에서 제2 연결 전극(720_3)의 제1 서브 접촉 전극(721_3) 및 제2 서브 접촉 전극(722_3) 사이에 배치될 수 있다. 제5 연결 전극(750)의 제3 영역(753)은 제2 정렬 영역(AA2_3) 내에서 제4 방향(DR2)으로 연장되되, 제2 연결 전극(720_3)의 연결 패턴(723_3)과 이격되도록 제2 정렬 영역(AA2_3)의 상측에서 이격되어 종지할 수 있다.
제5 연결 전극(750)의 제5 영역(753)은 복수의 제2 발광 소자(ED_B)의 접합층(39)과 중첩 배치될 수 있다. 제5 연결 전극(750)의 제3 영역(753)은 제2 발광 소자(ED_B)의 접합층(39)과 접촉할 수 있다.
제5 연결 전극(750)의 제4 영역(754)은 비정렬 영역에 배치될 수 있다. 제5 연결 전극(750)의 제4 영역(754)은 제5 연결 전극(750)의 제1 내지 제3 영역(751, 752, 753) 사이에 배치될 수 있다. 제5 연결 전극(750)의 제4 영역(754)은 제5 연결 전극(750)의 제1 내지 제3 영역(751, 752, 753) 사이에 배치되어 이들을 연결할 수 있다.
제5 연결 전극(750)의 제1 내지 제3 영역(751, 752, 753)은 정렬 영역(AA)에서 발광 소자(ED)의 접촉하는 접촉 전극일 수 있고, 제5 연결 전극(750)의 제4 영역(754)은 이들을 전기적으로 연결하는 연결 전극일 수 있다.
본 실시예에서, 제1 발광 소자(ED_A)와 제3 발광 소자(ED_C)는 제3 연결 전극(730_3)을 통해 직렬 연결될 수 있고, 제3 발광 소자(ED_C)와 제4 발광 소자(ED_D)는 제4 연결 전극(740)을 통해 직렬 연결될 수 있고, 제4 발광 소자(ED_D)와 제2 발광 소자(ED_B)는 제5 연결 전극(750)을 통해 직렬 연결될 수 있다. 구체적으로, 제3 연결 전극(730_3)의 제1 영역(731_3) 및 제3 연결 전극(730_3)의 제2 영역(732_3)이 각각 제1 발광 소자(ED_A)의 양 단부(ED_S1, ED_S2)와 접촉하고, 제3 연결 전극(730_3)의 제3 영역(733_3)이 제3 발광 소자(ED_C)의 중앙부, 즉 제3 발광 소자(ED_C)의 접합층(39)과 접촉함으로써, 제1 발광 소자(ED_A)와 제3 발광 소자(ED_C)는 서로 직렬 연결될 수 있다. 또한, 제4 연결 전극(740)의 제1 영역(741) 및 제4 연결 전극(740)의 제2 영역(742)이 각각 제3 발광 소자(ED_C)의 양 단부(ED_S1, ED_S2)와 접촉하고, 제4 연결 전극(740)의 제3 영역(743)이 제4 발광 소자(ED_D)의 중앙부, 즉 제4 발광 소자(ED_D)의 접합층(39)과 접촉함으로써, 제3 발광 소자(ED_C)와 제4 발광 소자(ED_D)는 서로 직렬 연결될 수 있다. 또한, 제5 연결 전극(750)의 제1 영역(751) 및 제5 연결 전극(750)의 제2 영역(752)이 각각 제4 발광 소자(ED_D)의 양 단부(ED_S1, ED_S2)와 접촉하고, 제5 연결 전극(750)의 제3 영역(753)이 제2 발광 소자(ED_B)의 중앙부, 즉 제2 발광 소자(ED_B)의 접합층(39)과 접촉함으로써, 제4 발광 소자(ED_D)와 제2 발광 소자(ED_B)는 서로 직렬 연결될 수 있다. 따라서, 제1 전극(210)으로 인가된 전기 신호는 상기 제1 컨택부(CT1)를 통해 제1 연결 전극(710)으로 전달되어, 제1 발광 소자(ED_A)의 접합층(39)으로 전달되고, 제2 전극(220)으로 인가된 전기 신호는 상기 제2 컨택부(CT2)를 통해 제2 연결 전극(720)으로 전달되어, 제2 발광 소자(ED_B)의 양 단부(ED_S1, ED_S2)로 전달되므로, 제1 전극(210)과 제2 전극(220) 사이에서 제1 내지 제4 발광 소자(ED_A, ED_B, ED_C, ED_D)는 서로 직렬 연결될 수 있다.
이하, 다른 도면들을 참조하여 발광 소자에 관한 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이미 설명한 발광 소자의 실시예와 동일한 구성에 대해서는 설명을 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 24는 다른 실시예에 따른 발광 소자의 단면도이다.
도 24를 참조하면, 본 실시예에 따른 발광 소자(ED_1)는 소자 절연막(38_2)이 코어 구조물(30)의 측면의 일부를 노출하는 점이 도 2의 발광 소자(ED)와 차이점이다.
구체적으로, 소자 절연막(38_2)은 발광 소자(ED_1)의 양 단부(ED_S1, ED_S2) 중 일 단부의 측면을 노출할 수 있다. 예를 들어, 소자 절연막(38_2)은 발광 소자(ED_1)의 제2 단부(ED_S2)의 측면을 노출할 수 있다. 소자 절연막(38_2)은 제1 발광 소자 코어(30A)의 제1 반도체층(31A)의 측면은 완전히 둘러싸되, 제2 발광 소자 코어(30B)의 제1 반도체층(31B)의 측면의 일부는 노출할 수 있다.
본 실시예에 따른 발광 소자(ED_1)는 도 8 및 도 9를 참조하여 상술한 발광 소자(ED_1)의 제조 공정 중 절연 물질층(380)을 제거하는 공정에서 형성될 수 있다. 구체적으로, 제1 베이스 기판(1000A) 상에서 제1 발광 소자 코어(30A)는 하부에 배치되고 제2 발광 소자 코어(30B)의 상부에 배치됨으로써, 절연 물질층(380)의 일부를 제거하는 식각 공정에서 상부에 배치된 절연 물질층(380)이 과식각되어 도 24의 발광 소자(ED_1)가 형성될 수 있다. 즉, 제1 베이스 기판(1000A) 상에서 제1 발광 소자 코어(30A)는 하부에 배치되고 제2 발광 소자 코어(30B)의 상부에 배치되므로 상부에 배치된 제2 발광 소자 코어(30B)의 제1 반도체층(31B)의 측면을 둘러싸는 절연 물질층(380)이 과식각되어 본 실시예의 발광 소자(ED_1)가 형성될 수 있다.
도 25는 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 25를 참조하면, 본 실시예에 따른 발광 소자(ED_2)는 각 제1 및 제2 발광 소자 코어(30A, 30B)가 각각 포함하는 반사 전극층(37A_1, 37B_1)이 반사율이 높은 금속 물질이 아닌 분산 브래그 반사층(Distributed bragg reflector DBR)을 포함하는 점이 도 2의 발광 소자(ED)와 차이점이다.
구체적으로, 제1 발광 소자 코어(30A_1) 및 제2 발광 소자 코어(30B_1)가 각각 포함하는 제1 및 제2 반사 전극층(37A_1, 37B_1)은 각 제1 및 제2 소자 활성층(33A, 33B)으로부터 생성되어 코어 구조물(30_1)의 중앙부로 진행하는 광을 코어 구조물(30_1)의 양 단부로 반사시키는 역할을 할 수 있다. 구체적으로, 제1 발광 소자 코어(30A_1)의 제1 반사 전극층(37A_1)은 제1 발광 소자 코어(30A_1)의 제1 소자 활성층(33A)으로부터 방출되어 제1 반사 전극층(37A_1)으로 입사하는 광의 투과 및 반사를 조절하는 역할을 할 수 있다. 또한, 제2 발광 소자 코어(30B_1)의 제2 반사 전극층(37B_1)은 제2 발광 소자 코어(30B_1)의 제2 소자 활성층(33B)으로부터 방출되어 제2 반사 전극층(37B_1)으로 입사하는 광의 투과 및 반사를 조절하는 역할을 할 수 있다.
제1 반사 전극층(37A_1)의 구조와 제2 반사 전극층(37B_1)의 구조는 실질적으로 동일할 수 있다. 제1 반사 전극층(37A_1)과 제2 반사 전극층(37B_1)은 동일한 물질 또는 유사한 물질을 포함할 수 있다. 제1 반사 전극층(37A_1) 및 제2 반사 전극층(37B_1)은 각각 분산 브래그 반사층(Distributed bragg reflector DBR)을 포함할 수 있다. 제1 반사 전극층(37A_1) 및 제2 반사 전극층(37B_1)은 서로 다른 굴절률을 가지는 복수의 산화막을 포함하는 광학층이 반복적으로 적층된 구조일 수 있다.
제1 반사 전극층(37A_1) 및 제2 반사 전극층(37B_1)은 각각 서로 다른 굴절률을 갖는 복수의 산화막(371, 372, 373, 374)이 적층된 구조를 가질 수 있다. 예를 들어, 제1 반사 전극층(37A_1) 및 제2 반사 전극층(37B_1)은 각각 제1 굴절률(n1)을 갖는 제1 산화막(371), 제1 굴절률(n1)과 상이한 제2 굴절률(n2)을 갖는 제2 산화막(372), 제1 굴절률(n1)을 갖는 제3 산화막(373) 및 제2 굴절률(n2)을 갖는 제4 산화막(374)을 포함할 수 있다. 이에 제한되는 것은 아니나, 제1 산화막(371)과 제3 산화막(373)은 동일하고, 제2 산화막(372)과 제4 산화막(374)은 동일할 수 있다. 상기 제1 내지 제4 산화막(371, 372, 373, 374)은 코어 구조물(30_1)의 연장 방향인 일 방향(X)을 따라 순차 적층되어 배치될 수 있다. 즉, 제1 반사 전극층(37A_1) 및 제2 반사 전극층(37B_1)은 각각 제1 굴절률(n1)을 갖는 제1 산화막(371) 및 제1 굴절률(n1)과 상이한 제2 굴절률(n2)을 갖는 제2 산화막(372)이 서로 교번하여 반복적으로 적층되는 구조를 가질 수 있다.
도면에는 제1 내지 제4 산화막(371, 372, 373, 374)을 포함하는 제1 반사 전극층(37A_1) 및 제2 반사 전극층(37B_1)을 예시하였으나, 이에 제한되지 않는다. 예를 들어, 제1 반사 전극층(37A_1) 및 제2 반사 전극층(37B_1)은 각각 더 많은 산화막이 적층되어 형성될 수 있다.
본 실시예에 따른 발광 소자(ED_2)에 따르면 제1 반사 전극층(37A_1) 및 제2 반사 전극층(37B_1)을 각각 반사율이 높은 금속 물질을 포함하지 않음에도 불구하고, 제1 반사 전극층(37A_1) 및 제2 반사 전극층(37B_1)이 각각 분산 브래그 반사층(Distributed bragg reflector DBR)을 포함함으로써 제1 및 제2 발광 소자 코어(30A_1, 30B_1)로부터 방출된 광을 발광 소자(ED_2)의 양 단부로 반사시킬 수 있다. 또한, 제1 반사 전극층(37A_1) 및 제2 반사 전극층(37B_1)이 각각 복수의 산화막을 포함함으로써, 접합층(39)으로부터 인가된 전기 신호를 제1 발광 소자 코어(30A_1)의 제2 반도체층(32A) 및 제2 발광 소자 코어(30B_1)의 제2 반도체층(33B)으로 전달할 수 있다.
도 26은 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 26을 참조하면, 본 실시예에 따른 발광 소자(ED_3)는 코어 구조물(30_3)이 제3 발광 소자 코어(30C), 제4 발광 소자 코어(30D), 및 복수의 접합층(39A, 39B, 39C)을 포함하는 점이 도 2의 실시예와 차이점이다.
구체적으로, 본 실시예에 따른 발광 소자(ED_3)의 코어 구조물(30_3)은 제3 발광 소자 코어(30C) 및 제4 발광 소자 코어(30D)를 더 포함할 수 있다.
제3 발광 소자 코어(30C)는 제1 발광 소자 코어(30A)와 제2 발광 소자 코어(30B) 사이에 배치될 수 있다. 제3 발광 소자 코어(30C)는 제1 발광 소자 코어(30A)와 제2 발광 소자 코어(30B) 사이에서 제1 발광 소자 코어(30A) 및 제2 발광 소자 코어(30B)와 각각 일 방향(X)으로 이격될 수 있다.
제3 발광 소자 코어(30C)는 일 방향(X)으로 연장된 형상을 가질 수 있다. 제3 발광 소자 코어(30C)는 제1 발광 소자 코어(30A) 및 제2 발광 소자 코어(30B)와 마찬가지로, 제1 반도체층(31C), 제2 반도체층(32C), 제1 반도체층(31C)과 제2 반도체층(33C) 사이에 배치된 소자 활성층(33C)을 포함할 수 있다. 제3 발광 소자 코어(30C)는 제2 반도체층(32C) 상에 배치된 반사 전극층(37C)을 더 포함할 수 있다. 상기 제3 발광 소자 코어(30C)의 제2 반도체층(32C)은 제3 발광 소자 코어(30C)의 반사 전극층(37C)과 제3 발광 소자 코어(30C)의 소자 활성층(33C) 사이에 배치될 수 있다. 상술한 바와 같이, 제1 반도체층은 제1 도전형(예컨대, n형) 반도체층이고, 제2 반도체층은 제2 도전형(예컨대, p형) 반도체층일 수 있다. 따라서, 이하, 제3 발광 소자 코어(30C)의 제1 반도체층(31C)은 제3n 반도체층(31C), 제3 발광 소자 코어(30C)의 제2 반도체층(32C)은 제3p 반도체층(32C), 제3 발광 소자 코어(30C)의 소자 활성층(33C)은 제3 소자 활성층(33C), 제3 발광 소자 코어(30C)의 반사 전극층(37C)은 제3 반사 전극층(37C)으로도 지칭될 수 있다.
제3 발광 소자 코어(30C)의 제3n 반도체층(31C), 제3 소자 활성층(33C), 제3p 반도체층(32C) 및 제3 반사 전극층(37C)은 일 방향(X)의 반대 방향을 따라 순차 배치될 수 있다. 즉, 제3 발광 소자 코어(30C)의 제1 반도체층(31C), 소자 활성층(33C), 제2 반도체층(32C) 및 반사 전극층(37C)의 적층 방향은 제1 발광 소자 코어(30A)의 제1 반도체층(31A), 소자 활성층(33A), 제2 반도체층(32A) 및 반사 전극층(37A)의 적층 방향과 반대 방향이고, 제2 발광 소자 코어(30B)의 제1 반도체층(31B), 소자 활성층(33B), 제2 반도체층(32B) 및 반사 전극층(37B)의 적층 방향과 동일할 수 있다.
제4 발광 소자 코어(30D)는 제2 발광 소자 코어(30B)와 제3 발광 소자 코어(30C) 사이에 배치될 수 있다. 제4 발광 소자 코어(30D)는 제2 발광 소자 코어(30B)와 제3 발광 소자 코어(30C) 사이에서 제2 발광 소자 코어(30B) 및 제3 발광 소자 코어(30C)와 각각 일 방향(X)으로 이격될 수 있다.
제4 발광 소자 코어(30D)는 일 방향(X)으로 연장된 형상을 가질 수 있다. 제4 발광 소자 코어(30D)는 제1 내지 제3 발광 소자 코어(30A, 30B, 30C)와 마찬가지로, 제1 반도체층(31D), 제2 반도체층(32D), 제1 반도체층(31D)과 제2 반도체층(32D) 사이에 배치된 소자 활성층(33D)을 포함할 수 있다. 제4 발광 소자 코어(30D)는 제2 반도체층(32D) 상에 배치된 반사 전극층(37D)을 더 포함할 수 있다. 상기 제4 발광 소자 코어(30D)의 제2 반도체층(32D)은 제4 발광 소자 코어(30D)의 반사 전극층(37D)과 제4 발광 소자 코어(30D)의 소자 활성층(33D) 사이에 배치될 수 있다. 이하, 제4 발광 소자 코어(30D)의 제1 반도체층(31D)은 제4n 반도체층(31D), 제4 발광 소자 코어(30D)의 제2 반도체층(32D)은 제4p 반도체층(32D), 제4 발광 소자 코어(30D)의 소자 활성층(33D)은 제4 소자 활성층(33D), 제4 발광 소자 코어(30D)의 반사 전극층(37D)은 제4 반사 전극층(37D)으로도 지칭될 수 있다.
제4 발광 소자 코어(30D)의 제4n 반도체층(31D), 제4 소자 활성층(33D), 제4p 반도체층(32D) 및 제4 반사 전극층(37D)은 일 방향(X)향을 따라 순차 배치될 수 있다. 즉, 제4 발광 소자 코어(30D)의 제2 반도체층(32D), 소자 활성층(33D), 제2 반도체층(32D) 및 반사 전극층(37D)의 적층 방향은 제1 발광 소자 코어(30A)의 제1 반도체층(31A), 소자 활성층(33A), 제2 반도체층(32A) 및 반사 전극층(37A)의 적층 방향과 동일하고, 제2 발광 소자 코어(30B)의 제1 반도체층(31B), 소자 활성층(33B), 제2 반도체층(32B) 및 반사 전극층(37B)의 적층 방향과 반대 방향일 수 있다.
코어 구조물(30_3)은 복수의 반도체층 및 소자 활성층의 적층 방향에 따라 제1 타입 발광 소자 코어와 제2 타입 발광 소자 코어를 포함할 수 있다. 제1 타입 발광 소자 코어는 제1 도전형 반도체층(또는 제1 반도체층 또는 n형 반도체층), 소자 활성층, 및 제2 도전형 반도체층(또는 제2 반도체층 또는 p형 반도체층)의 적층 방향이 일 방향(X)인 발광 소자 코어일 수 있다. 제2 타입 발광 소자 코어는 제1 도전형 반도체층(또는 제1 반도체층 또는 n형 반도체층), 소자 활성층, 및 제2 도전형 반도체층(또는 제2 반도체층 또는 p형 반도체층)의 적층 방향이 일 방향(X)의 반대 방향인 발광 소자 코어일 수 있다. 예를 들어, 제1 발광 소자 코어(30A)와 제4 발광 소자 코어(30D)는 제1 타입 발광 소자 코어이고, 제2 발광 소자 코어(30B)와 제3 발광 소자 코어(30C)는 제2 타입 발광 소자 코어일 수 있다.
코어 구조물(30_3)은 제1 타입 발광 소자 코어와 제2 타입 발광 소자 코어가 일 방향(X)을 따라 교번하여 배열될 수 있다. 한편, 코어 구조물(30_3)은 제1 타입 발광 소자 코어와 제2 타입 발광 소자 코어가 일 방향(X)을 따라 서로 교번 배열되되, 제1 도전형 반도체층(또는 제1 반도체층 또는 n형 반도체층)이 발광 소자(ED_3)의 양 단부를 향하도록 형성될 수 있다. 따라서, 코어 구조물(30_3)은 제1 타입 발광 소자 코어인 제1 발광 소자 코어(30A), 제2 타입 발광 소자 코어인 제3 발광 소자 코어(30C), 제1 타입 발광 소자 코어인 제4 발광 소자 코어(30D), 및 제2 타입 발광 소자 코어인 제2 발광 소자 코어(30B)가 일 방향(X)을 따라 순차 배열될 수 있다. 또한, 제1 발광 소자 코어(30A)의 제1n 반도체층(31A)이 발광 소자(ED_3)의 일 단부에 위치하고, 제2 발광 소자 코어(30B)의 제2n 반도체층(31B)이 발광 소자(ED_3)의 타 단부에 위치할 수 있다.
접합층(39_3)은 서로 이격된 복수의 접합층을 포함할 수 있다. 접합층(39_3)은 제1 접합층(39A), 제2 접합층(39B) 및 제3 접합층(39C)을 포함할 수 있다. 제1 접합층(39A), 제2 접합층(39B) 및 제3 접합층(39C)은 일 방향(X)을 따라 서로 이격될 수 있다.
제1 접합층(39A)은 제3 발광 소자 코어(30C)와 제4 발광 소자 코어(30D) 사이에 배치될 수 있다. 제1 접합층(39A)은 제3 발광 소자 코어(30C)와 제4 발광 소자 코어(30D)를 물리적으로 고정시킴과 동시에 제3 발광 소자 코어(30C)와 제4 발광 소자 코어(30D)를 전기적으로 연결할 수 있다. 구체적으로, 제1 접합층(39A)은 제3 발광 소자 코어(30C)의 제3n 반도체층(31C)과 제4 발광 소자 코어(30D)의 제4n 반도체층(31D) 사이에 배치되어 이들을 고정하고, 전기적으로 연결할 수 있다.
제2 접합층(39B)은 제3 발광 소자 코어(30C)와 제1 발광 소자 코어(30A) 사이에 배치될 수 있다. 제2 접합층(39B)은 제3 발광 소자 코어(30C)와 제1 발광 소자 코어(30A)를 물리적으로 고정시킴과 동시에 제3 발광 소자 코어(30C)와 제1 발광 소자 코어(30A)를 전기적으로 연결할 수 있다. 구체적으로, 제2 접합층(39B)은 제3 발광 소자 코어(30C)의 제3 반사 전극층(37C)과 제1 발광 소자 코어(30A)의 제1 반사 전극층(37A) 사이에 배치되어 이들을 고정하고, 전기적으로 연결할 수 있다.
제3 접합층(39C)은 제2 발광 소자 코어(30B)와 제4 발광 소자 코어(30D) 사이에 배치될 수 있다. 제3 접합층(39C)은 제2 발광 소자 코어(30B)와 제4 발광 소자 코어(30D)를 물리적으로 고정시킴과 동시에 제2 발광 소자 코어(30B)와 제4 발광 소자 코어(30D)를 전기적으로 연결할 수 있다. 구체적으로, 제3 접합층(39C)은 제2 발광 소자 코어(30B)의 제2 반사 전극층(37B)과 제4 발광 소자 코어(30D)의 제4 반사 전극층(37D) 사이에 배치되어 이들을 고정하고, 전기적으로 연결할 수 있다.
소자 절연막(38)은 코어 구조물(30_3)의 측면을 둘러싸도록 배치될 수 있다. 소자 절연막(38)은 코어 구조물(30_3)이 제1 내지 제4 발광 소자 코어(30A, 30B, 30C, 30D)의 측면 및 제1 내지 제3 접합층(39A, 39B, 39C)의 측면을 둘러싸도록 형성될 수 있다.
본 실시예에서도, 코어 구조물(30_3)의 중앙을 일 방향(X)과 교차하는 타 방향으로 지나는 기준선(Lx)에 대하여 코어 구조물(30_3)은 대칭인 구조를 가질 수 있다.
이하, 다른 도면들을 참조하여 도 26의 발광 소자(ED_3)를 포함하는 표시 장치에 대해 설명한다. 이하의 실시예에서, 이미 설명한 발광 소자(ED_3)의 구성에 대한 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 27은 다른 실시예에 따른 표시 장치의 일 화소의 일 예를 나타낸 평면도이다. 도 28은 도 27의 일 화소의 일부를 나타낸 확대 평면도이다. 도 29는 도 28의 VI-VI'선을 따라 자른 일 예를 나타낸 단면도이다.
도 27 내지 도 29를 참조하면, 본 실시예에 따른 발광 소자(ED_3)는 발광 소자(ED_3)의 제1 단부(ED_S1)가 제1 전극(210) 상에 배치되고, 발광 소자(ED_3)의 제2 단부(ED_S2)가 제2 전극(220) 상에 배치될 수 있다. 도 27 내지 도 29에서, 연결 전극(700_4)는 제1 연결 전극(710_4) 및 제2 연결 전극(720_4)을 포함할 수 있다. 예를 들어, 발광 소자(ED_3)의 제1 단부(ED_S1)에 위치하는 제1 발광 소자 코어(30A)의 제1n 반도체층(31A)이 제1 전극(210) 상에 배치되고, 발광 소자(ED_3)의 제2 단부(ED_S2)에 위치하는 제2 발광 소자 코어(30B)의 제2n 반도체층(31B)이 제2 전극(220) 상에 배치될 수 있다.
제1 접합층(39A)을 사이에 두고 제3 발광 소자 코어(30C)와 제4 발광 소자 코어(30D)는 서로 이격될 수 있다. 제1 접합층(39A)을 사이에 두고, 제3 발광 소자 코어(30C)의 제3n 반도체층(31C)과 제4 발광 소자 코어(30D)의 제4n 반도체층(31D)은 서로 마주보도록 배치될 수 있다. 제3 발광 소자 코어(30C)의 제3n 반도체층(31C)과 제4 발광 소자 코어(30D)의 제4n 반도체층(31D)은 각각 제1 접합층(39A)의 일면 및 타면과 접촉할 수 있다.
제2 접합층(39B)을 사이에 두고 제1 발광 소자 코어(30A)와 제3 발광 소자 코어(30C)는 서로 이격될 수 있다. 제2 접합층(39B)을 사이에 두고, 제1 발광 소자 코어(30A)의 제1 반사 전극층(37A)과 제3 발광 소자 코어(30C)의 제3 반사 전극층(37C)은 서로 마주보도록 배치될 수 있다. 제1 발광 소자 코어(30A)의 제1 반사 전극층(37A)과 제3 발광 소자 코어(30C)의 제3 반사 전극층(37C)은 각각 제2 접합층(39B)의 일면 및 타면과 접촉할 수 있다.
제3 접합층(39C)을 사이에 두고 제2 발광 소자 코어(30B)와 제4 발광 소자 코어(30D)는 서로 이격될 수 있다. 제3 접합층(39C)을 사이에 두고, 제2 발광 소자 코어(30B)의 제2 반사 전극층(37B)과 제4 발광 소자 코어(30D)의 제4 반사 전극층(37D)은 서로 마주보도록 배치될 수 있다. 제2 발광 소자 코어(30B)의 제2 반사 전극층(37B)과 제4 발광 소자 코어(30D)의 제4 반사 전극층(37D)은 각각 제3 접합층(39C)의 일면 및 타면과 접촉할 수 있다.
발광 소자(ED_3) 상에 제2 절연층(520_1)이 배치될 수 있다. 제2 절연층(520_1)은 발광 소자(ED_3) 상에 배치되되, 발광 소자(ED_3)의 양 단부(ED_S1, ED_S2), 발광 소자(ED_3)의 제1 내지 제3 접합층(39A, 39B, 39C)의 일부 영역은 노출할 수 있다.
제2 절연층(520_1)은 제1 내지 제4 고정 패턴(521, 522, 524, 525) 및 충진 패턴(523)을 포함할 수 있다. 제1 내지 제4 고정 패턴(521, 522, 524, 525)은 서로 이격될 수 있다.
제1 고정 패턴(521)은 제1 발광 소자 코어(30A) 상에서 제1 발광 소자 코어(30A)의 외면을 감싸도록 형성될 수 있다. 제1 고정 패턴(521)은 제1 발광 소자 코어(30A) 상에 배치되되, 제1 발광 소자 코어(30A)의 일 단부(예컨대, 발광 소자(ED_3)의 제1 단부(ED_S1)) 및 제2 접합층(39B)의 일부는 노출할 수 있다.
제2 고정 패턴(522)은 제2 발광 소자 코어(30B) 상에서 제2 발광 소자 코어(30B)의 외면을 감싸도록 형성될 수 있다. 제2 고정 패턴(522)은 제2 발광 소자 코어(30B) 상에 배치되되, 제2 발광 소자 코어(30B)의 일 단부(예컨대, 발광 소자(ED_3)의 제2 단부(ED_S2)) 및 제3 접합층(39C)의 일부는 노출할 수 있다.
제3 고정 패턴(524)은 제3 발광 소자 코어(30C) 상에서 제3 발광 소자 코어(30C)의 외면을 감싸도록 형성될 수 있다. 제3 고정 패턴(524)은 제3 발광 소자 코어(30C) 상에 배치되되, 제2 접합층(39B) 및 제1 접합층(39A)의 일부는 노출할 수 있다.
제4 고정 패턴(525)은 제4 발광 소자 코어(30D) 상에서 제4 발광 소자 코어(30D)의 외면을 감싸도록 형성될 수 있다. 제4 고정 패턴(525)은 제4 발광 소자 코어(30D) 상에 배치되되, 제3 접합층(39C) 및 제1 접합층(39A)의 일부는 노출할 수 있다.
제1 고정 패턴(521)과 제3 고정 패턴(524)의 이격 대향하는 측벽으로 구성된 개구부(OP1_A)는 제2 접합층(38B)을 노출하는 소자 절연막(38_3)의 측벽으로 구성된 개구부(OP2_A)는 중첩될 수 있다.
제3 고정 패턴(524)과 제4 고정 패턴(525)의 이격 대향하는 측벽으로 구성된 개구부(OP1_B)는 제1 접합층(38A)을 노출하는 소자 절연막(38_3)의 측벽으로 구성된 개구부(OP2_B)는 중첩될 수 있다. 개구부(OP_1)는 개구부 (OP1_A) 및 개구부(OP1_B)를 포함할 수 있다. 개구부(OP2_1)은 개구부(OP2_A), 개구부(OP2_B) 및 개구부(OP2_C)를 포함할 수 있다.
제4 고정 패턴(525)과 제2 고정 패턴(522)의 이격 대향하는 측벽으로 구성된 개구부(OP1_C)는 제3 접합층(38C)을 노출하는 소자 절연막(38_3)의 측벽으로 구성된 개구부(OP2_C)는 중첩될 수 있다.
이와 같이 제2 절연층(520_1)을 관통하는 개구부(OP1_A, OP1_B, OP1_C)와 소자 절연막(38_3)을 관통하며, 제1 내지 제3 접합층(39A, 39B, 39C)의 일부를 노출하는 개구부(OP2_A, OP2_B, OP2_C)를 통해 연결 전극(700_3)과 발광 소자(ED_3)는 전기적으로 연결될 수 있다.
제1 연결 전극(711_4)은 발광 소자(ED_3)의 제2 도전형(예컨대, p형) 반도체층과 전기적으로 연결될 수 있다. 제1 연결 전극(710_4)은 제1 내지 제4 발광 소자 코어(30A, 30B, 30C, 30D)의 각 반사 전극층(37A, 37B, 37C, 37D)과 전기적으로 연결될 수 있다. 구체적으로, 제1 연결 전극(710_4)은 제1 내지 제4 반사 전극층(37A, 37B, 37C, 37D)과 맞닿아 접하도록 배치된 제2 접합층(39B) 및 제3 접합층(39C)과 전기적으로 연결될 수 있다. 제1 연결 전극(710_4)은 제2 접합층(39B) 및 제3 접합층(39C)을 각각 노출하는 소자 절연막(38_3)의 개구부(OP2_A, OP2_C)를 통해 제2 접합층(39B) 및 제3 접합층(39C)의 일부 영역과 접촉할 수 있다.
제1 연결 전극(710_4)은 제1 서브 접촉 전극(711A), 제2 서브 접촉 전극(711B), 연결 패턴(713) 및 제1 전극 접촉 패턴(712)을 포함할 수 있다. 이에 제한되는 것은 아니나, 제1 연결 전극(710_4)의 제1 서브 접촉 전극(711A), 제2 서브 접촉 전극(711B), 연결 패턴(713) 및 제1 전극 접촉 패턴(712)은 일체화되어 하나의 패턴으로 형성될 수 있다.
제1 연결 전극(710_4)의 제1 서브 접촉 전극(711A)은 제4 방향(DR2)으로 연장되며, 복수의 발광 소자(ED_3)의 제2 접합층(39B)과 중첩 배치될 수 있다. 제1 연결 전극(710_4)의 제1 서브 접촉 전극(711A)은 제2 절연층(520_1) 및 복수의 발광 소자(ED_3)의 소자 절연막(38_3)이 노출하는 제2 접합층(39B)과 접촉할 수 있다.
제1 연결 전극(710_4)의 제2 서브 접촉 전극(711B)은 제1 연결 전극(710_4)의 제1 서브 접촉 전극(711A)과 제3 방향(DR1)으로 이격될 수 있다. 제1 연결 전극(710_4)의 제2 서브 접촉 전극(711B)은 제4 방향(DR2)으로 연장되며, 복수의 발광 소자(ED_3)의 제3 접합층(39C)과 중첩 배치될 수 있다. 제1 연결 전극(710_4)의 제2 서브 접촉 전극(711B)은 제2 절연층(520_1) 및 복수의 발광 소자(ED_3)의 소자 절연막(38_3)이 노출하는 제3 접합층(39C)과 접촉할 수 있다.
제1 연결 전극(710_4)의 연결 패턴(713)은 제1 연결 전극(710_4)의 제1 서브 접촉 전극(711A)과 제1 연결 전극(710_4)의 제2 서브 접촉 전극(711B) 사이에 배치되어 이들을 연결할 수 있다.
제1 연결 전극(710_4)의 제1 전극 접촉 패턴(712)은 제1 컨택부(CT1)를 통해 제1 전극(210)과 전기적으로 연결될 수 있다.
제1 연결 전극(710_4)은 제1 전극(210)으로 인가된 전기 신호를 발광 소자(ED_3)의 제2 접합층(39B) 및 제3 접합층(39C)과 각각 접촉함으로써, 제1 내지 제4 발광 소자 코어(30A, 30B, 30C, 30D)의 제1 내지 제4 반사 전극층(37A, 37B, 37C, 37D)으로 제1 전원 전압을 전달할 수 있다.
제2 연결 전극(720_4)은 발광 소자(ED_3)의 제1 도전형(예컨대, n형) 반도체층과 전기적으로 연결될 수 있다. 제2 연결 전극(720_4)은 제1 내지 제4 발광 소자 코어(30A, 30B, 30C, 30D)의 각 제1n 내지 제4n 반도체층(31A, 31B, 31C, 31D)과 전기적으로 연결될 수 있다. 구체적으로, 제2 연결 전극(720_4)은 제1n 반도체층(31A) 및 제2n 반도체층(31B)이 위치하는 발광 소자(ED_3)의 양 단부(ED_S1, ED_S2)와 제3n 반도체층(31C) 및 제4n 반도체층(31D)과 맞닿아 접하도록 배치된 제1 접합층(39A)과 전기적으로 연결될 수 있다. 제2 연결 전극(720_4)은 제1 접합층(39A)을 노출하는 소자 절연막(38_3)의 개구부(OP2_B)를 통해 제1 접합층(39A)의 일부 영역과 접촉할 수 있다.
제2 연결 전극(720_4)은 제1 서브 접촉 전극(721), 제2 서브 접촉 전극(722), 제3 서브 접촉 전극(725), 연결 패턴(723_4) 및 제2 전극 접촉 패턴(724)을 포함할 수 있다. 이에 제한되는 것은 아니나, 제2 연결 전극(720_4)의 제1 서브 접촉 전극(721), 제2 서브 접촉 전극(722), 제3 서브 접촉 전극(725), 연결 패턴(723_4) 및 제2 전극 접촉 패턴(724)은 일체화되어 하나의 패턴으로 형성될 수 있다.
제2 연결 전극(720_4)의 제1 서브 접촉 전극(721)은 제1 전극(210) 상에 배치되며, 제4 방향(DR2)으로 연장될 수 있다. 제2 연결 전극(720_4)의 제1 서브 접촉 전극(721)은 제2 절연층(520_1)이 노출하는 발광 소자(ED_3)의 제1 단부(ED_S1)와 접촉할 수 있다.
제2 연결 전극(720_4)의 제2 서브 접촉 전극(722)은 제2 연결 전극(720_4)의 제1 서브 접촉 전극(721)과 제3 방향(DR1)으로 이격될 수 있다. 제2 연결 전극(720_4)의 제2 서브 접촉 전극(722)은 제2 전극(220) 상에 배치되며, 제4 방향(DR2)으로 연장될 수 있다. 제2 연결 전극(720_4)의 제2 서브 접촉 전극(722)은 제2 절연층(520_1)이 노출하는 발광 소자(ED_3)의 제2 단부(ED_S2)와 접촉할 수 있다.
제2 연결 전극(720_4)의 제3 서브 접촉 전극(725)은 제2 연결 전극(720_4)의 제1 및 제2 서브 접촉 전극(721, 722)과 제3 방향(DR1)으로 이격될 수 있다. 제2 연결 전극(720_4)의 제3 서브 접촉 전극(725)은 제4 방향(DR2)으로 연장되며, 복수의 발광 소자(ED_3)의 제1 접합층(39A)과 중첩 배치될 수 있다. 제2 연결 전극(720_4)의 제3 서브 접촉 전극(725)은 제2 절연층(520_1) 및 복수의 발광 소자(ED_3)의 소자 절연막(38_3)이 노출하는 제1 접합층(39A)과 접촉할 수 있다.
제2 연결 전극(720_4)의 연결 패턴(723)은 제2 연결 전극(720_4)의 제1 내지 제3 서브 접촉 전극(721, 722, 725)을 연결할 수 있다.
제2 연결 전극(720_4)의 제2 전극 접촉 패턴(724)은 제2 컨택부(CT2)를 통해 제2 전극(220)과 전기적으로 연결될 수 있다.
제2 연결 전극(720_4)은 제2 전극(210)으로 인가된 전기 신호를 발광 소자(ED_3)의 양 단부(ED_S1, ED_S2) 및 제1 접합층(39A)과 각각 접촉함으로써, 제1 내지 제4 발광 소자 코어(30A, 30B, 30C, 30D)의 제1n 내지 제4n 반도체층(31A, 31B, 31C, 31D)으로 제2 전원 전압을 전달할 수 있다.
한편, 도 29에서는 제1 연결 전극(710_4)과 제2 연결 전극(720_4)이 동일한 층에 형성된 것을 도시하였으나, 이에 제한되지 않는다. 예를 들어, 제1 연결 전극(710_4)과 제2 연결 전극(720_4)은 서로 다른 층에 형성되고, 제1 연결 전극(710_4)과 제2 연결 전극(720_4) 사이에 절연층이 개재되어 이들은 서로 절연될 수 있다. 이 경우, 제1 연결 전극(710_4)과 제2 연결 전극(720_4)이 서로 다른 공정을 통해 형성되고, 절연층을 형성하는 공정이 더 추가되어 표시 장치(10)의 공정 효율은 감소할 수 있으나 표시 장치(10)의 제조 공정 상 제1 연결 전극(710_4)과 제2 연결 전극(720_4)이 합선되는 문제를 최소화할 수 있다.
도 30은 다른 실시예에 따른 표시 장치의 일 화소의 다른 예를 나타낸 평면도이다.
도 30을 참조하면, 제1 정렬 영역(AA1)에 배치된 제1 발광 소자(ED_A)와 제2 정렬 영역(AA2)에 배치된 제2 발광 소자(ED_B)를 직렬 연결하기 위해 제3 연결 전극(730_5)을 더 포함하는 점이 도 29의 실시예와 차이점이다. 구체적으로, 제3 연결 전극(730_5)의 일부 영역(731_5, 732_5, 735_5)은 제1 발광 소자(ED_A)의 양 단부(ED_S1, ED_S2) 및 제1 접합층(39A)과 접촉하고, 제3 연결 전극(730_5)의 다른 일부 영역(733A_5, 733B_5)은 제2 발광 소자(ED_B)의 제2 및 제3 접합층(39B, 39C)과 접촉하며, 제3 연결 전극(730_5)의 또 다른 일부 영역(734_5)은 이들은 연결할 수 있다. 따라서, 제1 발광 소자(ED_A)와 제2 발광 소자(ED_B)는 제3 연결 전극(730_5)을 통해 직렬 연결될 수 있다.
연결 전극(700_5)의 제1 연결 전극(710_5)과 제2 연결 전극(720_5), 제1 연결 전극(710_5)의 제1 서브 접촉 전극(711A_5) 및 제2 서브 접촉 전극(711B_5), 제2 연결 전극(720_5)의 제1 서브 접촉 전극(721_5), 제2 서브 접촉 전극(722_5), 제3 서브 접촉 전극(725_5) 및 연결 패턴(723_5)은 상술한 실시예와 실질적으로 동일하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (24)

  1. 제1 방향으로 연장된 코어 구조물을 포함하는 발광 소자로서,
    상기 코어 구조물은,
    상기 제1 방향으로 연장된 제1 발광 소자 코어;
    상기 제1 방향으로 연장되며, 상기 제1 발광 소자 코어와 이격된 제2 발광 소자 코어; 및
    상기 제1 발광 소자 코어와 상기 제2 발광 소자 코어 사이에 배치되는 제1 접합층을 포함하며,
    상기 제1 발광 소자 코어 및 상기 제2 발광 소자 코어는 각각 제1 반도체층, 상기 제1 반도체층과 이격된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 소자 활성층을 포함하며,
    상기 제1 발광 소자 코어의 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층의 적층 방향과 상기 제2 발광 소자 코어의 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층의 적층 방향은 서로 반대 방향인 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 발광 소자 코어는 상기 제1 방향을 따라 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층이 순차 배치되고,
    상기 제2 발광 소자 코어는 상기 제1 방향의 반대 방향을 따라 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층이 순차 배치되는 발광 소자.
  3. 제1 항에 있어서,
    상기 제2 발광 소자 코어는 상기 제1 발광 소자 코어와 상기 제1 방향으로 이격된 발광 소자.
  4. 제3 항에 있어서,
    상기 제1 발광 소자 코어 및 상기 제2 발광 소자 코어 각각의 상기 제1 반도체층은 제1 도전형 도펀트로 도핑되고,
    상기 제1 발광 소자 코어 및 상기 제2 발광 소자 코어 각각의 상기 제2 반도체층은 제2 도전형 도펀트로 도핑되는 발광 소자.
  5. 제4 항에 있어서,
    상기 제1 도전형은 n형이고,
    상기 제2 도전형은 p형인 발광 소자.
  6. 제5 항에 있어서,
    상기 제1 발광 소자 코어의 제1 반도체층은 상기 발광 소자의 제1 단부에 위치하고,
    상기 제2 발광 소자 코어의 제1 반도체층은 상기 발광 소자의 제2 단부에 위치하는 발광 소자.
  7. 제1 항에 있어서,
    상기 코어 구조물은 상기 코어 구조물의 중앙을 상기 제1 방향과 교차하는 제2 방향으로 지나는 기준선에 대하여 서로 대칭인 발광 소자.
  8. 제1 항에 있어서,
    상기 코어 구조물의 측면을 둘러싸는 소자 절연막을 더 포함하는 발광 소자.
  9. 제1 항에 있어서,
    상기 제1 발광 소자 코어 및 상기 제2 발광 소자 코어는 각각 반사 전극층을 더 포함하되,
    상기 제1 발광 소자 코어의 반사 전극층은 상기 제1 발광 소자 코어의 제2 반도체층과 상기 제1 접합층 사이에 배치되고,
    상기 제2 발광 소자 코어의 반사 전극층은 상기 제2 발광 소자 코어의 제2 반도체층과 상기 제1 접합층 사이에 배치되는 발광 소자.
  10. 제9 항에 있어서,
    상기 반사 전극층은 반사율이 높은 금속 물질 또는 DBR(Distributed Bragg Reflector)층을 포함하는 발광 소자.
  11. 제1 항에 있어서,
    상기 제1 접합층은 공정 금속-합금(Eutectic Metal-Alloy) 또는 가융 금속-합금(Fusible Metal-Alloy)을 포함하는 발광 소자.
  12. 제11 항에 있어서,
    상기 제1 접합층은 상기 제1 발광 소자 코어와 상기 제2 발광 소자 코어를 전기적으로 연결하는 발광 소자.
  13. 제1 항에 있어서,
    상기 코어 구조물은,
    상기 제1 발광 소자 코어와 상기 제1 접합층 사이에 배치되는 제3 발광 소자 코어;
    상기 제2 발광 소자 코어와 상기 제1 접합층 사이에 배치되는 제4 발광 소자 코어;
    상기 제1 발광 소자 코어와 상기 제3 발광 소자 코어 사이에 배치되는 제2 접합층; 및
    상기 제2 발광 소자 코어와 상기 제4 발광 소자 코어 사이에 배치되는 제3 접합층을 더 포함하는 발광 소자.
  14. 제13 항에 있어서,
    상기 제3 발광 소자 코어 및 상기 제4 발광 소자 코어는 각각 제1 반도체층, 상기 제1 반도체층과 이격된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 소자 활성층을 포함하는 발광 소자.
  15. 제14 항에 있어서,
    상기 제3 발광 소자 코어의 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층의 적층 방향은 상기 제2 발광 소자 코어와 동일하고,
    상기 제4 발광 소자 코어의 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층의 적층 방향은 상기 제1 발광 소자 코어와 동일한 발광 소자.
  16. 제1 항에 있어서,
    상기 제1 발광 소자 코어의 상기 제1 반도체층의 길이는 상기 제1 발광 소자 코어의 상기 제2 반도체층의 길이보다 길고,
    상기 제2 발광 소자 코어의 상기 제1 반도체층의 길이는 상기 제2 발광 소자 코어의 상기 제2 반도체층의 길이보다 길며,
    상기 제1 발광 소자 코어의 상기 제1 반도체층 및 상기 제2 발광 소자 코어의 상기 제1 반도체층은 상기 발광 소자의 양 단부에 각각 배치되는 발광 소자.
  17. 기판 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되며, 제1 방향으로 연장된 코어 구조물을 포함하는 발광 소자를 포함하되,
    상기 코어 구조물은,
    상기 제1 방향으로 연장된 제1 발광 소자 코어;
    상기 제1 방향으로 연장되며, 상기 제1 발광 소자 코어와 이격된 제2 발광 소자 코어; 및
    상기 제1 발광 소자 코어와 상기 제2 발광 소자 코어 사이에 배치되는 접합층을 포함하며,
    상기 제1 발광 소자 코어 및 상기 제2 발광 소자 코어는 각각 제1 반도체층, 상기 제1 반도체층과 이격된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 소자 활성층을 포함하며,
    상기 제1 발광 소자 코어의 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층의 적층 방향과 상기 제2 발광 소자 코어의 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층의 적층 방향은 서로 반대 방향인 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 발광 소자 코어는 상기 제1 방향을 따라 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층이 순차 배치되고,
    상기 제2 발광 소자 코어는 상기 제1 방향의 반대 방향을 따라 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층이 순차 배치되는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 발광 소자 코어의 제1 반도체층은 상기 발광 소자의 제1 단부에 위치하고,
    상기 제2 발광 소자 코어의 제1 반도체층은 상기 발광 소자의 제2 단부에 위치하는 표시 장치.
  20. 제17 항에 있어서,
    상기 제1 전극 및 상기 접합층과 전기적으로 연결되는 제1 연결 전극; 및
    상기 제2 전극 및 상기 발광 소자의 양 단부와 전기적으로 연결되는 제2 연결 전극을 더 포함하는 표시 장치.
  21. 제20 항에 있어서,
    상기 제1 연결 전극은 상기 제1 전극의 일부 영역 및 상기 접합층의 일부 영역과 각각 전기적으로 접촉하고,
    상기 제2 연결 전극은 상기 제2 전극의 일부 영역 및 상기 발광 소자의 양 단부와 각각 전기적으로 접촉하는 표시 장치.
  22. 제21 항에 있어서,
    상기 발광 소자는 상기 코어 구조물의 측면을 둘러싸는 소자 절연막을 포함하는 표시 장치.
  23. 제22 항에 있어서,
    상기 소자 절연막은 상기 접합층의 적어도 일부 영역을 노출하는 표시 장치.
  24. 제23 항에 있어서,
    상기 제1 연결 전극은 상기 소자 절연막이 노출하는 상기 접합층과 접촉하는 표시 장치.
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