KR20200096546A - 디스플레이용 led 적층을 구비한 발광 소자 및 그것을 포함하는 디스플레이 장치 - Google Patents

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장성규
이정훈
이호준
채종현
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Abstract

디스플레이용 발광 다이오드 픽셀은 제1 서브 픽셀, 제2 서브 픽셀, 및 제3 서브 픽셀을 포함하되, 제1, 제2, 및 제3 서브 픽셀 각각은 제1 형 반도체층 및 제2 형 반도체층을 포함하는 제1 LED 서브 유닛, 제1 LED 서브 유닛 상에 배치되고 제1 형 반도체층 및 제2 형 반도체층을 포함하는 제2 LED 서브 유닛 및 제2 LED 서브 유닛 상에 배치되고 제1 형 반도체층 및 제2 형 반도체층을 포함하는 제3 LED 서브 유닛을 포함하고, 제1 서브 픽셀의 제2 및 제3 LED 서브 유닛들은 전기적으로 플로팅되며, 제2 서브 픽셀의 제1 및 제3 LED 서브 유닛들은 전기적으로 플로팅되고, 제3 서브 픽셀의 제1 및 제2 LED 서브 유닛들은 전기적으로 플로팅된다.

Description

디스플레이용 LED 적층을 구비한 발광 소자 및 그것을 포함하는 디스플레이 장치
본 발명의 실시예들은 발광 다이오드 픽셀 및 그것을 포함하는 디스플레이 장치에 관한 것으로, 보다 상세하게는 적층 구조를 가진 마이크로 발광 다이오드 픽셀 및 그것을 포함하는 디스플레이 장치에 관한 것이다.
발광 다이오드는 무기 광원으로서, 디스플레이 장치, 차량용 램프, 일반 조명과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비 전력이 낮으며, 응답속도가 빠른 장점이 있어 기존 광원을 빠르게 대체하고 있다.
발광 다이오드는 디스플레이 장치에서 백라이트 광원으로 주로 이용되어 왔다. 그러나 최근 발광 다이오드를 이용하여 직접 이미지를 구현하는 차세대 디스플레이로서 마이크로 LED 디스플레이가 개발되고 있다.
디스플레이 장치는 일반적으로 청색, 녹색 및 적색의 혼합색을 이용하여 다양한 색상을 구현한다. 디스플레이 장치의 각 픽셀은 청색, 녹색 및 적색의 서브 픽셀을 구비하며, 이들 서브 픽셀들의 색상을 통해 특정 픽셀의 색상이 정해지고, 이들 픽셀들의 조합에 의해 이미지가 구현된다.
마이크로 LED 디스플레이의 경우, 각 서브 픽셀에 대응하여 마이크로 LED가 2차원 평면상에 배열된다. 이에 따라, 하나의 기판 상에 수많은 개수의 마이크로 LED가 배치될 필요가 있다. 그러나, 마이크로 LED는 표면적이 약 10.000 μm2 이하로 초소형 크기이며, 따라서, 작은 크기로 인한 다양한 문제가 있다. 특히, 마이크로 LED는 수십만 개, 수백만 개 이상이 필요하기 때문에 마이크로 LED를 디스플레이 패널에 장착하기 어렵다.
본 배경 섹션에 개시된 상기 정보는 단지 본 발명의 개념의 배경을 이해하기 위한 것이며, 그러므로, 선행 기술을 구성하지 않는 정보를 포함할 수 있다.
본 발명의 원리 및 실시예들에 따라 구성된 발광 적층 구조체는 동시에 제작할 수 있으며, 따라서, 서브 픽셀에 대응하는 각 발광 다이오드를 디스플레이 패널 상에 개별적으로 장착하는 단계를 생략할 수 있다.
본 발명의 원리 및 실시예들에 따라 구성된 발광 다이오드 및 발광다이오드들, 예를 들어, 마이크로 LED들을 이용하는 디스플레이는 웨이퍼 본딩을 통해 웨이퍼 레벨에서 제조될 수 있다.
본 발명의 다른 특징들은 다음의 설명에서 언급될 것이며, 그리고 부분적으로는 설명으로부터 명확해지거나 발명의 개념의 실시에 의해 알게 될 것이다.
일 실시예에 따른 디스플레이용 발광 다이오드 픽셀은 제1 서브 픽셀, 제2 서브 픽셀, 및 제3 서브 픽셀을 포함하되, 각각의 제1, 제2 및 제3 서브 픽셀들은 제1 형 반도체층 및 제2 형 반도체층을 포함하는 제1 LED 서브 유닛, 상기 제1 LED 서브 유닛 상에 배치되고 제1 형 반도체층 및 제2 형 반도체층을 포함하는 제2 LED 서브 유닛, 및 상기 제2 LED 서브 유닛 상에 배치되고 제1 형 반도체층 및 제2 형 반도체층을 포함하는 제3 LED 서브 유닛을 포함하고, 상기 제1 서브 픽셀의 상기 제2 및 제3 LED 서브 유닛은 전기적으로 플로팅되고, 상기 제2 서브 픽셀의 상기 제1 및 제3 LED 서브 유닛은 전기적으로 플로팅되고, 상기 제3 서브 픽셀의 상기 제1 및 제2 LED 서브 유닛은 전기적으로 플로팅된다.
상기 제1, 제2, 및 제3 서브 픽셀의 상기 제1 LED 서브 유닛들은 서로 분리될 수 있으며, 상기 제1, 제2, 및 제3 서브 픽셀의 상기 제2 LED 서브 유닛들은 서로 분리될 수 있고, 상기 제1, 제2, 및 제3 서브 픽셀의 상기 제3 LED 서브 유닛들은 서로 분리될 수 있고, 상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛, 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛 각각은 광을 방출하도록 구성될 수 있고, 상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛으로부터 생성된 광은 상기 제1 서브 픽셀의 상기 제2 및 제3 LED 서브 유닛들을 통해 상기 발광 다이오드 픽셀의 외부로 방출되도록 구성될 수 있고, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛으로부터 생성된 광은 상기 제2 서브 픽셀의 상기 제3 LED 서브 유닛을 통해 상기 발광 다이오드 픽셀의 외부로 방출되도록 구성될 수 있다.
상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛은 각각 적색광, 녹색광 및 청색광을 방출하는 제1 LED 적층, 제2 LED 적층 및 제3 LED 적층을 포함할 수 있다.
상기 제1 서브 픽셀은 상기 제1 LED 서브 유닛의 상기 제1 형 반도체층과 오믹 접촉하는 제1 상부 오믹 전극 및 상기 제1 LED 서브 유닛의 상기 제2 형 반도체층과 오믹 접촉하는 제1 하부 오믹 전극을 더 포함할 수 있으며, 상기 제2 서브 픽셀은 상기 제2 LED 서브 유닛의 상기 제1 형 반도체층과 오믹 접촉하는 제2 상부 오믹 전극 및 상기 제2 LED 서브 유닛의 상기 제2 형 반도체층과 오믹 접촉하는 제2 하부 오믹 전극을 더 포함할 수 있고, 상기 제3 서브 픽셀은 상기 제3 LED 서브 유닛의 상기 제1 형 반도체층과 오믹 접촉하는 제3 상부 오믹 전극 및 상기 제3 LED 서브 유닛의 상기 제2 형 반도체층과 오믹 접촉하는 제3 하부 오믹 전극을 더 포함할 수 있다.
상기 제1 상부 오믹 전극은 상기 제2 및 제3 서브 픽셀의 상기 제1 LED 서브 유닛들로부터 전기적으로 분리될 수 있으며, 상기 제2 상부 오믹 전극은 상기 제1 및 제3 서브 픽셀의 상기 제2 LED 서브 유닛들로부터 전기적으로 분리될 수 있고, 상기 제3 상부 오믹 전극은 상기 제1 및 제2 서브 픽셀의 상기 제3 LED 서브 유닛들로부터 전기적으로 분리될 수 있다.
상기 제1 하부 오믹 전극은 상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛으로부터 생성된 광을 반사 시키도록 구성된 반사층을 포함할 수 있고, 상기 제2 하부 오믹 전극 및 상기 제3 하부 오믹 전극 각각은 투명할 수 있다.
상기 제1 하부 오믹 전극은 상기 제1, 제2 및 제3 서브 픽셀의 상기 제1 LED 서브 유닛들과 오믹 접촉을 할 수 있다.
상기 제1, 제2, 및 제3 서브 픽셀 각각은 상기 제1 LED 서브 유닛과 상기 제2 LED 서브 유닛 사이에 개재되어 상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛으로부터 생성된 광을 투과시키고 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛으로부터 생성된 광을 반사시키는 제1 색 필터 및 상기 제2 LED 서브 유닛과 상기 제3 LED 서브 유닛 사이에 개재되어 상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛으로부터 생성된 광 및 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛으로부터 생성된 광을 투과시키고 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛으로부터 생성된 광을 반사시키는 제2 색 필터를 더 포함할 수 있다.
상기 제1 색 필터 및 제2 색 필터 각각은 저역 패스 필터(low pass filter), 대역 패스 필터(band pass filter) 및 밴드 스탑 필터(band stop filter) 중 적어도 하나를 포함할 수 있다.
상기 발광 다이오드 픽셀은 지지 기판을 더 포함할 수 있되, 상기 제1, 제2, 및 제3 서브 픽셀 각각은 상기 지지 기판과 상기 제1 LED 서브 유닛 사이에 개재된 제1 본딩층, 상기 제1 LED 서브 유닛과 상기 제2 LED 서브 유닛 사이에 개재된 제2 본딩층, 및 상기 제2 LED 서브 유닛과 상기 제3 LED 서브 유닛 사이에 개재된 제3 본딩층을 더 포함할 수 있고, 상기 제2 본딩층은 상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛으로부터 생성된 광에 투명할 수 있고, 상기 제3 본딩층은 상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛으로부터 생성된 광 및 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛으로부터 생성된 광에 투명할 수 있다.
상기 발광 다이오드 픽셀은 상기 제1, 제2, 및 제3 서브 픽셀들을 둘러싸는 광 차단층을 더 포함할 수 있다.
상기 광 차단층은 광 반사 백색 재료 또는 광 흡수 흑색 재료 중 적어도 하나 이상을 포함할 수 있다.
상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛, 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛은 서로 다른 면적을 가질 수 있다.
상기 제1, 제2, 및 제3 서브 픽셀들은 약 10,000 μm2 미만의 표면적을 갖는 마이크로 LED를 포함할 수 있으며, 상기 제1 LED 서브 유닛은 적색광, 녹색광 및 청색광 중 어느 하나를 방출하도록 구성될 수 있고, 상기 제2 LED 서브 유닛은 상기 제1 LED 서브 유닛과 서로 다른 적색광, 녹색광 및 청색광 중 하나를 방출하도록 구성될 수 있고, 상기 제3 LED 서브 유닛은 상기 제1 및 제2 LED 서브 유닛들과 서로 다른 적색광, 녹색광 및 청색광 중 하나를 방출하도록 구성될 수 있다.
상기 전기적으로 플로팅된 LED 서브 유닛의 상기 제1 및 제2 형 반도체층 중 적어도 하나는 임의의 오믹 전극에 연결되지 않을 수 있다.
일 실시예에 따른 디스플레이 장치는 지지 기판 상에 배치된 복수의 픽셀을 포함하되, 상기 픽셀들 중 적어도 하나는 제1 서브 픽셀, 제2 서브 픽셀, 및 제3 서브 픽셀을 포함하는 발광 다이오드 픽셀을 포함할 수 있되, 상기 제1, 제2, 및 제3 서브 픽셀 각각은, 제1 형 반도체층 및 제2 형 반도체층을 포함하는 제1 LED 서브 유닛, 상기 제1 LED 서브 유닛 상에 배치되고 제1 형 반도체층 및 제2 형 반도체층을 포함하는 제2 LED 서브 유닛, 및 상기 제2 LED 서브 유닛 상에 배치되고 제1 형 반도체층 및 제2 형 반도체층을 포함하는 제3 LED 서브 유닛을 포함하고, 상기 제1 서브 픽셀의 상기 제2 및 제3 LED 서브 유닛들은 전기적으로 플로팅되며, 상기 제2 서브 픽셀의 상기 제1 및 제3 LED 서브 유닛들은 전기적으로 플로팅되고, 상기 제3 서브 픽셀의 상기 제1 및 제2 LED 서브 유닛들은 전기적으로 플로팅된다.
상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛의 상기 제2 형 반도체층, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛의 상기 제2 형 반도체층, 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛의 상기 제2 형 반도체층은 공통 라인에 전기적으로 연결될 수 있고, 상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛의 상기 제1 형 반도체층, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛의 상기 제1 형 반도체층, 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛의 상기 제1 형 반도체층은 서로 다른 라인들에 전기적으로 연결될 수 있다.
제1 하부 오믹 전극은 상기 제1, 제2, 및 제3 서브 픽셀들 아래에 공통으로 배치될 수 있고, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛의 상기 제2 형 반도체층 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛의 상기 제2 형 반도체층은 상기 제1 하부 오믹 전극에 전기적으로 연결될 수 있다.
상기 제1 하부 오믹 전극은 반사 전극을 포함할 수 있다.
상기 반사 전극은 복수의 픽셀들에 걸쳐 연속적으로 배치될 수 있으며 상기 공통 라인을 포함할 수 있다.
제1 상부 오믹 전극, 제2 상부 오믹 전극, 및 제3 상부 오믹 전극 각각은 패드 및 돌출부를 포함할 수 있다.
각 픽셀에서, 상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛, 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛은 서로 다른 면적을 가질 수 있다.
일 실시예에 따른 디스플레이용 발광 다이오드 픽셀은 지지 기판, 제1 픽셀, 제2 픽셀, 및 제3 픽셀를 포함하되, 제1 픽셀, 제2 픽셀, 및 제3 픽셀 각각은 상기 지지 기판 상에 배치되고 수평 방향으로 서로 분리되고, 상기 제1, 제2, 및 제3 서브 픽셀 각각은 제1, 제2, 및 제3 파장을 갖는 광을 각각 방출하도록 구성되며, 제1 형 반도체층 및 제2 형 반도체층을 포함하는 제1 LED 서브 유닛, 상기 제1 LED 서브 유닛 상에 배치되고 제1 형 반도체층 및 제2 형 반도체층을 포함하는 제2 LED 서브 유닛, 및 상기 제2 LED 서브 유닛 상에 배치되고 제1 형 반도체층 및 제2 형 반도체층을 포함하는 제3 LED 서브 유닛을 포함하고, 상기 제1 서브 픽셀은 그것의 상기 제1 LED 서브 유닛으로부터 광을 방출하도록 구성되며, 상기 제2 서브 픽셀은 그것의 상기 제2 LED 서브 유닛으로부터 광을 방출하도록 구성되고, 상기 제3 서브 픽셀은 그것의 상기 제3 LED 서브 유닛으로부터 광을 방출하도록 구성된다.
일 실시예에 따른 디스플레이용 발광 다이오드 픽셀은 제1 LED 서브 유닛을 포함하는 제1 서브 픽셀, 제2 LED 서브 유닛을 포함하는 제2 서브 픽셀, 및 제3 LED 서브 유닛을 포함하는 제3 서브 픽셀을 포함한다. 상기 제1, 제2, 및 제3 LED 서브 유닛 각각은 제1 형 반도체층 및 제2 형 반도체층을 포함하고, 상기 제1, 제2, 및 제3 LED 서브 유닛은 제1 방향으로 서로 분리되며, 서로 다른 평면에 배치되고, 상기 제1 방향으로 서로 중첩되지 않는다.
상기 제1 LED 서브 유닛, 제2 LED 서브 유닛, 및 제3 LED 서브 유닛은 각각 서로 다른 파장의 광을 방출하도록 구성된 제1 LED 적층, 제2 LED 적층, 및 제3 LED 적층을 포함할 수 있다.
상기 제2 및 제3 서브 픽셀은 각각 상기 제2 및 제3 LED 서브 유닛 하부에 배치된 적어도 하나의 본딩층을 더 포함할 수 있다.
상기 제2 LED 서브 유닛 하부에 배치되는 본딩층의 개수는 상기 제3 LED 서브 유닛 하부에 배치된 본딩층의 개수보다 많을 수 있다.
상기 제1 및 제2 서브 픽셀은 각각 상기 제1 LED 서브 유닛 및 제2 LED 서브 유닛의 상부 측에 배치된 적어도 하나의 본딩층을 더 포함할 수 있다.
상기 제1 LED 서브 유닛의 상부 영역에 적어도 2 개의 본딩층이 배치될 수 있다.
상기 제1 서브 픽셀은, 반사층을 가지고 상기 제1 LED 서브 유닛의 하부에 배치되어 상기 제1 LED 서브 유닛의 상기 제2 형 반도체층과 오믹 접촉하는 제1 하부 오믹 전극을 더 포함할 수 있다.
상기 반사층은 상기 제2 LED 서브 유닛 및 상기 제3 LED 서브 유닛과 중첩되도록 연장될 수 있다.
상기 제2 LED 서브 유닛의 상기 제2 형 반도체층과 상기 제3 LED 서브 유닛의 상기 제2 형 반도체층은 상기 제1 하부 오믹 전극과 공통으로 전기적으로 연결될 수 있다.
상기 제1 서브 픽셀은 상기 제1 LED 서브 유닛의 상기 제1 형 반도체층과 오믹 접촉하는 제1 상부 오믹 전극을 더 포함할 수 있으며, 상기 제2 서브 픽셀은 상기 제2 LED 서브 유닛의 상기 제1 형 반도체층과 오믹 접촉하는 제2 상부 오믹 전극 및 상기 제2 LED 서브 유닛의 상기 제2 형 반도체층과 오믹 접촉하는 제2 하부 오믹 전극을 더 포함할 수 있고, 상기 제3 서브 픽셀은 상기 제3 LED 서브 유닛의 상기 제1 형 반도체층과 오믹 접촉하는 제3 상부 오믹 전극 및 상기 제3 LED 서브 유닛의 상기 제2 형 반도체층과 오믹 접촉하는 제3 하부 오믹 전극을 더 포함할 수 있고, 상기 제2 하부 오믹 전극 및 상기 제3 하부 오믹 전극은 상기 제1 하부 오믹 전극과 전기적으로 연결될 수 있다.
상기 제2 하부 오믹 전극 및 상기 제3 하부 오믹 전극 각각은 투명할 수 있다.
상기 발광 다이오드 픽셀은 상기 제1, 제2 및 제3 서브 픽셀이 배치된 지지 기판 및 상기 반사층과 상기 지지 기판 사이에 개재된 본딩층을 더 포함할 수 있다.
상기 발광 다이오드 픽셀은 상기 제1, 제2, 및 제3 서브 픽셀의 측면들을 둘러싸는 광 차단층을 더 포함할 수 있다.
상기 광 차단층은 광 반사 백색 물질 및 광 흡수 흑색 물질 중 적어도 하나를 포함할 수 있다.
상기 제1 LED 서브 유닛, 상기 제2 LED 서브 유닛, 및 상기 제3 LED 서브 유닛은 서로 다른 면적을 가질 수 있다.
디스플레이 장치는 지지 기판 상에 배열된 복수의 픽셀을 포함할 수 있으며, 상기 픽셀들 중 적어도 하나는 본 발명의 일 실시예에 따른 상기 발광 다이오드 픽셀을 포함할 수 있다.
상기 제1 LED 서브 유닛의 상기 제2 형 반도체층, 상기 제2 LED 서브 유닛의 상기 제2 형 반도체층, 및 상기 제3 LED 서브 유닛의 상기 제2 형 반도체층은 공통 라인에 전기적으로 연결될 수 있고, 상기 제1 LED 서브 유닛의 상기 제1 형 반도체층, 상기 제2 LED 서브 유닛의 상기 제1 형 반도체층, 및 상기 제3 LED 서브 유닛의 상기 제1 형 반도체층은 서로 다른 라인들에 전기적으로 연결될 수 있다.
상기 제1 서브 픽셀은 상기 제1 LED 서브 유닛의 상기 제1 형 반도체층과 오믹 접촉하는 제1 상부 오믹 전극 및 상기 제1 LED 서브 유닛의 상기 제2 형 반도체층과 오믹 접촉하는 상기 제1 하부 오믹 전극을 더 포함할 수 있으며, 상기 제2 서브 픽셀은 상기 제2 LED 서브 유닛의 제1 형 반도체층과 오믹 접촉하는 제2 상부 오믹 전극 및 상기 제2 LED 서브 유닛의 상기 제2 형 반도체층과 오믹 접촉하는 제2 하부 오믹 전극을 더 포함할 수 있고, 상기 제3 서브 픽셀은 상기 제3 LED 서브 유닛의 상기 제1 형 반도체층과 오믹 접촉하는 제3 상부 오믹 전극 및 상기 제3 LED 서브 유닛의 상기 제2 형 반도체층과 오믹 접촉하는 제3 하부 오믹 전극을 더 포함할 수 있다.
상기 제1 하부 오믹 전극은 상기 제1, 제2, 및 제3 서브 픽셀들 아래에 공통으로 배치될 수 있고, 상기 제2 LED 서브 유닛의 상기 제2 형 반도체층 및 상기 제3 LED 서브 유닛의 상기 제2 형 반도체층은 상기 제1 하부 오믹 전극에 전기적으로 연결될 수 있다.
상기 제1 하부 오믹 전극은 반사 전극을 포함할 수 있다.
상기 반사 전극은 복수의 픽셀들에 걸쳐 연속적으로 배치될 수 있으며 상기 공통 라인을 포함할 수 있다.
상기 제1 상부 오믹 전극, 상기 제2 상부 오믹 전극, 및 상기 제3 상부 오믹 전극 각각은 패드 및 돌출부를 포함할 수 있다.
각 픽셀에서, 제1 LED 서브 유닛, 제2 LED 서브 유닛, 및 제3 LED 서브 유닛은 서로 다른 면적을 가질 수 있다.
일 실시예에 따른 디스플레이용 발광 다이오드 픽셀은, 제1 LED 서브 유닛을 포함하는 제1 서브 픽셀, 제1 LED 서브 유닛 및 그 위에 배치된 제2 LED 서브 유닛을 포함하는 제2 서브 픽셀, 및 제1 LED 서브 유닛, 제2 LED 서브 유닛, 및 그 위에 순차적으로 배치된 제3 LED 서브 유닛을 포함하는 제3 서브 픽셀을 포함하되, 상기 제1, 제2, 및 제3 LED 서브 유닛 각각은 제1 형 반도체층 및 제2 형 반도체층을 포함하며, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛은 상기 제3 서브 픽셀의 상기 제2 LED 서브 유닛으로부터 분리되고, 상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛은 상기 제2 및 제3 서브 픽셀의 제1 LED 서브 유닛들로부터 분리된다.
상기 제2 및 제3 서브 픽셀의 상기 제1 LED 서브 유닛들과 상기 제3 서브 픽셀의 상기 제2 LED 서브 유닛은 전기적으로 플로팅될 수 있다.
상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛, 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛은 서로 다른 파장의 광을 방출하도록 구성될 수 있다.
상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛으로부터 생성된 광은 상기 제2 LED 서브 유닛을 통과하지 않고 상기 발광 다이오드 픽셀의 외부로 방출되도록 구성될 수 있고, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛으로부터 생성된 광은 상기 제3 LED 서브 유닛을 통과하지 않고 상기 발광 다이오드 픽셀의 외부로 방출되도록 구성될 수 있다.
상기 발광 다이오드 픽셀은 상기 제1, 제2, 및 제3 서브 픽셀들을 덮는 절연층을 더 포함할 수 있고, 상기 절연층은 상기 제1 픽셀의 상기 제1 LED 서브 유닛의 상부면, 상기 제2 서브 픽셀의 상기 제2 LED의 상부면, 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛의 상부면에 인접한다.
상기 제2 서브 픽셀은 상기 제1 LED 서브 유닛과 상기 제2 LED 서브 유닛 사이에 개재된 제1 반사층을 더 포함할 수 있고, 상기 제3 서브 픽셀은 상기 제1 LED 서브 유닛과 상기 제2 LED 서브 유닛 사이에 개재된 제2 반사층 및 상기 제2 LED 서브 유닛과 상기 제3 LED 서브 유닛 사이에 개재된 제3 반사층을 더 포함할 수 있다.
상기 제2 서브 픽셀은 상기 제1 반사층과 상기 제1 LED 서브 유닛 사이에 개재된 제1 본딩층을 더 포함할 수 있고, 상기 제3 서브 픽셀은 상기 제2 반사층과 상기 제1 LED 서브 유닛 사이에 개재된 제2 본딩층 및 상기 제3 반사층과 상기 제2 LED 서브 유닛 사이에 개재된 제3 본딩층을 더 포함할 수 있다.
상기 제1, 제2 및 제3 본딩층 각각은 금속을 포함할 수 있다.
상기 제2 서브 픽셀은 상기 제1 본딩층으로부터 상기 제1 LED 서브 유닛을 절연하는 절연층을 더 포함할 수 있고, 상기 제3 서브 픽셀은 상기 제2 및 제3 본딩층으로부터 각각 상기 제1 LED 서브 유닛 및 상기 제2 LED 서브 유닛을 절연하는 절연층들을 더 포함할 수 있다.
상기 제1 서브 픽셀은 상기 제1 LED 서브 유닛의 상기 제1 형 반도체층과 접촉하는 제1 상부 오믹 전극 및 상기 제1 LED 서브 유닛의 상기 제2 형 반도체층과 접촉하는 제1 하부 오믹 전극을 더 포함할 수 있으며, 상기 제2 서브 픽셀은 상기 제2 LED 서브 유닛의 상기 제1 형 반도체층과 접촉하는 제2 상부 오믹 전극 및 상기 제2 LED 서브 유닛의 상기 제2 형 반도체층과 접촉하는 제2 하부 오믹 전극을 더 포함할 수 있고, 상기 제3 서브 픽셀은 상기 제3 LED 서브 유닛의 상기 제1 형 반도체층과 접촉하는 제3 상부 오믹 전극 및 상기 제3 LED 서브 유닛의 상기 제2 형 반도체층과 접촉하는 제3 하부 오믹 전극을 더 포함할 수 있다.
상기 제1 하부 오믹 전극은 상기 제1, 제2, 및 제3 서브 픽셀들 하부에 공통으로 배치되는 반사 전극을 포함할 수 있고, 상기 제1 하부 오믹 전극, 상기 제2 하부 오믹 전극, 및 상기 제3 하부 오믹 전극은 공통 라인에 전기적으로 연결될 수 있다.
상기 제2 서브 픽셀 및 제3 서브 픽셀의 LED 서브 유닛들 중 적어도 하나는 발광하도록 구성되지 않을 수 있다.
상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛, 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛은 서로 다른 면적을 가질 수 있다.
상기 발광 다이오드 픽셀은 상기 제1 LED 서브 유닛, 상기 제2 LED 서브 유닛, 및 상기 제3 LED 서브 유닛의 측면들을 둘러싸는 광 차단층을 더 포함할 수 있다.
상기 제1, 제2, 및 제3 서브 픽셀들의 상기 제1 LED 서브 유닛들 중 오직 하나만이 발광하도록 구성될 수 있다.
상기 제1, 제2, 및 제3 서브 픽셀들에서 실질적으로 서로 다른 평면으로부터 광이 방출되도록 구성될 수 있다.
일 실시예에 따른 디스플레이 장치는 지지 기판 및 상기 지지 기판 상에 배치된 복수의 픽셀들을 포함할 수 있으며, 상기 픽셀들의 적어도 하나의 픽셀은 본 발명의 일 실시예에 따른 상기 발광 다이오드 픽셀을 포함할 수 있다.
상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛의 상기 제2 형 반도체층, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛의 상기 제2 형 반도체층, 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛의 상기 제2 형 반도체층은 공통 라인에 전기적으로 연결될 수 있고, 상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛의 상기 제1 형 반도체층, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛의 상기 제1 형 반도체층, 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛의 상기 제1 형 반도체층은 서로 다른 라인들에 전기적으로 연결될 수 있다.
상기 발광 다이오드 픽셀은 상기 제1 서브 픽셀의 상기 제2 형 반도체층과 오믹 접촉을 형성하는 제1 하부 오믹 전극을 더 포함할 수 있고, 상기 제1 하부 오믹 전극은 상기 제1 LED 서브 유닛과 지지 상기 기판 사이에 배치된 반사층을 포함할 수 있다.
상기 제1 하부 오믹 전극은 상기 복수의 픽셀들에 걸쳐 연속적으로 배치될 수 있다.
상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛, 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛은 서로 다른 면적을 가질 수 있다.
상기 발광 다이오드 픽셀은 상기 제1, 제2, 제3 LED 서브 유닛들의 측면들을 덮는 광 차단층을 더 포함할 수 있다.
전술한 일반적인 설명 및 이하의 상세한 설명은 모두 예시적이고 설명적인 것이며 청구범위에 기재된 본 발명에 대한 추가적인 설명을 제공하도록 의도된 것으로 이해되어야 한다.
본 발명의 원리 및 실시예들에 따라 구성된 발광 적층 구조체는 동시에 제작할 수 있으며, 따라서, 서브 픽셀에 대응하는 각 발광 다이오드를 디스플레이 패널 상에 개별적으로 장착하는 단계를 생략할 수 있다.
본 발명의 원리 및 실시예들에 따라 구성된 발광 다이오드 및 발광다이오드들(예를 들어 마이크로 LEDs)을 이용하는 디스플레이는 웨이퍼 본딩을 통해 웨이퍼 레벨에서 제조될 수 있다.
본 발명의 추가적인 이해를 제공하기 위해 포함되고 본 명세서에 통합되며 본 명세서의 일부를 구성하는 첨부 도면은 본 발명의 예시적인 실시예를 도시하고, 이하의 상세한 설명과 함께 본 발명의 개념을 설명하는 역할을 한다.
도 1은 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이다.
도 2는 본 개시의 일 실시예에 따른 디스플레이용 발광 다이오드 픽셀을 설명하기 위한 개략적인 단면도이다.
도 3은 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 회로도이다.
도 4는 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이다.
도 5는 도 4의 디스플레이 장치에서 하나의 픽셀을 확대 도시한 평면도이다.
도 6a는 도 5의 절취선 A-A를 따라 취해진 개략적인 단면도이다.
도 6b는 도 5의 절취선 B-B를 따라 취해진 개략적인 단면도이다.
도 6c는 도 5의 절취선 C-C를 따라 취해진 개략적인 단면도이다.
도 6d는 도 5의 절취선 D-D를 따라 취해진 개략적인 단면도이다.
도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18, 도 19a 및 도 19b는 본 개시의 일 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 20은 본 개시의 또 다른 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 단면도이다.
도 21은 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이다.
도 22는 본 개시의 일 실시예에 따른 디스플레이용 발광 다이오드 픽셀을 설명하기 위한 개략적인 단면도이다.
도 23은 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 회로도이다.
도 24는 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이다.
도 25는 도 24의 디스플레이 장치에서 하나의 픽셀을 확대 도시한 평면도이다.
도 26a는 도 25의 절취선 A-A를 따라 취해진 개략적인 단면도이다.
도 26b는 도 25의 절취선 B-B를 따라 취해진 개략적인 단면도이다.
도 26c는 도 25의 절취선 C-C를 따라 취해진 개략적인 단면도이다.
도 26d는 도 25의 절취선 D-D를 따라 취해진 개략적인 단면도이다.
도 27a, 도 27b, 도 27c, 도 28a, 도 28b, 도 29a, 도 29b, 도 30a, 도 30b, 도 31a, 도 31b, 도 32a, 도 32b, 도 33a, 도 33b, 도 34a, 도 34b, 도 35a, 도 35b, 도 36a, 도 36b, 도 37a, 도 37b, 도 38, 도 39a 및 도 39b는 본 개시의 일 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 40은 본 개시의 또 다른 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 단면도이다.
도 41은 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이다.
도 42는 본 개시의 일 실시예에 따른 디스플레이용 발광 다이오드 픽셀을 설명하기 위한 개략적인 단면도이다.
도 43은 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 회로도이다.
도 44는 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이다.
도 45는 도 44의 디스플레이 장치에서 하나의 픽셀을 확대 도시한 평면도이다.
도 46a는 도 45의 절취선 A-A를 따라 취해진 개략적인 단면도이다.
도 46b는 도 45의 절취선 B-B를 따라 취해진 개략적인 단면도이다.
도 46c는 도 45의 절취선 C-C를 따라 취해진 개략적인 단면도이다.
도 46d는 도 45의 절취선 D-D를 따라 취해진 개략적인 단면도이다.
도 47a, 도 47b, 도 47c, 도 48a, 도 48b, 도 49a, 도 49b, 도 50a, 도 50b, 도 51a, 도 51b, 도 52a, 도 52b, 도 53a, 도 53b, 도 54a, 도 54b, 도 55a, 도 도 55b, 도 56a, 도 56b, 도 57, 도 58a, 도 58b 및 도 59는 본 개시의 일 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 60은 본 개시의 또 다른 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 단면도이다.
이하의 설명에서, 설명의 목적을 위하여, 본 발명의 다양한 예시적인 실시예 또는 구현예의 완전한 이해를 제공하기 위해 수많은 특정 세부 사항이 설명된다. 본 명세서에 사용되는 "실시예" 및 "구현예"는 본 명세서에 개시된 본 발명의 개념의 하나 이상을 이용하는 디바이스 또는 방법의 비제한적인 예를 나타내는 상호교체 가능한 단어이다. 그러나, 다양한 예시적인 실시예가 이들 특정 세부 사항을 이용하지 않거나 하나 이상의 등가 배열체를 이용하여 실시될 수 있다는 것을 명백히 알 수 있다. 다른 예에서, 공지된 구조 및 디바이스가, 다양한 예시적인 실시예를 불필요하게 모호하게 하는 것을 피하기 위해, 블록도 형태로 도시된다. 또한, 다양한 예시적인 실시예가 서로 다를 수 있지만, 배타적일 필요는 없다. 예를 들어, 예시적인 실시예의 특정 형상, 구성 및 특성은 본 발명의 개념을 벗어나지 않는 한도 내에서 다른 예시적인 실시예에서 사용되거나 구현될 수 있다.
달리 명시되지 않는 한, 도시된 예시적인 실시예는, 본 발명의 개념이 실제로 구현될 수 있는 몇몇 방식의 변화하는 세부 사항의 예시적인 특징을 제공하는 것으로 이해되어야 한다. 그러므로, 달리 명시되지 않는 한, 다양한 실시예의 특징부, 구성요소, 모듈, 층, 막, 패널, 영역 및/또는 양태 등(이하, 개별적으로 또는 집합적으로 "요소"로 지칭됨)은 본 발명의 개념을 벗어나지 않는 한도 내에서 다르게 조합되고, 분리되고, 상호 교체되고 그리고/또는 재배열될 수 있다.
첨부한 도면에서의 단면-해칭 및/또는 음영의 사용은 일반적으로 인접한 요소 사이의 경계를 명확화하기 위해 제공된다. 이와 같이, 단면-해칭 또는 음영의 존재뿐만 아니라 부재도, 명시되지 않는 한, 요소의 특정 재료, 재료 상태량, 치수, 비율, 예시된 요소 사이의 공통성 및/또는 임의의 다른 특성, 속성, 상태량 등에 대한 어떠한 선호도 또는 요구도를 의미하거나 나타내지는 않는다. 또한, 첨부한 도면에서, 요소의 크기 및 상대적인 크기는 명확성 및/또는 설명적인 목적을 위해 과장될 수 있다. 예시적인 실시예가 다르게 구현될 수 있을 때, 특정 공정 순서는 설명된 순서와 다르게 수행될 수 있다. 예를 들어, 두 개의 연속적으로 설명된 공정이 실질적으로 동시에 수행되거나 또는 설명된 순서와 반대인 순서로 수행될 수 있다. 또한, 동일한 참조 부호는 동일한 요소를 나타낸다.
층과 같은 요소가 다른 요소 또는 층 "상에 있거나", 그"에 연결되거나" 또는 그"에 결합되는" 것으로서 언급될 때, 상기 요소는 직접적으로 다른 요소 또는 층 상에 있거나, 그에 연결되거나 그에 결합될 수 있고, 또는 개재 요소 또는 층이 존재할 수 있다. 그러나, 요소 또는 층이 다른 요소 또는 층 "상에 직접 있거나", 그"에 직접 연결되거나" 또는 그"에 직접 결합되는" 것으로서 언급될 때, 개재 요소 또는 층이 존재하지 않는다. 이를 위해, "연결된" 이라는 용어는, 개재 요소이 있는 상태에서 또는 없는 상태에서, 물리적인, 전기적인 및/또는 유체적인 연결을 지칭할 수 있다. 또한, D1-축, D2-축, 및 D3-축은 x, y, 및 z-축과 같은 직교 좌표계의 세 개의 축으로 제한되지 않으며, 더욱 넓은 의미로 해석될 수 있다. 예를 들어, D1-축, D2-축, 및 D3-축은 서로 직각일 수 있고, 또는 서로 직각이 아닌 서로 다른 방향을 나타낼 수 있다. 본 개시의 목적을 위해, "X, Y, 및 Z 중 하나 이상" 및 "X, Y, 및 Z로 이루어진 그룹으로부터 선택된 하나 이상"은 오직 X, 오직 Y, 오직 Z, 또는, 예컨대, XYZ, XYY, YZ, 및 ZZ와 같은, X, Y, 및 Z 중 두 개 이상의 임의의 조합으로서 해석될 수 있다. 본 명세서에 사용되는 용어 "및/또는"은 연관된 리스트된 물품 중 하나 이상의 임의의 및 모든 조합을 포함한다.
비록 용어 "제1", "제2" 등이 다양한 형태의 요소를 설명하기 위해 본 명세서에서 사용될 수 있지만, 이들 요소가 이들 용어에 의해 한정되어서는 아니 된다. 이들 용어는 하나의 요소를 다른 하나의 요소와 구별하기 위해 사용된다. 그러므로, 이하에서 논의되는 제1 요소는 본 개시의 가르침을 이탈하지 않는 한도 내에서 제2 요소로 명명될 수 있다.
"밑에", "아래에", "바로 밑에", "하부의", "위에", "상부의", "상방에", "보다 높은",(예를 들어, "측벽"에서와 같이) "측부" 등과 같은 공간적으로 상대적인 용어는 설명적인 목적을 위해 그리고, 그에 의해, 도면에 도시된 바와 같은 하나의 요소와 다른 요소(들)와의 관계를 설명하기 위해, 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위에 부가하여 사용, 작동 및/또는 제조 중인 장치의 서로 다른 방위를 포함하도록 의도된다. 예를 들어, 도면에서의 장치가 뒤집히면, 다른 요소 또는 특징부 "아래에" 또는 "밑에"로서 설명된 요소는 다른 요소 또는 특징부의 "위에" 배향될 것이다. 그러므로, "아래에"라는 예시적인 용어는 위 및 아래의 방위를 모두 포함할 수 있다. 또한, 장치는 다르게 배향될 수 있고(예를 들어, 90° 회전되거나 다른 방위에 배향될 수 있고), 이와 같이, 본 명세서에서 사용되는 공간적으로 상대적인 서술어는 대응적으로 해석될 수 있다.
본 명세서에서 사용되는 전문 용어는 특정 실시예를 설명하기 위한 것이며 한정적인 것은 아니다. 본 명세서에서 사용되는 단수 형태는, 문맥상 명확하게 다르게 지시하지 않는 한, 복수의 형태를 또한 포함한다. 또한, 본 명세서에서 사용되는 "구비한다", "구비하는", "포함한다", 및/또는 "포함하는" 이라는 용어는 언급된 특징, 정수, 단계, 작동, 요소, 구성요소 및/또는 그 그룹의 존재를 명시하지만, 하나 이상의 다른 특징, 정수, 단계, 작동, 요소, 구성요소, 및/또는 그 그룹의 존재 또는 부가를 배제하지는 않는다. 또한, 본 명세서에서 사용되는 용어 "실질적으로", "약" 및 기타 유사한 용어는 정도를 나타내는 용어가 아닌 근사도를 나타내는 용어로서 사용되며, 이와 같이, 당 업계에서 통상의 지식을 가진 자에 의해 인식될 수 있는, 측정된, 계산된 그리고/또는 제공된 값의 고유한 편차를 설명하기 위해 사용된다.
다양한 예시적인 실시예가, 이상화된 예시적인 실시예 및/또는 중간 구조물의 개략적인 예시도인, 단면 및/또는 분해 예시도를 참조하여 이하에 설명된다. 이와 같이, 예를 들어, 제조 기법 및/또는 공차의 결과로서 예시도의 형상으로부터의 변형이 예상될 수 있다. 그러므로, 본 명세서에 개시된 예시적인 실시예는 반드시 특정의 도시된 영역의 형상에 한정되는 것으로 해석되어서는 아니 되며, 예를 들어, 제조에 기인하여 발생되는 형상에 있어서의 편차를 포함하는 것으로 해석되어야 한다. 이러한 방식으로, 도면에 도시된 영역은 본질적으로 개략적일 수 있고, 이 영역의 형상은 디바이스의 영역의 실제 형상을 반영하지 않을 수 있으며, 이와 같이, 반드시 한정적인 의미를 갖는 것으로 의도되지는 않는다.
달리 정의되지 않는 한, 본 명세서에서 사용되는(기술적이거나 과학적인 용어를 포함하는) 모든 용어는 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 통상적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명시적으로 정의되지 않는 한, 이상적이거나 지나치게 형식적인 관점에서 해석되어서는 아니 된다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들을 상세히 설명한다. 본 명세서에서 사용되는, 예시적인 실시예에 따른 발광 다이오드 픽셀 또는 발광 다이오드는, 당 업계에 공지된 바와 같이 약 10,000 ㎛2 미만의 표면적을 갖는 마이크로 LED를 포함할 수 있다. 다른 예시적인 실시예에서, 마이크로 LED는 특정 응용예에 따라 약 4,000 ㎛2 미만 또는 약 2,500 ㎛2 미만의 표면적을 가질 수 있다.
도 1은 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이고, 도 2는 본 개시의 일 실시예에 따른 디스플레이 장치의 발광 다이오드 픽셀을 설명하기 위한 개략적인 단면도이다.
도 1을 참조하면, 디스플레이 장치(1000)는 지지 기판(51) 및 지지 기판(51) 상에 배열된 복수의 픽셀들(100)을 포함한다. 픽셀들(100) 각각은 제1, 제2, 및 제3 서브 픽셀들(R, G, B)을 포함한다.
도 2를 참조하면, 지지 기판(51)은 LED 적층들(23, 33, 43)을 지지한다. 지지 기판(51)은 그것의 표면 또는 내부에 회로를 가질 수 있으나, 이에 한정되는 것은 아니다. 지지 기판(51)은 예컨대 사파이어 기판, 글래스 기판, Si 기판, 또는 Ge 기판을 포함할 수 있다.
제1 내지 제3 서브 적층들(R, G, B) 각각은 제1 LED 적층(23), 제2 LED 적층(33), 및 제3 LED 적층(43)을 포함한다. 제1 LED 적층(23), 제2 LED 적층(33), 및 제3 LED 적층(43) 각각은 n형 반도체층, p형 반도체층, 및 이들 사이에 개재된 활성층을 포함한다. 활성층은 다중 양자우물 구조를 가질 수 있다.
본 실시예에 따르면, 제1 LED 적층(23)은 적색광을 발하는 무기 발광 다이오드일 수 있으며, 제2 LED 적층(33)은 녹색광을 발하는 무기 발광 다이오드일 수 있고, 제3 LED 적층(43)은 청색광을 발하는 무기 발광 다이오드일 수 있다. 제1 LED 적층(23)은 GaInP 계열의 우물층을 포함할 수 있으며, 제2 LED 적층(33) 및 제3 LED 적층(43)은 GaInN 계열의 우물층을 포함할 수 있다.
제1 서브 픽셀(R)은 제1 LED 적층(23)으로부터 광을 방출하도록 구성되고, 제2 서브 픽셀(G)은 제2 LED 적층(33)으로부터 광을 방출하도록 구성되고, 제3 서브 픽셀(B)은 제3 LED 적층으로부터 광을 방출하도록 구성된다. 제1 내지 제3 LED 적층들(23, 33, 43)은 독립적으로 구동될 수 있다.
제1 서브 픽셀(R)의 제2 LED 적층(33) 및 제3 LED 적층(43)은 전기적으로 플로팅되며, 제2 서브 픽셀(G)의 제1 LED 적층(23) 및 제3 LED 적층(43)은 전기적으로 플로팅되고, 제3 서브 픽셀(B)의 제1 LED 적층(23) 및 제2 LED 적층(33)은 전기적으로 플로팅된다. 각 서브 픽셀에서 전기적으로 플로팅된 LED 적층들은 외부로부터 전류가 공급되는 전류 경로로부터 격리되고 분리되기 때문에, 전기적으로 플로팅된 LED 적층들은 구동될 수 없다. 이에 따라, 플로팅된 LED 적층들은 실질적으로 서로 나란하도록 서브 픽셀들(R, G, B) 각각의 상부 표면을 평탄화하는 더미 적층들일 수 있다.
도 2에 도시한 바와 같이, 제1 서브 픽셀(R)의 제1 LED 적층(23)으로부터 생성된 광은 제2 LED 적층(33) 및 제3 LED 적층(43)을 통해 외부로 방출된다. 또한, 제2 서브 픽셀(G)의 제2 LED 적층(33)으로부터 생성된 광은 제3 LED 적층(43)을 통해 외부로 방출된다 또한, 제3 서브 픽셀(B)의 제3 LED 적층(43)에서 생성된 광은 제1 및 제2 LED 적층들(23, 33)을 통과하지 않고 외부로 방출될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니다. 발광 다이오드 픽셀이 당 업계에 공지된 바와 같이 약 10,000 μm2 미만, 또는 다른 실시예들에서 약 4,000 μm2 또는 2,500 μm2 미만의 표면 면적을 갖는 마이크로 LED를 포함하는 경우, 제1 에피 택시 적층(20)은 적색광, 녹색광 및 청색광 중 어느 하나를 방출하고, 제2 및 제3 에피 택시 적층(30, 40)은 마이크로 LED의 작은 폼 팩터로 인해, 동작에 악영향을 미치지 않으면서, 적색광, 녹색광 및 청색광 중 서로 다른 하나의 광을 방출할 수 있다.
도 3은 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 회로도이다.
도 3을 참조하면, 본 개시의 일 실시예에 따른 디스플레이 장치는 수동 매트릭스 방식으로 구동될 수 있다. 도 1 및 도 2를 참조하여 설명한 바와 같이, 하나의 픽셀은 제1 내지 제3 서브 픽셀들(R, G, B)을 포함한다. 제1 서브 픽셀(R)의 제1 LED 적층(23)은 제1 파장을 갖는 광을 방출하고, 제2 서브 픽셀(G)의 제2 LED 적층(33)은 제2 파장을 갖는 광을 방출하고, 제3 서브 픽셀(B)의 제3 LED 적층(43)은 제3 파장을 갖는 광을 방출한다. 제1 내지 제3 서브 픽셀들(R, G, B)의 애노드들은 공통 라인, 예를 들어 데이터 라인(Vdata 25)에 연결될 수 있고, 캐소드들은 서로 다른 라인들에, 예를 들어 스캔 라인들(Vscan 71, 73, 75)에 연결될 수 있다.
예를 들어, 제1 픽셀에서, 제1 내지 제3 서브 픽셀들(R, G, B)의 애노드들은 데이터 라인(Vdata1)에 공통으로 연결되고, 캐소드들은 스캔 라인들(Vscan1-1, Vscan1-2, Vscan1-3)에 각각 연결된다. 따라서, 동일한 픽셀의 서브 픽셀들(R, G, B)을 개별적으로 구동할 수 있다.
또한, 서브 픽셀들(R, G, B) 각각의 LED 적층들(23, 33, 43) 각각은 펄스폭 변조 방식 또는 전류 세기를 변경하여 구동될 수 있다. 이와 달리, 제1 내지 제3 LED 적층들(23, 33, 43)의 면적 조정을 통해 휘도가 조정될 수 있다. 예를 들어, 시감도가 낮은 적색광을 방출할 수 있는 제1 서브 픽셀(R)은 제2 서브 픽셀(G) 또는 제3 서브 픽셀(B)보다 큰 면적을 갖도록 형성될 수 있다.
도 4는 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이다.
도 4를 참조하면, 도 3의 회로도에 도시된 본 개시의 일 실시예에 따른 디스플레이 장치(1000A)는 지지 기판(51) 상에 배치된 복수의 픽셀(100A)을 포함할 수 있다(도 5 참조). 서브 픽셀들(R, G, B) 각각은 반사 전극(25) 및 배선 라인들(71, 73, 75)에 연결된다. 도 3에 도시한 바와 같이, 반사 전극(25)은 데이터 라인(Vdata)에 대응할 수 있고, 배선 라인들(71, 73, 75)은 스캔 라인들(Vscan)에 대응할 수 있다.
픽셀들(100A)은 매트릭스 형태로 배열될 수 있으며, 각 픽셀에서 서브 픽셀들(R, G, B)의 애노드들은 반사 전극(25)에 공통으로 연결되고, 캐소드들은 서로 분리된 배선 라인들(71, 73, 75)에 연결된다. 연결부들(71a, 73a, 75a)은 배선 라인들(71, 73, 75)을 서브 픽셀들(R, G, B)에 연결할 수 있다.
도 5는 도 4의 디스플레이 장치에서 하나의 픽셀 100A를 확대 도시한 평면도이다. 도 6a, 도 6b, 도 6c, 및 도 6d는 각각 도 5의 절취선 A-A, B-B, C-C, 및 D-D 선을 따라 취해진 개략적인 단면도들이다.
도 4, 도 5, 도 6a, 도 6a, 도 6b, 도 6c, 및 도 6d를 참조하면, 디스플레이 장치(1000A)는 지지 기판(51), 복수의 픽셀들(100A), 제1 내지 제3 서브 픽셀들(R, G, B), 제1 LED 적층(23), 제2 LED 적층(33), 제3 LED 적층(43), 반사 전극(25, 또는 제1-2 오믹 전극), 제1-1 오믹 전극(29), 제2-1 오믹 전극(39), 제2-2 오믹 전극(35), 제3-1 오믹 전극(49), 제3-2 오믹 전극(45), 제1 색 필터(37), 제2 색 필터(47), 친수성 재료층들(56, 58), 제1 본딩층(53), 제2 본딩층(55), 제3 본딩층(57), 제1 보호층(61), 광 차단 재료(63), 제2 보호층(65), 제3 보호층(67), 배선 라인들(71, 73, 75), 및 연결부들(71a, 73a, 75a, 77a, 77b)을 포함할 수 있다.
지지 기판(51)은 LED 적층들(23, 33, 43)을 지지한다. 지지 기판(51)은 그것의 표면 또는 내부에 회로를 포함할 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 지지 기판(51)은 예컨대, 글래스 기판, 사파이어 기판, Si 기판, 또는 Ge 기판을 포함할 수 있다.
제1 LED 적층(23)은 제1 도전형 반도체층(23a) 및 제2 도전형 반도체층(23b)을 포함한다. 제2 LED 적층(33)은 제1 도전형 반도체층(33a) 및 제2 도전형 반도체층(33b)을 포함한다. 제3 LED 적층(43)은 제1 도전형 반도체층(43a) 및 제2 도전형 반도체층(43b)을 포함한다. 또한, 활성층들은, 각각 제1 도전형 반도체층들(23a, 33a, 43a)과 제2 도전형 반도체층들(23b, 33b, 43b) 사이에 개재될 수 있다.
일 실시예에서, 제1 도전형 반도체층들(23a, 33a, 43a) 각각은 n형 반도체층일 수 있고, 제2 도전형 반도체층들(23b, 33b, 43b) 각각은 p형 반도체층일 수 있다. 몇몇 실시예들에서, 표면 텍스처링에 의해 제1 도전형 반도체층들(23a, 33a, 43a)의 적어도 하나의 표면 상에 거칠어진 면이 형성될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 몇몇 실시예들에서 각 LED 적층의 반도체층들의 유형은 달라질 수 있다.
제1 LED 적층(23)은 지지 기판(51)에 가깝게 배치되며, 제2 LED 적층(33)은 제1 LED 적층(23) 상부에 배치되고, 제3 LED 적층(43)은 제2 LED 적층(33) 상부에 배치된다. 제1 LED 적층(23)에서 생성된 광은 제2 및 제3 LED 적층들(33, 43)을 투과하여 외부로 방출될 수 있다. 또한, 제2 LED 적층(33)에서 생성된 광은 제3 LED 적층(43)을 투과하여 외부로 방출될 수 있다.
제1 본딩층(23), 제2 본딩층(33), 및 제3 본딩층(43)의 재료들은 도 1을 참조하여 설명한 것과 실질적으로 동일할 있으며, 따라서, 중복을 피하기 위해 상세한 설명은 생략하기로 한다.
반사 전극(25)은 제1 LED 적층(23)의 하부면, 예를 들어 제2 도전형 반도체층(23b)과 오믹 접촉을 한다. 반사 전극(25)은 제1 내지 제3 서브 픽셀들(R, G, B)의 제1 LED 적층emf(23)에 공통으로 연결될 수 있다. 나아가, 반사 전극(25)은 데이터 라인(Vdata)으로서 복수의 픽셀들(100a)에 공통으로 연결될 수 있다.
반사 전극(25)은 예컨대, 제1 LED 적층(23)의 제2 도전형 반도체층(23b)과 오믹 접촉하는 재료층으로 형성될 수 있으며, 제1 LED 적층(23)에서 생성된 광, 예컨대 적색광을 반사시킬 수 있는 반사층을 포함할 수 있다.
반사 전극(25)은 오믹 반사층을 포함할 수 있으며, 예를 들어 Au-Zn 합금 또는 Au-Be 합금으로 형성될 수 있다. 이들 합금은 적색 범위의 광에 대해 높은 반사율을 가지며, 제2 도전형 반도체층(23b)과 오믹 접촉을 한다.
제1-1 오믹 전극(29)은 제1 서브 픽셀(R)의 제1 도전형 반도체층(23a)과 오믹 접촉을 한다. 제2 서브 픽셀(G) 및 제3 서브 픽셀(B)의 제1 LED 적층들(23)이 전기적으로 플로팅되도록 오믹 전극(29)은 제2 서브 픽셀(B) 및 제3 서브 픽셀(B) 각각의 제1 도전형 반도체층(23a) 상에 형성되지 않을 수 있다. 제1-1 오믹 전극(29)은 패드 영역 및 연장부(도 9a 참조)를 포함할 수 있으며, 연결부(75a)는 도 6b에 도시한 바와 같이 제1-1 오믹 전극(29)의 패드 영역에 연결될 수 있다.
제2-1 오믹 전극(39)은 제2 서브 픽셀(G)의 제2 LED 적층(33)의 제1 도전형 반도체층(33a)과 오믹 접촉을 한다. 제1 서브 픽셀(R) 및 제3 서브 픽셀(B)의 제2 LED 적층들(33)이 전기적으로 플로팅되도록, 오믹 전극(39)은 제1 서브 픽셀(R) 및 제3 서브 픽셀(B) 각각의 제1 도전형 반도체층(33a) 상에 형성되지 않을 수 있다.
제2-1 오믹 전극(39)은 패드 영역 및 연장부를 포함할 수 있으며, 연결부(75a)는 도 6c에 도시한 바와 같이 제2-1 오믹 전극(39)의 패드 영역에 연결될 수 있다.
제2-2 오믹 전극(35)은 제1 내지 제3 서브 픽셀들(R, G, B) 각각의 제2 LED 적층(33)의 제2 도전형 반도체층(33b)과 오믹 접촉을 한다. 제2-2 오믹 전극(35)은 제1 LED 적층(23)으로부터 생성된 광에 대해 투명할 수 있고, 예를 들어 금속층 또는 도전성 산화물층으로 형성될 수 있다.
제2 서브 픽셀(G)의 제2-2 오믹 전극(35) 상에 전극 패드(36)가 형성된다. 전극 패드(36)는 제2 서브 픽셀(G)의 제2-2 오믹 전극(35) 상에 제한적으로 배치될 수 있으며, 제1 서브 픽셀(R) 또는 제3 서브 픽셀(B)의 제2-2 오믹 전극(35) 상에는 배치되지 않을 수 있다. 연결부(77b)는 전극 패드(36)에 연결될 수 있다.
제3-1 오믹 전극(49)은 제3 서브 픽셀(B)의 제3 LED 적층(43)의 제1 도전형 반도체층(43a)과 오믹 접촉을 한다. 제1 서브 픽셀(R) 및 제2 서브 픽셀(G)의 제3 LED 적층들(43)이 전기적으로 플로팅되도록, 오믹 전극(49)은 제1 서브 픽셀(R) 및 제2 서브 픽셀(G) 각각의 제1 도전형 반도체층(43a) 상에 형성되지 않을 수 있다.
제3-1 오믹 전극(49)은 패드 영역 및 연장부(도 12a 참조)를 포함할 수 있으며, 연결부(71a)는 도 6d에 도시한 바와 같이 제3-1 오믹 전극(49)의 패드 영역에 연결될 수 있다.
제3-2 오믹 전극(45)은 제1 내지 제3 서브 픽셀들(R, G, B) 각각의 제3 LED 적층(43)의 제2 도전형 반도체층(43b)과 오믹 접촉을 한다. 제3-2 오믹 전극(45)은 제1 LED 적층(23)과 제2 LED 적층(33)으로부터 생성된 광에 대해 투명할 수 있고, 예를 들어 금속층 또는 도전성 산화물층으로 형성될 수 있다.
제3 서브 픽셀(B)의 제3-2 오믹 전극(45) 상에 전극 패드(46)가 형성된다. 전극 패드(46)는 제3 서브 픽셀(B)의 제3-2 오믹 전극(45) 상에 제한적으로 배치될 수 있으며, 제1 서브 픽셀(R) 또는 제2 서브 픽셀(G)의 제3-2 오믹 전극(45) 상에는 배치되지 않을 수 있다. 연결부(77a)는 전극 패드(46)에 연결될 수 있다.
반사 전극(25), 제2-2 오믹 전극(35), 및 제3-2 투명 전극(45)은 각 LED 적층의 p형 반도체층에 오믹 콘택하여 전류 분산을 도울 수 있으며, 제1-1 오믹 전극(29), 제2-1 오믹 전극(39), 및 제3-1 오믹 전극(49)은 각 LED 적층의 n형 반도체층에 오믹 콘택하여 전류 분산을 도울 수 있다.
각 서브 픽셀(R, G, B)에서, 제1 색 필터(37)가 제1 LED 적층(23)과 제2 LED 적층(33) 사이에 배치될 수 있다. 또한, 제2 색 필터(47)는 제2 LED 적층(33)과 제3 LED 적층(43) 사이에 배치될 수 있다. 제1 색 필터(37)는 제2 LED 적층(33)에서 생성된 광을 반사시키며 제1 LED 적층(23)에서 생성된 광을 투과시킨다. 한편, 제2 색 필터(47)는 제3 LED 적층(43)에서 생성된 광을 반사시키며 제1 및 제2 LED 적층들(23, 33)에서 생성된 광을 투과시킨다. 이에 따라, 제1 LED 적층(23)에서 생성된 광은 제2 LED 적층(33) 및 제3 LED 적층(43)을 통해 외부로 방출될 수 있으며, 제2 LED 적층(33)에서 생성된 광은 제3 LED 적층(43)을 통해 외부로 방출될 수 있다. 이러한 방식으로, 제2 LED 적층(33)에서 생성된 광이 제1 LED 적층(23)으로 입사하는 것이 방지되고, 제3 LED 적층(43)에서 생성된 광이 제2 LED 적층(33)으로 입사하는 것이 방지되며, 따라서 광 손실을 방지할 수 있다.
몇몇 실시예들에 있어서, 제1 색 필터(37)는 제3 LED 적층(43)에서 생성된 광을 반사시킬 수도 있다.
제1 및 제2 색 필터(37, 47)는 예컨대, 낮은 주파수 영역, 즉 장파장 영역만 통과시키는 저역 통과 필터(low pass filter), 정해진 파장 대역만 통과시키는 밴드 패스 필터(band pass filter) 또는 정해진 파장 대역만 차단하는 밴드 스탑 필터(band stop filter)일 수 있다. 특히, 제1 및 제2 색 필터들(37, 47)은 분포 브래그 반사기(DBR)를 포함할 수 있다. 상기 분포 브래그 반사기는 굴절률이 서로 다른 절연층을 교대로 적층하여 형성될 수 있으며, 예를 들어, TiO2와 SiO2를 교대로 적층하여 형성될 수 있다. 또한, 분포 브래그 반사기의 스탑 밴드는 TiO2와 SiO2의 두께를 조절하여 제어될 수 있다. 상기 저역 투과 필터 및 밴드 패스 필터 또한 굴절률이 서로 다른 절연층을 교대로 적층하여 형성될 수 있다.
제1 본딩층(53)은 제1 LED 적층(23)을 지지 기판(51)에 결합한다. 도시한 바와 같이, 반사 전극(25)이 제1 본딩층(53)에 인접할 수 있다. 제1 본딩층(53)은 광 투과성일 수도 있고 광 불투과성일 수도 있다. 제1 본딩층(53)은 유기물 또는 무기물 재료로 형성될 수 있다. 유기물 재료의 예로는 SU8, 폴리메틸메타아크릴레이트(poly(methylmethacrylate): PMMA), 폴리이미드, 파릴렌, 벤조시클로부틴(Benzocyclobutene:BCB) 등을 들 수 있으며, 무기물 재료의 예로는 Al2O3, SiO2, SiNx 등을 들 수 있다. 유기물층은 고진공 고압에서 본딩될 수 있으며, 무기물층들은 예컨대 화학기계적 연마 처리로 표면을 평탄화한 후, 플라즈마 등을 이용하여 표면 에너지를 조절하고, 이를 이용하여 고진공에서 본딩될 수 있다. 제1 본딩층(53)은 투명 스핀-온-글래스(SOG)로 형성될 수도 있다. 특히, 광을 흡수할 수 있는 흑색 에폭시 수지로 형성된 본딩층이 제1 본딩층(53)으로 사용되어, 디스플레이 장치의 콘트라스트를 향상시킬 수 있다.
제2 본딩층(55)은 제2 LED 적층(33)을 제1 LED 적층(23)에 결합한다. 제2 본딩층(55)은 투명 유기물 또는 투명 무기물 재료로 형성될 수 있다. 유기물 재료의 예로는 SU8, 폴리메틸메타아크릴레이트(poly(methylmethacrylate): PMMA), 폴리이미드, 파릴렌, 벤조시클로부틴(Benzocyclobutene:BCB) 등을 들 수 있으며, 무기물 재료의 예로는 Al2O3, SiO2, SiNx 등을 들 수 있다. 또한, 제2 본딩층(55)은 투명 스핀-온-글래스(SOG)로도 형성될 수도 있다. 도시한 바와 같이, 제2 본딩층(55)은 제1 LED 적층(23)에 인접할 수 있다. 또한, 제2 본딩층(55)은 제1 색 필터(37)와 인접할 수 있다. 이 경우, 친수성 재료층(56)은 제2 본딩층(55)과 제1 색 필터(37) 사이에 개재될 수 있다.
친수성 재료층(56)은 제1 색 필터(37)의 표면 특성을 소수성에서 친수성으로 변화시키며, 따라서, 제2 본딩층(55)의 접착력이 향상되어 제2 본딩층(55)이 제1 색 필터(37)로부터 박리되는 것을 방지할 수 있다. 몇몇 실시예들에서, 제1 색 필터(37)가 친수성 하부 표면을 갖는 경우, 친수성 재료층(56)은 생략될 수 있다. 친수성 재료층(56)은, 예를 들어, 제1 색 필터(37)의 표면 상에 SiO2의 증착 또는 제1 색 필터(37) 표면의 플라즈마 변형을 통해 형성될 수 있다.
몇몇 실시예들에서, 친수성 재료층은 제1 LED 적층(23)의 표면 특성을 소수성에서 친수성으로 변경하기 위해 제1 LED 적층(23)의 표면 상에 형성될 수 있다. 또한, 제1 본딩층(53)을 형성하기 전에 반사 전극(25)의 표면 상에 추가적인 친수성 재료층이 형성될 수도 있다.
오믹 전극(29)은 제2 본딩층(55)으로 덮일 수 있다. 제2 본딩층(55)은 제1 LED 적층(23)에서 생성된 광을 투과시킨다.
제3 본딩층(57)은 제3 LED 적층(43)을 제2 LED 적층(33)에 결합한다. 제3 본딩층(57)은 투명 유기물 재료, 투명 무기물 재료 또는 제2 본딩층(55)처럼 투명 스핀-온-글라스로 형성될 수 있다. 도시한 바와 같이, 제3 본딩층(57)은 제2 LED 적층(33) 및 제2 색 필터(47)와 인접할 수 있다. 전술한 바와 같이, 친수성 재료층(58)은 제2 색 필터(47) 상에 형성될 수 있으며, 제3 본딩층(57)은 친수성 재료층(58)에 인접할 수 있다. 몇몇 실시예들에서, 추가적인 친수성 재료층이 제2 LED 적층(33)의 표면 상에 추가로 형성될 수 있다.
제1 보호층(61)은 서브 픽셀들(R, G, B)을 덮는다. 제1 보호층(61)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
광차단 재료(63)는 서브 픽셀들(R, G, B)을 둘러싼다. 광차단 재료(63)는 반사성 백색 물질 또는 광 흡수성 흑색 물질로 형성될 수 있다. 예를 들어, 광차단 재료(63)는 백색 PSR 또는 흑색 에폭시 수지로 형성될 수 있다. 광차단 재료(63)는 서브 픽셀들(R, G, B)의 측면들을 통해 방출되는 광을 차단하여 서브 픽셀들 간의 광 간섭을 방지할 수 있다.
제2 보호층(65)은 제1 보호층(61) 및 광차단 재료(63) 상에 형성될 수 있으며, 제3 보호층(67)은 제2 보호층(65) 상에 형성될 수 있다.
도 4 및 도 5에 도시한 바와 같이, 배선 라인들(71, 73, 75)은 반사 전극(25)과 실질적으로 직교하도록 배치될 수 있다. 배선 라인들(71, 75)은 제3 보호층(67) 상에 배치될 수 있으며, 연결부들(71a, 75a)을 통해 제3-1 오믹 전극(49) 및 제1-1 오믹 전극(29)에 각각 연결될 수 있다. 상기 도시된 실시예에서, 제1 보호층(61), 제2 보호층(65) 및 제3 보호층(67)은 제3-1 오믹 전극(49) 및 제1-1 오믹 전극(29)을 노출시키는 개구부들을 가질 수 있다.
배선 라인(73)은 제2 보호층(65)과 제3 보호층(67) 사이에 배치될 수 있으며, 연결부(73a)를 통해 제2-1 오믹 전극(39)과 연결될 수 있다. 본 실시예에서, 제1 보호층(61) 및 제2 보호층(65)은 제2-1 오믹 전극(39)을 노출시키는 개구부들을 갖는다.
또한, 연결부들(77a, 77b)은 제2 보호층(65)과 제3 보호층(67) 사이에 배치되고, 전극 패드들(46, 36)을 반사 전극(25)에 전기적으로 연결한다. 상기 도시된 실시예에서, 제1 보호층(61) 및 제2 보호층(65)은 전극 패드들(36, 46) 및 반사 전극(25)을 노출시키는 개구부들을 가질 수 있다.
배선 라인(71)과 배선 라인(73)은 제3 보호층(67)에 의해 서로 절연되며, 따라서, 수직 방향으로 서로 중첩되도록 배치될 수 있다.
본 실시예에서, 각 픽셀의 전극들이 데이터 라인 및 스캔 라인들에 연결되며, 배선 라인들(71, 75)이 제3 보호층(67) 상에 배치되고, 배선 라인(73)이 제2 보호층(65)과 제3 보호층(67) 사이에 배치되는 것으로 설명하였으나, 본 개시가 이에 한정되는 것은 아니다. 예컨대, 배선 라인들(71, 73, 75)은 모두 제2 보호층(65) 상에 형성되어 제3 보호층(67)으로 덮힐 수 있으며, 연결부들(71a, 75a)이 제3 보호층(67) 상에 형성될 수도 있다.
다음, 본 개시의 일 실시예에 따른 디스플레이 장치(1000A)의 제조 방법을 설명할 것이다.
도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18, 도 19a 및 도 19b는 본 개시의 일 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 7a를 참조하면, 우선, 제1 기판(21) 상에 제1 LED 적층(23)이 성장된다. 제1 기판(21)은 예컨대 GaAs 기판일 수 있다. 또한, 제1 LED 적층(23)은 AlGaInP 계열의 반도체층들로 형성될 수 있으며, 제1 도전형 반도체층(23a), 활성층 및 제2 도전형 반도체층(23b)을 포함한다.
이어서, 반사 전극(25)은 제1 LED 적층(23) 상에 형성된다. 반사 전극(25)은, 예를 들어, Au-Zn 합금 또는 Au-Be 합금으로 형성될 수 있다.
반사 전극(25)은, 예를 들어, 리프트 오프 공정에 의해 형성될 수 있으며, 특정 형상을 갖도록 패터닝될 수 있다. 예를 들어, 반사 전극(25)은 모든 서브 픽셀들(R, G, B)에 대응하는 폭 및 복수의 픽셀들을 연결하는 길이를 갖도록 패터닝될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니다. 몇몇 실시예들에서, 반사 전극(25)은 패터닝없이 제1 LED 적층(23)의 상부 표면 전체에 걸쳐 형성될 수 있거나 또는 상부 표면 상에 형성된 후에 패터닝될 수 있다.
반사 전극(25)은 제1 LED 적층(23)의 제2 도전형 반도체층(23b), 예를 들어, p형 반도체층과 오믹 접촉을 할 수 있다.
도 7b를 참조하면, 제2 기판(31) 상에 제2 LED 적층(33)이 성장되고, 제2 LED 적층(33) 상에 제2-2 오믹 전극(35) 및 제1 색 필터(37)가 형성된다. 제2 LED 적층(33)은 질화갈륨 계열의 반도체층들로 형성될 수 있으며, 제1 도전형 반도체층(33a), GaInN 우물층 및 제2 도전형 반도체층(33b)을 포함할 수 있다. 제2 기판(31)은 질화갈륨 계열의 반도체층을 성장시킬 수 있는 기판으로 제1 기판(21)과 다를 수 있다. 제2 LED 적층(33)은 예컨대 녹색광을 발하도록 GaInN의 조성비가 정해질 수 있다. 제2-2 오믹 전극(35)은 제2 LED 적층(33)의 제2 도전형 반도체층(33b), 예를 들어 p형 반도체층에 오믹 접촉한다.
도 7c를 참조하면, 제3 기판(41) 상에 제3 LED 적층(43)이 성장되고, 제3 LED 적층(43) 상에 제3-2 오믹 전극(45) 및 제2 색 필터(47)가 형성된다. 제3 LED 적층(43)은 질화갈륨 계열의 반도체층들로 형성될 수 있으며, 제1 도전형 반도체층(43a), GaInN 우물층 및 제2 도전형 반도체층(43b)을 포함할 수 있다. 제3 기판(41)은 질화갈륨 계열의 반도체층을 성장시킬 수 있는 기판으로 제1 기판(21)과 다를 수 있다. 제3 LED 적층(43)은 예컨대 청색광을 발하도록 GaInN의 조성비가 정해질 수 있다. 제3-2 오믹 전극(45)은 제3 LED 적층(43)의 제2 도전형 반도체층(43b), 예를 들어 p형 반도체층에 오믹 접촉한다.
제1 색 필터(37) 및 제2 색 필터(47)는 전술한 것과 실질적으로 동일하며, 따라서, 중복을 피하기 위해 상세한 설명은 생략한다.
제1 LED 적층(23), 제2 LED 적층(33) 및 제3 LED 적층(43)은 각각 서로 다른 기판들 상에 성장되므로, 이들의 형성 순서는 특별히 한정되지 않는다.
도 8a 및 8b를 참조하면, 이어서, 지지 기판(51) 상부 측에 제1 본딩층(53)을 매개로 도 7a의 제1 LED 적층(23)이 결합된다. 반사 전극(25)이 지지 기판(51)을 향하도록 배치되어 제1 본딩층(53)에 본딩될 수 있다. 제1 기판(21)은 화학식각 기술 등을 이용하여 제1 LED 적층(23)으로부터 제거된다. 이에 따라, 제1 LED 적층(23)의 제1 도전형 반도체층(23a)의 상면이 노출된다. 몇몇 실시예들에서, 제1 도전형 반도체층(23a)의 노출된 표면 상에 표면 텍스쳐링에 의한 거칠어진 면이 형성될 수도 있다.
이어서, 제1 LED 적층(23)의 노출된 표면 상에 제1-1 오믹 전극(29)이 형성된다. 오믹 전극(29)은, 예를 들어, Au-Te 합금 또는 Au-Ge 합금으로 형성될 수 있다. 오믹 전극(29)은 각 픽셀 영역에 형성될 수 있다. 이와 달리, 오믹 전극(29)은 제1 서브 픽셀(R)에 형성될 수 있으며, 제2 서브 픽셀(G) 또는 제2 서브 픽셀(B)에는 생략될 수 있다. 오믹 전극(29)은 도면에 도시한 바와 같이 패드 영역 및 연장부를 포함할 수 있다. 연장부는 도면에 도시한 바와 같이 반사 전극(25)의 길이 방향으로 실질적으로 연장될 수 있다.
도 9a 및 도 9b를 참조하면, 제1 LED 적층(23)은 서브 픽셀들(R, G, B)에 대응하는 영역들로 분할되도록 패터닝된다. 제1 LED 적층(23)의 분할된 영역들 각각은 반사 전극(25) 상에 배치될 수 있다. 제1-1 오믹 전극(29)은 제1 서브 픽셀(R)에 대응하는 영역에 배치될 수 있다. 제1 LED 적층(23)을 패터닝함으로써, 반사 전극(25)이 노출되며 제1 본딩층(53)의 표면도 부분적으로 노출될 수 있다. 다른 실시예들에서, 제1 본딩층(53) 상에 절연층이 배치되며, 따라서, 제1 본딩층(53)의 표면이 노출되지 않을 수도 있다.
도 10a 및 도 10b를 참조하면, 제1 LED 적층(23) 상부 측에 제2 본딩층(55)을 매개로 도 7b의 제2 LED 적층(33)이 결합된다. 제1 색 필터(37)가 제1 LED 적층(23)을 향하도록 배치되어 제2 본딩층(55)에 본딩될 수 있다. 친수성 재료층(56)은 제1 색 필터(37) 상에 형성될 수 있으며, 제2 본딩층(55)은 친수성 재료층(56)에 인접할 수 있다. 몇몇 실시예들에서, 친수성 재료층이 제1 LED 적층(23) 상에 추가로 형성될 수 있다. 제2 기판(31)은 레이져 리프트 오프 또는 화학 리프트 오프에 의해 제2 LED 적층(33)으로부터 제거된다. 이에 따라, 제2 LED 적층(33)의 제1 도전형 반도체층(33a)의 상면이 노출된다. 몇몇 실시예들에서, 제1 도전형 반도체층(33a)의 노출된 표면 상에 표면 텍스쳐링에 의한 거칠어진 면이 형성될 수도 있다.
이어서, 제1 도전형 반도체층(33a) 상에 제2-1 오믹 전극(39)이 형성된다. 도 10a에 도시한 바와 같이, 제2-1 오믹 전극(39)은 도면에 도시된 바와 같은 패드 영역 및 연장부를 포함할 수 있다. 연장부는 반사 전극(25)의 길이 방향으로 실질적으로 연장될 수 있다. 제2-1 오믹 전극(39)은 제1 도전형 반도체층(33a)과 오믹 접촉을 한다.
제2-1 오믹 전극(39)은 제2 픽셀(G)에 대응하는 영역에 형성될 수 있으며, 제1 및 제3 픽셀들(R, B)에 대응하는 영역들에는 생략될 수 있다.
도 11a 및 도 11b를 참조하면, 제2 LED 적층(33)은 서브 픽셀들(R, G, B)에 대응하는 영역들로 분할되도록 패터닝된다. 분할된 제2 LED 적층들(33)은 분할된 제1 LED 적층들(23)에 각각 대응하도록 배열된다.
보다 구체적으로, 제2 LED 적층(33)이 패터닝됨에 따라, 제2-2 오믹 전극(35)이 노출된다. 이후, 제2 서브 픽셀(G) 영역의 제2-2 오믹 전극(35) 상에 전극 패드(36)가 형성된다. 제2 서브 픽셀(G)의 영역에는 전극 패드(36)가 제한적으로 배치될 수 있다. 상기 도시된 실시예에서, 제2 LED 적층(33)은 제2 서브 픽셀(G)에 대응하는 영역에서 추가로 제거된다.
노출된 제2-2 오믹 전극(35)이 제1 서브 픽셀(R)에서 제거됨에 따라, 제1 색 필터(37)가 노출되고, 노출된 제1 색 필터(37)를 패터닝하여 제1-1 오믹 전극(29)의 패드 영역이 노출된다.
또한, 제1 색 필터(37) 및 제2 본딩층(55)은 반사 전극(25)의 일부 영역을 노출시키도록 제거될 수 있다.
도 12a 및 12b를 참조하면, 이어서, 제2 LED 적층(33) 상부 측에 제3 본딩층(57)을 매개로 도 7b의 제3 LED 적층(43)이 결합된다. 제2 색 필터(47)가 제2 LED 적층(33)을 향하도록 배치되어 제3 본딩층(57)에 본딩된다. 친수성 재료층(58)은 다른 층들 전에 제2 색 필터(47) 상에 형성될 수 있다. 몇몇 실시예들에서, 친수성 재료층이 제2 LED 적층(33) 상에 추가로 형성될 수 있다.
제3 기판(41)은 레이져 리프트 오프 또는 화학 리프트 오프에 의해 제3 LED 적층(43)으로부터 제거된다. 이에 따라, 제3 LED 적층(43)의 제1 도전형 반도체층(43a)의 상면이 노출된다. 몇몇 실시예들에서, 제1 도전형 반도체층(43a)의 노출된 표면 상에 표면 텍스쳐링에 의한 거칠어진 면이 형성될 수도 있다.
이어서, 제1 도전형 반도체층(43a) 상에 제3-1 오믹 전극(49)이 형성된다. 제3-1 오믹 전극(49)은 제1 도전형 반도체층(43a)과 오믹 접촉을 한다. 도 12a에 도시한 바와 같이, 제3-1 오믹 전극(49)은 패드 영역 및 연장부를 포함할 수 있다. 여기서, 연장부는 반사 전극(25)의 길이 방향으로 실질적으로 연장될 수 있다.
제3-1 오믹 전극(49)은 제3 픽셀(B)에 대응하는 영역에 형성될 수 있으며, 제1 및 제2 픽셀(R, G)에 대응하는 영역들에는 생략될 수 있다.
도 13a 및 도 13b를 참조하면, 제3 LED 적층(43)은 서브 픽셀들(R, G, B)에 대응하는 영역들로 분할되도록 패터닝된다. 분할된 제3 LED 적층들(43)은 분할된 제1 LED 적층들(23)에 각각 대응하도록 배열된다.
보다 구체적으로, 제3 LED 적층(43)이 패터닝됨에 따라, 제3-2 오믹 전극(45)이 노출된다. 이후, 제3 서브 픽셀(B) 영역의 제3-2 오믹 전극(45) 상에 전극 패드(46)가 형성된다. 제3 서브 픽셀(B)의 제1 LED 적층(23)의 상부 영역에는 전극 패드(46)가 제한적으로 배치될 수 있다. 상기 도시된 실시예에서, 제3 LED 적층(43)은 제1 서브 픽셀(R) 및 제2 서브 픽셀(G)에 대응하는 영역들에서 추가로 제거된다.
제3-2 오믹 전극(45)이 제거됨에 따라, 제2 색 필터(47)가 노출되며, 노출된 제2 색 필터(47), 친수성 재료층(58) 및 제3 본딩층(57)을 순차적으로 패터닝하여 제2-1오믹 전극(39)의 패드 영역, 전극 패드(36) 및 제1-1 오믹 전극(29)의 패드 영역이 노출된다.
또한, 제2 색 필터(47) 및 제2 본딩층(55)은 반사 전극(25)의 일부 영역을 노출시키도록 제거될 수 있다.
이어서, 도 14a 및 도 14b를 참조하면, 제1 보호층(61)이 형성된다. 제1 보호층(61)은 제3 LED 적층(43) 및 제2 색 필터(47)를 덮고, 또한 노출된 반사 전극(25), 전극 패드(46), 제2-1 오믹 전극(39)의 패드 영역, 전극 패드(36) 및 제1-1 오믹 전극(29)의 패드 영역을 덮는다. 제1 보호층(61)은 실질적으로 지지 기판(51)의 상부 전체를 덮을 수 있다.
다음, 도 15a 및 도 15b를 참조하면, 제1 보호층(61)을 패터닝하여 서브 픽셀들(R, G, B) 주위의 제2 색 필터(47)가 노출된다. 이어서, 제2 색 필터(47), 친수성 재료층(58), 제3 본딩층(57), 제1 색 필터(37), 친수성 재료층(56) 및 제2 본딩층(55)을 순차적으로 제거하여 반사 전극(25)이 노출된다. 제1 본딩층(53)의 표면은, 픽셀들 사이의 영역에서 상기 층들을 순차적으로 제거하여 노출될 수 있다. 이러한 방식으로, 서브 픽셀들(R, G, B) 주위에 서브 픽셀들을 둘러싸는 트렌치가 형성된다.
도 16a 및 도 16b를 참조하면, 서브 픽셀들(R, G, B)을 둘러싸는 트렌치에 광 차단 재료층이 형성될 수 있다. 광 차단 재료층은 서브 픽셀들(R, G, B)을 둘러싸도록 배치된다. 광 차단 재료층(63)은, 예를 들어, 흑색 에폭시 수지 또는 백색 PSR로 형성될 수 있으며, 각 서브 픽셀(R, G, B)의 측면을 통해 방출되는 광을 차단하여 서브 픽셀들과 픽셀들 사이의 광 간섭을 방지할 수 있다.
이어서, 도 17a 및 도 17b를 참조하면, 제1 보호층(61) 및 광 차단 재료층(63)을 덮도록 제2 보호층(65)이 형성된다. 이어서, 제1 보호층(61) 및 제2 보호층(65)은 패터닝되어 전극 패드들(36, 46)을 노출시킬 뿐만 아니라, 제1-1 오믹 전극(29), 제2-1 오믹 전극(39) 및 제3-1 오믹 전극(49)의 패드 영역들을 노출시킨다. 나아가, 반사 전극(25)은 전극 패드들(36, 46) 근처에 노출된다. 몇몇 실시예들에서, 제2 보호층(65)은 생략될 수 있다.
도 18를 참조하면, 배선 라인(73)과 연결부들(73a, 77a, 77b)이 형성된다. 연결부(73a)는 제2-1 오믹 전극(39)을 배선 라인(73)에 연결하고, 연결부(77a)는 전극 패드(46)를 반사 전극(25)에 연결하며, 연결부(77b)는 전극 패드(36)를 반사 전극(25)에 연결한다.
이어서, 도 19a 및 도 19b를 참조하면 제3 보호층(67)이 형성된다. 제3 보호층 (67)은 배선 라인(73) 및 연결부들(73a, 77a, 77b)를 덮는다. 여기서, 제3 보호층 67)은 제1-1 오믹 전극(29) 및 제3-1 오믹전극(49)의 패드 영역들을 노출시킨다.
다음, 제3 보호층(67) 상에 배선 라인들(71, 75)과 연결부들(71a, 75a)이 형성된다. 연결부(71a)는 배선 라인(71)을 제3-1 오믹 전극(49)에 연결하고 연결부(75a)는 배선 라인(75)을 제1-1 오믹 전극(29)에 연결된다.
이러한 방식으로, 도 4 및 도 5의 디스플레이 장치(1000A)를 제공할 수 있다.
본 실시예에서, 픽셀들은 수동 매트릭스 방식으로 구동되는 것으로 설명하였지만, 본 개시가 이에 한정되는 것은 아니며, 몇몇 실시예들에서, 픽셀들은 능동 매트릭스 방식으로 구동될 수도 있다.
도 20은 본 개시의 또 다른 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 단면도이다.
다시 7a를 참조하면, 반사 전극(25)은 제2 도전형 반도체층(23b) 상에 직접 형성되지만, 본 개시가 이에 한정되는 것은 아니다. 특히, 도 20을 참조하면, 반사 전극(25)은 오믹 접촉층(25a) 및 반사층(25b)을 포함할 수 있다. 오믹 접촉층(25a)은, 예를 들어, Au-Zn 합금 또는 Au-Be 합금으로 형성될 수 있으며, 반사층(25b)은 Al, Ag 또는 Au로 형성될 수 있다. 반사층(25b)이 Au로 형성되는 경우, 반사층(25b)은 제1 LED 적층(23)으로부터 생성된 광, 예를 들어 적색광에 대해 상대적으로 높은 반사율을 나타낼 수 있으며, 제2 LED 적층(33) 및 제3 LED 적층(43)으로부터 생성된 광에 대해, 예를 들어 녹색광 또는 청색광에 대해, 상대적으로 낮은 반사율을 나타낼 수 있다. 이에 따라, 반사층(25b)은, 제2 및 제3 LED 적층들(33, 43)로부터의 광을 흡수함으로써 제2 및 제3 LED 적층들(33, 43)로부터 생성되어 지지 기판(51)을 향해 진행하는 광의 간섭을 감소시킬 수 있다.
반사층(25b)과 제2 도전형 반도체층(23b) 사이에 절연층(27)이 배치될 수 있다. 절연층(27)은 제2 도전형 반도체층(23b)을 노출시키는 개구부들을 가질 수 있으며, 절연층(27)의 개구부들에는 오믹 접촉층(25a)이 형성될 수 있다.
반사층(25b)이 절연층(27)을 덮음으로써, 굴절률이 비교적 높은 제1 LED 적층(23), 굴절률이 비교적 낮은 낮은 절연층(27) 및 반사층(25b)의 적층 구조에 의해 전방향 반사기(omnidirectional reflector)가 형성될 수 있다. 반사층(25b)은 제1 LED 적층(23)의 약 50 % 이상 또는 제1 LED 적층(23)의 대부분의 영역을 덮어, 광 효율을 향상시킨다.
일 실시예에서, 반사 전극(25)은 다음 공정에 의해 형성될 수 있다. 먼저, 제1 LED 적층(23)이 기판(21) 상에 성장되고 절연층(27)이 제1 LED 적층(23) 상에 형성된다. 이어서, 절연층(27)을 패터닝함으로써 개구부(들)가 형성된다. 예를 들어, SiO2가 제1 LED 적층(23) 상에 형성되고 포토 레지스트가 그 위에 증착되며, 이어서 사진 및 현상을 통해 포토 레지스트 패턴이 형성된다. 그 후, 포토레지스 패턴을 식각 마스크로 사용하여 SiO2를 패터닝함으로써 개구부(들)이 형성된 절연층(27)이 형성될 수 있다.
그 후, 절연층(27)의 개구부(들) 내에 오믹 콘택층(25a)이 형성된다. 오믹 콘택층(25a)은 리프트 오프 기술 등을 이용하여 형성될 수 있다. 오믹 콘택층(25a)이 형성된 후, 오믹 콘택층(25a) 및 절연층(27)을 덮는 반사층(25b)이 형성된다. 반사층(25b)은 리프트 오프 기술 등을 이용하여 형성될 수 있다. 반사층(25b)은 오믹 콘택층(25a)의 일부를 덮을 수도 있으며, 도시한 바와 같이, 오믹 콘택층(25a) 전체를 덮을 수도 있다. 오믹 콘택층(25a) 및 반사층(25b)에 의해 반사 전극(25)이 형성된다. 반사 전극(25)의 형상은 전술한 반사 전극의 형상과 실질적으로 동일할 수 있으며, 따라서, 중복을 피하기 위해 상세한 설명은 생략한다.
본 개시의 실시예들에 따르면, 복수의 픽셀들이 웨이퍼 레벨에서 형성될 수 있어, 발광 다이오드들을 개별적으로 실장할 필요가 없다.
도 21은 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이고, 도 22는 본 개시의 일 실시예에 따른 디스플레이용 발광 다이오드 픽셀을 설명하기 위한 개략적인 단면도이다.
도 21을 참조하면, 본 실시예에 따른 디스플레이 장치(2000)는 지지 기판(251) 및 지지 기판(251) 상에 배열된 복수의 픽셀들(200)을 포함한다. 각각의 픽셀들(200)은 제1 내지 제3 서브 픽셀들(R, G, B)을 포함한다.
도 22를 참조하면, 지지 기판(251)은 LED 적층들(223, 233, 243)을 지지한다. 지지 기판(251)은 그것의 표면 또는 내부에 회로를 포함할 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 지지 기판(251)은 예컨대, Si 기판 또는 Ge 기판을 포함할 수 있다.
제1 서브 픽셀(R)은 제1 LED 적층(223)을 포함하고, 제2 서브 픽셀(G)은 제2 LED 적층(233)을 포함하고, 제3 서브 픽셀(B)은 제3 LED 적층(243)을 포함한다. 제1 서브 픽셀(R)은 제1 LED 적층(223)을 통해 광을 방출할 수 있으며, 제2 서브 픽셀(G)은 제2 LED 적층(233)을 통해 광을 방출하고, 제3 서브 픽셀(B)은 제3 LED 적층(243)을 통해 광을 방출할 수 있다. 제1 내지 제3 LED 적층들(223, 233, 243)은 독립적으로 구동될 수 있다.
도시한 바와 같이, 제1 LED 적층(223), 제2 LED 적층(233) 및 제3 LED 적층(243)은 서로 다른 평면에 배치될 수 있다. 도시한 바와 같이, 제2 LED 적층(233)은 제1 LED 적층(223)보다 높은 평면 상에 배치될 수 있고, 제3 LED 적층(243)은 제2 LED 적층(233)보다 높은 평면 상에 배치될 수 있다. 또한, 제1 LED 적층(223), 제2 LED 적층(233) 및 제3 LED 적층(243)은 수평 방향으로 서로 분리되며, 아울러 서로 겹치지 않을 수 있다. 이에 따라, 제1 LED 적층(223)으로부터 생성된 광은 제2 LED 적층(233) 및 제3 LED 적층(243)을 통과하지 않고 외부로 방출될 수 있고, 제2 LED 적층(233)으로부터 생성된 광은 제3 LED 적층(243)을 통과하지 않고 외부로 방출될 수 있다.
제1 LED 적층(223), 제2 LED 적층(233) 및 제3 LED 적층(243) 각각은 n형 반도체층, p형 반도체층 및 이들 사이에 개재된 활성층을 포함한다. 활성층은 다중 양자우물 구조를 가질 수 있다. 제1 내지 제3 LED 적층들(223, 233, 243)은 서로 다른 파장을 갖는 광을 방출하기 위해 서로 다른 활성층을 포함할 수 있다. 예를 들어, 제1 LED 적층(223)은 적색광을 방출하는 무기 발광 다이오드일 수 있고, 제2 LED 적층(233)은 녹색광을 방출하는 무기 발광 다이오드일 수 있으며, 제3 LED 적층(243)은 청색광을 방출하는 무기 발광 다이오드일 수 있다. 일 실시예에서, 제1 LED 적층(223)은 GaInP 계열의 우물층을 포함할 수 있고, 제2 LED 적층(233) 및 제3 LED 적층(243)은 GaInN 계열의 우물층을 포함할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 LED 적층(223), 제2 LED 적층(233) 및 제3 LED 적층(243)으로부터 방출된 광의 파장은 변경될 수 있다. 예를 들어, 제1 LED 적층(223), 제2 LED 적층(233) 및 제3 LED 적층(243)은 각각 녹색광, 청색광 및 적색광을 방출하거나, 청색광, 녹색광 및 적색광을 방출할 수도 있다.
도 23은 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 회로도이다.
도 23을 참조하면, 본 개시의 일 실시예에 따른 디스플레이 장치는 수동 매트릭스 방식으로 구동될 수 있다. 도 21 및 도 22를 참조하여 설명한 바와 같이, 하나의 픽셀은 제1 내지 제3 서브 픽셀들(R, G, B)을 포함한다. 제1 서브 픽셀(R)의 제1 LED 적층(223)은 제1 파장을 갖는 광을 방출하고, 제2 서브 픽셀(G)의 제2 LED 적층(233)은 제2 파장을 갖는 광을 방출하고, 제3 서브 픽셀(B)의 제3 LED 적층(243)은 제3 파장을 갖는 광을 방출한다. 제1 내지 제3 서브 픽셀들(R, G, B)의 애노드들은 공통 라인, 예를 들어 데이터 라인(Vdata 225)에 연결될 수 있고, 캐소드들은 서로 다른 라인들에, 예를 들어 스캔 라인들(Vscan 271, 273, 275)에 연결될 수 있다.
예를 들어, 제1 픽셀에서, 제1 내지 제3 서브 픽셀들(R, G, B)의 애노드들은 데이터 라인(Vdata1)에 공통으로 연결되고, 캐소드들은 스캔 라인들(Vscan1-1, Vscan1-2, Vscan1-3)에 각각 연결된다. 따라서, 동일한 픽셀의 서브 픽셀들(R, G, B)을 개별적으로 구동할 수 있다.
또한, LED 적층들(223, 233, 243) 각각은 펄스폭 변조 방식 또는 전류 세기를 변경하여 구동될 수 있으며, 따라서, 각 서브 픽셀의 휘도가 조절될 수 있다. 이와 달리, 제1 내지 제3 LED 적층들(223, 233, 243)의 면적 조정을 통해 휘도가 조절될 수 있다. 예를 들어, 시감도가 낮은 광을 방출하는 LED 적층, 예컨대, 제1 LED 적층(233)이 제2 LED 적층(233) 또는 제3 LED 적층(243)보다 큰 면적을 갖도록 형성될 수 있다.
도 24는 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이다.
도 24를 참조하면, 본 개시의 일 실시예에 따른 디스플레이 장치(200A)는 지지 기판(251) 상에 배치된 복수의 픽셀들(200A)을 포함한다. 서브 픽셀들(R, G, B) 각각은 반사 전극(225) 및 배선 라인들(271, 273, 275)에 연결된다. 도 23에 도시한 바와 같이, 반사 전극(225)은 데이터 라인(Vdata)에 대응할 수 있고, 배선 라인들(271, 273, 275)은 스캔 라인들(Vscan)에 대응할 수 있다.
픽셀들(200A)은 매트릭스 형태로 배열될 수 있으며, 각 픽셀에서 서브 픽셀들(R, G, B)의 애노드들은 반사 전극(225)에 공통으로 연결되고, 캐소드들은 서로 분리된 배선 라인들(271, 273, 275)에 연결된다. 연결부들(271a, 273a, 275a)은 배선 라인들(271, 273, 275)을 서브 픽셀들(R, G, B)에 연결할 수 있다.
도 25는 도 24의 디스플레이 장치에서 하나의 픽셀(200A)을 확대 도시한 평면도이고, 도 26a, 도 26b, 도 26c 및 도 26d는 각각 도 25의 절취선 A-A, B-B, C-C, D-D를 따라 취해진 개략적인 단면도들이다.
도 24, 도 25, 도 26a, 도 26a, 도 26b, 도 26c 및 도 26d를 참조하면, 디스플레이 장치(2000A)는 지지 기판(251), 복수의 픽셀들(200A), 제1 내지 제3 서브 픽셀들(R, G, B), 제1 LED 적층(223), 제2 LED 적층(233), 제3 LED 적층(243), 반사 전극(225, 또는 제1-2 오믹 전극), 제1-1 오믹 전극(229), 제2-1 오믹 전극(239), 제2-2 오믹 전극(235), 제3-1 오믹 전극(249), 제3-2 오믹 전극(245), 친수성 재료층들(256, 258), 제1 본딩층(253), 제2 본딩층(255), 제3 본딩층(257), 제1 보호층(261), 광 차단 재료(263), 제2 보호층(265), 배선 라인들(271, 273, 275) 및 연결부들(271a, 273a, 275a, 277a, 277b)을 포함할 수 있다.
지지 기판(251)은 LED 적층들(223, 233, 243)을 지지한다. 지지 기판(251)은 그것의 표면 또는 내부에 회로를 포함할 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 지지 기판(251)은 예컨대, 글래스 기판, 사파이어 기판, Si 기판 또는 Ge 기판을 포함할 수 있다.
제1 LED 적층(223)은 제1 도전형 반도체층(223a) 및 제2 도전형 반도체층(223b)을 포함한다. 제2 LED 적층(233)은 제1 도전형 반도체층(233a) 및 제2 도전형 반도체층(233b)을 포함한다. 제3 LED 적층(243)은 제1 도전형 반도체층(243a) 및 제2 도전형 반도체층(243b)을 포함한다. 또한, 활성층들은, 각각 제1 도전형 반도체층들(223a, 233a, 243a)과 제2 도전형 반도체층들(223b, 233b, 243b) 사이에 개재될 수 있다.
일 실시예에서, 제1 도전형 반도체층들(223a, 233a, 243a) 각각은 n형 반도체층일 수 있고, 제2 도전형 반도체층들(223b, 233b, 243b) 각각은 p형 반도체층일 수 있다. 몇몇 실시예들에서, 표면 텍스처링에 의해 제1 도전형 반도체층들(223a, 233a, 243a)의 표면 상에 거칠어진 표면들이 형성될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 각 LED 적층의 반도체 유형은 변경될 수 있다.
제1 LED 적층(223)이 지지 기판(251)에 가깝게 배치되며, 제2 LED 적층(233)은 제1 LED 적층(223)보다 더 높은 평면 상에 배치되고, 제3 LED 적층(243)은 제2 LED 적층(233)보다 더 높은 평면 상에 배치된다. 또한, 제2 LED 적층(233)은 제1 LED 적층(223)과 수평 방향으로 분리되며, 따라서, 제1 LED 적층(223)과 겹치지 않는다. 제3 LED 적층(243)은 제1 및 제2 LED 적층(223, 233)과 수평 방향으로 분리되며, 따라서, 제1 및 제2 LED 적층(223, 233)과 겹치지 않는다. 이에 따라, 제1 LED 적층(223)으로부터 생성된 광은 제2 LED 적층(233) 및 제3 LED 적층(243)을 통과하지 않고 외부로 방출될 수 있고, 제2 LED 적층(233)으로부터 생성된 광은 제3 LED 적층(243)을 통과하지 않고 외부로 방출될 수 있다.
제1 LED 적층(223), 제2 LED 적층(233) 및 제3 LED 적층(243)을 형성하는 재료들은 도 22를 참조하여 설명한 것과 실질적으로 동일할 수 있으며, 따라서, 중복을 피하기 위해 상세한 설명은 생략한다.
반사 전극(225)은 제1 LED 적층(223)의 하부면, 예를 들어 제2 도전형 반도체층(223b)과 오믹 접촉을 한다. 반사 전극(225)은 제1 내지 제3 서브 픽셀들(R, G, B)의 하부에 연속적으로 배치될 수 있다. 나아가, 반사 전극(225)은 복수의 픽셀들(200a)에 공통으로 연결될 수 있고, 아울러 데이터 라인(Vdata)으로 사용될 수 있다.
반사 전극(225)은 예컨대, 제1 LED 적층(223)의 제2 도전형 반도체층(223b)과 오믹 접촉하는 재료층으로 형성될 수 있으며, 제1 LED 적층(223)에서 생성된 광, 예컨대 적색광을 반사시킬 수 있는 반사층을 포함할 수 있다.
반사 전극(225)은 오믹 반사층을 포함할 수 있으며, 예를 들어 Au-Zn 합금 또는 Au-Be 합금으로 형성될 수 있다. 이들 합금은 적색 범위의 광에 대해 높은 반사율을 가지며, 제2 도전형 반도체층(223b)과 오믹 접촉을 한다.
제1-1 오믹 전극(229)은 제1 서브 픽셀(R)의 제1 도전형 반도체층(223a)과 오믹 접촉을 한다. 제1-1 오믹 전극(229)은 패드 영역 및 연장부(도 28a 참조)를 포함할 수 있으며, 연결부(275a)는 도 26b에 도시한 바와 같이 제1-1 오믹 전극(229)의 패드 영역에 연결될 수 있다.
제2-1 오믹 전극(239)은 제2 LED 적층(233)의 제1 도전형 반도체층(233a)과 오믹 접촉을 한다. 제2-1 오믹 전극(239)은 패드 영역 및 연장부(도 30a 참조)를 포함할 수 있으며, 연결부(273a)는 도 26c에 도시한 바와 같이 제2-1 오믹 전극(239)의 패드 영역에 연결될 수 있다.
제2-2 오믹 전극(235)은 제2 LED 적층(233)의 제2 도전형 반도체층(233b)과 오믹 접촉을 한다. 제2-2 오믹 전극(235)은 제1 LED 적층(223)으로부터 생성된 광에 대해 투명할 수 있고, 예를 들어 금속층 또는 도전성 산화물층으로 형성될 수 있다. 이와 달리, 제2-2 오믹 전극(235)은 투명하지 않을 수 있으며 반사 금속층을 포함할 수 있다.
제2-2 오믹 전극(235)상에 전극 패드(236)가 형성될 수 있다. 전극 패드(236)는 제2-2 오믹 전극(235)의 제한된 영역에 배치되며, 연결부(277b)는 전극 패드(236)에 연결될 수 있다.
제3-1 오믹 전극(249)은 제3 LED 적층(243)의 제1 도전형 반도체층(243a)과 오믹 접촉을 한다. 제3-1 오믹 전극(249)은 또한 패드 영역 및 연장부(도 32a 참조)를 포함할 수 있으며, 연결부(271a)는 도 26d에 도시한 바와 같이 제3-1 오믹 전극(249)의 패드 영역에 연결될 수 있다.
제3-2 오믹 전극(245)은 제3 LED 적층(243)의 제2 도전형 반도체층(243b)과 오믹 접촉을 한다. 제3-2 오믹 전극(245)은 제1 LED 적층(223)으로부터 생성된 광에 대해 투명할 수 있고, 예를 들어 금속층 또는 도전성 산화물층으로 형성될 수 있다. 이와 달리, 제3-2 오믹 전극(245)은 투명하지 않을 수 있으며 반사 금속층을 포함할 수 있다.
제3-2 오믹 전극(245)상에는 전극 패드(246)가 형성될 수 있다. 전극 패드(246)는 제3-2 오믹 전극(245)의 제한된 영역에 배치되며, 연결부(277a)는 전극 패드(246)에 연결될 수 있다.
반사 전극(225), 제2-2 오믹 전극(235) 및 제3-2 투명 전극(245)은 각 LED 적층의 p형 반도체층에 오믹 콘택하여 전류 분산을 도울 수 있으며, 제1-1 오믹 전극(229), 제2-1 오믹 전극(239) 및 제3-1 오믹 전극(249)은 각 LED 적층의 n형 반도체층에 오믹 콘택하여 전류 분산을 도울 수 있다.
제1 본딩층(253)은 제1 LED 적층(223)을 지지 기판(251)에 결합한다. 도시한 바와 같이, 반사 전극(225)이 제1 본딩층(253)에 인접할 수 있다. 제 1 본딩층(2253)은 제1 서브 픽셀(R), 제 2 서브 픽셀(G) 및 제3 서브 픽셀(B)의 하부에 연속적으로 배치될 수 있다. 제1 본딩층(253)은 광 투과성일 수도 있고 광 불투과성일 수도 있다. 제1 본딩층(253)은 유기물 또는 무기물 재료로 형성될 수 있다. 유기물 재료의 예로는 SU8, 폴리메틸메타아크릴레이트(poly(methylmethacrylate): PMMA), 폴리이미드, 파릴렌, 벤조시클로부틴(Benzocyclobutene:BCB) 등을 들 수 있으며, 무기물 재료의 예로는 Al2O3, SiO2, SiNx 등을 들 수 있다. 유기물층은 고진공 고압에서 본딩될 수 있으며, 무기물층들은 예컨대 화학기계적 연마 처리로 표면을 평탄화한 후, 플라즈마 등을 이용하여 표면 에너지를 조절하고, 이를 이용하여 고진공에서 본딩될 수 있다. 특히, 제1 본딩층(253)은 광을 흡수할 수 있는 흑색 에폭시 수지를 포함하여 디스플레이 장치의 콘트라스트를 향상시킬 수 있다. 제1 본딩층(253)은 또한 투명 스핀-온-글래스(SOG)로도 형성될 수도 있다.
제2 본딩층(255)은 제1 LED 적층(223)을 덮을 수 있으며, 제2 LED 적층(233)을 반사 전극(225)에 결합할 수 있다. 제2 본딩층(255)은 또한 제3 LED 적층(243) 하부에 배치될 수고 있다. 제1 내지 제3 서브 픽셀들(R, G, B)의 제2 본딩층들(255)은 서로 분리될 수 있다.
제2 본딩층(255)은 투명 유기물 또는 투명 무기물 재료로 형성될 수 있다. 유기물 재료의 예로는 SU8, 폴리메틸메타아크릴레이트(poly(methylmethacrylate): PMMA), 폴리이미드, 파릴렌, 벤조시클로부틴(Benzocyclobutene:BCB) 등을 들 수 있으며, 무기물 재료의 예로는 Al2O3, SiO2, SiNx 등을 들 수 있다. 또한, 제2 본딩층(255)은 투명 스핀-온-글래스(SOG)로도 형성될 수도 있다.
도시한 바와 같이, 제1 서브 픽셀(R) 영역에서, 제2 본딩층(255)은 제1 LED 적층(223)에 인접할 수 있다. 나아가, 제2 픽셀(G) 영역에서, 제2 본딩층(255)은 제2-2 오믹 전극(235)과 인접할 수 있다. 또한, 제2 본딩층(255)과 제2-2 오믹 전극(235)사이에 추가적인 친수성 재료층(256)이 더 형성될 수 있다. 친수성 재료층(256)은 제1 픽셀(R) 및 제3 픽셀(B)의 영역들에 남아있을 수 있다.
친수성 재료층(256)은 제2 본딩층(255)의 표면 특성을 소수성에서 친수성으로 변화시키며, 따라서, 제2 본딩층(255)의 접착력이 향상되어 제2 본딩층(55)이 제조 공정 또는 사용하는 동안 박리되는 것을 방지할 수 있다. 몇몇 실시예들에서, 친수성 재료층(256)은 생략될 수 있다. 친수성 재료층(256)은 제2-2 오믹 전극(235)의 표면에 SiO2를 증착하거나 제2-2 오믹 전극(235) 표면의 플라즈마 변형을 통해 형성될 수 있다.
몇몇 실시예들에서, 친수성 재료층(256)은 제1 LED 적층(223) 또는 반사 전극(225)의 표면 상에 형성될 수도 있다. 또한, 추가적인 친수성 재료층이 반사 전극(225) 또는 지지 기판(251)에 추가될 수 있다.
오믹 전극(229)은 제2 본딩층(255)으로 덮일 수 있다. 제2 본딩층(255)은 제1 LED 적층(223)에서 생성된 광을 투과시킨다.
제3 본딩층(257)은 제3 LED 적층(243)을 제2 LED 적층(233)에 결합한다. 제3 본딩층(257)은 투명 유기물 재료, 투명 무기물 재료 또는 제2 본딩층(255) 와 같이 투명 스핀-온-글라스로 형성될 수 있다. 도시한 바와 같이, 제3 본딩층(257)은 제1 서브 픽셀(R) 영역에서 제2 본딩층(255) 상부에 배치될 수 있고, 제2 서브 픽셀(G) 영역에서 제2 LED 적층(233)을 덮을 수 있다. 상술한 바와 같이, 친수성 재료층(258)은 제3-2 오믹 전극(245) 아래에 형성되며, 제3 본딩층(257)은 친수성 재료층(258)에 인접할 수 있다. 몇몇 실시예들에서, 제2 발광 다이오드 스택(233) 상에 추가적인 친수성 재료층이 더 형성될 수 있다.
제1 보호층(261)은 서브 픽셀들(R, G, B)을 덮는다. 제1 보호층(261)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
광차단 재료(263)는 서브 픽셀들(R, G, B)을 둘러싼다. 광차단 재료(263)는 반사성 백색 물질 또는 광 흡수성 흑색 물질로 형성될 수 있다. 예를 들어, 광차단 재료(263)는 백색 PSR 또는 흑색 에폭시 수지로 형성될 수 있다. 광차단 재료(263)는 서브 픽셀들(R, G, B)의 측면들을 통해 방출되는 광을 차단하여 서브 픽셀들 간의 광 간섭을 방지할 수 있다. 제2 보호층(265)은 제1 보호층(261) 및 광차단 재료(263) 상에 형성될 수 있다.
도 24 및 도 25에 도시한 바와 같이, 배선 라인들(271, 273, 275)은 반사 전극(225)과 실질적으로 직교하도록 배치될 수 있다. 배선 라인들(271, 275)은 제2 보호층(265) 상에 배치될 수 있으며, 연결부들(271a, 275a)을 통해 제3-1 오믹 전극(249) 및 제1-1 오믹 전극(229)에 각각 연결될 수 있다. 일 실시예에서, 제1 보호층(261), 제2 보호층(265) 및 제3 보호층(267)은 제3-1 오믹 전극(249) 및 제1-1 오믹 전극(229)을 노출시키는 개구부들을 가질 수 있다.
배선 라인(273)은 제1 보호층(261)과 제2 보호층(265) 사이에 배치될 수 있으며, 연결부(273a)를 통해 제2-1 오믹 전극(239)과 연결될 수 있다. 상기 도시된 실시예에서, 제1 보호층(261)은 제2-1 오믹 전극(239)을 노출시키는 개구부들을 갖는다.
또한, 연결부들(277a, 277b)은 제1 보호층(261)과 제2 보호층(265) 사이에 배치되고, 전극 패드들(246, 236)을 반사 전극(225)에 전기적으로 연결한다. 상기 도시된 실시예에서, 제1 보호층(261)은 전극 패드들(236, 246)을 노출시키는 개구부들을 가질 수 있다.
배선 라인(271)과 배선 라인(273)은 제2 보호층(265)에 의해 서로 절연되며, 따라서, 수직 방향으로 서로 중첩되도록 배치될 수 있다.
본 실시예에서, 각 픽셀의 전극들이 데이터 라인 및 스캔 라인들에 연결되며, 배선 라인들(271, 275)이 제2 보호층(265) 상에 배치되고, 배선 라인(273)이 제1 보호층(261)과 제2 보호층(265) 사이에 배치되는 것으로 설명하였으나, 본 개시가 이에 한정되는 것은 아니다. 예컨대, 배선 라인들(271, 273, 275)은 모두 제1 보호층(261) 상에 형성되어 제2 보호층(265)으로 덮힐 수 있으며, 연결부들(271a, 275a)은 제2 보호층(265) 상에 형성될 수 있다.
이하에서는, 본 개시의 일 실시예에 따른 디스플레이 장치(2000A)의 제조 방법을 설명할 것이다.
도 27 내지 도 39는 본 개시의 일 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 27a를 참조하면, 우선, 제1 기판(221) 상에 제1 LED 적층(223)이 성장된다. 제1 기판(221)은 예컨대 GaAs 기판일 수 있다. 또한, 제1 LED 적층(223)은 AlGaInP 계열의 반도체층들로 형성될 수 있으며, 제1 도전형 반도체층(223a), 활성층 및 제2 도전형 반도체층(223b)을 포함한다.
이어서, 반사 전극(225)은 제1 LED 적층(223) 상에 형성된다. 반사 전극(225)은, 예를 들어, Au-Zn 합금 또는 Au-Be 합금으로 형성될 수 있다.
반사 전극(225)은, 예를 들어, 리프트 오프 공정 등에 의해 형성될 수 있으며, 특정 형상을 갖도록 패터닝 될 수 있다. 예를 들어, 반사 전극(225)은 모든 서브 픽셀들(R, G, B)에 대응하는 폭 및 복수의 픽셀들을 연결하는 길이를 갖도록 패터닝될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니다. 이와 달리, 반사 전극(225)은 패터닝없이 제1 LED 적층(223)의 상부 표면 전체에 걸쳐 형성될 수 있거나 또는 상부 표면 상에 형성된 후에 패터닝될 수 있다.
반사 전극(225)은 제1 LED 적층(223)의 제2 도전형 반도체층(223b), 예를 들어, p형 반도체층과 오믹 접촉을 할 수 있다.
도 27b를 참조하면, 제2 LED 적층(233)은 제2 기판(231) 상에 성장되며, 제2-2 오믹 전극(235)은 제2 LED 적층(233) 상에 형성된다. 제2 LED 적층(233)은 질화갈륨 계열의 반도체층들로 형성될 수 있으며, 제1 도전형 반도체층(233a), GaInN 우물층 및 제2 도전형 반도체층(233b)을 포함할 수 있다. 제2 기판(231)은 질화갈륨 계열의 반도체층을 성장시킬 수 있는 기판으로 제1 기판(221)과 다를 수 있다. 제2 LED 적층(233)은 예컨대 녹색광을 발하도록 GaInN의 조성비가 정해질 수 있다. 제2-2 오믹 전극(235)은 제2 도전형 반도체층(233b), 예를 들어 p형 반도체층에 오믹 접촉한다.
도 27c를 참조하면, 제3 기판(241) 상에 제3 LED 적층(243)이 성장되고, 제3 LED 적층(243) 상에 제3-2 오믹 전극(245)이 형성된다. 제3 LED 적층(243)은 질화갈륨 계열의 반도체층들로 형성될 수 있으며, 제1 도전형 반도체층(243a), GaInN 우물층 및 제2 도전형 반도체층(243b)을 포함할 수 있다. 제3 기판(241)은 질화갈륨 계열의 반도체층을 성장시킬 수 있는 기판으로 제1 기판(221)과 다를 수 있다. 제3 LED 적층(243)은 예컨대 청색광을 발하도록 GaInN의 조성비가 정해질 수 있다. 제3-2 오믹 전극(245)은 제2 도전형 반도체층(243b), 예를 들어 p형 반도체층에 오믹 접촉한다.
제1 LED 적층(223), 제2 LED 적층(233) 및 제3 LED 적층(243)은 서로 다른 기판 상에 성장될 수 있으므로, 제1 내지 제3 LED 적층들을 형성하는 순서는 특별히 제한하지 않는다.
도 28a 및 도 28b를 참조하면, 지지 기판(251) 상부 측에 제1 본딩층(253)을 매개로 도 27A의 제1 LED 적층(223)이 결합된다. 반사 전극(225)이 지지 기판(251)을 향하도록 배치되어 제1 본딩층(253)에 본딩될 수 있다. 제1 기판(221)은 화학식각 기술 등을 이용하여 제1 LED 적층(223)으로부터 제거된다. 이에 따라, 제1 LED 적층(223)의 제1 도전형 반도체층(223a)의 상면이 노출된다. 몇몇 실시예들에서, 제1 도전형 반도체층(223a)의 노출된 표면 상에 표면 텍스쳐링 등에 의해 거칠어진 면이 형성될 수도 있다.
이어서, 제1 LED 적층(223)의 노출된 표면 상에 제1-1 오믹 전극(229)이 형성된다. 오믹 전극(229)은, 예를 들어, Au-Te 합금 또는 Au-Ge 합금으로 형성될 수 있다. 오믹 전극(229)은 각 픽셀 영역에 형성될 수 있다. 오믹 전극(229)은 제1 서브 픽셀(R)에 형성될 수 있다. 오믹 전극(229)은 도면에 도시한 바와 같이 패드 영역 및 연장부를 포함할 수 있다. 연장부는 도면에 도시한 바와 같이반사 전극(225)의 길이 방향으로 실질적으로 연장될 수 있다.
도 29a 및 도 29b를 참조하면, 제1 LED 적층(223)은 제1 LED 적층(223)을 패터닝하여 제1 서브 픽셀(R)에 대응하는 영역을 제외한 영역으로부터 제거된다. 제1-1 오믹 전극(229)은 제1 서브 픽셀(R)의 영역에 남아있다. 제1 LED 적층(223)이 패터닝됨에 따라, 반사 전극(225)이 노출되고, 제1 본딩층(253)의 표면 또한 부분적으로 노출될 수도 있다. 다른 실시예들에서, 제1 본딩층(253) 상에 절연층이 배치되며, 따라서, 제1 본딩층(253)의 표면이 노출되지 않을 수도 있다.
도 30a 및 도 30b를 참조하면, 제1 LED 적층(223) 상부 측에 제2 본딩층(255)을 매개로 도 27b의 제2 LED 적층(233)이 결합된다. 제2-2 오믹 전극(235)이 제1 LED 적층(223)을 향하도록 배치되어 제2 본딩층(255)에 본딩된다. 친수성 재료층(256)은 제2-2 오믹 전극(235) 상에 형성될 수 있으며, 제2 본딩층(255)은 친수성 재료층(256)에 인접할 수 있다. 몇몇 실시예들에서, 친수성 재료층이 제1 LED 적층(223) 상에 추가로 형성될 수 있다. 제2 기판(231)은 레이져 리프트 오프 또는 화학 리프트 오프에 의해 제2 LED 적층(233)으로부터 제거된다. 이에 따라, 제2 LED 적층(233)의 제1 도전형 반도체층(233a)의 상면이 노출된다. 몇몇 실시예들에서, 제1 도전형 반도체층(233a)의 노출된 표면 상에 표면 텍스쳐링 등에 의해 거칠어진 면이 형성될 수도 있다.
이어서, 제1 도전형 반도체층(233a) 상에 제2-1 오믹 전극(239)이 형성된다. 제2-1 오믹 전극(239)은 제2 서브 픽셀(G)에 대응하는 영역에 형성된다. 도 30a에 도시한 바와 같이, 제2-1 오믹 전극(239)은 패드 영역 및 연장부를 포함할 수 있다. 연장부는 반사 전극(225)의 길이 방향으로 실질적으로 연장될 수 있다. 제2-1 오믹 전극(239)은 제1 도전형 반도체층(233a)과 오믹 접촉을 한다.
도 31a 및 도 31b를 참조하면, 제2 LED 적층(233)은 제2 LED 적층(233)을 패터닝하여 각 픽셀의 제2 서브 픽셀(G)에 대응하는 영역을 제외한 영역으로부터 제거된다. 제2 서브 픽셀(G) 영역의 제2 LED 적층(233)은 제1 LED 적층(223)과 중첩되지 않도록 수평 방향으로 제1 LED 적층(223)으로부터 분리된다.
보다 구체적으로, 제2 LED 적층(233)이 패터닝됨에 따라, 제2-2 오믹 전극(235)이 노출된다. 이후, 제2 서브 픽셀(G) 영역의 제2-2 오믹 전극(235) 상에 전극 패드(236)가 형성될 수 있다. 제2 서브 픽셀(G)의 영역에는 전극 패드(236)가 제한적으로 배치될 수 있다. 일 실시예에서, 제2 LED 적층(233)은 제2 서브 픽셀(G)에 대응하는 영역에서 추가로 제거될 수 있다.
노출된 제2-2 오믹 전극(235)이 제거됨에 따라, 친수성 재료층(256) 또는 제2 본딩층(255)이 노출될 수 있다.
도 32a 및 32b를 참조하면, 이어서, 제2 LED 적층(233) 상부 측에 제3 본딩층(257)을 매개로 도 27c의 제3 LED 적층(243)이 결합된다. 제3-2 오믹 전극(245)이 지지 기판(251)을 향하도록 배치되어 제3 본딩층(257)에 본딩된다. 친수성 재료층(258)은 다른 층들 전에 제3-2 오믹 전극(245) 상에 형성될 수 있다. 몇몇 실시예들에서, 친수성 재료층이 제2 LED 적층(233) 상에 추가로 형성될 수 있다.
제3 기판(241)은 레이져 리프트 오프 또는 화학 리프트 오프에 의해 이용하여 제3 LED 적층(243)으로부터 제거된다. 이에 따라, 제3 LED 적층(243)의 제1 도전형 반도체층(243a)의 상면이 노출된다. 몇몇 실시예들에서, 제1 도전형 반도체층(243a)의 노출된 표면 상에 표면 텍스쳐링 등에 의해 거칠어진 면이 형성될 수도 있다.
이어서, 제1 도전형 반도체층(243a) 상에 제3-1 오믹 전극(249)이 형성된다. 제3-1 오믹 전극(249)은 제3 서브 픽셀(B)에 대응하는 영역에 형성된다. 제3-1 오믹 전극(249)은 제1 도전형 반도체층(243a)과 오믹 접촉을 한다. 도 32a에 도시한 바와 같이, 제3-1 오믹 전극(249)은 패드 영역 및 연장부를 포함할 수 있으며, 연장부는 반사 전극(225)의 길이 방향으로 실질적으로 연장될 수 있다.
도 33a 및 도 33b를 참조하면, 제3 LED 적층(243)은 제3 LED 적층(243)을 패터닝하여 각 픽셀의 제3 서브 픽셀(B)에 대응하는 영역을 제외한 영역으로부터 제거된다. 제3 LED 적층(243)은 제1 LED 적층(223) 및 제2 LED 적층(233)으로부터 수평 방향으로 분리된다.
보다 구체적으로, 제3 LED 적층(243)이 패터닝됨에 따라, 제3-2 오믹 전극(245)이 노출된다. 이후, 제3 서브 픽셀(B) 영역의 제3-2 오믹 전극(245) 상에 전극 패드(246)가 형성된다. 제3 서브 픽셀(B)의 영역에는 전극 패드(246)가 제한적으로 배치될 수 있다. 일 실시예에서, 제3 LED 적층(243)은 제3 서브 픽셀(B) 에 대응하는 영역에서 추가로 제거된다.
노출된 제3-2 오믹 전극(245)은 제거되어 친수성 재료층(258) 또는 제3 본딩층(257)을 노출시킨다.
이어서, 도 34a 및 34b를 참조하면, 제1 보호층(261)이 형성된다. 제1 보호층(261)은 제3 LED 적층(243) 및 친수성 재료층(258)을 덮는다. 제1 보호층(261)은 실질적으로 지지 기판(251)의 상부 전체를 덮을 수 있다.
다음, 도 35a 및 도 35b를 참조하면, 제1 보호층(261)을 패터닝하여 서브 픽셀들(R, G, B) 주위의 친수성 재료층(258)이 노출되고, 이어서, 친수성 재료층(258), 제3 본딩층(257), 친수성 재료층(256), 및 제2 본딩층(255)을 순차적으로 제거하여 반사 전극(225)이 노출된다. 제1 본딩층(253)의 표면은, 픽셀들 사이의 영역에서 상기 층들을 순차적으로 제거하여 노출될 수 있다. 이에 따라, 서브 픽셀들(R, G, B) 주위에 서브 픽셀들을 둘러싸는 트렌치가 형성된다.
도 36a 및 도 36b를 참조하면, 서브 픽셀들(R, G, B)을 둘러싸는 트렌치에 광 차단 재료층이 형성될 수 있다. 광 차단 재료층은 서브 픽셀들(R, G, B)을 둘러싸도록 배치된다. 광 차단 재료층(263)은, 예를 들어, 흑색 에폭시 수지 또는 백색 PSR로 형성될 수 있으며, 각 서브 픽셀(R, G, B)의 측면을 통해 방출되는 광을 차단하여 서브 픽셀들과 픽셀들 사이의 광 간섭을 방지할 수 있다.
이어서, 도 37a 및 도 37b를 참조하면, 제1 보호층(261), 친수성 재료층(258), 제3 본딩층(257), 친수성 물질 층(256), 및 제2 본딩층(255)이 순차적으로 패터닝되어 제1-1 오믹 전극(229), 제2-1 오믹 전극(239), 및 제3-1 오믹 전극(249)의 패드 영역들 및 전극 패드들(236, 246)을 노출시킨다.
도 38를 참조하면, 배선 라인(273)과 연결부들(273a, 277a, 277b)이 형성된다. 연결부(273a)는 제2-1 오믹 전극(239)을 배선 라인(273)에 연결하고, 연결부(277a)는 전극 패드(246)를 반사 전극(225)에 연결하며, 연결부(277b)는 전극 패드(236)를 반사 전극(225)에 연결한다.
이어서, 도 39a 및 도 39b를 참조하면, 제2 보호층(265)이 형성된다. 제2 보호층(265)은 배선 라인(273) 및 연결부들(273a, 277a, 277b)를 덮는다. 여기서, 제2 보호층(265)은 제1-1 오믹 전극(229) 및 제3-1 오믹 전극(249)의 패드 영역들을 노출시킨다.
다음, 배선 라인들(271, 275) 및 연결부들(271a, 275a)은 제2 보호층(265) 상에 형성된다. 연결부(271a)는 배선 라인(271)을 제3-1 오믹 전극(249)에 연결하며, 연결부(275a)는 배선 라인(275)을 제1 오믹 전극(229)에 연결한다.
이와 같이, 도 24 및 도 25를 참조하여 설명한 디스플레이 장치(2000A)가 제공된다.
본 실시예에서, 픽셀들은 수동 매트릭스 방식으로 구동되는 것으로 설명하였지만, 본 개시가 이에 한정되는 것은 아니며, 몇몇 실시예들에서, 픽셀들은 능동 매트릭스 방식으로 구동될 수도 있다.
도 40은 본 개시의 또 다른 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 단면도이다. 반사 전극(225)은 도 27a의 제2 도전형 반도체층(223b) 상에 직접 형성되지만, 본 개시가 이에 한정되는 것은 아니다.
특히, 도 40을 참조하면, 반사 전극(225)은 오믹 접촉층(225a)및 반사층(225b)을 포함할 수 있다. 오믹 접촉층(225a)은, 예를 들어, Au-Zn 합금 또는 Au-Be 합금으로 형성될 수 있으며, 반사층(225b)은 Al, Ag 또는 Au로 형성될 수 있다. 특히, 반사층(225b)이 Au로 형성되는 경우, 반사층(225B)은 제1 LED 적층(223)으로부터 생성된 광, 예를 들어 적색광에 대해 상대적으로 높은 반사율을 나타낼 수 있으며, 제2 LED 적층(233) 및 제3 LED 적층(243)으로부터 생성된 광에 대해, 예를 들어 녹색광 또는 청색광에 대해, 상대적으로 낮은 반사율을 나타낼 수 있다. 반사층(225b)이 Al 또는 Ag로 형성되는 경우, 반사층(225b)은 적색광, 녹색광, 및 청색광에 대해 비교적 높은 반사율을 나타내며, 따라서, 제1 내지 제3 LED 적층들(223, 233, 243)의 광 추출 효율이 향상된다.
반사층(225b)과 제2 도전형 반도체층(223b) 사이에 절연층(227)이 배치될 수 있다. 절연층(227)은 제2 도전형 반도체층(223b)을 노출시키는 개구부들을 가질 수 있으며, 절연층(227)의 개구부들에는 오믹 접촉층(225a)이 형성될 수 있다.
반사층(225b)이 절연층(227)을 덮기 때문에, 굴절률이 비교적 높은 제1 LED 적층(223), 굴절률이 비교적 낮은 절연층(227), 및 반사층(225b)의 적층 구조에 의해 전방향 반사기가 형성될 수 있다.
일 실시예에서, 반사 전극(225)은 다음 공정에 의해 형성될 수 있다. 먼저, 제1 LED 적층(223)이 기판(221) 상에 성장되고 절연층(227)이 제1 LED 적층(223) 상에 형성된다. 이어서, 절연층(227)을 패터닝함으로써 개구부(들)가 형성된다. 예를 들어, SiO2 가 제1 LED 적층(223) 상에 형성되고, 포토 레지스트가 그 위에 증착되며, 이어서 사진 및 현상을 통해 포토 레지스트 패턴이 형성된다. 그 후, 포토레지스 패턴을 식각 마스크로 사용하여 SiO2를 패터닝함으로써 개구부(들)이 형성된 절연층(227)이 형성될 수 있다.
그 후, 절연층(227)의 개구부(들) 내에 오믹 콘택층(225a)이 형성된다. 오믹 콘택층(225a)은 리프트 오프 기술 등을 이용하여 형성될 수 있다. 오믹 콘택층(225a)이 형성된 후, 오믹 콘택층(225a) 및 절연층(227)을 덮는 반사층(225b)이 형성된다. 반사층(225b)은 리프트 오프 기술 등을 이용하여 형성될 수 있다. 반사층(25b)은 오믹 콘택층(225a)의 일부를 덮을 수도 있으며, 도시한 바와 같이, 오믹 콘택층(225a) 전체를 덮을 수도 있다. 오믹 콘택층(225a) 및 반사층(225b)에 의해 반사 전극(225)이 형성된다. 반사 전극(225)의 형상은 전술한 반사 전극의 형상과 실질적으로 동일할 수 있으며, 따라서, 중복을 피하기 위해 상세한 설명은 생략한다.
제1 LED 적층(223)은 AlGaInP 계열의 반도체층으로 형성되어 적색광을 방출하는 것으로 설명하였지만, 본 개시가 이에 한정되는 것은 아니다. 예를 들어, 제1 LED 적층(223)은 녹색광 또는 청색광을 방출하도록 구성될 수 있다. 이 경우, 제1 LED 적층(223)은 AlGaInN 계열의 반도체층으로 형성될 수 있다. 또한, 제2 LED 적층(233) 또는 제3 LED 적층(243)은 AlGaInP 계열의 반도체층으로 형성될 수 있다.
도 41은 본 개시의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 평면도이고, 도 42는 본 개시의 일 실시예에 따른 디스플레이용 발광 다이오드 픽셀을 설명하기 위한 개략적인 단면도이다.
도 41을 참조하면, 디스플레이 장치(3000)는 지지 기판(351) 및 지지 기(351) 상에 배열된 복수의 픽셀들(300)을 포함한다. 각각의 픽셀들(300)은 제1 내지 제3 서브 픽셀들(R, G, B)을 포함한다.
도 42를 참조하면, 지지 기판(351)은 LED 적층들(323, 333, 343)을 지지한다. 지지 기판(351)은 그것의 표면 또는 내부에 회로를 포함할 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 지지 기판(351)은 예컨대, Si 기판 또는 Ge 기판을 포함할 수 있다.
제1 서브 픽셀(R)은 제1 LED 적층(323)을 포함하고, 제2 서브 픽셀(G)은 제1 LED 적층(323) 및 제2 LED 적층(333)을 포함하고, 제3 서브 픽셀(B)은 제1 LED 적층(323), 제2 LED 적층(333) 및 제3 LED 적층(343)을 포함한다. 제1 서브 픽셀(R)은 제1 LED 적층(323)을 통해 광을 방출하도록 구성되며, 제2 서브 픽셀(G)은 제2 LED 적층(333)을 통해 광을 방출하도록 구성되고, 제3 서브 픽셀(B)은 제3 LED 적층(343)을 통해 광을 방출하도록 구성된다. 제2 서브 픽셀(G)의 제1 LED 적층(323) 및 제3 서브 픽셀(B)의 제1 및 제2 LED 적층들(323, 333)은 발광하지 않을 수 있으며, 따라서, 전기적으로 플로팅될 수 있다. 나아가, 제1 내지 제3 서브 픽셀들(R, G, B)은 독립적으로 구동될 수 있다.
도시한 바와 같이, 제1 서브 픽셀(R)는 제2 LED 적층(333) 및 제3 LED 적층(343)을 포함하지 않으며, 제 서브 픽셀(G)은 제3 LED 적층(343)을 포함하지 않는다. 따라서, 제1 LED 적층(323)으로부터 생성된 광은 제2 LED 적층(333) 및 제3 LED 적층(343)을 통과하지 않고 외부로 방출될 수 있다. 제2 LED 적층(333)으로부터 생성된 광은 제3 LED 적층(343)을 통과하지 않고 외부로 방출될 수 있다.
제2 서브 픽셀(G)에서, 제1 LED 적층(323)은 제2 LED 적층(333)과 수직 방향으로 중첩되고, 제1 서브 픽셀(B)에서, 제1 내지 제3 LED 적층들(323, 333, 343)은 수직 방향으로 서로 중첩된다. 그러나 본 개시가 이에 한정되는 것은 아니며, 서브 픽셀들의 배열 순서는 다양하게 변경될 수 있다.
나아가, 제1 내지 제3 서브 픽셀들(R, G, B)의 제1 LED 적층들(323)은 실질적으로 동일한 반도체층의 적층 구조를 가질 수 있고, 아울러 실질적으로 동일한 평면 상에 배치될 수 있다. 또한, 제2 및 제3 서브 픽셀들(G, B)의 제2 LED 적층들(333)은 실질적으로 동일한 반도체층의 적층 구조를 가질 수 있으며, 아울러 실질적으로 동일한 평면 상에 배치될 수 있다. 이와 같이, 제1 서브 픽셀(R), 제2 서브 픽셀(G) 및 제3 서브 픽셀(B)은 서로 다른 개수의 LED 적층들(323, 333, 343)을 가지며, 따라서, 서로 다른 높이를 갖는다.
또한, 제1 서브 픽셀(R)에서 제1 LED 적층(323)의 영역, 제2 서브 픽셀(G)에서 제2 LED 적층(333)의 영역 및 제3 서브 픽셀(B)에서 제3 LED의 적층 영역은 서로 다른 면적을 가질 수 있으며, 서브 픽셀들(R, G, B) 각각으로부터 방출된 광의 광도는 각 픽셀의 면적의 조정을 통해 조정될 수 있다.
제1 LED 적층(323), 제2 LED 적층(333) 및 제3 LED 적층(343) 각각은 n형 반도체층, p형 반도체층 및 이들 사이에 개재된 활성층을 포함한다. 활성층은 다중 양자우물 구조를 가질 수 있다. 제1 내지 제3 LED 적층들(323, 333, 343)은 서로 다른 파장을 갖는 광을 방출하기 위해 서로 다른 활성층을 포함할 수 있다. 예를 들어, 제1 LED 적층(323)은 적색광을 방출하는 무기 발광 다이오드일 수 있고, 제2 LED 적층(333)은 녹색광을 방출하는 무기 발광 다이오드일 수 있으며, 제3 LED 적층(343)은 청색광을 방출하는 무기 발광 다이오드일 수 있다. 특히, 제1 LED 적층(323)은 GaInP 계열의 우물층을 포함할 수 있고, 제2 LED 적층(333)은 GaInP 계열 또는 GaInN 계열의 우물층을 포함할 수 있다. 제3 LED 적층(343)은 GaInN 계열의 우물층을 포함할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 LED 적층(323), 제2 LED 적층(333) 및 제3 LED 적층(343)으로부터 방출된 광의 파장은 변경될 수 있다. 예를 들어, 제1 LED 적층(323), 제2 LED 적층(333) 및 제3 LED 적층(343)은 각각 녹색광, 청색광, 및 적색광을 방출하거나, 청색광, 녹색광, 및 적색광을 방출할 수 있다. 다른 예로, 발광 다이오드 픽셀이 마이크로 LED를 포함하는 경우, 제1 LED 적층(323)은 적색, 녹색, 또는 청색광 중 어느 하나를 방출할 수 있으며, 제2 및 제3 LED 적층들(333, 343)은 마이크로 LED의 작은 폼 팩터로 인해, 동작에 악영향을 미치지 않으면서, 적색광, 녹색광, 및 청색광 중 서로 다른 하나의 광을 방출할 수 있다.
도 43은 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 회로도이다.
도 43을 참조하면, 본 개시의 일 실시예에 따른 디스플레이 장치는 수동 매트릭스 방식으로 동작하도록 구현될 수 있다. 도 41 및 도 42를 참조하여 설명한 바와 같이, 하나의 픽셀은 제1 내지 제3 서브 픽셀들(R, G, B)을 포함한다. 제1 서브 픽셀(R)의 제1 LED 적층(323)은 제1 파장을 갖는 광을 방출하고, 제2 서브 픽셀(G)의 제2 LED 적층(333)은 제2 파장을 갖는 광을 방출하고, 제3 서브 픽셀(B)의 제3 LED 적층(343)은 제3 파장을 갖는 광을 방출한다. 제1 내지 제3 서브 픽셀들(R, G, B)의 애노드들은 공통 라인, 예를 들어 데이터 라인(Vdata 325)에 연결될 수 있고, 캐소드들은 서로 다른 라인들에, 예를 들어 스캔 라인들(Vscan 371, 373, 375)에 연결될 수 있다.
예를 들어, 제1 픽셀에서, 제1 내지 제3 서브 픽셀들(R, G, B)의 애노드들은 데이터 라인(Vdata1)에 공통으로 연결되고, 캐소드들은 스캔 라인들(Vscan1-1, Vscan1-2, Vscan1-3)에 각각 연결된다. 따라서, 동일한 픽셀의 서브 픽셀들(R, G, B)을 개별적으로 구동할 수 있다.
또한, 제1 내지 제3 서브 픽셀들(R, G, B) 각각은 펄스폭 변조 방식 또는 전류 세기를 변경하여 구동될 수 있으며, 따라서, 각 서브 픽셀의 휘도가 조절될 수 있다. 이와 달리, 제1 서브 픽셀(R)의 제1 LED 적층(323) 영역의 면적, 제2 서브 픽셀(G)의 제2 LED 적층(333) 영역의 면적, 및 제3 서브 픽셀(B)의 제3 LED 적층(343) 영역의 면적을 조정함으로써 휘도가 조정될 수 있다. 예를 들어, 시감도가 낮은 광을 방출하는 LED 적층, 예컨대, 제1 서브 픽셀(R)의 제1 LED 적층(323)은 제2 서브 픽셀(G) 및 제3 서브 픽셀(B)의 제2 LED 적층(333) 또는 제3 LED 적층(343)보다 큰 면적을 갖도록 형성될 수 있으며, 따라서, 동일한 전류 밀도 하에서 더 높은 광도를 갖는 광을 방출할 수 있다. 또한 제2 서브 픽셀(G) 및 제3 서브 픽셀(B)의 제2 LED 적층(333)과 제3 LED 적층(343)은 서로 다른 면적을 갖도록 형성될 수 있다. 이러한 방식으로, 제1 내지 제3 서브 픽셀들(R, G, B) 각각으로부터 방출된 광의 광도는, 제1 내지 제3 LED 적층들(323, 333, 343)의 면적을 조정함으로써 시감도에 따라 조정될 수 있다.
도 44는 본 개시의 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이고, 도 45는 도 44의 디스플레이 장치에서 하나의 픽셀을 확대 도시한 평면도이다. 도 46a, 도 46b, 도 46c 및 도 46d는 각각 도 45의 절취선 A-A, B-B, C-C, D-D를 따라 취해진 개략적인 단면도들이다.
도 44, 도 45, 도 46a, 도 46a, 도 46b, 도 46c 및 도 46d를 참조하면, 디스플레이 장치(3000A)는 지지 기판(351), 복수의 픽셀들(300A), 제1 내지 제3 서브 픽셀들(R, G, B), 제1 LED 적층(323), 제2 LED 적층(333), 제3 LED 적층(343), 반사 전극(325, 또는 제1-2 오믹 전극), 제1-1 오믹 전극(329), 제2-1 오믹 전극(339), 제2-2 오믹 전극(335), 제3-1 오믹 전극(349), 제3-2 오믹 전극(345), 전극 패드들(336, 346), 제1 본딩층(353), 제2 본딩층(337), 제3 본딩층(347), 제1 절연층(361), 제1 반사층(363), 제2 절연층(365), 제2 반사층(367), 하부 절연층(368), 상부 절연층(369), 배선 라인들(371, 373, 375) 및 연결부들(371a, 373a, 375a, 377a, 377b)을 포함한다.
서브 픽셀들(R, G, B) 각각은 반사 전극(325) 및 배선 라인들(371, 373, 375)에 연결된다. 도 43에 도시된 바와 같이, 반사 전극(325)은 데이터 라인(Vdata)에 대응할 수 있고, 배선 라인들(371, 373, 375)은 스캔 라인들(Vscan)에 대응할 수 있다.
도 44에 도시한 바와 같이, 픽셀들(300A)은 매트릭스 형태로 배열될 수 있으며, 각 픽셀에서 서브 픽셀들(R, G, B)의 애노드들은 반사 전극(325)에 공통으로 연결되고, 캐소드들은 서로 분리된 배선 라인들(371, 373, 375)에 연결된다. 연결부들(371a, 373a, 375a)은 배선 라인들(371, 373, 375)을 서브 픽셀들(R, G, B)에 연결할 수 있다.
지지 기판(351)은 LED 적층들(323, 333, 343)을 지지한다. 지지 기판(351)은 그것의 표면 또는 내부에 회로를 포함할 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 지지 기판(351)은 예컨대, 글래스 기판, 사파이어 기판, Si 기판 또는 Ge 기판을 포함할 수 있다.
제1 LED 적층(323)은 제1 도전형 반도체층(323a) 및 제2 도전형 반도체층(323b)을 포함한다. 제2 LED 적층(333)은 제1 도전형 반도체층(333a) 및 제2 도전형 반도체층(333b)을 포함한다. 제3 LED 적층(343)은 제1 도전형 반도체층(343a) 및 제2 도전형 반도체층(343b)을 포함한다. 또한, 활성층들은, 각각 제1 도전형 반도체층들(323a, 333a, 343a)과 제2 도전형 반도체층들(323b, 333b, 343b) 사이에 개재될 수 있다.
일 실시예에서, 제1 도전형 반도체층들(323a, 333a, 343a) 각각은 n형 반도체층일 수 있고, 제2 도전형 반도체층들(323b, 333b, 343b) 각각은 p형 반도체층일 수 있다. 몇몇 실시예들에서, 표면 텍스처링에 의해 제1 도전형 반도체층들(323a, 333a, 343a)의 표면 상에 거칠어진 표면들이 형성될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 각 LED 적층의 반도체 유형은 변경될 수 있다.
제1 LED 적층(323)은 지지 기판(351)에 가깝게 배치된다. 제2 LED 적층(333)은 제1 LED 적층(323) 상부에 배치된다. 제3 LED 적층(343)은 제2 LED 적층(333) 상부에 배치된다. 또한, 각 픽셀에서, 제2 LED 적층(333)은 제2 서브 픽셀(G) 및 제3 서브 픽셀(B)의 제1 LED 적층들(323) 상에 배치된다. 나아가, 각 픽셀에서, 제3 LED 적층(343)은 제3 서브 픽셀(B)의 제2 LED 적층(333) 상에 배치된다.
이에 따라, 제1 서브 픽셀(R)의 제1 LED 적층(323)으로부터 생성된 광은 제2 LED 적층(333) 및 제3 LED 적층(343)을 통과하지 않고 외부로 방출될 수 있다. 또한, 제2 서브 픽셀(G)의 제2 LED 적층(333)으로부터 생성된 광은 제3 LED 적층(343)을 통과하지 않고 외부로 방출될 수 있다. 나아가, 제3 서브 픽셀(B)의 제3 LED 적층(343)에서 생성된 광도 또한 제1 및 제2 LED 적층(323, 333)을 통과하지 않고 외부로 방출될 수 있다.
제1 LED 적층(323), 제2 LED 적층(333) 및 제3 LED 적층(343)을 형성하는 재료들은 도 42를 참조하여 설명한 것과 실질적으로 동일하며, 따라서, 중복을 피하기 위해 상세한 설명은 생략한다.
반사 전극(325)은 제1 LED 적층(323)의 하부면, 예를 들어 제2 도전형 반도체층(323b)과 오믹 접촉을 한다. 반사 전극(325)은 제1 LED 적층(323)으로부터 방출된 광을 반사할 수 있는 반사층을 포함한다. 도시한 바와 같이, 반사 전극(325)은 제1 LED 적층의 하부 표면의 거의 전부를 덮을 수 있다. 나아가, 반사 전극(325)은 복수의 픽셀들(300a)에 공통으로 연결되어 데이터 라인(Vdata)에 대응할 수 있다.
반사 전극(325)은 예컨대, 제1 LED 적층(323)의 제2 도전형 반도체층(323b)과 오믹 접촉하는 재료층으로 형성될 수 있으며, 제1 LED 적층(323)에서 생성된 광, 예컨대 적색광을 반사시킬 수 있는 반사층을 포함할 수 있다.
반사 전극(325)은 오믹 반사층을 포함할 수 있으며, 예를 들어 Au-Zn 합금 또는 Au-Be 합금으로 형성될 수 있다. 이들 합금은 적색 범위의 광에 대해 높은 반사율을 가지며, 제2 도전형 반도체층(323b)과 오믹 접촉을 한다.
제1-1 오믹 전극(329)은 제1 서브 픽셀(R)의 제1 도전형 반도체층(323a)과 오믹 접촉을 한다. 제1-1 오믹 전극(329)은 패드 영역 및 연장부(도 48a 참조)를 포함할 수 있으며, 연결부(375a)는 도 46b에 도시한 바와 같이 제1-1 오믹 전극(329)의 패드 영역에 연결될 수 있다. 제1-1 오믹 전극(329)은 제2 서브 픽셀(G) 및 제3 서브 픽셀(B)의 제1 LED 적층들(323)에서 생략된다.
제2-1 오믹 전극(339)은 제2 서브 픽셀(G)의 제2 LED 적층(333)의 제1 도전형 반도체층(333a)과 오믹 접촉을 한다. 제2-1 오믹 전극(339)은 또한 패드 영역 및 연장부(도 52a 참조)를 포함할 수 있으며, 연결부(373a)는 도 46c에 도시한 바와 같이 제2-1 오믹 전극(339)의 패드 영역에 연결될 수 있다. 제2-1 오믹 전극(339)은 제3 LED 적층(343)이 배치된 영역으로부터 이격될 수 있다.
제2-2 오믹 전극(335)은 제2 서브 픽셀(G)의 제2 LED 적층(333)의 제2 도전형 반도체층(333b)과 오믹 접촉을 한다. 제2-2 오믹 전극(335)은 제2 서브 픽셀(G)의 제2 LED 적층(333)의 제2 도전형 반도체층(333b) 하부에 배치될 수도 있다. 제2-2 오믹 전극(335)은 제2 LED 적층(333)으로부터 생성된 광을 반사할 수 있는 반사층을 포함할 수 있다. 예를 들어, 제2-2 오믹 전극(335)은 금속 반사층을 포함할 수 있다.
제2-2 오믹 전극(335) 상에 전극 패드(336)가 형성될 수 있다. 전극 패드(336)는 제2-2 오믹 전극(335) 상에 제한적으로 배치되며, 연결부(377b)는 전극 패드(336)에 연결될 수 있다.
제3-1 오믹 전극(349)은 제3 LED 적층(343)의 제1 도전형 반도체층(343a)과 오믹 접촉을 한다. 제3-1 오믹 전극(349)은 또한 패드 영역 및 연장부(도 50a 참조)를 포함할 수 있으며, 연결부(371a)는 도 46d에 도시한 바와 같이 제3-1 오믹 전극(349)의 패드 영역에 연결될 수 있다.
제3-2 오믹 전극(345)은 제3 LED 적층(343)의 제2 도전형 반도체층(333b)과 오믹 접촉을 한다. 제3-2 오믹 전극(345)은 제3 LED 적층(343)으로부터 생성된 광을 반사할 수 있는 반사층을 포함할 수 있다. 예를 들어, 제3-2 오믹 전극(345)은 금속 반사층을 포함할 수 있다.
제3-2 오믹 전극(345) 상에 전극 패드(346)가 형성될 수 있다. 전극 패드(346)는 제3-2 오믹 전극(345) 상에 제한적으로 배치되며, 연결부(377a)는 전극 패드(346)에 연결될 수 있다.
반사 전극(325), 제2-2 오믹 전극(335) 및 제3-2 투명 전극(345)은 LED 적층들(323, 333, 343) 각각의 p형 반도체층에 오믹 콘택하여 전류 분산을 도울 수 있으며, 제1-1 오믹 전극(329), 제2-1 오믹 전극(339) 및 제3-1 오믹 전극(349)은 LED 적층들(323, 333, 343) 각각의 n형 반도체층에 오믹 콘택하여 전류 분산을 도울 수 있다.
제1 본딩층(353)은 제1 LED 적층(323)을 지지 기판(351)에 결합한다. 도시한 바와 같이, 반사 전극(325)이 제1 본딩층(353)에 인접할 수 있다. 제1 본딩층(353)은 광 투과성일 수도 있고 광 불투과성일 수도 있다. 제1 본딩층(353)은 유기물 또는 무기물 재료로 형성될 수 있다. 유기물 재료의 예로는 SU8, 폴리메틸메타아크릴레이트(poly(methylmethacrylate): PMMA), 폴리이미드, 파릴렌, 벤조시클로부틴(Benzocyclobutene:BCB) 등을 들 수 있으며, 무기물 재료의 예로는 Al2O3, SiO2, SiNx 등을 들 수 있다. 유기물층은 고진공 고압에서 본딩될 수 있으며, 무기물층들은 예컨대 화학기계적 연마 처리로 표면을 평탄화한 후, 플라즈마 등을 이용하여 표면 에너지를 조절하고, 이를 이용하여 고진공에서 본딩될 수 있다. 특히, 광을 흡수할 수 있는 흑색 에폭시 수지로 형성된 본딩층이 제1 본딩층(353)으로 사용되어, 디스플레이 장치의 콘트라스트를 향상시킬 수 있다. 제1 본딩층(353)은 또한 투명 스핀-온-글래스(SOG)로 형성될 수도 있다.
제2 서브 픽셀(G) 및 제3 서브 픽셀(B)에서, 제1 반사층(363)은 제1 발광 다이오드 스택(323)과 제2 발광 다이오드 스택(333) 사이에 개재될 수 있다. 제1 반사층(363)은 제1 서브 픽셀(R)의 제1 LED 적층(323)에서 생성되어 제2 서브 픽셀(R) 및 제3 서브 픽셀(B)의 제1 LED 적층들(323)에 입사하는 광이 제2 및 제3 서브 픽섹들(G, B)의 제2 LED 적층들(333)에 입사되는 것을 차단하며, 따라서, 서브 픽셀 사이의 광 간섭을 방지할 수 있다.
제1 반사층(363)은 제1 서브 픽셀(R)의 제1 LED 적층(323)에서 생성 된 빛에 대한 반사율이 높은 Au 층, Al 층 또는 Ag 층과 같은 금속층을 포함할 수 있다.
제2 반사층(367)은 제2 LED 적층(333)과 제3 LED 적층(343) 사이에 개재된다. 제2 반사층(367)은 제2 서브 픽셀(G)의 제2 LED 적층(333)에서 생성되어 제3 서브 픽셀(B)의 제2 LED 적층(333)에 입사하는 광이 제3 서브 픽섹(B)의 제3 LED 적층(343)에 입사되는 것을 차단하며, 따라서, 서브 픽셀 사이의 광 간섭을 방지할 수 있다. 특히, 제2 반사층(367)은 제2 서브 픽셀(G)의 제2 LED 적층(333)에서 생성된 빛에 대한 반사율이 높은 Au 층, Al 층 또는 Ag 층과 같은 금속층을 포함할 수 있다.
제1 절연층(361)은 제1 반사층(363)과 제1 LED 적층(323) 사이에 개재된다. 제1 절연층(361)은 제1 반사층(363)을 제1 LED 적층(323)으로부터 절연시킨다. 제1 절연층(361)은 SiO2와 같은 제1 LED 적층(323)보다 낮은 굴절률을 갖는 유전층을 포함할 수 있다. 이에 따라, 굴절률이 높은 제1 LED 적층(323), 굴절률이 낮은 제1 절연층(361) 및 제1 반사층(363)이 순차적으로 적층되어 전방향 반사기가 형성된다.
제2 절연층(365)은 제2 반사층(367)과 제2 LED 적층(333) 사이에 개재된다. 제2 절연층(365)은 제2 LED 적층(333)으로부터 제2 반사층(367)을 절연시킨다. 제2 절연층(365)은 SiO2와 같은 제2 LED 적층(333)보다 낮은 굴절률을 갖는 유전층을 포함할 수 있다. 이에 따라, 굴절률이 높은 제2 LED 적층(333), 굴절률이 낮은 제2 절연층(365) 및 제2 반사층(367)이 순차적으로 적층되어 전방향 반사기가 형성된다.
제2 본딩층(337)은 제1 LED 적층들(323)을 제2 LED 적층들(333)에 각각 연결한다. 제2 본딩층(337)은 제1 반사층(363)과 제2-2 오믹 전극(335) 사이에 개재되어 제1 반사층(363)을 제2-2 오믹 전극(335)에 본딩할 수 있다. 몇몇 실시예들에서, 제1 반사층(363)은 생략될 수 있다. 이 경우, 제2 본딩층(337)은 제1 절연층(361)을 제2-2 오믹 전극(335)에 본딩할 수 있다. 제2 본딩층(337)은 AuSn과 같은 금속 본딩층을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이와 달리, 제2 본딩층(337)은 제1 본딩층(353)과 실질적으로 동일한 본딩 재료를 포함할 수 있다.
제3 본딩층(347)은 제2 LED 적층(333)을 제3 LED 적층(343)에 결합한다. 제3 본딩층(347)은 제2 반사층(367)과 제2-2 오믹 전극(345) 사이에 개재되어 제2 반사층(367)을 제3-2 오믹 전극(345)에 본딩할 수 있다. 몇몇 실시예들에서, 제2 반사층(367)은 생략될 수 있다. 이 경우, 제2 반사층(367)은 제2 절연층(365)을 제3-2 오믹 전극(345)에 본딩할 수 있다. 제3 본딩층(347)은 AuSn과 같은 금속 본딩층을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이와 달리, 제3 본딩층(347)은 제1 본딩층(353)과 실질적으로 동일한 본딩 재료를 포함할 수 있다.
하부 절연층(368)은 제1 내지 제3 LED 적층들(323, 333, 343)을 덮을 수 있다. 하부 절연층(368)은 제1 서브 픽셀(R)의 제1 LED 적층(323), 제2 서브 픽셀(G)의 제2 LED 적층(333) 및 제3 서브 픽셀(B)의 제3 LED 적층(343)의 상부 표면들에 인접할 수 있다. 또한, 절연층(368)은 제1 LED 적층(323) 주위에 노출된 반사 전극(325)을 덮는다. 하부 절연층(368)은 전기적 연결 통로를 제공하기 위한 개구부들을 가질 수 있다.
상부 절연층(369)은 하부 절연층(368)을 덮는다. 상부 절연층(369)은 전기적 연결 통로를 제공하기 위한 개구부들을 가질 수 있다.
하부 절연층(368) 및 상부 절연층(369)은 예컨대, 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 44 및 도 45에 도시한 바와 같이, 배선 라인들(371, 373, 375)은 반사 전극(325)과 실질적으로 직교하도록 배치될 수 있다. 배선 라인들(371, 375)은 상부 절연층(369) 상에 배치되며, 연결부(371a, 375a)를 통해 제3-1 오믹 전극(349) 및 제1-1 오믹 전극(329)에 각각 연결될 수 있다. 이를 위해, 상부 절연층(369) 및 하부 절연층(368)은 제3-1 오믹 전극(349) 및 제1-1 오믹 전극(329)을 노출시키는 개구부들을 가질 수 있다.
배선 라인(373)은 하부 절연층(368) 상에 배치되며 반사 전극(325)으로부터 절연된다. 배선 라인(373)은 하부 절연층(368)과 상부 절연층(369) 사이에 배치될 수 있으며, 연결부(373a)를 통해 제2-1 오믹 전극(339)에 연결될 수 있다. 이를 위해, 하부 절연층(368)은 제2-1 오믹 전극(339)을 노출시키는 개구부를 갖는다.
연결부들(377a, 377b)은 하부 절연층(368)과 상부 절연층(369) 사이에 배치되어 전극 패드들(346, 336)을 반사 전극(325)에 전기적으로 연결한다. 이를 위해, 하부 절연층(368)은 전극 패드들(336, 346) 및 반사 전극(325)을 노출시키는 개구부들을 가질 수 있다.
배선 라인(371)과 배선 라인(373)은 상부 절연층(369)에 의해 서로 절연되며, 따라서, 수직 방향으로 서로 중첩되도록 배치될 수 있다.
본 실시예에서, 각 픽셀의 전극들이 데이터 라인 및 스캔 라인들에 연결되며, 배선 라인들(371, 375)이 하부 절연층(368)에 배치되고, 배선 라인(373)이 하부 절연층(368)과 상부 절연층(369)사이에 배치되는 것으로 설명하였으나, 본 개시가 이에 한정되는 것은 아니다. 예컨대, 배선 라인들(371, 373, 375)은 모두 하부 절연층(368)상에 형성되어 상부 절연층(369)으로 덮힐 수 있으며, 연결부(371a, 375a)는 상부 절연층(369)상에 형성될 수 있다.
이하에서는, 본 개시의 일 실시예에 따른 디스플레이 장치(3000A)의 제조 방법을 설명할 것이다.
도47 내지 도 59는 본 개시의 일 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다. 각 단면도는 해당 평면도의 절취선 A-A를 따라 취해진 단면도이다.
도 47a를 참조하면, 우선, 제1 기판(321) 상에 제1 LED 적층(323)이 성장된다. 제1 기판(321)은 예컨대 GaAs 기판일 수 있다. 또한, 제1 LED 적층(323)은 AlGaInP 계열의 반도체층들로 형성될 수 있으며, 제1 도전형 반도체층(323a), 활성층 및 제2 도전형 반도체층(323b)을 포함한다.
이어서, 반사 전극(325)은 제1 LED 적층(323) 상에 형성된다. 반사 전극(325)은, 예를 들어, Au-Zn 합금 또는 Au-Be 합금으로 형성될 수 있다.
반사 전극(325)은 리프트 오프 공정 등에 의해 형성되며, 특정 형상을 갖도록 패터닝될 수 있다. 예를 들어, 반사 전극(325)은 복수의 픽셀들을 연결하는 길이를 갖도록 패터닝될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니다. 이와 달리, 반사 전극(325)은 패터닝없이 제1 LED 적층(323)의 상부 표면 전체에 걸쳐 형성될 수 있거나 또는 상부 표면 상에 형성된 후에 패터닝될 수 있다.
반사 전극(325)은 제1 LED 적층(323)의 제2 도전형 반도체층(323b), 예를 들어, p형 반도체층과 오믹 접촉을 할 수 있다.
도 47b를 참조하면, 제2 LED 적층(333)은 제2 기판(331) 상에 성장되고, 제2-2 오믹 전극(335)은 제2 LED 적층(333) 상에 형성된다. 제2 LED 적층(333)은 AlGaInP 또는 AlGaInN 계열의 반도체층으로 형성될 수 있으며, AlGaInP 또는 AlGaInN 계열의 우물층을 포함할 수 있다. 제2 기판(331)은 GaAs 기판 등의 AlGaInP 계열의 반도체층을 성장시킬 수 있는 기판, 또는 사파이어 기판과 같은 GaN 계열의 반도체층을 성장시킬 수 있는 기판일 수 있다. 제2 LED 적층(333)에서 Al, Ga 및 In의 조성은 예를 들어, 제2 LED 적층(333)이 녹색광을 방출할 수 있도록 결정될 수 있다. 제2-2 오믹 전극(335)은 제2 LED 적층(333)의 제2 도전형 반도체층(333b), 예를 들어 p형 반도체층과 오믹 접촉을 한다. 제2-2 오믹 전극(335)은 제2 LED 적층(333)에서 생성된 광을 반사할 수 있는 반사층을 포함할 수 있다.
본딩 재료층(337a)은 제2-2 오믹 전극(335) 상에 형성될 수 있다. 본딩 재료층(337a)은 AuSn과 같은 금속층을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 47c를 참조하면, 제3 LED 적층(343)은 제3 기판(341) 상에 성장되고, 제3-2 오믹 전극(345)은 제3 LED 적층(343) 상에 형성된다. 제3 LED 적층(343)은 AlGaInN 계열의 반도체층으로 형성될 수 있으며, 제1 도전형 반도체층(343a), 활성층 및 제2 도전형 반도체층(343b)을 포함할 수 있다. 제3 기판(341)은 GaN 계열의 반도체층을 성장시킬 수 있는 기판이며, 제1 기판(321)과 다를 수 있다. 제3 LED 적층(343)에서 Al, Ga 및 In의 조성은 예를 들어, 제3 LED 적층(343)이 청색광을 방출할 수 있도록 결정될 수 있다. 제3-2 오믹 전극(345)은 제3 LED 적층(343)의 제2 도전형 반도체층(343b), 예를 들어 p형 반도체층과 오믹 접촉을 한다. 제3-2 오믹 전극(345)은 제3 LED 적층(343)에서 생성된 광을 반사할 수 있는 반사층을 포함할 수 있다.
본딩 재료층(347a)은 제3-2 오믹 전극(345) 상에 형성될 수 있다. 본딩 재료층(347a)은 AuSn과 같은 금속층을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 LED 적층(323), 제2 LED 적층(333) 및 제3 LED 적층(343)은 서로 다른 기판 상에 성장될 수 있으므로, 제1 내지 제3 LED 적층들을 형성하는 순서는 특별히 제한하지 않는다.
도 48a 및 48b를 참조하면, 이어서, 지지 기판(351) 상부 측에 제1 본딩층(353)을 매개로 도 47a의 제1 LED 적층(323)이 결합된다. 반사 전극(325)이 지지 기판(351)을 향하도록 배치되어 제1 본딩층(353)에 본딩될 수 있다. 제1 기판(321)은 화학식각 기술 등을 이용하여 제1 LED 적층(323)으로부터 제거된다. 이에 따라, 제1 LED 적층(323)의 제1 도전형 반도체층(323a)의 상면이 노출된다. 몇몇 실시예들에서, 제1 도전형 반도체층(323a)의 노출된 표면 상에 표면 텍스쳐링 등에 의해 거칠어진 면이 형성될 수도 있다.
이어서, 제1 LED 적층(323)의 노출된 표면 상에 제1-1 오믹 전극(329)이 형성된다. 오믹 전극(329)은, 예를 들어, Au-Te 합금 또는 Au-Ge 합금으로 형성될 수 있다. 오믹 전극(329)은 각 픽셀 영역에 형성될 수 있다. 오믹 전극(329)은 각 픽셀 영역에서 일측을 향하여 형성될 수 있다. 오믹 전극(329)은 도면에 도시한 바와 같이 패드 영역 및 연장부를 포함할 수 있다. 연장부는 도면에 도시한 바와 같이 반사 전극(325)의 길이 방향으로 실질적으로 연장될 수 있다.
도 49a 및 도 49b를 참조하면, 제1 LED 적층(323) 상에 제1 절연층(361)이 형성되고, 그 위에 제1 반사층(363)이 형성된다. 도시한 바와 같이, 제1 절연층(361)은 제1-1 오믹 전극(329)을 덮도록 형성될 수 있고, 제1 반사층(363)은 제1-1 오믹 전극(329)을 덮지 않을 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니다. 예를 들어, 제1 반사층(363)은 제1-1 오믹 전극(329)을 덮을 수 있다. 몇몇 실시예들에서, 제1 반사층(363)은 생략될 수 있다.
제1 반사층(363) 상에 본딩 재료층(337b)이 형성된다. 도 47b의 제2 LED 적층(333)이 본딩 재료층(337b)의 상부 측에 결합된다. 제1 반사층(363)이 생략되는 경우, 제1 절연층(361) 상에 본딩 재료층(337b)이 형성될 수 있다. 본딩 재료층(337a)은 지지 기판(351)과 마주 보도록 배치되고, 본딩 재료층(337a)에 본딩되어 제2 본딩층(337)을 형성하며, 이에 따라, 제1 LED 적층(323)은 제2 LED 적층(333)에 결합된다.
제2 기판(331)은 레이져 리프트 오프 또는 화학 리프트 오프에 의해 제2 LED 적층(333)으로부터 제거된다. 이에 따라, 제2 LED 적층(333)의 제1 도전형 반도체층(333a)의 상면이 노출된다. 몇몇 실시예들에서, 제1 도전형 반도체층(333a)의 노출된 표면 상에 표면 텍스쳐링에 의한 거칠어진 면이 형성될 수도 있다.
도 50a 및 도 50b를 참조하면, 제2 LED 적층(333) 상에 제2 절연층(365)이 먼저 형성되고, 그 위에 제2 반사층(367)이 형성된다. 그 후, 제2 반사층(367) 상에 본딩 재료층(347b)이 형성되고, 도 48b의 제2 LED 적층(333)이 본딩 재료층(347b)의 상부 측에 결합된다. 몇몇 실시예들에서, 제2 반사층(367)은 생략될 수 있다. 본딩 재료층(347a)은 지지 기판(351)과 마주 보도록 배치되고, 본딩 재료층(347a)에 본딩되어 제3 본딩층(347)을 형성하며, 이에 따라, 제2 LED 적층(333)은 제3 LED 적층(343)에 결합된다.
제3 기판(341)은 레이져 리프트 오프 또는 화학 리프트 오프에 의해 제3 LED 적층(343)으로부터 제거된다. 이에 따라, 제3 LED 적층(343)의 제1 도전형 반도체층(343a)의 상면이 노출된다. 몇몇 실시예들에서, 제1 도전형 반도체층(343a)의 노출된 표면 상에 표면 텍스쳐링에 의한 거칠어진 면이 형성될 수도 있다.
이어서, 제1 도전형 반도체층(343a) 상에 제3-1 오믹 전극(349)이 형성된다. 제3-1 오믹 전극(349)은 제1-1 오믹 전(329)과 대향하도록 픽셀의 타측을 향해 형성될 수 있다. 제3-1 오믹 전극(349)은 패드 영역 및 연장부를 포함할 수 있다. 연장부는 반사 전극(325)의 길이 방향으로 실질적으로 연장될 수 있다.
도 51a 및 도 51b를 참조하면, 각 픽셀 영역에서, 제3 LED 적층(343)은 제3 LED 적층(343)을 패터닝하여 제3 서브 픽셀(B)에 대응하는 영역을 제외한 영역으로부터 제거된다. 이에 따라, 도시한 바와 같이, 제3-2 오믹 전극(345)이 노출된다. 또한, 제3 서브 픽셀(B)의 영역에서 제3 LED 적층(343) 상에 만입부가 형성될 수 있다.
제3 서브 픽셀(B)에 형성된 만입부에 의해 노출된 제3-2 오믹 전극(345) 상에 전극 패드(346)가 형성될 수 있다. 상기 도시된 실시예에서, 제3-2 오믹 전극(345) 및 전극 패드(346)는 별도의 공정들에 의해 형성되는 것으로 설명하였지만, 제3-2 오믹 전극(345) 및 전극 패드(346)는, 다른 실시예들에서 동일한 공정에 의해 함께 형성될 수 있다. 예를 들어, 제3-2 오믹 전극(345)이 노출된 후, 제3-1 오믹 전극(349)과 전극 패드(346)가 리프트 오프 공정 등에 의해 형성될 수 있다.
도 52a 및 도 52b를 참조하면, 각 픽셀 영역에서, 제3-2 오믹 전극(345), 제3 본딩층(347), 제2 반사층(367) 및 제2 투명 절연층(365)이 순차적으로 패터닝되어 제2 LED 적층(333)을 노출시킨다. 제3-2 오믹 전극(345)은 제3 서브 픽셀(B)의 영역 근처에 제한적으로 배치된다.
각 픽셀 영역에서, 제2-1 오믹 전극(339)은 제2 LED 적층(333) 상에 형성된다. 도 52a에 도시한 바와 같이, 제2-1 오믹 전극(339)은 패드 영역 및 연장부를 포함할 수 있다. 연장부는 반사 전극(325)의 길이 방향으로 실질적으로 연장될 수 있다. 제2-1 오믹 전극(339)은 제1 도전형 반도체층(333a)과 오믹 접촉을 한다. 도시한 바와 같이, 제2-1 오믹 전극(339)은 제1-1 오믹 전극(329)과 제3-1 오믹 전극(349) 사이에 배치될 수 있으나, 이에 한정되는 것은 아니다.
도 53a 및 도 53b를 참조하면, 각 픽셀 영역에서, 제2 LED 적층(333)은 제2 LED 적층(333)을 패터닝하여, 각 픽셀 영역에서 제3 서브 픽셀(B)과 제2 서브 픽셀(G)에 대응하는 영역을 제외한 영역으로부터 제거된다. 제2 서브 픽셀(G) 영역의 제2 LED 적층(333)은 제3 서브 픽셀(B)의 제2 LED 적층(333)으로부터 분리된다.
제2 LED 적층(333)이 패터닝됨에 따라, 제2-2 오믹 전극(335)이 노출된다. 이후, 제2 서브 픽셀(G) 영역의 제2 LED 적층(333)은 제2-2 오믹 전극(335) 상에 전극 패드(336)가 형성될 수 있는 만입부를 포함할 수 있다.
상기 도시된 실시예에서, 제2-1 오믹 전극(339)과 전극 패드(336)는 별도의 공정으로 형성되는 것으로 설명하였지만, 제2-1 오믹 전극(339)과 전극 패드(336)는 동일한 공정으로 함께 형성될 수 있다. 예를 들어, 제2-2 오믹 전극(335)이 노출된 후, 제2-1 오믹 전극(339)과 전극 패드(336)는 리프트 오프 공정 등에 의해 함께 형성될 수 있다.
도 54a 및 도 54b를 참조하면, 제2-2 오믹 전극(335), 제2 본딩층(337), 제1 반사층(363) 및 제1 투명 절연층(361)이 순차적으로 패터닝되어 제1 LED 적층(323)을 노출시킨다. 도 54a에 도시된 바와 같이, 제2-2 오믹 전극(335)은 제2 서브 픽셀(G)의 영역 근처에 제한적으로 배치된다.
각 픽셀 영역에서, 제1 LED 적층(323) 상에 형성된 제1-1 오믹 전극(329)이 노출된다. 도 54a에 도시한 바와 같이, 제1-1 오믹 전극(329)은 패드 영역 및 연장부를 포함할 수 있다. 연장부는 반사 전극(325)의 길이 방향으로 실질적으로 연장될 수 있다.
도 55a 및 도 55b를 참조하면, 제1 LED 적층(323)은 제1 LED 적층(323)을 패터닝하여 제1 내지 제3 서브 픽셀들(R, G, B)에 대응하는 영역을 제외한 영역으로부터 제거된다. 제1-1 오믹 전극(329)은 제1 서브 픽셀(R)의 영역에 남는다. 제1 서브 픽셀(R) 영역에 있는 제1 LED 적층(323)은 제2 서브 픽셀(G) 영역에 있는 제1 LED 적층(323) 및 제3 서브 픽셀(B) 영역에 있는 제1 LED 적층(323)으로부터 분리된다. 제2 서브 픽셀(G) 영역에 있는 제1 LED 적층(323)은 제3 서브 픽셀(B) 영역에 있는 제1 LED 적층(323)으로부터 분리될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 서브 픽셀(G)의 제1 LED 적층(323)은 제3 서브 픽셀(B)까지 연속적으로 연장될 수 있다.
제1 led 적층(323)이 패터닝됨에 따라, 반사 전극(325)이 노출되고 제1 본딩층(353)의 표면은 부분적으로 노출될 수 있다. 다른 실시예들에서, 제1 본딩층(353) 상에 절연층이 배치될 수 있다. 이 경우, 절연층이 노출되고 제1 본딩층(353)의 표면은 노출되지 않을 수 있다.
도 56a 및 도 56b를 참조하면, 하부 절연층(368)이 형성된다. 하부 절연층(368)은 제 1 내지 제 3 LED 적층들(323, 333, 343), 반사 전극(325) 및 제 1 본딩층(353)을 덮을 수 있다. 하부 절연층(368)은 패터닝되어 제1-1 오믹 전극(329), 제2-1 오믹 전극(339), 제3-1 오믹 전극(349), 전극 패드들(336, 346) 및 반사 전극(325)을 노출시키는 개구부들을 형성할 수 있다.
도 57를 참조하면, 배선 라인(373)과 연결부들(373a, 377a, 377b)이 하부 절연층(368) 상에 형성된다. 연결부(373a)는 제2-1 오믹 전극(339)을 배선 라인(373)에 연결하고, 연결부(377a)는 전극 패드(346)를 반사 전극(325)에 연결하며, 연결부(377b)는 전극 패드(336)를 반사 전극(325)에 연결한다. 도 57의 절취선 A-A를 따라 취해진 개략적인 단면도는 도 56b와 실질적으로 동일하며, 따라서, 중복을 피하기 위해 생략한다.
도 58a 및 도 58b를 참조하면, 상부 절연층(369)이 형성된다. 상부 절연층(369)은 배선 라인(373) 및 연결부들(373a, 377a, 377b)을 덮는다. 상부 절연층(369)은 패터닝되어 제1-1 오믹 전극(329)과 제3-1 오믹 전극(349)의 패드 영역들을 노출시킬 수 있다.
도 59를 참조하면, 상부 절연층(369)상에 배선 라인들(371, 375) 및 연결부들(371a, 375a)이 형성된다. 연결부(371a)는 배선 라인(371)을 제3-1 오믹 전극(349)에 연결하고, 연결부(375a)는 배선 라인(375)을 제1-1 오믹 전극(329)에 연결한다.
이와 같이, 도 44 및 도 45를 참조하여 설명한 디스플레이 장치(3000A)가 제공된다. 도 59의 절취선 A-A를 따라 취해진 개략적인 단면도는 도 58b와 실질적으로 동일하며, 따라서, 중복을 피하기 위해 생략한다.
상기 도시된 실시예에서, 서브 픽셀들(R, G, B) 사이에서 광 간섭이 발생할 수 있다. 보다 구체적으로, 제1 LED 적층(323), 제2 LED 적층(333) 및 제3 LED 적층(343) 사이에서 광 간섭이 발생할 수 있다. 따라서, 각 서브 픽셀의 측면에는 광 간섭을 방지하기 위해 광 반사층 또는 광 흡수층과 같은 광 차단층이 형성될 수 있다. 광 반사층은, 서로 다른 굴절률을 갖는 재료층을 교대로 적층하거나, 또는 투명 절연층 상에 형성된 금속 반사층 또는 TiO2와 같은 반사성 재료를 포함하는 백색 유기 물질에 의해 형성될 수 있는 분포 브래그 반사기를 포함할 수 있다. 광 흡수층은 예를 들어 흑색 에폭시 수지를 포함할 수 있다.
예를 들어, 하부 절연층(368) 및 상부 절연(369) 중 적어도 하나는 광 반사층 또는 광 흡수층을 포함할 수 있다. 이 경우, 하부 절연층(368) 및/또는 상부 절연층(369)은 제1 내지 제3 LED 적층들(323, 333, 343)에 개구부들를 구비하여 각 서브 픽셀에서 생성된 광이 외부로 방출될 수 있도록 한다. 제1 내지 제3 LED 적층들(323, 333, 343) 각각의 상부 영역에는 빛이 외부로 방출되는 개구부들이 제한적으로 형성될 수 있다. 이에 따라, 제1 내지 제3 LED 적층들(323, 333, 343)의 가장자리 또한 반사층으로 덮일 수 있다.
본 실시예에서, 픽셀들은 수동 매트릭스 방식으로 구동되는 것으로 설명하였지만, 본 개시가 이에 한정되는 것은 아니며, 몇몇 실시예들에서, 픽셀들은 능동 매트릭스 방식으로 구동될 수도 있다.
도 60은 본 개시의 또 다른 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 단면도이다.
반사 전극(325)은 도 47a의 제2 도전형 반도체층(323b) 상에 직접 형성되지만, 본 개시가 이에 한정되는 것은 아니다. 예컨대, 도 60을 참조하면, 반사 전극(325)은 오믹 접촉층(325a)및 반사층(325b)을 포함할 수 있다. 오믹 접촉층(325a)은, 예를 들어, Au-Zn 합금 또는 Au-Be 합금으로 형성될 수 있으며, 반사층(325b)은 Al, Ag 또는 Au로 형성될 수 있다. 특히, 반사층(325b)이 Au로 형성되는 경우, 반사층(325b)은 제1 LED 적층(323)으로부터 생성된 광, 예를 들어 적색광에 대해 상대적으로 높은 반사율을 나타낼 수 있으며, 제2 LED 적층(333) 및 제3 LED 적층(343)으로부터 생성된 광에 대해, 예를 들어 녹색광 또는 청색광에 대해, 상대적으로 낮은 반사율을 나타낼 수 있다.
반사층(325b)과 제2 도전형 반도체층(323b) 사이에 절연층(327)이 배치될 수 있다. 절연층(327)은 제2 도전형 반도체층(323b)을 노출시키는 개구부들을 가질 수 있으며, 절연층(327)의 개구부들에는 오믹 접촉층(325a)이 형성될 수 있다.
반사층(325b)이 절연층(327)을 덮음에 따라, 굴절률이 높은 제1 LED 적층(323), 굴절률이 낮은 절연층(327) 및 반사층(325b)의 적층 구조에 의해 전방향 반사기가 형성될 수 있다.
반사 전극(325)은 다음 공정에 의해 형성될 수 있다. 먼저, 제1 LED 적층(323)이 기판(321) 상에 성장되고 절연층(327)이 제1 LED 적층(323) 상에 형성된다. 이어서, 절연층(327)을 패터닝함으로써 개구부(들)가 형성된다. 예를 들어, SiO2 가 제1 LED 적층(323) 상에 형성되고, 포토 레지스트가 그 위에 증착되며, 이어서 사진 및 현상을 통해 포토 레지스트 패턴이 형성된다. 그 후, 포토레지스 패턴을 식각 마스크로 사용하여 SiO2를 패터닝함으로써 개구부(들)이 형성된 절연층(327)이 형성될 수 있다.
그 후, 절연층(327)의 개구부(들) 내에 오믹 콘택층(325a)이 형성된다. 오믹 콘택층(325a)은 리프트 오프 기술 등을 이용하여 형성될 수 있다. 오믹 콘택층(325a)이 형성된 후, 오믹 콘택층(325a) 및 절연층(327)을 덮는 반사층(325b)이 형성된다. 반사층(325b)은 리프트 오프 기술 등을 이용하여 형성될 수 있다. 반사층(325b)은 오믹 콘택층(325a)의 일부를 덮을 수도 있으며, 도시한 바와 같이, 오믹 콘택층(325a) 전체를 덮을 수도 있다. 오믹 콘택층(325a) 및 반사층(325b)에 의해 반사 전극(325)이 형성된다. 반사 전극(325)의 형상은 전술한 반사 전극의 형상과 실질적으로 동일할 수 있으며, 따라서, 중복을 피하기 위해 상세한 설명은 생략한다.
제1 LED 적층(323)이 AlGaInP 계열의 반도체층으로 형성되어 적색광을 방출하는 것으로 설명하였지만, 본 개시가 이에 한정되는 것은 아니다. 예를 들어, 제1 LED 적층(323)은 녹색광 또는 청색광을 방출할 수 있다. 이에 따라, 제1 LED 적층(323)은 AlGaInN 계열의 반도체층으로도 형성될 수 있다. 또한, 제2 LED 적층(333) 또는 제3 LED 적층(343)은 AlGaInP 계열의 반도체층으로 형성될 수 있다.
본 개시의 실시예들에 따르면, 복수의 픽셀들이 웨이퍼 레벨에서 형성될 수 있으며, 따라서, 발광 다이오드들을 개별적으로 실장할 필요가 없다.
이상에서, 본 개시의 다양한 실시예들에 대해 설명하였으나, 본 개시는 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 개시의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.

Claims (22)

  1. 제1 서브 픽셀, 제2 서브 픽셀, 및 제3 서브 픽셀을 포함하되, 각각의 제1, 제2, 및 제3 서브 픽셀들은,
    제1 형 반도체층 및 제2 형 반도체층을 포함하는 제1 LED 서브 유닛;
    상기 제1 LED 서브 유닛 상에 배치되고 제1 형 반도체층 및 제2 형 반도체층을 포함하는 제2 LED 서브 유닛; 및
    상기 제2 LED 서브 유닛 상에 배치되고 제1 형 반도체층 및 제2 형 반도체층을 포함하는 제3 LED 서브 유닛을 포함하고,
    상기 제1 서브 픽셀의 상기 제2 및 제3 LED 서브 유닛은 전기적으로 플로팅되고,
    상기 제2 서브 픽셀의 상기 제1 및 제3 LED 서브 유닛은 전기적으로 플로팅되고,
    상기 제3 서브 픽셀의 상기 제1 및 제2 LED 서브 유닛은 전기적으로 플로팅되는 디스플레이용 발광 다이오드 픽셀.
  2. 청구항 1에 있어서,
    상기 제1, 제2, 및 제3 서브 픽셀의 상기 제1 LED 서브 유닛들은 서로 분리되고,
    상기 제1, 제2, 및 제3 서브 픽셀의 상기 제2 LED 서브 유닛들은 서로 분리되고,
    상기 제1, 제2, 및 제3 서브 픽셀의 상기 제3 LED 서브 유닛들은 서로 분리되고,
    상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛, 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛 각각은 광을 방출하도록 구성되고,
    상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛으로부터 생성된 광은 상기 제1 서브 픽셀의 상기 제2 및 제3 LED 서브 유닛들을 통해 상기 발광 다이오드 픽셀의 외부로 방출되도록 구성되고,
    상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛으로부터 생성된 광은 상기 제2 서브 픽셀의 상기 제3 LED 서브 유닛을 통해 상기 발광 다이오드 픽셀의 외부로 방출되도록 구성되는 발광 다이오드 픽셀.
  3. 청구항 1에 있어서,
    상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛, 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛은 각각 적색광, 녹색광, 및 청색광을 방출하는 제1 LED 적층, 제2 LED 적층 및 제3 LED 적층을 포함하는 발광 다이오드 픽셀.
  4. 청구항 1에 있어서,
    상기 제1 서브 픽셀은 상기 제1 LED 서브 유닛의 상기 제1 형 반도체층과 오믹 접촉하는 제1 상부 오믹 전극 및 상기 제1 LED 서브 유닛의 상기 제2 형 반도체층과 오믹 접촉하는 제1 하부 오믹 전극을 더 포함하고,
    상기 제2 서브 픽셀은 상기 제2 LED 서브 유닛의 상기 제1 형 반도체층과 오믹 접촉하는 제2 상부 오믹 전극 및 상기 제2 LED 서브 유닛의 상기 제2 형 반도체층과 오믹 접촉하는 제2 하부 오믹 전극을 더 포함하고,
    상기 제3 서브 픽셀은 상기 제3 LED 서브 유닛의 상기 제1 형 반도체층과 오믹 접촉하는 제3 상부 오믹 전극 및 상기 제3 LED 서브 유닛의 상기 제2 형 반도체층과 오믹 접촉하는 제3 하부 오믹 전극을 더 포함하는 발광 다이오드 픽셀.
  5. 청구항 4에 있어서,
    상기 제1 상부 오믹 전극은 상기 제2 및 제3 서브 픽셀의 상기 제1 LED 서브 유닛들로부터 전기적으로 분리되고,
    상기 제2 상부 오믹 전극은 상기 제1 및 제3 서브 픽셀의 상기 제2 LED 서브 유닛들로부터 전기적으로 분리되고,
    상기 제3 상부 오믹 전극은 상기 제1 및 제2 서브 픽셀의 상기 제3 LED 서브 유닛들로부터 전기적으로 분리되는 발광 다이오드 픽셀.
  6. 청구항 4에 있어서,
    상기 제1 하부 오믹 전극은 상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛으로부터 생성된 광을 반사 시키도록 구성된 반사층을 포함하고,
    상기 제2 하부 오믹 전극 및 상기 제3 하부 오믹 전극 각각은 투명한 발광 다이오드 픽셀.
  7. 청구항 6에 있어서,
    상기 제1 하부 오믹 전극은 상기 제1, 제2, 및 제3 서브 픽셀의 상기 제1 LED 서브 유닛들과 오믹 접촉을 하는 발광 다이오드 픽셀.
  8. 청구항 4에 있어서,
    상기 제1, 제2 및 제3 서브 픽셀 각각은,
    상기 제1 LED 서브 유닛과 상기 제2 LED 서브 유닛 사이에 개재되어 상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛으로부터 생성된 광을 투과시키고 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛으로부터 생성된 광을 반사시키는 제1 색 필터; 및
    상기 제2 LED 서브 유닛과 상기 제3 LED 서브 유닛 사이에 개재되어 상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛으로부터 생성된 광 및 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛으로부터 생성된 광을 투과시키고 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛으로부터 생성된 광을 반사시키는 제2 색 필터를 더 포함하는 발광 다이오드 픽셀.
  9. 청구항 8에 있어서,
    상기 제1 색 필터 및 제2 색 필터 각각은 저역 패스 필터, 대역 패스 필터, 및 밴드 스탑 필터 중 적어도 하나를 포함하는 발광 다이오드 픽셀.
  10. 청구항 1에 있어서,
    지지 기판을 더 포함하되,
    상기 제1, 제2 및 제3 서브 픽셀 각각은,
    상기 지지 기판과 상기 제1 LED 서브 유닛 사이에 개재된 제1 본딩층;
    상기 제1 LED 서브 유닛과 상기 제2 LED 서브 유닛 사이에 개재된 제2 본딩층; 및
    상기 제2 LED 서브 유닛과 상기 제3 LED 서브 유닛 사이에 개재된 제3 본딩층을 더 포함하고,
    상기 제2 본딩층은 상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛으로부터 생성된 광에 투명하고,
    상기 제3 본딩층은 상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛으로부터 생성된 광 및 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛으로부터 생성된 광에 투명한 발광 다이오드 픽셀.
  11. 청구항 1에 있어서,
    상기 제1, 제2, 및 제3 서브 픽셀들을 둘러싸는 광 차단층을 더 포함하는 발광 다이오드 픽셀.
  12. 청구항 11에 있어서,
    상기 광 차단층은 광 반사 백색 재료 또는 광 흡수 흑색 재료 중 적어도 하나 이상을 포함하는 발광 다이오드 픽셀.
  13. 청구항 1에 있어서,
    상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛, 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛은 서로 다른 면적을 갖는 발광 다이오드 픽셀.
  14. 청구항 1에 있어서,
    상기 제1, 제2, 및 제3 서브 픽셀들은 약 10,000 μm2 미만의 표면적을 갖는 마이크로 LED를 포함하고,
    상기 제1 LED 서브 유닛은 적색광, 녹색광, 및 청색광 중 어느 하나를 방출하도록 구성되고,
    상기 제2 LED 서브 유닛은 상기 제1 LED 서브 유닛과 서로 다른 적색광, 녹색광, 및 청색광 중 하나를 방출하도록 구성되고,
    상기 제3 LED 서브 유닛은 상기 제1 및 제2 LED 서브 유닛들과 서로 다른 적색광, 녹색광, 및 청색광 중 하나를 방출하도록 구성되는 발광 다이오드 픽셀.
  15. 청구항 1에 있어서,
    상기 전기적으로 플로팅된 LED 서브 유닛의 상기 제1 및 제2 형 반도체층 중 적어도 하나는 임의의 오믹 전극에 연결되지 않는 발광 다이오드 픽셀.
  16. 지지 기판 상에 배치된 복수의 픽셀을 포함하되, 상기 픽셀들 중 적어도 하나는
    제1 서브 픽셀, 제2 서브 픽셀, 및 제3 서브 픽셀을 포함하는 발광 다이오드 픽셀을 포함하되, 상기 제1, 제2, 및 제3 서브 픽셀 각각은,
    제1 형 반도체층 및 제2 형 반도체층을 포함하는 제1 LED 서브 유닛;
    상기 제1 LED 서브 유닛 상에 배치되고 제1 형 반도체층 및 제2 형 반도체층을 포함하는 제2 LED 서브 유닛; 및
    상기 제2 LED 서브 유닛 상에 배치되고 제1 형 반도체층 및 제2 형 반도체층을 포함하는 제3 LED 서브 유닛을 포함하고,
    상기 제1 서브 픽셀의 상기 제2 및 제3 LED 서브 유닛들은 전기적으로 플로팅되고,
    상기 제2 서브 픽셀의 상기 제1 및 제3 LED 서브 유닛들은 전기적으로 플로팅되고,
    상기 제3 서브 픽셀의 제1 및 제2 LED 서브 유닛들은 전기적으로 플로팅되는 디스플레이 장치.
  17. 청구항 16에 있어서,
    상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛의 상기 제2 형 반도체층, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛의 상기 제2 형 반도체층 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛의 상기 제2 형 반도체층은 공통 라인에 전기적으로 연결되고,
    상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛의 상기 제1 형 반도체층, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛의 상기 제1 형 반도체층, 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛의 상기 제1 형 반도체층은 서로 다른 라인들에 전기적으로 연결되는 디스플레이 장치.
  18. 청구항 17에 있어서,
    상기 제1 하부 오믹 전극은 상기 제1, 제2, 및 제3 서브 픽셀들 아래에 공통으로 배치되고,
    상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛의 상기 제2 형 반도체층 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛의 상기 제2 형 반도체층은 상기 제1 하부 오믹 전극에 전기적으로 연결되는 디스플레이 장치.
  19. 청구항 18에 있어서,
    상기 제1 하부 오믹 전극은 반사 전극을 포함하는 디스플레이 장치.
  20. 청구항 19에 있어서,
    상기 반사 전극은 복수의 픽셀들에 걸쳐 연속적으로 배치되고 상기 공통 라인을 포함하는 디스플레이 장치.
  21. 상기 제1 상부 오믹 전극, 상기 제2 상부 오믹 전극, 및 상기 제3 상부 오믹 전극 각각은 패드 및 돌출부를 포함하는 디스플레이 장치.
  22. 청구항 16에 있어서,
    각 픽셀에서, 상기 제1 서브 픽셀의 상기 제1 LED 서브 유닛, 상기 제2 서브 픽셀의 상기 제2 LED 서브 유닛, 및 상기 제3 서브 픽셀의 상기 제3 LED 서브 유닛은 서로 다른 면적을 갖는 디스플레이 장치.
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