KR102665039B1 - 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널 및 그 제조 방법 - Google Patents

칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널 및 그 제조 방법 Download PDF

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Abstract

본 발명은 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널 에 관한 것으로, 상면에 복수의 CMOS 전극 패드가 정렬된 백 웨이퍼; 상기 백 웨이퍼 위에 복수의 발광부와 접합층이 수직 방향으로 적층되며, 복수의 상기 CMOS 전극 패드 상에 각각 정렬되는 복수의 LED 적층체; 및 복수의 상기 LED 적층체 위에 형성된 공통전극을 포함하고, 복수의 상기 LED 적층체 각각은, 복수의 상기 발광부 중 적어도 하나의 상기 발광부에서 생성된 광을 차단시키거나, 복수의 상기 발광부 중 적어도 하나의 상기 발광부에 쇼트(Short) 통로가 형성되어 상기 발광부로 전류가 주입되지 않도록 전류를 우회시킴으로써 특정 색만을 발광하는 것을 특징으로 한다.
본 발명에 따르면, 본 발명에 따르면, 수직 적층된 탠덤(Tandem) 구조를 채용함에도 불구하고 칼라필터가 불필요하게 되므로, 마이크로디스플레이의 색질이 대폭적으로 향상될 수 있으며, 공정 복잡성 및 생산성이 대폭적으로 개선될 수 있다. 또한, 본 발명에 따르면, 정렬 이슈가 존재하는 기존의 모노리식 집적화 방식 또는 혼성화 방식과 다르게, 엔지니어링 모노리식 에피택시 웨이퍼 상의 적층체를 식각하여 기 설정된 단위로 분리시킴으로써 복수의 LED 적층체가 복수의 CMOS 전극 패드 상에 정렬되도록 하므로, 6인치 이하의 소구경 웨이퍼 뿐만 아니라, 8인치 이상의 대구경 웨이퍼를 이용할 수 있게 되어 제품의 수율이 대폭적으로 증대될 수 있는 효과가 있다.

Description

칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널 및 그 제조 방법{VERTICAL STACKED MICRODISPLAY PANEL WITHOUT COLOR FILTER AND MANUFACTURING METHOD THEREOF}
본 발명은 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널 및 그 제조 방법에 관한 것으로, 보다 상세하게는 프론트 웨이퍼와 백 웨이퍼의 접합 시 엔지니어링 모노리식 에피택시 웨이퍼(engineering monolithic epitaxy wafer)를 이용함으로써 LED 적층체와 CMOS 전극 패드의 정렬 공정이 불필요함과 동시에, 각각의 LED 적층체가 특정 색만을 발광하도록 함으로써 칼라필터(color filter)가 불필요한 수직 적층형 LEDoS 마이크로디스플레이 패널 및 그 제조 방법에 관한 것이다.
최근 주목받고 있는 메타버스(Metaverse)를 구현하는 유형은 VR(virtual reality, 가상현실), AR(augmented reality, 증강현실), MR(mixed reality, 혼합현실) 및 XR(extended reality, 확장현실)의 4가지 형태로 분류된다. 이중 VR, AR, MR이 연계된 현실인 XR을 중심으로 향후 메타버스 생태계가 발전될 것으로 예상되고 있으며, 이를 효과적으로 구현하기 위해서는 혁신적인 사용자 경험을 제공할 수 있는 차세대 컴퓨팅 플랫폼의 소프트웨어와 함께, 1인치 미만의 대각선 길이를 갖는 마이크로디스플레이가 핵심 부품으로 포함된 디바이스(스마트 글래스, 헤드 마운트 디스플레이 등)가 요구된다. 특히, XR 사용자에게 가장 큰 몰입감과 시인성 및 편의성을 제공하고 어지럼증을 극소화하기 위해서는 고성능의 마이크로디스플레이 패널 기술개발이 절대적으로 필요한 상황이다.
도 1에 도시된 바와 같이, 종래 기술의 마이크로디스플레이 패널(10)은 Si CMOS 반도체 웨이퍼 공정과 고해상도, 고휘도의 초소형 디스플레이 공정을 결합한 기술로, 종래의 마이크로디스플레이 패널(10)은 복수의 CMOS 전극 패드(12)가 구비된 4" 이상의 (100) 결정면을 갖는 Si CMOS 웨이퍼(11)와, microLED 전극 패드(14)와, 복수의 microLED 칩(15)이 구비된 4" 이상의 투명 웨이퍼(13)가 전도성 접합(16)을 통해 접합된 구조를 가질 수 있다. 한편, XR 디바이스에 적용될 것으로 예상되는 마이크로디스플레이 패널의 종류에는 액정(liquid crystal, LC) 기반의 LCoS(LC on Si), OLED(organic light-emitting diode) 기반의 OLEDoS(OLED on Si), 5㎛ 미만 화소 크기를 갖는 초소형 microLED 기반의 LEDoS(LED on Si) 등이 있는데, 낮은(低) 화소 밀도의 디스플레이가 적용된 VR의 경우에는 LCoS 및 OLEDoS 중심으로 개발되어 양산되고 있다.
그러나 메타버스 구현 기술의 발전에 따라, 높은(高) 화소 밀도의 마이크로디스플레이 패널이 적용된 경량형 AR, MR, XR 디바이스의 니즈가 점점 증가하고 있으며, 이러한 니즈에 따라 무기물 특성 우위를 바탕으로 이론상 이상적인 솔루션으로 주목받는 LEDoS 기술개발이 시급하지만, 이를 위한 마이크로디스플레이 패널 플랫폼은 아직 확립되어 있지 않다.
5㎛ 미만의 화소 크기를 갖는 초소형 microLED 기반의 LEDoS는 XR 디바이스에 적용되는 경우 전력 대 성능 비율(전성비)이 우수하고 응답 속도가 짧다는 장점이 있고, 무기물로 구성되어 수명이 길며, 효율적으로 전력을 사용하여 발열 완화 및 배터리 장시간 사용이 가능한 이점이 있다. 특히, XR 디바이스는 디스플레이와 눈 사이의 거리가 매우 짧아 영상 변환에 시간이 조금만 지연되어도 어지럼증 등 불편함을 느끼기 쉬우므로, 마이크로세컨드(microsec)의 응답속도를 갖는 LCoS 및 OLEDoS에 비해 나노세컨드(nanosec)의 응답속도를 갖는 LEDoS가 XR 디바이스에 가장 적합한 것으로 평가받고 있다.
나아가 LEDoS가 VR과 달리 AR, MR, XR 디바이스에서 주목받는 가장 큰 이유는 휘도와 발광효율 때문인 것으로 평가되고 있다. 장소에 구애 받지 않고 착용할 수 있는 스마트 글래스의 특성상 햇빛 등의 야외 환경에서도 정상 구동될 수 있도록 높은 밝기가 필수적인 조건인데, 이론적으로 microLED의 경우에는 수십 ~ 수백만 니트(nit)의 휘도를 지원하며, OLED는 유기물인 반면 microLED는 무기물이므로 발광효율 또한 높은 이점이 있다.
하지만 상술한 장점들에도 불구하고 5㎛ 미만의 화소 크기를 갖는 초소형 microLED 기반의 LEDoS가 XR 디바이스의 주요 부품으로 자리 잡지 못한 가장 큰 이유는 대량 생산이 어렵다는 데 있다. 즉, LEDoS는 초소형의 microLED 수백만 개를 Si CMOS 웨이퍼 위에 고정해야 하므로 공정 난이도가 높고 수율이 매우 낮아 제조원가의 상승으로 이어져 높은 부품가를 형성하게 되며, 이는 최종 소비자 가격에 반영되어 고가의 XR 디바이스로 공급됨으로써 시장의 수요에 맞추기 힘든 상황이다.
한편, 도 2에 도시된 바와 같이, 최근까지 그룹3-5족 화합물(GaN, GaP 등) microLED 광원이 적용된 LEDoS의 개발은 ① Si CMOS 웨이퍼 상에 microLED 어레이로 구성된 웨이퍼(또는 유닛 다이)의 모노리식 집적화(monolithic integration) 또는 ② Si CMOS 웨이퍼 또는 microLED 어레이가 제작된 청색, 녹색, 적색 광원 웨이퍼(또는 유닛 다이) 상에서, 웨이퍼(또는 유닛 다이) 사이의 혼성화(hybridization) 등의 전통적인 접근 방식을 통해 개발되어 왔다.
현재까지의 그룹3-5족 화합물로 구성된 청색, 녹색, 적색 microLED 광원이 적용된 LEDoS 개발의 가장 큰 장애물 중 하나는 5㎛ 미만의 화소에 대한 솔루션 확보가 쉽지 않다는 것인데, 최근에는 모노리식 집적화 기술을 이용하여 5㎛ 수준의 화소가 성공적으로 시연된 바 있으며, 혼성화 기술 기반으로 일부 개발된 시연품은 사파이어 플립 칩(flip chip)을 통해 제작되어 10㎛ 수준의 화소가 달성되었고, 추가로 혼성화 기술에 마이크로 튜브(micro tube) 배선을 이용함으로써 5㎛ 수준의 화소를 동일한 방식으로 줄이는 것도 가능함이 입증된 바 있다. 그러나 모노리식 집적화 기술 및 혼성화 기술 모두 품질과 수율 측면에서 양산화에 상당한 어려움이 있는 비실용적인 솔루션으로, 대량 생산은 어려운 문제점이 있다.
상술한 모노리식 집적화 기술 및 혼성화 기술은 그룹3-5족 화합물 microLED 어레이로 구성된 프론트 플레인(front plane) 웨이퍼와 수많은 IC 전극 패드 어레이로 구성된 Si CMOS 백 플레인(back plane) 웨이퍼를 각각 분리 설계 및 제작한 다음(後)에 조립(assembly)하는 방식의 공통적인 특징을 갖고 있는데, 어떠한 방식이든 Si CMOS 웨이퍼 위에 유닛 다이 레벨(unit die-level) 또는 웨이퍼 레벨(wafer-level)로 제작된 microLED 어레이를 초미세 정렬(align)시켜야 하므로, 이때 정렬은 공정 관련 장치의 정밀도에 제한되어 결과적으로 화소(pixel) 및 화소 사이(間)의 거리(pitch) 제한에 지대한 영향을 미치며, 대량 생산도 어렵게 되는 문제가 있다. 이에 따라 5㎛ 미만의 화소와 3㎛ 미만의 피치를 갖춘 고해상도, 고휘도 및 고속 구동하는 청색, 녹색, 적색 microLED 광원이 적용된 LEDoS를 제조하기 위해서는 상술한 초미세 정렬 제약을 회피할 수 있는 새로운 대체 솔루션이 필요한 상황이다.
이에 따라, 최근에는 Si CMOS 웨이퍼와 microLED 어레이 웨이퍼 간의 저온 금속 접합(본딩) 공정을 통해 제조되는 엔지니어링 모노리식 에피택시 웨이퍼(engineering monolithic epitaxy wafer)를 이용하여 6㎛ 화소를 갖는 몇 가지 인상적인 시연품이 출시된 바 있지만, 저온 금속 접합에 기인한 낮은 품질과 수율 이슈, 그리고 6인치 이하의 소구경 웨이퍼 사용으로 인해 대량 양산은 불가능할 것으로 평가되고 있다. 무엇보다도 금속 접합을 이용한 종래의 엔지니어링 모노리식 에피택시 웨이퍼로 마이크로디스플레이의 3㎛ 미만의 초미세 화소를 제작하는 경우 패터닝 식각 시 한층 더 어려움에 직면한다.
또 다른 예로, 최근 그룹3-5족 화합물 microLED 광원이 적용된 LEDoS의 밝기와 해상도를 제한하는 문제를 해결하는데 큰 성과를 이룬 동시에 12인치 대구경 Si CMOS 웨이퍼의 사용으로 대량 생산과 저비용 제조 솔루션을 제공할 수 있는 새로운 엔지니어링 모노리식 에피택시 웨이퍼 접근 방식이 제안된 바 있다. 도 3에 도시된 바와 같이, 구체적으로 해당 기술은 엔지니어링 모노리식 에피택시 웨이퍼를 이용한 공정은 다음과 같은 4단계 공정을 통해 이루어지는데, ① 12인치 Si 블랭크 웨이퍼(black Si wafer) 위에 최종 마이크로디스플레이 패널(100) 크기(4mm × 6mm)로 절단된 LED 에피택시를 유닛 다이 레벨로 정렬시켜 접착하고, LED 성장 웨이퍼와 버퍼층을 제거하고 평탄화 함으로써 대구경 Si 블랭크 웨이퍼 위에 1.5㎛ 두께의 LED 활성층만 잔류시키고, ② Si 블랭크 웨이퍼 위에 남겨진 LED 활성층을 다층 금속 접합을 통해 웨이퍼 레벨로 Si CMOS 웨이퍼와 접합(본딩)시킨 후, ③ 12인치 Si 블랭크 웨이퍼를 제거한 다음, ④ 화소로 기능하는 microLED 어레이를 Si CMOS 웨이퍼 위에서 직접 패터닝하여 제작한다.
그러나 ① 단계에서는 LED 에피택시 다이를 Si 블랭크 웨이퍼 위에 접착할 때, 동일 사이즈의 Si CMOS IC 웨이퍼에서 위치 정렬해서 접합해야 하는 한계가 존재하고, ② 단계에서는 저융점 금속(Sn, In)을 포함한 다층 금속으로 접합할 때, 저융점 금속 성분이 흘러 넘치는 토출 현상이 비교적 쉽게 발생하여 패널 내의 microLED 서브 픽셀 어레이 사이(間) 또는 근접한 이웃에 있는 CMOS IC 전극 패드 어레이와 전기적으로 연결되는 쇼트 불량이 발생하는 문제점이 존재하며, ④ 단계에서는 불투명한 다층 금속 접합층으로 인해 정확한 초미세 패터닝이 어렵고, 플라즈마 건식 공정에서 발생된 다층 금속층 부산물의 재증착(re-deposition)으로 인해 불량이 야기되는 문제점이 존재한다.
즉, 상술한 기술들에서 제시된 엔지니어링 모노리식 에피택시 웨이퍼 접근 방법은 5㎛ 미만의 화소 크기를 갖는 초소형 microLED 기반의 LEDoS 구현에 한 발짝 다가가는 솔루션을 제공한 것으로 평가되지만, 웨이퍼 본딩에서 금속(저온, 다층)을 사용함으로써 기인한 품질과 수율 이슈가 존재하고, 3㎛ 미만의 초미세 화소를 갖는 고해상도 마이크로디스플레이 제작은 매우 어려우며, 또한 일부 정렬 공정에 따른 문제점도 존재하므로, 이에 대한 새로운 대안이 필요한 실정이다.
나아가 종래 마이크로디스플레이에서의 수직 적층된 탠덤(tandem) 구조에서는 여전히 칼라필터(color filter)가 적용되어 Full Color를 구현하기 때문에, 색질이나 공정 복잡성, 생산성 측면에서 불리한 면이 있다.
대한민국 공개특허공보 제10-2018-0009116호
본 발명의 목적은, 상술한 종래의 문제점을 해결하기 위한 것으로, 프론트 웨이퍼와 백 웨이퍼의 접합 시 엔지니어링 모노리식 에피택시 웨이퍼(Engineering Monolithic Epitaxy Wafer)를 이용함으로써 LED 적층체와 CMOS 전극 패드의 정렬 공정이 불필요함과 동시에, 각각의 LED 적층체가 특정 색만을 발광하도록 함으로써 칼라필터(Color Filter)가 불필요한 수직 적층형 LEDoS 마이크로디스플레이 패널 및 그 제조 방법을 제공함에 있다.
상기 목적은, 본 발명에 따라, 상면에 복수의 CMOS 전극 패드가 정렬된 백 웨이퍼; 상기 백 웨이퍼 위에 복수의 발광부와 접합층이 수직 방향으로 적층되며, 복수의 상기 CMOS 전극 패드 상에 각각 정렬되는 복수의 LED 적층체; 및 복수의 상기 LED 적층체 위에 형성된 공통전극을 포함하고, 복수의 상기 LED 적층체 각각은, 복수의 상기 발광부 중 적어도 하나의 상기 발광부에서 생성된 광을 차단시키거나, 복수의 상기 발광부 중 적어도 하나의 상기 발광부에 쇼트(Short) 통로가 형성되어 상기 발광부로 전류가 주입되지 않도록 전류를 우회시킴으로써 특정 색만을 발광하는 것을 특징으로 하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널에 의해 달성된다.
또한, 복수의 상기 LED 적층체는, 제1 색만을 발광시키기 위한 제1 LED 적층체, 제2 색만을 발광시키기 위한 제2 LED 적층체 및 제3 색만을 발광시키기 위한 제3 LED 적층체를 포함하고, 상기 제1 LED 적층체, 상기 제2 LED 적층체 및 상기 제3 LED 적층체 각각은, 상기 CMOS 전극 패드 위에 제1 접합층을 통해 접합되어 상기 제1 색을 발광하는 제1 발광부, 상기 제1 발광부 위에 제2 접합층을 통해 접합되어 상기 제2 색을 발광하는 제2 발광부 및 상기 제2 발광부 위에 제3 접합층을 통해 접합되어 상기 제3 색을 발광하는 제3 발광부를 포함할 수 있다.
또한, 상기 제1 LED 적층체는, 상기 제3 발광부와 상기 제2 발광부를 관통하도록 상기 쇼트 통로가 형성되어 상기 제3 발광부와 상기 제2 발광부로 전류가 주입되지 않도록 전류를 우회시킴으로써 상기 제1 색만을 발광시키고, 상기 제2 LED 적층체는, 상기 제3 발광부를 관통하도록 상기 쇼트 통로가 형성되어 상기 제3 발광부로 전류가 주입되지 않도록 전류를 우회시키고, 상기 제1 발광부에서 생성된 광을 차단시킴으로써 상기 제2 색만을 발광시키고, 상기 제3 LED 적층체는, 상기 제2 발광부와 상기 제1 발광부에서 생성된 광을 각각 차단시킴으로써 상기 제3 색만을 발광시킬 수 있다.
또한, 상기 제2 LED 적층체는, 상기 제1 발광부 위에 형성된 금속층을 통해 상기 제1 발광부에서 생성된 광을 차단시키고, 상기 제3 LED 적층체는, 상기 제2 발광부와 상기 제1 발광부 위에 각각 형성된 상기 금속층을 통해 상기 제2 발광부와 상기 제1 발광부에서 생성된 광을 각각 차단시킬 수 있다.
또한, 상기 금속층은, 하부에서 생성된 광을 차단하도록 하층은 흡수성을 가지고, 상부에서 생성된 광을 반사하도록 상층은 반사성을 가질 수 있다.
또한, 상기 쇼트 통로는, 전기적으로 전도성을 가진 물질로 형성될 수 있다.
또한, 상기 접합층은, 광학적으로 투명하고 전기적으로 전도성을 가진 세라믹 물질로 형성될 수 있다.
또한, 상기 백 웨이퍼는, 실리콘(Si) 웨이퍼일 수 있다.
또한, 각각의 상기 발광부의 상면 또는 하면 중 적어도 하나 이상에는, 오믹접촉 전극이 형성될 수 있다.
또한, 상기 오믹접촉 전극은, 광학적으로 투명하고 전기적으로 전도성을 가진 물질로 형성될 수 있다.
상기 목적은, 본 발명에 따라, 지지 웨이퍼와 발광부를 포함하며 각각 서로 다른 색을 발광하는 복수의 프론트 웨이퍼를 준비하고, 상면에 복수의 CMOS 전극 패드가 정렬된 백 웨이퍼를 준비하는 준비단계; 상기 백 웨이퍼 위에 상기 프론트 웨이퍼를 접합층을 통해 접합시킨 후 상기 지지 웨이퍼를 제거하는 것을 반복함으로써, 상기 백 웨이퍼 위에 복수의 상기 발광부와 상기 접합층을 수직 방향으로 적층하는 적층단계; 적층된 복수의 상기 발광부와 상기 접합층을 식각하여 기 설정된 단위로 분리시킴으로써, 복수의 LED 적층체가 복수의 상기 CMOS 전극 패드 상에 각각 정렬되는 식각단계; 및 복수의 상기 LED 적층체 위에 공통전극을 형성시키는 형성단계를 포함하고, 복수의 상기 LED 적층체 각각은, 복수의 상기 발광부 중 적어도 하나의 상기 발광부에서 생성된 광을 차단시키거나, 복수의 상기 발광부 중 적어도 하나의 상기 발광부에 쇼트(Short) 통로를 형성하여 상기 발광부로 전류가 주입되지 않도록 전류를 우회시킴으로써 특정 색만을 발광하는 것을 특징으로 하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법에 의해 달성된다.
또한, 복수의 상기 프론트 웨이퍼는, 상기 지지 웨이퍼와 제1 발광부를 포함하는 제1 프론트 웨이퍼, 상기 지지 웨이퍼와 제2 발광부를 포함하는 제2 프론트 웨이퍼 및 상기 지지 웨이퍼와 제3 발광부를 포함하는 제3 프론트 웨이퍼를 포함하고, 복수의 상기 LED 적층체는, 제1 색만을 발광시키기 위한 제1 LED 적층체, 제2 색만을 발광시키기 위한 제2 LED 적층체 및 제3 색만을 발광시키기 위한 제3 LED 적층체를 포함할 수 있다.
또한, 상기 적층단계는, 상기 백 웨이퍼 위에 상기 제1 프론트 웨이퍼를 제1 접합층을 통해 접합시킨 후 상기 지지 웨이퍼를 제거함으로써 상기 백 웨이퍼 위에 상기 제1 발광부를 적층시키는 제1 적층단계, 상기 제1 발광부 위에 상기 제2 프론트 웨이퍼를 제2 접합층을 통해 접합시킨 후 상기 지지 웨이퍼를 제거함으로써 상기 제1 발광부 위에 상기 제2 발광부를 적층시키는 제2 적층단계 및 상기 제2 발광부 위에 상기 제3 프론트 웨이퍼를 제3 접합층을 통해 접합시킨 후 상기 지지 웨이퍼를 제거함으로써 상기 제2 발광부 위에 상기 제3 발광부를 적층시키는 제3 적층단계를 포함할 수 있다.
또한, 상기 제1 적층단계는, 상기 지지 웨이퍼를 제거한 후, 상기 제1 발광부 위의 일부분에 금속층을 형성시키고, 상기 제2 적층단계는, 상기 지지 웨이퍼를 제거한 후, 상기 제2 발광부 위의 일부분에 상기 금속층을 형성시키고, 상기 제2 LED 적층체는, 상기 제1 발광부 위에 형성된 상기 금속층을 통해 상기 제1 발광부에서 생성된 광을 차단시키고, 상기 제3 LED 적층체는, 상기 제2 발광부와 상기 제1 발광부 위에 각각 형성된 상기 금속층을 통해 상기 제2 발광부와 상기 제1 발광부에서 생성된 광을 각각 차단시킬 수 있다.
또한, 상기 금속층은, 하부에서 생성된 광을 차단하도록 하층은 흡수성을 가지고, 상부에서 생성된 광을 반사하도록 상층은 반사성을 가질 수 있다.
또한, 상기 식각단계는, 상기 제1 LED 적층체가 형성되는 부분의 상기 제3 발광부와 상기 제2 발광부를 관통하도록 상기 쇼트 통로를 형성하고, 상기 제2 LED 적층체가 형성되는 부분의 상기 제3 발광부를 관통하도록 상기 쇼트 통로를 형성하고, 상기 제1 LED 적층체는, 상기 쇼트 통로를 통해 상기 제3 발광부와 상기 제2 발광부로 전류가 주입되지 않도록 전류를 우회시키고, 상기 제2 LED 적층체는, 상기 쇼트 통로를 통해 상기 제3 발광부로 전류가 주입되지 않도록 전류를 우회시킬 수 있다.
또한, 상기 쇼트 통로는, 전기적으로 전도성을 가진 물질로 형성될 수 있다.
또한, 상기 접합층은, 광학적으로 투명하고 전기적으로 전도성을 가진 세라믹 물질로 형성될 수 있다.
또한, 상기 지지 웨이퍼 및 상기 백 웨이퍼는, 실리콘(Si) 웨이퍼일 수 있다.
또한, 각각의 상기 발광부의 상면 또는 하면 중 적어도 하나 이상에는, 오믹접촉 전극이 형성될 수 있다.
또한, 상기 오믹접촉 전극은, 광학적으로 투명하고 전기적으로 전도성을 가진 물질로 형성될 수 있다.
본 발명에 따르면, 수직 적층된 탠덤(tandem) 구조를 채용함에도 불구하고 칼라필터가 불필요하게 되므로, 마이크로디스플레이의 색질이 대폭적으로 향상될 수 있으며, 공정 복잡성 및 생산성이 대폭적으로 개선될 수 있다.
또한, 본 발명에 따르면, 정렬 이슈가 존재하는 기존의 모노리식 집적화 방식 또는 혼성화 방식과 다르게, 엔지니어링 모노리식 에피택시 웨이퍼 상의 적층체를 식각하여 이미(旣) 설정된 단위로 분리시킴으로써 복수의 LED 적층체가 복수의 CMOS 전극 패드 상에 정렬되도록 하므로, 6인치 이하의 소구경 웨이퍼 뿐만 아니라, 8인치 이상의 대구경 웨이퍼를 이용할 수 있게 되어 제품의 수율이 대폭적으로 증대될 수 있는 효과가 있다.
또한, 본 발명에 따르면, 접합층 및 오믹접촉 전극이 금속이 아닌 세라믹 물질이 이용되므로 전기적 쇼트 불량이 일어날 가능성이 현저히 낮으며, 소자 신뢰성이 대폭적으로 증대되는 효과가 있다. 또한, LED 적층체 정렬을 위한 플라즈마 건식 공정에서 식각이 용이함과 동시에 식각 부산물이 재증착(re-deposition)되는 문제도 발생하지 않는 효과가 있다. 더욱이 상술한 식각의 용이함 때문에 3㎛ 미만의 초미세 화소를 갖는 고해상도 마이크로디스플레이 제작에 훨씬 유리한 이점을 제공한다.
또한, 본 발명에 따르면, 발광부, 접합층 및 오믹접촉 전극이 모두 투명하여 가시광선이 투과되므로, 노광 공정에서 정렬 오류 이슈가 없는 효과가 있다.
한편, 본 발명의 효과는 이상에서 언급한 효과들로 제한되지 않으며, 이하에서 설명할 내용으로부터 통상의 기술자에게 자명한 범위 내에서 다양한 효과들이 포함될 수 있다.
도 1은 종래 기술의 마이크로디스플레이 패널의 구조를 도시한 것이고,
도 2는 종래 기술의 LEDoS 개발 접근 방식을 도시한 것이고,
도 3은 종래 기술의 엔지니어링 모노리식 에피택시 웨이퍼를 이용한 접근 방식을 도시한 것이고,
도 4는 본 발명의 일 실시예에 따른 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널을 전체적으로 도시한 것이고,
도 5는 본 발명의 일 실시예에 따른 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 복수의 LED 적층체 각각에서 특정 색만이 발광되는 것을 도시한 것이고,
도 6은 본 발명의 일 실시예에 따른 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법의 순서도이고,
도 7 및 도 8은 본 발명의 일 실시예에 따른 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법의 복수의 프론트 웨이퍼가 n-side up 형태로 제조되는 과정을 도시한 것이고,
도 9 및 도 10은 본 발명의 일 실시예에 따른 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법의 복수의 프론트 웨이퍼가 p-side up 형태로 제조되는 과정을 도시한 것이고,
도 11 내지 도 14는 본 발명의 일 실시예에 따른 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법에 따라 수직 적층형 마이크로디스플레이 패널이 제조되는 과정을 도시한 것이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
또한, 본 발명의 실시예를 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 실시예의 구성요소를 설명함에 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 일 실시예에 따른 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법(S100)에 대해 상세히 설명한다.
도 6은 본 발명의 일 실시예에 따른 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법(S100)의 순서도이고, 도 7 및 도 8은 본 발명의 일 실시예에 따른 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법(S100)의 복수의 프론트 웨이퍼(110)가 n-side up 형태로 제조되는 과정을 도시한 것이고, 도 9 및 도 10은 본 발명의 일 실시예에 따른 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법(S100)의 복수의 프론트 웨이퍼(110)가 p-side up 형태로 제조되는 과정을 도시한 것이고, 도 11 내지 도 14는 본 발명의 일 실시예에 따른 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법(S100)에 따라 수직 적층형 마이크로디스플레이 패널이 제조되는 과정을 도시한 것이다.
도 6 내지 도 14에 도시된 바와 같이, 본 발명의 일 실시예에 따른 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법(S100)은, 준비단계(S110)와, 적층단계(S120)와, 식각단계(S130)와, 형성단계(S140)를 포함한다.
준비단계(S110)는 복수의 프론트 웨이퍼(110)를 준비하고, 백 웨이퍼(140)를 준비하는 단계이다.
복수의 프론트 웨이퍼(110)는 각각 서로 다른 색을 발광시키기 위한 것으로, 복수의 프론트 웨이퍼(110)는 제1 색을 발광시키기 위한 제1 프론트 웨이퍼(111)와, 제1 색과 다른 제2 색을 발광시키기 위한 제2 프론트 웨이퍼(112)와, 제1 색 및 제2 색과 다른 제3 색을 발광시키기 위한 제3 프론트 웨이퍼(113)를 포함할 수 있다. 한편, 제1 색, 제2 색 및 제3 색은 예를 들면 각각 적색, 녹색 및 청색일 수 있으나 이에 제한되는 것은 아니며, 그 외에 다양한 색이 포함될 수 있다.
여기서 복수의 프론트 웨이퍼(110)는 보다 상세하게, 지지 웨이퍼(S)와 지지 웨이퍼(S)의 상부에 배치되는 제1 발광부(121)를 포함하는 제1 프론트 웨이퍼(111), 지지 웨이퍼(S)와 지지 웨이퍼(S)의 상부에 배치되는 제2 발광부(122)를 포함하는 제2 프론트 웨이퍼(112) 및 지지 웨이퍼(S)와 지지 웨이퍼(S)의 상부에 배치되는 제3 발광부(123)를 포함하는 제3 프론트 웨이퍼(113)를 포함한다.
지지 웨이퍼(S)는 상부에 배치된 발광부(120)(제1 발광부(121), 제2 발광부(122) 또는 제3 발광부(123))를 지지하는 것으로, 지지 웨이퍼(S)는 후술하는 백 웨이퍼(140)와 접합 시 열팽창계수 차이에 따른 품질 이슈가 발생하는 것을 방지하기 위해 (111), (110) 또는 (100) 결정면을 갖는 Si 웨이퍼로 마련된다.
발광부(120)는 빛을 생성하는 것으로, 청색광, 녹색광 또는 적색광을 발광시킬 수 있는데, 본 발명에서 발광부(120)가 청색광 또는 녹색광을 발광시키는 경우에는 그룹3-5족 화합물 반도체 중 그룹3족(Al, Ga, In) 질화물 반도체인 InN, InGaN, GaN, AlGaN, AlN, AlGaInN 등의 2원계, 3원계, 4원계 화합물이 최초 성장 웨이퍼(G) 위에 적정한 위치와 순서에 배치되어 에피택시(epitaxy) 성장될 수 있다.
특히, 청색광 또는 녹색광을 발광시키기 위해 높은 In 조성을 갖는 고품질의 InGaN의 그룹3족 질화물 반도체가 GaN, AlGaN, AlN, AlGaInN으로 구성된 그룹3족 질화물 반도체 상부에 우선적으로 형성되어야 하지만, 이에 제한되지 않는다.
또한, 본 발명에서 발광부(120)가 적색광을 발광시키는 경우에는 그룹3-5족 화합물 반도체 중 그룹3족(Al, Ga, In) 인화물 반도체인 InP, InGaP, GaP, AlInP, AlGaP, AlP, AlGaInP 등의 2원계, 3원계, 4원계 화합물이 최초 성장 웨이퍼(G) 위에 적절한 위치와 순서에 배치되어 에피택시(epitaxy) 성장될 수 있다. 또한, 최근 들어 장비와 공정 기술 개발, 그리고 디스플레이 패널 제품의 가치(value)를 한층 더 향상하기 위해 적색광을 발광시키는 경우는 그룹3족 인화물 반도체 이외, 30% 이상의 높은 In 조성을 갖는 고품질의 InGaN의 그룹3족 질화물 반도체가 GaN, AlGaN, AlN, AlGaInN으로 구성된 그룹3족 질화물 반도체 상부에 우선적으로 형성될 수 있다.
특히, 적색광을 발광시키기 위해 높은 In 조성을 갖는 고품질의 InGaP의 그룹3족 인화물 반도체가 GaP, AlInP, AlGaP, AlP, AlGaInP으로 구성된 그룹3족 인화물 반도체 상부에 우선적으로 형성되어야 하지만 이에 제한되지 않으며, 이하에서는 설명의 편의상 그룹3족 질화물 반도체를 기준으로 설명한다.
각각의 발광부(120)는 보다 상세하게, 제1 반도체 영역(1201)(예를 들면, p형 반도체 영역)과, 활성 영역(1203)(예를 들면, multi quantum wells, MQWs)과, 제2 반도체 영역(1202)(예를 들면, n형 반도체 영역)을 포함하는데, 성장 웨이퍼(G) 위에 제2 반도체 영역(1202)과, 활성 영역(1203)과, 제1 반도체 영역(1201)이 순서대로 에피택시(epitaxy) 성장된 구조를 가질 수 있으며, 최종적으로 여러 다층의 그룹3족 질화물로 포함하여 전체적으로 통상 5.0 ~ 8.0㎛ 정도의 두께를 가질 수 있으나, 이에 제한되지는 않는다.
이러한 제1 반도체 영역(1201), 활성 영역(1203) 및 제2 반도체 영역(1202) 각각은 단층 또는 다층으로 이루어질 수 있으며, 미도시 되었지만 발광부(120)를 성장 웨이퍼(G) 상부에 에피택시 성장시키기에 앞서, 에피택시 성장된 발광부(120)의 고품질화를 위해 버퍼층과 같은 필요한 층들이 추가될 수 있다. 예를 들어, 버퍼층은 스트레스 완화와 박막 품질 개선을 위해 핵생성층(nucleation layer, NL)과 도핑되지 않은 반도체 영역(un-doped semiconductor region)으로 구성된 완화층(compliant layer, CL) 포함하여 통상 4.0㎛ 전후의 두께로 구성될 수 있다. 또한, 레이저 리프트 오프(laser lift off, LLO) 기법을 이용하여 성장 웨이퍼(G)를 제거하는 경우, 핵생성층과 도핑되지 않은 반도체 영역 사이에는 희생층(sacrificial layer, SL)이 구비될 수 있으며, 씨앗층이 희생층으로 기능할 수도 있다.
제2 반도체 영역(1202)은 제2 도전성(n형)을 가지는 것으로, 성장 웨이퍼(G) 위에 형성된다. 이러한 제2 반도체 영역(1202)은 2.0 ~ 3.5㎛의 두께를 가질 수 있다.
활성 영역(1203)은 전자와 정공의 재결합을 이용하여 빛을 생성하는 것으로, 제2 반도체 영역(1202) 위에 형성된다. 이러한 활성 영역(1203)은 다층의 수십 ㎚의 두께를 가질 수 있다.
제1 반도체 영역(1201)은 제1 도전성(p형)을 가지는 것으로, 활성 영역(1203) 위에 형성된다. 이러한 제1 반도체 영역(1201)은 다층의 수십 ㎚에서 수 ㎛의 두께를 가질 수 있으며, 상부 표면은 갈륨 극성(gallium polarity, Ga-polarity) 을 가진다.
즉, 활성 영역(1203)은 제1 반도체 영역(1201)과 제2 반도체 영역(1202) 사이에 개재되어, p형 반도체 영역인 제1 반도체 영역(1201)의 정공과 n형 반도체 영역인 제2 반도체 영역(1202)의 전자가 활성 영역(1203)에서 재결합되면 빛을 생성한다.
또한, 접합층(130)을 통해 프론트 웨이퍼(110)와 백 웨이퍼(140)를 접합시키기 이전에, 발광부(120)의 상면 또는 하면 중 적어도 하나 이상에는 발광부(120)에 오믹접촉(ohmic contact)되어 전기적으로 연결되는, 광학적으로 투명하고 전기적으로 전도성을 가진 오믹접촉 전극(124)이 형성될 수 있는데, 이에 대해서는 후술하기로 한다.
한편, 본 발명의 프론트 웨이퍼(110)는 제2 도전성(n형)을 가진 제2 반도체 영역(1202)이 외부로 노출되는 n-side up 형태로 제조되거나, 제1 도전성(p형)을 가진 제1 반도체 영역(1201)이 외부로 노출되는 p-side up 형태로 제조될 수 있다.
도 7 및 도 8에 도시된 바와 같이, 본 발명의 프론트 웨이퍼(110)가 제2 도전성(n형)을 가진 제2 반도체 영역(1202)이 외부로 노출되는 n-side up 형태로 제조되는 경우는 1회의 본딩을 통해 성장 웨이퍼(G)를 제거하는 경우로, 그 과정은 다음과 같다.
먼저, 발광부(120)가 청색광 또는 녹색광을 발광시키는 경우에는 레이저 빔(단일 파장 광)이 흡수없이 100% 투과(이론 상)되는 광학적으로 투명하고 고온 내열성을 갖는 웨이퍼인 사파이어(sapphire, α-phase Al2O3) 성장 웨이퍼(G) 위에 제2 반도체 영역(1202), 활성 영역(1203) 및 제1 반도체 영역(1201)을 순서대로 적층시켜 발광부(120)를 에피택시 성장시키고, 제1 반도체 영역(1201)의 상면에 투명전도성을 가진 오믹접촉 전극(124)을 형성시킨 다음, (111), (110) 또는 (100) 결정면을 갖는 Si 지지 웨이퍼(S)와 오믹접촉 전극(124)을 본딩층(B)을 통해 접착시킨다. 이후, 레이저 리프트 오프(laser lift off, LLO) 기법을 이용하여 성장 웨이퍼(G)를 발광부(120)로부터 분리시키고, 제2 반도체 영역(1202)을 식각하여 제2 반도체 영역(1202)의 두께를 감소시킨 다음, 두께가 감소된 제2 반도체 영역(1202)의 하면에 투명전도성을 가진 오믹접촉 전극(124)을 형성시키고, 하부의 오믹접촉 전극(124) 위에 접합층(130)을 증착하여 형성시킴으로써 n-side up 형태의 프론트 웨이퍼(110)를 준비한다.
또 다른 한편으로는 사파이어(sapphire, α-phase Al2O3) 성장 웨이퍼(G) 대신 (111) 결정면을 갖는 Si 위에 청색광 또는 녹색광의 발광부(120)를 형성시킬 수 있으며, 이때 Si 성장 웨이퍼(G)는 기계적 연마 또는 화학적 식각 기법(케미컬 리프트 오프, chemical lift off, CLO)으로 분리 제거할 수 있다.
또한, 발광부(120)가 적색광을 발광시키는 경우에는 GaAs 성장 웨이퍼(G) 위에 제2 반도체 영역(1202), 활성 영역(1203) 및 제1 반도체 영역(1201)을 순서대로 적층시켜 발광부(120)를 에피택시 성장시키고, 제1 반도체 영역(1201)의 상면에 투명전도성을 가진 오믹접촉 전극(124)을 형성시킨 다음, (111), (110) 또는 (100) 결정면을 갖는 Si 지지 웨이퍼(S)와 오믹접촉 전극(124)을 본딩층(B)을 통해 접착시킨다. 이후, 케미컬 리프트 오프(chemical lift off, CLO) 기법을 이용하여 성장 웨이퍼(G)를 발광부(120)로부터 분리시키고, 제2 반도체 영역(1202)을 식각하여 제2 반도체 영역(1202)의 두께를 감소시킨 다음, 두께가 감소된 제2 반도체 영역(1202)의 하면에 투명전도성을 가진 오믹접촉 전극(124)을 형성시키고, 하부의 오믹접촉 전극(124) 위에 접합층(130)을 증착하여 형성시킴으로써 n-side up 형태의 프론트 웨이퍼(110)를 준비한다.
이에 따라, 프론트 웨이퍼(110)가 n-side up 형태를 가지는 경우 (111), (110), 또는 (100) 결정면을 갖는 Si 지지 웨이퍼(S), 본딩층(B), 오믹접촉 전극(124), 제1 반도체 영역(1201), 활성 영역(1203), 제2 반도체 영역(1202), 오믹접촉 전극(124) 및 접합층(130)이 순서대로 적층된 구조를 갖게 되며, Si 지지 웨이퍼(S)는 이후 Si 백 웨이퍼(140)와의 접합 시 열팽창계수의 차이가 없어 수직 적층형 마이크로디스플레이 패널의 품질 안정화에 기여하게 된다.
또한, 도 9 및 도 10에 도시된 바와 같이, 본 발명의 프론트 웨이퍼(110)가 제1 도전성(p형)을 가진 제1 반도체 영역(1201)이 외부로 노출되는 p-side up 형태로 제조되는 경우는 2회의 본딩을 통해 성장 웨이퍼(G) 및 임시 웨이퍼(T)를 제거하는 경우로, 그 과정은 다음과 같다.
먼저, 발광부(120)가 청색광 또는 녹색광을 발광시키는 경우에는 레이저 빔(단일 파장 광)이 흡수없이 100% 투과(이론 상)되는 광학적으로 투명하고 고온 내열성을 갖는 웨이퍼인 사파이어(sapphire, α-phase Al2O3) 성장 웨이퍼(G) 위에 제2 반도체 영역(1202), 활성 영역(1203) 및 제1 반도체 영역(1201)을 순서대로 적층시켜 발광부(120)를 에피택시 성장시키고, 제1 반도체 영역(1201)의 상면에 투명전도성을 가진 오믹접촉 전극(124)을 형성시킨 다음, 광학적으로 투명하고 고온 내열성을 갖는 웨이퍼인 사파이어(sapphire) 임시 웨이퍼(T)와 오믹접촉 전극(124)을 접착층(A)을 통해 접착시킨다. 이후, 레이저 리프트 오프(laser lift off, LLO) 기법을 이용하여 성장 웨이퍼(G)를 발광부(120)로부터 분리시키고, 제2 반도체 영역(1202)을 식각하여 제2 반도체 영역(1202)의 두께를 감소시킨 다음, 두께가 감소된 제2 반도체 영역(1202)의 하면에 투명전도성을 가진 오믹접촉 전극(124)을 형성시키고, (111), (110), 또는 (100) 결정면을 갖는 Si 지지 웨이퍼(S)와 오믹접촉 전극(124)을 본딩층(B)을 통해 서로 접합시킨다. 이후, 레이저 리프트 오프(laser lift off, LLO) 기법을 이용하여 임시 웨이퍼(T)를 접착층(A)으로부터 분리시키고 접착층(A)을 식각하여 제거하고, 상부의 오믹접촉 전극(124) 위에 접합층(130)을 증착하여 형성시킴으로써 p-side up 형태의 프론트 웨이퍼(110)를 준비한다. 또한 임시 웨이퍼(T)를 사파이어(sapphire) 대신 (111), (110) 또는 (100) 결정면을 갖는 Si을 사용하는 경우는 레이저 리프트 오프 대신 케미컬 리프트 오프 공정을 통해 임시 웨이퍼(T)를 분리 제거한다.
또 다른 한편으로는 사파이어(sapphire, α-phase Al2O3) 성장 웨이퍼(G) 대신 (111) 결정면을 갖는 Si 위에 청색광 또는 녹색광의 발광부(120)를 형성시킬 수 있으며, 이때 Si 성장 웨이퍼(G)와 지지 웨이퍼(S)는 기계적 연마 또는 화학적 식각 기법(케미컬 리프트 오프, chemical lift off, CLO)으로 분리 제거한다.
또한, 발광부(120)가 적색광을 발광시키는 경우에는 GaAs 성장 웨이퍼(G) 위에 제2 반도체 영역(1202), 활성 영역(1203) 및 제1 반도체 영역(1201)을 순서대로 적층시켜 발광부(120)를 에피택시 성장시키고, 제1 반도체 영역(1201)의 상면에 투명전도성을 가진 오믹접촉 전극(124)을 형성시킨 다음, 광학적으로 투명하고 고온 내열성을 갖는 웨이퍼인 사파이어(sapphire) 지지 웨이퍼(S)와 오믹접촉 전극(124)을 본딩층(B)을 통해 접착시킨다. 이후, 케미컬 리프트 오프(chemical lift off, CLO) 기법을 이용하여 성장 웨이퍼(G)를 발광부(120)로부터 분리시키고, 제2 반도체 영역(1202)을 식각하여 제2 반도체 영역(1202)의 두께를 감소시킨 다음, 두께가 감소된 제2 반도체 영역(1202)의 하면에 투명전도성을 가진 오믹접촉 전극(124)을 형성시키고, (111), (110), 또는 (100) 결정면을 갖는 Si 지지 웨이퍼(S)와 오믹접촉 전극(124)을 본딩층(B)을 통해 서로 접합시킨다. 이후, 레이저 리프트 오프(laser lift off, LLO) 기법을 이용하여 임시 웨이퍼(T)를 접착층(A)으로부터 분리시키고 접착층(A)을 식각하여 제거하고, 상부의 오믹접촉 전극(124) 위에 접합층(130)을 증착하여 형성시킴으로써 p-side up 형태의 프론트 웨이퍼(110)를 준비한다. 또한 임시 웨이퍼(T)를 사파이어(sapphire) 대신 (111), (110) 또는 (100) 결정면을 갖는 Si을 사용하는 경우는 레이저 리프트 오프 대신 케미컬 리프트 오프 공정을 통해 임시 웨이퍼(T)를 분리 제거한다.
이에 따라, 프론트 웨이퍼(110)가 p-side up 형태를 가지는 경우 (111), (110), 또는 (100) 결정면을 갖는 Si 지지 웨이퍼(S), 본딩층(B), 오믹접촉 전극(124), 제2 반도체 영역(1202), 활성 영역(1203), 제1 반도체 영역(1201), 오믹접촉 전극(124) 및 접합층(130)이 순서대로 적층된 구조를 갖게 되며, Si 지지 웨이퍼(S)는 이후 Si 백 웨이퍼(140)와의 접합 시 열팽창계수의 차이가 없어 수직 적층형 마이크로디스플레이 패널의 품질 안정화에 기여하게 된다.
나아가, 상술한 p-side up 또는 n-side up 형태의 프론트 웨이퍼(110)의 제조 과정에서 제1 반도체 영역(1201)의 표면 또는 제2 반도체 영역(1202)의 표면 위에 오믹접촉 전극(124)이 형성되기 전, 제1 반도체 영역(1201)의 표면이 노출되거나(p-side up의 형태) 제2 반도체 영역(1202)의 표면이 노출되는(n-side up의 형태) 경우 각각 매끄러운 표면을 가질 수 있도록, 해당 표면은 각각 기계적 연마(mechanical polishing, MP) 또는 화학-기계적 연마(chemical-mechanical polishing, CMP)를 통해 연마되어 매끄럽게 평탄화될 수 있다.
한편, 프론트 웨이퍼(110)의 오믹접촉 전극(124)은 투명전도성을 가진 물질로 형성되는데, 오믹접촉 전극(124)이 p형 반도체인 제1 반도체 영역(1201)에 접하도록 형성되는 경우에 오믹접촉 전극(124) 물질은 NiO, PtO, PdO, AgO2, Au, Rh2O3, RuO2, In2O3, SnO2, ZnO, IZO, ITO 및 IGZO를 포함할 수 있으며, 오믹접촉 전극(124)이 n형 반도체인 제2 반도체 영역(1202)에 접하도록 형성되는 경우에 오믹접촉 전극(124) 물질은 TiN, CrN, VN, In2O3, SnO2, ZnO, IZO, ITO 및 IGZO를 포함할 수 있다. 나아가 갈륨 극성(gallium polarity, Ga-polarity)을 갖는 제1 반도체 영역(1201)의 표면에 비해 질소 극성(nitrogen polarity, N-polarity)을 갖는 제2 반도체 영역(1202)의 표면은 표면 거칠기 상태가 매우 크기 때문에, 투명전도성을 갖는 오믹접촉 전극(124)을 형성시키기에 앞서 제2 반도체 영역(1202)의 표면을 연마하여 평탄화하는 CMP(chemical mechanical polishing) 공정을 도입하는 것이 바람직하다.
또한, 프론트 웨이퍼(110)에서 형성된 오믹접촉 전극(124)의 표면 또한 각각 기계적 연마(mechanical polishing, MP) 또는 화학-기계적 연마(chemical-mechanical polishing, CMP)를 통해 연마되어 매끄럽게 평탄화될 수 있다.
백 웨이퍼(140)는 액티브 매트릭스(active matrix, AM) 방식으로 구동되는 능동 구동형 IC로서, 상면에 복수의 CMOS 전극 패드(141)가 어레이(array) 배열된 CMOS 웨이퍼를 의미하며, 복수의 CMOS 전극 패드(141) 사이에는 패시베이션층이 형성될 수 있다.
여기서 백 웨이퍼(140)는 (100) 결정면을 갖는 Si 웨이퍼로 마련되며, 표준 CMOS IC 공정에 따라 8인치 또는 12인치의 Si 웨이퍼로 마련되는 것이 바람직하다.
적층단계(S120)는 프론트 웨이퍼(110)의 발광부(120)가 백 웨이퍼(140)의 CMOS 전극 패드(141) 측을 향하도록, 즉 프론트 웨이퍼(110)의 발광부(120)와 백 웨이퍼(140)의 CMOS 전극 패드(141)가 서로 마주보도록 백 웨이퍼(140) 위에 상하가 역전된 프론트 웨이퍼(110)를 접합층(130)을 통해 접합시킨 후 지지 웨이퍼(S)를 제거하는 것을 반복함으로써, 백 웨이퍼(140) 위에 복수의 발광부(120)와 접합층(130)을 수직 방향으로 적층하는 단계이다.
여기서 프론트 웨이퍼(110)의 지지 웨이퍼(S)는 (111), (110) 또는 (100) 결정면을 갖는 Si 웨이퍼이며, 백 웨이퍼(140)도 (100) 결정면을 갖는 Si 웨이퍼이므로, 접합 시 열팽창계수 차이가 없어 수직 적층형 마이크로디스플레이 패널의 품질 안정화에 기여하게 된다.
이때, 적층단계(S120)는 고압 또는 외부의 전기장을 이용하지 않고, 반데르발스 힘에 기인하여 매끄러운 표면이 서로 달라붙는 성질을 이용한다. 이에 따라, 프론트 웨이퍼(110)와 백 웨이퍼(140)를 접합층(130)을 통해 접합시키기 이전에 CMP 공정을 도입하여 각각의 접합면의 거칠기가 매우 낮은 상태(Rq, < 0.5nm @ 2㎛ × 2㎛)가 되도록 하고, 표면 사이에 불순물 등 입자(particle)가 없도록 하는 것이 바람직하다. 이를 위해 적층단계(S120)에서는 프론트 웨이퍼(110)와 백 웨이퍼(140)를 접합시키기 이전에, 프론트 웨이퍼(110)의 접합층(130)과 백 웨이퍼(140)의 접합층(130)의 표면을 각각 기계적 연마(mechanical polishing, MP) 또는 화학-기계적 연마(chemical-mechanical polishing, CMP)를 통해 연마하여 매끄럽게 평탄화할 수 있다.
여기서 접합층(130)(후술하는 제1 접합층(131), 제2 접합층(132) 및 제3 접합층(133)을 포함함)은 광학적으로 투명하고 전기적으로 전도성을 갖는, 즉 투명전도성을 가진 세라믹(ceramic) 물질로 형성되는데, 여기서 광학적으로 투명한 것은 광학식 노광(photolithography) 공정에서 사용하는 빛(가시광선 포함)의 파장대역에서 Transparent(80% 이상의 투과도) 또는 Translucent(50% 이상의 투과도를 갖는 반투명)를 의미하고, 전기적으로 전도성을 갖는 것은 10-3Ω/㎝ 미만 수준의 전기 저항을 구비한 것을 의미한다. 이러한 투명전도성을 가진 세라믹 물질은 투명전도성산화물(transparent conductive oxide, TCO), 투명전도성질화물(transparent conductive nitride, TCN) 및 투명전도성산화질화물(transparent conductive oxide nitride, TCON)을 포함한다.
이때, 세라믹 물질이 투명전도성산화물인 경우에 세라믹 물질은 In2O3, SnO2, ZnO, IZO, ITO 및 IGZO를 포함할 수 있고, 세라믹 물질이 투명전도성질화물인 경우에 세라믹 물질은 TiN, CrN 및 VN을 포함할 수 있으며, 세라믹 물질이 투명전도성산화질화물인 경우에 세라믹 물질은 InON, SnON, ZnON,IZON, ITON 및 IGZON을 포함할 수 있다.
도 11 내지 도 13에 도시된 바와 같이, 적층단계(S120)는 보다 상세하게 제1 적층단계와, 제2 적층단계와, 제3 적층단계를 포함한다.
제1 적층단계는 n-side up(또는 p-side up) 형태의 제1 프론트 웨이퍼(111)의 제1 발광부(121)가 백 웨이퍼(140)의 CMOS 전극 패드(141) 측을 향하도록, 백 웨이퍼(140) 위에 제1 프론트 웨이퍼(111)를 제1 접합층(131)을 통해 접합시킨 후, 기계적 연마(mechanical polishing, MP)와 케미컬 리프트 오프(chemical lift off, CLO) 기법 등을 이용하여 지지 웨이퍼(S)를 제거하고 본딩층(B)을 식각하여 제거함으로써 백 웨이퍼(140) 위에 제1 발광부(121)를 적층시키는 단계이다.
이때, 제1 적층단계는 지지 웨이퍼(S)와 본딩층을 제거한 후, 제1 발광부(121) 위의 일부분, 즉 제2 LED 적층체(220)와 제3 LED 적층체(230)가 형성될 부분에 제1 금속층(171)을 형성시킬 수 있다.
제2 적층단계는 n-side up(또는 p-side up) 형태의 제2 프론트 웨이퍼(112)의 제2 발광부(122)가 백 웨이퍼(140)의 CMOS 전극 패드(141) 측을 향하도록, 오믹접촉 전극(124)이 상하면에 각각 형성된 제1 발광부(121)가 접합되어 있는 백 웨이퍼(140) 위에 제2 프론트 웨이퍼(112)를 제2 접합층(132)을 통해 접합시킨 후, 기계적 연마(mechanical polishing, MP)와 케미컬 리프트 오프(chemical lift off, CLO) 기법 등을 이용하여 지지 웨이퍼(S)를 제거하고 본딩층(B)을 식각하여 제거함으로써 제1 발광부(121) 위에 제2 발광부(122)를 적층시키는 단계이다.
이때, 제2 적층단계는 지지 웨이퍼(S)와 본딩층을 제거한 후, 제2 발광부(122) 위의 일부분, 즉 제3 LED 적층체(230)가 형성될 부분에 제2 금속층(172)을 형성시킬 수 있다.
한편, 상술한 제1 금속층(171) 및 제2 금속층(172) 각각은 단층 또는 다층으로 구성될 수 있는데, 다층으로 구성되는 경우 하층은 하부에서 생성된 광을 차단하도록 흡수성을 가지고, 상층은 상부에서 생성된 광을 반사하도록 반사성을 가질 수 있으며, 예를 들면 Ag/Ni이 이에 해당될 수 있다. 나아가 제1 금속층(171) 및 제2 금속층(172) 각각은 접착성 향상을 목적으로 Ti, Cr, Ni 등으로 형성된 Adhesion층을 포함할 수 있다. 또한, 제1 금속층(171) 및 제2 금속층(172) 각각의 두께는 반사/흡수를 고려하여 하부의 빛을 100% 차단하는 최소의 두께가 바람직하다. 이는 두께가 두꺼울 경우, 투명전도성 접착 및 평탄화공정에 어려움이 있기 때문이다.
제3 적층단계는 n-side up(또는 p-side up) 형태의 제3 프론트 웨이퍼(113)의 제3 발광부(123)가 백 웨이퍼(140)의 CMOS 전극 패드(141) 측을 향하도록, 오믹접촉 전극(124)이 상하면에 각각 형성된 제2 발광부(122)가 접합되어 있는 백 웨이퍼(140) 위에 제3 프론트 웨이퍼(113)를 제3 접합층(133)을 통해 접합시킨 후, 기계적 연마(mechanical polishing, MP)와 케미컬 리프트 오프(chemical lift off, CLO) 기법 등을 이용하여 지지 웨이퍼(S)를 제거하고 본딩층(B)을 식각하여 제거함으로써 제2 발광부(122) 위에 제3 발광부(123)를 적층시키는 단계이다.
이를 통해, 백웨이퍼, 제1 접합층(131), 상하면에 오믹접촉 전극(124)이 각각 형성된 제1 발광부(121), 제2 접합층(132), 상하면에 오믹접촉 전극(124)이 각각 형성된 제2 발광부(122), 제3 접합층(133) 및 상하면에 오믹접촉 전극(124)이 각각 형성된 제3 발광부(123)가 수직 방향으로 적층되며, 제1 발광부(121)와 제2 발광부(122) 위의 일부분에는 각각 제1 금속층(171)과 제2 금속층(172)이 형성된 구조를 갖게 된다.
즉, 본 발명에서는 빛의 파장을 고려하여, 하층의 제1 발광부(121)의 제1 색은 파장이 긴 적색으로, 중층의 제2 발광부(122)의 제2 색은 녹색으로, 상층의 제3 발광부(123)의 제3 색은 파장이 짧은 청색이 발광되도록 하는 것이 바람직하나, 이에 제한되지는 않는다.
이후, 적층단계(S120)에서 복수의 프론트 웨이퍼(110)와 백 웨이퍼(140)가 접합된 후에는, 백 웨이퍼(140)의 CMOS 회로에 손상이 가지 않도록 400℃ 미만의 온도에서 접합층(130)에 대한 열처리를 필수적으로 수행한다.
식각단계(S130)는 적층된 복수의 발광부(120)와 접합층(130)을 식각하여 기 설정된 단위로 분리시킴으로써, 복수의 LED 적층체(200)가 복수의 CMOS 전극 패드(141) 상에 각각 배치되어 정렬되는 단계로, 종래의 프론트 웨이퍼(110)의 LED 적층체(200)와 백 웨이퍼(140)의 CMOS 전극 패드(141)를 서로 정렬시키는 공정이 필요 없도록 하는 단계이다.
즉, 식각단계(S130)는 백 웨이퍼(140)의 표면 또는 인접한 영역이 노출될 때까지 발광부(120), 접합층(130) 및 오믹접촉 전극(124)을 수직 방향으로 식각하여 어레이 배열된, 다시 말해 정렬된 CMOS 전극 패드(141)의 상부에 복수의 LED 적층체(200)가 정렬되도록 하며, 여기서 이미(旣) 설정된 단위란 픽셀 또는 서브 픽셀 단위를 의미하고, 복수의 LED 적층체(200)의 직경(넓이)을 의미할 수 있다.
이때 본 발명의 발광부(120), 접합층(130) 및 오믹접촉 전극(124)은 모두 투명하여 가시광선이 투과되므로, 노광 공정에서 정렬 오류 이슈가 없는 이점이 있다. 또한, 본 발명의 접합층(130)과 오믹접촉 전극(124)은 모두 금속이 아닌 세라믹 물질이 이용되므로, 플라즈마 건식 공정에서 식각이 용이하며, 식각 부산물이 재증착(re-deposition)되는 문제도 발생하지 않는 이점이 있다.
한편, 복수의 LED 적층체(200)는 제1 색만을 발광시키기 위한 제1 LED 적층체(210), 제2 색만을 발광시키기 위한 제2 LED 적층체(220) 및 제3 색만을 발광시키기 위한 제3 LED 적층체(230)를 포함한다.
한편, 도 14에 도시된 바와 같이, 식각단계(S130)는 제1 LED 적층체(210)가 형성되는 부분의 제3 발광부(123)와 제2 발광부(122)를 관통하도록 식각하여 관통홀을 형성시킨 후, 해당 관통홀에 제1 쇼트 통로(181)를 형성시킬 수 있다. 이때, 제1 쇼트 통로(181)의 상측은 공통전극(160)과 접촉되어 전기적으로 연결될 수 있으며, 하측은 제3 발광부(123)의 하부의 오믹접촉 전극(124) 또는 제3 접합층(133)과 전기적으로 연결될 수 있다.
또한, 식각단계(S130)는 제2 LED 적층체(220)가 형성되는 부분의 제3 발광부(123)를 관통하도록 관통홀을 형성한 후 해당 관통홀에 제2 쇼트 통로(182)를 형성할 수 있다. 이때, 제2 쇼트 통로(182)의 상측은 공통전극(160)과 접촉되어 전기적으로 연결될 수 있으며, 하측은 제2 발광부(122)의 하부의 오믹접촉 전극(124) 또는 제2 접합층(132)과 전기적으로 연결될 수 있다.
여기서 관통홀을 형성한 후 쇼트 통로(180)를 형성하는 것은, Direct Self-align 방식으로 해당 관통홀을 채우거나, 솔젤(solgel) 등 액상 코팅방식으로 해당 관통홀을 채움으로써 쇼트 통로(180)를 형성시킬 수 있으나 이에 제한되지는 않으며, 관통홀에 쇼트 통로(180)를 형성하기 위한 방식이라면 어떠한 방식으로 마련되더라도 무방하다.
한편, 식각단계(S130))에서의 복수의 LED 적층체(200)가 정렬되도록 하는 공정과 쇼트 통로(180) 형성 공정은 그 순서에 제한되지 않는다.
상술한 제1 쇼트 통로(181) 및 제2 쇼트 통로(182)는 금속성 물질 또는 광학적으로 투명하고 전기적으로 전도성을 가진 물질로 형성될 수 있다. 제1 쇼트 통로(181) 및 제2 쇼트 통로(182)가 금속성 물질로 형성되는 경우에는 Ag, Cu, Au, Pd, Pt, Ni, Mo, W, 및 전기 전도성 나노입자(electrically conducting nano-particle) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 제1 쇼트 통로(181) 및 제2 쇼트 통로(182)가 광학적으로 투명하고 전기적으로 전도성을 가진 물질로 형성되는 경우에는 저(低)저항 및 고(高)투과 특성을 가진 물질로 형성되는 것이 바람직하다. 이러한 물질은 In2O3, SnO2, ZnO, IZO, ITO 및 IGZO 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상술한 식각단계(S130)를 거친 후, 본 발명의 제1 LED 적층체(210)는 제3 발광부(123)와 제2 발광부(122)를 관통하도록 제1 쇼트 통로(181)가 형성되어 제3 발광부(123)와 제2 발광부(122)로 전류가 주입되지 않도록 전류를 우회시킴으로써 제1 색만을 발광시킬 수 있다.
또한, 제2 LED 적층체(220)는 제3 발광부(123)를 관통하도록 제2 쇼트 통로(182)가 형성되어 제3 발광부(123)로 전류가 주입되지 않도록 전류를 우회시키고, 제1 발광부(121) 위에 형성된 제1 금속층(171)을 통해 제1 발광부(121)에서 생성된 광을 차단시킴으로써 제2 색만을 발광시킬 수 있다.
또한, 제3 LED 적층체(230)는 제2 발광부(122) 위에 형성된 제2 금속층(172)과, 제1 발광부(121) 위에 형성된 제1 금속층(171)을 통해 제2 발광부(122)와 제1 발광부(121)에서 생성된 광을 각각 차단시킴으로써 제3 색만을 발광시킬 수 있다.
즉, 복수의 LED 적층체(200) 각각은 상술한 금속층(170) 또는 쇼트 통로(180)를 통해 복수의 발광부(120) 중 적어도 하나의 발광부(120)에서 생성된 광을 차단시키거나, 복수의 발광부(120) 중 적어도 하나의 발광부(120)로의 전류 주입을 차단시킴으로써 특정 색만을 발광하게 된다.
한편, 본 발명에서는 복수의 LED 적층체(200)의 발광 면적은 모두 동일할 수 있으며, 동작 전압이 복수의 LED 적층체(200) 별로 다르게 설정될 수 있다. 구체적으로 제1 LED 적층체(210)는 제3 발광부(123) 및 제2 발광부(122)가 제1 쇼트 통로(181)를 통해 모두 통전되어 제1 발광부(121)에만 전압이 걸리게 되고(예를 들면, 3V), 제2 LED 적층체(220)는 제2 쇼트 통로(182)를 통해 제3 발광부(123)만 통전되어 제2 발광부(122) 및 제1 발광부(121)에 직렬로 전압이 걸리게 되고(예를 들면, 6V), 제3 LED 적층체(230)는 제3 발광부(123) 내지 제1 발광부(121)가 직렬로 전압이 걸리게 될 수 있다(예를 들면, 9V).
형성단계(S140)는 정렬된 복수의 LED 적층체(200) 사이를 채우는 몰드부(150)를 형성시킨 후, 복수의 LED 적층체(200) 위에 공통전극(160)을 형성시키는 단계이다.
보다 상세하게, 형성단계(S140)에서는 정렬된 복수의 LED 적층체(200) 사이를 채워 지지하도록 몰드부(150)를 형성시키고, 복수의 LED 적층체(200)의 상부가 노출되도록 몰드부(150)를 식각한 후, 복수의 LED 적층체(200)의 노출된 상부에 공통전극(160)을 형성시킴으로써 수직 적층형 LEDoS 구조를 완성하는데, 여기서 공통전극(160)은 오믹접촉 전극(124)과 유사하게 투명전도성을 가진 물질로 형성될 수 있고, 공통전극(160)이 양극인 경우에 공통전극(160) 물질은 NiO, PtO, PdO, AgO2, Au, Rh2O3, RuO2, In2O3, SnO2, ZnO, IZO, ITO 및 IGZO를 포함할 수 있으며, 공통전극(160)이 음극인 경우에 공통전극(160) 물질은 TiN, CrN, VN, In2O3, SnO2, ZnO, IZO, ITO 및 IGZO를 포함할 수 있다.
또한, 공통전극(160)의 표면 또한 기계적 연마(mechanical polishing, MP) 또는 화학-기계적 연마(chemical-mechanical polishing, CMP)를 통해 연마되어 매끄럽게 평탄화될 수 있다.
더 나아가서는, 미도시되었지만 대기 환경으로부터 공통전극(160)을 보호하기 위해 투명한 유기물(transparent organic)로 보호층(protection layer)을 추가로 형성할 수 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 일 실시예에 따른 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널(100)에 대해 상세히 설명한다.
도 4는 본 발명의 일 실시예에 따른 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널(100)을 전체적으로 도시한 것이고, 도 5는 본 발명의 일 실시예에 따른 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널(100)의 복수의 LED 적층체(200) 각각에서 특정 색만이 발광되는 것을 도시한 것이다.
도 4 및 도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널(100)은, 백 웨이퍼(140)와, 복수의 LED 적층체(200)와, 몰드부(150)와, 공통전극(160)을 포함한다.
백 웨이퍼(140)는 액티브 매트릭스(active matrix, AM) 방식으로 구동되는 능동 구동형 IC로서, 상면에 복수의 CMOS 전극 패드(141)가 어레이(array) 배열된 CMOS 웨이퍼를 의미하며, 복수의 CMOS 전극 패드(141) 사이에는 패시베이션층이 형성될 수 있다.
여기서 백 웨이퍼(140)는 (100) 결정면을 갖는 Si 웨이퍼로 마련되며, 표준 CMOS IC 공정에 따라 8인치 또는 12인치의 Si 웨이퍼로 마련되는 것이 바람직하다.
복수의 LED 적층체(200)는 백 웨이퍼(140) 위에 복수의 발광부(120)와 접합층(130)이 수직 방향으로 적층되는 것으로, 복수의 CMOS 전극 패드(141) 상에 각각 정렬된다.
이러한 복수의 LED 적층체(200)는 제1 색만을 발광시키기 위한 제1 LED 적층체(210), 제2 색만을 발광시키기 위한 제2 LED 적층체(220) 및 제3 색만을 발광시키기 위한 제3 LED 적층체(230)를 포함한다. 한편, 제1 색, 제2 색 및 제3 색은 예를 들면 각각 적색, 녹색 및 청색일 수 있으나 이에 제한되는 것은 아니며, 그 외에 다양한 색이 포함될 수 있다.
또한, 제1 LED 적층체(210), 제2 LED 적층체(220) 및 제3 LED 적층체(230) 각각은 복수의 발광부(120)와 접합층(130)이 수직 방향으로 적층된 탠덤(tandem) 구조일 수 있는데, 보다 상세하게 CMOS 전극 패드(141) 위에 제1 접합층(131)을 통해 접합되어 제1 색을 발광하는 제1 발광부(121), 제1 발광부(121) 위에 제2 접합층(132)을 통해 접합되어 제2 색을 발광하는 제2 발광부(122) 및 제2 발광부(122) 위에 제3 접합층(133)을 통해 접합되어 제3 색을 발광하는 제3 발광부(123)를 포함할 수 있다.
즉, 본 발명에서는 빛의 파장을 고려하여, 하층의 제1 발광부(121)의 제1 색은 파장이 긴 적색으로, 중층의 제2 발광부(122)의 제2 색은 녹색으로, 상층의 제3 발광부(123)의 제3 색은 파장이 짧은 청색이 발광되도록 하는 것이 바람직하나, 이에 제한되지는 않는다.
본 발명에서 제1 발광부(121), 제2 발광부(122) 및 제3 발광부(123) 각각은 n-side up 형태를 가지거나 p-side up 형태를 가진 상태로 적층될 수 있으며, 제1 발광부(121), 제2 발광부(122) 및 제3 발광부(123) 각각의 상면 또는 하면 중 적어도 하나 이상에는 발광부(120)와 오믹접촉(ohmic contact)되어 전기적으로 연결되는 오믹접촉 전극(124)이 형성될 수 있다.
이러한 오믹접촉 전극(124)은 투명전도성을 가진 물질로 형성되는데, 오믹접촉 전극(124)이 p형 반도체인 제1 반도체 영역(1201)에 접하도록 형성되는 경우에 오믹접촉 전극(124) 물질은 NiO, PtO, PdO, AgO2, Au, Rh2O3, RuO2, In2O3, SnO2, ZnO, IZO, ITO 및 IGZO를 포함할 수 있으며, 오믹접촉 전극(124)이 n형 반도체인 제2 반도체 영역(1202)에 접하도록 형성되는 경우에 오믹접촉 전극(124) 물질은 TiN, CrN, VN, In2O3, SnO2, ZnO, IZO, ITO 및 IGZO를 포함할 수 있다. 나아가, 갈륨 극성(gallium polarity, Ga-polarity)을 갖는 제1 반도체 영역(1201)의 표면에 비해 질소 극성(nitrogen polarity, N-polarity))을 갖는 제2 반도체 영역(1202)의 표면은 표면 거칠기 상태가 매우 크기 때문에, 투명전도성을 갖는 오믹접촉 전극(124)을 형성시키기에 앞서 제2 반도체 영역(1202)의 표면을 연마하여 평탄화하는 CMP(Chemical Mechanical Polishing) 공정을 도입하는 것이 바람직하다.
또한, 프론트 웨이퍼(110)에서 형성된 오믹접촉 전극(124)의 표면 또한 각각 기계적 연마(mechanical polishing, MP) 또는 화학-기계적 연마(chemical-mechanical polishing, CMP)를 통해 연마되어 매끄럽게 평탄화될 수 있다.
한편, 발광부(120)에 대한 이하의 내용은 상술한 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법(S100)과 동일하므로, 중복 설명은 생략한다.
또한, 접합층(130)(제1 접합층(131), 제2 접합층(132) 및 제3 접합층(133)을 포함함)은 광학적으로 투명하고 전기적으로 전도성을 갖는, 즉 투명전도성을 가진 세라믹(ceramic) 물질로 형성되는데, 여기서 광학적으로 투명한 것은 광학식 노광(photolithography) 공정에서 사용하는 빛(가시광선 포함)의 파장대역에서 Transparent(80% 이상의 투과도) 또는 Translucent(50% 이상의 투과도를 갖는 반투명)를 의미하고, 전기적으로 전도성을 갖는 것은 10-3Ω/㎝ 미만 수준의 전기 저항을 구비한 것을 의미한다. 이러한 투명전도성을 가진 세라믹 물질은 투명전도성산화물(transparent conductive oxide, TCO), 투명전도성질화물(transparent conductive nitride, TCN) 및 투명전도성산화질화물(transparent conductive oxide nitride, TCON)을 포함한다.
이때, 세라믹 물질이 투명전도성산화물인 경우에 세라믹 물질은 In2O3, SnO2, ZnO, IZO, ITO 및 IGZO를 포함할 수 있고, 세라믹 물질이 투명전도성질화물인 경우에 세라믹 물질은 TiN, CrN 및 VN을 포함할 수 있으며, 세라믹 물질이 투명전도성산화질화물인 경우에 세라믹 물질은 InON, SnON, ZnON,IZON, ITON 및 IGZON을 포함할 수 있다.
본 발명에서 복수의 LED 적층체(200) 각각은 복수의 발광부(120) 중 적어도 하나의 발광부(120)에서 생성된 광을 차단시키거나, 복수의 발광부(120) 중 적어도 하나의 발광부(120)에 쇼트 통로(180)가 형성되어 상기 발광부(120)로 전류가 주입되지 않도록 전류를 우회시킴으로써 칼라필터 없이 특정 색만을 발광할 수 있다.
보다 상세하게, 복수의 LED 적층체(200) 중 본 발명의 제1 LED 적층체(210)는 제3 발광부(123)와 제2 발광부(122)를 관통하도록 제1 쇼트 통로(181)가 형성되어 제3 발광부(123)와 제2 발광부(122)로 전류가 주입되지 않도록 전류를 우회시킴으로써 제1 색만을 발광시킬 수 있다. 이때, 제1 쇼트 통로(181)의 상측은 공통전극(160)과 접촉되어 전기적으로 연결될 수 있으며, 하측은 제3 발광부(123)의 하부의 오믹접촉 전극(124) 또는 제3 접합층(133)과 전기적으로 연결될 수 있다.
또한, 제2 LED 적층체(220)는 제3 발광부(123)를 관통하도록 제2 쇼트 통로(182)가 형성되어 제3 발광부(123)로 전류가 주입되지 않도록 전류를 우회시키고, 제1 발광부(121) 위에 형성된 제1 금속층(171)을 통해 제1 발광부(121)에서 생성된 광을 차단시킴으로써 제2 색만을 발광시킬 수 있다. 이때, 제2 쇼트 통로(182)의 상측은 공통전극(160)과 접촉되어 전기적으로 연결될 수 있으며, 하측은 제2 발광부(122)의 하부의 오믹접촉 전극(124) 또는 제2 접합층(132)과 전기적으로 연결될 수 있다.
또한, 제3 LED 적층체(230)는 제2 발광부(122) 위에 형성된 제2 금속층(172)과, 제1 발광부(121) 위에 형성된 제1 금속층(171)을 통해 제2 발광부(122)와 제1 발광부(121)에서 생성된 광을 각각 차단시킴으로써 제3 색만을 발광시킬 수 있다.
한편, 상술한 제1 금속층(171) 및 제2 금속층(172) 각각은 단층 또는 다층으로 구성될 수 있는데, 다층으로 구성되는 경우 하층은 하부에서 생성된 광을 차단하도록 흡수성을 가지고, 상층은 상부에서 생성된 광을 반사하도록 반사성을 가질 수 있으며, 예를 들면 Ag/Ni이 이에 해당될 수 있다. 나아가 제1 금속층(171) 및 제2 금속층(172) 각각은 접착성 향상을 목적으로 Ti, Cr, Ni 등으로 형성된 Adhesion층을 포함할 수 있다. 또한, 제1 금속층(171) 및 제2 금속층(172) 각각의 두께는 반사/흡수를 고려하여 하부의 빛을 100% 차단하는 최소의 두께가 바람직하다. 이는 두께가 두꺼울 경우, 투명전도성 접착 및 평탄화공정에 어려움이 있기 때문이다.
또한, 상술한 제1 쇼트 통로(181) 및 제2 쇼트 통로(182)는 금속성 물질 또는 광학적으로 투명하고 전기적으로 전도성을 가진 물질로 형성될 수 있다. 제1 쇼트 통로(181) 및 제2 쇼트 통로(182)가 금속성 물질로 형성되는 경우에는 Ag, Cu, Au, Pd, Pt, Ni, Mo, W, 및 전기 전도성 나노입자(electrically conducting nano-particle) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 제1 쇼트 통로(181) 및 제2 쇼트 통로(182)가 광학적으로 투명하고 전기적으로 전도성을 가진 물질로 형성되는 경우에는 저(低)저항 및 고(高)투과 특성을 가진 물질로 형성되는 것이 바람직하다. 이러한 물질은 In2O3, SnO2, ZnO, IZO, ITO 및 IGZO 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
한편, 복수의 CMOS 전극 패드(141) 상에 각각 배치되어 정렬된 복수의 LED 적층체(200)는 이미(旣) 설정된 단위로 분리되는데, 여기서 기 설정된 단위란 픽셀 또는 서브 픽셀 단위를 의미하고, 복수의 LED 적층체(200)의 직경(넓이)을 의미할 수 있다.
이때, 본 발명에서는 복수의 LED 적층체(200)의 발광 면적은 모두 동일할 수 있으며, 동작 전압이 복수의 LED 적층체(200) 별로 다르게 설정될 수 있다. 구체적으로 제1 LED 적층체(210)는 제3 발광부(123) 및 제2 발광부(122)가 제1 쇼트 통로(181)를 통해 모두 통전되어 제1 발광부(121)에만 전압이 걸리게 되고(예를 들면, 3V), 제2 LED 적층체(220)는 제2 쇼트 통로(182)를 통해 제3 발광부(123)만 통전되어 제2 발광부(122) 및 제1 발광부(121)에 직렬로 연결되어 전압이 걸리게 되고(예를 들면, 6V), 제3 LED 적층체(230)는 제3 발광부(123) 내지 제1 발광부(121)가 모두 직렬로 연결되어 전압이 걸리게 될 수 있다(예를 들면, 9V).
몰드부(150)는 수직 적층형 LEDoS 구조를 지지하는 것으로, 정렬된 복수의 LED 적층체(200) 사이를 채우도록 배치된다.
공통전극(160)은 몰드부(150)가 형성된 복수의 LED 적층체(200) 위에 형성되는 것으로, 공통전극(160)은 오믹접촉 전극(124)과 유사하게 투명전도성을 가진 물질로 형성될 수 있고, 공통전극(160)이 양극인 경우에 공통전극(160) 물질은 NiO, PtO, PdO, AgO2, Au, Rh2O3, RuO2, In2O3, SnO2, ZnO, IZO, ITO 및 IGZO를 포함할 수 있으며, 공통전극(160)이 음극인 경우에 공통전극(160) 물질은 TiN, CrN, VN, In2O3, SnO2, ZnO, IZO, ITO 및 IGZO를 포함할 수 있다.
또한, 공통전극(160)의 표면 또한 기계적 연마(mechanical polishing, MP) 또는 화학-기계적 연마(chemical-mechanical polishing, CMP)를 통해 연마되어 매끄럽게 평탄화될 수 있다.
더 나아가서는, 미도시되었지만 대기 환경으로부터 공통전극(160)을 보호하기 위해 투명한 유기물(transparent organic)로 보호층(protection layer)을 추가로 형성할 수 있다.
이상에서, 본 발명의 실시 예를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시 예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다.
또한, 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재할 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
그리고 이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10 : 종래 기술의 마이크로디스플레이 패널
11 : Si CMOS wafer
12 : CMOS 전극 패드
13 : 투명 웨이퍼
14 : microLED 전극 패드
15 : microLED 칩
16 : 전도성 접합
S100 : 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널 제조 방법
S110 : 준비단계
S120 : 적층단계
S130 : 식각단계
S140 : 형성단계
100 : 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널
110 : 프론트 웨이퍼
S : 지지 웨이퍼
120 : 발광부
111 : 제1 프론트 웨이퍼
121 : 제1 발광부
112 : 제2 프론트 웨이퍼
122 : 제2 발광부
113 : 제3 프론트 웨이퍼
123 : 제3 발광부
200 : LED 적층체
210 : 제1 LED 적층체
220 : 제2 LED 적층체
230 : 제3 LED 적층체
1201 : 제1 반도체 영역
1202 : 제2 반도체 영역
1203 : 활성 영역
124 : 오믹접촉 전극
G : 성장 웨이퍼
T : 임시 웨이퍼
A : 접착층
B : 본딩층
130 : 접합층
131 : 제1 접합층
132 : 제2 접합층
133 : 제3 접합층
140 : 백 웨이퍼
141 : CMOS 전극 패드
150 : 몰드부
160 : 공통전극
170 : 금속층
171 : 제1 금속층
172 : 제2 금속층
180 : 쇼트 통로
181 : 제1 쇼트 통로
182 : 제2 쇼트 통로

Claims (21)

  1. 상면에 복수의 CMOS 전극 패드가 정렬된 백 웨이퍼;
    상기 백 웨이퍼 위에 복수의 발광부와 접합층이 수직 방향으로 적층되며, 복수의 상기 CMOS 전극 패드 상에 각각 정렬되는 복수의 LED 적층체; 및
    복수의 상기 LED 적층체 위에 형성된 공통전극을 포함하고,
    복수의 상기 LED 적층체 각각은,
    복수의 상기 발광부 중 적어도 하나의 상기 발광부에서 생성된 광을 차단시키거나, 복수의 상기 발광부 중 적어도 하나의 상기 발광부에 쇼트(Short) 통로가 형성되어 상기 발광부로 전류가 주입되지 않도록 전류를 우회시킴으로써 특정 색만을 발광하며,
    복수의 상기 LED 적층체는,
    제1 색만을 발광시키기 위한 제1 LED 적층체, 제2 색만을 발광시키기 위한 제2 LED 적층체 및 제3 색만을 발광시키기 위한 제3 LED 적층체를 포함하고,
    상기 제1 LED 적층체, 상기 제2 LED 적층체 및 상기 제3 LED 적층체 각각은,
    상기 CMOS 전극 패드 위에 제1 접합층을 통해 접합되어 상기 제1 색을 발광하는 제1 발광부, 상기 제1 발광부 위에 제2 접합층을 통해 접합되어 상기 제2 색을 발광하는 제2 발광부 및 상기 제2 발광부 위에 제3 접합층을 통해 접합되어 상기 제3 색을 발광하는 제3 발광부를 포함하며,
    상기 제1 LED 적층체는,
    상기 제3 발광부와 상기 제2 발광부를 관통하도록 상기 쇼트 통로가 형성되어 상기 제3 발광부와 상기 제2 발광부로 전류가 주입되지 않도록 전류를 우회시킴으로써 상기 제1 색만을 발광시키고,
    상기 제2 LED 적층체는,
    상기 제3 발광부를 관통하도록 상기 쇼트 통로가 형성되어 상기 제3 발광부로 전류가 주입되지 않도록 전류를 우회시키며, 상기 제1 발광부에서 생성된 광을 차단시킴으로써 상기 제2 색만을 발광시키고,
    상기 제3 LED 적층체는,
    상기 제2 발광부와 상기 제1 발광부에서 생성된 광을 각각 차단시킴으로써 상기 제3 색만을 발광시키는 것을 특징으로 하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 제2 LED 적층체는,
    상기 제1 발광부 위에 형성된 금속층을 통해 상기 제1 발광부에서 생성된 광을 차단시키고,
    상기 제3 LED 적층체는,
    상기 제2 발광부와 상기 제1 발광부 위에 각각 형성된 상기 금속층을 통해 상기 제2 발광부와 상기 제1 발광부에서 생성된 광을 각각 차단시키는 것을 특징으로 하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널.
  5. 청구항 4에 있어서,
    상기 금속층은,
    하부에서 생성된 광을 차단하도록 하층은 흡수성을 가지고, 상부에서 생성된 광을 반사하도록 상층은 반사성을 가지는 것을 특징으로 하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널.
  6. 청구항 1에 있어서,
    상기 쇼트 통로는,
    전기적으로 전도성을 가진 물질로 형성되는 것을 특징으로 하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널.
  7. 청구항 1에 있어서,
    상기 접합층은,
    광학적으로 투명하고 전기적으로 전도성을 가진 세라믹 물질로 형성되는 것을 특징으로 하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널.
  8. 청구항 1에 있어서,
    상기 백 웨이퍼는,
    실리콘(Si) 웨이퍼인 것을 특징으로 하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널.
  9. 청구항 1에 있어서,
    각각의 상기 발광부의 상면 또는 하면 중 적어도 하나 이상에는,
    오믹접촉 전극이 형성되는 것을 특징으로 하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널.
  10. 청구항 9에 있어서,
    상기 오믹접촉 전극은,
    광학적으로 투명하고 전기적으로 전도성을 가진 물질로 형성되는 것을 특징으로 하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널.
  11. 지지 웨이퍼와 발광부를 포함하며 각각 서로 다른 색을 발광하는 복수의 프론트 웨이퍼를 준비하고, 상면에 복수의 CMOS 전극 패드가 정렬된 백 웨이퍼를 준비하는 준비단계;
    상기 백 웨이퍼 위에 상기 프론트 웨이퍼를 접합층을 통해 접합시킨 후 상기 지지 웨이퍼를 제거하는 것을 반복함으로써, 상기 백 웨이퍼 위에 복수의 상기 발광부와 상기 접합층을 수직 방향으로 적층하는 적층단계;
    적층된 복수의 상기 발광부와 상기 접합층을 식각하여 기 설정된 단위로 분리시킴으로써, 복수의 LED 적층체가 복수의 상기 CMOS 전극 패드 상에 각각 정렬되는 식각단계; 및
    복수의 상기 LED 적층체 위에 공통전극을 형성시키는 형성단계를 포함하고,
    복수의 상기 LED 적층체 각각은,
    복수의 상기 발광부 중 적어도 하나의 상기 발광부에서 생성된 광을 차단시키거나, 복수의 상기 발광부 중 적어도 하나의 상기 발광부에 쇼트(Short) 통로를 형성하여 상기 발광부로 전류가 주입되지 않도록 전류를 우회시킴으로써 특정 색만을 발광하며,
    복수의 상기 프론트 웨이퍼는,
    상기 지지 웨이퍼와 제1 발광부를 포함하는 제1 프론트 웨이퍼, 상기 지지 웨이퍼와 제2 발광부를 포함하는 제2 프론트 웨이퍼 및 상기 지지 웨이퍼와 제3 발광부를 포함하는 제3 프론트 웨이퍼를 포함하고,
    복수의 상기 LED 적층체는,
    제1 색만을 발광시키기 위한 제1 LED 적층체, 제2 색만을 발광시키기 위한 제2 LED 적층체 및 제3 색만을 발광시키기 위한 제3 LED 적층체를 포함하며,
    상기 식각단계는,
    상기 제1 LED 적층체가 형성되는 부분의 상기 제3 발광부와 상기 제2 발광부를 관통하도록 상기 쇼트 통로를 형성하고, 상기 제2 LED 적층체가 형성되는 부분의 상기 제3 발광부를 관통하도록 상기 쇼트 통로를 형성하고,
    상기 제1 LED 적층체는,
    상기 쇼트 통로를 통해 상기 제3 발광부와 상기 제2 발광부로 전류가 주입되지 않도록 전류를 우회시키고,
    상기 제2 LED 적층체는,
    상기 쇼트 통로를 통해 상기 제3 발광부로 전류가 주입되지 않도록 전류를 우회시키는 것을 특징으로 하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법.
  12. 삭제
  13. 청구항 11에 있어서,
    상기 적층단계는,
    상기 백 웨이퍼 위에 상기 제1 프론트 웨이퍼를 제1 접합층을 통해 접합시킨 후 상기 지지 웨이퍼를 제거함으로써 상기 백 웨이퍼 위에 상기 제1 발광부를 적층시키는 제1 적층단계, 상기 제1 발광부 위에 상기 제2 프론트 웨이퍼를 제2 접합층을 통해 접합시킨 후 상기 지지 웨이퍼를 제거함으로써 상기 제1 발광부 위에 상기 제2 발광부를 적층시키는 제2 적층단계 및 상기 제2 발광부 위에 상기 제3 프론트 웨이퍼를 제3 접합층을 통해 접합시킨 후 상기 지지 웨이퍼를 제거함으로써 상기 제2 발광부 위에 상기 제3 발광부를 적층시키는 제3 적층단계를 포함하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법.
  14. 청구항 13에 있어서,
    상기 제1 적층단계는,
    상기 지지 웨이퍼를 제거한 후, 상기 제1 발광부 위의 일부분에 금속층을 형성시키고,
    상기 제2 적층단계는,
    상기 지지 웨이퍼를 제거한 후, 상기 제2 발광부 위의 일부분에 상기 금속층을 형성시키고,
    상기 제2 LED 적층체는,
    상기 제1 발광부 위에 형성된 상기 금속층을 통해 상기 제1 발광부에서 생성된 광을 차단시키고,
    상기 제3 LED 적층체는,
    상기 제2 발광부와 상기 제1 발광부 위에 각각 형성된 상기 금속층을 통해 상기 제2 발광부와 상기 제1 발광부에서 생성된 광을 각각 차단시키는 것을 특징으로 하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법.
  15. 청구항 14에 있어서,
    상기 금속층은,
    하부에서 생성된 광을 차단하도록 하층은 흡수성을 가지고, 상부에서 생성된 광을 반사하도록 상층은 반사성을 가지는 것을 특징으로 하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법.
  16. 삭제
  17. 청구항 11에 있어서,
    상기 쇼트 통로는,
    전기적으로 전도성을 가진 물질로 형성되는 것을 특징으로 하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법.
  18. 청구항 11에 있어서,
    상기 접합층은,
    광학적으로 투명하고 전기적으로 전도성을 가진 세라믹 물질로 형성되는 것을 특징으로 하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법.
  19. 청구항 11에 있어서,
    상기 지지 웨이퍼 및 상기 백 웨이퍼는,
    실리콘(Si) 웨이퍼인 것을 특징으로 하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법.
  20. 청구항 11에 있어서,
    각각의 상기 발광부의 상면 또는 하면 중 적어도 하나 이상에는,
    오믹접촉 전극이 형성되는 것을 특징으로 하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법.
  21. 청구항 20에 있어서,
    상기 오믹접촉 전극은,
    광학적으로 투명하고 전기적으로 전도성을 가진 물질로 형성되는 것을 특징으로 하는, 칼라필터가 불필요한 수직 적층형 마이크로디스플레이 패널의 제조 방법.
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