TW202334916A - 顯示裝置及包含其之拼接式顯示裝置 - Google Patents

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Abstract

本發明提供了一種顯示裝置，包括：基板；電晶體層，位於基板的第一表面上；焊墊部；第一通孔層，位於電晶體層上並且與焊墊部間隔開；第二通孔層，位於第一通孔層上，並且暴露第一通孔層的上表面；第三通孔層，位於第二通孔層上，並且暴露第二通孔層的上表面；顯示元件層，位於第三通孔層上；引線，位於基板的第二表面上；側面連接線，位於第一表面、第二表面以及第一表面與第二表面之間的側面上，側面連接線將焊墊部電性連接到引線；覆蓋層，覆蓋側面連接線，並且與暴露的第一通孔層的上表面重疊。

Description

顯示裝置及包含其之拼接式顯示裝置
本揭露的實施例的多個方面係關於一種顯示裝置，以及一種包含其之拼接顯示裝置。
近期以來，隨著對資訊顯示的興趣增加，不斷地進行對顯示裝置的研究和開發。舉例而言，為了製造大螢幕顯示裝置，其中複數個顯示裝置彼此連接的拼接顯示裝置已經正在實際使用中，拼接顯示裝置通過將具有預定尺寸的複數個顯示面板彼此連接來實現大螢幕。
本先前技術部分中揭露的上述資訊意在加深對本揭露的背景的理解，因此，可以包含不構成現有技術的資訊。
本揭露的一個或多個實施例係關於一種包括覆蓋層的顯示裝置，覆蓋層包括黑色顏料，覆蓋層可以完全覆蓋整個側面連接線和從第二通孔層暴露的第一通孔層的暴露的上表面。
本揭露的一個或多個實施例關於一種包括該顯示裝置的拼接顯示裝置。
然而，本揭露的方面和特徵不限於上述，並且可以在不脫離本揭露的精神和範圍的情況下進行各種延伸。
根據本發明的一個或多個實施例，一種顯示裝置，其包括：一基板，包括一顯示區域以及一非顯示區域，該非顯示區域圍繞該顯示區域；一電晶體層，位於該基板的一第一表面上，該電晶體層包括位於該顯示區域的一像素電路的一電晶體；一焊墊部，位於該非顯示區域，並且該焊墊部電性連接該像素電路；一第一通孔層，位於該電晶體層上，並且該第一通孔層與該焊墊部間隔開；一第二通孔層，位於該第一通孔層上，並且該第二通孔層與該第一通孔層具有一段差，以暴露該第一通孔層的一上表面的一部分；一第三通孔層，位於該第二通孔層上，並且該第三通孔層與該第二通孔層具有一段差，以暴露該第二通孔層的一上表面的一部分；一顯示元件層，位於該顯示區域的該第三通孔層上，該顯示元件層包括與電晶體電性連接的一發光元件；一引線，位於該基板的一第二表面上；一側面連接線，位於該基板的該第一表面、該基板的該第二表面以及該基板的該第一表面與該第二表面之間的一側面上，該側面連接線使該焊墊部與該引線彼此電性連接；以及一覆蓋層，覆蓋整個該側面連接線，並且該覆蓋層與從第二通孔層暴露的該第一通孔層的該上表面重疊。
在一實施例中，該覆蓋層的一末端可以朝向該第二通孔層的一末端。
在一實施例中，該覆蓋層可以與暴露的該第二通孔層的該上表面的至少一部分重疊，以及該覆蓋層的一末端可以朝向該第三通孔層的一末端。
在一實施例中，該覆蓋層可以包括一絕緣層，該絕緣層與該側面連接線直接接觸並且包含一黑色顏料。
在一實施例中，該電晶體層可以進一步包括位於該電晶體上之一層間絕緣層，該層間絕緣層與該第一通孔層接觸，以及該層間絕緣層可以包括暴露於該第一通孔層和該焊墊部的一部分。
在一實施例中，該顯示元件層可以進一步包括：一像素電極，位於該第三通孔層上，並且該像素電極與該發光元件電性連接；以及一保護層，位於該像素電極及該焊墊部上，並且該保護層暴露該像素電極的一上表面的一部分以及該焊墊部的一上表面的一部分，該保護層可以接觸該層間絕緣層、該第一通孔層、該第二通孔層和該第三通孔層暴露的該些部分。
在一實施例中，該側面連接線可以位於該保護層上，並且該側面連接線可以與該層間絕緣層的暴露的該部分重疊。
在一實施例中，該覆蓋層的一末端可以朝向該第二通孔層的一末端，而該保護層插入在該覆蓋層的該末端與該第二通孔層的該末端之間。
在一實施例中，該第二通孔層的該末端可以具有在平面圖中沿著一第一方向直線延伸的一形狀。
在一實施例中，該覆蓋層可以與暴露的該第二通孔層的該上表面的至少一部分重疊，以及該覆蓋層的一末端可以朝向該第三通孔層的一末端，而該保護層插入在該覆蓋層的該末端與該第三通孔層的該末端之間。
在一實施例中，該第二通孔層的該末端可以具有在平面圖中沿著一第一方向直線延伸的一形狀。
在一實施例中，該顯示裝置可以進一步包括：一第一源極金屬層，位於該電晶體層上，並且該第一源極金屬層被該顯示區域的該第一通孔層覆蓋；一第二源極金屬層，位於該顯示區域的該第一通孔層上，並且該第二源極金屬層被該第二通孔層覆蓋；以及一第三源極金屬層，位於該顯示區域的該第二通孔層上，並且該第三源極金屬層被該第三通孔層覆蓋。
在一實施例中，該焊墊部可以包括：一第一焊墊電極，與該第一源極金屬層一同形成；一第二焊墊電極，與該第二源極金屬層一同形成，並且該第二焊墊電極直接位於該第一焊墊電極上；一第三焊墊電極，與該第三源極金屬層一同形成，並且該第三焊墊電極直接位於該第二焊墊電極上；以及一第四焊墊電極，與該像素電極一同形成，並且該第四焊墊電極直接位於第三焊墊電極上，該第一焊墊電極至第四焊墊電極的複數個暴露部分可以接觸該保護層。
在一實施例中，該顯示元件層可以進一步包括：一黑色各向異性導電膜，位於該顯示區域的該覆蓋層和該保護層的一部分上，該黑色各向異性導電膜包括一黑色顏料和複數個導電微粒，以及其中該發光元件和該像素電極可以通過該導電微粒彼此電性連接。
在一實施例中，該顯示裝置可以進一步包括：一第二表面電極，位於該基板的該第二表面上；以及一撓性薄膜，通過一導電黏合件電性連接到該第二表面電極，以及該側面連接線通過該引線可以與該第二表面電極電性連接。
根據本揭露的一個或多個實施例，一種拼接顯示裝置，其包括：複數個顯示裝置；以及一耦合區域，位於該複數個顯示裝置之間，並且該耦合區域將該複數個顯示裝置彼此連接，該複數個顯示裝置中的至少一個包括：一基板，包括一顯示區域以及一非顯示區域，該非顯示區域圍繞該顯示區域；一電晶體層，位於該基板的一第一表面上，該電晶體層包括位於該顯示區域的一像素電路的一電晶體；一焊墊部，位於該非顯示區域，並且該焊墊部電性連接該像素電路；一第一通孔層，位於該電晶體層上，並且該第一通孔層與該焊墊部間隔開；一第二通孔層，位於該第一通孔層上，並且該第二通孔層與該第一通孔層具有一段差，以暴露該第一通孔層的一上表面的一部分；一第三通孔層，位於該第二通孔層上，並且該第三通孔層與該第二通孔層具有一段差，以暴露該第二通孔層的一上表面的一部分；一顯示元件層，位於該顯示區域的該第三通孔層上，該顯示元件層包括與電晶體電性連接的一發光元件；一引線，位於該基板的一第二表面上；一側面連接線，位於該基板的該第一表面、該基板的該第二表面以及該基板的該第一表面與該第二表面之間的一側面上，該側面連接線使該焊墊部與該引線彼此電性連接；以及一覆蓋層，覆蓋整個該側面連接線，並且該覆蓋層與從第二通孔層暴露的該第一通孔層的該上表面重疊，該覆蓋層包括一黑色顏料。
在一實施例中，該覆蓋層的一末端可以朝向該第二通孔層的一末端。
在一實施例中，該覆蓋層可以與暴露的該第二通孔層的該上表面的至少一部分重疊，以及該覆蓋層的一末端朝向該第三通孔層的一末端。
在一實施例中，該顯示元件層可以進一步包括：一像素電極，位於該第三通孔層上，並且該像素電極與該發光元件電性連接；以及一保護層，位於該像素電極及該焊墊部上，並且該保護層暴露該像素電極的一上表面的一部分以及該焊墊部的一上表面的一部分，以及該保護層可以接觸該第一通孔層、該第二通孔層及該第三通孔層暴露的該些部分。
在一實施例中，該覆蓋層的一末端可以朝向該第二通孔層的一末端，而該保護層插入在該覆蓋層的該末端與該第二通孔層的該末端之間。
在一實施例中，該發光元件可以包括：一覆晶型(flip chip type)微型發光二極體元件。
根據本揭露的一個或多個實施例，顯示裝置及包含其之拼接顯示裝置可以包括完全覆蓋側面連接線的覆蓋層。藉由以台階形狀(step shape)設置在基板上的複數個通孔層之間的段差(step difference)，可以在被堤部(dam)阻擋的同時形成覆蓋層。因此，覆蓋層的一末端可以在一個方向上均勻地延伸，同時被基板上的非顯示區域的複數個通孔層之間的段差阻擋，以及可以改善覆蓋層的製程能力(process capability) (例如：製程分散度(process dispersion)，或製程偏差(process deviation))。例如：可以提高由移印製程(printing process)所形成的覆蓋層的製程能力，可以提高包含其之顯示裝置的製程能力。因此，可以提高顯示裝置及包含其之拼接顯示裝置的製造方法及圖像品質的可靠性。
然而，本揭露的方面和特徵不限於上述方面和特徵，並且可以在不脫離本發明的精神和範圍的情況下進行各種延伸。
在下文中，將參考圖式更詳細地描述實施例，在圖式中相同的元件符號自始至終代表相同的元件。然而，本揭露可以以各種不同的形式實施，並且不應被解釋為僅限定於本文所示的實施例。相反，這些實施例作為示例被提供以使本揭露變得清楚和完整，以及將本揭露的方面和特徵充分地傳達給本發明所屬領域中具有通常知識者。因此，可以不描述對於本發明所屬領域中具有通常知識者完全理解本揭露的方面和特徵而言不必要的過程、元件和技術。除非另有說明，否則圖式和說明書全文中描述的相同的元件符號表示相同的元件，因此，可以不再重複其冗贅描述。
當可以不同地實施某個實施例時，特定的處理順序可以不同於所描述的順序。例如：兩個連續描述的過程可以同時或實質上同時執行，或者可以以與描述的順序相反的順序執行。
在圖式中，為了清楚起見，可以誇大及/或簡化元件、層和區域的相對尺寸。空間相關術語，例如「下(beneath)」、「下(below)」、「下(under)」、「上(above)」、「上(upper)」等在本文中可以用於說明性目的，從而說明圖式中所示的一個元件與另一個元件的關係。空間相對術語旨在涵蓋除了圖式中描繪的方位以外的設備在使用、操作及/或製造中的不同方位。例如：若圖式中的設備被翻轉，則被說明為在其他元件或特徵「下方(below)」、「下方(beneath)」或「之下(under)」的元件將被定向為在其他元件或特徵「之上(above)」。因此，例示性術語「下方(below)」或「之下(under)」可以包含上方及下方兩個方位。此外，該裝置可以以其他方式定向(例如：旋轉90度或其他定向)，並且因此，本文中所使用的空間相對描述語也應做相應的解釋。
在圖式中，x軸、y軸和z軸不限於直角坐標系的三個軸，可以進行更廣義的解釋。例如：x軸、y軸和z軸可以相互垂直或實質上垂直，或者可以表示彼此不垂直的不同方向。
應當理解，儘管術語「第一(first)」、「第二(second)」、「第三(third)」等可在本說明書中用於描述各種元件、組件、區域、層及/或部分，但這些元件、組件、區域、層及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、組件、區域、層或部分與另一元件、組件、區域、層或部分區分開來。因此，在不脫離本說明書的教導的情況下，下面討論的「第一元件(a first element)」、「組件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可被稱為第二元件、組件、區域、層或部分。
應當理解，當一個元件、層、區域或組件被稱為「形成在(formed on)」、 「在…上(on)」、「連接至(connected to)」或「耦合至(coupled to)」另一個元件、層、區域或組件時，它可以直接形成在、在、連接到或耦合到其他元件、層、區域或組件，或間接形成在、在、連接到或耦合到其他元件、層、區域或組件，使得可以存在一個或多個中間元件、層、區域或組件。類似地，當一個層、區域或組件被稱為「電連接(electrically connected to)」或「電耦合(electrically coupled to)」到另一個層、區域或組件時，它可以直接電連接或耦合到另一個層、區域或組件，並且/或組件或中間層、區域或組件可能存在。此外，也應理解，當元件或層被稱為「介於(between)」兩個元件或層之間時，它可以是兩個元件或層之間的唯一元件或層，或者一個或多個居間的元件或層也可能存在。
本文使用的術語僅出於描述特定實施例的目的，並不旨在限製本揭露。如本文所用，單數形式「一(a)」及「一(an)」旨在也包括複數形式，除非上下文另有明確指示。將進一步理解，當在本說明書中使用時，術語「包含(comprises)」、「包含(comprising)」、「包含(includes)」及「包含(including)」、「具有(has)」、「具有(have)」、「具有(having)」指定了該特徵、整數、步驟的存在、操作、元件和/或組件，但不排除一個或多個其他特徵、整數、步驟、操作、元件、組件和/或其組合的存在或添加。如本說明書所用，用語「及/或(and/or)」包括一個或多個相關列出的項目之任意或所有組合。例如：「A 及/或 B」可以理解為表示「A、B 或 A 和 B」。例如「至少一個(at least one of)」之類的表達式放在元件列表之前時係修飾整個元件列表而非修飾元素列表的各個元件。例如：表述「a、b和c中的至少一個」和「選自由a、b和c組成的群組中的至少一個」表示僅a、僅b、僅c、a和b兩者，a和c，b和c，a、b和c的全部，或其變型。
如本文所用，術語「實質上(substantially)」、 「大約(about)」和類似術語用作近似術語而不是程度術語，旨在說明測量或計算值的固有偏差，這些偏差將本發明所屬領域中具有通常知識者可以識別。此外，在描述本揭露的實施例時使用的「可以(may)」是指「本揭露的一個或多個實施例」。如本文所用，術語「使用(use)」、「使用(using)」和「使用(used)」可分別被認為與術語「利用(utilize)」、「利用(utilizing)」和「利用(utilized)」同義。此外，術語「示例性(exemplary)」旨在指代示例或說明。
根據本文所述的本發明實施例的電子或電氣裝置和/或任何其他相關裝置或組件可以利用任何合適的硬體、韌體（例如：專用積體電路）、軟體或軟體的組合來實現，韌體和/或硬體。例如：這些裝置的各種組件可以形成在一個積體電路（IC）晶片上或單獨的IC晶片上。此外，這些器件的各種組件可以在撓性印刷電路膜、載帶封裝（TCP）、印刷電路板（PCB）上實現，或者形成在一個基板上。此外，這些裝置的各種組件可以是在一個或多個處理器上、在一個或多個電腦裝置中運行、執行電腦程式指令並與其他系統組件交互以執行本文描述的各種功能的進程或線程。電腦程式指令存儲在存儲器中，該記憶體可以在使用標準記憶體裝置的電腦裝置中實現，例如隨機存取記憶體(RAM)。電腦程式指令也可以存儲在其他非暫時性電腦可讀介質中，例如：CD-ROM、快閃記憶體驅動器等。此外，本發明所屬領域中具有通常知識者應當理解各種電腦裝置的功能可以組合或整合到單個電腦裝置中，或者特定電腦裝置的功能可以分佈在一個或多個其他電腦裝置上而不背離本發明的示例實施例的精神和範圍。
除非另有定義，否則本文中使用的所有術語(包含技術術語和科學術語)對於本領域具有通常知識者而言，可以根據具體情况理解上述術語的具體含義。除非在本文中另有明確定義，否則所有術語應如同在常用詞典中的定義，且依照相關領域中該術語的含義進行一致的解釋，並且不應理想化或過於正式的解釋。
第1圖係示出了本發明的實施例的顯示裝置的示意圖，第2圖係示出了第1圖的顯示裝置所包含之像素的一示例的示意圖，並且第3圖係示出了第1圖的顯示裝置所包含之像素的其他示例的示意圖。
請參照第1圖、第2圖和第3圖，顯示裝置10可以包括像素PX。
顯示裝置10是用於顯示影片及/或靜態圖像的裝置。顯示裝置10可以用作各種合適的產品的顯示螢幕，例如：便攜式電子裝置，例如：手機、智慧型手機、平板個人電腦(PC)、智慧型手錶、手錶電話、行動通訊終端、電子筆記本、電子書、便攜式多媒體播放器(PMP)、導航裝置和超移動PC(UMPC)，以及電視、筆記型電腦、監視器、廣告牌和物聯網(IOT)裝置。
顯示裝置10(或顯示面板)可以形成在具有沿著第一方向DR1延伸的長邊和沿著與第一方向DR1交叉的第二方向DR2延伸的短邊的矩形平面中。沿著第一方向DR1延伸的長邊與沿著第二方向DR2延伸的短邊相交的角可以形成為具有適當的曲率(例如：預定曲率)的圓角，或者可以形成為直角。顯示裝置10的平面形狀不限於四邊形，也可以是形成為另一種合適的多邊形、圓形或橢圓形。顯示裝置10可以是平面或實質上平面的顯示裝置，但本揭露不限於此。例如：顯示裝置10可以包括形成在左端和右端，並且具有恆定曲率或變化曲率的彎曲部分。顯示裝置10可以靈活地形成為屈曲的(crook)、彎曲的(curved)、撓曲的(bent)、折疊的(folded)或捲曲的(rolled)。
像素PX中的每一個可以被表示為單位像素UP，例如：如第2圖和第3圖所示，每個單位像素UP可以包括第一、第二和第三像素SP1、SP2和SP3。第2圖和第3圖示出單位像素UP包括三個像素SP1、SP2和SP3，但本揭露不限於此。
第一像素SP1、第二像素SP2和第三像素SP3可以發射具有彼此不同顏色的光。第一像素SP1、第二像素SP2和第三像素SP3中的每一個可以具有矩形、正方形或菱形的平面形狀。例如：如第2圖所示，第一像素SP1、第二像素SP2和第三像素SP3中的每一個可以具有矩形的平面形狀，該矩形具有沿著第一方向DR1延伸的短邊和沿著第二方向DR2延伸的長邊，作為另一示例，第一像素SP1、第二像素SP2和第三像素SP3中的每一個可以具有正方形或菱形的平面形狀。
在一實施例中，如第2圖所示，第一像素SP1、第二像素SP2和第三像素SP3可以沿著第一方向DR1佈置。
在另一實施例中，第一像素SP1以及第二像素SP2和第三像素SP3中的任一個可以沿著第一方向DR1排列，而第二像素SP2和第三像素SP3中的另一個可以沿著第二方向DR2相對於第一像素SP1排列。例如：如第3圖所示，第二像素SP2可以相對於第一像素SP1沿著第一方向DR1佈置，並且第三像素SP3可以相對於第一像素SP1沿著第二方向DR2佈置。
第一像素SP1可以發射第一光，第二像素SP2可以發射第二光，第三像素SP3可以發射第三光。第一光可以是紅色波段的光，第二光可以是綠色波段的光，第三光可以是藍色波段的光。紅色波段可以是大約600nm到750nm的波段，綠色波段可以是大約480nm到560nm的波段，藍色波段可以是大約370nm到460nm的波段nm，但本發明不限於此。
第一像素SP1、第二像素SP2和第三像素SP3中的每一個都可以包括無機發光元件，該無機發光元件包括無機半導體作為發光的發光元件。例如：無機發光元件可以是覆晶型(flip chip type)的微型發光二極體(LED)，但本揭露不限於此。
如第2圖和第3圖所示，第一像素SP1的面積、第二像素SP2的面積和第三像素SP3的面積可以彼此相同或實質上相同，但本揭露不限於此。像素的面積可以理解為包含在相應像素中的發光元件(或光源)的平面面積，或者發光元件的發射區域的平面面積。
第一像素SP1的面積、第二像素SP2的面積和第三像素SP3的面積中的至少一個可以不同於其他區域。作為另一示例，第一像素SP1的面積、第二像素SP2的面積和第三像素SP3的面積中的任意兩個可以彼此相同或實質上相同，並且其中的另一個可以不同於這兩個的面積。作為另一示例，第一像素SP1的面積、第二像素SP2的面積和第三像素SP3的面積可以彼此不同。
第4圖係示出了本發明的實施例的拼接顯示裝置的示意圖。
請參照第4圖，拼接顯示裝置TD可以包括多個顯示裝置10-1、10-2、10-3和10-4。
顯示裝置10-1、10-2、10-3和10-4可以排列成網格形狀(grid shape)，但本揭露不限於此。由於顯示裝置10-1、10-2、10-3和10-4在第一方向DR1或第二方向DR2上彼此連接，拼接顯示裝置TD可以具有合適的形狀(例如：特定或預定的形狀)。例如：顯示裝置10-1、10-2、10-3和10-4中的每一個可以具有彼此相同或實質上相同的尺寸，但本揭露不限於此。例如另一個示例，至少一部分顯示裝置10-1、10-2、10-3和10-4的尺寸可以與其他裝置不同。
顯示裝置10-1、10-2、10-3和10-4可以包括第一至第四顯示裝置10-1、10-2、10-3和10-4。顯示裝置10-1、10-2、10-3和10-4的數量及其之間的耦合關係不限於第4圖所示的實施例。顯示裝置10-1、10-2、10-3和10-4的數量可以根據顯示裝置10-1、10-2、10-3和10-4及/或拼接顯示裝置TD的尺寸來決定。
第一至第四顯示裝置10-1、10-2、10-3和10-4可以固定到安裝框架(例如：預定的安裝框架)，以實現大螢幕圖像。
第一至第四顯示裝置10-1、10-2、10-3和10-4中的每一個可以具有包括長邊和短邊的矩形形狀。第一至第四顯示裝置10-1、10-2、10-3和10-4可以設置為長邊或短邊彼此連接。第一至第四顯示裝置10-1、10-2、10-3和10-4的一部分可以設置在拼接顯示裝置TD的邊緣，以形成拼接顯示裝置TD的一側。第一至第四顯示裝置10-1、10-2、10-3和10-4的另一部分可以設置在拼接顯示裝置TD的角處，並且可以形成拼接顯示裝置TD的兩個相鄰邊。第一至第四顯示裝置10-1、10-2、10-3和10-4的又一部分可以設置在拼接顯示裝置TD的內部，並且可以被其他的顯示裝置包圍(例如：圍繞其周邊)。
第一至第四顯示裝置10-1、10-2、10-3和10-4中的每一個可以包括顯示區域DA和非顯示區域NDA，顯示區域DA可以包括單位像素UP，並且可以顯示圖像。每個單位像素UP可以包括第一、第二和第三像素SP1、SP2和SP3。第一、第二和第三像素SP1、SP2和SP3中的每一個可以包括微型LED。然而，本揭露不限於此，第一、第二和第三像素SP1、SP2和SP3中的每一個可以包括含有有機發光層的有機LED、含有量子點發光層的量子點LED中的一種，以及包括無機半導體的無機LED。在下文中，為了便於說明和描述，假設第一、第二和第三像素SP1、SP2和SP3中的每一個包括微型LED。
非顯示區域NDA可以設置在顯示區域DA周圍，並且可以包圍(例如：圍繞其外圍)顯示區域DA的至少一部分。非顯示區域NDA可以不顯示意圖像。
第一至第四顯示裝置10-1、10-2、10-3和10-4可以包括沿著多個行和列排列的第一、第二和第三像素SP1、SP2和SP3顯示區域DA第一、第二和第三像素SP1、SP2和SP3中的每一個都可以包括發射區域，或者由像素限定層或擋牆(bank)限定的開口區域，並且可以發射具有期望的峰值波長(例如：預定的峰值波長)通過發射區或開口區。發射區域可以是由第一、第二和第三像素SP1、SP2和SP3中的每一個的發光元件產生的光發射到第一至第四顯示裝置10-1、10-2、10-3和10-4的外部。
第一、第二和第三像素SP1、SP2和SP3可以沿著顯示區域DA的第一方向DR1依序重複地設置。
拼接顯示裝置TD可以具有整體上平面的形狀，但本揭露不限於此。拼接顯示裝置TD可以具有立體形狀，從而為使用者提供立體效果。例如：當拼接顯示裝置TD具有立體形狀時，顯示裝置10-1、10-2、10-3和10-4的至少一部分可以具有彎曲形狀。作為另一示例，第一至第四顯示裝置10-1、10-2、10-3和10-4中的每一個可以具有平面形狀，並且可以以合適的角度(例如：預定的角度)彼此連接，因此，拼接顯示裝置TD可以具有立體形狀。
拼接顯示裝置TD可以包括佈置在顯示區域DA之間的耦合區域SM。拼接顯示裝置TD可以通過連接每個相鄰顯示裝置的非顯示區域NDA來形成。第一至第四顯示裝置10-1、10-2、10-3和10-4可以通過設置在耦合區域SM處(例如：在耦合區域SM中或之上)的耦合構件或黏合構件彼此連接。
第一至第四顯示裝置10-1、10-2、10-3和10-4中的每一個的顯示區域DA之間的距離可以減小或最小化，使得耦合區域SM不會被使用者察覺。例如：第一顯示裝置10-1的像素與第二顯示裝置10-2的像素之間的第一水平像素間距(pixel pitch) HPP1可以與第二顯示裝置10-2的像素之間的第二水平像素間距HPP2相同或實質上相同。第一顯示裝置10-1的像素與第三顯示裝置10-3的像素之間的第一垂直像素間距VPP1可以與第三顯示裝置10-3的像素之間的第二垂直像素間距VPP2相同或實質上相同。
因此，拼接顯示裝置TD可以改善(例如：可以減少)第一至第四顯示裝置10-1、10-2、10-3和10-4之間的斷開感，並且可以通過防止或實質上防止第一至第四顯示裝置10-1、10-2、10-3和10-4之間的耦合區域SM被使用者察覺來改善顯示意圖像的沉浸度。
第5圖係示出了第1圖的顯示裝置的一示例的平面圖。
請參照第4圖和第5圖，顯示裝置10可以包括顯示區域DA和非顯示區域NDA。
第4圖中所示的第一至第四顯示裝置10-1、10-2、10-3和10-4可以具有與第5圖所示的顯示裝置10相同或實質上相同(或相似)的配置。
在一實施例中，顯示區域DA可以包括像素電路區CCA、解多工區DMA、扇出區FOA和靜電放電區ESA。在一實施例中，解多工區DMA、扇出區FOA和靜電放電區ESA可以設置在顯示區域DA的至少一側的邊緣處。
在第5圖中，解多工區DMA、扇出區FOA和靜電放電區ESA被示出為設置在顯示區域DA的上邊緣，但其設置位置不限於此。作為另一示例，解多工區DMA、扇出區FOA和靜電放電區ESA中的至少一個可以進一步設置在顯示器的下邊緣、左邊緣和右邊緣中的至少一個顯示裝置10處。
非顯示區域NDA可以包括多個焊墊部PAD。在一實施例中，焊墊部PAD可以通過訊號線(例如：預定訊號線)將設置在顯示裝置10的第二表面(例如：後表面)上的各種驅動電路與顯示區域DA的電路彼此電性連接)。
單位像素UP可以包括第一、第二和第三像素SP1、SP2和SP3。第一、第二和第三像素SP1、SP2和SP3中的每一個可以包括第一像素電極ETL1(例如：陽極AND，或像素電極)和第二像素電極ETL2(例如：陰極CTD或共同電極)。例如：在每個像素行(row)中，可以重複第一像素SP1的第一和第二像素電極ETL1和ETL2、第二像素SP2的第一和第二像素電極ETL1和ETL2以及第三像素SP3的第一和第二像素電極ETL1和ETL2的排列。
第一像素SP1可以包括電性連接到第一像素電極ETL1和第二像素電極ETL2的第一發光元件ED1。此外，第一像素SP1可以進一步包括第一像素電路PC1，第一像素電路PC1通過其所包含之第一像素電極ETL1電性連接到第一發光元件ED1。
第二像素SP2可以包括電性連接到第一像素電極ETL1和第二像素電極ETL2的第二發光元件ED2。第二像素SP2可以進一步包括第二像素電路PC2，第二像素電路PC2通過其所包含之第一像素電極ETL1電性連接到第二發光元件ED2。
第三像素SP3可以包括電性連接到第一像素電極ETL1和第二像素電極ETL2的第三發光元件ED3。第三像素SP3可以進一步包括第三像素電路PC3，第三像素電路PC3通過其所包含之第一像素電極ETL1電性連接到第三發光元件ED3。
在一實施例中，第一發光元件ED1、第二發光元件ED2和第三發光元件ED3中的每一個可以設置在與其對應的第一像素電極ETL1和第二像素電極ETL2上並且與其重疊。第一像素電路PC1、第二像素電路PC2和第三像素電路PC3可以設置在對應於第一發光元件ED1、第二發光元件ED2、第三發光元件ED3的第一像素電極ETL1和第二像素電極ETL2下(例如：下方)。
在下文中，為了便於說明，第一像素SP1的第一和第二像素電極ETL1和ETL2及/或第一發光元件ED1在圖式中被示出為第一像素SP1。類似地，第二像素SP2的第一和第二像素電極ETL1和ETL2及/或第二發光元件ED2被示出為第二像素SP2，並且第三像素SP3的第一和第二像素電極ETL1和ETL2及/或第三發光元件ED3被示出為第三像素SP3。此外，假定每個單位像素UP具有包括如上所述之第一、第二和第三像素SP1、SP2和SP3的配置。
此外，雖然在第5圖中將一個發光元件示出為設置在一個像素中，但，本揭露不限於此。例如：第一、第二和第三像素SP1、SP2和SP3中的每一個可以包括至少兩個發光元件。例如：第一、第二和第三像素SP1、SP2和SP3中的每一個可以包括主發光元件和修復發光元件。
第一、第二和第三像素SP1、SP2和SP3可以設置在靜電放電區ESA、扇出區FOA、解多工區DMA和像素電路區CCA(例如：在其中或之上)。
單位像素UP可以排列成具有均一或實質上均一的像素間距。例如：在第一方向DR1上彼此相鄰的單位像素UP之間的像素間距(例如：水平距離)可以是均一的或實質上均一的。此外，在第二方向DR2上彼此相鄰的單位像素UP之間的像素間距(例如：垂直距離)可以是均一的或實質上均一的。
單位像素UP可以沿著多個像素行(row)和多個像素列(column)(例如：單位像素列)排列。例如：第一、第二和第三像素SP1、SP2和SP3可以排列在第一至第九像素行PROW1、PROW2、PROW3、PROW4、PROW5、PROW6、PROW7、PROW8和PROW9中。第一至第九像素行PROW1、PROW2、PROW3、PROW4、PROW5、PROW6、PROW7、PROW8和PROW9可以沿著第二方向DR2依序排列。由於在包含實際發光區域的第一至第九像素行PROW1、PROW2、PROW3、PROW4、PROW5、PROW6、PROW7、PROW8和PROW9可以以均一或實質上均一的距離排列的情況下，圖像的差異感等可以被最小化或減小，第一至第九像素行PROW1、PROW2、PROW3、PROW4、PROW5、PROW6、PROW7、PROW8和PROW9可以以彼此相同或實質上相同的距離排列。此外，如第4圖所示，所有像素行可以以均一或實質上均一的距離排列。
像素電路PC可以設置在像素電路區CCA處(例如：在其中或之上)。像素電路PC可以包括第一、第二和第三像素電路PC1、PC2和PC3。第一像素電路PC1可以向第一像素SP1的第一發光元件ED1提供驅動電流，第二像素電路PC2可以向第二像素SP2的第二發光元件ED2提供驅動電流，以及第三像素電路PC3可以向第三像素SP3的第三發光元件ED3提供驅動電流。
像素電路PC可以沿著電路行排列。第一、第二和第三像素電路PC1、PC2和PC3可以沿著第一方向DR1重複排列在第一至第九電路行CROW1、CROW2、CROW3、CROW4、CROW5、CROW6、CROW7、CROW8和CROW9中。第一至第九電路行CROW1、CROW2、CROW3、CROW4、CROW5、CROW6、CROW7、CROW8和CROW9可以沿著第二方向DR2依序排列。
第一像素行PROW1可以設置在顯示區域DA的最外端(例如：最上端)，第一像素行PROW1可以設置在顯示區域DA的一個邊緣或上邊緣。
靜電放電區ESA的靜電放電電路可以設置在與第一、第二和第三像素SP1、SP2和SP3(例如：第一像素電極ELT1和第二像素電極ELT2)的層不同的層(在其中或之上)。在一實施例中，第一像素行PROW1可以與靜電放電區ESA重疊。因此，非顯示區域NDA的面積可以被最小化或減小。
第一像素行PROW1和第一電路行CROW1可以彼此電性連接。例如：第一像素行PROW1的像素SP1、SP2和SP3可以分別連接到第一電路行CROW1的像素電路PC1、PC2和PC3。
在一實施例中，第一像素行PROW1和第一電路行CROW1可以在第二方向DR2上彼此間隔開，其間具有預定的另一配置。例如：第二像素行PROW2可以設置在第一像素行PROW1與第一電路行CROW1之間。此外，在一實施例中，扇出區FOA可以設置在第一像素行PROW1與第一電路行CROW1之間。扇出區FOA的扇出線可以設置在與第一、第二和第三像素SP1、SP2和SP3的層不同的層(例如：在其中或之上)。換言之，為了最小化非顯示區域NDA，扇出區FOA可以設置在顯示區域DA內(例如：內部)。
扇出區FOA的扇出線可以形成在與像素電路PC的層相同的層處(例如：在同一層中或之上)。例如：扇出線可以形成在第一電路行CROW1最初將設置在顯示區域DA處(例如：之中或之上)的空間中。此外，由於第一像素行PROW1和第二像素行PROW2保持或實質上保持與其他像素行相同的距離，因此，第一電路行CROW1可以設置在第二像素行PROW2下方(或內部)。
第二像素行PROW2可以設置在顯示區域DA內(例如：內部)，並且比第一像素行PROW1從邊緣更加朝內。在一實施例中，第二像素行PROW2可以與扇出區FOA重疊。
第二像素行PROW2和第二電路行CROW2可以在第二方向DR2上彼此間隔開。在一實施例中，第一電路行CROW1和第三像素行PROW3可以設置在第二像素行PROW2與第二電路行CROW2之間。
在一實施例中，第二電路行CROW2可以設置在第三像素行PROW3與第四像素行PROW4之間。第二像素行PROW2可以與第二電路行CROW2彼此電性連接。例如：第二像素行PROW2的像素SP1、SP2和SP3可以分別連接到第二電路行CROW2的像素電路PC1、PC2和PC3。
在一實施例中，包括解多工器(demux) DMX的解多工區DMA可以設置在第二像素行PROW2與第一電路行CROW1之間，解多工器DMX可以以分時多工方法(time division method)將從扇出線提供的數據訊號(或數據電壓)提供給相應的數據線。
解多工器DMX可以形成在與像素電路PC的層相同的層處(例如：在其中或其上)。例如：解多工器DMX可以形成在第二電路行CROW2最初設置的空間中。此外，由於第二像素行PROW2和第三像素行PROW3保持或實質上保持與其他像素行相同的距離，因此，第二電路行CROW2可以設置在第三像素行PROW3下方(或內部)。
第三像素行PROW3可以設置在顯示區域DA內(例如：內部)，並且比第二像素行PROW2從邊緣更加朝內，第三像素行PROW3和第三電路行CROW3可以在第二方向DR2上彼此間隔開，第二電路行CROW2可以設置在第三像素行PROW3和第三電路行CROW3之間，第三像素行PROW3和第三電路行CROW3可以彼此電性連接。例如：第三像素行PROW3的像素SP1、SP2和SP3可以分別連接到第三電路行CROW3的像素電路PC1、PC2和PC3。
第四和第五像素行PROW4和PROW5可以設置在顯示區域DA內(例如：內部)，並且比第三像素行PROW3從邊緣更加朝內。第四像素行PROW4和第四電路行CROW4可以在第二方向DR2上彼此相鄰，第五像素行PROW5和第五電路行CROW5可以在第二方向DR2上彼此相鄰。在一實施例中，第四和第五電路行CROW4和CROW5可以設置在第四像素行PROW4和第五像素行PROW5之間，並且分別與其電性連接。
第六和第七像素行PROW6和POW7可以設置在顯示區域DA內(例如：內部)，並且比第五像素行PROW5從邊緣更加朝內。第六和第七像素行PROW6和PROW7可以設置在像素電路區CCA處(例如：在像素電路區CCA中或之上)。第六像素行PROW6和第六電路行CROW6可以在第二方向DR2上彼此相鄰，第七像素行PROW7和第七電路行CROW7可以在第二方向DR2上彼此相鄰。第六和第七電路行CROW6和CROW7可以設置在第六像素行PROW6和第七像素行PROW7之間，並且分別與其電性連接。
如上所述，由於每個像素行可以與相鄰像素行保持均一或實質上均一的距離，因此，可以在第五像素行PROW5和第六像素行PROW6之間形成可以設置兩個電路行的空間，訊號線(例如：預定訊號線)可以排列/延伸在相應的空間中。例如：閘極驅動器的級(stage)可以設置在兩個像素行之間的空置空間(empty space)中。
第八和第九像素行PROW8和PROW9以及第八和第九像素行的排列和配置第九電路行CROW8和CROW9可以與第六和第七像素行PROW6和PROW7以及第六和第七電路行CROW6和CROW7相同或實質上相同。
此外，可以在第七像素行PROW7和第八像素行PROW8之間形成可以形成兩個電路行的空間。
在一實施例中，用於輸出用於驅動像素電路PC的閘極訊號的閘極驅動器可以設置在像素電路區CCA處(例如：在其中或之上)。例如：閘極驅動器的級可以設置在沒有設置第一、第二和第三像素電路PC1、PC2和PC3的空置空間中。
如上所述，由於第一到第三電路行CROW1、CROW2和CROW3在顯示區域DA的顯示區域DA中的位置改變，解多工區DMA、扇出區FOA和靜電放電區ESA可以包含在顯示裝置10中。因此，顯示裝置10的非顯示區域NDA可以被最小化或減小。
此外，拼接顯示裝置TD可通過非顯示區域NDA的減小來最小化或減小顯示裝置10之間的距離，因此，相鄰顯示裝置10之間的像素間距可設計為與每個顯示裝置10內部的像素間距相同或實質上相同。因此，可以防止或最小化使用者對顯示裝置10之間的耦合區域SM的察覺，並且可以改善顯示裝置10之間的斷開感，從而提高圖像的沉浸度。
第6圖及第7圖係示出了第5圖的顯示裝置所包含之像素電路與發光元件之間的連接關係的示例的示意圖。
請參照第5圖、第6圖和第7圖，像素SP可以包括像素電路PC、第一像素電極ETL1和第二像素電極ETL2以及發光元件ED。
在一實施例中，發光元件ED可以接觸第一像素電極ETL1和第二像素電極ETL2，並且可以設置在第一像素電極ETL1和第二像素電極ETL2上。例如：第一像素電極ETL1可以連接到作為陽極的發光元件ED，第二像素電極ETL2可以連接到作為陰極的發光元件ED。
此外，第一像素電極ETL1可以電性連接到像素電路PC。例如：第一像素電極ETL1可以連接到像素電路PC的電晶體TFT。像素電路PC可包括多個電晶體和至少一個電容器。例如：像素電路PC可以具有第21圖所示的等效電路。
在一實施例中，如第6圖所示，當在平面圖中觀察時，像素電路PC可以設置在發光元件ED下方。例如：第6圖的像素SP可以應用於第四像素行PROW4與第四電路行CROW4之間的連接關係。
在一實施例中，如第7圖所示，當在平面圖中觀察時，像素電路PC可以設置在發光元件ED上方。例如：第7圖的像素SP可以應用於第五像素行PROW5與第五電路行CROW5之間的連接關係。
第8圖係示出包含在第5圖的顯示裝置中的像素電路區、解多工區域、扇出區、靜電放電區和非顯示區域的示例的示意圖。
請參照第5圖和第8圖，每個顯示裝置10可以包括顯示區域DA和非顯示區域NDA。為了便於說明，第8圖中未示出像素行。
顯示區域DA可以包括靜電放電區ESA、扇出區FOA、解多工區DMA和像素電路區CCA。在一實施例中，靜電放電區ESA、扇出區FOA和解多工區DMA可以設置在顯示區域DA的至少一側的邊緣處。例如：靜電放電區ESA、扇出區FOA和解多工區DMA可以設置在顯示區域DA的上邊緣。作為另一示例，靜電放電區ESA、扇出區FOA和解多工區DMA可以設置在左邊緣和右邊緣或上邊緣和下邊緣。作為又一示例，靜電放電區ESA、扇出區FOA和解多工區DMA中的至少一個可以設置在顯示裝置10的至少一個邊緣處(例如：在其中或之上)。非顯示區域NDA可以包括焊墊部PAD。
靜電放電區ESA可以包括靜電放電電路ESD。在一實施例中，靜電放電電路ESD可以與第一像素行PROW1的第一、第二和第三像素SP1、SP2和SP3的至少一部分重疊。
靜電放電電路ESD可以保護扇出線FOL、解多工器DMX和像素電路PC不受靜電影響，靜電放電電路ESD可以釋放從外部引入的靜電，以防止或實質上防止靜電流入顯示區域DA。
扇出區FOA可以包括扇出線FOL。在一實施例中，扇出線FOL可以與第二像素行PROW2的第一、第二和第三像素SP1、SP2和SP3重疊。
在一實施例中，扇出線FOL可以從焊墊部PAD延伸到解多工器DMX。扇出線FOL可以將從焊墊部PAD接收的數據電壓(例如：數據訊號)提供給解多工器DMX。
在一實施例中，扇出線FOL可以從焊墊部PAD延伸到像素電路區CCA。扇出線FOL可以將從焊墊部PAD接收的時脈訊號提供給用於驅動閘極驅動器的時脈線，並且可以將從焊墊部PAD接收的電源電壓或控制電壓提供給電壓線(例如：預定電壓線)用於驅動閘極驅動器。
解多工器區域DMA可以包括解多工器DMX。解多工器DMX可以以時分方法將從扇出線FOL接收的數據電壓提供給第一、第二和第三數據線DL1、DL2和DL3。由於顯示裝置10中的每一個都包括解多工DMX，因此，可以減少扇出線FOL的數量，並且可以減小扇出區FOA的面積。
像素電路區CCA可以包括數據線DL。此外，像素電路區CCA可以進一步包括閘極線和用於驅動像素電路PC的閘極驅動器。
數據線DL可以連接在解多工器DMX與像素電路PC之間，數據線DL可以在第二方向DR2上延伸，並且可以在第一方向DR1上彼此間隔開。數據線DL可以將從解多工器DMX接收的數據電壓提供給像素電路PC，數據線DL可以包括第一、第二和第三數據線DL1、DL2和DL3。
第一數據線DL1可以連接到每個對應像素列的第一像素電路PC1，第一數據線DL1可以依序地向設置在每個對應像素列中的第一像素電路PC1提供數據電壓。此處，像素列可以對應於沿著第二方向DR2的由第一、第二和第三像素SP1、SP2和SP3配置的單位像素UP的排列。
第二數據線DL2可以連接到每個對應像素列的第二像素電路PC2，第二數據線DL2可以依序地向設置在每個對應像素列中的第二像素電路PC2提供數據電壓。
第三數據線DL3可以連接到每個對應像素列的第三像素電路PC3，第三數據線DL3可以依序地向設置在每個對應像素列中的第三像素電路PC3提供數據電壓。
第9圖係示出了第8圖的靜電放電區域和扇出區域的一部分的示例的放大圖。
請參照第8圖和第9圖，連接到焊墊部PAD的扇出線FOL可以包括第一線電阻器R1和第二線電阻器R2。在一實施例中，第一線電阻器R1和第二線電阻器R2中的每一個可以以Z字形(zigzag)圖案形成。
第一線電阻器R1和第二線電阻器R2中的每一個的長度可以根據扇出線FOL的位置而不同地設計。例如：通過分別調整扇出線FOL的第一線電阻R1和第二線電阻R2的長度，扇出線FOL可以具有彼此相同或實質上相同的電阻值。
靜電放電電路ESD可以設置為與扇出線FOL相鄰，靜電放電電路ESD中的一些可以連接在扇出線FOL與閘極關斷(gate-off)電壓線VGHL之間，而其他靜電放電電路ESD可以連接在扇出線FOL與閘極導通(gate-on)電壓VGLL之間行。
閘極關斷電壓線VGHL可以是傳輸閘極關斷電壓，以關閉包含在顯示區域DA中的電晶體的訊號線。閘極導通電壓線VGLL可以是傳輸閘極導通電壓以導通包含在顯示區域DA中的電晶體的訊號線。當閘極關斷電壓為邏輯高電位時，閘極導通電壓可以為邏輯低電位(logic low level)。相反，當閘極關斷電壓為邏輯低電位時，閘極導通電壓可以為邏輯高電位(logic high level)。
靜電放電電路ESD可以連接到扇出線FOL的第一線路電阻器R1與第二線路電阻器R2之間的部分，但本揭露不限於此。靜電放電電路ESD可以釋放從外部引入的靜電，以防止或實質上防止靜電流入顯示區域DA。
第10圖係示出了本發明的實施例的顯示裝置的立體圖，第11圖係示出了第10圖的顯示裝置的第二表面的一部分的示例的示意圖。
第10圖示意性地表示焊墊部PAD和側面連接線SCL的結構，下面的說明基於焊墊部PAD和側面連接線SCL的結構。此外，第11圖示出了側面連接線SCL連接到基板SUB的後表面(例如：第二表面)BS上的其他配置的示例。
請參照第5圖、第10圖和第11圖，顯示裝置10可以包括具有顯示區域DA和非顯示區域NDA的基板SUB，設置在基板SUB的上表面(例如：第一表面)US上的焊墊部PAD、設置在基板SUB的上表面US的側面連接線SCL、後表面BS以及介於上表面US與後表面BS之間的側表面SS。
基板SUB的上表面US和後表面BS可以在第三方向DR3上背對彼此。
在一實施例中，基板SUB可以包括通過對上表面US和側表面SS之間的邊緣以及後表面BS和側表面SS之間的邊緣進行倒角(chamfer)而形成的倒角表面CHM，基板SUB的側表面SS可以通過倒角表面CHM具有合適的傾斜度(inclination)(例如：預定傾斜度)。因此，可以防止或實質上防止圍繞(例如：圍繞)基板SUB的上表面US、側表面SS和後表面BS的側面連接線SCL的斷開。
焊墊部PAD可以排列在基板SUB的上表面US的非顯示區域NDA處(例如：在其中或之上)。在第10圖中，焊墊部PAD被示出為設置在基板SUB的上表面US的一個邊緣上，但是本揭露不限於此，焊墊部PAD可以設置在基板SUB的上表面US的其他邊緣上。
在一實施例中，如參照第8圖和第9圖所述，焊墊部PAD可以與側面連接線SCL接觸，並且可以連接到延伸到顯示區域DA的扇出線FOL，每條扇出線FOL可以連接到用於驅動像素SP的數據線DL、電源線和時脈線之一。例如：電源線可以包括用於向閘極驅動器及/或像素SP提供各種合適的電力的電源線，提供給閘極驅動器的時脈訊號可以提供至時脈線。
側面連接線SCL可以以一對一的方式連接到焊墊部PAD，側面連接線SCL可以物理連接和電性連接到焊墊部PAD。在一實施例中，側面連接線SCL可以完全覆蓋焊墊部PAD的上表面。因此，可以加強焊墊部PAD和側面連接線SCL之間的物理和電性連接。
側面連接線SCL的寬度可以是幾十μm，相鄰的側面連接線SCL之間的距離可以是幾十μm。在一實施例中，側面連接線SCL的寬度可以大於或等於彼此相鄰的側面連接線SCL之間的距離。
如圖所示參照第11圖，引線LDL、後表面電極(例如第二表面電極)BTE和撓性膜FPCB可以設置在基板SUB的後表面(例如：第二表面)BS上。
引線LDL可以電性連接和物理連接在側面連接線SCL與後表面電極BTE之間，引線LDL的一末端可以物理連接到延伸到基板SUB的後表面BS的側面連接線SCL。此外，引線LDL的另一末端可以物理連接到形成在基板SUB的後表面(例如：第二表面)BS上的後表面電極BTE。
後表面電極BTE可以將從撓性膜FPCB接收的電壓或訊號通過引線LDL提供給側面連接線SCL。在一實施例中，後表面電極BTE和撓性膜FPCB可以通過導電黏合構件(例如：各向異性導電膜等)彼此電性連接。例如：撓性膜FPCB的第一表面的至少一部分可以通過導電黏合構件附著到基板SUB的後表面BS。另外，撓性薄膜FPCB中背向第一表面的第二表面可以連接源極電路板、驅動晶片等。
第12圖係示出了第10圖的顯示裝置的一示例的剖視圖。
請參照第10圖、第11圖和第12圖，顯示裝置10可以包括基板SUB、像素電路層PCL和顯示元件層DPL。
堆疊結構(例如：預定堆疊結構)可以形成在基板SUB的上表面US和後表面BS中的每一個上。例如：像素電路層PCL和顯示元件層DPL可以設置在基板SUB的上表面US上。
像素電路層PCL可以包括遮光層BML、緩衝層BF、主動層ACTL、第一閘極絕緣層GI1、第一閘極層GTL1、第二閘極絕緣層GI2、第二閘極層GTL2、層間絕緣層ILD、第一源極金屬層SDL1、第一通孔層VIA1、第二源極金屬層SDL2、第二通孔層VIA2、第三源極金屬層SDL3和第三通孔層VIA3。
顯示元件層DPL可以包括第四源極金屬層SDL4、陽極層ANDL、第四通孔層VIA4和第一保護層PAS1。
第二保護層PAS2、後表面電極BTE、引線LDL、第五通孔層VIA5、第三保護層PAS3和撓性膜FPCB可以設置在基板SUB的後表面BS上。
此外，側面連接線SCL可以橫跨基板SUB的側表面SS設置在基板SUB的上表面US和後表面BS上。
基板SUB可以支撐顯示裝置10，基板SUB可以是基底基板或基底構件，基板SUB可以是包括玻璃材料的剛性基板。作為另一示例，基板SUB可以是能夠彎曲(bending)、折疊(folding)、捲曲(rolling)等的撓性基板。例如：基板SUB可以包括絕緣材料，例如聚醯亞胺PI等聚合物樹脂，但本揭露不限於此。
遮光層BML可以設置在基板SUB上，遮光層BML可以是由鉬(Mo)、鋁(Al)、鉻(Cr)、金(Au)、鈦(Ti)、鎳(Ni)、釹(Nd)和銅(Cu)或其合金中的任意一種或多種形成的單層或多層。
在一實施例中，遮光層BML可以連接到電晶體TFT(例如：驅動電晶體)的一個電極(例如：源電極SE)。作為另一示例，遮光層BML可以與電晶體TFT的主動層ACTL的至少一部分重疊，並且可以阻擋入射到主動層ACTL的光，從而穩定化電晶體TFT的操作特性。
緩衝層BF可以設置在基板SUB上，緩衝層BF可以包括能夠防止或實質上防止空氣及/或濕氣滲透的無機材料。緩衝層BF可以包括交替堆疊的多個無機層。例如：緩衝層BF可以包括多層，其交替堆疊氮化矽層、氮氧化矽層、氧化矽層、氧化鈦層和氧化鋁層中的一個或多個無機層。
主動層ACTL可以設置在緩衝層BF上，主動層ACTL可以包括電晶體TFT的通道CH、源電極SE和汲電極DE。此處，電晶體TFT可以是構成像素電路PC的電晶體。源電極SE和汲電極DE可以通過對主動層ACTL進行熱處理而變得導電。例如：主動層ACTL可以包括多晶矽、單晶矽、低溫多晶矽、非晶矽或氧化物半導體。作為另一示例，主動層ACTL可以包括設置在彼此不同的層(例如：在不同層中或之上)的第一和第二主動層。在這種情況下，第一主動層可以包括多晶矽、單晶矽、低溫多晶矽或非晶矽，而第二主動層可以包括氧化物半導體。
第一閘絕緣層GI1可以設置在主動層ACTL上，第一閘絕緣層GI1可以使電晶體TFT的閘電極GE和通道CH彼此絕緣。第一閘絕緣層GI1可以包括無機層。例如：第一閘絕緣層GI1可以包括氮化矽層、氮氧化矽層、氧化矽層、氧化鈦層和氧化鋁層中的一個。
第一閘極層GTL1可以設置在第一閘極絕緣層GI1上，第一閘極層GTL1可以包括：扇出線FOL、電晶體TFT的閘電極GE和第一電容器C1的第一電容器電極(例如下電極)CE1(例如：參見第21圖)。首先，閘極層GTL1可以是由鉬(Mo)、鋁(Al)、鉻(Cr)、金(Au)、鈦(Ti)、鎳(Ni)、釹(Nd)和銅(Cu)或其合金形成之單層或多層。
扇出線FOL可以連接到穿過(例如：穿透)層間絕緣層ILD和第二閘極絕緣層GI2的焊墊部PAD。在一實施例中，扇出線FOL可以從焊墊部PAD延伸到顯示區域DA，從而減小非顯示區域NDA的尺寸。
第二閘極絕緣層GI2可以設置在第一閘極層GTL1上，第二閘絕緣層GI2可以使第一閘層GTL1和第二閘層GTL2彼此絕緣，第二閘絕緣層GI2可以包括無機層。例如：第二閘絕緣層GI2可以包括氮化矽層、氮氧化矽層、氧化矽層、氧化鈦層和氧化鋁層中的一種。
第二閘極層GTL2可以設置在第二閘極絕緣層GI2上，第二閘極層GTL2可以包括第一電容器C1的第二電容器電極(或稱為「上電極」)CE2。第二閘極層GTL2可以為鉬(Mo)、鋁(Al)、鉻(Cr)、金(Au)、鈦(Ti)、鎳(Ni)、釹(Nd)和銅(Cu)或其合金中的任意一種或多種形成的單層或多層。
層間絕緣層ILD可以設置在第二閘極層GTL2上，層間絕緣層ILD可以使第一源極金屬層SDL1和第二閘極層GTL2彼此絕緣。層間絕緣層ILD可以包括無機層。例如：層間絕緣層ILD可以包括氮化矽層、氮氧化矽層、氧化矽層、氧化鈦層和氧化鋁層中的一種。
可以將包括電晶體TFT、緩衝層BF、第一閘極絕緣層GI1、第二閘極絕緣層GI2和層間絕緣層ILD的構造理解為電晶體層TL。例如：電晶體層TL的最上層可以是層間絕緣層ILD。電晶體層TL可以是像素電路層PCL的一部分。
第一源極金屬層SDL1可以設置在電晶體層TL的層間絕緣層ILD上，第一源極金屬層SDL1可以包括連接電極CCE。
連接電極CCE可以連接到穿過(例如：穿透)第一通孔層VIA1的陽極連接線ACL，連接電極CCE可以通過穿過(例如：穿透)層間絕緣層ILD、第二閘極絕緣層GI2和第一閘極絕緣層GI1而連接到電晶體TFT的汲電極DE。因此，連接電極CCE可以將陽極連接線ACL與汲電極DE彼此電性連接。
第一焊墊電極PAD1可以與第一源極金屬層SDL1一同形成，換言之，第一焊墊電極PAD1可以設置在非顯示區域NDA的層間絕緣層ILD上。
第一焊墊電極PAD1可以通過穿過(例如：穿透)層間絕緣層ILD和第二閘絕緣層GI2的接觸孔連接到扇出線FOL。
第一源極金屬層SDL1和第一焊墊電極PAD1可以是由鉬(Mo)、鋁(Al)、鉻(Cr)、金(Au)、鈦(Ti)、鎳(Ni)、釹(Nd)和銅(Cu)或其合金中的任意一種或多種形成的單層或多層。
第一通孔層VIA1可以設置在第一源極金屬層SDL1上，第一通孔層VIA1可以平坦化或實質上平坦化第一源極金屬層SDL1的上端。第一通孔層VIA1可以包括有機層，例如：丙烯酸樹脂、環氧樹脂、酚醛樹脂、聚醯胺樹脂或聚醯亞胺樹脂。
在一實施例中，第一通孔層VIA1可以設置在顯示區域DA處(例如：在顯示區域DA之中或之上)。第一通孔層VIA1可以與焊墊部PAD間隔開，例如：第一通孔層VIA1可以與第一焊墊電極PAD1間隔開。因此，層間絕緣層暴露區域IEA可以形成在第一通孔層VIA1與焊墊部PAD(例如：第一焊墊電極PAD1)之間。層間絕緣層暴露區域IEA可以是第一通孔層VIA1與焊墊部PAD之間的部分，其中層間絕緣層ILD的上表面從第一通孔層VIA1暴露。
第二源極金屬層SDL2可以設置在第一通孔層VIA1上，第二源極金屬層SDL2可以包括陽極連接線ACL，陽極連接線ACL可以連接到穿過(例如：穿透)第二通孔層VIA2的陽極連接電極ACE。
陽極連接線ACL可以通過穿過(例如：穿透)第一通孔層VIA1而連接到連接電極CCE。因此，陽極連接線ACL可以將陽極連接電極ACE與連接電極CCE彼此電性連接。
第二焊墊電極PAD2可以與第二源極金屬層SDL2一同形成，第二焊墊電極PAD2可以直接設置在第一焊墊電極PAD1上，第二焊墊電極PAD2可以形成在非顯示區域NDA處(例如：在非顯示區域NDA中或之上)。
第二源極金屬層SDL2和第二焊墊電極PAD2可以是由鉬(Mo)、鋁(Al)、鉻(Cr)、金(Au)、鈦(Ti) 、鎳(Ni)、釹(Nd)和銅(Cu)或其合金中的任意一種或多種形成的單層或多層。
第二通孔層VIA2可以設置在第一通孔層VIA1和第二源極金屬層SDL2上，第二通孔層VIA2可以平坦化或實質上平坦化第二源極金屬層SDL2的上端，第二通孔層VIA2可以包括有機層，例如：丙烯酸樹脂、環氧樹脂、酚醛樹脂、聚醯胺樹脂或聚醯亞胺樹脂。
在一實施例中，第二通孔層VIA2可以設置在顯示區域DA處(例如：在顯示區域DA之中或之上)，第二通孔層VIA2可以與焊墊部PAD間隔開。此外，第二通孔層VIA2可以與第一通孔層VIA1形成段差，以暴露第一通孔層VIA1的上表面的一部分。第一通孔層VIA1從第二通孔層VIA2暴露的部分可以是第一暴露區域EA1。例如：第一暴露區域EA1在第二方向DR2上的寬度可以是大約10μm。
第三源極金屬層SDL3可以設置在第二通孔層VIA2上，第三源極金屬層SDL3可以包括陽極連接電極ACE。陽極連接電極ACE可以連接到穿過(例如：穿透)第三通孔層VIA3的第一陽極AND1，陽極連接電極ACE可以通過穿過(例如：通過穿透)第二通孔層VIA2而連接到陽極連接線ACL。因此，陽極連接電極ACE可以將陽極AND與陽極連接線ACL彼此電性連接。
第三焊墊電極PAD3可以與第三源極金屬層SDL3一同形成，第三焊墊電極PAD3可以直接設置在第二焊墊電極PAD2上，第三焊墊電極PAD3可以形成在非顯示區域NDA處(例如：在非顯示區域NDA中或之上)。
第三源極金屬層SDL3和第三焊墊電極PAD3可以是由鉬(Mo)、鋁(Al)、鉻(Cr)、金(Au)、鈦(Ti)、鎳(Ni)、釹(Nd)和銅(Cu)或其合金中的任意一種或多種形成的單層或多層。
第三通孔層VIA3可以設置在第二通孔層VIA2和第三源極金屬層SDL3上，第三通孔層VIA3可以平坦化或實質上平坦化第三源極金屬層SDL3的上端，第三通孔層VIA3可以包括有機層，例如：丙烯酸樹脂、環氧樹脂、酚醛樹脂、聚醯胺樹脂或聚醯亞胺樹脂。
在一實施例中，第三通孔層VIA3可以設置在顯示區域DA處(例如：在顯示區域DA之中或之上)。第三通孔層VIA3可以與焊墊部PAD間隔開。此外，第三通孔層VIA3可以與第二通孔層VIA2形成段差，以暴露第二通孔層VIA2的上表面的一部分。第二通孔層VIA2從第三通孔層VIA3暴露的部分可以是第二暴露區域EA2。例如：第二暴露區域EA2在第二方向DR2上的寬度可以類似於或小於或等於第一暴露區域EA1在第二方向DR2上的寬度。
如上所述，第一、第二和第三通孔層VIA1、VIA2和VIA3可以堆疊且具有台階形狀(step shape)。
第四源極金屬層SDL4可以設置在第三通孔層VIA3上，第四源極金屬層SDL4可以包括第一陽極AND1和第一陰極CTD1，第一陽極電極AND1可以通過穿過(例如：通過穿透)第三通孔層VIA3連接到陽極連接電極ACE。在第12圖中，陽極AND和陰極CTD在第二方向DR2上彼此相鄰，以示出和描述發光元件ED的陽極AND和陰極CTD連接的形狀，以及詳細配置發光元件ED，但陽極AND和陰極CTD的排列不限於此。例如：如第6圖等所示，陽極AND和陰極CTD可以設置為在第一方向DR1上彼此相鄰。
第四焊墊電極PAD4可以與第四源極金屬層SDL4一同形成，第四焊墊電極PAD4可以直接設置在第三焊墊電極PAD3上。第四焊墊電極PAD4可以形成在非顯示區域NDA處(例如：在非顯示區域NDA中或之上)。
第四源極金屬層SDL4和第四焊墊電極PAD4可以是由鉬(Mo)、鋁(Al)、鉻(Cr)、金(Au)、鈦(Ti)、鎳(Ni)、釹(Nd)和銅(Cu)或其合金中的任意一種或多種形成的單層或多層。
陽極層ANDL可以設置在第四源極金屬層SDL4上，陽極層ANDL可以包括第二陽極AND2和第二陰極CTD2。在一實施例中，第二陽極AND2和第二陰極CTD2的厚度可以小於第一陽極AND1和第一陰極CTD1的厚度。
第五焊墊電極PAD5可以與陽極層ANDL一同形成，第五焊墊電極PAD5可以直接設置在第四焊墊電極PAD4上。例如：第五焊墊電極PAD5可以接觸第四焊墊電極PAD4的上表面和側表面，並且可以覆蓋第四焊墊電極PAD4。第五焊墊電極PAD5的厚度可以小於第四焊墊電極PAD4的厚度。
陽極層ANDL和第五焊墊電極PAD5可以包括透明導電材料(TCO)，例如：ITO或IZO。
第一陽極AND1和第二陽極AND2可以形成陽極AND(例如：第5圖所示的第一像素電極ETL1)，第一陰極CTD1和第二陰極CTD2可以形成陰極CTD(例如：第5圖所示的第二像素電極ETL2)。第一至第五焊墊電極PAD1至PAD5可以形成焊墊部PAD。
焊墊部PAD可以設置在非顯示區域NDA處(例如：在其中或之上)的層間絕緣層ILD上，焊墊部PAD可以將從側面連接線SCL接收的電壓或訊號提供給扇出線FOL，第五焊墊電極PAD5可以通過側面連接線SCL電性連接到引線LDL。
第四通孔層VIA4可以設置在沒有形成陽極AND和陰極CTD的第三通孔層VIA3上，第四通孔層VIA4可以平坦化或實質上平坦化第三通孔層VIA3的上端，第四通孔層VIA4可以包括有機層，例如：丙烯酸樹脂、環氧樹脂、酚醛樹脂、聚醯胺樹脂或聚醯亞胺樹脂。
在一實施例中，第四通孔層VIA4可以設置在顯示區域DA處(例如：在顯示區域DA之中或之上)。第四通孔層VIA4可以與焊墊部PAD間隔開。此外，第四通孔層VIA4可以與第三通孔層VIA3形成段差以暴露第三通孔層VIA3的上表面的一部分。第三通孔層VIA3從第四通孔層VIA4暴露的部分可以是第三暴露區域EA3。例如：第三暴露區域EA3在第二方向DR2上的寬度可以類似於或小於或等於第二暴露區域EA2在第二方向DR2上的寬度。
第一保護層PAS1可以設置在第四通孔層VIA4上，並且可以覆蓋陽極AND、陰極CTD和焊墊部PAD的部分。此外，第一保護層PAS1可以在層間絕緣層暴露區域IEA處(例如：在層間絕緣層暴露區域IEA中或之上)接觸層間絕緣層ILD，以覆蓋層間絕緣層暴露區域IEA的層間絕緣層ILD。
此外，第一保護層PAS1可以接觸第一通孔層VIA1、第二通孔層VIA2和第三通孔層VIA3。例如：第一保護層PAS1可以在第一暴露區域EA1(例如：之中或之上)接觸第一通孔層VIA1，在第二暴露區域EA2(例如：之中或者之上)接觸第二通孔層VIA2，並且在第三暴露區域EA3處(例如：在其中或之上)接觸第三通孔層VIA3。
第一保護層PAS1可以包括無機層。例如：第一保護層PAS1可以包括氮化矽層、氮氧化矽層、氧化矽層、氧化鈦層和氧化鋁層中的一個。
第一保護層PAS1可以不覆蓋(並且可以暴露)陽極AND的一上表面的一部分和陰極CTD的一上表面的一部分，發光元件ED可以接觸未被第一保護層PAS1覆蓋的陽極AND和陰極CTD。
在一實施例中，第一保護層PAS1可以覆蓋第一至第四焊墊電極PAD1至PAD4的所有暴露部分，例如：第一個保護層PAS1可以接觸第一至第四焊墊電極PAD1至PAD4的暴露部分。
然而，第一保護層PAS1可以不覆蓋且可以暴露第五焊墊電極PAD5的上表面的一部分，側面連接線SCL可以接觸未被第一保護層PAS1覆蓋的焊墊部PAD。
在一實施例中，包括無機材料的附加保護層可以進一步包括無機材料，無機材料設置在第一通孔層VIA1和第二通孔層VIA2之間、第二通孔層VIA2和第三通孔層VIA3之間以及第三通孔層VIA3和第四通孔層VIA4之間的至少一個處。
第二保護層PAS2可以設置在基板SUB的後表面BS上，以平坦化或實質上平坦化基板SUB的後表面BS。第二保護層PAS2可以包括無機層。例如：第二保護層PAS2可以包括氮化矽層、氮氧化矽層、氧化矽層、氧化鈦層和氧化鋁層中的一種。
後表面電極BTE可以設置在第二保護層PAS2的一個表面(例如：後表面)上，後表面電極BTE可以將從撓性膜FPCB接收的電壓或訊號通過引線LDL提供給側面連接線SCL，後表面電極BTE可以通過導電黏合構件ACF電性連接到撓性膜FPCB。
後表面電極BTE可以包括第一後表面電極BTE1和第二後表面電極BTE2，第一後表面電極BTE1可以設置在第二保護層PAS2的一個表面(例如：後表面)上，第一後表面電極BTE1可以是由鉬(Mo)、鋁(Al)、鉻(Cr)、金(Au)、鈦(Ti)、鎳(Ni)、釹(Nd)和銅(Cu)或其合金中的任意一種或多種形成的單層或多層。
第二後表面電極BTE2可以設置在第一後表面電極BTE1的一個表面(例如：後表面)上。第二後表面電極BTE2可以包括透明導電材料(TCO)，例如：ITO或IZO。
引線LDL可以設置在第二保護層PAS2的一個表面(例如：後表面)上，引線LDL可以由與第一後表面電極BTE1的材料相同的材料形成，並且形成在相同的層(例如：在其中或其之上)。引線LDL可以將從後表面電極BTE接收的電壓或訊號提供給側面連接線SCL。例如：如第11圖所示，引線LDL可以物理連接到後表面電極BTE。
側面連接線SCL可以設置在基板SUB的下表面邊緣、側表面和上表面邊緣上，側面連接線SCL的一末端可以連接到焊墊部PAD，側面連接線SCL的另一末端可以連接到引線LDL。
在一實施例中，在基板SUB的上表面US上，側面連接線SCL可以與整個焊墊部PAD重疊。例如：當在平面圖中觀察時，側面連接線SCL可以覆蓋整個焊墊部PAD。在一實施例中，側面連接線SCL可以與層間絕緣層暴露區域IEA重疊。例如：側面連接線SCL可以設置在層間絕緣層暴露區域IEA處(例如：之中或之上)的第一保護層PAS1上。另外，在基板SUB的後表面BS上，側面連接線SCL可以覆蓋引出線LDL的一部分。
因此，可以降低焊墊部PAD和引線LDL之間電性斷開(electrical disconnection)的風險。
側面連接線SCL可以延伸跨過(或穿過)基板SUB、緩衝層BF、第一和第二閘絕緣層GI1和GI2、層間絕緣層ILD和第一保護層PAS1的側表面。
側面連接線SCL可以是由銀(Ag)、鉬(Mo)、鋁(Al)、鉻(Cr)、金(Au)、鈦(Ti)、鎳(Ni)、釹(Nd)和銅(Cu)或其合金中的任意一種或多種形成的單層或多層。例如：側面連接線SCL可以由銀形成。
第五通孔層VIA5可以覆蓋後表面電極BTE和引線LDL的後表面的至少一部分。此外，第五通孔層VIA5可以覆蓋側面連接線SCL的一部分。第五通孔層VIA5可以平坦化或實質上平坦化基板SUB的下端。第五通孔層VIA5可以包括有機層，例如：丙烯酸樹脂、環氧樹脂、酚醛樹脂、聚醯胺樹脂或聚醯亞胺樹脂。
第三保護層PAS3可以設置在第五通孔層VIA5的一個表面(例如：後表面)上，以保護後表面電極BTE和引線LDL。第三保護層PAS3可以包括無機層。例如：第三保護層PAS3可以包括氮化矽層、氮氧化矽層、氧化矽層、氧化鈦層和氧化鋁層中的一種。
撓性膜FPCB可以設置在第三保護層PAS3的一個表面(例如：後表面)上，撓性膜FPCB可以使用黏合構件附接到第三保護層PAS3的後表面，撓性膜FPCB的一側可以通過後表面電極BTE、引線LDL和側面連接線SCL向焊墊部PAD提供電壓或訊號，撓性薄膜FPCB的另一側可以連接到基板SUB下方(例如：下方)的源電路板(source circuit board)等，撓性薄膜FPCB可以將從源電路板提供的訊號傳輸到顯示裝置10。
導電黏合構件ACF可以將撓性膜FPCB附接到後表面電極BTE的後表面，例如：導電黏合構件ACF可以包括各向異性導電膜。當導電黏合構件ACF包括各向異性導電膜時，導電黏合構件ACF可以在後表面電極BTE和撓性膜FPCB與導電黏合構件ACF接觸的區域中具有導電性，因此可以電將撓性薄膜FPCB連接到後表面電極BTE。
顯示裝置10可以通過包括設置在基板SUB的後表面BS上的撓性膜FPCB、設置在基板SUB的上表面US上的焊墊部PAD來最小化或減小非顯示區域NDA的面積。後表面電極BTE、引出線LDL、側面連接線SCL將撓性膜FPCB與焊墊部PAD電性連接。
覆蓋層OC可以完全覆蓋側面連接線SCL，例如：覆蓋層OC可以形成為覆蓋全部多條側面連接線SCL的一個圖案，覆蓋層OC可以覆蓋基板SUB的上表面US的一部分和後表面BS的一部分。
覆蓋層OC可以是絕緣層，並且可以包括有機絕緣材料及/或無機絕緣材料。覆蓋層OC可以防止或實質上防止污染物滲透到側表面SS和顯示裝置10的包括側面連接線SCL的邊緣部分，並且可以保護側面連接線SCL。
在一實施例中，覆蓋層OC可以包括黑色顏料。因此，覆蓋層OC可以完全呈現黑色。因此，覆蓋層OC可以防止或減少來自於側面連接線SCL的光反射，因此，可以改善可見性缺陷(visibility defect)。
黑色顏料可包括碳黑和鈦黑中的至少一種。然而，這僅作為示例提供，覆蓋層OC中包含的黑色顏料不限於此。
換言之，覆蓋層OC可以用作遮光圖案，並且可以用作保護側面連接線SCL同時使側面連接線SCL與其他線絕緣的保護層。
在一實施例中，覆蓋層OC可以通過移印製程(pad printing process)形成在基板SUB的上表面的上表面US的一部分、側表面SS和後表面BS的一部分上。例如：覆蓋層OC在基板SUB的上表面US上的一末端和覆蓋層OC在基板SUB的後表面BS上的一末端可以重合或實質上重合，以接觸平行於或實質上平行於第三方向DR3的虛擬軸。覆蓋層OC可以具有約5至15μm的厚度。例如：覆蓋層OC可以具有與側面連接線SCL的厚度相似的厚度。然而，這僅作為示例提供，覆蓋層OC的厚度不限於此。
在一實施例中，覆蓋層OC可以與第一暴露區域EA1重疊。換言之，覆蓋層OC可以與從第二通孔層VIA2暴露的第一通孔層VIA1的上表面的至少一部分重疊。此外，覆蓋層OC的一末端可以面對第二通孔層VIA2的一末端(例如：側表面)，第一保護層PAS1介於覆蓋層OC的一末端與第二通孔層VIA2的一末端之間。
如上所述，第二個通孔層VIA2形成為具有相對於第一通孔層VIA1的段差，可以用作防止或實質上防止覆蓋層OC溢出到陽極AND和陰極CTD的堤部(dam)，第三和第四通孔層VIA3和VIA4也可以用作這樣的堤部。
因此，覆蓋層OC可以通過由第二通孔層VIA2形成的堤部在第一暴露區域EA1處(例如：在其中或之上)具有均勻或實質上均勻的末端，並且可以改進覆蓋層OC的製程能力或製程偏差。例如：可以提高移印製程形成的覆蓋層OC的製程能力，可以提高包括覆蓋層製程的顯示裝置10的製造方法的製程能力。因此，可以提高顯示裝置10的製造方法的可靠性和圖像品質。
發光元件ED可以設置在陽極AND和陰極CTD上。在實施例中，發光元件ED可以包括覆晶型微型LED，其包括分別面向陽極AND和陰極CTD的第一接觸電極CTE1和第二接觸電極CTE2。
發光元件ED可以由例如GaN的無機材料形成。發光元件ED的寬度、長度和高度的每個尺寸可以是幾到幾百μm。例如：發光元件ED的寬度、長度和高度的每個尺寸可以是大約100μm或更小。
發光元件ED可以通過在例如矽晶片的半導體基板上生長而形成。發光元件ED可以從矽晶片直接轉移到基板SUB的陽極AND和陰極CTD上。作為另一示例，可以通過使用靜電頭(electrostatic head)的靜電方法或使用例如PDMS或矽樹脂的彈性聚合物材料作為例如轉移基板的轉印(stamp)方法，將發光元件ED轉移到基板SUB的陽極AND和陰極CTD上。
發光元件ED可以包括基底基板SSUB、n型半導體NSEM、主動層MQW、p型半導體PSEM、第一接觸電極CTE1和第二接觸電極CTE2。
基底基板SSUB可以是藍寶石基板，但本揭露不限於此。
n型半導體NSEM可以設置在基底基板SSUB的一個表面上，例如：n型半導體NSEM可以設置在基底基板SSUB的下表面上，n型半導體NSEM可以由摻雜有例如Si、Ge、Se或Sn的n型導電摻雜劑的GaN形成。
主動層MQW可以設置在n型半導體NSEM的一個表面的一部分上，主動層MQW可以包括單量子阱結構或多量子阱結構的材料。當主動層MQW包括多量子阱結構的材料時，主動層MQW可以具有多個阱層和勢壘層交替堆疊的結構。在這種情況下，阱層可以由InGaN形成，勢壘層可以由GaN或AlGaN形成，但不限於此。又例如：主動層MQW可以根據發射光的波段而具有大能帶隙的半導體材料和小能帶隙能量的半導體材料交替堆疊的結構，也可以包括不同的III族至V族半導體材料。
p型半導體PSEM可以設置在主動層MQW的一個表面上，p型半導體PSEM可以由摻雜有例如Mg、Zn、Ca、Sr或Ba的p型導電摻雜劑的GaN形成。
第一接觸電極CTE1可以設置在p型半導體PSEM上，第二接觸電極CTE2可以設置在n型半導體NSEM的一表面的另一部分上，設有第二接觸電極CTE2之n型半導體NSEM的一表面的另一部分可以被設置為與設有主動層MQW的n型半導體NSEM的一表面的一部分間隔開。
第一接觸電極CTE1和陽極AND可以通過例如各向異性導電膜或各向異性導電膏的導電黏合構件彼此黏合。作為另一示例，第一接觸電極CTE1和陽極AND可以通過焊接製程(soldering process)彼此黏附。
在一實施例中，第二接觸電極CTE2和陰極CTD可以通過例如各向異性導電膜或各向異性導電膏的導電黏合構件彼此黏合。作為另一示例，第二接觸電極CTE2和陰極CTD通過焊接製程可以彼此黏附。
第13A圖係示出了第12圖的顯示裝置的連接線和通孔層的側面的示例的立體圖，第13B圖係示出了第10圖的顯示裝置的一示例的立體圖。
在第13B圖中，與第10圖相比，進一步示出了覆蓋層OC。為了便於說明，第13A圖和第13B圖中未示出第一保護層PAS1。例如：在第13A圖中，第一保護層PAS1可以插入覆蓋層OC與基板SUB的上表面之間(例如：請參照第12圖)。
請參照第10圖、第12圖、第13A圖和第13B圖，覆蓋層OC可以一體成型在一側表面SS、與側表面SS連接的上表面US的非顯示區域的一部分、連接到顯示裝置10的側表面SS的後表面BS的一部分上。此外，覆蓋層OC可以一體地覆蓋所有側面連接線SCL。
如上所述，第一、第二和第三通孔層VIA1、VIA2和VIA3可以在第三方向DR3上依序堆疊，同時在它們之間具有段差。在一實施例中，第一通孔層VIA1的一末端EP1(例如：第一通孔層VIA1的一個側面)和第二通孔層VIA2的一末端EP2(例如：第二通孔層VIA2的一個側面)中的每一個可以具有在第一方向DR1上以直線或實質上直線延伸的形狀。例如：第一通孔層VIA1的末端EP1和第二通孔層VIA2的末端EP2可以彼此平行或實質上平行延伸。
因此，第一暴露區域EA1在第二方向DR2上的寬度可以是均一的或實質上均一的。例如：第一暴露區域EA1在第二方向DR2上的寬度可以是大約10μm。
類似地，第三通孔層VIA3的末端EP3(例如：第三通孔層VIA3的一個側表面)也可以具有在第一方向DR1上以直線或實質上直線延伸的形狀。例如：第三通孔層VIA3的末端EP3和第二通孔層VIA2的末端EP2可以彼此平行或實質上平行延伸。因此，第二暴露區域EA2在第二方向DR2上的寬度可以是均一的或實質上均一的。
覆蓋層OC可以形成為覆蓋第一暴露區域EA1的至少一部分，第二通孔層VIA2可以用作堤部，覆蓋層OC可以形成為不延伸超過(例如：不穿過)第二通孔層VIA2的上表面。
如上所述，由於第一、第二和第三通孔層VIA1、VIA2和VIA3的末端EP1、EP2和EP3形成為直線或實質上直線，因此覆蓋層OC的末端可以是形成在一致或實質上一致的位置。因此，可以提高覆蓋層OC和包含其之顯示裝置10的製程能力。此外，通過第二、第三和第四通孔層VIA2、VIA3和VIA4的堤部作用，可以防止或實質上防止覆蓋層OC溢出到陽極AND和陰極CTD。
第14圖係示出了第10圖的顯示裝置的一示例的剖視圖。
在第14圖中，相同的元件符號用於與上面參考第12圖描述的相同或實質上相同的元件，因此不再重複其冗贅描述。除了第14圖中進一步包括黑色各向異性導電膜BACF之外，第14圖的顯示裝置可以與第12圖的顯示裝置相同或實質上相同。
請參照第10圖和第14圖，顯示裝置10可以包括基板SUB、像素電路層PCL、顯示元件層DPL、側面連接線SCL和覆蓋層OC。
在一實施例中，顯示元件層DPL可以進一步包括黑色各向異性導電膜BACF，黑色各向異性導電膜BACF可以與發光元件ED相鄰設置。例如：在形成第一保護層PAS1和覆蓋層OC之後，可以在第一保護層PAS1和覆蓋層OC上設置黑色各向異性導電膜BACF。
像素SP的發射區域可以由黑色各向異性導電膜BACF限定，黑色各向異性導電膜BACF可以被配置為包括至少一種遮光材料及/或反射材料以防止或實質上防止漏光，其中光(例如：光線)是在相鄰像素SP之間(例如：相鄰的發光元件ED之間)發生洩漏。
黑色各向異性導電膜BACF可以包括有機材料，有機材料增加發光元件ED與陽極AND和陰極CTD之間的黏合力的強度，同時穩定地固定發光元件ED。此外，黑色各向異性導電膜BACF可以吸收外部光線，以提高螢幕的對比度。此外，黑色各向異性導電膜BACF可以作為用於限定相鄰像素SP的發光區域的擋牆(例如：作為像素限定層)。
例如：黑色各向異性導電膜BACF可以包括黑色顏料和導電微粒FCP。
第一接觸電極CTE1和陽極AND可以通過接觸第一接觸電極CTE1和陽極AND的導電微粒FCP彼此電性連接，第二接觸電極CTE2和陰極CTD可以通過接觸第二接觸電極CTE2和陰極CTD的導電微粒FCP彼此電性連接。
第15圖係示出了第10圖的顯示裝置的一示例的剖視圖。
在第15圖中，相同的元件符號用於與上面參考第12圖描述的相同或實質上相同的部件，因此不再重複其冗贅描述。除了在第12圖中進一步包括覆蓋層COV之外，第15圖的顯示裝置可以與第12圖的顯示裝置相同或實質上相同。
請參照第10圖和第15圖，顯示裝置10可以包括基板SUB、像素電路層PCL、顯示元件層DPL、側面連接線SCL和覆蓋層OC。
在一實施例中，顯示裝置10可以進一步包括覆蓋層COV，覆蓋層COV可以使用中間層CTL設置在顯示元件層DPL上。例如：覆蓋層COV可以突出到基板SUB的側表面(或顯示裝置的非顯示區域NDA)之外。
中間層CTL可為一透明黏著層(或黏著層)，例如光學透明黏著層，用以加強顯示元件層DPL與覆蓋層COV之間的黏著力，但本發明不限於此。根據一實施例，中間層CTL可以包括由具有絕緣特性和黏合特性的絕緣材料形成的填充物。
覆蓋層COV可以包括依序設置在中間層CTL上的第一層FL和第二層SL。
第一層FL可以是透光率控制層，設計用於降低外部光或從顯示裝置10反射的光的透射率，可以防止或實質上防止通過第一層FL從外部察覺相鄰的顯示裝置10之間的距離，第一層FL可以包括相位延遲層，但本揭露不限於此。
第二層SL可以是設計成漫反射外部光以防止或實質上防止由於外部光的反射而導致的示意圖像可見度降低的防眩層，由顯示裝置10顯示的圖像的對比度可以通過第二層SL增加，第二層SL可以包括偏光板，但本揭露不限於此。
第16圖係示出了第10圖的顯示裝置的一示例的剖視圖
在第16圖中，相同的元件符號用於與上面參考第12圖描述的相同或實質上相同的部件，因此不再重複其冗贅描述。除了在第16圖中進一步包括倒角表面CHM之外，第16圖的顯示裝置可以與第12圖的顯示裝置相同或實質上相同。
請參照第10圖和第16圖，顯示裝置10可以包括基板SUB、像素電路層PCL、顯示元件層DPL、側面連接線SCL和覆蓋層OC。
在一實施例中，基板SUB可以包括形成在上表面US與側表面SS及/或後表面BS與側表面SS之間的倒角表面CHM，基板SUB的側表面SS可以具有由倒角表面CHM引起的傾斜度(例如：預定傾斜度)。因此，可以防止或實質上防止圍繞基板SUB的上表面US、側面SS和後表面BS的側面連接線SCL的斷開。此外，當顯示裝置10實施為拼接顯示裝置TD時，倒角表面CHM可以防止或實質上防止顯示裝置10的基板SUB彼此碰撞而損壞。
第17圖係示出了第10圖的顯示裝置的一示例的剖視圖。
在第17圖中，相同的元件符號用於與參照第12圖上面描述的參考相同或實質上相同的部件，因此不再重複其冗贅描述。除了第17圖在末端形成的覆蓋層OC可以是不同的，第17圖的顯示裝置可以與第12圖的顯示裝置相同或實質上相同。
請參照第10圖和第17圖，顯示裝置10可以包括基板SUB、像素電路層PCL、顯示元件層DPL、側面連接線SCL和覆蓋層OC。
在一實施例中，覆蓋層OC可以延伸到第二暴露區域EA2。例如：覆蓋層OC可以與從第三通孔層VIA3暴露的第二通孔層VIA2的上表面重疊，覆蓋層OC的一末端可以面對第三通孔層VIA3的一末端(例如：側部)，第一保護層PAS1介於覆蓋層OC的一末端與第三通孔層VIA3的一末端之間。
第三通孔層VIA3可以防止或實質上防止在覆蓋層OC的移印製程期間覆蓋層OC溢出超過第三通孔層VIA3，覆蓋層OC可能會呈現為黑色。考慮到顯示裝置10的前表面的可見度方面，覆蓋層OC可以根據產品調整為從基板SUB的上表面US延伸到顯示區域DA的末端。
第18圖係示出了在第10圖的顯示裝置中形成覆蓋層的方法的示例的示意圖，第19圖係示出了在第10圖的顯示裝置中形成的覆蓋層的一示例的示意圖，第20圖係示出了在第10圖的顯示裝置中形成覆蓋層的方法的一示例的示意圖。
請參照第10圖、第12圖、第13B圖、第18圖、第19圖和第20圖，可以通過使用立體焊墊(stereoscopic pad)的印刷技術將覆蓋層OC轉移到基板SUB。
立體焊墊可以包括矽模具SIM，但本揭露不限於此。
首先，覆蓋層材料OCM可以被轉移到矽模具SIM，覆蓋層材料OCM可以包括有機材料。例如：覆蓋層材料OCM可以包括用於在覆蓋層OC的固化(例如：高溫固化)期間回流的單體(例如：基於環氧樹脂的材料)。
此外，覆蓋層材料OCM可以包括用於表現黑色的黑色顏料，黑色顏料可包括碳黑、鈦黑等。覆蓋層材料OCM可以進一步包括用於將黑色顏料均勻分散在有機絕緣材料中的分散劑。
矽模具SIM可以是具有撓性的焊墊。例如：矽模具SIM可以具有一定程度的彈性力，在該彈性力下形狀會因從外部施加的力而變形，然後當力被移除時形狀會再次恢復到原始形狀。
在一實施例中，如第18圖所示，矽模具SIM可以包括與覆蓋層OC的形狀對應的凹槽GRV。
通過使用矽模具SIM拾取覆蓋材料OCM的過程，可以將覆蓋材料OCM轉移(例如：施加)到矽模具SIM的凹槽GRV(例如：其可以是轉移區域)從其上提供覆蓋層材料OCM的焊墊圖像板體(例如：預定焊墊圖像板體)。
然而，本揭露不限於此，並且如第20圖所示，覆蓋層材料OCM被轉移到矽模具SIM的轉移區域可以是相對於矽模具SIM的周邊突出的突起。
可以進行一種移印製程，將矽模具SIM設置為面向基板SUB的側面SS，然後將矽模具SIM緊密貼合壓緊在上表面US的邊緣區域和基板SUB的後表面BS的邊緣區域。因此，如第19圖所示，覆蓋層OC可以形成為覆蓋側面連接線SCL。此外，可以通過用作堤部的第二通孔層VIA2來防止或實質上防止覆蓋層OC溢出超過第二通孔層VIA2，並且可以均勻地或實質上均勻地形成覆蓋層OC。因此，可改善覆蓋層OC的移印製程的製程能力(例如：製程分散度)。
第21圖係示出了第5圖的顯示裝置所包含之像素的一示例的電路圖，第22圖係示出了第21圖的像素中包含的像素電路的一示例的佈局圖。
請參照第21圖和第22圖，像素PX可以包括像素電路PC和發光元件ED。
發光元件ED可以是微米尺寸或奈米尺寸的無機發光二極體。例如：發光元件ED可以是覆晶型微型發光二極體元件。
在一實施例中，像素電路PC可以包括脈寬調變(PWM)電路PWMC和電流產生電路CGC，電流產生電路CGC可產生具有合適或期望大小(例如：預定大小)的恆定或實質上恆定電流(以下稱為驅動電流)，並且可將電流提供給發光元件ED。PWM電路PWMC可以基於PWM數據電壓V_PWM來控制將驅動電流提供給發光元件ED的時間。
如第22圖所示，初始化電壓線VIL、初始化掃描線GIL、寫入掃描線GWL、PWM發射控制線PWEL、水平電源線HVDL、閘極關斷電壓線VGHL、掃描訊號線SWPL、控制掃描線GCL、PAM發射控制線PAEL、測試訊號線TSTL和第三電源線VSL可以在第一方向DR1上延伸，並且可以在第二方向DR2上彼此間隔開。初始化電壓線VIL、初始化掃描線GIL、寫入掃描線GWL、PWM發射控制線PWEL、水平電源線HVDL、閘極關斷電壓線VGHL、掃描訊號線SWPL、控制掃描線GCL，PAM發射控制線PAEL、測試訊號線TSTL和第三電源線VSL可以由設置在層間絕緣層ILD上的第一源極金屬層SDL1形成。
例如：初始化掃描線GIL、寫入掃描線GWL、PWM發射控制線PWEL、控制掃描線GCL、PAM發射控制線PAEL和測試訊號線TSTL可以通過穿過(例如：穿透)層間絕緣層ILD和第二閘極絕緣層GI2的接觸孔連接到相應電晶體的閘電極。
例如：初始化電壓線VIL、水平電源線HVDL、閘極關斷電壓線VGHL、掃描訊號線SWPL和第三電源線VSL可以通過穿過(例如：穿透)層間絕緣層ILD、第二閘極絕緣層GI2和第一閘極絕緣層GI1的接觸孔連接到相應電晶體的源電極SE或汲電極DE。
數據線DL、垂直電源線VVDL和PAM數據線RDL可以在第二方向DR2上延伸，並且可以在第一方向DR1上彼此間隔開。數據線DL、垂直電源線VVDL和PAM數據線RDL可以由設置在第一通孔層VIA1上的第二源極金屬層SDL2形成。
數據線DL和PAM數據線RDL可以通過穿過(例如：穿透)第一通孔層VIA1、層間絕緣層ILD、第二閘絕緣層GI2和第一閘絕緣層GI1的接觸孔連接到相應電晶體的源電極SE或汲電極DE。
在一實施例中，垂直電源線VVDL和水平電源線HVDL可以設置在彼此不同的層(例如：在其內或其之上)，並且可以通過穿過(例如：穿透)第一個通孔層VIA1的接觸孔彼此連接，垂直電源線VVDL和水平電源線HVDL可以形成第一電源線VDL1。
在一實施例中，第二電源線VDL2可以由設置在第二通孔層VIA2上的第三源極金屬層SDL3形成。第二電源線VDL2可以通過穿過(例如：穿透)第二通孔層VIA2和第一通孔層VIA1的接觸孔連接到第六和第七電晶體T6和T7。
第一至第十九電晶體T1至T19中的每一個可以以與上面參考第16圖描述的電晶體TFT的結構類似的結構堆疊。例如：第一至第十九電晶體T1至T19中的每一個可以包括形成在主動層ACTL中的通道CH、源電極SE和汲電極DE，以及形成在第一閘極層GTL1中的閘電極GE。為了說明方便，在第22圖中，形成在第一閘極層GTL1中的閘電極GE和與閘電極GE重疊的主動層ACTL的通道CH被定義為電晶體T1至T19。可以理解的是，主動層ACTL的通道CH的相對側分別是源電極SE和汲電極DE(例如：一個電極和另一個電極)。
在一實施例中，包括第一至第十九電晶體T1至T19的通道CH、源電極SE和汲電極DE的主動層ACTL可以一體成型。
第一至第三電容器C1、C2和C3中的每一個可以以與上面參考第12圖描述的第一電容器C1的結構類似的結構堆疊。例如：第一至第三電容器C1、C2和C3中的每一個可以包括形成在第一閘極層GTL1中的下電極CE1以及形成在第二閘極層GTL2中的上電極CE2。
在一實施例中，電流產生電路CGC可以包括第一至第十一電晶體T1至T11，以及第一電容器C1。
第一電晶體T1可以作為驅動電晶體產生在發光週期期間提供給發光元件ED的驅動電流。
第二電晶體T2可以連接在PAM數據線RDL和第二節點N2之間。第二電晶體T2的閘電極可以通過接觸孔連接到寫入掃描線GWL，第二電晶體T2可以響應於提供給寫入掃描線GWL的寫入掃描訊號而導通。
PAM數據電壓V_PAM可以提供給PAM數據線RDL，PAM數據電壓V_PAM可以決定驅動電流的大小。作為無機發光二極體的發光元件ED的發光亮度不像有機發光二極體般對驅動電流變化不敏感。因此，發光元件ED的發光亮度可以通過提供驅動電流的時間來控制，而不是通過驅動電流的大小來控制。
在一實施例中，PAM數據電壓V_PAM可以以相同或實質上相同的幅度提供給發出相同顏色的光的相同類型的子像素，而不管灰度級等。然而，本揭露不限於此，PAM數據電壓V_PAM可以根據參考(reference)(例如：預定參考)而改變。
第三電晶體T3可以電性連接在第一電晶體T1的閘電極(例如：第一節點N1)和第一電晶體T1的汲電極(例如：第三節點N3)之間。第三電晶體T3的閘電極可以連接到寫入掃描線GWL。
第三電晶體T3可以與第二電晶體T2一起導通，並且可以二極體連接(diode-connecting)第一電晶體T1，從而補償第一電晶體T1的閾值電壓。在一實施例中，第三電晶體T3可以具有多個電晶體串聯連接的形式，並且包括共同連接的閘電極。例如：如第22圖所示，第三電晶體T3的閘電極可以分為兩個分支，並且兩個分支中的每一個可以與主動層ACTL重疊。
第四電晶體T4可以連接在第一節點N1與初始化電壓線VIL之間，用於提供初始化電源Vint的電壓，第四電晶體T4的閘電極可以通過接觸孔連接到初始化掃描線GIL，第四電晶體T4可以響應於提供給初始化掃描線GIL的初始化掃描訊號而導通，當第四電晶體T4導通時，初始化電源Vint的電壓可以提供給第一節點N1。換言之，可以初始化第一電晶體T1的閘極電壓。
在一實施例中，第四電晶體T4可以為多個電晶體串聯的形式，包括共同連接的閘電極。例如：如第22圖所示，第四電晶體T4的閘電極可以分為兩個分支，並且兩個分支中的每一個可以與主動層ACTL重疊。
初始化電源Vint的電壓可以足夠低以導通電晶體。
第五電晶體T5可以連接在第三節點N3與發光元件ED的陽極電極(例如：第四節點N4)之間。例如：第五電晶體T5的汲電極可以通過接觸孔連接到陽極連接電極ACE，陽極連接電極ACE可以通過接觸孔連接到第16圖的陽極AND。
第五電晶體T5的閘電極可以通過接觸孔連接到PAM發射控制線PAEL，第五電晶體T5可以響應於提供給PAM發射控制線PAEL的PAM發射控制訊號而導通。
第六電晶體T6可以連接在用於提供第二電源VDD2的電壓的第二電源線VDL2與第二節點N2之間，第六電晶體T6的閘電極可以通過接觸孔連接到PWM發射控制線PWEL，第六電晶體T6可以響應於提供給PWM發射控制線PWEL的PWM發射控制訊號而導通。在一實施例中，PWM發射控制訊號和PAM發射控制訊號可以在相同或實質上相同的時序(timing)提供。
第七電晶體T7可以連接在第二電源線VDL2和第一電容器C1的第二電容器電極CE2(例如第16圖所示，例如上電極CE2)之間。第一電容器C1的第二電容器電極CE2可以形成在第二閘極層GTL2中，第七電晶體T7的閘電極可以通過接觸孔連接到PWM發射控制線PWEL。
第七電晶體T7可以響應於PWM發射控制訊號而導通。因此，第一電容器C1的第二電容器電極CE2可以在發射期間連接到第二電源VDD2。
第八電晶體T8可以連接在用於提供第一電源VDD1的電壓的第一電源線VDL1與第一電容器C1的第二電容器電極CE2之間。例如：第八電晶體T8的一個電極可以通過接觸孔連接到第一電源線VDL1，而另一個電極可以通過接觸孔連接到第一電容器C1的第二電容器電極CE2。
第八電晶體T8的閘電極可以通過接觸孔連接到控制掃描線GCL，第八電晶體T8可以響應於控制掃描訊號而導通。當第八電晶體T8導通時，第一電源VDD1的電壓可以提供給第一電容器C1的第二電容器電極CE2。
第一電源VDD1的電壓和第二電源VDD2的電壓可以相同或實質上相同，也可以不同。
寫入掃描訊號、初始化掃描訊號和控制掃描訊號可以在非發光時段中提供。可以在提供寫入掃描訊號之前提供初始化掃描訊號。此外，可以在與寫入掃描訊號的時序相同或實質上相同的時序提供控制掃描訊號。然而，本揭露不限於此，可以在提供寫入掃描訊號之後提供控制掃描訊號。
第一電容器C1的第一電容器電極CE1可以連接到第一電晶體T1的閘電極，或者換言之，連接到第一節點N1，例如：第一電容C1的第一電容電極CE1和第一電晶體T1的閘電極可以一體成型，第一電晶體T1的閘電極與第一電容C1的第二電容電極CE2重疊的部分可以理解為第一電容電極CE1。
第一電容器C1可以用作儲存PAM數據電壓V_PAM的儲存電容器。
第九電晶體T9可以連接在與第四節點N4對應的第五電晶體T5的汲電極和初始化電壓線VIL之間，第九電晶體T9的一個電極可以通過接觸孔連接到初始化電壓線VIL。
第九電晶體T9的閘電極可以通過接觸孔連接到控制掃描線GCL。第九電晶體T9可以響應於控制掃描訊號將初始化電源Vint的電壓提供給第四節點N4。因此，初始化電源Vint的電壓可以通過陽極連接電極ACE提供給陽極AND。
第十電晶體T10可以連接在第四節點N4與第三電源線VSL之間以提供第三電源VSS，第十電晶體T10可以響應於提供給測試訊號線TSTL的測試電壓而導通。
在製造過程中，在發光元件ED與像素電路PC彼此連接之前，第十電晶體T10可以根據測試電壓導通以檢查像素電路PC是否異常。第十電晶體T10的一個電極可以通過接觸孔電性連接到陽極連接電極ACE，而另一個電極可以通過接觸孔連接到第三電源線VSL，提供給第三電源線VSL的第三電源VSS的電壓可以低於第一電源VDD1和第二電源VDD2的電壓。例如：第三電源VSS的電壓可以對應於地電壓。
第十電晶體T10的閘電極可以通過接觸孔連接到測試訊號線TSTL。
第十一電晶體T11可以連接在第三節點N3與第五電晶體T5之間。例如：第十一電晶體T11可以形成在第一電晶體T1與第五電晶體T5之間。
第十一電晶體T11的閘電極可以連接到第三電容器C3的下電極。第十一電晶體T11的閘電極和第三電容器C3的下電極可以連接到第九節點N9。
第十一電晶體T11可以基於第九節點N9的電壓導通，第十一電晶體T11的導通時間可以對應於發光元件ED的發射週期(例如：發射佔空比(emission duty))。
脈寬調變PWMC電路可以根據PWM數據電壓V_PWM控制第十一電晶體T11的導通時間，PWM電路PWMC可以包括第十二至第十九電晶體T12至T19、第二電容器C2和第三電容器C3。
第十二電晶體T12可以在基於PWM數據電壓V_PWM和提供給掃描訊號線SWPL的掃描電壓的發射時段期間導通，第十二電晶體T12可以連接在第六節點N6與第七節點N7之間。第十二電晶體12的閘電極可以對應於第五節點N5。
第十三電晶體T13可以連接在數據線DL與第六節點N6(例如：第十二電晶體T12的一個電極)之間。
第十三電晶體T13的閘電極可以通過接觸孔連接到寫入掃描線GWL，第十三電晶體T13可以響應於寫入掃描訊號將PWM數據電壓V_PWM提供給第六節點N6。
第十四電晶體T14可以連接在第五節點N5與第七節點N7之間。例如：第十二電晶體T12和第十四電晶體T14可以通過第二源極金屬層SDL2的連接圖案(例如：預定連接圖案)彼此連接。
第十四電晶體T14的閘電極可以通過接觸孔連接到寫入掃描線GWL，第十四電晶體T14可以響應於寫入掃描訊號通過將第十二電晶體T12以二極體連接來補償第十二電晶體T12的閾值電壓，閾值電壓被補償的PWM數據電壓V_PWM可以被提供給第五節點N5。
在一實施例中，第十四電晶體T14可以具有多個電晶體串聯連接的形式，並且包括共同連接的閘電極。例如：如第22圖所示，第十四電晶體T14的閘電極可以分為兩個分支，並且兩個分支中的每一個可以與主動層ACTL重疊。
第十五電晶體T15可以連接在第五節點N5和初始化電壓線VIL之間。第十五電晶體T15的閘電極可以通過接觸孔連接到初始化掃描線GIL。第十五電晶體T15可以響應於提供給初始化掃描線GIL的初始化掃描訊號將初始化電源Vint的電壓提供給第五節點N5。
在一實施例中，第十五電晶體T15可以為多個電晶體串聯的形式，並且包括共同連接的閘電極。例如：如第22圖所示，第十五電晶體T15的閘電極可以分為兩個分支，並且兩個分支中的每一個可以與主動層ACTL重疊。
第十六電晶體T16可以連接在第一電源線VDL1與第六節點N6之間，第十六電晶體T16的閘電極可以通過接觸孔連接到PWM發射控制線PWEL。
第十七電晶體T17可以連接在第七節點N7與第九節點N9之間，第十七電晶體T17的閘極可以通過接觸孔連接到PWM發射控制線PWEL。
第十六和第十七電晶體T16和T17可以響應於PWM發射控制訊號而導通。換言之，第十六和第十七電晶體T16和T17可以提供第一電源線VDL1與第九節點N9之間的導電路徑。
第十八電晶體T18可以連接在連接有掃描訊號線SWPL的第八節點N8與用於提供閘極關斷電壓(例如：高電位電壓)VGH的閘極關斷電壓線VGHL之間。例如：第十八電晶體T18的一個電極可以通過接觸孔連接到掃描訊號線SWPL，而另一個電極可以通過接觸孔連接到閘極關斷電壓線VGHL。
第十八電晶體T18可以響應於控制掃描訊號將高電位電壓VGH提供給第八節點N8。
因此，當第十五和第十八電晶體T15和T18同時(例如：同時)導通時，閘極關斷電壓VGH與初始化電源Vint的電壓之間的電壓差可以儲存在第二電容器C2的相對端。
第十九電晶體T19可以連接在第九節點N9和初始化電壓線VIL之間，第十九電晶體T19的一個電極可以通過接觸孔和與其連接的連接圖案連接到第十一電晶體T11的閘極，第十九電晶體T19的另一電極可以通過接觸孔連接到初始化電壓線VIL。
第十九電晶體T19的閘極可以連接通過接觸孔連接到控制掃描線GCL，第十九電晶體T19可以響應於控制掃描訊號將初始化電源Vint的電壓提供給第九節點N9。
此外，第三電容器C3可以連接在第九節點N9與初始化電壓線VIL之間。例如：第三電容C3的下電極可以與第十一電晶體T11的閘電極一體形成，第三電容C3的上電極可以與形成在第二閘極層中的初始化電壓線VIL重疊GTL2，第三電容器C3的上電極可以通過接觸孔連接到初始化電壓線VIL。
因此，可以在第三電容器C3中充電初始化電源Vint的電壓，並且第九節點N9可以保持或實質上保持初始化電源Vint的電壓。
在一實施例中，第十九電晶體T19可以具有多個電晶體串聯連接的形式，並且包括共同連接的閘電極。例如：如第22圖所示，第十九電晶體T19的閘電極可以具有彎曲形狀，並且其兩個部分可以與主動層ACTL重疊。
當第五和第六電晶體T5和T6導通時，可以通過導通的第十一電晶體T11在第二電源線VDL2與第三電源線VSL之間形成電流路徑，並且發光元件ED可以發光。例如：發光元件ED的發射可以在第十二電晶體12的關閉狀態下開始。
PWM電路PWMC可以基於在第五節點N5處設置的電壓來控制發光元件ED的發射時間。例如：PWM電路PWMC可以通過基於在第五節點N5處設置的電壓控制第十一電晶體T11的操作來控制驅動電流的供應。
在一實施例中，PWM數據電壓V_PWM可以具有使第十二電晶體T12關閉的電壓範圍。例如：PWM數據電壓V_PWM可以在10V至15V的電壓範圍內確定。在這種情況下，第一電源VDD1的電壓可以約為10V。因此，當第十六和第十七電晶體T16和T17導通，第一電源VDD1的電壓提供給第六節點N6時，第十二電晶體T12的閘極-源極電壓大於或等於閾值電壓，因此，第十二電晶體T12可以關閉。當第十二電晶體T12關閉時，第十一電晶體T11可以通過儲存在第三電容C3中的初始化電源Vint的電壓保持或實質上保持導通狀態，並且發光元件ED的發光時間可以是維持或實質上維持。
另一方面，當第五節點N5的電壓發生變化時，第十二電晶體T12的閘極-源極電壓降低到小於或等於閾值電壓時，第十二電晶體T12可以導通，並且可以提供第一電源VDD1的電壓以關閉第十一電晶體T11。因此，可以停止發光元件ED的發射。
更詳細地，提供給掃描訊號線SWPL的掃描電壓可以與PAM發射控制訊號和PWM發射控制訊號的供應同步地改變。例如：掃描電壓可以具有在提供PAM發射控制訊號和PWM發射控制訊號的時段期間減小的三角波形狀。例如：掃描電壓可以是從15V線性下降到10V的電壓，但本揭露不限於此。
由於掃描電壓的變化通過第二電容C2耦合到第五節點N5，因此第五節點N5的電壓可以根據掃描電壓的變化而變化。因此，第十二電晶體T12導通的時間點可以根據通過寫入PWM數據電壓V_PWM而設置在第五節點N5的電壓的大小來確定，並且發光元件ED的發光時間可以被控制。
可以通過控制發光元件ED的發光時間來調整發光亮度。
然而，像素電路的結構不限於第21圖和第22圖所示的結構，可以實現各種已知的像素電路結構。
第23圖係示出了第4圖的拼接顯示裝置中包含之顯示裝置彼此連接的一示例的剖視圖。
請參照第4圖、第12圖、第14圖、第15圖、第16圖、第17圖和第23圖，拼接顯示裝置TD可以包括彼此相鄰連接的第一顯示裝置10-1和第二顯示裝置10-2。
第一顯示裝置10-1可以包括第一基板SUB1，發光元件ED、第一覆蓋層COV1、第一側面連接線SCL1和第一覆蓋層OC1。第一基板SUB1、發光元件ED和第一覆蓋層COV1可以沿著第三方向DR3依序堆疊。第二顯示裝置10-2可以包括第二基板SUB2、發光元件ED、第二覆蓋層COV2、第二側面連接線SCL2和第二覆蓋層OC2。第二基板SUB2、發光元件ED和第二覆蓋層COV2可以沿著第三方向DR3依序堆疊。
第一覆蓋層COV1和第二覆蓋層COV2中的每一個可以具有與上文參考第15圖描述的覆蓋層COV的配置相同或實質上相同的配置。
第一基板SUB1和第二基板SUB2中的每一個都可以包括上面參照第12圖、第14圖、第15圖、第16圖和第17圖描述的基板SUB和像素電路層PCL的構造。
第一顯示裝置10-1和第二顯示裝置10-2中的每一個都可以包括倒角表面CHM。當第一顯示裝置10-1和第二顯示裝置10-2彼此結合時，倒角表面CHM可以防止或實質上防止第一基板SUB1和第二基板SUB2彼此碰撞和損壞。
第一側面連接線SCL1和第一覆蓋層OC1可以設置在包括第一基板SUB1的倒角表面CHM的邊緣EDG處。第一側面連接線SCL1和第一覆蓋層OC1可以延伸到第一基板SUB1的上表面的一部分和後表面的一部分，第一覆蓋層OC1可以覆蓋整個第一側面連接線SCL1。
第二側面連接線SCL2和第二覆蓋層OC2可以設置在包括第二基板SUB2的倒角表面CHM的邊緣EDG處，第二側面連接線SCL2和第二覆蓋層OC2可以延伸到第二基板SUB2的上表面的一部分和後表面的一部分，第二覆蓋層OC2可以覆蓋整個第二側面連接線SCL2。
發光元件ED與位於發光元件ED之間的擋牆BNK可以設置在第一基板SUB1和第二基板SUB2中的每一個上，擋牆BNK可以由黑色各向異性導電膜BACF來實現。
第一覆蓋層COV1可以設置為覆蓋第一基板SUB1和安裝在其上的發光元件ED，以保護第一基板SUB1和發光元件ED免受外部影響。
第二覆蓋層COV2可以設置為覆蓋第二基板SUB2和安裝在其上的發光元件ED，以保護第二基板SUB2和發光元件ED免受外部影響。
第一覆蓋層COV1和第二覆蓋層COV2可以降低由第一基板SUB1(或第一顯示裝置10-1)與第二基板SUB2(或第二顯示裝置10-2)之間形成的間隙G形成的耦合區域SM(例如：接縫)的能見度，並且可以改善第一顯示裝置10-1與第二顯示裝置10-2之間的顏色偏差。
第一覆蓋層COV1可以突出到第一基板SUB1的邊緣EDG之外，第二覆蓋層COV2可以突出到第二基板SUB2的邊緣EDG之外，第一基板SUB1與第二基板SUB2之間的間隙G可以大於第一覆蓋層COV1和第二覆蓋層COV2之間的間隙。
在一實施例中，第一覆蓋層OC1和第二覆蓋層OC2可以在第一基板SUB1與第二基板SUB2之間的間隙G中彼此面對。
呈現黑色的第一覆蓋層OC1和第二覆蓋層OC2可以吸收入射在間隙G上的光。此外，第一覆蓋層OC1和第二覆蓋層OC2可以阻擋來自間隙G的光反射。第一和第二側面連接線SCL1和SCL2。第一覆蓋層OC1和第二覆蓋層OC2可以防止或實質上防止異物及/或濕氣進入第一基板SUB1與第一覆蓋層COV1之間以及第二基板SUB2與第二覆蓋層COV2之間的每個空間。
第24圖係圖示第4圖的拼接顯示裝置的示例的方塊圖。
在第24圖中，為了便於說明，示出了第一顯示裝置10-1和主機系統HOST。
請參照第4圖和24，根據一個實施例的拼接顯示裝置TD可以包括主機系統HOST、廣播調諧(broadcast tuning)單元(例如：廣播調諧器)210、訊號處理單元(例如：訊號處理器)220、顯示單元(例如：顯示器或顯示裝置)230、喇叭240、使用者輸入單元(例如：使用者輸入裝置或使用者輸入)250、儲存單元(例如：儲存裝置或儲存器)260、網路通訊單元(例如：網路通訊裝置或網路通訊器)270、使用者介面(UI)生成單元(例如：UI生成器)280和控制單元(例如：控制器)290。
主機系統HOST可以實現為電視系統、家庭影院系統、機頂盒、導航系統、DVD播放器、藍光播放器、個人計算機、手機系統、平板電腦等。
使用者的指令可以以各種合適的格式輸入到主機系統HOST。例如：可以將使用者觸控輸入的指令輸入到主機系統HOST。又例如：使用者的指令可以通過鍵盤輸入或遙控器的按鈕輸入而輸入到主機系統HOST。
主機系統HOST可以從外部接收對應於原始圖像的原始影片數據，主機系統HOST可以將原始影片數據除以顯示裝置的數量，例如，響應於第一顯示裝置10-1、第二顯示裝置10-2、第三顯示裝置10-3和第四顯示裝置10-4被包含在拼接顯示裝置中，主機系統HOST可以將原始影片數據分為對應於第一圖像的第一影片數據、對應於第二圖像的第二影片數據、對應於第三圖像的第三影片數據以及對應於第四圖像的第四影片數據。
主機系統HOST可以將第一影片數據傳輸到第一顯示裝置10-1，將第二影片數據傳輸到第二顯示裝置10-2，將第三影片數據傳輸到第三顯示裝置10-3，以及將第三影片數據傳輸到第三顯示裝置10-1。第四影片數據到第四顯示裝置10-4。
第一顯示裝置10-1可根據第一影片數據顯示第一圖像，第二顯示裝置10-2可根據第二影片數據顯示第二圖像，第三顯示裝置10-3可顯示第三圖像第四顯示裝置10-4可以根據第三影片數據顯示第四圖像，第四顯示裝置10-4可以根據第四影片數據顯示第四圖像。因此，使用者可以觀看其中顯示在第一至第四顯示裝置10-1、10-2、10-3和10-4上的第一至第四圖像彼此組合的原始圖像。
第一顯示裝置10-1可以包括廣播調諧單元210、訊號處理單元220、顯示單元230、喇叭240、使用者輸入單元250、儲存單元260、網路通訊單元270、UI生成單元280和控制單元290。
廣播調諧單元210可以在控制單元290的控制下調諧頻道頻率(例如：預定頻道頻率)，並且可以通過天線接收相應頻道的廣播訊號，廣播調諧單元210可以包括通道檢測模組(例如：通道檢測器)和RF解調模組(例如：RF解調器)。
由廣播調諧單元210解調的廣播訊號由訊號處理單元220處理，並輸出到顯示單元230和喇叭240。此處，訊號處理單元220可以包括解多工器221、視訊解碼器222、視訊處理單元(例如視訊處理器)223、音訊解碼器224和附加數據處理單元(例如附加數據處理器)225。
解多工器221將解調的廣播訊號分成視訊訊號、音訊訊號和附加數據。分割的視訊訊號、音訊訊號和附加數據分別由視訊解碼器222、音訊解碼器224和附加數據處理單元225恢復。例如：視訊解碼器222、音訊解碼器224和附加數據處理單元225可以恢復為與發送廣播訊號時的編碼格式相對應的解碼格式。
解碼後的視訊訊號由視訊處理單元223轉換，以適合對應於顯示單元230的輸出標準的垂直頻率、解析度、螢幕比例等，並且解碼後的音訊訊號被輸出到喇叭240。
顯示單元230可以顯示圖像。
使用者輸入單元250可以接收從主機系統HOST發送的訊號。可以提供使用者輸入單元250，以接收用於選擇與使用者與另一顯示裝置的通訊有關的指令的數據和用於輸入的輸入數據以及由主機系統HOST發送的與選擇頻道有關的數據，並且選擇和操作使用者界面(UI)選單。
儲存單元260儲存各種軟體程式，包括：OS程式、錄製的廣播節目、運動畫面、照片和其他數據，並且可以由例如硬盤或非揮發性儲存器的儲存介質形成。
網路通訊單元270用於與主機系統HOST和另一顯示裝置進行近距離通訊，可以用包括天線方向圖的通訊模塊實現，可以實現移動通訊、數據通訊、藍牙、RF、乙太網路等。
網路通訊單元270可以與根據技術標准或通訊方法(例如：全球移動通訊系統)構建的移動通訊網路中的基站、外部終端和服務器中的至少一個發送和接收無線訊號(GSM)、碼分多址(CDMA)、碼分多址2000(CDMA2000)、增強型語音數據優化或增強型語音數據(EV-DO)、寬帶碼分多址(WCDMA)、高速下行鏈路封包存取(HSDPA)、高速上行鏈路封包存取(HSUPA)、長期演進(LTE)、高級長期演進(LTE-A)、5G等)用於通過下文更詳細描述的天線方向圖進行移動通訊。
網路通訊單元270可以通過下面更詳細描述的天線方向圖根據無線網際網路技術在通訊網路中發送和接收無線訊號。無線網際網路技術可以包括例如無線區域網路(WLAN)、無線保真(Wi-Fi)、無線網路(Wi-Fi)直連、數位生活網路聯盟(DLNA)、無線寬帶(WiBro)、全球互通微波存取(WiMAX)、高速下行鏈路封包存取(HSDPA)、高速上行鏈路封包存取(HSUPA)、長期演進(LTE)、高級長期演進(LTE-A)等。天線方向圖根據包括上面未列出的網際網路技術的範圍內的至少一種無線網際網路技術來發送和接收數據。
UI生成單元280生成用於與主機系統HOST和另一顯示裝置通訊的UI選單，並且可以由演算法代碼和OSDIC實現。用於與主機系統HOST和其他顯示裝置通訊的UI選單可以是用於指定用於通訊的對方數位TV並選擇期望功能的選單。
控制單元290負責第一顯示裝置10-1的整體控制，並負責主機系統HOST與第二、第三和第四顯示裝置10-2、10-3和10-4的通訊控制，儲存相應的用於控制的演算法程式碼，並且控制單元290可以由執行儲存的演算法程式碼的微控制器單元(MCU)來實現。
控制單元290根據使用者輸入單元250指令的輸入和選擇通過網絡通訊單元270來控制向主機系統HOST和第二、第三和第四顯示裝置10-2、10-3及10-4發送相應的控制指令和數據。當從主機系統HOST和第二、第三和第四顯示裝置10-2、10-3和10-4輸入控制指令(例如：預定控制指令)和數據時，根據相應的控制指令來執行操作。
由於第二、第三和第四顯示裝置10-2、10-3和10-4中的每一個的方塊圖與上面參照第24圖描述的第一顯示裝置10-1的方塊圖相同或實質上相同到圖，因此不再重複其冗贅描述。
儘管已經描述了一些實施例，但是本發明所屬領域中具有通常知識者將容易理解，在不脫離本揭露的精神和範圍的情況下，可以對實施例進行各種修改。應當理解，每個實施例中的特徵或方面的描述通常應被認為可用於其他實施例中的其他類似特徵或方面，除非另有說明。因此，對於本發明所屬領域中具有通常知識者來說顯而易見的是，結合特定實施例描述的特徵、特性及/或元件可以單獨使用或與結合特定實施例描述的特徵、特性及/或元件組合使用其他實施例，除非另有特別說明。因此，應當理解，前述是對各種示例實施例的說明，不應被解釋為限於本文公開的具體實施例，並且對公開的實施例的各種修改以及其他示例實施例旨在被包含在所附請求項及其等同物所定義的本揭露的精神和範圍內。
10:顯示裝置 10-1~10-4:顯示裝置 210:廣播調諧單元 220:訊號處理單元 221:解多工器 222:影片解碼器 223:視訊處理單元 224:音訊解碼器 225:附加數據處理單元 230:顯示單元 240:喇叭 250:使用者輸入單元 260:儲存單元 270:網路通訊單元 280:UI生成單元 290:控制單元 ACE:陽極連接電極 ACF:導電黏合構件 ACL:陽極連接線 ACTL:主動層 AND:陽極 AND1~AND2:第一至第二陽極 ANDL:陽極層 BACF:黑色各向異性導電膜 BF:緩衝層 BML:遮光層 BNK:擋牆 BS:後表面 BTE:後表面電極 BTE1~BTE2:第一至第二後表面電極 C1~C3:第一至第三電容器 CCA:像素電路區 CCE:連接電極 CE1~CE2:第一至第二電容器電極 CH:通道 CHM:倒角表面 CGC:電流產生電路 COV1~COV2:第一至第二覆蓋層 CROW1~CROW9:第一至第九電路行 CTD:陰極 CTD1~CTD2:第一至第二陰極 CTE1~CTE2:第一至第二接觸電極 CTL:中間層 DA:顯示區域 DE:汲電極 DMA:解多工區 DPL:顯示元件層 DL1~DL3:第一至第三數據線 DR1~DR3:第一至第三方向 EA1~EA3:第一至第三暴露區域 ED:發光元件 ED1~ED3:第一至第三發光元件 EDG:邊緣 ESA:靜電放電區 ESD:靜電放電電路 ETL1~ETL2:第一至第二像素電極 FCP:導電微粒 FL:第一層 FOA:扇出區 FOL:扇出線 FPCB:撓性膜 G:間隙 GCL:控制掃描線 GE:閘電極 GI1~GI2:第一至第二閘極絕緣層 GIL:初始化掃描線 GRV:凹槽 GTL1~GTL2:第一至第二閘極層 HOST:主機系統 HPP1~HPP2:第一至第二水平像素間距 HVDL:水平電源線 IEA:層間絕緣層暴露區域 ILD:層間絕緣層 LDL:引線 MQW:主動層 N1~N9:第一至第九節點 NDA:非顯示區域 NSEM:n型半導體 OC:覆蓋層 PAD:焊墊部 PAD1~PAD5:第一至第五焊墊電極 PAEL:PAM發射控制線 PAS1~PAS3:第一至第三保護層 PC:像素電路 PC1~PC3:第一至第三像素電路 PCL:像素電路層 PROW1~PROW9:第一至第九像素行 PSEM:p型半導體 PWEL:PWM發射控制線 PWMC:脈寬調變電路 PX:像素 R1~R2:第一至第二線電阻器 RDL:PAM數據線 SE:源電極 SCL:側面連接線 SDL1~SDL4:第一至第四源極金屬層 SIM:矽模 SL:第二層 SM:耦合區域 SP1~SP3:第一至第三像素 SS:側表面 SSUB:基底基板 SUB:基板 SUB1~SUB2:第一至第二基板 SWPL:掃描訊號線 T1~T19:第一至第十九電晶體 TD:拼接顯示裝置 TFT:電晶體 TL:電晶體層 TSTL:測試訊號線 UP:單位像素 US:上表面 V_PAM:PAM數據電壓 V_PWM:PWM數據電壓 VDD1~VDD2:第一至第二電源 VDL1:第一電源線 VGHL:閘極關斷電壓線 VGLL:閘極導通電壓 VIA1~VIA5:第一至第五通孔層 VIL:初始化電壓線 Vint:初始化電源 VPP1~VPP2:第一至第二垂直像素間距 VSL:第三電源線 VSS:第三電源 VVDL:垂直電源線
通過以下參照圖式對說明性的、非限制性實施例的詳細描述，將更清楚地理解本揭露的上述和其他方面和特徵，其中： 第1圖係示出了本發明的實施例的顯示裝置的示意圖； 第2圖係示出了第1圖的顯示裝置所包含之像素的一示例的示意圖； 第3圖係示出了第1圖的顯示裝置所包含之像素的其他示例的示意圖； 第4圖係示出了本發明的實施例的拼接顯示裝置的示意圖； 第5圖係示出了第1圖的顯示裝置的一示例的平面圖； 第6圖至第7圖係示出了第5圖的顯示裝置所包含之像素電路與發光元件之間的連接關係的示例的示意圖； 第8圖係示出了第5圖的顯示裝置所包含之像素電路區、解多工區域(demux area)、扇出區、靜電放電區和非顯示區域的示例的示意圖； 第9圖係示出了第8圖的靜電放電區和扇出區的一部分的示例的放大圖； 第10圖係示出了本發明的實施例的顯示裝置的立體圖； 第11圖係示出了第10圖的顯示裝置的第二表面的一部分的示例的示意圖； 第12圖係示出了第10圖的顯示裝置的一示例的剖視圖； 第13A圖係示出了第12圖的顯示裝置的連接線和通孔層的側面的示例的立體圖； 第13B圖係示出了第10圖的顯示裝置的一示例的立體圖； 第14圖係示出了第10圖的顯示裝置的一示例的剖視圖； 第15圖係示出了第10圖的顯示裝置的一示例的剖視圖； 第16圖係示出了第10圖的顯示裝置的一示例的剖視圖； 第17圖係示出了第10圖的顯示裝置的一示例的剖視圖； 第18圖係示出了在第10圖的顯示裝置中形成覆蓋層的方法的示例的示意圖； 第19圖係示出了在第10圖的顯示裝置中形成的覆蓋層的一示例的示意圖； 第20圖係示出了在第10圖的顯示裝置中形成覆蓋層的方法的一示例的示意圖； 第21圖係示出了第5圖的顯示裝置所包含之像素的一示例的電路圖； 第22圖係示出了第21圖的像素中包含的像素電路的一示例的佈局圖； 第23圖係示出了第4圖的拼接顯示裝置中包含之顯示裝置彼此連接的一示例的剖視圖；以及 第24圖係示出了第4圖的拼接顯示裝置的示例的方塊圖。
ACE:陽極連接電極
ACF:導電黏合構件
ACL:陽極連接線
ACTL:主動層
AND:陽極
AND1~AND2:第一至第二陽極
ANDL:陽極層
BF:緩衝層
BTE:後表面電極
BTE1~BTE2:第一至第二後表面電極
C1:第一電容器
CCE:連接電極
CE1~CE2:第一至第二電容器電極
CH:通道
CTD:陰極
CTD1~CTD2:第一至第二陰極
CTE1~CTE2:第一至第二接觸電極
DA:顯示區域
DE:汲電極
DPL:顯示元件層
DR1~DR3:第一至第三方向
EA1~EA3:第一至第三暴露區域
EOL:扇出線
FPCB:撓性膜
GE:閘電極
GI1~GI2:第一至第二閘極絕緣層
GTL1~GTL2:第一至第二閘極層
IEA:層間絕緣層暴露區域
ILD:層間絕緣層
LDL:引線
MQW:主動層
NDA:非顯示區域
NSEM:n型半導體
OC:覆蓋層
PAD:焊墊部
PAD1~PAD5:第一至第五焊墊電極
PAS1~PAS3:第一至第三保護層
PCL:像素電路層
PSEM:p型半導體
SE:源電極
SCL:側面連接線
SDL1~SDL4:第一至第四源極金屬層
SSUB:基底基板
TFT:電晶體
TL:電晶體層
VIA1~VIA5:第一至第五通孔層

Claims (20)

  1. 一種顯示裝置，其包括： 一基板，包括一顯示區域以及一非顯示區域，該非顯示區域圍繞該顯示區域； 一電晶體層，位於該基板的一第一表面上，該電晶體層包括位於該顯示區域的一像素電路的一電晶體； 一焊墊部，位於該非顯示區域，並且該焊墊部電性連接該像素電路； 一第一通孔層，位於該電晶體層上，並且該第一通孔層與該焊墊部間隔開； 一第二通孔層，位於該第一通孔層上，並且該第二通孔層與該第一通孔層具有一段差，以暴露該第一通孔層的一上表面的一部分； 一第三通孔層，位於該第二通孔層上，並且該第三通孔層與該第二通孔層具有一段差，以暴露該第二通孔層的一上表面的一部分； 一顯示元件層，位於該顯示區域的該第三通孔層上，該顯示元件層包括與電晶體電性連接的一發光元件； 一引線，位於該基板的一第二表面上； 一側面連接線，位於該基板的該第一表面、該基板的該第二表面以及該基板的該第一表面與該第二表面之間的一側面上，該側面連接線使該焊墊部與該引線彼此電性連接；以及 一覆蓋層，覆蓋整個該側面連接線，並且該覆蓋層與從第二通孔層暴露的該第一通孔層的該上表面重疊。
  2. 根據請求項1所述之顯示裝置，其中該覆蓋層的一末端朝向該第二通孔層的一末端。
  3. 根據請求項1所述之顯示裝置，其中該覆蓋層與暴露的該第二通孔層的該上表面的至少一部分重疊，以及 其中該覆蓋層的一末端朝向該第三通孔層的一末端。
  4. 根據請求項1所述之顯示裝置，其中該覆蓋層包括一絕緣層，該絕緣層與該側面連接線直接接觸並且包含一黑色顏料。
  5. 根據請求項1所述之顯示裝置，其中該電晶體層進一步包括位於該電晶體上之一層間絕緣層，該層間絕緣層與該第一通孔層接觸，以及 其中該層間絕緣層包括暴露於該第一通孔層和該焊墊部的一部分。
  6. 根據請求項5所述之顯示裝置，其中該顯示元件層進一步包括： 一像素電極，位於該第三通孔層上，並且該像素電極與該發光元件電性連接；以及 一保護層，位於該像素電極及該焊墊部上，並且該保護層暴露該像素電極的一上表面的一部分以及該焊墊部的一上表面的一部分，以及 其中該保護層接觸該層間絕緣層、該第一通孔層、該第二通孔層和該第三通孔層暴露的該些部分。
  7. 根據請求項6所述之顯示裝置，其中該側面連接線位於該保護層上，並且該側面連接線與該層間絕緣層暴露的該部分重疊。
  8. 根據請求項6所述之顯示裝置，其中該覆蓋層的一末端朝向該第二通孔層的一末端，而該保護層插入在該覆蓋層的該末端與該第二通孔層的該末端之間。
  9. 根據請求項6所述之顯示裝置，其中該覆蓋層與暴露的該第二通孔層的該上表面的至少一部分重疊，以及 其中該覆蓋層的一末端朝向該第三通孔層的一末端，而該保護層插入在該覆蓋層的該末端與該第三通孔層的該末端之間。
  10. 根據請求項6所述之顯示裝置，其進一步包括： 一第一源極金屬層，位於該電晶體層上，並且該第一源極金屬層被該顯示區域的該第一通孔層覆蓋； 一第二源極金屬層，位於該顯示區域的該第一通孔層上，並且該第二源極金屬層被該第二通孔層覆蓋；以及 一第三源極金屬層，位於該顯示區域的該第二通孔層上，並且該第三源極金屬層被該第三通孔層覆蓋。
  11. 根據請求項10所述之顯示裝置，其中該焊墊部包括： 一第一焊墊電極，與該第一源極金屬層一同形成； 一第二焊墊電極，與該第二源極金屬層一同形成，並且該第二焊墊電極直接位於該第一焊墊電極上； 一第三焊墊電極，與該第三源極金屬層一同形成，並且該第三焊墊電極直接位於該第二焊墊電極上；以及 一第四焊墊電極，與該像素電極一同形成，並且該第四焊墊電極直接位於第三焊墊電極上，以及 其中該第一焊墊電極至第四焊墊電極的複數個暴露部分接觸該保護層。
  12. 根據請求項6所述之顯示裝置，其中該顯示元件層進一步包括： 一黑色各向異性導電膜，位於該顯示區域的該覆蓋層和該保護層的一部分上，該黑色各向異性導電膜包括一黑色顏料和複數個導電微粒，以及 其中該發光元件和該像素電極通過該導電微粒彼此電性連接。
  13. 根據請求項1所述之顯示裝置，其進一步包括： 一第二表面電極，位於該基板的該第二表面上；以及 一撓性薄膜，通過一導電黏合件電性連接到該第二表面電極， 其中該側面連接線通過該引線與該第二表面電極電性連接。
  14. 根據請求項1所述之顯示裝置，其中該發光元件包括：一覆晶型微型發光二極體元件。
  15. 一種拼接顯示裝置，其包括： 複數個顯示裝置；以及 一耦合區域，位於該複數個顯示裝置之間，並且該耦合區域將該複數個顯示裝置彼此連接， 其中該複數個顯示裝置中的至少一個包括： 一基板，包括一顯示區域以及一非顯示區域，該非顯示區域圍繞該顯示區域； 一電晶體層，位於該基板的一第一表面上，該電晶體層包括位於該顯示區域的一像素電路的一電晶體； 一焊墊部，位於該非顯示區域，並且該焊墊部電性連接該像素電路； 一第一通孔層，位於該電晶體層上，並且該第一通孔層與該焊墊部間隔開； 一第二通孔層，位於該第一通孔層上，並且該第二通孔層與該第一通孔層具有一段差，以暴露該第一通孔層的一上表面的一部分； 一第三通孔層，位於該第二通孔層上，並且該第三通孔層與該第二通孔層具有一段差，以暴露該第二通孔層的一上表面的一部分； 一顯示元件層，位於該顯示區域的該第三通孔層上，該顯示元件層包括與電晶體電性連接的一發光元件； 一引線，位於該基板的一第二表面上； 一側面連接線，位於該基板的該第一表面、該基板的該第二表面以及該基板的該第一表面與該第二表面之間的一側面上，該側面連接線使該焊墊部與該引線彼此電性連接；以及 一覆蓋層，覆蓋整個該側面連接線，並且該覆蓋層與從第二通孔層暴露的該第一通孔層的該上表面重疊，該覆蓋層包括一黑色顏料。
  16. 根據請求項15所述之拼接顯示裝置，其中該覆蓋層的一末端朝向該第二通孔層的一末端。
  17. 根據請求項15所述之拼接顯示裝置，其中該覆蓋層與暴露的該第二通孔層的該上表面的至少一部分重疊，以及 其中該覆蓋層的一末端朝向該第三通孔層的一末端。
  18. 根據請求項15所述之拼接顯示裝置，其中該顯示元件層進一步包括： 一像素電極，位於該第三通孔層上，並且該像素電極與該發光元件電性連接；以及 一保護層，位於該像素電極及該焊墊部上，並且該保護層暴露該像素電極的一上表面的一部分以及該焊墊部的一上表面的一部分，以及 其中該保護層接觸該第一通孔層、該第二通孔層及該第三通孔層暴露的該些部分。
  19. 根據請求項18所述之拼接顯示裝置，其中該覆蓋層的一末端朝向該第二通孔層的一末端，而該保護層插入在該覆蓋層的該末端與該第二通孔層的該末端之間。
  20. 根據請求項15所述之拼接顯示裝置，其中該發光元件包括：一覆晶型微型發光二極體元件。
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