KR20230116154A - 표시 장치 및 이를 포함하는 타일형 표시 장치 - Google Patents

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Abstract

표시 장치는, 기판; 기판의 상면 상에 제공되는 트랜지스터층; 트랜지스터층의 비표시 영역 상에 제공되는 패드부; 트랜지스터층 상에 배치되며, 패드부와 이격하는 제1 비아층; 제1 비아층과 단차를 형성하며, 제1 비아층 상에 배치되는 제2 비아층; 제2 비아층과 단차를 형성하며, 제2 비아층 상에 배치되는 제3 비아층; 제3 비아층 상에 배치되는 표시 소자층; 기판의 배면 상에 배치되는 리드 라인; 기판의 상면, 배면, 및 일 측면 상에 배치되며, 패드부와 리드 라인을 전기적으로 연결하는 측면 연결 라인; 및 측면 연결 라인을 전체적으로 커버하고, 제2 비아층으로부터 노출된 제1 비아층의 상면에 중첩하는 오버 코팅층을 포함한다.

Description

표시 장치 및 이를 포함하는 타일형 표시 장치{DISPLAY DEVICE AND TILED DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치 및 이를 포함하는 타일형 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다. 예를 들어, 대화면 표시 장치를 만들기 위하여 다수 개의 표시 장치를 연결한 타일드 표시 장치(tiled display)가 실용화되고 있다. 타일드 표시 장치는 소정의 크기를 갖는 다수 개의 표시 패널을 연결하여 대화면을 구현한다.
본 발명의 일 목적은 측면 연결 라인 전체 및 제2 비아층으로부터 노출된 제1 비아층의 노출된 상면을 커버하며, 블랙 안료를 포함하는 오버 코팅층을 포함하는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치를 포함하는 타일형 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 표시 영역 및 상기 표시 영역의 주변의 비표시 영역을 포함하는 기판; 상기 기판의 상면 상에 제공되며, 상기 표시 영역에 배치되는 화소 회로에 구비되는 트랜지스터를 포함하는 트랜지스터층; 상기 트랜지스터층의 상기 비표시 영역 상에 제공되며, 상기 화소 회로에 전기적으로 접속되는 패드부; 상기 트랜지스터층 상에 배치되며, 상기 패드부와 이격하는 제1 비아층; 상기 제1 비아층의 상면 일부를 노출하도록 상기 제1 비아층과 단차를 형성하며, 상기 제1 비아층 상에 배치되는 제2 비아층; 상기 제2 비아층의 상면 일부를 노출하도록 상기 제2 비아층과 단차를 형성하며, 상기 제2 비아층 상에 배치되는 제3 비아층; 상기 표시 영역의 상기 제3 비아층 상에 배치되며, 상기 트랜지스터에 전기적으로 연결되는 발광 소자를 포함하는 표시 소자층; 상기 기판의 배면 상에 배치되는 리드 라인; 상기 기판의 상기 상면, 상기 기판의 상기 배면, 및 상기 상면과 상기 배면 사이의 일 측면 상에 배치되며, 상기 패드부와 상기 리드 라인을 전기적으로 연결하는 측면 연결 라인; 및 상기 측면 연결 라인을 전체적으로 커버하고, 상기 제2 비아층으로부터 노출된 상기 제1 비아층의 상기 상면에 중첩하는 오버 코팅층을 포함할 수 있다.
일 실시예에 의하면, 상기 오버 코팅층의 일 단부는 상기 제2 비아층의 일 단부와 대향할 수 있다.
일 실시예에 의하면, 상기 오버 코팅층은 상기 제2 비아층의 상기 노출된 상면의 적어도 일부에 중첩하고, 상기 오버 코팅층의 일 단부는 상기 제3 비아층의 일 단부와 대향할 수 있다.
일 실시예에 의하면, 상기 오버 코팅층은 상기 측면 연결 라인에 직접 접촉하며, 블랙 안료를 포함할 수 있다.
일 실시예에 의하면, 상기 트랜지스터층은, 상기 트랜지스터 상에 배치되며, 상기 제1 비아층에 접촉하는 층간 절연층을 포함하고, 상기 층간 절연층은 상기 제1 비아층과 상기 패드부로부터 노출된 부분을 포함할 수 있다.
일 실시예에 의하면, 상기 표시 소자층은, 상기 제3 비아층 상에 배치되며, 상기 발광 소자에 전기적으로 접속되는 화소 전극; 및 상기 화소 전극의 상면 일부 및 상기 패드부의 상면 일부를 노출하며, 상기 화소 전극 및 상기 패드부 상에 배치되는 보호층을 포함할 수 있다. 상기 보호층은 상기 층간 절연층의 상기 노출된 부분, 상기 제1 비아층, 상기 제2 비아층, 및 상기 제3 비아층에 접촉할 수 있다.
일 실시예에 의하면, 상기 측면 연결 라인은 상기 층간 절연층의 상기 노출된 부분에 중첩하여 상기 보호층 상에 배치될 수 있다.
일 실시예에 의하면, 상기 오버 코팅층의 일 단부는 상기 보호층을 사이에 두고 상기 제2 비아층의 일 단부와 대향할 수 있다.
일 실시예에 의하면, 평면 상에서 볼 때, 상기 제2 비아층의 상기 일 단부는 제1 방향으로 직선으로 연장되는 형상을 가질 수 있다.
일 실시예에 의하면, 상기 오버 코팅층은 상기 제2 비아층의 상기 노출된 상면의 적어도 일부에 중첩하고, 상기 오버 코팅층의 일 단부는 상기 보호층을 사이에 두고 상기 제3 비아층의 일 단부와 대향할 수 있다.
일 실시예에 의하면, 평면 상에서 볼 때, 상기 제2 비아층의 상기 일 단부는 제1 방향으로 직선으로 연장되는 형상을 가질 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 트랜지스터층 상에 배치되며, 상기 표시 영역에서 상기 제1 비아층에 의해 커버되는 제1 소스 금속층; 상기 표시 영역에서 상기 제1 비아층 상에 배치되며, 상기 제2 비아층에 의해 커버되는 제2 소스 금속층; 상기 표시 영역에서 상기 제2 비아층 상에 배치되며, 상기 제3 비아층에 의해 커버되는 제3 소스 금속층을 더 포함할 수 있다.
일 실시예에 의하면, 상기 패드부는, 상기 제1 소스 금속층과 함께 형성되는 제1 패드 전극; 상기 제2 소스 금속층과 함께 형성되며, 상기 제1 패드 전극 상에 직접 배치되는 제2 패드 전극; 상기 제3 소스 금속층과 함께 형성되며, 상기 제2 패드 전극 상에 직접 배치되는 제3 패드 전극; 및 상기 화소 전극과 함께 형성되며, 상기 제3 패드 전극 상에 직접 배치되는 제4 패드 전극을 포함할 수 있다. 상기 제1 내지 제4 패드 전극들 각각의 일부는 상기 보호층에 접촉할 수 있다.
일 실시예에 의하면, 상기 표시 소자층은, 상기 표시 영역에서 상기 오버 코팅층의 일부 및 상기 보호층 상에 배치되고, 블랙 안료 및 미세 도전 입자들을 포함하는 블랙 이방성 도전 필름을 더 포함하고, 상기 발광 소자와 상기 화소 전극은 상기 미세 도전 입자들을 통해 전기적으로 연결될 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 기판의 상기 배면 상에 배치되는 배면 전극; 및 도전성 접착 부재를 통해 상기 배면 전극에 전기적으로 연결되는 연성 필름을 더 포함할 수 있다. 상기 측면 연결 라인은 상기 리드 라인을 통해 상기 배면 전극에 전기적으로 연결될 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 타일형 표시 장치는, 복수의 표시 장치들과 상기 복수의 표시 장치들 사이를 연결하는 결합 영역을 구비할 수 있다. 상기 복수의 표시 장치들 중 적어도 하나는, 표시 영역 및 상기 표시 영역의 주변의 비표시 영역을 포함하는 기판; 상기 기판의 상면 상에 제공되며, 상기 표시 영역에 배치되는 화소 회로에 구비되는 트랜지스터를 포함하는 트랜지스터층; 상기 트랜지스터층의 상기 비표시 영역 상에 제공되며, 상기 화소 회로에 전기적으로 접속되는 패드부; 상기 트랜지스터층 상에 배치되며, 상기 패드부와 이격하는 제1 비아층; 상기 제1 비아층의 상면 일부를 노출하도록 상기 제1 비아층과 단차를 형성하며, 상기 제1 비아층 상에 배치되는 제2 비아층; 상기 제2 비아층의 상면 일부를 노출하도록 상기 제2 비아층과 단차를 형성하며, 상기 제2 비아층 상에 배치되는 제3 비아층; 상기 표시 영역의 상기 제3 비아층 상에 배치되며, 상기 트랜지스터에 전기적으로 연결되는 발광 소자를 포함하는 표시 소자층; 상기 기판의 배면 상에 배치되는 리드 라인; 상기 기판의 상기 상면, 상기 기판의 상기 배면, 및 상기 상면과 상기 배면 사이의 일 측면 상에 배치되며, 상기 패드부와 상기 리드 라인을 전기적으로 연결하는 측면 연결 라인; 및 상기 측면 연결 라인을 전체적으로 커버하고, 상기 제2 비아층으로부터 노출된 상기 제1 비아층의 상기 상면에 중첩하며, 블랙 안료를 포함하는 오버 코팅층을 포함할 수 있다.
일 실시예에 의하면, 상기 오버 코팅층의 일 단부는 상기 제2 비아층의 일 단부와 대향할 수 있다.
일 실시예에 의하면, 상기 오버 코팅층은 상기 제2 비아층의 상기 노출된 상면의 적어도 일부에 중첩하고, 상기 오버 코팅층의 일 단부는 상기 제3 비아층의 일 단부와 대향할 수 있다.
일 실시예에 의하면, 상기 표시 소자층은, 상기 제3 비아층 상에 배치되며, 상기 발광 소자에 전기적으로 접속되는 화소 전극; 및 상기 화소 전극의 상면 일부 및 상기 패드부의 상면 일부를 노출하며, 상기 화소 전극 및 상기 패드부 상에 배치되는 보호층을 포함할 수 있다. 상기 보호층은 상기 제1 비아층, 상기 제2 비아층, 및 상기 제3 비아층에 접촉할 수 있다.
일 실시예에 의하면, 상기 오버 코팅층의 일 단부는 상기 보호층을 사이에 두고 상기 제2 비아층의 일 단부와 대향할 수 있다.
본 발명의 실시예들에 따른 표시 장치 및 이를 포함하는 타일형 표시 장치는 측면 연결 배선들 전체를 커버하는 오버 코팅층을 포함할 수 있다. 오버 코팅층은 기판 상에서 계단형으로 배치되는 비아층들 사이의 단차에 의한 댐에 막혀 형성될 수 있다. 따라서, 오버 코팅층은 기판 상의 비표시 영역에서 비아층들의 단차에 막혀 균일하게 일 방향으로 연장되는 단부를 가질 수 있으며, 오버 코팅층의 공정 산포(process capability, 공정 편차)가 감소될 수 있다. 특히, 패드 프린팅 공정으로 형성되는 오버 코팅층의 공정 산포가 감소되며, 이를 포함하는 표시 장치 제조 공정의 산포가 감소될 수 있다. 따라서, 표시 장치 및 이를 포함하는 타일형 표시 장치의 제조 공정의 신뢰도 및 영상 품질이 개선될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 도면이다.
도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 도면이다.
도 3은 도 1의 표시 장치에 포함되는 화소의 다른 일 예를 나타내는 도면이다.
도 4는 본 발명의 실시예들에 따른 타일형 표시 장치를 나타내는 도면이다.
도 5는 도 1의 표시 장치의 일 예를 나타내는 평면도이다.
도 6 및 도 7은 도 5의 표시 장치에 포함되는 화소 회로와 발광 소자의 연결 관계의 일 예들을 나타내는 도면들이다.
도 8은 도 5의 표시 장치에 포함되는 화소 회로 영역, 디먹스 영역, 팬 아웃 영역, 정전기 방전 영역, 및 비표시 영역의 일 예를 나타내는 도면이다.
도 9는 도 8의 정전기 방전 영역 및 팬 아웃 영역의 일부의 일 예를 나타내는 확대도이다.
도 10은 본 발명의 실시예들에 따른 표시 장치를 나타내는 사시도이다.
도 11은 도 10의 표시 장치의 배면의 일부의 일 예를 나타내는 도면이다.
도 12는 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 13a는 도 12의 표시 장치의 측면 연결 라인 및 비아층들의 일 예를 나타내는 사시도이다.
도 13b는 도 10의 표시 장치의 일 예를 나타내는 사시도이다.
도 14는 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 15는 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 16은 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 17은 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 18은 도 10의 표시 장치에 오버 코팅층을 형성하는 방법의 일 예를 나타내는 도면이다.
도 19는 도 10의 표시 장치에 오버 코팅층이 형성된 일 예를 나타내는 도면이다.
도 20은 도 10의 표시 장치에 오버 코팅층을 형성하는 방법의 일 예를 나타내는 도면이다.
도 21은 도 5의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 22는 도 22의 화소에 포함되는 화소 회로의 일 예를 나타내는 레이아웃 도면이다.
도 23은 도 4의 타일형 표시 장치에 포함되는 표시 장치들이 연결된 일 예를 나타내는 단면도이다.
도 24는 도 4의 타일형 표시 장치의 일 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 도면이고, 도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 도면이며, 도 3은 도 1의 표시 장치에 포함되는 화소의 다른 일 예를 나타내는 도면이다.
도 1, 도 2, 및 도 3을 참조하면, 표시 장치(1)는 화소(PX)들을 포함할 수 있다.
표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(1, 또는, 표시 패널)는 제1 방향(DR1)의 장변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 단변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(1)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 장치(1)는 평면형 표시 장치일 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 장치(1)는 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 장치(1)는 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
화소(PX)들 각각은 도 2 및 도 3과 같이 단위 화소(UP)로 표현될 수 있다. 단위 화소(UP) 각각은 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)을 포함할 수 있다. 도 2와 도 3에서는 단위 화소(UP)가 3 개의 화소들(SP1, SP2, SP3)을 포함하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 화소(SP1), 제2 화소(SP2), 및 제3 화소(SP3)는 서로 다른 색으로 발광할 수 있다. 제1 화소(SP1), 제2 화소(SP2), 및 제3 화소(SP3) 각각은 직사각형, 정사각형 또는 마름모의 평면 형태를 가질 수 있다. 예를 들어, 제1 화소(SP1), 제2 화소(SP2), 및 제3 화소(SP3) 각각은 도 2와 같이 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 또는, 제1 화소(SP1), 제2 화소(SP2), 및 제3 화소(SP3) 각각은 도 3과 같이 정사각형 또는 마름모의 평면 형태를 가질 수 있다.
일 실시예에서, 도 2에 도시된 바와 같이, 제1 화소(SP1), 제2 화소(SP2), 및 제3 화소(SP3)는 제1 방향(DR1)으로 배열될 수 있다.
또는, 제2 화소(SP2)와 제3 화소(SP3) 중에서 어느 하나와 제1 화소(SP1)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제1 화소(SP1)는 제2 방향(DR2)으로 배열될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제2 화소(SP2)는 제1 화소(SP1)에 대하여 제1 방향(DR1)으로 배열되고, 제3 화소(SP3)는 제1 화소(SP1)에 대하여 제2 방향(DR2)으로 배열될 수 있다.
제1 화소(SP1)는 제1 광을 발광하고, 제2 화소(SP2)는 제2 광을 발광하며, 제3 화소(SP3)는 제3 광을 발광할 수 있다. 여기서, 제1 광은 적색 파장 대역의 광이고, 제2 광은 녹색 파장 대역의 광이며, 제3 광은 청색 파장 대역의 광일 수 있다. 적색 파장 대역은 대략 600㎚ 내지 750㎚의 파장 대역이고, 녹색 파장 대역은 대략 480㎚ 내지 560㎚의 파장 대역이며, 청색 파장 대역은 대략 370㎚ 내지 460㎚의 파장 대역일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 화소(SP1), 제2 화소(SP2), 및 제3 화소(SP3) 각각은 광을 발광하는 발광 소자로서 무기 반도체를 갖는 무기 발광 소자를 포함할 수 있다. 예를 들어, 무기 발광 소자는 플립 칩(flip chip) 타입의 마이크로 LED(Light Emitting Diode)일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
도 2 및 도 3에 도시된 바와 같이, 제1 화소(SP1)의 면적, 제2 화소(SP2)의 면적, 및 제3 화소(SP3)의 면적은 실질적으로 동일할 수 있으나, 이에 한정되지 않는다. 여기서 화소의 면적은 해당 화소에 포함되는 발광 소자(또는, 광원)의 평면적 또는 발광 소자의 발광 영역의 평면적으로 이해될 수 있다.
제1 화소(SP1)의 면적, 제2 화소(SP2)의 면적, 및 제3 화소(SP3)의 면적 중에서 적어도 어느 하나는 또 다른 하나와 상이할 수 있다. 또는, 제1 화소(SP1)의 면적, 제2 화소(SP2)의 면적, 및 제3 화소(SP3)의 면적 중에서 어느 두 개는 실질적으로 동일하고, 나머지 하나는 상기 두 개와 상이할 수 있다. 또는, 제1 화소(SP1)의 면적, 제2 화소(SP2)의 면적, 및 제3 화소(SP3)의 면적은 서로 상이할 수 있다.
도 4는 본 발명의 실시예들에 따른 타일형 표시 장치를 나타내는 도면이다.
도 4를 참조하면, 타일형 표시 장치(TD)는 복수의 표시 장치들(10-1, 10-2, 10-3, 10-4)을 포함할 수 있다.
표시 장치들(10-1, 10-2, 10-3, 10-4)은 격자형으로 배열될 수 있으나, 이에 한정되지 않는다. 표시 장치들(10-1, 10-2, 10-3, 10-4)이 제1 방향(DR1, 또는, X축 방향) 또는 제2 방향(DR2, 또는, Y축 방향)으로 연결됨으로써, 타일형 표시 장치(TD)는 특정 형상을 가질 수 있다. 예를 들어, 표시 장치들(10-1, 10-2, 10-3, 10-4) 각각은 서로 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 표시 장치들(10-1, 10-2, 10-3, 10-4) 중 적어도 일부는 나머지와 다른 크기를 가질 수도 있다.
표시 장치(10-1, 10-2, 10-3, 10-4)들은 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)를 포함할 수 있다. 표시 장치들(10-1, 10-2, 10-3, 10-4)의 개수 및 결합 관계는 도 4의 실시예에 한정되지 않는다. 표시 장치들(10-1, 10-2, 10-3, 10-4)의 개수는 표시 장치들(10-1, 10-2, 10-3, 10-4)의 크기 및/또는 타일형 표시 장치(TD)의 크기에 따라 결정될 수 있다.
제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)은 소정의 장착 프레임에 고정되어 대화면의 영상을 구현할 수 있다.
제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4) 각각은 장변과 단변을 포함하는 직사각형 형상일 수 있다. 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)은 장변 또는 단변이 서로 연결되며 배치될 수 있다. 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4) 중 일부는 타일형 표시 장치(TD)의 가장자리에 배치되어, 타일형 표시 장치(TD)의 일변을 이룰 수 있다. 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)의 다른 일부는 타일형 표시 장치(TD)의 모서리에 배치될 수 있고, 타일형 표시 장치(TD)의 인접한 두 개의 변을 형성할 수 있다. 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)의 또 다른 일부는 타일형 표시 장치(TD)의 내부에 배치될 수 있고, 다른 표시 장치들에 의해 둘러싸일 수 있다.
제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4) 각각은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 단위 화소(UP)들을 포함하고, 영상을 표시할 수 있다. 단위 화소(UP) 각각은 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)을 포함할 수 있다. 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각은 마이크로 발광 다이오드(Micro LED)를 포함할 수 있다. 다만, 이는 예시적인 것으로서, 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각은 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 양자점 발광층을 포함하는 양자점 발광 소자(Quantum Dot LED), 및 무기 반도체를 포함하는 무기 발광 다이오드(Inorganic LED) 중 하나를 포함할 수 있다. 이하에서는, 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각이 마이크로 발광 다이오드를 포함하는 것을 전제로 설명하기로 한다.
비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치되며, 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다. 비표시 영역(NDA)은 영상을 표시하지 않을 수 있다.
제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)은 표시 영역(DA)에서 복수의 행과 열을 따라 배열된 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)을 포함할 수 있다. 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각은 화소 정의막 또는 뱅크에 의해 정의되는 발광 영역 또는 개구 영역을 포함할 수 있고, 발광 영역 또는 개구 영역을 통해 소정의 피크 파장을 갖는 광을 방출할 수 있다. 발광 영역은 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각의 발광 소자에서 생성된 광이 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)의 외부로 방출되는 영역일 수 있다.
제1, 제2, 및 제3 화소들(SP1, SP2, SP3)은 표시 영역(DA)의 제1 방향(DR1)을 따라 순차적으로 반복 배치될 수 있다.
타일형 표시 장치(TD)는 전체적으로 평면적 형상을 가질 수 있으나, 이에 한정되지 않는다. 타일형 표시 장치(TD)는 입체적 형상을 가짐으로써, 사용자에게 입체감을 줄 수 있다. 예를 들어, 타일형 표시 장치(TD)가 입체적 형상을 갖는 경우, 표시 장치들(10) 중 적어도 일부는 커브드(Curved) 형상을 가질 수 있다. 다른 예를 들어, 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4) 각각은 평면 형상을 갖고 서로 소정의 각도로 연결됨으로써, 타일형 표시 장치(TD)는 입체적 형상을 가질 수 있다.
타일형 표시 장치(TD)는 표시 영역(DA)들 사이에 배치되는 결합 영역(SM)을 포함할 수 있다. 타일형 표시 장치(TD)는 인접한 표시 장치들 각각의 비표시 영역(NDA)이 연결되어 형성될 수 있다. 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)은 결합 영역(SM)에 배치되는 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다.
제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4) 각각의 표시 영역(DA)들 사이의 거리는 결합 영역(SM)이 사용자에게 인지되지 않을 정도로 가까울 수 있다. 예를 들어, 제1 표시 장치(10-1)의 화소들과 제2 표시 장치(10-2)의 화소들 사이의 제1 수평 화소 피치(HPP1)는 제2 표시 장치(10-2)의 화소들 사이의 제2 수평 화소 피치(HPP2)와 실질적으로 동일할 수 있다. 제1 표시 장치(10-1)의 화소들과 제3 표시 장치(10-3)의 화소들 사이의 제1 수직 화소 피치(VPP1)는 제3 표시 장치(10-3)의 화소들 사이의 제2 수직 화소 피치(VPP2)와 실질적으로 동일할 수 있다.
따라서, 타일형 표시 장치(TD)는 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4) 사이의 결합 영역(SM)이 사용자에게 인지되는 것을 방지함으로써, 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4) 사이의 단절감을 개선하고 영상의 몰입도를 향상시킬 수 있다.
도 5는 도 1의 표시 장치의 일 예를 나타내는 평면도이다.
도 4 및 도 5를 참조하면, 표시 장치(10)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
도 4의 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)은 도 5를 참조하여 설명되는 표시 장치(10)와 동일하거나 유사한 구성을 가질 수 있다.
일 실시예에서, 표시 영역(DA)은 화소 회로 영역(CCA), 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방전 영역(ESA)을 포함할 수 있다. 일 실시예에서, 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방전 영역(ESA)은 표시 영역(DA)의 적어도 일측의 가장자리에 배치될 수 있다.
도 5에는 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방전 영역(ESA)이 표시 영역(DA)의 상측 가장자리에 배치된 것으로 도시되어 있으나, 이들의 배치 위치는 이에 한정되지 않는다. 다른 예를 들어, 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방전 영역(ESA)의 적어도 하나는 표시 장치(10)의 하측 가장자리, 좌측 가장자리, 및 우측 가장자리 중 적어도 하나에 더 배치될 수 있다.
비표시 영역(NDA)은 복수의 패드부(PAD)들을 포함할 수 있다. 일 실시예에서, 패드부(PAD)는 소정의 신호선들을 통해 표시 장치(10)의 배면에 배치되는 각종 구동 회로와 표시 영역(DA)의 회로들을 전기적으로 연결할 수 있다.
단위 화소(UP)는 제1, 제2, 및 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1, 제2, 및 제3 화소(SP1, SP2, SP3)는 각각 제1 화소 전극(ETL1, 또는, 애노드(AND), 화소 전극) 및 제2 화소 전극(ETL2, 또는, 캐소드(CTD), 공통 전극)을 포함할 수 있다. 예를 들어, 화소 행들 각각에서, 제1 화소(SP1)의 제1 및 제2 화소 전극들(ETL1, ETL2), 제2 화소(SP2)의 제1 및 제2 화소 전극들(ETL1, ETL2), 및 제3 화소(SP3)의 제1 및 제2 화소 전극들(ETL1, ETL2)의 제1 방향(DR1)으로의 배열이 반복될 수 있다.
제1 화소(SP1)는 제1 화소 전극(ETL1) 및 제2 화소 전극(ETL2)에 전기적으로 연결된 제1 발광 소자(ED1)를 포함할 수 있다. 나아가, 제1 화소(SP1)는 이에 포함되는 제1 화소 전극(ETL1)을 통해 제1 발광 소자(ED1)에 전기적으로 연결되는 제1 화소 회로(PC1)를 더 포함할 수 있다.
제2 화소(SP2)는 제1 화소 전극(ETL1) 및 제2 화소 전극(ETL2)에 전기적으로 연결된 제2 발광 소자(ED2)를 포함할 수 있다. 제2 화소(SP2)는 이에 포함되는 제1 화소 전극(ETL1)을 통해 제2 발광 소자(ED2)에 전기적으로 연결되는 제2 화소 회로(PC2)를 더 포함할 수 있다.
제3 화소(SP3)는 제1 화소 전극(ETL1) 및 제2 화소 전극(ETL2)에 전기적으로 연결된 제3 발광 소자(ED3)를 포함할 수 있다. 제3 화소(SP3)는 이에 포함되는 제1 화소 전극(ETL1)을 통해 제3 발광 소자(ED3)에 전기적으로 연결되는 제3 화소 회로(PC3)를 더 포함할 수 있다.
일 실시예에서, 제1 발광 소자(ED1), 제2 발광 소자(ED2), 및 제3 발광 소자(ED3) 각각은 이에 대응하는 제1 화소 전극(ETL1) 및 제2 화소 전극(ETL2) 상에 중첩하여 배치될 수 있다. 제1 화소 회로(PC1), 제2 화소 회로(PC2), 및 제3 화소 회로(PC3)는 제1 화소 전극(ETL1) 및 제2 화소 전극(ETL2)의 하부에 배치될 수 있다.
이하, 설명의 편의를 위해, 도면 상에서 제1 화소(SP1)의 제1 및 제2 화소 전극들(ETL1, ETL2) 및/또는 제1 발광 소자(ED1)를 제1 화소(SP1)로 설명하기로 한다. 마찬가지로, 제2 화소(SP2)의 제1 및 제2 화소 전극들(ETL1, ETL2) 및/또는 제2 발광 소자(ED2)를 제2 화소(SP2)로 설명하고, 제3 화소(SP3)의 제1 및 제2 화소 전극들(ETL1, ETL2) 및/또는 제3 발광 소자(ED3)를 제3 화소(SP3)로 설명하기로 한다. 또한, 단위 화소(UP) 각각은 상기와 같이 정의된 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)을 포함하는 구성인 것을 전제로 설명하기로 한다.
또한, 도 5에는 하나의 화소에 하나의 발광 소자가 배치되는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각은 적어도 두 개의 발광 소자들을 포함할 수 있다. 예를 들어, 제1, 제2, 및 제3 화소들(SP1, SP2, SP3) 각각은 메인 발광 소자 및 리페어 발광 소자를 포함할 수 있다.
한편, 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)은 정전기 방전 영역(ESA), 팬 아웃 영역(FOA), 디먹스 영역(DMA), 및 화소 회로 영역(CCA)에 배치될 수 있다.
단위 화소(UP)들은 실질적으로 균일한 화소 피치를 갖도록 배열될 수 있다. 예를 들어, 제1 방향(DR1)으로 인접한 단위 화소(UP)들 사이의 화소 피치들(예를 들어, 가로 간격들)이 실질적으로 균일할 수 있다. 또한, 제2 방향(DR2)으로 인접한 단위 화소(UP)들 사이의 화소 피치들(예를 들어, 세로 간격들)이 실질적으로 균일할 수 있다.
단위 화소(UP)들은 복수의 화소 행들 및 단위 화소 열들을 따라 배열될 수 있다. 예를 들어, 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)은 제1 내지 제9 화소 행들(PROW1, PROW2, PROW3, PROW4, PROW5, PROW6, PROW7, PROW8, PROW9)에 내에서 배열될 수 있다. 제1 내지 제9 화소 행(PROW1, PROW2, PROW3, PROW4, PROW5, PROW6, PROW7, PROW8, PROW9)은 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다. 실제 발광 영역들을 포함하는 제1 내지 제9 화소 행들(PROW1, PROW2, PROW3, PROW4, PROW5, PROW6, PROW7, PROW8, PROW9)이 균일한 간격으로 배열되어야 영상의 이질감 등이 최소화될 수 있으므로, 제1 내지 제9 화소 행들(PROW1, PROW2, PROW3, PROW4, PROW5, PROW6, PROW7, PROW8, PROW9)은 실질적으로 동일한 간격으로 배열될 수 있다. 나아가, 도 4에 도시된 바와 같이, 전체 화소 행들은 균일한 간격으로 배열될 수 있다.
화소 회로(PC)는 화소 회로 영역(CCA)에 배치될 수 있다. 화소 회로(PC)는 제1, 제2, 및 제3 화소 회로들(PC1, PC2, PC3)을 포함할 수 있다. 제1 화소 회로(PC1)는 제1 화소(SP1)의 제1 발광 소자(ED1)에 구동 전류를 공급할 수 있고, 제2 화소 회로(PC2)는 제2 화소(SP2)의 제2 발광 소자(ED2)에 구동 전류를 공급할 수 있으며, 제3 화소 회로(PC3)는 제3 화소(SP3)의 제3 발광 소자(ED3)에 구동 전류를 공급할 수 있다.
화소 회로(PC)는 회로 행들을 따라 배열될 수 있다. 제1, 제2, 및 제3 화소 회로들(PC1, PC2, PC3)은 제1 내지 제9 회로 행들(CROW1, CROW2, CROW3, CROW4, CROW5, CROW6, CROW7, CROW8, CROW9)에서 제1 방향(DR1)으로 반복하여 배열될 수 있다. 제1 내지 제9 회로 행들(CROW1, CROW2, CROW3, CROW4, CROW5, CROW6, CROW7, CROW8, CROW9)은 제2 방향(DR2)으로 순차적으로 배열될 수 있다.
제1 화소 행(PROW1)은 표시 영역(DA)의 최외곽(예를 들어, 최상단)에 배치될 수 있다. 제1 화소 행(PROW1)은 표시 영역(DA)의 일측 가장자리 또는 상측 가장자리에 배치될 수 있다.
정전기 방전 영역(ESA)의 정전기 방전 회로는 제1, 제2, 및 제3 화소들(SP1, SP2, SP3, 예를 들어, 제1 화소 전극(ETL1) 및 제2 화소 전극(ETL2))과 다른 층에 배치될 수 있다. 일 실시예에서, 제1 화소 행(PROW1)은 정전기 방전 영역(ESA)과 중첩할 수 있다. 이에 따라, 비표시 영역(NDA)의 면적이 최소화 및/또는 저감될 수 있다.
제1 화소 행(PROW1)과 제1 회로 행(CROW1)은 전기적으로 연결될 수 있다. 예를 들어, 제1 화소 행(PROW1)의 화소들(SP1, SP2, SP3)은 제1 회로 행(CROW1)의 화소 회로들(PC1, PC2, PC3)에 각각 연결될 수 있다.
일 실시예에서, 제1 화소 행(PROW1)과 제1 회로 행(CROW1)은 소정의 다른 구성을 사이에 두고 제2 방향(DR2)으로 이격할 수 있다. 예를 들어, 제1 화소 행(PROW1)과 제1 회로 행(CROW1) 사이에 제2 화소 행(PROW2)이 배치될 수 있다. 또한, 일 실시예에서, 제1 화소 행(PROW1)과 제1 회로 행(CROW1) 사이에 팬 아웃 영역(FOA)이 배치될 수 있다. 팬 아웃 영역(FOA)의 팬 아웃 라인들은 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)과 다른 층에 배치될 수 있다. 즉, 비표시 영역(NDA)을 최소화하기 위해 팬 아웃 영역(FOA)이 표시 영역(DA) 내부에 배치될 수 있다.
팬 아웃 영역(FOA)의 팬 아웃 라인들은 화소 회로(PC)와 동일한 층에 형성될 수 있다. 예를 들어, 팬 아웃 라인들이 표시 영역(DA) 내에 제1 회로 행(CROW1)이 원래 배치되어야 할 공간에 형성될 수 있다. 또한, 제1 화소 행(PROW1)과 제2 화소 행(PROW2)은 다른 화소 행들의 간격과 동일하게 유지되어야 하므로, 제1 회로 행(CROW1)이 제2 화소 행(PROW2)보다 하측(또는, 내측)에 배치될 수 있다.
제2 화소 행(PROW2)은 제1 화소 행(PROW1)보다 표시 영역(DA)의 내측에 배치될 수 있다. 일 실시예에서, 제2 화소 행(PROW2)은 팬 아웃 영역(FOA)과 중첩할 수 있다.
제2 화소 행(PROW2)과 제2 회로 행(CROW2)은 제2 방향(DR2)으로 이격할 수 있다. 일 실시예에서, 제2 화소 행(PROW2)과 제2 회로 행(CROW2) 사이에 제1 회로 행(CROW1) 및 제3 화소 행(PROW3)이 배치될 수 있다.
일 실시예에서, 제2 회로 행(CROW2)은 제3 화소 행(PROW3)과 제4 화소 행(PROW4) 사이에 배치될 수 있다. 제2 화소 행(PROW2)과 제2 회로 행(CROW2)은 전기적으로 연결될 수 있다. 예를 들어, 제2 화소 행(PROW2)의 화소들(SP1, SP2, SP3)은 제2 회로 행(CROW2)의 화소 회로들(PC1, PC2, PC3)에 각각 연결될 수 있다.
일 실시예에서, 디먹스(DMX)들을 포함하는 디먹스 영역(DMA)은 제2 화소 행(PROW2)과 제1 회로 행(CROW1) 사이에 배치될 수 있다. 디먹스(DMX)는 팬 아웃 라인으로부터 제공되는 데이터 신호(또는, 데이터 전압)을 시분할로 대응하는 데이터선들에 공급할 수 있다.
디먹스(DMX)들은 화소 회로(PC)와 동일한 층에 형성될 수 있다. 예를 들어, 디먹스(DMX)들은 원래 제2 회로 행(CROW2)이 배치되어야 할 공간에 형성될 수 있다. 또한, 제2 화소 행(PROW2)과 제3 화소 행(PROW3)은 다른 화소 행들의 간격과 동일하게 유지되어야 하므로, 제2 회로 행(CROW2)은 제3 화소 행(PROW3)보다 하측(또는, 내측)에 배치될 수 있다.
제3 화소 행(PROW3)은 제2 화소 행(PROW2)보다 표시 영역(DA)의 내측에 배치될 수 있다. 제3 화소 행(PROW3)과 제3 회로 행(CROW3)은 제2 방향(DR2)으로 이격할 수 있다. 제3 화소 행(PROW3)과 제3 회로 행(CROW3) 사이에 제2 회로 행(CROW2)이 배치될 수 있다.
제4 및 제5 화소 행들(PROW4, PROW5)은 제3 화소 행(PROW3)보다 표시 영역(DA)의 내측에 배치될 수 있다. 제4 화소 행(PROW4)과 제4 회로 행(CROW4)은 제2 방향(DR2)으로 인접할 수 있고, 제5 화소 행(PROW5)과 제5 회로 행(CROW5)은 제2 방향(DR2)으로 인접할 수 있다. 일 실시예에서, 제4 및 제5 회로 행들(CROW4, CROW5)은 제4 화소행(PROW4)과 제5 화소 행(PROW5) 사이에 배치될 수 있다.
제6 및 제7 화소 행들(PROW6, PROW7)은 제5 화소 행(PROW5)보다 표시 영역(DA)의 내측에 배치될 수 있다. 제6 및 제7 화소 행들(PROW6, PROW7)은 화소 회로 영역(CCA)에 배치될 수 있다. 제6 화소 행(PROW6)과 제6 회로 행(CROW6)은 제2 방향(DR2)으로 인접할 수 있고, 제7 화소 행(PROW7)과 제7 회로 행(CROW7)은 제2 방향(DR2)으로 인접할 수 있다. 제6 및 제7 회로 행들(CROW6, CROW7)은 제6 화소 행(PROW6)과 제7 화소 행(PROW7) 사이에 배치될 수 있다.
앞서 설명한 바와 같이, 화소 행들 각각은 균일한 간격을 유지해야 하므로, 제5 화소 행(PROW5)과 제6 화소 행(PROW6) 사이에는 2개의 회로 행들이 배치될 만큼의 공간이 형성될 수 있다. 해당 공간에는 소정의 신호선들이 배치/연장될 수 있다. 예를 들어, 상기 빈 공간에 게이트 구동부의 스테이지들이 배치될 수 있다.
제8 및 제9 화소 행들(PROW8, PROW9) 및 제8 및 제9 회로 행들(CORW8, CROW9)의 배치 및 구성은 제6 및 제7 화소 행들(PROW6, PROW6) 및 제6 및 제7 회로 행들(CROW6, CROW7)의 배치 및 구성과 실질적으로 동일할 수 있다.
또한, 제7 화소 행(PROW7)과 제8 화소 행(PROW8) 사이에는 2개의 회로 행들이 배치될 만큼의 공간이 형성될 수 있다.
일 실시예에서, 화소 회로(PC)를 구동하기 위한 게이트 신호들을 출력하는 게이트 구동부는 화소 회로 영역(CCA) 내에 배치될 수 있다. 예를 들어, 제1, 제2, 및 제3 화소 회로들(PC1, PC2, PC3)이 배치되지 않는 빈 공간에 게이트 구동부의 스테이지들이 배치될 수 있다.
이와 같이, 표시 장치(10)의 표시 영역(DA) 내에서 제1 내지 제3 회로 행들(CROW1, CROW2, CROW3)의 위치 변경에 의해 디먹스 영역(DMA), 팬 아웃 영역(FOA), 및 정전기 방전 영역(ESA)이 표시 영역(DA) 내에 포함될 수 있다. 따라서, 표시 장치(10)의 비표시 영역(NDA)이 최소화될 수 있다.
나아가, 타일형 표시 장치(TD)는 비표시 영역(NDA)의 최소화를 통해 표시 장치(10)들 사이의 간격을 최소화함으로써, 인접한 표시 장치(10)들 사이의 화소 피치가 표시 장치(10)들 각각의 내부의 화소 피치와 동일하게 설계될 수 있다. 따라서, 사용자가 표시 장치(10)들 사이의 결합 영역(SM)을 인지하는 것이 방지 또는 최소화되고, 표시 장치(10)들 사이의 단절감이 개선되어 영상의 몰입도가 향상될 수 있다.
도 6 및 도 7은 도 5의 표시 장치에 포함되는 화소 회로와 발광 소자의 연결 관계의 일 예들을 나타내는 도면들이다.
도 5, 도 6, 및 도 7을 참조하면, 화소(SP)는 화소 회로(PC), 제1 및 제2 화소 전극들(ETL1, ETL2), 및 발광 소자(ED)를 포함할 수 있다.
일 실시예에서, 발광 소자(ED)는 제1 및 제2 화소 전극들(ETL1, ETL2)에 접촉하며, 제1 및 제2 화소 전극들(ETL1, ETL2) 상에 배치될 수 있다. 예를 들어, 제1 화소 전극(ETL1)은 애노드로서 발광 소자(ED)에 접속되고, 제2 화소 전극(ETL2)은 캐소드로서 발광 소자(ED)에 접속될 수 있다.
또한, 제1 화소 전극(ETL1)은 화소 회로(PC)에 전기적으로 접속될 수 있다. 예를 들어, 제1 화소 전극(ETL1)은 화소 회로(PC)의 트랜지스터(TFT)에 접속될 수 있다. 화소 회로(PC)는 복수의 트랜지스터들 및 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PC)는 도 21과 같은 회로 형태를 가질 수 있다.
일 실시예에서, 도 6에 도시된 바와 같이, 평면 상에서 볼 때, 화소 회로(PC)는 발광 소자(ED)보다 하측에 배치될 수 있다. 예를 들어, 도 6의 화소(SP)는 제4 화소 행(PROW4)과 제4 회로 행(CROW4)의 연결 관계에 적용될 수 있다.
일 실시예에서, 도 7에 도시된 바와 같이, 평면 상에서 볼 때, 화소 회로(PC)는 발광 소자(ED)보다 상측에 배치될 수 있다. 예를 들어, 도 7의 화소(SP)는 제5 화소 행(PROW5)과 제5 회로 행(CROW5)의 연결 관계에 적용될 수 있다.
도 8은 도 5의 표시 장치에 포함되는 화소 회로 영역, 디먹스 영역, 팬 아웃 영역, 정전기 방전 영역, 및 비표시 영역의 일 예를 나타내는 도면이다.
도 5 및 도 8을 참조하면, 표시 장치들(10) 각각은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 설명의 편의를 위해 도 8에서는 화소 행들의 도시가 생략되었다.
표시 영역(DA)은 정전기 방전 영역(ESA), 팬 아웃 영역(FOA), 디먹스 영역(DMA), 및 화소 회로 영역(CCA)을 포함할 수 있다. 일 실시예에서, 정전기 방전 영역(ESA), 팬 아웃 영역(FOA), 및 디먹스 영역(DMA)은 표시 영역(DA)의 적어도 일측의 가장자리에 배치될 수 있다. 예를 들어, 정전기 방전 영역(ESA), 팬 아웃 영역(FOA), 및 디먹스 영역(DMA)은 표시 영역(DA)의 상측 가장자리에 배치될 수 있다. 다른 예를 들어, 정전기 방전 영역(ESA), 팬 아웃 영역(FOA), 및 디먹스 영역(DMA)은 좌우측 가장자리 또는 상하측 가장자리에 배치될 수 있다. 또 다른 예를 들어, 정전기 방전 영역(ESA), 팬 아웃 영역(FOA), 및 디먹스 영역(DMA) 중 적어도 하나는 표시 장치(10)의 적어도 일측 가장자리에 배치될 수 있다. 비표시 영역(NDA)은 패드부(PAD)를 포함할 수 있다.
정전기 방전 영역(ESA)은 정전기 방전 회로(ESD)들을 포함할 수 있다. 일 실시예에서, 정전기 방전 회로(ESD)는 제1 화소 행(PROW1)의 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)의 적어도 일부와 중첩할 수 있다.
정전기 방전 회로(ESD)는 팬 아웃 라인(FOL), 디먹스(DMX), 및 화소 회로(PC)를 정전기로부터 보호할 수 있다. 정전기 방전 회로(ESD)는 외부에서 유입된 정전기를 방전시켜 정전기가 표시 영역(DA)으로 유입되는 것을 방지할 수 있다.
팬 아웃 영역(FOA)은 팬 아웃 라인(FOL)들을 포함할 수 있다. 일 실시예에서, 팬 아웃 라인(FOL)들은 제2 화소 행(PROW2)의 제1, 제2, 및 제3 화소들(SP1, SP2, SP3)과 중첩할 수 있다.
일 실시예에서, 팬 아웃 라인(FOL)은 패드부(PAD)로부터 디먹스(DMX)까지 연장될 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 수신된 데이터 전압(데이터 신호)을 디먹스(DMX)에 공급할 수 있다.
일 실시에에서, 팬 아웃 라인(FOL)은 패드부(PAD)로부터 화소 회로 영역(CCA)까지 연장될 수 있다. 팬 아웃 라인(FOL)은 패드부(PAD)로부터 수신된 클럭 신호를 게이트 구동부를 구동하는 클럭 라인에 공급할 수 있고, 패드부(PAD)로부터 수신된 전원 전압 또는 제어 전압을 게이트 구동부를 구동하는 소정의 전압 라인에 공급할 수 있다.
디먹스 영역(DMA)은 디먹스(DMX)들을 포함할 수 있다. 디먹스(DMX)는 팬 아웃 라인(FOL)으로부터 수신된 데이터 전압을 제1, 제2, 및 제3 데이터 라인들(DL1, DL2, DL3)에 시분할로 공급할 수 있다. 표시 장치들(10) 각각은 디먹스(DMX)를 포함함으로써, 팬 아웃 라인(FOL)의 개수가 감소되고, 팬 아웃 영역(FOA)의 면적이 감소될 수 있다.
화소 회로 영역(CCA)은 데이터 라인(DL)을 포함할 수 있다. 또한, 화소 회로 영역(CCA)은 화소 회로(PC)를 구동하기 위한 게이트 라인들 및 게이트 구동부를 더 포함할 수 있다.
데이터 라인(DL)은 디먹스(DMX) 및 화소 회로(PC) 사이에 접속될 수 있다. 데이터 라인(DL)은 제2 방향(DR2)으로 연장되고 제1 방향(DR1)으로 서로 이격될 수 있다. 데이터 라인(DL)은 디먹스(DMX)로부터 수신된 데이터 전압을 화소 회로(PC)에 공급할 수 있다. 데이터 라인(DL)은 제1, 제2, 및 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다.
제1 데이터 라인(DL1)은 각각의 화소 열의 제1 화소 회로(PC1)들에 연결될 수 있다. 제1 데이터 라인(DL1)은 화소 열 각각에 배치된 제1 화소 회로(PC1)들에 순차적으로 데이터 전압을 공급할 수 있다. 여기서, 화소 열은 제1, 제2 및 제3 화소들(SP1, SP2, SP3)로 구성되는 단위 화소(UP)의 제2 방향(DR2)으로의 배열에 상응할 수 있다.
제2 데이터 라인(DL2)은 각각의 화소 열의 제2 화소 회로(PC2)들에 연결될 수 있다. 제2 데이터 라인(DL2)은 화소 열 각각에 배치된 제2 화소 회로(PC2)들에 순차적으로 데이터 전압을 공급할 수 있다.
제3 데이터 라인(DL3)은 각각의 화소 열의 제3 화소 회로(PC3)들에 연결될 수 있다. 제3 데이터 라인(DL3)은 화소 열 각각에 배치된 제3 화소 회로(PC3)들에 순차적으로 데이터 전압을 공급할 수 있다.
도 9는 도 8의 정전기 방전 영역 및 팬 아웃 영역의 일부의 일 예를 나타내는 확대도이다.
도 8 및 도 9를 참조하면, 패드부(PAD)에 접속된 팬 아웃 라인(FOL)은 제1 라인 저항(R1) 및 제2 라인 저항(R2)을 포함할 수 있다. 일 실시예에서, 제1 및 제2 라인 저항들(R1, R2) 각각은 지그재그 패턴으로 형성될 수 있다.
제1 및 제2 라인 저항들(R1, R2) 각각의 길이는 팬 아웃 라인(FOL)의 위치에 따라 다르게 설계될 수 있다. 예를 들어, 팬 아웃 라인(FOL)들의 제1 및 제2 라인 저항들(R1, R2)의 길이를 각각 조절하여 팬 아웃 라인(FOL)들이 실질적으로 동일한 저항 값을 가질 수 있다.
정전기 방전 회로(ESD)는 팬 아웃 라인(FOL)에 인접하게 배치될 수 있다. 정전기 방전 회로(ESD)들 중 일부는 팬 아웃 라인(FOL) 및 게이트 오프 전압 라인(VGHL) 사이에 접속될 수 있고, 정전기 방전 회로(ESD)들 중 다른 일부는 게이트 온 전압 라인(VGLL) 사이에 접속될 수 있다.
게이트 오프 전압 라인(VGHL)은 표시 영역(DA)에 포함되는 트랜지스터를 턴 오프시키는 게이트 오프 전압을 전달하는 신호선일 수 있다. 게이트 온 전압 라인(VGLL)은 표시 영역(DA)에 포함되는 트랜지스터를 턴 온시키는 게이트 온 전압을 전달하는 신호선일 수 있다. 게이트 오프 전압이 논리 하이 레벨이면, 게이트 온 전압은 논리 로우 레벨일 수 있다. 반대로, 게이트 오프 전압이 논리 로우 레벨이면, 게이트 온 전압은 논리 하이 레벨일 수 있다.
정전기 방전 회로(ESD)는 팬 아웃 라인(FOL)의 제1 및 제2 라인 저항들(R1, R2) 사이의 부분에 접속될 수 있으나, 이에 한정되지 않는다. 정전기 방전 회로(ESD)는 외부에서 유입된 정전기를 방전시켜, 정전기가 표시 영역(DA)으로 유입되는 것을 방지할 수 있다.
도 10은 본 발명의 실시예들에 따른 표시 장치를 나타내는 사시도이고, 도 11은 도 10의 표시 장치의 배면의 일부의 일 예를 나타내는 도면이다.
도 10은 패드부(PAD) 및 측면 연결 라인(SCL)의 구성을 중심으로 개략적으로 도시되어 있으며, 이를 중심으로 설명하기로 한다. 또한, 도 11은 기판(SUB)의 배면(BS)에서 측면 연결 라인(SCL)이 다른 구성들과 연결되는 일 예를 도시하고 있다.
도 5, 도 10, 및 도 11을 참조하면, 표시 장치(10)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함하는 기판(SUB), 기판의 상면(US)에 배치되는 패드부(PAD), 및 기판(SUB)의 상면(US), 배면(BS), 및 상면(US)과 배면(BS) 사이의 측면(SS) 상에 배치되는 측면 연결 라인(SCL)을 포함할 수 있다.
기판(SUB)의 상면(US)과 배면(BS)은 제3 방향(DR3)에 대하여 상호 대향할 수 있다.
일 실시예에서, 기판(SUB)은 상면(US)과 측면(SS) 사이의 모서리 및 배면(BS)과 측면(SS) 사이의 모서리에 챔퍼(chamfer) 가공되어 형성되는 챔퍼면(CHM)을 포함할 수 있다. 챔퍼면(CHM)에 의해 기판(SUB)의 측면(SS)은 소정의 경사도를 가질 수 있다. 이에 따라, 기판(SUB)의 상면(US), 측면(SS), 및 배면(BS)을 감싸는 측면 연결 라인(SCL)의 단선이 방지될 수 있다.
패드부(PAD)는 기판(SUB)의 상면(US)의 비표시 영역(NDA)에 배열될 수 있다. 도 10에는 기판(SUB)의 상면(US)의 일 측 가장자리에 패드부(PAD)가 배치되는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 기판(SUB)의 상면(US)의 다른 측 가장자리들에도 배치될 수 있다.
일 실시예에서, 도 8 및 도 9를 참조하여 설명된 바와 같이, 패드부(PAD)는 측면 연결 라인(SCL)과 접촉하며, 표시 영역(DA)으로 연장되는 팬 아웃 라인들에 연결될 수 있다. 팬 아웃 라인들 각각은 화소(SP)를 구동하기 위한 데이터 라인, 전원 라인, 클럭 라인 중 하나에 연결될 수 있다. 예를 들어, 전원 라인은 게이트 구동부 및/또는 화소(SP)에 공급되는 각종 전원들을 공급하는 전원 라인들을 포함할 수 있따. 클럭 라인들로는 게이트 구동부에 공급되는 클럭 신호들이 제공될 수 있다.
측면 연결 라인(SCL)은 패드부(PAD)와 일대일로 연결될 수 있다. 측면 연결 라인(SCL)은 패드부(PAD)와 물리적, 전기적으로 연결될 수 있다. 일 실시예에서, 측면 연결 라인(SCL)은 패드부(PAD)의 상면을 전체적으로 커버할 수 있다. 이에 따라, 패드부(PAD)와 측면 연결 라인(SCL) 사이의 물리적, 전기적 연결이 강화될 수 있다.
측면 연결 라인(SCL)의 폭은 수십 ㎛일 수 있다. 서로 인접한 측면 연결 라인(SCL)들 사이의 간격은 수십 ㎛일 수 있다. 일 실시예에서, 측면 연결 라인(SCL)의 폭은 서로 인접한 측면 연결 라인(SCL)들 사이의 간격 이상일 수 있다.
도 11에 도시된 바와 같이, 기판(SUB)의 배면(BS)에는 리드 라인(LDL), 배면 전극(BTE), 및 연성 필름(FPCB)이 배치될 수 있다.
리드 라인(LDL)은 측면 연결 라인(SCL)과 배면 전극(BTE) 사이에 전기적, 물리적으로 연결될 수 있다. 리드 라인(LDL)의 일 단은 기판(SUB)의 배면(BS)까지 연장된 측면 연결 라인(SCL)에 물리적으로 연결될 수 있다. 또한, 리드 라인(LDL)의 타 단은 기판(SUB)의 배면(BS) 상에 형성되는 배면 전극(BTE)에 물리적으로 연결될 수 있다.
배면 전극(BTE)은 연성 필름(FPCB)으로부터 수신된 전압 또는 신호를 리드 라인(LDL)을 통해 측면 연결 라인(SCL)에 공급할 수 있다. 일 실시예에서, 배면 전극(BTE)과 연성 필름(FPCB)은 도전성 접착 부재(예를 들어, 이방성 도전 필름 등)를 통해 전기적으로 연결될 수 있다. 예를 들어, 연성 필름(FPCB)의 제1 면의 적어도 일부는 도전성 접착 부재를 통해 기판(SUB)의 배면(BS)에 부착될 수 있다. 또한, 연성 필름(FPCB)의 제1 면에 대향하는 제2 면은 소스 회로 보드, 구동 칩 등에 접속될 수 있다.
도 12는 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 10, 도 11, 및 도 12를 참조하면, 표시 장치(10)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
기판(SUB)의 상면(US)과 배면(BS)에 각각 소정의 적층 구조가 형성될 수 있다. 예를 들어, 기판(SUB)의 상면(US)에 화소 회로층(PCL) 및 표시 소자층(DPL)이 배치될 수 있다.
화소 회로층(PCL)은 차광층(BML), 버퍼층(BF), 액티브층(ACTL), 제1 게이트 절연층(GI1), 제1 게이트층(GTL1), 제2 게이트 절연층(GI2), 제2 게이트층(GTL2), 층간 절연층(ILD), 제1 소스 금속층(SDL1), 제1 비아층(VIA1), 제2 소스 금속층(SDL2), 제2 비아층(VIA2), 제3 소스 금속층(SDL3), 및 제3 비아층(VIA3)을 포함할 수 있다.
표시 소자층(DPL)은 제4 소스 금속층(SDL4), 애노드층(ANDL), 제4 비아층(VIA4), 및 제1 보호층(PAS1)을 포함할 수 있다.
기판(SUB)의 배면(BS)에는 제2 보호층(PAS2), 배면 전극(BTE), 리드 라인(LDL), 제5 비아층(VIA5), 제3 보호층(PAS3), 및 연성 필름(FPCB)이 배치될 수 있다.
또한, 측면 연결 라인(SCL)이 기판(SUB)의 측면(SS)을 걸쳐 기판(SUB)의 상면(US)과 배면(BS)에 배치될 수 있다.
기판(SUB)은 표시 장치(10)를 지지할 수 있다. 기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 글라스 재질을 포함하는 리지드 기판일 수 있다. 다를 예를 들어, 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있으나, 이에 한정되지 않는다.
차광층(BML)은 기판(SUB) 상에 배치될 수 있다. 차광층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
일 실시예에서, 차광층(BML)은 트랜지스터(TFT, 예를 들어, 구동 트랜지스터)의 일 전극(예를 들어, 소스 전극)과 연결될 수 있다. 또는, 차광층(BML)은 트랜지스터(TFT)의 액티브층(ACTL)의 적어도 일부와 중첩하고, 액티브층(ACTL)으로 입사되는 광을 차단하여 트랜지스터(TFT)의 동작 특성을 안정화할 수 있다.
버퍼층(BF)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BF)은 공기 또는 수분의 침투를 방지할 수 있는 무기 물질을 포함할 수 있다. 버퍼층(BF)은 교번하여 적층된 복수의 무기막을 포함할 수 있다. 예를 들어, 버퍼층(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막일 수 있다.
액티브층(ACTL)은 버퍼층(BF) 상에 배치될 수 있다. 액티브층(ACTL)은 트랜지스터(TFT)의 채널(CH), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다. 여기에서, 트랜지스터(TFT)는 화소 회로(PC)를 구성하는 트랜지스터일 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 예를 들어, 액티브층(ACTL)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다. 다른 예를 들어, 액티브층(ACTL)은 서로 다른 층에 배치되는 제1 및 제2 액티브층들을 포함할 수 있다. 이 경우, 제1 액티브층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있고, 제2 액티브층은 산화물 반도체를 포함할 수 있다.
제1 게이트 절연층(GI1)은 액티브층(ACTL) 상에 배치될 수 있다. 제1 게이트 절연층(GI1)은 트랜지스터(TFT)의 게이트 전극(GE)과 채널(CH)을 절연시킬 수 있다. 제1 게이트 절연층(GI1)은 무기막을 포함할 수 있다. 예를 들어, 제1 게이트 절연층(GI1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제1 게이트층(GTL1)은 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 제1 게이트층(GTL1)은 팬 아웃 라인(FOL), 트랜지스터(TFT)의 게이트 전극(GE), 및 제1 커패시터(C1, 도 21 참조)의 제1 커패시터 전극(CE1, 예를 들어, 하부 전극)을 포함할 수 있다. 제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
팬 아웃 라인(FOL)은 층간 절연층(ILD) 및 제2 게이트 절연층(GI2)을 관통하는 패드부(PAD)에 접속될 수 있다. 일 실시예에서, 팬 아웃 라인(FOL)은 패드부(PAD)로부터 표시 영역(DA)까지 연장됨으로써, 비표시 영역(NDA)의 크기를 감소시킬 수 있다.
제2 게이트 절연층(GI2)은 제1 게이트층(GTL1) 상에 배치될 수 있다. 제2 게이트 절연층(GI2)은 제1 게이트층(GTL1) 및 제2 게이트층(GTL2)을 절연시킬 수 있다. 제2 게이트 절연층(GI2)은 무기막을 포함할 수 있다. 예를 들어, 제2 게이트 절연층(GI2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제2 게이트층(GTL2)은 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 제2 게이트층(GTL2)은 제1 커패시터(C1)의 제2 커패시터 전극(CE2)을 포함할 수 있다. 제2 게이트층(GTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
층간 절연층(ILD)은 제2 게이트층(GTL2) 상에 배치될 수 있다. 층간 절연층(ILD)은 제1 소스 금속층(SDL1) 및 제2 게이트층(GTL2)을 절연시킬 수 있다. 층간 절연층(ILD)은 무기막을 포함할 수 있다. 예를 들어, 층간 절연층(ILD)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
트랜지스터(TFT), 버퍼층(BF), 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 및 층간 절연층(ILD)을 포함하는 구성은 트랜지스터층(TL)으로 이해될 수 있다. 예를 들어, 트랜지스터층(TL)의 최상층은 층간 절연층(ILD)일 수 있다. 트랜지스터층(TL)은 화소 회로층(PCL)의 일부일 수 있다.
제1 소스 금속층(SDL1)은 트랜지스터층(TL)의 층간 절연층(ILD) 상에 배치될 수 있다. 제1 소스 금속층(SDL1)은 연결 전극(CCE)을 포함할 수 있다.
연결 전극(CCE)은 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 애노드 연결 라인(ACL)에 접속될 수 있다. 연결 전극(CCE)은 층간 절연층(ILD), 제2 게이트 절연층(GI2), 및 제1 게이트 절연층(GI1)을 관통하여 트랜지스터(TFT)의 드레인 전극(DE)에 접속될 수 있다. 따라서, 연결 전극(CCE)은 애노드 연결 라인(ACL) 및 드레인 전극(DE)을 전기적으로 연결시킬 수 있다.
제1 패드 전극(PAD1)은 및 제1 소스 금속층(SDL1)과 함께 형성될 수 있다. 즉, 제1 패드 전극(PAD1)은 비표시 영역(NDA)의 층간 절연층(ILD) 상에 배치될 수 있다.
제1 패드 전극(PAD1)은 층간 절연층(ILD) 및 제2 게이트 절연층(GI2)을 관통하는 컨택홀을 통해 팬 아웃 라인(FOL)에 접속될 수 있다.
제1 소스 금속층(SDL1) 및 제1 패드 전극(PAD1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제1 비아층(VIA1)은 제1 소스 금속층(SDL1) 상에 배치될 수 있다. 제1 비아층(VIA1)은 제1 소스 금속층(SDL1)의 상단을 평탄화시킬 수 있다. 제1 비아층(VIA1)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
일 실시예에서, 제1 비아층(VIA1)은 표시 영역(DA) 내에 배치될 수 있다. 제1 비아층(VIA1)은 패드부(PAD)와 이격할 수 있다. 예를 들어, 제1 비아층(VIA1)은 제1 패드 전극(PAD1)과 이격할 수 있다. 이에 따라, 제1 비아층(VIA1)과 패드부(PAD, 예를 들어, 제1 패드 전극(PAD1)) 사이에 층간 절연층 노출 영역(IEA)이 형성될 수 있다. 층간 절연층 노출 영역(IEA)은 제1 비아층(VIA1)과 패드부(PAD) 사이에서 제1 비아층(VIA1)으로부터 층간 절연층(ILD)의 상면이 노출되는 부분일 수 있다.
제2 소스 금속층(SDL2)은 제1 비아층(VIA1) 상에 배치될 수 있다. 제2 소스 금속층(SDL2)은 애노드 연결 라인(ACL)을 포함할 수 있다. 애노드 연결 라인(ACL)은 제2 비아층(VIA2)을 관통하는 애노드 연결 전극(ACE)에 접속될 수 있다.
애노드 연결 라인(ACL)은 제1 비아층(VIA1)을 관통하여 연결 전극(CCE)에 접속될 수 있다. 따라서, 애노드 연결 라인(ACL)은 애노드 연결 전극(ACE) 및 연결 전극(CCE)을 전기적으로 연결시킬 수 있다.
제2 패드 전극(PAD2)은 및 제2 소스 금속층(SDL2)과 함께 형성될 수 있다. 제2 패드 전극(PAD2)은 제1 패드 전극(PAD1) 상에 직접 배치될 수 있다. 제2 패드 전극(PAD2)은 비표시 영역(NDA)에 형성될 수 있다.
제2 소스 금속층(SDL2) 및 제2 패드 전극(PAD2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제2 비아층(VIA2)은 제1 비아층(VIA1) 및 제2 소스 금속층(SDL2) 상에 배치될 수 있다. 제2 비아층(VIA2)은 제2 소스 금속층(SDL2)의 상단을 평탄화시킬 수 있다. 제2 비아층(VIA2)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
일 실시예에서, 제2 비아층(VIA2)은 표시 영역(DA) 내에 배치될 수 있다. 제2 비아층(VIA2)은 패드부(PAD)와 이격할 수 있다. 또한, 제2 비아층(VIA2)은 제1 비아층(VIA1)의 상면 일부를 노출하도록 제1 비아층(VIA1)과 단차를 형성할 수 있다. 제2 비아층(VIA2)으로부터 제1 비아층(VIA1)이 노출된 부분은 제1 노출 영역(EA1)일 수 있다. 예를 들어, 제1 노출 영역(EA1)의 제2 방향(DR2)으로의 폭은 약 10 μm일 수 있다.
제3 소스 금속층(SDL3)은 제2 비아층(VIA2) 상에 배치될 수 있다. 제3 소스 금속층(SDL3)은 애노드 연결 전극(ACE)을 포함할 수 있다. 애노드 연결 전극(ACE)은 제3 비아층(VIA3)을 관통하는 제1 애노드 전극(AND1)에 접속될 수 있다. 애노드 연결 전극(ACE)은 제2 보호층(PAS2) 및 제2 비아층(VIA2)을 관통하여 애노드 연결 라인(ACL)에 접속될 수 있다. 따라서, 애노드 연결 전극(ACE)은 애노드(AND) 및 애노드 연결 라인(ACL)을 전기적으로 연결시킬 수 있다.
제3 패드 전극(PAD3)은 제3 소스 금속층(SDL3)과 함께 형성될 수 있다. 제3 패드 전극(PAD3)은 제2 패드 전극(PAD2) 상에 직접 배치될 수 있다. 제3 패드 전극(PAD3)은 비표시 영역(NDA)에 형성될 수 있다.
제3 소스 금속층(SDL3) 및 제3 패드 전극(PAD3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제3 비아층(VIA3)은 제2 비아층(VIA2) 및 제3 소스 금속층(SDL3) 상에 배치될 수 있다. 제3 비아층(VIA3)은 제3 소스 금속층(SDL3)의 상단을 평탄화시킬 수 있다. 제3 비아층(VIA3)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
일 실시예에서, 제3 비아층(VIA3)은 표시 영역(DA) 내에 배치될 수 있다. 제3 비아층(VIA3)은 패드부(PAD)와 이격할 수 있다. 또한, 제3 비아층(VIA3)은 제2 비아층(VIA2)의 상면 일부를 노출하도록 제2 비아층(VIA2)과 단차를 형성할 수 있다. 제3 비아층(VIA3)으로부터 제2 비아층(VIA2)이 노출된 부분은 제2 노출 영역(EA2)일 수 있다. 예를 들어, 제2 노출 영역(EA2)의 제2 방향(DR2)으로의 폭은 제1 노출 영역(EA1)의 제2 방향(DR2)으로의 폭과 유사하거나, 그 이하일 수 있다.
이와 같이, 제1, 제2, 및 제3 비아층들(VIA1, VIA2, VIA3)은 계단 형상을 가지며 적층될 수 있다.
제4 소스 금속층(SDL4)은 제3 비아층(VIA3) 상에 배치될 수 있다. 제4 소스 금속층(SDL4)은 제1 애노드 전극(AND1) 및 제1 캐소드 전극(CTD1)을 포함할 수 있다. 제1 애노드 전극(AND1)은 제3 비아층(VIA3)을 관통하여 애노드 연결 전극(ACE)에 접속될 수 있다. 제1 캐소드 전극(CTD1)은 제3 비아층(VIA3)을 관통하여 소정의 전원 배선에 연결될 수 있다. 도 12에는 애노드(AND) 및 캐소드(CTD)와 발광 소자(ED)가 연결되는 형상 및 발광 소자(ED)의 세부 구성을 도시 및 설명하기 위해 애노드(AND)와 캐소드(CTD)가 제2 방향(DR2)에 대하여 인접하는 것으로 도시되었으나, 애노드(AND)와 캐소드(CTD)의 배열이 이에 한정되는 것은 아니다. 예를 들어, 도 6 등에 애노드(AND)와 캐소드(CTD)는 제1 방향(DR1)에 대하여 상호 인접하여 배치될 수 있다.
제4 패드 전극(PAD4)은 제4 소스 금속층(SDL4)과 함께 형성될 수 있다. 제4 패드 전극(PAD4)은 제3 패드 전극(PAD3) 상에 직접 배치될 수 있다. 제4 패드 전극(PAD4)은 비표시 영역(NDA)에 형성될 수 있다.
제4 소스 금속층(SDL4) 및 제4 패드 전극(PAD4)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
애노드층(ANDL)은 제4 소스 금속층(SDL4) 상에 배치될 수 있다. 애노드층(ANDL)은 제2 애노드 전극(AND2) 및 제2 캐소드 전극(CTD2)을 포함할 수 있다. 일 실시예에서, 제2 애노드 전극(AND2) 및 제2 캐소드 전극(CTD2)의 두께는 제1 애노드 전극(AND1) 및 제1 캐소드 전극(CTD1)의 두께보다 작을 수 있다.
제5 패드 전극(PAD5)은 애노드층(ANDL)과 함께 형성될 수 있다. 제5 패드 전극(PAD5)은 제4 패드 전극(PAD4) 상에 직접 배치될 수 있다. 예를 들어, 제5 패드 전극(PAD5)은 제4 패드 전극(PAD4)의 상면 및 측면에 접촉하며, 제4 패드 전극(PAD4)을 커버할 수 있다. 제5 패드 전극(PAD5)의 두께는 제4 패드 전극(PAD4)의 두께보다 작을 수 있다.
애노드층(ANDL) 및 제5 패드 전극(PAD5)은 ITO, IZO와 같은 투명 금속 물질(TCO, Transparent Conductive Material)을 포함할 수 있다.
제1 애노드 전극(AND1) 및 제2 애노드 전극(AND2)은 애노드(AND, 예를 들어, 도 5의 제1 화소 전극)를 형성하고, 제1 캐소드 전극(CTD1) 및 제2 캐소드 전극(CTD2)은 캐소드(CTD, 예를 들어, 도 5의 제2 화소 전극)를 형성할 수 있다. 제1 내지 제5 패드 전극들(PAD1 내지 PAD5)은 패드부(PAD)를 형성할 수 있다.
패드부(PAD)는 비표시 영역(NDA)에서 층간 절연층(ILD) 상에 배치될 수 있다. 패드부(PAD)는 측면 연결 라인(SCL)으로부터 수신된 전압 또는 신호를 팬 아웃 라인(FOL)에 공급할 수 있다. 제2 패드 전극(PAD2)은 측면 연결 라인(SCL)을 통해 리드 라인(LDL)에 전기적으로 연결될 수 있다.
제4 비아층(VIA4)은 애노드(AND) 및 캐소드(CTD)가 형성되지 않은 제3 비아층(VIA3) 상에 배치될 수 있다. 제4 비아층(VIA4)은 제3 비아층(VIA3)의 상단을 평탄화시킬 수 있다. 제4 비아층(VIA4)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
일 실시예에서, 제4 비아층(VIA4)은 표시 영역(DA) 내에 배치될 수 있다. 제4 비아층(VIA4)은 패드부(PAD)와 이격할 수 있다. 또한, 제4 비아층(VIA4)은 제3 비아층(VIA3)의 상면 일부를 노출하도록 제3 비아층(VIA3)과 단차를 형성할 수 있다. 제4 비아층(VIA4)으로부터 제3 비아층(VIA3)이 노출된 부분은 제3 노출 영역(EA3)일 수 있다. 예를 들어, 제3 노출 영역(EA3)의 제2 방향(DR2)으로의 폭은 제2 노출 영역(EA2)의 제2 방향(DR2)으로의 폭과 유사하거나, 그 이하일 수 있다.
제1 보호층(PAS1)은 제4 비아층(VIA4) 상에 배치되며, 애노드(AND), 캐소드(CTD), 및 패드부(PAD)의 일부를 커버할 수 있다. 또한, 제1 보호층(PAS1)은 층간 절연층 노출 영역(IEA)의 층간 절연층(ILD)을 커버하도록 층간 절연층 노출 영역(IEA)에서 층간 절연층(ILD)에 접촉할 수 있다.
또한, 제1 보호층(PAS1)은 제1 비아층(VIA1), 제2 비아층(VIA2), 및 제3 비아층(VIA3)에 접촉할 수 있다. 예를 들어, 제1 보호층(PAS1)은 제1 노출 영역(EA1)에서 제1 비아층(VIA1)에 접촉하고, 제2 노출 영역(EA2)에서 제2 비아층(VIA2)에 접촉하며, 제3 노출 영역(EA3)에서 제3 비아층(VIA3)에 접촉할 수 있다.
제1 보호층(PAS1)은 무기막을 포함할 수 있다. 예를 들어, 제1 보호층(PAS1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
제1 보호층(PAS1)은 애노드(AND)의 상면 일부를 덮지 않고 노출할 수 있다. 발광 소자(ED)는 제1 보호층(PAS1)에 의해 덮이지 않은 애노드(AND) 및 캐소드(CTD)에 접촉할 수 있다.
일 실시예에서, 제1 보호층(PAS1)은 제1 내지 제4 패드 전극들(PAD1 내지 PAD4)의 노출된 부분들을 모두 덮을 수 있다. 예를 들어, 제1 보호층(PAS1)은 제1 내지 제4 패드 전극들(PAD1 내지 PAD4)의 노출된 부분들에 접촉할 수 있다.
다만, 제1 보호층(PAS1)은 제5 패드 전극(PAD5)의 상면 일부를 덮지 않고 노출할 수 있다. 측면 연결 라인(SCL)은 제1 보호층(PAS1)에 덮이지 않는 패드부(PAD)에 접촉할 수 있다.
일 실시예에서, 제1 비아층(VIA1)과 제2 비아층(VIA2)의 사이, 제2 비아층(VIA2)과 제3 비아층(VIA3)의 사이, 및 제3 비아층(VIA3)과 제4 비아층(VIA4) 사이의 적어도 하나에 무기 물질을 포함하는 추가적인 보호층이 더 배치될 수도 있다.
제2 보호층(PAS2)은 기판(SUB)의 배면(BS)에 배치되어 기판(SUB)의 배면(BS)을 평탄화시킬 수 있다. 제2 보호층(PAS2)은 무기막을 포함할 수 있다. 예를 들어, 제2 보호층(PAS2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
배면 전극(BTE)은 제2 보호층(PAS2)의 일면 또는 배면에 배치될 수 있다. 배면 전극(BTE)은 연성 필름(FPCB)으로부터 수신된 전압 또는 신호를 리드 라인(LDL)을 통해 측면 연결 라인(SCL)에 공급할 수 있다. 배면 전극(BTE)은 도전성 접착 부재(ACF)을 통해 연성 필름(FPCB)에 전기적으로 연결될 수 있다.
배면 전극(BTE)은 제1 배면 전극(BTE1) 및 제2 배면 전극(BTE2)을 포함할 수 있다. 제1 배면 전극(BTE1)은 제2 보호층(PAS2)의 일면 또는 배면에 배치될 수 있다. 제1 배면 전극(BTE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제2 배면 전극(BTE2)은 제1 배면 전극(BTE1)의 일면 또는 배면에 배치될 수 있다. 제2 배면 전극(BTE2)은 ITO, IZO와 같은 투명 금속 물질(TCO, Transparent Conductive Material)을 포함할 수 있다.
리드 라인(LDL)은 제5 보호층(PAS5)의 일면 또는 배면에 배치될 수 있다. 리드 라인(LDL)은 제1 배면 전극(BTE1)과 동일 층에서 동일 물질로 형성될 수 있다. 리드 라인(LDL)은 배면 전극(BTE)으로부터 수신된 전압 또는 신호를 측면 연결 라인(SCL)에 공급할 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 리드 라인(LDL)은 배면 전극(BTE)에 물리적으로 연결될 수 있다.
측면 연결 라인(SCL)은 기판(SUB)의 하면 가장자리, 측면, 및 상면 가장자리에 배치될 수 있다. 측면 연결 라인(SCL)의 일단은 패드부(PAD)에 접속될 수 있고, 측면 연결 라인(SCL)의 타단은 리드 라인(LDL)에 접속될 수 있다.
일 실시예에서, 기판(SUB)의 상면(US)에서, 측면 연결 라인(SCL)은 패드부(PAD) 전체에 중첩할 수 있다. 예를 들어, 평면 상에서 볼 때, 측면 연결 라인(SCL)은 패드부(PAD) 전체를 커버할 수 있다. 일 실시예에서, 측면 연결 라인(SCL)은 층간 절연층 노출 영역(IEA)에 중첩할 수 있다. 예를 들어, 측면 연결 라인(SCL)은 층간 절연층 노출 영역(IEA)에서 제1 보호층(PAS1) 상에 배치될 수 있다. 또한, 기판(SUB)의 배면(BS)에서, 측면 연결 라인(SCL)은 리드 라인(LDL)의 일부를 덮을 수 있다.
이에 따라, 패드부(PAD)와 리드 라인(LDL) 사이의 전기적 단선 위험성이 감소될 수 있다.
측면 연결 라인(SCL)은 기판(SUB), 버퍼층(BF), 제1 및 제2 게이트 절연층들(GI1, GI2), 층간 절연층(ILD), 및 제1 보호층(PAS1)의 측면들을 지날 수 있다.
측면 연결 라인(SCL)은 은(Ag), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다. 예를 들어, 측면 연결 라인(SCL)은 은(silver)으로 형성될 수 있다.
제5 비아층(VIA5)은 배면 전극(BTE) 및 리드 라인(LDL)의 배면의 적어도 일부를 덮을 수 있다. 또한, 제5 비아층(VIA5)은 측면 연결 라인(SCL)의 일부를 덮을 수 있다. 제5 비아층(VIA5)은 기판(SUB)의 하단을 평탄화시킬 수 있다. 제5 비아층(VIA5)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 폴리이미드 수지(Polyimide Resin) 등의 유기막을 포함할 수 있다.
제3 보호층(PAS3)은 제5 비아층(VIA5)의 일면 또는 배면에 배치되어 배면 전극(BTE) 및 리드 라인(LDL)을 보호할 수 있다. 제3 보호층(PAS3)은 무기막을 포함할 수 있다. 예를 들어, 제3 보호층(PAS3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나를 포함할 수 있다.
연성 필름(FPCB)은 제3 보호층(PAS3)의 일면 또는 배면에 배치될 수 있다. 연성 필름(FPCB)은 접착 부재를 이용하여 제3 보호층(PAS3)의 배면에 부착될 수 있다. 연성 필름(FPCB)의 일측은 배면 전극(BTE), 리드 라인(LDL), 및 측면 연결 라인(SCL)을 통해 패드부(PAD)에 전압 또는 신호를 공급할 수 있다. 연성 필름(FPCB)의 타측은 기판(SUB)의 하부에서 소스 회로 보드 등에 접속될 수 있다. 연성 필름(FPCB)은 소스 회로 보드에서 제공되는 신호를 표시 장치(10)에 전송할 수 있다.
도전성 접착 부재(ACF)는 연성 필름(FPCB)을 배면 전극(BTE)의 배면에 부착시킬 수 있다. 예를 들어, 도전성 접착 부재(ACF)는 이방성 도전 필름(Anisotropic Conductive Film)을 포함할 수 있다. 도전성 접착 부재(ACF)가 이방성 도전 필름을 포함하는 경우, 도전성 접착 부재(ACF)는 배면 전극(BTE)과 연성 필름(FPCB)이 접촉되는 영역에서 도전성을 가질 수 있고, 연성 필름(FPCB)을 배면 전극(BTE)에 전기적으로 연결시킬 수 있다.
표시 장치(10)는 기판(SUB)의 배면(BS)에 배치된 연성 필름(FPCB), 기판(SUB)의 상면(US)에 배치된 패드부(PAD), 연성 필름(FPCB)과 패드부(PAD)를 전기적으로 연결시키는 배면 전극(BTE), 리드 라인(LDL), 및 측면 연결 라인(SCL)을 포함함으로써, 비표시 영역(NDA)의 면적을 최소화할 수 있다.
오버 코팅층(OC)은 측면 연결 라인(SCL)을 전체적으로 커버할 수 있다. 예를 들어, 오버 코팅층(OC)은 복수의 측면 연결 라인(SCL)들 모두를 커버하는 하나의 패턴으로 형성될 수 있다. 오버 코팅층(OC)은 기판(SUB)의 상면(US) 일부 및 배면(BS) 일부까지 커버할 수 있다.
오버 코팅층(OC)은 절연층이며, 유기 절연 물질 및/또는 무기 절연 물질을 포함할 수 있다. 오버 코팅층(OC)은 측면 연결 라인(SCL)을 포함하는 표시 장치(10)의 측면(SS) 및 가장자리 부분으로의 오염 침투를 방지하고, 측면 연결 라인(SCL)을 보호할 수 있다.
일 실시예에서, 오버 코팅층(OC)은 블랙 안료를 포함할 수 있다. 따라서, 오버 코팅층(OC)은 전체적으로 블랙을 나타낼 수 있다. 따라서, 오버 코팅층(OC)에 의해 측면 연결 라인(SCL)에서의 광 반사가 방지되고, 이로 인한 시인성 불량이 개선될 수 있다.
블랙 안료는 카본 블랙 및 티탄 블랙 중 적어도 하나를 포함할 수 있다. 다만, 이는 예시적인 것으로서, 오버 코팅층(OC)에 포함되는 블랙 안료가 이에 한정되는 것은 아니다.
다시 말하면, 오버 코팅층(OC)은 차광 패턴의 역할을 하면서 측면 연결 라인(SCL)들을 보호하고, 다른 배선들과 절연하는 보호층의 역할을 할 수 있다.
일 실시예에서, 오버 코팅층(OC)은 패드 프린팅 공정에 의해 기판(SUB)의 상면(US) 일부, 측면(SS), 및 배면(BS) 일부에 형성될 수 있다. 예를 들어, 기판(SUB)의 상면(US)에서의 오버 코팅층(OC)의 단부와 기판(SUB)의 배면(BS)에서의 오버 코팅층(OC)의 단부는 제3 방향(DR3)에 평행한 가상의 축에 맞닿도록 실질적으로 일치할 수 있다. 오버 코팅층(OC)은 약 5~15 μm의 두께를 가질 수 있다. 예를 들어, 오버 코팅층(OC)은 측면 연결 라인(SCL)과 유사한 두께를 가질 수 있다. 다만, 이는 예시적인 것으로서, 오버 코팅층(OC)의 두께가 이에 한정되는 것은 아니다.
일 실시예에서, 오버 코팅층(OC)은 제1 노출 영역(EA1)에 중첩할 수 있다. 다시 말하면, 오버 코팅층(OC)은 제2 비아층(VIA2)으로부터 노출된 제1 비아층(VIA1)의 상면의 적어도 일부에 중첩할 수 있다. 또한, 오버 코팅층(OC)의 일 단부는 제1 보호층(PAS1)을 사이에 두고 제2 비아층(VIA2)의 일 단부(측면)과 대향할 수 있다.
이와 같이, 제1 비아층(VIA1)에 대하여 단차를 가지며 형성되는 제2 비아층(VIA2)은 오버 코팅층(OC)이 애노드(AND) 및 캐소드(CTD)까지 넘치는 것을 방지하는 댐 역할을 할 수 있다. 제3 및 제4 비아층들(VIA3, VIA4) 또한 상술한 댐 역할을 할 수 있다.
따라서, 오버 코팅층(OC)은 제2 비아층(VIA2)에 의한 댐에 의해 제1 노출 영역(EA1) 내에서 균일한 단부를 가질 수 있으며, 오버 코팅층(OC)의 공정 산포(process capability, 공정 편차)가 감소될 수 있다. 특히, 패드 프린팅 공정으로 형성되는 오버 코팅층(OC)의 공정 산포가 감소되며, 이를 포함하는 표시 장치(10) 제조 공정의 산포가 감소될 수 있다. 따라서, 표시 장치(10) 제조 공정의 신뢰도 및 영상 품질이 개선될 수 있다.
발광 소자(ED)는 애노드(AND)와 캐소드(CTD) 상에 배치될 수 있다. 일 실시예에서, 발광 소자(ED)는 애노드(AND)와 캐소드(CTD)를 각각 마주보는 제1 컨택 전극(CTE1) 및 제2 컨택 전극(CTE2)을 포함하는 플립 칩 타입의 마이크로 LED를 포함할 수 있다.
발광 소자(ED)는 GaN와 같은 무기 물질로 형성될 수 있다. 발광 소자(ED)의 가로, 세로, 높이의 사이즈는 각각 수 내지 수백 μm일 수 있다. 예를 들어, 발광 소자(ED)의 가로, 세로, 높이의 사이즈는 각각 대략 100μm 이하일 수 있다.
발광 소자(ED)는 실리콘 웨이퍼와 같은 반도체 기판에서 성장되어 형성될 수 있다. 발광 소자(LE)는 실리콘 웨이퍼에서 바로 기판(SUB)의 애노드(AND)와 캐소드(CTD) 상에 옮겨질 수 있다. 또는, 발광 소자(ED)는 정전 헤드(Electrostatic Head)를 사용하는 정전기 방식 또는 PDMS나 실리콘 등의 탄성이 있는 고분자 물질을 전사 기판으로 사용하는 스탬프 방식을 통해 기판(SUB)의 애노드(AND)와 캐소드(CTD) 상에 옮겨질 수 있다.
발광 소자(ED)는 베이스 기판(SSUB), n형 반도체(NSEM), 활성층(MQW), p형 반도체(PSEM), 제1 컨택 전극(CTE1), 및 제2 컨택 전극(CTE2)을 포함할 수 있다.
베이스 기판(SSUB)은 사파이어 기판일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
n형 반도체(NSEM)은 베이스 기판(SSUB)의 일면 상에 배치될 수 있다. 예를 들어, n형 반도체(NSEM)은 베이스 기판(SSUB)의 하면 상에 배치될 수 있다. n형 반도체(NSEM)은 Si, Ge, Sn 등과 같은 n형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
활성층(MQW)은 n형 반도체(NSEM)의 일면의 일부 상에 배치될 수 있다. 활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
p형 반도체(PSEM)은 활성층(MQW)의 일면 상에 배치될 수 있다. p형 반도체(PSEM)은 Mg, Zn, Ca, Se, Ba 등과 같은 p형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
제1 컨택 전극(CTE1)은 p형 반도체(PSEM) 상에 배치되고, 제2 컨택 전극(CTE2)은 n형 반도체(NSEM)의 일면의 다른 일부 상에 배치될 수 있다. 제2 컨택 전극(CTE2)이 배치되는 n형 반도체(NSEM)의 일면의 다른 일부는 활성층(MQW)이 배치되는 n형 반도체(NSEM)의 일면의 일부와 떨어져 배치될 수 있다.
제1 컨택 전극(CTE1)과 애노드(AND)는 이방성 도전 필름(Anisotropic Conductive Film) 또는 이방성 도전 페이스트(Anisotropic Conductive Paste)과 같은 도전성 접착 부재를 통해 서로 접착될 수 있다. 또는, 제1 컨택 전극(CTE1)과 애노드(AND)는 솔더링(soldering) 공정을 통해 서로 접착될 수 있다.
일 실시예에서, 제2 컨택 전극(CTE2)과 캐소드(CTD)는 이방성 도전 필름 또는 이방성 도전 페이스트과 같은 도전성 접착 부재를 통해 서로 접착될 수 있다. 또는, 제2 컨택 전극(CTE2)과 캐소드(CTD)는 솔더링 공정을 통해 서로 접착될 수 있다.
도 13a는 도 12의 표시 장치의 측면 연결 라인 및 비아층들의 일 예를 나타내는 사시도이고, 도 13b는 도 10의 표시 장치의 일 예를 나타내는 사시도이다.
도 13b에는 도 10과 비교하여 오버 코팅층(OC)이 더 도시되어 있다. 도 13a 및 도 13b에는 설명의 편의를 위해 제1 보호층(PAS1)의 도시가 생략되었다. 예를 들어, 도 13a에서 오버 코팅층(OC)과 기판(SUB)의 상면 사이에 제1 보호층(PAS1)이 개재될 수 있다.
도 10, 도 12, 도 13a, 및 도 13b를 참조하면, 오버 코팅층(OC)은 표시 장치(10)의 일 측면(SS), 측면(SS)에 연결되는 상면(US)의 비표시 영역의 일부, 및 측면(SS)에 연결되는 배면(BS)의 일부에 일체로 배치될 수 있다. 또한, 오버 코팅층(OC)은 측면 연결 라인(SCL)들 전체를 일체로 커버할 수 있다.
앞서 설명된 바와 같이, 제1, 제2, 및 제3 비아층들(VIA1, VIA2, VIA3)은 단차를 가지면서 제3 방향(DR3)으로 순차 적층될 수 있다. 일 실시예에서, 제1 비아층(VIA1)의 단부(EP1, 예를 들어, 제1 비아층(VIA1)의 일 측면) 및 제2 비아층(VIA2)의 단부(EP2, 예를 들어, 제2 비아층(VIA2)의 일 측면)는 각각 제1 방향(DR1)으로 직선으로 연장되는 형태를 가질 수 있다. 예를 들어, 제1 비아층(VIA1)의 단부(EP1)와 제2 비아층(VIA2)의 단부는 실질적으로 평행하게 연장될 수 있다.
따라서, 제1 노출 영역(EA1)의 제2 방향(DR2)으로의 폭은 실질적으로 균일할 수 있다. 예를 들어, 제1 노출 영역(EA1)의 제2 방향(DR2)으로의 폭은 약 10 μm일 수 있다.
이와 마찬가지로, 제3 비아층(VIA3)의 단부(EP3, 예를 들어, 제3 비아층(VIA3)의 일 측면) 또한 제1 방향(DR1)으로 직선으로 연장되는 형태를 가질 수 있다. 예를 들어, 제3 비아층(VIA3)의 단부(EP3)와 제2 비아층(VIA2)의 단부(EP2)는 실질적으로 평행하게 연장될 수 있다. 따라서, 제2 노출 영역(EA2)의 제2 방향(DR2)으로의 폭은 실질적으로 균일할 수 있다.
오버 코팅층(OC)은 제1 노출 영역(EA1)의 적어도 일부를 덮도록 형성될 수 있다. 제2 비아층(VIA2)은 댐 역할을 할 수 있다. 오버 코팅층(OC)은 제2 비아층(VIA2)의 상면을 넘어가지 않도록 형성될 수 있다.
이와 같이, 제1, 제2, 및 제3 비아층들(VIA1, VIA2, VIA3)의 단부들(EP1, EP2, EP3)이 직선 형태로 형성됨으로써 오버 코팅층(OC)의 단부가 균일한 위치에 형성될 수 있다. 따라서, 오버 코팅층(OC) 및 이를 포함하는 표시 장치(10)의 공정 산포가 저감될 수 있다. 또한, 제2, 제3, 및 제4 비아층들(VIA2, VIA3, VIA4)의 댐 역할로 인해, 오버 코팅층(OC)이 애노드(AND) 및 캐소드(CTD)까지 넘치는 것이 방지될 수 있다.
도 14는 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 14에서는 도 12를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 도 17에서는 블랙 이방성 도전 필름(BACF)이 추가된 점을 제외하면, 도 14의 표시 장치는 도 12의 표시 장치와 실질적으로 동일할 수 있다.
도 10 및 도 14를 참조하면, 표시 장치(10)는 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 측면 연결 라인(SCL), 및 오버 코팅층(OC)을 포함할 수 있다.
일 실시예에서, 표시 소자층(DPL)은 블랙 이방성 도전 필름(BACF)을 더 포함할 수 있다. 블랙 이방성 도전 필름(BACF)은 발광 소자(ED)와 인접하게 배치될 수 있다. 예를 들어, 제1 보호층(PAS1) 및 오버 코팅층(OC)이 형성된 후에 블랙 이방성 도전 필름(BACF)이 제1 보호층(PAS1) 및 오버 코팅층(OC) 상에 배치될 수 있다.
블랙 이방성 도전 필름(BACF)에 의해 화소(SP)의 발광 영역이 정의될 수 있다. 블랙 이방성 도전 필름(BACF)은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 인접한 화소들(또는, 발광 소자(ED)들) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다.
블랙 이방성 도전 필름(BACF)은 발광 소자(ED)를 안정적으로 고정하면서 발광 소자(ED)와 애노드(AND) 및 캐소드(CTD) 사이의 접착력을 강화하는 유기물을 포함할 수 있다. 또한, 블랙 이방성 도전 필름(BACF) 외광을 흡수하여 화면의 콘트라스트를 향상시킬 수도 있다. 또한, 블랙 이방성 도전 필름(BACF)은 인접한 화소들의 발광 영역을 정의하는 뱅크(화소 정의막)으로의 기능을 할 수 있다.
예를 들어, 블랙 이방성 도전 필름(BACF)은 블랙 안료 및 미세 도전 입자들(FCP)을 포함할 수 있다.
제1 컨택 전극(CTE1)과 애노드(AND)는 이들에 접촉하는 미세 도전 입자들(FCP)을 통해 전기적으로 연결될 수 있다. 제2 컨택 전극(CTE2)과 캐소드(CTD)는 이들에 접촉하는 미세 도전 입자들(FCP)을 통해 전기적으로 연결될 수 있다.
도 15는 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 15에서는 도 12를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 도 15에서는 커버층(COV)이 추가된 점을 제외하면, 도 15의 표시 장치는 도 12의 표시 장치와 실질적으로 동일할 수 있다.
도 10 및 도 15를 참조하면, 표시 장치(10)는 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 측면 연결 라인(SCL), 및 오버 코팅층(OC)을 포함할 수 있다.
일 실시예에서, 표시 장치(10)는 커버층(COV)을 더 포함할 수 있다. 커버층(COV)은 중간층(CTL)을 이용하여 표시 소자층(DPL) 상에 배치될 수 있다. 예를 들어, 커버층(COV)은 기판(SUB)의 측면(또는, 표시 장치의 비표시 영역(NDA)보다 바깥으로 돌출될 수 있다.
중간층(CTL)은 표시 소자층(DPL)과 커버층(COV) 사이의 접착력을 강화하기 위한 투명한 점착층(또는 접착층), 일 예로, 광학용 투명 접착층(Otically Clear Adhesive)일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 중간층(CTL)은 절연성 및 접착성을 갖는 절연 물질로 구성된 충진재를 포함할 수도 있다.
커버층(COV)은 중간층(CTL) 상에 순차적으로 배치되는 제1 레이어(FL) 및 제2 레이어(SL)를 포함할 수 있다.
제1 레이어(FL)는 외부 광 또는 표시 장치(10)에서 반사되는 광의 투과율을 저하되도록 설계된 광 투과율 조절층일 수 있다. 이러한 제1 레이어(FL)로 인해 인접한 표시 장치들(10)들 사이의 간격이 외부에서 시인되는 것을 방지할 수 있다. 제1 레이어(FL)는 위상 지연층을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제2 레이어(SL)는 외부 광이 그대로 반사되어 영상의 시인성 저하를 방지하기 위해 외부 광을 난반사하도록 설계된 눈부심 방지층일 수 있다. 이러한 제2 레이어(SL)로 인해 표시 장치(10)가 표시하는 영상의 콘트라스트비가 높아질 수 있다. 제2 레이어(SL)는 편광판을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 16은 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 16에서는 도 12를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 도 16에서는 챔퍼면(CHM)을 제외하면, 도 16의 표시 장치는 도 12의 표시 장치와 실질적으로 동일할 수 있다.
도 10 및 도 16을 참조하면, 표시 장치(10)는 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 측면 연결 라인(SCL), 및 오버 코팅층(OC)을 포함할 수 있다.
일 실시예에서, 기판(SUB)은 상면(US)과 측면(SS) 사이 및/또는 배면(BS)과 측면(SS) 사이에 형성되는 챔퍼면(CHM)을 포함할 수 있다. 챔퍼면(CHM)으로 인하여 기판(SUB)의 측면(SS)은 소정의 경사도를 가질 수 있다. 이에 따라, 기판(SUB)의 상면(US), 측면(SS), 및 배면(BS)을 감싸는 측면 연결 라인(SCL)의 단선을 방지할 수 있다. 또한, 챔퍼면(CHM)은 표시 장치(10)들이 타일형 표시 장치(TD)를 구현할 때 표시 장치(10)들의 기판(SUB)들이 충돌되어 파손되는 것을 방지할 수 있다.
도 17은 도 10의 표시 장치의 일 예를 나타내는 단면도이다.
도 17에서는 도 12를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 도 17에서는 오버 코팅층(OC)이 형성되는 단부를 제외하면, 도 17의 표시 장치는 도 12의 표시 장치와 실질적으로 동일할 수 있다.
도 10 및 도 17을 참조하면, 표시 장치(10)는 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 측면 연결 라인(SCL), 및 오버 코팅층(OC)을 포함할 수 있다.
일 실시예에서, 오버 코팅층(OC)은 제2 노출 영역(EA2)까지 연장될 수 있다. 예를 들어, 오버 코팅층(OC)은 제3 비아층(VIA3)으로부터 노출된 제2 비아층(VIA2)의 상면에 중첩할 수 있다. 오버 코팅층(OC)의 일 단부는 제1 보호층(PAS1)을 사이에 두고 제3 비아층(VIA3)의 일 단부(측면부)와 대향할 수 있다.
제3 비아층(VIA3)은 오버 코팅층(OC)의 패드 프린팅 공정 중 오버 코팅층(OC)이 제3 비아층(VIA3)을 너머로 넘치는 것을 방지할 수 있다. 오버 코팅층(OC)은 블랙으로 표현될 수 있다. 표시 장치(10)의 정면의 시인성 측면을 고려하여, 제품에 따라 기판(SUB)의 상면(US)에서 오버 코팅층(OC)이 표시 영역(DA)까지 연장되는 단부가 조절될 수 있다.
도 18은 도 10의 표시 장치에 오버 코팅층을 형성하는 방법의 일 예를 나타내는 도면이고, 도 19는 도 10의 표시 장치에 오버 코팅층이 형성된 일 예를 나타내는 도면이며, 도 20은 도 10의 표시 장치에 오버 코팅층을 형성하는 방법의 일 예를 나타내는 도면이다.
도 10, 도 12, 도 13b, 도 18, 도 19, 및 도 20을 참조하면, 오버 코팅층(OC)은 입체 패드를 이용한 프린팅 기법을 통해 기판(SUB)에 전사될 수 있다.
입체 패드는 실리콘 몰드(SIM)를 포함할 수 있으나, 이에 한정되는 것은 아니다.
우선 실리콘 몰드(SIM)에 오버 코팅 물질(OCM)이 전사될 수 있다. 오버 코팅 물질(OCM)은 유기 소재를 포함할 수 있다. 예를 들어, 오버 코팅 물질(OCM)은 오버 코팅층(OC)의 경화(예를 들어, 고온 경화) 과정에서의 리플로우를 위한 모노머(예를 들어, 에폭시 계열 물질)를 포함할 수 있다.
또한, 오버 코팅 물질(OCM)은 블랙을 발현하기 위한 블랙 안료를 포함할 수 있다. 블랙 안료는 카본 블랙, 티타늄 블랙 등을 포함할 수 있다. 오버 코팅 물질(OCM)은 블랙 안료를 유기 절연 물질 내에서 고르게 분산하기 위한 분산제를 더 포함할 수 있다.
실리콘 몰드(SIM)는 연성을 갖는 패드일 수 있다. 예를 들어, 실리콘 몰드(SIM)는 외부에서 가해지는 힘에 의해 형상이 변형되었다가 그 힘이 제거되면 다시 원형으로 복원될 수 있는 정도의 탄성력을 가질 수 있다.
일 실시예에서, 도 18에 도시된 바와 같이, 실리콘 몰드(SIM)는 오버 코팅층(OC)의 형태에 대응하는 그루브(GRV)를 포함할 수 있다.
오버 코팅 물질(OCM)이 제공되는 소정의 패드 이미지판으로부터 실리콘 몰드(SIM)를 이용하여 오버 코팅 물질(OCM)을 픽업하는 공정을 통해 실리콘 몰드(SIM)의 그루브(GRV, 예를 들어, 전사 영역)에 오버 코팅 물질(OCM)이 전사(또는, 도포)될 수 있다.
다만, 이는 예시적인 것으로서, 도 20에 도시된 바와 같이, 오버 코팅 물질(OCM)이 실리콘 몰드(SIM)에 전사되는 전사 영역은 주변에 대하여 돌출된 돌출부일 수 있다.
실리콘 몰드(SIM)가 기판(SUB)의 측면(SS)에 대향하도록 배치된 후, 기판(SUB)의 상면(US)의 에지 영역 및 배면(BS)의 에지 영역으로 밀착 및 가압하는 패드 프린팅 공정이 진행될 수 있다. 이에 따라, 도 19에 도시된 바와 같이, 오버 코팅층(OC)이 측면 연결 라인(SCL)을 덮도록 형성될 수 있다. 또한, 댐 역할을 하는 제2 비아층(VIA2)에 의해 오버 코팅층(OC)이 제2 비아층(VIA2) 너머로 넘치는 것이 방지되고, 기판(SUB)의 상면(US)의 에지 영역에서 오버 코팅층(OC)이 균일하게 형성될 수 있다. 이에 따라, 오버 코팅층(OC)의 패드 프린팅 공정의 공정 산포가 저감될 수 있다.
도 21은 도 5의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이고, 도 22는 도 22의 화소에 포함되는 화소 회로의 일 예를 나타내는 레이아웃 도면이다.
도 21, 및 도 22를 참조하면, 화소(PX)는 화소 회로(PC) 및 발광 소자(ED)를 포함할 수 있다.
발광 소자(ED)는 마이크로 사이즈 또는 나노 사이즈의 무기 발광 다이오드일 수 있다. 예를 들어, 발광 소자(ED)는 플립 칩 타입의 마이크로 발광 다이오드 소자일 수 있다.
일 실시예에서, 화소 회로(PC)는 PWM 회로(PWMC) 및 전류 생성 회로(CGC)를 포함할 수 있다. 전류 생성 회로(CGC)는 발광 소자(ED)로 공급되는 일정한 크기의 정전류(이하, 구동 전류라 함)를 생성할 수 있다. PWM 회로(PWMC)는 PWM 데이터 전압(V_PWM)에 기초하여 구동 전류가 발광 소자(ED)에 공급되는 시간을 제어할 수 있다.
도 22에 도시된 바와 같이, 초기화 전압 라인(VIL), 초기화 스캔 라인(GIL), 기입 스캔 라인(GWL), PWM 발광 제어 라인(PWEL), 수평 전원 라인(HVDL), 게이트 오프 전압 라인(VGHL), 스윕 신호 라인(SWPL), 제어 스캔 라인(GCL), PAM 발광 제어 라인(PAEL), 테스트 신호 라인(TSTL), 및 제3 전원 라인(VSL)은 제1 방향(DR1)으로 연장되고 제2 방향(DR2)으로 이격될 수 있다. 초기화 전압 라인(VIL), 초기화 스캔 라인(GIL), 기입 스캔 라인(GWL), PWM 발광 제어 라인(PWEL), 수평 전원 라인(HVDL), 게이트 오프 전압 라인(VGHL), 스윕 신호 라인(SWPL), 제어 스캔 라인(GCL), PAM 발광 제어 라인(PAEL), 테스트 신호 라인(TSTL), 및 제3 전원 라인(VSL)은 층간 절연층(ILD) 상에 배치되는 제1 소스 금속층(SDL1)에 의해 형성될 수 있다.
예를 들어, 초기화 스캔 라인(GIL), 기입 스캔 라인(GWL), PWM 발광 제어 라인(PWEL), 제어 스캔 라인(GCL), PAM 발광 제어 라인(PAEL), 및 테스트 신호 라인(TSTL)은 각각 층간 절연층(ILD) 및 제2 게이트 절연층(GI2)을 관통하는 컨택홀들을 통해 대응하는 트랜지스터들의 각각의 게이트 전극에 연결될 수 있다.
예를 들어, 초기화 전압 라인(VIL), 수평 전원 라인(HVDL), 게이트 오프 전압 라인(VGHL), 스윕 신호 라인(SWPL), 및 제3 전원 라인(VSL)은 각각 층간 절연층(ILD), 제2 게이트 절연층(GI2), 및 제1 게이트 절연층(GI1)을 관통하는 컨택홀들을 통해 대응하는 트랜지스터들의 각각의 소스 전극(SE) 또는 드레인 전극(DE)에 연결될 수 있다.
데이터 라인(DL), 수직 전원 라인(VVDL), 및 PAM 데이터 라인(RDL)은 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 이격될 수 있다. 데이터 라인(DL), 수직 전원 라인(VVDL), 및 PAM 데이터 라인(RDL)은 제1 보호층(PAS1) 상에 배치되는 제2 소스 금속층(SDL2)에 의해 형성될 수 있다.
데이터 라인(DL) 및 PAM 데이터 라인(RDL)은 각각 제1 보호층(PAS1), 제1 비아층(VIA1), 층간 절연층(ILD), 제2 게이트 절연층(GI2), 및 제1 게이트 절연층(GI1)을 관통하는 컨택홀들을 통해 대응하는 트랜지스터들의 각각의 소스 전극(SE) 또는 드레인 전극(DE)에 연결될 수 있다.
일 실시예에서, 수직 전원 라인(VVDL) 및 수평 전원 라인(HVDL)은 상호 다른 층에 배치되고, 제1 보호층(PAS1) 및 제1 비아층(VIA1)을 관통하는 컨택홀을 통해 상호 연결될 수 있다. 수직 전원 라인(VVDL) 및 수평 전원 라인(HVDL)은 제1 전원 라인(VDL1)을 형성할 수 있다.
일 실시예에서, 도시되지는 않았으나, 제2 전원 라인(VDL2)은 제2 보호층(PAS2) 상에 배치되는 제3 소스 금속층(SDL3)으로 형성될 수 있다. 제2 전원 라인(VDL2)은 제2 보호층(PAS2), 제2 비아층(VIA2), 제1 보호층(PAS1), 및 제1 비아층(VIA1)을 관통하는 컨택홀들을 통해 제6 및 제7 트랜지스터들(T6, T7)에 접속될 수 있다.
제1 내지 제19 트랜지스터들(T1 내지 T19) 각각은 도 16을 참조하여 설명된 트랜지스터(TFT)의 적층 구조와 유사한 구조로 적층될 수 있다. 예를 들어, 제1 내지 제19 트랜지스터들(T1 내지 T19) 각각은 액티브층(ACTL)에서 형성되는 채널(CH), 소스 전극(SE), 및 드레인 전극(DE)과 제1 게이트층(GTL1)에서 형성되는 게이트 전극(GE)을 포함할 수 있다. 설명의 편의를 위해, 도 22에서는 제1 게이트층(GTL1)에 형성된 게이트 전극과 이에 중첩하는 액티브층(ACTL)의 채널(CH) 부분을 트랜지스터들(T1 내지 T19)로 정의하였다. 액티브층(ACTL)의 채널(CH) 양 측은 각각 소스 전극(SE) 및 드레인 전극(DE) (또는, 일 전극 및 타 전극)인 것으로 이해될 수 있다.
일 실시예에서, 제1 내지 제19 트랜지스터들(T1 내지 T19)의 채널(CH)들, 소스 전극(SE)들, 및 드레인 전극(DE)들을 포함하는 액티브층(ACTL)은 일체로 형성될 수 있다.
제1 내지 제3 커패시터들(C1, C2, C3) 각각은 도 12를 참조하여 설명된 제1 커패시터(C1)의 적층 구조와 유사한 구조로 적층될 수 있다. 예를 들어, 제1 내지 제3 커패시터들(C1, C2, C3) 각각은 제1 게이트층(GTL1)에서 형성되는 하부 전극 및 제2 게이트층(GTL2)에서 형성되는 상부 전극을 포함할 수 있다.
일 실시예에서, 전류 생성 회로(CGC)는 제1 내지 제11 트랜지스터들(T1 내지 T11) 및 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터로서 발광 기간 동안 발광 소자(ED)로 공급되는 구동 전류를 생성할 수 있다.
제2 트랜지스터(T2)는 PAM 데이터 라인(RDL)과 제2 노드(N2) 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 컨택홀을 통해 기입 스캔 라인(GWL)에 연결될 수 있다. 제2 트랜지스터(T2)는 기입 스캔 라인(GWL)으로 공급되는 기입 스캔 신호에 응답하여 턴-온될 수 있다.
PAM 데이터 라인(RDL)으로는 PAM 데이터 전압(V_PAM)이 공급될 수 있다. PAM 데이터 전압(V_PAM)은 구동 전류의 크기를 결정할 수 있다. 무기 발광 다이오드인 발광 소자(ED)의 발광 휘도는 유기 발광 다이오드와 다르게 구동 전류 변화에 예민하지 않다. 따라서, 발광 소자(ED)의 발광 휘도는 구동 전류의 크기보다는 구동 전류가 공급되는 시간에 의해 제어될 수 있다.
일 실시예에서, PAM 데이터 전압(V_PAM)은 계조 등과 무관하게 동일한 색의 광을 방출하는 동일한 종류의 부화소들에 동일한 크기로 공급될 수 있다. 다만, 이는 예시적인 것으로서, PAM 데이터 전압(V_PAM)은 소정의 기준에 따라 변할 수도 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 전극(예를 들어, 제1 노드(N1))과 제1 트랜지스터(T1)의 드레인 전극(예를 들어, 제3 노드(N3)) 사이에 전기적으로 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 기입 스캔 라인(GWL)에 접속될 수 있다.
제3 트랜지스터(T3)는 제2 트랜지스터(T2)와 함께 턴-온되어 제1 트랜지스터(T1)를 다이오드 연결시켜 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다. 일 실시예에서, 제3 트랜지스터(T3)는 게이트 전극들이 공통으로 연결된 복수의 트랜지스터들이 직렬 연결된 형태를 가질 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 제3 트랜지스터(T3)의 게이트 전극은 두 갈래로 갈라져 각각 액티브층(ACTL)에 중첩할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)의 전압을 공급하는 초기화 전압 라인(VIL) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 컨택홀을 통해 초기화 스캔 라인(GIL)에 연결될 수 있다. 제4 트랜지스터(T4)는 초기화 스캔 라인(GIL)으로 공급되는 초기화 스캔 신호에 응답하여 턴-온될 수 있다. 제4 트랜지스터(T4)가 턴-온되면, 초기화 전원(Vint)의 전압이 제1 노드(N1)로 공급될 수 있다. 즉, 제1 트랜지스터(T1)의 게이트 전압이 초기화될 수 있다.
일 실시예에서, 제4 트랜지스터(T4)는 게이트 전극들이 공통으로 연결된 복수의 트랜지스터들이 직렬 연결된 형태를 가질 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 제4 트랜지스터(T4)의 게이트 전극은 두 갈래로 갈라져 각각 액티브층(ACTL)에 중첩할 수 있다.
초기화 전원(Vint)의 전압은 트랜지스터들을 턴-온시키기에 충분히 낮은 전압일 수 있다.
제5 트랜지스터(T5)는 제3 노드(N3)와 발광 소자(ED)의 애노드 전극(예를 들어, 제4 노드(N4)) 사이에 접속될 수 있다. 예를 들어, 제5 트랜지스터(T5)의 드레인 전극은 컨택홀을 통해 애노드 연결 전극(ACE)에 접속될 수 있다. 애노드 연결 전극(ACE)은 컨택홀을 통해 상부의 애노드(AND, 도 16에 도시됨)에 접속될 수 있다.
제5 트랜지스터(T5)의 게이트 전극은 컨택홀을 통해 PAM 발광 제어 라인(PAEL)에 연결될 수 있다. 제5 트랜지스터(T5)는 PAM 발광 제어 라인(PAEL)으로 공급되는 PAM 발광 제어 신호에 응답하여 턴-온될 수 있다.
제6 트랜지스터(T6)는 제2 전원(VDD2)의 전압을 공급하는 제2 전원 라인(VDL2)과 제2 노드(N2) 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 컨택홀을 통해 PWM 발광 제어 라인(PWEL)에 연결될 수 있다. 제6 트랜지스터(T6)는 PWM 발광 제어 라인(PWEL)으로 공급되는 PWM 발광 제어 신호에 응답하여 턴-온될 수 있다. 일 실시예에서, PWM 발광 제어 신호와 PAM 발광 제어 신호는 동일한 타이밍에 제공될 수 있다.
제7 트랜지스터(T7)는 제2 전원 라인(VDL2)과 제1 커패시터(C1)의 제2 커패시터 전극(CE2, 도 16에 도시됨, 예를 들어, 상부 전극) 사이에 접속될 수 있다. 제1 커패시터(C1)의 제2 커패시터 전극(CE2)은 제2 게이트층(GTL2)에 형성될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 컨택홀을 통해 PWM 발광 제어 라인(PWEL)에 연결될 수 있다.
제7 트랜지스터(T7)는 PWM 발광 제어 신호에 응답하여 턴-온될 수 있다. 따라서, 발광 기간에 제1 커패시터(C1)의 제2 커패시터 전극(CE2)은 제2 전원(VDD2)에 연결될 수 있다.
제8 트랜지스터(T8)는 제1 전원(VDD1)의 전압을 공급하는 제1 전원 라인(VDL1)과 제1 커패시터(C1)의 제2 커패시터 전극(CE2) 사이에 접속될 수 있다. 예를 들어, 제8 트랜지스터(T8)의 일 전극은 컨택홀을 통해 수직 전원 라인(VVDL)에 접속되고, 타 전극은 컨택홀을 통해 제1 커패시터(C1)의 제2 커패시터 전극(CE2)에 접속될 수 있다.
제8 트랜지스터(T8)의 게이트 전극은 컨택홀을 통해 제어 스캔 라인(GCL)에 접속될 수 있다. 제8 트랜지스터(T8)는 제어 스캔 신호에 응답하여 턴-온될 수 있다. 제8 트랜지스터(T8)가 턴-온되면 제1 커패시터(C1)의 제2 커패시터 전극(CE2)으로 제1 전원(VDD1)의 전압이 공급될 수 있다.
제1 전원(VDD1)의 전압과 제2 전원(VDD2)의 전압은 동일할 수도 있고 상호 다를 수도 있다.
기입 스캔 신호, 초기화 스캔 신호, 및 제어 스캔 신호는 비발광 기간에 공급될 수 있다. 초기화 스캔 신호는 기입 스캔 신호보다 앞서서 공급될 수 있다. 또한, 제어 스캔 신호는 기입 스캔 신호와 동일한 타이밍에 공급될 수 있다. 다만, 이는 예시적인 것으로서, 제어 스캔 신호는 기입 스캔 신호가 공급된 후에 공급될 수도 있다.
제1 커패시터(C1)의 제1 커패시터 전극(CE1)은 제1 트랜지스터(T1)의 게이트 전극, 즉, 제1 노드(N1)에 연결될 수 있다. 예를 들어, 제1 커패시터(C1)의 제1 커패시터 전극(CE1)과 제1 트랜지스터(T1)의 게이트 전극은 일체로 형성될 수 있다. 제1 트랜지스터(T1)의 게이트 전극에서 제1 커패시터(C1)의 제2 커패시터 전극(CE2)에 중첩하는 부분이 제1 커패시터 전극(CE1)으로 이해될 수 있다.
제1 커패시터(C1)는 PAM 데이터 전압(V_PAM)을 저장하는 스토리지 커패시터의 역할을 할 수 있다.
제9 트랜지스터(T9)는 제4 노드(N4)에 상응하는 제5 트랜지스터(T5)의 드레인 전극과 초기화 전압 라인(VIL) 사이에 접속될 수 있다. 제9 트랜지스터(T9)의 일 전극은 컨택홀을 통해 초기화 전압 라인(VIL)에 연결될 수 있다.
제9 트랜지스터(T9)의 게이트 전극은 컨택홀을 통해 제어 스캔 라인(GCL)에 연결될 수 있다. 제9 트랜지스터(T9)는 제어 스캔 신호에 응답하여 제4 노드(N4)에 초기화 전원(Vint)의 전압을 공급할 수 있다. 따라서, 초기화 전원(Vint)의 전압은 애노드 연결 전극(ACE)을 통해 애노드(AND)에 제공될 수 있다.
제10 트랜지스터(T10)는 제4 노드(N4)와 제2 전원(VSS)을 공급하는 제2 전원선(PL2) 사이에 접속될 수 있다. 제10 트랜지스터(T10)는 테스트선(TEST)으로 공급되는 테스트 전압에 응답하여 턴-온될 수 있다.
제10 트랜지스터(T10)는 제조 공정 중 발광 소자(ED)와 화소 회로(PC)의 연결 전에 테스트 전압에 따라 턴-온되어 화소 회로(PC)의 이상 여부를 확인하는 데에 이용될 수 있다. 제10 트랜지스터(T10)의 일 전극은 컨택홀을 통해 애노드 연결 전극(ACE)과 전기적으로 연결되고, 타 전극은 컨택홀을 통해 제3 전원 라인(VSL)에 연결될 수 있다. 제3 전원 라인(VSL)으로 공급되는 제3 전원(VSS)의 전압은 제1 전원(VDD1) 및 제2 전원(VDD2)의 전압보다 낮을 수 있다. 예를 들어, 제3 전원(VSS)의 전압은 접지 전압에 상응할 수 있다.
제10 트랜지스터(T10)의 게이트 전극은 컨택홀을 통해 테스트 신호 라인(TSTL)에 접속될 수 있다.
제11 트랜지스터(T11)는 제3 노드(N3)와 제5 트랜지스터(T5) 사이에 접속될 수 있다. 예를 들어, 제11 트랜지스터(T11)는 제1 트랜지스터(T1)와 제5 트랜지스터(T5) 사이에 형성될 수 있다.
제11 트랜지스터(T11)의 게이트 전극은 제3 커패시터(C3)의 하부 전극에 연결될 수 있다. 제11 트랜지스터(T11)의 게이트 전극 및 제3 커패시터(C3)의 하부 전극은 제9 노드(N9)에 접속될 수 있따.
제11 트랜지스터(T11)는 제9 노드(N9)의 전압에 기초하여 턴-온될 수 있다. 제11 트랜지스터(T11)의 턴-온 시간은 발광 소자(ED)의 발광 기간(발광 듀티)에 상응할 수 있다.
PWM 회로(PWMC)는 PWM 데이터 전압(V_PWM)에 기초하여 제11 트랜지스터(T11)의 턴-온 시간을 제어할 수 있다. PWM 회로(PWMC)는 제12 내지 제19 트랜지스터들(T12 내지 T19), 제2 커패시터(C2), 및 제3 커패시터(C3)를 포함할 수 있다.
제12 트랜지스터(T12)는 PWM 데이터 전압(V_PWM) 및 스윕 신호 라인(SWPL)으로 공급되는 스윕 전압에 기초하여 발광 기간 동안 턴-온될 수 있다. 제12 트랜지스터(T12)는 제6 노드(N6)와 제7 노드(N7) 사이에 접속될 수 있다. 제12 트랜지스터(12)의 게이트 전극은 제5 노드(N5)에 대응할 수 있다.
제13 트랜지스터(T13)는 데이터 라인(DL)과 제6 노드(N6, 즉, 제12 트랜지스터(T12)의 일 전극) 사이에 접속될 수 있다.
제13 트랜지스터(T13)의 게이트 전극은 컨택홀을 통해 기입 스캔 라인(GWL)과 접속될 수 있다. 제13 트랜지스터(T13)는 기입 스캔 신호에 응답하여 PWM 데이터 전압(V_PWM)을 제6 노드(N6)에 제공할 수 있다.
제14 트랜지스터(T14)는 제5 노드(N5)와 제7 노드(N7) 사이에 접속될 수 있다. 예를 들어, 제12 트랜지스터(T12)와 제14 트랜지스터(T14)는 제2 소스 금속층(SDL2)의 소정의 연결 패턴을 통해 상호 연결될 수 있다.
제14 트랜지스터(T14)의 게이트 전극은 컨택홀을 통해 기입 스캔 라인(GWL)과 접속될 수 있다. 제14 트랜지스터(T14)는 기입 스캔 신호에 응답하여 제12 트랜지스터(T12)를 다이오드 연결시켜 제12 트랜지스터(T12)의 문턱 전압을 보상할 수 있다. 문턱 전압이 보상된 PWM 데이터 전압(V_PWM)은 제5 노드(N5)로 제공될 수 있다.
일 실시예에서, 제14 트랜지스터(T14)는 게이트 전극들이 공통으로 연결된 복수의 트랜지스터들이 직렬 연결된 형태를 가질 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 제14 트랜지스터(T14)의 게이트 전극은 두 갈래로 갈라져 각각 액티브층(ACTL)에 중첩할 수 있다.
제15 트랜지스터(T15)는 제5 노드(N5)와 초기화 전압 라인(VIL) 사이에 접속될 수 있다. 제15 트랜지스터(T15)의 게이트 전극은 컨택홀을 통해 초기화 스캔 라인(GIL)에 연결될 수 있다. 제15 트랜지스터(T15)는 초기화 스캔 라인(GIL)으로 공급되는 초기화 스캔 신호에 응답하여 초기화 전원(Vint)의 전압을 제5 노드(N5)에 공급할 수 있다.
일 실시예에서, 제15 트랜지스터(T15)는 게이트 전극들이 공통으로 연결된 복수의 트랜지스터들이 직렬 연결된 형태를 가질 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 제14 트랜지스터(T14)의 게이트 전극은 두 갈래로 갈라져 각각 액티브층(ACTL)에 중첩할 수 있다.
제16 트랜지스터(T16)는 제1 전원 라인(VDL1)과 제6 노드(N6) 사이에 접속될 수 있다. 제16 트랜지스터(T16)의 게이트 전극은 컨택홀을 통해 PWM 발광 제어 라인(PWEL)에 접속될 수 있다.
제17 트랜지스터(T17)는 제7 노드(N7)와 제9 노드(N9) 사이에 접속될 수 있다. 제17 트랜지스터(T17)의 게이트 전극은 컨택홀을 통해 PWM 발광 제어 라인(PWEL)에 접속될 수 있다.
제16 및 제17 트랜지스터들(T16, T17)은 PWM 발광 제어 신호에 응답하여 턴-온될 수 있다. 즉, 제16 및 제17 트랜지스터들(T16, T17)은 제1 전원 라인(VDL1)과 제9 노드(N9) 사이의 도전 경로를 제공할 수 있다.
제18 트랜지스터(T18)는 스윕 신호 라인(SWPL)이 연결된 제8 노드(N8)와 게이트 오프 전압(VGH, 예를 들어, 고전위 전압)을 공급하는 게이트 오프 전압 라인(VGHL) 사이에 접속될 수 있다. 예를 들어, 제18 트랜지스터(T18)의 일 전극은 컨택홀을 통해 스윕 신호 라인(SWPL)에 접속되고, 타 전극은 컨택홀을 통해 게이트 오프 전압 라인(VGHL)에 접속될 수 있다.
제5 전원선(PL5) 사이에 접속될 수 있다. 제18 트랜지스터(T18)는 제3 주사 신호에 응답하여 고전위 전원(VGH)의 전압을 제8 노드(N8)에 공급할 수 있다.
따라서, 제15 및 제18 트랜지스터들(T15, T18)이 동시에 턴-온되면, 제2 커패시터(C2)의 양단에 게이트 오프 전압(VGH)과 초기화 전원(Vint)의 전압차가 저장될 수 있다.
제19 트랜지스터(T19)는 제9 노드(N9)와 초기화 전압 라인(VIL) 사이에 접속될 수 있다. 제19 트랜지스터(T19)의 일 전극은 컨택홀 및 이에 연결되는 연결 패턴을 통해 제11 트랜지스터(T11) 게이트 전극에 연결될 수 있다. 제19 트랜지스터(T19)의 타 전극은 컨택홀을 통해 초기화 전압 라인(VIL)에 연결될 수 있다.
제19 트랜지스터(T19)의 게이트 전극은 컨택홀을 통해 제어 스캔 라인(GCL)에 연결될 수 있다. 제19 트랜지스터(T19)는 제어 스캔 신호에 응답하여 제9 노드(N9)에 초기화 전원(Vint)의 전압을 공급할 수 있다.
또한, 제3 커패시터(C3)는 제9 노드(N3)와 초기화 전압 라인(VIL 사이에 접속될 수 있다. 예를 들어, 제3 커패시터(C3)의 하부 전극은 제15 트랜지스터(T15)의 게이트 전극과 일체로 형성되고, 제3 커패시터(C3)의 상부 전극은 이에 중첩하여 제2 게이트층(GTL2)에 형성될 수 있다. 제3 커패시터(C3)의 상부 전극은 컨택홀을 통해 초기화 전압 라인(VIL)에 연결될 수 있다.
이에 따라, 제3 커패시터(C3)에 초기화 전원(Vint)의 전압이 충전되고, 제9 노드(N9)는 초기화 전원(Vint)의 전압을 유지할 수 있다.
일 실시예에서, 제19 트랜지스터(T19)는 게이트 전극들이 공통으로 연결된 복수의 트랜지스터들이 직렬 연결된 형태를 가질 수 있다. 예를 들어, 도 22에 도시된 바와 같이, 제19 트랜지스터(T19)의 게이트 전극은 꺽여진 형태를 가지며, 두 부분이 액티브층(ACTL)에 중첩할 수 있다.
이후, 제5 및 제6 트랜지스터들(T5, T6)이 턴-온되면, 제2 전원 라인(VDL2)과 제3 전원 라인(VSL) 사이에 전류 경로가 형성되어 제11 트랜지스터(T11)가 턴-온되고, 발광 소자(ED)가 발광할 수 있다. 예를 들어, 제12 트랜지스터(12)의 턴-오프 상태에서 발광 소자(ED)의 발광이 시작될 수 있다.
PWM 회로(PWMC)는 제5 노드(N5)에 설정된 전압에 기초하여 발광 소자(ED)의 발광 시간을 제어할 수 있다. 예를 들어, PWM 회로(PWMC)는 제5 노드(N5)에 설정된 전압에 기초하여 제11 트랜지스터(T11)의 동작을 제어함으로써 구동 전류의 공급을 제어할 수 있다.
일 실시예에서, PWM 데이터 전압(V_PWM)은 제12 트랜지스터(T12)를 턴-오프시키는 전압 범위를 가질 수 있다. 예를 들어, PWM 데이터 전압(V_PWM)은 10V 내지 15V의 전압 범위 내에서 결정될 수 있다. 이 때, 제1 전원(VDD1)의 전압은 약 10V일 수 있다. 따라서, 제16 및 제17 트랜지스터들(T16, T17)이 턴-온되어 제1 전원(VDD1)의 전압이 제6 노드(N6)로 공급되면, 제12 트랜지스터(T12)의 게이트-소스 전압이 문턱 전압 이상이므로, 제12 트랜지스터(T12)는 턴-오프될 수 있다. 제12 트랜지스터(12)가 턴-오프된 경우, 제3 커패시터(C3)에 저장된 초기화 전원(Vint)의 전압에 의해 제11 트랜지스터(T11)는 턴-온 상태를 유지하며, 발광 소자(ED)의 발광 시간이 유지될 수 있다.
그러나, 제5 노드(N5)의 전압이 변하여 제12 트랜지스터(T12)의 게이트-소스 전압이 문턱 전압 이하로 낮아지면, 제12 트랜지스터(T12)가 턴-온되고, 제9 노드(N9)로 제1 전원(VDD1)의 전압이 공급되어 제11 트랜지스터(T11)가 턴-오프될 수 있다. 이에 따라, 발광 소자(ED)의 발광이 중단될 수 있다.
구체적으로, 스윕 신호 라인(SWPL)으로 제공되는 스윕 전압은 PAM 발광 제어 신호 및 PWM 발광 제어 신호들의 공급에 동기하여 변할 수 있다. 예를 들어, 스윕 전압은 PAM 발광 제어 신호 및 PWM 발광 제어 신호가 공급되는 기간 동안 감소하는 삼각파 형태를 가질 수 있다. 예를 들어, 스윕 전압은 15V에서 10V까지 선형적으로 감소하는 전압일 수 있으나, 이에 한정되는 것은 아니다.
스윕 전압의 변화는 제2 커패시터(C2)를 통해 제5 노드(N5)로 커플링되므로, 제5 노드(N5)의 전압은 스윕 전압의 변화에 따라 변할 수 있다. 따라서, PWM 데이터 전압(V_PWM)의 기입에 의해 제5 노드(N5)에 설정된 전압의 크기에 따라 제12 트랜지스터(T12)가 턴-온되는 시점이 결정될 수 있으며, 발광 소자의 발광 시간이 제어될 수 있다.
이러한 발광 소자의 발광 시간의 제어를 통해 발광 휘도가 조절될 수 있다.
다만, 화소 회로의 구조가 도 21 및 도 22에 의해 한정되는 것은 아니며, 공지된 다양한 화소 회로 구조로 가능하다.
도 23은 도 4의 타일형 표시 장치에 포함되는 표시 장치들이 연결된 일 예를 나타내는 단면도이다.
도 4, 도 12, 도 14, 도 15, 도 16, 도 17, 및 도 23을 참조하면, 타일형 표시 장치(TD)는 상호 인접하여 연결되는 제1 표시 장치(10-1) 및 제2 표시 장치(10-2)를 포함할 수 있다.
제1 표시 장치(10-1)는 제1 기판(SUB1), 발광 소자(ED), 제1 커버층(COV1), 제1 측면 연결 라인(SCL1), 및 제1 오버 코팅층(OC1)을 포함할 수 있다. 제1 기판(SUB1), 발광 소자(ED), 및 제1 커버층(COV1)은 제3 방향(DR3)을 따라 순차 적층될 수 있다. 제2 표시 장치(10-2)는 제2 기판(SUB2), 발광 소자(ED), 제2 커버층(COV2), 제2 측면 연결 라인(SCL2), 및 제2 오버 코팅층(OC2)을 포함할 수 있다. 제2 기판(SUB2), 발광 소자(ED), 및 제2 커버층(COV2)은 제3 방향(DR3)을 따라 순차 적층될 수 있다.
제1 커버층(COV1)과 제2 커버층(COV2) 각각은 도 15를 참조하여 설명한 커버층(COV)과 실질적으로 동일할 구성일 수 있다.
제1 기판(SUB1)과 제2 기판(SUB2) 각각은 도 12, 도 14, 도 15, 도 16, 및 도 17을 참고하여 설명한 기판(SUB) 및 화소 회로층(PCL)의 구성을 포함할 수 있다.
제1 및 제2 표시 장치들(10-1, 10-2) 각각은 챔퍼면(CHM)을 포함할 수 있다. 챔퍼면(CHM)은 제1 및 제2 표시 장치들(10-1, 10-2)이 결합될 때 제1 기판(SUB1)과 제2 기판(SUB2)이 충돌되어 파손되는 것을 방지할 수 있다.
제1 측면 연결 라인(SCL1) 및 제1 오버 코팅층(OC1)은 제1 기판(SUB1)의 챔퍼면(SHM)을 포함하는 가장자리(EDG)에 배치될 수 있다. 제1 측면 연결 라인(SCL1) 및 제1 오버 코팅층(OC1) 제1 기판(SUB1)의 상면의 일부 및 배면의 일부까지 연장될 수 있다. 제1 오버 코팅층(OC1)은 제1 측면 연결 라인(SCL1) 전체를 덮을 수 있다.
제2 측면 연결 라인(SCL2) 및 제2 오버 코팅층(OC2)은 제2 기판(SUB2)의 챔퍼면(SHM)을 포함하는 가장자리(EDG)에 배치될 수 있다. 제2 측면 연결 라인(SCL2) 및 제2 오버 코팅층(OC2) 제2 기판(SUB2)의 상면의 일부 및 배면의 일부까지 연장될 수 있다. 제2 오버 코팅층(OC2)은 제2 측면 연결 라인(SCL2) 전체를 덮을 수 있다.
제1 기판(SUB1)과 제2 기판(SUB2) 상에는 각각 발광 소자(ED)들 및 발광 소자(ED)들 사이에 위치한 뱅크(BNK)가 제공될 수 있다. 뱅크(BNK)는 블랙 이방성 도전 필름(BACF)에 의해 구현될 수 있다.
제1 커버층(COV1)은 제1 기판(SUB1) 및 그 상부에 실장된 발광 소자(ED)들을 커버하도록 마련되어 외부로부터 제1 기판(SUB1)과 발광 소자(ED)들을 보호할 수 있다.
제2 커버층(COV2)은 제2 기판(SUB2) 및 그 상부에 실장된 발광 소자(ELD)들을 커버하도록 마련되어 외부로부터 제2 기판(SUB2)과 발광 소자(ED)들을 보호할 수 있다.
제1 커버층(COV1)과 제2 커버층(COV2)은 제1 기판(SUB1)(또는 표시 장치(10-1))와 제2 기판(SUB2)(또는 제2 표시 장치(10-2)) 사이에 형성되는 간극(G)에 의해 형성되는 결합 영역(SM)(또는 심(seam))의 시현성을 저하시키고 제1 표시 장치(10-1)와 제2 표시 장치(10-2) 간의 색 편차를 개선할 수 있다.
제1 커버층(COV1)은 제1 기판(SUB1)의 가장자리(EDG)보다 바깥쪽으로 돌출될 수 있고, 제2 커버층(COV2)은 제2 기판(SUB2)의 가장자리(EDG)보다 바깥쪽으로 돌출될 수 있다. 제1 기판(SUB1)과 제2 기판(SUB2) 사이의 간극(G)은 제1 커버층(COV1)과 제2 커버층(COV2) 사이의 간극보다 클 수 있다.
일 실시예에서, 제1 기판(SUB1)과 제2 기판(SUB2) 사이의 간극(G)에서 제1 오버 코팅층(OC1) 및 제2 오버 코팅층(OC2)이 대향할 수 있다.
블랙을 발현하는 제1 오버 코팅층(OC1) 및 제2 오버 코팅층(OC2)은 간극(G)에 입사되는 광을 흡수할 수 있다. 또한, 제1 오버 코팅층(OC1) 및 제2 오버 코팅층(OC2)은 제1 및 제2 측면 연결 라인들(SCL1, SCL2)에서의 광 반사를 차단할 수 있다. 제1 오버 코팅층(OC1) 및 제2 오버 코팅층(OC2)은 제1 기판(SUB1)과 제1 커버층(COV1) 사이 및 제2 기판(SUB2)과 제2 커버층(COV2) 사이의 공간에 각각 이물질 또는 수분이 유입되는 것을 방지할 수 있다.
도 24는 도 4의 타일형 표시 장치의 일 예를 나타내는 블록도이다.
도 24에서는 설명의 편의를 위해 제1 표시 장치(10-1)와 호스트 시스템(HOST)을 도시하였다.
도 4 및 도 24를 참조하면, 일 실시예에 따른 타일형 표시 장치(TD)는 호스트 시스템(HOST), 방송 튜닝부(210), 신호처리부(220), 디스플레이부(230), 스피커(240), 사용자 입력부(250), 저장부(260), 네트워크 통신부(270), UI생성부(280) 및 제어부(290)를 포함할 수 있다.
호스트 시스템(HOST)은 텔레비젼 시스템, 홈 시어터 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(Personl Computer), 휴대전화 시스템(mobile phone system), 태블릿 중 어느 하나로 구현될 수 있다.
호스트 시스템(HOST)에 사용자의 명령이 다양한 형식으로 입력될 수 있다. 예를 들어, 호스트 시스템(HOST)은 사용자의 터치 입력에 의한 명령이 입력될 수 있다. 또는, 호스트 시스템(HOST)에는 키보드 입력 또는 리모트 콘트롤러의 버튼 입력에 의한 사용자의 명령이 입력될 수 있다.
호스트 시스템(HOST)은 외부로부터 원본 영상에 해당하는 원본 비디오 데이터(ODATA)를 입력 받을 수 있다. 호스트 시스템(HOST)은 원본 비디오 데이터(ODATA)를 표시 장치들의 개수만큼 분할할 수 있다. 예를 들어, 호스트 시스템(HOST)은 제1 표시 장치(10-1), 제2 표시 장치(10-2), 제3 표시 장치(10-3), 및 제4 표시 장치(10-4)에 대응하여, 원본 비디오 데이터(ODATA)를 제1 영상에 대응되는 제1 비디오 데이터(DATA1), 제2 영상에 대응되는 제2 비디오 데이터(DATA2), 제3 영상에 대응되는 제3 비디오 데이터(DATA3), 및 제4 영상에 대응되는 제4 비디오 데이터(DATA4)로 분할할 수 있다.
호스트 시스템(HOST)은 제1 비디오 데이터(DATA1)를 제1 표시 장치(10-1)에 전송하고, 제2 비디오 데이터(DATA2)를 제2 표시 장치(10-2)에 전송하고, 제3 비디오 데이터(DATA3)를 제3 표시 장치(10-3)에 전송하고, 제4 비디오 데이터(DATA4)를 제4 표시 장치(10-4)에 전송할 수 있다.
제1 표시 장치(10-1)는 제1 비디오 데이터(DATA1)에 따라 제1 영상을 표시하고, 제2 표시 장치(10-2)는 제2 비디오 데이터(DATA2)에 따라 제2 영상을 표시하며, 제3 표시 장치(10-3)는 제3 비디오 데이터(DATA3)에 따라 제3 영상을 표시하고, 제4 표시 장치(10-4)는 제4 비디오 데이터(DATA4)에 따라 제4 영상을 표시할 수 있다. 이에 따라, 사용자는 제1 내지 제4 표시 장치들(10-1, 10-2, 10-3, 10-4)에 표시되는 제1 내지 제4 영상들이 조합된 원본 영상을 시청할 수 있다.
제1 표시 장치(10-1)는 방송 튜닝부(210), 신호처리부(220), 디스플레이부(230), 스피커(240), 사용자 입력부(250), 저장부(260), 네트워크 통신부(270), UI 생성부(280) 및 제어부(290)를 포함할 수 있다.
방송 튜닝부(210)는 제어부(290)의 제어에 따라 소정 채널 주파수를 튜닝하여 해당 채널의 방송신호를 안테나로 수신할 수 있다. 방송 튜닝부(210)는 채널 디텍션 모듈 및 RF 디모듈레이션 모듈을 포함할 수 있다.
방송 튜닝부(210)에 의해 복조된 방송 신호는 신호 처리부(220)에 의해 처리되어 디스플레이부(230) 및 스피커(240)로 출력된다. 여기서, 신호처리부(220)는 디멀티플렉서(221), 비디오 디코더(222), 비디오 처리부(223), 오디오 디코더(224) 및 부가 데이터 처리부(225)를 포함할 수 있다.
디멀티플렉서(221)는 복조된 방송신호를 비디오 신호, 오디오 신호, 부가 데이터로 분리한다. 분리된 비디오 신호, 오디오 신호, 부가 데이터는 각각 비디오 디코더(222), 오디오 디코더(224), 부가 데이터 처리부(225)에 의해 복원된다. 이때, 비디오 디코더(222), 오디오 디코더(224), 부가 데이터 처리부(225)는 방송신호 전송시의 인코딩 포맷에 대응하는 디코딩 포맷으로 복원한다.
한편, 디코딩된 비디오 신호는 비디오 처리부(223)에 의해 디스플레이부(230)의 출력규격에 맞는 수직주파수, 해상도, 화면비율 등에 맞도록 변환되고, 디코딩된 오디오 신호는 스피커(240)로 출력된다.
디스플레이부(230)는 영상을 표시 할 수 있다.
사용자 입력부(250)는 호스트 시스템(HOST)이 전송하는 신호를 수신할 수 있다. 사용자 입력부(250)는 호스트 시스템(HOST)이 전송하는 채널의 선국, UI(User Interface)메뉴의 선택 및 조작에 관한 데이터뿐만 아니라, 타 표시 장치와의 통신에 관한 명령을 사용자가 선택, 입력에 대한 데이터가 입력될 수 있도록 마련될 수 있다.
저장부(260)는 OS 프로그램을 비롯한 다양한 소프트웨어 프로그램, 녹화된 방송 프로그램, 동영상, 사진, 기타 데이터를 저장하는 것으로, 하드 디스크 또는 비휘발성 메모리 등 저장 매체로 이루어질 수 있다.
네트워크 통신부(270)는 호스트 시스템(HOST) 및 타 표시 장치와의 근거리 통신을 위한 것으로, 이동 통신, 데이터 통신, 블루투스, RF, 이더넷 등을 구현할 수 있는 안테나 패턴을 포함한 통신 모듈로 구현 가능하다.
네트워크 통신부(270)는 후술되는 안테나 패턴을 통해 이동 통신을 위한 기술표준들 또는 통신방식(예를 들어, GSM(Global System for Mobile communication), CDMA(Code Division Multi Access), CDMA2000(Code Division Multi Access 2000), EV-DO(Enhanced Voice-Data Optimized or Enhanced Voice-Data Only), WCDMA(Wideband CDMA), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced), 5G 등)에 따라 구축된 이동 통신망 상에서 기지국, 외부의 단말, 서버 중 적어도 하나와 무선 신호를 송수신할 수도 있다.
네트워크 통신부(270)는 후술되는 안테나 패턴을 통해 무선 인터넷 기술들에 따른 통신망에서 무선 신호를 송수신할 수도 있다. 무선 인터넷 기술로는, 예를 들어 WLAN(Wireless LAN), Wi-Fi(Wireless-Fidelity), Wi-Fi(Wireless Fidelity) Direct, DLNA(Digital Living Network Alliance), WiBro(Wireless Broadband), WiMAX(World Interoperability for Microwave Access), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced) 등이 있으며, 안테나 패턴은 상기에서 나열되지 않은 인터넷 기술까지 포함한 범위에서 적어도 하나의 무선 인터넷 기술에 따라 데이터를 송수신하게 된다.
UI 생성부(280)는 호스트 시스템(HOST) 및 타 표시 장치와의 통신을 위한 UI 메뉴를 생성하는 것으로, 알고리즘 코드 및 OSD IC에 의해 구현 가능하다. 호스트 시스템(HOST) 및 타 표시 장치와의 통신을 위한 UI 메뉴는 통신을 원하는 상대 디지털 TV의 지정 및 원하는 기능을 선택하기 위한 메뉴일 수 있다.
제어부(290)는 제1 표시 장치(10-1)의 전반적인 제어를 담당하고, 호스트 시스템(HOST) 및 제2, 제3, 및 제4 표시 장치들(10-2, 10-3, 10-4)의 통신 제어를 담당하는 것으로, 제어를 위한 해당 알고리즘 코드가 저장되고, 저장된 알고리즘 코드가 실행되는 MCU(Micro Controller Unit)에 의해 구현 가능하다.
제어부(290)는 사용자 입력부(250)의 입력 및 선택에 따라 해당 제어 명령 및 데이터를 네트워크 통신부(270)를 통해 호스트 시스템(HOST) 및 제2, 제3, 및 제4 표시 장치들(10-2, 10-3, 10-4)로 전송하도록 제어한다. 물론, 호스트 시스템(HOST) 및 제2, 제3, 및 제4 표시 장치(10-2, 10-3, 10-4)로부터 소정의 제어 명령 및 데이터가 입력된 경우, 해당 제어 명령에 따라 동작을 수행하게 된다.
한편, 제2, 제3, 및 제4 표시 장치들(10-2, 10-3, 10-4) 각각의 블록도는 도 24를 참조하여 설명한 제1 표시 장치(10-1)의 블록도와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 10-1, 10-2, 10-3, 10-4: 표시 장치
TD: 타일형 표시 장치 PX, SP1, SP2, SP3, SP: 화소
SUB; 기판 TFT, T1~T19: 트랜지스터
PC: 화소 회로 TL: 트랜지스터층
PAD: 패드부 VIA1~VIA5: 비아층
DPL: 표시 소자층 ED: 발광 소자
LDL: 리드 라인 SCL: 측면 연결 라인
OC: 오버 코팅층 ILD: 층간 절연층
ETL1, ETL2: 화소 전극 PAS1~PAS3: 보호층
SDL1~SDL4: 소스 금속층 PAD1~PAD5: 패드 전극
BACF: 블랙 이방성 도전 필름 FCP: 미세 도전 입자
BTE: 배면 전극 FPCB: 연성 필름

Claims (20)

  1. 표시 영역 및 상기 표시 영역의 주변의 비표시 영역을 포함하는 기판;
    상기 기판의 상면 상에 제공되며, 상기 표시 영역에 배치되는 화소 회로에 구비되는 트랜지스터를 포함하는 트랜지스터층;
    상기 트랜지스터층의 상기 비표시 영역 상에 제공되며, 상기 화소 회로에 전기적으로 접속되는 패드부;
    상기 트랜지스터층 상에 배치되며, 상기 패드부와 이격하는 제1 비아층;
    상기 제1 비아층의 상면 일부를 노출하도록 상기 제1 비아층과 단차를 형성하며, 상기 제1 비아층 상에 배치되는 제2 비아층;
    상기 제2 비아층의 상면 일부를 노출하도록 상기 제2 비아층과 단차를 형성하며, 상기 제2 비아층 상에 배치되는 제3 비아층;
    상기 표시 영역의 상기 제3 비아층 상에 배치되며, 상기 트랜지스터에 전기적으로 연결되는 발광 소자를 포함하는 표시 소자층;
    상기 기판의 배면 상에 배치되는 리드 라인;
    상기 기판의 상기 상면, 상기 기판의 상기 배면, 및 상기 상면과 상기 배면 사이의 일 측면 상에 배치되며, 상기 패드부와 상기 리드 라인을 전기적으로 연결하는 측면 연결 라인; 및
    상기 측면 연결 라인을 전체적으로 커버하고, 상기 제2 비아층으로부터 노출된 상기 제1 비아층의 상기 상면에 중첩하는 오버 코팅층을 포함하는, 표시 장치.
  2. 제 1 항에 있어서, 상기 오버 코팅층의 일 단부는 상기 제2 비아층의 일 단부와 대향하는, 표시 장치.
  3. 제 1 항에 있어서, 상기 오버 코팅층은 상기 제2 비아층의 상기 노출된 상면의 적어도 일부에 중첩하고,
    상기 오버 코팅층의 일 단부는 상기 제3 비아층의 일 단부와 대향하는, 표시 장치.
  4. 제 1 항에 있어서, 상기 오버 코팅층은 상기 측면 연결 라인에 직접 접촉하며, 블랙 안료를 포함하는 절연층인, 표시 장치.
  5. 제 1 항에 있어서, 상기 트랜지스터층은,
    상기 트랜지스터 상에 배치되며, 상기 제1 비아층에 접촉하는 층간 절연층을 포함하고,
    상기 층간 절연층은 상기 제1 비아층과 상기 패드부로부터 노출된 부분을 포함하는, 표시 장치.
  6. 제 5 항에 있어서, 상기 표시 소자층은,
    상기 제3 비아층 상에 배치되며, 상기 발광 소자에 전기적으로 접속되는 화소 전극; 및
    상기 화소 전극의 상면 일부 및 상기 패드부의 상면 일부를 노출하며, 상기 화소 전극 및 상기 패드부 상에 배치되는 보호층을 포함하고,
    상기 보호층은 상기 층간 절연층의 상기 노출된 부분, 상기 제1 비아층, 상기 제2 비아층, 및 상기 제3 비아층에 접촉하는, 표시 장치.
  7. 제 6 항에 있어서, 상기 측면 연결 라인은 상기 층간 절연층의 상기 노출된 부분에 중첩하여 상기 보호층 상에 배치되는, 표시 장치.
  8. 제 6 항에 있어서, 상기 오버 코팅층의 일 단부는 상기 보호층을 사이에 두고 상기 제2 비아층의 일 단부와 대향하는, 표시 장치.
  9. 제 8 항에 있어서, 평면 상에서 볼 때, 상기 제2 비아층의 상기 일 단부는 제1 방향으로 직선으로 연장되는 형상을 갖는, 표시 장치.
  10. 제 6 항에 있어서, 상기 오버 코팅층은 상기 제2 비아층의 상기 노출된 상면의 적어도 일부에 중첩하고,
    상기 오버 코팅층의 일 단부는 상기 보호층을 사이에 두고 상기 제3 비아층의 일 단부와 대향하는, 표시 장치.
  11. 제 10 항에 있어서, 평면 상에서 볼 때, 상기 제2 비아층의 상기 일 단부는 제1 방향으로 직선으로 연장되는 형상을 갖는, 표시 장치.
  12. 제 6 항에 있어서,
    상기 트랜지스터층 상에 배치되며, 상기 표시 영역에서 상기 제1 비아층에 의해 커버되는 제1 소스 금속층;
    상기 표시 영역에서 상기 제1 비아층 상에 배치되며, 상기 제2 비아층에 의해 커버되는 제2 소스 금속층; 및
    상기 표시 영역에서 상기 제2 비아층 상에 배치되며, 상기 제3 비아층에 의해 커버되는 제3 소스 금속층을 더 포함하는, 표시 장치.
  13. 제 12 항에 있어서, 상기 패드부는,
    상기 제1 소스 금속층과 함께 형성되는 제1 패드 전극;
    상기 제2 소스 금속층과 함께 형성되며, 상기 제1 패드 전극 상에 직접 배치되는 제2 패드 전극;
    상기 제3 소스 금속층과 함께 형성되며, 상기 제2 패드 전극 상에 직접 배치되는 제3 패드 전극; 및
    상기 화소 전극과 함께 형성되며, 상기 제3 패드 전극 상에 직접 배치되는 제4 패드 전극을 포함하고,
    상기 제1 내지 제4 패드 전극들 각각의 일부는 상기 보호층에 접촉하는, 표시 장치.
  14. 제 6 항에 있어서, 상기 표시 소자층은,
    상기 표시 영역에서 상기 오버 코팅층의 일부 및 상기 보호층 상에 배치되고, 블랙 안료 및 미세 도전 입자들을 포함하는 블랙 이방성 도전 필름을 더 포함하고,
    상기 발광 소자와 상기 화소 전극은 상기 미세 도전 입자들을 통해 전기적으로 연결되는, 표시 장치.
  15. 제 1 항에 있어서,
    상기 기판의 상기 배면 상에 배치되는 배면 전극; 및
    도전성 접착 부재를 통해 상기 배면 전극에 전기적으로 연결되는 연성 필름을 더 포함하고,
    상기 측면 연결 라인은 상기 리드 라인을 통해 상기 배면 전극에 전기적으로 연결되는, 표시 장치.
  16. 복수의 표시 장치들과 상기 복수의 표시 장치들 사이를 연결하는 결합 영역을 구비하고,
    상기 복수의 표시 장치들 중 적어도 하나는,
    표시 영역 및 상기 표시 영역의 주변의 비표시 영역을 포함하는 기판;
    상기 기판의 상면 상에 제공되며, 상기 표시 영역에 배치되는 화소 회로에 구비되는 트랜지스터를 포함하는 트랜지스터층;
    상기 트랜지스터층의 상기 비표시 영역 상에 제공되며, 상기 화소 회로에 전기적으로 접속되는 패드부;
    상기 트랜지스터층 상에 배치되며, 상기 패드부와 이격하는 제1 비아층;
    상기 제1 비아층의 상면 일부를 노출하도록 상기 제1 비아층과 단차를 형성하며, 상기 제1 비아층 상에 배치되는 제2 비아층;
    상기 제2 비아층의 상면 일부를 노출하도록 상기 제2 비아층과 단차를 형성하며, 상기 제2 비아층 상에 배치되는 제3 비아층;
    상기 표시 영역의 상기 제3 비아층 상에 배치되며, 상기 트랜지스터에 전기적으로 연결되는 발광 소자를 포함하는 표시 소자층;
    상기 기판의 배면 상에 배치되는 리드 라인;
    상기 기판의 상기 상면, 상기 기판의 상기 배면, 및 상기 상면과 상기 배면 사이의 일 측면 상에 배치되며, 상기 패드부와 상기 리드 라인을 전기적으로 연결하는 측면 연결 라인; 및
    상기 측면 연결 라인을 전체적으로 커버하고, 상기 제2 비아층으로부터 노출된 상기 제1 비아층의 상기 상면에 중첩하며, 블랙 안료를 포함하는 오버 코팅층을 포함하는, 타일형 표시 장치.
  17. 제 16 항에 있어서, 상기 오버 코팅층의 일 단부는 상기 제2 비아층의 일 단부와 대향하는, 타일형 표시 장치.
  18. 제 16 항에 있어서, 상기 오버 코팅층은 상기 제2 비아층의 상기 노출된 상면의 적어도 일부에 중첩하고,
    상기 오버 코팅층의 일 단부는 상기 제3 비아층의 일 단부와 대향하는, 타일형 표시 장치.
  19. 제 16 항에 있어서, 상기 표시 소자층은,
    상기 제3 비아층 상에 배치되며, 상기 발광 소자에 전기적으로 접속되는 화소 전극; 및
    상기 화소 전극의 상면 일부 및 상기 패드부의 상면 일부를 노출하며, 상기 화소 전극 및 상기 패드부 상에 배치되는 보호층을 포함하고,
    상기 보호층은 상기 제1 비아층, 상기 제2 비아층, 및 상기 제3 비아층에 접촉하는, 타일형 표시 장치.
  20. 제 19 항에 있어서, 상기 오버 코팅층의 일 단부는 상기 보호층을 사이에 두고 상기 제2 비아층의 일 단부와 대향하는, 타일형 표시 장치.
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