KR20230116640A - 표시 장치 및 이를 포함한 타일형 표시 장치 - Google Patents
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Abstract
표시 장치 및 이를 포함한 타일형 표시 장치가 제공된다. 표시 장치는 기판의 제1 면 상에 배치되는 트랜지스터 어레이층, 및 상기 트랜지스터 어레이층 상의 상기 표시 영역에 배치되는 복수의 발광 소자들을 포함한다. 상기 트랜지스터 어레이층은 상기 표시 영역의 일부로 이루어진 회로 영역에 배치되는 복수의 화소 구동부들과 둘 이상의 게이트 구동부들, 상기 표시 영역 중 상기 회로 영역의 주변에 배치되는 제1 게이트 전압 공급 배선, 및 상기 둘 이상의 게이트 구동부들 각각과 상기 제1 게이트 전압 공급 배선 사이에 연결되는 둘 이상의 제1 게이트 전압 보조 배선들을 포함한다. 그리고, 상기 둘 이상의 제1 게이트 전압 보조 배선들 각각의 일단은 상기 제1 게이트 전압 공급 배선과 인접한 상기 기판의 가장자리로부터 상기 제1 게이트 전압 공급 배선보다 더 이격된다.
Description
본 발명은 표시 장치 및 이를 포함한 타일형 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다.
발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 또는 발광 소자로서 LED(Light Emitting Diode)와 같은 무기 발광 다이오드 소자를 포함하는 발광 다이오드 표시 장치를 포함할 수 있다. 유기 발광 표시 장치의 경우, 유기 발광 다이오드 소자에 인가되는 구동 전류의 크기를 조정함으로써 유기 발광 다이오드 소자의 광의 휘도 또는 계조를 조정한다. 하지만, 무기 발광 다이오드 소자는 구동 전류에 따라 발광하는 광의 파장이 달라지므로, 유기 발광 다이오드 소자와 동일한 방법으로 구동하는 경우, 화상의 품질이 낮아질 수 있다.
본 발명이 해결하고자 하는 과제는 기판의 가장자리에 인접하게 배치된 배선들의 쇼트 불량을 방지할 수 있는 표시 장치 및 이를 포함한 타일형 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 복수의 서브 화소들이 배열되는 표시 영역과 상기 표시 영역의 주변인 비표시 영역을 포함하는 기판, 상기 기판의 제1 면 상에 배치되는 트랜지스터 어레이층, 및 상기 트랜지스터 어레이층 상의 상기 표시 영역에 배치되고 상기 복수의 서브 화소에 각각 대응하는 복수의 발광 소자들을 포함한다. 상기 트랜지스터 어레이층은 상기 표시 영역의 일부로 이루어진 회로 영역에 배치되고 상기 복수의 서브 화소들에 각각 대응하며 적어도 하나의 트랜지스터를 각각 포함하는 복수의 화소 구동부들, 상기 회로 영역에 배치되고 상기 일 방향에서 상호 이격되며 상기 복수의 화소 구동부들에 연결된 게이트 배선들에 각각의 신호를 공급하는 둘 이상의 게이트 구동부들, 상기 표시 영역 중 상기 회로 영역의 주변에 배치되고 일 방향으로 연장되는 제1 게이트 전압 공급 배선, 및 상기 일 방향에 교차하는 다른 일 방향으로 연장되고 상기 둘 이상의 게이트 구동부들 각각과 상기 제1 게이트 전압 공급 배선 사이에 연결되는 둘 이상의 제1 게이트 전압 보조 배선들을 포함한다. 그리고, 상기 둘 이상의 제1 게이트 전압 보조 배선들 각각의 일단은 적어도 하나의 제1 게이트 전압 배선 콘택홀을 통해 상기 제1 게이트 전압 공급 배선과 연결되고, 상기 제1 게이트 전압 공급 배선과 인접한 상기 기판의 가장자리로부터 상기 제1 게이트 전압 공급 배선보다 더 이격된다.
상기 복수의 서브 화소들 중 상기 일 방향 또는 상기 다른 일 방향으로 이웃한 둘 이상의 서브 화소들로 각각 이루어진 복수의 화소들이 마련될 수 있다. 상기 표시 장치는 상기 기판의 상기 제1 면 중 상기 비표시 영역의 일부에 배치되는 정전기 방지 패턴을 더 포함할 수 있다. 상기 정전기 방지 패턴은 상기 표시 영역의 가장자리에 나란하게 배치되는 메인 패턴과, 상기 메인 패턴으로부터 상기 표시 영역 측으로 돌출되는 복수의 서브 패턴들을 포함할 수 있다. 상기 복수의 서브 패턴들은 상기 복수의 화소들 중 상기 메인 패턴과 이웃한 화소들 사이에 각각 배치되고, 상기 복수의 서브 패턴들 중 적어도 하나는 상기 제1 게이트 전압 배선 콘택홀과 중첩될 수 있다.
상기 제1 게이트 전압 공급 배선은 상기 정전기 방지 패턴의 상기 메인 패턴과 인접하게 배치될 수 있다.
상기 비표시 영역은 상기 트랜지스터 어레이층과 연결되는 패드들이 배치되는 적어도 하나의 패드 영역을 포함할 수 있다. 상기 정전기 방지 패턴은 상기 패드 영역으로부터 이격될 수 있다.
상기 표시 장치는 상기 기판의 제1 면에 반대되는 상기 기판의 제2 면에 배치되는 연결 배선들, 및 상기 기판 중 상기 제1 면과 상기 제2 면 사이의 일 측면에 배치되고, 상기 배선 패드들과 상기 연결 배선들 사이에 각각 연결되는 측면 배선들을 더 포함할 수 있다. 상기 연결 배선은 도전성 접착 부재를 통해 연성 필름과 연결될 수 있다.
상기 둘 이상의 제1 게이트 전압 보조 배선들 각각의 일단은 상기 일 방향으로 연장되고 상기 제1 게이트 전압 공급 배선과 중첩될 수 있다.
상기 트랜지스터 어레이층은 상기 표시 영역 중 상기 회로 영역의 주변에 배치되고 상기 일 방향으로 연장되며 상기 기판의 가장자리로부터 상기 제1 게이트 전압 공급 배선보다 더 이격되는 제2 게이트 전압 공급 배선, 및 상기 다른 일 방향으로 연장되고 상기 둘 이상의 게이트 구동부들 각각과 상기 제2 게이트 전압 공급 배선 사이에 연결되는 둘 이상의 제2 게이트 전압 보조 배선들을 더 포함할 수 있다. 상기 제1 게이트 전압 공급 배선 및 상기 둘 이상의 제1 게이트 전압 보조 배선들은 소정의 제1 게이트 레벨 전압을 상기 둘 이상의 게이트 구동부들에 전달할 수 있다. 상기 제2 게이트 전압 공급 배선 및 상기 둘 이상의 제2 게이트 전압 보조 배선들은 상기 제1 게이트 레벨 전압과 상이한 전압 레벨의 제2 게이트 레벨 전압을 상기 둘 이상의 게이트 구동부들에 전달할 수 있다.
상기 트랜지스터 어레이층은 상기 기판의 상기 제1 면 상의 반도체층을 덮는 게이트 절연막, 상기 게이트 절연막 상의 제1 도전층을 덮는 제1 층간 절연막, 상기 제1 층간 절연막 상의 제2 도전층을 덮는 제2 층간 절연막, 상기 제2 층간 절연막 상의 제3 도전층을 덮는 제1 평탄화막, 상기 제1 평탄화막 상의 제4 도전층을 덮는 제2 평탄화막, 및 상기 제2 평탄화막 상의 제5 도전층을 덮는 제3 평탄화막을 포함할 수 있다. 상기 제1 게이트 전압 공급 배선은 상기 제3 도전층으로 이루어지고, 상기 둘 이상의 제1 게이트 전압 보조 배선들은 상기 제4 도전층으로 이루어질 수 있다.
상기 트랜지스터 어레이층은 상기 복수의 서브 화소들에 각각 대응하고 상기 제3 평탄화막 상의 제6 도전층으로 이루어진 복수의 애노드 전극들, 상기 복수의 서브 화소들에 각각 대응하고 상기 복수의 애노드 전극에 각각 이웃하며 상기 제6 도전층으로 이루어진 복수의 캐소드 전극들, 상기 복수의 애노드 전극들을 각각 덮고 상기 제6 도전층 상의 제7 도전층으로 이루어진 복수의 애노드 패드들, 및 상기 복수의 캐소드 전극들을 각각 덮고 상기 제7 도전층으로 이루어진 복수의 캐소드 패드를 더 포함할 수 있다. 상기 제7 도전층은 투명 도전성 물질로 이루어질 수 있다. 상기 복수의 발광 소자들은 상기 복수의 애노드 패드들과 상기 복수의 캐소드 패드들 상에 각각 배치될 수 있다.
상기 정전기 방지 패턴은 상기 제7 도전층으로 이루어질 수 있다. 상기 기판의 가장자리에 인접한 상기 제2 평탄화막의 가장자리 일부는 상기 제3 평탄화막 밖으로 노출되고, 상기 기판의 가장자리에 인접한 상기 제1 평탄화막의 가장자리 일부는 상기 제2 평탄화막 밖으로 노출될 수 있다. 상기 정전기 방지 패턴의 상기 복수의 서브 패턴들은 상기 제1 평탄화막, 상기 제2 평탄화막 및 상기 제3 평탄화막에 접할 수 있다.
상기 트랜지스터 어레이층은 상기 둘 이상의 게이트 구동부 중 어느 하나로부터 스캔 기입 신호가 인가되는 스캔 기입 배선, 상기 둘 이상의 게이트 구동부 중 어느 하나로부터 스캔 초기화 신호가 인가되는 스캔 초기화 배선, 상기 둘 이상의 게이트 구동부 중 어느 하나로부터 스윕 신호가 인가되는 스윕 신호 배선, 제1 데이터 전압이 인가되는 제1 데이터 배선, 및 제2 데이터 전압이 인가되는 제2 데이터 배선을 더 포함할 수 있다. 상기 복수의 서브 화소 각각의 상기 화소 구동부는 상기 스캔 기입 배선, 상기 스캔 초기화 배선, 상기 스윕 신호 배선, 상기 제1 데이터 배선, 및 상기 제2 데이터 배선에 연결될 수 있다. 상기 복수의 서브 화소 각각의 상기 화소 구동부는 상기 제1 데이터 배선의 상기 제1 데이터 전압에 따라 제어 전류를 생성하는 제1 화소 구동 회로부, 상기 제2 데이터 배선의 상기 제2 데이터 전압에 따라 상기 애노드 전극에 인가되는 구동 전류를 생성하는 제2 화소 구동 회로부, 및 상기 제1 화소 구동 회로부의 제어 전류에 따라 상기 구동 전류를 발광 소자에 인가하는 기간을 제어하는 제3 화소 구동 회로부를 포함할 수 있다. 상기 제1 화소 구동 회로부는, 상기 제1 데이터 전압에 따라 상기 제어 전류를 생성하는 제1 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극에 상기 제1 데이터 배선의 상기 제1 데이터 전압을 인가하는 제2 트랜지스터, 상기 스캔 초기화 신호에 따라 상기 제1 트랜지스터의 게이트 전극에 초기화 전압 배선의 초기화 전압을 인가하는 제3 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제4 트랜지스터, 및 상기 스윕 신호 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되는 제1 커패시터를 포함할 수 있다.
상기 트랜지스터 어레이층은 제1 전원 전압이 인가되는 제1 전원 배선, 제2 전원 전압이 인가되는 제2 전원 배선, 상기 둘 이상의 게이트 구동부 중 어느 하나로부터 제1 발광 신호가 인가되는 제1 발광 배선, 및 상기 둘 이상의 게이트 구동부 중 어느 하나로부터 스캔 제어 신호가 인가되는 스캔 제어 배선을 더 포함할 수 있다. 상기 둘 이상의 제1 게이트 전압 보조 배선은 상기 복수의 서브 화소 각각의 상기 화소 구동부에 더 연결될 수 있다. 상기 제1 화소 구동 회로부는, 상기 제1 발광 신호에 따라 상기 제1 전원 배선을 상기 제1 트랜지스터의 제1 전극에 연결하는 제5 트랜지스터, 상기 제1 발광 신호에 따라 상기 제1 트랜지스터의 제2 전극을 상기 제3 화소 구동 회로부에 연결하는 제6 트랜지스터, 및 상기 스캔 제어 신호에 따라 상기 스윕 신호 배선과 상기 제1 커패시터 사이의 제1 노드를 상기 제1 게이트 전압 보조 배선에 연결하는 제7 트랜지스터를 더 포함할 수 있다.
상기 제2 화소 구동 회로부는 상기 제2 데이터 전압에 따라 상기 구동 전류를 생성하는 제8 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 제1 전극에 상기 제2 데이터 배선의 상기 제2 데이터 전압을 인가하는 제9 트랜지스터, 상기 스캔 초기화 신호에 따라 상기 제8 트랜지스터의 게이트 전극에 상기 초기화 전압 배선의 초기화 전압을 인가하는 제10 트랜지스터, 및 상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제11 트랜지스터를 포함할 수 있다.
상기 제2 화소 구동 회로부는, 상기 제1 발광 신호에 따라 상기 제2 전원 배선을 상기 제8 트랜지스터의 제1 전극에 연결하는 제12 트랜지스터, 상기 스캔 제어 신호에 따라 상기 제1 전원 배선을 제2 노드에 연결하는 제13 트랜지스터, 상기 제1 발광 신호에 따라 상기 제2 전원 배선을 상기 제2 노드에 연결하는 제14 트랜지스터, 및 상기 제8 트랜지스터의 게이트 전극과 상기 제2 노드 사이에 배치되는 제2 커패시터를 더 포함할 수 있다.
상기 제3 화소 구동 회로부는 제3 노드에서 상기 제1 화소 구동 회로부의 상기 제6 트랜지스터와 연결될 수 있다. 상기 제3 화소 구동 회로부는 상기 제3 노드에 연결된 게이트 전극을 포함하는 제15 트랜지스터, 상기 스캔 제어 신호에 따라 상기 제3 노드를 상기 초기화 전압 배선에 연결하는 제16 트랜지스터, 상기 제2 발광 신호에 따라 상기 제15 트랜지스터의 제2 전극을 상기 애노드 전극에 연결하는 제17 트랜지스터, 상기 스캔 제어 신호에 따라 상기 애노드 전극을 상기 초기화 전압 배선에 연결하는 제18 트랜지스터, 및 상기 제3 노드와 상기 초기화 전압 배선 사이에 배치되는 제3 커패시터를 포함할 수 있다.
상기 트랜지스터 어레이층은 상기 복수의 캐소드 전극들과 연결되며 제3 전원 전압이 인가되는 제3 전원 배선, 상기 복수의 서브 화소에 각각 대응하는 복수의 제1 애노드 연결 전극들, 및 상기 복수의 서브 화소에 각각 대응하고 상기 복수의 제1 애노드 연결 전극들과 각각 연결되는 복수의 제2 애노드 연결 전극들을 더 포함할 수 있다. 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11, 제12, 제13, 제14, 제15, 제16, 제17 및 제18 트랜지스터 각각의 채널과 소스 전극과 드레인 전극은 상기 반도체층으로 이루어질 수 있다. 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11, 제12, 제13, 제14, 제15, 제16, 제17 및 제18 트랜지스터 각각의 게이트 전극, 및 상기 제1, 제2 및 제3 커패시터 각각의 일단인 제1, 제3 및 제5 커패시터 전극은 상기 제1 도전층으로 이루어질 수 있다. 상기 제1, 제2 및 제3 커패시터 각각의 다른 일단인 제2, 제4 및 제6 커패시터 전극은 상기 제2 도전층으로 이루어질 수 있다. 상기 초기화 전압 배선, 상기 스캔 초기화 배선, 상기 스캔 기입 배선, 상기 제1 발광 배선, 제2 발광 배선, 상기 제1 전원 전압이 인가되는 제1 전원 수평 배선, 상기 스윕 신호 배선, 상기 제1 게이트 전압 보조 배선, 상기 스캔 제어 배선, 및 상기 제3 전원 전압이 인가되는 제3 전원 보조 배선은 상기 제3 도전층으로 이루어질 수 있다. 상기 제1 데이터 배선, 상기 제1 전원 전압이 인가되는 제1 전원 수직 배선, 상기 제2 데이터 배선, 및 상기 복수의 제1 애노드 연결 전극들은 상기 제4 도전층으로 이루어질 수 있다. 상기 제2 전원 배선 및 상기 복수의 제2 애노드 연결 전극들은 상기 제5 도전층으로 이루어질 수 있다. 상기 제3 전원 배선은 상기 제2 전원 배선으로부터 이격되고 상기 제5 도전층 또는 상기 제6 도전층으로 이루어질 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 타일형 표시 장치는 상호 나란하게 배열된 복수의 표시 장치들과, 상기 복수의 표시 장치들 사이에 배치되는 이음부를 포함한다. 상기 복수의 표시 장치들 중 어느 하나는 복수의 서브 화소들이 배열되는 표시 영역과 상기 표시 영역의 주변인 비표시 영역을 포함하는 기판, 상기 기판의 제1 면 상에 배치되는 트랜지스터 어레이층, 및 상기 트랜지스터 어레이층 상의 상기 표시 영역에 배치되고 상기 복수의 서브 화소에 각각 대응하는 복수의 발광 소자들을 포함한다. 상기 트랜지스터 어레이층은 상기 표시 영역의 일부로 이루어진 회로 영역에 배치되고 상기 복수의 서브 화소들에 각각 대응하며 적어도 하나의 트랜지스터를 각각 포함하는 복수의 화소 구동부들, 상기 회로 영역의 주변인 상기 표시 영역의 가장자리 일부에 배치되고 일 방향으로 연장되는 제1 게이트 전압 공급 배선, 상기 회로 영역에 배치되고 상기 일 방향에서 상호 이격되며 상기 복수의 화소 구동부들에 연결된 게이트 배선들에 게이트 신호를 공급하는 둘 이상의 게이트 구동부들, 및 상기 일 방향에 교차하는 다른 일 방향으로 연장되고 상기 둘 이상의 게이트 구동부들 각각과 상기 제1 게이트 전압 공급 배선 사이에 연결되는 둘 이상의 제1 게이트 전압 보조 배선들을 더 포함한다. 상기 둘 이상의 제1 게이트 전압 보조 배선들 각각의 일단은 적어도 하나의 제1 게이트 전압 배선 콘택홀을 통해 상기 제1 게이트 전압 공급 배선과 연결되고, 상기 제1 게이트 전압 공급 배선과 인접한 상기 기판의 가장자리로부터 상기 제1 게이트 전압 공급 배선보다 더 이격된다.
상기 복수의 표시 장치들 중 어느 하나에서, 상기 복수의 서브 화소들 중 상기 일 방향 또는 상기 다른 일 방향으로 이웃한 둘 이상의 서브 화소들로 각각 이루어진 복수의 화소들이 마련될 수 있다. 상기 복수의 표시 장치들 중 어느 하나는 상기 기판의 상기 제1 면 중 상기 비표시 영역의 일부에 배치되는 정전기 방지 패턴을 더 포함할 수 있다. 상기 정전기 방지 패턴은 상기 표시 영역의 가장자리에 나란하게 배치되는 메인 패턴과, 상기 메인 패턴으로부터 상기 표시 영역 측으로 돌출되는 복수의 서브 패턴들을 포함할 수 있다. 상기 복수의 서브 패턴들은 상기 복수의 화소들 중 상기 메인 패턴과 이웃한 화소들 사이에 각각 배치될 수 있다. 상기 복수의 서브 패턴들 중 적어도 하나는 상기 제1 게이트 전압 배선 콘택홀과 중첩될 수 있다.
상기 제1 게이트 전압 공급 배선은 상기 정전기 방지 패턴의 상기 메인 패턴과 인접하게 배치될 수 있다.
상기 비표시 영역은 상기 트랜지스터 어레이층과 연결되는 패드들이 배치되는 적어도 하나의 패드 영역을 포함할 수 있다. 상기 정전기 방지 패턴은 상기 패드 영역으로부터 이격될 수 있다.
상기 복수의 표시 장치들 중 어느 하나는 상기 기판의 제1 면에 반대되는 상기 기판의 제2 면에 배치되는 연결 배선들, 및 상기 기판 중 상기 제1 면과 상기 제2 면 사이의 일 측면에 배치되고, 상기 배선 패드들과 상기 연결 배선들 사이에 각각 연결되는 측면 배선들을 더 포함할 수 있다. 상기 연결 배선은 도전성 접착 부재를 통해 연성 필름과 연결될 수 있다.
상기 둘 이상의 제1 게이트 전압 보조 배선들 각각의 일단은 상기 일 방향으로 연장되고 상기 제1 게이트 전압 공급 배선과 중첩될 수 있다.
상기 트랜지스터 어레이층은 상기 표시 영역의 가장자리 일부에 배치되고 상기 일 방향으로 연장되며 상기 기판의 가장자리로부터 상기 제1 게이트 전압 공급 배선보다 더 이격되는 제2 게이트 전압 공급 배선, 및 상기 다른 일 방향으로 연장되고 상기 둘 이상의 게이트 구동부들 각각과 상기 제2 게이트 전압 공급 배선 사이에 연결되는 둘 이상의 제2 게이트 전압 보조 배선들을 더 포함할 수 있다. 상기 제1 게이트 전압 공급 배선 및 상기 둘 이상의 제1 게이트 전압 보조 배선들은 소정의 제1 게이트 레벨 전압을 상기 둘 이상의 게이트 구동부들에 전달할 수 있다. 상기 제2 게이트 전압 공급 배선 및 상기 둘 이상의 제2 게이트 전압 보조 배선들은 상기 제1 게이트 레벨 전압과 상이한 전압 레벨의 제2 게이트 레벨 전압을 상기 둘 이상의 게이트 구동부들에 전달할 수 있다.
상기 트랜지스터 어레이층은 상기 기판의 상기 제1 면 상의 반도체층을 덮는 게이트 절연막, 상기 게이트 절연막 상의 제1 도전층을 덮는 제1 층간 절연막, 상기 제1 층간 절연막 상의 제2 도전층을 덮는 제2 층간 절연막, 상기 제2 층간 절연막 상의 제3 도전층을 덮는 제1 평탄화막, 상기 제1 평탄화막 상의 제4 도전층을 덮는 제2 평탄화막, 및 상기 제2 평탄화막 상의 제5 도전층을 덮는 제3 평탄화막을 포함할 수 있다. 상기 제1 게이트 전압 공급 배선은 상기 제3 도전층으로 이루어질 수 있다. 상기 둘 이상의 제1 게이트 전압 보조 배선들은 상기 제4 도전층으로 이루어질 수 있다.
상기 트랜지스터 어레이층은 상기 복수의 서브 화소들에 각각 대응하고 상기 제3 평탄화막 상의 제6 도전층으로 이루어진 복수의 애노드 전극들, 상기 복수의 서브 화소들에 각각 대응하고 상기 복수의 애노드 전극에 각각 이웃하며 상기 제6 도전층으로 이루어진 복수의 캐소드 전극들, 상기 복수의 애노드 전극들을 각각 덮고 상기 제6 도전층 상의 제7 도전층으로 이루어진 복수의 애노드 패드들, 및 상기 복수의 캐소드 전극들을 각각 덮고 상기 제7 도전층으로 이루어진 복수의 캐소드 패드를 더 포함할 수 있다. 상기 제7 도전층은 투명 도전성 물질로 이루어질 수 있다. 상기 복수의 발광 소자들은 상기 복수의 애노드 패드들과 상기 복수의 캐소드 패드들 상에 각각 배치될 수 있다.
상기 정전기 방지 패턴은 상기 제7 도전층으로 이루어질 수 있다. 상기 기판의 가장자리에 인접한 상기 제2 평탄화막의 가장자리 일부는 상기 제3 평탄화막 밖으로 노출되고, 상기 기판의 가장자리에 인접한 상기 제1 평탄화막의 가장자리 일부는 상기 제2 평탄화막 밖으로 노출될 수 있다. 상기 정전기 방지 패턴의 상기 복수의 서브 패턴들은 상기 제1 평탄화막, 상기 제2 평탄화막 및 상기 제3 평탄화막에 접할 수 있다.
상기 복수의 표시 장치들은 M 개의 행과 N 개의 열에 매트릭스 형태로 배열될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예에 따른 표시 장치 및 이를 포함한 타일형 표시 장치는 회로 영역에 배치된 둘 이상의 게이트 구동부들과, 회로 영역의 주변에 배치된 제1 게이트 전압 공급 배선과, 둘 이상의 게이트 구동부들 각각과 제1 게이트 전압 공급 배선 사이에 연결되는 둘 이상의 제1 게이트 전압 보조 배선들을 포함한다. 여기서, 둘 이상의 제1 게이트 전압 보조 배선들 각각의 일단은 기판의 가장자리로부터 제1 게이트 전압 공급 배선보다 더 이격된다. 이와 같이 하면, 기판의 가장자리에 인접하게 배치된 제1 게이트 전압 공급 배선과 중첩되는 둘 이상의 게이트 전압 보조 배선들 각각의 일단이 제1 게이트 전압 보조 배선들을 덮는 평탄화막 밖으로 노출되는 것이 방지될 수 있다. 이로써, 기판의 가장자리에 인접하게 배치된 제1 게이트 전압 공급 배선의 쇼트 불량이 방지될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 타일형 표시 장치를 보여주는 사시도이다.
도 2는 도 1의 A 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 3은 도 2의 B-B'를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
도 4는 도 1의 B 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 5는 도 4의 C-C'를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
도 6은 일 실시예에 따른 타일형 표시 장치를 보여주는 블록도이다.
도 7은 일 실시예에 따른 표시 장치의 표시 패널을 보여주는 평면도이다.
도 8 및 도 9는 도 7의 화소에 대한 예시들을 보여주는 도면이다.
도 10은 도 8의 E-E'를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
도 11은 도 1의 표시 장치들 중 어느 하나를 보여주는 블록도이다.
도 12는 도 11의 복수의 서브 화소 중 어느 하나의 화소 구동부에 대한 일 예시를 보여주는 회로도이다.
도 13은 일 실시예에 따른 제1 서브 화소의 반도체층, 제1 도전층, 제2 도전층, 제3 도전층, 및 제4 도전층을 보여주는 레이아웃 도이다.
도 14는 도 13의 Ⅰ 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 15은 도 13의 Ⅱ 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 16은 도 13의 Ⅲ 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 17는 도 13에 도시된 제1 서브 화소의 제5 도전층, 제6 도전층 및 제7 도전층의 일 예시를 보여주는 레이아웃 도이다.
도 18은 도 13 및 도 14의 F-F'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 19는 도 13 및 도 14의 G-G'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 20은 도 13 및 도 14의 H-H'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 21은 도 13 및 도 14의 I-I'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 22는 도 13 및 도 14의 J-J'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 23은 도 13 및 도 14의 K-K'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 24는 도 13, 도 14, 도 15 및 도 16의 L-L'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 25는 도 13, 도 14 및 도 15의 M-M'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 26은 도 13 및 도 16의 N-N'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 27은 도 13, 도 16 및 도 17의 O-O'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 28은 일 실시예에 따른 표시 장치의 표시 패널을 보여주는 레이아웃 도이다.
도 29는 도 28의 P 영역에 대한 일 예시를 보여주는 레이아웃 도이다.
도 30은 도 29의 Q 영역에 배치된 제3 도전층 및 제4 도전층에 대한 일 예시를 보여주는 레이아웃 도이다.
도 31은 도 29의 Q 영역에 배치된 제3 도전층, 제4 도전층, 제5 도전층 및 제6 도전층에 대한 일 예시를 보여주는 레이아웃 도이다.
도 32는 도 29의 Q 영역에 배치된 제3 도전층, 제4 도전층, 제5 도전층, 제6 도전층 및 제7 도전층에 대한 일 예시를 보여주는 레이아웃 도이다.
도 33은 쇼트 불량의 비교예를 보여주는 단면도이다.
도 34는 도 32의 R-R'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 35는 도 32의 S-S'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 36은 도 34의 다른 일 예시를 보여주는 단면도이다.
도 2는 도 1의 A 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 3은 도 2의 B-B'를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
도 4는 도 1의 B 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 5는 도 4의 C-C'를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
도 6은 일 실시예에 따른 타일형 표시 장치를 보여주는 블록도이다.
도 7은 일 실시예에 따른 표시 장치의 표시 패널을 보여주는 평면도이다.
도 8 및 도 9는 도 7의 화소에 대한 예시들을 보여주는 도면이다.
도 10은 도 8의 E-E'를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
도 11은 도 1의 표시 장치들 중 어느 하나를 보여주는 블록도이다.
도 12는 도 11의 복수의 서브 화소 중 어느 하나의 화소 구동부에 대한 일 예시를 보여주는 회로도이다.
도 13은 일 실시예에 따른 제1 서브 화소의 반도체층, 제1 도전층, 제2 도전층, 제3 도전층, 및 제4 도전층을 보여주는 레이아웃 도이다.
도 14는 도 13의 Ⅰ 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 15은 도 13의 Ⅱ 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 16은 도 13의 Ⅲ 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 17는 도 13에 도시된 제1 서브 화소의 제5 도전층, 제6 도전층 및 제7 도전층의 일 예시를 보여주는 레이아웃 도이다.
도 18은 도 13 및 도 14의 F-F'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 19는 도 13 및 도 14의 G-G'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 20은 도 13 및 도 14의 H-H'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 21은 도 13 및 도 14의 I-I'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 22는 도 13 및 도 14의 J-J'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 23은 도 13 및 도 14의 K-K'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 24는 도 13, 도 14, 도 15 및 도 16의 L-L'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 25는 도 13, 도 14 및 도 15의 M-M'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 26은 도 13 및 도 16의 N-N'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 27은 도 13, 도 16 및 도 17의 O-O'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 28은 일 실시예에 따른 표시 장치의 표시 패널을 보여주는 레이아웃 도이다.
도 29는 도 28의 P 영역에 대한 일 예시를 보여주는 레이아웃 도이다.
도 30은 도 29의 Q 영역에 배치된 제3 도전층 및 제4 도전층에 대한 일 예시를 보여주는 레이아웃 도이다.
도 31은 도 29의 Q 영역에 배치된 제3 도전층, 제4 도전층, 제5 도전층 및 제6 도전층에 대한 일 예시를 보여주는 레이아웃 도이다.
도 32는 도 29의 Q 영역에 배치된 제3 도전층, 제4 도전층, 제5 도전층, 제6 도전층 및 제7 도전층에 대한 일 예시를 보여주는 레이아웃 도이다.
도 33은 쇼트 불량의 비교예를 보여주는 단면도이다.
도 34는 도 32의 R-R'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 35는 도 32의 S-S'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 36은 도 34의 다른 일 예시를 보여주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 실시예에 대해 설명한다.
도 1은 일 실시예에 따른 타일형 표시 장치를 보여주는 사시도이다.
도 1을 참조하면, 일 실시예에 따른 타일형 표시 장치(TD)는 제1 방향(DR1) 및 제2 방향(DR2)으로 나란하게 배열된 복수의 표시 장치(10: 11, 12, 13, 14), 및 복수의 표시 장치(10) 사이의 이음부(SM)를 포함할 수 있다.
복수의 표시 장치(10)는 격자 형태로 배열될 수 있다. 복수의 표시 장치(10)는 m (m은 1 이상의 자연수) 개의 행과 n (n은 1 이상의 자연수) 개의 열을 포함하는 매트릭스 형태로 배열될 수 있다.
예를 들어, 타일형 표시 장치(TD)에 구비된 복수의 표시 장치(10)는 2x2 매트릭스 배열된 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13) 및 제4 표시 장치(14)를 포함할 수 있다.
이 경우, 제1 표시 장치(11)와 제2 표시 장치(12)는 제1 방향(DR1)에서 서로 이웃할 수 있다. 제1 표시 장치(11)와 제3 표시 장치(13)는 제2 방향(DR2)에서 서로 이웃할 수 있다. 제3 표시 장치(13)와 제4 표시 장치(14)는 제1 방향(DR1)에서 서로 이웃할 수 있다. 제2 표시 장치(12)와 제4 표시 장치(14)는 제2 방향(DR2)에서 서로 이웃할 수 있다.
그러나, 일 실시예에 따른 복수의 표시 장치(10)의 개수와 배치 형태는 도 1의 도시에 한정되지 않는다. 즉, 타일형 표시 장치(TD)에 구비된 복수의 표시 장치(10)의 개수 및 배치 형태는 표시 장치(10) 및 타일형 표시 장치(TD) 각각의 크기와 형상 등에 따라 변경될 수 있다.
복수의 표시 장치(10) 각각에 대한 상세한 설명은 후술한다.
이음부(SM)는 결합 부재 또는 접착 부재를 포함할 수 있다. 즉, 복수의 표시 장치(10)는 이음부(SM)의 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다.
도 1의 예시에 따르면, 이음부(SM)는 제1 표시 장치(11)와 제2 표시 장치(12) 사이, 제1 표시 장치(11)와 제3 표시 장치(13) 사이, 제2 표시 장치(12)와 제4 표시 장치(14) 사이, 및 제3 표시 장치(13)와 제4 표시 장치(14) 사이에 배치될 수 있다.
도 2는 도 1의 A 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 2를 참조하면, 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)가 상호 인접하는 타일형 표시 장치(TD)의 중앙 영역에서, 이음부(SM)는 열 십자, 십자가, 또는 덧셈 부호의 평면 형태를 가질 수 있다.
복수의 표시 장치(10) 각각은 화상을 표시하기 위한 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 복수의 화소들을 포함할 수 있다.
즉, 제1 표시 장치(11)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제1 화소(PX1)들을 포함할 수 있다. 제2 표시 장치(12)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제2 화소(PX2)들을 포함할 수 있다. 제3 표시 장치(13)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제3 화소(PX3)들을 포함할 수 있다. 제4 표시 장치(14)는 화상을 표시하기 위해 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열되는 제4 화소(PX4)들을 포함할 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)들 간의 최소 거리는 제1 수평 이격 거리(GH1)로 정의되고, 제1 방향(DR1)에서 이웃하는 제2 화소(PX2)들 간의 최소 거리는 제2 수평 이격 거리(GH2)로 정의될 수 있다. 제1 수평 이격 거리(GH1)와 제2 수평 이격 거리(GH2)는 실질적으로 동일할 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이에는 이음부(SM)가 배치될 수 있다. 제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이의 최소 거리(G12)는 제1 방향(DR1)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GHS1), 제1 방향(DR1)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GHS2), 및 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)의 합일 수 있다.
제1 방향(DR1)에서 이웃하는 제1 화소(PX1)와 제2 화소(PX2) 사이의 최소 거리(G12), 제1 수평 이격 거리(GH1), 및 제2 수평 이격 거리(GH2)는 실질적으로 동일할 수 있다. 이를 위해, 제1 방향(DR1)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GHS1)가 제1 수평 이격 거리(GH1)보다 작고, 제1 방향(DR1)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GHS2)가 제2 수평 이격 거리(GH2)보다 작을 수 있다. 또한, 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)이 제1 수평 이격 거리(GH1) 또는 제2 수평 이격 거리(GH2)보다 작을 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)들 간의 최소 거리는 제3 수평 이격 거리(GH3)로 정의되고, 제1 방향(DR1)에서 이웃하는 제4 화소(PX4)들 간의 최소 거리는 제4 수평 이격 거리(GH4)로 정의될 수 있다. 제3 수평 이격 거리(GH3)와 제4 수평 이격 거리(GH4)는 실질적으로 동일할 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이에는 이음부(SM)가 배치될 수 있다. 제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이의 최소 거리(G34)는 제1 방향(DR1)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GHS3), 제1 방향(DR1)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GHS4), 및 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)의 합일 수 있다.
제1 방향(DR1)에서 이웃하는 제3 화소(PX3)와 제4 화소(PX4) 사이의 최소 거리(G34), 제3 수평 이격 거리(GH3), 및 제4 수평 이격 거리(GH4)는 실질적으로 동일할 수 있다. 이를 위해, 제1 방향(DR1)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GHS3)가 제3 수평 이격 거리(GH3)보다 작고, 제1 방향(DR1)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GHS4)가 제4 수평 이격 거리(GH4)보다 작을 수 있다. 또한, 제1 방향(DR1)에서 이음부(SM)의 폭(GSM1)이 제3 수평 이격 거리(GH3) 또는 제4 수평 이격 거리(GH4)보다 작을 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)들 간의 최소 거리는 제1 수직 이격 거리(GV1)로 정의되고, 제2 방향(DR2)에서 이웃하는 제3 화소(PX3)들 간의 최소 거리는 제3 수직 이격 거리(GV3)로 정의될 수 있다. 제1 수직 이격 거리(GV1)와 제3 수직 이격 거리(GV3)는 실질적으로 동일할 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이에는 이음부(SM)가 배치될 수 있다. 제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이의 최소 거리(G13)는 제2 방향(DR2)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GVS1), 제2 방향(DR2)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GVS3), 및 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)의 합일 수 있다.
제2 방향(DR2)에서 이웃하는 제1 화소(PX1)와 제3 화소(PX3) 사이의 최소 거리(G13), 제1 수직 이격 거리(GV1), 및 제3 수직 이격 거리(GV3)는 실질적으로 동일할 수 있다. 이를 위해, 제2 방향(DR2)에서 제1 화소(PX1)와 이음부(SM) 사이의 최소 거리(GVS1)가 제1 수직 이격 거리(GV1)보다 작고, 제2 방향(DR2)에서 제3 화소(PX3)와 이음부(SM) 사이의 최소 거리(GVS3)가 제3 수직 이격 거리(GV3)보다 작을 수 있다. 또한, 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)이 제1 수직 이격 거리(GV1) 또는 제3 수직 이격 거리(GV3)보다 작을 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)들 간의 최소 거리는 제2 수직 이격 거리(GV2)로 정의되고, 제2 방향(DR2)에서 이웃하는 제4 화소(PX4)들 간의 최소 거리는 제4 수직 이격 거리(GV4)로 정의될 수 있다. 제2 수직 이격 거리(GV2)와 제4 수직 이격 거리(GV4)는 실질적으로 동일할 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이에는 이음부(SM)가 배치될 수 있다. 제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이의 최소 거리(G24)는 제2 방향(DR2)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GVS2), 제2 방향(DR2)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GVS4), 및 제2 방향(DR2)에서 이음부(SM)의 거리(GSM4)의 합일 수 있다.
제2 방향(DR2)에서 이웃하는 제2 화소(PX2)와 제4 화소(PX4) 사이의 최소 거리(G24), 제2 수직 이격 거리(GV2), 및 제4 수직 이격 거리(GV4)는 실질적으로 동일할 수 있다. 이를 위해, 제2 방향(DR2)에서 제2 화소(PX2)와 이음부(SM) 사이의 최소 거리(GVS2)가 제2 수직 이격 거리(GV2)보다 작고, 제2 방향(DR2)에서 제4 화소(PX4)와 이음부(SM) 사이의 최소 거리(GVS4)가 제4 수직 이격 거리(GV4)보다 작을 수 있다. 또한, 제2 방향(DR2)에서 이음부(SM)의 폭(GSM2)이 제2 수직 이격 거리(GV2) 또는 제4 수직 이격 거리(GV4)보다 작을 수 있다.
이상과 같이, 일 실시예에 따르면, 복수의 표시 장치(10)에 의한 영상에서 이음부(SM)가 시인되는 것을 방지하기 위해, 서로 이웃하는 표시 장치들의 화소들 간의 최소 거리는 표시 장치들 각각의 화소들 간의 최소 거리와 실질적으로 동일할 수 있다.
도 3은 도 2의 B-B'를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
복수의 표시 장치(10) 각각은 영상 표시를 위한 광을 방출하는 표시 모듈과 표시 모듈의 광 방출면 상에 배치되는 전방 커버를 포함할 수 있다.
즉, 도 3을 참조하면, 제1 표시 장치(11)는 제1 표시 모듈(DPM1)과 제1 전방 커버(COV1)를 포함한다. 제2 표시 장치(12)는 제2 표시 모듈(DPM2)과 제2 전방 커버(COV2)를 포함한다.
제1 표시 모듈(DPM1)과 제2 표시 모듈(DPM2) 각각은 기판(SUB), 트랜지스터 어레이층(TFTL), 및 발광 소자(LE)를 포함한다.
트랜지스터 어레이층(TFTL)은 기판(SUB) 상에 배치되는 버퍼막(BF), 버퍼막(BF) 상의 반도체층(CH, S, D)을 덮는 게이트 절연막(130), 게이트 절연막(130) 상의 게이트 전극(G)과 제1 커패시터 전극(CAE1)을 덮는 제1 층간 절연막(141), 제1 층간 절연막(141) 상의 제2 커패시터 전극(CAE2)을 덮는 제2 층간 절연막(142), 제2 층간 절연막(142) 상의 연결 전극(CCE)을 덮는 제1 평탄화막(160), 제1 평탄화막(160) 상의 제1 애노드 연결 전극(ANDE1)을 덮는 제2 평탄화막(170), 제2 평탄화막(170) 상의 제2 애노드 연결 전극(ANDE2)과 제3 전원 배선(VSL)을 덮는 제3 평탄화막(180), 제3 평탄화막(180) 상의 캐소드 전극(CSD)과 애노드 전극(AND), 캐소드 전극(CSD)을 덮는 캐소드 패드(CSDP), 및 애노드 전극(AND)을 덮는 애노드 패드(ANDP)를 포함할 수 있다.
버퍼막(BF) 상의 반도체층(CH, S, D)은 채널(CH)과, 채널(CH)의 양측에 접하는 소스 전극(S)과 드레인 전극(D)을 포함할 수 있다.
게이트 절연막(130) 상의 게이트 전극(G)은 반도체층의 채널(CH)과 중첩될 수 있다.
이러한 채널(CH), 소스 전극(S), 드레인 전극(D) 및 게이트 전극(G)에 의해, 트랜지스터(TR)가 마련될 수 있다.
제1 커패시터 전극(CAE1)과 제2 커패시터 전극(CAE2)이 상호 중첩되는 영역에 의해, 커패시터(Cst)가 마련될 수 있다.
애노드 전극(AND)은 연결 전극(CCE), 제1 애노드 연결 전극(ANDE1) 및 제2 애노드 연결 전극(ANDE2)을 통해 트랜지스터(TR)의 드레인 전극(D)과 연결될 수 있다.
캐소드 전극(CSD)은 제3 전원 배선(VSL)과 연결될 수 있다.
발광 소자(LE)는 애노드 패드(ANDP)와 캐소드 패드(CSDP) 상에 배치될 수 있다. 애노드 패드(ANDP) 및 캐소드 패드(CSDP) 각각과 발광 소자(LE) 사이에는 애노드 컨택 전극(ANDC)과 캐소드 컨택 전극(CSDC)이 배치될 수 있다.
발광 소자(LE)는 플립형 발광 다이오드로 마련될 수 있으나, 일 실시예는 도 3의 도시에 한정되지 않는다.
이러한 트랜지스터 어레이층(TFTL) 및 발광 소자(LE)에 대한 상세한 설명은 후술한다.
기판(SUB)은 상호 반대되는 제1 면과 제2 면, 및 제1 면과 제2 면 사이의 제1 측면을 포함할 수 있다. 트랜지스터 어레이층(TFTL)은 기판(SUB)의 제1 면 상에 배치될 수 있다. 제1 면은 기판(SUB)의 전면(前面; front side) 또는 상면(上面: top side)일 수 있고, 제2 면은 기판(SUB)의 배면(背面; rear side) 또는 하면(下面; bottom side)일 수 있다.
기판(SUB)은 제1 면과 제1 측면 사이, 및 제2 면과 제1 측면 사이에 배치되고 경사면으로 이루어진 챔퍼(chamfer) 면을 더 포함할 수 있다.
챔퍼면 상에는 트랜지스터 어레이층(TFTL)과 발광 소자(LE)가 배치되지 않을 수 있다. 챔퍼면으로 인해 제1 측면의 너비가 감소되므로, 제1 표시 장치(11)의 기판(SUB)과 제2 표시 장치(12)의 기판(SUB)이 충돌하여 파손되는 것이 경감될 수 있다.
챔퍼면은 제1 면과 제1 측면을 제외한 다른 측면들 각각의 사이와 제2 면과 제1 측면을 제외한 다른 측면들 각각의 사이에도 배치될 수 있다. 예를 들어, 제1 표시 장치(11)와 제2 표시 장치(12)가 도 2와 같이 직사각형의 평면 형태를 갖는 경우, 기판(SUB)은 제1 면과 제2 측면, 제3 측면, 및 제4 측면 각각 사이와 제2 면과 제2 측면, 제3 측면, 및 제4 측면 각각 사이에 배치된 챔퍼면을 포함할 수 있다.
제1 전방 커버(COV1)는 기판(SUB)의 챔퍼면에 중첩될 수 있다. 일 예로, 제1 전방 커버(COV1)는 제1 방향(DR1)과 제2 방향(DR2)에서 기판(SUB)보다 돌출될 수 있다. 그러므로, 제1 표시 장치(11)의 기판(SUB)과 제2 표시 장치(12)의 기판(SUB) 사이의 거리(GSUB)는 제1 전방 커버(COV1)와 제2 전방 커버(COV2) 사이의 거리(GCOV)보다 클 수 있다.
제1 전방 커버(COV1)와 제2 전방 커버(COV2) 각각은 접착 부재(51), 접착 부재(51) 상에 배치되는 광 투과율 조절층(52), 및 광 투과율 조절층(52) 상에 배치되는 눈부심 방지층(Anti-Glare Layer, 53)을 포함할 수 있다.
제1 전방 커버(COV1)의 접착 부재(51)는 제1 표시 모듈(DPM1) 상에 부착된다.
제2 전방 커버(COV2)의 접착 부재(51)는 제2 표시 모듈(DPM2) 상에 부착된다.
접착 부재(51)는 광을 투과시킬 수 있는 투명한 접착 부재일 있다. 예를 들어, 접착 부재(51)는 광학 접착 필름(optically clear adhesive film) 또는 광학 접착 레진(optically clear resin)일 수 있다.
눈부심 방지층(53)은 외부 광이 그대로 반사되어 화상의 시인성 저하를 방지하기 위해 외부 광을 난반사하도록 설계될 수 있다. 이에 따라, 눈부심 방지층(53)으로 인해, 제1 표시 장치(11)와 제2 표시 장치(12)가 표시하는 화상의 명암비가 높아질 수 있다.
광 투과율 조절층(52)은 외부 광 또는 제1 표시 모듈(DPM1)과 제2 표시 모듈(DPM2)에서 반사되는 광의 투과율을 저하되도록 설계될 수 있다. 이로 인해, 제1 표시 모듈(DPM1)의 기판(SUB)과 제2 표시 모듈(DPM2)의 기판(SUB) 사이의 간격(GSUB)이 외부에서 시인되는 것을 방지할 수 있다.
눈부심 방지층(53)은 편광판으로 구현되고, 광 투과율 조절층(52)은 위상 지연층으로 구현될 수 있으나, 일 실시예는 이에 한정되지 않는다.
도 4는 도 1의 B 영역을 상세히 보여주는 확대 레이아웃 도이다.
도 4를 참조하면, 제1 표시 장치(11)는 상측 가장자리에 배치된 패드(PAD)들을 더 포함할 수 있다.
일 예로, 제1 표시 장치(11)는 패드(PAD)들에 연결되고 제2 방향(DR2)으로 연장되는 데이터 배선들을 더 포함할 수 있다. 여기서, 패드(PAD)들은 제1 표시 장치(11)의 기판(SUB)의 제1 면 중 제2 방향(DR2)의 적어도 일측 가장자리에 배치될 수 있다. 예를 들면, 패드(PAD)들은 제1 표시 장치(11)의 기판(SUB)의 제1 면 중 상측 가장자리와 하측 가장자리에 배치될 수 있다.
도 5는 도 4의 C-C'를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
도 5를 참조하면, 제1 표시 장치(11)는 제2 층간 절연막(142) 상에 배치되는 데이터 배선(DL)과, 패드(PAD)들에 연결되고 기판(SUB)의 측면에서 제2 면으로 연장되는 측면 배선(SSL)과, 기판(SUB)의 제2 면에 배치되고 측면 배선(SSL)과 연결되는 연결 배선(CCL)을 더 포함할 수 있다.
데이터 배선(DL)의 일단에 연결되는 패드(PAD)는 데이터 배선(DL)의 일단 상에 배치될 수 있다.
일 예로, 패드(PAD)는 제1 애노드 연결 전극(ANDE1)과 동일층으로 이루어지는 제1 패드층(PAD1), 및 제1 패드층(PAD1)을 덮고 애노드 패드(ANDP) 및 캐소드 패드(CSDP)와 동일층으로 이루어지는 제2 패드층(PAD2)을 포함할 수 있다.
다른 일 예로, 별도로 도시되지 않았으나, 데이터 배선(DL)의 일단에 연결되는 패드(PAD)는 데이터 배선(DL)의 일부로 이루어질 수 있다.
또 다른 일 예로, 별도로 도시되지 않았으나, 데이터 배선(DL)의 일단에 연결되는 패드(PAD)는 데이터 배선(DL)을 덮는 절연막(미도시) 상에 배치되고 절연막을 관통하는 홀을 통해 데이터 배선(DL)의 일부 상에 접하는 도전성 패턴으로 이루어질 수 있다.
다만 이는 단지 예시일 뿐이며, 일 실시예의 패드(PAD)는 도 5의 도시로 한정되지 않는다.
패드(PAD)가 제1 패드층(PAD1) 및 제2 패드층(PAD2)을 포함하는 구조인 경우, 패드(PAD) 중 일부는 평탄화막 또는 기타 절연막에 의해 덮이지 않고 노출될 수 있다.
제1 패드층(PAD1)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질을 포함할 수 있다.
제2 패드층(PAD2)은 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 이루어질 수 있다.
기판(SUB)의 제2 면에 배치되는 연결 배선(CCL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
제1 표시 장치(11)는 기판(SUB)의 제2 면에 배치되고 연결 배선(CCL)의 일부를 덮는 하부 평탄화막(INS1)과, 하부 평탄화막(INS1)을 덮는 하부 절연막(INS2)을 더 포함할 수 있다.
하부 평탄화막(INS1)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
하부 절연막(INS2)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
연결 배선(CCL)은 하부 절연막(INS2) 아래에 배치되는 연성 필름(FPCB)과 연결될 수 있다.
연성 필름(FPCB)은 하부 평탄화막(INS1)과 하부 절연막(INS2)을 관통하는 홀 및 도전성 접착 부재(CAM)를 통해 연결 배선(CCL)에 연결될 수 있다. 연성 필름(FPCB)의 하면 상에는 데이터 배선(DL)들에 데이터 전압들을 공급하기 위한 소스 구동 회로 등이 배치될 수 있다. 도전성 접착 부재(CAM)는 이방성 도전 필름 또는 이방성 도전 페이스트일 수 있다.
측면 배선(SSL)은 기판(SUB) 중 제2 면의 가장자리, 측면, 및 제1 면의 가장자리에 걸쳐서 배치될 수 있다. 측면 배선(SSL)의 일 단은 제2 면에 배치되며 연결 배선(CCL)과 연결될 수 있다. 측면 배선(SSL)의 타 단은 제1 면에 배치되고 패드(PAD)에 연결될 수 있다. 측면 배선(SSL)이 보호막(PAS) 상에 배치되는 경우, 측면 배선(SSL)의 타 단은 보호막(PAS)을 관통하는 콘택홀을 통해 패드(PAD)에 연결될 수 있다.
측면 배선(SSL)은 기판(SUB)의 측면, 버퍼막(BF)의 측면, 게이트 절연막(130)의 측면, 제1 층간 절연막(141)의 측면, 제2 층간 절연막(142)의 측면, 및 보호막(PAS)의 측면 상에 배치될 수 있다.
이상과 같이, 일 실시예에 따른 타일형 표시 장치(TD)에 구비된 제1 표시 장치(11)는 기판(SUB)의 제1 면 상에 배치된 데이터 배선(DL)을 기판(SUB)의 제2 면 아래에 배치된 연성 필름(FPCB)의 소스 구동 회로에 연결시키기 위한 연결 배선(CCL) 및 측면 배선(SSL)을 포함한다. 즉, 소스 구동 회로가 기판(SUB)의 제2 면 아래에 배치되므로, 기판(SUB)의 제1 면 중 화소가 배치되는 표시 영역을 제외한 나머지인 비표시 영역이 최소화될 수 있다.
도 6은 일 실시예에 따른 타일형 표시 장치를 보여주는 블록도이다.
도 6을 참조하면, 타일형 표시 장치(TD)는 호스트 시스템(HOST)과 연결된다.
호스트 시스템(HOST)은 텔레비젼 시스템, 홈 시어터 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 휴대전화 시스템(mobile phone system), 태블릿 중 어느 하나로 구현될 수 있다.
호스트 시스템(HOST)에 사용자의 명령이 다양한 형식으로 입력될 수 있다. 예를 들어, 호스트 시스템(HOST)은 사용자의 터치 입력에 의한 명령이 입력될 수 있다. 또는, 호스트 시스템(HOST)에는 키보드 입력 또는 리모트 콘트롤러의 버튼 입력에 의한 사용자의 명령이 입력될 수 있다.
호스트 시스템(HOST)은 외부로부터 원본 영상에 해당하는 원본 비디오 데이터(ODATA)를 입력 받을 수 있다. 호스트 시스템(HOST)은 원본 비디오 데이터(ODATA)를 표시 장치들의 개수만큼 분할할 수 있다. 예를 들어, 호스트 시스템(HOST)은 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)에 대응하여, 원본 비디오 데이터(ODATA)를 제1 영상에 대응되는 제1 비디오 데이터(DATA1), 제2 영상에 대응되는 제2 비디오 데이터(DATA2), 제3 영상에 대응되는 제3 비디오 데이터(DATA3), 및 제4 영상에 대응되는 제4 비디오 데이터(DATA4)로 분할할 수 있다. 호스트 시스템(HOST)은 제1 비디오 데이터(DATA1)를 제1 표시 장치(11)에 전송하고, 제2 비디오 데이터(DATA2)를 제2 표시 장치(12)에 전송하고, 제3 비디오 데이터(DATA3)를 제3 표시 장치(13)에 전송하고, 제4 비디오 데이터(DATA4)를 제4 표시 장치(14)에 전송할 수 있다.
제1 표시 장치(11)는 제1 비디오 데이터(DATA1)에 따라 제1 영상을 표시하고, 제2 표시 장치(12)는 제2 비디오 데이터(DATA2)에 따라 제2 영상을 표시하며, 제3 표시 장치(13)는 제3 비디오 데이터(DATA3)에 따라 제3 영상을 표시하고, 제4 표시 장치(14)는 제4 비디오 데이터(DATA4)에 따라 제4 영상을 표시할 수 있다. 이에 따라, 사용자는 제1 내지 제4 표시 장치들(11, 12, 13, 14)에 표시되는 제1 내지 제4 영상들이 조합된 원본 영상을 시청할 수 있다.
제1 표시 장치(11)는 방송 튜닝부(510), 신호처리부(520), 디스플레이부(530), 스피커(540), 사용자 입력부(550), HDD(560), 네트워크 통신부(570), UI 생성부(580) 및 제어부(590)를 포함할 수 있다.
방송 튜닝부(510)는 제어부(590)의 제어에 따라 소정 채널 주파수를 튜닝하여 해당 채널의 방송신호를 안테나로 수신할 수 있다. 방송 튜닝부(510)는 채널 디텍션 모듈 및 RF 디모듈레이션 모듈을 포함할 수 있다.
방송 튜닝부(510)에 의해 복조된 방송 신호는 신호 처리부(520)에 의해 처리되어 디스플레이부(530) 및 스피커(540)로 출력된다. 여기서, 신호처리부(520)는 디멀티플렉서(521), 비디오 디코더(522), 비디오 처리부(523), 오디오 디코더(524) 및 부가 데이터 처리부(525)를 포함할 수 있다.
디멀티플렉서(521)는 복조된 방송신호를 비디오 신호, 오디오 신호, 부가 데이터로 분리한다. 분리된 비디오 신호, 오디오 신호, 부가 데이터는 각각 비디오 디코더(522), 오디오 디코더(524), 부가 데이터 처리부(525)에 의해 복원된다. 이때, 비디오 디코더(522), 오디오 디코더(524), 부가 데이터 처리부(525)는 방송신호 전송시의 인코딩 포맷에 대응하는 디코딩 포맷으로 복원한다.
한편, 디코딩된 비디오 신호는 비디오 처리부(523)에 의해 디스플레이부(530)의 출력규격에 맞는 수직주파수, 해상도, 화면비율 등에 맞도록 변환되고, 디코딩된 오디오 신호는 스피커(540)로 출력된다.
디스플레이부(530)는 영상이 표시되는 표시 패널(100)과 표시 패널(100)의 구동을 제어하는 패널 구동부를 포함한다. 표시 패널(100)과 패널 구동부에 대한 자세한 블록도는 도 4 등에서 서술하였으므로, 중복되는 설명을 생략한다.
사용자 입력부(550)는 호스트 시스템(HOST)이 전송하는 신호를 수신할 수 있다. 사용자 입력부(550)는 호스트 시스템(HOST)이 전송하는 채널의 선국, UI(User Interface)메뉴의 선택 및 조작에 관한 데이터뿐만 아니라, 타 표시 장치(DV2~DV4)와의 통신에 관한 명령을 사용자가 선택, 입력에 대한 데이터가 입력될 수 있도록 마련될 수 있다.
저장부(560)는 OS 프로그램을 비롯한 다양한 소프트웨어 프로그램, 녹화된 방송 프로그램, 동영상, 사진, 기타 데이터를 저장하는 것으로, 하드 디스크 또는 비휘발성 메모리 등 저장 매체로 이루어질 수 있다.
네트워크 통신부(570)는 호스트 시스템(HOST) 및 타 표시장치(DV2~DV4)와의 근거리 통신을 위한 것으로, 이동 통신, 데이터 통신, 블루투스, RF, 이더넷 등을 구현할 수 있는 안테나 패턴을 포함한 통신 모듈로 구현 가능하다.
네트워크 통신부(570)는 후술되는 안테나 패턴을 통해 이동 통신을 위한 기술표준들 또는 통신방식(예를 들어, GSM(Global System for Mobile communication), CDMA(Code Division Multi Access), CDMA2000(Code Division Multi Access 2000), EV-DO(Enhanced Voice-Data Optimized or Enhanced Voice-Data Only), WCDMA(Wideband CDMA), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced), 5G 등)에 따라 구축된 이동 통신망 상에서 기지국, 외부의 단말, 서버 중 적어도 하나와 무선 신호를 송수신할 수도 있다.
네트워크 통신부(570)는 후술되는 안테나 패턴을 통해 무선 인터넷 기술들에 따른 통신망에서 무선 신호를 송수신할 수도 있다. 무선 인터넷 기술로는, 예를 들어 WLAN(Wireless LAN), Wi-Fi(Wireless-Fidelity), Wi-Fi(Wireless Fidelity) Direct, DLNA(Digital Living Network Alliance), WiBro(Wireless Broadband), WiMAX(World Interoperability for Microwave Access), HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), LTE(Long Term Evolution), LTE-A(Long Term Evolution-Advanced) 등이 있으며, 안테나 패턴은 상기에서 나열되지 않은 인터넷 기술까지 포함한 범위에서 적어도 하나의 무선 인터넷 기술에 따라 데이터를 송수신하게 된다.
UI 생성부(580)는 호스트 시스템(HOST) 및 타 표시장치(DV2~DV4)와의 통신을 위한 UI 메뉴를 생성하는 것으로, 알고리즘 코드 및 OSD IC에 의해 구현 가능하다. 호스트 시스템(HOST) 및 타 표시장치(DV2~DV4)와의 통신을 위한 UI 메뉴는 통신을 원하는 상대 디지털 TV의 지정 및 원하는 기능을 선택하기 위한 메뉴일 수 있다.
제어부(590)는 제1 표시 장치(11)의 전반적인 제어를 담당하고, 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치(12, 13, 14)의 통신 제어를 담당하는 것으로, 제어를 위한 해당 알고리즘 코드가 저장되고, 저장된 알고리즘 코드가 실행되는 MCU(Micro Controller Unit)에 의해 구현 가능하다.
제어부(590)는 사용자 입력부(550)의 입력 및 선택에 따라 해당 제어 명령 및 데이터를 네트워크 통신부(570)를 통해 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치(12, 13, 14)로 전송하도록 제어한다. 물론, 호스트 시스템(HOST) 및 제2 내지 제4 표시 장치(12, 13, 14)로부터 소정의 제어 명령 및 데이터가 입력된 경우, 해당 제어 명령에 따라 동작을 수행하게 된다.
한편, 제2 표시 장치(12)의 블록도, 제3 표시 장치(13)의 블록도, 및 제4 표시 장치(14)의 블록도는 도 6에 도시된 제1 표시 장치(11)의 블록도와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
다음, 일 실시예에 따른 표시 장치에 대해 설명한다. 참고로, 일 실시예의 표시 장치는 도 1의 타일형 표시 장치(TD)의 일부로 구비될 수 있다. 그러나, 일 실시예의 표시 장치는 타일형 표시 장치(TD)의 일부로 구비되는 것으로 한정되지 않으며, 단일 장치로 구비될 수도 있다.
도 7은 일 실시예에 따른 표시 장치의 표시 패널을 보여주는 평면도이다. 도 8 및 도 9는 도 7의 화소에 대한 예시들을 보여주는 도면이다.
도 7을 참조하면, 표시 장치(10)는 평판의 표시 패널(100)을 포함하고, 표시 패널(100)은 제1 방향(DR1) 및 제2 방향(DR2)의 매트릭스 형태로 배열된 복수의 화소(PX)를 포함한다.
이러한 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 패널(100)은 제1 방향(DR1)의 장변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 단변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
도 8 및 도 9에 도시된 바와 같이, 복수의 화소(PX)들 각각은 복수의 서브 화소들(RP, GP, BP)을 포함할 수 있다. 도 8 및 도 9는 복수의 화소(PX)들 각각이 서로 다른 색상에 대응하는 세 개의 서브 화소들(RP, GP, BP), 즉 제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP)를 포함하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP) 각각은 직사각형, 정사각형 또는 마름모의 평면 형태를 가질 수 있다.
예를 들어, 도 8와 같이, 제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP) 각각은 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 직사각형 형태를 가질 수 있다. 그리고, 제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP)는 제1 방향(DR1)으로 배열될 수 있다.
또는, 도 9와 같이, 제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP) 각각은 제1 방향(DR1)과 제2 방향(DR2)에서 동일한 길이를 갖는 변들을 포함하는 정사각형 또는 마름모의 형태를 가질 수 있다.
제2 서브 화소(GP)와 제3 서브 화소(BP) 중에서 어느 하나와 제1 서브 화소(RP)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제1 서브 화소(RP)는 제2 방향(DR2)으로 배열될 수 있다.
일 예로, 제1 서브 화소(RP)와 제2 서브 화소(GP)는 제1 방향(DR1)으로 배열되고, 제1 서브 화소(RP)와 제3 서브 화소(BP)는 제2 방향(DR2)으로 배열될 수 있다.
다른 일 예로, 제1 서브 화소(RP)와 제3 서브 화소(BP) 중에서 어느 하나와 제2 서브 화소(GP)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제2 서브 화소(GP)는 제2 방향(DR2)으로 배열될 수 있다. 또는, 제1 서브 화소(RP)와 제2 서브 화소(GP) 중에서 어느 하나와 제3 서브 화소(BP)는 제1 방향(DR1)으로 배열되고, 나머지 하나와 제3 서브 화소(BP)는 제2 방향(DR2)으로 배열될 수 있다.
제1 서브 화소(RP)는 제1 광을 발광하고, 제2 서브 화소(GP)는 제1 광과 상이한 색상인 제2 광을 발광하며, 제3 서브 화소(BP)는 제1 광 및 제2 광과 상이한 색상인 제3 광을 발광할 수 있다.
일 예로, 제1 광은 적색 파장 대역의 광이고, 제2 광은 녹색 파장 대역의 광이며, 제3 광은 청색 파장 대역의 광일 수 있다. 여기서, 적색 파장 대역은 대략 600㎚ 내지 750㎚의 파장 대역이고, 녹색 파장 대역은 대략 480㎚ 내지 560㎚의 파장 대역이며, 청색 파장 대역은 대략 370㎚ 내지 460㎚의 파장 대역일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP) 각각은 광을 발광하는 발광 소자로서 무기 반도체를 갖는 무기 발광 소자를 포함할 수 있다. 예를 들어, 무기 발광 소자는 플립 칩(flip chip) 타입의 마이크로 LED(Light Emitting Diode)일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 서브 화소(RP)의 면적, 제2 서브 화소(GP)의 면적, 및 제3 서브 화소(BP)의 면적은 실질적으로 동일할 수 있으나, 일 실시예는 이에 한정되지 않는다.
일 예로, 제1 서브 화소(RP)의 면적, 제2 서브 화소(GP)의 면적, 및 제3 서브 화소(BP)의 면적 중에서 적어도 어느 하나는 또 다른 하나와 상이할 수 있다.
즉, 제1 서브 화소(RP)의 면적, 제2 서브 화소(GP)의 면적, 및 제3 서브 화소(BP)의 면적 중에서 어느 두 개는 실질적으로 동일하고, 나머지 하나는 상기 두 개와 상이할 수 있다. 또는, 제1 서브 화소(RP)의 면적, 제2 서브 화소(GP)의 면적, 및 제3 서브 화소(BP)의 면적은 서로 상이할 수 있다.
도 10은 도 8의 E-E'를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
도 10을 참조하면, 표시 장치(10)는 기판(SUB), 기판(SUB) 상에 배치된 트랜지스터 어레이층(TFTL), 및 트랜지스터 어레이층(TFTL) 상에 배치되는 복수의 발광 소자(LE)들을 포함할 수 있다.
기판(SUB)은 트랜지스터 어레이층(TFTL) 및 복수의 발광 소자(LE)들을 지지하기 위한 부재일 수 있다.
기판(SUB)은 유리 재질의 리지드(rigid) 기판일 수 있다. 또는, 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 이 경우, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있다.
트랜지스터 어레이층(TFTL)은 애노드 전극(AND)들, 캐소드 전극(CSD)들, 애노드 패드(ANDP)들, 캐소드 패드(CSDP)들을 포함할 수 있다.
애노드 패드(ANDP)와 발광 소자(LE) 사이에는 애노드 컨택 전극(ANDC)이 배치되고, 캐소드 패드(CSDP)와 발광 소자(LE) 사이에는 캐소드 컨택 전극(CSDC)이 배치될 수 있다.
복수의 발광 소자(LE)들 각각은 베이스 기판(BPUB), n형 반도체(NSEM), 활성층(MQW), p형 반도체(PSEM), 제1 컨택 전극(CTE1) 및 제2 컨택 전극(CTE2)을 포함할 수 있다.
베이스 기판(BSUB)은 사파이어 기판일 수 있으나, 일 실시예는 이에 한정되지 않는다.
n형 반도체(NSEM)은 베이스 기판(BSUB)의 일면 상에 배치될 수 있다. 예를 들어, n형 반도체(NSEM)은 베이스 기판(BSUB)의 하면 상에 배치될 수 있다.
n형 반도체(NSEM)은 Si, Ge, Sn 등과 같은 n형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
활성층(MQW)은 n형 반도체(NSEM)의 일부 상에 배치될 수 있다.
활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다.
또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
p형 반도체(PSEM)은 활성층(MQW) 상에 배치될 수 있다. p형 반도체(PSEM)은 Mg, Zn, Ca, Se, Ba 등과 같은 p형 도전형 도펀트가 도핑된 GaN으로 이루어질 수 있다.
제1 컨택 전극(CTE1)은 p형 반도체(PSEM) 상에 배치될 수 있다.
제2 컨택 전극(CTE2)은 n형 반도체(NSEM) 중 활성층(MQW)이 배치된 일부를 제외한 다른 일부 상에 배치될 수 있다. 제2 컨택 전극(CTE2)이 배치되는 n형 반도체(NSEM)의 다른 일부는 활성층(MQW)이 배치되는 n형 반도체(NSEM)의 일면의 일부와 떨어져 배치될 수 있다.
제1 컨택 전극(CTE1)과 애노드 전극(AND)은 애노드 컨택 전극(ANDC)을 통해 서로 접착될 수 있다.
제2 컨택 전극(CTE2)과 캐소드 전극(CSD)은 캐소드 컨택 전극(CSDC)을 통해 서로 접착될 수 있다.
애노드 컨택 전극(ANDC) 및 캐소드 컨택 전극(CSDC)은 이방성 도전 필름(ACF, Anisotropic Conductive Film) 또는 이방성 도전 페이스트(ACP, Anisotropic Conductive Paste)과 같은 도전성 접착 부재일 수 있다.
또는, 발광 소자(LE)는 애노드 컨택 전극(ANDC)과 캐소드 컨택 전극(CSDC)을 포함하지 않을 수도 있다. 이 경우, 제1 컨택 전극(CTE1)과 애노드 전극(AND) 사이 및 제2 컨택 전극(CTE2)과 캐소드 전극(CSD) 사이는 솔더링(soldering) 공정을 통해 접착될 수 있다.
발광 소자(LE)는 플립 칩 타입의 마이크로 LED일 수 있다.
이러한 플립 칩 타입의 발광 소자(LE)는 p형 반도체(PSEM) 상에 배치되는 제1 컨택 전극(CTE1), 및 활성층(MQW)과 p형 반도체(PSEM)의 일부를 제거하여 노출된 n형 반도체(NSEM) 상에 제2 컨택 전극(CTE2)을 포함한다. 즉, 플립 칩 타입의 발광 소자(LE)는 제1 컨택 전극(CTE1)이 제2 컨택 전극(CTE2)보다 돌출되는 메사(MESA)구조를 이룬다.
제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP) 각각은 애노드 전극(AND)과 캐소드 전극(CSD)에 연결되는 발광 소자(LE)를 포함한다. 애노드 전극(AND)은 복수의 서브 화소(RP, GP, BP)에 각각 대응되므로 화소 전극으로 칭해질 수 있다. 그리고, 캐소드 전극(CSD)은 복수의 서브 화소(RP, GP, BP)에 공통적으로 대응되므로 공통 전극으로 칭해질 수 있다.
애노드 전극(AND)들과 캐소드 전극(CSD)들은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질을 포함할 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
발광 소자(LE)에 있어서, 제1 방향(DR1)의 길이, 제2 방향(DR2)의 길이, 및 제3 방향(DR3)의 길이는 각각 수 내지 수백 ㎛일 수 있다. 예를 들어, 발광 소자(LE)의 제1 방향(DR1)의 길이, 제2 방향(DR2)의 길이, 및 제3 방향(DR3)의 길이는 각각 대략 100㎛ 이하일 수 있다.
발광 소자(LE)들은 실리콘 웨이퍼와 같은 반도체 기판에서 성장되어 형성될 수 있다. 발광 소자(LE)들 각각은 실리콘 웨이퍼에서 바로 기판(SUB)의 애노드 패드(ANDP)와 캐소드 패드(CSDP) 상에 옮겨질 수 있다. 또는, 발광 소자(LE)들 각각은 정전 헤드(Electrostatic Head)를 사용하는 정전기 방식 또는 PDMS나 실리콘 등의 탄성이 있는 고분자 물질을 전사 기판으로 사용하는 스탬프 방식을 통해 기판(SUB)의 애노드 패드(ANDP)와 캐소드 패드(CSDP) 상에 옮겨질 수 있다.
표시 패널(100)은 애노드 패드(ANDP)와 캐소드 패드(CSDP) 각각의 가장자리를 덮는 보호막(PAS)을 더 포함할 수 있다.
일 예로, 보호막(PAS)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층 및 알루미늄옥사이드층 등의 무기막으로 형성될 수 있다.
도 11은 도 1의 표시 장치들 중 어느 하나를 보여주는 블록도이다.
도 11을 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 패널(100), 게이트 구동부(GDR), 소스 구동부(200), 타이밍 제어부(300), 및 전원 공급부(400)를 포함할 수 있다.
표시 패널(100)은 화상 표시를 위한 각각의 광을 방출하는 서브 화소들(RP, GP, BP)과, 서브 화소들(RP, GP, BP)에 연결되는 게이트 배선들, 데이터 배선들 및 전압 배선들을 포함할 수 있다.
게이트 배선들은 제1 방향(DR1)으로 연장되고, 스캔 기입 배선(GWL)들, 스캔 초기화 배선(GIL)들, 스캔 제어 배선(GCL)들, 스윕 신호 배선(SWL)들, PWM 발광 배선(PWEL)들, PAM 발광 배선(PAEL)들을 포함할 수 있다.
데이터 배선들은 제2 방향(DR2)으로 연장되고, PWM 데이터 배선(DL)들, 제1 PAM 데이터 배선(RDL)들, 제2 PAM 데이터 배선(GDL)들, 및 제3 PAM 데이터 배선(BDL)들을 포함할 수 있다. 제1 PAM 데이터 배선(RDL)들은 서로 전기적으로 연결되고, 제2 PAM 데이터 배선(GDL)들은 서로 전기적으로 연결되며, 제3 PAM 데이터 배선(BDL)들은 서로 전기적으로 연결될 수 있다.
전압 배선들은 제1 전원 전압(VDD1), 제2 전원 전압(VDD2), 제3 전원 전압(VSS), 초기화 전압(VI) 및 게이트 레벨 전압들(VGH, VGL)에 각각 대응될 수 있다.
서브 화소들(RP, GP, BP)은 제1 광을 발광하는 제1 서브 화소(RP)들, 제2 광을 발광하는 제2 서브 화소(GP)들, 및 제3 광을 발광하는 제3 서브 화소(BP)들을 포함할 수 있다. 제1 광은 적색 파장 대역의 광을 가리키고, 제2 광은 녹색 파장 대역의 광을 가리키며, 제3 광은 청색 파장 대역의 광을 가리킨다. 예를 들어, 제1 광의 메인 피크 파장은 대략 600㎚ 내지 750㎚에 위치하고, 제2 광의 메인 피크 파장은 대략 480㎚ 내지 560㎚에 위치하며, 제3 광의 메인 피크 파장은 대략 370㎚ 내지 460㎚에 위치할 수 있다.
서브 화소들(RP, GP, BP) 각각은 스캔 기입 배선(GWL)들 중 어느 하나, 스캔 초기화 배선(GIL)들 중 어느 하나, 스캔 제어 배선(GCL)들 중 어느 하나, 스윕 신호 배선(SWL)들 중 어느 하나, PWM 발광 배선(PWEL)들 중 어느 하나, 및 PAM 발광 배선(PAEL)들 중 어느 하나에 연결될 수 있다. 또한, 제1 서브 화소(RP)들 각각은 PWM 데이터 배선(DL)들 중 어느 하나와 제1 PAM 데이터 배선(RDL)들 중 어느 하나에 연결될 수 있다. 또한, 제2 서브 화소(GP)들 각각은 PWM 데이터 배선(DL)들 중 어느 하나와 제2 PAM 데이터 배선(GDL)들 중 어느 하나에 연결될 수 있다. 또한, 제3 서브 화소(BP)들 각각은 PWM 데이터 배선(DL)들 중 어느 하나와 제3 PAM 데이터 배선(BDL)들 중 어느 하나에 연결될 수 있다.
표시 패널(100)은 스캔 기입 배선(GWL)들, 스캔 초기화 배선(GIL)들, 스캔 제어 배선(GCL)들, 스윕 신호 배선(SPWL)들, PWM 발광 배선(PWEL)들, 및 PAM 발광 배선(PAEL)들을 포함한 게이트 배선들에 각각의 신호를 인가하기 위한 게이트 구동부(GDR)를 포함할 수 있다. 도 5에서는 설명의 편의를 위해 게이트 구동부(GDR)가 표시 패널(100)의 제1 방향(DR1)의 일 측 가장자리에 배치된 것을 도시하였으나, 일 실시예에 따른 게이트 구동부(GDR)는 서브 화소(RP, GP, BP)들 사이에 제1 방향(DR1)으로 상호 이격되도록 분할 배치되는 복수 개로 마련될 수 있다.
게이트 구동부(GDR)는 제1 스캔 신호 구동부(SCDR1), 제2 스캔 신호 구동부(SCDR2), 스윕 신호 구동부(SWDR), 및 발광 신호 구동부(EMDR)를 포함할 수 있다.
제1 스캔 신호 구동부(SCDR1)는 타이밍 제어부(300)로부터 입력된 제1 스캔 구동 제어 신호(GDCS1)에 따라, 스캔 초기화 배선(GIL)들에 스캔 초기화 신호들을 출력하고, 스캔 기입 배선(GWL)들에 스캔 기입 신호들을 출력할 수 있다. 즉, 제1 스캔 신호 구동부(SCDR1)는 스캔 초기화 신호들과 스캔 기입 신호들을 출력할 수 있다.
제2 스캔 신호 구동부(SCDR2)는 타이밍 제어부(300)로부터 입력된 제2 스캔 구동 제어 신호(GDCS2)에 따라 스캔 제어 배선(GCL)들에 스캔 제어 신호들을 출력할 수 있다.
스윕 신호 구동부(SWDR)는 타이밍 제어부(300)로부터 제1 발광 제어 신호(ECS1)와 스윕 제어 신호(SPCS)를 입력 받을 수 있다.
스윕 신호 구동부(SWDR)는 제1 발광 제어 신호(ECS1)에 따라 PWM 발광 배선(PWEL)들에 PWM 발광 신호들을 출력하고, 스윕 제어 신호(SPCS)에 따라 스윕 신호 배선(SWPL)들에 스윕 신호들을 출력할 수 있다. 즉, 스윕 신호 구동부(SWDR)는 PWM 발광 신호들과 스윕 신호들을 출력할 수 있다.
발광 신호 출력부(EMDR)는 타이밍 제어부(300)로부터 입력된 제2 발광 제어 신호(ECS2)에 따라 PAM 발광 배선(PAEL)들에 PAM 발광 신호들을 출력할 수 있다.
타이밍 제어부(300)는 디지털 비디오 데이터(DATA)와 타이밍 신호들(TS)을 입력 받는다. 타이밍 제어부(300)는 타이밍 신호들(TS)에 따라 게이트 구동부(GDR)의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어 신호(STCS)를 생성할 수 있다. 스캔 타이밍 제어 신호(STCS)는 제1 스캔 구동 제어 신호, 제2 스캔 구동 제어 신호(GDSC2), 제1 발광 제어 신호(ECS1), 제2 발광 제어 신호(ECS2), 및 스윕 제어 신호(SWCS)를 생성할 수 있다. 또한, 타이밍 제어부(300)는 소스 구동부(200)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)를 생성할 수 있다.
타이밍 제어부(300)는 제1 스캔 구동 제어 신호(GDCS1), 제2 스캔 구동 제어 신호(GDSC2), 제1 발광 제어 신호(ECS1), 제2 발광 제어 신호(ECS2), 및 스윕 제어 신호(SWCS)를 게이트 구동부(GDR)로 출력한다. 타이밍 제어부(300)는 디지털 비디오 데이터(DATA)와 PWM 제어 신호(DCS)를 소스 구동부(200)로 출력한다.
소스 구동부(200)는 디지털 비디오 데이터(DATA)를 아날로그 PWM 데이터 전압들로 변환하여 PWM 데이터 배선(DL)들에 출력한다. 이로 인해, 게이트 구동부(GDR)의 스캔 기입 신호들에 의해 서브 화소(RP, GP, BP)들이 선택되며, 선택된 서브 화소들(RP, GP, BP)에 PWM 데이터 전압들이 공급될 수 있다.
더불어, 앞서 도 5를 참조하여 설명한 바와 같이, 소스 구동부(200)는 기판(SUB)의 제2 면 아래에 배치된 연성 필름(FPCB)에 실장된 소스 구동 회로의 집적회로 칩으로 구현될 수 있다.
전원 공급부(400)는 제1 PAM 데이터 전압을 제1 PAM 데이터 배선(RDL)들에 공통적으로 출력하고, 제2 PAM 데이터 전압을 제2 PAM 데이터 배선(GDL)들에 공통적으로 출력하며, 제3 PAM 데이터 전압을 제3 PAM 데이터 배선(BDL)들에 공통적으로 출력할 수 있다. 또한, 전원 공급부(400)는 복수의 전압들을 생성하여 표시 패널(100)에 출력할 수 있다.
전원 공급부(400)는 제1 전원 전압(VDD1), 제2 전원 전압(VDD2), 제3 전원 전압(VSS), 초기화 전압(VINT), 게이트 레벨 전압들(VGL, VGH)을 표시 패널(100)로 출력할 수 있다. 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)은 서브 화소들(RP, GP, BP) 각각의 발광 소자를 구동하기 위한 고전위 구동 전압일 수 있다. 제3 전원 전압(VSS)은 서브 화소들(RP, GP, BP) 각각의 발광 소자를 구동하기 위한 저전위 구동 전압일 수 있다. 초기화 전압(VINT)은 서브 화소들(RP, GP, BP) 각각에 인가되며, 게이트 레벨 전압들(VGL, VGH)은 게이트 구동부(GDR)에 인가될 수 있다.
소스 구동부(200), 타이밍 제어부(300), 및 전원 공급부(400) 각각은 집적 회로(integrated circuit)로 형성될 수 있다. 또한, 소스 구동부(200)는 복수의 집적 회로로 형성될 수 있다.
이러한 집적 회로들은 기판(SUB)의 제2 면 아래에 배치된 연성 필름(도 5의 FPCB)에 실장될 수 있다.
도 12는 도 11의 복수의 서브 화소 중 어느 하나의 화소 구동부에 대한 일 예시를 보여주는 회로도이다.
도 12를 참조하면, 일 실시예의 표시 패널(100)에 구비된 복수의 서브 화소(RP, GP, BP) 중 어느 하나의 화소 구동부(PD)는 제k(k는 양의 정수) 스캔 기입 배선(GWLk), 제k 스캔 초기화 배선(GILk), 제k 스캔 제어 배선(GCLk), 제k 스윕 신호 배선(SWPLk), 제k PWM 발광 배선(PWELk), 제k PAM 발광 배선(PAELk)에 연결될 수 있다. 그리고, 화소 구동부(PD)는 제j PWM 데이터 배선(DLj)과 제1 PAM 데이터 배선(RDL)에 연결될 수 있다. 그리고, 화소 구동부(PD)는 제1 전원 전압(VDD1)이 인가되는 제1 전원 배선(VDL1), 제2 전원 전압(VDD2)이 인가되는 제2 전원 배선(VDL2), 제3 전원 전압(VSS)이 인가되는 제3 전원 배선(VSL), 초기화 전압(VINT)이 인가되는 초기화 전압 배선(VIL), 및 제1 게이트 레벨 전압(VGH)이 인가되는 제1 게이트 전압 보조 배선(GVAL1)에 연결될 수 있다.
한편, 설명의 편의를 위해 제j PWM 데이터 배선(DLj)은 제1 데이터 배선으로 칭해지고, 제1 PAM 데이터 배선(RDL)은 제2 데이터 배선으로 칭해질 수 있다.
화소 구동부(PD)는 발광 소자(Light Emitting Element, EL), 제1 화소 구동 회로부(PDU1), 제2 화소 구동 회로부(PDU2), 및 제3 화소 구동 회로부(PDU3)를 포함할 수 있다.
제1 화소 구동 회로부(PDU1), 제2 화소 구동 회로부(PDU2), 및 제3 화소 구동 회로부(PDU3)는 상호 연결되며, 발광 소자(EL)는 제2 화소 구동 회로부(PDU2)에 의해 생성되는 구동 전류(Ids)에 기초하여 광을 방출할 수 있다.
발광 소자(EL)는 제17 트랜지스터(T17)와 제3 전원 배선(VSL) 사이에 배치될 수 있다.
발광 소자(EL)의 제1 전극은 제17 트랜지스터(T17)의 제2 전극에 연결되고, 발광 소자(EL)의 제2 전극은 제3 전원 배선(VSL)에 연결될 수 있다.
발광 소자(EL)의 제1 전극은 애노드 전극(즉, 화소 전극)이고, 발광 소자(EL)의 제2 전극은 캐소드 전극(즉, 공통 전극)일 수 있다.
발광 소자(EL)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 예를 들어, 발광 소자(EL)는 무기 반도체로 이루어진 마이크로 발광 다이오드(micro light emitting diode)일 수 있으나, 이에 한정되지 않는다.
제1 화소 구동 회로부(PDU1)는 제j PWM 데이터 배선(DLj)의 제j PWM 데이터 전압에 따라 제어 전류(Ic)를 생성하여 제3 화소 구동 회로부(PDU3)의 제3 노드(N3)의 전압을 제어한다. 제1 화소 구동 회로부(PDU1)의 제어 전류(Ic)에 의해 발광 소자(EL)에 흐르는 구동 전류(Ids)의 펄스 폭을 조정할 수 있으므로, 제1 화소 구동 회로부(PDU1)는 발광 소자(EL)에 흐르는 구동 전류(Ids)의 펄스 폭 변조(pulse width modulation)를 수행하는 펄스 폭 변조부(PWM부)일 수 있다.
제1 화소 구동 회로부(PDU1)는 제1 내지 제7 트랜지스터들(T1~T7)과 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(T1)는 게이트 전극에 인가되는 PWM 데이터 전압에 따라 제2 전극과 제1 전극 사이에 흐르는 제어 전류 (Ic)를 제어한다.
제2 트랜지스터(T2)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제j PWM 데이터 배선(DLj)의 PWM 데이터 전압을 제1 트랜지스터(T1)의 제1 전극에 공급한다. 제2 트랜지스터(T2)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제j PWM 데이터 배선(DLj)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제3 트랜지스터(T3)는 제k 스캔 초기화 배선(GILk)의 제k 스캔 초기화 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제1 트랜지스터(T1)의 게이트 전극에 연결한다. 이로 인해, 제3 트랜지스터(T3)가 턴-온되는 기간 동안 제1 트랜지스터(T1)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 방전될 수 있다.
이때, 제k 스캔 초기화 신호의 제2 게이트 레벨 전압(VGL)은 초기화 전압 배선(VIL)의 초기화 전압(VINT)과 상이할 수 있다. 특히, 제2 게이트 레벨 전압(VGL)과 초기화 전압(VINT) 간의 차전압이 제3 트랜지스터(T3)의 문턱전압보다 크기 때문에, 제1 트랜지스터(T1)의 게이트 전극에 초기화 전압(VINT)이 인가된 후에도 제3 트랜지스터(T3)는 안정적으로 턴-온될 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온되는 경우, 제1 트랜지스터(T1)의 게이트 전극에는 제3 트랜지스터(T3)의 문턱전압에 상관없이 초기화 전압(VINT)이 안정적으로 인가될 수 있다.
제3 트랜지스터(T3)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제3 트랜지스터(T3)는 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32)를 포함할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전압이 제3 트랜지스터(T3)를 통해 누설되는 것을 방지할 수 있다. 제1 서브 트랜지스터(T31)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 전극은 제2 서브 트랜지스터(T32)의 제1 전극에 연결될 수 있다. 제2 서브 트랜지스터(T32)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제1 서브 트랜지스터(T31)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제4 트랜지스터(T4)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 연결한다. 이로 인해, 제4 트랜지스터(T4)가 턴-온되는 기간 동안 제1 트랜지스터(T1)는 다이오드로 동작할 수 있다.
제4 트랜지스터(T4)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제4 트랜지스터(T4)는 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42)를 포함할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전압이 제4 트랜지스터(T4)를 통해 누설되는 것을 방지할 수 있다. 제3 서브 트랜지스터(T41)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되고, 제2 전극은 제4 서브 트랜지스터(T42)의 제1 전극에 연결될 수 있다. 제4 서브 트랜지스터(T42)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제3 서브 트랜지스터(T41)의 제2 전극에 연결되고, 제2 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있다.
제5 트랜지스터(T5)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 전극을 제1 전원 배선(VDL1)에 연결한다. 제5 트랜지스터(T5)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제1 전원 배선(VDL1)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제6 트랜지스터(T6)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제2 전극을 제3 화소 구동 회로부(PDU3)의 제3 노드(N3)에 연결한다. 제6 트랜지스터(T6)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되며, 제2 전극은 제3 화소 구동 회로부(PDU3)의 제3 노드(N3)에 연결될 수 있다.
제7 트랜지스터(T7)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 제1 게이트 전압 보조 배선(GVAL1)의 제1 게이트 레벨 전압(VGH)을 제k 스윕 신호 배선(SWPLk)에 연결된 제1 노드(N1)에 공급할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극에 초기화 전압(VINT)이 인가되는 기간과 제j PWM 데이터 배선(DLj)의 PWM 데이터 전압과 제1 트랜지스터(T1)의 문턱전압(Vth1)이 프로그래밍되는 기간 동안 제1 커패시터(C1)에 의해 제1 트랜지스터(T1)의 게이트 전극의 전압 변화가 제k 스윕 신호 배선(SWPLk)의 제k 스윕 신호에 반영되는 것을 방지할 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제1 게이트 전압 보조 배선(GVAL1)에 연결되며, 제2 전극은 제1 노드(N1)에 연결될 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극과 제1 노드(N1) 사이에 배치될 수 있다. 제1 커패시터(C1)의 일 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 타 전극은 제1 노드(N1)에 연결될 수 있다.
제1 노드(N1)는 제k 스윕 신호 배선(SWPLk), 제7 트랜지스터(T7)의 제2 전극, 및 제1 커패시터(C1)의 타 전극의 접점일 수 있다.
제2 화소 구동 회로부(PDU2)는 제1 PAM 데이터 배선(RDL)의 제1 PAM 데이터 전압에 따라 발광 소자(EL)에 인가되는 구동 전류(Ids)를 생성한다. 제2 화소 구동 회로부(PDU2)는 펄스 진폭 변조(pulse amplitude modulation)을 수행하는 펄스 진폭 변조부(PAM부)일 수 있다. 제2 화소 구동 회로부(PDU2)는 제1 PAM 데이터 전압에 따라 일정한 구동 전류(Ids)를 생성하는 정전류 생성부일 수 있다.
또한, 제1 서브 화소(RP)들 각각의 제2 화소 구동 회로부(PDU2)는 제1 서브 화소(RP)의 휘도에 관계없이 동일한 제1 PAM 데이터 전압을 입력 받아 동일한 구동 전류(Ids)를 생성할 수 있다. 마찬가지로, 제2 서브 화소(GP)들 각각의 제2 화소 구동 회로부(PDU2)는 제2 서브 화소(GP)의 휘도에 관계없이 동일한 제2 PAM 데이터 전압을 입력 받아 동일한 구동 전류(Ids)를 생성할 수 있다. 제3 서브 화소(BP)들 각각의 제3 화소 구동 회로부(PDU3)는 제3 서브 화소(BP)의 휘도에 관계없이 동일한 제3 PAM 데이터 전압을 입력 받아 동일한 구동 전류(Ids)를 생성할 수 있다.
제2 화소 구동 회로부(PDU2)는 제8 내지 제14 트랜지스터들(T8~T14)과 제2 커패시터(C2)를 포함할 수 있다.
제8 트랜지스터(T8)는 게이트 전극에 인가된 전압에 따라 발광 소자(EL)로 흐르는 구동 전류(Ids)를 제어한다.
제9 트랜지스터(T9)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제1 PAM 데이터 배선(RDL)의 제1 PAM 데이터 전압을 제8 트랜지스터(T8)의 제1 전극에 공급한다. 제8 트랜지스터(T8)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제1 PAM 데이터 배선(RDL)에 연결되며, 제2 전극은 제8 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제10 트랜지스터(T10)는 제k 스캔 초기화 배선(GILk)의 제k 스캔 초기화 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제8 트랜지스터(T8)의 게이트 전극에 연결한다. 이로 인해, 제10 트랜지스터(T10)가 턴-온되는 기간 동안 제8 트랜지스터(T8)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 방전될 수 있다. 이때, 제k 스캔 초기화 신호의 제2 게이트 레벨 전압(VGL)은 초기화 전압 배선(VIL)의 초기화 전압(VINT)과 상이할 수 있다. 특히, 제2 게이트 레벨 전압(VGL)과 초기화 전압(VINT) 간의 차전압이 제10 트랜지스터(T10)의 문턱전압보다 크기 때문에, 제8 트랜지스터(T8)의 게이트 전극에 초기화 전압(VINT)이 인가된 후에도 제10 트랜지스터(T10)는 안정적으로 턴-온될 수 있다. 따라서, 제10 트랜지스터(T10)가 턴-온되는 경우, 제8 트랜지스터(T8)의 게이트 전극에는 제10 트랜지스터(T10)의 문턱전압에 상관없이 초기화 전압(VINT)이 안정적으로 인가될 수 있다.
제10 트랜지스터(T10)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제10 트랜지스터(T10)는 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102)를 포함할 수 있다. 이로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압이 제10 트랜지스터(T10)를 통해 누설되는 것을 방지할 수 있다. 제5 서브 트랜지스터(T101)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결되며, 제2 전극은 제6 서브 트랜지스터(T102)의 제1 전극에 연결될 수 있다. 제6 서브 트랜지스터(T102)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제5 서브 트랜지스터(T101)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제11 트랜지스터(T11)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 게이트 전극과 제2 전극을 연결한다. 이로 인해, 제11 트랜지스터(T11)가 턴-온되는 기간 동안 제8 트랜지스터(T8)는 다이오드로 동작할 수 있다.
제11 트랜지스터(T11)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제11 트랜지스터(T11)는 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)를 포함할 수 있다. 이로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압이 제11 트랜지스터(T11)를 통해 누설되는 것을 방지할 수 있다. 제7 서브 트랜지스터(T111)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 연결되고, 제2 전극은 제8 서브 트랜지스터(T112)의 제1 전극에 연결될 수 있다. 제8 서브 트랜지스터(T112)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제7 서브 트랜지스터(T111)의 제2 전극에 연결되고, 제2 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결될 수 있다.
제12 트랜지스터(T12)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 제1 전극을 제2 전원 배선(VDL2)에 연결한다. 제12 트랜지스터(T12)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제1 전원 배선(VDL1)에 연결되며, 제2 전극은 제8 트랜지스터(T8)의 제1 전극에 연결될 수 있다.
제13 트랜지스터(T13)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 제1 전원 배선(VDL1)을 제2 노드(N2)에 연결한다. 제13 트랜지스터(T13)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제1 전원 배선(VDL1)에 연결되며, 제2 전극은 제2 노드(N2)에 연결될 수 있다.
제14 트랜지스터(T14)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제2 전원 배선(VDL2)을 제2 노드(N2)에 연결한다. 이로 인해, 제14 트랜지스터(T14)가 턴-온되는 경우, 제2 전원 배선(VDL2)의 제2 전원 전압(VDD2)이 제2 노드(N2)에 공급될 수 있다. 제14 트랜지스터(T14)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제2 전원 배선(VDL2)에 연결되며, 제2 전극은 제2 노드(N2)에 연결될 수 있다.
제2 커패시터(C2)는 제8 트랜지스터(T8)의 게이트 전극과 제2 노드(N2) 사이에 배치될 수 있다. 제2 커패시터(C2)의 일 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결되고, 타 전극은 제2 노드(N2)에 연결될 수 있다.
제2 노드(N2)는 제13 트랜지스터(T13)의 제2 전극, 제14 트랜지스터(T14)의 제2 전극, 및 제2 커패시터(C2)의 타 전극의 접점일 수 있다.
제3 화소 구동 회로부(PDU3)는 제3 노드(N3)의 전압에 따라 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간을 조정한다.
제3 화소 구동 회로부(PDU3)는 제15 내지 제19 트랜지스터들(T15~T19)과 제3 커패시터(C3)를 포함할 수 있다.
제15 트랜지스터(T15)는 제3 노드(N3)의 전압에 따라 턴-온 또는 턴-오프된다. 제15 트랜지스터(T15)가 턴-온되는 경우 제8 트랜지스터(T8)의 구동 전류(Ids)는 발광 소자(EL)에 공급되며, 제15 트랜지스터(T15)가 턴-오프되는 경우, 제8 트랜지스터(T8)의 구동 전류(Ids)는 발광 소자(EL)에 공급되지 않을 수 있다. 그러므로, 제15 트랜지스터(T15)의 턴-온 기간은 발광 소자(EL)의 발광 기간과 실질적으로 동일할 수 있다. 제15 트랜지스터(T15)의 게이트 전극은 제3 노드(N3)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 연결되며, 제2 전극은 제17 트랜지스터(T17)의 제1 전극에 연결될 수 있다.
제16 트랜지스터(T16)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제3 노드(N3)에 연결한다. 이로 인해, 제16 트랜지스터(T16)가 턴-온되는 기간 동안 제3 노드(N3)는 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다.
제16 트랜지스터(T16)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제16 트랜지스터(T16)는 제9 서브 트랜지스터(T161)와 제10 서브 트랜지스터(T162)를 포함할 수 있다. 이로 인해, 제3 노드(N3)의 전압이 제16 트랜지스터(T16)를 통해 누설되는 것을 방지할 수 있다. 제9 서브 트랜지스터(T161)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제3 노드(N3)에 연결되며, 제2 전극은 제10 서브 트랜지스터(T162)의 제1 전극에 연결될 수 있다. 제10 서브 트랜지스터(T162)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제9 서브 트랜지스터(T161)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제17 트랜지스터(T17)는 제k PAM 발광 배선(PAELk)의 제k PAM 발광 신호에 의해 턴-온되어 제15 트랜지스터(T15)의 제2 전극을 발광 소자(EL)의 제1 전극에 연결한다. 제17 트랜지스터(T17)의 게이트 전극은 제k PAM 발광 배선(PAELk)에 연결되고, 제1 전극은 제15 트랜지스터(T15)의 제2 전극에 연결되며, 제2 전극은 발광 소자(EL)의 제1 전극에 연결할 수 있다.
제18 트랜지스터(T18)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 소자(EL)의 제1 전극에 연결한다. 이로 인해, 제18 트랜지스터(T18)가 턴-온되는 기간 동안 발광 소자(EL)의 제1 전극은 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다. 제18 트랜지스터(T18)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 발광 소자(EL)의 제1 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제19 트랜지스터(T19)는 테스트 신호 배선(TSTL)의 테스트 신호에 의해 턴-온되어 발광 소자(EL)의 제1 전극을 제3 전원 배선(VSL)에 연결한다. 제19 트랜지스터(T19)의 게이트 전극은 테스트 신호 배선(TSTL)에 연결되고, 제1 전극은 발광 소자(EL)의 제1 전극에 연결되며, 제2 전극은 제3 전원 배선(VSL)에 연결될 수 있다.
제3 커패시터(C3)는 제3 노드(N3)와 초기화 전압 배선(VIL) 사이에 배치될 수 있다. 제3 커패시터(C3)의 일 전극은 제3 노드(N3)에 연결되고, 타 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제3 노드(N3)는 제6 트랜지스터(T6)의 제2 전극, 제15 트랜지스터(T15)의 게이트 전극, 제9 서브 트랜지스터(T161)의 제1 전극, 및 제3 커패시터(C3)의 일 전극의 접점일 수 있다.
제1 내지 제19 트랜지스터들(T1~T19) 각각의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고, 나머지 하나는 드레인 전극일 수 있다. 제1 내지 제19 트랜지스터들(T1~T19) 각각의 채널은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제19 트랜지스터들(T1~T19) 각각의 채널이 폴리 실리콘인 경우, 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정으로 형성될 수 있다.
도 12에서는 제1 내지 제19 트랜지스터들(T1~T19) 각각이 P 타입 MOSFET으로 형성된 것을 중심으로 설명하였으나, 일 실시예는 이에 한정되지 않는다. 예를 들어, 제1 내지 제19 트랜지스터들(T1~T19) 중 적어도 하나는 N 타입 MOSFET으로 형성될 수도 있다.
일 예로, 누설 전류를 차단하여 발광 소자(EL)의 블랙 표현 능력을 높이기 위해, 제1 서브 화소(RP)에서 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32), 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42), 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102), 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)는 N 타입 MOSFET으로 형성될 수 있다.
이 경우, 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)의 게이트 전극과 제4 서브 트랜지스터(T42)의 게이트 전극, 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)의 게이트 전극과 제8 서브 트랜지스터(T112)의 게이트 전극은 제k 제어 신호(GNLk)에 연결될 수 있다. 제k 스캔 초기화 신호(GILk)와 제k 제어 신호(GNLk)는 제1 게이트 레벨 전압(VGH)으로 발생하는 펄스를 가질 수 있다.
또한, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32), 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42), 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102), 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)의 채널은 산화물 반도체로 형성되고, 나머지 트랜지스터들의 채널은 폴리 실리콘으로 형성될 수 있다.
또는, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터의 채널은 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터의 채널은 폴리 실리콘으로 형성될 수 있다.
또는, 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터의 채널은 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터의 채널은 폴리 실리콘으로 형성될 수 있다.
또는, 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터의 채널은 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터의 채널은 폴리 실리콘으로 형성될 수 있다.
또는, 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터의 채널은 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터의 채널은 폴리 실리콘으로 형성될 수 있다.
도 13은 일 실시예에 따른 제1 서브 화소의 반도체층, 제1 도전층, 제2 도전층, 제3 도전층, 및 제4 도전층을 보여주는 레이아웃 도이다. 도 14는 도 13의 Ⅰ 영역을 상세히 보여주는 확대 레이아웃 도이다. 도 15은 도 13의 Ⅱ 영역을 상세히 보여주는 확대 레이아웃 도이다. 도 16은 도 13의 Ⅲ 영역을 상세히 보여주는 확대 레이아웃 도이다. 도 17는 도 13에 도시된 제1 서브 화소의 제5 도전층, 제6 도전층 및 제7 도전층의 일 예시를 보여주는 레이아웃 도이다.
도 13, 도 14, 도 15 및 도 16을 참조하면, 초기화 전압 배선(VIL), 제k 스캔 초기화 배선(GILk), 제k 스캔 기입 배선(GWLk), 제k PWM 발광 배선(PWELk), 제1 전원 수평 배선(VDL1), 제1 게이트 전압 보조 배선(GVAL1), 제k 스윕 신호 배선(SWPLk), 제k 스캔 제어 배선(GCLk), 제k PAM 발광 배선(PAELk), 테스트 신호 배선(TSTL), 및 제3 전원 보조 배선(AVSL)은 각각 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)에서 상호 이격될 수 있다.
제j 데이터 배선(DLj), 제1 전원 수직 배선(VVDL1), 및 제1 PAM 데이터 배선(RDL)은 제2 방향(DR2)으로 연장될 수 있다.
더불어, 도 11에 도시된 제2 PAM 데이터 배선(GDL)과 제3 PAM 데이터 배선(BDL) 또한 제2 방향(DR2)으로 연장될 수 있다.
제j 데이터 배선(DLj), 제1 전원 수직 배선(VVDL1), 제1 PAM 데이터 배선(RDL), 제2 PAM 데이터 배선(GDL), 및 제3 PAM 데이터 배선(BDL)은 제1 방향(DR1)에서 상호 이격될 수 있다.
도 13의 도시와 같이, 제1 서브 화소(RP)는 제1 내지 제19 트랜지스터들(T1~T19), 제1 내지 제6 커패시터 전극들(CE1~CE6), 제1 내지 제6 게이트 연결 전극들(GCE1~GCE6), 제1 및 제2 데이터 연결 전극들(DCE1, DCE2), 제1 내지 제8 연결 전극들(CCE1~CCE8), 제1 애노드 연결 전극(ANDE1)을 포함할 수 있다.
도 14를 참조하면, 제1 트랜지스터(T1)는 제1 채널(CH1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함할 수 있다.
제1 채널(CH1)은 제1 방향(DR1)으로 연장될 수 있다.
제1 게이트 전극(G1)은 제3 방향(DR3)에서 제1 채널(CH1)과 중첩될 수 있다. 제1 게이트 전극(G1)은 제1 콘택홀(CT1)을 통해 제1 연결 전극(CCE1)에 연결될 수 있다.
제1 커패시터 전극(CE1)은 제1 게이트 전극(G1)과 일체로 마련될 수 있다.
제1 소스 전극(S1)은 제1 채널(CH1)의 일 측에 배치되고, 제2 드레인 전극(D2)과 제5 드레인 전극(D5)에 연결될 수 있다.
제1 드레인 전극(D1)은 제1 채널(CH1)의 타 측에 배치되고 제3 서브 소스 전극(S41)과 제6 소스 전극(S6)에 연결될 수 있다.
제1 게이트 전극(G1)은 제3 방향(DR3)에서 제1 채널(CH1)에만 중첩되고 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과는 중첩되지 않을 수 있다.
제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제3 방향(DR3)에서 제2 커패시터 전극(CE2)과 중첩될 수 있다.
제2 트랜지스터(T2)는 제2 채널(CH2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함한다.
제2 게이트 전극(G2)은 제3 방향(DR3)에서 제2 채널(CH2)과 중첩될 수 있다.
제2 게이트 전극(G2)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다.
제2 소스 전극(S2)은 제2 채널(CH2)의 일 측에 배치되고, 제1 데이터 콘택홀(DCT1)을 통해 제1 데이터 연결 전극(DCE1)에 연결될 수 있다.
제2 드레인 전극(D2)은 제2 채널(CH2)의 타 측에 배치되고, 제1 소스 전극(S1)에 연결될 수 있다. 제2 드레인 전극(D2)은 제2 방향(DR2)으로 연장될 수 있다.
제3 트랜지스터(T3)는 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32)로 이루어질 수 있다.
제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)는 제1 서브 채널(CH31), 제1 서브 게이트 전극(G31), 제1 서브 소스 전극(S31), 및 제1 서브 드레인 전극(D31)을 포함한다.
제1 서브 게이트 전극(G31)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다.
제1 서브 채널(CH31)은 제3 방향(DR3)에서 제1 서브 게이트 전극(G31)과 중첩할 수 있다.
제1 서브 소스 전극(S31)은 제1 서브 채널(CH31)의 일 측에 배치되고, 제4 서브 드레인 전극(D42)에 연결될 수 있다.
제1 서브 드레인 전극(D31)은 제1 서브 채널(CH31)의 타 측에 배치되고 제2 서브 소스 전극(S32)에 연결될 수 있다.
제1 서브 소스 전극(S31)은 제3 방향(DR3)에서 제k 스캔 기입 배선(GWLk)과 중첩할 수 있다. 제1 서브 드레인 전극(S32)는 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다.
제3 트랜지스터(T3)의 제2 서브 트랜지스터(T32)는 제2 서브 채널(CH32), 제2 서브 게이트 전극(G32), 제2 서브 소스 전극(S32), 및 제2 서브 드레인 전극(D32)을 포함한다.
제2 서브 게이트 전극(G32)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다.
제2 서브 채널(CH32)은 제3 방향(DR3)에서 제2 서브 게이트 전극(G32)과 중첩할 수 있다.
제2 서브 소스 전극(S32)은 제2 서브 채널(CH32)의 일 측에 배치되고, 제1 서브 드레인 전극(D31)에 연결될 수 있다.
제2 서브 드레인 전극(D32)은 제2 서브 채널(CH32)의 타 측에 배치되고, 제1 전원 콘택홀(VCT1)을 통해 초기화 전압 배선(VIL)에 연결될 수 있다.
제2 서브 소스 전극(S32)과 제2 서브 드레인 전극(D32)은 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다.
제4 트랜지스터(T4)는 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42)로 이루어질 수 있다.
제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)는 제3 서브 채널(CH41), 제3 서브 게이트 전극(G41), 제3 서브 소스 전극(S41), 및 제3 서브 드레인 전극(D41)을 포함한다.
제3 서브 게이트 전극(G41)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다.
제3 서브 채널(CH41)은 제3 방향(DR3)에서 제3 서브 게이트 전극(G41)과 중첩할 수 있다.
제3 서브 소스 전극(S41)은 제3 서브 채널(CH41)의 일 측에 배치되고, 제1 드레인 전극(D1)에 연결될 수 있다.
제3 서브 드레인 전극(D31)은 제3 서브 채널(CH41)의 타 측에 배치되고, 제4 서브 소스 전극(S42)에 연결될 수 있다.
제4 트랜지스터(T4)의 제4 서브 트랜지스터(T42)는 제4 서브 채널(CH42), 제4 서브 게이트 전극(G42), 제4 서브 소스 전극(S42), 및 제4 서브 드레인 전극(D42)을 포함한다.
제4 서브 게이트 전극(G42)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다.
제4 서브 채널(CH42)은 제3 방향(DR3)에서 제4 서브 게이트 전극(G42)과 중첩할 수 있다.
제4 서브 소스 전극(S42)은 제4 서브 채널(CH42)의 일 측에 배치되고, 제3 서브 드레인 전극(D32)에 연결될 수 있다.
제4 서브 드레인 전극(D42)은 제4 서브 채널(CH42)의 타 측에 배치되고, 제1 서브 소스 전극(S31)에 연결될 수 있다.
제5 트랜지스터(T5)는 제5 채널(CH5), 제5 게이트 전극(G5), 제5 소스 전극(S5), 및 제5 드레인 전극(D5)을 포함한다.
제5 게이트 전극(G5)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다.
제5 채널(CH5)은 제3 방향(DR3)에서 제5 게이트 전극(G5)과 중첩할 수 있다.
제5 소스 전극(S5)은 제5 채널(CH5)의 일 측에 배치되고, 제2 전원 콘택홀(VCT2)을 통해 제1 전원 수평 배선(HVDL1)에 연결될 수 있다.
제5 드레인 전극(D5)은 제5 채널(CH5)의 타 측에 배치되고, 제1 소스 전극(S1)에 연결될 수 있다. 제5 드레인 전극(D5)은 제3 방향(DR3)에서 제2 커패시터 전극(CE2)의 연장부(EX)와 중첩할 수 있다.
제6 트랜지스터(T6)는 제6 채널(CH6), 제6 게이트 전극(G6), 제6 소스 전극(S6), 및 제6 드레인 전극(D6)을 포함한다.
제6 게이트 전극(G6)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다.
제6 채널(CH6)은 제3 방향(DR3)에서 제6 게이트 전극(G6)과 중첩할 수 있다.
제6 소스 전극(S6)은 제6 채널(CH6)의 일 측에 배치되고, 제1 드레인 전극(D1)에 연결될 수 있다.
제6 드레인 전극(D6)은 제6 채널(CH6)의 타 측에 배치되고, 제10 콘택홀(CT10)을 통해 제4 연결 전극(CCE4)에 연결될 수 있다. 제6 드레인 전극(D6)은 제3 방향(DR3)에서 제2 연결 전극(CCE2) 및 제1 전원 수평 배선(HVDL1)과 중첩할 수 있다.
제7 트랜지스터(T7)는 제7 채널(CH7), 제7 게이트 전극(G7), 제7 소스 전극(S7), 및 제7 드레인 전극(D7)을 포함한다.
제7 게이트 전극(G7)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다. 제7 게이트 전극(G7)은 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다.
제7 채널(CH7)은 제3 방향(DR3)에서 제7 게이트 전극(G7)과 중첩할 수 있다.
제7 소스 전극(S7)은 제7 채널(CH7)의 일 측에 배치되고, 제7 콘택홀(CT7)을 통해 제1 게이트 전압 보조 배선(GVAL1)에 연결될 수 있다.
제7 드레인 전극(D7)은 제7 채널(CH7)의 타 측에 배치되고, 제6 콘택홀(CT6)을 통해 제k 스윕 신호 배선(SWPLk)에 연결될 수 있다.
제8 트랜지스터(T8)는 제8 채널(CH8), 제8 게이트 전극(G8), 제8 소스 전극(S8), 및 제8 드레인 전극(D8)을 포함한다.
제8 게이트 전극(G8)은 제2 방향(DR2)으로 연장될 수 있다. 제8 게이트 전극(G8)은 제3 커패시터 전극(CE3)과 일체로 형성될 수 있다.
제8 채널(CH8)은 제3 방향(DR3)에서 제8 게이트 전극(G8)과 중첩할 수 있다.
제8 소스 전극(S8)은 제8 채널(CH8)의 일 측에 배치되고, 제9 드레인 전극(D9)과 제12 드레인 전극(D12)에 연결될 수 있다.
제8 드레인 전극(D8)은 제8 채널(CH8)의 타 측에 배치되고, 제7 서브 소스 전극(S111)에 연결될 수 있다.
제9 트랜지스터(T9)는 제9 채널(CH9), 제9 게이트 전극(G9), 제9 소스 전극(S9), 및 제9 드레인 전극(D9)을 포함한다.
제9 게이트 전극(G9)은 제2 방향(DR2)으로 연장될 수 있다. 제9 게이트 전극(G9)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다.
제9 채널(CH9)은 제3 방향(DR3)에서 제9 게이트 전극(G9)과 중첩할 수 있다.
제9 소스 전극(S9)은 제9 채널(CH9)의 일 측에 배치되고, 제3 데이터 콘택홀(DCT3)을 통해 제2 데이터 연결 전극(DCE2)에 연결될 수 있다.
제9 드레인 전극(D9)은 제9 채널(CH9)의 타 측에 배치되고, 제8 소스 전극(D8)에 연결될 수 있다.
제10 트랜지스터(T10)는 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102)로 이루어질 수 있다.
제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)는 제5 서브 채널(CH101), 제5 서브 게이트 전극(G101), 제5 서브 소스 전극(S101), 및 제5 서브 드레인 전극(D101)을 포함한다.
제5 서브 게이트 전극(G101)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다.
제5 서브 채널(CH101)은 제3 방향(DR3)에서 제5 서브 게이트 전극(G101)과 중첩할 수 있다.
제5 서브 소스 전극(S101)은 제5 서브 채널(CH101)의 일 측에 배치되고, 제8 서브 드레인 전극(D112)에 연결될 수 있다.
제5 서브 드레인 전극(D101)은 제5 서브 채널(CH101)의 타 측에 배치되고, 제6 서브 소스 전극(S102)에 연결될 수 있다.
제5 서브 소스 전극(S101)은 제3 방향(DR3)에서 제k 스캔 기입 배선(GWLk)과 중첩할 수 있다. 제5 서브 드레인 전극(S102)는 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다.
제10 트랜지스터(T10)의 제6 서브 트랜지스터(T102)는 제6 서브 채널(CH102), 제6 서브 게이트 전극(G102), 제6 서브 소스 전극(S102), 및 제6 서브 드레인 전극(D102)을 포함한다.
제6 서브 게이트 전극(G102)은 제2 게이트 연결 전극(GCE2)과 일체로 형성될 수 있다.
제6 서브 채널(CH102)은 제3 방향(DR3)에서 제6 서브 게이트 전극(G102)과 중첩할 수 있다.
제6 서브 소스 전극(S102)은 제6 서브 채널(CH102)의 일 측에 배치되고, 제5 서브 드레인 전극(D101)에 연결될 수 있다.
제6 서브 드레인 전극(D102)은 제6 서브 채널(CH102)의 타 측에 배치되고, 제1 전원 콘택홀(VCT1)을 통해 초기화 전압 배선(VIL)에 연결될 수 있다.
제6 서브 소스 전극(S102)과 제6 서브 드레인 전극(D102)은 제3 방향(DR3)에서 초기화 전압 배선(VIL)과 중첩할 수 있다.
제11 트랜지스터(T11)는 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)로 이루어질 수 있다.
제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)는 제7 서브 채널(CH111), 제7 서브 게이트 전극(G111), 제7 서브 소스 전극(S111), 및 제7 서브 드레인 전극(D111)을 포함한다.
제7 서브 게이트 전극(G111)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다.
제7 서브 채널(CH111)은 제3 방향(DR3)에서 제7 서브 게이트 전극(G111)과 중첩할 수 있다.
제7 서브 소스 전극(S111)은 제7 서브 채널(CH111)의 일 측에 배치되고, 제8 드레인 전극(D8)에 연결될 수 있다.
제7 서브 드레인 전극(D111)은 제7 서브 채널(CH111)의 타 측에 배치되고, 제8 서브 소스 전극(S112)에 연결될 수 있다.
제11 트랜지스터(T11)의 제8 서브 트랜지스터(T112)는 제8 서브 채널(CH112), 제8 서브 게이트 전극(G112), 제8 서브 소스 전극(S112), 및 제8 서브 드레인 전극(D112)을 포함한다.
제8 서브 게이트 전극(G112)은 제1 게이트 연결 전극(GCE1)과 일체로 형성될 수 있다.
제8 서브 채널(CH112)은 제3 방향(DR3)에서 제8 서브 게이트 전극(G112)과 중첩할 수 있다.
제8 서브 소스 전극(S112)은 제8 서브 채널(CH112)의 일 측에 배치되고, 제7 서브 드레인 전극(D111)에 연결될 수 있다.
제8 서브 드레인 전극(D112)은 제8 서브 채널(CH112)의 타 측에 배치되고, 제5 서브 소스 전극(S101)에 연결될 수 있다.
제12 트랜지스터(T12)는 제12 채널(CH12), 제12 게이트 전극(G12), 제12 소스 전극(S12), 및 제12 드레인 전극(D12)을 포함한다.
제12 게이트 전극(G12)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다.
제12 채널(CH12)은 제3 방향(DR3)에서 제12 게이트 전극(G12)과 중첩할 수 있다.
제12 소스 전극(S12)은 제12 채널(CH12)의 일 측에 배치되고, 제11 콘택홀(CT11)들을 통해 제5 연결 전극(CCE5)에 연결될 수 있다.
제12 드레인 전극(D12)은 제12 채널(CH12)의 타 측에 배치될 수 있다.
제13 트랜지스터(T13)는 제13 채널(CH13), 제13 게이트 전극(G13), 제13 소스 전극(S13), 및 제13 드레인 전극(D13)을 포함한다.
제13 게이트 전극(G13)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다.
제13 채널(CH13)은 제3 방향(DR3)에서 제13 게이트 전극(G13)과 중첩할 수 있다.
제13 소스 전극(S13)은 제13 채널(CH13)의 일 측에 배치되고, 제2 전원 콘택홀(VCT2)을 통해 제1 전원 수평 배선(HVDL1)에 연결될 수 있다.
제13 드레인 전극(D13)은 제13 채널(CH13)의 타 측에 배치되고, 제3 콘택홀(CT3)을 통해 제2 연결 전극(CCE2)에 연결될 수 있다.
제14 트랜지스터(T14)는 제14 채널(CH14), 제14 게이트 전극(G14), 제14 소스 전극(S14), 및 제14 드레인 전극(D14)을 포함한다.
제14 게이트 전극(G14)은 제6 게이트 연결 전극(GCE6)과 일체로 형성될 수 있다.
제14 채널(CH14)은 제3 방향(DR3)에서 제14 게이트 전극(G14)과 중첩할 수 있다.
제14 소스 전극(S14)은 제14 채널(CH14)의 일 측에 배치되고, 제11 콘택홀(CT11)들을 통해 제5 연결 전극(CCE5)에 연결될 수 있다.
제14 드레인 전극(D14)은 제14 채널(CH14)의 타 측에 배치되고, 제4 콘택홀(CT4)을 통해 제2 연결 전극(CCE2)에 연결될 수 있다.
제15 트랜지스터(T15)는 제15 채널(CH15), 제15 게이트 전극(G15), 제15 소스 전극(S15), 및 제15 드레인 전극(D15)을 포함한다.
제15 게이트 전극(G15)은 제5 커패시터 전극(CE5)과 일체로 형성될 수 있다.
제15 채널(CH15)은 제3 방향(DR3)에서 제15 게이트 전극(G15)과 중첩할 수 있다.
제15 소스 전극(S15)은 제15 채널(CH15)의 일 측에 배치되고, 제9 드레인 전극(D5)에 연결될 수 있다.
제15 드레인 전극(D15)은 제15 채널(CH15)의 타 측에 배치되고, 제17 소스 전극(S17)에 연결될 수 있다.
제16 트랜지스터(T16)는 제9 서브 트랜지스터(T161)와 제10 서브 트랜지스터(T162)로 이루어질 수 있다.
제16 트랜지스터(T16)의 제9 서브 트랜지스터(T161)는 제9 서브 채널(CH161), 제9 서브 게이트 전극(G161), 제9 서브 소스 전극(S161), 및 제9 서브 드레인 전극(D161)을 포함한다.
제9 서브 게이트 전극(G161)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다.
제9 서브 채널(CH161)은 제3 방향(DR3)에서 제9 서브 게이트 전극(G161)과 중첩할 수 있다.
제9 서브 소스 전극(S161)은 제9 서브 채널(CH161)의 일 측에 배치되고, 제10 콘택홀(CT10)을 통해 제4 연결 전극(CCE4)에 연결될 수 있다.
제9 서브 드레인 전극(D161)은 제9 서브 채널(CH161)의 타 측에 배치되고, 제10 서브 소스 전극(S162)에 연결될 수 있다.
제16 트랜지스터(T16)의 제10 서브 트랜지스터(T162)는 제10 서브 채널(CH162), 제10 서브 게이트 전극(G162), 제10 서브 소스 전극(S162), 및 제10 서브 드레인 전극(D162)을 포함한다.
제10 서브 게이트 전극(G162)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다.
제10 서브 채널(CH162)은 제3 방향(DR3)에서 제10 서브 게이트 전극(G162)과 중첩할 수 있다.
제10 서브 소스 전극(S162)은 제10 서브 채널(CH162)의 일 측에 배치되고, 제9 서브 드레인 전극(D161)에 연결될 수 있다.
제10 서브 드레인 전극(D162)은 제10 서브 채널(CH162)의 타 측에 배치되고, 제9 콘택홀(CT9)를 통해 초기화 전압 배선(VIL)에 연결될 수 있다.
제17 트랜지스터(T17)는 제17 채널(CH17), 제17 게이트 전극(G17), 제17 소스 전극(S17), 및 제17 드레인 전극(D17)을 포함한다.
제17 게이트 전극(G17)은 제5 게이트 연결 전극(GCE5)과 일체로 형성될 수 있다.
제17 채널(CH17)은 제3 방향(DR3)에서 제17 게이트 전극(G17)과 중첩할 수 있다.
제17 소스 전극(S17)은 제17 채널(CH17)의 일 측에 배치되고, 제15 드레인 전극(D15)에 연결될 수 있다.
제17 드레인 전극(D17)은 제17 채널(CH17)의 타 측에 배치되고, 제16 콘택홀(CT16)들을 통해 제7 연결 전극(CCE7)에 연결될 수 있다.
제18 트랜지스터(T18)는 제18 채널(CH18), 제18 게이트 전극(G18), 제18 소스 전극(S18), 및 제18 드레인 전극(D18)을 포함한다.
제18 게이트 전극(G18)은 제3 게이트 연결 전극(GCE3)과 일체로 형성될 수 있다.
제18 채널(CH18)은 제3 방향(DR3)에서 제18 게이트 전극(G18)과 중첩할 수 있다.
제18 소스 전극(S18)은 제18 채널(CH18)의 일 측에 배치되고, 제9 콘택홀(CT9)을 통해 초기화 전압 배선(VIL)에 연결될 수 있다.
제18 드레인 전극(D18)은 제18 채널(CH18)의 타 측에 배치되고, 제16 콘택홀(CT16)들을 통해 제7 연결 전극(CCE7)에 연결될 수 있다.
제19 트랜지스터(T19)는 제19 채널(CH19), 제19 게이트 전극(G19), 제19 소스 전극(S19), 및 제19 드레인 전극(D19)을 포함한다.
제19 게이트 전극(G19)은 제23 콘택홀(CT23)을 통해 테스트 신호 배선(TSTL)에 연결될 수 있다.
제19 채널(CH19)은 제3 방향(DR3)에서 제19 게이트 전극(G19)과 중첩할 수 있다.
제19 소스 전극(S19)은 제19 채널(CH19)의 일 측에 배치되고, 제21 콘택홀(CT21)을 통해 제8 연결 전극(CCE8)에 연결될 수 있다.
제19 드레인 전극(D19)은 제19 채널(CH19)의 타 측에 배치되고, 제24 콘택홀(CT24)을 통해 제3 전원 보조 배선(AVSL)에 연결될 수 있다.
제1 커패시터 전극(CE1)은 제1 게이트 전극(G1)과 일체로 형성될 수 있다.
제1 연결 전극(CCE1)은 제1 콘택홀(CT1)을 통해 제1 게이트 전극(G1)에 연결될 수 있다.
제2 커패시터 전극(CE2)은 제3 방향(DR3)에서 제1 게이트 전극(G1) 또는 제1 커패시터 전극(CE1)과 중첩될 수 있다.
제2 커패시터 전극(CE2)은 제2 방향(DR2)으로 연장되는 연장부(EX)를 포함할 수 있다. 제2 커패시터 전극(CE2)의 연장부(EX)는 제k PWM 발광 배선(PWELk) 및 제1 전원 수평 배선(HVDL1)과 교차할 수 있다.
제2 커패시터(CE2)의 연장부(EX)는 제5 콘택홀(CT5)을 통해 제k 스윕 신호 배선(SWPLk)에 연결될 수 있다.
이러한 제1 커패시터 전극(CE1)과 제2 커패시터 전극(CE2) 간의 중첩 영역에 의해 제1 커패시터(도 12의 PC1)가 마련될 수 있다.
제3 커패시터 전극(CE3)은 제8 게이트 전극(G8)과 일체로 형성될 수 있다.
제6 연결 전극(CCE6)은 제12 콘택홀(CT12)을 통해 제8 게이트 전극(G8)에 연결될 수 있다.
제4 커패시터 전극(CE4)은 제3 방향(DR3)에서 제3 커패시터 전극(CE3)과 중첩할 수 있다.
이러한 제3 커패시터 전극(CE3)과 제4 커패시터 전극(CE4) 간의 중첩 영역에 의해 제2 커패시터(도 12의 PC2)가 마련될 수 있다.
제5 커패시터 전극(CE5)은 제4 게이트 연결 전극(GCE4) 및 제15 게이트 전극(G15)과 일체로 형성될 수 있다.
제6 커패시터 전극(CE6)은 제3 방향(DR3)에서 제5 커패시터 전극(CE5)와 중첩할 수 있다. 제6 커패시터 전극(CE6)은 제18 콘택홀(CT18)을 통해 초기화 전압 배선(VIL)에 연결될 수 있다.
이러한 제5 커패시터 전극(CE5)과 제6 커패시터 전극(CE6) 간의 중첩 영역에 의해 제3 커패시터(도 12의 PC3)가 마련될 수 있다.
제1 게이트 연결 전극(GCE1)은 제2 게이트 전극(G2), 제3 서브 게이트 전극(G41), 제4 서브 게이트 전극(G42), 제9 게이트 전극(G9), 제7 서브 게이트 전극(G111) 및 제8 서브 게이트 전극(G112)과 일체로 형성되며, 제1 게이트 콘택홀(GCT1)과 제3 게이트 콘택홀(GCT3)을 통해 제k 스캔 기입 배선(GWLk)에 연결될 수 있다.
제2 게이트 연결 전극(GCE2)은 제1 서브 게이트 전극(G31), 제2 서브 게이트 전극(G32), 제5 서브 게이트 전극(G101) 및 제6 서브 게이트 전극(G102)과 일체로 형성되며, 제2 게이트 콘택홀(GCT2)을 통해 제k 스캔 초기화 배선(GILk)에 연결될 수 있다.
제3 게이트 연결 전극(GCE3)은 제7 게이트 전극(G7), 제13 게이트 전극(G13), 제9 서브 게이트 전극(G161), 제10 서브 게이트 전극(G162) 및 제18 게이트 전극(G18)과 일체로 형성되며, 제8 콘택홀(CT8)을 통해 제k 스캔 제어 배선(GCLk)에 연결될 수 있다.
제4 게이트 연결 전극(GCE4)은 제5 커패시터 전극(CE5) 및 제15 게이트 전극(G15)과 일체로 형성되며, 제17 콘택홀(CT17)을 통해 제4 연결 전극(CCE4)과 연결될 수 있다.
제5 게이트 연결 전극(GCE5)은 제17 게이트 전극(G17)과 일체로 형성되며, 제19 콘택홀(CT19)을 통해 제k PAM 발광 배선(PAELk)에 연결될 수 있다.
제6 게이트 연결 전극(GCE6)은 제5 게이트 전극(G5), 제6 게이트 전극(G6), 제12 게이트 전극(G12) 및 제14 게이트 전극(G14)과 일체로 형성되며, 제14 콘택홀(CT14)을 통해 제k PWM 발광 배선(PWELk)에 연결될 수 있다.
제1 데이터 연결 전극(DCE1)은 제1 데이터 콘택홀(DCT1)을 통해 제2 소스 전극(S2)에 연결되고, 제2 데이터 콘택홀(DCT2)을 통해 제j 데이터 배선(DLj)에 연결될 수 있다.
제2 데이터 연결 전극(DCE2)은 제3 데이터 콘택홀(DCT3)을 통해 제9 소스 전극(S9)에 연결되고, 제4 데이터 콘택홀(DCT4)을 통해 제1 PAM 데이터 배선(RDL)에 연결될 수 있다.
제1 연결 전극(CCE1)은 제2 방향(DR2)으로 연장될 수 있다. 제1 연결 전극(CCE1)은 제1 콘택홀(CT1)을 통해 제1 게이트 전극(G1)에 연결되고, 제2 콘택홀(CT2)을 통해 제1 서브 소스 전극(S31)과 제4 서브 드레인 전극(D42)에 연결될 수 있다.
제2 연결 전극(CCE2)은 제1 방향(DR1)으로 연장될 수 있다. 제2 연결 전극(CCE2)은 제3 콘택홀(CT3)을 통해 제13 드레인 전극(D13)에 연결되고, 제4 콘택홀(CT4)을 통해 제14 드레인 전극(D14)에 연결되며, 제15 콘택홀(CT15)을 통해 제4 커패시터 전극(CE4)에 연결될 수 있다.
제4 연결 전극(CCE4)은 제1 방향(DR1)으로 연장될 수 있다. 제4 연결 전극(CCE4)은 제10 콘택홀(CT10)을 통해 제6 드레인 전극(D6) 및 제9 서브 소스 전극(S161)에 연결되고, 제17 콘택홀(CT17)을 통해 제15 게이트 전극(G15)과 일체로 형성된 제4 게이트 연결 전극(GCE4)에 연결될 수 있다.
제5 연결 전극(CCE5)은 제1 방향(DR1)으로 연장될 수 있다. 제5 연결 전극(CCE5)은 제11 콘택홀(CT11)들을 통해 제12 소스 전극(S12)과 제14 소스 전극(S14)에 연결될 수 있다.
제6 연결 전극(CCE6)은 제2 방향(DR2)으로 연장될 수 있다. 제6 연결 전극(CCE6)은 제12 콘택홀(CT12)을 통해 제3 커패시터 전극(CE3)에 연결되고, 제13 콘택홀(CT13)을 통해 제5 서브 소스 전극(S101)과 제8 서브 드레인 전극(D112)에 연결될 수 있다.
제7 연결 전극(CCE7)은 제16 콘택홀(CT16)들을 통해 제17 드레인 전극(D17)과 제18 드레인 전극(D18)에 연결될 수 있다. 제7 연결 전극(CCE7)은 제20 콘택홀(CT20)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다.
제8 연결 전극(CCE8)은 제21 콘택홀(CT21)을 통해 제19 소스 전극(S19)에 연결되고, 제22 콘택홀(CT22)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다.
제1 애노드 연결 전극(ANDE1)은 제2 방향(DR2)으로 연장될 수 있다. 제1 애노드 연결 전극(ANDE1)은 제20 콘택홀(CT20)을 통해 제7 연결 전극(CCE7)에 연결되고, 제22 콘택홀(CT22)을 통해 제8 연결 전극(CCE8)에 연결될 수 있다.
제2 전원 연결 전극(VDCE)은 제2 방향(DR2)으로 연장되고, 제4 전원 콘택홀(VCT4)을 통해 제5 연결 전극(CCE5)에 연결될 수 있다.
도 17을 참조하면, 제1 서브 화소(RP)는 제2 애노드 연결 전극(ANDE2), 애노드 전극(AND), 캐소드 전극(CSD), 애노드 패드(ANDP) 및 캐소드 패드(CSDP)를 더 포함할 수 있다.
제2 애노드 연결 전극(ANDE2)은 제1 애노드 연결 전극(도 16의 ANDE1)의 일부와 중첩된다.
애노드 전극(AND)은 제2 애노드 연결 전극(ANDE2)과 중첩되고, 애노드 패드(ANDP)로 덮인다.
캐소드 전극(CSD)은 제1 방향(DR1)에서 애노드 전극(AND)로부터 이격되고, 캐소드 패드(CSDP)로 덮인다.
그리고, 제2 전원 배선(VDL2)은 제1 방향(DR1) 또는 제2 방향(DR2)으로 연장되고 제3 방향(DR3)에서 제1 내지 제18 트랜지스터들(T1~T18)과 중첩될 수 있다. 또는, 제2 전원 배선(VSL2)은 제3 방향(DR3)에서 제2 전원 연결 전극(VDCE)의 적어도 일부에 중첩될 수 있다.
제3 전원 배선(VSL)은 제2 전원 배선(VDL2)으로부터 이격되고, 제1 방향(DR1) 또는 제2 방향(DR2)으로 연장되며, 제3 방향(DR3)에서 캐소드 전극(CSD)과 일부 중첩될 수 있다. 또는, 제3 전원 배선(VSL)은 제3 방향(DR3)에서 제3 전원 보조 배선(AVSL)의 적어도 일부에 중첩될 수 있다.
일 예로, 제2 전원 배선(VDL2) 및 제3 전원 배선(VSL)은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)에서 상호 이격될 수 있다.
도 18은 도 13 및 도 14의 F-F'를 따라 절단한 면의 일 예를 보여주는 단면도이다. 도 19는 도 13 및 도 14의 G-G'를 따라 절단한 면의 일 예를 보여주는 단면도이다. 도 20은 도 13 및 도 14의 H-H'를 따라 절단한 면의 일 예를 보여주는 단면도이다. 도 21은 도 13 및 도 14의 I-I'를 따라 절단한 면의 일 예를 보여주는 단면도이다. 도 22는 도 13 및 도 14의 J-J'를 따라 절단한 면의 일 예를 보여주는 단면도이다. 도 23은 도 13 및 도 14의 K-K'를 따라 절단한 면의 일 예를 보여주는 단면도이다. 도 24는 도 13, 도 14, 도 15 및 도 16의 L-L'를 따라 절단한 면의 일 예를 보여주는 단면도이다. 도 25는 도 13, 도 14 및 도 15의 M-M'를 따라 절단한 면의 일 예를 보여주는 단면도이다. 도 26은 도 13 및 도 16의 N-N'를 따라 절단한 면의 일 예를 보여주는 단면도이다. 도 27은 도 13, 도 16 및 도 17의 O-O'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 18 내지 도 25를 참조하면, 일 실시예에 따른 표시 장치(10)의 표시 패널(100)은 기판(SUB)과, 기판 상에 배치되는 트랜지스터 어레이층(TFTL)을 포함한다.
그리고, 도 26 및 도 27을 참조하면, 표시 패널(100)은 트랜지스터 어레이층(TFTL) 상에 배치되는 발광 소자(LE)를 더 포함한다.
표시 패널(100)은 트랜지스터 어레이층(TFTL)과 발광 소자(LE) 사이에 배치되는 애노드 컨택 전극(ANDC)과 캐소드 컨택 전극(CSDC)을 더 포함할 수 있다.
기판(SUB)은 폴리이미드(polyimide)의 고분자 수지로 이루어질 수 있다. 기판(SUB)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
도 18 내지 도 27의 도시와 같이, 트랜지스터 어레이층(TFTL)은 기판(SUB)의 제1 면 상의 반도체층(CH1, CH2, CH31, CH32, CH41, CH42, CH5~CH9, CH101, CH102, CH111, CH112, CH12~CH15, CH161, CH162, CH17~19, S1, S2, S31, S32, S41, S42, S5~S9, S101, S102, S111, S112, S12~S15, S161, S162, S17~19, D1, D2, D31, D32, D41, D42, D5~D9, D101, D102, D111, D112, D12~D15, D161, D162, D17~19)을 덮는 게이트 절연막(130), 게이트 절연막(130) 상의 제1 도전층(G1, G2, G31, G32, G41, G42, G5~G9, G101, G102, G111, G112, G12~G15, G161, G162, G17~19, CE1, CE3, CE5, GCE1~CGE5)을 덮는 제1 층간 절연막(141), 제1 층간 절연막(141) 상의 제2 도전층(CE2, CE4, CE6)을 덮는 제2 층간 절연막(142), 제2 층간 절연막(142) 상의 제3 도전층(VIL, GILk, GWLk, PWELk, HVDL, GVAL1, SWPLk, GCLk, PAELk, TSTL, AVSL, DCE1, DCE2, CCE1~CCE8)을 덮는 제1 평탄화막(160), 제1 평탄화막(160) 상의 제4 도전층(DLj, VVDL, RDL, ANDE1, VDCE)을 덮는 제2 평탄화막(170) 및 제2 평탄화막(170) 상의 제5 도전층(VDL2, VSL, ANDE2)을 덮는 제3 평탄화막(180)을 포함할 수 있다.
그리고, 트랜지스터 어레이층(TFTL)은 제3 평탄화막(180) 상에 배치되는 제6 도전층(AND, CSD)과, 제6 도전층(AND, CSD)의 일부 상에 배치되는 제7 도전층(ANDP, CSDP)을 더 포함할 수 있다.
또한, 트랜지스터 어레이층(TFTL)은 기판(SUB)의 제1 면을 덮는 버퍼막(BF)을 더 포함할 수 있다. 이 경우, 반도체층(CH1, CH2, CH31, CH32, CH41, CH42, CH5~CH9, CH101, CH102, CH111, CH112, CH12~CH15, CH161, CH162, CH17~19, S1, S2, S31, S32, S41, S42, S5~S9, S101, S102, S111, S112, S12~S15, S161, S162, S17~19, D1, D2, D31, D32, D41, D42, D5~D9, D101, D102, D111, D112, D12~D15, D161, D162, D17~19)과 이를 덮는 게이트 절연막(130)은 버퍼막(BF) 상에 배치된다.
버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
버퍼막(BF) 상의 반도체층(CH1, CH2, CH31, CH32, CH41, CH42, CH5~CH9, CH101, CH102, CH111, CH112, CH12~CH15, CH161, CH162, CH17~19, S1, S2, S31, S32, S41, S42, S5~S9, S101, S102, S111, S112, S12~S15, S161, S162, S17~19, D1, D2, D31, D32, D41, D42, D5~D9, D101, D102, D111, D112, D12~D15, D161, D162, D17~19)은 각 서브 화소의 화소 구동부(PD)에 구비된 트랜지스터들(T1~T19) 각각의 채널(CH1, CH2, CH31, CH32, CH41, CH42, CH5~CH9, CH101, CH102, CH111, CH112, CH12~CH15, CH161, CH162, CH17~19)과 소스 전극(S1, S2, S31, S32, S41, S42, S5~S9, S101, S102, S111, S112, S12~S15, S161, S162, S17~19)과 드레인 전극(D1, D2, D31, D32, D41, D42, D5~D9, D101, D102, D111, D112, D12~D15, D161, D162, D17~19)을 포함할 수 있다.
반도체층(CH1, CH2, CH31, CH32, CH41, CH42, CH5~CH9, CH101, CH102, CH111, CH112, CH12~CH15, CH161, CH162, CH17~19, S1, S2, S31, S32, S41, S42, S5~S9, S101, S102, S111, S112, S12~S15, S161, S162, S17~19, D1, D2, D31, D32, D41, D42, D5~D9, D101, D102, D111, D112, D12~D15, D161, D162, D17~19)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다.
반도체층(CH1, CH2, CH31, CH32, CH41, CH42, CH5~CH9, CH101, CH102, CH111, CH112, CH12~CH15, CH161, CH162, CH17~19, S1, S2, S31, S32, S41, S42, S5~S9, S101, S102, S111, S112, S12~S15, S161, S162, S17~19, D1, D2, D31, D32, D41, D42, D5~D9, D101, D102, D111, D112, D12~D15, D161, D162, D17~19) 중 트랜지스터들(T1~T19) 각각의 채널(CH1, CH2, CH31, CH32, CH41, CH42, CH5~CH9, CH101, CH102, CH111, CH112, CH12~CH15, CH161, CH162, CH17~19)을 제외한 나머지는 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
버퍼막(BF) 상의 반도체층(CH1, CH2, CH31, CH32, CH41, CH42, CH5~CH9, CH101, CH102, CH111, CH112, CH12~CH15, CH161, CH162, CH17~19, S1, S2, S31, S32, S41, S42, S5~S9, S101, S102, S111, S112, S12~S15, S161, S162, S17~19, D1, D2, D31, D32, D41, D42, D5~D9, D101, D102, D111, D112, D12~D15, D161, D162, D17~19)을 덮는 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 게이트 절연막(130)은 제1 절연막으로 칭해질 수 있다.
게이트 절연막(130) 상의 제1 도전층(G1, G2, G31, G32, G41, G42, G5~G9, G101, G102, G111, G112, G12~G15, G161, G162, G17~19, CE1, CE3, CE5, GCE1~CGE5)은 각 서브 화소의 화소 구동부(PD)에 구비된 트랜지스터들(T1~T19) 각각의 게이트 전극(G1, G2, G31, G32, G41, G42, G5~G9, G101, G102, G111, G112, G12~G15, G161, G162, G17~19)과, 제1 내지 제5 게이트 연결 전극들(GCE1~CGE5)과, 제1 커패시터 전극(CE1)과, 제3 커패시터 전극(CE3)과, 제5 커패시터 전극(CE5)을 포함할 수 있다.
게이트 절연막(130) 상의 제1 도전층(G1, G2, G31, G32, G41, G42, G5~G9, G101, G102, G111, G112, G12~G15, G161, G162, G17~19, CE1, CE3, CE5, GCE1~CGE5)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 절연막(130) 상의 제1 도전층(G1, G2, G31, G32, G41, G42, G5~G9, G101, G102, G111, G112, G12~G15, G161, G162, G17~19, CE1, CE3, CE5, GCE1~CGE5)을 덮는 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 제2 절연막으로 칭해질 수 있다.
제1 층간 절연막(141) 상의 제2 도전층(CE2, CE4, CE6)은 제2 커패시터 전극(CE2), 제4 커패시터 전극(CE4) 및 제6 커패시터 전극(CE6)을 포함할 수 있다.
제2 커패시터 전극(CE2)은 제3 방향(DR3)에서 제1 층간 절연막(141)을 사이에 둔 상태로 제1 커패시터 전극(CE1)과 중첩됨으로써, 제1 커패시터(PC1)가 마련될 수 있다.
제4 커패시터 전극(CE4)은 제3 방향(DR3)에서 제1 층간 절연막(141)을 사이에 둔 상태로 제3 커패시터 전극(CE3)과 중첩됨으로써, 제2 커패시터(PC2)가 마련될 수 있다.
제6 커패시터 전극(CE6)은 제3 방향(DR3)에서 제1 층간 절연막(141)을 사이에 둔 상태로 제5 커패시터 전극(CE5)과 중첩됨으로써, 제3 커패시터(PC3)가 마련될 수 있다.
제1 층간 절연막(141) 상의 제2 도전층(CE2, CE4, CE6)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 층간 절연막(141) 상의 제2 도전층(CE2, CE4, CE6)을 덮는 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(141)은 제3 절연막으로 칭해질 수 있다.
제2 층간 절연막(142) 상의 제3 도전층(VIL, GILk, GWLk, PWELk, HVDL, GVAL1, SWPLk, GCLk, PAELk, TSTL, AVSL, DCE1, DCE2, CCE1~CCE8)은 제1 방향(DR1)으로 연장되는 게이트 배선들, 즉 초기화 전압 배선(VIL), 제k 스캔 초기화 배선(GILk), 제k 스캔 기입 배선(GWLk), 제k PWM 발광 배선(PWELk), 제k 스윕 신호 배선(SWPLk), 제k 스캔 제어 배선(GCLk) 및 제k PAM 발광 배선(PAELk)을 포함할 수 있다.
그리고, 제2 층간 절연막(142) 상의 제3 도전층(VIL, GILk, GWLk, PWELk, HVDL, GVAL1, SWPLk, GCLk, PAELk, TSTL, AVSL, DCE1, DCE2, CCE1~CCE8)은 제1 방향(DR1)으로 연장되는 제1 게이트 전압 보조 배선(GVAL1), 제1 전원 수평 배선(HVDL1), 테스트 신호 배선(TSTL) 및 제3 전원 보조 배선(AVSL)을 더 포함할 수 있다.
또한, 제2 층간 절연막(142) 상의 제3 도전층(VIL, GILk, GWLk, PWELk, HVDL, GVAL1, SWPLk, GCLk, PAELk, TSTL, AVSL, DCE1, DCE2, CCE1~CCE8)은 제1 및 제2 데이터 연결 전극들(DCE1, DCE2)과 제1 내지 제8 연결 전극들(CCE1~CCE8)을 더 포함할 수 있다.
제2 층간 절연막(142) 상의 제3 도전층(VIL, GILk, GWLk, PWELk, HVDL, GVAL1, SWPLk, GCLk, PAELk, TSTL, AVSL, DCE1, DCE2, CCE1~CCE8)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
도 18의 도시와 같이, 제k 스캔 기입 배선(GWLk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제1 게이트 콘택홀(GCT1)을 통해 제1 게이트 연결 전극(GCE1)과 일체로 이루어진 제4 서브 게이트 전극(G42)에 연결될 수 있다.
도 22의 도시와 같이, 제k 스캔 기입 배선(GWLk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제3 게이트 콘택홀(GCT3)을 통해 제1 게이트 연결 전극(GCE1)과 일체로 이루어진 제8 서브 게이트 전극(G112)에 연결될 수 있다.
앞서 언급한 바와 같이, 제1 게이트 연결 전극(GCE1)은 제2 게이트 전극(G2), 제3 서브 게이트 전극(G41), 제4 서브 게이트 전극(G42), 제9 게이트 전극(G9), 제7 서브 게이트 전극(G111) 및 제8 서브 게이트 전극(G112)과 일체로 이루어진다. 이로써, 도 12의 도시와 같이, 제2 트랜지스터(T2), 제4 트랜지스터(T4)의 제3 및 제4 서브 트랜지스터(T41, T42), 제9 트랜지스터(T9), 제11 트랜지스터(T11)의 제7 및 제8 서브 트랜지스터(T111, T112)는 제k 스캔 기입 배선(GWLk)의 스캔 기입 신호에 기초하여 턴온될 수 있다.
도 19의 도시와 같이, 제k 스캔 초기화 배선(GILk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제2 게이트 콘택홀(GCT2)을 통해 제2 게이트 연결 전극(GCE2)에 연결될 수 있다. 여기서, 제2 게이트 연결 전극(GCE2)은 제1 서브 게이트 전극(G31), 제2 서브 게이트 전극(G32), 제5 서브 게이트 전극(G101) 및 제6 서브 게이트 전극(G102)과 일체로 이루어진다. 이로써, 도 12의 도시와 같이, 제3 트랜지스터(T3)의 제1 및 제2 서브 트랜지스터(T31, T32)와 제10 트랜지스터(T10)의 제5 및 제6 서브 트랜지스터(T101, T102)는 제k 스캔 초기화 배선(GILk)의 스캔 초기화 신호에 기초하여 턴온될 수 있다.
도 25의 도시와 같이, 제k PWM 발광 배선(PWELk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제14 콘택홀(CT14)을 통해 제6 게이트 연결 전극(GCE6)에 연결될 수 있다. 여기서, 제6 게이트 연결 전극(GCE6)은 제5 게이트 전극(G5), 제6 게이트 전극(G6), 제12 게이트 전극(G12) 및 제14 게이트 전극(G14)과 일체로 이루어진다. 이로써, 도 12의 도시와 같이, 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제12 트랜지스터(T12) 및 제14 트랜지스터(T14)는 제k PWM 발광 배선(PWELk)의 PWM 발광 신호에 기초하여 턴온될 수 있다.
도 21의 도시와 같이, 제k 스캔 제어 배선(GCLk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제8 콘택홀(CT8)을 통해 제3 게이트 연결 전극(GCE3)에 연결될 수 있다. 여기서, 제3 게이트 연결 전극(GCE3)은 제7 게이트 전극(G7), 제13 게이트 전극(G13), 제9 서브 게이트 전극(G161), 제10 서브 게이트 전극(G162) 및 제18 게이트 전극(G18)과 일체로 이루어진다. 이로써, 도 12의 도시와 같이, 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16)의 제9 및 제10 서브 트랜지스터(T161, T162) 및 제18 트랜지스터(T18)는 제k 스캔 제어 배선(GCLk)의 스캔 제어 신호에 기초하여 턴온될 수 있다.
도 25의 도시와 같이, 제k PAM 발광 배선(PAELk)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제19 콘택홀(CT19)을 통해 제5 게이트 연결 전극(GCE5)에 연결될 수 있다. 제5 게이트 연결 전극(GCE5)은 제17 게이트 전극(G17)과 일체로 이루어진다. 이로써, 도 12의 도시와 같이, 제17 트랜지스터(T17)는 제k PAM 발광 배선(PAELk)의 PAM 발광 신호에 기초하여 턴온될 수 있다.
도 19의 도시와 같이, 초기화 전압 배선(VIL)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제1 전원 콘택홀(VCT1)을 통해 제2 서브 드레인 전극(D32)에 연결될 수 있다. 여기서, 제2 서브 드레인 전극(D32)은 제6 서브 드레인 전극(D102)과 일체로 이루어진다.
도 21의 도시와 같이, 초기화 전압 배선(VIL)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제9 콘택홀(CT9)을 통해 제10 서브 드레인 전극(D162)과 제18 드레인 전극(D18)에 연결될 수 있다.
도 25의 도시와 같이, 초기화 전압 배선(VIL)은 제2 층간 절연막(142)을 관통하는 제18 콘택홀(CT18)을 통해 제6 커패시터 전극(CE6)에 연결될 수 있다.
이로써, 도 12의 도시와 같이, 제3 트랜지스터(T3), 제16 트랜지스터(T16), 제3 커패시터(PC3) 및 제18 트랜지스터(T18)는 초기화 전압을 공급하는 초기화 전압 배선(VIL)과 연결될 수 있다.
도 20의 도시와 같이, 제1 전원 수평 배선(HVDL1)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제2 전원 콘택홀(VCT2)을 통해 제5 소스 전극(S5)과 제13 소스 전극(S13)에 연결될 수 있다. 이로써, 도 12의 도시와 같이, 제5 트랜지스터(T5) 및 제13 트랜지스터(T13)는 제1 전원 수평 배선(HVDL1)을 통해 제1 전원(VDD1)을 공급하는 제1 전원 배선(VDL1)에 연결될 수 있다.
도 21의 도시와 같이, 제1 게이트 전압 보조 배선(GVAL1)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제7 콘택홀(CT7)을 통해 제7 소스 전극(S7)에 연결될 수 있다. 이로써, 도 12의 도시와 같이, 제7 트랜지스터(T7)는 제1 게이트 전압 보조 배선(GVAL1)을 통해 제1 게이트 레벨 전압을 공급받을 수 있다.
도 26의 도시와 같이, 테스트 신호 배선(TSTL)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제23 콘택홀(CT23)을 통해 제19 게이트 전극(G19)에 연결될 수 있다. 이로써, 도 12의 도시와 같이, 제19 트랜지스터(T19)는 테스트 신호 배선(TSTL)의 테스트 신호에 기초하여 턴온될 수 있다.
그리고, 제3 전원 보조 배선(AVSL)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제24 콘택홀(CT24)을 통해 제19 드레인 전극(D19)에 연결될 수 있다. 이로써, 제19 트랜지스터(T19)는 제3 전원 보조 배선(AVSL)을 통해 제3 전원(VSS)을 공급받을 수 있다.
도 18의 도시와 같이, 제1 데이터 연결 전극(DCE1)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제1 데이터 콘택홀(DCT1)을 통해 제2 소스 전극(S2)에 연결될 수 있다.
도 22의 도시와 같이, 제2 데이터 연결 전극(DCE2)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제3 데이터 콘택홀(DCT3)을 통해 제9 소스 전극(S9)에 연결될 수 있다.
도 19의 도시와 같이, 제1 연결 전극(CCE1)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제1 콘택홀(CT1)을 통해 제1 게이트 전극(G1)에 연결될 수 있다. 그리고, 제1 연결 전극(CCE1)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제2 콘택홀(CT2)을 통해 제1 서브 소스 전극(S31)과 제4 서브 드레인 전극(D42)에 연결될 수 있다. 이로써, 도 12의 도시와 같이, 제1 트랜지스터(T1)의 게이트 전극(G1)은 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)와 연결될 수 있다.
도 20의 도시와 같이, 제2 연결 전극(CCE2)의 일측은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제3 콘택홀(CT3)을 통해 제13 드레인 전극(D13)에 연결될 수 있다.
도 24의 도시와 같이, 제2 연결 전극(CCE2)의 일부는 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제4 콘택홀(CT4)을 통해 제14 드레인 전극(D14)에 연결될 수 있다. 그리고, 제2 연결 전극(CCE2)의 다른 일측은 제2 층간 절연막(142)을 관통하는 제15 콘택홀(CT15)을 통해 제4 커패시터 전극(CE4)에 연결될 수 있다.
이로써, 도 12의 도시와 같이, 제13 트랜지스터(T13), 제14 트랜지스터(T14) 및 제2 커패시터(PC2)가 상호 연결되는 제2 노드(N2)가 마련될 수 있다.
도 21의 도시와 같이, 제4 연결 전극(CCE4)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제10 콘택홀(CT10)을 통해 제16 드레인 전극(D16)에 연결될 수 있다.
그리고, 도 25의 도시와 같이, 제4 연결 전극(CCE4)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제17 콘택홀(CT17)을 통해 제4 게이트 연결 전극(GCE4)에 연결될 수 있다. 여기서, 제4 게이트 연결 전극(GCE4)은 제5 커패시터 전극(CE5) 및 제15 게이트 전극(G15)과 일체로 이루어진다.
이로써, 도 12의 도시와 같이, 제16 트랜지스터(T16), 제3 커패시터(PC3) 및 제15 트랜지스터(T15)가 상호 연결되는 제3 노드(N3)가 마련될 수 있다.
도 14 및 도 23의 도시와 같이, 제5 연결 전극(CCE5)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제11 콘택홀(CT11)들을 통해 제12 소스 전극(S12)에 연결될 수 있다. 여기서, 제12 소스 전극(S12)은 제14 소스 전극(S14)과 이어진 패턴으로 마련된다.
도 23의 도시와 같이, 제6 연결 전극(CCE6)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제12 콘택홀(CT12)을 통해 제3 커패시터 전극(CE3)과 연결될 수 있다. 여기서, 제3 커패시터 전극(CE3)은 제8 게이트 전극(G8)과 일체로 이루어진다.
그리고, 제6 연결 전극(CCE6)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제13 콘택홀(CT13)을 통해 제5 서브 소스 전극(S101)과 제8 서브 드레인 전극(D112)에 연결될 수 있다. 여기서, 제5 서브 소스 전극(S101)과 제8 서브 드레인 전극(D112)은 상호 이어진 패턴으로 마련된다.
이로써, 도 12의 도시와 같이, 제2 커패시터(PC2), 제8 트랜지스터(T8)의 게이트 전극(G8), 제10 트랜지스터(T10) 및 제11 트랜지스터(T11)가 상호 연결될 수 있다.
도 15 및 도 24의 도시와 같이, 제7 연결 전극(CCE7)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제16 콘택홀(CT16)들을 통해 제17 드레인 전극(D17)과 제18 드레인 전극(D18)에 연결될 수 있다. 여기서, 제17 드레인 전극(D17)과 제18 드레인 전극(D18)은 상호 이어진 패턴으로 마련된다.
이로써, 도 12의 도시와 같이, 제17 트랜지스터(T17)와 제18 트랜지스터(T18)가 상호 연결될 수 있다.
도 26의 도시와 같이, 제8 연결 전극(CCE8)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제21 콘택홀(CT21)을 통해 제19 소스 전극(S19)에 연결될 수 있다.
제2 층간 절연막(142) 상의 제3 도전층(VIL, GILk, GWLk, PWELk, HVDL, GVAL1, SWPLk, GCLk, PAELk, TSTL, AVSL, DCE1, DCE2, CCE1~CCE8)을 덮는 제1 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 제1 평탄화막(160)은 제4 절연막으로 칭해질 수 있다.
제1 평탄화막(160) 상의 제4 도전층(DLj, VVDL, RDL, ANDE1, VDCE)은 제j 데이터 배선(DLj), 제1 전원 수직 배선(VVDL1), 및 제1 PAM 데이터 배선(RDL)을 포함할 수 있다.
그리고, 제1 평탄화막(160) 상의 제4 도전층(DLj, VVDL, RDL, ANDE1, VDCE)은 제1 애노드 연결 전극(ANDE1)과 제2 전원 연결 전극(VDCE)을 더 포함할 수 있다.
제1 평탄화막(160) 상의 제4 도전층(DLj, VVDL, RDL, ANDE1, VDCE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
도 18의 도시와 같이, 제j 데이터 배선(DLj)은 제1 평탄화막(160)을 관통하는 제2 데이터 콘택홀(DCT2)을 통해 제1 데이터 연결 전극(DCE1)에 연결될 수 있다. 제1 데이터 연결 전극(DCE1)은 제1 데이터 콘택홀(DCT1)을 통해 제2 소스 전극(S2)과 연결될 수 있다. 이로써, 도 12의 도시와 같이, 제2 트랜지스터(T2)는 제j 데이터 배선(DLj)과 연결될 수 있다.
도 22의 도시와 같이, 제1 PAM 데이터 배선(RDL)은 제1 평탄화막(160)을 관통하는 제4 데이터 콘택홀(DCT4)을 통해 제2 데이터 연결 전극(DCE2)에 연결될 수 있다. 제2 데이터 연결 전극(DCE2)은 제3 데이터 콘택홀(DCT3)을 통해 제9 소스 전극(S9)에 연결될 수 있다. 이로써, 도 12의 도시와 같이, 제9 트랜지스터(T9)는 제1 PAM 데이터 배선(RDL)에 연결될 수 있다.
도 20의 도시와 같이, 제1 전원 수직 배선(VVDL1)은 제1 평탄화막(160)을 관통하는 제3 전원 콘택홀(VCT3)을 통해 제1 전원 수평 배선(HVDL1)에 연결될 수 있다. 제1 전원 수평 배선(HVDL1)은 제2 전원 콘택홀(VCT2)을 통해 제5 소스 전극(S5)과 제13 소스 전극(S13)에 연결될 수 있다. 이로써, 도 12의 도시와 같이, 제5 트랜지스터(T5) 및 제13 트랜지스터(T13)는 제1 전원 배선(VDL1)에 연결될 수 있다.
여기서, 제3 전원 콘택홀(VCT3)은 제3 방향(DR3)에서 제2 전원 콘택홀(VCT2)와 중첩할 수 있다. 일 예로, 제3 전원 콘택홀(VCT3)의 면적은 제2 전원 콘택홀(VCT2)의 면적보다 클 수 있다.
도 26의 도시와 같이, 제1 애노드 연결 전극(ANDE1)은 제1 평탄화막(160)을 관통하는 제20 콘택홀(CT20)을 통해 제7 연결 전극(CCE7)에 연결될 수 있다. 제7 연결 전극(CCE7)은 제16 콘택홀(도 24의 CT16)을 통해 제17 드레인 전극(D17)에 연결될 수 있다. 도 15의 도시와 같이, 제17 드레인 전극(D17)은 제18 드레인 전극(D18)과 이어진 패턴으로 마련될 수 있다.
그리고, 제1 애노드 연결 전극(ANDE1)은 제1 평탄화막(160)을 관통하는 제22 콘택홀(CT22)을 통해 제8 연결 전극(CCE8)에 연결될 수 있다. 제8 연결 전극(CCE8)은 제19 콘택홀(CT21)을 통해 제19 소스 전극(S19)에 연결될 수 있다.
이로써, 도 12의 도시와 같이, 제17 트랜지스터(T17), 제18 트랜지스터(T18), 제19 트랜지스터(T19)가 상호 연결될 수 있다.
도 22의 도시와 같이, 제2 전원 연결 전극(VDCE)은 제1 평탄화막(160)을 관통하는 제4 전원 콘택홀(VCT4)을 통해 제5 연결 전극(CCE5)에 연결될 수 있다. 도 14의 도시와 같이, 제5 연결 전극(CCE5)은 제11 콘택홀(CT11)들을 통해 제12 소스 전극(S12)과 제14 소스 전극(S14)에 연결될 수 있다.
이로써, 도 12의 도시와 같이, 제12 트랜지스터(T12)와 제14 트랜지스터(T14)가 상호 연결될 수 있다.
제1 평탄화막(160) 상의 제4 도전층(DLj, VVDL, RDL, ANDE1, VDCE)을 덮는 제2 평탄화막(170)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 제2 평탄화막(170)은 제5 절연막으로 칭해질 수 있다.
제2 평탄화막(170) 상의 제5 도전층(VDL2, VSL, ANDE2)은 제2 전원 배선(VDL2), 제3 전원 배선(VSL) 및 제2 애노드 연결 전극(ANDE2)을 포함할 수 있다.
도 23의 도시와 같이, 제2 전원 배선(VDL2)은 제2 평탄화막(170)을 관통하는 제5 전원 콘택홀(VCT5)을 통해 제2 전원 연결 전극(VDCE)에 연결될 수 있다. 제2 전원 연결 전극(VDCE)은 제4 전원 콘택홀(VCT4)을 통해 제5 연결 전극(CCE5)에 연결되며, 제5 연결 전극(CCE5)은 제11 콘택홀(CT11)들을 통해 제12 소스 전극(S12)과 제14 소스 전극(S14)에 연결될 수 있다.
이로써, 도 12의 도시와 같이, 제12 트랜지스터(T12) 및 제14 트랜지스터(T14)는 제2 전원 배선(VDL2)에 연결될 수 있다.
더불어, 별도로 도시되지 않았으나, 제3 전원 배선(VSL)은 제2 전원 배선(VDL2)과 동일층인 제2 평탄화막(170) 상의 제5 도전층으로 이루어질 수 있다. 이 경우, 제3 전원 배선(VSL)은 제2 전원 배선(VDL2)과 동일 방향으로 연장되고 제2 전원 배선(VDL2)으로부터 이격될 수 있다.
그리고 별도로 도시되지 않았으나, 제3 전원 배선(VSL)은 제2 평탄화막(170)을 관통하는 홀(미도시)을 통해 제3 전원 보조 배선(AVSL)에 연결될 수 있다. 제3 전원 보조 배선(AVSL)은 제24 콘택홀(CT24)을 통해 제19 드레인 전극(D19)에 연결될 수 있다. 이로써, 도 12의 도시와 같이, 제19 트랜지스터(T19)는 제3 전원 배선(VSL)에 연결될 수 있다.
또한, 별도로 도시되지 않았으나, 제2 전원 배선(VDL2)과 제3 전원 배선(VSL) 간의 절연을 용이하게 구현하기 위한 레이아웃을 고려하여, 제3 전원 배선(VSL)은 제2 평탄화막(170) 상의 제5 도전층이 아니라, 제3 평탄화막(180) 상의 제6 도전층으로 이루어질 수도 있다.
도 26의 도시와 같이, 제2 애노드 연결 전극(ANDE2)은 제2 평탄화막(170)을 관통하는 홀을 통해 제1 애노드 연결 전극(ANDE1)과 연결될 수 있다.
제2 평탄화막(170) 상의 제5 도전층(VDL2, VSL, ANDE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 평탄화막(170) 상의 제5 도전층(VDL2, VSL, ANDE2)을 덮는 제3 평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 제3 평탄화막(180)은 제5 절연막으로 칭해질 수 있다.
제3 평탄화막(180) 상의 제6 도전층(AND, CSD)은 복수의 서브 화소(RP, GP, BP) 각각의 애노드 전극(AND) 및 캐소드 전극(CSD)을 포함할 수 있다.
복수의 서브 화소(RP, GP, BP) 각각에서, 애노드 전극(AND)과 캐소드 전극(CSD)은 상호 이격될 수 있다.
도 26의 도시와 같이, 애노드 전극(AND)은 제3 평탄화막(180)을 관통하는 홀을 통해 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다. 제2 애노드 연결 전극(ANDE2)은 제2 평탄화막(170)을 관통하는 홀을 통해 제1 애노드 연결 전극(ANDE1)에 연결되고, 제1 애노드 연결 전극(ANDE1)은 제20 콘택홀(CT20)을 통해 제7 연결 전극(CCE7)에 연결될 수 있다. 도 24의 도시와 같이, 제7 연결 전극(CCE7)은 제16 콘택홀(CT16)들을 통해 제17 드레인 전극(D17)과 제18 드레인 전극(D18)에 연결될 수 있다. 이로써, 도 12의 도시와 같이, 발광 소자(LE)는 제17 트랜지스터(T17)과 제18 트랜지스터(T18)에 연결될 수 있다.
별도로 도시되지 않았으나, 제1 방향(DR1)에서 이웃한 서브 화소들의 캐소드 전극(CSD)은 상호 연결될 수 있다. 일 예로, 어느 하나의 화소(PX)를 이루고 일 방향으로 나란하게 배열된 서브 화소들(RP, GP, BP)의 캐소드 전극(CSD)은 상호 이어진 패턴으로 이루어질 수 있다.
그리고, 제3 전원 배선(VSL)이 제2 평탄화막(170) 상의 제5 도전층으로 이루어진 경우, 캐소드 전극(CSD)은 제3 평탄화막(180)을 관통하는 홀을 통해 제3 전원 배선(VSL)에 연결될 수 있다. 또는, 제3 전원 배선(VSL)이 제3 평탄화막(180) 상의 제6 도전층으로 이루어진 경우, 캐소드 전극(CSD)은 제3 전원 배선(VSL)과 이어진 패턴으로 마련될 수 있다.
제3 평탄화막(180) 상의 제6 도전층(AND, CSD)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 일 예로, 제6 도전층은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질을 포함할 수 있다. 다른 일 예로, 제6 도전층은 Al/Ti의 이중층 구조로 이루어질 수 있다.
제6 도전층(AND, CSD) 중 일부 상의 제7 도전층(ANDP, CSDP)은 애노드 전극(AND)을 덮는 애노드 패드(ANDP) 및 캐소드 전극(CSD)을 덮는 캐소드 패드(CSDP)를 포함할 수 있다.
제7 도전층은 ITO 및 IZO 등과 같은 투명 도전성 물질(TCO, Transparent Conductive Material)로 이루어질 수 있다.
이와 같이 제7 도전층으로 이루어진 애노드 패드(ANDP) 및 캐소드 패드(CSDP)에 의해, 발광 소자(LE)의 고정이 더욱 견고해질 수 있고, 애노드(AND) 및 캐소드(CSD)의 부식 또는 손상이 방지될 수 있다.
더불어, 트랜지스터 어레이층(TFTL)은 제3 평탄화막(180) 상에 배치되고 애노드 패드(ANDP)의 가장자리 중 적어도 일부와, 캐소드 패드(CSDP)의 가장자리 중 적어도 일부를 덮는 보호막(PAS)을 더 포함할 수 있다.
일 예로, 보호막(PAS)은 애노드 패드(ANDP)의 가장자리 중 캐소드 패드(CSDP)와 마주하는 일부를 제외한 나머지를 덮을 수 있다. 그리고, 보호막(PAS)은 캐소드 패드(CSDP)의 가장자리 중 애노드 패드(ANDP)와 마주하는 일부를 제외한 나머지를 덮을 수 있다. 즉, 보호막(PAS)은 발광 소자(LE)의 주변에 대응될 수 있다.
보호막(PAS)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
애노드 패드(ANDP)는 애노드 컨택 전극(ANDC)을 통해 발광 소자(LE)의 제1 컨택 전극(CTE1)과 연결될 수 있다.
캐소드 패드(CSDP)는 캐소드 컨택 전극(CSDC)을 통해 발광 소자(LE)의 제2 컨택 전극(CTE2)과 연결될 수 있다.
애노드 컨택 전극(ANDC) 및 캐소드 컨택 전극(CSDC)은 도전성 점착 물질로 이루어질 수 있다.
발광 소자(LE)에 대해서는 위에서 도 10과 결부하여 설명하였으므로, 중복 설명을 생략한다.
한편, 앞서 언급한 바와 같이, 일 실시예의 표시 장치(10)는 이음부(도 1의 SM)의 시인성을 낮추기 위해, 기판(SUB)의 가장자리에 인접하게 배치되는 화소(PX)들을 포함할 수 있다. 이때, 기판(SUB)의 가장자리에 인접하게 배치된 화소(PX)들은 외부 정전기(ESD)에 비교적 강하게 노출되어 용이하게 손상될 수 있다. 이를 방지하기 위해, 일 실시예에 따른 표시 장치(10)는 정전기 방지 패턴을 더 포함할 수 있다.
도 28은 일 실시예에 따른 표시 장치의 표시 패널을 보여주는 레이아웃 도이다. 도 29는 도 28의 P 영역에 대한 일 예시를 보여주는 레이아웃 도이다.
도 30은 도 29의 Q 영역에 배치된 제3 도전층 및 제4 도전층에 대한 일 예시를 보여주는 레이아웃 도이다. 도 31은 도 29의 Q 영역에 배치된 제3 도전층, 제4 도전층, 제5 도전층 및 제6 도전층에 대한 일 예시를 보여주는 레이아웃 도이다. 도 32는 도 29의 Q 영역에 배치된 제3 도전층, 제4 도전층, 제5 도전층, 제6 도전층 및 제7 도전층에 대한 일 예시를 보여주는 레이아웃 도이다.
도 28 및 도 29는 도시 및 설명의 편의를 위해 표시 패널(100) 중 일부 구성요소들을 선택하고, 선택된 구성요소들의 배치 형태, 크기 및 개수 등을 변형하여 도시하였으며, 일 실시예의 표시 패널(100)은 도 28 및 도 29의 도시로 한정되지 않는다.
도 28을 참조하면, 일 실시예의 표시 장치(10)의 표시 패널(100)은 복수의 서브 화소들(RP, GP, BP)이 배열되는 표시 영역(DA)과 표시 영역(DA)의 주변인 비표시 영역(NDA)을 포함하는 기판(SUB), 기판(SUB)의 제1 면 상에 배치되는 트랜지스터 어레이층(TFTL), 및 트랜지스터 어레이층(TFTL) 상의 표시 영역(DA)에 배치되고 복수의 서브 화소들(RP, GP, BP)에 각각 대응하는 복수의 발광 소자(LE)들을 포함한다.
트랜지스터 어레이층(TFTL)은 표시 영역(DA)의 일부로 이루어진 회로 영역(CCA)에 배치되고 복수의 서브 화소들(RP, GP, BP)들에 각각 대응하며 적어도 하나의 트랜지스터를 각각 포함하는 복수의 화소 구동부(PD_RP, PD_GP, PD_BP)들, 회로 영역(CCA)에 배치되고 일 방향(DR1)에서 상호 이격되며 복수의 화소 구동부(PD_RP, PD_GP, PD_BP)들에 연결된 게이트 배선들(GL: GWL, GIL, SWPL, GCL, PAEL, PWEL)에 각각의 신호를 공급하는 둘 이상의 게이트 구동부들(GDR), 표시 영역(DA) 중 회로 영역(CCA)의 주변의 일부에 배치되고 일 방향(예를 들면, 제1 방향(DR1))으로 연장되는 제1 게이트 전압 공급 배선(GVPL1), 및 일 방향(DR1)에 교차하는 다른 일 방향(예를 들면, 제2 방향(DR2))으로 연장되고 둘 이상의 게이트 구동부들(GDR) 각각과 제1 게이트 전압 공급 배선(GVPL1) 사이에 연결되는 둘 이상의 제1 게이트 전압 보조 배선(GVAL1)들을 포함한다.
도 29 및 도 30을 참조하면, 둘 이상의 제1 게이트 전압 보조 배선(GVAL1)들 각각의 일단(EN_GVAL1)은 적어도 하나의 제1 게이트 전압 배선 콘택홀(GVLH1)을 통해 제1 게이트 전압 공급 배선(GVPL1)과 연결된다. 즉, 둘 이상의 제1 게이트 전압 보조 배선(GVAL1)들은 제1 게이트 전압 공급 배선(GVPL1)과 다른 층에 배치되고, 둘 이상의 제1 게이트 전압 보조 배선(GVAL1)들과 제1 게이트 전압 공급 배선(GVPL1) 사이의 절연막을 관통하는 적어도 하나의 제1 게이트 전압 배선 콘택홀(GVLH1)을 통해 제1 게이트 전압 공급 배선(GVPL1)과 연결될 수 있다.
도 30을 참조하면, 둘 이상의 제1 게이트 전압 보조 배선(GVAL1)들 각각의 일단(EN_GVAL1)은 제1 게이트 전압 공급 배선(GVPL1)과 인접한 기판(SUB)의 가장자리로부터 제1 게이트 전압 공급 배선(GVPL1)보다 더 이격된다.
즉, 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1) 각각의 일단(EN_GVAL1)은 기판(SUB)의 가장자리로부터 소정의 제1 간격(SD1)으로 이격되고, 제1 게이트 전압 공급 배선(GVPL1)은 기판(SUB)의 가장자리로부터 제1 간격(SD1)보다 작은 제2 간격(SD2)으로 이격될 수 있다.
달리 설명하면, 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1) 각각의 일단(EN_GVAL1)은 제1 게이트 전압 공급 배선(GVPL1)과의 연결을 위한 적어도 하나의 제1 게이트 전압 배선 콘택홀(CVLH1)에 도달되는 너비로 연장되며, 제1 게이트 전압 공급 배선(GVPL1)을 넘어서 더 기판(SUB)의 가장자리에 인접해지도록 연장되지 않는다.
이로써, 기판(SUB)의 가장자리에 배치된 배선들 간의 쇼트 불량이 방지될 수 있다.
그리고, 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1) 각각의 일단(EN_GVAL1)은 제1 게이트 전압 공급 배선(GVPL1)과 같이 제1 방향(DR1)으로 연장되고, 제1 게이트 전압 공급 배선(GVPL1)과 중첩될 수 있다.
이와 같이 하면, 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1) 각각의 일단(EN_GVAL1)과 제1 게이트 전압 공급 배선(GVPL1) 간의 중첩 영역이 증가될 수 있으므로, 제1 게이트 전압 배선 콘택홀(GVLH1)이 상호 이격된 두 개 이상으로 마련될 수 있다. 이와 같이, 제1 게이트 전압 배선 콘택홀(GVLH1)의 개수를 증가시킴으로써, 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1) 각각의 일단(EN_GVAL1)과 제1 게이트 전압 공급 배선(GVPL1) 간의 전기적 연결에 대한 저항이 감소될 수 있다.
도 28, 도 29 및 도 30의 도시와 같이, 일 실시예에 따른 표시 장치(10)의 표시 패널(100)의 트랜지스터 어레이층(TFTL)은 표시 영역(DA) 중 회로 영역(CCA)의 주변에 배치되는 제2 게이트 전압 공급 배선(GVPL2), 및 둘 이상의 게이트 구동부들(GDR) 각각과 제2 게이트 전압 공급 배선(GVPL1) 사이에 연결되는 둘 이상의 제2 게이트 전압 보조 배선들(GVAL2)을 더 포함할 수 있다.
제2 게이트 전압 공급 배선(GVPL2)은 표시 영역(DA) 중 회로 영역(CCA)의 주변에 배치되고 일 방향(예를 들면, 제1 방향(DR1))으로 연장된다. 즉, 제2 게이트 전압 공급 배선(GVPL2)은 제1 게이트 전압 공급 배선(GVPL1)과 나란하게 배치될 수 있다.
그리고, 제2 게이트 전압 공급 배선(GVPL2)은 기판(SUB)의 가장자리로부터 제1 게이트 전압 공급 배선(GVPL1)보다 더 이격될 수 있다. 즉, 제1 및 제2 게이트 전압 공급 배선(GVPL1, GVPL2) 중 제1 게이트 전압 공급 배선(GVPL1)이 기판(SUB)의 가장자리에 더 인접하게 배치된다.
둘 이상의 제2 게이트 전압 보조 배선들(GVAL2) 각각의 일단(EN_GVAL2)은 적어도 하나의 제2 게이트 전압 배선 콘택홀(GVLH2)을 통해 제2 게이트 전압 공급 배선(GVPL2)과 연결된다.
여기서, 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1)과 달리, 둘 이상의 제2 게이트 전압 보조 배선들(GVAL2) 각각의 일단(EN_GVAL2)은 제1 게이트 전압 공급 배선(GVPL1)과 인접한 기판(SUB)의 가장자리에 제2 게이트 전압 공급 배선(GVPL2)보다 더 인접할 수 있다.
즉, 둘 이상의 제2 게이트 전압 보조 배선들(GVAL2) 각각의 일단(EN_GVAL2)은 기판(SUB)의 가장자리로부터 제1 간격(SD1)보다 큰 제3 간격(SD3)으로 이격될 수 있다. 그리고, 제2 게이트 전압 공급 배선(GVPL2)은 기판(SUB)의 가장자리로부터 제3 간격(SD3)보다 큰 제4 간격(SD4)으로 이격될 수 있다.
이는, 제2 게이트 전압 공급 배선(GVPL2)이 제1 게이트 전압 공급 배선(GVPL1)보다 기판(SUB)의 가장자리로부터 멀리 이격됨에 따라, 둘 이상의 제2 게이트 전압 보조 배선들(GVAL2)의 쇼트 불량이 발생될 가능성이 비교적 낮기 때문이다. 이에 따라, 둘 이상의 제2 게이트 전압 보조 배선들(GVAL2)은 제2 게이트 전압 공급 배선(GVPL2)을 완전히 덮는 너비로 배치될 수 있으며, 그로 인해 접속 불량이 초래되는 정렬 오차가 커질 수 있어, 제조공정이 용이해질 수 있다.
그리고, 둘 이상의 제2 게이트 전압 보조 배선들(GVAL2) 각각의 일단(EN_GVAL2)은 제2 게이트 전압 공급 배선(GVPL2)과 같이 제1 방향(DR1)으로 연장되고, 제2 게이트 전압 공급 배선(GVPL2)과 중첩될 수 있다.
이와 같이 하면, 둘 이상의 제2 게이트 전압 보조 배선들(GVAL2) 각각의 일단(EN_GVAL2)과 제2 게이트 전압 공급 배선(GVPL2) 간의 중첩 영역이 증가될 수 있으므로, 제2 게이트 전압 배선 콘택홀(GVLH2)이 상호 이격된 두 개 이상으로 마련될 수 있다. 이와 같이, 제2 게이트 전압 배선 콘택홀(GVLH2)의 개수를 증가시킴으로써, 둘 이상의 제2 게이트 전압 보조 배선들(GVAL2) 각각의 일단(EN_GVAL2)과 제2 게이트 전압 공급 배선(GVPL2) 간의 전기적 연결에 대한 저항이 감소될 수 있다.
도 28 및 도 29의 도시와 같이, 일 실시예에 따른 표시 장치(10)의 표시 패널(100)은 표시 영역(DA)에 배열된 복수의 화소(PX)를 포함한다. 복수의 화소(PX) 각각은 제1 방향(DR1) 또는 제2 방향(DR2)으로 이웃한 서브 화소들(RP, GP, BP)로 이루어질 수 있다.
표시 영역(DA)은 중앙의 일부로 이루어진 회로 영역(CCA)을 포함하므로, 복수의 화소(PX) 중 일부는 표시 영역(DA)의 회로 영역(CCA)에 배치되고, 다른 나머지 일부는 기판(SUB)의 가장자리에 인접한 회로 영역(CCA)의 주변에 배치될 수 있다. 즉, 복수의 서브 화소들(RP, GP, BP)의 애노드 전극(AND)과 캐소드 전극(CSD)은 표시 영역(DA)에 배열되는 반면, 복수의 서브 화소들(RP, GP, DP)의 화소 구동부(PD_RP, PD_GP, PD_BP)는 회로 영역(CCA)에 한정적으로 배치될 수 있다.
달리 설명하면, 회로 영역(CCA)에 배치된 화소(PX)들에 대응한 서브 화소들(RP, GP, BP) 각각의 발광 소자(LE)는 제1 방향(DR1) 또는 제2 방향(DR2)에서 각각의 화소 구동부(PD_RP, PD_GP, PD_BP)와 인접하게 배치될 수 있다.
반면, 별도로 도시되지 않았으나, 회로 영역(CCA) 주변에 배치된 화소(PX)들에 대응한 서브 화소들(RP, GP, BP)의 발광 소자(LE)는 회로 영역(CCA)에 배치된 각각의 화소 구동부(PD_RP, PD_GP, PD_BP)와 연결될 수 있다. 이를 위해, 회로 영역(CCA) 주변에 배치된 서브 화소들(RP, GP, BP)의 제1 애노드 연결 전극(ANDE1) 또는 제2 애노드 연결 전극(ANDE2)은 회로 영역(CCA)에서 회로 영역(CCA) 주변으로 연장될 수 있다.
일 예로, 도 30의 도시와 같이, 회로 영역(CCA) 주변에 배치된 서브 화소들(RP, GP, BP)의 제1 애노드 연결 전극(ANDE1)은 제2 방향(DR2)으로 회로 영역(CCA)으로부터 표시 영역(DA)의 가장자리로 연장될 수 있다.
도 27에 도시된 복수의 서브 화소들(RP, GP, BP)들의 화소 구동부(PD_RP, PD_GP, PD_BP)들에 대해서는 도 12 내지 도 27과 결부하여 앞서 설명하였으므로, 중복 설명을 생략한다.
도 28의 도시와 같이, 둘 이상의 게이트 구동부들(GDR)은 회로 영역(CCA) 중 복수의 서브 화소들(RP, GP, BP)의 화소 구동부(PD_RP, PD_GP, PD_BP)가 배치되지 않는 일부 영역들에 나뉘어 배치될 수 있다. 이와 같이 하면, 게이트 구동부(GDR)의 배치를 위해 비표시 영역(NDA)의 너비가 커지는 것이 방지될 수 있다.
둘 이상의 게이트 구동부들(GDR) 각각은 제1 스캔 신호 구동부(도 11의 SCDR1), 제2 스캔 신호 구동부(도 11의 SCDR2), 스윕 신호 구동부(도 11의 SWDR) 및 발광 신호 출력부(도 11의 EMDR) 중 적어도 하나를 포함할 수 있다. 일 예로, 둘 이상의 게이트 구동부들(GDR) 각각은 제1 스캔 신호 구동부(도 11의 SCDR1), 제2 스캔 신호 구동부(도 11의 SCDR2), 스윕 신호 구동부(도 11의 SWDR) 및 발광 신호 출력부(도 11의 EMDR)을 포함할 수 있다.
또는, 둘 이상의 게이트 구동부들(GDR) 각각은 제1 스캔 신호 구동부(도 11의 SCDR1), 제2 스캔 신호 구동부(도 11의 SCDR2), 스윕 신호 구동부(도 11의 SWDR) 및 발광 신호 출력부(도 11의 EMDR) 중 어느 하나로 이루어질 수 있다.
다만 이는 단지 예시일 뿐이며, 일 실시예에 따르면, 둘 이상의 게이트 구동부들(GDR)은 회로 영역(CCA)에 분할 배치되고 복수의 게이트 배선(GL)에 각각의 신호를 공급하는 점을 제외하면, 어떤 형태로든 변형될 수 있다. 복수의 게이트 배선(GL)에 대해서는 이미 도 11 및 도 12 등을 결부하여 설명하였으므로, 중복 설명을 생략한다.
타일형 표시 장치(도 1의 TD) 중 이음부(도 1의 SM)의 시인성을 낮추기 위해, 각 표시 장치(10)의 비표시 영역(NDA)은 화소들(PX) 간의 이격거리보다 작은 너비로 이루어질 수 있다.
도 28의 도시와 같이, 비표시 영역(NDA)은 표시 영역(DA)의 제2 방향(DR2)의 일측에 인접한 제1 패드 영역(PDA1)과, 표시 영역(DA)의 제2 방향(DR2)의 다른 일측에 인접한 제2 패드 영역(PDA2)을 포함할 수 있다.
트랜지스터 어레이층(TFTL)은 제1 패드 영역(PDA1)과 제2 패드 영역(PDA2)에 배치된 패드들을 더 포함할 수 있다.
일 예로, 제1 패드 영역(PDA1)의 패드들은 측면 배선(도 5의 SSL) 및 연결 배선(CCL)을 통해 기판(SUB)의 제2 면 아래에 배치되고, 데이터 배선(DL)들에 각각의 신호를 공급하는 소스 구동부(도 11의 200)의 집적회로 칩이 실장된 연성 필름과 연결될 수 있다. 여기서, 소스 구동부(도 11의 200)의 집적회로 칩이 실장된 연성 필름은 제1 패드 영역(PDA1)과 인접하게 배치될 수 있다.
제1 패드 영역(PDA1)의 패드들은 데이터 패드 배선(DPL)들을 통해 데이터 배선(DL)들과 각각 연결될 수 있다. 데이터 패드 배선(DPL)은 표시 영역(DA) 중 회로 영역(CCA)의 주변에 배치될 수 있다.
그리고, 제2 패드 영역(PDA2)의 패드들은 측면 배선(도 5의 SSL) 및 연결 배선(CCL)을 통해 기판(SUB)의 제2 면 아래에 배치되고, 각종 전압들을 공급하는 전원 공급부(도 11의 400)의 집적회로 칩이 실장된 연성 필름과 연결될 수 있다.
전원 공급부(400)는 제1 서브 화소(RP)에 대응한 제1 PAM 데이터 전압, 제2 서브 화소(GP)에 대응한 제2 PAM 데이터 전압, 제3 서브 화소(BP)에 대응한 제3 PAM 데이터 전압, 제1 전원 전압(VDD1), 제2 전원 전압(VDD2), 제3 전원 전압(VSS), 초기화 전압(VINT), 게이트 레벨 전압들(VGL, VGH)을 출력할 수 있다.
여기서, 전원 공급부(400)의 집적회로 칩이 실장된 연성 필름은 제2 패드 영역(PDA2)과 인접하게 배치될 수 있다.
제2 패드 영역(PDA2)의 패드들은 제1 전원 연결 배선(VDCL1)을 통해 제1 전원 배선(VDL1)과 연결되는 패드와, 제어 신호 공급 배선(CSPL)을 통해 둘 이상의 게이트 구동부(GDR)에 연결되는 패드와, 제1 게이트 전압 공급 배선(GVPL1)과 연결되는 패드와, 제2 게이트 전압 공급 배선(GVPL2)과 연결되는 패드를 포함할 수 있다.
그리고, 도시되지 않았으나, 제2 패드 영역(PDA2)의 패드들은 제2 전원 배선(VDL2)에 연결되는 패드를 더 포함할 수 있다.
제1 전원 연결 배선(VDCL1) 및 제어 신호 공급 배선(CSPL)은 표시 영역(DA) 중 회로 영역(CCA)의 주변에 배치될 수 있다.
제1 게이트 전압 공급 배선(GVPL1)은 제2 패드 영역(PDA2)에 배치된 적어도 하나의 패드와 연결될 수 있다.
이로써, 제1 게이트 전압 공급 배선(GVPL1)과 그에 연결되는 둘 이상의 제1 게이트 전압 보조 배선(GVAL1)들은 전원공급부(400)로부터 공급된 소정의 제1 게이트 레벨 전압(예를 들면, VGH)을 둘 이상의 게이트 구동부들(GDR)에 전달할 수 있다.
또한, 제1 게이트 전압 보조 배선(GVAL1)들은 회로 영역(CCA)에 배열된 복수의 서브 화소들(RP, GP, BP)의 화소 구동부(PD_RP, PD_GP, PD_BP)와 더 연결될 수 있다.
제1 게이트 전압 공급 배선(GVPL1) 및 그와 연결된 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1)은 전원 공급부(도 11의 400)로부터 공급되는 소정의 제1 게이트 레벨 전압(예를 들면, 도 11의 VGH)을 둘 이상의 게이트 구동부들(GDR)에 전달할 수 있다. 더불어, 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1)은 복수의 서브 화소들(RP, GP, BP)의 화소 구동부(PD_RP, PD_GP, PD_BP)와도 연결되어, 소정의 제1 게이트 레벨 전압(예를 들면, 도 11의 VGH)을 전달할 수 있다.
그리고, 제2 게이트 전압 공급 배선(GVPL2) 및 그와 연결된 둘 이상의 제2 게이트 전압 보조 배선들(GVAL2)은 전원 공급부(도 11의 400)로부터 공급되고 제1 게이트 레벨 전압과 상이한 전압 레벨의 제2 게이트 레벨 전압(예를 들면, 도 11의 VGL)을 둘 이상의 게이트 구동부들(GDR)에 전달할 수 있다. 일 예로, 제2 게이트 레벨 전압은 제1 게이트 레벨 전압보다 낮은 전압 레벨일 수 있다.
도 31을 참조하면, 일 실시예에 따른 표시 장치(10)의 표시 패널(100)의 트랜지스터 어레이층(TFTL)은 제1 게이트 전압 공급 배선(GVPL1)과 제2 게이트 전압 공급 배선(GVPL2) 등을 포함한 제4 도전층을 덮는 제2 평탄화막(170) 상에 배치되는 제5 도전층을 더 포함할 수 있다.
제2 평탄화막(170) 상의 제5 도전층은 제3 전원 배선(VSL) 및 복수의 서브 화소(RP, GP, BP) 각각의 제2 애노드 연결 전극(ANDE2_RP, ANDE2_GP, ANDE2_BP)을 포함할 수 있다.
제3 전원 배선(VSL)은 복수의 서브 화소(RP, GP, BP) 각각의 제2 애노드 연결 전극(ANDE2_RP, ANDE2_GP, ANDE2_BP)으로부터 이격된다.
또한, 제5 도전층은 제3 전원 배선(VSL) 및 제2 애노드 연결 전극(ANDE2_RP, ANDE2_GP, ANDE2_BP)으로부터 이격된 제2 전원 배선(도 17의 VDL2)을 더 포함할 수 있다.
일 실시예에 따른 표시 장치(10)의 표시 패널(100)의 트랜지스터 어레이층(TFTL)은 제3 전원 배선(VSL) 및 복수의 서브 화소(RP, GP, BP) 각각의 제2 애노드 연결 전극(ANDE2_RP, ANDE2_GP, ANDE2_BP) 등을 포함한 제5 도전층을 덮는 제3 평탄화막(180) 상에 배치되는 제6 도전층을 더 포함할 수 있다.
제3 평탄화막(180) 상의 제6 도전층은 복수의 서브 화소(RP, GP, BP) 각각의 애노드 전극(AND_RP, AND_GP, AND_BP)과 캐소드 전극(CSD_RP, CSD_GP, CSD_BP)을 포함할 수 있다.
그리고, 제6 도전층은 캐소드 수직 패턴(CSVP)과 캐소드 수평 패턴(CSHP)을 더 포함할 수 있다.
캐소드 수직 패턴(CSVP)은 각 화소(PX)를 이루는 서브 화소들(RP, GP, BP) 사이 및 각 화소(PX)의 제1 방향의 양측에 배치되고 제2 방향(DR2)으로 연장된다.
캐소드 수평 패턴(CSHP)은 각 화소(PX)를 이루는 서브 화소들(RP, GP, BP)의 캐소드 전극(CSD_RP, CSD_GP, CSD_BP) 및 캐소드 수직 패턴(CSVP)과 연결되고 제1 방향(DR1)으로 연장된다.
도 32의 도시와 같이, 일 실시예에 따른 표시 장치(10)의 표시 패널(100)의 트랜지스터 어레이층(TFTL)은 애노드 전극(AND_RP, AND_GP, AND_BP)과 캐소드 전극(CSD_RP, CSD_GP, CSD_BP) 등을 포함하는 제6 도전층의 일부 및 제3 평탄화막(180) 상에 배치되는 제7 도전층을 더 포함할 수 있다.
제7 도전층은 복수의 서브 화소(RP, GP, BP) 각각의 애노드 패드(ANDP_RP, ANDP_GP, ANDP_BP)와 캐소드 패드(CSDP_RP, CSDP_GP, CSDP_BP)를 포함할 수 있다.
일 실시예에 따른 표시 장치(10)의 표시 패널(100)은 기판(SUB)의 제1 면 중 비표시 영역(NDA)의 일부에 배치되고 제7 도전층으로 이루어진 정전기 방지 패턴(ESDP)을 더 포함할 수 있다.
정전기 방지 패턴(ESDP)은 표시 영역(DA)의 가장자리에 나란하게 배치되는 메인 패턴(ESDM)과, 메인 패턴(ESDM)으로부터 표시 영역(DA) 측으로 돌출되는 복수의 서브 패턴들(ESDS)을 포함할 수 있다.
복수의 서브 패턴들(ESDS)은 복수의 화소들(PX) 중 메인 패턴(ESDM)과 이웃한 화소들 사이에 각각 배치될 수 있다.
이러한 정전기 방지 패턴(ESDP)로 인해 외부의 정전기의 유입이 방지될 수 있으므로, 기판(SUB)의 가장자리에 인접하게 배치되어 정전기(ESD)의 영향을 비교적 크게 받을 수 있는 서브 화소들(RP, GP, BP)의 화소 구동부들(PD_RP, PD_GP, PD_BP) 또는 발광 소자(LE)가 손상되는 것이 방지될 수 있다.
복수의 화소들(PX) 중 메인 패턴(ESDM)과 이웃한 화소들 사이에 각각 배치되는 복수의 서브 패턴들(ESDS)은 제1 게이트 전압 공급 배선(GVPL1)의 일부 및 제2 게이트 전압 공급 배선(GVPL2)의 일부와 중첩될 수 있다.
특히, 복수의 서브 패턴들(ESDS) 중 적어도 하나는 제1 게이트 전압 공급 배선(GVPL1)과 제1 게이트 전압 보조 배선(GVAL1) 사이의 제1 게이트 전압 배선 콘택홀(GVLH1)과 중첩될 수 있다.
또한, 복수의 서브 패턴들(ESDS) 중 적어도 하나는 제2 게이트 전압 공급 배선(GVPL2)과 제2 게이트 전압 보조 배선(GVAL2) 사이의 제2 게이트 전압 배선 콘택홀(GVLH2)과 중첩될 수 있다.
이와 같이 하면, 제1 게이트 전압 배선 콘택홀(GVLH1) 및 제2 게이트 전압 배선 콘택홀(GVLH2)을 통한 정전기(ESD)의 유입으로 인한 도전층 또는 절연막의 손상이 방지될 수 있다.
정전기 방지 패턴(ESDP)은 애노드 패드(도 27의 ANDP) 및 캐소드 패드(도 27의 CSDP)와 동일층인 제7 도전층으로 이루어질 수 있다.
그리고, 비표시 영역(NDA)의 제1 및 제2 패드 영역(도 28, 도 29의 PDA1, PDA2)에 배치되는 패드(도 5의 PAD)들은 제7 도전층으로 이루어진 제2 패드층(PAD2)을 포함할 수 있다.
이에 따라, 제1 및 제2 패드 영역(PDA1, PDA2)에 배치되는 패드(도 5의 PAD)들과 정전기 방지 패턴(ESDP) 간의 절연을 위해, 정전기 방지 패턴(ESDP)은 제1 및 제2 패드 영역(PDA1, PDA2)으로부터 이격될 수 있다.
한편, 도 5, 도 18 내지 도 27의 도시와 같이, 표시 패널(100)의 트랜지스터 어레이층(TFTL)은 제3 도전층(VIL, GILk, GWLk, PWELk, HVDL, GVAL1, SWPLk, GCLk, PAELk, TSTL, AVSL, DCE1, DCE2, CCE1~CCE8)을 덮는 제1 평탄화막(160), 제1 평탄화막(160) 상의 제4 도전층(DLj, VVDL, RDL, ANDE1, VDCE)을 덮는 제2 평탄화막(170) 및 제2 평탄화막(170) 상의 제5 도전층(VDL2, VSL, ANDE2)을 덮는 제3 평탄화막(180)을 포함할 수 있다.
여기서, 제1, 제2 및 제3 평탄화막(160, 170, 180) 각각은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다.
유기막으로 각각 이루어진 제1, 제2 및 제3 평탄화막(160, 170, 180)은 무기막으로 이루어진 버퍼막(BF), 게이트 절연막(130), 제1 층간 절연막(141) 및 제2 층간 절연막(142) 등에 비해 비교적 두꺼운 두께로 배치된다.
이에 따라, 도 5의 도시와 같이, 제1, 제2 및 제3 평탄화막(160, 170, 180)의 두께에 대응한 단차로 인한 측면 배선(도 5의 SSL)의 단선을 방지하기 위하여, 제1, 제2 및 제3 평탄화막(160, 170, 180)의 가장자리는 계단 형태로 이루어질 수 있다.
즉, 기판(SUB)의 가장자리에 대응한 비표시 영역(NDA) 또는 이에 인접한 표시 영역(DA)의 가장자리에서, 제3 평탄화막(180)의 가장자리는 제2 평탄화막(170)의 가장자리보다 기판(SUB)의 가장자리로부터 이격됨으로써, 제2 평탄화막(170)의 가장자리는 제3 평탄화막(180)으로 덮이지 않고 노출될 수 있다. 마찬가지로, 제1 평탄화막(160)의 가장자리는 제2 평탄화막(170)의 가장자리보다 기판(SUB)의 가장자리에 인접하고, 제2 평탄화막(170)으로 덮이지 않고 노출될 수 있다.
이와 같이 기판(SUB)의 가장자리에 대응한 비표시 영역(NDA) 또는 이에 인접한 표시 영역(DA)의 가장자리에서, 제1, 제2 및 제3 평탄화막(160, 170, 180)의 가장자리가 계단 형태로 이루어짐으로써, 배선 간 쇼트 불량이 유발될 수 있다.
일 예로, 제1 게이트 전압 공급 배선(GVPL1)은 표시 영역(DA)의 가장자리에 배치되므로, 제2 평탄화막(170)의 가장자리는 제1 게이트 전압 공급 배선(GVPL1)과 기판(SUB)의 가장자리 사이에 배치될 수 있다.
도 33은 쇼트 불량의 비교예를 보여주는 단면도이다. 도 34는 도 32의 R-R'를 따라 절단한 면의 일 예를 보여주는 단면도이다. 도 35는 도 32의 S-S'를 따라 절단한 면의 일 예를 보여주는 단면도이다.
도 33을 참조하면, 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1)이 제1 평탄화막(160) 상의 제4 도전층으로 이루어지는 경우, 제1 게이트 전압 배선 콘택홀(GVLH1)을 통해 제1 게이트 전압 공급 배선(GVPL1)과 연결되는 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1)의 일단(EN_GVAL1) 중 일부가 제2 평탄화막(170)으로 덮이지 않을 수 있다.
그로 인해, 제1 게이트 전압 공급 배선(GVPL1)과 정전기 방지 패턴(ESDP) 간의 쇼트 불량(SERR)이 초래될 수 있다.
이를 방지하기 위해, 도 34의 도시와 같이, 일 실시예에 따르면, 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1) 각각의 일단(EN_GVAL1)은 제1 게이트 전압 공급 배선(GVPL1)을 넘어서 기판(SUB)의 가장자리에 더 인접해지도록 배치되지 않는다.
즉, 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1) 각각의 일단(EN_GVAL1)은 기판(SUB)의 가장자리로부터 소정의 제1 간격(SD1)으로 이격되고, 제1 게이트 전압 공급 배선(GVPL1)은 기판(SUB)의 가장자리로부터 제1 간격(SD1)보다 작은 제2 간격(SD2)으로 이격될 수 있다.
여기서, 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1) 각각의 일단(EN_GVAL1)은 제1 게이트 전압 배선 콘택홀(GVLH1)까지만 연장되고, 제1 게이트 전압 공급 배선(GVPL1)을 지나서 기판(SUB)의 가장자리로 더 이상 연장되지 않는다.
이와 같이 하면, 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1) 각각의 일단(EN_GVAL1)이 제1 게이트 전압 공급 배선(GVPL1)과 기판(SUB)의 가장자리 사이에 배치되지 않으므로, 제2 평탄화막(170)으로 확실하게 덮일 수 있다. 즉, 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1) 각각의 일단(EN_GVAL1)이 제2 평탄화막(170)으로 커버되는 것의 신뢰도가 개선될 수 있다.
또한, 제2 평탄화막(170)이 제1 게이트 전압 공급 배선(GVPL1)을 덮기까지만 배치되더라도, 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1) 각각의 일단(EN_GVAL1)이 제2 평탄화막(170)으로 덮일 수 있으므로, 비표시 영역(NDA)의 너비 감소에 유리해질 수 있다.
반면, 도 35의 도시와 같이, 제2 게이트 전압 공급 배선(GVPL2)은 제1 게이트 전압 공급 배선(GVPL1)보다 기판(SUB)의 가장자리로부터 이격되므로, 둘 이상의 제2 게이트 전압 보조 배선들(GVAL2) 각각의 일단(EN_GVAL2)이 제2 평탄화막(170) 밖으로 노출될 가능성이 매우 낮다.
이에 따라, 둘 이상의 제2 게이트 전압 보조 배선들(GVAL2) 각각의 일단(EN_GVAL2)은 기판(SUB)의 가장자리로부터 제1 간격(SD1)보다 큰 제3 간격(SD3)으로 이격될 수 있다. 그리고, 제2 게이트 전압 공급 배선(GVPL2)은 기판(SUB)의 가장자리로부터 제3 간격(SD3)보다 큰 제4 간격(SD4)으로 이격될 수 있다.
도 36은 도 34의 다른 일 예시를 보여주는 단면도이다.
도 36의 도시와 같이, 다른 일 예시에 따르면, 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1) 각각의 일단(EN_GVAL1)은 제1 게이트 전압 배선 콘택홀(GVLH1)을 통해 노출된 제1 게이트 전압 공급 배선(GVPL1)의 일부까지만 연장될 수도 있다.
이와 같이 하면, 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1) 각각의 일단(EN_GVAL1)은 도 34의 제1 간격(SD1)보다 큰 제5 간격(SD5)으로 기판(SUB)의 가장자리로부터 이격될 수 있다.
그로 인해, 둘 이상의 제1 게이트 전압 보조 배선들(GVAL1) 각각의 일단(EN_GVAL1)이 제2 평탄화막(170)으로 덮이는 것에 대한 신뢰도가 향상될 수 있으므로, 쇼트 불량이 더욱 방지될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
TD: 타일형 표시 장치
10: 표시 장치
11, 12, 13, 14: 제1, 제2, 제3, 제4 표시 장치
SM: 이음부
PX1, PX2, PX3, PX4: 제1, 제2, 제3, 제4 화소
SUB: 기판 TFTL: 트랜지스터 어레이층
130: 게이트 절연막 141, 142: 제1, 제2 층간절연막
160: 제1 평탄화막 170: 제2 평탄화막
180: 제3 평탄화막 PAS: 보호막
LE: 발광 소자 PAD: 패드
100: 표시 패널 PX: 화소
RP, GP, BP: 제1, 제2, 제3 서브 화소
AND: 애노드 전극 CSD: 캐소드 전극
ANDP: 애노드 패드 CSDP: 캐소드 패드
ANDC: 애노드 컨택 전극 CSDC: 캐소드 컨택 전극
BSUB: 베이스 기판 NSEM: n형 반도체
MQW: 활성층 PSEM: p형 반도체
CTE1, 2: 제1, 제2 컨택 전극
GDR: 게이트 구동부 200: 소스 구동부
300: 타이밍 제어부 400: 전원 공급부
GWL: 스캔 기입 배선 GIL: 스캔 초기화 배선
GCL: 스캔 제어 배선 SWL: 스윕 신호 배선
PWEL: PWM 발광 배선 PAEL: PAM 발광 배선
DL: PWM 데이터 배선
RDL, GDL, BDL: 제1, 제2, 제3 PAM 데이터 배선
DATA: 디지털 비디오 데이터 TS: 타이밍 신호
DCS: PWM 제어 신호 VDD1, 2: 제1, 제2 전원
VSS: 제3 전원 VINT: 초기화 전압
VGH, VGL: 제1, 제2 게이트 전압
PD: 화소 구동부
PDU1, PDU2, PDU3: 제1, 제2, 제3 화소 구동 회로부
GVPL1, GVPL2: 제1, 제2 게이트 전압 공급 배선
GVAL1, GVAL2: 제1, 제2 게이트 전압 보조 배선
GVLH1, GVLH2: 제1, 제2 게이트 전압 배선 콘택홀
ESDP: 정전기 방지 패턴
ESDM: 메인 패턴 ESDS: 서브 패턴
11, 12, 13, 14: 제1, 제2, 제3, 제4 표시 장치
SM: 이음부
PX1, PX2, PX3, PX4: 제1, 제2, 제3, 제4 화소
SUB: 기판 TFTL: 트랜지스터 어레이층
130: 게이트 절연막 141, 142: 제1, 제2 층간절연막
160: 제1 평탄화막 170: 제2 평탄화막
180: 제3 평탄화막 PAS: 보호막
LE: 발광 소자 PAD: 패드
100: 표시 패널 PX: 화소
RP, GP, BP: 제1, 제2, 제3 서브 화소
AND: 애노드 전극 CSD: 캐소드 전극
ANDP: 애노드 패드 CSDP: 캐소드 패드
ANDC: 애노드 컨택 전극 CSDC: 캐소드 컨택 전극
BSUB: 베이스 기판 NSEM: n형 반도체
MQW: 활성층 PSEM: p형 반도체
CTE1, 2: 제1, 제2 컨택 전극
GDR: 게이트 구동부 200: 소스 구동부
300: 타이밍 제어부 400: 전원 공급부
GWL: 스캔 기입 배선 GIL: 스캔 초기화 배선
GCL: 스캔 제어 배선 SWL: 스윕 신호 배선
PWEL: PWM 발광 배선 PAEL: PAM 발광 배선
DL: PWM 데이터 배선
RDL, GDL, BDL: 제1, 제2, 제3 PAM 데이터 배선
DATA: 디지털 비디오 데이터 TS: 타이밍 신호
DCS: PWM 제어 신호 VDD1, 2: 제1, 제2 전원
VSS: 제3 전원 VINT: 초기화 전압
VGH, VGL: 제1, 제2 게이트 전압
PD: 화소 구동부
PDU1, PDU2, PDU3: 제1, 제2, 제3 화소 구동 회로부
GVPL1, GVPL2: 제1, 제2 게이트 전압 공급 배선
GVAL1, GVAL2: 제1, 제2 게이트 전압 보조 배선
GVLH1, GVLH2: 제1, 제2 게이트 전압 배선 콘택홀
ESDP: 정전기 방지 패턴
ESDM: 메인 패턴 ESDS: 서브 패턴
Claims (29)
- 복수의 서브 화소들이 배열되는 표시 영역과 상기 표시 영역의 주변인 비표시 영역을 포함하는 기판;
상기 기판의 제1 면 상에 배치되는 트랜지스터 어레이층; 및
상기 트랜지스터 어레이층 상의 상기 표시 영역에 배치되고 상기 복수의 서브 화소에 각각 대응하는 복수의 발광 소자들을 포함하며,
상기 트랜지스터 어레이층은
상기 표시 영역의 일부로 이루어진 회로 영역에 배치되고 상기 복수의 서브 화소들에 각각 대응하며 적어도 하나의 트랜지스터를 각각 포함하는 복수의 화소 구동부들;
상기 회로 영역에 배치되고 상기 일 방향에서 상호 이격되며 상기 복수의 화소 구동부들에 연결된 게이트 배선들에 각각의 신호를 공급하는 둘 이상의 게이트 구동부들;
상기 표시 영역 중 상기 회로 영역의 주변에 배치되고 일 방향으로 연장되는 제1 게이트 전압 공급 배선; 및
상기 일 방향에 교차하는 다른 일 방향으로 연장되고 상기 둘 이상의 게이트 구동부들 각각과 상기 제1 게이트 전압 공급 배선 사이에 연결되는 둘 이상의 제1 게이트 전압 보조 배선들을 포함하며,
상기 둘 이상의 제1 게이트 전압 보조 배선들 각각의 일단은 적어도 하나의 제1 게이트 전압 배선 콘택홀을 통해 상기 제1 게이트 전압 공급 배선과 연결되고, 상기 제1 게이트 전압 공급 배선과 인접한 상기 기판의 가장자리로부터 상기 제1 게이트 전압 공급 배선보다 더 이격되는 표시 장치. - 제1 항에 있어서,
상기 복수의 발광 소자들 각각은 플립 칩 타입의 마이크로 발광 다이오드 소자인 표시 장치. - 제1 항에 있어서,
상기 복수의 서브 화소들 중 상기 일 방향 또는 상기 다른 일 방향으로 이웃한 둘 이상의 서브 화소들로 각각 이루어진 복수의 화소들이 마련되며,
상기 기판의 상기 제1 면 중 상기 비표시 영역의 일부에 배치되는 정전기 방지 패턴을 더 포함하고,
상기 정전기 방지 패턴은 상기 표시 영역의 가장자리에 나란하게 배치되는 메인 패턴과, 상기 메인 패턴으로부터 상기 표시 영역 측으로 돌출되는 복수의 서브 패턴들을 포함하며,
상기 복수의 서브 패턴들은 상기 복수의 화소들 중 상기 메인 패턴과 이웃한 화소들 사이에 각각 배치되고,
상기 복수의 서브 패턴들 중 적어도 하나는 상기 제1 게이트 전압 배선 콘택홀과 중첩되는 표시 장치. - 제3 항에 있어서,
상기 제1 게이트 전압 공급 배선은 상기 정전기 방지 패턴의 상기 메인 패턴과 인접하게 배치되는 표시 장치. - 제3 항에 있어서,
상기 비표시 영역은 상기 트랜지스터 어레이층과 연결되는 패드들이 배치되는 적어도 하나의 패드 영역을 포함하고,
상기 정전기 방지 패턴은 상기 패드 영역으로부터 이격되는 표시 장치. - 제5 항에 있어서,
상기 기판의 제1 면에 반대되는 상기 기판의 제2 면에 배치되는 연결 배선들; 및
상기 기판 중 상기 제1 면과 상기 제2 면 사이의 일 측면에 배치되고, 상기 배선 패드들과 상기 연결 배선들 사이에 각각 연결되는 측면 배선들을 더 포함하고,
상기 연결 배선은 도전성 접착 부재를 통해 연성 필름과 연결되는 표시 장치. - 제3 항에 있어서,
상기 둘 이상의 제1 게이트 전압 보조 배선들 각각의 일단은 상기 일 방향으로 연장되고 상기 제1 게이트 전압 공급 배선과 중첩되는 표시 장치. - 제3 항에 있어서,
상기 트랜지스터 어레이층은
상기 표시 영역 중 상기 회로 영역의 주변에 배치되고 상기 일 방향으로 연장되며 상기 기판의 가장자리로부터 상기 제1 게이트 전압 공급 배선보다 더 이격되는 제2 게이트 전압 공급 배선; 및
상기 다른 일 방향으로 연장되고 상기 둘 이상의 게이트 구동부들 각각과 상기 제2 게이트 전압 공급 배선 사이에 연결되는 둘 이상의 제2 게이트 전압 보조 배선들을 더 포함하고,
상기 제1 게이트 전압 공급 배선 및 상기 둘 이상의 제1 게이트 전압 보조 배선들은 소정의 제1 게이트 레벨 전압을 상기 둘 이상의 게이트 구동부들에 전달하고,
상기 제2 게이트 전압 공급 배선 및 상기 둘 이상의 제2 게이트 전압 보조 배선들은 상기 제1 게이트 레벨 전압과 상이한 전압 레벨의 제2 게이트 레벨 전압을 상기 둘 이상의 게이트 구동부들에 전달하는 표시 장치. - 제3 항에 있어서,
상기 트랜지스터 어레이층은
상기 기판의 상기 제1 면 상의 반도체층을 덮는 게이트 절연막;
상기 게이트 절연막 상의 제1 도전층을 덮는 제1 층간 절연막;
상기 제1 층간 절연막 상의 제2 도전층을 덮는 제2 층간 절연막;
상기 제2 층간 절연막 상의 제3 도전층을 덮는 제1 평탄화막;
상기 제1 평탄화막 상의 제4 도전층을 덮는 제2 평탄화막; 및
상기 제2 평탄화막 상의 제5 도전층을 덮는 제3 평탄화막을 포함하며,
상기 제1 게이트 전압 공급 배선은 상기 제3 도전층으로 이루어지고,
상기 둘 이상의 제1 게이트 전압 보조 배선들은 상기 제4 도전층으로 이루어지는 표시 장치. - 제9 항에 있어서,
상기 트랜지스터 어레이층은
상기 복수의 서브 화소들에 각각 대응하고 상기 제3 평탄화막 상의 제6 도전층으로 이루어진 복수의 애노드 전극들;
상기 복수의 서브 화소들에 각각 대응하고 상기 복수의 애노드 전극에 각각 이웃하며 상기 제6 도전층으로 이루어진 복수의 캐소드 전극들;
상기 복수의 애노드 전극들을 각각 덮고 상기 제6 도전층 상의 제7 도전층으로 이루어진 복수의 애노드 패드들; 및
상기 복수의 캐소드 전극들을 각각 덮고 상기 제7 도전층으로 이루어진 복수의 캐소드 패드를 더 포함하며,
상기 제7 도전층은 투명 도전성 물질로 이루어지고,
상기 복수의 발광 소자들은 상기 복수의 애노드 패드들과 상기 복수의 캐소드 패드들 상에 각각 배치되는 표시 장치. - 제10 항에 있어서,
상기 정전기 방지 패턴은 상기 제7 도전층으로 이루어지며,
상기 기판의 가장자리에 인접한 상기 제2 평탄화막의 가장자리 일부는 상기 제3 평탄화막 밖으로 노출되고, 상기 기판의 가장자리에 인접한 상기 제1 평탄화막의 가장자리 일부는 상기 제2 평탄화막 밖으로 노출되며,
상기 정전기 방지 패턴의 상기 복수의 서브 패턴들은 상기 제1 평탄화막, 상기 제2 평탄화막 및 상기 제3 평탄화막에 접하는 표시 장치. - 제9 항에 있어서,
상기 트랜지스터 어레이층은
상기 둘 이상의 게이트 구동부 중 어느 하나로부터 스캔 기입 신호가 인가되는 스캔 기입 배선;
상기 둘 이상의 게이트 구동부 중 어느 하나로부터 스캔 초기화 신호가 인가되는 스캔 초기화 배선;
상기 둘 이상의 게이트 구동부 중 어느 하나로부터 스윕 신호가 인가되는 스윕 신호 배선;
제1 데이터 전압이 인가되는 제1 데이터 배선; 및
제2 데이터 전압이 인가되는 제2 데이터 배선을 더 포함하고,
상기 복수의 서브 화소 각각의 상기 화소 구동부는 상기 스캔 기입 배선, 상기 스캔 초기화 배선, 상기 스윕 신호 배선, 상기 제1 데이터 배선, 및 상기 제2 데이터 배선에 연결되며,
상기 복수의 서브 화소 각각의 상기 화소 구동부는
상기 제1 데이터 배선의 상기 제1 데이터 전압에 따라 제어 전류를 생성하는 제1 화소 구동 회로부;
상기 제2 데이터 배선의 상기 제2 데이터 전압에 따라 상기 애노드 전극에 인가되는 구동 전류를 생성하는 제2 화소 구동 회로부; 및
상기 제1 화소 구동 회로부의 제어 전류에 따라 상기 구동 전류를 발광 소자에 인가하는 기간을 제어하는 제3 화소 구동 회로부를 포함하며,
상기 제1 화소 구동 회로부는,
상기 제1 데이터 전압에 따라 상기 제어 전류를 생성하는 제1 트랜지스터;
상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극에 상기 제1 데이터 배선의 상기 제1 데이터 전압을 인가하는 제2 트랜지스터;
상기 스캔 초기화 신호에 따라 상기 제1 트랜지스터의 게이트 전극에 초기화 전압 배선의 초기화 전압을 인가하는 제3 트랜지스터;
상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제4 트랜지스터; 및
상기 스윕 신호 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되는 제1 커패시터를 포함하는 표시 장치. - 제12 항에 있어서,
상기 트랜지스터 어레이층은
제1 전원 전압이 인가되는 제1 전원 배선;
제2 전원 전압이 인가되는 제2 전원 배선;
상기 둘 이상의 게이트 구동부 중 어느 하나로부터 제1 발광 신호가 인가되는 제1 발광 배선; 및
상기 둘 이상의 게이트 구동부 중 어느 하나로부터 스캔 제어 신호가 인가되는 스캔 제어 배선을 더 포함하고,
상기 둘 이상의 제1 게이트 전압 보조 배선은 상기 복수의 서브 화소 각각의 상기 화소 구동부에 더 연결되며,
상기 제1 화소 구동 회로부는,
상기 제1 발광 신호에 따라 상기 제1 전원 배선을 상기 제1 트랜지스터의 제1 전극에 연결하는 제5 트랜지스터;
상기 제1 발광 신호에 따라 상기 제1 트랜지스터의 제2 전극을 상기 제3 화소 구동 회로부에 연결하는 제6 트랜지스터; 및
상기 스캔 제어 신호에 따라 상기 스윕 신호 배선과 상기 제1 커패시터 사이의 제1 노드를 상기 제1 게이트 전압 보조 배선에 연결하는 제7 트랜지스터를 더 포함하는 표시 장치. - 제13 항에 있어서,
상기 제2 화소 구동 회로부는
상기 제2 데이터 전압에 따라 상기 구동 전류를 생성하는 제8 트랜지스터;
상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 제1 전극에 상기 제2 데이터 배선의 상기 제2 데이터 전압을 인가하는 제9 트랜지스터;
상기 스캔 초기화 신호에 따라 상기 제8 트랜지스터의 게이트 전극에 상기 초기화 전압 배선의 초기화 전압을 인가하는 제10 트랜지스터; 및
상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제11 트랜지스터를 포함하는 표시 장치. - 제14 항에 있어서,
상기 제2 화소 구동 회로부는,
상기 제1 발광 신호에 따라 상기 제2 전원 배선을 상기 제8 트랜지스터의 제1 전극에 연결하는 제12 트랜지스터;
상기 스캔 제어 신호에 따라 상기 제1 전원 배선을 제2 노드에 연결하는 제13 트랜지스터;
상기 제1 발광 신호에 따라 상기 제2 전원 배선을 상기 제2 노드에 연결하는 제14 트랜지스터; 및
상기 제8 트랜지스터의 게이트 전극과 상기 제2 노드 사이에 배치되는 제2 커패시터를 더 포함하는 표시 장치. - 제15 항에 있어서,
상기 제3 화소 구동 회로부는 제3 노드에서 상기 제1 화소 구동 회로부의 상기 제6 트랜지스터와 연결되고,
상기 제3 화소 구동 회로부는
상기 제3 노드에 연결된 게이트 전극을 포함하는 제15 트랜지스터;
상기 스캔 제어 신호에 따라 상기 제3 노드를 상기 초기화 전압 배선에 연결하는 제16 트랜지스터;
상기 제2 발광 신호에 따라 상기 제15 트랜지스터의 제2 전극을 상기 애노드 전극에 연결하는 제17 트랜지스터;
상기 스캔 제어 신호에 따라 상기 애노드 전극을 상기 초기화 전압 배선에 연결하는 제18 트랜지스터; 및
상기 제3 노드와 상기 초기화 전압 배선 사이에 배치되는 제3 커패시터를 포함하는 표시 장치. - 제16 항에 있어서,
상기 트랜지스터 어레이층은
상기 복수의 캐소드 전극들과 연결되며 제3 전원 전압이 인가되는 제3 전원 배선;
상기 복수의 서브 화소에 각각 대응하는 복수의 제1 애노드 연결 전극들; 및
상기 복수의 서브 화소에 각각 대응하고 상기 복수의 제1 애노드 연결 전극들과 각각 연결되는 복수의 제2 애노드 연결 전극들을 더 포함하며,
상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11, 제12, 제13, 제14, 제15, 제16, 제17 및 제18 트랜지스터 각각의 채널과 소스 전극과 드레인 전극은 상기 반도체층으로 이루어지고,
상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11, 제12, 제13, 제14, 제15, 제16, 제17 및 제18 트랜지스터 각각의 게이트 전극, 및 상기 제1, 제2 및 제3 커패시터 각각의 일단인 제1, 제3 및 제5 커패시터 전극은 상기 제1 도전층으로 이루어지며,
상기 제1, 제2 및 제3 커패시터 각각의 다른 일단인 제2, 제4 및 제6 커패시터 전극은 상기 제2 도전층으로 이루어지고,
상기 초기화 전압 배선, 상기 스캔 초기화 배선, 상기 스캔 기입 배선, 상기 제1 발광 배선, 제2 발광 배선, 상기 제1 전원 전압이 인가되는 제1 전원 수평 배선, 상기 스윕 신호 배선, 상기 제1 게이트 전압 보조 배선, 상기 스캔 제어 배선, 및 상기 제3 전원 전압이 인가되는 제3 전원 보조 배선은 상기 제3 도전층으로 이루어지며,
상기 제1 데이터 배선, 상기 제1 전원 전압이 인가되는 제1 전원 수직 배선, 상기 제2 데이터 배선, 및 상기 복수의 제1 애노드 연결 전극들은 상기 제4 도전층으로 이루어지고,
상기 제2 전원 배선 및 상기 복수의 제2 애노드 연결 전극들은 상기 제5 도전층으로 이루어지며,
상기 제3 전원 배선은 상기 제2 전원 배선으로부터 이격되고 상기 제5 도전층 또는 상기 제6 도전층으로 이루어지는 표시 장치. - 상호 나란하게 배열된 복수의 표시 장치들과, 상기 복수의 표시 장치들 사이에 배치되는 이음부를 포함하며,
상기 복수의 표시 장치들 중 어느 하나는
복수의 서브 화소들이 배열되는 표시 영역과 상기 표시 영역의 주변인 비표시 영역을 포함하는 기판;
상기 기판의 제1 면 상에 배치되는 트랜지스터 어레이층; 및
상기 트랜지스터 어레이층 상의 상기 표시 영역에 배치되고 상기 복수의 서브 화소에 각각 대응하는 복수의 발광 소자들을 포함하며,
상기 트랜지스터 어레이층은
상기 표시 영역의 일부로 이루어진 회로 영역에 배치되고 상기 복수의 서브 화소들에 각각 대응하며 적어도 하나의 트랜지스터를 각각 포함하는 복수의 화소 구동부들;
상기 회로 영역의 주변인 상기 표시 영역의 가장자리 일부에 배치되고 일 방향으로 연장되는 제1 게이트 전압 공급 배선;
상기 회로 영역에 배치되고 상기 일 방향에서 상호 이격되며 상기 복수의 화소 구동부들에 연결된 게이트 배선들에 게이트 신호를 공급하는 둘 이상의 게이트 구동부들; 및
상기 일 방향에 교차하는 다른 일 방향으로 연장되고 상기 둘 이상의 게이트 구동부들 각각과 상기 제1 게이트 전압 공급 배선 사이에 연결되는 둘 이상의 제1 게이트 전압 보조 배선들을 더 포함하며,
상기 둘 이상의 제1 게이트 전압 보조 배선들 각각의 일단은 적어도 하나의 제1 게이트 전압 배선 콘택홀을 통해 상기 제1 게이트 전압 공급 배선과 연결되고, 상기 제1 게이트 전압 공급 배선과 인접한 상기 기판의 가장자리로부터 상기 제1 게이트 전압 공급 배선보다 더 이격되는 타일형 표시 장치. - 제18 항에 있어서,
상기 복수의 발광 소자들 각각은 플립 칩 타입의 마이크로 발광 다이오드 소자인 타일형 표시 장치. - 제18 항에 있어서,
상기 복수의 표시 장치들 중 어느 하나에서, 상기 복수의 서브 화소들 중 상기 일 방향 또는 상기 다른 일 방향으로 이웃한 둘 이상의 서브 화소들로 각각 이루어진 복수의 화소들이 마련되며,
상기 복수의 표시 장치들 중 어느 하나는
상기 기판의 상기 제1 면 중 상기 비표시 영역의 일부에 배치되는 정전기 방지 패턴을 더 포함하고,
상기 정전기 방지 패턴은 상기 표시 영역의 가장자리에 나란하게 배치되는 메인 패턴과, 상기 메인 패턴으로부터 상기 표시 영역 측으로 돌출되는 복수의 서브 패턴들을 포함하며,
상기 복수의 서브 패턴들은 상기 복수의 화소들 중 상기 메인 패턴과 이웃한 화소들 사이에 각각 배치되고,
상기 복수의 서브 패턴들 중 적어도 하나는 상기 제1 게이트 전압 배선 콘택홀과 중첩되는 타일형 표시 장치. - 제20 항에 있어서,
상기 제1 게이트 전압 공급 배선은 상기 정전기 방지 패턴의 상기 메인 패턴과 인접하게 배치되는 타일형 표시 장치. - 제20 항에 있어서,
상기 비표시 영역은 상기 트랜지스터 어레이층과 연결되는 패드들이 배치되는 적어도 하나의 패드 영역을 포함하고,
상기 정전기 방지 패턴은 상기 패드 영역으로부터 이격되는 타일형 표시 장치. - 제22 항에 있어서,
상기 복수의 표시 장치들 중 어느 하나는
상기 기판의 제1 면에 반대되는 상기 기판의 제2 면에 배치되는 연결 배선들; 및
상기 기판 중 상기 제1 면과 상기 제2 면 사이의 일 측면에 배치되고, 상기 배선 패드들과 상기 연결 배선들 사이에 각각 연결되는 측면 배선들을 더 포함하고,
상기 연결 배선은 도전성 접착 부재를 통해 연성 필름과 연결되는 타일형 표시 장치. - 제20 항에 있어서,
상기 둘 이상의 제1 게이트 전압 보조 배선들 각각의 일단은 상기 일 방향으로 연장되고 상기 제1 게이트 전압 공급 배선과 중첩되는 타일형 표시 장치. - 제20 항에 있어서,
상기 트랜지스터 어레이층은
상기 표시 영역의 가장자리 일부에 배치되고 상기 일 방향으로 연장되며 상기 기판의 가장자리로부터 상기 제1 게이트 전압 공급 배선보다 더 이격되는 제2 게이트 전압 공급 배선; 및
상기 다른 일 방향으로 연장되고 상기 둘 이상의 게이트 구동부들 각각과 상기 제2 게이트 전압 공급 배선 사이에 연결되는 둘 이상의 제2 게이트 전압 보조 배선들을 더 포함하고,
상기 제1 게이트 전압 공급 배선 및 상기 둘 이상의 제1 게이트 전압 보조 배선들은 소정의 제1 게이트 레벨 전압을 상기 둘 이상의 게이트 구동부들에 전달하고,
상기 제2 게이트 전압 공급 배선 및 상기 둘 이상의 제2 게이트 전압 보조 배선들은 상기 제1 게이트 레벨 전압과 상이한 전압 레벨의 제2 게이트 레벨 전압을 상기 둘 이상의 게이트 구동부들에 전달하는 타일형 표시 장치. - 제20 항에 있어서,
상기 트랜지스터 어레이층은
상기 기판의 상기 제1 면 상의 반도체층을 덮는 게이트 절연막;
상기 게이트 절연막 상의 제1 도전층을 덮는 제1 층간 절연막;
상기 제1 층간 절연막 상의 제2 도전층을 덮는 제2 층간 절연막;
상기 제2 층간 절연막 상의 제3 도전층을 덮는 제1 평탄화막;
상기 제1 평탄화막 상의 제4 도전층을 덮는 제2 평탄화막; 및
상기 제2 평탄화막 상의 제5 도전층을 덮는 제3 평탄화막을 포함하며,
상기 제1 게이트 전압 공급 배선은 상기 제3 도전층으로 이루어지고,
상기 둘 이상의 제1 게이트 전압 보조 배선들은 상기 제4 도전층으로 이루어지는 타일형 표시 장치. - 제26 항에 있어서,
상기 트랜지스터 어레이층은
상기 복수의 서브 화소들에 각각 대응하고 상기 제3 평탄화막 상의 제6 도전층으로 이루어진 복수의 애노드 전극들;
상기 복수의 서브 화소들에 각각 대응하고 상기 복수의 애노드 전극에 각각 이웃하며 상기 제6 도전층으로 이루어진 복수의 캐소드 전극들;
상기 복수의 애노드 전극들을 각각 덮고 상기 제6 도전층 상의 제7 도전층으로 이루어진 복수의 애노드 패드들; 및
상기 복수의 캐소드 전극들을 각각 덮고 상기 제7 도전층으로 이루어진 복수의 캐소드 패드를 더 포함하며,
상기 제7 도전층은 투명 도전성 물질로 이루어지고,
상기 복수의 발광 소자들은 상기 복수의 애노드 패드들과 상기 복수의 캐소드 패드들 상에 각각 배치되는 타일형 표시 장치. - 제27 항에 있어서,
상기 정전기 방지 패턴은 상기 제7 도전층으로 이루어지며,
상기 기판의 가장자리에 인접한 상기 제2 평탄화막의 가장자리 일부는 상기 제3 평탄화막 밖으로 노출되고, 상기 기판의 가장자리에 인접한 상기 제1 평탄화막의 가장자리 일부는 상기 제2 평탄화막 밖으로 노출되며,
상기 정전기 방지 패턴의 상기 복수의 서브 패턴들은 상기 제1 평탄화막, 상기 제2 평탄화막 및 상기 제3 평탄화막에 접하는 표시 장치. - 제18 항에 있어서,
상기 복수의 표시 장치들은 M 개의 행과 N 개의 열에 매트릭스 형태로 배열되는 타일형 표시 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310077817.8A CN116504801A (zh) | 2022-01-27 | 2023-01-16 | 显示装置及包括该显示装置的瓦片形显示装置 |
| TW112102401A TW202336727A (zh) | 2022-01-27 | 2023-01-18 | 顯示裝置及包含其之拼接狀顯示裝置 |
| US18/158,401 US20230238398A1 (en) | 2022-01-27 | 2023-01-23 | Display device and tile-shaped display device including the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20220012359 | 2022-01-27 | ||
| KR1020220012359 | 2022-01-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230116640A true KR20230116640A (ko) | 2023-08-04 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220051145A KR20230116640A (ko) | 2022-01-27 | 2022-04-26 | 표시 장치 및 이를 포함한 타일형 표시 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230116640A (ko) |
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2022
- 2022-04-26 KR KR1020220051145A patent/KR20230116640A/ko unknown
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