KR20210092868A - 스테이지 회로 및 이를 포함하는 스캔 구동부 - Google Patents

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KR20210092868A
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Abstract

스테이지 회로 및 이를 포함하는 스캔 구동부가 제공된다. 일 실시예에 따른 스테이지 회로는 개시 신호를 공급받는 제1 입력 단자, 제1 클럭 신호를 공급받는 제2 입력 단자, 및 제2 클럭 신호를 공급받는 제3 입력 단자에 접속되고, 개시 신호, 제1 클럭 신호, 및 제2 클럭 신호에 대응하여 제1 동작 신호 및 제2 동작 신호를 생성하며, 제1 동작 신호 및 제2 동작 신호에 대응하여 제1 출력 단자로 제1 스캔 신호를 공급하는 제1 서브 스테이지 회로부, 및 제3 입력 단자와 제3 클럭 신호를 공급받는 제4 입력 단자에 접속되고, 제1 동작 신호, 제2 동작 신호, 제2 클럭 신호, 및 제3 클럭 신호에 대응하여 제2 출력 단자로 제2 스캔 신호를 공급하는 제2 서브 스테이지 회로부를 포함하되, 제1 스캔 신호는 로우 전압 레벨의 펄스를 포함하고, 제2 스캔 신호는 하이 전압 레벨의 펄스를 포함한다.

Description

스테이지 회로 및 이를 포함하는 스캔 구동부{STAGE CIRCUIT AND SCAN DRIVER INCLUDING THE SAME}
본 발명은 스테이지 회로 및 이를 포함하는 스캔 구동부에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시장치(Liquid Crystal Display Device) 및 유기전계발광 표시장치(Organic Light Emitting Display Device) 등과 같은 표시장치(Display Device)의 사용이 증가하고 있다.
유기전계발광 표시장치에 포함되는 화소들은 누설전류를 최소화하기 위하여 NMOS 및 PMOS 트랜지스터를 이용하여 구현될 수 있다. 여기서, 화소에 포함된 NMOS 및 PMOS 트랜지스터들 각각이 스캔 신호에 의하여 구동될 수 있다. 이 경우, 스캔 구동부는 NMOS 트랜지스터에 대응하여 하이 레벨의 스캔 신호를 공급하고, PMOS 트랜지스터에 대응하여 로우 레벨의 스캔 신호를 공급하는 스테이지 회로를 포함할 수 있다.
하이 레벨의 스캔 신호 생성 시 스테이지 회로가 포함하는 일부 커패시터의 지속적인 충전 및 방전으로 인해 소비 전력이 증가할 수 있다.
본 발명이 해결하려는 과제는, 스테이지 회로가 포함하는 커패시터로 인해 발생할 수 있는 소비 전력을 저감하는 스테이지 회로 및 이를 포함하는 스캔 구동부를 제공하고자 하는 것이다.
본 발명이 해결하려는 다른 과제는, 로우 레벨의 펄스를 포함하는 스캔 신호 및 하이 레벨의 펄스를 포함하는 스캔 신호를 동시에 공급하기 위한 스테이지 회로 및 이를 포함하는 스캔 구동부를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 스테이지 회로는 개시 신호를 공급받는 제1 입력 단자, 제1 클럭 신호를 공급받는 제2 입력 단자, 및 제2 클럭 신호를 공급받는 제3 입력 단자에 접속되고, 상기 개시 신호, 상기 제1 클럭 신호, 및 상기 제2 클럭 신호에 대응하여 제1 동작 신호 및 제2 동작 신호를 생성하며, 상기 제1 동작 신호 및 상기 제2 동작 신호에 대응하여 제1 출력 단자로 제1 스캔 신호를 공급하는 제1 서브 스테이지 회로부, 및 상기 제3 입력 단자와 제3 클럭 신호를 공급받는 제4 입력 단자에 접속되고, 상기 제1 동작 신호, 상기 제2 동작 신호, 상기 제2 클럭 신호, 및 상기 제3 클럭 신호에 대응하여 제2 출력 단자로 제2 스캔 신호를 공급하는 제2 서브 스테이지 회로부를 포함하되, 상기 제1 스캔 신호는 로우 전압 레벨의 펄스를 포함하고, 상기 제2 스캔 신호는 하이 전압 레벨의 펄스를 포함한다.
상기 제1 서브 스테이지 회로부 및 상기 제2 서브 스테이지 회로부는 각각 제1 전원 입력 단자 및 제2 전원 입력 단자에 연결되고, 상기 제1 전원 입력 단자는 게이트 오프 전압으로 설정되는 제1 전원, 상기 제2 전원 입력 단자는 게이트 온 전압으로 설정되는 제2 전원을 공급받을 수 있다.
상기 제1 서브 스테이지 회로부는, 상기 제3 입력 단자 및 상기 제1 전원 입력 단자에 접속되며, 제1 노드의 전압 및 제2 노드의 전압에 응답하여 상기 제1 출력 단자로 상기 제1 스캔 신호를 공급하는 제1 출력부, 상기 제1 입력 단자 및 상기 제1 전원 입력 단자에 접속되며, 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 응답하여 제3 노드의 전압을 제어하는 제1 구동부, 및 상기 제2 입력 단자, 상기 제1 전원 입력 단자, 상기 제2 전원 입력 단자, 및 상기 제3 노드에 접속되며, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 제어하는 제2 구동부를 포함할 수 있다.
상기 제1 구동부는, 상기 제1 입력 단자 및 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터, 및 상기 제1 전원 입력 단자 및 상기 제3 노드 사이에 직렬로 접속되는 제2 트랜지스터 및 제3 트랜지스터를 포함하되, 상기 제2 트랜지스터의 게이트 전극은 상기 제3 입력 단자에 접속되고, 상기 제3 트랜지스터의 게이트 전극은 상기 제1 노드에 접속될 수 있다.
상기 제1 출력부는, 상기 제1 전원 입력 단자 및 상기 제1 출력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제4 트랜지스터, 상기 제3 입력 단자 및 상기 제1 출력 단자 사이에 접속되며, 게이트 전극이 상기 제2 노드에 접속되는 제5 트랜지스터를 포함할 수 있다.
상기 제2 구동부는, 상기 제2 노드 및 상기 제3 노드 사이에 접속되고, 게이트 전극이 상기 제2 전원 입력 단자에 접속되는 제6 트랜지스터, 상기 제1 노드 및 상기 제2 입력 단자 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제7 트랜지스터, 상기 제1 노드 및 상기 제2 전원 입력 단자 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제8 트랜지스터, 상기 제2 노드 및 상기 제1 출력 단자 사이에 접속되는 제1 커패시터, 및 상기 제1 노드 및 상기 제1 전원 입력 단자 사이에 접속되는 제2 커패시터를 포함할 수 있다.
상기 제1 동작 신호는 상기 제1 노드의 전압이고, 상기 제2 동작 신호는 상기 제3 노드의 전압일 수 있다.
상기 제1 동작 신호는 상기 제1 노드의 전압이고, 상기 제2 동작 신호는 상기 제2 노드의 전압일 수 있다.
상기 제2 서브 스테이지 회로부는, 상기 제4 입력 단자 및 상기 제2 전원 입력 단자에 접속되며, 제4 노드의 전압 및 제5 노드의 전압에 응답하여 상기 제2 출력 단자로 상기 제2 스캔 신호를 공급하는 제2 출력부, 상기 제3 입력 단자, 상기 제1 전원 입력 단자, 상기 제2 전원 입력 단자, 제6 노드 및 제7 노드에 접속되며, 상기 제6 노드에 공급된 상기 제2 동작 신호 및 상기 제7 노드에 공급된 상기 제1 동작 신호에 기초하여 상기 제5 노드의 전압을 제어하는 제3 구동부, 및 상기 제3 입력 단자, 상기 제2 전원 입력 단자 및 상기 제6 노드에 접속되며, 상기 제4 노드의 전압을 제어하는 제4 구동부를 포함하되, 상기 제6 노드는 상기 제3 노드와 동일한 노드이고, 상기 제7 노드는 상기 제1 노드와 동일한 노드일 수 있다.
상기 제3 구동부는, 상기 제5 노드 및 상기 제7 노드 사이에 접속되고, 게이트 전극이 상기 제2 전원 입력 단자에 접속되는 제9 트랜지스터, 상기 제3 입력 단자 및 제8 노드 사이에 접속되고, 게이트 전극이 상기 제5 노드에 접속되는 제10 트랜지스터, 상기 제1 전원 입력 단자 및 상기 제8 노드 사이에 접속되고, 게이트 전극이 상기 제6 노드에 접속되는 제11 트랜지스터, 및 상기 제5 노드 및 상기 제8 노드 사이에 접속되는 제3 커패시터를 포함할 수 있다.
상기 제4 구동부는, 상기 제5 노드 및 제9 노드 사이에 접속되고, 게이트 전극이 상기 제2 전원 입력 단자에 접속되는 제12 트랜지스터, 상기 제3 입력 단자 및 제10 노드 사이에 접속되고, 게이트 전극이 상기 제9 노드에 접속되는 제13 트랜지스터, 상기 제4 노드 및 상기 제10 노드 사이에 접속되고, 게이트 전극이 상기 제3 입력 단자에 접속되는 제14 트랜지스터, 및 상기 제9 노드 및 상기 제10 노드 사이에 접속되는 제4 커패시터를 포함할 수 있다.
상기 제2 출력부는, 상기 제4 노드 및 상기 제4 입력 단자 사이에 접속되고, 게이트 전극이 상기 제5 노드에 접속되는 제15 트랜지스터, 상기 제4 입력 단자 및 상기 제2 출력 단자 사이에 접속되고, 게이트 전극이 상기 제4 노드에 접속되는 제16 트랜지스터, 상기 제2 전원 입력 단자 및 상기 제2 출력 단자 사이에 접속되고, 게이트 전극이 상기 제5 노드에 접속되는 제17 트랜지스터, 및 상기 제4 입력 단자 및 상기 제4 노드 사이에 접속되는 제5 커패시터를 포함할 수 있다.
상기 제1 클럭 신호 및 상기 제2 클럭 신호는 동일한 주기를 가지며 한 주기에서 하이 전압 공급기간이 로우 전압 공급기간보다 길게 설정되고, 상기 제2 클럭 신호는 상기 제1 클럭 신호에서 반 주기만큼 시프트된 신호로 설정되며, 상기 제3 클럭 신호는 상기 제2 클럭 신호와 위상이 서로 반전된 신호일 수 있다.
상기 개시 신호는 이전단 제1 서브 스테이지 회로부의 제1 스캔 신호 또는 스캔 시작 신호일 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 스캔 구동부는 제1 스캔 라인들로 로우 전압 레벨의 펄스를 포함하는 제1 스캔 신호를 공급하고, 제2 스캔 라인들로 하이 전압 레벨의 펄스를 포함하는 제2 스캔 신호를 공급하는 복수의 스테이지 회로들을 포함하되, 상기 복수의 스테이지 회로들 각각은, 제1 입력 단자, 및 서로 다른 클럭 신호를 공급받는 제2 입력 단자와 제3 입력 단자에 접속되고, 상기 제1 입력 단자, 상기 제2 입력 단자, 및 상기 제3 입력 단자의 전압에 대응하여 제1 동작 신호 및 제2 동작 신호를 생성하며, 상기 제1 동작 신호 및 상기 제2 동작 신호에 대응하여 제1 출력 단자로 상기 제1 스캔 신호를 공급하는 제1 서브 스테이지 회로부, 및 상기 제3 입력 단자와 클럭 신호를 공급받는 제4 입력 단자에 접속되고, 상기 제1 동작 신호, 상기 제2 동작 신호, 상기 제3 입력 단자의 전압, 및 상기 제4 입력 단자의 전압에 대응하여 제2 출력 단자로 상기 제2 스캔 신호를 공급하는 제2 서브 스테이지 회로부를 포함한다.
상기 제1 서브 스테이지 회로부는, 상기 제3 입력 단자 및 제1 전원 입력 단자에 접속되며, 제1 노드의 전압 및 제2 노드의 전압에 응답하여 상기 제1 출력 단자로 상기 제1 스캔 신호를 공급하는 제1 출력부, 상기 제1 입력 단자, 상기 제2 입력 단자, 제3 입력 단자, 및 상기 제1 전원 입력 단자에 접속되며, 제3 노드의 전압을 제어하는 제1 구동부, 및 상기 제2 입력 단자, 상기 제1 전원 입력 단자, 제2 전원 입력 단자, 및 상기 제3 노드에 접속되며, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 제어하는 제2 구동부를 포함하되, 상기 제1 전원 입력 단자는 게이트 오프 전압을 공급하고 상기 제2 전원 입력 단자는 게이트 온 전압을 공급할 수 있다.
상기 제2 서브 스테이지 회로부는, 상기 제4 입력 단자 및 상기 제2 전원 입력 단자에 접속되며, 제4 노드의 전압 및 제5 노드의 전압에 대응하여 상기 제2 출력 단자로 상기 제2 스캔 신호를 공급하는 제2 출력부, 상기 제3 입력 단자, 상기 제1 전원 입력 단자, 상기 제2 전원 입력 단자, 제6 노드 및 제7 노드에 접속되며, 상기 제6 노드에 공급된 상기 제2 동작 신호 및 상기 제7 노드에 공급된 상기 제1 동작 신호에 기초하여 상기 제5 노드의 전압을 제어하는 제3 구동부, 및 상기 제3 입력 단자, 상기 제2 전원 입력 단자 및 상기 제6 노드에 접속되며, 상기 제4 노드의 전압을 제어하는 제4 구동부를 포함할 수 있다.
홀수 번째 스테이지에서, 상기 제2 입력 단자는 제1 클럭 신호, 상기 제3 입력 단자는 제2 클럭 신호, 상기 제4 입력 단자는 제3 클럭 신호를 공급받고, 짝수 번째 스테이지에서, 상기 제2 입력 단자는 상기 제2 클럭 신호, 상기 제3 입력 단자는 상기 제1 클럭 신호, 상기 제4 입력 단자는 제4 클럭 신호를 공급받을 수 있다.
상기 제1 클럭 신호 및 상기 제2 클럭 신호는 동일한 주기를 가지며 한 주기에서 하이 전압 공급기간이 로우 전압 공급기간보다 길게 설정되고, 상기 제2 클럭 신호는 상기 제1 클럭 신호에서 반 주기만큼 시프트된 신호로 설정되며, 상기 제3 클럭 신호 및 상기 제4 클럭 신호는 동일한 주기를 가지며 한 주기에서 하이 전압 공급기간이 로우 전압 공급기간보다 짧게 설정되고, 상기 제4 클럭 신호는 상기 제3 클럭 신호에서 반 주기만큼 시프트된 신호로 설정될 수 있다.
상기 제3 클럭 신호는 상기 제2 클럭 신호와 위상이 서로 반전된 신호이고, 상기 제4 클럭 신호는 상기 제1 클럭 신호와 위상이 서로 반전된 신호일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 스테이지 회로 및 이를 포함하는 스캔 구동부는, 스테이지 회로가 포함하는 커패시터의 양 단의 전압을 하이 레벨로 유지하여 지속적인 충전 및 방전을 방지하고, 소비 전력 특성을 개선할 수 있다.
또한, 본 발명의 실시예들에 따른 스테이지 회로 및 이를 포함하는 스캔 구동부는 하나의 스테이지를 이용하여 하이 레벨의 스캔 신호 및 로우 레벨의 스캔 신호를 동시에 공급할 수 있다. 이에 따라, 스테이지 회로의 실장 면적을 최소화함과 동시에 제조 비용을 절감할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타내는 도면이다.
도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 도면이다.
도 3은 도 2에 예시된 화소의 구동 방법을 설명하는 도면이다.
도 4는 일 실시예에 따른 스캔 구동부를 개략적으로 나타내는 도면이다.
도 5는 도 4에 도시된 스캔 구동부의 스캔 신호를 개략적으로 나타내는 파형도이다.
도 6은 도 4에 도시된 스테이지 회로 및 스테이지 회로의 연결 단자들의 일 예를 나타내는 도면이다.
도 7은 도 4에 도시된 스테이지 회로를 구체적으로 나타내는 회로도이다.
도 8은 도 7에 도시된 스테이지 회로의 구동 방법을 설명하기 위한 파형도이다.
도 9는 다른 실시예에 따른 스테이지 회로를 나타내는 회로도이다.
도 10은 또 다른 실시예에 따른 스테이지 회로를 나타내는 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함할 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭할 수 있다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명할 수 있다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치는 표시부(100), 스캔 구동부(200), 데이터 구동부(300), 발광 구동부(400), 및 타이밍 제어부(500)를 포함할 수 있다.
표시부(100)는 영상을 표시할 수 있다. 표시부(100)는 표시 패널로 구현될 수 있다. 표시부(100)는 유기발광소자(organic light-emitting device, OLED)와 같은 다양한 디스플레이 소자를 구비할 수 있다. 이하에서는 편의상 디스플레이 소자로서 유기발광소자를 구비하는 표시 장치(10)에 대해 설명할 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니며, 액정 표시 장치(Liquid crystal display device, LCD), 전기 영동 표시 장치(Electrophoretic display, EPD), 무기 발광 표시 장치 등 다양한 방식의 디스플레이 장치에 적용될 수 있다.
표시부(100)는 데이터 라인들(DL1 내지 DLm, 단, m은 양의 정수), 제1 스캔 라인들(SPL1 내지 SPLn, 단, n는 양의 정수), 제2 스캔 라인들(SNL1 내지 SNLn), 발광 제어 라인들(EL1 내지 ELn), 및 화소(PX)를 포함할 수 있다.
화소(PX)는 데이터 라인들(DL1 내지 DLm), 제1 스캔 라인들(SPL1 내지 SPLn), 제2 스캔 라인들(SNL1 내지 SNLn), 및 발광 제어 라인들(EL1 내지 ELn)과 각각 접속할 수 있다. 화소(PX)는 데이터 라인들(DL1 내지 DLm)을 통해 전달된 데이터 신호에 대응하여 소정 휘도의 빛을 외부로 방출 또는 공급할 수 있다.
다만, 화소(PX)가 이에 제한되는 것은 아니며, 예를 들어, 화소(PX)는 인접한 행들에 대응하는 제1 및 제2 스캔 라인들(예를 들어, 화소(PX)가 포함된 행의 이전 행에 대응하는 제1 및 제2 스캔 라인들 및 이후 행에 대응하는 제1 및 제2 스캔 라인들)과 전기적으로 연결될 수 있다.
또한, 도시되지 않았으나, 화소(PX)는 제1 전원 라인 및 제2 전원 라인과 전기적으로 연결되어, 제1 전원(VDD) 및 제2 전원(VSS)의 전압을 공급받을 수 있다. 여기서, 제1 전원(VDD) 및 제2 전원(VSS)은 화소(PX) 및 구동부들(200, 300, 400)의 구동에 필요한 전원들일 수 있다. 제1 전원(VDD)은 하이 레벨의 전압을 공급하고, 제2 전원(VSS)은 로우 레벨의 전압을 공급할 수 있다. 또한, 화소(PX)는 초기화 전원 라인과 전기적으로 연결되어, 초기화 전원(VINT)을 더 공급받을 수 있다.
화소(PX)의 구체적인 구성 및 동작에 대해서는 도 2 및 도 3을 참조하여 후술하기로 할 수 있다.
스캔 구동부(200)는 게이트 제어 신호(GCS)에 기초하여 제1 스캔 신호 및 제2 스캔 신호를 생성하고, 제1 및 제2 스캔 신호들을 제1 스캔 라인들(SPL1 내지 SPLn) 및 제2 스캔 라인들(SNL1 내지 SNLn)에 제공할 수 있다.
스캔 구동부(200)는 복수의 스테이지 회로들을 포함할 수 있고, 각각의 스테이지 회로들은 제1 스캔 라인들(SPL1 내지 SPLn)에 대한 제1 스캔 신호들 및 제2 스캔 라인들(SNL1 내지 SNLn)에 대한 제2 스캔 신호들을 제공할 수 있다.
제1 스캔 라인들(SPL1 내지 SPLn)에 제공되는 제1 스캔 신호들은 로우 레벨(low level)의 펄스를 포함하는 스캔 신호이고, 제2 스캔 라인들(SNL1 내지 SNLn)에 제공되는 제2 스캔 신호들은 하이 레벨(high level)의 펄스를 포함하는 스캔 신호일 수 있다.
예를 들어, N형 트랜지스터의 게이트 전극에 제1 스캔 신호가 공급되는 경우, N형 트랜지스터가 턴-온될 수 있다. 여기서 N형 트랜지스터의 소스 전극에 게이트 전극 대비 충분히 낮은 레벨의 전압이 인가되어 있음을 가정할 수 있다. 상술한 N형 트랜지스터는 NMOS(N-type metal oxide semiconductor)일 수 있다. 또한, P형 트랜지스터의 게이트 전극에 제2 스캔 신호가 공급되는 경우, P형 트랜지스터가 턴-온될 수 있다. 여기서 P형 트랜지스터의 소스 전극에 게이트 전극 대비 충분히 높은 레벨의 전압이 인가되어 있음을 가정할 수 있다. 상술한 P형 트랜지스터는 PMOS(P-type metal oxide semiconductor)일 수 있다.
게이트 제어 신호(GCS)는 스캔 구동부(200)의 동작을 제어하는 신호이며, 게이트 스타트 펄스(Gate Start Pulse)(또는, 스캔 시작 신호) 및 하나 이상의 게이트 시프트 클럭(Gate Shift Clock)을 포함할 수 있다. 게이트 스타트 펄스는 제1 스캔 신호들 및 제2 스캔 신호들의 시작 타이밍을 제어하고, 게이트 시프트 클럭은 게이트 스타트 펄스를 시프트시키기 위한 하나 이상의 클럭 신호를 의미할 수 있다.
스캔 구동부(200)는 시프트 레지스터(shift register)로 구현될 수 있으나 이에 한정되는 것은 아니다. 스캔 구동부(200)는 표시부(100)의 일 영역(또는, 표시 패널의 일 영역) 상에 직접 형성되거나, 집적 회로로 구현되고 연성 회로 기판에 실장되어 표시부(100)와 연결될 수도 있다.
데이터 구동부(300)는 영상 데이터(DATA2) 및 데이터 제어 신호(DCS)에 기초하여 데이터 신호를 생성하고, 데이터 신호를 화소행 단위로 데이터 라인들(DL1 내지 DLm)에 제공할 수 있다. 여기서, 데이터 제어 신호(DCS)는 데이터 구동부(300)의 동작을 제어하는 신호이며, 로드 신호, 데이터 개시 신호, 데이터 클럭 신호 등을 포함할 수 있다.
발광 구동부(400)는 발광 제어 신호(ECS)에 기초하여 발광 신호를 생성하고, 발광 신호를 발광 제어 라인들(EL1 내지 ELn)에 제공할 수 있다. 예를 들어, 발광 구동부(400)는 발광 제어 라인들(EL1 내지 ELn)에 순차적으로 턴-오프 레벨의 펄스를 갖는 발광 신호들을 제공할 수 있다. 발광 구동부(400)는 시프트 레지스터로 구현될 수 있으나, 이에 한정되는 것은 아니다.
타이밍 제어부(500)는 외부(예를 들어, 그래픽 프로세서)로부터 입력 영상 데이터(DATA1)(예를 들어, RGB 데이터) 및 입력 제어 신호들을 수신할 수 있다. 입력 영상 데이터(DATA1)는 각 화소(PX)들에 대응하는 계조 값들을 포함할 수 있다. 입력 제어 신호들은 수직 동기 신호(vertical synchronization signal, Vsync)와 수평 동기 신호(horizontal synchronization signal, Hsync), 메인 클럭 신호(MCLK), 데이터 인에이블 신호(DE) 등을 포함할 수 있다.
수직 동기 신호(Vsync)는 복수의 펄스들을 포함할 수 있고, 각각의 펄스들이 발생하는 시점을 기준으로 이전 프레임 기간이 종료되고 현재 프레임 기간이 시작됨을 가리킬 수 있다. 수직 동기 신호(Vsync)의 인접한 펄스들 간의 간격이 1 프레임 기간(1FP, 도 3 참조)에 해당할 수 있다.
수평 동기 신호(Hsync)는 복수의 펄스들을 포함할 수 있고, 각각의 펄스들이 발생하는 시점을 기준으로 이전 수평 기간(horizontal period)이 종료되고 새로운 수평 기간이 시작됨을 가리킬 수 있다. 수평 동기 신호(Hsync)의 인접한 펄스들 간의 간격이 1 수평 기간(1H, 도 5 참조)에 해당할 수 있다.
타이밍 제어부(500)는 입력 영상 데이터(DATA1)에 기초하여 영상 데이터(DATA2)를 생성하고, 입력 제어 신호들에 기초하여 게이트 제어 신호(GCS), 데이터 제어 신호(DCS), 발광 제어 신호(ECS)를 생성할 수 있다. 타이밍 제어부(500)는 게이트 제어 신호(GCS)를 스캔 구동부(200)에 제공할 수 있고, 데이터 제어 신호(DCS) 및 영상 데이터(DATA2)를 데이터 구동부(300)에 제공할 수 있으며, 발광 제어 신호(ECS)를 발광 구동부(400)에 제공할 수 있다.
도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 도면이다.
도 2를 참조하면, 일 실시예에 따른 화소(PXij)는 제1 내지 제7 트랜지스터들(M1, M2, M3, M4, M5, M6, M7), 스토리지 커패시터(Cst), 및 발광 소자(LD)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전극이 제2 트랜지스터(M2)의 제1 전극에 연결되고, 제2 전극이 제3 트랜지스터(M3)의 제1 전극에 연결되며, 게이트 전극이 제3 트랜지스터(M3)의 제2 전극에 연결될 수 있다. 제1 트랜지스터(M1)는 구동 트랜지스터로 명명될 수도 있다.
제2 트랜지스터(M2)는 제1 전극이 제1 트랜지스터(M1)의 제1 전극에 연결되고, 제2 전극이 데이터 라인(DLj)에 연결되며, 게이트 전극이 제1 스캔 라인(SPLi)에 연결될 수 있다. 제2 트랜지스터(M2)는 스캔 트랜지스터로 명명될 수도 있다.
제3 트랜지스터(M3)는 제1 전극이 제1 트랜지스터(M1)의 제2 전극에 연결되고, 제2 전극이 제1 트랜지스터(M1)의 게이트 전극에 연결되며, 게이트 전극이 제2 스캔 라인(SNLi)에 연결될 수 있다. 제3 트랜지스터(M3)는 다이오드 연결 트랜지스터로 명명될 수도 있다.
제4 트랜지스터(M4)는 제1 전극이 스토리지 커패시터(Cst)의 제2 전극에 연결되고, 제2 전극이 초기화 전원 라인(VINTL)에 연결되며, 게이트 전극이 전단 제2 스캔 라인(SNLi-1)에 연결될 수 있다. 전단 제2 스캔 라인(SNLi-1)은 이전 화소행에 제2 스캔 신호를 제공하는 라인일 수 있다. 제4 트랜지스터(M4)는 게이트 초기화 트랜지스터로 명명될 수 있다.
제5 트랜지스터(M5)는 제1 전극이 제1 전원 라인(VDDL)에 연결되고, 제2 전극이 제1 트랜지스터(M1)의 제1 전극에 연결되며, 게이트 전극이 발광 제어 라인(ELi)에 연결될 수 있다. 제5 트랜지스터(M5)는 제1 발광 제어 트랜지스터로 명명될 수 있다.
제6 트랜지스터(M6)는 제1 전극이 제1 트랜지스터(M1)의 제2 전극에 연결되고, 제2 전극이 발광 소자(LD)의 애노드 전극에 연결되며, 게이트 전극이 발광 제어 라인(ELi)에 연결될 수 있다. 제6 트랜지스터(M6)는 제2 발광 제어 트랜지스터로 명명될 수 있다.
제7 트랜지스터(M7)는 제1 전극이 발광 소자(LD)의 애노드 전극에 연결되고, 제2 전극이 초기화 전원 라인(VINTL)에 연결되며, 게이트 전극이 후단 제1 스캔 라인(SPLi+1)에 연결될 수 있다. 후단 제1 스캔 라인(SPLi+1)은 이후 화소행에 제1 스캔 신호를 제공하는 라인일 수 있다. 제7 트랜지스터(M7)는 애노드 초기화 트랜지스터로 명명될 수 있다.
스토리지 커패시터(Cst)는 제1 전극이 제1 전원 라인(VDDL)에 연결되고, 제2 전극이 제1 트랜지스터(M1)의 게이트 전극에 연결될 수 있다.
발광 소자(LD)는 애노드 전극이 제6 트랜지스터(M6)의 제2 전극에 연결되고, 캐소드 전극이 제2 전원 라인(VSSL)에 연결될 수 있다. 제2 전원 라인(VSSL)에 인가된 전압은 제1 전원 라인(VDDL)에 인가된 전압보다 낮게 설정될 수 있다.
발광 소자(LD)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode), 퀀텀-닷 발광 다이오드(quantum-dot light emitting diode) 등일 수 있다.
제1, 제2, 제5, 제6, 및 제7 트랜지스터들(M1, M2, M5, M6, M7)은 P형 트랜지스터일 수 있다. 제1, 제2, 제5, 제6, 및 제7 트랜지스터들(M1, M2, M5, M6, M7)의 채널들은 폴리 실리콘(poly silicon)으로 구성될 수 있다. 예컨대, 폴리 실리콘 트랜지스터는 LTPS(low temperature poly silicon) 트랜지스터일 수 있다. 폴리 실리콘 트랜지스터는 높은 전자 이동도를 가질 수 있으며, 이에 따른 빠른 구동 특성을 갖는다.
제3 및 제4 트랜지스터들(M3, M4)은 N형 트랜지스터들일 수 있다. 제3 및 제4 트랜지스터들(M3, M4)의 채널들은 산화물 반도체(oxide semiconductor)로 구성될 수도 있다. 산화물 반도체 트랜지스터는 저온 공정이 가능하고, 폴리 실리콘에 비하여 낮은 전하 이동도를 가질 수 있다. 이에 따라 산화물 반도체 트랜지스터는 턴-오프 상태에서 발생하는 누설 전류 량이 폴리 실리콘 트랜지스터들에 비해 작을 수 있다.
몇몇 실시예에서, 제7 트랜지스터(M7)의 게이트 전극에는 후단 제1 스캔 라인(SPLi+1)이 아닌, 제1 스캔 라인(SPLi)이 연결될 수 있다.
또한, 몇몇 실시예에서, 제7 트랜지스터(M7)가 폴리 실리콘이 아닌 산화물 반도체 트랜지스터로 구성될 수도 있다. 즉, 제7 트랜지스터(M7)는 N형 트랜지스터일 수 있다. 이때, 제7 트랜지스터(M7)의 게이트 전극에는 후단 제1 스캔 라인(SPLi+1)을 대체하여 제2 스캔 라인(SNLi) 및 전단 제2 스캔 라인(SNLi-1) 중 하나가 연결될 수 있다.
도 3은 도 2에 예시된 화소의 구동 방법을 설명하는 도면이다.
도 2 및 도 3을 참조하면, 프레임 기간(1FP)은 데이터 기입 기간(WP) 및 발광 기간(EP)을 포함할 수 있다.
우선, 데이터 기입 기간(WP) 동안 발광 제어 라인(ELi)으로 턴-오프 레벨(하이 레벨)의 발광 신호(EM)가 공급될 수 있다. 따라서, 데이터 기입 기간(WP) 동안 제5 및 제6 트랜지스터들(M5, M6)은 턴-오프 상태일 수 있다.
다음으로, 전단 제2 스캔 라인(SNLi-1)으로 턴-온 레벨(하이 레벨)의 전단 제2 스캔 신호(SN-1)가 공급될 수 있다. 이에 따라, 제4 트랜지스터(M4)가 턴-온되고, 제1 트랜지스터(M1)의 게이트 전극과 초기화 전원 라인(VINTL)이 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극의 전압은 초기화 전원 라인(VINTL)의 초기화 전압으로 초기화되고, 스토리지 커패시터(Cst)에 의해 유지될 수 있다. 초기화 전원 라인(VINTL)의 초기화 전압은 제1 전원 라인(VDDL)의 전압보다 충분히 낮은 전압일 수 있다. 예를 들어, 초기화 전압은 제2 전원 라인(VSSL)의 전압과 동일하거나 제2 전원 라인(VSSL)의 전압보다 낮은 레벨의 전압일 수 있다. 따라서, 제1 트랜지스터(M1)가 턴-온될 수 있다.
다음으로, 제1 스캔 라인(SPLi)으로 턴-온 레벨(예컨대, 로우 레벨)의 제1 스캔 신호(SP)가 공급되고, 제2 스캔 라인(SNLi)으로 턴-온 레벨(하이 레벨)의 제2 스캔 신호(SN)가 공급될 수 있다. 이에 따라, 제1 스캔 라인(SPLi) 및 제2 스캔 라인(SNLi)에 대응하는 제2 및 제3 트랜지스터들(M2, M3)이 턴-온될 수 있다. 데이터 라인(DLj)에 인가된 데이터 전압은 제2, 제1, 및 제3 트랜지스터들(M2, M1, M3)을 통해서, 스토리지 커패시터(Cst)에 기입될 수 있다. 즉, 화소(PXij)의 계조 값에 대응하는 데이터 전압이 스토리지 커패시터(Cst)에 기입될 수 있다. 이때, 스토리지 커패시터(Cst)에 기입된 데이터 전압은 제1 트랜지스터(M1)의 문턱 전압의 감소분이 반영된 전압일 수 있다.
마지막으로, 후단 제1 스캔 라인(SPLi+1)으로 턴-온 레벨(예컨대, 로우 레벨)의 후단 제1 스캔 신호(SP+1)가 공급되고, 제7 트랜지스터(M7)가 턴-온될 수 있다. 이에 따라, 발광 소자(LD)의 애노드 전극의 전압이 초기화될 수 있다.
이 후, 데이터 기입 기간(WP)이 종료되면, 발광 신호(EM)가 턴-온 레벨(예컨대, 로우 레벨)이 될 수 있고, 발광 기간(EP)이 시작될 수 있다. 턴-온 레벨의 발광 신호(EM)에 따라 제5 및 제6 트랜지스터들(M5, M6)이 턴-온 상태가 될 수 있다. 이에 따라, 제1 전원 라인(VDDL), 제5, 제1, 및 제6 트랜지스터들(M5, M1, M6), 발광 소자(LD), 및 제2 전원 라인(VSSL)으로 연결되는 구동 전류 경로가 형성되고, 구동 전류가 흐를 수 있다. 구동 전류 량은 스토리지 커패시터(Cst)에 저장된 데이터 전압에 대응할 수 있다. 이때, 구동 전류는 제1 트랜지스터(M1)를 거쳐 흐르므로, 제1 트랜지스터(M1)의 문턱 전압의 감소분이 반영될 수 있다. 이에 따라, 스토리지 커패시터(Cst)에 저장된 데이터 전압에 반영된 문턱 전압의 감소분과 구동 전류에 반영된 문턱 전압의 감소분이 서로 상쇄되므로, 제1 트랜지스터(M1)의 문턱 전압 값과 무관하게 데이터 라인(DLj)을 통해 공급된 데이터 전압에 대응하는 구동 전류가 흐를 수 있다. 즉, 발광 기간(EP)에서 상술한 구동 전류 량에 따라, 발광 소자(LD)는 목적하는 휘도로 발광할 수 있다.
본 실시예에서는, 설명의 편의상 각각의 스캔 신호들이 1개의 펄스를 포함하는 것으로 설명되었지만, 다른 실시예에서는 각각의 주사 신호들이 복수의 펄스들을 포함할 수도 있다. 이러한 경우, 제1 트랜지스터(M1)에 목적하는 데이터 전압이 기입되기 전에 온-바이어스 전압을 인가하는 과정이 포함될 수 있으며, 화소(PXij)의 히스테리시스 현상이 개선될 수 있다.
도 4는 일 실시예에 따른 스캔 구동부를 개략적으로 나타내는 도면이다. 도 5는 도 4에 도시된 스캔 구동부의 스캔 신호를 개략적으로 나타내는 파형도이다.
도 4 및 도 5를 참조하면, 일 실시예에 따른 스캔 구동부(200)는 복수의 스테이지 회로들(ST1 내지 STn)을 포함할 수 있다. 각각의 스테이지 회로들(ST1 내지 STn)은 대응하는 클럭 라인들(CLK1 내지 CLK4) 및 전단 스캔 라인(또는, 캐리 라인)에 연결될 수 있다. 다만, 첫 번째 스테이지 회로(ST1)는 전단 스캔 라인이 존재하지 않으므로, 스캔 개시 라인과 연결될 수 있다.
또한, 스테이지 회로들(ST1 내지 STn)은 시프트 레지스터 형태로 서로 연결될 수 있다. 스테이지 회로들(ST1 내지 STn) 각각은 제1 스캔 라인들(SPL1 내지 SPLn) 및 제2 스캔 라인들(SNL1 내지 SNLn)과 연결되며, 개시 신호에 대응하여 제1 스캔 라인들(SPL1 내지 SPLn) 및 제2 스캔 라인들(SNL1 내지 SNLn)로 제1 스캔 신호들(SP1 내지 SPn) 및 제2 스캔 신호들(SN1 내지 SNn)을 공급할 수 있다. 여기서, 개시 신호는 스캔 시작 신호(FLM) 또는 이전단 스테이지 회로의 제1 스캔 신호일 수 있다.
예컨대, 첫 번째 스테이지 회로(ST1)는 스캔 시작 신호(FLM)에 대응하여 자신과 접속된 제1 스캔 라인(SPL1) 및 제2 스캔 라인(SNL1)으로 제1 스캔 신호(SP1) 및 제2 스캔 신호(SN1)를 공급할 수 있다. 나머지 스테이지 회로들(ST2 내지 STn)은 전단 스테이지 회로로부터 공급되는 캐리 신호(CR1 내지 CRn-1)에 대응하여 자신과 접속된 제1 스캔 라인들(SPL2 내지 SPLn) 및 제2 스캔 라인들(SNL2 내지 SNLn)로 제1 스캔 신호들(SP1 내지 SPn) 및 제2 스캔 신호들(SN2 내지 SNn)을 순차적으로 공급할 수 있다. 캐리 신호들(CR1 내지 CRn-1)은 각각 전단 스테이지 회로에서 출력된 제1 스캔 신호들(SP1 내지 SPn-1)에 해당할 수 있다.
스테이지 회로들(ST1 내지 STn) 각각은 스캔 구동부(200)로 공급되는 4개의 클럭 신호들(CLK1 내지 CLK4) 중 세 개의 클럭 신호를 공급받을 수 있다.
예를 들어, 홀수 번째 스테이지 회로들(ST1, ...)은 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)를 공급받고, 짝수 번째 스테이지 회로들(ST2, ...)은 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제4 클럭 신호(CLK4)를 공급받을 수 있다. 즉, 제3 클럭 신호(CLK3)는 홀수 번째 스테이지 회로들(ST1, ...)로 공급될 수 있고, 제4 클럭 신호(CLK4)는 짝수 번째 스테이지 회로들(ST2, ...)로 공급될 수 있다.
제1 클럭 신호(CLK1) 내지 제4 클럭 신호(CLK4)는 도 5에 도시된 바와 같이 하이 레벨 및 로우 레벨을 반복하는 구형파 신호이며, 서로 동일한 주기로 설정될 수 있다.
제1 클럭 신호(CLK1) 내지 제4 클럭 신호(CLK4)는 2 수평 기간(2H)의 주기로 설정될 수 있다. 제1 클럭 신호(CLK1) 내지 제4 클럭 신호(CLK4)는 한 주기의 기간 동안, 하이 레벨 및 로우 레벨이 서로 상이한 폭을 갖도록 설정될 수 있다. 일 예로, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 로우 레벨이 하이 레벨보다 좁은 폭을 갖도록 설정될 수 있다. 즉, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 로우 레벨의 펄스를 포함할 수 있다. 또한, 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)는 하이 레벨이 로우 레벨보다 좁은 폭을 갖도록 설정될 수 있다. 즉, 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)는 하이 레벨의 펄스를 포함할 수 있다.
한편, 제3 클럭 신호(CLK3)는 제2 클럭 신호(CLK2)를 반전한 신호로 설정될 수 있다. 예를 들어, 제2 클럭 신호(CLK2)가 로우 레벨을 가질 때, 제3 클럭 신호(CLK3)는 하이 레벨을 가질 수 있고, 제2 클럭 신호(CLK2)가 하이 레벨을 가질 때, 제3 클럭 신호(CLK3)는 로우 레벨을 가질 수 있다. 또한, 제4 클럭 신호(CLK4)는 제1 클럭 신호(CLK1)를 반전한 신호로 설정될 수 있다. 이 경우, 제1 클럭 신호(CLK1)의 로우 레벨은 제3 클럭 신호(CLK3)의 로우 레벨과 적어도 일부가 중첩할 수 있고, 제2 클럭 신호(CLK2)의 로우 레벨은 제4 클럭 신호(CLK4)의 로우 레벨과 적어도 일부가 중첩할 수 있다.
다만, 제1 내지 제4 클럭 신호들(CLK1 내지 CLK4)은 상술한 바에 한정되는 것은 아니고, 다양한 주기 및 듀티비(duty ratio)를 가지도록 설정될 수도 있다.
도 5 및 도 6에 도시된 바와 같이, 첫 번째 스테이지 회로(ST1)는 스캔 시작 신호(FLM)에 대응하여 1 수평 기간(1H) 후 제2 클럭 신호(CLK2)를 제1 스캔 신호(SP1)로 출력할 수 있고, 제3 클럭 신호(CLK3)를 제2 스캔 신호(SN1)로 출력할 수 있다. 이와 함께, 첫 번째 스테이지 회로(ST1)는 캐리 신호(CR1)인 제1 스캔 신호(SP1)를 다음 스테이지 회로(ST2)로 공급할 수 있다.
두 번째 스테이지 회로(ST2)는 캐리 신호(CR1)에 대응하여 1 수평 기간(1H) 후 제1 클럭 신호(CLK1)를 제1 스캔 신호(SP2)로 출력할 수 있고, 제4 클럭 신호(CLK4)를 제2 스캔 신호(SN2)로 출력할 수 있다. 이와 함께, 두 번째 스테이지 회로(ST2)는 캐리 신호(CR2)인 제1 스캔 신호(SP2)를 다음 스테이지 회로로 공급할 수 있고, 이하의 스테이지 회로들에서도 전술한 과정을 반복하여 제1 스캔 신호들 및 제2 스캔 신호들을 출력할 수 있다. 즉, 스테이지 회로들(ST1 내지 STn)로부터 출력되는 제1 스캔 신호들(SP1 내지 SPn) 및 제2 스캔 신호들(SN1 내지 SNn)은 각각 1 수평 기간(1H)의 주기로 출력될 수 있다.
도 6은 도 4에 도시된 스테이지 회로 및 스테이지 회로의 연결 단자들의 일 예를 나타내는 도면이다. 도 6에서는 설명의 편의상 제k 스테이지 회로(STk) 및 제k+1 스테이지 회로(STk+1)를 도시하기로 할 수 있다. 여기서, 제k 스테이지 회로(STk)는 홀수 번째 스테이지 회로이고, 제k+1 스테이지 회로(STk+1)는 짝수 번째 스테이지 회로일 수 있다. 이하에서는, 제k 스테이지 회로(STk)를 중심으로 설명하되, 제k+1 스테이지 회로(STk+1)는 제k 스테이지 회로(STk)와 실질적으로 동일하거나 유사할 수 있는 바, 일부 차이점에 대해 설명할 수 있다.
도 6을 참조하면, 일 실시예에 따른 스테이지 회로(STk, STk+1)는 제1 서브 스테이지 회로부(STPk, STPk+1) 및 제2 서브 스테이지 회로부(STNk, STNk+1)를 포함할 수 있다. 또한, 스테이지 회로(STk, STk+1)는 제1 입력 단자(201), 제2 입력 단자(202), 제3 입력 단자(203), 제4 입력 단자(204), 제1 출력 단자(205), 제2 출력 단자(206), 제1 전원 입력 단자(207), 및 제2 전원 입력 단자(208)를 포함할 수 있다.
구체적으로, 제1 서브 스테이지 회로부(STPk, STPk+1)는 제1 입력 단자(201), 제2 입력 단자(202), 제3 입력 단자(203), 제1 출력 단자(205), 제1 전원 입력 단자(207), 및 제2 전원 입력 단자(208)를 포함할 수 있다.
또한, 제2 서브 스테이지 회로부(STNk, STNk+1)는 제3 입력 단자(203), 제4 입력 단자(204), 제2 출력 단자(206), 제1 전원 입력 단자(207), 및 제2 전원 입력 단자(208)를 포함할 수 있다.
제1 서브 스테이지 회로부(STPk)의 제1 입력 단자(201)는 이전 스테이지 회로로부터 제1 스캔 신호(SPk-1)를 공급받을 수 있다. 이 때, 제k 스테이지 회로(STk)가 첫 번째 스테이지 회로(도 4의 ST1)로 설정되는 경우, 제1 입력 단자(201)에는 스캔 시작 신호(FLM)가 공급될 수 있다.
한편, 다음 행에 위치한 제1 서브 스테이지 회로부(STPk+1)의 제1 입력 단자(201)는 캐리 신호(CRk)를 공급받을 수 있다. 캐리 신호(CRk)는 이전 행에 위치한 제1 서브 스테이지 회로부(STPk)로부터 출력된 제1 스캔 신호(SPk)일 수 있다.
제2 입력 단자(202)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2) 중 하나를 공급받을 수 있다. 예를 들어, 제k 스테이지 회로(STk)의 제2 입력 단자(202)는 제1 클럭 신호(CLK1)를 공급받을 수 있다. 이 경우, 제k+1 스테이지 회로(STk+1)의 제2 입력 단자(202)는 제2 클럭 신호(CLK2)를 공급받을 수 있다.
제3 입력 단자(203)는 제2 입력 단자(202)에 공급된 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2) 중 다른 하나를 공급받을 수 있다. 예를 들어, 제k 스테이지 회로(STk)의 제2 입력 단자(202)에 제1 클럭 신호(CLK1)가 공급되면, 제3 입력 단자(203)는 제2 클럭 신호(CLK2)를 공급받을 수 있다. 이 경우, 제k+1 스테이지 회로(STk+1)의 제3 입력 단자(203)는 제1 클럭 신호(CLK1)를 공급받을 수 있다.
제2 서브 스테이지 회로부(STNk)의 제4 입력 단자(204)는 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4) 중 하나를 공급받을 수 있다. 예를 들어, 제k 스테이지 회로(STk)의 제4 입력 단자(204)는 제3 클럭 신호(CLK3)를 공급받을 수 있다. 이 경우, 제k+1 스테이지 회로(STk+1)의 제4 입력 단자(204)는 제4 클럭 신호(CLK4)를 공급받을 수 있다.
제1 서브 스테이지 회로부(STPk)의 제1 출력 단자(205)는 제1 스캔 신호(SPk)를 출력할 수 있다. 제1 출력 단자(205)로 출력된 제1 스캔 신호(SPk)는 k 번째 제1 스캔 라인으로 공급될 수 있다. 제1 출력 단자(205)에서 출력된 제1 스캔 신호(SPk)는 로우 레벨의 펄스를 갖는 신호일 수 있다.
제1 서브 스테이지 회로부(STPk)는 제1 출력 단자(205)를 통해 제1 스캔 신호(SPk)를 출력하며, 제1 스캔 신호(SPk)를 캐리 신호(CRk)로 다음 행의 제1 서브 스테이지 회로부(STPk+1)에 제공할 수 있다.
제2 서브 스테이지 회로부(STNk)의 제2 출력 단자(206)는 제2 스캔 신호(SNk)를 출력할 수 있다. 제2 출력 단자(206)로 출력된 제2 스캔 신호(SNk0는 k 번째 제2 스캔 라인으로 공급될 수 있다. 제2 출력 단자(206)에서 출력된 제2 스캔 신호(SNk)는 하이 레벨의 펄스를 갖는 신호일 수 있다.
제1 전원 입력 단자(207)는 제1 전원(VDD)에 접속되고, 제2 전원 입력 단자(208)는 제2 전원(VSS)에 접속될 수 있다. 상술한 바와 같이, 제1 전원(VDD)은 하이 레벨의 전압을 공급하고, 제2 전원(VSS)은 로우 레벨의 전압을 공급할 수 있다.
예컨대, 스캔 구동부(200)의 스테이지들(STk, STk+1)이 P형 트랜지스터를 포함할 경우, 제1 전원(VDD)의 전압은 게이트 오프 전압으로 설정되고, 제2 전원(VSS)의 전압은 게이트 온 전압으로 설정될 수 있다.
또한, 실시예들에서 클럭 신호들(CLK1 내지 CLK4)의 하이 레벨은 게이트 오프 전압(예컨대, 제1 전원(VDD)의 전압)으로 설정되고, 로우 레벨은 게이트 온 전압(예컨대, 제2 전원(VSS)의 전압)으로 설정될 수 있다.
한편, 제1 서브 스테이지 회로부(STPk)는 입력 단자들(201, 202, 203)을 통해 공급된 신호들과 전원 입력 단자들(207, 208)을 통해 공급된 전원을 기초로 제1 동작 신호(OS1) 및 제2 동작 신호(OS2)를 생성할 수 있다. 상술한 제1 스캔 신호(SPk)는 제1 동작 신호(OS1) 및 제2 동작 신호(OS2)를 기초로 출력될 수 있다.
제1 서브 스테이지 회로부(STPk)는 제1 동작 신호(OS1) 및 제2 동작 신호(OS2)에 대응하여 제1 출력 단자(205)로 제1 스캔 신호(SPk)를 출력할 수 있다. 또한, 제2 서브 스테이지 회로부(STNk)는 제1 서브 스테이지 회로부(STPk)로부터 제1 동작 신호(OS1) 및 제2 동작 신호(OS2)를 제공받을 수 있고, 제공된 제1 동작 신호(OS1) 및 제2 동작 신호(OS2)를 기초로 제2 출력 단자(206)로 제2 스캔 신호(SNk)를 출력할 수 있다. 도 7 및 도 8을 참조하여 제1 동작 신호(OS1) 및 제2 동작 신호(OS2)에 대해 구체적으로 설명할 수 있다.
도 7은 도 4에 도시된 스테이지 회로를 구체적으로 나타내는 회로도이다. 이후, 설명의 편의성을 위하여 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 공급된다는 것은 게이트 온 전압(예를 들어, 로우 레벨 전압)이 공급되는 것을 의미하고, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 공급되지 않는다는 것은 게이트 오프 전압(예를 들어, 하이 레벨 전압)이 공급되는 것을 의미하기로 할 수 있다. 또한, 제3 클럭 신호(CLK3)가 공급된다는 것은 게이트 오프 전압(예를 들어, 하이 레벨 전압)이 공급되는 것을 의미하고, 제3 클럭 신호(CLK3)가 공급되지 않는다는 것은 게이트 온 전압(예를 들면, 로우 레벨 전압)이 공급되는 것을 의미하기로 할 수 있다.
도 7을 참조하면, 도 4의 스캔 구동부(200)의 첫 번째 스테이지 회로(ST1)가 예시적으로 도시될 수 있다. 도 4의 다른 스테이지 회로들(ST2 내지 STn)은 첫 번째 스테이지 회로(ST1)와 실질적으로 동일한 구성을 가질 수 있으므로, 중복된 설명은 생략할 수 있다.
스테이지 회로(ST1)는 제1 서브 스테이지 회로부(STP1) 및 제2 서브 스테이지 회로부(STN1)를 포함할 수 있다.
먼저, 제1 서브 스테이지 회로부(STP1)는 제1 구동부(210), 제2 구동부(220), 및 제1 출력부(230)를 포함할 수 있다.
제1 서브 스테이지 회로부(STP1)는 제1 내지 제8 트랜지스터들(TP1 내지 TP8)을 포함할 수 있고, 제1 및 제2 커패시터들(CP1, CP2)을 포함할 수 있다.
제1 서브 스테이지 회로부(STP1)는 제1 입력 단자(201), 제2 입력 단자(202), 제3 입력 단자(203), 제1 전원 입력 단자(207), 및 제2 전원 입력 단자(208)와 연결될 수 있고, 제1 출력 단자(205)를 통해 제1 스캔 신호(SP1)를 출력할 수 있다.
제1 출력부(230)는 제3 입력 단자(203), 제1 전원 입력 단자(207), 및 제1 출력 단자(205)와 접속될 수 있다. 제1 출력부(230)는 제1 노드(NP1) 및 제2 노드(NP2)의 전압에 대응하여 제1 출력 단자(205)로 공급되는 전압을 제어할 수 있다. 예를 들어, 제1 출력부(230)는 제1 노드(NP1) 및 제2 노드(NP2)의 전압에 대응하여 제2 입력 단자(202) 또는 제1 전원 입력 단자(207)를 제1 출력 단자(205)와 전기적으로 접속시킬 수 있다. 이를 위해, 제1 출력부(230)는 제4 트랜지스터(TP4) 및 제5 트랜지스터(TP5)를 구비할 수 있다.
제4 트랜지스터(TP4)는 제1 전원 입력 단자(207)와 제1 출력 단자(205) 사이에 접속될 수 있고, 제4 트랜지스터(TP4)의 게이트 전극은 제1 노드(NP1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(TP4)는 제1 노드(NP1)에 인가되는 전압에 대응하여 제1 전원 입력 단자(207)와 제1 출력 단자(205)의 접속을 제어할 수 있다.
제5 트랜지스터(TP5)는 제1 출력 단자(205)와 제3 입력 단자(203) 사이에 접속될 수 있고, 제5 트랜지스터(TP5)의 게이트 전극은 제2 노드(NP2)에 접속될 수 있다. 이와 같은 제5 트랜지스터(TP5)는 제2 노드(NP2)에 인가되는 전압에 대응하여 제1 출력 단자(205)와 제3 입력 단자(203)의 접속을 제어한할 수 있다. 이와 같은 제1 출력부(230)는 버퍼로 구동될 수 있다. 추가적으로, 제4 트랜지스터(TP4) 및 제5 트랜지스터(TP5)는 복수의 트랜지스터들이 병렬로 접속되어 구성될 수 있다.
제1 구동부(210)는 제1 입력 단자(201), 제2 입력 단자(202), 제3 입력 단자(203), 및 제1 전원 입력 단자(207)와 접속될 수 있다. 제1 구동부(210)는 제1 내지 제3 입력 단자들(201, 202, 203)로 공급되는 신호들에 대응하여 제3 노드(NP3)의 전압을 제어할 수 있다. 이를 위해, 제1 구동부(210)는 제1 내지 제3 트랜지스터들(TP1, TP2, TP3)을 구비할 수 있다.
제1 트랜지스터(TP1)는 제1 입력 단자(201)와 제3 노드(NP3) 사이에 접속되고, 제1 트랜지스터(TP1)의 게이트 전극은 제2 입력 단자(202)에 접속될 수 있다. 이와 같은 제1 트랜지스터(TP1)는 제2 입력 단자(202)로 공급되는 신호에 대응하여 제1 입력 단자(201)와 제3 노드(NP3)의 접속을 제어할 수 있다.
제2 트랜지스터(TP2) 및 제3 트랜지스터(TP3)는 제3 노드(NP3)와 제1 전원 입력 단자(207) 사이에 직렬로 접속될 수 있다. 제2 트랜지스터(TP2)는 제3 트랜지스터(TP3)와 제3 노드(NP3) 사이에 위치할 수 있고, 제2 트랜지스터(TP2)의 게이트 전극은 제3 입력 단자(203)에 접속될 수 있다. 이와 같은 제3 트랜지스터(TP3)는 제3 입력 단자(203)로 공급되는 신호에 대응하여 제3 트랜지스터(TP3)와 제3 노드(NP3)의 접속을 제어할 수 있다.
제3 트랜지스터(TP3)는 제2 트랜지스터(TP2)와 제1 전원 입력 단자(207) 사이에 위치할 수 있고, 제3 트랜지스터(TP3)의 게이트 전극은 제1 노드(NP1)에 접속될 수 있다. 이와 같은 제3 트랜지스터(TP3)는 제1 노드(NP1)의 전압에 대응하여 제2 트랜지스터(TP2)와 제1 전원 입력 단자(207)의 접속을 제어할 수 있다.
제2 구동부(220)는 제2 입력 단자(202), 제1 전원 입력 단자(207), 및 제2 전원 입력 단자(208)에 접속될 수 있다. 제2 구동부(220)는 제2 입력 단자(202) 및 제3 노드(NP3)의 전압에 대응하여 제1 노드(NP1) 및 제2 노드(NP2)의 전압을 제어할 수 있다. 이를 위해, 제2 구동부(220)는 제6 트랜지스터(TP6), 제7 트랜지스터(TP7), 제8 트랜지스터(TP8), 제1 커패시터(CP1) 및 제2 커패시터(CP2)를 구비할 수 있다.
제1 커패시터(CP1)는 제2 노드(NP2)와 제1 출력 단자(205) 사이에 접속될 수 있다. 이와 같은 제1 커패시터(CP1)는 제5 트랜지스터(TP5)의 턴-온 및 턴-오프에 대응하는 전압을 저장할 수 있다.
제2 커패시터(CP2)는 제1 노드(NP1)와 제1 전원 입력 단자(207) 사이에 접속될 수 있다. 이와 같은 제2 커패시터(CP2)는 제1 노드(NP1)에 인가되는 전압을 저장할 수 있다.
제7 트랜지스터(TP7)는 제1 노드(NP1)와 제2 입력 단자(202) 사이에 접속될 수 있고, 제7 트랜지스터(TP7)의 게이트 전극은 제3 노드(NP3)에 접속될 수 있다. 이와 같은 제7 트랜지스터(TP7)는 제3 노드(NP3)의 전압에 대응하여 제1 노드(NP1)와 제2 입력 단자(202)의 접속을 제어할 수 있다.
제8 트랜지스터(TP8)는 제1 노드(NP1)와 제2 전원 입력 단자(208) 사이에 접속될 수 있고, 제8 트랜지스터(TP8)의 게이트 전극은 제2 입력 단자(202)에 접속될 수 있다. 이와 같은 제8 트랜지스터(TP8)는 제2 입력 단자(202)의 신호에 대응하여 제1 노드(NP1)와 제2 전원 입력 단자(208)의 접속을 제어할 수 있다.
제6 트랜지스터(TP6)는 제3 노드(NP3)와 제2 노드(NP2) 사이에 접속될 수 있고, 제6 트랜지스터(TP6)의 게이트 전극은 제2 전원 입력 단자(208)에 접속될 수 있다. 제6 트랜지스터(TP6)의 게이트 전극은 제2 전원 입력 단자(208)를 통해 제2 전원(VSS)과 접속될 수 있고, 턴-온 상태를 유지하면서 제3 노드(NP3) 및 제2 노드(NP2)의 전기적 접속을 유지할 수 있다.
여기서, 제6 트랜지스터(TP6)는 제2 노드(NP2)의 전압에 대응하여 제3 노드(NP3)의 전압 하강 폭을 제한할 수 있다. 즉, 제2 노드(NP2)의 전압이 제1 커패시터(CP1)의 커플링으로 인해 제2 전원(VSS) 보다 낮은 전압으로 하강하더라도 제3 노드(NP3)의 전압은 제2 전원(VSS)에서 제6 트랜지스터(TP6)의 문턱 전압을 감한 전압보다 낮아지지 않는다. 이에 따라, 제3 노드(NP3)의 전압이 유지되므로, 제3 노드(NP3)와 연결된 트랜지스터들에 과도한 바이어스 전압이 인가되는 것이 방지되어 스테이지 회로(ST1)의 신뢰성이 향상될 수 있다.
다음으로, 제2 서브 스테이지 회로부(STN1)는 제3 구동부(240), 제4 구동부(250), 및 제2 출력부(260)를 포함할 수 있다. 제2 서브 스테이지 회로부(STN1)는 제9 내지 제17 트랜지스터들(TN1 내지 TN9)을 포함할 수 있고, 제3 내지 제5 커패시터들(CN1 내지 CN3)을 포함할 수 있다.
제2 서브 스테이지 회로부(STN1)는 제3 입력 단자(203), 제4 입력 단자(204), 제1 전원 입력 단자(207), 및 제2 전원 입력 단자(208)와 연결될 수 있고, 제2 출력 단자(206)를 통해 제2 스캔 신호(SN1)를 출력할 수 있다. 제2 서브 스테이지 회로부(STN1)는 제1 서브 스테이지 회로부(STP1)로부터 제1 동작 신호(OS1) 및 제2 동작 신호(OS2)를 공급받을 수 있다.
제2 출력부(260)는 제4 입력 단자(204), 제2 전원 입력 단자(208), 및 제2 출력 단자(206)와 접속될 수 있다. 제2 출력부(260)는 제4 노드(NN1) 및 제5 노드(NN2)의 전압에 대응하여 제2 출력 단자(206)로 공급되는 전압을 제어할 수 있다. 예를 들어, 제2 출력부(260)는 제4 노드(NN1) 및 제5 노드(NN2)의 전압에 대응하여 제4 입력 단자(204) 또는 제2 전원 입력 단자(208)를 제2 출력 단자(206)와 전기적으로 접속시킬 수 있다. 이를 위해, 제2 출력부(260)는 제15 트랜지스터(TN7), 제16 트랜지스터(TN8), 제17 트랜지스터(TN9), 및 제5 커패시터(CN3)를 구비할 수 있다.
제15 트랜지스터(TN7)는 제4 입력 단자(204)와 제4 노드(NN1) 사이에 접속될 수 있다. 그리고, 제15 트랜지스터(TN7)의 게이트 전극은 제5 노드(NN2)에 접속될 수 있다. 이와 같은 제15 트랜지스터(TN7)는 제5 노드(NN2)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다.
제16 트랜지스터(TN8)는 제4 입력 단자(204)와 제2 출력 단자(206) 사이에 접속될 수 있고, 제16 트랜지스터(TN8)의 게이트 전극은 제4 노드(NN1)에 접속될 수 있다. 이와 같은 제16 트랜지스터(TN8)는 제4 노드(NN1)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 여기서, 제16 트랜지스터(TN8)가 턴-온될 때 제4 입력 단자(204)로 공급되는 제3 클럭 신호(CLK3)의 전압(즉, 하이 레벨 전압)이 제2 스캔 신호(SN1)로 출력될 수 있다.
제17 트랜지스터(TN9)는 제2 출력 단자(206)와 제2 전원 입력 단자(208) 사이에 접속될 수 있다. 그리고, 제17 트랜지스터(TN9)의 게이트 전극은 제5 노드(NN2)에 접속될 수 있다. 이와 같은 제17 트랜지스터(TN9)는 제5 노드(NN2)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다.
제5 커패시터(CN3)는 제4 입력 단자(204)와 제4 노드(NN1) 사이에 접속될 수 있다. 이와 같은 제5 커패시터(CN3)는 제4 노드(NN1)의 전압을 저장할 수 있다.
한편, 제5 노드(NN2)가 로우 레벨 전압으로 설정될 때 제15 트랜지스터(TN7)는 턴-온 상태로 설정될 수 있다. 제15 트랜지스터(TN7)가 턴-온 상태로 설정되면 제4 입력 단자(204)와 제4 노드(NN1)가 전기적으로 접속되고, 이에 따라 제4 노드(NN1)의 전압은 제4 입력 단자(204)의 전압으로 설정될 수 있다. 따라서, 제15 트랜지스터(TN7)가 턴-온 상태로 설정되면 제16 트랜지스터(TN8)의 게이트 전극과 제4 입력 단자(204)에 연결된 제1 전극의 전압이 동일하게 설정되고, 이에 따라 제16 트랜지스터(TN8)는 턴-오프 상태로 설정될 수 있다.
제3 구동부(240)는 제1 서브 스테이지 회로부(STP1)로부터 제1 동작 신호(OS1) 및 제2 동작 신호(OS2)를 공급받을 수 있다. 구체적으로, 제3 구동부(240)의 제7 노드(NN4)는 제1 서브 스테이지 회로부(STP1)의 제1 노드(NP1)와 전기적으로 연결될 수 있고, 제1 노드(NP1)의 전압을 제1 동작 신호(OS1)로서 제공받을 수 있다. 다시 말해서, 제1 노드(NP1)와 제7 노드(NN4)는 전기적으로 서로 동일한 노드일 수 있으며, 전압 값이 서로 동일할 수 있다. 다만, 제1 노드(NP1)와 제7 노드(NN4)의 연결 구조가 이에 한정되는 것은 아니며, 제1 노드(NP1)와 제7 노드(NN4)의 사이에 트랜지스터 또는 커패시터와 같은 다른 회로 소자들이 더 포함될 수도 있다.
또한, 제3 구동부(240)의 제6 노드(NN3)는 제1 서브 스테이지 회로부(STP1)의 제3 노드(NP3)와 전기적으로 연결될 수 있고, 제3 노드(NP3)의 전압을 제2 동작 신호(OS2)로서 제공받을 수 있다. 다시 말해서, 제3 노드(NP3)와 제6 노드(NN3)는 전기적으로 서로 동일한 노드일 수 있으며, 전압 값이 서로 동일할 수 있다. 다만, 제3 노드(NP3)와 제6 노드(NN3)의 연결 구조도 이에 한정되는 것은 아니며, 제3 노드(NP3)와 제6 노드(NN3)의 사이에 트랜지스터 또는 커패시터와 같은 다른 회로 소자들이 더 포함될 수도 있다.
제3 구동부(240)는 제1 전원 입력 단자(207), 제2 전원 입력 단자(208) 및 제3 입력 단자(203)에 접속되며, 제6 노드(NN3), 및 제7 노드(NN4)에 제공된 제1 동작 신호(OS1) 및 제2 동작 신호(OS2)의 전압에 대응하여 제8 노드(NN5)의 전압을 제어할 수 있다. 이를 위하여, 제3 구동부(240)는 제9 트랜지스터(TN1), 제10 트랜지스터(TN2), 제11 트랜지스터(TN3) 및 제3 커패시터(CN1)를 구비할 수 있다.
제9 트랜지스터(TN1)는 제7 노드(NN4)와 제5 노드(NN2) 사이에 접속될 수 있고, 제9 트랜지스터(TN1)의 게이트 전극은 제2 전원 입력 단자(208)에 접속될 수 있다. 이와 같은 제9 트랜지스터(TN1)의 게이트 전극은 제2 전원 입력 단자(208)를 통해 제2 전원(VSS)과 접속될 수 있고, 턴-온 상태를 유지하면서 제7 노드(NN4)와 제5 노드(NN2)의 전기적 접속을 유지할 수 있다.
여기서, 제9 트랜지스터(TN1)는 제5 노드(NN2)의 전압에 대응하여 제7 노드(NN4)의 전압 하강 폭을 제한할 수 있다. 즉, 제5 노드(NN2)의 전압이 제3 커패시터(CN1)의 커플링으로 인해 제2 전원(VSS) 보다 낮은 전압으로 하강하더라도 제7 노드(NN4)의 전압은 제2 전원(VSS)에서 제9 트랜지스터(TN1)의 문턱 전압을 감한 전압보다 낮아지지 않는다. 이에 따라, 제7 노드(NN4)의 전압이 유지되므로, 제7 노드(NN4)와 연결된 트랜지스터들에 과도한 바이어스 전압이 인가되는 것이 방지되어 스테이지 회로(ST1)의 신뢰성이 향상될 수 있다.
제10 트랜지스터(TN2)는 제8 노드(NN5)와 제3 입력 단자(203) 사이에 접속될 수 있다. 이와 같은 제10 트랜지스터(TN2)는 제5 노드(NN2)의 전압에 대응하여 턴-온 또는 턴-오프되면서 제8 노드(NN5)와 제3 입력 단자(203)의 전기적 접속을 제어할 수 있다.
제11 트랜지스터(TN3)는 제1 전원 입력 단자(207)와 제8 노드(NN5) 사이에 접속될 수 있다. 이와 같은 제11 트랜지스터(TN3)는 제6 노드(NN3)의 전압에 대응하여 턴-온 또는 턴-오프되면서 제1 전원 입력 단자(207)와 제8 노드(NN5)의 전기적 접속을 제어할 수 있다.
제3 커패시터(CN1)는 제8 노드(NN5)와 제5 노드(NN2) 사이에 접속될 수 있다. 이와 같은 제3 커패시터(CN1)는 제5 노드(NN2)에 대응되는 전압을 저장할 수 있다.
한편, 제3 구동부(240)에 포함된 제8 노드(NN5)는 제5 노드(NN2)가 로우 레벨 전압으로 설정될 때 제3 입력 단자(203)로부터 제2 클럭 신호(CLK2)를 주기적으로 공급받는다. 제8 노드(NN5)로 제2 클럭 신호(CLK2)가 공급되면 제3 커패시터(CN1)의 커플링에 의하여 제5 노드(NN2)의 전압이 로우 레벨 전압(예컨대, 제2 전원(VSS)의 전압)보다 낮은 전압으로 주기적으로 하락할 수 있다. 이와 같이 제5 노드(NN2)의 전압이 주기적으로 하락하면 제5 노드(NN2)에 접속된 트랜지스터들(TN2, TN7, TN9)의 구동 특성이 향상될 수 있다.
또한, 제3 구동부(240)는 제6 노드(NN3)가 로우 레벨 전압으로 설정될 때 제8 노드(NN5)로 제1 전원(VDD)의 전압을 공급할 수 있다. 제8 노드(NN5)로 제1 전원(VDD)의 전압이 공급되면 제3 커패시터(CN1)의 커플링에 의하여 제5 노드(NN2)의 전압이 안정적으로 유지될 수 있다.
제4 구동부(250)는 제6 노드(NN3)에 접속되며, 제3 입력 단자(203)로 공급되는 제2 클럭 신호(CLK2) 및 제2 전원 입력 단자(208)로 공급되는 제2 전원(VSS)의 전압에 대응하여 제4 노드(NN1)의 전압을 제어할 수 있다. 이를 위하여, 제4 구동부(250)는 제12 트랜지스터(TN4), 제13 트랜지스터(TN5), 제14 트랜지스터(TN6) 및 제4 커패시터(CN2)를 구비할 수 있다.
제12 트랜지스터(TN4)는 제6 노드(NN3)와 제9 노드(NN6) 사이에 접속될 수 있고, 제12 트랜지스터(TN4)의 게이트 전극은 제2 전원 입력 단자(208)에 접속될 수 있다. 이와 같은 제12 트랜지스터(TN4)의 게이트 전극은 제2 전원 입력 단자(208)를 통해 제2 전원(VSS)과 접속될 수 있고, 턴-온 상태를 유지하면서 제6 노드(NN3)와 제9 노드(NN6)의 전기적 접속을 유지할 수 있다.
여기서, 제12 트랜지스터(TN4)는 제9 노드(NN6)의 전압에 대응하여 제6 노드(NN3)의 전압 하강 폭을 제한할 수 있다. 즉, 제9 노드(NN6)의 전압이 제4 커패시터(CN2)의 커플링으로 인해 제2 전원(VSS) 보다 낮은 전압으로 하강하더라도 제6 노드(NN3)의 전압은 제2 전원(VSS)에서 제12 트랜지스터(TN4)의 문턱 전압을 감한 전압보다 낮아지지 않는다. 이에 따라, 제6 노드(NN3)의 전압이 유지되므로, 제6 노드(NN3)와 연결된 트랜지스터들에 과도한 바이어스 전압이 인가되는 것이 방지되어 스테이지 회로(ST1)의 신뢰성이 향상될 수 있다.
제4 커패시터(CN2)는 제9 노드(NN6) 및 제10 노드(NN7) 사이에 접속될 수 있다. 즉, 제4 커패시터(CN2)의 제1 단자는 제9 노드(NN6)에 접속되고, 제2 단자는 제10 노드(NN7)에 접속될 수 있다.
제13 트랜지스터(TN5)는 제10 노드(NN7)와 제3 입력 단자(203) 사이에 접속될 수 있고, 제13 트랜지스터(TN5)의 게이트 전극은 제9 노드(NN6)에 접속될 수 있다. 이와 같은 제13 트랜지스터(TN5)는 제9 노드(NN6)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다.
제14 트랜지스터(TN6)는 제10 노드(NN7)와 제4 노드(NN1) 사이에 접속될 수 있고, 제14 트랜지스터(TN6)의 게이트 전극은 제3 입력 단자(203)에 접속될 수 있다. 이와 같은 제14 트랜지스터(TN6)는 제3 입력 단자(203)로 제2 클럭 신호(CLK2)가 공급될 때 턴-온되어 제10 노드(NN7)와 제4 노드(NN1)를 전기적으로 접속시킬 수 있다.
한편, 상술한 제1 내지 제8 트랜지스터(TP1 내지 TP8)와 제9 내지 제17 트랜지스터(TN1 내지 TN9)는 P형 트랜지스터로 형성될 수 있다.
도 8은 도 7에 도시된 스테이지 회로의 구동 방법을 설명하기 위한 파형도이다. 도 8에서는 설명의 편의를 위하여 첫 번째 스테이지 회로(ST1)를 이용하여 동작과정을 설명하기로 할 수 있다.
도 4, 도 7 및 도 8을 참조하면, 제1 입력 단자(201)로 공급되는 스캔 시작 신호(FLM)는 제2 입력 단자(202)로 공급되는 제1 클럭 신호(CLK1)와 동기되도록 공급될 수 있다. 추가적으로, 스캔 시작 신호(FLM)가 공급될 때 제1 입력 단자(201)는 로우 레벨의 전압(예컨대, 제2 전원(VSS)의 전압)으로 설정되고, 스캔 시작 신호(FLM)가 공급되지 않을 때 제1 입력 단자(201)는 하이 레벨의 전압(예컨대, 제1 전원(VDD)의 전압)으로 설정될 수 있다.
상술한 바와 같이, 스테이지 회로(ST1)의 제1 서브 스테이지 회로부(STP1) 및 제2 서브 스테이지 회로부(STN1)는 각각 제1 스캔 신호(SP1) 및 제2 스캔 신호(SN1)를 출력할 수 있고, 이하에서는 설명의 편의상 제1 서브 스테이지 회로부(STP1) 및 제2 서브 스테이지 회로부(STN1)의 동작을 구분하여 설명하되, 후술할 제1 내지 제6 시점(t1 내지 t6)은 제1 서브 스테이지 회로부(STP1) 및 제2 서브 스테이지 회로부(STN1)의 동작 과정에 공통된 시점들일 수 있다.
먼저, 제1 서브 스테이지 회로부(STP1)의 동작 과정을 상세히 설명하면, 제1 시점(t1)에는 제1 입력 단자(201)로 스캔 시작 신호(FLM)가 공급될 수 있다.
제1 클럭 신호(CLK1)가 공급되면 제1 트랜지스터(TP1) 및 제8 트랜지스터(TP8)가 턴-온될 수 있다. 제1 트랜지스터(TP1)가 턴-온되면 제1 입력 단자(201)와 제3 노드(NP3)가 전기적으로 접속될 수 있다. 여기서, 제6 트랜지스터(TP6)는 대부분의 기간에서 턴-온 상태로 설정되기 때문에 제2 노드(NP2)는 제3 노드(NP3)와 전기적 접속을 유지할 수 있다.
제1 입력 단자(201)와 제3 노드(NP3)가 전기적으로 접속되면 제1 입력 단자(201)로 공급되는 스캔 시작 신호(FLM)에 의하여 제3 노드(NP3)의 전압(VNP3) 및 제2 노드(NP2)의 전압(VNP2)은 로우 레벨로 설정될 수 있다. 제2 노드(NP2) 및 제3 노드(NP3)의 전압들(VNP2, VNP3)이 로우 레벨로 설정되면 제5 트랜지스터(TP5) 및 제7 트랜지스터(TP7)가 턴-온될 수 있다.
제5 트랜지스터(TP5)가 턴-온되면 제3 입력 단자(203)와 제1 출력 단자(205)가 전기적으로 접속될 수 있다. 여기서, 제3 입력 단자(203)는 하이 레벨의 전압으로 설정(즉, 제2 클럭 신호(CLK2)가 공급되지 않음)되고, 이에 따라 제1 출력 단자(205)로도 하이 레벨의 전압이 출력될 수 있다. 제7 트랜지스터(TP7)가 턴-온되면 제2 입력 단자(202)와 제1 노드(NP1)가 전기적으로 접속될 수 있다. 제2 입력 단자(202)로 공급되는 제1 클럭 신호(CLK1)에 따라, 제1 노드(NP1)의 전압(VNP1)은 로우 레벨로 설정될 수 있다.
또한, 제1 클럭 신호(CLK1)가 공급되면 제8 트랜지스터(TP8)가 턴-온될 수 있다. 제8 트랜지스터(TP8)가 턴-온되면 제1 노드(NP1)로 제2 전원 입력 단자(208)의 전압이 공급될 수 있다. 여기서, 제2 전원 입력 단자(208)의 전압은 제2 전원(VSS)의 전압이며 제1 클럭 신호(CLK1)의 로우 레벨 전압과 동일하거나 유사한 전압으로 설정되고, 이에 따라 제1 노드(NP1)는 안정적으로 로우 레벨의 전압을 유지할 수 있다.
제1 노드(NP1)가 로우 레벨의 전압으로 설정되면 제3 트랜지스터(TP3) 및 제4 트랜지스터(TP4)가 턴-온될 수 있다. 제3 트랜지스터(TP3)가 턴-온되면 제1 전원 입력 단자(207)와 제2 트랜지스터(TP2)가 전기적으로 접속될 수 있다. 여기서, 제2 트랜지스터(TP2)가 턴-오프 상태로 설정되기 때문에 제3 트랜지스터(TP3)가 턴-온되더라도 제3 노드(NP3)는 안정적으로 로우 레벨의 전압을 유지할 수 있다. 제4 트랜지스터(TP4)가 턴-온되면 제1 출력 단자(205)로 제1 전원 입력 단자(207)의 전압이 공급될 수 있다. 여기서, 제1 전원 입력 단자(207)의 전압은 제1 전원(VDD)의 전압이며 제3 입력 단자(203)로 공급되는 하이 레벨의 전압과 동일하거나 유사한 전압으로 설정되고, 이에 따라 제1 출력 단자(205)는 안정적으로 하이 레벨의 전압을 유지할 수 있다.
이후, 제2 시점(t2)에서, 스캔 시작 신호(FLM) 및 제1 클럭 신호(CLK1)의 공급이 중단될 수 있다. 제1 클럭 신호(CLK1)의 공급이 중단되면 제1 트랜지스터(TP1) 및 제8 트랜지스터(TP8)가 턴-오프될 수 있다. 이때, 제1 커패시터(CP1)에 저장된 전압에 대응하여 제5 트랜지스터(TP5) 및 제7 트랜지스터(TP7)는 턴-온 상태를 유지할 수 있다. 즉, 제1 커패시터(CP1)에 저장된 전압에 의하여 제2 노드(NP2) 및 제3 노드(NP3)는 로우 레벨의 전압을 유지할 수 있다.
제5 트랜지스터(TP5)가 턴-온 상태를 유지하는 경우 제1 출력 단자(205)와 제3 입력 단자(203)는 전기적 접속을 유지할 수 있다. 제7 트랜지스터(TP7)가 턴-온 상태를 유지하는 경우 제1 노드(NP1)는 제2 입력 단자(202)와 전기적 접속을 유지할 수 있다. 여기서, 제2 입력 단자(202)의 전압은 제1 클럭 신호(CLK1)의 공급 중단에 대응하여 하이 레벨의 전압으로 설정되고, 이에 따라 제1 노드(NP1)도 하이 레벨의 전압으로 설정될 수 있다. 제1 노드(NP1)로 하이 레벨의 전압이 공급되면 제3 트랜지스터(TP3) 및 제4 트랜지스터(TP4)가 턴-오프될 수 있다.
이후, 제3 시점(t3)에서, 제3 입력 단자(203)로 제2 클럭 신호(CLK2)가 공급될 수 있다. 이때, 제5 트랜지스터(TP5)가 턴-온 상태로 설정되기 때문에 제3 입력 단자(203)로 공급된 제2 클럭 신호(CLK2)는 제1 출력 단자(205)로 공급될 수 있다. 이 경우, 제1 출력 단자(205)는 제2 클럭 신호(CLK2)를 턴-온 레벨(예컨대, 로우 레벨)의 제1 스캔 신호(SP1)로서 첫 번째 제1 스캔 라인(SPL1)으로 출력할 수 있다.
한편, 제2 클럭 신호(CLK2)가 제1 출력 단자(205)로 공급되는 경우 제1 커패시터(CP1)의 커플링에 의하여 제2 노드(NP2)의 전압이 제2 전원 입력 단자(208)의 전압보다 낮은 전압으로 하강되고, 이에 따라 제5 트랜지스터(TP5)는 안정적으로 턴-온 상태를 유지할 수 있다.
상술한 바와 같이, 제2 노드(NP2)의 전압(VNP2)이 하강되더라도 제6 트랜지스터(TP6)에 의하여 제3 노드(NP3)의 전압(VNP3)은 제2 전원(VSS)에서 제6 트랜지스터(TP6)의 문턱 전압을 감한 전압보다 낮아지지 않는다.
이후, 제4 시점(t4)에서, 턴-온 레벨의 제1 스캔 신호(SP1)가 출력된 후 제2 클럭 신호(CLK2)의 공급이 중단될 수 있다. 제2 클럭 신호(CLK2)의 공급이 중단되면 제1 출력 단자(205)는 하이 레벨의 전압을 출력할 수 있다. 그리고, 제2 노드(NP2)의 전압(VNP2)은 제1 출력 단자(205)의 하이 레벨의 전압에 대응하여 대략 제2 전원 입력 단자(208)의 전압으로 상승할 수 있다.
이후, 제5 시점(t5)에서, 제1 클럭 신호(CLK1)가 공급될 수 있다. 제1 클럭 신호(CLK1)가 공급되면 제1 트랜지스터(TP1) 및 제8 트랜지스터(TP8)가 턴-온될 수 있다. 제1 트랜지스터(TP1)가 턴-온되면 제1 입력 단자(201)와 제3 노드(NP3)가 전기적으로 접속될 수 있다. 이때, 제1 입력 단자(201)로는 스캔 시작 신호(FLM)가 공급되지 않고, 이에 따라 하이 레벨의 전압으로 설정될 수 있다. 따라서, 제6 트랜지스터(TP6)가 턴-온되면 제3 노드(NP3) 및 제2 노드(NP2)로 하이 레벨의 전압이 공급되고, 이에 따라 제5 트랜지스터(TP5) 및 제7 트랜지스터(TP7)가 턴-오프될 수 있다.
제8 트랜지스터(TP8)가 턴-온되면 제2 전원 입력 단자(208)의 전압이 제1 노드(NP1)로 공급되고, 이에 따라 제3 트랜지스터(TP3) 및 제4 트랜지스터(TP4)가 턴-온될 수 있다. 제4 트랜지스터(TP4)가 턴-온되면 제1 출력 단자(205)로 제1 전원 입력 단자(207)의 전압이 공급될 수 있다. 이후, 제3 트랜지스터(TP3) 및 제4 트랜지스터(TP4)는 제2 커패시터(CP2)에 충전된 전압에 대응하여 턴-온 상태를 유지하고, 이에 따라 제1 출력 단자(205)는 제1 전원 입력 단자(207)의 전압을 안정적으로 공급받는다.
추가적으로, 제6 시점(t6)에서, 제2 클럭 신호(CLK2)가 공급될 때 제2 트랜지스터(TP2)가 턴-온될 수 있다. 이때, 제3 트랜지스터(TP3)가 턴-온 상태로 설정되기 때문에 제3 노드(NP3) 및 제2 노드(NP2)로 제1 전원 입력 단자(207)의 전압이 공급될 수 있다. 이 경우, 제5 트랜지스터(TP5) 및 제7 트랜지스터(TP7)는 안정적으로 턴-오프 상태를 유지할 수 있다.
다음으로, 제2 서브 스테이지 회로부(STN1)의 동작 과정을 상세히 설명한다. 제9 트랜지스터(TN1) 및 제12 트랜지스터(TN4)의 게이트 전극은 제2 전원 입력 단자(208)와 연결될 수 있으며, 대부분의 기간동안 턴-온 상태이므로, 특별한 경우를 제외하고 제9 및 제12 트랜지스터들(TN1, TN4)에 대한 구체적인 설명은 생략한다.
상술한 바와 같이, 제2 서브 스테이지 회로부(STN1)는 제1 서브 스테이지 회로부(STP1)로부터 제1 동작 신호(OS1) 및 제2 동작 신호(OS2)를 공급받을 수 있다. 제1 동작 신호(OS1)는 제1 서브 스테이지 회로부(STP1)의 제1 노드(NP1)의 전압(VNP1)일 수 있고, 제2 동작 신호(OS2)는 제1 서브 스테이지 회로부(STP1)의 제3 노드(NP3)의 전압(VNP3)일 수 있다.
제1 동작 신호(OS1)는 제2 서브 스테이지 회로부(STN1)의 제7 노드(NN4)에 제공되고, 제2 동작 신호(OS2)는 제2 서브 스테이지 회로부(STN1)의 제6 노드(NN3)에 제공될 수 있다. 다시 말해, 제1 노드(NP1)의 전압(VNP1)은 제7 노드(NN4)의 전압(VNN4)과 동일할 수 있고, 제2 노드(NP2)의 전압(VNP2)은 제6 노드(NN3)의 전압(VNN3)과 동일할 수 있다.
먼저, 제1 시점(t1)에서, 제1 서브 스테이지 회로부(STP1)에 공급되는 스캔 시작 신호(FLM)에 의하여, 제3 노드(NP3)의 전압(VNP3)은 로우 레벨로 설정될 수 있고, 이에 따라, 제6 노드(NN3)에 전달되는 제2 동작 신호(OS2)는 로우 레벨의 전압일 수 있다. 제1 노드(NP1)의 전압(VNP1)도 로우 레벨로 설정될 수 있고, 제7 노드(NN4)에 전달되는 제1 동작 신호(OS1)는 로우 레벨의 전압일 수 있다.
제6 노드(NN3)에 제2 동작 신호(OS2)가 공급되어, 제6 노드(NN3)가 로우 전압 레벨로 설정되면, 제11 트랜지스터(TN3) 및 제13 트랜지스터(TN5)가 턴-온될 수 있다.
제11 트랜지스터(TN3)가 턴-온되면, 제8 노드(NN5)로 제1 전원(VDD)의 전압이 공급될 수 있다. 제8 노드(NN5)로 제1 전원(VDD)의 전압이 공급되면 제3 커패시터(CN1)의 커플링에 의하여 제5 노드(NN2)의 전압을 안정적으로 유지할 수 있다.
제13 트랜지스터(TN5)가 턴-온되면, 제4 커패시터(CN2)의 제2 단자(예컨대, 제10 노드(NN7))와 제3 입력 단자(203)가 전기적으로 접속될 수 있다. 이때, 제14 트랜지스터(TN6)의 게이트 전극에 하이 레벨의 제2 클럭 신호(CLK2)가 인가되기 때문에 제14 트랜지스터(TN6)가 턴-오프 상태이므로 제4 노드(NN1)는 이전기간의 전압을 유지할 수 있다.
제7 노드(NN4)에 제1 동작 신호(OS1)가 공급되어, 제7 노드(NN4)가 로우 전압 레벨로 설정되면, 제10 트랜지스터(TN2), 제15 트랜지스터(TN7), 및 제17 트랜지스터(TN9)가 턴-온될 수 있다.
제10 트랜지스터(TN2)가 턴-온되면, 제3 입력 단자(203)와 제8 노드(NN5)가 전기적으로 접속될 수 있다.
제15 트랜지스터(TN7)가 턴-온되면, 제4 노드(NN1)와 제4 입력 단자(204)가 전기적으로 접속될 수 있다. 이때, 제4 입력 단자(204)는 로우 전압 레벨로 설정되고, 이에 따라 제4 노드(NN1)는 로우 전압 레벨로 설정될 수 있다.
제17 트랜지스터(TN9)가 턴-온되면, 제2 전원(VSS)의 전압이 제2 출력 단자(206)로 공급될 수 있다.
이후, 제2 시점(t2)에서, 하이 레벨 전압의 제1 동작 신호(OS1)가 공급될 수 있다. 즉, 제7 노드(NN4)가 하이 레벨 전압으로 설정될 수 있다. 제7 노드(NN4)가 하이 전압 레벨로 설정되면, 제5 노드(NN2)가 하이 전압 레벨로 설정될 수 있다. 제5 노드(NN2)가 하이 전압 레벨로 설정되면, 제10 트랜지스터(TN2), 제15 트랜지스터(TN7) 및 제17 트랜지스터(TN9)가 턴-오프될 수 있다.
이후, 제3 시점(t3)에서, 제4 입력 단자(204)로 제3 클럭 신호(CLK3)가 공급되고, 제3 입력 단자(203)로 제2 클럭 신호(CLK2)가 공급될 수 있다. 상술한 바와 같이, 제3 클럭 신호(CLK3)는 하이 레벨 전압의 펄스를 포함할 수 있으며, 제2 클럭 신호(CLK2)와 반전된 신호일 수 있다.
제3 입력 단자(203)로 제2 클럭 신호(CLK2)가 공급되면 제13 트랜지스터(TN5)를 경유하여 제4 커패시터(CN2)의 제2 단자(예컨대, 제10 노드(NN7))로 제2 클럭 신호(CLK2)가 공급될 수 있다. 그러면, 제4 커패시터(CN2)의 커플링에 의하여 제6 노드(NN3)의 전압이 제2 전원(VSS)보다 낮은 전압으로 하강될 수 있다. 제6 노드(NN3)의 전압이 하강되면 제13 트랜지스터(TN5)가 안정적으로 턴-온 상태를 유지함과 동시에 구동 특성이 향상될 수 있다.
또한, 제3 입력 단자(203)로 제2 클럭 신호(CLK2)가 공급되면 제14 트랜지스터(TN6)가 턴-온될 수 있다. 제14 트랜지스터(TN6)가 턴-온되면 제2 클럭 신호(CLK2)가 제4 노드(NN1)로 공급될 수 있다. 이 경우, 제4 노드(NN1)는 로우 전압 레벨로 설정되고, 이에 따라 제16 트랜지스터(TN8)가 턴-온될 수 있다. 이때, 제15 트랜지스터(TN7)는 제5 노드(NN2)의 전압에 의하여 턴-오프 상태를 유지할 수 있다.
제16 트랜지스터(TN8)가 턴-온되면 제4 입력 단자(204)로 공급된 제3 클럭 신호(CLK3)가 제2 출력 단자(206)로 공급될 수 있다. 제2 출력 단자(206)로 공급된 제3 클럭 신호(CLK3)는 제2 스캔 신호(SN1)로서 첫 번째 제2 스캔 라인(SNL1)으로 공급될 수 있다.
이후, 제4 시점(t4)에서, 제4 입력 단자(204)로 제3 클럭 신호(CLK3)의 공급이 중단되고, 제3 입력 단자(203)로 제2 클럭 신호(CLK2)의 공급이 중단될 수 있다. 제3 클럭 신호(CLK3)의 공급이 중단되면 제4 입력 단자(204)의 전압이 하이 전압 레벨에서 로우 전압 레벨로 하강될 수 있다. 그러면, 제5 커패시터(CN3)의 커플링에 의하여 제4 노드(NN1)의 전압이 로우 레벨 전압 보다 낮은 전압으로 하강되고, 이에 따라 제16 트랜지스터(TN8)는 턴-온 상태를 유지할 수 있다. 제16 트랜지스터(TN8)가 턴-온 상태를 유지하면 제4 입력 단자(204)로 공급된 로우 전압 레벨이 제2 출력 단자(206)로 공급될 수 있다. 즉, 제4 시점(t4)에 제2 스캔 신호(SN1)의 공급이 중단될 수 있다.
이후, 제5 시점(t5)에서, 로우 레벨 전압의 제1 동작 신호(OS1)가 공급되고, 하이 레벨 전압의 제2 동작 신호(OS2)가 공급될 수 있다. 즉, 제7 노드(NN4)가 로우 전압 레벨로 설정되고, 제6 노드(NN3)가 하이 전압 레벨로 설정될 수 있다.
제6 노드(NN3)가 하이 전압 레벨로 설정되면, 제11 트랜지스터(TN3) 및 제13 트랜지스터(TN5)가 턴-오프될 수 있다. 또한, 제7 노드(NN4)가 로우 전압 레벨로 설정되면, 제10 트랜지스터(TN2), 제15 트랜지스터(TN7), 및 제17 트랜지스터(TN9)가 턴-온될 수 있다.
이후, 제6 시점(t6)에서, 제3 입력 단자(203)로 제2 클럭 신호(CLK2)가 공급되고, 제4 입력 단자(204)로 제3 클럭 신호(CLK3)가 공급될 수 있다.
이 때, 제10 트랜지스터(TN2)가 턴-온 상태이므로, 제3 입력 단자(203)로 제2 클럭 신호(CLK2)가 공급되면 제8 노드(NN5)로 제2 클럭 신호(CLK2)가 공급될 수 있다. 그러면, 제3 커패시터(CN1)의 커플링에 의하여 제5 노드(NN2)의 전압이 하강될 수 있다. 즉, 제5 노드(NN2)의 전압은 제2 전원(VSS)의 전압보다 낮은 전압으로 하강될 수 있다. 따라서, 제17 트랜지스터(TN9)는 안정적으로 턴-온 상태를 유지함과 동시에 구동 특성이 향상될 수 있다.
한편, 제6 시점(t6)에 제15 트랜지스터(TN7)가 턴-온 상태를 유지하기 때문에 제4 입력 단자(204)로 공급된 제3 클럭 신호(CLK3)가 제4 노드(NN1)로 공급되고, 이에 따라 제4 노드(NN1)는 하이 전압 레벨로 상승될 수 있다. 제4 노드(NN1)가 하이 전압 레벨로 설정되면 제16 트랜지스터(TN8)가 턴-오프될 수 있다. 따라서, 제4 입력 단자(204)로 공급된 제3 클럭 신호(CLK3)와 무관하게 제2 출력 단자(206)는 제2 전원(VSS)의 전압을 유지할 수 있다.
결과적으로, 스테이지 회로(ST1)는 제1 클럭 신호(CLK1)와 동기되어 공급된 스캔 시작 신호(FLM)에 대응하여 제1 스캔 신호(SP1) 및 제2 스캔 신호(SN1)를 출력할 수 있다. 구체적으로, 스테이지 회로(ST1)의 제1 서브 스테이지 회로부(STP1)는 제1 노드(NP1)의 전압(또는, 제1 동작 신호(OS1)) 및 제2 노드(NP2)의 전압(또는, 제2 동작 신호(OS2))에 대응하여 제2 클럭 신호(CLK2)를 제1 스캔 신호(SP1)로서 출력할 수 있다. 또한, 스테이지 회로(ST1)의 제2 서브 스테이지 회로부(STN1)는 제1 서브 스테이지 회로부(STP1)로부터 제1 동작 신호(OS1) 및 제2 동작 신호(OS2)를 공급받고, 이를 기초로 제4 노드(NN1) 및 제5 노드(NN2)의 전압을 제어하며, 제4 노드(NN1)의 전압 및 제5 노드(NN2)의 전압에 대응하여 제3 클럭 신호(CLK3)를 제2 스캔 신호(SN1)로서 출력할 수 있다.
한편, 제3 시점(t3)에서 출력된 제1 스캔 신호(SP1)는 후단 스테이지 회로(ST2)에 캐리 신호(CR1)로 전달될 수 있다. 즉, 후단 스테이지 회로(ST2)는 제2 클럭 신호(CLK2)와 동기되도록 제1 스캔 신호(SP1)를 공급받을 수 있다. 후단 스테이지 회로(ST2)는 제1 클럭 신호(CLK1)와 동기되도록 두 번째 제1 스캔 라인(SPL2)으로 턴-온 레벨(예컨대, 로우 레벨)의 제1 스캔 신호(SP2)를 출력할 수 있고, 두 번째 제2 스캔 라인(SNL2)으로 턴-온 레벨(예컨대, 하이 레벨)의 제2 스캔 신호(SN2)를 출력할 수 있다. 다른 스테이지 회로들(ST3 내지 STn)도 상술한 과정을 반복하면서 제1 스캔 라인들(SPL3 내지 SPLn)로 턴-온 레벨의 제1 스캔 신호들(SP3 내지 SPn)을 순차적으로 출력할 수 있고, 제2 스캔 라인들(SNL3 내지 SNLn)로 턴-온 레벨의 제2 스캔 신호들(SN3 내지 SNn)을 순차적으로 출력할 수 있다.
본 발명에 따른 스테이지 회로(ST1)는 하나의 스테이지를 이용하여 로우 레벨의 제1 스캔 신호(SP1) 및 하이 레벨의 제2 스캔 신호(SN1)를 동시에 공급할 수 있으므로, 표시 장치에 있어서, 스테이지 회로의 실장 면적을 최소화함과 동시에 제조 비용을 절감할 수 있다.
또한, 본 발명에 따른 스테이지 회로(ST1)는 제4 커패시터(CN2)가 불필요하게 충전 및 방전되는 것을 방지하여 스테이지 회로(ST1) 및 이를 포함하는 스캔 구동부(200)의 소비 전력을 개선할 수 있다.
구체적으로, 제5 시점(t5) 이후의 제1 기간(HT)에는 제4 커패시터(CN2)의 양 단자의 전압이 모두 하이 전압 레벨을 유지될 수 있다. 즉, 제4 커패시터(CN2)의 제1 단자인 제9 노드(NN6)의 전압과 제4 커패시터(CN2)의 제2 단자인 제10 노드(NN7)의 전압은 모두 하이 전압 레벨로 설정될 수 있다.
상술한 바와 같이, 제5 시점(t5)에서, 하이 전압 레벨의 제2 동작 신호(OS2)가 공급될 수 있고, 이에 따라 제6 노드(NN3)는 하이 전압 레벨로 설정될 수 있다. 제12 트랜지스터(TN4)는 턴-온 상태를 유지하고 있으므로, 제9 노드(NN6)도 하이 전압 레벨로 설정될 수 있다. 한편, 제10 노드(NN7)도 제4 시점(t4) 이후로 하이 전압 레벨을 유지하므로, 제5 시점(t5) 이후의 제1 기간(HT)에는 제4 커패시터(CN2)의 양 단이 모두 하이 전압 레벨을 유지할 수 있다. 일 예로, 제1 기간(HT)은 제5 시점(t5) 이후 해당 프레임의 마지막 스캔 신호들(SPn, SNn)의 출력이 종료되는 시점(예컨대, 제7 시점(t7))까지의 기간일 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 제1 기간(HT)은 해당 프레임이 종료되는 시점까지의 기간일 수 있으며, 해당 기간 동안 스테이지 회로(ST1)의 제9 노드(NN6)의 전압과 제10 노드(NN7)의 전압은 모두 하이 전압 레벨로 설정될 수 있다. 또한, 제1 기간(HT)은 다음 프레임에서 스테이지 회로(ST1)에 스캔 시작 신호(FLM)가 공급되기 전까지 기간일 수도 있다.
제4 커패시터(CN2)의 양 단의 전압 레벨이 차이가 발생하는 경우, 제4 커패시터(CN2)에는 이러한 차이에 해당하는 전압이 충전될 수 있고, 이후, 전압 레벨의 차이가 변화할 경우, 제4 커패시터(CN2)에 충전된 전압이 방전될 수 있다. 불필요한 기간에 이러한 충전 및 방전이 지속될 경우, 스캔 구동부(200)의 소비 전력이 증가할 수 있다. 그러나, 본 발명의 경우, 제4 커패시터(CN2)의 양 단의 전압이 제5 시점(t5) 이후(또는, 제1 기간(HT))에 모두 하이 전압 레벨로 유지되므로, 제4 커패시터(CN2)의 불필요한 충전 및 방전이 발생하지 않으며 스테이지 회로(ST1) 및 이를 포함하는 스캔 구동부(200)의 소비 전력이 개선될 수 있다.
이하, 스테이지 회로의 다른 실시예들에 대해 설명한다. 이하의 실시예에서 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하고, 그 설명을 생략하거나 간략화하며, 차이점을 위주로 설명하기로 한다.
도 9는 다른 실시예에 따른 스테이지 회로를 나타내는 회로도이다.
도 9를 참조하면, 스테이지 회로(ST1')는 제1 서브 스테이지 회로부(STP1') 및 제2 서브 스테이지 회로부(STN1')를 포함할 수 있다. 제1 서브 스테이지 회로부(STP1')는 제1 동작 신호(OS1) 및 제2 동작 신호(OS2')를 생성하여 제2 서브 스테이지 회로부(STN1')에 제공할 수 있다. 상술한 실시예와 달리, 본 실시예에 따른 제2 동작 신호(OS2')는 제1 서브 스테이지 회로부(STP1)의 제2 노드(NP2')의 전압일 수 있다.
상술한 바와 같이, 제6 트랜지스터(TP6)의 게이트 전극은 제2 전원 입력 단자(208)와 연결되어 제2 전원(VSS)의 전압을 공급받으므로, 턴-온 상태를 유지할 수 있다. 즉, 제3 노드(NP3')의 전압 레벨과 제2 노드(NP2')의 전압 레벨은 실질적으로 동일하거나 유사할 수 있다.
제2 노드(NP2')의 전압은 제1 커패시터(CP1)의 커플링으로 인해 제2 전원(VSS) 보다 낮은 전압으로 하강할 수 있으므로, 제2 노드(NP2')에 접속된 트랜지스터들의 구동 특성이 향상될 수 있다.
즉, 도 9에 도시된 스테이지 회로(ST1')는 상술한 실시예의 스테이지 회로(ST1)와 동일 또는 유사하게 동작할 수 있으므로, 구체적인 설명은 생략하기로 한다.
도 10은 또 다른 실시예에 따른 스테이지 회로를 나타내는 회로도이다.
도 10을 참조하면, 스테이지 회로(ST1")의 제1 서브 스테이지 회로부(STP1")는 제1 구동부(210"), 제2 구동부(220), 및 제1 출력부(230)를 포함할 수 있다.
이 때, 제1 구동부(210")는 제1 트랜지스터(TP1a, TP1b), 제2 트랜지스터(TP2), 및 제3 트랜지스터(TP3)를 포함할 수 있다.
본 실시예에서, 제1 트랜지스터(TP1a, TP1b)는 복수의 서브 트랜지스터들로 구성될 수 있다. 예를 들어, 제1 트랜지스터(TP1a, TP1b)는 제1 서브 트랜지스터(TP1a) 및 제2 서브 트랜지스터(TP1b)로 구성될 수 있다. 제1 트랜지스터(TP1a, TP1b)가 복수의 서브 트랜지스터들로 구성될 경우, 제1 트랜지스터(TP1a, TP1b)의 누설 전류(leakage current)의 발생을 방지하거나 저감시킬 수 있다. 또한, 강한 바이어스의 제1 클럭 신호(CLK1)에 대해 강건해질 수 있으며, 이로 인한 열화를 방지할 수 있다. 즉, 제1 트랜지스터(TP1a, TP1b)의 신뢰성을 향상시킬 수 있다.
이와 같은 복수의 서브 트랜지스터 구조는 제1 트랜지스터(TP1a, TP1b) 외에 다른 트랜지스터들(TP2 내지 TN9)에도 적용될 수 있음은 물론이다.
이 외, 스테이지 회로(ST1")의 구조 및 동작 방법은 상술한 실시예와 동일 또는 유사하므로 구체적인 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 할 수 있다.
10: 표시 장치 100: 표시부
200: 스캔 구동부 210: 제1 구동부
220: 제2 구동부 230: 제1 출력부
240: 제3 구동부 250: 제4 구동부
260: 제2 출력부 300: 데이터 구동부
400: 발광 구동부 500: 타이밍 제어부
201: 제1 입력 단자 202: 제2 입력 단자
203: 제3 입력 단자 204: 제4 입력 단자
205: 제1 출력 단자 206: 제2 출력 단자
207: 제1 전원 입력 단자 208: 제2 전원 입력 단자
ST1: 스테이지 회로 STP1: 제1 서브 스테이지 회로부
SP1: 제1 스캔 신호 SPL1: 제1 스캔 라인
STN1: 제2 서브 스테이지 회로부 SN1: 제2 스캔 신호
SNL1: 제2 스캔 라인 CLK1: 제1 클럭 신호
CLK2: 제2 클럭 신호 CLK3: 제3 클럭 신호
CLK4: 제4 클럭 신호 FLM: 스캔 시작 신호
VDD: 제1 전원 VSS: 제2 전원
NP1~NP3: 제1~제3 노드 NN1~NN7: 제4~제10 노드
TP1~TP8: 제1~제8 트랜지스터 TN1~TN9: 제9~제17 트랜지스터

Claims (20)

  1. 개시 신호를 공급받는 제1 입력 단자, 제1 클럭 신호를 공급받는 제2 입력 단자, 및 제2 클럭 신호를 공급받는 제3 입력 단자에 접속되고,
    상기 개시 신호, 상기 제1 클럭 신호, 및 상기 제2 클럭 신호에 대응하여 제1 동작 신호 및 제2 동작 신호를 생성하며,
    상기 제1 동작 신호 및 상기 제2 동작 신호에 대응하여 제1 출력 단자로 제1 스캔 신호를 공급하는 제1 서브 스테이지 회로부; 및
    상기 제3 입력 단자와 제3 클럭 신호를 공급받는 제4 입력 단자에 접속되고,
    상기 제1 동작 신호, 상기 제2 동작 신호, 상기 제2 클럭 신호, 및 상기 제3 클럭 신호에 대응하여 제2 출력 단자로 제2 스캔 신호를 공급하는 제2 서브 스테이지 회로부를 포함하되,
    상기 제1 스캔 신호는 로우 전압 레벨의 펄스를 포함하고, 상기 제2 스캔 신호는 하이 전압 레벨의 펄스를 포함하는 스테이지 회로.
  2. 제1 항에 있어서,
    상기 제1 서브 스테이지 회로부 및 상기 제2 서브 스테이지 회로부는 각각 제1 전원 입력 단자 및 제2 전원 입력 단자에 연결되고,
    상기 제1 전원 입력 단자는 게이트 오프 전압으로 설정되는 제1 전원,
    상기 제2 전원 입력 단자는 게이트 온 전압으로 설정되는 제2 전원을 공급받는 스테이지 회로.
  3. 제2 항에 있어서,
    상기 제1 서브 스테이지 회로부는,
    상기 제3 입력 단자 및 상기 제1 전원 입력 단자에 접속되며, 제1 노드의 전압 및 제2 노드의 전압에 응답하여 상기 제1 출력 단자로 상기 제1 스캔 신호를 공급하는 제1 출력부;
    상기 제1 입력 단자 및 상기 제1 전원 입력 단자에 접속되며, 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 응답하여 제3 노드의 전압을 제어하는 제1 구동부; 및
    상기 제2 입력 단자, 상기 제1 전원 입력 단자, 상기 제2 전원 입력 단자, 및 상기 제3 노드에 접속되며, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 제어하는 제2 구동부를 포함하는 스테이지 회로.
  4. 제3 항에 있어서,
    상기 제1 구동부는,
    상기 제1 입력 단자 및 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터; 및
    상기 제1 전원 입력 단자 및 상기 제3 노드 사이에 직렬로 접속되는 제2 트랜지스터 및 제3 트랜지스터를 포함하되,
    상기 제2 트랜지스터의 게이트 전극은 상기 제3 입력 단자에 접속되고,
    상기 제3 트랜지스터의 게이트 전극은 상기 제1 노드에 접속되는 스테이지 회로.
  5. 제3 항에 있어서,
    상기 제1 출력부는,
    상기 제1 전원 입력 단자 및 상기 제1 출력 단자 사이에 접속되며, 게이트 전극이 상기 제1 노드에 접속되는 제4 트랜지스터;
    상기 제3 입력 단자 및 상기 제1 출력 단자 사이에 접속되며, 게이트 전극이 상기 제2 노드에 접속되는 제5 트랜지스터를 포함하는 스테이지 회로.
  6. 제3 항에 있어서,
    상기 제2 구동부는,
    상기 제2 노드 및 상기 제3 노드 사이에 접속되고, 게이트 전극이 상기 제2 전원 입력 단자에 접속되는 제6 트랜지스터;
    상기 제1 노드 및 상기 제2 입력 단자 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제7 트랜지스터;
    상기 제1 노드 및 상기 제2 전원 입력 단자 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제8 트랜지스터;
    상기 제2 노드 및 상기 제1 출력 단자 사이에 접속되는 제1 커패시터; 및
    상기 제1 노드 및 상기 제1 전원 입력 단자 사이에 접속되는 제2 커패시터를 포함하는 스테이지 회로.
  7. 제3 항에 있어서,
    상기 제1 동작 신호는 상기 제1 노드의 전압이고, 상기 제2 동작 신호는 상기 제3 노드의 전압인 스테이지 회로.
  8. 제3 항에 있어서,
    상기 제1 동작 신호는 상기 제1 노드의 전압이고, 상기 제2 동작 신호는 상기 제2 노드의 전압인 스테이지 회로.
  9. 제3 항에 있어서,
    상기 제2 서브 스테이지 회로부는,
    상기 제4 입력 단자 및 상기 제2 전원 입력 단자에 접속되며, 제4 노드의 전압 및 제5 노드의 전압에 응답하여 상기 제2 출력 단자로 상기 제2 스캔 신호를 공급하는 제2 출력부;
    상기 제3 입력 단자, 상기 제1 전원 입력 단자, 상기 제2 전원 입력 단자, 제6 노드 및 제7 노드에 접속되며, 상기 제6 노드에 공급된 상기 제2 동작 신호 및 상기 제7 노드에 공급된 상기 제1 동작 신호에 기초하여 상기 제5 노드의 전압을 제어하는 제3 구동부; 및
    상기 제3 입력 단자, 상기 제2 전원 입력 단자 및 상기 제6 노드에 접속되며, 상기 제4 노드의 전압을 제어하는 제4 구동부를 포함하되,
    상기 제6 노드는 상기 제3 노드와 동일한 노드이고, 상기 제7 노드는 상기 제1 노드와 동일한 노드인 스테이지 회로.
  10. 제9 항에 있어서,
    상기 제3 구동부는,
    상기 제5 노드 및 상기 제7 노드 사이에 접속되고, 게이트 전극이 상기 제2 전원 입력 단자에 접속되는 제9 트랜지스터;
    상기 제3 입력 단자 및 제8 노드 사이에 접속되고, 게이트 전극이 상기 제5 노드에 접속되는 제10 트랜지스터;
    상기 제1 전원 입력 단자 및 상기 제8 노드 사이에 접속되고, 게이트 전극이 상기 제6 노드에 접속되는 제11 트랜지스터; 및
    상기 제5 노드 및 상기 제8 노드 사이에 접속되는 제3 커패시터를 포함하는 스테이지 회로.
  11. 제9 항에 있어서,
    상기 제4 구동부는,
    상기 제5 노드 및 제9 노드 사이에 접속되고, 게이트 전극이 상기 제2 전원 입력 단자에 접속되는 제12 트랜지스터;
    상기 제3 입력 단자 및 제10 노드 사이에 접속되고, 게이트 전극이 상기 제9 노드에 접속되는 제13 트랜지스터;
    상기 제4 노드 및 상기 제10 노드 사이에 접속되고, 게이트 전극이 상기 제3 입력 단자에 접속되는 제14 트랜지스터; 및
    상기 제9 노드 및 상기 제10 노드 사이에 접속되는 제4 커패시터를 포함하는 스테이지 회로.
  12. 제9 항에 있어서,
    상기 제2 출력부는,
    상기 제4 노드 및 상기 제4 입력 단자 사이에 접속되고, 게이트 전극이 상기 제5 노드에 접속되는 제15 트랜지스터;
    상기 제4 입력 단자 및 상기 제2 출력 단자 사이에 접속되고, 게이트 전극이 상기 제4 노드에 접속되는 제16 트랜지스터;
    상기 제2 전원 입력 단자 및 상기 제2 출력 단자 사이에 접속되고, 게이트 전극이 상기 제5 노드에 접속되는 제17 트랜지스터; 및
    상기 제4 입력 단자 및 상기 제4 노드 사이에 접속되는 제5 커패시터를 포함하는 스테이지 회로.
  13. 제2 항에 있어서,
    상기 제1 클럭 신호 및 상기 제2 클럭 신호는 동일한 주기를 가지며 한 주기에서 하이 전압 공급기간이 로우 전압 공급기간보다 길게 설정되고,
    상기 제2 클럭 신호는 상기 제1 클럭 신호에서 반 주기만큼 시프트된 신호로 설정되며,
    상기 제3 클럭 신호는 상기 제2 클럭 신호와 위상이 서로 반전된 신호인 스테이지 회로.
  14. 제1 항에 있어서,
    상기 개시 신호는 이전단 제1 서브 스테이지 회로부의 제1 스캔 신호 또는 스캔 시작 신호인 스테이지 회로.
  15. 제1 스캔 라인들로 로우 전압 레벨의 펄스를 포함하는 제1 스캔 신호를 공급하고, 제2 스캔 라인들로 하이 전압 레벨의 펄스를 포함하는 제2 스캔 신호를 공급하는 복수의 스테이지 회로들을 포함하되,
    상기 복수의 스테이지 회로들 각각은,
    제1 입력 단자, 및 서로 다른 클럭 신호를 공급받는 제2 입력 단자와 제3 입력 단자에 접속되고,
    상기 제1 입력 단자, 상기 제2 입력 단자, 및 상기 제3 입력 단자의 전압에 대응하여 제1 동작 신호 및 제2 동작 신호를 생성하며,
    상기 제1 동작 신호 및 상기 제2 동작 신호에 대응하여 제1 출력 단자로 상기 제1 스캔 신호를 공급하는 제1 서브 스테이지 회로부; 및
    상기 제3 입력 단자와 클럭 신호를 공급받는 제4 입력 단자에 접속되고,
    상기 제1 동작 신호, 상기 제2 동작 신호, 상기 제3 입력 단자의 전압, 및 상기 제4 입력 단자의 전압에 대응하여 제2 출력 단자로 상기 제2 스캔 신호를 공급하는 제2 서브 스테이지 회로부를 포함하는 스캔 구동부.
  16. 제15 항에 있어서,
    상기 제1 서브 스테이지 회로부는,
    상기 제3 입력 단자 및 제1 전원 입력 단자에 접속되며, 제1 노드의 전압 및 제2 노드의 전압에 응답하여 상기 제1 출력 단자로 상기 제1 스캔 신호를 공급하는 제1 출력부;
    상기 제1 입력 단자, 상기 제2 입력 단자, 제3 입력 단자, 및 상기 제1 전원 입력 단자에 접속되며, 제3 노드의 전압을 제어하는 제1 구동부; 및
    상기 제2 입력 단자, 상기 제1 전원 입력 단자, 제2 전원 입력 단자, 및 상기 제3 노드에 접속되며, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 제어하는 제2 구동부를 포함하되,
    상기 제1 전원 입력 단자는 게이트 오프 전압을 공급하고 상기 제2 전원 입력 단자는 게이트 온 전압을 공급하는 스캔 구동부.
  17. 제16 항에 있어서,
    상기 제2 서브 스테이지 회로부는,
    상기 제4 입력 단자 및 상기 제2 전원 입력 단자에 접속되며, 제4 노드의 전압 및 제5 노드의 전압에 대응하여 상기 제2 출력 단자로 상기 제2 스캔 신호를 공급하는 제2 출력부;
    상기 제3 입력 단자, 상기 제1 전원 입력 단자, 상기 제2 전원 입력 단자, 제6 노드 및 제7 노드에 접속되며, 상기 제6 노드에 공급된 상기 제2 동작 신호 및 상기 제7 노드에 공급된 상기 제1 동작 신호에 기초하여 상기 제5 노드의 전압을 제어하는 제3 구동부; 및
    상기 제3 입력 단자, 상기 제2 전원 입력 단자 및 상기 제6 노드에 접속되며, 상기 제4 노드의 전압을 제어하는 제4 구동부를 포함하는 스캔 구동부.
  18. 제15 항에 있어서,
    홀수 번째 스테이지에서,
    상기 제2 입력 단자는 제1 클럭 신호, 상기 제3 입력 단자는 제2 클럭 신호, 상기 제4 입력 단자는 제3 클럭 신호를 공급받고,
    짝수 번째 스테이지에서,
    상기 제2 입력 단자는 상기 제2 클럭 신호, 상기 제3 입력 단자는 상기 제1 클럭 신호, 상기 제4 입력 단자는 제4 클럭 신호를 공급받는 스캔 구동부.
  19. 제18 항에 있어서,
    상기 제1 클럭 신호 및 상기 제2 클럭 신호는 동일한 주기를 가지며 한 주기에서 하이 전압 공급기간이 로우 전압 공급기간보다 길게 설정되고,
    상기 제2 클럭 신호는 상기 제1 클럭 신호에서 반 주기만큼 시프트된 신호로 설정되며,
    상기 제3 클럭 신호 및 상기 제4 클럭 신호는 동일한 주기를 가지며 한 주기에서 하이 전압 공급기간이 로우 전압 공급기간보다 짧게 설정되고,
    상기 제4 클럭 신호는 상기 제3 클럭 신호에서 반 주기만큼 시프트된 신호로 설정되는 스캔 구동부.
  20. 제19 항에 있어서,
    상기 제3 클럭 신호는 상기 제2 클럭 신호와 위상이 서로 반전된 신호이고,
    상기 제4 클럭 신호는 상기 제1 클럭 신호와 위상이 서로 반전된 신호인 스캔 구동부.
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