KR102519539B1 - 스테이지 및 이를 이용한 주사 구동부 - Google Patents

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Abstract

본 발명은 본 발명의 실시예는 스테이지에 관한 것이다.
본 발명의 실시예에 의한 스테이지는 제 1전극이 제 1입력단자에 접속되고, 게이트전극이 제 1클럭신호를 공급받는 제 2입력단자에 접속되는 제 1트랜지스터와; 상기 제 2입력단자 및 제 2전원 입력단자에 접속되며, 제 1노드 및 제 2노드의 전압에 대응하여 출력단자로 주사신호를 공급하기 위한 출력부와; 상기 제 1트랜지스터의 제 2전극, 제 1제어 클럭신호를 공급받는 제 3입력단자에 접속되며, 상기 제 2노드 및 제 3노드의 전압을 제어하기 위한 입력부와; 제 1전원 입력단자 및 제 2제어 클럭신호를 공급받는 제 4입력단자에 접속되며, 상기 제 2노드의 전압을 제어하기 위한 제 1구동부와; 상기 제 4입력단자 및 상기 제 3노드에 접속되며, 상기 제 1노드의 전압을 제어하기 위한 제 2구동부를 구비한다.

Description

스테이지 및 이를 이용한 주사 구동부{Stage and Scan Driver Using the same}
본 발명의 실시예는 스테이지 및 이를 이용한 주사 구동부에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시장치(Liquid Crystal Display Device) 및 유기전계발광 표시장치(Organic Light Emitting Display Device) 등과 같은 표시장치(Display Device)의 사용이 증가하고 있다.
일반적으로, 표시장치는 데이터선들로 데이터신호를 공급하기 위한 데이터 구동부, 주사선들로 주사신호를 공급하기 위한 주사 구동부, 주사선들 및 데이터선들에 의하여 구획된 영역에 위치되는 화소들을 포함하는 화소부를 구비한다.
화소부에 포함된 화소들은 주사선으로 주사신호가 공급될 때 선택되어 데이터선으로부터 데이터신호를 공급받는다. 데이터신호를 공급받은 화소들은 데이터신호에 대응하는 휘도의 빛을 외부로 공급한다.
주사 구동부는 주사선들에 접속되는 스테이지들을 구비한다. 스테이지들은 타이밍 제어부로부터의 신호들에 대응하여 자신과 접속된 주사선으로 주사신호를 공급한다.
한편, 유기전계발광 표시장치에 포함되는 화소들은 누설전류를 최소화하기 위하여 N형 트랜지스터(예를 들면, NMOS) 및 P형 트랜지스터(예를 들면, PMOS)로 구현될 수 있다. 하지만, N형 트랜지스터로 스테이지를 구현하는 경우 구동의 신뢰성을 확보하기 어렵다. 따라서, P형 트랜지스터로 구성되며 하이레벨의 주사신호를 공급하기 위한 스테이지가 요구되고 있다.
따라서, 본 발명은 하이레벨의 주사신호를 공급하기 위한 스테이지 및 이를 이용한 주사 구동부를 제공하는 것이다.
본 발명의 실시예에 의한 스테이지는 제 1전극이 제 1입력단자에 접속되고, 게이트전극이 제 1클럭신호를 공급받는 제 2입력단자에 접속되는 제 1트랜지스터와; 상기 제 2입력단자 및 제 2전원 입력단자에 접속되며, 제 1노드 및 제 2노드의 전압에 대응하여 출력단자로 주사신호를 공급하기 위한 출력부와; 상기 제 1트랜지스터의 제 2전극, 제 1제어 클럭신호를 공급받는 제 3입력단자에 접속되며, 상기 제 2노드 및 제 3노드의 전압을 제어하기 위한 입력부와; 제 1전원 입력단자 및 제 2제어 클럭신호를 공급받는 제 4입력단자에 접속되며, 상기 제 2노드의 전압을 제어하기 위한 제 1구동부와; 상기 제 4입력단자 및 상기 제 3노드에 접속되며, 상기 제 1노드의 전압을 제어하기 위한 제 2구동부를 구비한다.
실시 예에 의한, 상기 출력부, 상기 입력부, 상기 제 1구동부, 상기 제 2구동부에 포함되는 트랜지스터들 및 상기 제 1트랜지스터는 P형 트랜지스터로 설정된다.
실시 예에 의한, 상기 제 1전원 입력단자는 게이트 오프 전압으로 설정되는 제 1전원, 상기 제 2전원 입력단자는 게이트 온 전압으로 설정되는 제 2전원을 공급받는다.
실시 예에 의한, 상기 제 1입력단자는 이전단 스테이지의 출력신호 또는 게이트 스타트 펄스를 공급받는다.
실시 예에 의한, 상기 제 1제어 클럭신호 및 제 2제어 클럭신호는 동일한 주기를 가지며 한 주기에서 하이전압 공급기간이 로우전압 공급기간보다 길게 설정되고, 상기 제 2제어 클럭신호는 제 1제어 클럭신호에서 반주기만큼 쉬프트된 신호로 설정된다.
실시 예에 의한, 상기 제 1클럭신호는 상기 제 1제어 클럭신호보다 긴 주기를 가지며 한 주기에서 하이전압 공급기간이 로우전압 공급기간보다 짧게 설정된다.
실시 예에 의한, 상기 제 1클럭신호의 하이전압은 상기 제 1제어 클럭신호 및 상기 제 2제어 클럭신호의 로우전압과 중첩된다.
실시 예에 의한, 상기 입력부는 상기 제 1트랜지스터의 제 2전극과 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 2트랜지스터와; 상기 제 3노드와 상기 제 3입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 3트랜지스터와; 상기 제 3노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 4트랜지스터를 구비한다.
실시 예에 의한, 상기 제 1구동부는 제 4노드와 상기 제 4입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 5트랜지스터와; 상기 제 1전원 입력단자와 상기 제 4노드 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 6트랜지스터와; 상기 제 2노드와 상기 제 4노드 사이에 접속되는 제 1커패시터를 구비한다.
실시 예에 의한, 상기 제 1구동부는 상기 제 2노드와 상기 제 4입력단자 사이에 접속되는 제 1커패시터와; 상기 제 2노드와 상기 제 1전원 입력단자 사이에 직렬로 접속되는 제 5트랜지스터 및 제 6트랜지스터를 구비하며, 상기 제 5트랜지스터의 게이트전극은 상기 제 4입력단자에 접속되고, 상기 제 6트랜지스터의 게이트전극은 상기 제 3노드에 접속된다.
실시 예에 의한, 상기 제 2구동부는 상기 제 3노드에 제 1단자가 접속되는 제 2커패시터와; 상기 제 2커패시터의 제 2단자와 상기 제 4입력단자 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 7트랜지스터와; 상기 제 2커패시터의 제 2단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 4입력단자에 접속되는 제 8트랜지스터를 구비한다.
실시 예에 의한, 상기 출력부는 상기 제 2입력단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 9트랜지스터와; 상기 제 2입력단자와 상기 출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 10트랜지스터와; 상기 출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 11트랜지스터와; 상기 제 2입력단자와 상기 제 1노드 사이에 접속되는 제 3커패시터를 구비한다.
본 발명의 실시예는 주사선들로 하이전압의 주사신호를 공급하기 위하여 복수의 스테이지들을 포함하는 주사 구동부를 구비하며; 상기 스테이지들 각각은 제 1전극이 이전단 스테이지의 출력신호 또는 게이트 스타트 펄스를 공급받는 제 1입력단자에 접속되고, 게이트전극이 클럭신호를 공급받는 제 2입력단자에 접속되는 제 1트랜지스터와; 상기 제 2입력단자 및 제 2전원을 공급받는 제 2전원 입력단자에 접속되며, 제 1노드 및 제 2노드의 전압에 대응하여 출력단자로 주사신호를 공급하기 위한 출력부와; 상기 제 1트랜지스터의 제 2전극, 제 1제어 클럭신호를 공급받는 제 3입력단자에 접속되며, 상기 제 2노드 및 제 3노드의 전압을 제어하기 위한 입력부와; 상기 제 2전원보다 높은 전압으로 설정되는 제 1전원을 공급받는 제 1전원 입력단자 및 제 2제어 클럭신호를 공급받는 제 4입력단자에 접속되며, 상기 제 2노드의 전압을 제어하기 위한 제 1구동부와; 상기 제 4입력단자 및 상기 제 3노드에 접속되며, 상기 제 1노드의 전압을 제어하기 위한 제 2구동부를 구비한다.
실시 예에 의한, 상기 출력부, 상기 입력부, 상기 제 1구동부, 상기 제 2구동부에 포함되는 트랜지스터들 및 상기 제 1트랜지스터는 P형 트랜지스터로 설정된다.
실시 예에 의한, j(j는 1, 5, 9,...)번째 스테이지의 제 2입력단자는 제 1클럭신호, j+1번째 스테이지의 제 2입력단자는 제 2클럭신호, j+2번째 제 2입력단자는 제 3클럭신호, j+3번째 제 2입력단자는 제 4클럭신호를 공급받는다.
실시 예에 의한, 상기 제 1클럭신호 내지 제 4클럭신호는 동일한 주기를 가지며, 한 주기에서 하이전압 공급기간이 로우전압 공급기간보다 짧게 설정된다.
실시 예에 의한, 상기 제 1클럭신호 내지 제 4클럭신호는 위상이 1/4주기만큼 쉬프트되도록 순차적으로 공급된다.
실시 예에 의한, 상기 제 1제어 클럭신호 및 제 2제어 클럭신호는 동일한 주기를 가지며 한 주기에서 하이전압 공급기간이 로우전압 공급기간보다 길게 설정되고, 상기 제 2제어 클럭신호는 제 1제어 클럭신호에서 반주기만큼 쉬프트된 신호로 설정된다.
본 발명의 실시예에 의한 스테이지 및 이를 이용한 주사 구동부에 의하면 P형 트랜지스터로 구성된 스테이지를 이용하여 하이레벨의 주사신호를 공급할 수 있다. 또한, 본 발명의 실시예에서는 클럭신호의 폭을 제어함으로써 주사신호의 폭을 자유롭게 제어할 수 있다.
도 1은 본 발명의 실시예에 의한 유기전계발광 표시장치를 개략적으로 나타내는 도면이다.
도 2는 도 1에 도시된 제 1주사 구동부를 개략적으로 나타내는 도면이다.
도 3은 도 2에 도시된 스테이지의 연결단자의 실시예를 나타내는 도면이다.
도 4는 도 3에 도시된 스테이지의 실시예를 나타내는 도면이다.
도 5 및 도 6은 도 4에 도시된 스테이지의 구동방법의 실시예를 나타내는 파형도이다.
도 7은 본 발명의 실시예에 의한 스테이지의 시뮬레이션 결과를 나타내는 도면이다.
도 8은 도 3에 도시된 스테이지의 다른 실시예를 나타내는 도면이다.
도 9는 도 3에 도시된 스테이지의 또 다른 실시예를 나타내는 도면이다.
도 10은 도 9의 스테이지에 대응한 주사신호를 개략적으로 나타내는 파형도이다.
이하 첨부한 도면을 참고하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 기재한다. 다만, 본 발명은 청구범위에 기재된 범위 안에서 여러 가지 상이한 형태로 구현될 수 있으므로 하기에 설명하는 실시예는 표현 여부에 불구하고 예시적인 것에 불과하다.
즉, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다.
도 1은 본 발명의 실시예에 의한 유기전계발광 표시장치를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 의한 표시장치는 화소부(100), 제 1주사 구동부(110), 제 2주사 구동부(120), 발광 구동부(130), 데이터 구동부(140), 타이밍 제어부(150) 및 호스트 시스템(160)을 구비한다.
화소부(100)는 데이터선(D)들, 제 1주사선(S1)들, 제 2주사선(S2)들 및 발광 제어선(E)들과 접속되도록 위치되는 복수의 화소(PXL)들을 구비한다. 화소(PXL)들은 데이터신호에 대응하여 소정 휘도의 빛을 외부로 공급한다.
이를 위하여, 화소(PXL)들 각각은 구동 트랜지스터(미도시)를 포함하는 복수의 트랜지스터들과 유기 발광 다이오드(미도시)를 구비한다. 화소(PXL)는 제 1주사선(S1)으로 공급되는 주사신호 및/또는 제 2주사선(S2)으로 공급되는 주사신호에 대응하여 데이터선(D)으로부터 데이터신호를 공급받는다. 데이터신호가 공급된 후 구동 트랜지스터는 데이터신호에 대응하는 전류를 유기 발광 다이오드로 공급하고, 이에 따라 유기 발광 다이오드에서 소정 휘도의 빛이 생성된다. 이와 같은 화소(PXL)의 발광 시간은 발광 제어선(E)으로 공급되는 발광 제어신호에 대응하여 제어된다.
추가적으로, 화소(PXL)는 N형 트랜지스터(예를 들어, NMOS) 및 P형 트랜지스터(예를 들어, PMOS)를 포함한다. 일례로, 화소(PXL)는 N형 및 P형 트랜지스터를 포함하도록 다양한 형태의 회로로 구현될 수 있다.
데이터 구동부(140)는 타이밍 제어부(150)로부터 입력되는 영상 데이터(RGB)를 이용하여 데이터신호를 생성한다. 데이터 구동부(140)에서 생성된 데이터신호는 데이터선(D)들로 공급된다. 이와 같은 데이터 구동부(140)는 현재 공지된 다양한 형태의 회로로 구현될 수 있다.
제 1주사 구동부(110)는 제 1주사선(S1)들로 주사신호를 공급한다. 일례로, 제 1주사 구동부(110)는 제 1주사선(S1)들로 주사신호를 순차적으로 공급할 수 있다. 제 1주사선(S1)들로 주사신호가 순차적으로 공급되면 화소(PXL)들 각각에 포함된 N형 트랜지스터가 수평라인 단위로 순차적으로 턴-온된다. 이를 위하여, 제 1주사 구동부(110)로부터 공급되는 주사신호는 N형 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 하이전압)으로 설정된다. 이와 같은 제 1주사 구동부(110)의 구조에 관하여 상세한 설명은 후술하기로 한다.
제 2주사 구동부(120)는 제 2주사선(S2)들로 주사신호를 공급한다. 일례로, 제 2주사 구동부(120)는 제 2주사선(S2)들로 주사신호를 순차적으로 공급할 수 있다. 제 2주사선(S2)들로 주사신호가 순차적으로 공급되면 화소(PXL)들 각각에 포함된 P형 트랜지스터가 수평라인 단위로 순차적으로 턴-온된다. 이를 위하여, 제 2주사 구동부(120)로부터 공급되는 주사신호는 P형 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 로우전압)으로 설정된다. 이와 같은 제 2주사 구동부(120)는 현재 공지된 다양한 형태의 회로로 구현될 수 있다.
추가적으로, 제 1주사 구동부(110) 및/또는 제 2주사 구동부(120)로부터 주사신호가 순차적으로 공급되면 화소(PXL)들이 수평라인 단위로 선택되고, 선택된 화소(PXL)들은 데이터신호를 공급받는다. 제 1주사 구동부(110) 및/또는 제 2주사 구동부(120)는 패널에 실장될 수 있다. 즉, 제 1주사 구동부(110) 및/또는 제 2주사 구동부(120)는 박막 공정을 통해서 기판에 실장될 수 있다.
발광 구동부(130)는 발광 제어선(E)들로 발광 제어신호를 공급한다. 일례로, 발광 구동부(130)는 발광 제어선(E)들로 발광 제어신호를 순차적으로 공급할 수 있다. 발광 제어신호가 순차적으로 공급되면 화소(PXL)들이 순차적으로 비발광 상태로 설정된다. 이를 위하여, 발광 제어신호는 화소(PXL)들 각각에 포함된 트랜지스터가 턴-오프되도록 게이트 오프 전압으로 설정된다. 이와 같은 발광 구동부(130)는 현재 공지된 다양한 형태의 회로로 구현될 수 있다.
타이밍 제어부(150)는 호스트 시스템(160)으로부터 출력된 영상 데이터(RGB), 수직동기신호(Vsync), 수평동기신호(Hsync), 데이터 인에이블 신호(DE) 및 클럭신호(CLK) 등의 타이밍 신호들에 기초하여 게이트 제어신호를 주사 구동부(110, 120)로 공급하고, 데이터 제어신호를 데이터 구동부(140)로 공급한다. 또한, 타이밍 제어부(150)는 발광 제어신호를 발광 구동부(130)로 공급한다.
게이트 제어신호에는 제 1게이트 스타트 펄스(Gate Start Pulse : GSP1), 하나 이상의 제 1게이트 쉬프트 클럭(Gate Shift Clock : GSC1), 제 2게이트 스타트 펄스(GSP2), 하나 이상의 제 2게이트 쉬프트 클럭(GSC2)이 포함된다. 여기서, 제 1게이트 스타트 펄스(GSP1) 및 제 1게이트 쉬프트 클럭(GSC1)은 제 1주사 구동부(110)로 공급되고, 제 2게이트 스타트 펄스(GSP2) 및 제 2게이트 쉬프트 클럭(GSC2)은 제 2주사 구동부(120)로 공급된다.
제 1게이트 스타트 펄스(GSP1)는 제 1주사 구동부(110)로부터 공급되는 주사신호의 시작 타이밍을 제어한다. 제 1게이트 쉬프트 클럭(GSC1)은 제 1게이트 스타트 펄스(GSP1)를 쉬프트시키기 위한 하나 이상의 클럭신호를 의미한다.
제 2게이트 스타트 펄스(GSP2)는 제 2주사 구동부(120)로부터 공급되는 주사신호의 시작 타이밍을 제어한다. 제 2게이트 쉬프트 클럭(GSC2)은 제 2게이트 스타트 펄스(GSP2)를 쉬프트시키기 위한 하나 이상의 클럭신호를 의미한다.
발광 제어신호는 발광 스타트 펄스(Emission Start Pulse : ESP) 및 하나 이상의 발광 쉬프트 클럭(Emission Shift Clock : ESC)이 포함된다. 발광 스타트 펄스(ESP)는 발광 제어신호의 시작 타이밍을 제어한다. 발광 쉬프트 클럭(ESC)은 발광 스타트 펄스(ESP)를 쉬프트시키기 위한 하나 이상의 클럭신호를 의미한다.
데이터 제어신호에는 소스 스타트 펄스(Source Start Pulse : SSP), 소스 샘플링 클럭(Source Sampling Clock : SSC) 및 소스 출력 인에이블신호(Source Output Enable : SOE) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터 구동부(140)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(140)의 샘플링 동작을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(140)의 출력 타이밍을 제어한다.
호스트 시스템(160)은 소정의 인터페이스를 통해 영상 데이터(RGB)를 타이밍 제어부(150)로 공급한다. 또한, 호스트 시스템(160)은 타이밍 신호들(Vsync, Hsync, DE, CLK)을 타이밍 제어부(150)로 공급한다.
도 2는 도 1에 도시된 제 1주사 구동부를 개략적으로 나타내는 도면이다. 도 2에서는 제 1주사 구동부(110)에 n(n은 2이상의 자연수)개의 스테이지(ST)가 포함되는 것으로 가정하기로 한다.
도 2를 참조하면, 본 발명의 실시예에 의한 제 1주사 구동부(110)는 복수의 스테이지들(ST1 내지 STn)을 구비한다. 스테이지들(ST1 내지 STn) 각각은 제 1주사선들(S11 내지 S1n) 중 어느 하나와 접속되며, 제 1게이트 스타트 펄스(GSP1)에 대응하여 제 1주사선들(S11 내지 S1n)로 주사신호(SS)를 공급한다. 여기서, 제 i(i는 자연수)스테이지(STi)는 i번째 제 1주사선(S1i)으로 주사신호(SSi)를 공급할 수 있다.
첫 번째 스테이지(ST1)는 제 1게이트 스타트 펄스(GSP1)에 대응하여 자신과 접속된 제 1주사선(S11)으로 주사신호(SS1)를 공급한다. 나머지 스테이지들(ST2 내지 STn)은 이전단 스테이지로부터 공급되는 출력신호(즉, 주사신호)에 대응하여 자신과 접속된 제 1주사선(S12 내지 S1n 중 어느 하나)으로 주사신호(SS2 내지 SSn 중 어느 하나)를 공급한다. 일례로, 제 i스테이지(STi)는 제 i-1스테이지(STi-1)로부터 공급되는 주사신호(SSi-1)에 대응하여 i번째 제 1주사선(S1i)으로 주사신호(SSi)를 공급할 수 있다.
제 1게이트 쉬프트 클럭(GSC1)은 제 1클럭신호(CLK1), 제 2클럭신호(CLK2), 제 3클럭신호(CLK3), 제 4클럭신호(CLK4), 제 1제어 클럭신호(CCLK1) 및 제 2제어 클럭신호(CCLK2)를 포함한다.
제 1클럭신호(CLK1) 내지 제 4클럭신호(CLK4)는 서로 다른 스테이지(ST)로 공급된다. 일례로, 제 1클럭신호(CLK1)는 제 j(j는 1, 5, 9,...)스테이지(STj)로 공급되고, 제 2클럭신호(CLK2)는 제 j+1스테이지(STj+1)로 공급된다. 그리고, 제 3클럭신호(CLK3)는 제 j+2스테이지(STj+2)로 공급되고, 제 4클럭신호(CLK4)는 제 j+3스테이지(STj+3)로 공급된다. 이와 같은 제 1클럭신호(CLK1) 내지 제 4클럭신호(CLK4)는 주사신호(SS)로써 제 1주사선들(S11 내지 S1n)로 공급된다.
제 1제어 클럭신호(CCLK1) 및 제 2제어 클럭신호(CCLK2)는 스테이지들(ST1 내지 STn)로 공급된다. 이와 같은 제 1제어 클럭신호(CCLK1) 및 제 2제어 클럭신호(CCLK2)는 스테이지들(ST1 내지 STn)들의 동작을 제어하는 제어신호로 이용된다.
한편, 도 6에 도시된 바와 같이 제 1클럭신호(CLK1) 내지 제 4클럭신호(CLK4)는 하이전압 및 로우전압을 반복하는 구형파신호로 설정된다. 여기서, 제 1클럭신호(CLK1) 내지 제 4클럭신호(CLK4)의 한 주기에서 하이전압 기간(T1)은 로우전압 기간(T2)보다 짧게 설정될 수 있다. 여기서, 하이전압 기간(T1)은 주사신호의 폭에 대응하는 것으로 화소(PXL)의 회로구조에 대응하여 다양하게 설정될 수 있다.
제 1클럭신호(CLK1) 내지 제 4클럭신호(CLK4)는 동일한 주기(일례로 4H)를 가지며 위상이 쉬프트된 신호로 설정된다. 일례로, 제 1클럭신호(CLK1) 내지 제 4클럭신호(CLK4)는 이전에 공급된 클럭신호와 비교하여 1/4주기만큼 위상이 쉬프트되도록 설정될 수 있다. 다시 말하여, 제 1클럭신호(CLK1) 내지 제 4클럭신호(CLK4)가 순차적으로 공급되는 경우, 제 2클럭신호(CLK2)는 제 1클럭신호(CLK1)에서 1/4주기만큼 위상이 쉬프트되고, 제 3클럭신호(CLK3)는 제 2클럭신호(CLK2)에서 1/4주기만큼 위상이 쉬프트되고, 제 4클럭신호(CLK4)는 제 3클럭신호(CLK3)에서 1/4주기만큼 위상이 쉬프트되도록 설정될 수 있다.
제 1제어 클럭신호(CCLK1) 및 제 2제어 클럭신호(CCLK2)는 하이전압 및 로우전압을 반복하는 구형파신호로 설정된다. 일례로, 제 1제어 클럭신호(CCLK1) 및 제 2제어 클럭신호(CCLK2)는 동일한 주기(일례로 2H)를 가지며 위상이 쉬프트된 신호로 설정된다. 여기서, 제 2제어 클럭신호(CCLK2)는 제 1제어 클럭신호(CCLK1)와 비교하여 1/2주기만큼 위상이 쉬프트되도록 설정될 수 있다. 그리고, 제 1제어 클럭신호(CCLK1) 및 제 2제어 클럭신호(CCLK2)의 각각의 한 주기에서 하이전압 기간은 로우전압 기간보다 길게 설정될 수 있다.
추가적으로, 클럭신호들(CLK1, CLK2, CLK3, CLK4)의 하이전압 기간은 제 1제어 클럭신호(CCLK1) 및 제 2제어 클럭신호(CCLK2)의 로우전압 기간과 중첩되도록 그 폭이 설정될 수 있다.
도 3은 도 2에 도시된 스테이지의 연결단자의 실시예를 나타내는 도면이다. 도 3에서는 설명의 편의성을 위하여 제 i스테이지(STi)를 도시하기로 한다.
도 3을 참조하면, 본 발명의 실시예에 의한 스테이지(STi)는 제 1입력단자(101), 제 2입력단자(102), 제 3입력단자(103), 제 4입력단자(104), 출력단자(105), 제 1전원 입력단자(106) 및 제 2전원 입력단자(107)를 구비한다.
제 1입력단자(101)는 제 i-1스테이지(STi-1)로부터 주사신호(SSi-1)를 공급받는다. 여기서, 제 i스테이지(STi)가 첫 번째 스테이지(ST1)로 설정되는 경우, 제 1입력단자(101)로는 제 1게이트 스타트 펄스(GSP1)가 공급된다.
제 2입력단자(102)는 제 1클럭신호(CLK1)를 공급받는다. 제 2입력단자(102)는 제 i스테이지(STi)의 구동에 대응하여 한 프레임 기간 중 적어도 일부기간 동안 출력단자(105)와 전기적으로 접속된다. 이때, 제 2입력단자(102)로 공급된 제 1클럭신호(CLK1)의 하이전압이 주사신호(SSi)로서 i번째 제 1주사선(S1i)으로 공급된다.
제 3입력단자(103)는 제 1제어 클럭신호(CCLK1)를 공급받는다. 이 경우, 제 i-1스테이지(STi-1)의 제 3입력단자(103)로는 제 2제어 클럭신호(CCLK2)가 공급된다.
제 4입력단자(104)는 제 2제어 클럭신호(CCLK2)를 공급받는다. 이 경우, 제 i-1스테이지(STi-1)의 제 4입력단자(104)로는 제 1제어 클럭신호(CCLK1)가 공급된다.
출력단자(105)는 제 i스테이지(STi)의 주사신호(SSi)를 출력한다. 출력단자(105)로 출력된 주사신호(SSi)는 i번째 제 1주사선(S1i)으로 공급된다.
제 1전원 입력단자(106)는 제 1전원(VDD)에 접속되고, 제 2전원 입력단자(107)는 제 2전원(VSS)에 접속된다. 여기서, 제 1전원(VDD)은 게이트 오프 전압으로 설정되고, 제 2전원(VSS)은 게이트 온 전압으로 설정된다. 게이트 오프 전압은 제 i스테이지(STi)에 포함된 트랜지스터가 턴-오프되는 전압을 의미하며, 게이트 온 전압은 제 i스테이지(STi)에 포함된 트랜지스터가 턴-온되는 전압을 의미한다. 이를 위하여, 제 1전원(VDD)은 제 2전원(VSS)보다 높은 전압으로 설정될 수 있다.
또한, 본 발명의 실시예에서 클럭신호들(CLK1 내지 CLK4, CCLK1, CCLK2)의 하이전압은 게이트 오프 전압(일례로, VDD)으로 설정되고, 로우전압은 게이트 온 전압(일례로, VSS)으로 설정될 수 있다.
도 4는 도 3에 도시된 스테이지의 실시예를 나타내는 도면이다. 이후, 설명의 편의성을 위하여 제어 클럭신호(CCLK1, CCLK2)가 공급된다는 것은 게이트 온 전압(예를 들어, 로우전압)이 공급되는 것을 의미하고, 제어 클럭신호(CCLK1, CCLK2)가 공급되지 않는다는 것은 게이트 오프 전압(예를 들어, 하이전압)이 공급되는 것을 의미하기로 한다. 또한, 클럭신호(CLK1)가 공급된다는 것은 게이트 오프 전압(예를 들어, 하이전압)이 공급되는 것을 의미하고, 클럭신호(CLK1)가 공급되지 않는다는 것은 게이트 온 전압(예를 들면, 로우전압)이 공급되는 것을 의미하기로 한다. 또한, 설명의 편의성을 위하여 제 i스테이지(STi)는 첫 번째 스테이지(ST1)인 것으로 가정하기로 한다.
도 4를 참조하면, 본 발명의 실시예에 의한 스테이지(STi)는 입력부(210), 출력부(220), 제 1구동부(230), 제 2구동부(240) 및 제 1트랜지스터(M1)를 구비한다.
제 1트랜지스터(M1)의 제 1전극은 제 1입력단자(101)에 접속되고, 제 2전극은 입력부(210)에 접속된다. 그리고, 제 1트랜지스터(M1)의 게이트전극은 제 2입력단자(102)에 접속된다. 이와 같은 제 1트랜지스터(M1)는 제 2입력단자(102)로 제 1클럭신호(CLK1)가 공급되지 않을 때 턴-온되어 제 1입력단자(101)와 입력부(210)를 전기적으로 접속시킨다.
이와 같은 제 1트랜지스터(M1)는 도 6에 도시된 바와 같이 제 1주사선들(S11 내지 S1n)로 출력되는 주사신호가 소정기간 중첩되도록 제어한다. 즉, 제 1트랜지스터(M1)는 제 2입력단자(102)로 제 1클럭신호(CLK1)가 공급될 때 턴-오프된다. 제 1트랜지스터(M1)가 턴-오프되면 출력단자(105)로 제 1클럭신호(CLK1)가 공급되는 기간 동안(즉, 주사신호(SS1)가 출력될 때) 제 1입력단자(101)의 로우전압에 의하여 제 2노드(N2)의 전압이 하강하는 것을 방지할 수 있다.
출력부(220)는 제 2입력단자(102) 및 제 2전원 입력단자(107)와 접속되며, 제 1노드(N1) 및 제 2노드(N2)의 전압에 대응하여 출력단자(105)의 전압을 제어한다. 일례로, 출력부(220)는 제 1노드(N1) 및 제 2노드(N2)의 전압에 대응하여 제 2입력단자(102) 또는 제 2전원 입력단자(107)를 출력단자(105)와 전기적으로 접속시킨다. 이를 위하여, 출력부(220)는 제 9트랜지스터(M9), 제 10트랜지스터(M10), 제 11트랜지스터(M11) 및 제 3커패시터(C3)를 구비한다.
제 9트랜지스터(M9)는 제 2입력단자(102)와 제 1노드(N1) 사이에 접속된다. 그리고, 제 9트랜지스터(M9)의 게이트전극은 제 2노드(N2)에 접속된다. 이와 같은 제 9트랜지스터(M9)는 제 2노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제 10트랜지스터(M10)는 제 2입력단자(102)와 출력단자(105) 사이에 접속된다. 그리고, 제 10트랜지스터(M10)의 게이트전극은 제 1노드(N1)에 접속된다. 이와 같은 제 10트랜지스터(M10)는 제 1노드(N1)의 전압에 대응하여 턴-온 또는 턴-오프된다. 여기서, 제 10트랜지스터(M10)가 턴-온될 때 제 2입력단자(102)로 공급되는 제 1클럭신호(CLK1)의 전압(즉, 하이전압)이 주사신호(SS1)로 출력된다.
제 11트랜지스터(M11)는 출력단자(105)와 제 2전원 입력단자(107) 사이에 접속된다. 그리고, 제 11트랜지스터(M11)이 게이트전극은 제 2노드(N2)에 접속된다. 이와 같은 제 11트랜지스터(M11)는 제 2노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제 3커패시터(C3)는 제 2입력단자(102)와 제 1노드(N1) 사이에 접속된다. 이와 같은 제 3커패시터(C3)는 제 1노드(N1)의 전압을 저장한다.
한편, 제 2노드(N2)가 로우전압으로 설정될 때 제 9트랜지스터(M9)는 턴-온 상태로 설정된다. 제 9트랜지스터(M9)가 턴-온 상태로 설정되면 제 2입력단자(102)와 제 1노드(N1)가 전기적으로 접속되고, 이에 따라 제 1노드(N1)의 전압은 제 2입력단자(102)의 전압으로 설정된다. 따라서, 제 9트랜지스터(M9)가 턴-온 상태로 설정되며 제 10트랜지스터(M10)의 게이트전극과 제 1전극 전압이 동일하게 설정되고, 이에 따라 제 10트랜지스터(M10)는 턴-오프 상태로 설정된다.
입력부(210)는 제 1트랜지스터(M1)를 경유하여 접속되는 제 1입력단자(101) 및 제 3입력단자(103)의 신호에 대응하여 제 2노드(N2) 및 제 3노드(N3)의 전압을 제어한다. 이를 위하여, 입력부(210)는 제 2트랜지스터(M2), 제 3트랜지스터(M3) 및 제 4트랜지스터(M4)를 구비한다.
제 2트랜지스터(M2)는 제 1트랜지스터(M1)의 제 2전극과 제 2노드(N2) 사이에 접속된다. 그리고, 제 2트랜지스터(M2)의 게이트전극은 제 3입력단자(103)에 접속된다. 이와 같은 제 2트랜지스터(M2)는 제 3입력단자(103)로 제 1제어 클럭신호(CCLK1)가 공급될 때 턴-온되어 제 1트랜지스터(M1)와 제 2노드(N2)를 전기적으로 접속시킨다.
제 3트랜지스터(M3)는 제 3노드(N3)와 제 3입력단자(103) 사이에 접속된다. 그리고, 제 3트랜지스터(M3)의 게이트전극은 제 2노드(N2)에 접속된다. 이와 같은 제 3트랜지스터(M3)는 제 2노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제 4트랜지스터(M4)는 제 3노드(N3)와 제 2전원 입력단자(107) 사이에 접속된다. 그리고, 제 4트랜지스터(M4)의 게이트전극은 제 3입력단자(103)에 접속된다. 이와 같은 제 4트랜지스터(M4)는 제 3입력단자(103)로 제 1제어 클럭신호(CCLK1)가 공급될 때 턴-온되어 제 2전원(VSS)의 전압을 제 3노드(N3)로 공급한다.
제 1구동부(230)는 제 1전원 입력단자(106) 및 제 4입력단자(104)에 접속되며, 제 2노드(N2) 및 제 3노드(N3)의 전압에 대응하여 제 4노드(N4)의 전압을 제어한다. 이를 위하여, 제 1구동부(230)는 제 5트랜지스터(M5), 제 6트랜지스터(M6) 및 제 1커패시터(C1)를 구비한다.
제 5트랜지스터(M5)는 제 4노드(N4)와 제 4입력단자(104) 사이에 접속된다. 이와 같은 제 5트랜지스터(M5)는 제 2노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프되면서 제 4노드(N4)와 제 4입력단자(104)의 전기적 접속을 제어한다.
제 6트랜지스터(M6)는 제 1전원 입력단자(106)와 제 4노드(N4) 사이에 접속된다. 이와 같은 제 6트랜지스터(M6)는 제 3노드(N3)의 전압에 대응하여 턴-온 또는 턴-오프되면서 제 1전원 입력단자(106)와 제 4노드(N4)의 전기적 접속을 제어한다.
제 1커패시터(C1)는 제 4노드(N4)와 제 2노드(N2) 사이에 접속된다. 이와 같은 제 1커패시터(C1)는 제 2노드(N2)에 대응되는 전압을 저장한다.
한편, 제 1구동부(230)에 포함된 제 4노드(N4)는 제 2노드(N2)가 로우전압으로 설정될 때 제 4입력단자(104)로부터 제 2제어 클럭신호(CCLK2)를 주기적으로 공급받는다. 제 4노드(N4)로 제 2제어 클럭신호(CCLK2)가 공급되면 도 5에 도시된 바와 같이 제 1커패시터(C1)의 커플링에 의하여 제 2노드(N2)의 전압이 로우전압(일례로, VSS)보다 낮은 전압으로 주기적으로 하락한다. 이와 같이 제 2노드(N2)의 전압이 주기적으로 하락하면 제 2노드(N2)에 접속된 트랜지스터(M3, M5, M9, M11)의 구동 특성이 향상된다.(PMOS 트랜지스터의 게이트전극으로 낮은 전압이 주기적으로 공급되는 경우, 구동특성이 향상될 수 있다.)
또한, 제 1구동부(230)는 제 3노드(N3)가 로우전압으로 설정될 때 제 4노드(N4)로 제 1전원(VDD)의 전압을 공급한다. 제 4노드(N4)로 제 1전원(VDD)의 전압이 공급되면 제 1커패시터(C1)의 커플링에 의하여 제 2노드(N2)의 전압이 안정적으로 유지될 수 있다.
제 2구동부(240)는 제 3노드(N3)에 접속되며, 제 4입력단자(104)로 공급되는 제 2제어 클럭신호(CCLK2)에 대응하여 제 1노드(N1)의 전압을 제어한다. 이를 위하여, 제 2구동부(240)는 제 7트랜지스터(M7), 제 8트랜지스터(M8) 및 제 2커패시터(C2)를 구비한다.
제 2커패시터(C2)의 제 1단자는 제 3노드(N3)에 접속되고, 제 2단자는 제 8트랜지스터(M8)에 접속된다.
제 7트랜지스터(M7)는 제 2커패시터(C2)의 제 2단자와 제 4입력단자(104) 사이에 접속된다. 그리고, 제 7트랜지스터(M7)의 게이트전극은 제 3노드(N3)에 접속된다. 이와 같은 제 7트랜지스터(M7)는 제 3노드(N3)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제 8트랜지스터(M8)는 제 2커패시터(C2)의 제 2단자와 제 1노드(N1) 사이에 접속된다. 그리고, 제 8트랜지스터(M8)의 게이트전극은 제 4입력단자(104)에 접속된다. 이와 같은 제 8트랜지스터(M8)는 제 4입력단자(104)로 제 2제어 클럭신호(CCLK2)가 공급될 때 턴-온되어 제 2커패시터(C2)의 제 2단자와 제 1노드(N1)를 전기적으로 접속시킨다.
한편, 상술한 제 1트랜지스터(M1) 내지 제 11트랜지스터(M11)는 P형 트랜지스터로 형성된다. 즉, 본 발명의 스테이지(ST)는 P형 트랜지스터로 형성되며, 주사신호(SS)로써 하이전압을 공급한다.
도 5는 도 4에 도시된 스테이지의 구동방법의 실시예를 나타내는 파형도이다.
도 5를 참조하면, 제 1게이트 스타트 펄스(GSP1)가 공급될 때 제 1입력단자(101)는 제 1전원(VDD)의 전압으로 설정되고, 제 1게이트 스타트 펄스(GSP1)가 공급되지 않을 때 제 1입력단자(101)는 제 2전원(VSS)의 전압으로 설정될 수 있다.
또한, 제 1입력단자(101)로 공급되는 제 1게이트 스타트 펄스(GSP1)는 제 3입력단자(103)로 공급되는 신호(즉, 제 1제어 클럭신호(CCLK1))와 적어도 한번 중첩되도록 설정된다.
동작과정을 설명하면, 먼저 제 1시점(t1)에는 제 1입력단자(101)로 제 1게이트 스타트 펄스(GSP1)가 공급된다. 이때, 제 1트랜지스터(M1)가 턴-온 상태로 설정되기 때문에 제 1입력단자(101)로 공급된 제 1게이트 스타트 펄스(GSP1)는 제 2트랜지스터(M2)로 공급된다.
제 2시점(t2)에는 제 3입력단자(103)로 제 1제어 클럭신호(CCLK1)가 공급된다. 제 3입력단자(103)로 제 1제어 클럭신호(CCLK1)가 공급되면 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)가 턴-온된다.
제 2트랜지스터(M2)가 턴-온되면 제 1입력단자(101)와 제 2노드(N2)가 전기적으로 접속된다. 그러면, 제 1입력단자(101)로 공급된 제 1게이트 스타트 펄스(GSP1)에 의하여 제 2노드(N2)가 하이전압으로 설정된다. 제 2노드(N2)가 하이전압으로 설정되면 제 3트랜지스터(M3), 제 5트랜지스터(M5), 제 9트랜지스터(M9) 및 제 11트랜지스터(M12)가 턴-오프된다.
제 4트랜지스터(M4)가 턴-온되면 제 3노드(N3)로 제 2전원(VSS)의 전압이 공급된다. 제 3노드(N3)로 제 2전원(VSS)의 전압이 공급되면 제 6트랜지스터(M6) 및 제 7트랜지스터(M7)가 턴-온된다.
제 6트랜지스터(M6)가 턴-온되면 제 4노드(N4)로 제 1전원(VDD)의 전압이 공급된다. 제 4노드(N4)로 제 1전원(VDD)의 전압이 공급되면 제 1커패시터(C1)의 커플링에 의하여 제 2노드(N2)의 전압을 안정적으로 유지할 수 있다.
제 7트랜지스터(M7)가 턴-온되면 제 2커패시터(C2)의 제 2단자와 제 4입력단자(104)가 전기적으로 접속된다. 이때, 제 8트랜지스터(M8)가 턴-오프 상태로 설정되기 때문에 제 1노드(N1)는 이전기간의 전압을 유지한다.
제 3시점(t3)에는 제 2입력단자(102)로 제 1클럭신호(CLK1)가 공급되고, 제 4입력단자(104)로 제 2제어 클럭신호(CCLK2)가 공급된다.
제 4입력단자(104)로 제 2제어 클럭신호(CCLK2)가 공급되면 제 7트랜지스터(M7)를 경유하여 제 2커패시터(C2)의 제 2단자로 제 2제어 클럭신호(CCLK2)가 공급된다. 그러면, 제 2커패시터(C2)의 커플링에 의하여 제 3노드(N3)의 전압이 제 2전원(VSS)보다 낮은 전압으로 하강된다. 그러면, 제 3노드(N3)의 전압이 하강되면 제 7트랜지스터(M7)가 안정적으로 턴-온 상태를 유지함과 동시에 구동 특성이 향상될 수 있다.
그리고, 제 4입력단자(104)로 제 2제어 클럭신호(CCLK2)가 공급되면 제 8트랜지스터(M8)가 턴-온된다. 제 8트랜지스터(M8)가 턴-온되면 제 2제어 클럭신호(CCLK2)가 제 1노드(N1)로 공급된다. 이 경우, 제 1노드(N1)는 로우전압으로 설정되고, 이에 따라 제 10트랜지스터(M10)가 턴-온된다.(이때, 제 2노드(N2)의 전압에 의하여 제 9트랜지스터(M9)는 턴-오프 상태를 유지)
제 10트랜지스터(M10)가 턴-온되면 제 2입력단자(102)로 공급된 제 1클럭신호(CLK1)가 출력단자(105)로 공급된다. 출력단자(105)로 공급된 제 1클럭신호(CLK1)는 주사신호(SS1)로써 첫 번째 제 1주사선(S1)으로 공급된다.
추가적으로, 제 2입력단자(102)로 제 1클럭신호(CLK1)가 공급되면 제 1트랜지스터(M1)가 턴-오프된다. 제 1트랜지스터(M1)가 턴-오프되면 제 1입력단자(101)와 제 2트랜지스터(M2)의 전기적 접속이 차단된다.
제 4시점(t4)에는 제 3입력단자(103)로 제 1제어 클럭신호(CCLK1)가 공급된다. 제 3입력단자(103)로 제 1제어 클럭신호(CCLK1)가 공급되면 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)가 턴-온된다. 제 4트랜지스터(M4)가 턴-온되면 제 3노드(N3)로 제 2전원(VSS)의 전압이 공급된다.
제 2트랜지스터(M2)가 턴-온되면 제 1트랜지스터(M1)와 제 2노드(N2)가 전기적으로 접속된다. 이때, 제 1트랜지스터(M1)가 턴-오프 상태로 설정되기 때문에 제 2노드(N2)는 안정적으로 하이전압을 유지한다.
제 5시점(t5)에는 제 2입력단자(102)로 제 1클럭신호(CLK1)의 공급이 중단된다. 제 1클럭신호(CLK1)의 공급이 중단되면 제 2입력단자(102)의 전압이 하이전압에서 로우전압으로 하강된다. 그러면, 제 3커패시터(C3)의 커플링에 의하여 제 1노드(N1)의 전압이 하강되고, 이에 따라 제 10트랜지스터(M10)는 턴-온 상태를 유지한다. 제 10트랜지스터(M10)가 턴-온 상태를 유지하면 제 2입력단자(102)로 공급된 로우전압이 출력단자(105)로 공급된다. 즉, 제 5시점(T5)에 주사신호(SS1)의 공급이 중단된다.
제 6시점(t5)에는 제 4입력단자(104)로 제 2제어 클럭신호(CCLK2)가 공급된다. 제 4입력단자(104)로 제 2제어 클럭신호(CCLK2)가 공급되면 제 7트랜지스터(M7)를 경유하여 제 2제어 클럭신호(CCLK2)가 제 2커패시터(C2)의 제 2단자로 제 2제어 클럭신호(CCLK2)가 공급된다. 그러면, 제 2커패시터(C2)의 커플링에 의하여 제 3노드(N3)의 전압이 제 2전원(VSS)보다 낮은 전압으로 하강된다.
또한, 제 4입력단자(104)로 제 2제어 클럭신호(CCLK2)가 공급되면 제 8트랜지스터(M8)가 턴-온된다. 제 8트랜지스터(M8)가 턴-온되면 제 2제어 클럭신호(CCLK2)가 제 1노드(N1)로 공급된다. 이 경우, 제 1노드(N1)는 로우전압을 유지하고, 이에 따라 제 10트랜지스터(M10)가 턴-온 상태를 유지한다.
제 7시점(t7)에는 제 3입력단자(103)로 제 1제어 클럭신호(CCLK1)가 공급된다. 제 3입력단자(103)로 제 1제어 클럭신호(CCLK1)가 공급되면 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)가 턴-온된다. 제 4트랜지스터(M4)가 턴-온되면 제 2전원(VSS)의 전압이 제 3노드(N3)로 공급된다.
한편, 제 7시점(t7)에는 제 2입력단자(102)로 제 1클럭신호(CLK1)가 공급되지 않고, 이에 따라 제 1트랜지스터(M1)가 턴-온 상태를 유지한다. 따라서, 제 2트랜지스터(M2)가 턴-온되면 제 1입력단자(101)로 공급되는 로우전압이 제 2노드(N2)로 공급된다.
제 2노드(N2)로 로우전압이 공급되면 제 3트랜지스터(M3), 제 5트랜지스터(M5), 제 9트랜지스터(M9) 및 제 11트랜지스터(M11)가 턴-온된다.
제 3트랜지스터(M3)가 턴-온되면 제 3노드(N3)로부터의 제 2전원(VSS)의 전압이 제 2노드(N2)로 공급된다. 즉, 제 2노드(N2)는 로우전압을 유지한다.
제 5트랜지스터(M5)가 턴-온되면 제 4입력단자(104)와 제 4노드(N4)가 전기적으로 접속된다.
제 9트랜지스터(M9)가 턴-온되면 제 1노드(N1)와 제 2입력단자(102)가 전기적으로 접속된다. 이때, 제 2입력단자(102)는 로우전압으로 설정되고, 이에 따라 제 1노드(N1)는 로우전압으로 설정된다.
제 11트랜지스터(M11)가 턴-온되면 제 2전원(VSS)의 전압이 출력단자(105)로 공급된다.
제 8시점(t8)에는 제 3입력단자(103)로 제 1제어 클럭신호(CCLK1)의 공급이 중단된다. 즉, 제 3입력단자(103)는 로우전압으로부터 하이전압으로 상승된다. 이때, 제 3트랜지스터(M3)가 턴-온 상태로 설정되기 때문에 제 3노드(N3)는 하이전압으로 상승된다. 제 3노드(N3)의 전압이 상승되면 제 6트랜지스터(M6) 및 제 7트랜지스터(M7)가 턴-오프된다.
제 9시점(t9)에는 제 4입력단자(104)로 제 2제어 클럭신호(CCLK2), 제 2입력단자(102)로 제 1클럭신호(CLK1)가 공급된다.
제 4입력단자(104)로 제 2제어 클럭신호(CCLK2)가 공급되면 제 4노드(N4)로 제 2제어 클럭신호(CCLK2)가 공급된다. 그러면, 제 1커패시터(C1)의 커플링에 의하여 제 2노드(N2)의 전압이 하강된다. 즉, 제 제 2노드(N2)의 전압은 제 2전원(VSS)보다 낮은 전압으로 하강된다.
한편, 제 9시점(t9)에 제 9트랜지스터(M9)가 턴-온 상태를 유지하기 때문에 제 2입력단자(102)로 공급된 제 1클럭신호(CLK1)가 제 1노드(N1)로 공급되고, 이에 따라 제 1노드(N1)는 하이전압으로 상승된다. 제 1노드(N1)가 하이전압으로 설정되면 제 10트랜지스터(M10)가 턴-오프된다. 따라서, 제 2입력단자(102)로 공급된 제 1클럭신호(CLK1)와 무관하게 출력단자(105)는 제 2전원(VSS)의 전압을 유지한다.
실제로, 본 발명의 스테이지(ST)는 상술한 과정을 반복하면서 출력단자(105)로 주사신호(SS1)를 출력한다. 그리고, 제 1스테이지(ST1)의 출력단자(105)로부터 주사신호를 공급받는 제 2스테이지(ST2)도 상술한 과정을 반복하면서 주사신호를 출력한다. 즉, 도 6에 도시된 바와 같이 주사선들(S1 내지 S4)로는 주사신호가 순차적으로 공급될 수 있다.
도 7은 본 발명의 실시예에 의한 스테이지의 시뮬레이션 결과를 나타내는 도면이다. 도 7에서는 스테이지를 제 1스테이지(ST1)로 가정하기로 한다.
도 7을 참조하면, 본 발명의 제 1스테이지(ST1)는 제 1게이트 스타트 펄스(GSP1)에 대응하여 첫 번째 제 1주사선(S1)으로 주사신호(SS1)를 출력한다. 즉, 본 발명의 제 1스테이지(ST1)는 제어 클럭신호들(CCLK1, CCLK2) 및 클럭신호(CLK1)에 대응하여 안정적으로 주사신호(SS1)를 출력할 수 있다.
도 8은 도 3에 도시된 스테이지의 다른 실시예를 나타내는 도면이다. 도 8을 설명할 때 도 4와 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 본 발명의 다른 실시예에 의한 스테이지(STi)는 입력부(210), 출력부(220), 제 1구동부(230'), 제 2구동부(240) 및 제 1트랜지스터(M1)를 구비한다.
제 1구동부(230')는 제 1전원 입력단자(106) 및 제 4입력단자(104)에 접속되며, 제 3노드(N3)의 전압에 대응하여 제 2노드(N2)의 전압을 제어한다. 이를 위하여, 제 1구동부(230')는 제 5트랜지스터(M5'), 제 6트랜지스터(M6') 및 제 1커패시터(C1')를 구비한다.
제 5트랜지스터(M5') 및 제 6트랜지스터(M6')는 제 2노드(N2)와 제 1전원 입력단자(106) 사이에 직렬로 접속된다. 그리고, 제 5트랜지스터(M5')의 게이트전극은 제 4입력단자(104)에 접속되고, 제 6트랜지스터(M6')의 게이트전극은 제 3노드(N3)에 접속된다.
제 1커패시터(C1')는 제 2노드(N2)와 제 4입력단자(104) 사이에 접속된다.
이와 같은 제 1구동부(230')는 제 2제어 클럭신호(CCLK2)에 대응하여 제 2노드(N2)의 전압을 제어하는 것으로 실질적 동작과정은 도 4에 도시된 제 1구동부(230)와 유사하다.
보다 상세히 설명하면, 도 4에 포함된 제 1구동부(230)는 제 2노드(N2)가 로우전압으로 설정될 때 제 4입력단자(104)로부터의 제 2제어 클럭신호(CCLK2)에 대응하여 제 2노드(N2)의 전압을 주기적으로 하강시킨다. 마찬가지로, 도 8에 도시된 제 1구동부(230')도 제 2노드(N2)가 로우전압으로 설정될 때 제 1커패시터(C1')의 커플링에 의하여 제 2제어 클럭신호(CCLK2)가 공급될 때마다 제 2노드(N2)의 전압을 주기적으로 하강시킨다.
또한, 도 4에 포함된 제 1구동부(230)는 제 3노드(N3)가 로우전압으로 설정될 때 제 2노드(N2)가 제 1전원(VDD)의 전압을 유지하도록 한다. 마찬가지로, 도 8에 도시된 제 1구동부(230')도 제 3노드(N3)가 로우전압으로 설정됨과 동시에 제 2제어 클럭신호(CCLK2)가 공급될 때 제 2노드(N2)로 제 1전원(VDD)의 전압을 공급한다.
즉, 도 8에 도시된 제 1구동부(230')는 도 4에 도시된 제 1구동부(230)와 유사 또는 동일하게 동작하며, 이에 따라 상세한 설명은 생략하기로 한다.
도 9는 도 3에 도시된 스테이지의 또 다른 실시예를 나타내는 도면이다. 도 9를 설명할 또 4와 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 9를 참조하면, 본 발명의 또 다른 실시예에 의한 스테이지(STi)는 도 4와 비교하여 제 1트랜지스터(M1)가 제거될 분 그 외의 구성은 동일하게 설정된다.
여기서, 제 1트랜지스터(M1)가 제거되면 제 1입력단자(101)는 제 2트랜지스터(M2)와 항상 전기적으로 접속된다. 이 경우, 도 6에 도시된 바와 같이 제 1주사선(S1)들로 주사신호가 중첩되도록 출력되지 않는다.
즉, 본 발명의 또 다른 실시예에서 제 1클럭신호(CLK1) 내지 제 4클럭신호(CLK4)는 도 10에 도시된 바와 같이 서로 중첩되지 않게 공급된다. 이 경우, 주사선(S1)들로 공급되는 주사신호도 서로 중첩되지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
전술한 발명에 대한 권리범위는 이하의 특허청구범위에서 정해지는 것으로써, 명세서 본문의 기재에 구속되지 않으며, 청구범위의 균등 범위에 속하는 변형과 변경은 모두 본 발명의 범위에 속할 것이다.
100 : 화소부 101,102,103,104 : 입력단자
105 : 출력단자 106,107 : 전원 입력단자
110,120 : 주사 구동부 130 : 발광 구동부
140 : 데이터 구동부 150 : 타이밍 제어부
160 : 호스트 시스템 210 : 입력부
220 : 출력부 230,240 : 구동부

Claims (18)

  1. 제 1전극이 제 1입력단자에 접속되고, 게이트전극이 제 1클럭신호를 공급받는 제 2입력단자에 접속되는 제 1트랜지스터와;
    제 1노드 및 제 2노드를 포함하고, 상기 제 2입력단자, 및 제 2전원 입력단자에 접속되며, 상기 제 1노드와 상기 제 2입력단자 사이에 접속되며 게이트전극이 상기 제 2노드에 접속되는 제 9트랜지스터, 게이트전극이 상기 제 1노드에 접속되는 제 10트랜지스터 및 게이트전극이 상기 제 2노드에 접속되는 제 11트랜지스터를 포함하고, 상기 제 1노드의 전압 및 상기 제 2노드의 전압에 대응하여 출력단자로 주사신호를 공급하기 위한 출력부와;
    제 3노드를 포함하고, 상기 제 2노드, 상기 제 1트랜지스터의 제 2전극, 및 제 1제어 클럭신호를 공급받는 제 3입력단자에 접속되며, 상기 제 3노드와 상기 제 3입력단자 사이에 접속되는 제 3트랜지스터 및 상기 제 3노드와 상기 제 2전원 입력단자 사이에 접속되는 제 4트랜지스터를 포함하고, 상기 제 2노드 및 상기 제 3노드의 전압을 제어하기 위한 입력부와;
    상기 제 2노드, 상기 제 3노드, 제 1전원 입력단자, 및 제 2제어 클럭신호를 공급받는 제 4입력단자에 접속되며, 상기 제 2노드의 전압을 제어하기 위한 제 1구동부와;
    상기 제 4입력단자, 상기 제 1노드, 및 상기 제 3노드에 접속되며, 상기 제 1노드의 전압을 제어하기 위한 제 2구동부를 구비하는 스테이지.
  2. 제 1항에 있어서,
    상기 출력부, 상기 입력부, 상기 제 1구동부, 상기 제 2구동부에 포함되는 트랜지스터들 및 상기 제 1트랜지스터는 P형 트랜지스터로 설정되는 스테이지.
  3. 제 1항에 있어서,
    상기 제 1전원 입력단자는 게이트 오프 전압으로 설정되는 제 1전원, 상기 제 2전원 입력단자는 게이트 온 전압으로 설정되는 제 2전원을 공급받는 스테이지.
  4. 제 1항에 있어서,
    상기 제 1입력단자는 이전단 스테이지의 출력신호 또는 게이트 스타트 펄스를 공급받는 스테이지.
  5. 제 1항에 있어서,
    상기 제 1제어 클럭신호 및 제 2제어 클럭신호는 동일한 주기를 가지며 한 주기에서 하이전압 공급기간이 로우전압 공급기간보다 길게 설정되고, 상기 제 2제어 클럭신호는 제 1제어 클럭신호에서 반주기만큼 쉬프트된 신호로 설정되는 스테이지.
  6. 제 1항에 있어서,
    상기 제 1클럭신호는 상기 제 1제어 클럭신호보다 긴 주기를 가지며 한 주기에서 하이전압 공급기간이 로우전압 공급기간보다 짧게 설정되는 스테이지.
  7. 제 6항에 있어서,
    상기 제 1클럭신호의 하이전압은 상기 제 1제어 클럭신호 및 상기 제 2제어 클럭신호의 로우전압과 중첩되는 스테이지.
  8. 제 1항에 있어서,
    상기 입력부는
    상기 제 1트랜지스터의 제 2전극과 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 2트랜지스터를 구비하고,
    상기 제 3트랜지스터는 게이트전극이 상기 제 2노드에 접속되고,
    상기 제 4트랜지스터는 게이트전극이 상기 제 3입력단자에 접속되는 스테이지.
  9. 제 1항에 있어서,
    상기 제 1구동부는
    제 4노드와 상기 제 4입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 5트랜지스터와;
    상기 제 1전원 입력단자와 상기 제 4노드 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 6트랜지스터와;
    상기 제 2노드와 상기 제 4노드 사이에 접속되는 제 1커패시터를 구비하는 스테이지.
  10. 제 1항에 있어서,
    상기 제 1구동부는
    상기 제 2노드와 상기 제 4입력단자 사이에 접속되는 제 1커패시터와;
    상기 제 2노드와 상기 제 1전원 입력단자 사이에 직렬로 접속되는 제 5트랜지스터 및 제 6트랜지스터를 구비하며,
    상기 제 5트랜지스터의 게이트전극은 상기 제 4입력단자에 접속되고, 상기 제 6트랜지스터의 게이트전극은 상기 제 3노드에 접속되는 스테이지.
  11. 제 1항에 있어서,
    상기 제 2구동부는
    상기 제 3노드에 제 1단자가 접속되는 제 2커패시터와;
    상기 제 2커패시터의 제 2단자와 상기 제 4입력단자 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 7트랜지스터와;
    상기 제 2커패시터의 제 2단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 4입력단자에 접속되는 제 8트랜지스터를 구비하는 스테이지.
  12. 제 1항에 있어서,
    상기 출력부는
    상기 제 2입력단자와 상기 제 1노드 사이에 접속되는 제 3커패시터를 구비하고,
    상기 제 10트랜지스터는 상기 제 2입력단자와 상기 출력단자 사이에 접속되며, 상기 제 11트랜지스터는 상기 출력단자와 상기 제 2전원 입력단자 사이에 접속되는 스테이지.
  13. 주사선들로 하이전압의 주사신호를 공급하기 위하여 복수의 스테이지들을 포함하는 주사 구동부를 구비하며;
    상기 스테이지들 각각은
    제 1전극이 이전단 스테이지의 출력신호 또는 게이트 스타트 펄스를 공급받는 제 1입력단자에 접속되고, 게이트전극이 클럭신호를 공급받는 제 2입력단자에 접속되는 제 1트랜지스터와;
    제 1노드 및 제 2노드를 포함하고, 제 2전원을 공급받는 제 2전원 입력단자에 접속되며, 상기 제 1노드와 상기 제 2입력단자 사이에 접속되며 게이트전극이 상기 제 2노드에 접속되는 제 9트랜지스터, 게이트전극이 상기 제 1노드에 접속되는 제 10트랜지스터 및 게이트전극이 상기 제 2노드에 접속되는 제 11트랜지스터를 포함하고, 상기 제 1노드의 전압 및 상기 제 2노드의 전압에 대응하여 출력단자로 주사신호를 공급하기 위한 출력부와;
    제 3노드를 포함하고, 상기 제 2노드, 상기 제 1트랜지스터의 제 2전극, 및 제 1제어 클럭신호를 공급받는 제 3입력단자에 접속되며, 상기 제 3노드와 상기 제 3입력단자 사이에 접속되는 제 3트랜지스터 및 상기 제 3노드와 상기 제 2전원 입력단자 사이에 접속되는 제 4트랜지스터를 포함하고, 상기 제 2노드 및 상기 제 3노드의 전압을 제어하기 위한 입력부와;
    상기 제 2노드, 상기 제 3노드, 상기 제 2전원보다 높은 전압으로 설정되는 제 1전원을 공급받는 제 1전원 입력단자, 및 제 2제어 클럭신호를 공급받는 제 4입력단자에 접속되며, 상기 제 2노드의 전압을 제어하기 위한 제 1구동부와;
    상기 제 4입력단자, 상기 제 1노드, 및 상기 제 3노드에 접속되며, 상기 제 1노드의 전압을 제어하기 위한 제 2구동부를 구비하는 주사 구동부.
  14. 제 13항에 있어서,
    상기 출력부, 상기 입력부, 상기 제 1구동부, 상기 제 2구동부에 포함되는 트랜지스터들 및 상기 제 1트랜지스터는 P형 트랜지스터로 설정되는 주사 구동부.
  15. 제 13항에 있어서,
    j(j는 1, 5, 9,...)번째 스테이지의 제 2입력단자는 제 1클럭신호, j+1번째 스테이지의 제 2입력단자는 제 2클럭신호, j+2번째 제 2입력단자는 제 3클럭신호, j+3번째 제 2입력단자는 제 4클럭신호를 공급받는 주사 구동부.
  16. 제 15항에 있어서,
    상기 제 1클럭신호 내지 제 4클럭신호는 동일한 주기를 가지며, 한 주기에서 하이전압 공급기간이 로우전압 공급기간보다 짧게 설정되는 주사 구동부.
  17. 제 16항에 있어서,
    상기 제 1클럭신호 내지 제 4클럭신호는 위상이 1/4주기만큼 쉬프트되도록 순차적으로 공급되는 주사 구동부.
  18. 제 13항에 있어서,
    상기 제 1제어 클럭신호 및 제 2제어 클럭신호는 동일한 주기를 가지며 한 주기에서 하이전압 공급기간이 로우전압 공급기간보다 길게 설정되고, 상기 제 2제어 클럭신호는 제 1제어 클럭신호에서 반주기만큼 쉬프트된 신호로 설정되는 주사 구동부.
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