KR102633064B1

KR102633064B1 - 스테이지 및 이를 포함하는 발광 제어 구동부

Info

Publication number: KR102633064B1
Application number: KR1020180138314A
Authority: KR
Inventors: 강철규; 김대현; 김성환; 오수희; 이동선; 최상무
Original assignee: 삼성디스플레이 주식회사
Priority date: 2018-11-12
Filing date: 2018-11-12
Publication date: 2024-02-06
Also published as: EP3651146B1; CN111179852A; EP3651146A1; US10937369B2; KR20200055206A; US20200152127A1

Abstract

본 발명은 제1 노드 및 제2 노드의 전압에 대응하여 제1 전원 또는 제2 전원의 전압을 제1 출력 단자로 공급하는 출력부, 제1 입력 단자, 제2 입력 단자 및 제4 입력 단자로 공급되는 신호에 대응하여 제2 노드 및 제3 노드의 전압을 제어하는 입력부, 상기 제2 노드의 전압에 대응하여 상기 제1 노드의 전압을 제어하고, 상기 제1 노드에 대응하는 전압을 제2 출력 단자로 공급하는 제1 신호 처리부, 상기 제3 노드와 제5 노드 사이에 접속되는 제2 커패시터를 구비하며, 상기 제2 입력 단자 및 제3 입력 단자로 공급되는 신호에 대응하여 상기 제1 노드의 전압을 제어하고, 상기 제2 입력 단자로 공급되는 신호 및 상기 제1 전원에 대응하여 상기 제2 커패시터 양단의 전위차를 제어하는 제2 신호 처리부, 상기 제1 입력 단자 및 상기 제4 입력 단자로 공급되는 신호에 대응하여 상기 제2 노드의 전압을 제어하는 제3 신호 처리부를 포함하는, 스테이지 및 이를 포함하는 발광 제어 구동부에 관한 것이다.

Description

스테이지 및 이를 포함하는 발광 제어 구동부{STAGE AND EMISSION CONTROL DRIVER HAVING THE SAME}

본 발명은 스테이지 및 이를 포함하는 발광 제어 구동부에 관한 것이다.

유기 전계 발광 표시 장치(Organic Light Emitting Display; OLED)는 빠른 응답 속도를 가짐과 동시에 낮은 소비 전력으로 구동되는 장점이 있다.

유기 전계 발광 표시 장치에 마련되는 발광 제어 구동부는, 발광 제어선들로 발광 제어 신호를 공급함으로써, 화소들의 발광 시간을 제어한다. 이를 위하여, 발광 제어 구동부는 발광 제어선들 각각과 접속되는 복수의 스테이지들을 구비한다.

이러한 스테이지들 각각은 다수의 트랜지스터들과 커패시터로 구성될 수 있다. 스테이지들에 마련되는 커패시터의 지속적인 충방전은 저전력으로 구동되는 유기 전계 발광 표시 장치의 소비 전력을 증가시킬 수 있다.

본 발명의 일 목적은 발광 제어 신호가 로우 전압으로 유지되는 동안 스테이지에 마련되는 커패시터의 충방전을 방지하는 스테이지 및 이를 포함하는 발광 제어 구동부를 제공하는 것이다.

본 발명의 일 실시 예에 따른 스테이지는, 제1 노드 및 제2 노드의 전압에 대응하여 제1 전원 또는 제2 전원의 전압을 제1 출력 단자로 공급하는 출력부, 제1 입력 단자, 제2 입력 단자 및 제4 입력 단자로 공급되는 신호에 대응하여 제2 노드 및 제3 노드의 전압을 제어하는 입력부, 상기 제2 노드의 전압에 대응하여 상기 제1 노드의 전압을 제어하고, 상기 제1 노드에 대응하는 전압을 제2 출력 단자로 공급하는 제1 신호 처리부, 상기 제3 노드와 제5 노드 사이에 접속되는 제2 커패시터를 구비하며, 상기 제2 입력 단자 및 제3 입력 단자로 공급되는 신호에 대응하여 상기 제1 노드의 전압을 제어하고, 상기 제2 입력 단자로 공급되는 신호 및 상기 제1 전원에 대응하여 상기 제2 커패시터 양단의 전위차를 제어하는 제2 신호 처리부 및 상기 제1 입력 단자 및 상기 제4 입력 단자로 공급되는 신호에 대응하여 상기 제2 노드의 전압을 제어하는 제3 신호 처리부를 포함할 수 있다.

또한, 상기 제1 전원은, 게이트 오프 전압으로 설정되는 전압이고, 상기 제2 전원은, 게이트 온 전압으로 설정될 수 있다.

또한, 상기 제1 입력 단자는, 이전단 스테이지의 상기 제1 출력 단자로 출력되는 신호 또는 시작 신호를 공급받고, 상기 제2 입력 단자는, 이전단 스테이지의 상기 제2 출력 단자로 출력되는 신호 또는 제어 노드 시작 신호를 공급받을 수 있다.

또한, 상기 이전단 스테이지의 상기 제1 출력 단자로 출력되는 신호 또는 상기 시작 신호는, 상기 제2 입력 단자로 공급되는 제1 클럭 신호와 적어도 한 번 중첩될 수 있다.

또한, 상기 이전단 스테이지의 상기 제2 출력 단자로 출력되는 신호 또는 상기 제어 노드 시작 신호는, 상기 이전단 스테이지의 상기 제1 출력 단자로 출력되는 신호 또는 상기 시작 신호의 위상이 반전된 신호일 수 있다.

또한, 상기 제2 입력 단자는 제1 클럭 신호를 공급받고, 상기 제2 입력 단자는 제2 클럭 신호를 공급받을 수 있다.

또한, 상기 입력부는, 상기 제1 입력 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터 및 상기 제4 입력 단자와 상기 제3 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제4 트랜지스터를 포함할 수 있다.

또한, 상기 출력부는, 상기 제1 전원과 상기 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제1 노드에 접속되는 제9 트랜지스터 및 상기 제1 출력 단자와 상기 제2 전원 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제10 트랜지스터를 포함할 수 있다.

또한, 상기 제1 신호 처리부는, 상기 제1 전원과 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제8 트랜지스터 및 상기 제1 전원과 상기 제1 노드 사이에 접속되는 제1 커패시터를 포함할 수 있다.

또한, 상기 제2 신호 처리부는, 상기 제1 전원과 상기 제5 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제5 트랜지스터, 상기 제5 노드와 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제6 트랜지스터 및 상기 제5 노드와 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 제3 입력 단자에 접속되는 제7 트랜지스터를 더 포함할 수 있다.

또한, 상기 제2 전원의 전압이 상기 제1 출력 단자로 공급되는 동안 상기 제2 커패시터 양단의 전위차는 일정하게 유지될 수 있다.

또한, 상기 제3 신호 처리부는, 상기 제1 전원 및 제7 노드 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제2 트랜지스터, 상기 제7 노드 및 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제3 트랜지스터 및 상기 제7 노드와 상기 제2 노드 사이에 접속되는 제3 커패시터를 포함할 수 있다.

또한, 상기 스테이지는, 상기 제2 신호 처리부와 상기 제3 신호 처리부 사이에 접속되며 상기 제3 노드의 전압 하강폭을 제어하는 제1 안정화부 및 상기 제1 입력 단자에 연결되는 제4 노드와 상기 제2 노드 사이에 접속되며 상기 제2 노드의 전압 하강폭을 제어하는 제2 안정화부를 더 포함할 수 있다.

또한, 상기 제1 안정화부는, 상기 제3 신호 처리부와 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 제2 전원에 접속되는 제11 트랜지스터를 포함할 수 있다.

또한, 상기 제2 안정화부는, 상기 제2 노드와 상기 출력부 사이에 접속되며, 게이트 전극이 상기 제2 전원에 접속되는 제12 트랜지스터를 포함할 수 있다.

또한, 상기 입력부는, 상기 제1 입력 단자와 상기 제2 노드 사이에 접속되며, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터, 제8 노드와 상기 제3 노드 사이에 접속되는 제4 트랜지스터, 상기 제1 전원과 상기 제8 노드 사이에 접속되며, 게이트 전극이 상기 제1 입력 단자에 접속되는 제16 트랜지스터 및 상기 제8 노드와 상기 제2 전원 사이에 접속되며, 게이트 전극이 상기 제1 입력 단자에 접속되는 제17 트랜지스터를 포함하고, 상기 제4 입력 단자는 상기 제1 입력 단자에 접속될 수 있다.

또한, 상기 제2 신호 처리부는, 상기 제3 입력 단자와 상기 제5 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제5 트랜지스터, 상기 제5 노드와 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제6 트랜지스터 및 상기 제5 노드와 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 제3 입력 단자에 접속되는 제7 트랜지스터를 더 포함할 수 있다.

또한, 상기 제3 신호 처리부는, 상기 제2 노드와 제7 노드 사이에 접속되는 제3 커패시터를 포함하고, 상기 제1 입력 단자, 상기 제2 입력 단자 및 상기 제4 입력 단자로 공급되는 신호와 상기 제1 전원에 대응하여 상기 제3 커패시터 양단의 전위차를 제어할 수 있다.

또한, 상기 제3 신호 처리부는, 상기 제1 전원 및 상기 제7 노드 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제2 트랜지스터, 상기 제7 노드 및 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제3 트랜지스터 및 제6 노드와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제6 노드에 접속되는 제15 트랜지스터를 더 포함할 수 있다.

또한, 상기 입력부는, 상기 제1 입력 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터, 상기 제4 입력 단자와 상기 제3 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제4 트랜지스터 및 상기 제1 입력 단자와 상기 제6 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제13 트랜지스터를 포함할 수 있다.

또한, 상기 제2 전원의 전압이 상기 제1 출력 단자로 공급되는 동안 상기 제3 커패시터 양단의 전위차는 일정하게 유지될 수 있다.

또한, 상기 스테이지는, 상기 제2 신호 처리부와 상기 제3 신호 처리부 사이에 접속되며 상기 제3 노드의 전압 하강폭을 제어하는 제1 안정화부, 상기 제1 입력 단자에 연결되는 제4 노드와 상기 제2 노드 사이에 접속되며 상기 제2 노드의 전압 하강폭을 제어하는 제2 안정화부 및 상기 입력부와 상기 제3 신호 처리부 사이에 접속되며 상기 제6 노드의 전압 하강폭을 제어하는 제3 안정화부를 더 포함할 수 있다.

또한, 상기 입력부는, 상기 제1 입력 단자와 상기 제2 노드 사이에 접속되며, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터, 제8 노드와 상기 제3 노드 사이에 접속되는 제4 트랜지스터, 상기 제1 입력 단자와 상기 제6 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제13 트랜지스터, 상기 제1 전원과 상기 제8 노드 사이에 접속되며, 게이트 전극이 상기 제1 입력 단자에 접속되는 제16 트랜지스터 및 상기 제8 노드와 상기 제2 전원 사이에 접속되며, 게이트 전극이 상기 제1 입력 단자에 접속되는 제17 트랜지스터를 포함하고, 상기 제4 입력 단자는 상기 제1 입력 단자에 접속될 수 있다.

또한, 본 발명의 일 실시 예에 따른 발광 제어 구동부는, 발광 제어선들로 발광 신호를 공급하기 위하여 복수의 스테이지들을 포함하는 발광 제어 구동부로써, 상기 스테이지들 각각은, 제1 노드 및 제2 노드의 전압에 대응하여 제1 전원 또는 제2 전원의 전압을 제1 출력 단자로 공급하는 출력부, 제1 입력 단자, 제2 입력 단자 및 제4 입력 단자로 공급되는 신호에 대응하여 제2 노드 및 제3 노드의 전압을 제어하는 입력부, 상기 제2 노드의 전압에 대응하여 상기 제1 노드의 전압을 제어하고, 상기 제1 노드에 대응하는 전압을 제2 출력 단자로 공급하는 제1 신호 처리부, 상기 제3 노드와 제5 노드 사이에 접속되는 제2 커패시터를 구비하며, 상기 제2 입력 단자 및 제3 입력 단자로 공급되는 신호에 대응하여 상기 제1 노드의 전압을 제어하고, 상기 제2 입력 단자로 공급되는 신호 및 상기 제1 전원에 대응하여 상기 제2 커패시터 양단의 전위차를 제어하는 제2 신호 처리부 및 상기 제1 입력 단자 및 상기 제4 입력 단자로 공급되는 신호에 대응하여 상기 제2 노드의 전압을 제어하는 제3 신호 처리부를 포함할 수 있다.

또한, 상기 복수의 스테이지들 중 첫 번째 스테이지는, 첫 번째 제1 노드 및 첫 번째 제2 노드의 전압에 대응하여 상기 제1 전원 또는 상기 제2 전원의 전압을 첫 번째 제1 출력 단자로 공급하는 첫 번째 출력부, 첫 번째 제1 입력 단자 및 첫 번째 제2 입력 단자로 공급되는 신호에 대응하여 첫 번째 제2 노드 및 첫 번째 제3 노드의 전압을 제어하는 첫 번째 입력부, 상기 첫 번째 제2 노드의 전압에 대응하여 상기 첫 번째 제1 노드의 전압을 제어하고, 상기 첫 번째 제1 노드에 대응하는 전압을 첫 번째 제2 출력 단자로 공급하는 첫 번째 제1 신호 처리부, 상기 첫 번째 제3 노드에 접속되고, 상기 제2 입력 단자 및 상기 제3 입력 단자로 공급되는 신호에 대응하여 상기 첫 번째 제1 노드의 전압을 제어하는 첫 번째 제2 신호 처리부 및 상기 첫 번째 제1 입력 단자로 공급되는 신호에 대응하여 상기 첫 번째 제2 노드의 전압을 제어하는 첫 번째 제3 신호 처리부를 포함할 수 있다.

또한, 상기 첫 번째 제2 출력 단자로 출력되는 신호는, 두 번째 스테이지의 상기 제4 입력 단자로 공급될 수 있다.

또한, 상기 이전단 스테이지의 상기 제1 출력 단자로 출력되는 신호 또는 상기 시작 신호는, 상기 제2 입력 단자로 공급되는 제1 클럭 신호와 적어도 한 번 중첩되고, 상기 이전단 스테이지의 상기 제2 출력 단자로 출력되는 신호 또는 상기 제어 노드 시작 신호는, 상기 이전단 스테이지의 상기 제1 출력 단자로 출력되는 신호 또는 상기 시작 신호의 위상이 반전된 신호일 수 있다.

또한, 상기 제2 신호 처리부는, 제1 전원과 상기 제5 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제5 트랜지스터, 상기 제5 노드와 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제6 트랜지스터 및 상기 제5 노드와 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 제3 입력 단자에 접속되는 제7 트랜지스터를 더 포함할 수 있다.

또한, 상기 발광 제어 구동부는, 상기 제2 신호 처리부와 상기 제3 신호 처리부 사이에 접속되며 상기 제3 노드의 전압 하강폭을 제어하는 제1 안정화부 및 상기 제1 입력 단자에 연결되는 제4 노드와 상기 제2 노드 사이에 접속되며 상기 제2 노드의 전압 하강폭을 제어하는 제2 안정화부를 더 포함할 수 있다.

또한, 상기 제1 안정화부는, 상기 제3 신호 처리부와 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 제2 전원에 접속되는 제11 트랜지스터를 포함하고, 상기 제2 안정화부는, 상기 제2 노드와 상기 출력부 사이에 접속되며, 게이트 전극이 상기 제2 전원에 접속되는 제12 트랜지스터를 포함할 수 있다.

또한, 상기 제3 신호 처리부는, 상기 제1 전원 및 상기 제7 노드 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되 제2 트랜지스터, 상기 제7 노드 및 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제3 트랜지스터 및 제6 노드와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제6 노드에 접속되는 제15 트랜지스터를 더 포함할 수 있다.

또한, 상기 발광 제어 구동부는, 상기 제2 신호 처리부와 상기 제3 신호 처리부 사이에 접속되며 상기 제3 노드의 전압 하강폭을 제어하는 제1 안정화부, 상기 제1 입력 단자에 연결되는 제4 노드와 상기 제2 노드 사이에 접속되며 상기 제2 노드의 전압 하강폭을 제어하는 제2 안정화부 및 상기 입력부와 상기 제3 신호 처리부 사이에 접속되며 상기 제6 노드의 전압 하강폭을 제어하는 제3 안정화부를 더 포함할 수 있다.

본 발명의 실시 예들에 따른 스테이지 및 이를 포함하는 발광 제어 구동부는 발광 제어 신호가 로우 전압으로 유지되는 동안 스테이지에 마련되는 커패시터의 충방전을 방지함으로써, 표시 장치의 소비 전력을 감소시킬 수 있다.

또한, 본 발명의 실시 예들에 따른 스테이지 및 이를 포함하는 발광 제어 구동부는 발광 제어 신호가 공급되는 기간 동안 특정 노드의 전압을 일정하게 유지함으로써 구동의 신뢰성을 확보할 수 있다.

도 1은 본 발명의 실시 예들에 따른 표시 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 발광 제어 구동부를 개략적으로 나타내는 도면이다.
도 3은 도 2에 도시된 스테이지의 제1 실시 예에 따른 회로도이다.
도 4는 도 3에 도시된 스테이지의 동작을 나타내는 파형도이다.
도 5는 도 2에 도시된 스테이지의 제2 실시 예에 따른 회로도이다.
도 6은 도 2에 도시된 스테이지의 제3 실시 예에 따른 회로도이다.
도 7은 도 2에 도시된 스테이지의 제4 실시 예에 따른 회로도이다.
도 8은 도 2에 도시된 스테이지의 제5 실시 예에 따른 회로도이다.
도 9는 도 8에 도시된 스테이지의 동작을 나타내는 파형도이다.
도 10은 도 2에 도시된 스테이지의 제6 실시 예에 따른 회로도이다.
도 11은 도 2에 도시된 스테이지의 제7 실시 예에 따른 회로도이다.
도 12는 도 2에 도시된 스테이지의 제8 실시 예에 따른 회로도이다.
도 13은 스테이지가 상이한 회로로 구성되는 제1 실시 예의 회로도이다.
도 14는 스테이지가 상이한 회로로 구성되는 제2 실시 예의 회로도이다.

기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 본 발명과 관계없는 부분은 본 발명의 설명을 명확하게 하기 위하여 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.

도 1은 본 발명의 실시 예들에 따른 표시 장치를 나타내는 도면이다.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 표시 장치는 화소부(10), 주사 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40) 및 타이밍 제어부(50)를 포함할 수 있다.

화소부(10)는 주사선들(S1~Sn), 데이터선들(D1~Dm) 및 발광 제어선들(E1~En)과 접속되어 매트릭스 형태로 배열된 복수의 화소들(PX)을 포함한다. 화소들(PX)은 주사선들(S1~Sn)을 통해 주사 신호를 입력받고, 데이터선들(D1~Dm)을 통해 데이터 신호를 입력받고, 발광 제어선들(E1~En)을 통해 발광 제어 신호를 입력받는다. 화소들(PX)은 주사선들(S1~Sn)로부터 주사 신호가 공급될 때 데이터선들(D1~Dm)로부터 공급되는 데이터 신호에 대응하는 휘도로 발광한다.

주사 구동부(20)는 복수의 주사선들(S1~Sn)과 연결되며, 타이밍 제어부(50)의 주사 구동 제어 신호(SCS)에 응답하여 주사 신호를 생성하고, 생성된 주사 신호를 주사선들(S1~Sn)로 출력한다. 주사 구동부(20)는 복수 개의 스테이지 회로로 구성될 수 있으며, 주사선들(S1~Sn)로 주사 신호가 순차적으로 공급되면 화소들(PX)이 수평라인 단위로 선택된다.

데이터 구동부(30)는 복수의 데이터선들(D1~Dm)과 연결되며, 타이밍 제어부(50)의 데이터 구동 제어 신호(DCS)와 영상 데이터(DATA')에 기초하여 데이터 신호를 생성하고, 생성된 데이터 신호를 데이터선들(D1~Dm)로 출력한다. 데이터선들(D1~Dm)로 공급된 데이터 신호는 주사 신호가 공급될 때마다 주사 신호에 의해 선택된 화소들(PX)로 공급된다. 그러면, 화소들(PX)은 데이터 신호에 대응하는 전압을 충전할 수 있다.

발광 제어 구동부(40)는 복수의 발광 제어선들(E1~En)과 연결되며, 타이밍 제어부(50)의 발광 구동 제어 신호(ECS)에 응답하여 발광 제어 신호를 생성하고, 생성된 발광 제어 신호를 발광 제어선들(E1~En)로 출력한다. 발광 제어 구동부(40)는 복수 개의 스테이지 회로로 구성될 수 있으며, 발광 제어선들(E1~En)로 발광 제어 신호를 공급하여 화소들(PX)의 발광기간을 제어한다.

타이밍 제어부(50)는 영상 데이터(DATA) 및 이의 표시를 제어하기 위한 동기 신호들(Hsync, Vsync) 및 클럭 신호(CLK) 등을 입력받는다. 타이밍 제어부(50)는 입력되는 영상 데이터(DATA)를 영상 처리하여 화소부(10)의 영상 표시에 적합하도록 보정된 영상 데이터(DATA')를 생성하여 데이터 구동부(30)에 출력한다. 또한, 타이밍 제어부(50)는 상기 동기 신호들(Hsync, Vsync)과 클럭 신호(CLK)에 기초하여 주사 구동부(20), 데이터 구동부(30) 및 발광 제어 구동부(40)의 구동을 제어하기 위한 구동 제어 신호들(SCS, DCS, ECS)을 생성할 수 있다. 구체적으로, 타이밍 제어부(50)는 주사 구동 제어 신호(SCS)를 생성하여 주사 구동부(20)로 공급하고, 데이터 구동 제어 신호(DCS)를 생성하여 데이터 구동부(30)로 공급하며, 발광 구동 제어 신호(ECS)를 생성하여 발광 제어 구동부(40)로 공급할 수 있다.

도 2는 도 1에 도시된 발광 제어 구동부를 개략적으로 나타내는 도면이다.

도 2를 참조하면, 본 발명의 발광 제어 구동부(40)는 발광 제어선들(E1~En)로 발광 제어 신호를 공급하기 위하여 복수의 스테이지들(401, 402, 403, ...)을 구비한다. 단, 본 실시 예에서는 설명의 편의를 위하여 3개의 스테이지(401, 402, 403)만을 도시하기로 한다.

스테이지들(401, 402, 403)은 시작 신호(FLM)와 제1 및 제2 클럭 신호들(CLK1, CLK2)에 의하여 구동되며, 각각의 발광 제어 신호(EM1, EM2, EM3)를 출력한다. 타이밍 제어부(50)로부터의 발광 구동 제어 신호(ECS)는 시작 신호(FLM)와 제1 및 제2 클럭 신호들(CLK1, CLK2)을 포함할 수 있다. 여기서, 스테이지들(401, 402, 403)은 동일한 회로로 구현될 수 있다.

스테이지들(401 내지 403) 각각은 제1 입력 단자(101), 제2 입력 단자(102), 제3 입력 단자(103) 및 제1 출력 단자(104)를 구비한다.

제1 입력 단자(101)는 이전단 스테이지의 발광 제어 신호(EM[i-1]) 또는 시작 신호(FLM)를 공급받는다. 제2 입력 단자(102) 및 제3 입력 단자(103)는 제1 및 제2 클럭 신호들(CLK1, CLK2) 중 어느 하나를 공급받는다. 제1 출력 단자(104)로 출력되는 신호는 발광 제어 신호(EM)로 이용된다.

스테이지들(401, 402, 403) 중 제1 스테이지(401)는 시작 신호(FLM)를 입력받으며, 제1 스테이지(401)를 제외한 스테이지들(402, 403)은 이전 스테이지의 발광 제어 신호(EM1, EM2, EM3)를 입력받은 구조를 갖는다. 또한, 제1 스테이지(401)는 제1 및 제2 클럭 신호들(CLK1, CLK2)을 직접적으로 입력받으며, 제1 스테이지(401)를 제외한 스테이지들(402, 403)은 제1 및 제2 클럭 신호들(CLK1, CLK2) 중 어느 하나를 이전 스테이지로부터 전달받는다. 구체적으로, 제1 스테이지(401)를 제외한 홀수 번째 스테이지인 제3 스테이지(403)는 제1 클럭 신호(CLK1)를 이전 스테이지로부터 전달받고, 제2 클럭 신호(CLK2)를 직접적으로 입력받는다. 짝수 번째 스테이지인 제2 스테이지(402)는 제1 클럭 신호(CLK1)를 직접적으로 입력받고, 제2 클럭 신호(CLK2)는 이전 스테이지로부터 전달받는다.

본 발명의 일 실시 예에서, 스테이지들(401, 402, 403)은 제어 노드 시작 신호(FQB)에 의하여 구동되며, 각각의 제어 노드 신호(QB)를 출력하도록 구성될 수 있다. 타이밍 제어부(50)로부터의 발광 구동 제어 신호(ECS)는 제어 노드 시작 신호(FQB)를 포함할 수 있다.

이러한 실시 예에서, 스테이지들(401, 402, 403)은 제4 입력 단자(105) 및 제2 출력 단자(106)를 더 포함할 수 있다. 제4 입력 단자(105)는 이전단 스테이지의 제어 노드 신호(QB) 또는 제어 노드 시작 신호(FQB)를 공급받는다. 제2 출력 단자(106)는 제어 노드 신호(QB)를 출력한다. 제2 출력 단자(106)로 출력되는 제어 노드 신호(QB)는 다음 스테이지의 제4 입력 단자(105)로 공급된다.

스테이지들(401, 402, 403) 중 제1 스테이지(401)는 제어 노드 시작 신호(FQB)를 입력받으며, 제1 스테이지(401)를 제외한 스테이지들(402, 403)은 이전 스테이지의 제어 노드 신호(QB)를 입력받은 구조를 갖는다.

제1 스테이지(401)는 시작 신호(FLM), 제어 노드 시작 신호(FQB)와 제1 및 제2 클럭 신호들(CLK1, CLK2)에 응답하여 제1 발광 제어 신호(EM1)를 출력하고, 제2 스테이지(402)로 제2 클럭 신호(CLK2), 제1 발광 제어 신호(EM1)와 제1 제어 노드 신호(QB1)를 전달한다. 제2 스테이지(402)는 제1 클럭 신호(CLK1)와 제1 스테이지(401)로부터 전달된 제2 클럭 신호(CLK2), 제1 발광 제어 신호(EM1) 및 제1 제어 노드 신호(QB1)에 응답하여 제2 발광 제어 신호(EM2)를 출력하고, 제3 스테이지(403)로 제1 클럭 신호(CLK1), 제2 발광 제어 신호(EM2)와 제2 제어 노드 신호(QB2)를 전달한다. 제3 스테이지(403)는 제2 클럭 신호(CLK2)와 제2 스테이지(402)로부터 전달된 제1 클럭 신호(CLK1), 제2 발광 제어 신호(EM2) 및 제2 제어 노드 신호(QB2)에 응답하여 제3 발광 제어 신호(EM3)를 출력하고, 제4 스테이지(미도시)로 제2 클럭 신호(CLK2), 제3 발광 제어 신호(EM3)와 제3 제어 노드 신호(QB3)를 전달한다.

그러나, 본 발명의 다양한 실시 예에서, 제어 노드 신호(QB)는 반드시 요구되지 않는다. 즉, 일 실시 예에서, 제어 노드 신호(QB)는 발광 제어 신호(EM)로 대체될 수 있다.

도 3은 도 2에 도시된 스테이지의 제1 실시 예에 따른 회로도이다. 도 3에는 설명의 편의를 위해 i번째 스테이지만이 도시되지만, 도 3에 도시된 스테이지들은 이하에서 설명되는 i번째 스테이지와 동일한 구조를 가질 수 있다.

도 3을 참조하면, 본 발명의 제1 실시 예에 따른 스테이지(400)는 입력부(410), 출력부(420), 제1 신호 처리부(430), 제2 신호 처리부(440), 제3 신호 처리부(450) 및 제1 및 제2 안정화부(461, 462)를 구비한다.

출력부(420)는 제1 노드(N1) 및 제2 노드(N2)의 전압에 대응하여 제1 전원(VDD) 또는 제2 전원(VSS)의 전압을 제1 출력 단자(104)로 공급한다. 이를 위하여, 출력부(420)는 제9 트랜지스터(M9) 및 제10 트랜지스터(M10)를 구비한다.

제9 트랜지스터(M9)는 제1 전원(VDD)과 제1 출력 단자(104) 사이에 접속된다. 그리고 제9 트랜지스터(M9)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 제9 트랜지스터(M9)는 제1 노드(N1)의 전압에 대응하여 턴-온 또는 턴-오프된다. 여기서, 제9 트랜지스터(M9)가 턴-온될 때 제1 출력 단자(104)로 공급되는 제1 전원(VDD)의 전압이 제i 발광 제어선(Ei)의 발광 제어 신호(EM[i])로 이용된다.

제10 트랜지스터(M10)는 제1 출력 단자(104)와 제2 전원(VSS) 사이에 접속된다. 그리고 제10 트랜지스터(M10)의 게이트 전극은 제2 노드(N2)에 접속된다. 이와 같은 제10 트랜지스터(M10)는 제2 노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프된다.

입력부(410)는 제1 입력 단자(101), 제2 입력 단자(102) 및 제4 입력 단자(105)로 공급되는 신호에 대응하여 제2 노드(N2), 제3 노드(N3) 및 제4 노드(N4)의 전압을 제어한다. 이를 위하여, 입력부(410)는 제1 트랜지스터(M1) 및 제4 트랜지스터(M4)를 구비한다.

제1 트랜지스터(M1)는 제1 입력 단자(101)와 제4 노드(N4) 사이에 접속된다. 그리고 제1 트랜지스터(M1)의 게이트 전극은 제2 입력 단자(102)에 접속된다. 이와 같은 제1 트랜지스터(M1)는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급될 때 턴-온되어 제1 입력 단자(101)와 제4 노드(N4)를 전기적으로 접속시킨다.

제4 트랜지스터(M4)의 제1 전극은 제4 입력 단자(105)에 접속되고, 제2 전극은 제11 트랜지스터(M11)를 경유하여 제3 노드(N3)에 접속된다. 그리고 제4 트랜지스터(M4)의 게이트 전극은 제2 입력 단자(102)에 접속된다. 이와 같은 제4 트랜지스터(M4)는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급될 때 턴-온되어 제4 입력 단자(105)와 제3 노드(N3)를 전기적으로 접속시킨다.

제1 신호 처리부(430)는 제4 노드(N4)의 전압에 대응하여 제1 노드(N1)의 전압을 제어한다. 또한, 제1 신호 처리부(430)는 제1 노드(N1) 및 제4 노드(N4)의 전압에 대응하여 제1 전원(VDD)의 전압을 제2 출력 단자(106)로 공급한다. 이를 위하여, 제1 신호 처리부(430)는 제8 트랜지스터(M8) 및 제1 커패시터(C1)를 구비한다.

제8 트랜지스터(M8)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 그리고 제8 트랜지스터(M8)의 게이트 전극은 제4 노드(N4)에 접속된다. 이와 같은 제8 트랜지스터(M8)는 제4 노드(N4)의 전압에 대응하여 턴-온 또는 턴-오프된다. 여기서, 제8 트랜지스터(M8)가 턴-온될 때 제2 출력 단자(106)로 공급되는 제1 전원(VDD)의 전압이 제어 노드 신호(QB[i])로 이용된다.

제1 커패시터(C1)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 제1 커패시터(C1)는 제1 노드(N1)에 인가되는 전압을 충전한다. 또한, 제1 커패시터(C1)는 제1 노드(N1)의 전압을 안정적으로 유지한다.

제2 신호 처리부(440)는 제3 노드(N3)에 접속되며, 제3 입력 단자로 공급되는 신호에 대응하여 제1 노드(N1)의 전압을 제어한다. 이를 위하여, 제2 신호 처리부(440)는 제7 트랜지스터(M7), 제6 트랜지스터(M6), 제5 트랜지스터(M5) 및 제2 커패시터(C2)를 구비한다.

제2 커패시터(C2)의 제1 단자는 제3 노드(N3)에 접속되고, 제2 단자는 제5 노드(N5)에 접속된다.

제7 트랜지스터(M7)는 제5 노드(N5)와 제1 노드(N1) 사이에 접속된다. 그리고 제7 트랜지스터(M7)의 게이트 전극은 제3 입력 단자(103)에 접속된다. 이와 같은 제7 트랜지스터(M7)는 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급될 때 턴-온되어 제5 노드(N5)와 제1 노드(N1)를 전기적으로 접속시킨다.

제6 트랜지스터(M6)는 제5 노드(N5)와 제3 입력 단자(103) 사이에 접속된다. 그리고 제6 트랜지스터(M6)의 게이트 전극은 제3 노드(N3)에 접속된다. 이와 같은 제6 트랜지스터(M6)는 제3 노드(N3)의 전압에 대응하여 턴-온 또는 턴-오프된다.

제5 트랜지스터(M5)는 제1 전원(VDD)과 제5 노드(N5) 사이에 접속된다. 그리고 제5 트랜지스터(M5)의 게이트 전극은 제2 입력 단자(102)에 접속된다. 이와 같은 제5 트랜지스터(M5)는 제2 입력 단자(102)로 공급되는 제1 클럭 신호(CLK1)에 대응하여 턴-온 또는 턴-오프된다.

제3 신호 처리부(450)는 제3 노드(N3)의 전압을 제어한다. 이를 위하여, 제3 신호 처리부(450)는 제2 트랜지스터(M2), 제3 트랜지스터(M3), 및 제3 커패시터(C3)를 구비한다.

제3 커패시터(C3)의 제1 전극은 제2 노드(N2)에 접속되고 제2 전극은 제2 노드(N2)에 접속된다.

제2 트랜지스터(M2)는 제1 전원(VDD)과 제7 노드(N7) 사이에 접속된다. 그리고 제2 트랜지스터(M2)의 게이트 전극은 제3 노드(N3)에 접속된다. 이와 같은 제2 트랜지스터(M2)는 제3 노드(N3)의 전압에 대응하여 턴-온 또는 턴-오프된다.

제3 트랜지스터(M3)는 제7 노드(N7)와 제3 입력 단자(103) 사이에 접속된다. 그리고 제3 트랜지스터(M3)의 게이트 전극은 제2 노드(N2)에 접속된다. 이와 같은 제3 트랜지스터(M3)는 제2 노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프된다.

제1 안정화부(461)는 제2 신호 처리부(440)와 제3 신호 처리부(450) 사이에 접속된다. 이와 같은 제1 안정화부(461)는 제3 노드(N3)의 전압 하강폭을 제한한다. 이를 위하여, 제1 안정화부(461)는 제11 트랜지스터(M11)를 구비한다.

제11 트랜지스터(M11)는 제4 입력 단자(105)와 제3 노드(N3) 사이에 접속된다. 그리고 제11 트랜지스터(M11)의 게이트 전극은 제2 전원(VSS)에 접속된다. 이와 같은 제11 트랜지스터(M11)는 턴-온 상태로 설정된다.

제2 안정화부(462)는 제4 노드(N4)와 제2 노드(N2) 사이에 접속된다. 이와 같은 제2 안정화부(462)는 제2 노드(N2)의 전압 하강폭을 제어한다. 이를 위하여, 제2 안정화부(462)는 제12 트랜지스터(M12)를 구비한다.

제12 트랜지스터(M12)는 제2 노드(N2)와 제4 노드(N4) 사이에 접속된다. 그리고 제12 트랜지스터(M12)의 게이트 전극은 제2 전원(VSS)에 접속된다. 이와 같은 제12 트랜지스터(M12)는 턴-온 상태로 설정된다.

도 4는 도 3에 도시된 스테이지의 동작을 나타내는 파형도이다. 도 3에서는 설명의 편의성을 위하여 i번째 스테이지의 동작만이 도시되었다.

도 4를 참조하면, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 2 수평 기간(2H)의 주기를 가지며, 서로 다른 수평 기간에 공급된다. 즉, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)에서 반주기(즉, 1 수평 기간(1H))만큼 쉬프트된 신호로 설정된다.

클럭 신호(CLK1, CLK2)가 공급될 때 제2 입력 단자(102) 및 제3 입력 단자(103)는 제2 전원(VSS)의 전압으로 설정되고, 클럭 신호(CLK1, CLK2)가 공급되지 않을 때 제2 입력 단자(102) 및 제3 입력 단자(103)는 제1 전원(VDD)의 전압으로 설정될 수 있다.

시작 신호(FLM)(또는 발광 제어 신호(EM))가 공급될 때 제1 입력 단자(101)는 제1 전원(VDD)의 전압으로 설정되고, 시작 신호(FLM) (또는 발광 제어 신호(EM))가 공급되지 않을 때 제1 입력 단자(101)는 제2 전원(VSS)의 전압으로 설정될 수 있다.

또한, 제1 입력 단자(101)로 공급되는 시작 신호(FLM)(또는 발광 제어 신호(EM))는 제2 입력 단자(102)로 공급되는 제1 클럭 신호(CLK1)와 적어도 한번 중첩되도록 설정된다. 이를 위하여, 시작 신호(FLM)(또는 발광 제어 신호(EM))는 제1 클럭 신호(CLK1)보다 넓은 폭, 예를 들면 4 수평 기간(4H) 동안 공급될 수 있다. 이 경우, 다음단 스테이지의 제1 입력 단자(101)로 공급되는 첫 번째 발광 제어 신호도 다음단 스테이지의 제2 입력 단자(102)로 공급되는 제2 클럭 신호(CLK2)와 적어도 한번 중첩된다.

한편, 제어 노드 시작 신호(FQB)(또는 제어 노드 신호(QB))는 시작 신호(FLM)(또는 발광 제어 신호(EM))의 위상이 반전된 형태를 갖는다. 즉, 제어 노드 시작 신호(FQB)(또는 제어 노드 신호(QB))가 공급될 때 제4 입력 단자(105)는 제2 전원(VSS)의 전압으로 설정되고, 제어 노드 시작 신호(FQB)(또는 제어 노드 신호(QB)가 공급되지 않을 때 제4 입력 단자(105)는 제1 전원(VDD)의 전압으로 설정될 수 있다.

또한, 제4 입력 단자(105)로 공급되는 제어 노드 시작 신호(FQB)(또는 제어 노드 신호(QB))는 제2 입력 단자(102)로 공급되는 제1 클럭 신호(CLK1)와 적어도 한번 중첩되도록 설정된다. 이를 위하여, 제어 노드 시작 신호(FQB)(또는 제어 노드 신호(QB))는 제1 클럭 신호(CLK1)보다 넓은 폭, 예를 들면 4 수평 기간(4H) 동안 공급될 수 있다. 이 경우, 다음단 스테이지의 제4 입력 단자(105)로 공급되는 제어 노드 신호(QB)도 다음단 스테이지의 제2 입력 단자(102)로 공급되는 제2 클럭 신호(CLK2)와 적어도 한번 중첩된다.

또한, 제4 입력 단자(105)로 공급되는 제어 노드 시작 신호(FQB)(또는 제어 노드 신호(QB))는 제1 입력 단자(101)로 발광 제어 신호(EM)와 중첩되도록 설정된다.

동작 과정을 설명하면, 먼저 제1 시점(t1)에 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급된다. 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급되면 제1 트랜지스터(M1), 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)가 턴-온된다.

제5 트랜지스터(M5)가 턴-온되면 제1 전원(VDD)이 제5 노드(N5)로 공급된다. 그에 따라 제2 커패시터(C2)의 제2 전극으로 하이 전압이 공급된다.

제1 트랜지스터(M1)가 턴-온되면 제1 입력 단자(101)와 제4 노드(N4)가 전기적으로 접속된다. 여기서, 제12 트랜지스터(M12)가 턴-온 상태를 유지하기 때문에 제1 입력 단자(101)는 제4 노드(N4)를 경유하여 제2 노드(N2)와도 전기적으로 접속된다. 이때, 제1 시점(t1) 동안 제1 입력 단자(101)로는 이전단의 발광 제어 신호(EM[i-1])(또는 시작 신호(FLM))가 공급되지 않고, 이에 따라 제4 노드(N4) 및 제2 노드(N2)로 로우 전압(일례로, VSS)이 공급된다. 제2 노드(N2) 및 제4 노드(N4)로 로우 전압이 공급되면 제3 트랜지스터(M3), 제8 트랜지스터(M8) 및 제10 트랜지스터(M10)가 턴-온된다.

제3 트랜지스터(M3)가 턴-온되면 제3 입력 단자(103)와 제7 노드(N7)가 전기적으로 접속된다. 제1 시점(t1)에 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급되지 않으므로 제7 노드(N7)로 하이 전압이 공급된다. 이때 제3 커패시터(C3)는 제3 트랜지스터(M3)의 턴-온에 대응하는 전압을 충전할 수 있다.

제8 트랜지스터(M8)가 턴-온되면 제1 노드(N1)로 제1 전원(VDD)의 전압이 공급되고, 이에 따라 제9 트랜지스터(M9)가 턴-오프된다. 제1 노드(N1)로 하이 전압이 공급됨에 따라 제1 커패시터(C1)의 제2 전극으로 하이 전압이 공급된다. 제1 커패시터(C1)의 제1 전극은 제1 전원(VDD)과 연결되어 하이 전압을 가지므로, 제1 커패시터(C1) 양단의 전위차는 로우 레벨을 갖는다.

또한, 제8 트랜지스터(M8)가 턴-온되면 제1 전원(VDD) 전압이 제2 출력 단자(106)로 공급된다. 따라서, 제1 시점(t1)에 제2 출력 단자(106)로 제어 노드 신호(QB[i])가 공급되지 않는다.

제10 트랜지스터(M10)가 턴-온되면 제2 전원(VSS)의 전압이 제1 출력 단자(104)로 공급된다. 따라서, 제1 시점(t1) 동안 발광 제어선(Ei)으로 발광 제어 신호가 공급되지 않는다.

제4 트랜지스터(M4)가 턴-온되면 제4 입력 단자(105)로 공급되는 이전단의 제어 노드 신호(QB[i-1])(또는 제어 노드 시작 신호(FQB))가 턴-온 상태의 제11 트랜지스터(M11)를 경유하여 제3 노드(N3)로 공급된다. 제1 시점(t1) 동안 제4 입력 단자(105)로 이전단의 제어 노드 신호(QB[i-1])가 공급되지 않고, 이에 따라 제3 노드(N3)로 하이 전압이 공급된다. 제3 노드(N3)로 하이 전압이 공급되면, 제2 트랜지스터(M2) 및 제6 트랜지스터(M6)는 턴-오프된다. 또한, 제3 노드(N3)에 연결된 제2 커패시터(C2)의 제1 전극으로 하이 전압이 공급된다. 제2 커패시터(C2)의 제2 전극으로 하이 전압이 공급되므로, 제2 커패시터(C2) 양단의 전위차는 로우 레벨을 갖는다.

제2 시점(t2)에는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)의 공급이 중단된다. 제1 클럭 신호(CLK1)의 공급이 중단되면 제1 트랜지스터(M1) 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)가 턴-오프된다. 이때, 제1 커패시터(C1) 및 제3 커패시터(C3)에 의하여 제1 노드(N1) 및 제2 노드(N2)는 이전 기간의 전압을 유지한다. 제1 노드(N1)가 하이 전압을 유지하므로, 제9 트랜지스터(M9)는 턴-오프 상태를 유지하고, 제2 노드(N2)가 로우 전압을 유지하므로, 제3 트랜지스터(M3), 제8 트랜지스터(M8) 및 제10 트랜지스터(M10)는 턴-온 상태를 유지한다.

한편, 제2 시점(t2)에 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급된다. 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급되면, 제7 트랜지스터(M7)가 턴-온된다.

제7 트랜지스터(M7)가 턴-온되면 제1 노드(N1)와 제5 노드(N5)가 전기적으로 접속된다. 그에 따라 제5 노드(N5)는 하이 전압을 유지하며, 제2 커패시터(C2) 양단의 전위차는 로우 레벨을 유지한다.

상기와 같이 발광 제어선(Ei)으로 발광 제어 신호(EM[i])가 공급되지 않는 동안, 제2 커패시터(C2) 양단의 전위차가 안정적으로 유지되므로, 커패시터(C2)의 충방전이 방지되고, 결과적으로 소비 전력을 감소된다.

한편, 제2 시점(t2)에 로우 레벨의 제2 클럭 신호(CLK2)가 제7 노드(N7)로 공급된다. 그에 따라, 제7 노드(N7)로 로우 레벨의 전압이 공급된다. 그러면 제3 커패시터(C3)의 커플링에 의해 제2 노드(N2)의 전압은 제2 전원(VSS)의 전압보다 더 낮은 전압으로 유지된다(2 로우 전압).

제3 시점(t3)에는 제1 입력 단자(101)로 이전단의 발광 제어 신호(EM[i-1])가 공급되고, 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급되며, 제4 입력 단자(105)로 이전단의 제어 노드 신호(QB[i-1])가 공급된다. 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급되면 제1 트랜지스터(M1), 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)가 턴-온된다.

제1 트랜지스터(M1)가 턴-온되면 제1 입력 단자(101)와 제4 노드(N4) 및 제2 노드(N2)가 전기적으로 접속된다. 그러면 제1 입력 단자(101)로 공급된 이전단의 발광 제어 신호(EM[i-1])에 의해 제4 노드(N4) 및 제2 노드(N2)가 하이 전압으로 설정된다. 제4 노드(N4) 및 제2 노드(N2)가 하이 전압으로 설정되면 제3 트랜지스터(M3), 제8 트랜지스터(M8) 및 제10 트랜지스터(M10)가 턴-오프된다.

제4 트랜지스터(M4)가 턴-온되면 제4 입력 단자(105)와 제3 노드(N3)가 전기적으로 접속된다. 그러면 제4 입력 단자(105)로 공급된 이전단의 제어 노드 신호(QB[i-1])에 의해 제3 노드(N3)가 로우 전압으로 설정된다. 제3 노드(N3)가 로우 전압으로 설정되면 제2 트랜지스터(M2) 및 제6 트랜지스터(M6)가 턴-온된다. 또한, 제3 노드(N3)에 접속된 제2 커패시터(C2)의 제1 전극에 로우 전압이 공급된다. 제2 커패시터(C2)의 제2 전극에는 하이 전압이 공급되므로, 제2 커패시터(C2)에서 충전이 발생하고 양단의 전위차는 하이 레벨로 설정된다.

제2 트랜지스터(M2)가 턴-온되면 제1 전원(VDD)이 제7 노드(N7)로 공급된다. 제7 노드(N7)에 연결된 제3 커패시터(C3)의 제1 전극에 하이 전압이 공급되고, 제2 노드(N2)에 연결된 제3 커패시터(C3)의 제2 전극에 하이 전압이 공급되므로, 제3 커패시터(C3)에서 방전이 발생하고 양단의 전위차는 로우 레벨로 설정된다.

제6 트랜지스터(M6)가 턴-온되면 제3 입력 단자(103)로 공급되는 제2 클럭 신호(CLK2)가 제5 노드(N5)로 공급된다. 제3 시점(t3)에 제3 입력 단자(103)로는 제2 클럭 신호(CLK2)가 공급되지 않고, 이에 따라 제5 노드(N5)로 하이 전압이 공급된다.

제4 시점(t4)에는 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급된다. 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급되면 제7 트랜지스터(M7)가 턴-온된다.

제7 트랜지스터(M7)가 턴-온되면 제5 노드(N5)와 제1 노드(N1)가 전기적으로 접속된다. 이때, 턴-온 상태의 제6 트랜지스터(M6)를 경유하여 제3 입력 단자(103)로 공급되는 로우 레벨의 제2 클럭 신호(CLK2)가 제5 노드(N5) 및 제1 노드(N1)로 공급된다. 제1 노드(N1)에 로우 전압이 공급되면 제9 트랜지스터(M9)가 턴-온된다.

제9 트랜지스터(M9)가 턴-온되면 제1 전원(VDD)의 전압이 제1 출력 단자(104)로 공급된다. 제1 출력 단자(104)로 공급된 제1 전원(VDD)의 전압은 발광 제어 신호(EM[i])로써 제i 발광 제어선(Ei)으로 공급된다.

한편, 제1 노드(N1)가 로우 전압으로 설정되므로, 제2 출력 단자(106)로 제어 노드 신호(QB[i])가 공급된다.

제5 시점(t5)에는 제2 입력 단자(102)로 제1 클럭 신호(CLK2)가 공급된다. 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급되면 제1 트랜지스터(M1), 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)가 턴-온된다.

제1 트랜지스터(M1)가 턴-온되면 제1 입력 단자(101)와 제4 노드(N4) 및 제2 노드(N2)가 전기적으로 접속된다. 그러면 제1 입력 단자(101)로 공급된 이전단의 발광 제어 신호(EM[i-1])에 의해 제4 노드(N4) 및 제2 노드(N2)가 하이 전압을 유지한다.

제4 트랜지스터(M4)가 턴-온되면 제4 입력 단자(105)와 제3 노드(N3)가 전기적으로 접속된다. 그러면 제4 입력 단자(105)로 공급된 이전단의 제어 노드 신호(QB[i-1])에 의해 제3 노드(N3)가 로우 전압을 유지한다. 또한, 제3 노드(N3)에 접속된 제2 커패시터(C2)의 제1 전극은 로우 전압을 유지한다. 제2 커패시터(C2)의 제2 전극에는 하이 전압이 공급되므로, 제2 커패시터(C2)에서 충전이 발생하고 양단의 전위차는 하이 레벨을 유지한다.

제2 트랜지스터(M2)가 턴-온되면 제1 전원(VDD)이 제7 노드(N7)로 공급된다. 제7 노드(N7)에 연결된 제3 커패시터(C3)의 제1 전극에 하이 전압이 공급되고, 제2 노드(N2)에 연결된 제3 커패시터(C3)의 제2 전극에 하이 전압이 공급되므로, 제3 커패시터(C3)에서 방전이 발생하고 양단의 전위차는 로우 레벨을 유지한다.

제6 트랜지스터(M6)가 턴-온되면 제3 입력 단자(103)로 공급되는 제2 클럭 신호(CLK2)가 제5 노드(N5)로 공급된다. 제5 시점(t5)에 제3 입력 단자(103)로는 제2 클럭 신호(CLK2)가 공급되지 않고, 이에 따라 제5 노드(N5)로 하이 전압이 공급된다.

한편, 제5 시점(t5)에서 제9 트랜지스터(M9)는 턴-온 상태를 유지하므로, 발광 제어 신호(EM[i])는 공급 상태를 유지한다.

제6 시점(t6)에서의 동작은 제4 시점(t4)에서와 동일하므로 상세한 설명은 생략한다. 제6 시점(t6) 동안 발광 제어 신호(EM[i])는 공급 상태를 유지한다.

제7 시점(t7) 이후의 동작은 제1 시점(t1) 및 제2 시점(t2)에서와 동일하다. 제7 시점(t7) 이후에 이전단의 발광 제어 신호(EM[i-1])(또는 시작 신호(FLM)) 및 이전단의 제어 노드 신호(QB[i-1])(또는 제어 노드 시작 신호(FQB))의 공급이 중단됨에 따라, 발광 제어 신호(EM[i])가 출력되지 않는다. 제7 시점(t7) 이후에 발광 제어 신호(EM[i])가 공급되지 않는 동안, 제1 시점(t1) 및 제2 시점(t2)과 관련하여 설명된 동작에 대응하여, 제2 커패시터(C2) 양단의 전위차는 로우 레벨을 유지하고, 제3 커패시터(C3) 양단의 전위차는 하이 레벨을 유지한다.

즉, 본 발명에서 발광 제어 신호(EM[i])가 비활성되는 동안, 제2 커패시터(C2) 및 제3 커패시터(C3)에서 충방전이 발생하지 않으므로, 표시 장치의 소비 전력이 감소될 수 있다.

도 5는 도 2에 도시된 스테이지의 제2 실시 예에 따른 회로도이다. 도 5에서 도 3과 동일한 구성에 대하여는 동일한 도면 부호를 할당함과 아울러 상세한 설명은 생략한다.

도 5를 참조하면, 본 발명의 제2 실시 예에 따른 스테이지(400-1)는 입력부(410-1), 출력부(420), 제1 신호 처리부(430-1), 제2 신호 처리부(440), 제3 신호 처리부(450) 및 제1 및 제2 안정화부(461, 462)를 구비한다.

입력부(410-1)는 제1 입력 단자(101), 제2 입력 단자(102)로 공급되는 신호에 대응하여 제3 노드(N3) 및 제4 노드(N4)의 전압을 제어한다. 이를 위하여, 입력부(410-1)는 제1 트랜지스터(M1), 제4 트랜지스터, 제16 트랜지스터(M16) 및 제17 트랜지스터(M17)를 구비한다.

제4 트랜지스터(M4)의 제1 전극은 제8 노드(N8)에 접속되고, 제2 전극은 제11 트랜지스터(M11)를 경유하여 제3 노드(N3)에 접속된다. 그리고 제4 트랜지스터(M4)의 게이트 전극은 제2 입력 단자(102)에 접속된다. 이와 같은 제4 트랜지스터(M4)는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급될 때 턴-온되어 제8 노드(N8)와 제3 노드(N3)를 전기적으로 접속시킨다.

제16 트랜지스터(M16)는 제1 전원(VDD)과 제8 노드(N8) 사이에 접속된다. 제16 트랜지스터(M16)의 게이트 전극은 제1 입력 단자(101)에 접속된다. 이와 같은 제16 트랜지스터(M16)는 p형 트랜지스터로 구성될 수 있다. 제16 트랜지스터(M16)는 제1 입력 단자(101)로 로우 전압이 공급될 때 턴-온되어 제8 노드(N8)로 하이 전압을 공급할 수 있다.

제17 트랜지스터(M17)는 제1 입력 단자(101)와 제2 전원(VSS) 사이에 접속된다. 제17 트랜지스터(M17)의 게이트 전극은 제1 입력 단자(101)에 접속된다. 이와 같은 제17 트랜지스터(M17)는 n형 트랜지스터로 구성될 수 있다. 제17 트랜지스터(M17)는 제1 입력 단자(101)로 하이 전압이 공급될 때 턴-온되어 제8 노드(N8)로 로우 전압을 공급할 수 있다.

제1 신호 처리부(430-1)는 제4 노드(N4)의 전압에 대응하여 제1 노드(N1)의 전압을 제어한다. 또한, 제1 신호 처리부(430-1)는 제1 노드(N1) 및 제4 노드(N4)의 전압에 대응하여 제1 전원(VDD)의 전압을 제2 출력 단자(106)로 공급한다. 이를 위하여, 제1 신호 처리부(430-1)는 제8 트랜지스터(M8) 및 제1 커패시터(C1)를 구비한다.

제8 트랜지스터(M8)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 그리고 제8 트랜지스터(M8)의 게이트 전극은 제4 노드(N4)에 접속된다. 이와 같은 제8 트랜지스터(M8)는 제4 노드(N4)의 전압에 대응하여 턴-온 또는 턴-오프된다.

이와 같은 본 발명의 제2 실시 예는 인버터로 구성된 제16 트랜지스터(M16) 및 제17 트랜지스터(M17)를 이용하여 이전단의 발광 제어 신호(EM[i-1])를 반전하여 제3 노드(N3)로 공급한다. 이 경우, 이전단의 제어 노드 신호(QB[i-1])를 이전단의 발광 제어 신호(EM[i-1])로 대체한 것을 제외하면 도 3과 동일한 구성을 갖는다. 따라서, 동작 과정에 대하여 상세한 설명은 생략한다.

도 6은 도 2에 도시된 스테이지의 제3 실시 예에 따른 회로도이다. 도 6에서 도 3과 동일한 구성에 대하여는 동일한 도면 부호를 할당함과 아울러 상세한 설명은 생략한다.

도 6을 참조하면, 본 발명의 제3 실시 예에 따른 스테이지(400-2)는 입력부(410), 출력부(420), 제1 신호 처리부(430), 제2 신호 처리부(440) 및 제3 신호 처리부(450)를 구비한다.

이와 같은 본 발명의 제3 실시 예는 제1 및 제2 안정화부(461, 462)가 생략된 것을 제외하면 도 3과 동일한 구성을 갖는다. 따라서, 동작 과정에 대하여 상세한 설명은 생략한다.

도 7은 도 2에 도시된 스테이지의 제4 실시 예에 따른 회로도이다. 도 7에서 도 3과 동일한 구성에 대하여는 동일한 도면 부호를 할당함과 아울러 상세한 설명은 생략한다.

도 7을 참조하면, 본 발명의 제4 실시 예에 따른 스테이지(400-3)는 입력부(410), 출력부(420), 제1 신호 처리부(430), 제2 신호 처리부(440-3), 제3 신호 처리부(450) 및 제1 및 제2 안정화부(461, 462)를 구비한다.

제2 신호 처리부(440-3)는 제3 노드(N3)에 접속되며, 제3 입력 단자로 공급되는 신호에 대응하여 제1 노드(N1)의 전압을 제어한다. 이를 위하여, 제2 신호 처리부(440-3)는 제7 트랜지스터(M7), 제6 트랜지스터(M6), 제5 트랜지스터(M5) 및 제2 커패시터(C2)를 구비한다.

제5 트랜지스터(M5)는 제3 입력 단자(103)와 제5 노드(N5) 사이에 접속된다. 그리고 제5 트랜지스터(M5)의 게이트 전극은 제2 입력 단자(102)에 접속된다. 이와 같은 제5 트랜지스터(M5)는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)에 대응하여 턴-온 또는 턴-오프된다.

이와 같은 본 발명의 제4 실시 예는 제2 신호 처리부(440-3)의 제5 트랜지스터(M5)가 제1 전원(VDD) 대신 제3 입력 단자(103)에 접속되는 것을 제외하면 도 3과 동일한 구성을 갖는다. 따라서, 동작 과정에 대하여 상세한 설명은 생략한다.

도 8은 도 2에 도시된 스테이지의 제5 실시 예에 따른 회로도이다. 도 8에서는 설명의 편의를 위해 i번째 스테이지만이 도시되지만, 도 2에 도시된 스테이지들은 이하에서 설명되는 i번째 스테이지와 동일한 구조를 가질 수 있다.

도 8을 참조하면, 본 발명의 제5 실시 예에 따른 스테이지(400-4)는 입력부(410-4), 출력부(420), 제1 신호 처리부(430), 제2 신호 처리부(440), 제3 신호 처리부(450-4) 및 제1 내지 제3 안정화부(461, 462, 463)를 구비한다.

제9 트랜지스터(M9)는 제1 전원(VDD)과 제1 출력 단자(104) 사이에 접속된다. 그리고 제9 트랜지스터(M9)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 제9 트랜지스터(M9)는 제1 노드(N1)의 전압에 대응하여 턴-온 또는 턴-오프된다. 여기서, 제9 트랜지스터(M9)가 턴-온될 때 제1 출력 단자(104)로 공급되는 제1 전원(VDD)의 전압이 제1 발광 제어선(E1)의 발광 제어 신호(EM[i])로 이용된다.

입력부(410-4)는 제1 입력 단자(101), 제2 입력 단자(102) 및 제4 입력 단자(105)로 공급되는 신호에 대응하여 제3 노드(N3) 및 제4 노드(N4)의 전압을 제어한다. 이를 위하여, 입력부(410-4)는 제1 트랜지스터(M1), 제4 트랜지스터(M4) 및 제13 트랜지스터(M13)를 구비한다.

제13 트랜지스터(M13)의 제1 전극은 제1 입력 단자(101)에 접속되고, 제2 전극은 제14 트랜지스터(M14)를 경유하여 제6 노드(N6)에 접속된다. 그리고 제13 트랜지스터(M13)의 게이트 전극은 제2 입력 단자(102)에 접속된다. 이와 같은 제13 트랜지스터(M13)는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급될 때 턴-온되어 제1 입력 단자(101)와 제6 노드(N6)를 전기적으로 접속시킨다.

제3 신호 처리부(450-4)는 제3 노드(N3)의 전압 및 제3 입력 단자(103)로 공급되는 신호에 대응하여 제6 노드(N6)의 전압을 제어한다. 이를 위하여, 제3 신호 처리부(450-4)는 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제15 트랜지스터(M15) 및 제3 커패시터(C3)를 구비한다.

제3 커패시터(C3)의 제1 전극은 제7 노드(N7)에 접속되고 제2 전극은 제6 노드(N6)에 접속된다.

제3 트랜지스터(M3)는 제7 노드(N7)와 제3 입력 단자(103) 사이에 접속된다. 그리고 제3 트랜지스터(M3)의 게이트 전극은 제6 노드(N6)에 접속된다. 이와 같은 제3 트랜지스터(M3)는 제6 노드(N6)의 전압에 대응하여 턴-온 또는 턴-오프된다.

제15 트랜지스터(M15)는 제6 노드(N6)와 제2 노드(N2) 사이에 접속된다. 그리고 제15 트랜지스터(M15)의 게이트 전극은 제6 노드(N6)에 연결된다. 이와 같은 제15 트랜지스터(M15)는 제2 노드(N2)로부터 제6 노드(N6)로 전류가 흐를 수 있도록 다이오드 형태로 접속된다.

제1 안정화부(461)는 제2 신호 처리부(440)와 제3 신호 처리부(450-4) 사이에 접속된다. 이와 같은 제1 안정화부(461)는 제3 노드(N3)의 전압 하강폭을 제한한다. 이를 위하여, 제1 안정화부(461)는 제11 트랜지스터(M11)를 구비한다.

제2 안정화부(462)는 제4 노드(N4)와 제2 노드(N2) 사이에 접속된다. 이와 같은 제2 안정화부(462)는 제4 노드(N4)의 전압 하강폭을 제한한다. 이를 위하여, 제2 안정화부(462)는 제12 트랜지스터(M12)를 구비한다.

제3 안정화부(463)는 입력부(410-4)와 제3 신호 처리부(450-4) 사이에 접속된다. 이와 같은 제3 안정화부(463)는 제6 노드(N6)의 전압 하강폭을 제한한다. 이를 위하여, 제3 안정화부(463)는 제14 트랜지스터(M14)를 구비한다.

제14 트랜지스터(M14)는 제13 트랜지스터(M13)와 제6 노드(N6) 사이에 접속된다. 그리고 제14 트랜지스터(M14)의 게이트 전극은 제2 전원(VSS)에 접속된다. 이와 같은 제14 트랜지스터(M14)는 턴-온 상태로 설정된다.

도 9는 도 8에 도시된 스테이지의 동작을 나타내는 파형도이다. 도 9에서는 설명의 편의성을 위하여 i번째 스테이지의 동작만이 도시되었다.

도 9를 참조하면, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 2 수평 기간(2H)의 주기를 가지며, 서로 다른 수평 기간에 공급된다. 즉, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)에서 반주기(즉, 1 수평 기간(1H))만큼 쉬프트된 신호로 설정된다.

시작 신호(FLM)(또는 이전단의 발광 제어 신호(EM[i-1]))가 공급될 때 제1 입력 단자(101)는 제1 전원(VDD)의 전압으로 설정되고, 시작 신호(FLM)(또는 발광 제어 신호(EM))가 공급되지 않을 때 제1 입력 단자(101)는 제2 전원(VSS)의 전압으로 설정될 수 있다.

또한, 제4 입력 단자(105)로 공급되는 제어 노드 시작 신호(FQB)(또는 제어 노드 신호(QB)))는 제1 입력 단자(101)로 공급되는 시작 신호(FLM)(또는 발광 제어 신호(EM))와 중첩되도록 설정된다.

동작 과정을 설명하면, 먼저 제1 시점(t1)에 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급된다. 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급되면 제1 트랜지스터(M1), 제4 트랜지스터(M4), 제5 트랜지스터(M5) 및 제13 트랜지스터(M13)가 턴-온된다.

제1 트랜지스터(M1)가 턴-온되면 제1 입력 단자(101)와 제4 노드(N4)가 전기적으로 접속된다. 여기서, 제12 트랜지스터(M12)가 턴-온 상태를 유지하기 때문에 제1 입력 단자(101)는 제4 노드(N4)를 경유하여 제2 노드(N2)와도 전기적으로 접속된다. 이때, 제1 시점(t1)에 제1 입력 단자(101)로는 이전단의 발광 제어 신호(EM[i-1])(또는 시작 신호(FLM))가 공급되지 않고, 이에 따라 제4 노드(N4) 및 제2 노드(N2)로 로우 전압(일례로, VSS)이 공급된다. 제4 노드(N4)로 로우 전압이 공급되면 제8 트랜지스터(M8) 및 제10 트랜지스터(M10)가 턴-온된다.

제10 트랜지스터(M10)가 턴-온되면 제2 전원(VSS)의 전압이 제1 출력 단자(104)로 공급된다. 따라서, 제1 시점(t1) 동안 발광 제어선(Ei)으로 발광 제어 신호(Ei)가 공급되지 않는다.

제4 트랜지스터(M4)가 턴-온되면 제4 입력 단자(105)로 공급되는 이전단의 제어 노드 신호(QB[i-1])(또는 제어 노드 시작 신호(FQB))가 턴-온 상태의 제11 트랜지스터(M11)를 경유하여 제3 노드(N3)로 공급된다. 이때, 제1 시점(t1) 동안 제4 입력 단자(105)로 이전단의 제어 노드 신호(QB)가 공급되지 않고, 이에 따라 제3 노드(N3)로 하이 전압이 공급된다. 제3 노드(N3)로 하이 전압이 공급되면, 제2 트랜지스터(M2) 및 제6 트랜지스터(M6)는 턴-오프된다. 또한, 제3 노드(N3)에 연결된 제2 커패시터(C2)의 제1 전극으로 하이 전압이 공급된다. 제2 커패시터(C2)의 제2 전극으로 하이 전압이 공급되므로, 제2 커패시터(C2) 양단의 전위차는 로우 레벨을 갖는다.

제13 트랜지스터(M13)가 턴-온되면 제1 입력 단자(101)가 턴-온 상태의 제14 트랜지스터(M14)를 경유하여 제6 노드(N6)와 전기적으로 접속된다. 이때, 제1 시점(t1)에 제1 입력 단자(101)로는 이전단의 발광 제어 신호(EM[i-1])가 공급되지 않고, 이에 따라 제6 노드(N6)로 로우 전압이 공급된다. 제6 노드(N6)로 로우 전압이 공급되면 제3 트랜지스터(M3) 및 제15 트랜지스터(M15)가 턴-온된다.

제15 트랜지스터(M15)는 제6 노드(N6)와 제2 노드(N2) 사이에 다이오드 형태로 접속된다.

제3 트랜지스터(M3)가 턴-온되면 제3 입력 단자(103)와 제7 노드(N7)가 전기적으로 접속된다. 제1 시점(t1)에 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급되지 않으므로 제7 노드(N7)로 하이 전압이 공급된다. 제7 노드(N7)에 접속된 제3 커패시터(C3)의 제1 전극에는 하이 전압이 공급되고, 제2 전극에는 로우 전압이 공급되므로, 제3 커패시터(C3) 양단의 전위차는 하이 레벨을 갖는다. 이때, 제3 커패시터(C3)의 커플링에 의해 제2 노드(N2)의 전압은 로우 레벨의 전압보다 더 낮은 전압으로 유지될 수 있다(2 로우 전압).

제2 시점(t2)에는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)의 공급이 중단된다. 제1 클럭 신호(CLK1)의 공급이 중단되면 제1 트랜지스터(M1), 제4 트랜지스터(M4), 제5 트랜지스터(M5) 및 제13 트랜지스터(M13)가 턴-오프된다. 이때, 제1 커패시터(C1) 및 제3 커패시터(C3)에 의하여 제1 노드(N1) 및 제2 노드(N2)는 이전 기간의 전압을 유지한다. 제1 노드(N1)가 하이 전압을 유지하므로, 제9 트랜지스터(M9)는 턴-오프 상태를 유지하고, 제2 노드(N2)가 로우 전압을 유지하므로, 제3 트랜지스터(M3), 제8 트랜지스터(M8) 및 제10 트랜지스터(M10)는 턴-온 상태를 유지한다.

한편, 제2 시점(t2)에 로우 레벨의 제2 클럭 신호(CLK2)가 제7 노드(N7)로 공급된다. 그에 따라, 제7 노드(N7)로 로우 레벨의 전압이 공급된다. 이때, 다이오드 상태로 접속된 제15 트랜지스터(M15)에 의해 제6 노드(N6)의 전압은 로우 전압보다 더 낮은 전압(2 로우 전압)으로 설정되고, 제3 커패시터(C3) 양단의 전위차는 하이 레벨로 유지된다.

상기와 같이 발광 제어선(Ei)으로 발광 제어 신호(EM[i])가 공급되지 않는 동안, 제2 커패시터(C2) 및 제3 커패시터(C3) 양단의 전위차가 안정적으로 유지되므로, 커패시터(C2) 및 제3 커패시터(C3)의 충방전이 방지되고, 결과적으로 소비 전력이 감소된다.

제3 시점(t3)에는 제1 입력 단자(101)로 이전단의 발광 제어 신호(EM[i-1])가 공급되고, 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급되며, 제4 입력 단자(105)로 이전단의 제어 노드 신호(QB[i-1])가 공급된다. 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급되면 제1 트랜지스터(M1), 제4 트랜지스터(M4), 제5 트랜지스터(M5) 및 제13 트랜지스터(M13)가 턴-온된다.

제1 트랜지스터(M1)가 턴-온되면 제1 입력 단자(101)와 제4 노드(N4) 및 제2 노드(N2)가 전기적으로 접속된다. 그러면 제1 입력 단자(101)로 공급된 이전단의 발광 제어 신호(EM[i-1])에 의해 제4 노드(N4) 및 제2 노드(N2)가 하이 전압으로 설정된다. 제4 노드(N4) 및 제2 노드(N2)가 하이 전압으로 설정되면 제8 트랜지스터(M8) 및 제10 트랜지스터(M10)가 턴-오프된다.

제4 트랜지스터(M4)가 턴-온되면 제4 입력 단자(105)와 제3 노드(N3)가 전기적으로 접속된다. 그러면 제4 입력 단자(105)로 공급된 이전단의 제어 노드 신호(QB)에 의해 제3 노드(N3)가 로우 전압으로 설정된다. 제3 노드(N3)가 로우 전압으로 설정되면 제2 트랜지스터(M2) 및 제6 트랜지스터(M6)가 턴-온된다. 또한, 제3 노드(N3)에 접속된 제2 커패시터(C2)의 제1 전극에 로우 전압이 공급된다. 제2 커패시터(C2)의 제2 전극에는 하이 전압이 공급되므로, 제2 커패시터(C2)에서 충전이 발생하고 양단의 전위차는 하이 레벨로 설정된다.

제2 트랜지스터(M2)가 턴-온되면 제1 전원(VDD)이 제7 노드(N7)로 공급된다. 그에 따라 제7 노드(N7)에 접속된 제3 커패시터(C3)의 제1 전극에 하이 전압이 공급된다.

제6 트랜지스터(M6)가 턴-온되면 제3 입력 단자(103)로 공급되는 제2 클럭 신호(CLK2)가 제5 노드(N5)로 공급된다. 제3 시점(t3)에 제3 입력 단자(CLK2)로는 제2 클럭 신호(CLK2)가 공급되지 않고, 이에 따라 제5 노드(N5)로 하이 전압이 공급된다. 이때, 제2 커패시터(C2)의 커플링에 의해 제6 트랜지스터(M6)의 구동 성능이 향상된다.

제13 트랜지스터(M13)가 턴-온되면 제1 입력 단자(101)가 턴-온 상태의 제14 트랜지스터(M14)를 경유하여 제6 노드(N6)와 전기적으로 접속된다. 이때, 제3 시점(t3)에 제1 입력 단자(101)로 이전단의 발광 제어 신호(EM[i-1])가 공급되고, 이에 따라 제6 노드(N6)로 하이 전압이 공급된다. 제6 노드(N6)로 하이 전압이 공급되면 제3 트랜지스터(M3) 및 제15 트랜지스터(M15)가 턴-오프된다.

한편, 제6 노드(N6)에 접속된 제3 커패시터(C3)의 제2 전극으로 하이 전압이 공급되고, 제3 커패시터(C3)의 제1 전극에 하이 전압이 공급되므로, 제3 커패시터(C3)에서 방전이 발생하고 양단의 전위차는 로우 레벨로 설정된다.

제4 시점(t4)에는 제2 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급된다. 제2 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급되면 제7 트랜지스터(M7)가 턴-온된다.

제7 트랜지스터(M7)가 턴-온되면 제5 노드(N5)와 제1 노드(N1)가 전기적으로 접속된다. 이때, 턴-온 상태의 제6 트랜지스터를 경유하여 제3 입력 단자(103)로 공급되는 로우 레벨의 제2 클럭 신호(CLK2)가 제5 노드(N5) 및 제1 노드(N1)로 공급된다. 제1 노드(N1)에 로우 전압이 공급되면 제9 트랜지스터(M9)가 턴-온된다.

제5 시점(t5)에는 제2 입력 단자(102)로 제1 클럭 신호(CLK2)가 공급된다. 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급되면 제1 트랜지스터(M1), 제4 트랜지스터(M4), 제5 트랜지스터(M5) 및 제13 트랜지스터(M13)가 턴-온된다.

제4 트랜지스터(M4)가 턴-온되면 제4 입력 단자(105)와 제3 노드(N3)가 전기적으로 접속된다. 그러면 제4 입력 단자(105)로 공급된 이전단의 제어 노드 신호(QB)에 의해 제3 노드(N3)가 로우 전압을 유지한다. 또한, 제3 노드(N3)에 접속된 제2 커패시터(C2)의 제1 전극에 로우 전압이 공급된다. 제2 커패시터(C2)의 제2 전극에는 하이 전압이 공급되므로, 제2 커패시터(C2)에서 충전이 발생하고 양단의 전위차는 하이 레벨을 유지한다.

제6 트랜지스터(M6)가 턴-온되면 제3 입력 단자(103)로 공급되는 제2 클럭 신호(CLK2)가 제5 노드(N5)로 공급된다. 제5 시점(t5)에 제3 입력 단자(CLK2)로는 제2 클럭 신호(CLK2)가 공급되지 않고, 이에 따라 제5 노드(N5)로 하이 전압이 공급된다. 이때, 제2 커패시터(C2)의 커플링에 의해 제6 트랜지스터(M6)의 구동 성능이 향상된다.

한편, 제6 노드(N6)에 접속된 제3 커패시터(C3)의 제2 전극으로 하이 전압이 공급되고, 제3 커패시터(C3)의 제1 전극에 하이 전압이 공급되므로, 제3 커패시터(C3)에서 방전이 발생하고 양단의 전위차는 로우 레벨을 유지한다.

제7 시점(t7) 이후의 동작은 제1 시점(t1) 및 제2 시점(t2)에서와 동일하다. 제7 시점(t7) 이후에 이전단의 발광 제어 신호(EM[i-1])(또는 시작 신호(FLM)) 및 이전단의 제어 노드 신호(QB[i-1])(또는 제어 노드 시작 신호(FQB))의 공급이 중단됨에 따라, 발광 제어 신호(EM[i])가 출력되지 않는다. 제7 시점(t7) 이후에 발광 제어 신호(EM[i])가 공급되지 않는 동안, 제1 시점(t1) 및 제2 시점(t2)과 관련하여 설명된 동작에 대응하여, 제2 커패시터(C2) 및 제3 커패시터(C3) 양단의 전위차는 하이 레벨을 유지한다.

도 10은 도 2에 도시된 스테이지의 제6 실시 예에 따른 회로도이다. 도 10에서 도 8과 동일한 구성에 대하여는 동일한 도면 부호를 할당함과 아울러 상세한 설명은 생략한다.

도 10을 참조하면, 본 발명의 제6 실시 예에 따른 스테이지(400-5)는 입력부(410-5), 출력부(420), 제1 신호 처리부(430-5), 제2 신호 처리부(440), 제3 신호 처리부(450-4) 및 제1 내지 제3 안정화부(461, 462, 463)를 구비한다.

입력부(410-5)는 제1 입력 단자(101), 제2 입력 단자(102) 및 제4 입력 단자(105)로 공급되는 신호에 대응하여 제3 노드(N3) 및 제4 노드(N4)의 전압을 제어한다. 이를 위하여, 입력부(410-5)는 제1 트랜지스터(M1), 제4 트랜지스터, 제13 트랜지스터(M13), 제16 트랜지스터(M16) 및 제17 트랜지스터(M17)를 구비한다.

제1 신호 처리부(430-5)는 제4 노드(N4)의 전압에 대응하여 제1 노드(N1)의 전압을 제어한다. 또한, 제1 신호 처리부(430-5)는 제1 노드(N1) 및 제4 노드(N4)의 전압에 대응하여 제1 전원(VDD)의 전압을 제2 출력 단자(106)로 공급한다. 이를 위하여, 제1 신호 처리부(430-5)는 제8 트랜지스터(M8) 및 제1 커패시터(C1)를 구비한다.

이와 같은 본 발명의 제6 실시 예는 인버터로 구성된 제16 트랜지스터(M16) 및 제17 트랜지스터(M17)를 이용하여 이전단의 발광 제어 신호(EM[i-1])를 반전하여 제3 노드(N3)로 공급한다. 이 경우, 이전단의 제어 노드 신호(QB[i-1])를 이전단의 발광 제어 신호(EM[i-1])로 대체한 것을 제외하면 도 8과 동일한 구성을 갖는다. 따라서, 동작 과정에 대하여 상세한 설명은 생략한다.

도 11은 도 2에 도시된 스테이지의 제7 실시 예에 따른 회로도이다. 도 11에서 도 8과 동일한 구성에 대하여는 동일한 도면 부호를 할당함과 아울러 상세한 설명은 생략한다.

도 11을 참조하면, 본 발명의 제7 실시 예에 따른 스테이지(400-6)는 입력부(410-4), 출력부(420), 제1 신호 처리부(430), 제2 신호 처리부(440) 및 제3 신호 처리부(450-4)를 구비한다.

이와 같은 본 발명의 제7 실시 예는 제1 내지 제3 안정화부(461, 462, 463)가 생략된 것을 제외하면 도 8과 동일한 구성을 갖는다. 따라서, 동작 과정에 대하여 상세한 설명은 생략한다.

도 12는 도 2에 도시된 스테이지의 제8 실시 예에 따른 회로도이다. 도 12에서 도 8과 동일한 구성에 대하여는 동일한 도면 부호를 할당함과 아울러 상세한 설명은 생략한다.

도 12를 참조하면, 본 발명의 제8 실시 예에 따른 스테이지(400-7)는 입력부(410-4), 출력부(420), 제1 신호 처리부(430), 제2 신호 처리부(440-7), 제3 신호 처리부(450-4) 및 제1 및 제2 안정화부(461, 462)를 구비한다.

제2 신호 처리부(440-7)는 제3 노드(N3)에 접속되며, 제3 입력 단자로 공급되는 신호에 대응하여 제1 노드(N1)의 전압을 제어한다. 이를 위하여, 제2 신호 처리부(440)는 제7 트랜지스터(M7), 제6 트랜지스터(M6), 제5 트랜지스터(M5) 및 제2 커패시터(C2)를 구비한다.

이와 같은 본 발명의 제8 실시 예는 제2 신호 처리부(440-7)의 제5 트랜지스터가 제1 전원(VDD) 대신 제3 입력 단자(103)에 접속되는 것을 제외하면 도 8과 동일한 구성을 갖는다. 따라서, 동작 과정에 대하여 상세한 설명은 생략한다.

도 3 내지 도 12에서 설명된 실시 예들에서, 스테이지들은 동일한 회로로 구성될 수 있다. 그러나 본 발명의 다른 실시 예들에서, 스테이지들은 상이한 회로로 구성될 수 있다. 이러한 실시 예가 이하에서 도 13 및 14를 참조하여 보다 상세히 설명된다.

도 13은 스테이지가 상이한 회로로 구성되는 제1 실시 예의 회로도이다. 도 13에서는 설명의 편의를 위해 제1 스테이지(401)와 제2 스테이지(402)만이 도시된다.

도 13을 참조하면, 제1 스테이지(401)는 입력부(411), 출력부(421), 제1 신호 처리부(431), 제2 신호 처리부(441) 및 제3 신호 처리부(451)를 구비한다.

출력부(421)는 제1 노드(N1) 및 제2 노드(N2)의 전압에 대응하여 제1 전원(VDD) 또는 제2 전원(VSS)의 전압을 제1 출력 단자(104)로 공급한다. 이를 위하여 출력부(421)는 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)를 구비한다.

제9 트랜지스터(T9)는 제1 전원(VDD)과 제1 출력 단자(104) 사이에 접속된다. 그리고 제9 트랜지스터(T9)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 제9 트랜지스터(T9)는 제1 노드(N1)의 전압에 대응하여 턴-온 또는 턴-오프된다. 여기서, 제9 트랜지스터(T9)가 턴-온될 때 제1 출력 단자(104)로 공급되는 제1 전원(VDD)의 전압이 제1 발광 제어선(E1)의 발광 제어 신호로 이용된다.

제10 트랜지스터(T10)는 제1 출력 단자(104)와 제2 전원(VSS) 사이에 접속된다. 그리고 제10 트랜지스터(T10)의 게이트 전극은 제2 노드(N2)에 접속된다. 이와 같은 제10 트랜지스터(T10)는 제2 노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프된다.

입력부(411)는 제1 입력 단자(101) 및 제2 입력 단자(102)로 공급되는 신호에 대응하여 제3 노드(N3) 및 제2 노드(N2)의 전압을 제어한다. 이를 위하여, 입력부(411)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 구비한다.

제1 트랜지스터(T1)는 제1 입력 단자(101)와 제2 노드(N2) 사이에 접속된다. 그리고 제1 트랜지스터(T1)의 게이트 전극은 제2 입력 단자(102)에 접속된다. 이와 같은 제1 트랜지스터(T1)는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급될 때 턴-온되어 제1 입력 단자(101)와 제2 노드(N2)를 전기적으로 접속시킨다.

제2 트랜지스터(T2)는 제3 노드(N3)와 제2 입력 단자(102) 사이에 접속된다. 그리고 제2 트랜지스터(T2)의 게이트 전극은 제2 노드(N2)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급될 때 턴-온되어 제1 입력 단자(101)와 제2 노드(N2)를 전기적으로 접속시킨다.

제3 트랜지스터(T3)는 제3 노드(N3)와 제2 전원(VSS) 사이에 접속된다. 그리고 제3 트랜지스터(T3)의 게이트 전극은 제2 입력 단자(102)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 제2 입력 단자(102)로 제1 클럭 신호(CLK1)가 공급될 때 턴-온되어 제3 노드(N3)로 제2 전원(VSS)의 전압을 공급한다.

제1 신호 처리부(431)는 제2 노드(N2)의 전압에 대응하여 제1 노드(N1)의 전압을 제어한다. 이를 위하여, 제1 신호 처리부(431)는 제8 트랜지스터(T8) 및 제3 커패시터(C3)를 구비한다.

제8 트랜지스터(T8)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 그리고 제8 트랜지스터(T8)의 게이트 전극은 제2 노드(N2)에 접속된다. 이와 같은 제8 트랜지스터(T8)는 제2 노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프된다. 여기서, 제8 트랜지스터(M8)가 턴-온될 때 제2 출력 단자(106)로 공급되는 제1 전원(VDD)의 전압이 제어 노드 신호(QB)로써 제2 스테이지(402)의 제4 입력 단자(105)로 공급된다.

제3 커패시터(C3)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 제3 커패시터(C3)는 제1 노드(N1)에 인가되는 전압을 충전한다. 또한, 제3 커패시터(C3)는 제1 노드(N1)의 전압을 안정적으로 유지한다.

제2 신호 처리부(441)는 제3 노드(N3)에 접속되며, 제3 입력 단자(103)로 공급되는 신호에 대응하여 제1 노드(N1)의 전압을 제어한다. 이를 위하여 제2 신호 처리부(441)는 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제1 커패시터(C1) 및 제2 커패시터(C2)를 구비한다.

제1 커패시터(C1)는 제2 노드(N2)와 제3 입력 단자(103) 사이에 접속된다. 이와 같은 제1 커패시터(C1)는 제2 노드(N2)에 인가되는 전압을 충전한다. 또한, 제1 커패시터(C1)는 제3 입력 단자(103)로 공급되는 제2 클럭 신호(CLK2)에 대응하여 제2 노드(N2)의 전압을 제어한다.

제2 커패시터(C2)의 제1 단자는 제3 노드(N3)에 접속되고, 제2 단자는 제7 트랜지스터(T7)에 접속된다.

제6 트랜지스터(T6)는 제2 커패시터(C2)의 제2 단자와 제3 입력 단자(103) 사이에 접속된다. 그리고 제6 트랜지스터(T6)의 게이트 전극은 제3 노드(N3)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 제3 노드(N3)의 전압에 대응하여 턴-온 또는 턴-오프된다.

제7 트랜지스터(T7)는 제2 커패시터(C2)의 제2 단자와 제1 노드(N1) 사이에 접속된다. 그리고 제7 트랜지스터(T7)의 게이트 전극은 제3 입력 단자(103)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급될 때 턴-온되어 제2 커패시터(C2)의 제2 단자와 제1 노드(N1)를 전기적으로 접속시킨다.

제3 신호 처리부(451)는 제3 노드(N3)의 전압 및 제3 입력 단자(103)로 공급되는 신호에 대응하여 제2 노드(N2)의 전압을 제어한다. 이를 위하여 제3 신호 처리부(451)는 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)를 구비한다.

제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 제1 전원(VDD)과 제2 노드(N2) 사이에 직렬로 접속된다. 그리고 제4 트랜지스터(T4)의 게이트 전극은 제3 입력 단자(103)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급될 때 턴-온된다. 또한, 제5 트랜지스터(T5)의 게이트 전극은 제3 노드(N3)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 제3 노드(N3)의 전압에 대응하여 턴-온 또는 턴-오프된다.

도시되지 않았지만, 제1 스테이지(401)는 도 3 내지 도 7을 참조하여 설명한 제1 안정화부(461) 및 제2 안정화부(462)를 더 포함하여 구성될 수 있다.

제2 스테이지(402)는 제1 스테이지(401)와 상이한 구성으로써, 도 3 내지 도 12를 참조하여 설명된 실시 예들에 따른 회로도 중 어느 하나로 구성될 수 있다.

도 13에서는 제2 스테이지(402)가 도 3의 실시 예에 따른 구성을 갖는 것으로 도시되지만, 이는 하나의 실시 예로써, 본 발명은 이에 한정되지 않는다.

도 14는 스테이지가 상이한 회로로 구성되는 제2 실시 예의 회로도이다. 도 14에서는 설명의 편의를 위해 제1 스테이지(401-1)와 제2 스테이지(402)만이 도시된다. 도 14에서는 도 13과 동일한 구성에 대하여는 동일한 도면 부호를 할당함과 아울러 상세한 설명은 생략한다.

도 14를 참조하면, 본 발명의 제1 스테이지(401-1)는 입력부(411), 출력부(421), 제1 신호 처리부(431), 제2 신호 처리부(441-1) 및 제3 신호 처리부(451-1)를 구비한다.

제2 신호 처리부(441-1)는 제3 노드(N3)에 접속되며, 제3 입력 단자(103)로 공급되는 신호에 대응하여 제1 노드(N1)의 전압을 제어한다. 이를 위하여 제2 신호 처리부(441-1)는 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 제2 커패시터(C2)를 구비한다.

제3 신호 처리부(451-1)는 제3 노드(N3)의 전압 및 제3 입력 단자(103)로 공급되는 신호에 대응하여 제2 노드(N2)의 전압을 제어한다. 이를 위하여 제3 신호 처리부(451)는 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제1 커패시터(C1)를 구비한다.

제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 제1 전원(VDD)과 제2 노드(N2) 사이에 직렬로 접속된다. 그리고 제4 트랜지스터(T4)의 게이트 전극은 제3 노드(N3)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 제3 노드(N3)의 전압에 대응하여 턴-온 또는 턴-오프된다.

또한, 제5 트랜지스터(T5)의 게이트 전극은 제3 입력 단자(103)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 제3 입력 단자(103)로 제2 클럭 신호(CLK2)가 공급될 때 턴-온된다.

제1 커패시터(C1)는 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)의 공통 노드와 제2 노드(N2) 사이에 접속된다.

제2 스테이지(402)는 제1 스테이지(401-1)와 상이한 구성으로써, 도 3 내지 도 12를 참조하여 설명된 실시 예들에 따른 회로도 중 어느 하나로 구성될 수 있다.

도 14에서는 제2 스테이지(402)가 도 3의 실시 예에 따른 구성을 갖는 것으로 도시되지만, 이는 하나의 실시 예로써, 본 발명은 이에 한정되지 않는다.

본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

10: 화소부
20: 주사 구동부
30: 데이터 구동부
40: 발광 제어 구동부
50: 타이밍 제어부

Claims

제1 노드 및 제2 노드의 전압에 대응하여 제1 전원 또는 제2 전원의 전압을 제1 출력 단자로 공급하는 출력부;
제1 입력 단자, 제2 입력 단자 및 제4 입력 단자로 공급되는 신호에 대응하여 제2 노드 및 제3 노드의 전압을 제어하는 입력부;
상기 제2 노드의 전압에 대응하여 상기 제1 노드의 전압을 제어하고, 상기 제1 노드에 대응하는 전압을 제2 출력 단자로 공급하는 제1 신호 처리부;
상기 제3 노드와 제5 노드 사이에 접속되는 제2 커패시터를 구비하며, 상기 제2 입력 단자 및 제3 입력 단자로 공급되는 신호에 대응하여 상기 제1 노드의 전압을 제어하고, 상기 제2 입력 단자로 공급되는 신호 및 상기 제1 전원에 대응하여 상기 제2 커패시터 양단의 전위차를 제어하는 제2 신호 처리부; 및
상기 제1 입력 단자 및 상기 제4 입력 단자로 공급되는 신호에 대응하여 상기 제2 노드의 전압을 제어하는 제3 신호 처리부를 포함하는, 스테이지.
제1항에 있어서, 상기 제1 전원은,
게이트 오프 전압으로 설정되는 전압이고,
상기 제2 전원은,
게이트 온 전압으로 설정되는, 스테이지.
제1항에 있어서, 상기 제1 입력 단자는,
이전단 스테이지의 상기 제1 출력 단자로 출력되는 신호 또는 시작 신호를 공급받고,
상기 제4 입력 단자는,
이전단 스테이지의 상기 제2 출력 단자로 출력되는 신호 또는 제어 노드 시작 신호를 공급받는, 스테이지.
제3항에 있어서, 상기 이전단 스테이지의 상기 제1 출력 단자로 출력되는 신호 또는 상기 시작 신호는,
상기 제2 입력 단자로 공급되는 제1 클럭 신호와 적어도 한 번 중첩되는, 스테이지.
제3항에 있어서, 상기 이전단 스테이지의 상기 제2 출력 단자로 출력되는 신호 또는 상기 제어 노드 시작 신호는,
상기 이전단 스테이지의 상기 제1 출력 단자로 출력되는 신호 또는 상기 시작 신호의 위상이 반전된 신호인, 스테이지.
제1항에 있어서,
상기 제2 입력 단자는 제1 클럭 신호를 공급받고, 상기 제3 입력 단자는 제2 클럭 신호를 공급받는, 스테이지.
제1항에 있어서, 상기 입력부는,
상기 제1 입력 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터; 및
상기 제4 입력 단자와 상기 제3 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제4 트랜지스터를 포함하는, 스테이지.
제1항에 있어서, 상기 출력부는,
상기 제1 전원과 상기 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제1 노드에 접속되는 제9 트랜지스터; 및
상기 제1 출력 단자와 상기 제2 전원 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제10 트랜지스터를 포함하는, 스테이지.
제1항에 있어서, 상기 제1 신호 처리부는,
상기 제1 전원과 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제8 트랜지스터; 및
상기 제1 전원과 상기 제1 노드 사이에 접속되는 제1 커패시터를 포함하는, 스테이지.
제1항에 있어서, 상기 제2 신호 처리부는,
상기 제1 전원과 상기 제5 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제5 트랜지스터;
상기 제5 노드와 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제6 트랜지스터; 및
상기 제5 노드와 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 제3 입력 단자에 접속되는 제7 트랜지스터를 더 포함하는, 스테이지.
제10항에 있어서,
상기 제2 전원의 전압이 상기 제1 출력 단자로 공급되는 동안 상기 제2 커패시터 양단의 전위차는 일정하게 유지되는, 스테이지.
제1항에 있어서, 상기 제3 신호 처리부는,
상기 제1 전원 및 제7 노드 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제2 트랜지스터;
상기 제7 노드 및 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제3 트랜지스터; 및
상기 제7 노드와 상기 제2 노드 사이에 접속되는 제3 커패시터를 포함하는, 스테이지.
제1항에 있어서,
상기 제2 신호 처리부와 상기 제3 신호 처리부 사이에 접속되며 상기 제3 노드의 전압 하강폭을 제어하는 제1 안정화부; 및
상기 제1 입력 단자에 연결되는 제4 노드와 상기 제2 노드 사이에 접속되며 상기 제2 노드의 전압 하강폭을 제어하는 제2 안정화부를 더 포함하는, 스테이지.
제13항에 있어서, 상기 제1 안정화부는,
상기 제3 신호 처리부와 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 제2 전원에 접속되는 제11 트랜지스터를 포함하는, 스테이지.
제13항에 있어서, 상기 제2 안정화부는,
상기 제2 노드와 상기 출력부 사이에 접속되며, 게이트 전극이 상기 제2 전원에 접속되는 제12 트랜지스터를 포함하는, 스테이지.
제1항에 있어서, 상기 입력부는,
상기 제1 입력 단자와 상기 제2 노드 사이에 접속되며, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터;
제8 노드와 상기 제3 노드 사이에 접속되는 제4 트랜지스터;
상기 제1 전원과 상기 제8 노드 사이에 접속되며, 게이트 전극이 상기 제1 입력 단자에 접속되는 제16 트랜지스터; 및
상기 제8 노드와 상기 제2 전원 사이에 접속되며, 게이트 전극이 상기 제1 입력 단자에 접속되는 제17 트랜지스터를 포함하고,
상기 제4 입력 단자는 상기 제1 입력 단자에 접속되는, 스테이지.
제1항에 있어서, 상기 제2 신호 처리부는,
상기 제3 입력 단자와 상기 제5 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제5 트랜지스터;
상기 제5 노드와 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제6 트랜지스터; 및
상기 제5 노드와 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 제3 입력 단자에 접속되는 제7 트랜지스터를 더 포함하는, 스테이지.
제1항에 있어서, 상기 제3 신호 처리부는,
상기 제2 노드와 제7 노드 사이에 접속되는 제3 커패시터를 포함하고, 상기 제1 입력 단자, 상기 제2 입력 단자 및 상기 제4 입력 단자로 공급되는 신호와 상기 제1 전원에 대응하여 상기 제3 커패시터 양단의 전위차를 제어하는, 스테이지.
제18항에 있어서, 상기 제3 신호 처리부는,
상기 제1 전원 및 상기 제7 노드 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되 제2 트랜지스터;
상기 제7 노드 및 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제3 트랜지스터; 및
제6 노드와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제6 노드에 접속되는 제15 트랜지스터를 더 포함하는, 스테이지.
제19항에 있어서, 상기 입력부는,
상기 제1 입력 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터;
상기 제4 입력 단자와 상기 제3 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제4 트랜지스터; 및
상기 제1 입력 단자와 상기 제6 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제13 트랜지스터를 포함하는, 스테이지.
제20항에 있어서,
상기 제2 전원의 전압이 상기 제1 출력 단자로 공급되는 동안 상기 제3 커패시터 양단의 전위차는 일정하게 유지되는, 스테이지.
제20항에 있어서,
상기 제2 신호 처리부와 상기 제3 신호 처리부 사이에 접속되며 상기 제3 노드의 전압 하강폭을 제어하는 제1 안정화부;
상기 제1 입력 단자에 연결되는 제4 노드와 상기 제2 노드 사이에 접속되며 상기 제2 노드의 전압 하강폭을 제어하는 제2 안정화부; 및
상기 입력부와 상기 제3 신호 처리부 사이에 접속되며 상기 제6 노드의 전압 하강폭을 제어하는 제3 안정화부를 더 포함하는, 스테이지.
제19항에 있어서, 상기 입력부는,
상기 제1 입력 단자와 상기 제2 노드 사이에 접속되며, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터;
제8 노드와 상기 제3 노드 사이에 접속되는 제4 트랜지스터;
상기 제1 입력 단자와 상기 제6 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제13 트랜지스터;
상기 제1 전원과 상기 제8 노드 사이에 접속되며, 게이트 전극이 상기 제1 입력 단자에 접속되는 제16 트랜지스터; 및
상기 제8 노드와 상기 제2 전원 사이에 접속되며, 게이트 전극이 상기 제1 입력 단자에 접속되는 제17 트랜지스터를 포함하고,
상기 제4 입력 단자는 상기 제1 입력 단자에 접속되는, 스테이지.
발광 제어선들로 발광 신호를 공급하기 위하여 복수의 스테이지들을 포함하는 발광 제어 구동부로써,
상기 스테이지들 각각은,
제1 노드 및 제2 노드의 전압에 대응하여 제1 전원 또는 제2 전원의 전압을 제1 출력 단자로 공급하는 출력부;
제1 입력 단자, 제2 입력 단자 및 제4 입력 단자로 공급되는 신호에 대응하여 제2 노드 및 제3 노드의 전압을 제어하는 입력부;
상기 제2 노드의 전압에 대응하여 상기 제1 노드의 전압을 제어하고, 상기 제1 노드에 대응하는 전압을 제2 출력 단자로 공급하는 제1 신호 처리부;
상기 제3 노드와 제5 노드 사이에 접속되는 제2 커패시터를 구비하며, 상기 제2 입력 단자 및 제3 입력 단자로 공급되는 신호에 대응하여 상기 제1 노드의 전압을 제어하고, 상기 제2 입력 단자로 공급되는 신호 및 상기 제1 전원에 대응하여 상기 제2 커패시터 양단의 전위차를 제어하는 제2 신호 처리부; 및
상기 제1 입력 단자 및 상기 제4 입력 단자로 공급되는 신호에 대응하여 상기 제2 노드의 전압을 제어하는 제3 신호 처리부를 포함하는, 발광 제어 구동부.
제24항에 있어서, 상기 복수의 스테이지들 중 첫 번째 스테이지는,
첫 번째 제1 노드 및 첫 번째 제2 노드의 전압에 대응하여 상기 제1 전원 또는 상기 제2 전원의 전압을 첫 번째 제1 출력 단자로 공급하는 첫 번째 출력부;
첫 번째 제1 입력 단자 및 첫 번째 제2 입력 단자로 공급되는 신호에 대응하여 첫 번째 제2 노드 및 첫 번째 제3 노드의 전압을 제어하는 첫 번째 입력부;
상기 첫 번째 제2 노드의 전압에 대응하여 상기 첫 번째 제1 노드의 전압을 제어하고, 상기 첫 번째 제1 노드에 대응하는 전압을 첫 번째 제2 출력 단자로 공급하는 첫 번째 제1 신호 처리부;
상기 첫 번째 제3 노드에 접속되고, 상기 제2 입력 단자 및 상기 제3 입력 단자로 공급되는 신호에 대응하여 상기 첫 번째 제1 노드의 전압을 제어하는 첫 번째 제2 신호 처리부; 및
상기 첫 번째 제1 입력 단자로 공급되는 신호에 대응하여 상기 첫 번째 제2 노드의 전압을 제어하는 첫 번째 제3 신호 처리부를 포함하는, 발광 제어 구동부.
제25항에 있어서, 상기 첫 번째 제2 출력 단자로 출력되는 신호는,
두 번째 스테이지의 상기 제4 입력 단자로 공급되는, 발광 제어 구동부.
제24항에 있어서, 상기 제1 입력 단자는,
이전단 스테이지의 상기 제1 출력 단자로 출력되는 신호 또는 시작 신호를 공급받고,
상기 제4 입력 단자는,
이전단 스테이지의 상기 제2 출력 단자로 출력되는 신호 또는 제어 노드 시작 신호를 공급받는, 발광 제어 구동부.
제27항에 있어서, 상기 이전단 스테이지의 상기 제1 출력 단자로 출력되는 신호 또는 상기 시작 신호는,
상기 제2 입력 단자로 공급되는 제1 클럭 신호와 적어도 한 번 중첩되고,
상기 이전단 스테이지의 상기 제2 출력 단자로 출력되는 신호 또는 상기 제어 노드 시작 신호는,
상기 이전단 스테이지의 상기 제1 출력 단자로 출력되는 신호 또는 상기 시작 신호의 위상이 반전된 신호인, 발광 제어 구동부.
제24항에 있어서, 상기 입력부는,
상기 제1 입력 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터; 및
상기 제4 입력 단자와 상기 제3 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제4 트랜지스터를 포함하는, 발광 제어 구동부.
제24항에 있어서, 상기 출력부는,
상기 제1 전원과 상기 제1 출력 단자 사이에 접속되고, 게이트 전극이 상기 제1 노드에 접속되는 제9 트랜지스터; 및
상기 제1 출력 단자와 상기 제2 전원 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제10 트랜지스터를 포함하는, 발광 제어 구동부.
제24항에 있어서, 상기 제1 신호 처리부는,
상기 제1 전원과 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제8 트랜지스터; 및
상기 제1 전원과 상기 제1 노드 사이에 접속되는 제1 커패시터를 포함하는, 발광 제어 구동부.
제24항에 있어서, 상기 제2 신호 처리부는,
제1 전원과 상기 제5 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제5 트랜지스터;
상기 제5 노드와 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제6 트랜지스터; 및
상기 제5 노드와 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 제3 입력 단자에 접속되는 제7 트랜지스터를 더 포함하는, 발광 제어 구동부.
제24항에 있어서,
상기 제2 전원의 전압이 상기 제1 출력 단자로 공급되는 동안 상기 제2 커패시터 양단의 전위차는 일정하게 유지되는, 발광 제어 구동부.
제24항에 있어서, 상기 제3 신호 처리부는,
상기 제1 전원 및 제7 노드 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제2 트랜지스터;
상기 제7 노드 및 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제3 트랜지스터; 및
상기 제7 노드와 상기 제2 노드 사이에 접속되는 제3 커패시터를 포함하는, 발광 제어 구동부.
제24항에 있어서,
상기 제2 신호 처리부와 상기 제3 신호 처리부 사이에 접속되며 상기 제3 노드의 전압 하강폭을 제어하는 제1 안정화부; 및
상기 제1 입력 단자에 연결되는 제4 노드와 상기 제2 노드 사이에 접속되며 상기 제2 노드의 전압 하강폭을 제어하는 제2 안정화부를 더 포함하는, 발광 제어 구동부.
제35항에 있어서, 상기 제1 안정화부는,
상기 제3 신호 처리부와 상기 제3 노드 사이에 접속되며, 게이트 전극이 상기 제2 전원에 접속되는 제11 트랜지스터를 포함하고,
상기 제2 안정화부는,
상기 제2 노드와 상기 출력부 사이에 접속되며, 게이트 전극이 상기 제2 전원에 접속되는 제12 트랜지스터를 포함하는, 발광 제어 구동부.
제24항에 있어서, 상기 입력부는,
상기 제1 입력 단자와 상기 제2 노드 사이에 접속되며, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터;
제8 노드와 상기 제3 노드 사이에 접속되는 제4 트랜지스터;
상기 제1 전원과 상기 제8 노드 사이에 접속되며, 게이트 전극이 상기 제1 입력 단자에 접속되는 제16 트랜지스터; 및
상기 제8 노드와 상기 제2 전원 사이에 접속되며, 게이트 전극이 상기 제1 입력 단자에 접속되는 제17 트랜지스터를 포함하고,
상기 제4 입력 단자는 상기 제1 입력 단자에 접속되는, 발광 제어 구동부.
제24항에 있어서, 상기 제2 신호 처리부는,
상기 제3 입력 단자와 상기 제5 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제5 트랜지스터;
상기 제5 노드와 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되는 제6 트랜지스터; 및
상기 제5 노드와 상기 제1 노드 사이에 접속되고, 게이트 전극이 상기 제3 입력 단자에 접속되는 제7 트랜지스터를 더 포함하는, 발광 제어 구동부.
제24항에 있어서, 상기 제3 신호 처리부는,
상기 제2 노드와 제7 노드 사이에 접속되는 제3 커패시터를 포함하고, 상기 제1 입력 단자, 상기 제2 입력 단자 및 상기 제4 입력 단자로 공급되는 신호와 상기 제1 전원에 대응하여 상기 제3 커패시터 양단의 전위차를 제어하는, 발광 제어 구동부.
제39항에 있어서, 상기 제3 신호 처리부는,
상기 제1 전원 및 상기 제7 노드 사이에 접속되고, 게이트 전극이 상기 제3 노드에 접속되 제2 트랜지스터;
상기 제7 노드 및 상기 제3 입력 단자 사이에 접속되고, 게이트 전극이 상기 제2 노드에 접속되는 제3 트랜지스터; 및
제6 노드와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제6 노드에 접속되는 제15 트랜지스터를 더 포함하는, 발광 제어 구동부.
제40항에 있어서, 상기 입력부는,
상기 제1 입력 단자와 상기 제2 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터;
상기 제4 입력 단자와 상기 제3 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제4 트랜지스터; 및
상기 제1 입력 단자와 상기 제6 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제13 트랜지스터를 포함하는, 발광 제어 구동부.
제41항에 있어서,
상기 제2 전원의 전압이 상기 제1 출력 단자로 공급되는 동안 상기 제3 커패시터 양단의 전위차는 일정하게 유지되는, 발광 제어 구동부.
제41항에 있어서,
상기 제2 신호 처리부와 상기 제3 신호 처리부 사이에 접속되며 상기 제3 노드의 전압 하강폭을 제어하는 제1 안정화부;
상기 제1 입력 단자에 연결되는 제4 노드와 상기 제2 노드 사이에 접속되며 상기 제2 노드의 전압 하강폭을 제어하는 제2 안정화부; 및
상기 입력부와 상기 제3 신호 처리부 사이에 접속되며 상기 제6 노드의 전압 하강폭을 제어하는 제3 안정화부를 더 포함하는, 발광 제어 구동부.
제40항에 있어서, 상기 입력부는,
상기 제1 입력 단자와 상기 제2 노드 사이에 접속되며, 게이트 전극이 상기 제2 입력 단자에 접속되는 제1 트랜지스터;
제8 노드와 상기 제3 노드 사이에 접속되는 제4 트랜지스터;
상기 제1 입력 단자와 상기 제6 노드 사이에 접속되고, 게이트 전극이 상기 제2 입력 단자에 접속되는 제13 트랜지스터;
상기 제1 전원과 상기 제8 노드 사이에 접속되며, 게이트 전극이 상기 제1 입력 단자에 접속되는 제16 트랜지스터; 및
상기 제8 노드와 상기 제2 전원 사이에 접속되며, 게이트 전극이 상기 제1 입력 단자에 접속되는 제17 트랜지스터를 포함하고,
상기 제4 입력 단자는 상기 제1 입력 단자에 접속되는, 발광 제어 구동부.