KR20150081872A

KR20150081872A - 표시 장치

Info

Publication number: KR20150081872A
Application number: KR1020140001804A
Authority: KR
Inventors: 구본용; 손동연
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-01-07
Filing date: 2014-01-07
Publication date: 2015-07-15
Also published as: US20150194112A1; TW201528480A; CN104765174A; US9437148B2

Abstract

본 발명은 액정 표시 장치에 관한 것으로, 더 구체적으로 게이트 구동부를 포함하는 액정 표시 장치에 관한 것이다. 본 발명의 한 실시예에 따른 표시 장치는 복수의 화소가 위치하는 표시 영역 및 상기 표시 영역 주변의 주변 영역을 포함하는 표시판, 상기 주변 영역에 위치하며 트랜지스터 및 축전기를 포함하는 게이트 구동부를 포함하고, 상기 축전기는 상기 트랜지스터 상부에 위치하는 제1 절연층을 사이에 두고 상기 트랜지스터와 중첩한다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로, 더 구체적으로 게이트 구동부를 포함하는 표시 장치에 관한 것이다.

표시 장치는 일반적으로 스위칭 소자를 포함하는 화소와 표시 신호선이 구비된 표시판, 표시 신호선 중 게이트선에 게이트 신호를 내보내어 화소의 스위칭 소자를 턴온/오프시키는 게이트 구동부, 데이터선에 데이터 전압을 인가하는 데이터 구동부, 그리고 이들을 제어하는 신호 제어부 등을 포함한다.

표시 장치 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 액정 표시 장치의 투과율은 액정 분자들이 잘 제어될수록 높아질 수 있다.

액정 표시 장치의 각 화소가 포함하는 적어도 하나의 화소 전극은 게이트선과 데이터선 등의 표시 신호선과 연결되어 있는 스위칭 소자와 연결되어 있다. 스위칭 소자는 박막 트랜지스터 등의 삼단자 소자로서 데이터 전압을 화소 전극에 전달한다.

액정 표시 장치 중에서 액정층에 전기장을 생성하는 화소 전극 및 공통 전극을 스위칭 소자가 형성되어 있는 하나의 표시판에 구비할 수 있다. 이러한 액정 표시 장치의 화소 전극 및 공통 전극 중 적어도 하나는 복수의 가지 전극을 포함할 수 있다. 액정층에 전기장이 생성되면 액정층의 액정 분자는 가지 전극에 의한 프린지 필드에 의해 그 배열 방향이 정해진다.

게이트 구동부 및 데이터 구동부 등의 구동 회로는 집적 회로 칩의 형태로 표시 장치에 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film) 위에 장착되어 TCP(tape carrier package)의 형태로 표시 장치에 부착되거나, 인쇄 회로 기판(printed circuit board) 위에 장착될 수도 있다. 그러나 최근에는 박막 트랜지스터 채널의 높은 이동도를 요하지 않는 게이트 구동부의 경우 이를 별도의 칩으로 형성하지 않고 표시 신호선 및 스위칭 소자 등과 동일한 공정에서 표시판에 집적하는 구조가 개발되고 있다.

이러한 게이트 구동부는 종속적으로 연결된 복수의 스테이지로 이루어진 시프트 레지스터와 이에 구동 신호를 전달하는 복수의 신호선들을 포함한다. 복수의 스테이지는 복수의 박막 트랜지스터 및 축전기를 포함한다. 각 스테이지는 대응하는 게이트선에 연결되어 있으며, 복수의 스테이지는 정해진 순서대로 순차적으로 각 게이트선에 게이트 신호를 출력한다.

게이트 구동부가 표시판에 집적되는 표시 장치에서, 게이트 구동부가 차지하는 영역은 영상이 표시되지 않는 비표시 영역인 경우가 대부분이다. 따라서 게이트 구동부가 차지하는 영역이 커질수록 표시판의 비표시 영역, 특히 영상이 표시되는 표시 영역 주변의 주변 영역의 면적이 커져 주변 영역의 면적이 작은 표시 장치에 대한 수요자의 요구를 만족시킬 수 없다.

본 발명이 해결하고자 하는 과제는 표시판에서 게이트 구동부가 차지하는 면적을 줄여 표시 장치의 주변 영역의 면적을 줄이는 것이다.

본 발명이 해결하고자 하는 또 다른 과제는 표시판에서 게이트 구동부가 차지하는 면적을 줄이면서 게이트 구동부의 트랜지스터의 특성이 악화되는 것을 방지하는 것이다.

본 발명의 한 실시예에 따른 표시 장치는 복수의 화소가 위치하는 표시 영역 및 상기 표시 영역 주변의 주변 영역을 포함하는 표시판, 상기 주변 영역에 위치하며 트랜지스터 및 축전기를 포함하는 게이트 구동부를 포함하고, 상기 축전기는 상기 트랜지스터 상부에 위치하는 제1 절연층을 사이에 두고 상기 트랜지스터와 중첩한다.

상기 제1 절연층은 유기 절연 물질을 포함할 수 있다.

상기 축전기는 제2 절연층을 사이에 두고 서로 중첩하는 제1 전극 및 제2 전극을 포함할 수 있다.

상기 화소는 스위칭 소자 및 상기 스위칭 소자와 연결되어 있는 화소 전극, 그리고 공통 전압을 전달하는 공통 전극을 포함하고, 상기 화소 전극과 상기 공통 전극은 상기 제1 절연층 상부에 위치하고, 상기 화소 전극과 상기 공통 전극은 상기 제2 절연층을 사이에 두고 서로 중첩할 수 있다.

상기 트랜지스터는 제1 게이트 전극, 제1 드레인 전극 및 제1 소스 전극을 포함하고, 상기 축전기의 상기 제1 전극은 상기 제1 게이트 전극과 연결되어 있고, 상기 축전기의 상기 제2 전극은 상기 제1 드레인 전극과 연결되어 있을 수 있다.

상기 제1 절연층은 상기 제1 게이트 전극을 드러내는 제1 접촉 구멍, 그리고 상기 제1 드레인 전극을 드러내는 제2 접촉 구멍을 포함하고, 상기 제1 전극은 상기 제1 접촉 구멍을 통해 상기 제1 게이트 전극과 연결되고, 상기 제2 전극은 상기 제2 접촉 구멍을 통해 상기 제1 드레인 전극과 연결될 수 있다.

상기 화소에 게이트 신호를 전달하는 게이트선을 더 포함하고, 상기 제1 절연층은 상기 게이트선의 끝부분을 드러내는 제3 접촉 구멍을 더 포함하고, 상기 제2 전극은 상기 제3 접촉 구멍을 통해 상기 게이트선의 끝부분과 연결될 수 있다.

상기 제1 절연층의 두께는 대략 1.0㎛ 이상일 수 있다.

상기 제1 절연층의 유전율은 대략 10 이하일 수 있다.

상기 제1 전극은 상기 화소 전극과 동일한 층에 위치하고, 상기 제1 전극은 상기 공통 전극과 동일한 층에 위치할 수 있다.

상기 제1 전극은 상기 공통 전극과 동일한 층에 위치하고, 상기 제1 전극은 상기 화소 전극과 동일한 층에 위치할 수 있다.

상기 화소 전극과 상기 공통 전극 중 하나는 복수의 가지 전극을 포함하고, 나머지는 상기 복수의 가지 전극과 중첩할 수 있다.

상기 제1 절연층과 상기 트랜지스터 사이에 위치하는 제3 절연층을 더 포함할 수 있다.

본 발명의 실시예에 따르면 표시 장치의 표시판에서 게이트 구동부가 차지하는 면적을 줄여 표시 장치의 주변 영역의 면적을 줄일 수 있다. 또한 표시판에서 게이트 구동부가 차지하는 면적을 줄이면서 게이트 구동부의 트랜지스터의 특성이 악화되는 것을 방지할 수 있다.

도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고,
도 2는 본 발명의 한 실시예에 따른 표시 장치의 한 화소에 대한 개략적인 회로도이고,
도 3은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고,
도 4는 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이고,
도 5는 본 발명의 한 실시예에 따른 게이트 구동부의 한 스테이지의 회로도의 한 예이고,
도 6은 본 발명의 한 실시예에 따른 표시 장치의 한 화소에 대한 배치도이고,
도 7은 도 6의 표시 장치를 VII-VII 선을 따라 잘라 도시한 단면도이고,
도 8은 도 6의 표시 장치를 VII-VII 선을 따라 잘라 도시한 단면도의 다른 예이고,
도 9는 본 발명의 한 실시예에 따른 표시 장치의 한 화소에 대한 배치도이고,
도 10은 도 9의 표시 장치를 X-X 선을 따라 잘라 도시한 단면도이고,
도 11은 도 9의 표시 장치를 X-X 선을 따라 잘라 도시한 단면도의 다른 예이고,
도 12는 본 발명의 한 실시예에 따른 표시 장치의 게이트 구동부가 포함하는 트랜지스터 및 이와 연결된 축전기의 회로도이고,
도 13은 본 발명의 한 실시예에 따른 표시 장치의 게이트 구동부가 포함하는 트랜지스터 및 이와 연결된 축전기의 배치도이고,
도 14는 도 13에 도시한 게이트 구동부를 XIV-XIV 선을 따라 잘라 도시한 단면도이고,
도 15는 도 13에 도시한 게이트 구동부를 XV-XV 선을 따라 잘라 도시한 단면도이고,
도 16은 도 13에 도시한 게이트 구동부를 XIV-XIV 선을 따라 잘라 도시한 단면도이고,
도 17은 도 13에 도시한 게이트 구동부를 XV-XV 선을 따라 잘라 도시한 단면도이다.

그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

먼저 도 1 내지 도 3을 참조하여 본 발명의 한 실시예에 따른 표시 장치에 대하여 설명한다.

도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 표시 장치의 한 화소에 대한 개략적인 회로도이고, 도 3은 본 발명의 한 실시예에 따른 표시 장치의 블록도이다.

도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치는 표시판(300), 게이트 구동부(400), 데이터 구동부(500) 및 신호 제어부(600)를 포함한다.

표시판(300)은 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting display, OLED), 전기 습윤 장치(electrowetting display, EWD) 등 다양한 표시 장치(display device)에 포함된 표시판일 수 있다.

표시판(300)은 영상을 표시하는 표시 영역(display area)(DA)과 그 주변에 위치하는 주변 영역(peripheral area)(PA)을 포함한다.

표시 영역(DA)에는 복수의 게이트선(G1-Gn), 복수의 데이터선(D1-Dm), 그리고 복수의 게이트선(G1-Gn) 및 복수의 데이터선(D1-Dm)에 연결되어 있는 복수의 화소(PX)가 위치한다.

게이트선(G1-Gn)은 게이트 신호를 전달하고 대략 행 방향으로 뻗으며 서로가 거의 평행할 수 있다.

데이터선(D1-Dm)은 영상 신호에 대응하는 데이터 전압을 전달하고 대략 열 방향으로 뻗으며 서로가 거의 평행할 수 있다.

복수의 화소(PX)는 대략 행렬 형태로 배열되어 있을 수 있다.

도 2를 참조하면, 각 화소(PX)는 게이트선(Gi) 및 데이터선(Dj)과 연결된 적어도 하나의 스위칭 소자(SW) 및 이에 연결된 적어도 하나의 화소 전극(191)을 포함할 수 있다. 스위칭 소자(SW)는 표시판(300)에 집적되어 있는 박막 트랜지스터 등의 삼단자 소자일 수 있다. 박막 트랜지스터는 게이트 단자, 입력 단자, 그리고 출력 단자를 포함한다. 스위칭 소자(SW)는 게이트선(Gi)의 게이트 신호에 따라 턴온 또는 턴오프되어 데이터선(Dj)으로부터의 데이터 신호를 화소 전극(191)에 전달할 수 있다. 스위칭 소자(SW)는 하나 이상의 박막 트랜지스터를 포함할 수 있다. 화소 전극(191)에 인가된 데이터 전압에 따라 화소(PX)는 해당 영상을 표시할 수 있다.

주변 영역(PA)은 표시 장치에서 영상이 표시되지 않는 영역인 비표시 영역의 일부로서 차광 부재로 가려질 수 있다. 주변 영역(PA)은 표시 영역(DA)을 둘러싸거나 표시판(300)의 가장자리에 위치할 수 있다.

주변 영역(PA)에는 게이트 구동부(400) 및 게이트 구동부(400)에 구동 신호를 전달하는 복수의 신호 배선(도시하지 않음)이 위치할 수 있다. 주변 영역(PA)에는 표시 영역(DA)의 게이트선(G1-Gn) 및 데이터선(D1-Dm)이 연장되어 형성될 수 있다.

신호 제어부(600)는 데이터 구동부(500) 및 게이트 구동부(400) 등의 구동부를 제어한다.

신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 제어 신호의 예로는 수직 동기 신호와 수평 동기 신호, 메인 클록 신호, 데이터 인에이블 신호 등이 있다. 신호 제어부(600)는 입력 영상 신호와 입력 제어 신호를 기초로 입력 영상 신호를 적절히 처리하여 디지털 영상 신호(DAT)로 변환하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한다. 게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호(STV), 게이트 온 전압(Von)의 출력 주기를 제어하는 적어도 하나의 클록 신호, 적어도 하나의 저전압 등을 포함한다. 데이터 제어 신호(CONT2)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)의 전송 시작을 알리는 수평 동기 시작 신호, 로드 신호 및 데이터 클록 신호 등을 포함한다.

신호 제어부(600)는 데이터 제어 신호(CONT2), 게이트 제어 신호(CONT1) 및 디지털 영상 신호(DAT) 등을 게이트 구동부(400) 및 데이터 구동부(500)에 전달할 수 있다.

데이터 구동부(500)는 표시판(300)의 데이터선(D1-Dm)과 연결되어 있다. 데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2) 및 디지털 영상 신호(DAT)를 수신하여 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상 신호(DAT)를 아날로그 데이터 신호로 변환한 다음, 이를 해당 데이터선(D1-Dm)에 인가한다.

데이터 구동부(500)는 복수의 집적 회로 칩의 형태로 표시판(300)의 주변 영역(PA)에 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film) 위에 장착되어 TCP(tape carrier package)의 형태로 표시 장치에 부착되거나, 인쇄 회로 기판(printed circuit board) 위에 장착될 수도 있다. 본 발명의 다른 실시예에 따르면 데이터 구동부(500)는 표시판(300)의 주변 영역(PA)에 표시 영역(DA)의 박막 트랜지스터 등의 전기 소자와 함께 동일한 공정에서 집적될 수도 있다.

게이트 구동부(400)는 게이트선(G1-Gn)과 연결되어 있다. 게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von) 및 게이트 오프 전압(Voff)으로 이루어진 게이트 신호를 생성하고, 게이트선(G1-Gn)에 게이트 신호를 인가한다. 게이트 온 전압(Von)은 표시 영역(DA)의 박막 트랜지스터의 게이트 단자에 인가되어 박막 트랜지스터를 턴온시킬 수 있는 전압이고, 게이트 오프 전압(Voff)은 박막 트랜지스터의 게이트 단자에 인가되어 박막 트랜지스터를 턴오프시킬 수 있는 전압이다.

도 1을 참조하면, 본 발명의 한 실시예에 따른 게이트 구동부(400)는 표시판(300)의 주변 영역(PA)에 집적되어 있다. 게이트 구동부(400)는 서로 종속적으로 연결되어 있으며 순차적으로 배열된 복수의 스테이지(stage)(ST1-STn)를 포함할 수 있다.

복수의 스테이지(ST1-STn)는 서로 종속적으로 연결되어 있다. 복수의 스테이지(ST1-STn)는 게이트 신호를 생성하여 게이트선(G1-Gn)에 게이트 신호를 순차적으로 전달할 수 있다. 각 스테이지(ST1-STn)는 각각의 게이트선(G1-Gn)에 연결되어 있는 게이트 구동 회로를 포함하며, 각 스테이지(ST1-STn)는 게이트 신호를 출력하는 게이트 출력 단자(도시하지 않음)를 가질 수 있다.

게이트 구동부(400)의 스테이지(ST1-STn)는 표시 영역(DA)의 왼쪽 또는 오른쪽의 주변 영역(PA)에 위치할 수 있고, 열 방향으로 일렬로 배열되어 있다. 도 1은 복수의 스테이지(ST1-STn)가 표시 영역(DA)의 왼쪽에 위치하는 주변 영역(PA)에 위치하는 예를 도시하고 있으나, 이에 한정되지 않고, 표시 영역(DA)을 기준으로 오른쪽, 위쪽 또는 아래쪽의 주변 영역(PA) 중 적어도 어느 한 곳에 위치할 수 있다.

본 발명의 한 실시예에 따르면, 각 스테이지(ST1-STn)는 이전 스테이지(ST1-STn) 또는 이후 스테이지(ST1-STn)의 출력 단자와 연결될 수 있다. 이전 스테이지가 없는 첫 번째 스테이지(ST1)는 한 프레임의 시작을 알리는 주사 시작 신호(STV)을 입력받을 수 있다. 이후 스테이지가 없는 맨 마지막 스테이지(STn)는 이후 스테이지의 출력 단자에 연결되는 대신 다른 신호를 입력받을 수 있다.

각 스테이지(ST1-STn)는 표시판(300)의 주변 영역(PA)에 집적되어 있는 복수의 박막 트랜지스터 및 적어도 하나의 축전기를 포함할 수 있다. 게이트 구동부(400)가 포함하는 박막 트랜지스터 및 축전기는 표시 영역(DA)의 화소(PX)가 포함하는 박막 트랜지스터 등과 동일한 공정에서 제조될 수 있다.

도 3을 참조하면, 본 발명의 한 실시예에 따른 표시 장치는 앞에서 설명한 도 1 및 도 2에 도시한 표시 장치와 대부분 동일하나, 게이트 구동부(400)는 표시판(300)의 좌우의 주변 영역(PA)에 각각 위치하는 제1 게이트 구동부(400a) 및 제2 게이트 구동부(400b)를 포함할 수 있다. 제1 게이트 구동부(400a) 및 제2 게이트 구동부(400b)는 도시하지 않았으나 각각의 신호 배선을 통해 게이트 제어 신호(CONT1) 등의 구동 신호를 입력 받을 수 있다.

제1 게이트 구동부(400a) 및 제2 게이트 구동부(400b) 각각은 열 방향을 따라 일렬로 배열된 복수의 스테이지(ST1-STn)를 포함한다. 제1 게이트 구동부(400a)와 제2 게이트 구동부(400b)의 서로 대응하는 스테이지는 도 3에 도시한 바와 같이 서로 동일한 게이트선(G1-Gn)에 연결되어 게이트 신호를 인가할 수도 있고, 서로 다른 게이트선(G1-Gn)에 연결되어 게이트 신호를 인가할 수도 있다. 예를 들어 제1 게이트 구동부(400a)는 홀수 번째 게이트선(G1, G3, …)에 연결되어 있고, 제2 게이트 구동부(400b)는 짝수 번째 게이트선(G2, G4, …)에 연결되어 있을 수 있고, 이와 반대의 연결 관계를 가질 수도 있다.

그러면 도 4를 참조하여 본 발명의 한 실시예에 따른 게이트 구동부의 구조의 한 예에 대해 설명한다.

도 4는 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이다.

도 4를 참조하면, 본 발명의 한 실시예에 따른 게이트 구동부(400, 400a, 400b)는 서로 종속적으로 연결되어 있으며 차례로 게이트 신호(Gout1, …, Gout(i), Gout(i+1), Gout(i+2), …, Gout(n))를 출력하는 복수의 스테이지(ST1, …, STi, ST(i+1), ST(i+2), …) 및 이들 스테이지(ST1, …, STi, ST(i+1), ST(i+2), …)에 입력되는 각종 구동 신호(CLK, CLKB, VSS1, VSS2, STV)를 전달하는 복수의 신호 배선을 포함한다. 여기서 각 신호 배선은 그것이 전달하는 구동 신호(CLK, CLKB, VSS1, VSS2)와 동일한 기호로 표시하기로 한다.

복수의 신호 배선은 예를 들어 클록 신호(CLK, CLKB)를 전달하는 클록 신호 배선(CLK, CLKB), 제1 저전압(VSS1) 및 제2 저전압(VSS2)을 각각 전달하는 제1 및 제2 전압 배선(VSS1, VSS2), 그리고 주사 시작 신호(STV)를 전달하는 주사 시작 신호 배선(도시하지 않음) 등을 포함할 수 있다.

각 스테이지(ST1, …, STi, ST(i+1), ST(i+2), …)는 클록 단자(CK), 제1 저전압 입력 단자(VS1), 제2 저전압 입력 단자(VS2), 제1 출력 단자(OUT1), 제2 출력 단자(OUT2), 제1 입력 단자(IN1), 제2 입력 단자(IN2) 및 제3 입력 단자(IN3)를 포함할 수 있다.

각 스테이지(ST1, …, STi, ST(i+1), ST(i+2), …)의 클록 단자(CK)에는 클록 신호(CLK) 및 클록 신호(CLKB) 중 하나가 입력될 수 있다. 예를 들어, 홀수 번째 스테이지(ST1, ST3, …)의 클록 단자(CK)에는 클록 신호(CLK)가 인가될 수 있고, 짝수 번째 스테이지(ST2, ST4, …)의 클록 단자(CK)에는 클록 신호(CLKB)가 인가될 수 있다. 이 경우 클록 신호(CLKB)의 위상은 클록 신호(CLK)의 위상과 반대일 수 있다.

제1 저전압 입력 단자(VS1)와 제2 저전압 입력 단자(VS2)에는 각각 서로 다른 크기의 저전압인 제1 저전압(VSS1)과 제2 저전압(VSS2)이 입력된다. 본 발명의 한 실시예에 따르면, 제2 저전압(VSS2)은 제1 저전압(VSS1)보다 낮을 수 있다. 제1 저전압(VSS1) 및 제2 저전압(VSS2)의 값은 경우에 따라 달라질 수 있으며, 대략 -5V 이하일 수 있다. 제1 저전압(VSS1)은 예를 들어 대략 -5.6V일 수 있고, 제2 저전압(VSS2)은 예를 들어 대략 -9.2V일 수 있다.

제1 출력 단자(OUT1)는 각 스테이지(ST1, …, STi, ST(i+1), ST(i+2), …)가 생성한 게이트 신호(Gout1, …, Gout(i), Gout(i+1), Gout(i+2), …)를 출력하는 게이트 출력 단자이다. 제2 출력 단자(OUT2)는 각 스테이지(ST1, …, STi, ST(i+1), ST(i+2), …)가 생성한 캐리 신호(carry signal)(Cr1, …, Cr(i), Cr(i+1), Cr(i+2), …)를 출력하는 캐리 출력 단자이다.

제1 입력 단자(IN1)는 이전 스테이지의 캐리 신호(Cr1, …, Cr(i), Cr(i+1), Cr(i+2), …)를 입력받을 수 있다. 이전 스테이지가 없는 첫 번째 스테이지(ST1)의 경우, 제1 입력 단자(IN1)에 주사 시작 신호(STV)가 입력될 수 있다.

제2 입력 단자(IN2)에는 이후 스테이지의 캐리 신호(Cr1, …, Cr(i), Cr(i+1), Cr(i+2), …), 특히 바로 직후 스테이지의 캐리 신호(Cr1, …, Cr(i), Cr(i+1), Cr(i+2), …)가 입력될 수 있다.

제3 입력 단자(IN3)에는 이후 스테이지의 캐리 신호(Cr1, …, Cr(i), Cr(i+1), Cr(i+2), …), 특히 두 단 이후의 스테이지의 캐리 신호(Cr1, …, Cr(i), Cr(i+1), Cr(i+2), …)가 입력될 수 있다.

그러면 도 5를 참조하여 앞에서 설명한 도 4에 도시한 게이트 구동부의 각 스테이지의 구체적인 구조의 한 예에 대해 설명한다.

도 5는 본 발명의 한 실시예에 따른 게이트 구동부의 한 스테이지, 예를 들어 i번째 스테이지(STi)의 회로도의 한 예이다.

본 발명의 한 실시예에 따른 스테이지(STi)는 앞에서 설명한 바와 같이 클록 단자(CK), 제1 저전압 입력 단자(VS1), 제2 저전압 입력 단자(VS2), 제1 출력 단자(OUT1), 제2 출력 단자(OUT2), 제1 입력 단자(IN1), 제2 입력 단자(IN2) 및 제3 입력 단자(IN3)와 함께 복수의 트랜지스터(Tr1, Tr2, Tr4, Tr6, Tr7, Tr8, Tr9, Tr10, Tr11, Tr12, Tr13, Tr15)및 적어도 하나의 축전기(C1)를 포함한다. 도 5는 12개의 트랜지스터를 도시하고 있으나 트랜지스터의 개수는 이에 한정되지 않는다.

스테이지(STi)가 포함하는 복수의 트랜지스터 및 축전기는 기능에 따라 버퍼부(411), 풀업부(413), 캐리부(414), 방전부(415), 풀다운부(416), 스위칭부(417), 제1 유지부(418) 및 제2 유지부(419)로 묶을 수 있다.

버퍼부(411)는 풀업부(413)에 이전 스테이지 중 하나의 스테이지의 캐리 신호를 전달하거나, 주사 시작 신호를 전달한다. 버퍼부(411)는 예를 들어 직전 스테이지(ST(i-1))의 캐리 신호(Cr(i-1))를 제공받을 수 있다. 본 실시예에서는 버퍼부(411)가 직전 스테이지(ST(i-1))의 캐리 신호(Cr(i-1))를 전달하는 것으로 설명하겠으나, 이에 한정하는 것은 아니다.

버퍼부(411)는 제4 트랜지스터(Tr4)를 포함할 수 있다. 제4 트랜지스터(Tr4)의 입력 단자 및 제어 단자는 제1 입력 단자(IN1)에 공통 연결(다이오드 연결)되어 있으며, 출력 단자는 노드(Q)와 연결된다. 제4 트랜지스터(Tr4)는 제1 입력 단자(IN1)에 입력되는 캐리 신호(Cr(i-1))가 하이 레벨이 되면 입력 단자와 출력 단자를 서로 연결하여 하이 레벨의 전압을 그대로 출력하고, 캐리 신호(Cr(i-1))가 로우 레벨이 되면 입력 단자와 출력 단자를 분리시킨다.

풀업부(413)는 클록 단자(CK), 노드(Q) 및 제1 출력 단자(OUT1)와 연결되어 있으며, 제1 출력 단자(OUT1)를 통하여 게이트 신호(Gout(i))를 출력한다.

풀업부(413)는 예를 들어 제1 트랜지스터(Tr1) 및 축전기(C1)를 포함할 수 있다. 제1 트랜지스터(Tr1)의 제어 단자는 노드(Q)에 연결되고, 입력 단자는 클록 단자(CK)와 연결되며, 출력 단자는 제1 출력 단자(OUT1)와 연결된다. 축전기(C1)는 제1 트랜지스터(Tr1)의 제어 단자와 출력 단자 사이에 연결되어 있다. 축전기(C1)는 버퍼부(411)가 제공하는 캐리 신호(Cr(i-1))에 응답하여 충전된다. 축전기(C1)의 충전에 따라 노드(Q)의 전압이 하이 레벨인 상태에서 클록 단자(CK)로부터의 클록 신호(CLK, CLKB)가 하이 전압이면 제1 트랜지스터(Tr1)는 부트스트랩(bootstrap)된다. 이때 노드(Q)는 축전기(C1)의 충전 전압에서 부스팅 전압으로 부스팅된다. 제1 트랜지스터(Tr1)의 제어 단자에 부스팅 전압이 인가되면 제1 트랜지스터(Tr1)는 클록 신호(CLK, CLKB)의 하이 전압을 게이트 온 전압(Von)으로서 제1 출력 단자(OUT1)를 통해 출력한다. 노드(Q)의 전압이 로우 레벨로 내려가면, 제1 트랜지스터(Tr1)는 턴오프되고 저전압이 제1 출력 단자(OUT1)로 출력될 수 있다.

풀다운부(416)는 제2 입력 단자(IN2)에 이후 스테이지들 중 하나의 스테이지의 캐리 신호가 수신되면 제1 출력 단자(OUT1)로 출력되는 게이트 신호(Gout(i))의 전압을 제1 저전압 입력 단자(VS1)에 인가되는 제1 저전압(VSS1)으로 풀-다운(pull-down)한다. 제2 입력 단자(IN2)에는 예를 들어 직후 스테이지(ST(i+1))의 캐리 신호(Cr(i+1))가 수신될 수 있다. 본 실시예에서는 풀다운부(416)가 직후 스테이지(ST(i+1))의 캐리 신호(Cr(i+1))를 수신하는 것으로 설명하겠으나, 이에 한정하는 것은 아니다.

풀다운부(416)는 제2 트랜지스터(Tr2)를 포함할 수 있다. 제2 트랜지스터(Tr2)의 제어 단자는 제2 입력 단자(IN2)와 연결되고, 입력 단자는 제1 저전압 입력 단자(VS1)와 연결되며, 출력 단자는 제1 출력 단자(OUT1)와 연결된다.

캐리부(414)는 클록 단자(CK), 노드(Q) 및 제2 출력 단자(OUT2)와 연결되어 있으며, 제2 출력 단자(OUT2)를 통하여 캐리 신호(Cr(i))를 출력한다. 캐리부(414)는 노드(Q)에 하이 전압이 인가되면 클록 단자(CK)에 수신된 클록 신호(CLK, CLKB)의 하이 전압을 캐리 신호(Cr(i))로서 출력한다.

캐리부(414)는 제15 트랜지스터(Tr15)를 포함할 수 있다. 제15 트랜지스터(Tr15)의 입력 단자에는 클록 단자(CK)가 연결되고, 제어 단자는 노드(Q)에 연결되고, 출력 단자는 제2 출력 단자(OUT2)와 연결된다.

제1 유지부(418)는 캐리 신호(Cr(i))의 하이 전압의 출력 구간 이외의 구간 동안 노드(N)의 신호에 응답하여 제2 출력 단자(OUT2)로 출력되는 캐리 신호(Cr(i))의 전압을 제2 저전압(VSS2)으로 유지한다.

제1 유지부(418)는 제11 트랜지스터(Tr11)를 포함할 수 있다. 제11 트랜지스터(Tr11)의 제어 단자는 노드(N)와 연결되고, 입력 단자는 제2 저전압 입력 단자(VS2)와 연결되고, 출력 단자는 제2 출력 단자(OUT2)와 연결된다. 제11 트랜지스터(Tr11)는 노드(N)의 전압이 하이 레벨인 경우 캐리 신호(Cr(i))의 전압을 제2 저전압(VSS2)으로 유지한다.

스위칭부(417)는 캐리 신호(Cr(i))의 하이 전압의 출력 구간 이외의 구간 동안 노드(N)에 클록 단자(CK)에 수신된 클록 신호(CLK, CLKB)와 위상이 동일한 신호를 인가한다. 스위칭부(417)는 제12 트랜지스터(Tr12), 제7 트랜지스터(Tr7), 제13 트랜지스터(Tr13) 및 제8 트랜지스터(Tr8)를 포함할 수 있다.

방전부(415)는 이후 스테이지 중 적어도 한 스테이지의 캐리 신호에 응답하여 노드(Q)의 하이 전압을 제1 저전압(VSS1) 보다 낮은 레벨의 제2 저전압(VSS2)으로 방전한다.

방전부(415)는 제9 트랜지스터(Tr9)를 포함하는 제1 방전부(415_1) 및 제6 트랜지스터(Tr6)를 포함하는 제2 방전부(415_2)를 포함할 수 있다.

제1 방전부(415_1)는 제2 입력 단자(IN2)로부터 캐리 신호(Cr(i+1))가 수신되면 노드(Q)의 전압을 제1 저전압 입력 단자(VS1)에 인가되는 제1 저전압(VSS1)으로 방전한다.

제2 방전부(415_2)는 제3 입력 단자(IN3)에 캐리 신호가 인가되면 노드(Q)의 전압을 제2 저전압 입력 단자(VS2)에 인가되는 제2 저전압(VSS2)으로 방전한다. 제3 입력 단자(IN3)에는 예를 들어 두 단 이후의 스테이지(ST(i+2))의 캐리 신호(Cr(i+2))가 수신될 수 있다.

제2 유지부(419)는 프레임의 나머지 구간 동안 노드(N)의 신호에 응답하여 노드(Q)의 전압을 제2 저전압(VSS2)으로 유지한다. 제2 유지부(419)는 제10 트랜지스터(Tr10)를 포함할 수 있다.

도 5에 도시된 게이트 구동부(400)의 스테이지(STi)의 구조는 한 예로서, 본 발명의 한 실시예에 따른 스테이지(STi)의 구조가 이에 한정되는 것은 아니다.

그러면 도 6 내지 도 8을 참조하여 본 발명의 한 실시예에 따른 표시 장치의 화소의 구조에 대해 설명한다.

도 6은 본 발명의 한 실시예에 따른 표시 장치의 한 화소에 대한 배치도이고, 도 7은 도 6의 표시 장치를 VII-VII 선을 따라 잘라 도시한 단면도이고, 도 8은 도 6의 표시 장치를 VII-VII 선을 따라 잘라 도시한 단면도의 다른 예이다.

도 6 내지 도 8을 참조하면, 본 발명의 한 실시예에 따른 표시 장치는 액정 표시 장치로서 서로 마주보는 하부 표시판(100) 및 상부 표시판(200)과 그 사이에 주입되어 있는 액정층(3)을 포함한다.

상부 표시판(200)은 투명한 유리 또는 플라스틱 등으로 이루어진 절연 기판(210)을 포함한다.

액정층(3)은 유전율 이방성을 가지는 액정 분자(31)를 포함한다. 액정 분자(31)는 액정층(3)에 전기장이 없는 상태에서 그 장축이 표시판(100, 200)에 평행하게 또는 수직하게 배열될 수 있다. 액정 분자(31)는 그 장축 방향이 하부 표시판(100)으로부터 상부 표시판(200)에 이르기까지 나선상으로 비틀린 구조를 가진 네마틱 액정 분자일 수도 있다.

하부 표시판(100)에 대하여 설명하면, 투명한 유리 또는 플라스틱 등으로 이루어진 절연 기판(110) 위에 복수의 게이트선(121)을 포함하는 게이트 도전체가 위치한다.

게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗을 수 있다. 게이트선(121)은 게이트 전극(124)을 포함한다.

게이트 도전체는 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다.

게이트 도전체 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 등으로 이루어지는 게이트 절연막(140)이 형성되어 있다.

게이트 절연막(140) 위에는 반도체(154)가 위치한다. 반도체(154)는 비정질 규소, 다결정 규소, 또는 산화물 반도체를 포함할 수 있다.

반도체(154) 위에는 저항성 접촉 부재(163, 165)가 위치할 수 있다. 저항성 접촉 부재(163, 165)는 인(phosphorus) 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 반도체(154)가 산화물 반도체인 경우, 저항성 접촉 부재(163, 165)는 생략될 수 있다.

저항성 접촉 부재(163, 165) 및 게이트 절연막(140) 위에는 소스 전극(173)을 포함하는 데이터선(171)과 드레인 전극(175)을 포함하는 데이터 도전체가 위치한다.

데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차할 수 있다.

데이터선(171)은 주기적으로 굴곡되어 있을 수 있다. 예를 들어 도 6에 도시한 바와 같이 각 데이터선(171)은 한 화소(PX)의 가로 중심선(CL)에 대응하는 부분에서 적어도 한 번 꺾일 수 있다.

데이터선(171)은 소스 전극(173)을 포함한다. 도 6에 도시한 실시예에 따르면, 소스 전극(173)은 데이터선(171)으로부터 돌출되지 않고 데이터선(171)과 동일선 상에 위치할 수 있다.

드레인 전극(175)은 소스 전극(173)과 마주한다. 드레인 전극(175)은 소스 전극(173)과 대체로 나란하게 뻗는 막대형 부분과 그 반대쪽의 확장부(177)를 포함할 수 있다.

데이터 도전체는 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있으며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다.

게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)(SW)를 이룬다.

데이터 도전체, 게이트 절연막(140), 그리고 반도체(154)의 노출된 부분 위에는 제1 보호막(180a)이 위치한다. 제1 보호막(180a)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다. 제1 보호막(180a)은 드레인 전극(175)의 일부, 예를 들어 확장부(177)를 드러내는 접촉 구멍(185a)를 포함한다.

제1 보호막(180a) 위에는 색필터(230)가 위치할 수 있다. 색필터(230)는 기본색(primary color) 중 하나를 고유하게 표시할 수 있으며, 기본색의 예로는 적색, 녹색, 청색의 삼원색, 황색(yellow), 청록색(cyan), 자홍색(magenta)의 삼원색, 또는 사원색 등을 들 수 있다. 본 발명의 다른 실시예에 따르면, 색필터(230)는 이러한 기본색 외에 기본색의 혼합색 또는 백색(white)을 표시하는 색필터를 더 포함할 수 있다. 각 색필터(230)는 화소열 또는 화소행을 따라 길게 뻗도록 형성될 수 있다.

색필터(230)는 상부 표시판(200)에 위치할 수도 있다.

색필터(230) 위에는 제2 보호막(180b)이 위치한다. 제2 보호막(180b)은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 제2 보호막(180b)은 색필터(230)에 대한 덮개막으로서 색필터(230)가 노출되는 것을 방지하여 색필터(230)의 안료 등의 불순물이 액정층(3)으로 유입되는 것을 방지할 수 있고 평탄면을 제공할 수 있다.

제2 보호막(180b)이 유기 절연 물질을 포함하는 경우, 제2 보호막(180b)의 두께는 대략 1.0㎛ 이상, 더 구체적으로 대략 2.0㎛ 이상일 수 있으나 이에 한정되는 것은 아니다. 또한 제2 보호막(180b)의 유전율은 대략 10 이하, 더 구체적으로 대략 3.3 이하일 수 있으나 이에 한정되는 것은 아니다.

제2 보호막(180b)은 제1 보호막(180a)의 접촉 구멍(185a)에 대응하는 개구부(185b)를 포함할 수 있다. 개구부(185b)의 가장자리는 도 7 또는 도 8에 도시한 바와 같이 접촉 구멍(185a)의 가장자리를 둘러싸고 있을 수도 있고 접촉 구멍(185a)의 가장자리와 실질적으로 일치할 수도 있다.

제2 보호막(180b) 위에는 화소 전극(191)이 위치할 수 있다. 각 화소(PX)의 화소 전극(191)은 면형(planar shape)일 수 있다. 화소 전극(191)은 다른 층과의 연결을 위한 돌출부(193)를 포함할 수 있다. 화소 전극(191)의 돌출부(193)는 접촉 구멍(185a)을 통해 드레인 전극(175)과 물리적, 전기적으로 연결되어 드레인 전극(175)으로부터 전압을 인가 받는다.

화소 전극(191)은 ITO 또는 IZO 등의 투명한 도전 물질 금속 등의 도전 물질로 만들어질 수 있다.

화소 전극(191) 위에는 제3 보호막(180c)이 위치한다. 제3 보호막(180c)은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다.

제3 보호막(180c) 위에는 공통 전극(270)이 위치한다. 복수의 화소(PX)에 위치하는 공통 전극(270)은 연결 다리(276) 등을 통해 서로 연결되어 있어 실질적으로 동일한 공통 전압(Vcom)을 전달할 수 있다. 본 실시예에 따른 공통 전극(270)은 면형인 화소 전극(191)과 중첩하는 복수의 가지 전극(273)을 포함할 수 있다. 이웃하는 가지 전극(273) 사이에는 전극이 제거된 슬릿(73)이 형성된다.

박막 트랜지스터(SW)를 통해 데이터 전압을 인가받은 화소 전극(191)과 공통 전압(Vcom)을 인가받은 공통 전극(270)은 두 전기장 생성 전극으로서 함께 액정층(3)에 전기장을 생성함으로써 액정층(3)의 액정 분자(31)의 방향을 결정하고 영상을 표시한다. 특히, 공통 전극(270)의 가지 전극(273)은 화소 전극(191)과 함께 액정층(3)에 프린지 필드를 형성하여 액정 분자(31)의 배열 방향을 결정할 수 있다. 본 발명의 한 실시예에 따른 액정 표시 장치는 적어도 하나의 편광자를 더 포함할 수 있으며, 편광자의 편광축 방향에 따라 노멀리 블랙 모드 또는 노멀리 화이트 모드로 동작할 수 있다.

공통 전극(270)은 ITO 또는 IZO 등의 투명한 도전 물질 금속 등의 도전 물질로 만들어질 수 있다.

공통 전극(270) 위에는 차광 부재(light blocking member)(220)가 위치할 수 있다. 차광 부재(220)는 블랙 매트릭스(black matrix)라고도 하며 화소(PX) 사이의 빛샘을 막는다. 차광 부재(220)는 블랙 카본(black carbon) 등의 안료를 포함할 수 있으며, 감광성의 유기 물질을 포함할 수 있다.

도 8을 참조하면, 차광 부재(220)는 상부 표시판(200)에 위치할 수도 있다. 이때 색필터(230)도 상부 표시판(200)에 위치할 수도 있다.

본 발명의 다른 실시예에 따르면 화소 전극(191)과 공통 전극(270)의 적층 위치는 서로 바뀔 수도 있다.

이러한 표시 장치에 대해 앞에서 설명한 도면들과 함께 도 9 내지 도 11을 참조하여 설명한다.

도 9는 본 발명의 한 실시예에 따른 표시 장치의 한 화소에 대한 배치도이고, 도 10은 도 9의 표시 장치를 X-X 선을 따라 잘라 도시한 단면도이고, 도 11은 도 9의 표시 장치를 X-X 선을 따라 잘라 도시한 단면도의 다른 예이다.

도 9 내지 도 11을 참조하면, 본 실시예에 따른 액정 표시 장치는 앞에서 설명한 도 6 내지 도 8에 도시한 실시예와 대부분 동일하나, 화소 전극(191)과 공통 전극(270)의 적층 위치가 다를 수 있다. 앞선 실시예와의 차이점을 중심으로 설명한다.

제2 보호막(180b) 위에 공통 전극(270)이 위치할 수 있다. 공통 전극(270)은 면형으로서 절연 기판(110) 전면 위에서 통판으로 형성되어 있을 수 있다. 공통 전극(270)은 접촉 구멍(185a)에 대응하는 영역에 형성되어 있는 개구부(275)를 가질 수 있다. 개구부(275)의 가장자리는 접촉 구멍(185a)을 둘러싸고 있을 수 있다.

제3 보호막(180c)은 공통 전극(270) 위에 위치할 수 있다. 제3 보호막(180c)은 제1 보호막(180a)과 함께 드레인 전극(175)의 확장부(177)를 드러내는 접촉 구멍(185a)을 포함할 수 있다. 접촉 구멍(185a)은 공통 전극(270)의 개구부(275) 안에 위치한다.

화소 전극(191)은 제3 보호막(180c) 위에 위치할 수 있다. 화소 전극(191)은 공통 전극(270)과 중첩하는 복수의 가지 전극(192), 그리고 다른 층과의 접속을 위한 돌출부(193)를 포함할 수 있다. 화소 전극(191)의 이웃하는 가지 전극(192) 사이는 전극이 제거된 슬릿(92)이 형성된다. 화소 전극(191)의 돌출부(193)는 제1 보호막(180a) 및 제3 보호막(180c)의 접촉 구멍(185a)을 통해 드레인 전극(175)과 물리적, 전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.

도 10을 참조하면, 화소 전극(191) 위에는 차광 부재(220)가 위치할 수 있다. 그러나 차광 부재(220)는 도 11에 도시한 바와 같이 상부 표시판(200)에 위치할 수도 있다. 이때 색필터(230)도 상부 표시판(200)에 위치할 수도 있다.

그러면 앞에서 설명한 도면들과 함께 도 12 내지 도 15를 참조하여 본 발명의 한 실시예에 따른 표시 장치의 게이트 구동부의 구조에 대해 설명한다.

도 12는 본 발명의 한 실시예에 따른 표시 장치의 게이트 구동부가 포함하는 트랜지스터 및 이와 연결된 축전기의 회로도이고, 도 13은 본 발명의 한 실시예에 따른 표시 장치의 게이트 구동부가 포함하는 트랜지스터 및 이와 연결된 축전기의 배치도이고, 도 14는 도 13에 도시한 게이트 구동부를 XIV-XIV 선을 따라 잘라 도시한 단면도이고, 도 15는 도 13에 도시한 게이트 구동부를 XV-XV 선을 따라 잘라 도시한 단면도이다.

도 12를 참조하면, 본 발명의 한 실시예에 따른 표시 장치의 게이트 구동부는 앞에서 설명한 실시예와 대부분 동일하며, 게이트 신호를 출력하는 게이트 출력 단자인 제1 출력 단자(OUT1)와 클록 단자(CK) 사이에 연결되어 있는 제1 트랜지스터(Tr1) 및 축젼기(C1)를 포함한다. 축전기(C1)의 한 단자는 제1 트랜지스터(Tr1)의 제어 단자, 즉 노드(Q)와 연결되어 있고, 다른 한 단자는 제1 트랜지스터(Tr1)의 출력 단자와 연결되어 있다. 제1 트랜지스터(Tr1)와 축전기(C1)는 앞에서 설명한 풀업부(413)를 구성할 수 있다.

도 13 내지 도 15를 참조하면, 본 발명의 한 실시예에 따른 표시 장치는 특히 표시 영역(DA)의 화소(PX)에 대해 앞에서 설명한 도 6 내지 도 11에 도시한 실시예와 대부분 동일할 수 있으며, 여기서는 게이트 구동부의 구조를 중심으로 설명한다.

절연 기판(110) 위에 복수의 게이트 전극(124A)을 포함하는 게이트 도전체가 위치한다. 게이트 도전체는 앞에서 설명한 실시예의 게이트 도전체와 동일한 층일 수 있다.

게이트 전극(124A)은 다른 층과의 접속을 위한 돌출부(127A)를 포함할 수 있다.

게이트 도전체는 복수의 게이트선(121)을 더 포함할 수 있다. 게이트선(121)은 게이트 구동부와의 접속을 위한 끝부분(129)을 포함하고, 끝부분(129)은 확장되어 있을 수 있다.

게이트 도전체 위에는 게이트 절연막(140)이 위치한다.

게이트 절연막(140) 위에는 반도체(154A)가 위치한다. 반도체(154A)는 비정질 규소, 다결정 규소, 또는 산화물 반도체를 포함할 수 있다.

반도체(154A) 위에는 저항성 접촉 부재(163A, 165A)가 위치할 수 있다. 저항성 접촉 부재(163A, 165A)는 생략될 수 있다.

저항성 접촉 부재(163A, 165A) 및 게이트 절연막(140) 위에는 소스 전극(173A) 및 드레인 전극(175A)을 포함하는 데이터 도전체가 위치한다. 데이터 도전체는 앞에서 설명한 실시예의 데이터 도전체와 동일한 층일 수 있다.

소스 전극(173A)은 클록 신호(CLK, CLKB)를 입력받을 수 있다.

드레인 전극(175A)은 다른 층과의 접속을 위한 돌출부(176A)를 포함할 수 있다. 드레인 전극(175A)은 제2 트랜지스터(Tr2)와 연결될 수 있다.

게이트 전극(124A), 소스 전극(173A) 및 드레인 전극(175A)은 반도체(154A)와 함께 제1 트랜지스터(Tr1)를 이룬다. 게이트 전극(124A)은 제1 트랜지스터의 제어 단자를 이루고, 소스 전극(173A)은 제1 트랜지스터의 입력 단자를 이루며, 드레인 전극(175A)은 제1 트랜지스터(Tr1)의 출력 단자를 이룬다. 제1 트랜지스터(Tr1)의 채널(channel)은 소스 전극(173A)과 드레인 전극(175A) 사이의 반도체(154A)에 형성된다.

데이터 도전체 위에는 제1 보호막(180a)이 위치하고, 그 위에 제2 보호막(180b)이 위치한다. 제2 보호막(180b)은 앞에서 설명한 바와 같이 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 유기 절연 물질을 포함하는 경우, 제2 보호막(180b)의 두께는 대략 1.0㎛ 이상, 더 구체적으로 대략 2.0㎛ 이상일 수 있으나 이에 한정되는 것은 아니다. 또한 제2 보호막(180b)의 유전율은 대략 10 이하, 더 구체적으로 대략 3.3 이하일 수 있으나 이에 한정되는 것은 아니다.

제1 보호막(180a)과 제2 보호막(180b)은 드레인 전극(175A)의 돌출부(176A)를 드러내는 접촉 구멍(189a)을 포함할 수 있다. 게이트 절연막(140), 제1 보호막(180a) 및 제2 보호막(180b)은 게이트선(121)의 끝부분(129)을 드러내는 접촉 구멍(189b), 게이트 전극(124A)의 돌출부(127A)를 드러내는 접촉 구멍(187)을 포함할 수 있다.

제2 보호막(180b) 위에는 제1 전극(199)이 위치한다. 제1 전극(199)은 다른 층과의 연결을 위한 돌출부(199p)를 포함할 수 있다. 돌출부(199p)는 접촉 구멍(187)을 통해 게이트 전극(124A)의 돌출부(127A)와 물리적, 전기적으로 연결될 수 있다.

제1 전극(199)은 앞에서 설명한 화소 전극(191) 또는 공통 전극(270)과 동일한 층에 위치할 수 있다.

제1 전극(199) 위에는 제3 보호막(180c)이 위치한다. 제3 보호막(180c)은 수백Å 내지 수천Å, 예를 들어 대략 2000Å일 수 있으나 이에 한정되지 않는다.

제3 보호막(180c) 위에는 제2 전극(279)이 위치한다. 제2 전극(279)은 다른 층과의 연결을 위한 돌출부(279p)를 포함할 수 있다. 제2 전극(279)의 돌출부(279p)는 접촉 구멍(189a)을 통해 드레인 전극(175A)의 돌출부(176A)와 물리적, 전기적으로 연결될 수 있다. 또한 제2 전극(279)은 접촉 구멍(189a, 189b)을 통해 드레인 전극(175A)의 돌출부(176A)와 게이트선(121)의 끝부분(129)을 전기적으로 연결할 수 있다. 제1 트랜지스터(Tr1)는 드레인 전극(1751A)과 연결된 게이트선(121)으로 게이트 신호(Gout)를 출력할 수 있다.

제1 전극(199)이 앞에서 설명한 화소 전극(191)과 동일한 층인 경우 제2 전극(279)은 공통 전극(270)과 동일한 층에 위치할 수 있고, 제1 전극(199)이 앞에서 설명한 공통 전극(270)과 동일한 층인 경우 제2 전극(279)은 화소 전극(191)과 동일한 층에 위치할 수 있다.

본 실시예에서는 차광 부재(220)가 상부 표시판(200)에 위치하는 예를 도시하나 이에 한정되는 것은 아니다.

제1 전극(199)과 제2 전극(279)은 제3 보호막(180c)을 사이에 두고 대부분의 영역에서 서로 중첩한다. 제1 전극(199)과 제2 전극(279)은 제3 보호막(180c)을 유전체로 하는 축전기(C1)를 형성한다. 특히 제1 전극(199)과 제2 전극(279)은 스테이지(STi)가 포함하는 적어도 한 트랜지스터의 상부에 위치하여 트랜지스터가 형성된 영역과 중첩한다. 안정적인 게이트 신호(Gout)의 출력을 위해서는 충분한 축전기(C1)의 용량이 확보되어야 하는데, 본 실시예에 따르면 축전기(C1)를 트랜지스터를 상부에 형성하므로 축전기(C1)의 형성을 위한 별도의 영역을 할당할 필요가 없어 게이트 구동부(400)의 집적 면적을 그만큼 줄일 수 있으며, 안정적인 게이트 신호(Gout)의 출력을 위해 충분한 축전기(C1)의 용량도 확보할 수 있다. 따라서 표시 장치의 주변 영역(PA)의 면적을 더욱 줄일 수 있다.

축전기(C1)는 예를 들어 가장 근접한 제1 트랜지스터(Tr1)의 상부에 위치하여 제1 트랜지스터(Tr1)와 중첩할 수 있으나 이에 한정되는 것은 아니다. 즉, 축전기(C1)는 게이트 구동부(400)의 각 스테이지(STi)가 포함하는 다른 트랜지스터와 중첩할 수도 있다.

본 발명의 한 실시예에 따르면 제1 전극(199)과 제2 전극(279)으로 이루어진 축전기(C1)와 그 하부의 트랜지스터 사이에 제2 보호막(180b)이 위치하여 트랜지스터의 채널에 미치는 바이어스(bias)를 줄일 수 있다. 특히 제2 보호막(180b)이 유기막을 포함하는 경우 제2 보호막(180b)의 유전율은 앞에서 설명한 바와 같이 대략 10 이하, 더 구체적으로 대략 3.3 이하일 수 있고, 그 두께는 대략 1.0㎛ 이상, 더 구체적으로 대략 2.0㎛ 이상일 수 있다. 이와 같이 제2 보호막(180b)의 두께를 상대적으로 두껍게 하고 유전율을 상대적으로 낮게 함으로써 축전기(C1) 하부에 위치하는 트랜지스터의 특성의 악화를 방지할 수 있다.

본 발명의 다른 실시예에 따른 축전기(C1)를 형성하는 제1 전극(199)가 제2 전극(279)의 적층 위치는 서로 바뀔 수도 있다.

이러한 표시 장치의 게이트 구동부의 구조에 대해 앞에서 설명한 도 13과 함께 도 16 및 도 17을 참조하여 설명한다.

도 16은 도 13에 도시한 게이트 구동부를 XIV-XIV 선을 따라 잘라 도시한 단면도이고, 도 17은 도 13에 도시한 게이트 구동부를 XV-XV 선을 따라 잘라 도시한 단면도이다.

도 13과 함께 도 16 및 도 17을 참조하면, 본 실시예에 따른 표시 장치의 게이트 구동부는 앞에서 설명한 도 13 내지 도 15에 도시한 실시예와 대부분 동일하나, 제1 전극(199)가 제2 전극(279)의 적층 위치가 서로 바뀔 수 있다. 즉, 제2 보호막(180b) 위에 제2 전극(279), 제3 보호막(180c) 및 제1 전극(199)이 차례대로 위치할 수 있다.

이 밖에 앞에서 설명한 실시예의 여러 특징 및 효과가 본 실시예에도 동일하게 적용될 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

121: 게이트선 140: 게이트 절연막
173, 173A: 소스 전극 175, 175A: 드레인 전극
180a, 180b, 180c: 보호막 191: 화소 전극
199: 제1 전극 270: 공통 전극
279: 제2 전극
300: 표시판 191: 화소 전극
400: 게이트 구동부 500: 데이터 구동부
600: 신호 제어부

Claims

복수의 화소가 위치하는 표시 영역 및 상기 표시 영역 주변의 주변 영역을 포함하는 표시판,
상기 주변 영역에 위치하며 트랜지스터 및 축전기를 포함하는 게이트 구동부
를 포함하고,
상기 축전기는 상기 트랜지스터 상부에 위치하는 제1 절연층을 사이에 두고 상기 트랜지스터와 중첩하는
표시 장치.
제1항에서,
상기 제1 절연층은 유기 절연 물질을 포함하는 표시 장치.
제2항에서,
상기 축전기는 제2 절연층을 사이에 두고 서로 중첩하는 제1 전극 및 제2 전극을 포함하는 표시 장치.
제3항에서,
상기 화소는 스위칭 소자 및 상기 스위칭 소자와 연결되어 있는 화소 전극, 그리고 공통 전압을 전달하는 공통 전극을 포함하고,
상기 화소 전극과 상기 공통 전극은 상기 제1 절연층 상부에 위치하고,
상기 화소 전극과 상기 공통 전극은 상기 제2 절연층을 사이에 두고 서로 중첩하는
표시 장치.
제4항에서,
상기 트랜지스터는 제1 게이트 전극, 제1 드레인 전극 및 제1 소스 전극을 포함하고,
상기 축전기의 상기 제1 전극은 상기 제1 게이트 전극과 연결되어 있고,
상기 축전기의 상기 제2 전극은 상기 제1 드레인 전극과 연결되어 있는
표시 장치.
제5항에서,
상기 제1 절연층은 상기 제1 게이트 전극을 드러내는 제1 접촉 구멍, 그리고 상기 제1 드레인 전극을 드러내는 제2 접촉 구멍을 포함하고,
상기 제1 전극은 상기 제1 접촉 구멍을 통해 상기 제1 게이트 전극과 연결되고,
상기 제2 전극은 상기 제2 접촉 구멍을 통해 상기 제1 드레인 전극과 연결되는
표시 장치.
제6항에서,
상기 화소에 게이트 신호를 전달하는 게이트선을 더 포함하고,
상기 제1 절연층은 상기 게이트선의 끝부분을 드러내는 제3 접촉 구멍을 더 포함하고,
상기 제2 전극은 상기 제3 접촉 구멍을 통해 상기 게이트선의 끝부분과 연결되는
표시 장치.
제7항에서,
상기 제1 절연층의 두께는 대략 1.0㎛ 이상인 표시 장치.
제8항에서,
상기 제1 절연층의 유전율은 대략 10 이하인 표시 장치.
제1항에서,
상기 축전기는 제2 절연층을 사이에 두고 서로 중첩하는 제1 전극 및 제2 전극을 포함하는 표시 장치.
제10항에서,
상기 화소는 스위칭 소자 및 상기 스위칭 소자와 연결되어 있는 화소 전극, 그리고 공통 전압을 전달하는 공통 전극을 포함하고,
상기 화소 전극과 상기 공통 전극은 상기 제1 절연층 상부에 위치하고,
상기 화소 전극과 상기 공통 전극은 상기 제2 절연층을 사이에 두고 서로 중첩하는
표시 장치.
제11항에서,
상기 제1 전극은 상기 화소 전극과 동일한 층에 위치하고,
상기 제1 전극은 상기 공통 전극과 동일한 층에 위치하는
표시 장치.
제11항에서,
상기 제1 전극은 상기 공통 전극과 동일한 층에 위치하고,
상기 제1 전극은 상기 화소 전극과 동일한 층에 위치하는
표시 장치.
제11항에서,
상기 화소 전극과 상기 공통 전극 중 하나는 복수의 가지 전극을 포함하고, 나머지는 상기 복수의 가지 전극과 중첩하는 표시 장치.
제1항에서,
상기 트랜지스터는 제1 게이트 전극, 제1 드레인 전극 및 제1 소스 전극을 포함하고,
상기 축전기의 상기 제1 전극은 상기 제1 게이트 전극과 연결되어 있고,
상기 축전기의 상기 제2 전극은 상기 제1 드레인 전극과 연결되어 있는
표시 장치.
제15항에서,
상기 제1 절연층은 상기 제1 게이트 전극을 드러내는 제1 접촉 구멍, 그리고 상기 제1 드레인 전극을 드러내는 제2 접촉 구멍을 포함하고,
상기 제1 전극은 상기 제1 접촉 구멍을 통해 상기 제1 게이트 전극과 연결되고,
상기 제2 전극은 상기 제2 접촉 구멍을 통해 상기 제1 드레인 전극과 연결되는
표시 장치.
제16항에서,
상기 화소에 게이트 신호를 전달하는 게이트선을 더 포함하고,
상기 제1 절연층은 상기 게이트선의 끝부분을 드러내는 제3 접촉 구멍을 더 포함하고,
상기 제2 전극은 상기 제3 접촉 구멍을 통해 상기 게이트선의 끝부분과 연결되는
표시 장치.
제1항에서,
상기 제1 절연층의 두께는 대략 1.0㎛ 이상인 표시 장치.
제18항에서,
상기 제1 절연층의 유전율은 대략 10 이하인 표시 장치.
제1항에서,
상기 제1 절연층과 상기 트랜지스터 사이에 위치하는 제3 절연층을 더 포함하는 표시 장치.