CN111179852A - 级以及具有该级的发射控制驱动器 - Google Patents

Abstract

本文所提供的可以是一种级和具有该级的发射控制驱动器。该级可以包括：输出单元，该输出单元被配置为取决于第一节点和第二节点的电压而将第一电源或第二电源的电压供应至第一输出端子；输入单元，该输入单元被配置为控制第二节点和第三节点的电压；第一信号处理单元，该第一信号处理单元被配置为控制第一节点的电压并且将与第一节点的电压相对应的电压供应至第二输出端子；第二信号处理单元，该第二信号处理单元包括耦接在第三节点和第五节点之间的第二电容器，该第二信号处理单元被配置为控制第一节点的电压，并且控制第二电容器的相对端子之间的电势差；以及第三信号处理单元，该第三信号处理单元被配置为控制第二节点的电压。

Description

级以及具有该级的发射控制驱动器

相关申请的交叉引用

本申请要求2018年11月12日提交的韩国专利申请第10-2018-0138314号的优先权和权益，其全部公开内容通过引用整体并入本文。

技术领域

本公开的各个实施例涉及级以及具有该级的发射控制驱动器。

背景技术

有机发光显示器(OLED)具有的优点在于其响应速度高，并且在于它以低功耗操作。

OLED中提供的发射控制驱动器可以通过将发射控制信号供应至发射控制线而控制像素的发射时间。为了该操作，发射控制驱动器包括耦接至相应发射控制线的多个级。

级中的每一个可以包括多个晶体管和电容器。级中提供的电容器的频繁充电和放电操作可以增大以低功率操作的OLED的功耗。

发明内容

本公开的各个实施例针对一种级以及一种具有该级的发射控制驱动器，该级被配置为使得当发射控制信号被维持在低电压处时，可以防止该级中提供的电容器充电或放电。

本公开的实施例可以提供一种级，包括：输出单元，该输出单元被配置为取决于第一节点的电压和第二节点的电压而将第一电源的电压或第二电源的电压供应至第一输出端子；输入单元，该输入单元被配置为响应于被供应至第一输入端子、第二输入端子和第四输入端子的信号而控制第二节点的电压和第三节点的电压；第一信号处理单元，该第一信号处理单元被配置为响应于第二节点的电压而控制第一节点的电压，并且被配置为将与第一节点的电压相对应的电压供应至第二输出端子；第二信号处理单元，该第二信号处理单元包括耦接在第三节点和第五节点之间的第二电容器，该第二信号处理单元被配置为响应于被供应至第二输入端子的信号和被供应至第三输入端子的信号而控制第一节点的电压，并且被配置为响应于被供应至第二输入端子的信号和第一电源的电压而控制第二电容器的相对端子之间的电势差；以及第三信号处理单元，该第三信号处理单元被配置为响应于第一电源的电压和被供应至第四输入端子的信号而控制第二节点的电压。

第一电源可以被设定为栅极关断电压，并且第二电源可以被设定为栅极导通电压。

被供应至第一输入端子的信号可以包括起始信号或者从前一级的第一输出端子输出的信号，并且被供应至第四输入端子的信号可以包括控制节点起始信号或者从前一级的第二输出端子输出的信号。

从前一级的第一输出端子输出的信号或者起始信号可以与包括被供应至第二输入端子的信号的第一时钟信号重叠至少一次。

从前一级的第二输出端子输出的信号或者控制节点起始信号可以具有与从前一级的第一输出端子输出的信号或者起始信号的相位反相的相位。

被供应至第二输入端子的信号可以包括第一时钟信号，并且被供应至第三输入端子的信号可以包括第二时钟信号。

输入单元可以包括：第一晶体管，该第一晶体管耦接在第一输入端子和第二节点之间，并且包括耦接至第二输入端子的栅电极；以及第四晶体管，该第四晶体管耦接在第四输入端子和第三节点之间，并且包括耦接至第二输入端子的栅电极。

输出单元可以包括：第九晶体管，该第九晶体管耦接在第一电源和第一输出端子之间，并且包括耦接至第一节点的栅电极；以及第十晶体管，该第十晶体管耦接在第一输出端子和第二电源之间，并且包括耦接至第二节点的栅电极。

第一信号处理单元可以包括：第八晶体管，该第八晶体管耦接在第一电源和第一节点之间，并且包括耦接至第二节点的栅电极；以及第一电容器，该第一电容器耦接在第一电源和第一节点之间。

第二信号处理单元可以包括：第五晶体管，该第五晶体管耦接在第一电源和第五节点之间，并且包括耦接至第二输入端子的栅电极；第六晶体管，该第六晶体管耦接在第五节点和第三输入端子之间，并且包括耦接至第三节点的栅电极；以及第七晶体管，该第七晶体管耦接在第五节点和第一节点之间，并且包括耦接至第三输入端子的栅电极。

当第二电源的电压被供应至第一输出端子时，第二电容器的相对端子之间的电势差可以保持恒定。

第三信号处理单元可以包括：第二晶体管，该第二晶体管耦接在第一电源和第七节点之间，并且包括耦接至第三节点的栅电极；第三晶体管，该第三晶体管耦接在第七节点和第三输入端子之间，并且包括耦接至第二节点的栅电极；以及第三电容器，该第三电容器耦接在第七节点和第二节点之间。

该级可以进一步包括：第一稳定化单元，该第一稳定化单元耦接在第二信号处理单元和第三信号处理单元之间，并且被配置为控制第三节点的电压降宽度；以及第二稳定化单元，该第二稳定化单元耦接在第二节点和耦接至第一输入端子的第四节点之间，该第二稳定化单元被配置为控制第二节点的电压降宽度。

第一稳定化单元可以包括第十一晶体管，该第十一晶体管耦接在第三信号处理单元和第三节点之间，并且包括耦接至第二电源的栅电极。

第二稳定化单元可以包括第十二晶体管，该第十二晶体管耦接在第二节点和第四节点之间，并且包括耦接至第二电源的栅电极。

输入单元可以包括：第一晶体管，该第一晶体管耦接在第一输入端子和第二节点之间，并且包括耦接至第二输入端子的栅电极；第四晶体管，该第四晶体管耦接在第八节点和第三节点之间；第十六晶体管，该第十六晶体管耦接在第一电源和第八节点之间，并且包括耦接至第一输入端子的栅电极；以及第十七晶体管，该第十七晶体管耦接在第八节点和第二电源之间，并且包括耦接至第一输入端子的栅电极，并且第四输入端子可以耦接至第一输入端子。

第二信号处理单元可以包括：第五晶体管，该第五晶体管耦接在第三输入端子和第五节点之间，并且包括耦接至第二输入端子的栅电极；第六晶体管，该第六晶体管耦接在第五节点和第三输入端子之间，并且包括耦接至第三节点的栅电极；以及第七晶体管，该第七晶体管耦接在第五节点和第一节点之间，并且包括耦接至第三输入端子的栅电极。

第三信号处理单元可以包括耦接在第六节点和第七节点之间的第三电容器，并且被配置为响应于第一电源的电压以及被供应至第一输入端子、第二输入端子和第四输入端子的信号而控制第三电容器的相对端子之间的电势差。

第三信号处理单元可以进一步包括：第二晶体管，该第二晶体管耦接在第一电源和第七节点之间，并且包括耦接至第三节点的栅电极；第三晶体管，该第三晶体管耦接在第七节点和第三输入端子之间，并且包括耦接至第六节点的栅电极；以及第十五晶体管，该第十五晶体管耦接在第六节点和第二节点之间，并且包括耦接至第六节点的栅电极。

输入单元可以包括：第一晶体管，该第一晶体管耦接在第一输入端子和第二节点之间，并且包括耦接至第二输入端子的栅电极；第四晶体管，该第四晶体管耦接在第四输入端子和第三节点之间，并且包括耦接至第二输入端子的栅电极；以及第十三晶体管，该第十三晶体管耦接在第一输入端子和第六节点之间，并且包括耦接至第二输入端子的栅电极。

当第二电源的电压被供应至第一输出端子时，第三电容器的相对端子之间的电势差可以保持恒定。

该级可以进一步包括：第一稳定化单元，该第一稳定化单元耦接在第二信号处理单元和第三信号处理单元之间，并且被配置为控制第三节点的电压降宽度；第二稳定化单元，该第二稳定化单元耦接在第二节点和耦接至第一输入端子的第四节点之间，并且被配置为控制第四节点的电压降宽度；以及第三稳定化单元，该第三稳定化单元耦接在输入单元和第三信号处理单元之间，并且被配置为控制第六节点的电压降宽度。

输入单元可以包括：第一晶体管，该第一晶体管耦接在第一输入端子和第二节点之间，并且包括耦接至第二输入端子的栅电极；第四晶体管，该第四晶体管耦接在第八节点和第三节点之间；第十三晶体管，该第十三晶体管耦接在第一输入端子和第六节点之间，并且包括耦接至第二输入端子的栅电极；第十六晶体管，该第十六晶体管耦接在第一电源和第八节点之间，并且包括耦接至第一输入端子的栅电极；以及第十七晶体管，该第十七晶体管耦接在第八节点和第二电源之间，并且包括耦接至第一输入端子的栅电极，并且第四输入端子可以耦接至第一输入端子。

本公开的实施例可以提供一种发射控制驱动器，包括多个级以将发射信号供应至发射控制线。多个级中的每一个级可以包括：输出单元，该输出单元被配置为取决于第一节点和第二节点的电压而将第一电源或第二电源的电压供应至第一输出端子；输入单元，该输入单元被配置为响应于被供应至第一输入端子、第二输入端子和第四输入端子的信号而控制第二节点的电压和第三节点的电压；第一信号处理单元，该第一信号处理单元被配置为响应于第二节点的电压而控制第一节点的电压，并且被配置为将与第一节点的电压相对应的电压供应至第二输出端子；第二信号处理单元，该第二信号处理单元包括耦接在第三节点和第五节点之间的第二电容器，该第二信号处理单元被配置为响应于被供应至第二输入端子的信号和被供应至第三输入端子的信号而控制第一节点的电压，并且被配置为响应于被供应至第二输入端子的信号和第一电源的电压而控制第二电容器的相对端子之间的电势差；以及第三信号处理单元，该第三信号处理单元被配置为响应于被供应至第一输入端子的信号和被供应至第四输入端子的信号而控制第二节点的电压。

多个级中的第一级可以包括：第一个输出单元，该第一个输出单元被配置为取决于第一个第一节点和第一个第二节点的电压而将第一电源或第二电源的电压供应至第一个第一输出端子；第一个输入单元，该第一个输入单元被配置为响应于被供应至第一个第一输入端子的信号和被供应至第一个第二输入端子的信号而控制第一个第二节点的电压和第一个第三节点的电压；第一个第一信号处理单元，该第一个第一信号处理单元被配置为响应于第一个第二节点的电压而控制第一个第一节点的电压，并且被配置为将与第一个第一节点相对应的电压供应至第一个第二输出端子；第一个第二信号处理单元，该第一个第二信号处理单元耦接至第一个第三节点，并且被配置为响应于被供应至第一个第二输入端子的信号和被供应至第一个第三输入端子的信号而控制第一个第一节点的电压；以及第一个第三信号处理单元，该第一个第三信号处理单元被配置为响应于被供应至第一个第一输入端子的信号而控制第一个第二节点的电压。

从第一个第二输出端子输出的信号可以被供应至第二级的第四输入端子。

第一输入端子可以被供应有从前一级的第一输出端子输出的信号或者起始信号，并且第四输入端子可以被供应有从前一级的第二输出端子输出的信号或者控制节点起始信号。

从前一级的第一输出端子输出的信号或者起始信号可以与被供应至第二输入端子的第一时钟信号重叠至少一次，并且从前一级的第二输出端子输出的信号或者控制节点起始信号可以包括具有与从前一级的第一输出端子输出的信号或者起始信号的相位反相的相位的信号。

输入单元可以包括：第一晶体管，该第一晶体管耦接在第一输入端子和第二节点之间，并且包括耦接至第二输入端子的栅电极；以及第四晶体管，该第四晶体管耦接在第四输入端子和第三节点之间，并且包括耦接至第二输入端子的栅电极。

输出单元可以包括：第九晶体管，该第九晶体管耦接在第一电源和第一输出端子之间，并且包括耦接至第一节点的栅电极；以及第十晶体管，该第十晶体管耦接在第一输出端子和第二电源之间，并且包括耦接至第二节点的栅电极。

第一信号处理单元可以包括：第八晶体管，该第八晶体管耦接在第一电源和第一节点之间，并且包括耦接至第二节点的栅电极；以及第一电容器，该第一电容器耦接在第一电源和第一节点之间。

第二信号处理单元可以包括：第五晶体管，该第五晶体管耦接在第一电源和第五节点之间，并且包括耦接至第二输入端子的栅电极；第六晶体管，该第六晶体管耦接在第五节点和第三输入端子之间，并且包括耦接至第三节点的栅电极；以及第七晶体管，该第七晶体管耦接在第五节点和第一节点之间，并且包括耦接至第三输入端子的栅电极。

当第二电源的电压被供应至第一输出端子时，第二电容器的相对端子之间的电势差可以保持恒定。

第三信号处理单元可以包括：第二晶体管，该第二晶体管耦接在第一电源和第七节点之间，并且包括耦接至第三节点的栅电极；第三晶体管，该第三晶体管耦接在第七节点和第三输入端子之间，并且包括耦接至第二节点的栅电极；以及第三电容器，该第三电容器耦接在第七节点和第二节点之间。

该发射控制驱动器可以进一步包括：第一稳定化单元，该第一稳定化单元耦接在第二信号处理单元和第三信号处理单元之间，并且被配置为控制第三节点的电压降宽度；以及第二稳定化单元，该第二稳定化单元耦接在第二节点和耦接至第一输入端子的第四节点之间，该第二稳定化单元被配置为控制第二节点的电压降宽度。

第一稳定化单元可以包括第十一晶体管，该第十一晶体管耦接在第三信号处理单元和第三节点之间，并且包括耦接至第二电源的栅电极；并且第二稳定化单元可以包括第十二晶体管，该第十二晶体管耦接在第二节点和第四节点之间，并且包括耦接至第二电源的栅电极。

输入单元可以包括：第一晶体管，该第一晶体管耦接在第一输入端子和第二节点之间，并且包括耦接至第二输入端子的栅电极；第四晶体管，该第四晶体管耦接在第八节点和第三节点之间；第十六晶体管，该第十六晶体管耦接在第一电源和第八节点之间，并且包括耦接至第一输入端子的栅电极；以及第十七晶体管，该第十七晶体管耦接在第八节点和第二电源之间，并且包括耦接至第一输入端子的栅电极；并且其中第四输入端子耦接至第一输入端子。

第二信号处理单元可以包括：第五晶体管，该第五晶体管耦接在第三输入端子和第五节点之间，并且包括耦接至第二输入端子的栅电极；第六晶体管，该第六晶体管耦接在第五节点和第三输入端子之间，并且包括耦接至第三节点的栅电极；以及第七晶体管，该第七晶体管耦接在第五节点和第一节点之间，并且包括耦接至第三输入端子的栅电极。

第三信号处理单元可以包括耦接在第六节点和第七节点之间的第三电容器，并且响应于第一电源的电压以及被供应至第一输入端子、第二输入端子和第四输入端子的信号而控制第三电容器的相对端子之间的电势差。

第三信号处理单元可以进一步包括：第二晶体管，该第二晶体管耦接在第一电源和第七节点之间，并且包括耦接至第三节点的栅电极；第三晶体管，该第三晶体管耦接在第七节点和第三输入端子之间，并且包括耦接至第六节点的栅电极；以及第十五晶体管，该第十五晶体管耦接在第六节点和第二节点之间，并且包括耦接至第六节点的栅电极。

输入单元可以包括：第一晶体管，该第一晶体管耦接在第一输入端子和第二节点之间，并且包括耦接至第二输入端子的栅电极；第四晶体管，该第四晶体管耦接在第四输入端子和第三节点之间，并且包括耦接至第二输入端子的栅电极；以及第十三晶体管，该第十三晶体管耦接在第一输入端子和第六节点之间，并且包括耦接至第二输入端子的栅电极。

当第二电源的电压被供应至第一输出端子时，第三电容器的相对端子之间的电势差可以保持恒定。

发射控制驱动器可以进一步包括：第一稳定化单元，该第一稳定化单元耦接在第二信号处理单元和第三信号处理单元之间，并且被配置为控制第三节点的电压降宽度；第二稳定化单元，该第二稳定化单元耦接在第二节点和耦接至第一输入端子的第四节点之间，该第二稳定化单元被配置为控制第四节点的电压降宽度；以及第三稳定化单元，该第三稳定化单元耦接在输入单元和第三信号处理单元之间，并且被配置为控制第六节点的电压降宽度。

输入单元可以包括：第一晶体管，该第一晶体管耦接在第一输入端子和第二节点之间，并且包括耦接至第二输入端子的栅电极；第四晶体管，该第四晶体管耦接在第八节点和第三节点之间；第十三晶体管，该第十三晶体管耦接在第一输入端子和第六节点之间，并且包括耦接至第二输入端子的栅电极；第十六晶体管，该第十六晶体管耦接在第一电源和第八节点之间，并且包括耦接至第一输入端子的栅电极；以及第十七晶体管，该第十七晶体管耦接在第八节点和第二电源之间，并且包括耦接至第一输入端子的栅电极，并且第四输入端子可以耦接至第一输入端子。

附图说明

图1是图示根据本公开的实施例的显示设备的示意图。

图2是示意性地图示图1中所图示的发射控制驱动器的示意图。

图3是图示根据本公开的第一实施例的图2中所图示的级的电路图。

图4是图示图3中所图示的级的操作的波形图。

图5是图示根据本公开的第二实施例的图2中所图示的级的电路图。

图6是图示根据本公开的第三实施例的图2中所图示的级的电路图。

图7是图示根据本公开的第四实施例的图2中所图示的级的电路图。

图8是图示根据本公开的第五实施例的图2中所图示的级的电路图。

图9是图示图8中所图示的级的操作的波形图。

图10是图示根据本公开的第六实施例的图2中所图示的级的电路图。

图11是图示根据本公开的第七实施例的图2中所图示的级的电路图。

图12是图示根据本公开的第八实施例的图2中所图示的级的电路图。

图13是图示根据本公开的包括由不同电路形成的级的结构的第一实施例的电路图。

图14是图示根据本公开的包括由不同电路形成的级的结构的第二实施例的电路图。

具体实施方式

通过参照实施例的详细描述和附图，可以更容易地理解本发明构思的特征和实现本发明构思的方法。下文中，将参照附图更详细地描述实施例。然而，所述实施例可以以各种不同形式体现，并且不应被解释为仅限于本文所图示的实施例。相反，提供这些实施例作为示例以便本公开将是透彻的和全面的，并且将向本领域技术人员充分传达本发明构思的方面和特征。因此，可以不描述对于本领域普通技术人员全面理解本发明构思的方面和特征不必要的过程、元件和技术。除非另外说明，否则贯穿附图和书面描述，相同的附图标记表示相同的元件，并且因此，将不重复其描述。进一步，可以不示出与实施例的描述不相关的部分以使得描述清楚。在图中，为了清楚，可以夸大元件、层和区域的相对尺寸。

本文参照作为实施例和/或中间结构的示意性图示的截面图示来描述各个实施例。因而，预期了作为例如制造技术和/或公差的结果的来自所图示的形状的变化。进一步，为了描述根据本公开构思的实施例的目的，本文公开的具体结构的或功能的描述仅是说明性的。因此，本文公开的实施例不应被解释为限于区域的特定图示形状，而是要包括例如由制造导致的形状偏差。例如，图示为矩形的注入区域将通常在它的边缘处具有圆形的或弯曲的特征和/或注入浓度梯度，而不是从注入区域至非注入区域的二元变化。同样，由注入形成的掩埋区域可以在掩埋区域与通过其发生注入的表面之间的区域中导致一些注入。因此，图中所图示的区域本质上是示意性的，并且它们的形状不意在图示设备的区域的真实形状，并且也不意在限制。此外，如本领域技术人员将认识的，所述实施例可以以各种不同方式修改，所有修改都不脱离本公开的精神和范围。

在详细描述中，为了解释的目的，阐述了数个具体细节以提供各个实施例的透彻的理解。然而，明显的是，可以在没有这些具体细节或者具有一个或多个等价设置的情况下实践各个实施例。在其他情况下，以框图形式示出众所周知的结构和设备，以便于避免不必要地模糊各个实施例。

将理解，尽管本文可以使用术语“第一”、“第二”、“第三”等以描述各个元件、部件、区域、层和/或区段，但是这些元件、部件、区域、层和/或区段不应受限于这些术语。这些术语用于区分一个元件、部件、区域、层或区段与另一元件、部件、区域、层或区段。因此，下面描述的第一元件、部件、区域、层或区段可以被称作第二元件、部件、区域、层或区段而不脱离本公开的精神和范围。

为了便于解释，本文可以使用诸如“下方”、“下面”、“下部”、“下”、“上面”、“上部”等的空间相对术语来描述如图中所图示的一个元件或特征与另一个(些)元件或特征的关系。将理解，除了图中所描绘的定向之外，空间相对术语意在包括设备在使用中或在操作中的不同定向。例如，如果图中的设备翻转，则描述为在其他元件或特征“下面”或“下方”或“下”的元件将随后被定向在其他元件或特征“上面”。因此，示例术语“下面”和“下”可以包括上面和下面的定向两者。设备可以被另外定向(例如，旋转90度或在其他定向处)，并且应该相应地解释本文所使用的空间相对描述符。类似地，当第一部分被描述为被设置在第二部分“上”时，这指示第一部分被设置在第二部分的上侧或下侧，而不限于基于重力方向的第二部分的上侧。

将理解，当元件、层、区域或部件被称为在另一元件、层、区域或部件“上”、“连接至”或“耦接至”另一元件、层、区域或部件时，它可以直接在该另一元件、层、区域或部件上、直接连接至或直接耦接至该另一元件、层、区域或部件，或者可以存在一个或多个介于中间的元件、层、区域或部件。然而，“直接连接/直接耦接”指的是一个部件直接连接或耦接另一部件而没有中间的部件。同时，可以类似地理解描述部件之间的关系的其他表述，诸如“在…之间”、“紧接在…之间”、或“与…相邻”以及“直接与…相邻”。此外，也将理解，当元件或层被称为在两个元件或层“之间”时，它可以是两个元件或层之间的唯一元件或层，或者也可以存在一个或多个介于中间的元件或层。

本文所使用的术语仅是为了描述特定实施例的目的，并且不意在限制本公开。如本文所使用的，单数形式“一”意在也包括复数形式，除非上下文明确地另外指示。将进一步理解，当在本说明书中使用时，术语“包括”、“具有”和“包含”规定了所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组的存在或添加。如本文所使用的，术语“和/或”包括一个或多个关联的所列项的任意和所有组合。

如本文所使用的，术语“基本上”、“大约”、“近似”和类似术语用作近似的术语而不用作程度的术语，并且意在考虑将由本领域普通技术人员认识到的测量或计算的值的固有偏差。考虑所讨论的测量和与特定量的测量相关联的误差(即测量系统的限制)，如本文所使用的，“大约”或“近似”包括所述值并且意味着在由本领域普通技术人员所确定的特定值的可接受偏差范围内。例如，“大约”可以意味着在一个或多个标准偏差内，或者在所述值的±30％、20％、10％、5％内。进一步，当描述本公开的实施例时，“可以”的使用指的是“本公开的一个或多个实施例”。

当可以不同地实施某实施例时，可以以与所述顺序不同的顺序而执行特定过程。例如，两个连续描述的过程可以基本上同时执行或者以与所述顺序相反的顺序执行。

根据本文描述的本公开的实施例的电子或电气设备和/或任意其他相关设备或部件可以利用任意合适的硬件、固件(例如专用集成电路)、软件、或者软件、固件与硬件的组合来实施。例如，这些设备的各个部件可以形成在一个集成电路(IC)芯片上或者形成在分立的IC芯片上。进一步，这些设备的各个部件可以实施在柔性印刷电路膜、带载封装(TCP)、印刷电路板(PCB)上，或者形成在一个基板上。进一步，这些设备的各个部件可以是运行在一个或多个计算设备中的执行计算机程序指令并且与其他系统部件交互的一个或多个处理器上的、用于执行本文描述的各种功能的进程或线程。计算机程序指令存储在存储器中，存储器可以使用标准存储器设备(诸如例如随机存取存储器(RAM))在计算设备中实施。计算机程序指令也可以存储在其他非瞬态计算机可读介质(诸如例如CD-ROM、闪存驱动等)中。此外，本领域技术人员应该认识到，各个计算设备的功能可以组合或集成至单个计算设备中，或者特定计算设备的功能可以跨一个或多个其他计算设备分布而不脱离本公开的实施例的精神和范围。

除非另外限定，否则本文所使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属技术领域的普通技术人员通常所理解的含义相同的含义。将进一步理解，诸如在常用词典中限定的那些术语应该被解释为具有与在相关领域和/或本说明书的上下文中它们的含义一致的含义，并且不应被以理想化或过度正式的意义解释，除非本文明确地如此限定。

图1是图示根据本公开的实施例的显示设备的示意图。

参照图1，根据本公开的实施例的显示设备可以包括显示单元10、扫描驱动器20、数据驱动器30、发射控制驱动器40以及时序控制器50。

显示单元10可以包括与扫描线S1至Sn、数据线D1至Dm以及发射控制线E1至En耦接并且以矩阵的形式设置的多个像素PX。像素PX可以通过扫描线S1至Sn接收扫描信号，可以通过数据线D1至Dm接收数据信号，并且可以通过发射控制线E1至En接收发射控制信号。当扫描信号被从扫描线S1至Sn供应至像素PX时，像素PX可以以与从数据线D1至Dm供应的数据信号相对应的亮度发光。

扫描驱动器20可以与多条扫描线S1至Sn耦接，可以响应于来自时序控制器50的扫描驱动控制信号SCS而生成扫描信号，并且可以将所生成的扫描信号输出至扫描线S1至Sn。扫描驱动器20可以由多个级电路形成。当扫描信号被顺序地供应至扫描线S1至Sn时，可以基于水平线(例如基于逐行)选择像素PX。

数据驱动器30可以耦接至多条数据线D1至Dm，可以基于来自时序控制器50的补偿后的图像数据DATA’和数据驱动控制信号DCS而生成数据信号，并且可以将所生成的数据信号输出至数据线D1至Dm。每次扫描信号被供应，被供应至数据线D1至Dm的数据信号可以被供应至由扫描信号选择的像素PX。随后，像素PX可以充入与数据信号相对应的电压。

发射控制驱动器40可以与发射控制线E1至En耦接，可以响应于来自时序控制器50的发射驱动控制信号ECS而生成发射控制信号，并且可以将所生成的发射控制信号输出至发射控制线E1至En。发射控制驱动器40可以由多个级电路形成，并且可以通过将发射控制信号供应至发射控制线E1至En而控制像素PX的发射周期。

时序控制器50可以接收图像数据DATA、用于控制与图像数据DATA相对应的图像的显示的同步信号Hsync和Vsync、时钟信号CLK等。时序控制器50可以对输入的图像数据DATA进行图像处理，可以生成适用于显示单元10的图像显示的补偿后的图像数据DATA’，并且可以将补偿后的图像数据DATA’输出至数据驱动器30。时序控制器50可以生成驱动控制信号SCS、DCS和ECS以用于基于同步信号Hsync和Vsync以及时钟信号CLK而控制扫描驱动器20、数据驱动器30和发射控制驱动器40的操作。详细地，时序控制器50可以生成扫描驱动控制信号SCS以将扫描驱动控制信号SCS供应至扫描驱动器20，可以生成数据驱动控制信号DCS以将数据驱动控制信号DCS供应至数据驱动器30，并且可以生成发射驱动控制信号ECS以将发射驱动控制信号ECS供应至发射控制驱动器40。

图2是示意性地图示图1中所图示的发射控制驱动器40的示意图。

参照图2，根据本公开的实施例的发射控制驱动器40可以包括多个级401、402、403、…以将发射控制信号供应至发射控制线E1至En。在本实施例中，为了解释，仅图示三个级401、402和403。

级401、402和403可以由起始信号FLM以及第一时钟信号CLK1和第二时钟信号CLK2驱动，并且可以分别输出发射控制信号EM1、EM2和EM3。从时序控制器50提供的发射驱动控制信号ECS可以包括起始信号FLM以及第一时钟信号CLK1和第二时钟信号CLK2。这里，级401、402和403可以实施为相同电路。

级401至403中的每一个包括第一输入端子101、第二输入端子102、第三输入端子103以及第一输出端子104。

第一输入端子101可以被供应有起始信号FLM或前一级的发射控制信号EM[i-1]。第二输入端子102和第三输入端子103可以被供应有第一时钟信号CLK1和第二时钟信号CLK2中的任意一个。输出至第一输出端子104的信号可以用作发射控制信号EM。

级401、402和403中的第一级401可以接收起始信号FLM，并且除了第一级401之外的级402和403中的每一个可以接收前一级的相应的发射控制信号EM1、EM2。此外，第一级401可以直接接收第一时钟信号CLK1和第二时钟信号CLK2，并且除了第一级401之外的级402和403中的每一个可以从前一级接收第一时钟信号CLK1和第二时钟信号CLK2中的任意一个。详细地，作为除了第一级401之外的奇数编号的级的第三级403可以从前一级接收第一时钟信号CLK1，并且可以直接接收第二时钟信号CLK2。作为偶数编号的级的第二级402可以直接接收第一时钟信号CLK1，并且可以从前一级接收第二时钟信号CLK2。

在本公开的实施例中，级401、402和403可以由控制节点起始信号FQB驱动，并且可以输出相应的控制节点信号QB。从时序控制器50提供的发射驱动控制信号ECS可以包括控制节点起始信号FQB。

在该实施例中，级401、402和403中的每一个可以进一步包括第四输入端子105和第二输出端子106。第四输入端子105可以被供应有前一级的控制节点信号QB或控制节点起始信号FQB。第二输出端子106可以输出控制节点信号QB。从第二输出端子106输出的控制节点信号QB可以被供应至下一/后续级的第四输入端子105。

级401、402和403中的第一级401可以接收控制节点起始信号FQB，并且除了第一级401之外，级402和403中的每一个可以接收前一级的控制节点信号QB。

第一级401可以响应于起始信号FLM、控制节点起始信号FQB以及第一时钟信号CLK1和第二时钟信号CLK2而输出第一发射控制信号EM1，并且可以将第二时钟信号CLK2、第一发射控制信号EM1和第一控制节点信号QB1传输至第二级402。

第二级402可以响应于第一时钟信号CLK1并且响应于从第一级401传输的第二时钟信号CLK2、第一发射控制信号EM1和第一控制节点信号QB1而输出第二发射控制信号EM2，并且可以将第一时钟信号CLK1、第二发射控制信号EM2和第二控制节点信号QB2传输至第三级403。

第三级403可以响应于第二时钟信号CLK2并且响应于从第二级402传输的第一时钟信号CLK1、第二发射控制信号EM2和第二控制节点信号QB2而输出第三发射控制信号EM3，并且可以将第二时钟信号CLK2、第三发射控制信号EM3和第三控制节点信号QB3传输至第四级。

然而，在本公开的各个实施例中，不一定需要控制节点信号QB。换言之，在实施例中，控制节点信号QB可以被发射控制信号EM替代。

图3是图示根据本公开的第一实施例的图2中所图示的级的电路图。尽管为了解释，图3仅图示第i级，但是图2中所图示的级可以具有与下面要描述的第i级的结构相同的结构。

参照图3，根据本公开的第一实施例的级400可以包括输入单元410、输出单元420、第一信号处理单元430、第二信号处理单元440、第三信号处理单元450以及第一稳定化单元461和第二稳定化单元462。

输出单元420可以取决于第一节点N1和第二节点N2的电压而将第一电源VDD或第二电源VSS的电压供应至第一输出端子104。为此，输出单元420可以包括第九晶体管M9和第十晶体管M10。

第九晶体管M9耦接在第一电源VDD和第一输出端子104之间。第九晶体管M9的栅电极可以耦接至第一节点N1。第九晶体管M9可以取决于第一节点N1的电压而被导通或被关断。这里，当第九晶体管M9被导通时被供应至第一输出端子104的第一电源VDD的电压可以用作第i发射控制线Ei的发射控制信号EM[i]。

第十晶体管M10耦接在第一输出端子104和第二电源VSS之间。第十晶体管M10的栅电极耦接至第二节点N2。第十晶体管M10可以取决于第二节点N2的电压而被导通或被关断。

输入单元410可以响应于被供应至第一输入端子101、第二输入端子102和第四输入端子105的信号而控制第二节点N2、第三节点N3和第四节点N4的电压。为此，输入单元410可以包括第一晶体管M1和第四晶体管M4。

第一晶体管M1耦接在第一输入端子101和第四节点N4之间。第一晶体管M1的栅电极耦接至第二输入端子102。当第一时钟信号CLK1被供应至第二输入端子102时，第一晶体管M1可以被导通以将第一输入端子101与第四节点N4电耦接。

第四晶体管M4的第一电极耦接至第四输入端子105，并且第四晶体管M4的第二电极经由第十一晶体管M11耦接至第三节点N3。第四晶体管M4的栅电极耦接至第二输入端子102。当第一时钟信号CLK1被供应至第二输入端子102时，第四晶体管M4可以被导通以将第四输入端子105与第三节点N3电耦接。

第一信号处理单元430可以响应于第四节点N4的电压而控制第一节点N1的电压。第一信号处理单元430可以响应于第一节点N1的电压和第四节点N4的电压而将第一电源VDD的电压供应至第二输出端子106。为此，第一信号处理单元430可以包括第八晶体管M8和第一电容器C1。

第八晶体管M8耦接在第一电源VDD和第一节点N1之间。第八晶体管M8的栅电极可以耦接至第四节点N4。第八晶体管M8可以取决于第四节点N4的电压而被导通或被关断。这里，当第八晶体管M8被导通时被供应至第二输出端子106的第一电源VDD的电压可以用作控制节点信号QB[i]。

第一电容器C1耦接在第一电源VDD和第一节点N1之间。第一电容器C1可以充入要被施加至第一节点N1的电压。此外，第一电容器C1可以稳定地维持第一节点N1的电压。

第二信号处理单元440耦接至第三节点N3，并且可以响应于输入至第三输入端子103的信号而控制第一节点N1的电压。为此，第二信号处理单元440可以包括第七晶体管M7、第六晶体管M6、第五晶体管M5和第二电容器C2。

第二电容器C2的第一端子耦接至第三节点N3，并且第二电容器C2的第二端子耦接至第五节点N5。

第七晶体管M7耦接在第五节点N5和第一节点N1之间。第七晶体管M7的栅电极耦接至第三输入端子103。当第二时钟信号CLK2被供应至第三输入端子103时，第七晶体管M7可以被导通以将第五节点N5与第一节点N1电耦接。

第六晶体管M6耦接在第五节点N5和第三输入端子103之间。第六晶体管M6的栅电极耦接至第三节点N3。第六晶体管M6可以取决于第三节点N3的电压而被导通或被关断。

第五晶体管M5耦接在第一电源VDD和第五节点N5之间。第五晶体管M5的栅电极耦接至第二输入端子102。第五晶体管M5可以响应于被供应至第二输入端子102的第一时钟信号CLK1而被导通或被关断。

第三信号处理单元450可以响应于第一电源VDD的电压和被供应至第四输入端子105的信号而控制第二节点N2的电压。为此，第三信号处理单元450可以包括第二晶体管M2、第三晶体管M3和第三电容器C3。

第三电容器C3的第一电极耦接至第七节点N7，并且第三电容器C3的第二电极耦接至第二节点N2。

第二晶体管M2耦接在第一电源VDD和第七节点N7之间。第二晶体管M2的栅电极耦接至第三节点N3。第二晶体管M2可以取决于第三节点N3的电压而被导通或被关断。

第三晶体管M3耦接在第七节点N7和第三输入端子103之间。第三晶体管M3的栅电极耦接至第二节点N2。第三晶体管M3可以取决于第二节点N2的电压而被导通或被关断。

第一稳定化单元461耦接在第二信号处理单元440和第三信号处理单元450之间。第一稳定化单元461可以限制第三节点N3的电压降宽度。为此，第一稳定化单元461可以包括第十一晶体管M11。

第十一晶体管M11耦接在第四输入端子105和第三节点N3之间。第十一晶体管M11的栅电极耦接至第二电源VSS。第十一晶体管M11可以被设定为导通状态。

第二稳定化单元462耦接在第四节点N4和第二节点N2之间。第二稳定化单元462可以限制第二节点N2的电压降宽度。为此，第二稳定化单元462可以包括第十二晶体管M12。

第十二晶体管M12耦接在第二节点N2和第四节点N4之间。第十二晶体管M12的栅电极耦接至第二电源VSS。第十二晶体管M12可以被设定为导通状态。

图4是图示图3中所图示的级的操作的波形图。为了解释，图4仅图示第i级的操作。

参照图4，第一时钟信号CLK1和第二时钟信号CLK2中的每一个可以具有两个水平周期(2H)的循环，并且第一时钟信号CLK1和第二时钟信号CLK2可以在不同的水平周期中被供应。换言之，第二时钟信号CLK2可以被设定为从第一时钟信号CLK1偏移半个循环(例如一个水平周期(1H))的信号。

当时钟信号CLK1和CLK2被供应时，第二输入端子102和第三输入端子103可以被设定为第二电源VSS的电压。当时钟信号CLK1和CLK2不被供应时，第二输入端子102和第三输入端子103可以被设定为第一电源VDD的电压。

当起始信号FLM(或发射控制信号EM)被供应时，第一输入端子101可以被设定为第一电源VDD的电压。当起始信号FLM(或发射控制信号EM)不被供应时，第一输入端子101可以被设定为第二电源VSS的电压。

此外，要被供应至第一输入端子101的起始信号FLM(或发射控制信号EM)可以被设定为与要被供应至第二输入端子102的第一时钟信号CLK1重叠至少一次。为此，起始信号FLM(或发射控制信号EM)可以具有比第一时钟信号CLK1大的宽度，并且例如可以在四个水平周期(4H)期间被供应。在此情况下，要被供应至下一级的第一输入端子101的第一发射控制信号也可以与要被供应至下一级的第二输入端子102的第二时钟信号CLK2重叠至少一次。

控制节点起始信号FQB(或控制节点信号QB)可以具有与起始信号FLM(或发射控制信号EM)反相的相位。换言之，当控制节点起始信号FQB(或控制节点信号QB)被供应时，第四输入端子105可以被设定为第二电源VSS的电压。当控制节点起始信号FQB(或控制节点信号QB)不被供应时，第四输入端子105可以被设定为第一电源VDD的电压。

此外，要被供应至第四输入端子105的控制节点起始信号FQB(或控制节点信号QB)可以被设定为与要被供应至第二输入端子102的第一时钟信号CLK1重叠至少一次。为此，控制节点起始信号FQB(或控制节点信号QB)可以具有比第一时钟信号CLK1大的宽度，并且例如在四个水平周期(4H)期间被供应。在此情况下，要被供应至下一级的第四输入端子105的控制节点信号QB也可以与要被供应至下一级的第二输入端子102的第二时钟信号CLK2重叠至少一次。

此外，要被供应至第四输入端子105的控制节点起始信号FQB(或控制节点信号QB)可以被设定为与要被供应至第一输入端子101的发射控制信号EM重叠。

将描述操作的过程。首先，在第一时刻t1处，第一时钟信号CLK1可以被供应至第二输入端子102。当第一时钟信号CLK1被供应至第二输入端子102时，第一晶体管M1、第四晶体管M4和第五晶体管M5可以被导通。

当第五晶体管M5被导通时，第一电源VDD的电压可以被供应至第五节点N5。由此，高电压可以被供应至第二电容器C2的第二电极。

当第一晶体管M1被导通时，第一输入端子101和第四节点N4可以彼此电耦接。这里，因为第十二晶体管M12保持导通，所以第一输入端子101也可以经由第四节点N4与第二节点N2电耦接。这里，在第一时刻t1期间，前一级的发射控制信号EM[i-1](或起始信号FLM)可以不被供应至第一输入端子101，以便低电压(例如第二电源VSS的电压)可以被供应至第四节点N4和第二节点N2。当低电压被供应至第二节点N2和第四节点N4时，第三晶体管M3、第八晶体管M8和第十晶体管M10可以被导通。

当第三晶体管M3被导通时，第三输入端子103和第七节点N7可以彼此电耦接。因为在第一时刻t1处第二时钟信号CLK2不被供应至第三输入端子103，所以高电压可以被供应至第七节点N7。然而，第三电容器C3可以充入与第三晶体管M3的导通状态相对应的电压。

当第八晶体管M8被导通时，第一电源VDD的电压可以被供应至第一节点N1。因此，第九晶体管M9可以被关断。当高电压被供应至第一节点N1时，高电压可以被供应至第一电容器C1的第二电极。因为第一电容器C1的第一电极与第一电源VDD耦接并且因此具有高电压，所以第一电容器C1的相对电极之间的电势差可以具有低电平(例如可以是小的或最小的)。

当第八晶体管M8被导通时，第一电源VDD的电压可以被供应至第二输出端子106。因此，在第一时刻t1处，控制节点信号QB[i]不被供应至第二输出端子106。

当第十晶体管M10被导通时，第二电源VSS的电压可以被供应至第一输出端子104。因此，在第一时刻t1期间，发射控制信号EM[i]可以不被供应至发射控制线Ei。

当第四晶体管M4被导通时，被供应至第四输入端子105的前一级的控制节点信号QB[i-1](或控制节点起始信号FQB)可以经由保持导通的第十一晶体管M11被供应至第三节点N3。在第一时刻t1期间，前一级的控制节点信号QB[i-1]可以不被供应至第四输入端子105，以便高电压可以被供应至第三节点N3。当高电压被供应至第三节点N3时，第二晶体管M2和第六晶体管M6可以被关断。此外，高电压可以被供应至第二电容器C2的耦接至第三节点N3的第一电极。因为高电压被供应至第二电容器C2的第二电极，所以第二电容器C2的相对电极之间的电势差可以具有低电平。

在第二时刻t2处，第一时钟信号CLK1至第二输入端子102的供应可以被中断。当第一时钟信号CLK1的供应被中断时，第一晶体管M1、第四晶体管M4和第五晶体管M5可以被关断。这里，第一节点N1和第二节点N2可以由于第一电容器C1和第三电容器C3(例如由于第一电容器C1和第三电容器C3的相对端子之间的相应电势差保持恒定)分别维持前一周期的电压。因为第一节点N1保持在高电压状态，所以第九晶体管M9可以保持关断。因为第二节点N2保持在低电压状态，所以第三晶体管M3、第八晶体管M8和第十晶体管M10可以保持导通。

在第二时刻t2处，第二时钟信号CLK2可以被供应至第三输入端子103。当第二时钟信号CLK2被供应至第三输入端子103时，第七晶体管M7可以被导通。

当第七晶体管M7被导通时，第一节点N1和第五节点N5可以彼此电耦接。由此，第五节点N5可以保持在高电压状态，并且第二电容器C2的相对电极之间的电势差可以被维持在低电平处。

因而，当发射控制信号EM[i]不被供应至发射控制线Ei时，第二电容器C2的相对电极之间的电势差可以被稳定地维持。因此，可以防止第二电容器C2充电或放电，并且可以因此减小功耗。

在第二时刻t2处，低电平第二时钟信号CLK2可以被供应至第七节点N7。因此，低电压被供应至第七节点N7。随后，第二节点N2的电压可以通过第三电容器C3的耦接而被维持在比第二电源VSS的电压小的电压(2步低电压)处。

在第三时刻t3处，前一级的发射控制信号EM[i-1]可以被供应至第一输入端子101。第一时钟信号CLK1可以被供应至第二输入端子102。前一级的控制节点信号QB[i-1]可以被供应至第四输入端子105。当第一时钟信号CLK1被供应至第二输入端子102时，第一晶体管M1、第四晶体管M4和第五晶体管M5可以被导通。

当第五晶体管M5被导通时，第一电源VDD的电压可以被供应至第五节点N5。由此，高电压可以被供应至第二电容器C2的第二电极。

当第一晶体管M1被导通时，第一输入端子101、第四节点N4和第二节点N2可以彼此电耦接。随后，第四节点N4和第二节点N2可以由被供应至第一输入端子101的前一级的发射控制信号EM[i-1]设定为高电压。当第四节点N4和第二节点N2被设定为高电压时，第三晶体管M3、第八晶体管M8和第十晶体管M10可以被关断。

当第四晶体管M4被导通时，第四输入端子105和第三节点N3可以彼此电耦接。随后，第三节点N3可以由被供应至第四输入端子105的前一级的控制节点信号QB[i-1]设定为低电压。当第三节点N3被设定为低电压时，第二晶体管M2和第六晶体管M6可以被导通。此外，低电压可以被供应至第二电容器C2的耦接至第三节点N3的第一电极。因为高电压被供应至第二电容器C2的第二电极，所以第二电容器C2可以充电，并且第二电容器C2的相对电极之间的电势差可以被设定为高电平。

当第二晶体管M2被导通时，第一电源VDD的电压可以被供应至第七节点N7。因为高电压被供应至第三电容器C3的耦接至第七节点N7的第一电极并且高电压被供应至第三电容器C3的耦接至第二节点N2的第二电极，所以第三电容器C3可以放电，并且第三电容器C3的相对电极之间的电势差可以被设定为低电平。

当第六晶体管M6被导通时，被供应至第三输入端子103的第二时钟信号CLK2可以被供应至第五节点N5。因为在第三时刻t3处第二时钟信号CLK2不被供应至第三输入端子103，所以高电压可以被供应至第五节点N5。

在第四时刻t4处，第二时钟信号CLK2可以被供应至第三输入端子103。当第二时钟信号CLK2被供应至第三输入端子103时，第七晶体管M7可以被导通。

当第七晶体管M7被导通时，第五节点N5和第一节点N1可以彼此电耦接。这里，被供应至第三输入端子103的低电平第二时钟信号CLK2可以经由保持导通的第六晶体管M6被供应至第五节点N5和第一节点N1。当低电压被供应至第一节点N1时，第九晶体管M9可以被导通。

当第九晶体管M9被导通时，第一电源VDD的电压可以被供应至第一输出端子104。被供应至第一输出端子104的第一电源VDD的电压可以作为发射控制信号EM[i]被供应至第i发射控制线Ei。

因为第一节点N1被设定为低电压，所以控制节点信号QB[i]可以被供应至第二输出端子106。

在第五时刻t5处，第一时钟信号CLK1可以被供应至第二输入端子102。当第一时钟信号CLK1被供应至第二输入端子102时，第一晶体管M1、第四晶体管M4和第五晶体管M5可以被导通。

当第五晶体管M5被导通时，第一电源VDD的电压可以被供应至第五节点N5。由此，高电压可以被供应至第二电容器C2的第二电极。

当第一晶体管M1被导通时，第一输入端子101、第四节点N4和第二节点N2可以彼此电耦接。随后，第四节点N4和第二节点N2可以由被供应至第一输入端子101的前一级的发射控制信号EM[i-1]保持在高电压状态。

当第四晶体管M4被导通时，第四输入端子105和第三节点N3可以彼此电耦接。随后，第三节点N3可以由被供应至第四输入端子105的前一级的控制节点信号QB[i-1]保持在低电压状态。此外，第二电容器C2的耦接至第三节点N3的第一电极可以保持在低电压状态。因为高电压被供应至第二电容器C2的第二电极，所以第二电容器C2可以充电，并且第二电容器C2的相对电极之间的电势差可以被维持在高电平处。

当第二晶体管M2被导通时，第一电源VDD的电压可以被供应至第七节点N7。因为高电压被供应至第三电容器C3的耦接至第七节点N7的第一电极并且高电压被供应至第三电容器C3的耦接至第二节点N2的第二电极，所以第三电容器C3可以放电，并且第三电容器C3的相对电极之间的电势差可以被维持在低电平处。

当第六晶体管M6被导通时，被供应至第三输入端子103的第二时钟信号CLK2可以被供应至第五节点N5。因为在第五时刻t5处第二时钟信号CLK2不被供应至第三输入端子103，所以高电压可以被供应至第五节点N5。

因为在第五时刻t5处第九晶体管M9保持导通，所以发射控制信号EM[i]可以保持在供应状态。

在第六时刻t6处的操作与在第四时刻t4处的操作相同；因此，将省略其重复详细描述。在第六时刻t6期间，发射控制信号EM[i]可以保持在供应状态。

在第七时刻t7之后的操作与在第一时刻t1和第二时刻t2处的操作相同。在第七时刻t7之后，前一级的发射控制信号EM[i-1](或起始信号FLM)和前一级的控制节点信号QB[i-1](或控制节点起始信号FQB)的供应被中断。因此，发射控制信号EM[i]可以不被输出。当在第七时刻t7之后发射控制信号EM[i]不被供应时，如在关于第一时刻t1和第二时刻t2的操作的描述中所示出的，第二电容器C2的相对电极之间的电势差可以被维持在低电平处，并且第三电容器C3的相对电极之间的电势差可以被维持在高电平处。

换言之，在本公开中，当发射控制信号EM[i]被禁用时，第二电容器C2和第三电容器C3可以既不充电也不放电。因此，可以减小显示设备的功耗。

图5是图示根据本公开的第二实施例的图2中所图示的级的电路图。在图5中，相同的附图标记用于表示与图3的部件相同的部件，并且将省略其重复详细描述。

参照图5，根据本公开的第二实施例的级400-1可以包括输入单元410-1、输出单元420、第一信号处理单元430-1、第二信号处理单元440、第三信号处理单元450以及第一稳定化单元461和第二稳定化单元462。

输入单元410-1可以响应于被供应至第一输入端子101和第二输入端子102的信号而控制第三节点N3和第四节点N4的电压。为此，输入单元410-1可以包括第一晶体管M1、第四晶体管M4、第十六晶体管M16和第十七晶体管M17。

第一晶体管M1耦接在第一输入端子101和第四节点N4之间。第一晶体管M1的栅电极耦接至第二输入端子102。当第一时钟信号CLK1被供应至第二输入端子102时，第一晶体管M1可以被导通以将第一输入端子101与第四节点N4电耦接。

第四晶体管M4的第一电极耦接至第八节点N8，并且第四晶体管M4的第二电极经由第十一晶体管M11耦接至第三节点N3。第四晶体管M4的栅电极耦接至第二输入端子102。当第一时钟信号CLK1被供应至第二输入端子102时，第四晶体管M4可以被导通以将第八节点N8与第三节点N3电耦接。

第十六晶体管M16耦接在第一电源VDD和第八节点N8之间。第十六晶体管M16的栅电极耦接至第一输入端子101。第十六晶体管M16可以由P型晶体管形成。当低电压被供应至第一输入端子101时，第十六晶体管M16可以被导通，以便高电压可以被供应至第八节点N8。

第十七晶体管M17耦接在第八节点N8和第二电源VSS之间。第十七晶体管M17的栅电极耦接至第一输入端子101。第十七晶体管M17可以由N型晶体管形成。当高电压被供应至第一输入端子101时，第十七晶体管M17可以被导通，以便低电压可以被供应至第八节点N8。

第一信号处理单元430-1可以响应于第四节点N4的电压而控制第一节点N1的电压。第一信号处理单元430-1可以响应于第四节点N4的电压而将第一电源VDD的电压供应至第一节点N1。为此，第一信号处理单元430-1可以包括第八晶体管M8和第一电容器C1。

第八晶体管M8耦接在第一电源VDD和第一节点N1之间。第八晶体管M8的栅电极可以耦接至第四节点N4。第八晶体管M8可以取决于第四节点N4的电压而被导通或被关断。

第一电容器C1耦接在第一电源VDD和第一节点N1之间。第一电容器C1可以充入要被施加至第一节点N1的电压。此外，第一电容器C1可以稳定地维持第一节点N1的电压。

在本公开的第二实施例中，前一级的发射控制信号EM[i-1]可以使用由反相器形成的第十六晶体管M16和第十七晶体管M17(例如共同地形成反相器)反相，并且随后被供应至第三节点N3。在此情况下，除了前一级的控制节点信号QB[i-1]被前一级的发射控制信号EM[i-1]替代之外(例如第四输入端子有效地与第一输入端子101相同或耦接至第一输入端子101)，根据第二实施例的级400-1具有与图3的配置相同的配置。因此，将省略操作的过程的详细描述。

图6是图示根据本公开的第三实施例的图2中所图示的级的电路图。在图6中，相同的附图标记用于表示与图3的部件相同的部件，并且将省略其重复详细描述。

参照图6，根据本公开的第三实施例的级400-2可以包括输入单元410、输出单元420、第一信号处理单元430、第二信号处理单元440以及第三信号处理单元450。

除了省略第一稳定化单元461和第二稳定化单元462之外，根据第三实施例的级400-2具有与图3的配置相同的配置。因此，将省略操作的过程的详细描述。

图7是图示根据本公开的第四实施例的图2中所图示的级的电路图。在图7中，相同的附图标记用于表示与图3的部件相同的部件，并且将省略其重复详细描述。

参照图7，根据本公开的第四实施例的级400-3可以包括输入单元410、输出单元420、第一信号处理单元430、第二信号处理单元440-3、第三信号处理单元450以及第一稳定化单元461和第二稳定化单元462。

第二信号处理单元440-3耦接至第三节点N3，并且可以响应于输入至第三输入端子103的信号而控制第一节点N1的电压。为此，第二信号处理单元440-3可以包括第七晶体管M7、第六晶体管M6、第五晶体管M5和第二电容器C2。

第二电容器C2的第一端子耦接至第三节点N3，并且第二电容器C2的第二端子耦接至第五节点N5。

第七晶体管M7耦接在第五节点N5和第一节点N1之间。第七晶体管M7的栅电极耦接至第三输入端子103。当第二时钟信号CLK2被供应至第三输入端子103时，第七晶体管M7可以被导通以将第五节点N5与第一节点N1电耦接。

第六晶体管M6耦接在第五节点N5和第三输入端子103之间。第六晶体管M6的栅电极耦接至第三节点N3。第六晶体管M6可以取决于第三节点N3的电压而被导通或被关断。

第五晶体管M5耦接在第三输入端子103和第五节点N5之间。第五晶体管M5的栅电极耦接至第二输入端子102。第五晶体管M5可以响应于被供应至第二输入端子102的第一时钟信号CLK1而被导通或被关断。

除了第二信号处理单元440-3的第五晶体管M5耦接至第三输入端子103而不是第一电源VDD之外，根据第四实施例的级400-3具有与图3的配置相同的配置。因此，将省略操作的过程的详细描述。

图8是图示根据本公开的第五实施例的图2中所图示的级的电路图。尽管为了解释，图8仅图示第i级，但是图2中所图示的级可以具有与下面要描述的第i级的结构相同的结构。

参照图8，根据本公开的第五实施例的级400-4可以包括输入单元410-4、输出单元420、第一信号处理单元430、第二信号处理单元440、第三信号处理单元450-4以及第一稳定化单元至第三稳定化单元461、462和463。

输出单元420可以取决于第一节点N1和第二节点N2的电压而将第一电源VDD或第二电源VSS的电压供应至第一输出端子104。为此，输出单元420可以包括第九晶体管M9和第十晶体管M10。

第九晶体管M9耦接在第一电源VDD和第一输出端子104之间。第九晶体管M9的栅电极可以耦接至第一节点N1。第九晶体管M9可以取决于第一节点N1的电压而被导通或被关断。这里，当第九晶体管M9被导通时被供应至第一输出端子104的第一电源VDD的电压可以用作第i发射控制线Ei的发射控制信号EM[i]。

第十晶体管M10耦接在第一输出端子104和第二电源VSS之间。第十晶体管M10的栅电极耦接至第二节点N2。第十晶体管M10可以取决于第二节点N2的电压而被导通或被关断。

输入单元410-4可以响应于被供应至第一输入端子101、第二输入端子102和第四输入端子105的信号而控制第三节点N3和第四节点N4的电压。为此，输入单元410-4可以包括第一晶体管M1、第四晶体管M4和第十三晶体管M13。

第一晶体管M1耦接在第一输入端子101和第四节点N4之间。第一晶体管M1的栅电极耦接至第二输入端子102。当第一时钟信号CLK1被供应至第二输入端子102时，第一晶体管M1可以被导通以将第一输入端子101与第四节点N4电耦接。

第四晶体管M4的第一电极耦接至第四输入端子105，并且第四晶体管M4的第二电极经由第十一晶体管M11耦接至第三节点N3。第四晶体管M4的栅电极耦接至第二输入端子102。当第一时钟信号CLK1被供应至第二输入端子102时，第四晶体管M4可以被导通以将第四输入端子105与第三节点N3电耦接。

第十三晶体管M13的第一电极耦接至第一输入端子101，并且第十三晶体管M13的第二电极经由第十四晶体管M14耦接至第六节点N6。第十三晶体管M13的栅电极耦接至第二输入端子102。当第一时钟信号CLK1被供应至第二输入端子102时，第十三晶体管M13可以被导通以将第一输入端子101与第六节点N6电耦接。

第一信号处理单元430可以响应于第四节点N4的电压而控制第一节点N1的电压。第一信号处理单元430可以响应于第一节点N1的电压和第四节点N4的电压而将第一电源VDD的电压供应至第二输出端子106。为此，第一信号处理单元430可以包括第八晶体管M8和第一电容器C1。

第八晶体管M8耦接在第一电源VDD和第一节点N1之间。第八晶体管M8的栅电极可以耦接至第四节点N4。第八晶体管M8可以取决于第四节点N4的电压而被导通或被关断。这里，当第八晶体管M8被导通时被供应至第二输出端子106的第一电源VDD的电压可以用作控制节点信号QB[i]。

第一电容器C1耦接在第一电源VDD和第一节点N1之间。第一电容器C1可以充入要被施加至第一节点N1的电压。此外，第一电容器C1可以稳定地维持第一节点N1的电压。

第二信号处理单元440耦接至第三节点N3，并且可以响应于输入至第三输入端子103的信号而控制第一节点N1的电压。为此，第二信号处理单元440可以包括第七晶体管M7、第六晶体管M6、第五晶体管M5和第二电容器C2。

第二电容器C2的第一端子耦接至第三节点N3，并且第二电容器C2的第二端子耦接至第五节点N5。

第七晶体管M7耦接在第五节点N5和第一节点N1之间。第七晶体管M7的栅电极耦接至第三输入端子103。当第二时钟信号CLK2被供应至第三输入端子103时，第七晶体管M7可以被导通以将第五节点N5与第一节点N1电耦接。

第六晶体管M6耦接在第五节点N5和第三输入端子103之间。第六晶体管M6的栅电极耦接至第三节点N3。第六晶体管M6可以取决于第三节点N3的电压而被导通或被关断。

第五晶体管M5耦接在第一电源VDD和第五节点N5之间。第五晶体管M5的栅电极耦接至第二输入端子102。第五晶体管M5可以响应于被供应至第二输入端子102的第一时钟信号CLK1而被导通或被关断。

第三信号处理单元450-4可以响应于第三节点N3的电压和输入至第三输入端子103的信号而控制第六节点N6的电压。为此，第三信号处理单元450-4可以包括第二晶体管M2、第三晶体管M3、第十五晶体管M15以及第三电容器C3。

第三电容器C3的第一电极耦接至第七节点N7，并且第三电容器C3的第二电极耦接至第六节点N6。

第二晶体管M2耦接在第一电源VDD和第七节点N7之间。第二晶体管M2的栅电极耦接至第三节点N3。第二晶体管M2可以取决于第三节点N3的电压而被导通或被关断。

第三晶体管M3耦接在第七节点N7和第三输入端子103之间。第三晶体管M3的栅电极耦接至第六节点N6。第三晶体管M3可以取决于第二节点N2的电压而被导通或被关断。

第十五晶体管M15耦接在第六节点N6和第二节点N2之间。第十五晶体管M15的栅电极耦接至第六节点N6。第十五晶体管M15以二极管的形式连接以允许电流从第二节点N2流至第六节点N6。

第一稳定化单元461耦接在第二信号处理单元440和第三信号处理单元450-4之间。第一稳定化单元461可以限制第三节点N3的电压降宽度。为此，第一稳定化单元461可以包括第十一晶体管M11。

第十一晶体管M11耦接在第四输入端子105和第三节点N3之间。第十一晶体管M11的栅电极耦接至第二电源VSS。第十一晶体管M11可以被设定为导通状态。

第二稳定化单元462耦接在第四节点N4和第二节点N2之间。第二稳定化单元462可以限制第四节点N4的电压降宽度。为此，第二稳定化单元462可以包括第十二晶体管M12。

第十二晶体管M12耦接在第二节点N2和第四节点N4之间。第十二晶体管M12的栅电极耦接至第二电源VSS。第十二晶体管M12可以被设定为导通状态。

第三稳定化单元463耦接在输入单元410-4和第三信号处理单元450-4之间。第三稳定化单元463可以限制第六节点N6的电压降宽度。为此，第三稳定化单元463可以包括第十四晶体管M14。

第十四晶体管M14耦接在第十三晶体管M13和第六节点N6之间。第十四晶体管M14的栅电极耦接至第二电源VSS。第十四晶体管M14可以被设定为导通状态。

图9是图示图8中所图示的级的操作的波形图。为了解释，图9仅图示第i级的操作。

参照图9，第一时钟信号CLK1和第二时钟信号CLK2中的每一个可以具有两个水平周期(2H)的循环，并且第一时钟信号CLK1和第二时钟信号CLK2可以在不同的水平周期中被供应。换言之，第二时钟信号CLK2可以被设定为从第一时钟信号CLK1偏移半个循环(例如一个水平周期(1H))的信号。

当时钟信号CLK1和CLK2被供应时，第二输入端子102和第三输入端子103可以被设定为第二电源VSS的电压。当时钟信号CLK1和CLK2不被供应时，第二输入端子102和第三输入端子103可以被设定为第一电源VDD的电压。

当起始信号FLM(或前一级的发射控制信号EM[i-1])被供应时，第一输入端子101可以被设定为第一电源VDD的电压。当起始信号FLM(或前一级的发射控制信号EM[i-1])不被供应时，第一输入端子101可以被设定为第二电源VSS的电压。

此外，要被供应至第一输入端子101的起始信号FLM(或前一级的发射控制信号EM[i-1])可以被设定为与要被供应至第二输入端子102的第一时钟信号CLK1重叠至少一次。为此，起始信号FLM(或发射控制信号EM)可以具有比第一时钟信号CLK1大的宽度，并且例如可以在四个水平周期(4H)期间被供应。在此情况下，要被供应至下一级的第一输入端子101的第一发射控制信号也可以与要被供应至下一级的第二输入端子102的第二时钟信号CLK2重叠至少一次。

控制节点起始信号FQB(或控制节点信号QB)可以具有与起始信号FLM(或发射控制信号EM)反相的相位。换言之，当控制节点起始信号FQB(或前一级的控制节点信号QB[i-1])被供应时，第四输入端子105可以被设定为第二电源VSS的电压。当控制节点起始信号FQB(或前一级的控制节点信号QB[i-1])不被供应时，第四输入端子105可以被设定为第一电源VDD的电压。

此外，要被供应至第四输入端子105的控制节点起始信号FQB(或前一级的控制节点信号QB[i-1])可以被设定为与要被供应至第二输入端子102的第一时钟信号CLK1重叠至少一次。为此，控制节点起始信号FQB(或控制节点信号QB)可以具有比第一时钟信号CLK1大的宽度，并且例如在四个水平周期(4H)期间被供应。在此情况下，要被供应至下一级的第四输入端子105的控制节点信号QB也可以与要被供应至下一级的第二输入端子102的第二时钟信号CLK2重叠至少一次。

此外，要被供应至第四输入端子105的控制节点起始信号FQB(或前一级的控制节点信号QB[i-1])可以被设定为与要被供应至第一输入端子101的起始信号FLM(或前一级的发射控制信号EM[i-1])重叠。

将描述操作的过程。首先，在第一时刻t1处，第一时钟信号CLK1可以被供应至第二输入端子102。当第一时钟信号CLK1被供应至第二输入端子102时，第一晶体管M1、第四晶体管M4、第五晶体管M5和第十三晶体管M13可以被导通。

当第五晶体管M5被导通时，第一电源VDD的电压可以被供应至第五节点N5。由此，高电压可以被供应至第二电容器C2的第二电极。

当第一晶体管M1被导通时，第一输入端子101和第四节点N4可以彼此电耦接。这里，因为第十二晶体管M12保持导通，所以第一输入端子101也可以经由第四节点N4与第二节点N2电耦接。这里，在第一时刻t1处，前一级的发射控制信号EM[i-1](或起始信号FLM)可以不被供应至第一输入端子101，以便低电压(例如第二电源VSS的电压)可以被供应至第四节点N4和第二节点N2。当低电压被供应至第四节点N4时，第八晶体管M8和第十晶体管M10可以被导通。

当第八晶体管M8被导通时，第一电源VDD的电压可以被供应至第一节点N1。因此，第九晶体管M9可以被关断。当高电压被供应至第一节点N1时，高电压可以被供应至第一电容器C1的第二电极。因为第一电容器C1的第一电极与第一电源VDD耦接并且因此具有高电压，所以第一电容器C1的相对电极之间的电势差可以具有低电平/可以是低的。

当第八晶体管M8被导通时，第一电源VDD的电压可以被供应至第二输出端子106。因此，在第一时刻t1处，控制节点信号QB[i]不被供应至第二输出端子106。

当第十晶体管M10被导通时，第二电源VSS的电压可以被供应至第一输出端子104。因此，在第一时刻t1期间，发射控制信号EM[i]可以不被供应至发射控制线Ei。

当第四晶体管M4被导通时，被供应至第四输入端子105的前一级的控制节点信号QB[i-1](或控制节点起始信号FQB)可以经由保持导通的第十一晶体管M11被供应至第三节点N3。这里，在第一时刻t1期间，前一级的控制节点信号QB[i-1]可以不被供应至第四输入端子105，以便高电压可以被供应至第三节点N3。当高电压被供应至第三节点N3时，第二晶体管M2和第六晶体管M6可以被关断。此外，高电压可以被供应至第二电容器C2的耦接至第三节点N3的第一电极。因为高电压被供应至第二电容器C2的第二电极，所以第二电容器C2的相对电极之间的电势差可以具有低电平。

当第十三晶体管M13被导通时，第一输入端子101经由保持导通的第十四晶体管M14与第六节点N6电耦接。这里，在第一时刻t1处，前一级的发射控制信号EM[i-1]可以不被供应至第一输入端子101，以便低电压可以被供应至第六节点N6。当低电压被供应至第六节点N6时，第三晶体管M3和第十五晶体管M15可以被导通。

第十五晶体管M15以二极管的形式耦接在第六节点N6和第二节点N2之间。

当第三晶体管M3被导通时，第三输入端子103和第七节点N7可以彼此电耦接。因为在第一时刻t1处第二时钟信号CLK2不被供应至第三输入端子103，所以高电压可以被供应至第七节点N7。因为高电压被供应至第三电容器C3的耦接至第七节点N7的第一电极并且低电压被供应至第三电容器C3的第二电极，所以第三电容器C3的相对电极之间的电势差可以具有高电平。这里，第二节点N2的电压可以通过第三电容器C3的耦接而被维持在比低电平电压小的电压(2步低电压)处。

在第二时刻t2处，第一时钟信号CLK1至第二输入端子102的供应可以被中断。当第一时钟信号CLK1的供应被中断时，第一晶体管M1、第四晶体管M4、第五晶体管M5和第十三晶体管M13可以被关断。这里，第一节点N1和第二节点N2可以由第一电容器C1和第三电容器C3维持前一周期的电压。因为第一节点N1保持在高电压状态，所以第九晶体管M9可以保持关断。因为第二节点N2保持在低电压状态，所以第三晶体管M3、第八晶体管M8和第十晶体管M10可以保持导通。

在第二时刻t2处，第二时钟信号CLK2可以被供应至第三输入端子103。当第二时钟信号CLK2被供应至第三输入端子103时，第七晶体管M7可以被导通。

当第七晶体管M7被导通时，第一节点N1和第五节点N5可以彼此电耦接。由此，第五节点N5可以保持在高电压状态，并且第二电容器C2的相对电极之间的电势差可以被维持在低电平处。

在第二时刻t2处，低电平第二时钟信号CLK2可以被供应至第七节点N7。因此，低电平电压被供应至第七节点N7。这里，第六节点N6的电压可以被以二极管形式连接的第十五晶体管M15设定为比低电压小的电压(两步低电压)，并且第三电容器C3的相对电极之间的电势差可以被维持在高电平处。

因而，当发射控制信号EM[i]不被供应至发射控制线Ei时，第二电容器C2和第三电容器C3中的每一个的相对电极之间的电势差可以被稳定地维持。因此，可以防止电容器C2和第三电容器C3充电或放电(例如可以具有减小的电容器C2和第三电容器C3的充电或放电程度)，并且可以因此减小功耗。

在第三时刻t3处，前一级的发射控制信号EM[i-1]可以被供应至第一输入端子101。第一时钟信号CLK1可以被供应至第二输入端子102。前一级的控制节点信号QB[i-1]可以被供应至第四输入端子105。当第一时钟信号CLK1被供应至第二输入端子102时，第一晶体管M1、第四晶体管M4、第五晶体管M5和第十三晶体管M13可以被导通。

当第五晶体管M5被导通时，第一电源VDD的电压可以被供应至第五节点N5。由此，高电压可以被供应至第二电容器C2的第二电极。

当第一晶体管M1被导通时，第一输入端子101、第四节点N4和第二节点N2可以彼此电耦接。随后，第四节点N4和第二节点N2可以由被供应至第一输入端子101的前一级的发射控制信号EM[i-1]设定为高电压。当第四节点N4和第二节点N2被设定为高电压时，第八晶体管M8和第十晶体管M10可以被关断。

当第四晶体管M4被导通时，第四输入端子105和第三节点N3可以彼此电耦接。随后，第三节点N3可以由被供应至第四输入端子105的前一级的控制节点信号QB[i-1]设定为低电压。当第三节点N3被设定为低电压时，第二晶体管M2和第六晶体管M6可以被导通。此外，低电压可以被供应至第二电容器C2的耦接至第三节点N3的第一电极。因为高电压被供应至第二电容器C2的第二电极，所以第二电容器C2可以充电，并且第二电容器C2的相对电极之间的电势差可以被设定为高电平。

当第二晶体管M2被导通时，第一电源VDD的电压可以被供应至第七节点N7。因此，高电压可以被供应至第三电容器C3的耦接至第七节点N7的第一电极。

当第六晶体管M6被导通时，被供应至第三输入端子103的第二时钟信号CLK2可以被供应至第五节点N5。因为在第三时刻t3处第二时钟信号CLK2不被供应至第三输入端子103，所以高电压可以被供应至第五节点N5。这里，第六晶体管M6的驱动性能可以通过第二电容器C2的耦接而增强。

当第十三晶体管M13被导通时，第一输入端子101经由保持导通的第十四晶体管M14与第六节点N6电耦接。这里，在第三时刻t3处，前一级的发射控制信号EM[i-1]可以被供应至第一输入端子101，以便高电压可以被供应至第六节点N6。当高电压被供应至第六节点N6时，第三晶体管M3和第十五晶体管M15可以被关断。

因为高电压被供应至第三电容器C3的耦接至第六节点N6的第二电极并且高电压被供应至第三电容器C3的第一电极，所以第三电容器C3可以放电，并且第三电容器C3的相对电极之间的电势差可以被设定为低电平。

在第四时刻t4处，第二时钟信号CLK2可以被供应至第三输入端子103。当第二时钟信号CLK2被供应至第三输入端子103时，第七晶体管M7可以被导通。

当第七晶体管M7被导通时，第五节点N5和第一节点N1可以彼此电耦接。这里，被供应至第三输入端子103的低电平第二时钟信号CLK2可以经由保持导通的第六晶体管M6被供应至第五节点N5和第一节点N1。当低电压被供应至第一节点N1时，第九晶体管M9可以被导通。

当第九晶体管M9被导通时，第一电源VDD的电压可以被供应至第一输出端子104。被供应至第一输出端子104的第一电源VDD的电压可以作为发射控制信号EM[i]被供应至第i发射控制线Ei。

因为第一节点N1被设定为低电压，所以控制节点信号QB[i]可以被供应至第二输出端子106。

在第五时刻t5处，第一时钟信号CLK1可以被供应至第二输入端子102。当第一时钟信号CLK1被供应至第二输入端子102时，第一晶体管M1、第四晶体管M4、第五晶体管M5和第十三晶体管M13可以被导通。

当第五晶体管M5被导通时，第一电源VDD的电压可以被供应至第五节点N5。由此，高电压可以被供应至第二电容器C2的第二电极。

当第一晶体管M1被导通时，第一输入端子101、第四节点N4和第二节点N2可以彼此电耦接。随后，第四节点N4和第二节点N2可以由被供应至第一输入端子101的前一级的发射控制信号EM[i-1]保持在高电压状态。

当第四晶体管M4被导通时，第四输入端子105和第三节点N3可以彼此电耦接。随后，第三节点N3可以由被供应至第四输入端子105的前一级的控制节点信号QB[i-1]保持在低电压状态。此外，低电压可以被供应至第二电容器C2的耦接至第三节点N3的第一电极。因为高电压被供应至第二电容器C2的第二电极，所以第二电容器C2可以充电，并且第二电容器C2的相对电极之间的电势差可以被维持在高电平处。

当第二晶体管M2被导通时，第一电源VDD的电压可以被供应至第七节点N7。因此，高电压可以被供应至第三电容器C3的耦接至第七节点N7的第一电极。

当第六晶体管M6被导通时，被供应至第三输入端子103的第二时钟信号CLK2可以被供应至第五节点N5。因为在第五时刻t5处第二时钟信号CLK2不被供应至第三输入端子103，所以高电压可以被供应至第五节点N5。这里，第六晶体管M6的驱动性能可以通过第二电容器C2的耦接而增强。

当第十三晶体管M13被导通时，第一输入端子101经由保持导通的第十四晶体管M14与第六节点N6电耦接。这里，在第三时刻t3处，前一级的发射控制信号EM[i-1]可以被供应至第一输入端子101，以便高电压可以被供应至第六节点N6。当高电压被供应至第六节点N6时，第三晶体管M3和第十五晶体管M15可以被关断。

因为高电压被供应至第三电容器C3的耦接至第六节点N6的第二电极并且高电压被供应至第三电容器C3的第一电极，所以第三电容器C3可以放电，并且第三电容器C3的相对电极之间的电势差可以被维持在低电平处。

在第六时刻t6处的操作与在第四时刻t4处的操作相同；因此，将省略其重复详细描述。在第六时刻t6期间，发射控制信号EM[i]可以保持在供应状态。

在第七时刻t7之后的操作与在第一时刻t1和第二时刻t2处的操作相同。在第七时刻t7之后，前一级的发射控制信号EM[i-1](或起始信号FLM)和前一级的控制节点信号QB[i-1](或控制节点起始信号FQB)的供应被中断。因此，发射控制信号EM[i]可以不被输出。当在第七时刻t7之后发射控制信号EM[i]不被供应时，如在关于第一时刻t1和第二时刻t2的操作的描述中所示出的，第二电容器C2的相对电极之间的电势差可以被维持在低电平处，并且第三电容器C3的相对电极之间的电势差可以被维持在高电平处。

换言之，在本公开中，当发射控制信号EM[i]被禁用时，第二电容器C2和第三电容器C3可以既不充电也不放电。因此，可以减小显示设备的功耗。

图10是图示根据本公开的第六实施例的图2中所图示的级的电路图。在图10中，相同的附图标记用于表示与图8的部件相同的部件，并且将省略其重复详细描述。

参照图10，根据本公开的第六实施例的级400-5可以包括输入单元410-5、输出单元420、第一信号处理单元430-5、第二信号处理单元440、第三信号处理单元450-4以及第一稳定化单元至第三稳定化单元461、462和463。

输入单元410-5可以响应于被供应至第一输入端子101和第二输入端子102的信号而控制第三节点N3和第四节点N4的电压。为此，输入单元410-5可以包括第一晶体管M1、第四晶体管M4、第十三晶体管M13、第十六晶体管M16和第十七晶体管M17。

第一晶体管M1耦接在第一输入端子101和第四节点N4之间。第一晶体管M1的栅电极耦接至第二输入端子102。当第一时钟信号CLK1被供应至第二输入端子102时，第一晶体管M1可以被导通以将第一输入端子101与第四节点N4电耦接。

第四晶体管M4的第一电极耦接至第八节点N8，并且第四晶体管M4的第二电极经由第十一晶体管M11耦接至第三节点N3。第四晶体管M4的栅电极耦接至第二输入端子102。当第一时钟信号CLK1被供应至第二输入端子102时，第四晶体管M4可以被导通以将第八节点N8与第三节点N3电耦接。

第十三晶体管M13的第一电极耦接至第一输入端子101，并且第十三晶体管M13的第二电极经由第十四晶体管M14耦接至第六节点N6。第十三晶体管M13的栅电极耦接至第二输入端子102。当第一时钟信号CLK1被供应至第二输入端子102时，第十三晶体管M13可以被导通以将第一输入端子101与第六节点N6电耦接。

第十六晶体管M16耦接在第一电源VDD和第八节点N8之间。第十六晶体管M16的栅电极耦接至第一输入端子101。第十六晶体管M16可以由P型晶体管形成。当低电压被供应至第一输入端子101时，第十六晶体管M16可以被导通，以便高电压可以被供应至第八节点N8。

第十七晶体管M17耦接在第八节点N8和第二电源VSS之间。第十七晶体管M17的栅电极耦接至第一输入端子101。第十七晶体管M17可以由N型晶体管形成。当高电压被供应至第一输入端子101时，第十七晶体管M17可以被导通，以便低电压可以被供应至第八节点N8。

第一信号处理单元430-5可以响应于第四节点N4的电压而控制第一节点N1的电压。第一信号处理单元430-5可以响应于第四节点N4的电压而将第一电源VDD的电压供应至第一节点N1。为此，第一信号处理单元430-5可以包括第八晶体管M8和第一电容器C1。

第八晶体管M8耦接在第一电源VDD和第一节点N1之间。第八晶体管M8的栅电极可以耦接至第四节点N4。第八晶体管M8可以取决于第四节点N4的电压而被导通或被关断。

第一电容器C1耦接在第一电源VDD和第一节点N1之间。第一电容器C1可以充入要被施加至第一节点N1的电压。此外，第一电容器C1可以稳定地维持第一节点N1的电压。

在本公开的第六实施例中，前一级的发射控制信号EM[i-1]可以使用形成为反相器的第十六晶体管M16和第十七晶体管M17反相，并且随后可以被供应至第三节点N3。在此情况下，除了前一级的控制节点信号QB[i-1]被前一级的发射控制信号EM[i-1]替代之外，根据第六实施例的级400-5具有与图8的配置相同的配置。因此，将省略操作的过程的详细描述。

图11是图示根据本公开的第七实施例的图2中所图示的级的电路图。在图11中，相同的附图标记用于表示与图8的部件相同的部件，并且将省略其重复详细描述。

参照图11，根据本公开的第七实施例的级400-6可以包括输入单元410-4、输出单元420、第一信号处理单元430、第二信号处理单元440以及第三信号处理单元450-4。

除了省略第一稳定化单元至第三稳定化单元461、462和463之外，根据第七实施例的级400-6具有与图8的配置相同的配置。因此，将省略操作的过程的详细描述。

图12是图示根据本公开的第八实施例的图2中所图示的级的电路图。在图12中，相同的附图标记用于表示与图8的部件相同的部件，并且将省略其重复详细描述。

参照图12，根据本公开的第八实施例的级400-7可以包括输入单元410-4、输出单元420、第一信号处理单元430、第二信号处理单元440-7、第三信号处理单元450-4以及第一稳定化单元至第三稳定化单元461、462和463。

第二信号处理单元440-7耦接至第三节点N3，并且可以响应于输入至第三输入端子103的信号而控制第一节点N1的电压。为此，第二信号处理单元440-7可以包括第七晶体管M7、第六晶体管M6、第五晶体管M5和第二电容器C2。

第二电容器C2的第一端子耦接至第三节点N3，并且第二电容器C2的第二端子耦接至第五节点N5。

第七晶体管M7耦接在第五节点N5和第一节点N1之间。第七晶体管M7的栅电极耦接至第三输入端子103。当第二时钟信号CLK2被供应至第三输入端子103时，第七晶体管M7可以被导通以将第五节点N5与第一节点N1电耦接。

第六晶体管M6耦接在第五节点N5和第三输入端子103之间。第六晶体管M6的栅电极耦接至第三节点N3。第六晶体管M6可以取决于第三节点N3的电压而被导通或被关断。

第五晶体管M5耦接在第三输入端子103和第五节点N5之间。第五晶体管M5的栅电极耦接至第二输入端子102。第五晶体管M5可以响应于被供应至第二输入端子102的第一时钟信号CLK1而被导通或被关断。

除了第二信号处理单元440-7的第五晶体管M5耦接至第三输入端子103而不是第一电源VDD之外，根据第八实施例的级400-7具有与图8的配置相同的配置。因此，将省略操作的过程的详细描述。

在参照图3至图12描述的实施例中的每一个实施例中，级可以由相同的电路形成。然而，在本公开的一些实施例中，级可以由不同的电路形成。下文中，将参照图13和图14更详细地描述这些实施例。

图13是图示根据本公开的包括由不同电路形成的级的结构的第一实施例的电路图。为了解释，图13仅图示第一级401和第二级402。

参照图13，第一级401可以包括输入单元411、输出单元421、第一信号处理单元431、第二信号处理单元441以及第三信号处理单元451。

输出单元421可以取决于第一节点N1和第二节点N2的电压而将第一电源VDD或第二电源VSS的电压供应至第一输出端子104。为此，输出单元421可以包括第九晶体管T9和第十晶体管T10。

第九晶体管T9耦接在第一电源VDD和第一输出端子104之间。第九晶体管T9的栅电极耦接至第一节点N1。第九晶体管T9可以取决于第一节点N1的电压而被导通或被关断。这里，当第九晶体管T9被导通时被供应至第一输出端子104的第一电源VDD的电压可以用作第一发射控制线E1的发射控制信号。

第十晶体管T10耦接在第一输出端子104和第二电源VSS之间。第十晶体管T10的栅电极耦接至第二节点N2。第十晶体管T10可以取决于第二节点N2的电压而被导通或被关断。

输入单元411可以响应于被供应至第一输入端子101和第二输入端子102的信号而控制第三节点N3和第二节点N2的电压。为此，输入单元411可以包括第一晶体管T1、第二晶体管T2和第三晶体管T3。

第一晶体管T1耦接在第一输入端子101和第二节点N2之间。第一晶体管T1的栅电极耦接至第二输入端子102。当第一时钟信号CLK1被供应至第二输入端子102时，第一晶体管T1可以被导通以将第一输入端子101与第二节点N2电耦接。

第二晶体管T2耦接在第三节点N3和第二输入端子102之间。第二晶体管T2的栅电极耦接至第二节点N2。当第一时钟信号CLK1被供应至第二输入端子102时，第一晶体管T1可以被导通以将第一输入端子101与第二晶体管T2的栅电极电耦接。

第三晶体管T3耦接在第三节点N3和第二电源VSS之间。第三晶体管T3的栅电极耦接至第二输入端子102。当第一时钟信号CLK1被供应至第二输入端子102时，第三晶体管T3可以被导通，以便第二电源VSS的电压可以被供应至第三节点N3。

第一信号处理单元431可以响应于第二节点N2的电压而控制第一节点N1的电压。为此，第一信号处理单元431可以包括第八晶体管T8和第三电容器C3。

第八晶体管T8耦接在第一电源VDD和第一节点N1之间。第八晶体管T8的栅电极耦接至第二节点N2。第八晶体管T8可以取决于第二节点N2的电压而被导通或被关断。这里，当第八晶体管T8被导通时被供应至第二输出端子106的第一电源VDD的电压可以作为控制节点信号QB被供应至第二级402的第四输入端子105。

第三电容器C3耦接在第一电源VDD和第一节点N1之间。第三电容器C3可以充入要被施加至第一节点N1的电压。此外，第三电容器C3可以稳定地维持第一节点N1的电压。

第二信号处理单元441耦接至第三节点N3，并且可以响应于输入至第三输入端子103的信号而控制第一节点N1的电压。为此，第二信号处理单元441可以包括第六晶体管T6、第七晶体管T7、第一电容器C1和第二电容器C2。

第一电容器C1耦接在第二节点N2和第三输入端子103之间。第一电容器C1可以充入要被施加至第二节点N2的电压。第一电容器C1响应于被供应至第三输入端子103的第二时钟信号CLK2而控制第二节点N2的电压。

第二电容器C2的第一端子耦接至第三节点N3，并且第二电容器C2的第二端子耦接至第七晶体管T7。

第六晶体管T6耦接在第二电容器C2的第二端子和第三输入端子103之间。第六晶体管T6的栅电极耦接至第三节点N3。第六晶体管T6可以取决于第三节点N3的电压而被导通或被关断。

第七晶体管T7耦接在第二电容器C2的第二端子和第一节点N1之间。第七晶体管T7的栅电极耦接至第三输入端子103。当第二时钟信号CLK2被供应至第三输入端子103时，第七晶体管T7可以被导通以将第二电容器C2的第二端子与第一节点N1电耦接。

第三信号处理单元451可以响应于第三节点N3的电压和输入至第三输入端子103的信号而控制第二节点N2的电压。为此，第三信号处理单元451可以包括第四晶体管T4和第五晶体管T5。

第四晶体管T4和第五晶体管T5串联耦接在第一电源VDD和第二节点N2之间。第四晶体管T4的栅电极耦接至第三输入端子103。当第二时钟信号CLK2被供应至第三输入端子103时，第四晶体管T4可以被导通。第五晶体管T5的栅电极耦接至第三节点N3。第五晶体管T5可以取决于第三节点N3的电压而被导通或被关断。

在其他实施例中，第一级401可以进一步包括已经参照图3至图7描述的第一稳定化单元461和第二稳定化单元462。

第二级402可以具有与第一级401的配置不同的配置，并且可以由根据参照图3至图12描述的实施例的电路中的任意一个形成。

尽管图13中第二级402已经被图示为具有根据图3的实施例的配置，但是这仅是为了说明的目的，并且本公开不限于此。

图14是图示根据本公开的包括由不同电路形成的级的结构的第二实施例的电路图。为了解释，图14仅图示第一级401-1和第二级402。在图14中，相同的附图标记用于表示与图13的部件相同的部件，并且将省略其重复详细描述。

参照图14，第一级401-1可以包括输入单元411、输出单元421、第一信号处理单元431、第二信号处理单元441-1以及第三信号处理单元451-1。

第二信号处理单元441-1耦接至第三节点N3，并且可以响应于输入至第三输入端子103的信号而控制第一节点N1的电压。为此，第二信号处理单元441-1可以包括第六晶体管T6、第七晶体管T7和第二电容器C2。

第二电容器C2的第一端子耦接至第三节点N3，并且第二电容器C2的第二端子耦接至第七晶体管T7。

第六晶体管T6耦接在第二电容器C2的第二端子和第三输入端子103之间。第六晶体管T6的栅电极耦接至第三节点N3。第六晶体管T6可以取决于第三节点N3的电压而被导通或被关断。

第七晶体管T7耦接在第二电容器C2的第二端子和第一节点N1之间。第七晶体管T7的栅电极耦接至第三输入端子103。当第二时钟信号CLK2被供应至第三输入端子103时，第七晶体管T7可以被导通以将第二电容器C2的第二端子与第一节点N1电耦接。

第三信号处理单元451-1可以响应于第三节点N3的电压和输入至第三输入端子103的信号而控制第二节点N2的电压。为此，第三信号处理单元451-1可以包括第四晶体管T4、第五晶体管T5和第一电容器C1。

第四晶体管T4和第五晶体管T5串联耦接在第一电源VDD和第三输入端子103之间。第五晶体管T5的栅电极耦接至第三节点N3。第五晶体管T5可以取决于第三节点N3的电压而被导通或被关断。

第四晶体管T4的栅电极耦接至第三输入端子103。当第二时钟信号CLK2被供应至第三输入端子103时，第四晶体管T4可以被导通。

第一电容器C1耦接在第四晶体管T4和第五晶体管T5之间的公共节点和第二节点N2之间。

第二级402可以具有与第一级401-1的配置不同的配置，并且可以由根据参照图3至图12描述的实施例的电路中的任意一个形成。

尽管在图14中第二级402已经被图示为具有根据图3的实施例的配置，但是这仅是为了说明的目的，并且本公开不限于此。

在根据本公开的实施例的级以及具有该级的发射控制驱动器中，当发射控制信号被维持在低电压处时，可以防止级中提供的电容器的充电或放电，从而可以减小显示设备的功耗。

此外，在根据本公开的实施例的级以及具有该级的发射控制驱动器中，在其中发射控制信号被供应的周期期间，某一节点的电压保持恒定。由此，可以确保驱动可靠性。

本领域技术人员将理解，可以以不同的具体形式实施本公开而不改变技术理念或必要特性。因此，应该理解，示例性实施例仅是为了说明的目的，并且不限制本发明的界限。意在由所附权利要求以及各种修改、添加和替换来限定本公开的界限，各种修改、添加和替换可以从所附权利要求的含义、范围和等价构思导出，落入本公开的界限内。

Claims (23)

1.一种级，包括：

输出单元，所述输出单元被配置为取决于第一节点的电压和第二节点的电压而将第一电源的电压或第二电源的电压供应至第一输出端子；

输入单元，所述输入单元被配置为响应于被供应至第一输入端子、第二输入端子和第四输入端子的信号而控制所述第二节点的所述电压和第三节点的电压；

第一信号处理单元，所述第一信号处理单元被配置为响应于所述第二节点的所述电压而控制所述第一节点的所述电压，并且被配置为将与所述第一节点的所述电压相对应的电压供应至第二输出端子；

第二信号处理单元，所述第二信号处理单元包括耦接在所述第三节点和第五节点之间的第二电容器，所述第二信号处理单元被配置为响应于被供应至所述第二输入端子的所述信号和被供应至第三输入端子的信号而控制所述第一节点的所述电压，并且被配置为响应于被供应至所述第二输入端子的所述信号和所述第一电源的所述电压而控制所述第二电容器的相对端子之间的电势差；以及

第三信号处理单元，所述第三信号处理单元被配置为响应于所述第一电源的所述电压和被供应至所述第四输入端子的所述信号而控制所述第二节点的所述电压。

2.根据权利要求1所述的级，其中，被供应至所述第一输入端子的所述信号包括起始信号或者从前一级的所述第一输出端子输出的信号，

其中，被供应至所述第四输入端子的所述信号包括控制节点起始信号或者从所述前一级的所述第二输出端子输出的信号，并且

其中，从所述前一级的所述第一输出端子输出的所述信号或者所述起始信号与包括被供应至所述第二输入端子的所述信号的第一时钟信号重叠至少一次。

3.根据权利要求2所述的级，其中，从所述前一级的所述第二输出端子输出的所述信号或者所述控制节点起始信号具有与从所述前一级的所述第一输出端子输出的所述信号或者所述起始信号的相位反相的相位。

4.根据权利要求1所述的级，其中，所述输入单元包括：

第一晶体管，所述第一晶体管耦接在所述第一输入端子和所述第二节点之间，并且包括耦接至所述第二输入端子的栅电极；以及

第四晶体管，所述第四晶体管耦接在所述第四输入端子和所述第三节点之间，并且包括耦接至所述第二输入端子的栅电极。

5.根据权利要求1所述的级，其中，所述输出单元包括：

第九晶体管，所述第九晶体管耦接在所述第一电源和所述第一输出端子之间，并且包括耦接至所述第一节点的栅电极；以及

第十晶体管，所述第十晶体管耦接在所述第一输出端子和所述第二电源之间，并且包括耦接至所述第二节点的栅电极。

6.根据权利要求1所述的级，其中，所述第一信号处理单元包括：

第八晶体管，所述第八晶体管耦接在所述第一电源和所述第一节点之间，并且包括耦接至所述第二节点的栅电极；以及

第一电容器，所述第一电容器耦接在所述第一电源和所述第一节点之间。

7.根据权利要求1所述的级，其中，所述第二信号处理单元包括：

第五晶体管，所述第五晶体管耦接在所述第一电源和所述第五节点之间，并且包括耦接至所述第二输入端子的栅电极；

第六晶体管，所述第六晶体管耦接在所述第五节点和所述第三输入端子之间，并且包括耦接至所述第三节点的栅电极；以及

第七晶体管，所述第七晶体管耦接在所述第五节点和所述第一节点之间，并且包括耦接至所述第三输入端子的栅电极，并且

其中，当所述第二电源的所述电压被供应至所述第一输出端子时，所述第二电容器的所述相对端子之间的所述电势差保持恒定。

8.根据权利要求1所述的级，其中，所述第三信号处理单元包括：

第二晶体管，所述第二晶体管耦接在所述第一电源和第七节点之间，并且包括耦接至所述第三节点的栅电极；

第三晶体管，所述第三晶体管耦接在所述第七节点和所述第三输入端子之间，并且包括耦接至所述第二节点的栅电极；以及

第三电容器，所述第三电容器耦接在所述第七节点和所述第二节点之间。

9.根据权利要求1所述的级，进一步包括：

第一稳定化单元，所述第一稳定化单元耦接在所述第二信号处理单元和所述第三信号处理单元之间，并且被配置为控制所述第三节点的电压降宽度；以及

第二稳定化单元，所述第二稳定化单元耦接在所述第二节点和耦接至所述第一输入端子的第四节点之间，所述第二稳定化单元被配置为控制所述第二节点的电压降宽度。

10.根据权利要求1所述的级，其中，所述输入单元包括：

第一晶体管，所述第一晶体管耦接在所述第一输入端子和所述第二节点之间，并且包括耦接至所述第二输入端子的栅电极；

第四晶体管，所述第四晶体管耦接在第八节点和所述第三节点之间；

第十六晶体管，所述第十六晶体管耦接在所述第一电源和所述第八节点之间，并且包括耦接至所述第一输入端子的栅电极；以及

第十七晶体管，所述第十七晶体管耦接在所述第八节点和所述第二电源之间，并且包括耦接至所述第一输入端子的栅电极，并且

其中，所述第四输入端子耦接至所述第一输入端子。

11.根据权利要求1所述的级，其中，所述第二信号处理单元包括：

第五晶体管，所述第五晶体管耦接在所述第三输入端子和所述第五节点之间，并且包括耦接至所述第二输入端子的栅电极；

第六晶体管，所述第六晶体管耦接在所述第五节点和所述第三输入端子之间，并且包括耦接至所述第三节点的栅电极；以及

第七晶体管，所述第七晶体管耦接在所述第五节点和所述第一节点之间，并且包括耦接至所述第三输入端子的栅电极。

12.根据权利要求1所述的级，其中，所述第三信号处理单元包括耦接在第六节点和第七节点之间的第三电容器，并且被配置为响应于所述第一电源的所述电压以及被供应至所述第一输入端子、所述第二输入端子和所述第四输入端子的所述信号而控制所述第三电容器的相对端子之间的电势差。

13.根据权利要求12所述的级，其中，所述第三信号处理单元进一步包括：

第二晶体管，所述第二晶体管耦接在所述第一电源和所述第七节点之间，并且包括耦接至所述第三节点的栅电极；

第三晶体管，所述第三晶体管耦接在所述第七节点和所述第三输入端子之间，并且包括耦接至所述第六节点的栅电极；以及

第十五晶体管，所述第十五晶体管耦接在所述第六节点和所述第二节点之间，并且包括耦接至所述第六节点的栅电极。

14.根据权利要求13所述的级，其中，所述输入单元包括：

第一晶体管，所述第一晶体管耦接在所述第一输入端子和所述第二节点之间，并且包括耦接至所述第二输入端子的栅电极；

第四晶体管，所述第四晶体管耦接在所述第四输入端子和所述第三节点之间，并且包括耦接至所述第二输入端子的栅电极；以及

第十三晶体管，所述第十三晶体管耦接在所述第一输入端子和所述第六节点之间，并且包括耦接至所述第二输入端子的栅电极，并且

其中，当所述第二电源的所述电压被供应至所述第一输出端子时，所述第三电容器的所述相对端子之间的所述电势差保持恒定。

15.根据权利要求14所述的级，进一步包括：

第一稳定化单元，所述第一稳定化单元耦接在所述第二信号处理单元和所述第三信号处理单元之间，并且被配置为控制所述第三节点的电压降宽度；

第二稳定化单元，所述第二稳定化单元耦接在所述第二节点和耦接至所述第一输入端子的第四节点之间，并且被配置为控制所述第四节点的电压降宽度；以及

第三稳定化单元，所述第三稳定化单元耦接在所述输入单元和所述第三信号处理单元之间，并且被配置为控制所述第六节点的电压降宽度。

16.根据权利要求13所述的级，其中，所述输入单元包括：

第一晶体管，所述第一晶体管耦接在所述第一输入端子和所述第二节点之间，并且包括耦接至所述第二输入端子的栅电极；

第四晶体管，所述第四晶体管耦接在第八节点和所述第三节点之间；

第十三晶体管，所述第十三晶体管耦接在所述第一输入端子和所述第六节点之间，并且包括耦接至所述第二输入端子的栅电极；

第十六晶体管，所述第十六晶体管耦接在所述第一电源和所述第八节点之间，并且包括耦接至所述第一输入端子的栅电极；以及

第十七晶体管，所述第十七晶体管耦接在所述第八节点和所述第二电源之间，并且包括耦接至所述第一输入端子的栅电极，并且

其中，所述第四输入端子耦接至所述第一输入端子。

17.一种发射控制驱动器，包括多个级以将发射信号供应至发射控制线，所述多个级中的每一个级包括：

输出单元，所述输出单元被配置为取决于第一节点和第二节点的电压而将第一电源或第二电源的电压供应至第一输出端子；

输入单元，所述输入单元被配置为响应于被供应至第一输入端子、第二输入端子和第四输入端子的信号而控制所述第二节点的所述电压和第三节点的电压；

第一信号处理单元，所述第一信号处理单元被配置为响应于所述第二节点的所述电压而控制所述第一节点的所述电压，并且被配置为将与所述第一节点的所述电压相对应的电压供应至第二输出端子；

第二信号处理单元，所述第二信号处理单元包括耦接在所述第三节点和第五节点之间的第二电容器，所述第二信号处理单元被配置为响应于被供应至所述第二输入端子的所述信号和被供应至第三输入端子的信号而控制所述第一节点的所述电压，并且被配置为响应于被供应至所述第二输入端子的所述信号和所述第一电源的所述电压而控制所述第二电容器的相对端子之间的电势差；以及

第三信号处理单元，所述第三信号处理单元被配置为响应于被供应至所述第一输入端子的所述信号和被供应至所述第四输入端子的所述信号而控制所述第二节点的所述电压。

18.根据权利要求17所述的发射控制驱动器，其中，所述多个级中的第一级包括：

第一个输出单元，所述第一个输出单元被配置为取决于第一个第一节点和第一个第二节点的电压而将所述第一电源或所述第二电源的所述电压供应至第一个第一输出端子；

第一个输入单元，所述第一个输入单元被配置为响应于被供应至第一个第一输入端子的信号和被供应至第一个第二输入端子的信号而控制所述第一个第二节点的所述电压和第一个第三节点的电压；

第一个第一信号处理单元，所述第一个第一信号处理单元被配置为响应于所述第一个第二节点的所述电压而控制所述第一个第一节点的所述电压，并且被配置为将与所述第一个第一节点相对应的电压供应至第一个第二输出端子；

第一个第二信号处理单元，所述第一个第二信号处理单元耦接至所述第一个第三节点，并且被配置为响应于被供应至所述第一个第二输入端子的所述信号和被供应至第一个第三输入端子的信号而控制所述第一个第一节点的所述电压；以及

第一个第三信号处理单元，所述第一个第三信号处理单元被配置为响应于被供应至所述第一个第一输入端子的所述信号而控制所述第一个第二节点的所述电压。

19.根据权利要求18所述的发射控制驱动器，其中，从所述第一个第二输出端子输出的信号被供应至第二级的所述第四输入端子，

其中，所述第一输入端子被供应有从前一级的所述第一输出端子输出的信号或者起始信号，

其中，所述第四输入端子被供应有从所述前一级的所述第二输出端子输出的信号或者控制节点起始信号，

其中，从所述前一级的所述第一输出端子输出的所述信号或者所述起始信号与被供应至所述第二输入端子的第一时钟信号重叠至少一次，并且

其中，从所述前一级的所述第二输出端子输出的所述信号或者所述控制节点起始信号包括具有与从所述前一级的所述第一输出端子输出的所述信号或者所述起始信号的相位反相的相位的信号。

20.根据权利要求17所述的发射控制驱动器，其中，当所述第二电源的所述电压被供应至所述第一输出端子时，所述第二电容器的所述相对端子之间的所述电势差保持恒定。

21.根据权利要求17所述的发射控制驱动器，其中，所述第三信号处理单元包括耦接在第六节点和第七节点之间的第三电容器，并且响应于所述第一电源的所述电压以及被供应至所述第一输入端子、所述第二输入端子和所述第四输入端子的所述信号而控制所述第三电容器的相对端子之间的电势差。

22.根据权利要求21所述的发射控制驱动器，其中，所述第三信号处理单元进一步包括：

第二晶体管，所述第二晶体管耦接在所述第一电源和所述第七节点之间，并且包括耦接至所述第三节点的栅电极；

第三晶体管，所述第三晶体管耦接在所述第七节点和所述第三输入端子之间，并且包括耦接至所述第六节点的栅电极；以及

第十五晶体管，所述第十五晶体管耦接在所述第六节点和所述第二节点之间，并且包括耦接至所述第六节点的栅电极。

23.根据权利要求22所述的发射控制驱动器，其中，所述输入单元包括：

第一晶体管，所述第一晶体管耦接在所述第一输入端子和所述第二节点之间，并且包括耦接至所述第二输入端子的栅电极；

第四晶体管，所述第四晶体管耦接在所述第四输入端子和所述第三节点之间，并且包括耦接至所述第二输入端子的栅电极；以及

第十三晶体管，所述第十三晶体管耦接在所述第一输入端子和所述第六节点之间，并且包括耦接至所述第二输入端子的栅电极，并且

其中，当所述第二电源的所述电压被供应至所述第一输出端子时，所述第三电容器的所述相对端子之间的所述电势差保持恒定。

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