CN106920519A - 一种移位寄存器单元和移位寄存器 - Google Patents

Abstract

本发明公开了一种移位寄存器单元和移位寄存器，该移位寄存器单元包括，包括：移位寄存器模块和高压放电模块；其中，移位寄存器模块连接信号输入端、第一复位信号端、第一低电平端、高电平端、第一时钟信号端和第二时钟信号端；所述高压放电模块连接所述移位寄存器模块的输出端、高电平端、信号输入端、第一复位信号端、第二复位信号端、第一低电平端和第二低电平端，本发明中的移位寄存器单元包括与移位寄存器模块串联的高压放电模块，增大了为栅线供电的压差，提高放电速度，减少输出电压信号下降时间，满足现有显示装置高分辨率的要求。

Description

一种移位寄存器单元和移位寄存器

技术领域

本发明涉及显示技术领域，尤指一种移位寄存器单元和移位寄存器。

背景技术

近年来，平板显示器，如薄膜晶体管液晶显示面板(Thin Film Transistor-Liquid Crystal Display，TFT-LCD)和有源矩阵有机发光二极管显示面板(Active MatrixOrganic Light Emitting Diode，AMOLED)，由于具有重量轻，厚度薄以及低功耗等优点，因而被广泛应用于电视、手机等电子产品中。

TFT-LCD或AMOLED显示面板由水平和垂直两个方向的像素矩阵构成，通过驱动电路来驱动显示面板中的各个像素进行显示。驱动电路主要包含栅极驱动电路和数据驱动电路，其中，数据驱动电路用于依据时钟信号定时将输入的数据顺序锁存并将锁存的数据转换成模拟信号后输入到显示面板的数据线，栅极驱动电路通常由移位寄存器实现，移位寄存器将时钟信号转换成开启/关断电压，分别输出到显示面板的各条栅线上。每条栅线通常与一个移位寄存器(即移位寄存器的一级)连接，通过使得各个移位寄存器依序轮流输出开启电压，实现对显示面板中像素的逐行扫描。

移位寄存器包括多个移位寄存器单元，每个移位寄存器单元对应一行像素单元，由多个移位寄存器单元实现对显示装置的像素单元的逐行扫描驱动，以显示图像。每个移位寄存器单元通常由多个晶体管和电容组成，由于现有的移位寄存器单元是直流输出，导致输出端的输出脉冲电压信号延时较大即输出电压信号下降时间较长，一个像素单元还未扫描完毕，就已经开始扫描另外一个像素单元，使得显示图像质量存在问题，无法满足现有显示装置高分辨率的要求。

发明内容

本发明提供一种移位寄存器单元以及移位寄存器，能够降低输出电压信号下降时间，满足显示装置高分辨率的要求。

为了达到本发明目的，本发明提供了一种移位寄存器单元，包括：移位寄存器模块和高压放电模块；

其中，移位寄存器模块连接信号输入端、第一复位信号端、第一低电平端、高电平端、第一时钟信号端和第二时钟信号端；

所述高压放电模块连接所述移位寄存器模块的输出端、高电平端、信号输入端、第一复位信号端、第二复位信号端、第一低电平端和第二低电平端。

进一步地，所述移位寄存器模块，包括：第一输入单元、第一复位单元、第一下拉单元、下拉控制单元和第一输出单元；

所述第一输入单元连接信号输入端、高电平端和第一节点；

所述第一复位单元连接第一复位信号端、所述第一节点和所述第一低电平端；

所述第一下拉单元连接第一节点、第一低电平端、第二节点和所述移位寄存器模块的输出端；

所述下拉控制单元连接第一时钟信号端、第一低电平端、第二节点和信号输入端；

所述第一输出单元连接第二时钟信号端、第一节点和所述移位寄存器模块的输出端。

进一步地，所述第一输入单元包括第一晶体管，所述第一晶体管的栅极连接所述信号输入端，第一极连接高电平端，第二极连接第一节点；

所述第一复位单元包括第二晶体管；所述第二晶体管的栅极连接所述第一复位信号端，第一极连接第一节点，第二极连接第一低电平端；

所述第一下拉单元包括第三晶体管、第四晶体管和第五晶体管；所述第三晶体管的栅极连接第二节点，第一极连接上拉控制点，第二极连接第一低电平端；所述第四晶体管的栅极连接第二节点，第一极连接所述移位寄存器模块的输出端，第二极连接第一低电平端，所述第五晶体管的栅极连接所述移位寄存器模块的输出端，第一极连接第二节点，第二极连接第一低电平端；

所述下拉控制单元包括第六晶体管、第七晶体管、第八晶体管和第九晶体管；所述第六晶体管的栅极和第一极连接第一时钟信号端，第二极连接第八晶体管的第一极；所述第七晶体管的栅极连接第六晶体管的第二极，第一极连接第一时钟信号端，第二极连接第二节点；所述第八晶体管的栅极连接信号输入端，第一极连接第六晶体管的第二极，第二极连接第一低电平端，第九晶体管的栅极连接信号输入端，第一极连接第二节点，第二极连接第一低电平端；

所述第一输出单元包括第十晶体管和第一电容，所述第十晶体管的栅极连接第一节点，第一极连接第二时钟信号端，第二极连接所述移位寄存器模块的输出端；所述第一电容的第一端连接第一节点，第二端连接所述移位寄存器模块的输出端。

进一步地，高压放电模块包括：第二输入单元、第二复位单元、第二下拉单元和第二输出单元；

第二输入单元连接信号输入端、高电平端、移位寄存器模块的输出端和第三节点；用于接收信号输入端的信号，并根据移位寄存器模块的输出端，将第三节点上拉至高电平信号；

第二复位单元连接第三节点、第一复位信号端、第二复位信号端和第一低电平端；用于根据第二复位信号端，将第三节点的信号下拉为低电平信号；

第二下拉单元连接第二复位信号端、第一低电平端、第二低电平端，用于根据第二复位信号端，将移位寄存器单元的输出端下拉为低电平信号；

第二输出单元连接高电平端、第三节点和高压放电输出模块的输出端，用于根据第三节点，使移位寄存器单元的输出端输出高电平信号。

进一步地，所述第二输入单元包括：第十一晶体管和第二电容；

其中，第十一晶体管的栅极连接信号输入端，第一极连接高电平端，第二极连接第三节点；第二电容的第一端与移位寄存器模块的输出端连接，第二端与第三节点连接。

进一步地，第二复位单元包括：第十二晶体管、第十三晶体管和第十四晶体管；

其中，第十二晶体管的栅极连接第二复位信号端，第一极连接第三节点，第二极连接第一低电平端；第十三晶体管的栅极连接第一复位信号端，第一极连接第三节点，第二极连接第一低电平端；第十四晶体管的栅极连接第二节点，第一极连接第三节点，第二极连接第一低电平端。

进一步地，第二下拉单元包括：第十六晶体管、第十七晶体管和第十八晶体管；

其中，第十六晶体管的栅极连接第二复位信号端连接，第一极连接高压放电输出模块的输出端，第二极连接第一低电平端；所述第十七晶体管的栅极连接第二节点，第一极连接所述移位寄存器单元的输出端，第二极连接第二低电平端；第十八晶体管的栅极连接第一复位信号端，第一极连接高移位寄存器单元的输出端，第二极连接第二低电平端。

进一步地，第二输出单元包括：第十五晶体管；

其中，第十五晶体管的栅极连接第三节点，第一极连接高电平端，第二极连接移位寄存器单元的输出端。

进一步地，第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管均为N型晶体管或P型晶体管。

另外，本发明还提供一种移位寄存器，包括移位寄存器单元；

除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输入端连接与其相邻上一级移位寄存器单元的本级输出端；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的本级输出端连接与其相邻的上一级移位寄存器单元的复位信号端。

本发明提供一种移位寄存器单元和移位寄存器，该移位寄存器单元包括，包括：移位寄存器模块和高压放电模块；其中，移位寄存器模块连接信号输入端、第一复位信号端、第一低电平端、高电平端、第一时钟信号端和第二时钟信号端；所述高压放电模块连接所述移位寄存器模块的输出端、高电平端、信号输入端、第一复位信号端、第二复位信号端、第一低电平端和第二低电平端，与现有技术中只包括移位寄存器模块相比，本发明中的移位寄存器单元包括与移位寄存器模块串联的高压放电模块，增大了为栅线供电的压差，提高放电速度，减少输出电压信号下降时间，满足现有显示装置高分辨率的要求。

附图说明

附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。

图1为本发明实施例提供的移动寄存器单元的结构示意图；

图2为本发明实施例提供的移动寄存器模块的等效电路图；

图3为本发明实施例提供的高压放电模块的等效电路图；

图4为本发明实施例提供的移位寄存器模块输出的等效电路图；

图5为本发明实施例提供的移动寄存器单元的等效电路图；

图6为本发明实施例提供的移位寄存器单元的工作时序图；

图7为本发明实施例提供的移动寄存器的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

实施例一

图1为本发明实施例提供的移位寄存器单元的结构示意图，如图1所示，本发明实施例提供的移位寄存器单元包括：移位寄存器模块和高压放电模块。

其中，移位寄存器模块连接信号输入端INPUT、第一复位信号端TRST、第一低电平端VSS、高电平端VDD、第一时钟信号端CLKB和第二时钟信号端CLK。高压放电模块连接所述移位寄存器模块的输出端OUTC、高电平端VDD、信号输入端INPUT、第一复位信号端TRST、第二复位信号端RST、第一低电平端VSS和第二低电平端VGL。

需要说明的是，移位寄存器单元的输出端即为高压放电模块的输出端。

具体的，移位寄存器模块用于实现基本的移位寄存器功能，而高压放电模块，用于增加为栅线供电的压差，提高放电速度，降低输出电压下降时间。其中，在本发明实施例中，为栅线供电的压差高于VDD-VSS，高于现有技术中的为栅线供电的压差。

其中，信号输入端INPUT输入的信号为一个激活脉冲信号，高电平端VDD一直为高电平，第一低电平端VSS和第二低电平端VGL一直为低电平，且第一低电平端VSS的信号比第二低电平端VGL的信号更低。第一信号复位端TRST有两个作用，第一是给最后一行移位寄存器单元复位，最后一行没有后续单元提供RST信号，所以单独设置TRST给最后一行复位。第二是在最后一行复位的同时，给所有行的移位寄存器单元复位，清零，提高电路稳定性的；相当于每一帧的初始化信号，即第一信号复位端是在每一帧结束，同时将移位寄存器中的所有移位寄存器单元中的第一节点拉低，即每帧进行一次初始化，能够提高移位寄存器的可靠性，TRST只在最后一行移位寄存器单元复位的时候为高电平。第二信号复位端RST是用于下一个移位寄存器单元给上一个寄存器单元进行复位。

具体的，第一时钟信号端CLKB的信号与所述第二时钟信号端CLK的信号互为反相信号。需要说明的是，第二时钟信号端CLK的信号与第一时钟信号端CLKB的信号具有180度相位差，并且优选的第一时钟信号端CLKB的信号和第二时钟信号端CLK的信号均在各自的工作周期内一半时间输出高电平，另一半时间输出低电平。

本发明实施例提供的移位寄存器单元包括，包括：移位寄存器模块和高压放电模块；其中，移位寄存器模块连接信号输入端、第一复位信号端、第一低电平端、高电平端、第一时钟信号端和第二时钟信号端；所述高压放电模块连接所述移位寄存器模块的输出端、高电平端、信号输入端、第一复位信号端、第二复位信号端、第一低电平端和第二低电平端，与现有技术中只包括移位寄存器模块相比，本发明中的移位寄存器单元包括与移位寄存器模块串联的高压放电模块，增大了为栅线供电的压差，提高放电速度，减少输出电压信号下降时间，满足现有显示装置高分辨率的要求。

图2为本发明实施例提供的移动寄存器模块的等效电路图，图3为本发明实施例提供的高压放电模块的等效电路图，参考图2和图3，下面将详细说明实施例一中的移位寄存器模块和高压放电模块的具体结构。

所述移位寄存器模块，包括：第一输入单元P1、第一复位单元P2、第一下拉单元P3、下拉控制单元P4和第一输出单元P5。

其中，第一输入单元P1连接信号输入端INPUT、高电平端VDD和第一节点PU1；第一输入单元P1用于接收信号输入端INPUT的输入信号，将所述信号输入端的信号传输至第一节点PU1。

具体的，上述第一输入单元P1包括第一晶体管M1，其中，第一晶体管M1的栅极连接信号输入端INPUT，第一极连接高电平端VDD，第二极连接第一节点PU1。

第一复位单元P2连接第一复位信号端TRST、第一节点PU1和第一低电平端VSS；第一复位单元P2用于将第一节点PU1的信号下拉为低电平信号。

具体的，第一复位单元P2包括第二晶体管M2；其中，第二晶体管M2的栅极连接所述第一复位信号端TRST，第一极连接第一节点PU1，第二极连接第一低电平端VSS。

第一下拉单元P3连接第一节点PU1、第一低电平端VSS、第二节点PD和所述移位寄存器模块的输出端OUTC；第一下拉单元P3用于根据所述第二节点PD的信号，将所述第一节点PU1和移位寄存器模块的输出端OUTC信号下拉为低电平信号。

具体的，第一下拉单元P3包括第三晶体管M3、第四晶体管M4和第五晶体管M5；其中，第三晶体管M3的栅极连接第二节点PD，第一极连接上拉控制点PU，第二极连接第一低电平端VSS；所述第四晶体管M4的栅极连接第二节点PD，第一极连接所述移位寄存器模块的输出端OUTC，第二极连接第一低电平端VSS，所述第五晶体管M5的栅极连接移位寄存器模块的输出端OUTC，第一极连接第二节点PD，第二极连接第一低电平端VSS。

下拉控制单元P4连接第一时钟信号端CLKB、第一低电平端VSS、第二节点PD和信号输入端INPUT，下拉控制单元P4用于根据第一时钟信号端的信号，将第二节点PD的信号拉高，将第二节点PU和移位寄存器单元的输出端OUTC的信号下拉为低电平信号。

具体的，上述下拉控制单元P4包括第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9；第六晶体管M6的栅极和第一极连接第一时钟信号端CLKB，第二极连接第八晶体管M8的第一极；所述第七晶体管的栅极连接第六晶体管的第二极，第一极连接第一时钟信号端CLKB，第二极连接第二节点PD；所述第八晶体管M8的栅极连接信号输入端INPUT，第一极连接第六晶体管M6的第二极，第二极连接第一低电平端VSS，第九晶体管M9的栅极连接信号输入端INPUT，第一极连接第二节点PD，第二极连接第一低电平端VSS。

第一输出单元P5连接第二时钟信号端CLK、第一节点PU和移位寄存器模块的输出端OUTC；第一输出单元P5用于根据第二时钟信号端的信号，使移位寄存器单元的输出端OUTC输出第二时钟信号端的信号。

具体的，上述第一输出单元P5包括第十晶体管M10和第一电容C1，其中，第十晶体管的栅极连接第一节点PU1，第一极连接第二时钟信号端CLK，第二极连接所述移位寄存器模块的输出端OUTC；所述第一电容C1的第一端连接第一节点PU1，第二端连接所述移位寄存器模块的输出端OUTC。

其中，在第一输出单元P5的第一电容C1可以在第一节点PU1处于浮接状态时，通过第一电容C1的自举作用进一步拉高第一节点PU1的电位，从而保证移位寄存器模块的输出端OUTC的输出正确，并且第一电容C1也有利于减少第一节点和移位寄存器单元的输出端OUTC的噪声。

第一输出单元不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

在本发明实施例中，高压放电模块包括：第二输入单元Q1、第二复位单元Q2、第二下拉单元Q3和输出单元Q4。

其中，第二输入单元Q1连接信号输入端INPUT、高电平端VDD、移位寄存器模块的输出端OUTC和第三节点PU2，第二输入单元Q1用于接收信号输入端INPUT的信号，并根据移位寄存器模块的输出端OUTC，将第三节点PU2上拉至高电平信号。

具体的，第二输入单元Q1包括：第十一晶体管M11和第二电容C2，第十一晶体管M11的栅极连接信号输入端INPUT，第一极连接高电平端VDD，第二极连接第三节点，第二电容C2的第一端与移位寄存器模块的输出端OUTC连接，第二端与第三节点连接。

第二复位单元Q2连接第三节点、第一复位信号端TRST、第二复位信号端RST和第一低电平端VSS；第二复位单元Q2，用于根据第二复位信号端RST，将第三节点PU2的信号下拉为低电平信号。

具体的，第二复位单元Q2包括：第十二晶体管M12、第十三晶体管M13和第十四晶体管M14，其中，第十二晶体管M12的栅极连接第二复位信号端RST，第一极连接第三节点，第二极连接第一低电平端VSS；第十三晶体管M13的栅极连接第一复位信号端TRST，第一极连接第三节点，第二极连接第一低电平端VSS；第十四晶体管M14的栅极连接第二节点，第一极连接第三节点，第二极连接第一低电平端VSS。

第二下拉单元Q3连接第二复位信号端RST、第一低电平端VSS、第二低电平端VGL，第二下拉单元Q3用于根据第二复位信号端，将移位寄存器单元的输出端OUTPUT下拉为低电平信号，其中，此处的低电平信号等于VSS输入的信号。

第二下拉单元Q3包括：第十六晶体管M16、第十七晶体管M17和第十八晶体管M18，其中，第十六晶体管M16的栅极连接第二复位信号端RST连接，第一极连接移位寄存器单元的输出端OUTPUT，第二极连接第一低电平端VSS；所述第十七晶体管M17的栅极连接第二节点PD，第一极连接移位寄存器单元的输出端OUTPUT，第二极连接第二低电平端VGL；第十八晶体管M18的栅极连接第一复位信号端TRST，第一极连接移位寄存器单元的输出端OUTPUT，第二极连接第二低电平端VGL。

第二输出单元Q4连接高电平端VDD、第三节点PU2和移位寄存器单元的输出端OUTPUT，第二输出单元Q4用于根据第三节点PU2，使移位寄存器单元的输出端OUTPUT输出高电平信号。

第二输出单元Q4包括：第十五晶体管M15，其中，第十五晶体管M15的栅极连接第三节点，第一极连接高电平端VDD，第二极连接移位寄存器单元的输出端OUTPUT。

在本实施例中，在输出阶段时，M11导通，将第三节点PU2拉高，此时M15导通，OUTPUT输出高电平端VDD的信号，由于现有技术中，移位寄存器单元输入的第二时钟信号端CLK的信号是脉冲信号，会不停的对C1和C2放电，从而造成了对移位寄存器单元功耗的浪费，在本发明实施例中，VDD则是固定的高电压，并不会不停的对C1和C2放电，从而节省了移位寄存器单元的功耗。

值得一提的是，移位寄存器单元的输出端OUTPUT可以等效为包括电阻和电容的电路，比如图4为本发明实施例提供的移位寄存器模块输出的等效电路图，如图4所示，移位寄存器模块的输出端OUTC可以等效为两个电阻和两个电容组成的电路，电阻R1连接电容C3和电阻R2，电阻R2连接电阻R1、电容C3和电容C4，电容C3和电容C4均接地。

具体的，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17和第十八晶体管M18均为高电平导通的N型晶体管或低电平导通的P型晶体管。各晶体管的第一极和第二极是为了区分晶体管除栅极之外的两极，各晶体管的第一极和第二极的连接方式可以互换，实际是没有区别的。在实际实施时，可以是第一极为漏极、第二极为源极，也可以是第一极为源极、第二极为漏极。

具体的，在本发明实施例提供的上述移位寄存器单元中，为了简化制作工作，上述第一至第十八晶体管均采用P型晶体管或N型晶体管。并且当信号输入端输入的有效脉冲信号为高电位信号时，第一至第十八薄膜晶体管均为N型晶体管；当信号输入端输入的有效脉冲信号为低电位信号时，第一至第十八晶体管均为P型晶体管。

图5为本发明实施例提供的移位寄存器单元的等效电路图，图6为本发明实施例移位寄存器单元的工作时序图。如图5和6所示。本发明实施例移位寄存器单元包括18个晶体管单元(M1～M18)、2个电容单元(C1和C2)、8个输入端(INPUT、RST、CLK、CLKB、VDD、VSS、VGL和TRST)、2个输出端(OUTC和OUTPUT)其工作过程包括：

第一阶段S1，即输入阶段，INPUT和CLKB高电平，M1、M11、M8和M9导通，由于VDD存在，M1导通拉高了PU1的电位，并对C1充电，M11导通，使C2充电，且M15导通，OUTPUT输出高电压VDD。M9导通拉低PD，M3和M14截止，M8导通使M7截止。

本阶段中，INPUT和CLKB的输入信号为高电平，其他的输入端CLK、TRST和RST的输入信号均为低电平，OUTC为低电平，OUTPUT为高电平，VSS和VGL为低电平，VDD为高电平。

第二阶段S2，即输出阶段，INPUT为低电平，CLK高电平，INPUT低电平使M1截止，由于C1的自举作用，使得PU1继续升高使M10导通，CLK高电平从OUTC输出。INPUT低电平使M11截止，但由于C2的自举作用保证M15导通，OUTPUT输出更高电压。

在本阶段中，CLK的输入信号为高电平、INPUT、CLKB、RST和TRST的输入信号为低电平，OUTC为高电平，OUTPUT为高电平，VSS和VGL为低电平，VDD为高电平。

第三阶段S3，即复位阶段，RST和CLKB高电平，M12、M16、M2、M13和M18导通，M16导通拉低OUTPUT至低电平信号，M12导通，C1和C2放电，拉低PU2，M10、M15截止，M6导通使M7导通，拉高了PD，其中，该低电平信号的值等于VSS。

在本阶段中，CLKB、RST的输入信号为高电平，INPUT、CLK的输入信号为低电平，OUTC为低电平，OUTPUT为低电平，VSS和VGL为低电平，VDD为高电平。

第四阶段S4，CLK高电平，由于M10截止，CLK不能输出，由于CLKB低电平，M6、M7截止，PD回落。

在本阶段中，CLK的输入信号为高电平，CLKB、INPUT、RST和TRST的输入信号为低电平，OUTC为低电平，OUTPUT为低电平，VSS和VGL为低电平，VDD为高电平。

第五阶段S5，CLKB高电平，M6、M7导通，拉高PD，M14、M17导通，使得OUTPUT输出变为VGL，并一直保持。

在本阶段中，CLKB的输入信号为高电平，CLK、INPUT、RST和TRST的输入信号为低电平，OUTC为低电平，OUTPUT为低电平，VSS和VGL为低电平，VDD为高电平。

本实施例中，在第一阶段S1后，INPUT的输入信号持续为低电平；第二阶段S2后，OUTC的输出信号持续为低电平，第三阶段S3后，RST的输入信号持续为低电平，在所有阶段，VSS和VGL的输入信号持续为低电平，从第二阶段S2开始，每隔一个阶段，CLK的输入信号为高电平，从第三阶段S3开始，每隔一个阶段CLKB的输入信号为高电平，即CLK的输入信号和CLKB的输入信号反相。在第五阶段S5之后，CLK和CLKB的输入信号依次重复一次或多次第四阶段S4和第五阶段S5，一直到INPUT的输入信号为高电平，再从第一阶段S1重新开始。

在本发明实施例中，移位寄存器单元的输出端的压差大于VDD-VSS，增加了为栅线供电的压差，提高了输出电压信号的放电速度，保证了移位寄存器单元的显示图像的质量，另外，由于移位寄存器单元的输出端输出的信号值是固定的，而不是脉冲信号，避免了对于第一电容和第二电容不停的充放电，降低了移位寄存器单元的功耗。

实施例二

基于实施例一的技术方案的技术构思，图7为本发明实施例提供的移位寄存器的结构示意图，如图7所示，本发明实施例二中提供的移位寄存器，包括多个移位寄存器单元。

其中，除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输入端连接与其相邻上一级移位寄存器单元的本级输出端；除最后一级移位寄存器单元外，其余每个移位寄存器单元的本级输出端连接与其相邻的上一级移位寄存器单元的复位信号端。

具体的，第二个移位寄存器单元的输入端INPUT2与第一个移位寄存器单元的输出端OUTPUT1连接，第三个移位寄存器单元的输入端INPUT3与第二个移位寄存器单元的输出端OUTPUT2连接，以此类推。

具体的，第一个移位寄存器单元的复位信号端RST1与第二个移位寄存器单元的输出端OUTPUT2连接，第二个移位寄存器单元的复位信号端RST2与第三个移位寄存器单元的输出端OUTPUT3连接，以此类推。

在本实施例中的移位寄存器单元为图1-6所示的移位寄存器单元，其实现原理和实现效果类似，在此不再赘述。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括：移位寄存器模块和高压放电模块；

其中，移位寄存器模块连接信号输入端、第一复位信号端、第一低电平端、高电平端、第一时钟信号端和第二时钟信号端；

所述高压放电模块连接所述移位寄存器模块的输出端、高电平端、信号输入端、第一复位信号端、第二复位信号端、第一低电平端和第二低电平端。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器模块，包括：第一输入单元、第一复位单元、第一下拉单元、下拉控制单元和第一输出单元；

所述第一输入单元连接信号输入端、高电平端和第一节点；

所述第一复位单元连接第一复位信号端、第一节点和第一低电平端；

所述第一下拉单元连接第一节点、第一低电平端、第二节点和移位寄存器模块的输出端；

所述下拉控制单元连接第一时钟信号端、第一低电平端、第二节点和信号输入端；

所述第一输出单元连接第二时钟信号端、第一节点和移位寄存器模块的输出端。

3.根据权利要求2所述的移位寄存器单元，其特征在于，

所述第一输入单元包括第一晶体管，第一晶体管的栅极连接信号输入端，第一极连接高电平端，第二极连接第一节点；

所述第一复位单元包括第二晶体管；第二晶体管的栅极连接第一复位信号端，第一极连接第一节点，第二极连接第一低电平端；

所述第一下拉单元包括第三晶体管、第四晶体管和第五晶体管；第三晶体管的栅极连接第二节点，第一极连接上拉控制点，第二极连接第一低电平端；第四晶体管的栅极连接第二节点，第一极连接移位寄存器模块的输出端，第二极连接第一低电平端，第五晶体管的栅极连接移位寄存器模块的输出端，第一极连接第二节点，第二极连接第一低电平端；

所述下拉控制单元包括第六晶体管、第七晶体管、第八晶体管和第九晶体管；第六晶体管的栅极和第一极连接第一时钟信号端，第二极连接第八晶体管的第一极；第七晶体管的栅极连接第六晶体管的第二极，第一极连接第一时钟信号端，第二极连接第二节点；第八晶体管的栅极连接信号输入端，第一极连接第六晶体管的第二极，第二极连接第一低电平端，第九晶体管的栅极连接信号输入端，第一极连接第二节点，第二极连接第一低电平端；

所述第一输出单元包括第十晶体管和第一电容，第十晶体管的栅极连接第一节点，第一极连接第二时钟信号端，第二极连接移位寄存器模块的输出端；第一电容的第一端连接第一节点，第二端连接移位寄存器模块的输出端。

4.根据权利要求3所述的移位寄存器单元，其特征在于，高压放电模块包括：第二输入单元、第二复位单元、第二下拉单元和第二输出单元；

第二输入单元连接信号输入端、高电平端、移位寄存器模块的输出端和第三节点；用于接收信号输入端的信号，并根据移位寄存器模块的输出端，将第三节点上拉至高电平信号；

第二复位单元连接第三节点、第一复位信号端、第二复位信号端和第一低电平端；用于根据第二复位信号端，将第三节点的信号下拉为低电平信号；

第二下拉单元连接第二复位信号端、第一低电平端、第二低电平端，用于根据第二复位信号端，将移位寄存器单元的输出端下拉为低电平信号；

第二输出单元连接高电平端、第三节点和高压放电输出模块的输出端，用于根据第三节点，使移位寄存器单元的输出端输出高电平信号。

5.根据权利要求4所述的移位寄存器单元，其特征在于，第二输入单元包括：第十一晶体管和第二电容；

其中，第十一晶体管的栅极连接信号输入端，第一极连接高电平端，第二极连接第三节点；第二电容的第一端与移位寄存器模块的输出端连接，第二端与第三节点连接。

6.根据权利要求5所述的移位寄存器单元，其特征在于，第二复位单元包括：第十二晶体管、第十三晶体管和第十四晶体管；

其中，第十二晶体管的栅极连接第二复位信号端，第一极连接第三节点，第二极连接第一低电平端；第十三晶体管的栅极连接第一复位信号端，第一极连接第三节点，第二极连接第一低电平端；第十四晶体管的栅极连接第二节点，第一极连接第三节点，第二极连接第一低电平端。

7.根据权利要求6所述的移位寄存器单元，其特征在于，第二下拉单元包括：第十六晶体管、第十七晶体管和第十八晶体管；

其中，第十六晶体管的栅极连接第二复位信号端连接，第一极连接高压放电输出模块的输出端，第二极连接第一低电平端；第十七晶体管的栅极连接第二节点，第一极连接移位寄存器单元的输出端，第二极连接第二低电平端；第十八晶体管的栅极连接第一复位信号端，第一极连接高移位寄存器单元的输出端，第二极连接第二低电平端。

8.根据权利要求7所述的移位寄存器单元，其特征在于，第二输出单元包括：第十五晶体管；

其中，第十五晶体管的栅极连接第三节点，第一极连接高电平端，第二极连接移位寄存器单元的输出端。

9.根据权利要求8所述的移位寄存器单元，其特征在于，第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管均为N型晶体管或P型晶体管。

10.一种移位寄存器，其特征在于，包括上述权利要求1-9中任一项的移位寄存器单元；

除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输入端连接与其相邻上一级移位寄存器单元的本级输出端；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的本级输出端连接与其相邻的上一级移位寄存器单元的复位信号端。