CN110827735B - 移位寄存器单元、驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元、驱动方法、栅极驱动电路和显示装置 Download PDF

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Abstract

本发明提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元包括上拉节点控制电路、第一下拉节点控制电路、第二下拉节点控制电路、下拉节点切换控制电路和栅极驱动输出电路；所述下拉节点切换控制电路用于在帧复位控制信号的控制下，控制将第一控制电压信号写入第一下拉节点，控制将第二控制电压信号写入第二下拉节点；所述栅极驱动输出电路用于在上拉节点的电压信号、第一下拉节点的电压信号和第二下拉节点的电压信号的控制下，控制栅极驱动信号输出端输出的栅极驱动信号。本发明能够正确的输出栅极驱动信号，提升工作信赖性。

Description

移位寄存器单元、驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。
背景技术
现有的包括两个控制电压端的GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)电路在工作时，一般在设置于两帧画面显示时间之间的空白时间段，两个控制电压端进行高低电压切换。通过实际产品测量和模拟发现，在控制电压信号由高电压切换为低电压时，与该控制电压信号对应的放噪晶体管的栅极的电位(也即由该控制电压信号控制的下拉节点的电位)是缓慢降低的，会在控制电压信号高低电压切换后的第一帧画面显示时间，产生两个下拉节点的电位同时为高电压的情况，相当于两路放噪信号同时工作，而由于在低温下TFT(薄膜晶体管)的开启电流变小，对上拉节点充电的速度较慢，加上两路放噪信号对上拉节点进行放电，在高分辨率和/或高刷新率的显示产品上预充电时间较短，在预充电阶段上拉节点的电位无法被拉到较高的位置，导致在控制电压信号高低电压切换后的第一帧画面显示时间，会出现GOA无栅极驱动信号输出的情况，从而导致显示不良。
发明内容
本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有技术中在控制电压信号高低电压切换后的显示时间，会出现栅极驱动电路无栅极驱动信号输出的情况，从而导致显示不良的问题。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括上拉节点控制电路、第一下拉节点控制电路、第二下拉节点控制电路、下拉节点切换控制电路和栅极驱动输出电路，其中，
所述上拉节点控制电路用于控制上拉节点的电位；
所述第一下拉节点控制电路用于在所述上拉节点的电压信号和第一控制电压信号的控制下，控制第一下拉节点的电位；
所述第二下拉节点控制电路用于在所述上拉节点的电压信号和第二控制电压信号的控制下，控制第二下拉节点的电位；
所述下拉节点切换控制电路用于在帧复位控制信号的控制下，控制将所述第一控制电压信号写入所述第一下拉节点，控制将所述第二控制电压信号写入所述第二下拉节点；
所述栅极驱动输出电路用于在所述上拉节点的电压信号、所述第一下拉节点的电压信号和所述第二下拉节点的电压信号的控制下，控制栅极驱动信号输出端输出的栅极驱动信号。
实施时，所述上拉节点控制电路用于在所述帧复位控制信号的控制下，控制将第一电压信号写入所述上拉节点，并用于在输入信号和复位信号的控制下，控制所述上拉节点的电位，并用于在所述第一下拉节点或所述第二下拉节点的控制下，控制将所述第一电压信号写入所述上拉节点。
实施时，本发明所述的移位寄存器单元还包括进位输出电路，所述进位输出电路用于在所述上拉节点的电压信号的控制下，控制将时钟信号输出至进位信号输出端，在所述第一下拉节点的电压信号和所述第二下拉节点的电压信号的控制下，控制所述进位信号输出端输出的进位信号；
所述栅极驱动输出电路具体用于在所述上拉节点的电压信号的控制下，控制将时钟信号输出至栅极驱动信号输出端，在所述第一下拉节点的电压信号和所述第二下拉节点的电压信号的控制下，控制所述栅极驱动信号输出端的电位。
实施时，所述下拉节点切换控制电路包括：
第一切换控制晶体管，控制极与帧复位控制端连接，第一极与第一控制电压端连接，第二极与所述第一下拉节点连接；以及，
第二切换控制晶体管，控制极与所述帧复位控制端连接，第一极与第二控制电压端连接，第二极与所述第二下拉节点连接；
所述帧复位控制端用于输出所述帧复位控制信号，所述第一控制电压端用于输出所述第一控制电压信号，所述第二控制电压端用于输出所述第二控制电压信号。
实施时，所述上拉节点控制电路包括：
输入晶体管，控制极和第一极都与输入端连接，第二极与所述上拉节点连接；
复位晶体管，控制极与复位端连接，第一极与所述上拉节点连接，第二极与第一电压端连接；
帧复位控制晶体管，控制极与帧复位控制端连接，第一极与所述上拉节点连接，第二极与所述第一电压端连接；
第一上拉节点放噪晶体管，控制极与所述第一下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电压端连接；以及，
第二上拉节点放噪晶体管，控制极与所述第二下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电压端连接；
所述输入端用于输出所述输入信号，所述复位端用于输出所述复位信号，所述帧复位控制端用于输出所述帧复位控制信号，所述第一电压端用于输出所述第一电压信号。
实施时，所述第一下拉节点控制电路包括第一下拉控制节点控制子电路和第一下拉节点控制子电路，其中，
所述第一下拉控制节点控制子电路用于在所述第一控制电压信号和所述上拉节点的电压信号的控制下，控制第一下拉控制节点的电位；
所述第一下拉节点控制子电路用于在所述第一下拉控制节点的电压信号、所述上拉节点的电压信号和所述第一控制电压信号的控制下，控制所述第一下拉节点的电位。
实施时，所述第一下拉控制节点控制子电路包括：
第一下拉控制晶体管，控制极和第一极都与第一控制电压端连接，第二极与所述第一下拉控制节点连接；
第二下拉控制晶体管，控制极与所述上拉节点连接，第一极与所述第一下拉控制节点连接，第二极与第一电压端连接；
所述第一下拉节点控制子电路包括：
第三下拉控制晶体管，控制极与所述第一下拉控制节点连接，第一极与所述第一下拉节点连接，第二极与所述第一控制电压端连接；以及，
第四下拉控制晶体管，控制极与所述上拉节点连接，第一极与所述第一下拉节点连接，第二极与所述第一电压端连接。
实施时，所述第二下拉节点控制电路包括第二下拉控制节点控制子电路和第二下拉节点控制子电路，其中，
所述第二下拉控制节点控制子电路用于在所述第二控制电压信号和所述上拉节点的电压信号的控制下，控制第二下拉控制节点的电位；
所述第二下拉节点控制子电路第二下拉节点用于在所述第二下拉控制节点的电压信号、所述上拉节点的电压信号和所述第二控制电压信号的控制下，控制所述第二下拉节点的电位。
实施时，所述第二下拉控制节点控制子电路包括：
第五下拉控制晶体管，控制极和第一极都与第二控制电压端连接，第二极与所述第二下拉控制节点连接；
第六下拉控制晶体管，控制极与所述上拉节点连接，第一极与所述第二下拉控制节点连接，第二极与第一电压端连接；
所述第二下拉节点控制子电路包括：
第七下拉控制晶体管，控制极与所述第二下拉控制节点连接，第一极与所述第二下拉节点连接，第二极与第二控制电压端连接；以及，
第八下拉控制晶体管，控制极与所述上拉节点连接，第一极与所述第二下拉节点连接，第二极与所述第一电压端连接。
实施时，所述栅极驱动输出电路包括：
栅极驱动输出晶体管，控制极与所述上拉节点连接，第一极与时钟信号端连接，第二极与栅极驱动信号输出端连接；
存储电容、第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接；
第一输出放噪晶体管，控制极与所述第一下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与第一电压端连接；以及，
第二输出放噪晶体管，控制极与所述第二下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电压端连接。
实施时，所述进位输出电路包括：
第一进位输出晶体管，控制极与所述上拉节点连接，第一极与时钟信号端连接，第二极与所述进位信号输出端连接；
第二进位输出晶体管，控制极与所述第一下拉节点连接，第一极与所述进位信号输出端连接，第二极与第一电压端连接；以及，
第三进位输出晶体管，控制极与所述第二下拉节点连接，第一极与所述进位信号输出端连接，第二极与所述第一电压端连接。
本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：
在帧复位控制信号的控制下，下拉节点切换控制电路控制将第一控制电压信号写入第一下拉节点，控制将第二控制电压信号写入第二下拉节点。
实施时，显示周期包括第一显示子周期和第二显示子周期，所述移位寄存器单元的驱动方法具体包括：
在所述第一显示子周期，第一控制电压信号为第一电压，第二控制电压信号为第二电压，在所述第一显示子周期包括的帧起始时间段在所述帧复位控制信号的控制下，所述下拉节点切换控制电路控制所述第一下拉节点的电位为第一电压，并控制所述第二下拉节点的电位为第二电压；
在所述第二显示子周期，所述第一控制电压信号为第二电压，所述第二控制电压信号为第一电压，在所述第二显示子周期包括的帧起始时间段，在所述帧复位控制信号的控制下，在所述下拉节点切换控制电路控制所述第一下拉节点的电位为第二电压，并控制所述第一下拉节点的电位为第一电压。
实施时，所述移位寄存器单元的驱动方法还包括：
在所述第一显示子周期包括的帧起始阶段和所述第二显示子周期包括的帧起始阶段，在所述帧复位控制信号的控制下，上拉节点控制电路控制将第一电压信号写入上拉节点。
实施时，所述显示周期具体包括N个第一显示子周期和M个第二显示子周期，所述第一显示子周期和所述第二显示子周期间隔设置，第a个第一显示子周期和第a个第二显示子周期依次设置，第a个第一显示子周期和第a个第二显示子周期之间的时间段包括第a空白时间段，N、M和a都为正整数，所述移位寄存器单元的驱动方法还包括：
在所述第a空白时间段，控制所述第一控制电压信号由第一电压跳变为第二电压，控制所述第二控制电压信号由第二电压跳变为第一电压。
实施时，N大于1，第a个第二显示子周期和第a+1个第一显示子周期依次设置，所述第a个第二显示子周期和所述第a+1个第一显示子周期之间的时间段包括第a+1空白时间段，所述移位寄存器单元的驱动方法还包括：
在所述第a+1空白时间段，控制所述第一控制电压信号由第二电压跳变为第一电压，控制所述第二控制电压信号由第一电压跳变为第二电压。
本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置增设了下拉节点切换控制电路，以在帧复位控制信号的控制下，控制将第一控制电压信号写入第一下拉节点，将第二控制电压信号写入第二下拉节点，由于当第一控制电压信号为第一电压时，第二控制电压信号为第二电压，并当第一控制电压信号为第二电压时，第二控制电压信号为第一电压，从而使得第一下拉节点的电位、第二下拉节点的电位在一个时间点只有其中之一为第二电压，从而避免在第一控制电压信号、第二控制电压信号高低电压切换时导致的两个下拉节点的电位同时为第二电压，从而导致的栅极驱动信号无输出的问题，以能够正确的输出栅极驱动信号，提升工作信赖性。
附图说明
图1是本发明实施例所述的移位寄存器单元的结构图；
图2是本发明另一实施例所述的移位寄存器单元的结构图；
图3是本发明又一实施例所述的移位寄存器单元的结构图；
图4是本发明再实施例所述的移位寄存器单元的结构图；
图5是本发明另一实施例所述的移位寄存器单元的结构图；
图6是本发明又一实施例所述的移位寄存器单元的结构图；
图7是本发明所述的移位寄存器单元的一具体实施例的电路图；
图8是包含本发明如图7所示的移位寄存器单元的具体实施例的栅极驱动电路的工作时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
本发明实施例所述的移位寄存器单元包括上拉节点控制电路、第一下拉节点控制电路、第二下拉节点控制电路、下拉节点切换控制电路和栅极驱动输出电路，其中，
所述上拉节点控制电路用于控制上拉节点的电位；
所述第一下拉节点控制电路用于在所述上拉节点的电压信号和第一控制电压信号的控制下，控制第一下拉节点的电位；
所述第二下拉节点控制电路用于在所述上拉节点的电压信号和第二控制电压信号的控制下，控制第二下拉节点的电位；
所述下拉节点切换控制电路用于在帧复位控制信号的控制下，控制将所述第一控制电压信号写入所述第一下拉节点，控制将所述第二控制电压信号写入所述第二下拉节点；
所述栅极驱动输出电路用于在所述上拉节点的电压信号、所述第一下拉节点的电压信号和所述第二下拉节点的电压信号的控制下，控制栅极驱动信号输出端输出的栅极驱动信号。
本发明实施例所述的移位寄存器单元增设了下拉节点切换控制电路，以在帧复位控制信号的控制下，控制将第一控制电压信号写入第一下拉节点，将第二控制电压信号写入第二下拉节点，由于当第一控制电压信号为第一电压时，第二控制电压信号为第二电压，并当第一控制电压信号为第二电压时，第二控制电压信号为第一电压，从而使得第一下拉节点的电位、第二下拉节点的电位在一个时间点只有其中之一为第二电压，从而避免在第一控制电压信号、第二控制电压信号高低电压切换时导致的两个下拉节点的电位同时为第二电压，从而导致的栅极驱动信号无输出的问题，本发明实施例所述的移位寄存器单元能够正确的输出栅极驱动信号，提升工作信赖性。
本发明实施例所述的移位寄存器单元当应用于高分辨率显示产品、高刷新率显示产品，以及需要工作于较低温度下的显示产品(如车载显示产品)时，防止无栅极驱动信号输出的效果尤其明显。
在具体实施时，当本发明实施例所述的移位寄存器单元包括的晶体管为n型晶体管时，所述第一电压可以为低电压，所述第二电压可以为高电压，但不以此为限。当本发明实施例所述的移位寄存器单元包括的晶体管为p型晶体管时，所述第一电压可以为高电压，所述第二电压可以为低电压。
在具体实施时，所述上拉节点控制电路用于在帧复位控制信号的控制下，控制将第一电压信号写入所述上拉节点，并用于在输入信号和复位信号的控制下，控制所述上拉节点的电位，还用于在所述第一下拉节点或所述第二下拉节点的控制下，控制将所述第一电压信号写入所述上拉节点。
更具体的，所述上拉节点控制电路用于在输入信号的控制下，控制所述上拉节点的电位为第二电压，还用于在复位信号的控制下，控制将第一电压信号写入所述上拉节点。
如图1所示，本发明实施例所述的移位寄存器单元，包括上拉节点控制电路11、第一下拉节点控制电路12、第二下拉节点控制电路13、下拉节点切换控制电路14和栅极驱动输出电路15，其中，
所述上拉节点控制电路11用于控制上拉节点PU的电位；
所述第一下拉节点控制电路12分别与第一下拉节点PDo、所述上拉节点PU、所述第一电压端VT1和第一控制电压端连接，用于在所述上拉节点PU的电压信号和第一控制电压信号VDDo的控制下，控制所述第一下拉节点的电位；所述第一控制电压端用于输出所述第一控制电压信号VDDo；
所述第二下拉节点控制电路13分别与第二下拉节点PDe、所述上拉节点PU、所述第一电压端VT1和第二控制电压端连接，用于在所述上拉节点PU的电压信号和第二控制电压信号VDDe的控制下，控制所述第二下拉节点PDe的电位；所述第二控制电压端用于输出所述第二控制电压信号VDDe；
所述下拉节点切换控制电路14分别与帧复位控制端TRST、所述第一下拉节点PDo、所述第二下拉节点PDe、所述第一控制电压端和所述第二控制电压端连接，用于在所述帧复位控制信号的控制下，控制所述第一下拉节点PDo与所述第一控制电压端连通，以将所述第一控制电压信号VDDo写入所述第一下拉节点PDo，并控制所述第二下拉节点PDe与所述第二控制电压端连通，以将所述第二控制电压信号VDDe写入所述第二下拉节点PDe；
所述栅极驱动输出电路15分别与所述上拉节点PU、所述第一下拉节点PDo、所述第二下拉节点PDe、栅极驱动信号输出端OUTPUT、时钟信号端和第一电压端VT1连接，用于在所述上拉节点PU的电压信号的控制下，控制所述栅极驱动信号输出端OUTPUT与所述时钟信号端连通，以将时钟信号CLK输出至所述栅极驱动信号输出端OUTPUT，并在所述第一下拉节点PDo的电压信号和所述第二下拉节点PDe的电压信号的控制下，控制所述栅极驱动信号输出端OUTPUT输出的栅极驱动信号；所述时钟信号端用于输出所述时钟信号CLK。
在图1所示的实施例中，所述第一电压端VT1可以为输出低电压VSS的低电压端，但不以此为限。
本发明如图1所示的移位寄存器单元的实施例增设了下拉节点切换控制电路，以在帧复位控制端TRST输出的帧复位控制信号的控制下，控制第一下拉节点PDo与第一控制电压端VDDo连通，控制第二下拉节点PDe与第二控制电压端VDDe连通，而VDDo和VDDe在一个时间点只有一个为第二电压，因此能够避免在两个控制电压信号在高低电压切换时导致的两个下拉节点的电位同时为高电平而导致的栅极驱动信号无输出的问题。
在具体实施时，当本发明实施例所述的移位寄存器单元包含的晶体管为n型晶体管时，所述第二电压可以为高电压，但不以此为限。
并且，本发明实施例所述的移位寄存器单元在工作时，第一下拉节点PDe的电位、第二下拉节点PDo的电位交替为第二电压，以控制栅极与PDe连接的第一输出放噪晶体管、栅极与PDo连接的第二输出放噪晶体管交替打开，以在实现放噪功能的同时，能够减小第一输出放噪晶体管的Stress(应力)时间和第二输出放噪晶体管的应力时间。
在图1所示的移位寄存器单元的实施例的基础上，如图2所示，所述上拉节点控制电路11分别与帧复位控制端TRST、输入端INPUT、复位端RESET、第一下拉节点PDo、第二下拉节点PDe、上拉节点PU和第一电压端VT1连接；
所述上拉节点控制电路11用于在帧复位控制信号的控制下，控制所述上拉节点PU与所述第一电压端VT1连通，以控制将第一电压信号写入所述上拉节点PU；
所述上拉节点控制电路11还用于在输入信号的控制下，控制所述上拉节点PU的电位为第二电压，在复位信号的控制下，控制所述上拉节点PU与所述第一电压端VT1连通，以将所述第一电压信号写入所述上拉节点PU；
所述上拉节点控制电路11还用于在所述第一下拉节点PDo或所述第二下拉节点PDe的控制下，控制将所述第一电压信号写入所述上拉节点PU；
所述帧复位控制端TRST用于输出所述帧复位控制信号，所述第一电压端VT1用于输出所述第一电压信号；
所述输入端INPUT用于输出所述输入信号，所述复位端INPUT用于输出所述复位信号。
在图2所示的实施例中，所述第二电压可以为高电压，但不以此为限。
在本发明如图2所示的移位寄存器单元的实施例中，所述上拉节点控制电路11在帧复位控制信号的控制下，控制所述上拉节点PU与所述第一电压端VT1连通，以控制将第一电压信号写入所述上拉节点PU，实现对上拉节点PU的复位。
本发明如图2所示的移位寄存器单元的实施例在工作时，在输入阶段，在输入信号的控制下，所述上拉节点PU与所述输入端INPUT连通，从而使得所述上拉节点PU的电位为第二电压，在复位阶段，在复位信号的控制下，所述上拉节点PU与第一电压端VT1连通，从而使得所述上拉节点PU的电位为第一电压。
在优选情况下，本发明实施例所述的移位寄存器单元还可以包括进位输出电路，所述进位输出电路用于在所述上拉节点的电压信号的控制下，控制将时钟信号输出至进位信号输出端，在所述第一下拉节点的电压信号和所述第二下拉节点的电压信号的控制下，控制所述进位信号输出端输出的进位信号；
在具体实施时，所述栅极驱动输出电路具体用于在所述上拉节点的电压信号的控制下，控制将时钟信号输出至栅极驱动信号输出端，在所述第一下拉节点的电压信号和所述第二下拉节点的电压信号的控制下，控制所述栅极驱动信号输出端输出的栅极驱动信号。
本发明实施例所述的移位寄存器单元增设进位输出电路，以控制输出进位信号，通过进位信号来实现相邻上一级移位寄存器单元的复位，并通过所述进位信号来为相邻下一级移位寄存器单元提供输入信号，从而提高本级栅极驱动信号输出端的驱动能力。
在图2所示的移位寄存器单元的实施例的基础上，如图3所示，本发明实施例所述的移位寄存器单元还包括进位输出电路16；
所述进位输出电路16分别与所述上拉节点PU、所述第一下拉节点PDo、所述第二下拉节点PDe、进位信号输出端OC、时钟信号端和第一电压端VT1连接，用于在所述上拉节点PU的电压信号的控制下，控制所述进位信号输出端OC与所述时钟信号端连通，以将时钟信号CLK输出至所述进位信号输出端OC，在所述第一下拉节点PDo的电压信号和所述第二下拉节点PDe的电压信号的控制下，控制所述进位信号输出端OC输出的进位信号。
本发明如图3所示的移位寄存器单元的实施例增设了输出进位信号的进位输出电路16，通过进位信号输出端OC为相邻上一级移位寄存器单元提供复位信号，为相邻下一级移位寄存器单元提供输入信号，以提升栅极驱动信号输出端OUTPUT的驱动能力。
具体的，所述下拉节点切换控制电路可以包括：
第一切换控制晶体管，控制极与帧复位控制端连接，第一极与第一控制电压端连接，第二极与所述第一下拉节点连接；以及，
第二切换控制晶体管，控制极与所述帧复位控制端连接，第一极与第二控制电压端连接，第二极与所述第二下拉节点连接；
所述帧复位控制端用于输出所述帧复位控制信号，所述第一控制电压端用于输出所述第一控制电压信号，所述第二控制电压端用于输出所述第二控制电压信号。
具体的，所述上拉节点控制电路可以包括：
输入晶体管，控制极和第一极都与输入端连接，第二极与所述上拉节点连接；
复位晶体管，控制极与复位端连接，第一极与所述上拉节点连接，第二极与第一电压端连接；
帧复位控制晶体管，控制极与帧复位控制端连接，第一极与所述上拉节点连接，第二极与所述第一电压端连接；
第一上拉节点放噪晶体管，控制极与所述第一下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电压端连接；以及，
第二上拉节点放噪晶体管，控制极与所述第二下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电压端连接；
所述输入端用于输出所述输入信号，所述复位端用于输出所述复位信号，所述帧复位控制端用于输出所述帧复位控制信号，所述第一电压端用于输出所述第一电压信号。
在具体实施时，所述第一下拉节点控制电路可以包括第一下拉控制节点控制子电路和第一下拉节点控制子电路，其中，
所述第一下拉控制节点控制子电路用于在所述第一控制电压信号和所述上拉节点的电压信号的控制下，控制第一下拉控制节点的电位；
所述第一下拉节点控制子电路用于在所述第一下拉控制节点的电压信号、所述上拉节点的电压信号和所述第一控制电压信号的控制下，控制所述第一下拉节点的电位。
在图1所示的移位寄存器单元的实施例的基础上，如图4所示，所述第一下拉节点控制电路可以包括第一下拉控制节点控制子电路121和第一下拉节点控制子电路122，其中，
所述第一下拉控制节点控制子电路121分别与所述第一控制电压端、第一下拉控制节点PDCN1、所述上拉节点PU和所述第一电压端VT1连接，用于在所述第一控制电压信号VDDo和所述上拉节点PU的电压信号的控制下，控制所述第一下拉控制节点PDCN1的电位；
所述第一下拉节点控制子电路122分别与所述第一下拉控制节点PDCN1、所述上拉节点PU、所述第一下拉节点PDo、第一控制电压端和所述第一电压端VT1连接，用于在所述第一下拉控制节点PDCN1的电压信号、所述上拉节点PU的电压信号和所述第一控制电压信号VDDo的控制下，控制所述第一下拉节点PDo的电位；
所述第一控制电压端用于输出所述第一控制电压信号VDDo。
具体的，所述第一下拉控制节点控制子电路可以包括：
第一下拉控制晶体管，控制极和第一极都与所述第一控制电压端连接，第二极与第一下拉控制节点连接；
第二下拉控制晶体管，控制极与所述上拉节点连接，第一极与所述第一下拉控制节点连接，第二极与所述第一电压端连接；
所述第一下拉节点控制子电路可以包括：
第三下拉控制晶体管，控制极与所述第一下拉控制节点连接，第一极与所述第一下拉节点连接，第二极与所述第一控制电压端连接；以及，
第四下拉控制晶体管，控制极与所述上拉节点连接，第一极与所述第一下拉节点连接，第二极与所述第一电压端连接。
在具体实施时，所述第二下拉节点控制电路可以包括第二下拉控制节点控制子电路和第二下拉节点控制子电路，其中，
所述第二下拉控制节点控制子电路用于在所述第二控制电压信号和所述上拉节点的电压信号的控制下，控制第二下拉控制节点的电位；
所述第二下拉节点控制子电路用于在所述第二下拉控制节点的电压信号、所述上拉节点的电压信号和所述第二控制电压信号的控制下，控制所述第二下拉节点的电位。
在图1所示的移位寄存器单元的实施例的基础上，如图5所示，所述第二下拉节点控制电路可以包括第二下拉控制节点控制子电路131和第二下拉节点控制子电路132，其中，
所述第二下拉控制节点控制子电路131分别与所述第二控制电压端、第二下拉控制节点PDCN2、所述上拉节点PU和所述第一电压端VT1连接，用于在所述第二控制电压信号VDDe和所述上拉节点PU的电压信号的控制下，控制所述第二下拉控制节点PDCN2的电位；
所述第二下拉节点控制子电路132分别与所述第二下拉控制节点PDCN2、所述上拉节点PU、所述第二下拉节点PDe、第二控制电压端和所述第一电压端VT1连接，用于在所述第二下拉控制节点PDCN2的电压信号、所述上拉节点PU的电压信号和所述第二控制电压信号VDDe的控制下，控制所述第二下拉节点PDe的电位；
所述第二控制电压端用于输出所述第二控制电压信号VDDe。
具体的，所述第二下拉控制节点控制子电路可以包括：
第五下拉控制晶体管，控制极和第一极都与第二控制电压端连接，第二极与所述第二下拉控制节点连接；
第六下拉控制晶体管，控制极与所述上拉节点连接，第一极与所述第二下拉控制节点连接，第二极与第一电压端连接；
所述第二下拉节点控制子电路包括：
第七下拉控制晶体管，控制极与所述第二下拉控制节点连接，第一极与所述第二下拉节点连接，第二极与第二控制电压端连接；以及，
第八下拉控制晶体管，控制极与所述上拉节点连接，第一极与所述第二下拉节点连接，第二极与所述第一电压端连接。
在具体实施时，所述栅极驱动输出电路可以包括：
栅极驱动输出晶体管，控制极与所述上拉节点连接，第一极与时钟信号端连接，第二极与栅极驱动信号输出端连接；
存储电容、第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接；
第一输出放噪晶体管，控制极与所述第一下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与第一电压端连接；以及，
第二输出放噪晶体管，控制极与所述第二下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电压端连接。
在具体实施时，所述进位输出电路可以包括：
第一进位输出晶体管，控制极与所述上拉节点连接，第一极与时钟信号端连接，第二极与所述进位信号输出端连接；
第二进位输出晶体管，控制极与所述第一下拉节点连接，第一极与所述进位信号输出端连接，第二极与第一电压端连接；以及，
第三进位输出晶体管，控制极与所述第二下拉节点连接，第一极与所述进位信号输出端连接，第二极与所述第一电压端连接。
具体的，所述下拉节点切换控制电路14可以包括：
第一切换控制晶体管，控制极与所述帧复位控制端连接，第一极与所述第一控制电压端连接，第二极与所述第一下拉节点连接；以及，
第二切换控制晶体管，控制极与所述帧复位控制端连接，第一极与所述第二控制电压端连接，第二极与所述第二下拉节点连接。
在图1所示的移位寄存器单元的实施例的基础上，如图6所示，所述下拉节点切换控制电路14包括：
第一切换控制晶体管M7o，栅极与所述帧复位控制端TRST连接，漏极与所述第一控制电压端连接，源极与所述第一下拉节点PDo连接；以及，
第二切换控制晶体管M7e，栅极与所述帧复位控制端TRST连接，漏极与所述第二控制电压端连接，源极与所述第二下拉节点PDe连接；
所述第一控制电压端用于输出第一控制电压信号VDDo，所述第二控制电压端用于输出第二控制电压信号VDDe。
在图6所示的实施例中，M7o和M7e都为n型TFT(薄膜晶体管)，但不以此为限。
本发明如图6所示的实施例在工作时，当TRST输出高电平时，M7o和M7e都打开，以将第一控制电压信号VDDo写入第一下拉节点PDo，并将第二控制电压信号VDDe写入第二下拉节点PDe。
在实际操作时，在相邻的两显示子周期之间的时间段包括依次设置的帧结束时间段、空白时间段和帧起始时间段，在所述空白时间段内，VDDo和VDDe进行高低电压切换(例如，VDDo由高电压切换为低电压，VDDe由低电压切换为高电压，或者，VDDo由低电压切换为高电压，VDDe由高电压切换为低电压)，在一般情况下，在所述帧结束时间段和所述帧起始时间段，TRST都输出高电平，以控制M7o和M7e都打开，使得PDe的电位、PDe的电位之一为高电压，避免在两控制电压信号进行高低电压切换之后，在第一帧开始扫描时，存在的两下拉节点的电位都为高电压，从而导致无栅极驱动信号输出的情况；本发明实施例所述的移位寄存器单元可以在两控制电压信号进行高低电压切换之后，在第一帧开始扫描时，保证只有一个下拉节点的电位为高电压，从而加快对上拉节点PU充电的速度，能够在预充电时间段控制将PU的电位拉到较高的电位，从而实现对下拉节点的放噪以及能够正常输出栅极驱动信号，可以提升显示产品低温下工作的信赖性。
在具体实施时，所述显示子周期可以包含至少一帧显示时间，例如所述显示子周期持续的时间可以为2s(秒)，但不以此为限。
下面通过一具体实施例来说明本发明所述的移位寄存器单元。
如图7所示，本发明所述的移位寄存器单元的一具体实施例包括上拉节点控制电路、第一下拉节点控制电路、第二下拉节点控制电路、下拉节点切换控制电路、栅极驱动输出电路和进位输出电路，其中，
所述上拉节点控制电路包括：
输入晶体管M1，栅极和漏极都与输入端INPUT连接，源极与上拉节点PU连接；
复位晶体管M2，栅极与复位端RESET连接，漏极与所述上拉节点PU连接，源极接入低电压VSS；
帧复位控制晶体管M13，栅极与帧复位控制端TRST连接，漏极与所述上拉节点PU连接，源极接入所述低电压VSS；
第一上拉节点放噪晶体管M10o，栅极与所述第一下拉节点PDo连接，漏极与所述上拉节点PU连接，源极接入低电压VSS；以及，
第二上拉节点放噪晶体管M10e，栅极与所述第二下拉节点PDe连接，漏极与所述上拉节点PU连接，源极接入低电压VSS；
所述第一下拉节点控制电路包括第一下拉控制节点控制子电路和第一下拉节点控制子电路；
所述第一下拉控制节点控制子电路包括：
第一下拉控制晶体管M9o，栅极和漏极都与所述第一控制电压端连接，源极与第一下拉控制节点PDCN1连接；所述第一控制电压端用于输出第一控制电压信号VDDo；
第二下拉控制晶体管M8o，栅极与所述上拉节点PU连接，漏极与所述第一下拉控制节点PDCN1连接，源极接入低电压VSS；
所述第一下拉节点控制子电路包括：
第三下拉控制晶体管M5o，栅极与所述第一下拉控制节点PDCN1连接，漏极与所述第一下拉节点PDo连接，源极与所述第一控制电压端连接；以及，
第四下拉控制晶体管M6o，栅极与所述上拉节点PU连接，漏极与所述第一下拉节点PDo连接，源极接入低电压VSS；
所述第二下拉节点控制电路包括第二下拉控制节点控制子电路和第二下拉节点控制子电路，其中，
所述第二下拉控制节点控制子电路包括：
第五下拉控制晶体管M9e，栅极和漏极都与第二控制电压端连接，源极与第二下拉控制节点连接；所述第二控制电压端用于输出第二控制电压信号VDDe；
第六下拉控制晶体管M8e，栅极与所述上拉节点PU连接，漏极与所述第二下拉控制节点PDCN2连接，源极接入低电压VSS；
所述第二下拉节点控制子电路包括：
第七下拉控制晶体管M5e，栅极与所述第二下拉控制节点PDCN2连接，漏极与所述第二下拉节点PDe连接，源极与所述第二控制电压端连接；以及，
第八下拉控制晶体管M6e，栅极与所述上拉节点PU连接，漏极与所述第二下拉节点PDe连接，源极接入低电压VSS；
所述下拉节点切换控制电路包括：
第一切换控制晶体管M7o，栅极与所述帧复位控制端TRST连接，漏极与所述第一控制电压端连接，源极与所述第一下拉节点PDo连接；以及，
第二切换控制晶体管M7e，栅极与所述帧复位控制端TRST连接，漏极与所述第二控制电压端连接，源极与所述第二下拉节点PDe连接；
所述栅极驱动输出电路包括：
栅极驱动输出晶体管M3，栅极与所述上拉节点PU连接，漏极与所述时钟信号端连接，源极与栅极驱动信号输出端OUTPUT连接；所述时钟信号端用于输出时钟信号CLK；
存储电容C1、第一端与所述上拉节点PU连接，第二端与所述栅极驱动信号输出端OUTPUT连接；
第一输出放噪晶体管M11o，栅极与所述第一下拉节点PDo连接，漏极与所述栅极驱动信号输出端OUTPUT连接，源极接入低电压VSS；以及，
第二输出放噪晶体管M11e，栅极与所述第二下拉节点PDe连接，漏极与所述栅极驱动信号输出端连接，源极接入低电压VSS；
所述进位输出电路包括：
第一进位输出晶体管M15，栅极与所述上拉节点PU连接，漏极与所述时钟信号端连接，源极与进位信号输出端OC连接；
第二进位输出晶体管M17o，栅极与所述第一下拉节点PDo连接，漏极与所述进位信号输出端OC连接，源极接入低电压VSS；以及，
第三进位输出晶体管M17e，栅极与所述第二下拉节点PDe连接，漏极与所述进位信号输出端OC连接，源极接入低电压端VSS。
在图7所示的具体实施例中，所有的晶体管都为n型TFT(薄膜晶体管)，但不以此为限。
如图8所示，包含本发明如图7所示的移位寄存器单元的具体实施例的栅极驱动电路在工作时，在设置于两显示子周期之间的空白时间段Tb，VDDe由高电压跳变为低电压，VDDo由低电压跳变为高电压；
在设置于两显示子周期之间，并设置于所述空白时间段Tb之后的帧起始时间段Ts，TRST输出的帧复位控制信号为高电压，以控制T7o和T7e都打开，使得PDo与VDDo连通，并PDe与VDDe连通，从而使得PDe的电位为低电压，PDo的电位为高电压，进而控制该帧起始时间段Ts结束后，在进入下一显示子周期后，第一帧开始扫描时，相应级移位寄存器单元能够正常输出栅极驱动信号。
本发明实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：
在帧复位控制信号的控制下，下拉节点切换控制电路控制将第一控制电压信号写入第一下拉节点，控制将第二控制电压信号写入第二下拉节点。
在本发明实施例所述的移位寄存器单元的驱动方法中，在帧复位控制信号的控制下，下拉节点切换控制电路控制将第一控制电压信号写入第一下拉节点，将第二控制电压信号写入第二下拉节点，由于当第一控制电压信号为第一电压时，第二控制电压信号为第二电压，并当第一控制电压信号为第二电压时，第二控制电压信号为第一电压，从而使得第一下拉节点的电位、第二下拉节点的电位在一个时间点只有其中之一为第二电压，从而避免在第一控制电压信号、第二控制电压信号高低电压切换时导致的两个下拉节点的电位同时为第二电压，从而导致的栅极驱动信号无输出的问题。
在具体实施时，显示周期可以包括第一显示子周期和第二显示子周期，所述移位寄存器单元的驱动方法具体包括：
在所述第一显示子周期，第一控制电压信号为第一电压，第二控制电压信号为第二电压，在所述第一显示子周期包括的帧起始时间段在所述帧复位控制信号的控制下，所述下拉节点切换控制电路控制所述第一下拉节点的电位为第一电压，并控制所述第二下拉节点的电位为第二电压；
在所述第二显示子周期，所述第一控制电压信号为第二电压，所述第二控制电压信号为第一电压，在所述第二显示子周期包括的帧起始时间段，在所述帧复位控制信号的控制下，在所述下拉节点切换控制电路控制所述第一下拉节点的电位为第二电压，并控制所述第一下拉节点的电位为第一电压。
具体的，所述移位寄存器单元的驱动方法还包括：
在所述第一显示子周期包括的帧起始阶段和所述第二显示子周期包括的帧起始阶段，在所述帧复位控制信号的控制下，上拉节点控制电路控制将第一电压信号写入上拉节点，以对上拉节点进行复位。
在实际操作时，所述显示周期可以具体包括N个第一显示子周期和M个第二显示子周期，所述第一显示子周期和所述第二显示子周期间隔设置，第a个第一显示子周期和第a个第二显示子周期依次设置，第a个第一显示子周期和第a个第二显示子周期之间的时间段包括第a空白时间段，N、M和a都为正整数，所述移位寄存器单元的驱动方法还包括：
在所述第a空白时间段，控制所述第一控制电压信号由第一电压跳变为第二电压，控制所述第二控制电压信号由第二电压跳变为第一电压。
在具体实施时，N大于1，第a个第二显示子周期和第a+1个第一显示子周期依次设置，所述第a个第二显示子周期和所述第a+1个第一显示子周期之间的时间段包括第a+1空白时间段，所述移位寄存器单元的驱动方法还包括：
在所述第a+1空白时间段，控制所述第一控制电压信号由第二电压跳变为第一电压，控制所述第二控制电压信号由第一电压跳变为第二电压。
在具体实施时，当本发明实施例所述的移位寄存器单元包括的晶体管都为n型晶体管时，所述第一电压可以为低电压，所述第二电压可以为高电压，但不以此为限。
当本发明实施例所述的移位寄存器单元包括的晶体管为p型晶体管时，所述第一电压可以为高电压，所述第二电压可以为低电压。
本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元。
本发明实施例所述的显示装置包括上述的栅极驱动电路。
本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (17)

1.一种移位寄存器单元，其特征在于，包括上拉节点控制电路、第一下拉节点控制电路、第二下拉节点控制电路、下拉节点切换控制电路和栅极驱动输出电路，其中，
所述上拉节点控制电路用于控制上拉节点的电位；
所述第一下拉节点控制电路用于在所述上拉节点的电压信号和第一控制电压信号的控制下，控制第一下拉节点的电位；
所述第二下拉节点控制电路用于在所述上拉节点的电压信号和第二控制电压信号的控制下，控制第二下拉节点的电位；
所述下拉节点切换控制电路用于在帧复位控制信号的控制下，控制将所述第一控制电压信号写入所述第一下拉节点，控制将所述第二控制电压信号写入所述第二下拉节点；
所述栅极驱动输出电路用于在所述上拉节点的电压信号、所述第一下拉节点的电压信号和所述第二下拉节点的电压信号的控制下，控制栅极驱动信号输出端输出的栅极驱动信号；
所述下拉节点切换控制电路包括：
第一切换控制晶体管，控制极与帧复位控制端连接，第一极与第一控制电压端连接，第二极与所述第一下拉节点连接；以及，
第二切换控制晶体管，控制极与所述帧复位控制端连接，第一极与第二控制电压端连接，第二极与所述第二下拉节点连接；
所述帧复位控制端用于输出所述帧复位控制信号，所述第一控制电压端用于输出所述第一控制电压信号，所述第二控制电压端用于输出所述第二控制电压信号。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述上拉节点控制电路用于在所述帧复位控制信号的控制下，控制将第一电压信号写入所述上拉节点，并用于在输入信号和复位信号的控制下，控制所述上拉节点的电位，并用于在所述第一下拉节点或所述第二下拉节点的控制下，控制将所述第一电压信号写入所述上拉节点。
3.如权利要求1所述的移位寄存器单元，其特征在于，还包括进位输出电路，所述进位输出电路用于在所述上拉节点的电压信号的控制下，控制将时钟信号输出至进位信号输出端，在所述第一下拉节点的电压信号和所述第二下拉节点的电压信号的控制下，控制所述进位信号输出端输出的进位信号；
所述栅极驱动输出电路具体用于在所述上拉节点的电压信号的控制下，控制将时钟信号输出至栅极驱动信号输出端，在所述第一下拉节点的电压信号和所述第二下拉节点的电压信号的控制下，控制所述栅极驱动信号输出端的电位。
4.如权利要求2或3所述的移位寄存器单元，其特征在于，所述上拉节点控制电路包括：
输入晶体管，控制极和第一极都与输入端连接，第二极与所述上拉节点连接；
复位晶体管，控制极与复位端连接，第一极与所述上拉节点连接，第二极与第一电压端连接；
帧复位控制晶体管，控制极与帧复位控制端连接，第一极与所述上拉节点连接，第二极与所述第一电压端连接；
第一上拉节点放噪晶体管，控制极与所述第一下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电压端连接；以及，
第二上拉节点放噪晶体管，控制极与所述第二下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电压端连接；
所述输入端用于输出输入信号，所述复位端用于输出复位信号，所述帧复位控制端用于输出所述帧复位控制信号，所述第一电压端用于输出第一电压信号。
5.如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在于，所述第一下拉节点控制电路包括第一下拉控制节点控制子电路和第一下拉节点控制子电路，其中，
所述第一下拉控制节点控制子电路用于在所述第一控制电压信号和所述上拉节点的电压信号的控制下，控制第一下拉控制节点的电位；
所述第一下拉节点控制子电路用于在所述第一下拉控制节点的电压信号、所述上拉节点的电压信号和所述第一控制电压信号的控制下，控制所述第一下拉节点的电位。
6.如权利要求5所述的移位寄存器单元，其特征在于，所述第一下拉控制节点控制子电路包括：
第一下拉控制晶体管，控制极和第一极都与第一控制电压端连接，第二极与所述第一下拉控制节点连接；
第二下拉控制晶体管，控制极与所述上拉节点连接，第一极与所述第一下拉控制节点连接，第二极与第一电压端连接；
所述第一下拉节点控制子电路包括：
第三下拉控制晶体管，控制极与所述第一下拉控制节点连接，第一极与所述第一下拉节点连接，第二极与所述第一控制电压端连接；以及，
第四下拉控制晶体管，控制极与所述上拉节点连接，第一极与所述第一下拉节点连接，第二极与所述第一电压端连接。
7.如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在于，所述第二下拉节点控制电路包括第二下拉控制节点控制子电路和第二下拉节点控制子电路，其中，
所述第二下拉控制节点控制子电路用于在所述第二控制电压信号和所述上拉节点的电压信号的控制下，控制第二下拉控制节点的电位；
所述第二下拉节点控制子电路第二下拉节点用于在所述第二下拉控制节点的电压信号、所述上拉节点的电压信号和所述第二控制电压信号的控制下，控制所述第二下拉节点的电位。
8.如权利要求7所述的移位寄存器单元，其特征在于，所述第二下拉控制节点控制子电路包括：
第五下拉控制晶体管，控制极和第一极都与第二控制电压端连接，第二极与所述第二下拉控制节点连接；
第六下拉控制晶体管，控制极与所述上拉节点连接，第一极与所述第二下拉控制节点连接，第二极与第一电压端连接；
所述第二下拉节点控制子电路包括：
第七下拉控制晶体管，控制极与所述第二下拉控制节点连接，第一极与所述第二下拉节点连接，第二极与第二控制电压端连接；以及，
第八下拉控制晶体管，控制极与所述上拉节点连接，第一极与所述第二下拉节点连接，第二极与所述第一电压端连接。
9.如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在于，所述栅极驱动输出电路包括：
栅极驱动输出晶体管，控制极与所述上拉节点连接，第一极与时钟信号端连接，第二极与栅极驱动信号输出端连接；
存储电容、第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接；
第一输出放噪晶体管，控制极与所述第一下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与第一电压端连接；以及，
第二输出放噪晶体管，控制极与所述第二下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电压端连接。
10.如权利要求3所述的移位寄存器单元，其特征在于，所述进位输出电路包括：
第一进位输出晶体管，控制极与所述上拉节点连接，第一极与时钟信号端连接，第二极与所述进位信号输出端连接；
第二进位输出晶体管，控制极与所述第一下拉节点连接，第一极与所述进位信号输出端连接，第二极与第一电压端连接；以及，
第三进位输出晶体管，控制极与所述第二下拉节点连接，第一极与所述进位信号输出端连接，第二极与所述第一电压端连接。
11.一种移位寄存器单元的驱动方法，应用于如权利要求1至10中任一权利要求所述的移位寄存器单元，其特征在于，所述移位寄存器单元的驱动方法包括：
在帧复位控制信号的控制下，下拉节点切换控制电路控制将第一控制电压信号写入第一下拉节点，控制将第二控制电压信号写入第二下拉节点。
12.如权利要求11所述的移位寄存器单元的驱动方法，其特征在于，显示周期包括第一显示子周期和第二显示子周期，所述移位寄存器单元的驱动方法具体包括：
在所述第一显示子周期，第一控制电压信号为第一电压，第二控制电压信号为第二电压，在所述第一显示子周期包括的帧起始时间段在所述帧复位控制信号的控制下，所述下拉节点切换控制电路控制所述第一下拉节点的电位为第一电压，并控制所述第二下拉节点的电位为第二电压；
在所述第二显示子周期，所述第一控制电压信号为第二电压，所述第二控制电压信号为第一电压，在所述第二显示子周期包括的帧起始时间段，在所述帧复位控制信号的控制下，在所述下拉节点切换控制电路控制所述第一下拉节点的电位为第二电压，并控制所述第一下拉节点的电位为第一电压。
13.如权利要求12所述的移位寄存器单元的驱动方法，其特征在于，所述移位寄存器单元的驱动方法还包括：
在所述第一显示子周期包括的帧起始阶段和所述第二显示子周期包括的帧起始阶段，在所述帧复位控制信号的控制下，上拉节点控制电路控制将第一电压信号写入上拉节点。
14.如权利要求12所述的移位寄存器单元的驱动方法，其特征在于，所述显示周期具体包括N个第一显示子周期和M个第二显示子周期，所述第一显示子周期和所述第二显示子周期间隔设置，第a个第一显示子周期和第a个第二显示子周期依次设置，第a个第一显示子周期和第a个第二显示子周期之间的时间段包括第a空白时间段，N、M和a都为正整数，所述移位寄存器单元的驱动方法还包括：
在所述第a空白时间段，控制所述第一控制电压信号由第一电压跳变为第二电压，控制所述第二控制电压信号由第二电压跳变为第一电压。
15.如权利要求14所述的移位寄存器单元的驱动方法，其特征在于，N大于1，第a个第二显示子周期和第a+1个第一显示子周期依次设置，所述第a个第二显示子周期和所述第a+1个第一显示子周期之间的时间段包括第a+1空白时间段，所述移位寄存器单元的驱动方法还包括：
在所述第a+1空白时间段，控制所述第一控制电压信号由第二电压跳变为第一电压，控制所述第二控制电压信号由第一电压跳变为第二电压。
16.一种栅极驱动电路，其特征在于，包括多级如权利要求1至10中任一权利要求所述的移位寄存器单元。
17.一种显示装置，其特征在于，包括如权利要求16所述的栅极驱动电路。
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