CN205334926U - 移位寄存器单元、移位寄存器以及显示装置 - Google Patents

Abstract

本实用新型涉及一种移位寄存器单元、移位寄存器以及显示装置。该单元包括：第一下拉控制模块，用于输出第一控制信号以使输出模块的第一输入端与第二输入端保持相同电压；以及输出第二控制信号以使输出模块的扫描信号输出端与第二输入端保持相同电压；第二下拉控制模块，用于输出第三控制信号以使输出模块的第一输入端与第二输入端保持相同电压；以及通过输出第四控制信号以使输出模块的扫描信号输出端与第二输入端保持相同电压；第二时钟信号输入端与第一时间信号输入端所输入的时钟信号相位相反。本实用新型可以保证上位节点与输出端的电位恒定，防止输出模块中的TFT阈值电压Vth发生漂移，从而防止输出模块出现耦合噪音引出的不良输出。

Description

移位寄存器单元、移位寄存器以及显示装置

技术领域

本实用新型涉显示领域，具体涉及一种移位寄存器单元、移位寄存器以及显示装置。

背景技术

现有技术中氧化物薄膜晶体管(OxideTFT)通常采用时钟信号CLK进行驱动。随着时钟信号CLK频率的升高，CLK中有效电平的周期越来越小，容易导致OxideTFT的阈值电压Vth发生漂移，短时间内难以恢复。当氧化物薄膜晶体管OxideTFT长时间工作阈值电压Vth漂移的情况下，会降低OxideTFT的使用寿命。因此，如何提高OxideTFT的使用寿命，保证其阈值电压Vth不发生漂移已成为本实用新型中亟待解决的技术问题。

如图1所示，现有技术中提供的一种移位寄存器单元电路，为实现该移位寄存器单元在非工作期间的输出端以及上拉节点PU保持与公共电压端VGL电压相同，需要缩短输入端CLK3_O时钟信号的周期，导管第八晶体管M8与第十三晶体管M13，使输出端以及上拉节点PU与公共电压端VGL电压相同。但是随着输入端CLK3_O时钟信号周期越来越短，如图2所示，第一下拉节点PD的电压约有50％时间处于高电平状态，由于存在热效应，第三晶体管M3、第八晶体管M8与第十三晶体管M13的阈值电压会发生漂移，使得第一下拉节点PD处存在电压(如图2所示couplingnoise)。疏于该第一下拉节点PD处存在电压导致电容C1两端电压不同进而引起第三晶体管M3的输出信号中含有噪声。

实用新型内容

针对现有技术中的缺陷，本实用新型提供一种移位寄存器单元、移位寄存器以及显示装置，可以提高晶体管的使用寿命，防止输出模块出现耦合噪音引出的不良输出。

第一方面，本实用新型提供了一种移位寄存器单元，包括第一下拉控制模块、第二下拉控制模块和输出模块；

所述第一下拉控制模块包括与时钟信号源连接的第一时钟信号输入端、第一控制信号输出端和第二控制信号输出端；

所述第二下拉控制模块包括与时钟信号源连接的第二时钟信号输入端、第三控制信号输出端和第四控制信号输出端；

所述输出模块包括第一输入端、扫描信号输出端和连接预设低电平电压线的第二输入端；其中，

所述第一下拉控制模块，用于在其第一时钟信号输入端输出的时钟信号为有效电平时，通过其第一控制信号输出端输出第一控制信号以使所述输出模块的第一输入端与第二输入端保持相同电压；以及通过其第二控制信号输出端输出第二控制信号以使所述输出模块的扫描信号输出端与第二输入端保持相同电压；

所述第二下拉控制模块，用于在其第二时钟信号输入端输出的时钟信号为有效电平时，通过其第三控制信号输出端输出第三控制信号以使所述输出模块的第一输入端与第二输入端保持相同电压；以及通过其第四控制信号输出端输出第四控制信号以使所述输出模块的扫描信号输出端与第二输入端保持相同电压；

所述第二时钟信号输入端与所述第一时间信号输入端所输入的时钟信号相位相反。

可选地，所述第一下拉控制模块包括第一输入子模块与第一控制子模块；

所述第一输入子模块，用于在第一时钟信号为有效电平时将第一下拉节点处置为预设高电平；

所述第一控制子模块，用于在第一下拉节点处为预设高电平时输出第一控制信号至第一控制信号输出端以及输出第二控制信号至第二控制信号输出端。

可选地，所述第一控制子模块包括第六晶体管和第七晶体管；

所述第六晶体管的栅极连接至所述输出模块的第一输入端，源极或者漏极中的一个连接至所述第一下拉节点处，源极或者漏极中的另一个连接至所述输出模块的第二输入端；

所述第七晶体管的栅极连接移位前信号输入端，源极或者漏极中的一个连接至所述第一下拉节点处，源极或者漏极中的另一个连接至所述输出模块的第二输入端。

可选地，所述第一输入子模块包括第五晶体管；所述第五晶体管的栅极以及源极或者漏极中的一个并联至第一时钟信号输入端，其源极或者漏极中的另一个连接至第一下拉节点处。

可选地，所述第一下拉控制模块与所述输出模块之间设置有第八晶体管与第二晶体管；

所述第八晶体管的栅极连接至所述第一控制信号输出端，源极或者漏极中的一个连接至所述输出模块的第一输入端，源极或者漏极中的另一个连接至所述输出模块的第二输入端；

所述第二晶体管的栅极连接复位信号输入端，源极或者漏极中的一个连接至所述输出模块的第一输入端，源极或者漏极中的另一个连接至所述输出模块的第二输入端。

可选地，所述第一下拉控制模块与所述输出模块之间还设置有第十三晶体管和第四晶体管；

所述第十三晶体管的栅极连接至所述第二控制信号输出端，源极或者漏极中的一个连接至所述输出模块的扫描信号输出端，源极或者漏极中的另一个连接至所述输出模块的第二输入端。

可选地，所述第二下拉控制模块包括第二输入子模块与第二控制子模块；

所述第二输入子模块，用于在第二时钟信号为有效电平时将第二下拉节点处置为预设高电平；

所述第二控制子模块，用于在第二下拉节点处为预设高电平时输出第三控制信号至第三控制信号输出端以及输出第四控制信号至第四控制信号输出端。

可选地，所述第二控制子模块包括第十六晶体管和第十七晶体管；

所述第十六晶体管的栅极连接至所述输出模块的第一输入端，源极或者漏极中的一个连接至所述第二下拉节点处，源极或者漏极中的另一个连接至所述输出模块的第二输入端；

所述第十七晶体管的栅极连接移位前信号输入端，源极或者漏极中的一个连接至所述第二下拉节点处，源极或者漏极中的另一个连接至所述输出模块的第二输入端。

可选地，所述第二输入子模块包括第十五晶体管；所述第十五晶体管的栅极以及源极或者漏极中的一个并联至第二时钟信号输入端，其源极或者漏极中的另一个连接至第二下拉节点处。

可选地，所述第二下拉控制模块与所述输出模块之间设置有第十八晶体管；

所述第十八晶体管的栅极连接至所述第三控制信号输出端，源极或者漏极中的一个连接至所述输出模块的第一输入端，源极或者漏极中的另一个连接至所述输出模块的第二输入端。

可选地，所述第二下拉控制模块与所述输出模块之间还设置有第十四晶体管；

所述第十四晶体管的栅极连接至所述第四控制信号输出端，源极或者漏极中的一个连接至所述输出模块的扫描信号输出端，源极或者漏极中的另一个连接至所述输出模块的第二输入端。

第二方面，本实用新型实施例还提供了一种移位寄存器，包括多个级联的如上文所述的多个移位寄存器单元；

除第一级的移位寄存器单元外，任意一级的移位前信号输入端连接至前一级移位寄存器单元的扫描信号输出端，其复位信号输入端连接至下一级移位寄存器单元的扫描信号输出端；

第一级移位寄存器单元的移位前信号连接至起始信号输入端；

最后一级的移位寄存器单元的扫描信号输出端输出复位信号至所有移位寄存器单元的帧复位信号端。

第三方面，本实用新型实施例又提供了一种显示装置，包括上文所述的移位寄存器。

由上述技术方案可知，本实用新型通过将第二下拉控制模块与第一下拉控制模块形成电路冗余设计，并且使得第一下拉控制模块的输入信号与第二下拉控制模块的输入信号相位相反，使得第一下拉控制模块与第二下拉控制模块中的晶体管分别承担50％的下拉工作，这样可以减少第一下拉控制模块中的晶体管工作时间(50％的工作时间，50％的休息时间)，可以提高器件的使用寿命。本实用新型保证上位节点与输出端的电位恒定，防止输出模块中的TFT阈值电压Vth发生漂移，防止输出模块出现耦合噪音引出的不良输出。

附图说明

通过参考附图会更加清楚的理解本实用新型的特征和优点，附图是示意性的而不应理解为对本实用新型进行任何限制，在附图中：

图1是本实用新型实施例提供的一种移位寄存器单元结构框图；

图2是第一下拉节点PD输出波形图；

图3是现有技术中一种移位寄存器单元电路图；

图4是本实用新型实施例提供的一种移位寄存器单元电路图；

图5是本实用新型实施例提供的基于驱动周期比较的晶体管的阈值电压Vth转移量变化示意图；

图6是本实用新型实施例提供的利用交叉驱动方式的CLK信号示意图；

图7是本实用新型实施例提供的第一下拉节点PD与第二下拉结点PD’结合后等效电压输出波形图；

图8是本实用新型实施例提供的一种移位寄存器结构图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

如图3所示，本实用新型实施例提供了一种移位寄存器单元，包括第一下拉控制模块、第二下拉控制模块和输出模块；

第一下拉控制模块包括与时钟信号源连接的第一时钟信号输入端CLK3_O、第一控制信号输出端TR1和第二控制信号输出端TR2；

第二下拉控制模块包括与时钟信号源连接的第二时钟信号输入端CLK3_E、第三控制信号输出端TR3和第四控制信号输出端TR4；

输出模块包括第一输入端IN1、扫描信号输出端Gout(n)和连接预设低电平电压线VGL的第二输入端IN2；其中，

第一下拉控制模块用于在其第一时钟信号输入端CLK3_O输出的时钟信号为有效电平时，通过其第一控制信号输出端TR1输出第一控制信号以使输出模块的第一输入端IN1与第二输入端IN2保持相同电压；以及通过其第二控制信号输出端TR2输出第二控制信号以使输出模块的扫描信号输出端Gout(n)与第二输入端IN2保持相同电压；

第二下拉控制模块，用于在其第二时钟信号输入端CLK3_E输出的时钟信号为有效电平时，通过其第三控制信号输出端TR3输出第三控制信号以使输出模块的第一输入端IN1与第二输入端IN2保持相同电压；以及通过其第四控制信号输出端TR4输出第四控制信号以使输出模块的扫描信号输出端Gout(n)与第二输入端IN2保持相同电压；

第一时钟信号输入端CLK3_O与第二时钟信号输入端CLK3_E所输入的时钟信号相位相反。

可理解的是，有效电平是指第一时钟信号输入端CLK3_O与第二时钟信号输入端CLK3_E的输入电平，根据第一下拉控制模块与第二下拉模块的电路情况可以具体为高电平或低电平。其中，高电平和低电平分别指的是某一电路节点位置处由电位高度范围代表的两种逻辑状态。举例来说，CLK3_O与CLK3_E的输入电平可以为高于公开端30V以上的高电平，在此范围之外的的均属于无效电平；或者CLK3_O与CLK3_E的有效电平可以为低于公共端电压30V以上的低电平，在此范围之外的均属于无效电平。可以理解的是，每一电路节点处的高电平、低电平、有效电平和无效电平的具体的电位高度范围可以在具体应用场景下根据需要进行设置，本实用新型对此不作限定。

作为第一下拉控制模块的一个具体实施例，该第一下拉控制模块包括第一控制子模块。如图4所示，该第一控制子模块包括第六晶体管M6和第七晶体管M7。其中，第六晶体管M6的栅极连接至输出模块的第一输入端(该第一输入端连接至上拉节点PU)，源极或者漏极中的一个连接至第一下拉节点PD处，源极或者漏极中的另一个连接至输出模块的第二输入端(该第一输入端连接至公共电压端VGL)。第七晶体管M7的栅极连接移位前信号输入端Gout(n-1)，源极或者漏极中的一个连接至第一下拉节点PD处，源极或者漏极中的另一个连接至输出模块的第二输入端。

作为第一下拉控制模块的另一个具体实施例，该第一下拉控制模块还包括第一输入子模块。如图3所示，该第一输入子模块包括第五晶体管M5。该第五晶体管M5的栅极以及源极或者漏极中的一个并联至第一时钟信号输入端CLK3_O，其源极或者漏极中的另一个连接至第一下拉节点PD处。

实际应用中，第一下拉控制模块与输出模块之间设置有第八晶体管M8与第二晶体管M2。该第八晶体管M8的栅极连接至第一控制信号输出端，源极或者漏极中的一个连接至输出模块的第一输入端，源极或者漏极中的另一个连接至输出模块的第二输入端。该第二晶体管M2的栅极连接复位信号输入端Gout(n+1)，源极或者漏极中的一个连接至输出模块的第一输入端，源极或者漏极中的另一个连接至输出模块的第二输入端。

需要说明的是，第一下拉控制模块与输出模块之间还设置有第十三晶体管M13和第四晶体管M4。其中，该第十三晶体管M13的栅极连接至第二控制信号输出端，源极或者漏极中的一个连接至输出模块的扫描信号输出端Gout(n)，源极或者漏极中的另一个连接至输出模块的第二输入端。

该第四晶体管M4的源极或者漏极中的一个连接至输出模块的扫描信号输出端Gout(n)，源极或者漏极中的另一个连接至输出模块的第二输入端，其栅极连接至复位信号输入端Gout(n+1)。

同理，作为第二下拉控制模块的一个具体实施例，该第二下拉控制模块包括第二控制子模块。如图3所示，该第二控制子模块包括第十六晶体管M6_E和第十七晶体管M7_E。其中，第十六晶体管M6_E的栅极连接至输出模块的第一输入端(该第一输入端连接至上拉节点PU)，源极或者漏极中的一个连接至第二下拉节点PD’处，源极或者漏极中的另一个连接至输出模块的第二输入端(该第一输入端连接至公共电压端VGL)。第十七晶体管M7_E的栅极连接移位前信号输入端Gout(n-1)，源极或者漏极中的一个连接至第二下拉节点PD’处，源极或者漏极中的另一个连接至输出模块的第二输入端。

作为第二下拉控制模块的另一个具体实施例，该第二下拉控制模块还包括第二输入子模块。如图3所示，该第二输入子模块包括第十五晶体管M5_E。该第十五晶体管M5_E的栅极以及源极或者漏极中的一个并联至第一时钟信号输入端CLK3_E，其源极或者漏极中的另一个连接至第二下拉节点PD’处。

实际应用中，第二下拉控制模块与输出模块之间设置有第十八晶体管M8_E。该第十八晶体管M8_E的栅极连接至第三控制信号输出端，源极或者漏极中的一个连接至输出模块的第一输入端，源极或者漏极中的另一个连接至输出模块的第二输入端。

实际应用中，第二下拉控制模块与输出模块之间还设置有第十四晶体管M13_E。该第十四晶体管M13_E的栅极连接至第四控制信号输出端，源极或者漏极中的一个连接至输出模块的扫描信号输出端Gout(n)，源极或者漏极中的另一个连接至输出模块的第二输入端。

如图3所示，本实用新型实施例提供的移位寄存器单元还包括第一晶体管M1。该第一晶体管M1的栅极与源极连接至移位前信号输入端Gout(n-1)，源极或者漏极中的另一个连接至输出模块的第一输入端。

如图3所示，本实用新型实施例提供的移位寄存器单元还包括第十晶体管M10。该第十晶体管M10的栅极连接帧复位信号端RST_T，源极或者漏极中的一个连接至输出模块的输出模块的第一输入端，源极或者漏极中的另一个连接至输出模块的第二输入端。当该第十晶体管M10的栅极接收到帧复位信号端RST_T的有效电平时，使上拉节点PU处的电平与公共电压端VGL的电平相同。

如图3所示，作为本实用新型实施例提供的输出模块，包括：第三晶体管M3和电容C1。该第三晶体管M3的栅极连接至输出模块的第一输入端，源极或者漏极中的一个连接至输出模块的第三时钟信号输入端CLKN1，源极或者漏极中的另一个连接至输出模块的扫描信号输出端。该电容C1的第一极连接至上拉节点PU，第二连接至输出模块的扫描信号输出端。

本实用新型实施例提供的移位寄存器单元的工作过程：

第一阶段：当移位前信号输入端Gout(n-1)接收到有效信号时，此时第一晶体管M1导通将上拉节点PU处的电平上拉至高电平，从而使第三晶体管M3导通，将第三时钟信号输入端CLKN1的输入信号从扫描信号输出端Gout(n)输出。同时，由于电容C1的第一极与上拉节点PU处相连接，移位前信号输入端Gout(n-1)的有效信号向电容C1充电，由于该电容C1内存储有电荷，从而使第三晶体管M3的栅漏极保持正向偏置，该第三晶体管M3保持工作状态。由于移位前信号输入端Gout(n-1)为有效信号，此时第七晶体管M7与第十七晶体管M7_E导通，将第一下拉节点PD或者第二下拉节点PD’处的电压下拉至公共电压端VGL处的低电压。当第一下拉节点PD处为低电压时，第八晶体管M8与第十三晶体管M13不工作；或者，第二下拉节点PD’处为低电压时，第十八晶体管M8_E与第十四晶体管M13_E不工作，从而使上拉节点PU处的电压不会受到第一时钟信号输入端CLK3_O和第二时钟信号输入端CLK3_E的影响。

第二阶段：当第三时钟信号输入端CLKN1的输入信号为有效电平时，可以作为扫描信号从扫描信号输出端Gout(n)输出。

第三阶段：第一时钟信号输入端CLK3_O或者第二时钟信号输入端CLK3_E为有效电平时，由于第一下拉控制模块与第二下拉控制模块电路结构相同。下面以第二时钟信号输入端CLK3_E为有效电平为例进行说明。

当第二时钟信号输入端CLK3_E为有效电平时会将第二下拉节点PD’处电压上拉至高电平，此时第十八晶体管M8_E与第十四晶体管M13_E导通，会将上拉节点PU与扫描信号输出端Gout(n)处的电压下拉至公共端电压VGL，从而使电容C1放电保证第三晶体管M3截止。

需要说明的是，第一时钟信号输入端CLK3_O与第二时钟信号输入端CLK3_E所输入的时钟信号相位相反。这样通过第一下拉节点PD与第二下拉节点PD’两个下拉节点的方式，使得第三晶体管M3的栅极与漏极一直保持在低电压状态，可以防止第三晶体管M3随着第三时钟信号输入端CLKN1的驱动而输出耦合噪声。

如图5所示，在奇周期期间(Odd_frame)，本实用新型实施例中第一时钟信号输入端CLK3_O输入时间信号CLKB1_O时，此时在第二时钟信号输入端CLK3_E输入时钟信号CLKD1_E，相对应的需要在第三时钟信号输入端CLKN1输入时钟信号CLK1。同理，第一时钟信号输入端CLK3_O在Odd_frame期间输入时间信号CLKB2_O时，此时在第二时钟信号输入端CLK3_E输入时钟信号CLKD2_E，相对应的需要在第三时钟信号输入端CLKN1输入时钟信号CLK2。

在偶周期期间(Even_frame)，本实用新型实施例中第一时钟信号输入端CLK3_O输入时间信号CLKB1_O时，此时在第二时钟信号输入端CLK3_E输入时钟信号CLKD1_E，相对应的需要在第三时钟信号输入端CLKN1输入时钟信号CLK1。第一时钟信号输入端CLK3_O输入时间信号CLKB2_O时，此时在第二时钟信号输入端CLK3_E输入时钟信号CLKD2_E，相对应的需要在第三时钟信号输入端CLKN1输入时钟信号CLK2。

本实用新型实施例通过设置第二下拉控制模块，通过第一下拉控制模块与第二控制模块分时工作，使第一下拉节点PD与第二下拉节点PD’分时处于高电平状态，该两个下拉节点的整体效果如图6所示。本实用新型通过使第一下拉节点分时处于高电平状态，一半时间处于不工作状态，可以使第五晶体管M5、第八晶体管M8以及第十三晶体管M13由原来的持续工作变为只有在Odd_frame期间工作，如图7所示，随着Odd_frame与Even_frame周期变长，第五晶体管M5、第八晶体管M8以及第十三晶体管M13的电压应力stress3变为电压应力stress5时，第五晶体管M5、第八晶体管M8以及第十三晶体管M13的恢复时间(recoverytime)也变来越长，阈值电压Vth的变化也越来越小。其中，电压应力stress是指，晶体管导通时的栅源压差。需要说明的是，stress3为高电平时，第五晶体管M5、第八晶体管M8以及第十三晶体管M13处于导通状态；stress3为低电平时，晶体管处于关闭状态。而stress5为高电平时，第五晶体管M5、第八晶体管M8以及第十三晶体管M13处于工作状态，而stress5为低电平(恢复时间段内)时，晶体管处于不工作状态，此时晶体管的自身温度下降，阈值电压变化降低。恢复时间达到一定程度时，阈值电压变化ΔVth能够降低30％，提高第五晶体管M5、第八晶体管M8以及第十三晶体管M13的工作可靠性，进而防止输出模块出现耦合噪音引出的不良输出。

第二方面，本实用新型实施例提供了一种移位寄存器，如图8所示，包括多个级联的如上文所述的多个移位寄存器单元；

除第一级的移位寄存器单元外，任意一级的移位前信号输入端连接至前一级移位寄存器单元的扫描信号输出端，其复位信号输入端连接至下一级移位寄存器单元的扫描信号输出端；

第一级移位寄存器单元的移位前信号连接至起始信号输入端STV；

最后一级的移位寄存器单元的扫描信号输出端输出复位信号至所有移位寄存器单元的帧复位信号端RST_T。

由上可以看出，本实用新型实施例提供的移位寄存器基于上文所述的移位寄存器单元实现，因而可以解决同样的技术问题，并取得相同的技术效果，在此不再一一赘述。

第三方面，本实用新型还提供了一种显示装置，包括上文所述的移位寄存器。该显示装置可以为：显示面板、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置由于包括上述任意一种移位寄存器单元，因而可以解决同样的技术问题，并取得相同的技术效果，在此不再一一赘述。

最后，需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。

本实用新型的说明书中，说明了大量具体细节。然而能够理解的是，本实用新型的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。类似地，应当理解，为了精简本实用新型公开并帮助理解各个实用新型方面中的一个或多个，在上面对本实用新型的示例性实施例的描述中，本实用新型的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释呈反映如下意图：即所要求保护的本实用新型要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如权利要求书所反映的那样，实用新型方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本实用新型的单独实施例。

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围，其均应涵盖在本实用新型的权利要求和说明书的范围当中。

Claims (13)

1.一种移位寄存器单元，其特征在于，包括第一下拉控制模块、第二下拉控制模块和输出模块；

所述第一下拉控制模块包括与时钟信号源连接的第一时钟信号输入端、第一控制信号输出端和第二控制信号输出端；

所述第二下拉控制模块包括与时钟信号源连接的第二时钟信号输入端、第三控制信号输出端和第四控制信号输出端；

所述输出模块包括第一输入端、扫描信号输出端和连接预设低电平电压线的第二输入端；其中，

所述第一下拉控制模块，用于在其第一时钟信号输入端输出的时钟信号为有效电平时，通过其第一控制信号输出端输出第一控制信号以使所述输出模块的第一输入端与第二输入端保持相同电压；以及通过其第二控制信号输出端输出第二控制信号以使所述输出模块的扫描信号输出端与第二输入端保持相同电压；

所述第二下拉控制模块，用于在其第二时钟信号输入端输出的时钟信号为有效电平时，通过其第三控制信号输出端输出第三控制信号以使所述输出模块的第一输入端与第二输入端保持相同电压；以及通过其第四控制信号输出端输出第四控制信号以使所述输出模块的扫描信号输出端与第二输入端保持相同电压；

所述第二时钟信号输入端与所述第一时间信号输入端所输入的时钟信号相位相反。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一下拉控制模块包括第一输入子模块与第一控制子模块；

所述第一输入子模块，用于在第一时钟信号为有效电平时将第一下拉节点处置为预设高电平；

所述第一控制子模块，用于在第一下拉节点处为预设高电平时输出第一控制信号至第一控制信号输出端以及输出第二控制信号至第二控制信号输出端。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一控制子模块包括第六晶体管和第七晶体管；

所述第六晶体管的栅极连接至所述输出模块的第一输入端，源极或者漏极中的一个连接至所述第一下拉节点处，源极或者漏极中的另一个连接至所述输出模块的第二输入端；

所述第七晶体管的栅极连接移位前信号输入端，源极或者漏极中的一个连接至所述第一下拉节点处，源极或者漏极中的另一个连接至所述输出模块的第二输入端。

4.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一输入子模块包括第五晶体管；所述第五晶体管的栅极以及源极或者漏极中的一个并联至第一时钟信号输入端，其源极或者漏极中的另一个连接至第一下拉节点处。

5.根据权利要求1～4任意一项所述的移位寄存器单元，其特征在于，所述第一下拉控制模块与所述输出模块之间设置有第八晶体管与第二晶体管；

所述第八晶体管的栅极连接至所述第一控制信号输出端，源极或者漏极中的一个连接至所述输出模块的第一输入端，源极或者漏极中的另一个连接至所述输出模块的第二输入端；

所述第二晶体管的栅极连接复位信号输入端，源极或者漏极中的一个连接至所述输出模块的第一输入端，源极或者漏极中的另一个连接至所述输出模块的第二输入端。

6.根据权利要求1～4任意一项所述的移位寄存器单元，其特征在于，所述第一下拉控制模块与所述输出模块之间还设置有第十三晶体管和第四晶体管；

所述第十三晶体管的栅极连接至所述第二控制信号输出端，源极或者漏极中的一个连接至所述输出模块的扫描信号输出端，源极或者漏极中的另一个连接至所述输出模块的第二输入端；

所述第四晶体管的源极或者漏极中的一个连接至所述输出模块的扫描信号输出端，源极或者漏极中的另一个连接至所述输出模块的第二输入端，其栅极连接至复位信号输入端。

7.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二下拉控制模块包括第二输入子模块与第二控制子模块；

所述第二输入子模块，用于在第二时钟信号为有效电平时将第二下拉节点处置为预设高电平；

所述第二控制子模块，用于在第二下拉节点处为预设高电平时输出第三控制信号至第三控制信号输出端以及输出第四控制信号至第四控制信号输出端。

8.根据权利要求7所述的移位寄存器单元，其特征在于，所述第二控制子模块包括第十六晶体管和第十七晶体管；

所述第十六晶体管的栅极连接至所述输出模块的第一输入端，源极或者漏极中的一个连接至所述第二下拉节点处，源极或者漏极中的另一个连接至所述输出模块的第二输入端；

所述第十七晶体管的栅极连接移位前信号输入端，源极或者漏极中的一个连接至所述第二下拉节点处，源极或者漏极中的另一个连接至所述输出模块的第二输入端。

9.根据权利要求7所述的移位寄存器单元，其特征在于，所述第二输入子模块包括第十五晶体管；所述第十五晶体管的栅极以及源极或者漏极中的一个并联至第二时钟信号输入端，其源极或者漏极中的另一个连接至第二下拉节点处。

10.根据权利要求7～9任意一项所述的移位寄存器单元，其特征在于，所述第二下拉控制模块与所述输出模块之间设置有第十八晶体管；

所述第十八晶体管的栅极连接至所述第三控制信号输出端，源极或者漏极中的一个连接至所述输出模块的第一输入端，源极或者漏极中的另一个连接至所述输出模块的第二输入端。

11.根据权利要求7～9任意一项所述的移位寄存器单元，其特征在于，所述第二下拉控制模块与所述输出模块之间还设置有第十四晶体管；

所述第十四晶体管的栅极连接至所述第四控制信号输出端，源极或者漏极中的一个连接至所述输出模块的扫描信号输出端，源极或者漏极中的另一个连接至所述输出模块的第二输入端。

12.一种移位寄存器，其特征在于，包括多个级联的如权利要求1～11任意一项所述的移位寄存器单元；

除第一级的移位寄存器单元外，任意一级的移位前信号输入端连接至前一级移位寄存器单元的扫描信号输出端，其复位信号输入端连接至下一级移位寄存器单元的扫描信号输出端；

第一级移位寄存器单元的移位前信号连接至起始信号输入端；

最后一级的移位寄存器单元的扫描信号输出端输出复位信号至所有移位寄存器单元的帧复位信号端。

13.一种显示装置，其特征在于，包括如权利要求12所述的移位寄存器。