CN102956213A - 一种移位寄存器单元及阵列基板栅极驱动装置 - Google Patents
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Abstract
本发明公开了一种移位寄存器单元及阵列基板栅极驱动装置,用以实现移位寄存器单元输出低噪声的信号并实现移位寄存器单元的长期稳定工作。本发明提供的一种移位寄存器单元,包括:用于将第一工作电压提供给上拉模块的上拉节点的输入模块;连接上拉节点用于将上拉节点的电压降为第二工作电压的复位模块;连接上拉节点用于存储第一工作电压,和向输出端子提供第一时钟信号的上拉模块;用于将第三工作电压提供给输出端子的第一下拉模块;将第二时钟信号提供给下拉节点,和将第三工作电压提供给下拉节点的第一下拉控制模块;用于向上拉节点和输出端子提供第三工作电压的第二下拉模块;用于将第二时钟信号输入到下拉节点的第二下拉控制模块。
Description
技术领域
本发明涉及液晶显示驱动技术领域,尤其涉及一种移位寄存器单元及阵列基板栅极驱动电路。
背景技术
液晶显示器具有低辐射、体积小及低耗能等优点,被广泛地应用在笔本记电脑、平面电视或移动电话等资讯产品上。传统液晶显示器的方式是利用外部驱动芯片来驱动面板上的像素以显示影像,但为了减少元件数目并降低制造成本,近年来逐渐发展成将驱动电路的结构直接制作于显示面板上,例如通过将栅极驱动电路整合于液晶面板(gate on array,GOA)技术实现的移位寄存器单元。
但是,在应用产品的GOA设计中,如何降低输出端的噪声及使用最少的电路元器件来实现移位寄存功能,并且保证薄膜晶体管TFT的负载循环的最小化来实现电路的长期稳定工作,是GOA设计的关键问题。
如附图1所示,为现有GOA技术中最基本的单元,该移位寄存器单元由4个薄膜晶体管和1个电容组成。在实际应用中,T2晶体管会因为由CLK对其产生的耦合电压的影响使输出端产生噪声,且不能长期稳定工作。
发明内容
本发明提供了一种移位寄存器单元及阵列基板栅极驱动电路,用以实现移位寄存器单元输出低噪声的信号并实现移位寄存器单元的长期稳定工作。
本发明提供的一种移位寄存器单元,包括输入模块、复位模块、上拉模块、第一下拉模块、第二下拉模块和第一下拉控制模块,第二下拉控制模块;其中,
所述输入模块响应于输入信号线,用于将第一工作电压提供给上拉模块的上拉节点,其中上拉节点为输入模块的输出节点;
所述复位模块连接上拉节点,响应于初始化信号,用于将上拉节点的电压降为第二工作电压;
所述上拉模块连接上拉节点,用于存储第一工作电压,和响应于上拉节点的电压,向输出端子提供第一时钟信号;
所述第一下拉模块,响应于第二时钟信号或初始化信号,用于将第三工作电压提供给输出端子;
所述第一下拉控制模块连接上拉节点,响应于第二时钟信号将第二时钟信号提供给下拉节点,和响应于上拉节点的电压信号将第三工作电压提供给下拉节点;
所述第二下拉模块,响应于下拉节点的电压信号,用于向上拉节点和输出端子提供第三工作电压;
所述第二下拉控制模块响应于第一时钟信号,用于将第二时钟信号输入到下拉节点。
本发明提供的一种阵列基板栅极驱动装置,包括级联的上述移位寄存器单元。
本发明实施例提供了一种移位寄存器单元和阵列基板栅极驱动装置,增加了第二下拉控制模块,在总体效果上,降低了输出信号的噪声,适用于单双向扫描,而且降低了其余薄膜晶体管TFT的负载循环,减小了器件整体空间,实现了移位寄存器单元的长期稳定工作。
附图说明
图1为现有GOA技术移位寄存器单元基本单元的结构示意图;
图2为本发明实施例提供的一种移位寄存器单元的结构示意图;
图3为本发明实施例提供的另一种移位寄存器单元的结构示意图;
图4为图2和图3中任一图所示的移位寄存器单元的各信号端的时序信号图;
图5为本发明实施例提供的一种阵列基板栅极驱动装置结构示意图。
具体实施方式
本发明实施例提供了一种移位寄存器单元,包括:
输入模块、复位模块、上拉模块、第一下拉模块、第二下拉模块和第一下拉控制模块,还包括第二下拉控制模块;其中,
所述输入模块响应于输入信号,用于将第一工作电压提供给上拉模块的上拉节点,其中上拉节点为输入模块的输出节点;
所述复位模块连接上拉节点,响应于初始化信号,用于将上拉节点的电压降为第二工作电压;
所述上拉模块连接上拉节点,用于存储第一工作电压,和响应于上拉节点的电压,向输出端子提供第一时钟信号;
所述第一下拉模块,响应于第二时钟信号或初始化信号,用于将第三工作电压提供给输出端子;
所述第一下拉控制模块连接上拉节点,响应于第二时钟信号将第二时钟信号提供给下拉节点,和响应于上拉节点的电压信号将第三工作电压提供给下拉节点;
所述第二下拉模块,响应于下拉节点的电压信号,用于向上拉节点和输出端子提供第三工作电压;
所述第二下拉控制模块响应于第一时钟信号,用于将第二时钟信号输入到下拉节点。
较佳地,所述输入模块包括:第一薄膜晶体管,其源极连接第一工作电压,栅极连接输入信号线,漏极连接上拉节点。
较佳地,所述复位模块包括:第二薄膜晶体管,其源极连接上拉节点,栅极连接初始化信号线,漏极连接第二工作电压。
较佳地,所述上拉模块,包括:
电容器,连接在上拉节点和输出端子之间;
第三薄膜晶体管,其源极连接第一时钟信号线,栅极连接上拉节点,漏极连接输出端子。
较佳地,所述第一下拉模块,包括:第四薄膜晶体管,其源极连接输出端子,栅极连接第二时钟信号线或初始化信号线,漏极连接第三工作电压。
较佳地,所述第一下拉控制模块,包括:
第五薄膜晶体管,其源极和栅极连接第二时钟信号线,漏极连接下拉节点;
第六薄膜晶体管,其源极连接第三工作电压,栅极连接上拉节点,漏极连接下拉节点。
较佳地,所述第二下拉模块,包括:第七薄膜晶体管,其源极连接上拉节点,栅极连接下拉节点,漏极连接第三工作电压;
较佳地,所述第二下拉模块,还包括:第八薄膜晶体管,其源极连接输出端子,栅极连接下拉节点,漏极连接第三工作电压。
较佳地,所述第二下拉控制模块,包括:第九薄膜晶体管,其源极连接第二时钟信号线,栅极连接第一时钟信号线,漏极连接下拉节点。
下面结合附图和具体实施例,对本发明进行详细说明。
实施例1
本发明实施例1提供的一种移位寄存器单元,适用于双向扫描,如图2所示,该移位寄存器单元,包括:
输入模块101、复位模块102、上拉模块103、第一下拉模块104、第二下拉模块105和第一下拉控制模块106,还包括第二下拉控制模块107;其中,
所述输入模块101响应于输入信号INPUT,用于将第一工作电压VDD提供给上拉模块的上拉节点PU点,其中上拉节点为输入模块的输出节点;
所述复位模块102连接上拉节点,响应于初始化信号RESET,用于将上拉节点的电压降为第二工作电压VSS;
所述上拉模块103连接上拉节点,用于存储第一工作电压VDD,和响应于上拉节点的电压信号,向输出端子OUTPUT提供第一时钟信号CLK;
所述第一下拉模块104,响应于第二时钟信号CLKB,用于将第三工作电压VGL提供给输出端子OUTPUT;
所述第一下拉控制模块105连接上拉节点PU点,响应于第二时钟信号CLKB将第二时钟信号提供给下拉节点PD点,和响应于上拉节点的电压信号将第三工作电压VGL提供给下拉节点PD点;
所述第二下拉模块106,响应于下拉节点的电压信号,用于向上拉节点PU点和输出端子OUTPUT提供第三工作电压VGL;
所述第二下拉控制模块107响应于第一时钟信号CLK,用于将第二时钟信号输入到下拉节点PD点。
其中,输入模块101包括:第一薄膜晶体M1,其源极连接第一工作电压VDD,栅极连接输入信号线INPUT,漏极连接上拉节点PU点。
复位模块102包括:第二薄膜晶体管M2,其源极连接上拉节点PU点,栅极连接初始化信号线RESET,漏极连接第二工作电压VSS。
上拉模块103,包括:
电容器C1,连接在上拉节点PU点和输出端子OUTPUT之间;
第三薄膜晶体管M3,其源极连接第一时钟信号CLK,栅极连接上拉节点PU点,漏极连接输出端子OUTPUT。
第一下拉模块104,包括:
第四薄膜晶体管M4,其源极连接输出端子OUTPUT,栅极连接第二时钟信号CLKB,漏极连接第三工作电压VGL。
第一下拉控制模块105,包括:
第五薄膜晶体管M5,其源极和栅极连接第二时钟信号CLKB,漏极连接下拉节点PD点;
第六薄膜晶体管M6,其源极连接第三工作电压VGL,栅极连接上拉节点PU点,漏极连接下拉节点PD点。
第二下拉模块106,包括:
第七薄膜晶体管M7,其源极连接上拉节点PU点,栅极连接下拉节点PD点,漏极连接第三工作电压VGL;
第八薄膜晶体管M8,其源极连接输出端子OUTPUT,栅极连接下拉节点PD点,漏极连接第三工作电压VGL。
第二下拉控制模块106,包括:
第九薄膜晶体管M9,其源极连接第二时钟信号CLKB,栅极连接第一时钟信号CLK,漏极连接下拉节点PD点。
参见图4所示的信号时序图,本发明实施例1提供的移位寄存器单元的双向扫描驱动方法,包括:
第一阶段:第一时钟信号CLK为低电平、第二时钟信号CLKB为高电平、输入信号INPUT为高电平和初始化信号RESET为低电平时,第一薄膜晶体管M1、第四薄膜晶体管M4和第五薄膜晶体管M5将导通,第二薄膜晶体管M2和第九薄膜晶体管M9将断开;第一薄膜晶体管M1导通,将VDD高电平引入PU节点,并将第三薄膜晶体管M3和第六薄膜晶体管M6导通;第五薄膜晶体管M5导通将第七薄膜晶体管M7和第八薄膜晶体管M8导通;其中,第六薄膜晶体管M6导通将VSS低电平引入PD节点,第四薄膜晶体管M4导通将VGL低电平引入输出端,输出低电平;
第二阶段:第一时钟信号CLK为高电平、第二时钟信号CLKB为低电平、输入信号INPUT为低电平和初始化信号RESET为低电平时,第一薄膜晶体管M1、第二薄膜晶体管M2、第四薄膜晶体管M4和第五薄膜晶体管M5将断开,第九薄膜晶体管M9将导通;PU节点高电平,第三薄膜晶体管M3和第六薄膜晶体管M6持续导通;PD节点保持低电平,第七薄膜晶体管M7断开避免PU节点漏电,第八薄膜晶体管M8断开避免输出端漏电;其中第三薄膜晶体管M3导通将此阶段第一时钟信号CLK的高电平引入输出端Output,将输出端电位上拉至高电平;
第三阶段:第一时钟信号CLK为低电平、第二时钟信号CLKB为高电平、输入信号INPUT为低电平和初始化信号RESET为高电平时,第一薄膜晶体管M1和第九薄膜晶体管M9将关闭,第二薄膜晶体管M2、第四薄膜晶体管M4和第五薄膜晶体管M5将导通;其中,第二薄膜晶体管M2导通PU节点放电至低电平,第三薄膜晶体管M3和第六薄膜晶体管M6将断开,PD节点引入此阶段第二时钟信号CLKB的高电平,第七薄膜晶体管M7导通加速PU节点放电,第四薄膜晶体管M4将VGL低电平引入输出端,第八薄膜晶体管M8导通加速输出端放电,输出低电平;
第四阶段:第一时钟信号CLK为高电平、第二时钟信号CLKB为低电平、输入信号INPUT为低电平和初始化信号RESET为低电平时,第九薄膜晶体管M9将导通,其余晶体管将断开,电容C1保持低电平,因此输出端Output输出低电平;
第五阶段:第一时钟信号CLK为低电平、第二时钟信号CLKB为高电平、输入信号INPUT为低电平和初始化信号RESET为低电平时,第九薄膜晶体管M9将关闭,第四薄膜晶体管M4和第五薄膜晶体管M5将导通,第七薄膜晶体管M7导通保持PU节点的低电平,输出端引入VGL低电平,第八薄膜晶体管M8导通进一步保证输出端为低电平,输出低电平。
较佳地,在第五阶段之后,重复进行第四阶段和第五阶段的操作,直到再次依次出现第一阶段、第二阶段和第三阶段的时序,并再次执行第一阶段、第二阶段和第三阶段,完成第一阶段、第二阶段和第三阶段,就完成了一次信号移位。
需要说明的是,本发明实施例中,所有的薄膜晶体管均为N型薄膜晶体管TFT。实施例2也相同,不再赘述。
本发明实施例用于说明本发明,但不用来限制本发明的范围,其中,第七薄膜晶体管M7和第八薄膜晶体管M8不是必须同时存在于所述移位寄存器单元中,所述移位寄存器单元包含其中任一项均可实现本发明的目的。
实施例2
本发明实施例2提供的移位寄存器单元,同样适用于单向扫描,如图3所示,该移位寄存器单元用于单相扫描时,与实施例1中所不同的是:
所述第一下拉模块104,响应于初始化信号RESET,用于将第三工作电压VGL提供给输出端子OUTPUT;
其中第一下拉模块104,包括:
第四薄膜晶体管M4,其源极连接输出端子OUTPUT,栅极连接初始化信号线RESET,漏极连接第三工作电压VGL。
本发明实施例2所述的移位寄存器单元,用于单相扫描时,参见图4所示的控制信号时序图,其中,第二工作电压VSS和第三工作电压VGL相同,其驱动方法,包括:
第一阶段:INPUT为高电平,则PU节点为高电平,第一薄膜晶体管M1、第三薄膜晶体管M3和第六薄膜晶体管M6导通;CLK为低电平,CLKB为高电平,第五薄膜晶体管M5导通,PD节点为低电平,第七薄膜晶体管M7和第八薄膜晶体管M8导通;RESET为低电平,则薄膜晶体管T2关闭;所以输出为低电平;
第二阶段:INPUT变为低电平,RESET仍为低电平,则PU节点仍为高电平,第三薄膜晶体管M3和第六薄膜晶体管M6持续导通;CLKB为低电平,第五薄膜晶体管M5断开,CLK为高电平,第九薄膜晶体管M9打开,那么P D节点持续为低电平,第七薄膜晶体管M7和第八薄膜晶体管M8断开;RESET为低电平,则第二薄膜晶体管M2保持断开;CLK变为高电平,所以输出变为高电平;
第三阶段:INPUT为低电平,RESET变为高电平,则第二薄膜晶体管M2和第四薄膜晶体管M4导通;于是PU节点被放电至低电平,第三薄膜晶体管M3和第六薄膜晶体管M6关闭;CLKB为高电平,第五薄膜晶体管M5导通,CLK为低电平,第九薄膜晶体管M9关闭,那么节点PD变为高电平,第七薄膜晶体管M7和第八薄膜晶体管M8导通,将PU节点电位下拉;CLK为低电平,所以输出变为低电平。
第四阶段:INPUT为低电平,RESET变为低电平,则PU节点持续为低电平,第三薄膜晶体管M3和第六薄膜晶体管M6持续断开;CLKB为低电平,第五薄膜晶体管M5断开,CLK为高电平,第九薄膜晶体管M9打开,那么PD节点电平由最高点逐渐降低,第七薄膜晶体管M7和第八薄膜晶体管M8断开;RESET为低电平,则第二薄膜晶体管M2断开;输出保持低电平;
第五阶段:INPUT为低电平,RESET为低电平,则PU节点仍为低电平,第三薄膜晶体管M3和第六薄膜晶体管M6持续断开;CLKB为高电平,第五薄膜晶体管M5导通,CLK为低电平,第九薄膜晶体管M9关闭。那么PD节点电平由最低点逐渐升高,第七薄膜晶体管M7和第八薄膜晶体管M8导通;RESET仍为低电平,则第二薄膜晶体管M2关闭;输出保持为低电平。
较佳地,此后则一直重复第四、五阶段的状态,直到再次出现第一、二、三阶段的时序。完成第一、二、三阶段,则完成了一次信号移位。
本发明实施例用于说明本发明,但不用来限制本发明的范围,其中,第七薄膜晶体管M7和第八薄膜晶体管M8不是必须同时存在于所述移位寄存器单元中,所述移位寄存器单元包含其中任一项均可实现本发明的目的。
本发明提供的阵列基板栅极驱动装置的级联结构,包括级联的上述任一移位寄存器单元。
较佳地,参见图5,为双向扫描移位寄存器单元级联结构,采用奇偶数行单边驱动的方式,左边驱动偶数行,右边驱动奇数行,STV信号与第一行输入和最后一行的Reset相连接,第n行的输出作为n+2行的输入,并且作为n-2行的Reset,起到复位作用。相邻的两行CLK信号相互交换连接。其中,STV为一个开始驱动信号,就是移位寄存器单元中的Input信号。
较佳地,单向扫描移位寄存器单元级联方式与双向扫描方式相同。
较佳地,双向或单向扫描都可以奇偶数单边驱动,也可以不分奇偶驱动,两边同时驱动一行。
综上所述,本发明提供的移位寄存器单元,为九个TFT和一个电容,即9T1C的结构。第二下拉控制模块的增加,即第九薄膜晶体管的源极和漏极分别于第二时钟信号线CLKB和PD点相连,能够有效降低输出信号的噪声,适用于单双向扫描,而且第九薄膜晶体管的尺寸不需要很大,有利于器件整体空间的减小及功耗降低。该移位寄存器单元在工作过程中,在PD节点的放电过程中,分别依靠VSS端和CLKB端来放电,由于第九薄膜晶体管能在第一时钟信号CLK处于高电位的时候利用第二时钟信号CLKB低电位有效的放电,减小了漏电流,并且PD信号的下降时间(falling time)变长,变有效的降低了输出信号的噪声,并且第九薄膜晶体管的加入,使第七薄膜晶体管和第八薄膜晶体管的负载循环降低到50%左右,有利于器件长期稳定工作。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种移位寄存器单元,其特征在于,包括输入模块、复位模块、上拉模块、第一下拉模块、第二下拉模块和第一下拉控制模块,第二下拉控制模块;其中,
所述输入模块响应于输入信号线,用于将第一工作电压提供给上拉模块的上拉节点,其中上拉节点为输入模块的输出节点;
所述复位模块连接上拉节点,响应于初始化信号,用于将上拉节点的电压降为第二工作电压;
所述上拉模块连接上拉节点,用于存储第一工作电压,和响应于上拉节点的电压,向输出端子提供第一时钟信号;
所述第一下拉模块,响应于第二时钟信号或初始化信号,用于将第三工作电压提供给输出端子;
所述第一下拉控制模块连接上拉节点,响应于第二时钟信号,将第二时钟信号提供给下拉节点,并且响应于上拉节点的电压信号,将第三工作电压提供给下拉节点;
所述第二下拉模块,响应于下拉节点的电压信号,用于向上拉节点和输出端子提供第三工作电压;
所述第二下拉控制模块响应于第一时钟信号,用于将第二时钟信号输入到下拉节点。
2.根据权利要求1所述的移位寄存器单元,其特征在于,所述输入模块包括:
第一薄膜晶体管,其源极连接第一工作电压,栅极连接输入信号线,漏极连接上拉节点。
3.根据权利要求1所述的移位寄存器单元,其特征在于,所述复位模块包括:
第二薄膜晶体管,其源极连接上拉节点,栅极连接初始化信号线,漏极连接第二工作电压。
4.根据权利要求1所述的移位寄存器单元,其特征在于,所述上拉模块,包括:
电容器,连接在上拉节点和输出端子之间;
第三薄膜晶体管,其源极连接第一时钟信号线,栅极连接上拉节点,漏极连接输出端子。
5.根据权利要求1所述的移位寄存器单元,其特征在于,所述第一下拉模块,包括:
第四薄膜晶体管,其源极连接输出端子,栅极连接第二时钟信号线或初始化信号线,漏极连接第三工作电压。
6.根据权利要求1所述的移位寄存器单元,其特征在于,所述第一下拉控制模块,包括:
第五薄膜晶体管,其源极和栅极连接第二时钟信号线,漏极连接下拉节点;
第六薄膜晶体管,其源极连接第三工作电压,栅极连接上拉节点,漏极连接下拉节点。
7.根据权利要求1所述的移位寄存器单元,其特征在于,所述第二下拉模块,包括:
第七薄膜晶体管,其源极连接上拉节点,栅极连接下拉节点,漏极连接第三工作电压。
8.根据权利要求7所述的移位寄存器单元,其特征在于,所述第二下拉模块,还包括:
第八薄膜晶体管,其源极连接输出端子,栅极下拉节点,漏极连接第三工作电压。
9.根据权利要求1所述的移位寄存器单元,其特征在于,所述第二下拉控制模块,包括:
第九薄膜晶体管,其源极连接第二时钟信号线,栅极连接第一时钟信号线,漏极连接下拉节点。
10.一种栅极驱动装置,其特征在于,包括级联的如权利要求1~9任一权项所述的移位寄存器单元。
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