CN102651186A - 移位寄存器及栅线驱动装置 - Google Patents

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Abstract

本发明公开了一种移位寄存器及栅线驱动装置，涉及液晶显示技术领域，为降低移位寄存器的非工作时间内的噪声干扰而发明。所述移位寄存器包括：第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、电容和下拉模块，所述下拉模块连接在时钟信号端、第一节点和信号输出端之间，并与低电平信号端连接，用于在所述移位寄存器的非工作时间内维持所述第一节点和信号输出端为低电平。所述栅线驱动装置包括串联的多个上述移位寄存器。本发明可用于驱动栅线。

Description

移位寄存器及栅线驱动装置
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种移位寄存器及栅线驱动装置。 
背景技术
液晶显示面板的像素阵列包括交错的多行栅线和多列数据线。其中，对栅线的驱动可以通过贴附的集成驱动电路实现，这样需要在液晶显示面板的阵列基板的边缘处预留一定的区域，以作为集成驱动电路的绑定(Bonding)区域和阵列基板上栅线的扇出(Fan-out)布线区域。然后可以通过柔性线路板COF(Chip On FPC)将集成驱动电路绑定在阵列基板上。 
由此可知，在利用集成驱动电路对栅线进行驱动时，由于需要在阵列基板的边缘处预留一定的区域，因此液晶面板的两边设计不对称。而且绑定操作也对产能和良率产生了不好的影响。为此，可以利用GOA(Gate Drive on Array)技术将栅线驱动装置(包括串联的多个移位寄存器)集成在阵列基板上，以实现液晶面板的对称设计并提高产能和良率。 
目前，典型的利用GOA技术的移位寄存器一般包括四个薄膜晶体管和一个电容。如图1为该移位寄存器的示意图，图2为图1所示移位寄存器的输入输出时序图。结合图1和图2可知，该移位寄存器的工作过程为：在图2中选取T1～T5五个阶段，在T1阶段，信号输入端Input为高电平，时钟信号端为低电平，复位信号端Reset为低电平，此时薄膜晶体管M1导通为电容C1充电，薄膜晶体管M3关闭使信号输出端Output输出低电平。在T2阶段，信号输入端Input为低电平，时钟信号端为高电平，复位信号端Reset为高电平，此时电容C1的自举(Bootstrapping)作用将薄膜晶体管M3的栅极电平进一步拉高，薄膜晶体管M3导通，信号输出端Output输出时钟信号端的脉冲即输出高电平。在T3阶段，信号输入端Input为低电平，时钟信号端为低电平，复位信号端为高电平，此时薄膜晶体管M2和M4导通，将薄膜晶体管M3的栅极电平和信号输出端Output的电平 拉低至Vss低电平。在T4阶段，信号输入端Input为低电平，时钟信号端为高电平，复位信号端为低电平，此时薄膜晶体管M1～M4均关闭，信号输出端Output输出低电平。在T5阶段，信号输入端Input为低电平，时钟信号端为低电平，复位信号端为低电平，此时薄膜晶体管M1～M4保持关闭，信号输出端Output输出低电平。此后直到下一次信号输入端Input为高电平时，该移位寄存器重复T4和T5阶段，这一时期可以称为移位寄存器的非工作时间。 
由上面移位寄存器的工作过程可以看出，在其非工作时间内薄膜晶体管M3的栅极和信号输出端Output处于浮空(Floating)状态，当时钟信号端为高电平时，薄膜晶体管M3的寄生电容可能使得其漏电流增大，从而对信号输出端Output造成噪声干扰(Noise)，导致其误输出高电平。 
发明内容
本发明的实施例提供一种移位寄存器及栅线驱动装置，以降低移位寄存器的非工作时间内的噪声干扰。 
为达到上述目的，本发明的实施例采用如下技术方案： 
本发明的一方面提供了一种移位寄存器，包括： 
第一薄膜晶体管，其栅极和漏极连接在一起与信号输入端连接、源极与作为上拉节点的第一节点连接； 
第二薄膜晶体管，其栅极与复位信号端连接、漏极与所述第一节点连接、源极与低电平信号端连接； 
第三薄膜晶体管，其栅极与所述第一节点连接、漏极与时钟信号端连接、源极与信号输出端连接； 
第四薄膜晶体管，其栅极与复位信号端连接、漏极与信号输出端连接、源极与低电平信号端连接； 
电容，其连接在所述第一节点和信号输出端之间； 
下拉模块，连接在时钟信号端、第一节点和信号输出端之间，并与低电平信号端连接，用于在所述移位寄存器的非工作时间内维持所述第一节点和信号输出端为低电平。 
本发明的另一方面提供了一种栅线驱动装置，包括串联的多个移位寄存器，除第一个移位寄存器和最后一个移位寄存器外，其余每个移位寄存器均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号；其中每一个所述移位寄存器均包括： 
第一薄膜晶体管，其栅极和漏极连接在一起与信号输入端连接、源极与作为上拉节点的第一节点连接； 
第二薄膜晶体管，其栅极与复位信号端连接、漏极所述第一节点连接、源极与低电平信号端连接； 
第三薄膜晶体管，其栅极与所述第一节点连接、漏极与时钟信号端连接、源极与信号输出端连接； 
第四薄膜晶体管，其栅极与复位信号端连接、漏极与信号输出端连接、源极与低电平信号端连接； 
电容，其连接在所述第一节点和信号输出端之间； 
下拉模块，连接在时钟信号端、第一节点和信号输出端之间，并与低电平信号端连接，用于在所述移位寄存器的非工作时间内维持所述第一节点和信号输出端为低电平。 
本发明实施例提供的移位寄存器及栅线驱动装置，由于所述下拉模块连接在时钟信号端、第一节点和信号输出端之间，并与低电平信号端连接，用于在所述移位寄存器的非工作时间内维持所述第一节点和信号输出端为低电平，因此能够避免所述第一节点和信号输出端处于浮空状态，这样当时钟信号端为高电平时，第三薄膜晶体管的寄生电容不会造成其漏电流增大，从而降低了移位寄存器的非工作时间内的噪声干扰。 
附图说明
图1为现有技术中移位寄存器的示意图； 
图2为图1所示移位寄存器的输入输出时序图； 
图3为本发明实施例移位寄存器的示意图； 
图3a为图3所示移位寄存器中时钟信号端的实现方式示意图一； 
图3b为图3所示移位寄存器中时钟信号端的实现方式示意图二； 
图4为本发明移位寄存器的一个具体实施例的示意图； 
图5为图4所示移位寄存器的输入输出时序图； 
图6为图4所示移位寄存器在T1阶段的工作示意图； 
图7为图4所示移位寄存器在T2阶段的工作示意图； 
图8为图4所示移位寄存器在T3阶段的工作示意图； 
图9为图4所示移位寄存器在T4阶段的工作示意图； 
图10为图4所示移位寄存器在T5阶段的工作示意图； 
图11为本发明移位寄存器的另一个具体实施例的示意图； 
图12为图4所示移位寄存器的电路模拟结果示意图； 
图13为图11所示移位寄存器的电路模拟结果示意图； 
图14所示为本发明实施例栅线驱动装置的示意图。 
具体实施方式
下面结合附图对本发明实施例移位寄存器及栅线驱动装置进行详细描述。 
应当明确，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。 
如图3所示，为本发明实施例移位寄存器的示意图。本实施例中的移位寄存器包括四个薄膜晶体管、一个存储电容、一个下拉模块和相应的输入输出端。具体包括： 
第一薄膜晶体管M1，其栅极和漏极连接在一起与信号输入端Input连接、源极与作为上拉节点的第一节点PU连接，其作用是当接收到信号输入端Input发送的高电平信号时控制移位寄存器开始工作。第二薄膜晶体管M2，其栅极与复位信号端Reset连接、漏极与第一节点PU连接、源极与低电平信号端Vss连接，其作用是当接收到复位信号端Reset输入的高电平时导通，从而将第一节点PU拉低 至低电平Vss，以避免第三薄膜晶体管M3误导通。第三薄膜晶体管M3，其栅极与第一节点PU连接、漏极与时钟信号端连接、源极与信号输出端Output连接，其作用是导通后将时钟信号端的高电平传输至信号输出端Output，以通过信号输出端Output的高电平驱动与该移位寄存器对应的一行栅线打开。第四薄膜晶体管M4，其栅极与复位信号端Reset连接、漏极与信号输出端Output连接、源极与低电平信号端Vss连接，其作用是当接收到复位信号端Reset输入的高电平时导通，从而将信号输出端Output拉低至低电平Vss，以避免移位寄存器在复位阶段内错误地输出高电平。电容C1，连接在第一节点PU与信号输出端Output之间，以形成存储电容。下拉模块1，连接在时钟信号端、第一节点PU和信号输出端Output之间，并与低电平信号端Vss连接，用于在移位寄存器的非工作时间内维持第一节点PU和信号输出端Output为低电平。 
本发明实施例提供的移位寄存器，由于下拉模块1连接在时钟信号端、第一节点PU和信号输出端Output之间，并与低电平信号端Vss连接，用于在所述移位寄存器的非工作时间内维持第一节点PU和信号输出端Output为低电平，因此能够避免第一节点PU和信号输出端Output处于浮空状态，这样当时钟信号端为高电平时，第三薄膜晶体管M3的寄生电容不会造成其漏电流增大，从而降低了移位寄存器的非工作时间内的噪声干扰。 
如图4所示，为本发明移位寄存器的一个具体实施例的示意图。由图4可知，所述移位寄存器包括八个薄膜晶体管、一个存储电容和相应的输入输出端。其中该八个薄膜晶体管为：第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7和第八薄膜晶体管M8。存储电容为电容C1。输入输出端包括：信号输入端Input、信号输出端Output、复位信号端Reset、低电平信号端Vss以及时钟信号端，该时钟信号端包括周期性交替使用的第一时钟信号端CLK和第二时钟信号端CLKB。其中当信号输入端Input为高电平时，第一时钟信号端CLK为低电平，第二时钟信号端CLKB为高电平。 
本实施例中移位寄存器的具体结构为：第一薄膜晶体管M1，其栅极和漏极连接在一起与信号输入端Input连接、源极与作为上拉节 点的第一节点PU连接。第二薄膜晶体管M2，其栅极与复位信号端Reset连接、漏极与第一节点PU连接、源极与低电平信号端Vss连接。第三薄膜晶体管M3，其栅极与第一节点PU连接、漏极与第一时钟信号端CLK连接、源极与信号输出端Output连接。第四薄膜晶体管M4，其栅极与复位信号端Reset连接、漏极与信号输出端Output连接、源极与低电平信号端Vss连接。第五薄膜晶体管M5，其栅极和漏极连接在一起与第二时钟信号端CLKB连接、源极与作为下拉节点的第二节点PD连接。第六薄膜晶体管M6，其栅极与第一节点PU连接、漏极与第二节点PD连接、源极与低电平信号端Vss连接。第七薄膜晶体管M7，其栅极与第二节点PD连接、漏极与第一节点PU连接、源极与低电平信号端Vss连接。第八薄膜晶体管M8，其栅极与第二节点PD连接、漏极与信号输出端Output连接、源极与低电平信号端Vss连接。储存电容C1则连接在第一节点PU和本级输出端Output之间。 
其中第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7和第八薄膜晶体管M8组成了本实施例中的下拉模块1。下拉模块1用于在所述移位寄存器的非工作时间内维持第一节点PU和信号输出端Output为低电平，因此能够避免第一节点PU和信号输出端Output处于浮空状态，这样当时钟信号端为高电平时，第三薄膜晶体管M3的寄生电容不会造成其漏电流增大，从而降低了移位寄存器的非工作时间内的噪声干扰。 
需要说明的是，如图3a所示，在本实施例中所述时钟信号端可以包括周期性交替的第一时钟信号端CLK和第二时钟信号端CLKB，在信号输入端Input为高电平时，第一时钟信号端CLK为低电平、第二时钟信号端CLKB为高电平，所述下拉模块1与第二时钟信号端CLKB连接。但并不局限于此，如图3b所示，在本发明的其他实施例中，所述时钟信号端也可以仅包括第一时钟信号端CLK，且在信号输入端Input为高电平时，将该第一时钟信号端CLK设置为低电平，并在第一时钟信号端CLK与下拉模块1之间连接反相器。该反相器的作用是将第一时钟信号端CLK发送的电平信号反相后传输给下拉模块1，例如当第一时钟信号端CLK发送的电平信号为低电平时，经该反相器后变为高电平传输给下拉模块1，而当第一时钟信号端 CLK发送的电平信号为高电平时，经该反相器后变为低电平传输给下拉模块1。其中所述的反相器可以采用现有技术中常用的反相器。 
下面结合图4所示的移位寄存器以及图5所示的输入输出时序对本发明实施例移位寄存器的工作过程作以描述，并详细说明如何利用下拉模块1来降低移位寄存器的非工作时间内的噪声干扰。 
如图5所示，为本实施例中移位寄存器的输入输出时序图，选取其中的T1～T5五个阶段。在下面的描述以及以下图6至图10中以1表示高电平信号、0表示低电平信号。并且在以下图6至图10中，以箭头表示薄膜晶体管的导通，以叉号表示薄膜晶体管的关闭。 
在T1阶段，Input＝1，CLK＝0，CLKB＝1，Reset＝0。 
如图6所示，由于Input＝1，因此第一薄膜晶体管M1导通并控制移位寄存器开始工作，信号输入端Input通过第一薄膜晶体管M1将第一节点PU拉高并为存储电容C1充电。由于CLKB＝1，因此第五薄膜晶体管M5导通，将第二节点PD拉高至高电平。但由于第一节点PU被拉高，因此第六薄膜晶体管M6导通并将第二节点PD拉低至低电平Vss。这样可以使第七薄膜晶体管M7和第八薄膜晶体管M8保持关闭，以免第七薄膜晶体管M7将第一节点PU拉低至低电平Vss。由于在第五薄膜晶体管M5将第二节点PD拉高时，第六薄膜晶体管M6能够将第二节点PD拉低，因此第五薄膜晶体管M5和第六薄膜晶体管M6可以组成反相器。在第一节点PD为高电平时，第三薄膜晶体管M3导通，但由于CLK＝0，因此信号输出端Output输出低电平。T1阶段为该移位寄存器中存储电容C1的充电阶段。 
T2阶段，Input＝0，CLK＝1，CLKB＝0，Reset＝0。 
如图7所示，由于Input＝0，因此第一薄膜晶体管M1关闭，存储电容C1的自举作用将第一节点PU进一步拉高。由于CLKB＝0，因此第五薄膜晶体管M5关闭，并且第一节点PU被拉高时第六薄膜晶体管M6导通并将第二节点PD拉低至低电平Vss，因此第二节点PD保持低电平。由于CLK＝1，因此第三薄膜晶体管M3在第一节点PU为高电平时导通，并将第一时钟信号端CLK上的高电平输出到信号输出端Output，进而由信号输出端Output将该高电平输出到与所述移位寄存器对应的一行栅线上，使液晶面板的显示区域内位于该行 栅线上的所有薄膜晶体管开启，数据线开始写入信号。T2阶段为该移位寄存器打开的阶段。 
T3阶段，Input＝0，CLK＝0，CLKB＝1，Reset＝1。 
如图8所示，由于Reset＝1，因此第二薄膜晶体管M2和第四薄膜晶体管M4导通。第二薄膜晶体管M2导通后将第一节点PU拉低至低电平Vss，第四薄膜晶体管M4导通后将信号输出端Output拉低至低电平Vss，从而使信号输出端Output输出低电平。此外，由于CLKB＝1，因此第五薄膜晶体管M5导通，将第二节点PD拉高(此时第一节点PU为低电平，因此第六薄膜晶体管M6关闭)。在第二节点PD为高电平时，第七薄膜晶体管M7和第八薄膜晶体管M8导通，第七薄膜晶体管M7导通能够将第一节点PU拉低至Vss，第八薄膜晶体管M8导通能够将信号输出端Output拉低至Vss。由于第七薄膜晶体管M7和第八薄膜晶体管M8能够同时导通，并最终能够使信号输出端Output输出低电平，因此当这两个薄膜晶体管中的一个发生损坏时，另一个仍然能够保持信号输出端Output输出低电平，这种设置起到了双保险的作用，从而能够更好地避免信号输出端Output在其他干扰信号的作用下变为高电平，并使其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。 
T4阶段，Input＝0，CLK＝1，CLKB＝0，Reset＝0。 
如图9所示，由于CLKB＝0，Reset＝0，因此第五薄膜晶体管M5、第二薄膜晶体管M2和第四薄膜晶体管M4关闭，第二节点PD保持高电平，第七薄膜晶体管M7和第八薄膜晶体管M8导通。第七薄膜晶体管M7导通能够将第一节点PU拉低至Vss，第八薄膜晶体管M8导通能够将信号输出端Output拉低至Vss，从而避免信号输出端Output在其他干扰信号的作用下变为高电平，并使其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。 
T5阶段，Input＝0，CLK＝0，CLKB＝1，Reset＝0。 
如图10所示，由于CLKB＝1，因此第五薄膜晶体管M5导通，使第二节点PD保持高电平，并使第七薄膜晶体管M7和第八薄膜晶体管M8保持导通。第七薄膜晶体管M7导通能够将第一节点PU拉低至Vss，第八薄膜晶体管M8导通能够将信号输出端Output拉低至 Vss，从而避免信号输出端Output在其他干扰信号的作用下变为高电平，并使其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。 
此后直到下一次信号输入端Input为高电平时，该移位寄存器重复T4和T5阶段，这一时期可以称为移位寄存器的非工作时间。而T1～T3阶段可以称为移位寄存器的工作时间。由上面的描述可知，在移位寄存器的非工作时间内，第二节点PD保持为高电平，以使第七薄膜晶体管M7和第八薄膜晶体管M8保持导通，从而使第一节点PU和信号输出端Output保持低电平，因此利用下拉模块1降低了移位寄存器的非工作时间内的噪声干扰。 
由此可知，图4所示的移位寄存器实施例不仅能够完成移位寄存的功能，而且能够降低噪声干扰。更重要的是，该移位寄存器仅使用了八个薄膜晶体管和一个存储电容，如此少的薄膜晶体管和存储电容的使用数量不仅能够减少移位寄存器占用的空间，而且还能够优化移位寄存器内部甚至栅线驱动装置内部的布线，减少布线和过孔交叠的区域，因此更容易实现液晶显示面板的窄边框设计。 
此外如图11所示，为本发明移位寄存器的另一个具体实施例。本实施例中的移位寄存器与图4所示实施例中的移位寄存器基本相同，所不同的是本实施例中的移位寄存器还包括第九薄膜晶体管M9，其栅极与第一时钟信号端CLK连接、漏极与第二节点PD连接、源极与低电平信号端Vss连接。 
需要说明的是，本实施例中移位寄存器的输入输出时序与图5所示的输入输出时序相同，工作过程也基本相同。下面结合图12及图13主要说明二者在工作过程及电路模拟结果方面的不同之处。 
本实施例移位寄存器的T1阶段与上述的T1阶段相同。 
本实施例移位寄存器的T2阶段与上述的T2阶段不同。除上述T2阶段内的动作外，在本实施例的T2阶段中，由于CLK＝1，因此第九薄膜晶体管M9导通，从而将第二节点PD拉低至低电平Vss，以避免第二节点PD控制的第七薄膜晶体管M7和第八薄膜晶体管M8导通。需要说明的是，结合上述的T2阶段可知，在本实施例的T2阶段内，第六薄膜晶体管M6和第九薄膜晶体管M9能够同时导通， 并最终能够将第二节点PD拉低至低电平，因此当这两个薄膜晶体管中的一个发生损坏时，另一个仍然能够使第二节点PD保持低电平，这种设置起到了双保险的作用。从而能够在第二节点PD保持低电平时，使第七薄膜晶体管M7和第八薄膜晶体管M8保持关闭，以免将第一节点PU和信号输出端Output拉低，最终能够保证信号输出端Output在T2阶段内输出高电平。 
本实施例移位寄存器的T3阶段与上述的T3阶段相同。 
本实施例移位寄存器的T4阶段与上述的T4阶段不同。除上述T4阶段内的动作外，在本实施例的T4阶段中，由于CLK＝1，因此第九薄膜晶体管M9导通，从而将第二节点PD拉低至低电平Vss，以避免第二节点PD控制的第七薄膜晶体管M7和第八薄膜晶体管M8导通。 
本实施例移位寄存器的T5阶段与上述的T5阶段相同。 
由上面的描述可知，如图12所示，为图4所示移位寄存器的电路模拟结果示意图。在图4所示的移位寄存器的非工作时间内，第二节点PD始终保持高电平，其占空比高达100％，这就使得第七薄膜晶体管M7和第八薄膜晶体管M8始终保持导通状态，这样长时间的导通状态使得一直需要向第七薄膜晶体管M7和第八薄膜晶体管M8加载电压，从而容易引起第七薄膜晶体管M7和第八薄膜晶体管M8的阈值电压偏移，最终导致第七薄膜晶体管M7和第八薄膜晶体管M8无法开启而影响移位寄存器的使用寿命。 
而如图13所示，为图11所示移位寄存器的电路模拟结果示意图。在图11所示的移位寄存器的非工作时间内，第二节点PD在重复的T4阶段内保持低电平，只有在重复的T5阶段内保持高电平，因此其占空比大约为50％，这样就避免了第七薄膜晶体管M7和第八薄膜晶体管M8始终保持导通状态，从而降低了第七薄膜晶体管M7和第八薄膜晶体管M8的阈值电压偏移，使移位寄存器具有较长的使用寿命。 
与图4所示的移位寄存器类似，图11所示的移位寄存器实施例不仅能够完成移位寄存的功能，而且能够降低噪声干扰、并使第二节点PD控制的薄膜晶体管M7和M8具有较低的占空比。更重要的是，该移位寄存器仅使用了九个薄膜晶体管和一个存储电容，如此少的薄 膜晶体管和存储电容的使用数量不仅能够减少移位寄存器占用的空间，而且还能够优化移位寄存器内部甚至栅线驱动装置内部的布线，减少布线和过孔交叠的区域，因此更容易实现液晶显示面板的窄边框设计。 
需要说明的是，对于上述图4和图11所示的移位寄存器实施例而言，在实际使用中，上述技术方案不仅适用于氢化非晶硅薄膜晶体管，对其它薄膜晶体管也适用。另外需要说明的是，上述图4和图11所示的移位寄存器实施例中所使用的薄膜晶体管的源极和漏极是相互对称的。 
除此之外，本发明实施例还提供了一种栅线驱动装置。如图14所示，所述栅线驱动装置包括串联的多个移位寄存器，除第一个移位寄存器和最后一个移位寄存器外，其余每个移位寄存器均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号。 
为方便说明图14中仅显示了五个移位寄存器，分别为第N-2级移位寄存器、第N-1级移位寄存器、第N级移位寄存器、第N+1级移位寄存器和第N+2级移位寄存器。其中，第N级移位寄存器的输出Output(n)，不仅向第N-1级移位寄存器反馈以关断第N-1级移位寄存器，同时还向第N+1级移位寄存器输出以作为该第N+1级移位寄存器的触发信号。 
参考图3所示，本实施例中的移位寄存器包括四个薄膜晶体管、一个存储电容、一个下拉模块和相应的输入输出端。具体包括： 
第一薄膜晶体管M1，其栅极和漏极连接在一起与信号输入端Input连接、源极与作为上拉节点的第一节点PU连接，其作用是当接收到信号输入端Input发送的高电平信号时控制移位寄存器开始工作。第二薄膜晶体管M2，其栅极与复位信号端Reset连接、漏极与第一节点PU连接、源极与低电平信号端Vss连接，其作用是当接收到复位信号端Reset输入的高电平时导通，从而将第一节点PU拉低至低电平Vss，以避免第三薄膜晶体管M3误导通。第三薄膜晶体管M3，其栅极与第一节点PU连接、漏极与时钟信号端连接、源极与信号输出端Output连接，其作用是导通后将时钟信号端的高电平传输 至信号输出端Output，以通过信号输出端Output的高电平驱动与该移位寄存器对应的一行栅线打开。第四薄膜晶体管M4，其栅极与复位信号端Reset连接、漏极与信号输出端Output连接、源极与低电平信号端Vss连接，其作用是当接收到复位信号端Reset输入的高电平时导通，从而将信号输出端Output拉低至低电平Vss，以避免移位寄存器在复位阶段内错误地输出高电平。电容C1，连接在第一节点PU与信号输出端Output之间，以形成存储电容。下拉模块1，连接在时钟信号端、第一节点PU和信号输出端Output之间，并与低电平信号端Vss连接，用于在移位寄存器的非工作时间内维持第一节点PU和信号输出端Output为低电平。 
本发明实施例提供的栅线驱动装置，由于下拉模块1连接在时钟信号端、第一节点PU和信号输出端Output之间，并与低电平信号端Vss连接，用于在所述移位寄存器的非工作时间内维持第一节点PU和信号输出端Output为低电平，因此能够避免第一节点PU和信号输出端Output处于浮空状态，这样当时钟信号端为高电平时，第三薄膜晶体管M3的寄生电容不会造成其漏电流增大，从而降低了移位寄存器的非工作时间内的噪声干扰。 
需要说明的是，本实施例栅线驱动装置中所使用的移位寄存器与上述移位寄存器实施例中所使用的移位寄存器在功能和结构上均相同，因此能够解决同样的技术问题，达到相同的预期效果。 
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。 

Claims (6)

1.一种移位寄存器，其特征在于，包括：
第一薄膜晶体管，其栅极和漏极连接在一起与信号输入端连接、源极与作为上拉节点的第一节点连接；
第二薄膜晶体管，其栅极与复位信号端连接、漏极与所述第一节点连接、源极与低电平信号端连接；
第三薄膜晶体管，其栅极与所述第一节点连接、漏极与时钟信号端连接、源极与信号输出端连接；
第四薄膜晶体管，其栅极与复位信号端连接、漏极与信号输出端连接、源极与低电平信号端连接；
电容，其连接在所述第一节点和信号输出端之间；
下拉模块，连接在时钟信号端、第一节点和信号输出端之间，并与低电平信号端连接，用于在所述移位寄存器的非工作时间内维持所述第一节点和信号输出端为低电平。
2.根据权利要求1所述的移位寄存器，其特征在于，所述下拉模块包括：
第五薄膜晶体管，其栅极和漏极连接在一起与时钟信号端连接、源极与作为下拉节点的第二节点连接；
第六薄膜晶体管，其栅极与所述第一节点连接、漏极与所述第二节点连接、源极与低电平信号端连接；
第七薄膜晶体管，其栅极与所述第二节点连接、漏极与所述第一节点连接、源极与低电平信号端连接；
第八薄膜晶体管，其栅极与所述第二节点连接、漏极与信号输出端连接、源极与低电平信号端连接。
3.根据权利要求2所述的移位寄存器，其特征在于，所述移位寄存器还包括：
第九薄膜晶体管，其栅极与时钟信号端连接、漏极与所述第二节点连接、源极与低电平信号端连接。
4.根据权利要求1至3任一项所述的移位寄存器，其特征在于，所述时钟信号端包括周期性交替的第一时钟信号端和第二时钟信号端，在信号输入端为高电平时，第一时钟信号端为低电平、第二时钟信号端为高电平，所述下拉模块与第二时钟信号端连接，第三薄膜晶体管的漏极与第一时钟信号端连接；或，
所述时钟信号端包括第一时钟信号端，在信号输入端为高电平时，第一时钟信号端为低电平，在第一时钟信号端与所述下拉模块之间连接有反相器，第三薄膜晶体管的漏极与第一时钟信号端连接。
5.根据权利要求3所述的移位寄存器，其特征在于，所述时钟信号端包括周期性交替的第一时钟信号端和第二时钟信号端，在信号输入端为高电平时，第一时钟信号端为低电平、第二时钟信号端为高电平，第三薄膜晶体管的漏极和第九薄膜晶体管的栅极与第一时钟信号端连接，第五薄膜晶体管的栅极和漏极连接在一起与第二时钟信号端连接。
6.一种栅线驱动装置，其特征在于，包括串联的多个如权利要求1-5中任一项所述的移位寄存器，除第一个移位寄存器和最后一个移位寄存器外，其余每个移位寄存器均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号。
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