具体实施方式
下面结合说明书附图对本发明实施例的实现过程进行详细说明。需要注意的是,自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的,仅用于解释本发明,而不能理解为对本发明的限制。
实施例一,以各晶体管为PMOS晶体管例进行举例说明,如下:
参见图2,本发明实施例提供的第一种移位寄存器单元,包括:第一晶体管M1,其栅极与第一时钟信号端CK1电连接,其第一极作为移位寄存器单元的输入端IN,其第二极与电容C1的第一端电连接,电容C1的第二端为移位寄存器单元的输出端OUT;
第二晶体管M2的栅极与第二时钟信号端CK2电连接,其第一极与第一晶体管M1的第二极电连接,其第二极与第三晶体管M3的第一极电连接;
第三晶体管M3的栅极与第一电平信号端V1电连接,其第二极与第五晶体管M5的栅极电连接;
第四晶体管M4的栅极与第一时钟信号端CK1电连接,其第一极与第二电平信号端V2电连接,其第二极与电容C1的第二端电连接;
第五晶体管M5的第二极与第一电平信号端V1电连接,其第一极与电容C1的第二端电连接。
本发明实施例中,在第一晶体管M1和第五晶体管M5之间设置第二晶体管M2和第三晶体管M3,通过第二时钟信号端CK2接入的时钟信号控制第二晶体管M2的通断,有效降低第一晶体管M1所产生的漏电流对第五晶体管M5的开启或关断状态的影响,以减少移位寄存器单元的输出信号的失真。
具体的,在本实施例中,第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5均为PMOS晶体管,因此,各PMOS晶体管的第一极为源极,第二极为漏极。
第一电平信号端V1为低电平信号端,其输入信号为低电平信号,第二电平信号端V2为高电平信号端,其输入信号为高电平信号,移位寄存器单元的输入端IN接入低电平有效的单稳态脉冲信号,第一时钟信号端CK1接入第一时钟信号,第二时钟信号端CK2接入第二时钟信号,其中,所述第二时钟信号是所述第一时钟信号的反相信号。
为便于理解,下面对移位寄存器单元的工作细节做详细描述,请参考图3所示的移位寄存器单元的工作时序图。其中,图2所示移位寄存单元的输入端IN接入单稳态脉冲信号STV,该单稳态脉冲信号STV为低电平有效。第一时钟信号端CK1接入第一时钟信号CK,第二时钟信号端CK2接入第二时钟信号CKB,第一电平信号端V1接入低电平信号VSS,第二电平信号端接入高电平信号VDD。输入端IN提供的单稳态脉冲信号STV的下降沿与第一时钟信号CK的下降沿和第二时钟信号CKB的上升沿对齐;单稳态脉冲信号STV的周期大于第一时钟信号CK和第二时钟信号CKB的周期,单稳态脉冲信号STV的有效脉冲的宽度为第一时钟信号CK或第二时钟信号CKB的1/2周期宽度。图2所示的移位寄存器单元以图3所示的工作时序工作时,t1、t2和t3各阶段有如下描述:
由于第三晶体管3的栅极接第一电平信号端V1的输入的低电平信号VSS,因此第三晶体管M3为常开状态,可以等效为二极管,为便于描述,下文不再就任意时刻第三晶体管M3的状态做分析。
t1时间段:
输入端IN输入低电平信号,第一时钟信号端CK1输入低电平信号,即第一时钟信号CK在t1时间段为低电平信号;第二时钟信号端CK2输入高电平信号,第二时钟信号CKB在t1时间段为高电平信号。
第一晶体管M1和第四晶体管M4打开,第二晶体管M2和第五晶体管M5关断,输入端IN输入的低电平信号经第一晶体管M1被写入节点N1点,节点N1点与电容C1的第一端电连接,使得电容C1充入低电平;第二电平信号端V2输入的高电平信号VDD经第四晶体管M4写入电容C1的第二端,也即输出端OUT输出高电平信号。
t2时间段:
输入端IN输入高电平信号,第一时钟信号端CK1输入高电平信号,即第一时钟信号CK在t2时间段为高电平信号;第二时钟信号端CK2输入低电平信号,第二时钟信号CKB在t2时间段为低电平信号。
第一晶体管M1和第四晶体管M4关断,第二晶体管M2打开,在电容C1的存储效应的作用下,节点N1保持为低电平,低电平信号通过打开的第二晶体管M2提供给第五晶体管M5,使得第五晶体管M5打开,第一电平信号端V1输入的低电平信号VSS将电容C1第二端及输出端OUT处的电平拉至低电平,即输出端OUT输出低电平信号。同时,由于电容C1的自举效应,节点N1的电平在电容C1的作用下也被进一步下拉至更低,具体的:电容C1为保持两端之间的电势差不变,在电容C1第二端的电平(输出端OUT的电平)被拉低时,电容C1的第一端的电平被拉至更低,连接于电容C1的第一端的节点N1的电平同样被拉至更低。
t3时间段:
输入端IN输入高电平信号,第一时钟信号端CK1输入低电平信号,即第一时钟信号CK在t3时间段为低电平信号;第二时钟信号端CK2输入高电平信号,第二时钟信号CKB在t3时间段为高电平信号。
第一晶体管M1和第四晶体管M4打开,第二晶体管M2关断,输入端IN输入的高电平信号经第一晶体管M1被写入节点N1点,第二电平信号端V2输入的高电平信号VDD经第四晶体管M4写入电容C1的第二端,也即输出端OUT输出高电平信号,第五晶体管M5关断;
后面的时序,无论第一时钟信号端CK1、第二时钟信号端CK2输入的信号如何变化,在输入端IN的下一个低电平信号到来之前,节点N1将一直保持高电平,输出端OUT也将一直输出高电平信号。
因此,本发明实施例提供的移位寄存器单元,通过在输入端IN直接电连接的晶体管(本实例中为第一晶体管M1)和输出端OUT直接电连接的晶体管(本实施例中为第五晶体管M5)之间设置一些晶体管及控制晶体管的第二时钟信号,有效降低了与输入端IN直接电连接的晶体管(在本实施例中为第一晶体管M1)所产生的漏电流对移位寄存器单元的输出信号的影响,解决了移位寄存器单元的信号失真的问题。
进一步地,参见图4,本发明实施例提供的第二种移位寄存器单元,与图2所示的移位寄存器单元不同之处在于,移位寄存器单元还包括第六晶体管M6,第六晶体管M6为PMOS晶体管,第六晶体管M6的栅极与第一时钟信号端CK1电连接,其源极与第二电平信号端V2电连接,其漏极与第五晶体管M5的栅极电连。本实施例中,通过设置第六晶体管M6,使第五晶体管M5在需要保持关断时(例如t1时间段),直接由第二电平信号端V2向第五晶体管M5提供高电平信号VDD,以保证移位寄存器单元的稳定性。以图3所示的工作时序工作时,t1、t2和t3各阶段有如下描述:
第三晶体管M3为常开状态,可以等效视为二极管。
t1时间段:
输入端IN输入低电平信号,第一时钟信号端CK1输入低电平信号,即第一时钟信号在t1时间段为低电平信号,第二时钟信号端CK2输入高电平信号,即第二时钟信号在t1时间段为高电平信号。
第一晶体管M1、第四晶体管M4和第六晶体管M6打开,第二晶体管M2和第五晶体管M5关断,输入端IN输入的低电平信号经第一晶体管M1被写入节点N1点,节点N1点与电容C1的第一端电连接,使得电容C1充电,并将保持节点N1处的电平;第二电平信号端V2输入的高电平信号VDD经第四晶体管M4写入电容C1的第二端,也即输出端OUT输出高电平信号;同时,第二电平信号端V2输入的高电平信号VDD经第六晶体管M6至节点N2,以保证此刻第五晶体管M5完全关断,从而使输出端OUT输出的信号更加稳定。
t2时间段:
输入端IN输入高电平信号,第一时钟信号端CK1输入高电平信号,即第一时钟信号在t2时间段为高电平信号,第二时钟信号端CK2输入低电平信号,即第二时钟信号在t2时间段为低电平信号。
第一晶体管M1、第四晶体管M4和第六晶体管M6关断,第二晶体管M2打开,由于电容C1的作用,节点N1处被保持的低电平提供给第五晶体管M5,使得第五晶体管M5打开,第一电平信号端V1输入的低电平信号VSS将电容C1第二端及输出端OUT处的电平拉至低电平,即输出端OUT输出低电平信号。同时,由于电容C1的自举效应,节点N1的电平在电容C1的作用下也被进一步下拉至更低,具体的:电容C1为保持两端之间的电势差不变,在电容C1第二端的电平(输出端OUT的电平)被拉低时,电容C1的第一端的电平被拉至更低,连接于电容C1的第一端的节点N1的电平同样被拉至更低。
t3时间段:
输入端IN输入高电平信号,第一时钟信号端CK1输入低电平信号,即第一时钟信号在t3时间段为低电平信号,第二时钟信号端CK2输入高电平信号,即第二时钟信号在t3时间段为高电平信号。
第一晶体管M1、第四晶体管M4和第六晶体管M6打开,第二晶体管M2关断,输入端IN输入的高电平信号经第一晶体管M1被写入节点N1点,第二电平信号端V2输入的高电平信号VDD经第四晶体管M4写入电容C1的第二端,也即输出端OUT输出高电平信号;第二电平信号端V2输入的高电平信号VDD再一次经第六晶体管M6至节点N2,以保证此刻第五晶体管M5完全关断。
在输入端IN的下一个低电平信号到来之前,节点N1将一直保持高电平,输出端OUT也一直输出高电平信号。
通过在输入端IN直接电连接的晶体管(例如第一晶体管M1)和输出端OUT直接电连接的晶体管(例如第五晶体管M5)之间设置一些辅助晶体管、及提供控制该些辅助晶体管的时钟信号,有效降低与输入端IN直接电连接的晶体管所产生的漏电流对移位寄存器单元的输出信号的影响,以解决移位寄存器单元的信号失真的问题;进一步的,在第二电平信号端V2和输出端OUT直接电连接的晶体管(例如第五晶体管M5)之间设置另一辅助晶体管(例如第六晶体管M6),该辅助晶体管在第一时钟信号端CK1输入的信号控制下,向与该输出端OUT直接电连接的晶体管的栅极提供高电平信号VDD,使完全关断与该输出端OUT直接电连接的晶体管,以使输出端OUT输出的信号更加稳定。
实施例二,提供如图5和图7所示的移位寄存器单元,与实施例一的图2和图4所示移位寄存器单元的元件结构相同,但图5和图7所示的移位寄存器单元中各晶体管为NMOS晶体管,各NMOS晶体管的第一极为源极,第二极为漏极。详细说明如下:
针对图5和图7所示的移位寄存器单元,提供图6所示的工作时序图。参见图5,本实施例提供了第三种移位寄存器单元的结构示意图。移位寄存器单元的输入端IN接入单稳态脉冲信号STV,该单稳态脉冲信号STV为高电平有效;第一时钟信号端CK1接入第二时钟信号CKB,第二时钟信号端CK2接入第一时钟信号CK;第一电平信号端V1接入高电平信号VDD,第二电平信号端接入低电平信号VSS。输入端IN提供的单稳态脉冲信号STV的上升沿与第一时钟信号CK的下降沿和第二时钟信号CKB的上升沿对齐;单稳态脉冲信号STV的周期大于第一时钟信号CK和第二时钟信号CKB的周期,单稳态脉冲信号STV的有效脉冲的宽度为第一时钟信号CK或第二时钟信号CKB的1/2周期宽度。图5所示的移位寄存器单元以图6所示的工作时序工作时,t1、t2和t3各阶段有如下描述:
第三晶体管M3的栅极接入高电平信号VDD,因此为常开状态,可以视为二极管,能将其第一极的电平传到第五晶体管M5的栅极。
t1时间段:
输入端IN输入高电平信号,第一时钟信号端CK1输入高电平信号,即第二时钟信号CKB在t1时间段为高电平信号;第二时钟信号端CK2输入低电平信号,即第一时钟信号CK在t1时间段为低电平信号。
第一晶体管M1和第四晶体管M4打开,第二晶体管M2和第五晶体管M5关断,输入端IN输入的高电平信号经第一晶体管M1被写入节点N1点,节点N1点与电容C1的第一端电连接,向电容C1充电;第二电平信号端V2提供的低电平信号VSS经第四晶体管M4写入电容C1的第二端,也即输出端OUT输出低电平信号。
t2时间段:
输入端IN输入低电平信号,第一时钟信号端CK1输入低电平信号,即第二时钟信号CKB在t2时间段为低电平信号;第二时钟信号端CK2输入高电平信号,即第一时钟信号CK在t2时间段为高电平信号。
第一晶体管M1和第四晶体管M4关断,第二晶体管M2打开,由于电容C1存储效应的作用,前一时刻电容C1第一端充入的高电平通过节点N1和第二晶体管M2提供给第五晶体管M5的栅极,使得第五晶体管M5打开,第一电平信号端V1的高电平信号VDD将电容C1第二端及输出端OUT处的电平拉至高电平,即输出端OUT输出高电平信号。同时,由于电容C1的自举效应,节点N1的电平在电容C1的作用下被上拉,具体的:电容C1为保持两端之间的电势差不变,在电容C1第二端的电平(输出端OUT的电平)被拉至高电平,电容C1第一端的电平也被拉高,即与电容C1的第一端电连接的节点N1的电平被拉至更高。
t3时间段:
输入端IN输入低电平信号,第一时钟信号端CK1输入高电平信号,即第二时钟信号CKB在t3时间段为高电平信号;第二时钟信号端CK2输入低电平信号,即第一时钟信号CK在t3时间段为低电平信号。
第一晶体管M1和第四晶体管M4打开,第二晶体管M2关断,输入端IN输入的低电平信号经第一晶体管M1被写入节点N1点,第二电平信号端V2提供的低电平信号VSS经第四晶体管M4写入电容C1的第二端,也即输出端OUT输出低电平信号。
后面的时序,无论第一时钟信号端CK1、第二时钟信号端CK2输入的信号如何变化,在输入端IN的下一个高电平信号到来之前,节点N1将一直保持低电平,输出端OUT也一直输出低电平信号。
通过在输入端IN直接电连接的晶体管(本实施例中为第一晶体管M1)和与输出端OUT直接电连接的晶体管(本实施例中为第五晶体管M5)之间设置一些辅助晶体管、及提供控制该些辅助晶体管的时钟信号端输入的时钟信号,有效降低与输入端IN直接电连接的晶体管所产生的漏电流对移位寄存器单元的输出信号的影响,以解决移位寄存器单元的信号失真的问题。
参见图7,本发明实施例还提供的第四种移位寄存器单元,与图5所示的移位寄存器单元不同之处在于,还包括第六晶体管M6,第六晶体管M6的栅极与第一时钟信号端CK1电连接,其源极与第二电平信号端V2电连接,其漏极与第五晶体管M5的栅极电连接;第六晶体管M6为NMOS晶体管。本实施例中,通过设置第六晶体管M6,使第五晶体管M5在需要保持关断时,第六晶体管M6通过向第五晶体管M5的栅极提供第二电平信号端V2输入的低电平信号VSS,以保证移位寄存器单元输出的稳定性。以图6所示的工作时序工作时,t1、t2和t3各阶段有如下描述:
第三晶体管M3为常开状态,可以等效视为二极管,能将其第一极的电平传到第五晶体管M5的栅极。
t1时间段:
输入端IN输入高电平信号,第一时钟信号端CK1输入高电平信号,即第二时钟信号CKB在t1时间段为高电平信号;第二时钟信号端CK2输入低电平信号,即第一时钟信号CK在t1时间段为低电平信号。
第一晶体管M1、第四晶体管M4和第六晶体管M6打开,第二晶体管M2和第五晶体管M5关断,输入端IN输入的高电平信号经第一晶体管M1被写入节点N1点,节点N1点与电容C1的第一端电连接,向电容C1充电;第二电平信号端V2提供的低电平信号VSS经第四晶体管M4写入电容C1的第二端,也即输出端OUT输出低电平信号。同时,第二电平信号端V2提供的低电平信号VSS经第六晶体管M6至节点N2,以保证此刻第五晶体管M5完全关断,从而使输出端OUT输出的信号更加稳定。
t2时间段:
输入端IN输入低电平信号,第一时钟信号端CK1输入低电平信号,即第二时钟信号CKB在t2时间段为低电平信号;第二时钟信号端CK2输入高电平信号,即第一时钟信号CK在t2时间段为高电平信号。
第一晶体管M1、第四晶体管M4和第六晶体管M6关断,第二晶体管M2打开,由于电容C1的存储作用,节点N1处被保持的高电平通过第二晶体管M2提供给第五晶体管M5,使得第五晶体管M5打开,第一电平信号端V1的高电平信号VDD将电容C1第二端及输出端OUT处的电平拉至高电平,即输出端OUT输出高电平信号。同时,由于电容C1的自举效应,节点N1的电平在电容C1的作用下被上拉,具体的:电容C1为保持两端之间的电势差不变,在电容C1第二端的电平(输出端OUT的电平)被拉至高电平,电容C1第一端的电平也被拉高,即与电容C1的第一端电连接的节点N1的电平被拉至更高。
t3时间段:
输入端IN输入低电平信号,第一时钟信号端CK1输入高电平信号,即第二时钟信号CKB在t3时间段为高电平信号;第二时钟信号端CK2输入低电平信号,即第一时钟信号CK在t3时间段为低电平信号。
第一晶体管M1、第四晶体管M4和第六晶体管M6打开,第二晶体管M2关断,输入端IN输入的低电平信号经第一晶体管M1被写入节点N1点,第二电平信号端V2提供的低电平信号VSS经第四晶体管M4写入电容C1的第二端,也即输出端OUT输出低电平信号;第二电平信号端V2提供的低电平信号VSS再一次经第六晶体管M6输出至节点N2,以保证此刻第五晶体管M5完全关断。在输入端IN的下一个高电平信号到来之前,节点N1将一直保持低电平,输出端OUT也一直输出低电平信号。
在本实施例的移位寄存器单元中,通过在与输入端直接电连接的晶体管(本实施例中为第一晶体管M1)和与输出端直接电连接的晶体管(本实施例中为第五晶体管M5)之间设置一些辅助晶体管、及提供控制该些辅助晶体管的时钟信号端输入的时钟信号,有效地降低与输入端直接电连接的晶体管所产生的漏电流对移位寄存器单元输出信号的影响,以解决移位寄存器单元的输出信号失真的问题。
实施例三,提供如图8和图10所示的移位寄存器单元,各晶体管为NMOS晶体管。图8和图10所示的移位寄存器单元与实施例一或实施例二提供的移位寄存器单元略有不同,详细说明如下:
参见图8,本发明实施例提供第五种移位寄存器单元,包括:第一晶体管M1的栅极与第一时钟信号端CK1电连接,其第一极作为移位寄存器单元的输入端IN,其第二极与电容C1的第一端电连接,电容C1的第二端为移位寄存器单元的输出端OUT;
第二晶体管M2的栅极与第二时钟信号端CK2电连接,其第一极与第一晶体管M1的第二极电连接,其第二极与第三晶体管M3的第一极电连接;
第三晶体管M3的栅极与第二电平信号端V2电连接,其第二极与第五晶体管M5的栅极电连接;
第四晶体管M4的栅极与第一时钟信号端CK1电连接,其第一极与第二电平信号端V2电连接,其第二极与电容C1的第二端电连接;
第五晶体管M5的第二极与第一电平信号端V1电连接,其第一极与电容C1的第二端电连接。
本发明实施例中,在第一晶体管M1和第五晶体管M5之间设置第二晶体管M2和第三晶体管M3,通过第二时钟信号端CK2接入的时钟信号控制第二晶体管M2的通断,有效得降低第一晶体管M1所产生的漏电流对输出信号的影响,以减少移位寄存器单元的输出信号失真的问题。
具体的,本实施例中,第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5均为NMOS晶体管,第一极为漏极,第二极为源极。
第一电平信号端V1接入低电平信号VSS,第二电平信号端V2接入高电平信号VDD,移位寄存器单元的输入端IN接入高电平有效的单稳态脉冲信号,第一时钟信号端CK1接入第二时钟信号CKB,第二时钟信号端CK2接入第一时钟信号CK,其中,第二时钟信号CKB是第一时钟信号CK的反相信号。
参考图9,提供了移位寄存器单元的工作时序图。其中,输入端IN提供的单稳态脉冲信号STV的上升沿与第一时钟信号端CK1接入的第二时钟信号CKB的上升沿和第二时钟信号端CK2提供第一时钟信号CK的下降沿对齐;单稳态脉冲信号STV的周期大于第一时钟信号CK和第二时钟信号CKB的周期,单稳态脉冲信号STV的有效脉冲的宽度为第一时钟信号CK或第二时钟信号CKB的1/2周期宽度。图8所示的移位寄存器单元以图9所示的工作时序工作时,t1、t2和t3各阶段有如下描述:
第三晶体管M3的栅极与第二电平信号端V2电连接,即接入高电平信号VDD,因此为常开状态,可以视为二极管,第三晶体管M3能将其第一极的电平传到第五晶体管M5的栅极。
t1时间段:
输入端IN输入高电平信号,第一时钟信号端CK1输入高电平信号,即第二时钟信号CKB在t1时间段为高电平信号,第二时钟信号端CK2输入低电平信号,即第一时钟信号CK在t1时间段为低电平信号。
第一晶体管M1和第四晶体管M4打开,第二晶体管M2和第五晶体管M5关断,输入端IN输入的高电平信号经第一晶体管M1被写入节点N1点,节点N1点与电容C1的第一端电连接,向电容C1充电;第二电平信号端V2接入的高电平信号VDD经第四晶体管M4写入电容C1的第二端,也即输出端OUT输出高电平信号。
t2时间段:
输入端IN输入低电平信号,第一时钟信号端CK1输入低电平信号,即第二时钟信号CKB在t2时间段为低电平信号,第二时钟信号端CK2输入高电平信号,即第一时钟信号CK在t2时间段为高电平信号。
第一晶体管M1和第四晶体管M4关断,第二晶体管M2打开,由于电容C1存储效应的作用,前一时刻电容C1第一端充入的高电平通过节点N1和第二晶体管M2提供给第五晶体管M5,使得第五晶体管M5打开,第一电平信号端V1输入的低电平信号VSS将电容C1第二端及输出端OUT处的电平拉至低电平,即输出端OUT输出低电平信号。同时,由于电容C1的自举效应,节点N1的电平在电容C1的作用下被下拉,具体的:电容C1为保持两端之间的电势差不变,在电容C1第二端的电平(输出端OUT的电平)被拉至低电平,电容C1第一端的电平也被拉低,即与电容C1的第一端电连接的节点N1的电平被拉低。
t3时间段:
输入端IN输入低电平信号,第一时钟信号端CK1输入高电平信号,即第二时钟信号CKB在t3时间段为高电平信号,第二时钟信号端CK2输入低电平信号,即第一时钟信号CK在t3时间段为低电平信号。
第一晶体管M1和第四晶体管M4打开,第二晶体管M2关断,输入端IN输入的低电平信号经第一晶体管M1被写入节点N1点,第二电平信号端V2输入的高电平信号VDD经第四晶体管M4写入电容C1的第二端,也即输出端OUT输出高电平信号。
后面的时序,无论第一时钟信号端CK1、第二时钟信号端CK2输入的信号如何变化,在输入端IN的下一个高电平信号到来之前,节点N1将一直保持低电平,输出端OUT也一直输出高电平信号。
通过在输入端IN直接电连接的晶体管(本实施例中为第一晶体管M1)和与输出端OUT直接电连接的晶体管(本实施例中为第五晶体管M5)之间设置一些辅助晶体管、及提供控制该些辅助晶体管的时钟信号,有效降低与输入端IN直接电连接的晶体管所产生的漏电流对移位寄存器单元的输出信号的影响,以解决移位寄存器单元的信号失真的问题。
进一步地,参见图10,本发明实施例提供的第六种移位寄存器单元,与图8所示的移位寄存器单元不同之处在于,还包括第六晶体管M6,第六晶体管M6的栅极与第一时钟信号端CK1电连接,其源极与第一电平信号端V1电连接,其漏极与第五晶体管M5的栅极电连接;第六晶体管M6为NMOS晶体管。本实施例中,通过设置第六晶体管M6,使第五晶体管M5在需要保持关断时,第六晶体管M6通过向第五晶体管M5的栅极提供第一电平信号端V1的低电平信号VSS,以保证移位寄存器单元的稳定性。以图9所示的工作时序工作时,t1、t2和t3各阶段有如下描述:
第三晶体管M3为常开状态,可以等效视为二极管,能将其第一极的电平传到第五晶体管M5的栅极。
t1时间段:
输入端IN输入高电平信号,第一时钟信号端CK1输入高电平信号,即第二时钟信号CKB在t1时间段为高电平信号,第二时钟信号端CK2输入低电平信号,即第一时钟信号CK在t1时间段为低电平信号。
第一晶体管M1、第四晶体管M4和第六晶体管M6打开,第二晶体管M2和第五晶体管M5关断,输入端IN输入的高电平信号经第一晶体管M1被写入节点N1点,节点N1点与电容C1的第一端电连接,电容C1将保持节点N1处的高电平;第二电平信号端V2输入的高电平信号VDD经第四晶体管M4写入电容C1的第二端,也即输出端OUT输出高电平信号;同时,第一电平信号端V1提供的低电平信号VSS经第六晶体管M6至节点N2,以保证此刻第五晶体管M5完全关断,从而使输出端OUT输出的信号更加稳定。
t2时间段:
输入端IN输入低电平信号,第一时钟信号端CK1输入低电平信号,即第二时钟信号CKB在t2时间段为低电平信号,第二时钟信号端CK2输入高电平信号,即第一时钟信号CK在t2时间段为高电平信号。
第一晶体管M1、第四晶体管M4和第六晶体管M6关断,第二晶体管M2打开,由于电容C1的存储作用,节点N1处被保持的高电平通过第二晶体管M2提供给第五晶体管M5,使得第五晶体管M5打开,第一电平信号端V1输入的低电平信号VSS将电容C1第二端及输出端OUT处的电平拉至低电平,即输出端OUT输出低电平信号。同时,由于电容C1的自举效应,节点N1的电平在电容C1的作用下被下拉,具体的:电容C1为保持两端之间的电势差不变,在电容C1第二端的电平(输出端OUT的电平)被拉至低电平,电容C1第一端的电平也被拉低,即与电容C1的第一端电连接的节点N1的电平被拉低。
t3时间段:
输入端IN输入低电平信号,第一时钟信号端CK1输入高电平信号,即第二时钟信号CKB在t3时间段为高电平信号,第二时钟信号端CK2输入低电平信号,即第一时钟信号CK在t3时间段为低电平信号。
第一晶体管M1、第四晶体管M4和第六晶体管M6打开,第二晶体管M2关断,输入端IN输入的低电平信号经第一晶体管M1被写入节点N1点,第二电平信号端V2输入的高电平信号VDD经第四晶体管M4写入电容C1的第二端,也即输出端OUT输出高电平信号;第一电平信号端V1输入的低电平信号VSS再一次经第六晶体管M6输出至节点N2,以保证此刻第五晶体管M5完全关断。在输入端IN的下一个低电平信号到来之前,节点N1将一直保持低电平,输出端OUT也一直输出高电平信号。
在本实施例的移位寄存器单元中,通过在与输入端直接电连接的晶体管和与输出端直接电连接的晶体管之间设置一些辅助晶体管、及提供控制该些辅助晶体管的时钟信号,有效地降低与输入端直接电连接的晶体管所产生的漏电流对移位寄存器单元输出信号的影响,以解决移位寄存器单元的输出信号失真的问题;进一步的,在第二电平信号端V2和输出端OUT直接电连接的晶体管(例如第五晶体管M5)之间设置另一辅助晶体管(例如第六晶体管M6),该辅助晶体管在第一时钟信号端CK1输入的信号控制下,向该与输出端OUT直接电连接的晶体管的栅极提供低电平信号VSS,使完全关断该与输出端OUT直接电连接的晶体管,从而使输出端OUT输出的信号更加稳定。
实施例四
本发明实施例还提供了第一种栅极驱动装置,包括多个如实施例一中的移位寄存器单元,该多个移位寄存器单元级联,上一级移位寄存器单元的输出端与下一级移位寄存器单元的输入端电连接,第一级移位寄存器单元的输入端接入低电平有效的单稳态脉冲信号。
较具体的,参见图11,栅极驱动装置包括多个级联的移位寄存器单元VSR(1)、VSR(2)、VSR(3)……VSR(n-2)、VSR(n-1)和VSR(n);其中n为自然数,例如为8,又例如为16,又例如为32,其取值取决于实际的设计需要。该移位寄存器单元采用如图2或图4示例的移位寄存器单元,每一移位寄存器单元包括输入端IN、输出端OUT、第一电平信号端V1、第二电平信号端V2、第一时钟信号端CK1和第二时钟信号端CK2。其中,各端点接入如实施例一所描述以及图3所示的时序图所标记的信号:移位寄存器单元VSR(1)的输入端IN接入初始触发信号STV,初始触发信号STV为一个低电平有效的单稳态脉冲信号;其余的每一级移位寄存器单元中,上一级移位寄存器单元的输出端OUT与下一级移位寄存器单元的输入端IN电连接,即,移位寄存器单元VSR(1)的输出信号OUTPUT(1)可以作为移位寄存器单元VSR(2)的输入信号,移位寄存器单元VSR(2)的输出信号OUTPUT(2)可以作为移位寄存器单元VSR(3)的输入信号……移位寄存器单元VSR(n-1)的输出信号OUTPUT(n-1)可以作为移位寄存器单元VSR(n)的输入信号,直到无下一级移位寄存器单元为止。第一电平信号端V1接入低电平信号VSS,第二电平信号端V2接入高电平信号VDD,第一时钟信号端CK1接入第一时钟信号CK,第二时钟信号端CK2接入第二时钟信号CKB。图11所示栅极驱动装置的时序可以根据各移位寄存器单元的连接关系及图3所示的时序进行推理得到,在此不再赘述。
需要说明的是,本实施例提供的栅极驱动装置的各输出信号为低电平有效的脉冲信号,当显示面板中栅极线电连接的各薄膜晶体管(Thin Film Transistor,TFT)的开启需要高电平信号时,可以使各移位寄存单元的输出信号OUTPUT(1)至OUTPUT(n)均由反相器进行反相,以向各条栅极线提供高电平有效的脉冲信号。若显示面板中栅极线电连接的各TFT的开启需要低电平信号时,则不需要对输出信号OUTPUT(1)至OUTPUT(n)进行反相。
实施例五
本发明实施例还提供了第二种栅极驱动装置,包括多个如实施例二中的移位寄存器单元,该多个移位寄存器单元级联,上一级移位寄存器单元的输出端与下一级移位寄存器单元的输入端电连接,第一级移位寄存器单元的输入端接入高电平有效的单稳态脉冲信号。
较具体的,参见图12(附图标记与前述各图所示标记含义相同),栅极驱动装置包括多个级联的移位寄存器单元VSR(1)、VSR(2)、VSR(3)……VSR(n-2)、VSR(n-1)和VSR(n);其中n为自然数,例如为8,又例如为16,又例如为32,其取值取决于实际的设计需要。该移位寄存器单元采用如图5或图7示例的移位寄存器单元,每一移位寄存器单元包括输入端IN、输出端OUT、第一电平信号端V1、第二电平信号端V2、第一时钟信号端CK1和第二时钟信号端CK2。其中,各端点接入如实施例二所描述以及图6所示的时序图所标记的信号:移位寄存器单元VSR(1)的输入端IN接入初始触发信号STV,初始触发信号STV为一个高电平有效的单稳态脉冲信号;其余的每一级移位寄存器单元中,上一级移位寄存器单元的输出端OUT与下一级移位寄存器单元的输入端IN电连接,即,移位寄存器单元VSR(1)的输出信号OUTPUT(1)可以作为移位寄存器单元VSR(2)的输入信号,移位寄存器单元VSR(2)的输出信号OUTPUT(2)可以作为移位寄存器单元VSR(3)的输入信号……移位寄存器单元VSR(n-1)的输出信号OUTPUT(n-1)可以作为移位寄存器单元VSR(n)的输入信号,直到无下一级移位寄存器单元为止。第一电平信号端V1接入高电平信号VDD,第二电平信号端V2接入低电平信号VSS,第一时钟信号端CK1接入第二时钟信号CKB,第二时钟信号端CK2接入第一时钟信号CK。图12所示栅极驱动装置的时序可以根据各移位寄存器单元的连接关系及图6所示的时序进行推理得到,在此不再赘述。
本实施例提供的栅极驱动装置的各输出信号为高电平有效的脉冲信号,当显示面板中栅极线电连接的各薄膜晶体管(Thin Film Transistor,TFT)的开启需要低电平信号时,可以使各移位寄存单元的输出信号OUTPUT(1)至OUTPUT(n)均由反相器进行反相,以向各条栅极线提供高电平有效的脉冲信号。若显示面板中栅极线电连接的各TFT的开启需要高电平信号时,则不需要对输出信号OUTPUT(1)至OUTPUT(n)进行反相。
实施例六
本发明实施例还提供了第三种栅极驱动装置,包括多个如实施例三中的移位寄存器单元,该多个移位寄存器单元级联,上一级移位寄存器单元的输出端经反相器与下一级移位寄存器单元的输入端电连接,第一级移位寄存器单元的输入端接入高电平有效的单稳态脉冲信号。
较具体的,参见图13(附图标记与前述各图所示标记含义相同),该栅极驱动装置包括多个级联的移位寄存器单元VSR(1)、VSR(2)、VSR(3)……VSR(n-2)、VSR(n-1)和VSR(n);其中n为自然数,例如为8,又例如为16,又例如为32,其取值取决于实际的设计需要。每一移位寄存器单元包括输入端IN、输出端OUT、第一电平信号端V1、第二电平信号端V2、第一时钟信号端CK1和第二时钟信号端CK2。移位寄存器单元采用如图8或图10示例的移位寄存器单元。
与图11或图12所示的栅极驱动装置不同之处在于:上一级移位寄存器单元的输出端OUT经反相器与下一级移位寄存器单元的输入端IN电连接,如图13所示的反相器RE(1)、RE(2)、RE(3)……RE(n-2)和RE(n-1)。其中,各端点接入如实施例三所描述以及图9所示的时序图所标记的信号:移位寄存器单元VSR(1)的输入端IN接入初始触发信号STV,初始触发信号STV为高电平有效的单稳态脉冲信号;第一电平信号端V1接入低电平信号VSS,第二电平信号端V2接入高电平信号VDD,第一时钟信号端CK1接入第二时钟信号CKB;第二时钟信号端CK2接入第一时钟信号CK。图13所示栅极驱动装置的时序图可以根据各移位寄存器单元的连接关系及图9所示的时序进行推理得到,在此不再赘述。与图11所示栅极驱动装置相似的,图13提供的栅极驱动装置的各输出信号同样为低电平有效的脉冲信号,当与显示面板中栅极线电连接的各TFT的开启需要高电平信号时,可以使各移位寄存单元的输出信号OUTPUT(1)至OUTPUT(n)均通过反相器进行反相,以向各条栅极线提供高电平有效的脉冲信号。若与显示面板中栅极线电连接的各TFT的开启需要低电平信号时,则不需要对输出信号OUTPUT(1)至OUTPUT(n)进行反相。
本发明实施例提供的上述栅极驱动装置,由于其移位寄存器单元中,通过在输入端电连接的晶体管和输出端电连接晶体管之间设置一些辅助晶体管、及提供控制该些辅助晶体管的时钟信号端输入的时钟信号,能够有效降低与输入端电连接的晶体管所产生的漏电流的影响,该栅极驱动装置采用上述任意一种实施例所示的移位寄存器单元,因此采用本发明提供的栅极驱动装置可以避免其移位寄存器单元的输出信号失真的问题。
此外,本发明实施例还提供了一种显示面板,包括如上实施例提供的任意一种栅极驱动装置。本实施例所述显示面板,具有其所包含的移位寄存器单元所带来的有益效果,在此不再赘述。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。