JPH09246936A - 半導体装置およびこれを用いた表示駆動装置 - Google Patents

Abstract

(57)【要約】 【課題】 同一導電型のトランジスタで構成すること
で、リーク電流が小さく、高集積化が可能で、少ない工
程で形成することができ、出力レベルが適正な半導体装
置とする。 【解決手段】 Ｐ型トランジスタ１３と１４の各ソース
及びドレインは、電源とグラウンドとの間に直列に接続
され、Ｐ型トランジスタ１３のゲートには、入力（Ｉ
Ｎ）側から正論理又は負論理が印加され、Ｐ型トランジ
スタ１４のゲートには、反転入力（￣ＩＮ）側から入力
（ＩＮ）を反転した論理が印加される。そして、その反
転入力（￣ＩＮ）からＰ型トランジスタ１４のゲートに
致る間に、Ｐ型トランジスタ１２のソース・ドレインを
介在させ、そのＰ型トランジスタ１２とＰ型トランジス
タ１４のゲートとの間に一端が接続され、Ｐ型トランジ
スタ１３とＰ型トランジスタ１４の接続点との間に他端
が接続されたコンデンサ１５を介在させている。これに
より、出力端子（ＯＵＴ）から出力されるＬｏｗレベル
がグラウンドレベルと同等の電位となるように補正する
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
これを用いた表示駆動装置に関し、詳細には、同じ導電
型の複数のトランジスタからなる半導体装置およびこれ
を用いた表示駆動装置に関する。

【０００２】

【従来の技術】従来、例えば、液晶表示装置などのドラ
イバ回路を薄膜トランジスタ（ＴＦＴ：Thin Film Tran
sistor）で構成する場合は、通常はＣＭＯＳ（相補型）
回路が用いられている。このＣＭＯＳ回路は、低消費電
力であって、適正な出力が得られることなどの利点があ
り、広く用いられている。

【０００３】図４１は、ＣＭＯＳインバータ回路の構成
を示す図である。図４１に示すように、ＣＭＯＳ１は、
ＰＭＯＳ２とＮＭＯＳ３の二種類のトランジスタを対に
して用いている。このＣＭＯＳ１は、ＩＮ（入力）が
「０」のときにＰＭＯＳ２がオンして電源から「１」が
ＯＵＴ（出力）される。また、入力が「１」のときは、
ＮＭＯＳ３がオンとなってグラウンドからの「０」が出
力される。このように、ＣＭＯＳインバータ回路は、入
力を反転したものが出力される。

【０００４】また、これとは別に、ＰＭＯＳもしくはＮ
ＭＯＳのいずれか一方のトランジスタを用いてインバー
タ回路を構成することも可能である。このインバータ回
路には、比率形インバータ回路と無比率形インバータ回
路とがあり、さらに、比率形インバータ回路の中には、
抵抗負荷形、Ｅ／Ｅ形、Ｅ／Ｄ形などがある。

【０００５】上記従来例では、インバータ回路を例にあ
げて説明したが、これ以外にラッチ回路、トライステー
ト回路、ドレインドライバ回路、ゲートドライバ回路等
を構成する場合、あるいは、ロジック回路としてオア回
路、エクスクルシブ・オア回路、アンド回路、ナンド回
路等を構成する場合もＣＭＯＳ等が使われていた。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置にあっては、図４１に示すＣＭＯ
Ｓ１がＰＭＯＳ２とＮＭＯＳ３の二種類のトランジスタ
から構成されているため、ＣＭＯＳを製造する際に、Ｐ
ＭＯＳとＮＭＯＳの両方を作る必要から不純物注入工程
が増加して、マスクの枚数も増えることから製造工程お
よび素子構造が複雑化して、高コスト化するという問題
があった。

【０００７】また、半導体装置のチャネル部分からのリ
ーク電流を抑えるため、半導体素子の構造として不純物
濃度の異なる領域を形成するＬＤＤ構造を採用すると、
さらに不純物注入工程が増加する問題が生ずる。

【０００８】そこで、上記したＣＭＯＳを使わずにＰＭ
ＯＳもしくはＮＭＯＳのいずれか一方のトランジスタを
用いる構成として、例えば、上記した比率形インバータ
回路の抵抗負荷形とした場合、トランジスタと負荷抵抗
を備えている。このトランジスタは、ＰＭＯＳもしくは
ＮＭＯＳのいずれか一方を使っているため、素子構造が
簡略化され、製造工程数を少なくできる。ところが、こ
のトランジスタの他に広い面積を占める負荷抵抗を要す
るため、高集積化できなくなる上、負荷抵抗を用いた回
路は、直流的なリーク電流が大きくなって、出力レベル
が小さくなるという問題がある。

【０００９】さらに、図４２は、上記の無比率形インバ
ータ回路４を示す図であり、ここでは２個のＰＭＯＳ５
および６を使って構成している。この無比率形インバー
タ回路４は、同じ導電型（ここではＰ型）のトランジス
タで構成しているので、不純物注入工程がＣＭＯＳの場
合に比べて少なくなり、また、負荷抵抗を使わないため
集積化することができる。

【００１０】この無比率形インバータ回路４の基本動作
を示したのが図４２であり、ＰＭＯＳ５のゲートに
「０」が入力されると、ＰＭＯＳ５がオンして、電源か
ら「１」が出力される。また、このときＰＭＯＳ６のゲ
ートには、「１」が入力されるため、ＰＭＯＳ６がオフ
して、電源からの電流はグラウンド側に流れない。

【００１１】逆に、ＰＭＯＳ５のゲートに「１」が入力
されると、ＰＭＯＳ５がオフし、また、ＰＭＯＳ６のゲ
ートには、「０」が入力されるため、ＰＭＯＳ６がオン
して、グラウンド電位ＶGND の「０」が出力されるはず
である。ところが、この出力されるロー側の「０」は、
トランジスタのしきい値電圧分だけ上昇するため、グラ
ウンド電位ＶGND のように充分低い電位が出力できなく
なるという問題がある。これは、以下に述べるような場
合に特に問題となる。

【００１２】図４３は、図４２の回路を３個直列に接続
した無比率形インバータ回路７を示す図であり、図４４
は、図４３の無比率形インバータ回路７の動作時におけ
る各部の信号波形を示す図である。

【００１３】図４３および図４４に示すように、無比率
形インバータ回路７に最初に入力される入力（ＩＮ）と
反転入力（￣ＩＮ）の電位がＶddとグラウンド電位であ
っても、０１出力（０１）と反転０１出力（￣０１）に
なると、グラウンド電位よりわずかに上昇し、また、０
２出力（０２）と反転０２出力（￣０２）になると、グ
ラウンド電位よりさらに上昇し、最終的な出力（ＯＵ
Ｔ）と反転出力（￣ＯＵＴ）ではローレベルがグラウン
ド電位よりも大幅に上昇するため、このインバータを使
った回路が誤動作するおそれがある。

【００１４】このように、ＰＭＯＳのみでＣＭＯＳ回路
を構成した場合、ＰＭＯＳのしきい値分だけグラウンド
電位ＶGND が上昇するが、ＮＭＯＳのみでＣＭＯＳ回路
を構成した場合には、電源電位ＶddがＮＭＯＳのしきい
値分だけ上昇する。

【００１５】つまり、ＣＭＯＳ回路をＰＭＯＳまたはＮ
トランジスタの一方のみで構成すると、トランジスタの
しきい値分だけ出力が鈍り、次段の回路の動作余裕度が
低減する。従って、多数のインバータ回路を縦続接続す
ることは勿論、他の回路との接続も不可能となる。

【００１６】そこで、本発明は、相補型トランジスタか
らなるインバータ回路をＰ型またはＮ型のいずれか一方
の導電型の絶縁ゲート型トランジスタのみで構成して
も、グラウンド電位ＶGND または電源電位Ｖddを上昇ま
たは下降することなく出力することができる半導体装置
およびこの半導体装置を用いた表示駆動装置を提供する
ことを目的とする。

【００１７】

【課題を解決するための手段】請求項１記載の半導体装
置は、入力端に高電位が入力される、一導電型の第１の
トランジスタと、入力端に低電位が入力される、前記第
１のトランジスタと同一導電型の第２のトランジスタ
と、前記第１および第２のトランジスタの出力端に接続
された出力手段と、前記第１のトランジスタのゲートに
接続された非反転信号供給手段と、前記第２のトランジ
スタのゲートに接続された反転信号供給手段と、前記第
１および第２のトランジスタの出力端と前記反転信号供
給手段との間、または前記第１および第２のトランジス
タの出力端と前記非反転信号供給手段との間のいずれか
に接続された出力電圧補償回路と、を具備してなり、前
記出力電圧補償回路により前記出力手段から出力される
低電位の上昇または高電位の低下を抑制することを特徴
とする。

【００１８】すなわち、第１のトランジスタと第２のト
ランジスタは、それぞれのゲートに接続された非反転信
号供給手段と反転信号供給手段の供給信号によってスイ
ッチング動作が行われ、出力手段から高電位または低電
位を出力する際に、出力電圧補償回路により低電位が上
昇したり、高電位が低下したりするのが抑制される。

【００１９】したがって、請求項１記載の半導体装置
は、同一導電型のトランジスタを使って構成したとして
も、非反転信号供給手段と反転信号供給手段からそれぞ
れ入力される信号に応じて、適正な高電位あるいは低電
位の出力信号を出力するため、この半導体装置を使って
回路を構成しても誤動作が防止される。

【００２０】また、第１のトランジスタと第２のトラン
ジスタは、同一導電型のトランジスタで構成されている
ため、製造工程数が少なくなるとともに、高集積化が可
能となり、低コスト化と高密度化を達成することができ
る。

【００２１】さらに、第１のトランジスタと第２のトラ
ンジスタは、非反転信号供給手段と反転信号供給手段と
によって交互にスイッチングさせるため、リーク電流を
少なくすることができる。

【００２２】請求項２記載の半導体装置は、請求項１記
載の発明において、前記出力電圧補償回路は、前記反転
信号供給手段または非反転信号供給手段に入力端が接続
された前記第１および第２のトランジスタと同一導電型
の第３のトランジスタと、この第３のトランジスタの出
力端と前記第１および第２のトランジスタの出力端に接
続された容量手段と、を含むようにしてもよい。

【００２３】すなわち、具体的な出力電圧補償回路とし
ては、例えば、反転信号供給手段または非反転信号供給
手段に第３のトランジスタの入力端を接続し、その第３
のトランジスタの出力端と第１および第２のトランジス
タの出力端との間に容量手段を接続するものである。

【００２４】したがって、同一導電型からなる第１また
は第２のトランジスタは、その出力電位がしきい値分だ
け鈍るという特性があるため、第３のトランジスタと容
量手段とによって、いわゆる「ブートストラップ」を構
成することにより、適正な出力電位を補償することがで
きる。

【００２５】請求項３記載の半導体装置は、請求項１ま
たは請求項２記載の発明において、前記第１および第２
のトランジスタはＰ型であってもよい。

【００２６】請求項４記載の半導体装置は、請求項３記
載の発明において、前記第１のトランジスタの入力端
は、前記反転信号供給手段に接続されていてもよい。

【００２７】請求項５記載の半導体装置は、請求項３記
載の発明において、前記第２のトランジスタの入力端
は、前記反転信号供給手段に接続されていてもよい。

【００２８】請求項６記載の半導体装置は、請求項３記
載の発明において、前記第３のトランジスタのゲート
は、前記反転信号供給手段に接続されていてもよい。

【００２９】すなわち、請求項３乃至請求項６に記載の
半導体装置は、第１、第２および第３のトランジスタを
Ｐ型としたり、第１のトランジスタの入力端、第２のト
ランジスタの入力端、あるいは、第３のトランジスタの
ゲートを反転信号供給手段に接続するようにしてもよ
い。

【００３０】したがって、上記の入力端やゲートは、常
に高電位や低電位を入力する必要がなく、所定のタイミ
ングで高電位や低電位が入力されればよいため、上記反
転信号供給手段に接続することによって、配線を簡素化
することができ、消費電力を低減することができる。

【００３１】請求項７記載の半導体装置は、請求項１ま
たは請求項２記載の発明において、前記第１および第２
のトランジスタはＮ型としてもよい。

【００３２】請求項８記載の半導体装置は、請求項７記
載の発明において、前記第１のトランジスタの入力端
は、前記非反転信号供給手段に接続するようにしてもよ
い。

【００３３】請求項９記載の半導体装置は、請求項７記
載の発明において、前記第２のトランジスタの入力端
は、前記非反転信号供給手段に接続するようにしてもよ
い。

【００３４】請求項１０記載の半導体装置は、請求項７
記載の発明において、前記第３のトランジスタのゲート
は、前記非反転信号供給手段に接続するようにしてもよ
い。

【００３５】すなわち、請求項７乃至請求項１０に記載
の半導体装置は、第１、第２および第３のトランジスタ
をＮ型としたり、第１のトランジスタの入力端、第２の
トランジスタの入力端、あるいは、第３のトランジスタ
のゲートを非反転信号供給手段に接続するようにしても
よい。

【００３６】したがって、上記の入力端やゲートは、常
に高電位や低電位を入力する必要がなく、所定のタイミ
ングで高電位や低電位が入力されればよいため、上記非
反転信号供給手段に接続することによって、配線を簡素
化することができるとともに、消費電力を低減すること
ができる。

【００３７】請求項１１記載の半導体装置は、入力端に
高電位が入力される、一導電型の第１および第３のトラ
ンジスタと、入力端に低電位が入力される、前記第１お
よび第３のトランジスタと同一導電型の第２および第４
のトランジスタと、前記第１および第２のトランジスタ
の出力端に接続された出力手段と、前記第３および第４
のトランジスタの出力端に接続され、前記出力手段とは
逆極性の信号を出力する反転出力手段と、前記第１およ
び前記第４のトランジスタのゲートに接続された非反転
信号供給手段と、前記第２および第３のトランジスタの
ゲートに接続された反転信号供給手段と、前記第１およ
び第２のトランジスタの出力端と前記反転信号供給手段
との間に接続された第１の出力電圧補償回路と、前記第
３および第４のトランジスタの出力端と前記非反転信号
供給手段との間に接続された第２の出力電圧補償回路
と、を備えたことを特徴とする。

【００３８】すなわち、第１および第３のトランジスタ
の入力端に高電位が入力され、第２および第４のトラン
ジスタの入力端に低電位が入力され、第１および第４の
トランジスタのゲートに非反転信号供給手段が接続さ
れ、第２および第３のトランジスタのゲートに反転信号
供給手段が接続されて、これらの供給信号によりスイッ
チング動作を行って、出力手段および反転出力手段から
高電位または低電位を出力する際に、第１および第２の
出力電圧補償回路により低電位が上昇したり、高電位が
低下したりするのが抑制される。

【００３９】したがって、請求項１１記載の半導体装置
は、非反転信号供給手段と反転信号供給手段からそれぞ
れ入力される信号に応じて、第１および第２の出力電圧
補償回路により出力手段および反転出力手段から適正な
高電位あるいは低電位の出力信号が出力されるため、こ
の半導体装置を使って回路を構成しても誤動作が防止さ
れる。

【００４０】また、第１乃至第４のトランジスタは、同
一導電型で構成されているため、製造工程数が少なくな
るとともに、高集積化が可能となり、低コスト化と高密
度化とを達成することができる。

【００４１】さらに、第１および第２のトランジスタと
第３および第４のトランジスタは、非反転信号供給手段
と反転信号供給手段とによって、それぞれ交互にスイッ
チングさせるため、リーク電流を小さくすることができ
る。

【００４２】請求項１２記載の半導体装置は、請求項１
１記載の発明において、前記第１の出力電圧補償回路
は、前記反転信号供給手段に入力端が接続された、前記
第１乃至第４のトランジスタと同一導電型の第５のトラ
ンジスタと、この第５のトランジスタの出力端と前記第
１および第２のトランジスタの出力端に接続された第１
の容量手段とを含み、前記第２の出力電圧補償回路は、
前記非反転信号供給手段に入力端が接続された、前記第
１乃至第４のトランジスタと同一導電型の第６のトラン
ジスタと、この第６のトランジスタの出力端と前記第３
および第４のトランジスタの出力端に接続された第２の
容量手段とを含むようにしてもよい。

【００４３】すなわち、具体的な出力電圧補償回路とし
ては、例えば、反転信号供給手段に第５のトランジスタ
の入力端を接続し、その第５のトランジスタの出力端と
第１および第２のトランジスタの出力端との間に第１の
容量手段を接続し、非反転信号供給手段に第６のトラン
ジスタの入力端を接続し、その第６のトランジスタの出
力端と第３および第４のトランジスタの出力端との間に
第２の容量手段を接続するものである。

【００４４】したがって、一導電型からなる第１乃至第
４のトランジスタは、その出力電位がしきい値分だけ鈍
るという特性があるため、第５および第６のトランジス
タと第１および第２の容量手段とによる、いわゆる「ブ
ートストラップ」を構成することにより、適正な出力電
位が補償される。

【００４５】請求項１３記載の半導体装置は、請求項１
１または請求項１２記載の発明において、前記第１乃至
第４のトランジスタはＰ型としてもよい。

【００４６】請求項１４記載の半導体装置は、請求項１
３記載の発明において、前記第２のトランジスタの入力
端は前記反転信号供給手段に接続するようにしてもよ
い。

【００４７】請求項１５記載の半導体装置は、請求項１
３記載の発明において、前記第１のトランジスタの入力
端は前記反転信号供給手段に接続するようにしてもよ
い。

【００４８】請求項１６記載の半導体装置は、請求項１
３記載の発明において、前記第４のトランジスタの入力
端は前記非反転信号供給手段に接続するようにしてもよ
い。

【００４９】請求項１７記載の半導体装置は、請求項１
３記載の発明において、前記第３のトランジスタの入力
端は前記非反転信号供給手段に接続するようにしてもよ
い。

【００５０】すなわち、請求項１３乃至請求項１７に記
載の半導体装置は、第１乃至第６のトランジスタをＰ型
としたり、第１および第２のトランジスタの入力端を反
転信号供給手段に接続するとともに、第３および第４の
トランジスタの入力端を非反転信号供給手段に接続する
ようにしてもよい。

【００５１】したがって、上記の各入力端は、常に高電
位や低電位を入力する必要がなく、所定のタイミングで
高電位や低電位が入力されればよいため、上記反転信号
供給手段や非反転信号供給手段に接続することによっ
て、配線を簡素化することができ、消費電力を低減する
ことができる。

【００５２】請求項１８記載の半導体装置は、入力端に
高電位が入力される、一導電型の第１および第３のトラ
ンジスタと、入力端に低電位が入力される、前記第１お
よび第３のトランジスタと同一導電型の第２および第４
のトランジスタと、前記第１および第２のトランジスタ
の出力端に接続された反転出力手段と、前記第３および
第４のトランジスタの出力端に接続され、前記反転出力
手段とは逆極性の信号を出力する出力手段と、前記第１
および第４のトランジスタのゲートに接続された非反転
信号供給手段と、前記第２および第３のトランジスタの
ゲートに接続された反転信号供給手段と、前記第１およ
び第２のトランジスタの出力端と前記非反転信号供給手
段との間に接続された第１の出力電圧補償回路と、前記
第３および第４のトランジスタの出力端と前記反転信号
供給手段との間に接続された第２の出力電圧補償回路
と、を備えたことを特徴とする。

【００５３】すなわち、第１および第３のトランジスタ
の入力端に高電位が入力され、第２および第４のトラン
ジスタの入力端に低電位が入力され、第１および第４の
トランジスタのゲートに非反転信号供給手段が接続さ
れ、第２および第３のトランジスタのゲートに反転信号
供給手段が接続されて、これらの供給信号によりスイッ
チング動作を行って、出力手段および反転出力手段から
高電位または低電位を出力する際に、第１および第２の
出力電圧補償回路によって低電位が上昇したり、高電位
が低下したりするのが抑制される。

【００５４】したがって、請求項１８記載の半導体装置
は、非反転信号供給手段と反転信号供給手段からそれぞ
れ入力される信号に応じて、第１および第２の出力電圧
補償回路により出力手段および反転出力手段から適正な
高電位あるいは低電位の出力信号を出力することができ
るため、この半導体装置を使って回路を構成しても誤動
作を防止することができる。

【００５５】また、第１乃至第４のトランジスタは、同
一導電型で構成されているため、製造工程数が少なくな
るとともに、高集積化が可能となり、低コスト化と高密
度化とを達成することができる。

【００５６】さらに、第１および第２のトランジスタと
第３および第４のトランジスタは、非反転信号供給手段
と反転信号供給手段とによって、それぞれ交互にスイッ
チングさせるため、リーク電流を少なくすることができ
る。

【００５７】請求項１９記載の半導体装置は、請求項１
８記載の発明において、前記第１の出力電圧補償回路
は、前記非反転信号供給手段に入力端が接続された、前
記第１乃至第４のトランジスタと同一導電型の第５のト
ランジスタと、この第５のトランジスタの出力端と前記
第１および第２のトランジスタの出力端に接続された第
１の容量手段を含み、前記第２の出力電圧補償回路は、
前記反転信号供給手段に入力端が接続された、前記第１
乃至第４のトランジスタと同一導電型の第６のトランジ
スタと、この第６のトランジスタの出力端と前記第３お
よび第４のトランジスタの出力端に接続された第２の容
量手段を含むようにしてもよい。

【００５８】すなわち、具体的な出力電圧補償回路とし
ては、例えば、非反転信号供給手段に第５のトランジス
タの入力端を接続し、その第５のトランジスタの出力端
と第１および第２のトランジスタの出力端との間に第１
の容量手段を接続し、反転信号供給手段に第６のトラン
ジスタの入力端を接続し、その第６のトランジスタの出
力端と第３および第４のトランジスタの出力端との間に
第２の容量手段を接続するものである。

【００５９】したがって、同一導電型からなる第１乃至
第４のトランジスタは、その出力電位がしきい値分だけ
鈍るという特性があるため、第５および第６のトランジ
スタと第１および第２の容量手段とによる、いわゆる
「ブートストラップ」を構成することにより、適正な出
力電位が補償される。

【００６０】請求項２０記載の半導体装置は、請求項１
８または請求項１９記載の発明において、前記第１乃至
第４のトランジスタはＮ型としてもよい。

【００６１】請求項２１記載の半導体装置は、請求項２
０記載の発明において、前記第１のトランジスタの入力
端は前記非反転信号供給手段に接続するようにしてもよ
い。

【００６２】請求項２２記載の半導体装置は、請求項２
０記載の発明において、前記第３のトランジスタの入力
端は前記反転信号供給手段に接続するようにしてもよ
い。

【００６３】請求項２３記載の半導体装置は、請求項２
０記載の発明において、前記第２のトランジスタの入力
端は前記非反転信号供給手段に接続するようにしてもよ
い。

【００６４】請求項２４記載の半導体装置は、請求項２
０記載の発明において、前記第４のトランジスタの入力
端は前記反転信号供給手段に接続するようにしてもよ
い。

【００６５】すなわち、請求項２０乃至請求項２４に記
載の半導体装置は、第１乃至第６のトランジスタをＮ型
としたり、第１および第２のトランジスタの入力端を非
反転信号供給手段に接続するとともに、第３および第４
のトランジスタの入力端を反転信号供給手段に接続する
ようにしてもよい。

【００６６】したがって、上記の各入力端は、常に高電
位や低電位を入力する必要がなく、所定のタイミングで
高電位や低電位が入力されればよいため、上記反転信号
供給手段や非反転信号供給手段に接続することによっ
て、配線を簡素化することができ、消費電力を低減する
ことができる。

【００６７】請求項２５記載の半導体装置は、請求項１
１または請求項１８記載の発明において、前記非反転入
力手段と前記出力手段との間に接続された、前記第１乃
至第４のトランジスタと同一導電型の第７のトランジス
タと、前記反転入力手段と前記反転出力手段との間に接
続された、前記第１乃至第４のトランジスタと同一導電
型の第８のトランジスタと、を備えるようにしてもよ
い。

【００６８】すなわち、請求項１１または請求項１８記
載の半導体装置において、非反転入力手段と出力手段と
の間に第７のトランジスタを、反転入力手段と反転出力
手段との間に第８のトランジスタを設けたことにより、
ラッチ回路が構成される。

【００６９】したがって、同一導電型のトランジスタで
構成したことにより、製造工程数が減少して、低コスト
化できるとともに、高密度で実装できる上、適正な出力
電位が得られるラッチ回路とすることができる。

【００７０】請求項２６記載の半導体装置は、請求項１
１または請求項１８記載の発明において、前記半導体装
置は、前記第１乃至第４のトランジスタと同一導電型の
複数のトランジスタで構成された論理回路を備えるよう
にしてもよい。

【００７１】請求項２７記載の半導体装置は、請求項２
６記載の発明において、前記論理回路はＡＮＤまたはＮ
ＡＮＤ回路を含むようにしてもよい。

【００７２】請求項２８記載の半導体装置は、請求項２
６記載の発明において、前記論理回路はＯＲまたはＮＯ
Ｒ回路を含むようにしてもよい。

【００７３】請求項２９記載の半導体装置は、請求項２
６記載の発明において、前記論理回路はＥＸＯＲまたは
ＥＸＮＯＲ回路を含むようにしてもよい。

【００７４】すなわち、請求項２６乃至請求項２９に記
載の半導体装置は、請求項１１乃至請求項２４のいずれ
かに記載の半導体装置において、同一導電型の複数のト
ランジスタにより、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、
ＥＸＯＲ、ＥＸＮＯＲ等の論理回路を備えるようにして
もよい。

【００７５】したがって、同一導電型のトランジスタで
構成したことにより、製造工程数が減少して、低コスト
化できるとともに、高密度で実装できる上、適正な出力
電位が得られる論理回路とすることができる。

【００７６】請求項３０記載の半導体装置は、請求項１
１または請求項１８記載の発明において、前記半導体装
置は、前記第１乃至第４のトランジスタと同一導電型の
第９のトランジスタを有し、前記出力手段または前記反
転出力手段の少なくとも一方は、前記第９のトランジス
タのゲートに接続されるようにしてもよい。

【００７７】すなわち、請求項１１または請求項１８記
載の半導体装置の出力手段または反転出力手段の少なく
とも一方は、第９のトランジスタのゲートに接続されて
いる。

【００７８】したがって、半導体装置の出力手段や反転
出力手段からの出力電位を用いて、さらに、第９のトラ
ンジスタをスイッチングさせる、例えば、トライステー
ト回路等に適用することができる。

【００７９】請求項３１記載の表示駆動装置は、絶縁基
板上に形成された複数のラッチ回路を含む表示駆動装置
であって、前記各ラッチ回路は、入力端に高電位が入力
される、一導電型の第１のトランジスタと、入力端に低
電位が入力される、前記第１のトランジスタと同一導電
型の第２のトランジスタと、前記第１および第２のトラ
ンジスタの出力端に接続された出力手段と、前記第１の
トランジスタのゲートに接続された非反転信号供給手段
と、前記第２のトランジスタのゲートに接続された反転
信号供給手段と、前記第１および第２のトランジスタの
出力端と前記反転信号供給手段との間、または前記第１
および第２のトランジスタの出力端と前記非反転信号供
給手段との間のいずれかに接続された出力電圧補償回路
とを具備してなり、前記出力電圧補償回路は、前記反転
信号供給手段または非反転信号供給手段に入力端が接続
された前記第１および第２のトランジスタと同一導電型
の第３のトランジスタと、この第３のトランジスタの出
力端と前記第１および第２のトランジスタの出力端に接
続された容量手段とを含むことを特徴とする。

【００８０】すなわち、表示駆動装置を構成する複数の
ラッチ回路は、第１のトランジスタの入力端に高電位が
入力され、第２のトランジスタの入力端に低電位が入力
され、第１および第２のトランジスタの出力端に出力手
段が接続され、非反転信号供給手段が第１のトランジス
タのゲートに接続され、反転信号供給手段が第２のトラ
ンジスタのゲートに接続され、前記出力手段と前記反転
信号供給手段、または、非反転信号供給手段のいずれか
の間に出力電圧補償回路が接続され、その出力電圧補償
回路は、前記反転信号供給手段または非反転信号供給手
段に第３のトランジスタの入力端が接続され、この第３
のトランジスタの出力端と前記第１および第２のトラン
ジスタの出力端との間に容量手段が接続される。

【００８１】したがって、本発明の半導体装置を含むラ
ッチ回路を使って表示駆動装置を構成したため、適正な
出力電位によって、確実かつ正確な表示駆動を行うこと
ができる。

【００８２】請求項３２記載の表示駆動装置は、絶縁基
板上に形成されたそれぞれが縦続された複数のインバー
タ回路を含む表示駆動装置であって、前記各インバータ
回路は、入力端に高電位が入力される、一導電型の第１
のトランジスタと、入力端に低電位が入力される、前記
第１のトランジスタと同一導電型の第２のトランジスタ
と、前記第１および第２のトランジスタの出力端に接続
された出力手段と、前記第１のトランジスタのゲートに
接続された非反転信号供給手段と、前記第２のトランジ
スタのゲートに接続された反転信号供給手段と、前記第
１および第２のトランジスタの出力端と前記反転信号供
給手段との間、または前記第１および第２のトランジス
タの出力端と前記非反転信号供給手段との間のいずれか
に接続された出力電圧補償回路とを具備してなり、前記
出力電圧補償回路は、前記反転信号供給手段または非反
転信号供給手段に入力端が接続された前記第１および第
２のトランジスタと同一導電型の第３のトランジスタ
と、この第３のトランジスタの出力端と前記第１および
第２のトランジスタの出力端に接続された容量手段とを
含むことを特徴とする。

【００８３】すなわち、表示駆動装置を構成する縦続さ
れた複数のインバータ回路は、第１のトランジスタの入
力端に高電位が入力され、第２のトランジスタの入力端
に低電位が入力され、出力手段が第１および第２のトラ
ンジスタの出力端に接続され、非反転信号供給手段が第
１のトランジスタのゲートに接続され、反転信号供給手
段が第２のトランジスタのゲートに接続され、前記出力
手段と前記反転信号供給手段、または、前記非反転信号
供給手段とのいずれかの間に出力電圧補償回路が接続さ
れ、その出力電圧補償回路は、反転信号供給手段または
非反転信号供給手段に第３のトランジスタの入力端が接
続され、この第３のトランジスタの出力端と前記第１お
よび第２のトランジスタの出力端との間に容量手段が接
続される。

【００８４】したがって、本発明の半導体装置を含むイ
ンバータ回路を使って表示駆動装置を構成したため、適
正な出力電位によって、確実かつ正確な表示駆動を行う
ことができる。

【００８５】

【発明の実施の形態】以下、本発明の半導体装置とこれ
を用いた表示駆動装置の実施形態を図面に基づいて説明
する。

【００８６】図１乃至図４０は、本発明の半導体装置と
これを用いた表示駆動装置の一実施形態を示す図であ
り、ここでは、半導体装置に用いる同一導電型のトラン
ジスタとしてＰＭＯＳのみを使って実施したものであ
る。

【００８７】図１乃至図４０において、本発明の半導体
装置の基本的な回路構成を図１で示し、図１の回路を組
み合わせて構成したインバータ回路を図２乃至図１６に
示し、図１の回路と複数のＰ型トランジスタを用いて構
成したラッチ回路を図１７乃至図２１に示し、図１の回
路と複数のＰ型トランジスタを用いて構成したＡＮＤ
（およびＮＡＮＤ）回路を図２２乃至図２７に示し、Ｏ
Ｒ（およびＮＯＲ）回路を図２８及び図２９に示し、Ｅ
ＸＯＲ（およびＥＸＮＯＲ）回路を図３０及び図３１に
示し、図１の回路と複数のＰ型トランジスタと複数の電
圧源（ＶC 、ＶL、ＶH ）を用いて構成したトライステ
ート回路を図３２乃至図３５に示し、上記したインバー
タ回路、ラッチ回路、アンド（およびナンド）回路、お
よびトライステート回路等を用いて構成したドレインド
ライバやゲートドライバを備えた液晶駆動回路を図３６
乃至図４０に示している。

【００８８】（インバータ基本回路）図１は、本発明の
半導体装置のインバータ基本回路構成を示す図である。
図１に示すように、本発明の半導体装置１１は、３個の
Ｐ型絶縁ゲート型（以下、Ｐ型トランジスタという）ト
ランジスタ１２、１３、１４と、１個のコンデンサ１５
とから構成されている。ここで、Ｐ型トランジスタはゲ
ート絶縁膜でシリコン酸化膜で形成されたＰ型又はシリ
コン窒化膜等他の絶縁膜で形成されたＰ型の電界効果型
薄膜トランジスタ（ＭＩＳ−ＦＥＴ）である。この３個
のＰ型トランジスタ１２、１３、１４は、いずれもアモ
ルファスシリコン、ポリシリコン等の非単結晶シリコン
で形成された半導体層を有する。そして、Ｐ型トランジ
スタ１３とＰ型トランジスタ１４のソースおよびドレイ
ンは、電源電位（Ｖdd）とグラウンド電位（ＶGND ）と
の間に直列に接続され、Ｐ型トランジスタ１３のゲート
には、入力（ＩＮ）側から正論理又は負論理が印加さ
れ、Ｐ型トランジスタ１４のゲートには、反転入力（￣
ＩＮ）側から入力（ＩＮ）を反転した論理が印加され
る。

【００８９】上記した構成だけであれば、図３６の従来
例に示す無比率形インバータ回路と同様であって、入力
（ＩＮ）に「０」が入力され、反転入力（￣ＩＮ）に
「１」が入力されると、出力端部（ＯＵＴ）から「１」
が出力されるが、逆に、入力（ＩＮ）に「１」が入力さ
れ、反転入力（￣ＩＮ）から「０」が入力されると、出
力（ＯＵＴ）からは充分下がりきらないローレベルの
「０」が出力される。これは、Ｐ型トランジスタ１４が
オンしたときに、そのしきい値電圧分だけ低電位側を上
昇させることによる。

【００９０】そこで、本発明では、図１に示す半導体装
置１１の反転入力（￣ＩＮ）とＰ型トランジスタ１３，
１４の出力端との間に出力電圧補償回路を接続して、Ｐ
型トランジスタ１４から出力される低電位がグラウンド
電位（ＶGND ）から上昇することを抑制するようにして
いる。

【００９１】出力電圧補償回路は、Ｐ型トランジスタ１
３および１４と同一導電型のＰ型トランジスタ１２とコ
ンデンサ１５からなり、Ｐ型トランジスタ１２のソース
を反転入力（￣ＩＮ）に接続し、ドレインをＰ型トラン
ジスタ１４のゲートに接続するとともに、コンデンサ１
５の一方の電極をＰ型トランジスタ１３，１４の出力側
の接続点に、また、他方の電極をＰ型トランジスタ１２
のドレインとＰ型トランジスタ１４のゲートとの接続線
に接続して構成される。また、Ｐ型トランジスタ１２の
ゲートはグラウンド電位（ＶGND ）に接続されている。
このように、上記したＰ型トランジスタ１２とコンデン
サ１５を従来の無比率形インバータ回路に組み合わせた
ことにより、出力端部（ＯＵＴ）から出力されるローレ
ベルをグラウンド電位と同じ電位まで下げることが可能
になった。

【００９２】また、上記した３個のトランジスタ１２、
１３、１４は、同一導電型（ここではＰチャネル形）の
トランジスタで構成できるため、不純物注入工程やマス
クの枚数が削減されて、製造工程が簡略化されることに
より、コストを低減化することができる。

【００９３】さらに、スイッチングトランジスタである
Ｐ型トランジスタ１３を電源側、Ｐ型トランジスタ１４
をグラウンド側に設けて、各ゲートに正論理と負論理の
両方を入力するようにしたため、リーク電流が少なくな
り、低消費電力化を図ることができる。

【００９４】（インバータ回路）図２は、図１のインバ
ータ基本回路を２個組み合わせて正論理・負論理の両方
の否定を出力するインバータ回路２１の構成を示す図で
ある。

【００９５】まず、構成を説明する。

【００９６】図２に示すように、インバータ回路２１
は、Ｐ型トランジスタＱ１、Ｑ２、Ｑ３とコンデンサＣ
１とで構成されたインバータ基本回路２２と、Ｐ型トラ
ンジスタＱ４、Ｑ５、Ｑ６とコンデンサＣ２とで構成さ
れたインバータ基本回路２３とを組み合わせたものであ
る。

【００９７】インバータ基本回路２２は、Ｐ型トランジ
スタＱ２のゲートに入力（ＩＮ）が、Ｐ型トランジスタ
Ｑ１を介してＰ型トランジスタＱ３のゲートに反転入力
（￣ＩＮ）が入力される。また、インバータ基本回路２
３は、Ｐ型トランジスタＱ５、Ｑ６のゲートに対して、
入力（ＩＮ）と反転入力（￣ＩＮ）とがインバータ基本
回路２２とは逆に入力される。

【００９８】次に、動作を説明する。

【００９９】インバータ回路２１は、例えば、入力（Ｉ
Ｎ）に負論理「０」が入力され、反転入力（￣ＩＮ）に
正論理「１」が入力されると、インバータ基本回路２２
のＰ型トランジスタＱ２がオンして、電源Ｖddから
「１」が出力（ＯＵＴ）され、Ｐ型トランジスタＱ３は
オフする。逆に、インバータ基本回路２３は、Ｐ型トラ
ンジスタＱ５がオフし、Ｐ型トランジスタＱ６がオンし
て、反転出力（￣ＯＵＴ）としてグラウンド電位の
「０」が出力される。

【０１００】さらに、上記インバータ回路２１におい
て、入力（ＩＮ）と反転入力（￣ＩＮ）の論理が上記と
逆の場合は、出力（ＯＵＴ）側から「０」が出力され、
反転出力（￣ＯＵＴ）側からは「１」が出力されること
になる。

【０１０１】このように、本実施形態のインバータ回路
２１は、正論理・負論理の両方が入力および反転入力と
して入力されると、それらの否定が出力および反転出力
として出力される。

【０１０２】また、本実施形態のインバータ回路２１
は、インバータ基本回路２２のＰ型トランジスタＱ３あ
るいはインバータ基本回路２３のＰ型トランジスタＱ６
がオンした場合、グラウンド電位が出力あるいは反転出
力として出力されるが、図２に示すように、Ｐ型トラン
ジスタＱ３およびＱ６のゲートにＰ型トランジスタＱ１
およびＱ４が設けられ、このＰ型トランジスタＱ１と出
力端部との間、およびＰ型トランジスタＱ４と反転出力
端部との間に、それぞれ所定容量からなるコンデンサＣ
１・Ｃ２が配置されている。

【０１０３】このため、出力や反転出力としてローレベ
ルを出力する際に、そのローレベルが上昇するのを防止
することが可能となり、適正なＶddレベルの「１」とグ
ラウンド電位の「０」とを出力あるいは反転出力として
出力することができる。

【０１０４】図３は、図２のインバータ回路２１のシン
ボルを示す図であり、インバータ回路２１の入力側に
は、入力（ＩＮ）とそれを否定した反転入力（￣ＩＮ）
が入力されると、出力側から入力の論理が反転された出
力（ＯＵＴ）と、それを否定した反転出力（￣ＯＵＴ）
が出力される。

【０１０５】そして、図４は、上記図３のインバータ回
路２１のシンボルを３個直列に接続した回路構成を示す
図で、図４３に示す従来例の回路構成に対応している。
前述した図４４に示す従来例の各部の信号レベルは、各
段のインバータ回路からローレベルを出力する際に、出
力されるローレベルがグラウンド電位（ＶGND ）よりも
少しずつ上昇するため、インバータ回路を３個直列に接
続して動作させると、それらの上昇分の累積結果が最終
的なインバータ回路の出力レベルとなり、出力されるロ
ーレベルがグラウンド電位（ＶGND ）よりも大幅にアッ
プして、適正な出力レベルが得られなかった。

【０１０６】図５は、図４のインバータ回路を動作させ
た時の入出力信号のシュミレーション結果を示す図であ
る。なお、本明細書中のシュミレーションで使用したＰ
型トランジスタは、トランジスタサイズがＬ＝４μｍ，
Ｗ＝４μｍ、しきい値電圧が−３Ｖ、電界効果移動度が
４０ｃｍ2／Ｖ・Ｓ、ゲート電極容量が１．２２×１０-
14Ｆ、Ｓ／Ｄ（ソース／ドレイン）抵抗が２００Ω、基
板電圧が電源電圧（Ｖdd）と等電位のものを使用してい
る。また、インバータ基本回路に用いたコンデンサは、
０．２ｐＦの容量のものを使用している。

【０１０７】そこで、図５に示すように、本実施形態の
インバータ回路は、インバータ回路を３個直列に接続し
た場合でも、ローレベルが上昇するという出力レベルの
損失が見られず、常に適正なグラウンド電位（ＶGND ）
および電源レベル（Ｖdd）を出力（ＯＵＴ）あるいは反
転出力（￣ＯＵＴ）することができる。

【０１０８】また、本実施形態のインバータ回路は、上
記したように出力レベルの損失が無く、電源電圧（Ｖd
d）１２Ｖ・動作周波数１００ＫＨｚで動作する上、直
流的なリーク電流が無く、遷移電流しか流れないことが
確認できた。このため、例えば、ＴＦＴ−ＬＣＤの駆動
回路として用いる場合の動作速度や消費電流に関して充
分な特性を持っていることがわかった。

【０１０９】次に、図６乃至図９は、図２のインバータ
回路２１を変形した回路構成例を示す図である。図２と
同様にＰ型トランジスタＱ１乃至Ｑ６と、コンデンサＣ
１，Ｃ２を使っているが、各Ｐ型トランジスタの入力
端、あるいはゲートの接続関係を変えたものである。

【０１１０】すなわち、図２のインバータ回路２１のト
ランジスタＱ３がオン動作してローレベルを出力するの
は、反転入力信号（￣ＩＮ）がローレベルの時である。
このため、トランジスタＱ３がグラウンドに接地されて
いる入力端の電極は、常にローレベルである必要はな
く、反転入力信号（￣ＩＮ）がローレベルの時だけ、ロ
ーであればよいことになる。

【０１１１】したがって、図６に示すように、トランジ
スタＱ３の入力端をグラウンドではなく、トランジスタ
Ｑ３がオン動作する際に、ローレベルとなる反転入力端
部（￣ＩＮ）に接続しても支障がなく、全く同じ動作が
行われる。

【０１１２】また、図６のトランジスタＱ６に関して
も、上記と同様の理由により、グラウンドに接地されて
いた入力端を、トランジスタＱ６がオン動作する際にロ
ーレベルとなる入力端部（ＩＮ）に接続することで、接
地箇所が少なくなって、配線が簡素化され、消費電力を
減少させることができる。

【０１１３】次に、図２のインバータ回路２１のトラン
ジスタＱ２がオン動作してハイレベルを出力するのは、
入力信号（ＩＮ）がローレベルの時である。このため、
トランジスタＱ２が電源に接続されている入力端の電極
は、常にハイレベルである必要はなく、入力信号（Ｉ
Ｎ）がローレベルの時だけ、ハイレベルが入力されれば
よいことになる。

【０１１４】したがって、図７に示すように、トランジ
スタＱ２の入力端を電源ではなく、トランジスタＱ２が
オン動作する際に、ハイレベルとなる反転入力端部（￣
ＩＮ）に接続しても支障がなく、全く同じ動作が行われ
る。

【０１１５】また、図７のトランジスタＱ５に関して
も、上記と同様の理由により、電源に接続されていた入
力端を、トランジスタＱ５がオン動作する際にハイレベ
ルとなる入力端部（ＩＮ）に接続することで、電源との
接続箇所が少なくなって、配線を簡素化され、消費電力
を減少することができる。

【０１１６】次に、図８に示すように、トランジスタＱ
２、Ｑ３、Ｑ５、Ｑ６のそれぞれの入力端を上記と同様
の理由により、入力端部（ＩＮ）や反転入力端部（￣Ｉ
Ｎ）に接続しても支障がなく、図２と全く同じ動作を行
うことができる。

【０１１７】さらに、図２に示したインバータ回路２１
では、トランジスタＱ３とＱ６のゲート電圧を補償して
ローレベルの信号を確実に出力させるブートストラップ
用のトランジスタＱ１，Ｑ４のゲート電極がグラウンド
に接地されているが、このトランジスタＱ１，Ｑ４も常
にオン状態である必要はなく、トランジスタＱ３あるい
はＱ６がオン動作するときに、Ｐ型トランジスタＱ１あ
るいはＱ４のゲート電極にローレベルが入力されてオン
すればよい。

【０１１８】したがって、図９に示すように、トランジ
スタＱ１あるいはＱ４のゲート電極をグラウンドに接地
するのではなく、トランジスタＱ３がオン動作する際に
ローレベルとなる反転入力端部（￣ＩＮ）にトランジス
タＱ１のゲート電極を接続し、また、トランジスタＱ６
がオン動作する際にローレベルとなる入力端部（ＩＮ）
にトランジスタＱ４のゲート電極を接続しても支障がな
く、全く同じ動作を行うことができる。

【０１１９】これにより、さらにトランジスタのグラウ
ンドや電源への接続箇所を少なくすることができるの
で、配線が簡素化され、消費電力を減少することができ
る。

【０１２０】次に、図１０は、図２に示すＰ型トランジ
スタのインバータ回路をＮ型絶縁ゲート型トランジスタ
（以下、Ｎ型トランジスタという）で構成した場合の回
路図である。

【０１２１】ここで、Ｎ型トランジスタは、ゲート絶縁
膜がシリコン酸化膜で形成されたＭＯＳ又はシリコン窒
化膜等他の絶縁膜で形成されたＮ型の電界効果型トラン
ジスタ（ＭＩＳ−ＦＥＴ）である。

【０１２２】図１０に示すように、インバータ回路２１
０は、Ｎ型トランジスタＱ１１、Ｑ１２、Ｑ１３とコン
デンサＣ１とで構成されたインバータ基本回路２２０
と、Ｎ型トランジスタＱ１４、Ｑ１５、Ｑ１６とコンデ
ンサＣ２とで構成されたインバータ基本回路２３０とを
組み合わせたものである。

【０１２３】インバータ基本回路２２０は、Ｎ型トラン
ジスタＱ１１を介してＮ型トランジスタＱ１２のゲート
に入力信号（ＩＮ）が、Ｎ型トランジスタＱ１３のゲー
トに反転入力信号（￣ＩＮ）が入力される。また、イン
バータ基本回路２３０は、Ｎ型トランジスタＱ１５、Ｑ
１６のゲートに入力される入力信号（ＩＮ）と反転入力
信号（￣ＩＮ）とがインバータ基本回路２２０とは逆に
入力される。

【０１２４】そして、トランジスタＱ１２，Ｑ１５の入
力端とトランジスタＱ１１、Ｑ１４のゲート電極には、
電源からハイレベルの信号が常に供給されている。ま
た、トランジスタＱ１３およびＱ１６の入力端は、グラ
ウンドに接地されて、常にローレベルの信号が入力され
ている。

【０１２５】図１１は、周知のパスロジック回路２００
の出力側に図１０のＮ型インバータ回路２１０を接続し
た回路である。パスロジック回路２００は、低消費電
力、高処理能力および高集積化を目的として最近開発さ
れた回路であり、列及び行方向にネットワーク状に配列
された多数のＮ型トランジスタＱａα、Ｑ（￣ａα）
…、Ｑｍλ、Ｑ（￣ｍλ）、…Ｑｚω、Ｑ（￣ｚω）か
ら構成される。各Ｎ型トランジスタは、行アドレス配線
ａ、（￣ａ）、…ｍ、（￣ｍ）、…ｚ、（￣ｚ）のいず
れかにゲートが接続され、列アドレス配線α、（￣
α）、…λ、（￣λ）、…ω、（￣ω）に入力端が接続
されている。各Ｎ型トランジスタは、所定の信号が入力
される行アドレス線と、その反転信号が入力される行ア
ドレスに接続される２個ずつがその出力端が接続された
ペアーとなっている。例えば、Ｎ型トランジスタＱａα
とＱ（￣ａα）の出力端は接続され、Ｎ型トランジスタ
ＱｍλとＱ（￣ｍλ）の出力端は接続され、Ｎ型トラン
ジスタＱｚωとＱ（￣ｚω）は接続されている。

【０１２６】Ｎ型インバータ回路２１０は、このような
Ｎ型パストランジスタロジックネットワークの出力端
（ＳI ）、（￣ＳI ）に接続される。

【０１２７】図１２（ａ）および（ｂ）は、図１１の回
路のシュミレーション結果を示す図である。図１２
（ａ）は、図１１におけるパスロジック回路２００の出
力端（ＳI ）、（￣ＳI ）の波形を示し、図１２（ｂ）
は、Ｎ型インバータ回路２１０の出力端（ＳO）、（￣
ＳO ）の波形を示す。図１２（ａ）に示される如く、Ｎ
型パスロジック回路２００から出力される波形は、高電
位Ｖddが５Ｖから低下している。これは、Ｎ型パスロジ
ック回路２００のネットワーク回路を構成する各Ｎ型ト
ランジスタの出力端が相互に接続されているために生じ
る電位低下であり、Ｎ型トランジスタのしきい値に対応
する低下である。しかし、Ｎ型インバータ回路２１０の
出力波形では、高電位Ｖddが５Ｖに回復している。この
ように、Ｎ型インバータ回路２１０は、高電位Ｖddの低
減を防止する効果があることを確認することができる。

【０１２８】上記した図１０のＮ型トランジスタからな
るインバータ回路２１０の構成は、種々のバリエーショ
ンが考えられ、これを図１３乃至図１６に示す。

【０１２９】図１３乃至図１６は、図１０のインバータ
回路２１０を変形した回路構成例を示す図である。図１
０と同様にＮ型トランジスタＱ１１乃至Ｑ１６と、コン
デンサＣ１，Ｃ２を使っているが、各Ｎ型トランジスタ
の入力端、あるいはゲートの接続関係を変えたものであ
る。

【０１３０】すなわち、図１０のインバータ回路２１０
のトランジスタＱ１２がオン動作してハイレベルを出力
するのは、入力信号（ＩＮ）がハイレベルの時である。
このため、電源に接続されているトランジスタＱ１２の
入力端は、常にハイレベルである必要はなく、入力信号
（ＩＮ）がハイレベルの時だけ、ハイであればよいこと
になる。

【０１３１】したがって、図１３に示すように、トラン
ジスタＱ１２の入力端を電源ではなく、トランジスタＱ
１２がオン動作する際に、ハイレベルとなる入力端部
（ＩＮ）に接続しても支障がなく、全く同じ動作が行わ
れる。

【０１３２】また、図１３のトランジスタＱ１５に関し
ても、上記と同様の理由により、電源に接続されていた
入力端を、トランジスタＱ１５がオン動作する際にハイ
レベルとなる反転入力端部（￣ＩＮ）に接続することに
より、電源への接続箇所が少なくなって、配線が簡素化
され、消費電力を減少することができる。

【０１３３】これと同様に、図１０のインバータ回路２
１０のトランジスタＱ１３がオン動作してローレベルを
出力するのは、反転入力信号（￣ＩＮ）がハイレベルの
時である。このため、トランジスタＱ１３がグラウンド
に接地されている入力端の電極は、常にローレベルであ
る必要はなく、反転入力信号（￣ＩＮ）がハイレベルの
時だけ、ハイが入力されればよいことになる。

【０１３４】したがって、図１４に示すように、トラン
ジスタＱ１３の入力端をグラウンドではなく、トランジ
スタＱ１３がオン動作する際に、ローレベルとなる入力
端部（ＩＮ）に接続しても支障がなく、全く同じ動作が
行われる。

【０１３５】また、図１４のトランジスタＱ１６に関し
ても、上記と同様の理由により、グラウンドに接続され
ていた入力端を、トランジスタＱ１６がオン動作する際
にローレベルとなる反転入力端部（￣ＩＮ）に接続する
ことで、グラウンドとの接地箇所が少なくなって、配線
が簡素化され、消費電力を減少させることができる。

【０１３６】次に、図１５に示すように、トランジスタ
Ｑ１２、Ｑ１３、Ｑ１５、Ｑ１６のそれぞれの入力端を
上記と同様の理由により、入力端部（ＩＮ）や反転入力
端部（￣ＩＮ）に接続しても支障がなく、図１０と全く
同じ動作を行うことができる。

【０１３７】さらに、図１０に示したインバータ回路２
１０では、トランジスタＱ１２とＱ１５のゲート電圧を
補償してハイレベルの信号を確実に出力させるブートス
トラップ用のトランジスタＱ１１，Ｑ１４のゲート電極
が電源に接続されているが、このトランジスタＱ１１，
Ｑ１４も常にオン状態である必要はなく、トランジスタ
Ｑ１２あるいはＱ１５がオン動作するときに、Ｎ型トラ
ンジスタＱ１１あるいはＱ１４のゲート電極にハイレベ
ルを入力してオンさせればよい。

【０１３８】したがって、図１６に示すように、トラン
ジスタＱ１１あるいはＱ１４のゲート電極を電源に接続
するのではなく、トランジスタＱ１２がオン動作する際
にハイレベルとなる入力端部（ＩＮ）にトランジスタＱ
１１のゲート電極を接続し、また、トランジスタＱ１５
がオン動作する際にハイレベルとなる反転入力端部（￣
ＩＮ）にトランジスタＱ１４のゲート電極を接続しても
支障がなく、全く同じ動作を行うことができる。

【０１３９】このように、Ｎ型トランジスタで構成され
たインバータ回路２１０の場合も、図１３乃至図１６に
示すように構成することにより、さらにトランジスタの
グラウンドや電源への接続箇所を少なくできるので、配
線が簡素化され、消費電力を減少させることができる。

【０１４０】（ラッチ回路）図１７は、上記図１に示す
インバータ基本回路を組み合わせてデータを一時的に保
持するラッチ回路５１の構成図である。

【０１４１】まず、構成を説明する。

【０１４２】図１７に示すラッチ回路５１は、２つのイ
ンバータ基本回路５２、５３を使って構成したインバー
タ回路と入力端部（Ｉ）および反転入力端部（￣Ｉ）と
の間に、スイッチング素子であるＰ型トランジスタＱ２
１およびＱ２２を設け、このＰ型トランジスタＱ２１お
よびＱ２２のゲートには、スイッチングを行うための反
転クロック信号（￣ｃｌｋ）が反転制御信号入力端部
（￣Ｌ）から入力される。

【０１４３】また、インバータ基本回路５２の出力端部
（￣Ｏ）からの出力（￣ＯＵＴ）は、フィードバックル
ープによって上記したＰ型トランジスタＱ２２のドレイ
ン側に、スイッチング素子であるＰ型トランジスタＱ２
４を介して接続されている。

【０１４４】また、インバータ基本回路５３の出力端部
（Ｏ）からの出力（ＯＵＴ）は、フィードバックループ
によって上記したＰ型トランジスタＱ２１のドレイン側
に、スイッチング素子であるＰ型トランジスタＱ２３を
介して接続されている。

【０１４５】上記したＰ型トランジスタＱ２３とＱ２４
のゲートには、スイッチングを制御するためのクロック
信号（ｃｌｋ）が制御信号入力端部（Ｌ）から入力され
るように構成されている。

【０１４６】このように、図１７に示すラッチ回路５１
は、図２に示すインバータ回路に４個のＰ型トランジス
タＱ２１乃至Ｑ２４を新たに付加したものである。そし
て、Ｐ型トランジスタＱ２１乃至Ｑ２４は、外部からの
反転制御信号入力端部（￣Ｌ）および制御信号入力端部
（Ｌ）からの制御信号によって、ラッチ回路５１をスル
ー動作させるかラッチ動作させるかを切換えるものであ
る。

【０１４７】図１８は、図１７に示すラッチ回路５１の
シンボルを示す図であって、入力端部（Ｉ）に入力信号
（ＩＮ）が、反転入力端部（￣Ｉ）に反転入力信号（￣
ＩＮ）が入力されると、制御信号入力端部（Ｌ）に入力
されるクロック信号（ｃｌｋ）と反転制御信号入力端部
（￣Ｌ）に入力される反転クロック信号（￣ｃｌｋ）と
により、選択されるスルー動作とラッチ動作に応じた出
力信号（ＯＵＴ）と反転出力信号（￣ＯＵＴ）とが出力
端部（Ｏ）と反転出力端部（￣Ｏ）から出力される。

【０１４８】次に、動作を説明する。

【０１４９】図１９は、ラッチ回路５１を動作させた時
の入出力信号のシュミレーション結果を示す図である。
同図（ａ）は、制御信号入力端部（Ｌ）と反転制御信号
入力端部（￣Ｌ）とに入力されるクロック信号（ｃｌ
ｋ）と反転クロック信号（￣ｃｌｋ）を示す図で、同図
（ｂ）は、入力端部（Ｉ）と反転入力端部（￣Ｉ）とに
入力される入力信号（ＩＮ）と反転入力信号（￣ＩＮ）
を示す図で、同図（ｃ）は、出力端部（Ｏ）と反転出力
端部（￣Ｏ）から出力される出力信号（ＯＵＴ）と反転
出力信号（￣ＯＵＴ）を示す図である。

【０１５０】本実施形態のラッチ回路５１は、制御信号
入力端部（Ｌ）に入力されるクロック信号（ｃｌｋ）が
ハイ「１」で、反転制御信号入力端部（￣Ｌ）の反転ク
ロック信号（￣ｃｌｋ）がロー「０」の場合は、スルー
状態となり、逆に、制御信号入力端部（Ｌ）に入力され
るクロック信号（ｃｌｋ）がロー「０」で、反転制御信
号入力端部（￣Ｌ）の反転クロック信号（￣ｃｌｋ）が
ハイ「１」の場合は、ラッチ状態となる。

【０１５１】上記したスルー状態とは、入力端部（Ｉ）
からの入力信号（ＩＮ）がそのまま出力端部（Ｏ）の出
力信号（ＯＵＴ）として出力され、反転入力端部（￣
Ｉ）からの反転入力信号（￣ＩＮ）がそのまま反転出力
端部（￣Ｏ）の反転出力信号（￣ＯＵＴ）として出力さ
れる状態をいう。

【０１５２】また、上記したラッチ状態とは、ラッチ前
の出力状態を保持することをいう。

【０１５３】具体的には、図１９（ａ）に示すように、
クロック信号（ｃｌｋ）がハイ「１」で、反転クロック
信号（￣ｃｌｋ）がロー「０」の場合は、スルー状態と
なり、図１７のＰ型トランジスタＱ２３とＱ２４はオフ
し、Ｐ型トランジスタＱ２１とＱ２２はオンとなる。

【０１５４】このため、図１９（ｂ）に示すように、入
力信号（ＩＮ）が「０」で、反転入力信号（￣ＩＮ）が
「１」になると、Ｐ型トランジスタＱ２７とＱ２９がオ
フし、Ｐ型トランジスタＱ２６とＱ３０がオンするた
め、そのまま出力されるスルー状態となり、出力信号
（ＯＵＴ）に「０」が、反転出力信号（￣ＯＵＴ）に
「１」が出力される。

【０１５５】次に、クロック信号（ｃｌｋ）がロー
「０」で、反転クロック信号（￣ｃｌｋ）がハイ「１」
の場合は、ラッチ状態となり、図１７のＰ型トランジス
タＱ２３とＱ２４はオンし、Ｐ型トランジスタＱ２１と
Ｑ２２はオフする。

【０１５６】このため、入力端部（Ｉ）と反転入力端部
（￣Ｉ）の入力信号に関わりなく、図１９（ｂ）に示す
従前のスルー状態の出力信号（ＯＵＴ）の「０」がＰ型
トランジスタＱ２３を介して、Ｐ型トランジスタＱ２６
とＱ３０とをオンし、反転出力信号（￣ＯＵＴ）の
「１」がＰ型トランジスタＱ２４を介して、Ｐ型トラン
ジスタＱ２７とＱ２９とをオフするため、図１９（ｃ）
に示すように、従前の出力状態が保持され、出力信号
（ＩＮ）が「０」で反転入力信号（￣ＩＮ）の「１」が
そのまま出力される。

【０１５７】このように、図１７に示すラッチ回路は、
４個のＰ型トランジスタＱ２１乃至Ｑ２４のゲートを外
部からの制御信号に従って、スルー動作とラッチ動作の
切換えを行っている。この回路は、正論理と負論理の２
つの入出力を持っているため、２個のインバータ基本回
路５２、５３からなるインバータ回路（図２参照）を１
つ使うだけでラッチ機能を実現することができる。

【０１５８】また、上記実施形態のラッチ回路は、図１
のインバータ基本回路を使って構成しているため、出力
レベルの損失が無くなるとともに、直流的なリーク電流
が無くなり、消費電力を低減化することができる。

【０１５９】なお、上記ラッチ回路５１では、Ｐ型トラ
ンジスタで回路を構成したが、これに限定されるもので
はなく、Ｐ型トランジスタに代わってＮ型トランジスタ
により回路構成することもできる。

【０１６０】図２０は、Ｐ型トランジスタを使った図１
７のラッチ回路５１のインバータ回路を図記号に置換し
た回路図である。

【０１６１】図２０に示すラッチ回路５１は、インバー
タ回路２１の入出力端部にそれぞれＰ型トランジスタＱ
２１乃至Ｑ２４を配して、クロックＬと反転クロック￣
Ｌとによってゲートを制御するものである。

【０１６２】ここでは、図１７に示すラッチ回路５１以
外の回路構成からなるバリエーションとして、図２０の
インバータ回路２１を上記の図６乃至図９までのインバ
ータ回路をそれぞれ用いて構成するようにしてもよい。

【０１６３】上記構成を採用した場合は、インバータ回
路２１の各Ｐ型トランジスタに対する電源やグラウンド
との接続箇所が少なくなって、回路の配線が簡素化され
るとともに、消費電力を減少させることができる。

【０１６４】また、図２１は、Ｎ型トランジスタを使っ
てラッチ回路６１を構成してインバータ回路を図記号に
置換した回路図である。

【０１６５】図２１に示すラッチ回路６１は、図１０に
示すインバータ回路２１０の入出力端部にそれぞれＮ型
トランジスタＱ２１乃至Ｑ２４を配して、クロックＬと
反転クロック￣Ｌとによってゲートを制御するものであ
る。

【０１６６】ここでは、Ｎ型トランジスタを用いたラッ
チ回路６１の回路構成のバリエーションとして、図２１
のインバータ回路２１０の部分に上記の図１３乃至図１
６までのインバータ回路をそれぞれ用いて構成するよう
にしてもよい。

【０１６７】上記の構成からなるインバータ回路を採用
したラッチ回路６１は、インバータ回路２１０の各Ｎ型
トランジスタに対する電源やグラウンドとの接続箇所が
少なくなって、回路の配線が簡素化されるとともに、消
費電力を減少させることができるようになった。

【０１６８】（アンド回路）図２２は、上記図１のイン
バータ基本回路とＰ型トランジスタとを組み合わせて論
理積とその否定を生成するアンド回路の構成図である。

【０１６９】まず、構成を説明する。

【０１７０】図２２のＡＮＤ／ＮＡＮＤ回路６２は、論
理回路５５とインバータ基本回路５２および５３から構
成される。

【０１７１】論理回路５５は、４個のＰ型トランジスタ
Ｑ３１乃至Ｑ３４を用いて入力に対する論理積とその否
定を生成するものである。すなわち、入力がａ、ｂ２つ
の場合は、その否定である反転ａ（￣ａ）と反転ｂ（￣
ｂ）も入力する。そして、ａの入力端部とグラウンドと
の間には、Ｐ型トランジスタのＱ２１とＱ２２を直列に
接続し、また、反転ａの入力端部と電源（Ｖdd）との間
には、Ｐ型トランジスタのＱ３３とＱ３４を直列に接続
している。

【０１７２】上記のＰ型トランジスタＱ３２とＱ３４の
ゲートには、ｂが入力されてスイッチングが行われ、Ｐ
型トランジスタＱ３１とＱ３３のゲートには、反転ｂが
入力されてスイッチングが行われる。そして、上記スイ
ッチングの結果に応じて、Ｐ型トランジスタＱ３１とＱ
３２の間、およびＰ型トランジスタＱ３３とＱ３４の間
からハイレベル「１」又はローレベル「０」の信号が出
力される。

【０１７３】ただし、上記のＰ型トランジスタＱ３１乃
至Ｑ３４だけでは、ローレベルの出力がトランジスタの
しきい値電圧分だけ損失が発生する。このため、本実施
形態のアンド回路６１では、インバータ基本回路５２、
５３で構成された図２と同様のインバータ回路を付加す
ることにより、出力レベルの補正を行っている。すなわ
ち、このインバータ基本回路５２および５３は、図１７
に図示したインバータ基本回路５２および５３と同じ構
成であり、出力される低電位をグラウンド電位ＶGND と
等電位になるまで低下させる働きをしている。

【０１７４】次に、動作を説明する。

【０１７５】入力されるａが「０」（反転ａは「１」）
で、ｂが「０」（反転ｂは「１」）の場合は、図２２に
示すように、Ｐ型トランジスタのＱ３１とＱ３３がオフ
し、Ｑ３２とＱ３４がオンするため、インバータ回路側
のＰ型トランジスタＱ２６とＱ３０はオフするが、Ｐ型
トランジスタＱ２７とＱ２９がオンして、アンド出力が
「０」、ナンド出力が「１」となる。

【０１７６】上記と同様に、入力されるａが「０」（反
転ａは「１」）で、ｂが「１」（反転ｂは「０」）の場
合は、アンド出力が「０」、ナンド出力が「１」とな
る。

【０１７７】また、入力されるａが「１」（反転ａは
「０」）で、ｂが「０」（反転ｂは「１」）の場合は、
アンド出力が「０」、ナンド出力が「１」となる。

【０１７８】さらに、入力されるａが「１」（反転ａは
「０」）で、ｂが「１」（反転ｂは「０」）の場合は、
アンド出力が「１」、ナンド出力が「０」となる。

【０１７９】図２３は、図２２のアンド回路６１のシン
ボルを示す図であり、図２４は、図２３のアンド回路６
１における各入力パターンに対するアンド出力とナンド
出力のシュミレーション結果を示した図である。

【０１８０】図２４に示すように、アンド回路は、入力
されるａ、反転ａ、ｂ、反転ｂの各入力の組み合わせに
応じて、所定の論理積（ＡＮＤ）とその否定（ＮＡＮ
Ｄ）とが出力される。そして、アンド出力やナンド出力
でローレベルを出力する場合は、本実施形態のようにイ
ンバータ基本回路５２、５３を組み合わせることによっ
て出力レベルが補正されるので、図２４（ｃ）に示すよ
うに、確実にグラウンド電位（ＶGND ）と等価な電位を
出力することができる。

【０１８１】また、上記実施形態のアンド回路６１は、
図１に示すインバータ基本回路を採用しているため、直
流的なリーク電流が無くなり、消費電力を低減化するこ
とができる。

【０１８２】なお、上記アンド回路６１では、Ｐ型トラ
ンジスタを使って回路を構成しているが、このＰ型トラ
ンジスタの代わりにＮ型トランジスタを使って構成して
もよい。

【０１８３】図２５は、図２２に示すＰ型トランジスタ
からなるアンド回路の変形例を示す回路図である。

【０１８４】図２２に示したアンド回路６１は、インバ
ータ基本回路５２，５３と、その前段にＰ型トランジス
タＱ３１乃至Ｑ３４からなる論理回路５５とで構成され
ている。図２５のアンド回路３１０は、図２２のアンド
回路６２のインバータ基本回路５２，５３からなるイン
バータ回路の部分は同じであるが、その前段の論理回路
の接続関係が異なっている。

【０１８５】すなわち、図２２に示すトランジスタＱ３
１とＱ３２は、入力端部ａとグラウンドとの間にソース
とドレインが直列に接続され、トランジスタＱ３１とＱ
３２のゲート電極に反転入力信号￣ｂと入力信号ｂとが
印加されることにより、出力信号ａかローレベルのグラ
ウンド出力信号がインバータ回路に入力される。また、
トランジスタＱ３３とＱ３４は、反転入力端部￣ａと電
源との間にソースとドレインが直列に接続され、トラン
ジスタＱ３３とＱ３４のゲート電極に反転入力信号￣ｂ
と入力信号ｂとが印加されることにより、反転入力信号
￣ａかハイレベルの電源入力信号がインバータ回路に入
力される。

【０１８６】ところが、図２５に示した論理回路のトラ
ンジスタＱ３２の入力端は、常にローレベルである必要
はなく、トランジスタＱ３２がオン動作する場合にのみ
ローレベルが入力されるものであればよい。したがっ
て、図２５に示すように、トランジスタＱ３２の入力端
をグラウンドではなく、トランジスタＱ３２がオン動作
する際にローレベルとなる入力端部ｂに接続しても支障
がなく、図２２と全く同じ動作を行うことができる。

【０１８７】また、図２２の論理回路のトランジスタＱ
３４の入力端は、常にハイレベルである必要はなく、ト
ランジスタＱ３４がオン動作する場合にのみハイレベル
が入力されるものであればよい。したがって、図２５に
示すように、トランジスタＱ３４の入力端を電源ではな
く、トランジスタＱ３４がオン動作する際にハイレベル
となる反転入力端部￣ｂに接続しても支障がなく、図２
２と全く同じ動作を行うことができる。

【０１８８】図２６のアンド回路３２０は、図２２に示
すＰ型トランジスタからなるアンド回路の別の変形例を
示す回路図である。

【０１８９】図２６を図２５との間で比較した場合、イ
ンバータ回路の前段部分の論理回路の構成は、図２５と
同様であるが、図２６の回路構成は、インバータ回路の
Ｐ型トランジスタＱ２６の入力端に接続されていた電源
に代えて、トランジスタＱ２６がオン動作する際にハイ
レベルとなる論理回路からの入力端部に接続すればよ
い。また、インバータ回路のＰ型トランジスタＱ２９の
入力端に接続されていた電源に代えて、トランジスタＱ
２９がオン動作する際にハイレベルとなる論理回路から
の入力端部に接続すればよい。

【０１９０】図２７は、Ｎ型トランジスタで構成された
アンド回路３３０の回路図である。

【０１９１】図２７のアンド回路３３０は、インバータ
基本回路２２０，２３０からなるＮ型インバータ回路
と、その前段のトランジスタＱ３１乃至Ｑ３４からなる
論理回路とで構成されている。

【０１９２】インバータ基本回路２２０のトランジスタ
Ｑ１３の入力端は、通常ローレベルが入力されるように
グラウンドに接地されているが、上記と同様の理由によ
り、トランジスタＱ１３がオン動作するときのみローレ
ベルとなる論理回路からの入力端部に接続しても、動作
に変わりは無い。

【０１９３】また、図２７のアンド回路３３０の論理回
路では、上記のＰ型トランジスタで構成された図２２に
示す論理回路において、トランジスタＱ３２の入力端が
グラウンドに接地されている代わりに、トランジスタＱ
３２がオン動作する場合にローレベルが入力されるよ
う、入力端子ｂに接続し、トランジスタＱ３４の入力端
が電源に接続されている代わりに、トランジスタＱ３４
がオン動作する場合にハイレベルが入力されるよう反転
入力端子￣ｂに接続されている。

【０１９４】（オア回路）図２８は、Ｐ型トランジスタ
のみから構成される論理和とその否定論理を出力するＯ
Ｒ／ＮＯＲ回路を示し、図２９は、ＯＲ／ＮＯＲ回路の
シンボルを示す図である。

【０１９５】ＯＲ／ＮＯＲ回路６４は、論理回路５６、
インバータ基本回路５２および５３から構成されるが、
インバータ基本回路５２および５３の回路構成は、図１
７のラッチ回路５１のインバータ基本回路５２および５
３、および図２２のＡＮＤ／ＮＡＮＤ回路６１のインバ
ータ基本回路５２および５３と同じである。論理回路５
６は、４個のトランジスタＱ４１乃至Ｑ４４により信号
ａ、￣ａ、ｂ、￣ｂの論理和信号およびその反転信号を
出力するよう回路構成されている。この論理回路５６の
Ｐ型トランジスタＱ４３およびＱ４４の出力端がインバ
ータ基本回路５２のＰ型トランジスタＱ２５のソースと
インバータ基本回路５３のＰ型トランジスタＱ２９のゲ
ートに接続されており、また、論理回路５６のＰ型トラ
ンジスタＱ４１およびＱ４２の出力端がインバータ基本
回路５２のＰ型トランジスタＱ２６のゲートおよびイン
バータ基本回路５３のＰ型トランジスタＱ２８のソース
に接続されている。

【０１９６】このようなＯＲ／ＮＯＲ回路６４から出力
される出力波形は、低電位側をグラウンド電位とほぼ同
じ電位とすることができる。ＯＲ／ＮＯＲ回路６４を構
成するインバータ基本回路５２および５３は、この場合
にも、図６乃至図９のように変形することができる。

【０１９７】（イクスクルーシブオア回路）図３０は、
Ｐ型トランジスタのみから構成される排他的論理和とそ
の否定論理を出力するＥＸＯＲ／ＥＸＮＯＲ回路を示
し、図３１は、ＥＸＯＲ／ＥＸＮＯＲ回路のシンボルを
示す図である。

【０１９８】図３０に示すＥＸＯＲ／ＥＸＮＯＲ回路６
５は、図２２および図２８に図示されたインバータ基本
回路５２および５３を有する。このＥＸＯＲ／ＥＸＮＯ
Ｒ回路６５が前述のＡＮＤ／ＮＡＮＤ回路６１およびＯ
Ｒ／ＮＯＲ回路６４と相違する点は、論理回路５７につ
いてのみである。論理回路５７は、４個のＰ型トランジ
スタＱ４５乃至Ｑ４８を有しており、これら各Ｐ型トラ
ンジスタＱ４５乃至Ｑ４８は、ゲートに入力される信号
ａまたはその反転信号￣ａに制御される。いずれのＰ型
トランジスタＱ４５乃至Ｑ４８も、そのソースには、信
号ｂまたは￣ｂが入力されるが、ゲートに信号ａが入力
され、ソースに信号ｂが入力されるトランジスタＱ４８
のドレイン、およびゲートに反転信号￣ａが入力され、
ソースに反転信号￣ｂが入力されるトランジスタＱ４５
のドレインがインバータ基本回路５２におけるトランジ
スタ２５のソースとインバータ基本回路５３におけるＱ
２９のゲートに接続され、ゲートに信号ａが入力され、
ソースに反転信号￣ｂが入力されるトランジスタＱ４７
のドレイン、およびゲートに反転信号￣ａが入力され、
ソースに信号ｂが入力されるトランジスタＱ４６のドレ
インがインバータ基本回路５２におけるトランジスタＱ
２６のソースとインバータ基本回路５３におけるトラン
ジスタＱ２８のゲートに接続されて構成されている。

【０１９９】このようなＥＸＯＲ／ＥＸＮＯＲ回路６５
から出力される出力波形は、低電位側をグラウンド電位
ＶGND とほぼ同じ電位とすることができる。ＥＸＯＲ／
ＥＸＮＯＲ回路６５を構成するインバータ基本回路５２
および５３は、この場合にも、図６乃至図９のように変
形することができる。

【０２００】（トライステート回路）図３２は、交流化
電圧を生成するトライステート回路７１の一構成例を示
す図である。このトライステート回路７１は、例えば、
液晶駆動装置などで液晶を駆動する際に、直流電圧を印
加したのでは液晶が劣化することから、交流化された駆
動電圧を生成する場合などに用いられる。

【０２０１】まず、構成を説明する。

【０２０２】図３２に示すように、８個のＰ型トランジ
スタＱ５１乃至Ｑ５８は、ａ、反転ａ（￣ａ）、ｂ、反
転ｂ（￣ｂ）の４つの入力信号に基づいて、所定の論理
を生成する論理部を構成している。このトライステート
回路７１は、ａ、ｂそれぞれに正論理・負論理を入力す
ることにより、３種類の電源電圧ＶH 、ＶC 、ＶL を切
換えて生成される交流化電圧が出力ｃから出力される
（但し、ＶH ＞ＶC ＞ＶL ）。ここでは、上記実施形態
のアンド回路と同様にパス・トランジスタ・ロジックの
手法を用いている。

【０２０３】そして、例えば、このトライステート回路
を液晶駆動装置に用いる場合は、上記入力信号のａが書
き込みデータの有り／無し、すなわち、液晶を駆動する
か／しないかを表し、ｂが液晶駆動電圧の正／負を表す
ように用いることができる。

【０２０４】次に、６個のＰ型トランジスタＱ５９乃至
Ｑ６４とコンデンサＣ３１およびＣ３２は、図１に示す
２個のインバータ基本回路７２、７３を構成しており、
実際に駆動電圧を出力するＰ型トランジスタＱ６５、Ｑ
６６を充分に駆動して適正な出力電圧を得るため、Ｐ型
トランジスタＱ５１乃至Ｑ５８で構成された論理部の出
力を補正する働きをしている。

【０２０５】また、Ｐ型トランジスタＱ６５、Ｑ６６、
Ｑ６７は、電源電圧ＶH 、ＶL 、ＶC を切換えるスイッ
チングトランジスタである。

【０２０６】図３３は、図３２のトライステート回路７
１のシンボルを示す図であり、図３４は、図３３のトラ
イステート回路７１へ入力されるａ、ｂの２つの入力信
号とこれに基づいて生成される交流化された出力信号ｃ
のシュミレーション結果を示す図である。

【０２０７】次に、動作について説明する。

【０２０８】図３２に示すトライステート回路７１は、
ａとｂのそれぞれに正論理・負論理のいずれかを入力す
ることにより、ｃからＶH 、ＶC 、ＶL のいずれかが出
力される。実際には、図３４の（ａ），（ｂ）に示すよ
うに、入力ａ、ｂが変化することによって、同図（ｃ）
に示すような交流化信号を生成するものである。

【０２０９】まず、入力信号のａとｂが「０」の場合
は、Ｐ型トランジスタＱ６５、Ｑ６６がオフとなり、Ｐ
型トランジスタＱ６７がオンするため、ｃからＶｃが出
力される。また、入力信号のａが「０」で、ｂが「１」
の場合も上記と同様にｃからＶｃが出力される。これ
は、ａが「０」の場合は、論理部のＰ型トランジスタＱ
５１、Ｑ５３、Ｑ５５、Ｑ５７がオフとなるため、ｂの
入力信号に影響されることなくＰ型トランジスタＱ６７
をオンして、ｃからＶｃが出力されることによる。

【０２１０】また、入力信号のａが「１」の場合は、ス
イッチングトランジスタのＱ６７がオフし、論理部のＰ
型トランジスタＱ５２、Ｑ５４、Ｑ５６、Ｑ５８がオフ
するとともに、逆に、Ｐ型トランジスタＱ５１、Ｑ５
３、Ｑ５５、Ｑ５７がオンする。このため、ｂの入力信
号に基づいてｃからの出力電圧が変化する。

【０２１１】そこで、ｂが「０」の場合は、Ｑ６１とＱ
６３がオンとなり、ゲートにグラウンド電位ＶGND が供
給されてＰ型トランジスタＱ６６がオンしＱ６５がオフ
するため、ｃからＶL が出力される。

【０２１２】また、ｂが「１」の場合は、Ｑ６０とＱ６
４がオンとなり、ゲートにグラウンド電位ＶGND が供給
されてＰ型トランジスタＱ６５がオンしＱ６６がオフす
るため、ｃからＶH が出力される。

【０２１３】このように、本実施形態のトライステート
回路７１は、Ｐ型トランジスタとコンデンサだけで構成
できることから、構造が簡単となり、少ない工程数で製
造できるため、低コスト化が図れる。

【０２１４】また、上記実施形態のトライステート回路
７１は、図１と同じインバータ基本回路７２、７３を用
いて、Ｐ型トランジスタＱ５１乃至Ｑ５８で構成された
論理部の出力を補正するようにしたため、図３４（ｃ）
に示すように、出力電圧ｃ、特に、ローレベルの出力電
圧であるＶL が充分下がりきらないという問題が解決さ
れ、常に所定の電圧まで確実に下がった状態の電圧レベ
ルを出力することができるようになった。

【０２１５】次に、図３５は、図３２のトライステート
回路を変形した他の実施形態に係る構成図であり、図３
２と同一部または相当部には同じ符号が付してある。

【０２１６】そこで、例えば液晶駆動回路のトライステ
ート回路を構成する場合は、出力電源のＶH とＶL との
電圧関係がＶH ＞ＶL であると、ハイ（ＶH ）側のスイ
ッチングトランジスタであるＱ６５が充分にオン状態に
ならなくても、液晶駆動の実用上ではそれ程差し支えな
いが、むしろＱ６６が充分にオン状態とならずにロー
（ＶL ）側の出力電圧レベルが下がりきらないことの方
が問題となる。このような状況下では、ハイ側（ＶH ）
のスイッチングトランジスタのＱ６５のゲートに印加さ
れる電圧レベルを補正するために設けた図３２に示すイ
ンバータ基本回路７２を省略することが考えられる。図
３５は、上記の考えに基づいて構成したトライステート
回路８１である。

【０２１７】図３５のトライステート回路は、上記のよ
うに使用目的に応じて構成したため、図３２のトライス
テート回路７１と比べて、実用上の特性に影響を与える
ことがなく、さらに５個のＰ型トランジスタＱ５３、Ｑ
５４、Ｑ５９、Ｑ６０、Ｑ６１と、１個のコンデンサＣ
３１とを省略することが可能となり、回路構成が簡略化
されて、低コスト化することができる。

【０２１８】なお、上記トライステート回路７１、８１
では、Ｐ型トランジスタを使って回路構成しているが、
このＰ型トランジスタの代わりにＮ型トランジスタを使
って構成してもよい。

【０２１９】（液晶駆動回路）図３６は、本実施形態に
係る駆動回路一体型ＴＦＴ−ＬＣＤ９１の概略構成図で
ある。この駆動回路一体型ＴＦＴ−ＬＣＤ９１は、ＬＣ
Ｄ（Liquid Crystal Display）の表示領域において、ガ
ラス基板上の各画素毎にスイッチング素子となるＴＦＴ
（Thin Film Transistor）を形成するとともに、ドレイ
ンドライバ（データ線駆動回路）やゲートドライバ（走
査線駆動回路）からなる液晶駆動回路もガラス基板上に
一体形成したものである。

【０２２０】まず、構成を説明する。

【０２２１】図３６に示すように、駆動回路一体型ＴＦ
Ｔ−ＬＣＤ９１は、ガラス基板９２上の表示領域内の各
画素毎にＴＦＴを形成する液晶表示パネル（ＴＦＴ−Ｌ
ＣＤ）９３と、その液晶表示パネル９３の各ＴＦＴのゲ
ートに走査信号を印加して選択状態と非選択状態とを作
り出すゲートドライバ９４と、そのゲートドライバ９４
によって選択状態にしたＴＦＴに表示信号を印加して各
画素毎の液晶を駆動するドレインドライバ９５とで構成
されている。

【０２２２】上記した液晶表示パネル９３、ゲートドラ
イバ９４およびドレインドライバ９５は、ガラス基板９
２上に一体形成されている。

【０２２３】図３７は、図３６に示すドレインドライバ
９５をインバータ基本回路とＰ型トランジスタからなる
ラッチ回路、アンド回路、およびトライステート回路と
で構成した部分回路図であり、図３８は、図３７各部の
信号波形を示すタイミングチャートである。

【０２２４】図３７に示すドレインドライバ９５は、ラ
ッチ回路１０１、１０２、１０３……、アンド回路１１
１、１１２……、ラッチ回路１２１、１２２……、ラッ
チ回路１３１、１３２、……、トライステート回路１４
１、１４２……などで構成されている。

【０２２５】ラッチ回路１０１、１０２、１０３は、図
示しないコントローラから入力される水平クロック（Ｘ
ＳＣＬ）と、反転水平クロック（￣ＸＳＣＬ）とが制御
信号入力端部（Ｌ）と反転制御信号入力端部（￣Ｌ）と
に１つ置きに逆の位相で入力されて、制御信号入力端部
（Ｌ）に「１」が入ると入力信号をスルーで出力し、
「０」が入ると従前の入力信号をラッチする。

【０２２６】ラッチ回路１０１への入力信号は、水平同
期信号ＸＤと水平同期信号￣ＸＤが入力され、スルー状
態とラッチ状態に応じた出力信号が出力端部（Ｏ）と反
転出力端部（￣Ｏ）から出力され、アンド回路１１１と
次段のラッチ回路１０２の入力端部に入力される。

【０２２７】同様に、ラッチ回路１０２の出力信号は、
アンド回路１１１とアンド回路１１２および次段のラッ
チ回路１０３の入力端部に入力される。

【０２２８】そして、アンド回路１１１は、上記ラッチ
回路１０１の出力（ＯＵＴ）とラッチ回路１０２の反転
出力（￣ＯＵＴ）とを入力して、論理積とその否定とを
ラッチ回路１２１の制御信号入力端部（Ｌ）と反転制御
信号入力端部（￣Ｌ）とに入力する。アンド回路１１２
も同様に、ラッチ回路１０２の反転出力（￣ＯＵＴ）と
ラッチ回路１０３の出力（ＯＵＴ）とが入力されて、論
理積とその否定とがラッチ回路１２２の制御信号入力端
部（Ｌ）と反転制御信号入力端部（￣Ｌ）に入力され
る。

【０２２９】ラッチ回路１２１とラッチ回路１２２は、
上記したアンド回路１１１と１１２からの出力信号のタ
イミングに応じて、図示しないデータ変換回路から入力
される各画素毎のデータをラッチし、そのラッチしたデ
ータをそれぞれ次段のラッチ回路１３１と１３２に出力
する。

【０２３０】ラッチ回路１３１と１３２は、クロックＯ
Ｐのタイミングで入力された各画素毎のデータをラッチ
して、その出力をそれぞれのトライステート回路１４１
と１４２に出力する。

【０２３１】トライステート回路１４１と１４２は、上
記したラッチ回路１３１と１３２からの入力信号と、交
流化信号ＷＦとの組み合わせによって、ＶH 、ＶC 、Ｖ
L からなる３種類の電源電圧を適宜選択することによ
り、交流化された表示信号が生成される。トライステー
ト回路１４１から出力される交流化された表示信号は、
ドレインラインのＤ１に出力され、トライステート回路
１４２から出力される交流化された表示信号は、ドレイ
ンラインのＤ２に出力される。

【０２３２】なお、図３７は、２ライン分のドレインラ
インに供給するドレインドライバ９５の一部の構成を説
明したにすぎず、実際には上記各回路が水平走査方向に
画素数に応じて連なって配置されている。これにより、
各ドレインラインには、その位置に応じた表示信号を供
給することができる。

【０２３３】上記したように、ラッチ回路、アンド回路
およびトライステート回路で構成されたドレインドライ
バ９５は、インバータ基本回路とＰ型トランジスタだけ
で構成することが可能であるため、相補型トランジスタ
で構成した場合と比べると、トランジスタ構造が簡単
で、製造工程数が少なくなる上、画素のＴＦＴトランジ
スタにＰ型トランジスタを採用するならば、ガラス基板
の同一平面上に駆動回路一体型ＴＦＴ−ＬＣＤを同時に
作成することができ、低コスト化が図れるという利点が
ある。

【０２３４】また、本実施形態のドレインドライバ９５
は、相補型の場合と同様に直流のリーク電流が少なく、
低消費電力性を有し、適正な出力レベル、特に、ローレ
ベルの出力を充分低く抑えることができるという利点が
ある。

【０２３５】図３９は、図３６のゲートドライバ９４の
詳細ブロック図である。ゲートドライバ９４は、ラッチ
回路１５１、１５２…、ＮＯＲ回路１６１、１６２…、
インバータ回路１７１、１７２…、インバータ回路１８
１、１８２…、インバータ回路１９１、１９２…から構
成される。

【０２３６】図示しないコントローラからの垂直クロッ
クＹＳＣＬは、縦列接続された各ラッチ回路１５１、１
５２…の制御端子Ｌおよび反転制御端子￣Ｌに交互に入
力され、図示しないコントローラからの反転垂直クロッ
ク￣ＹＳＣＬは、縦列接続された各ラッチ回路１５１、
１５２…の反転制御端子￣Ｌおよび制御端子Ｌに交互
に、換言すれば、垂直クロックＹＳＣＬが接続されてい
ない方の制御端子Ｌまたは反転制御端子￣Ｌに接続され
る。各ラッチ回路１５１、１５２…では、制御端子Ｌに
「１」が入力されると入力信号をスルーで出力し、
「０」が入力されると前回の入力信号をラッチする。

【０２３７】各ラッチ回路１５１の入力端子Ｉには、垂
直同期信号ＹＤが供給され、この垂直同期信号ＹＤは垂
直クロックＹＳＣＬおよび反転垂直クロック￣ＹＳＣＬ
に同期して各ラッチ回路１５１、１５２…の出力端Ｏか
ら次段のラッチ回路１５２、１５３…に順次出力される
とともに、反転出力端￣Ｏから対応する各ＮＯＲ回路１
６１、１６２…の一方の入力端子、および前段のＮＯＲ
回路１６１、１６２…の他方の入力端子に出力される。
そして、各ＮＯＲ回路１６１、１６２…からは対応する
インバータ回路１７１、１７２…に出力され、さらに対
応するインバータ回路１８１、１８２…およびインバー
タ回路１９１、１９２を通過して電流を増大した上、各
ゲート線にゲート信号Ｇ１、Ｇ２…に出力される。

【０２３８】図４０は、上記垂直クロックＹＳＣＬ、反
転垂直クロック￣ＹＳＣＬ、垂直同期信号ＹＤおよびゲ
ート信号Ｇ１、Ｇ２…のタイミングを示す図である。

【０２３９】上記したように、ラッチ回路、ＮＯＲ回路
およびインバータ回路で構成されたゲートドライバ９４
は、ドレインドライバ９５の場合と同様に、本発明のイ
ンバータ基本回路を用いることによりＰ型トランジスタ
だけで構成することができるため、相補型トランジスタ
で構成した場合と比べると、トランジスタ構造が簡単に
なり、製造工程数を少なくすることができる。特に、画
素のＴＦＴトランジスタにＰ型トランジスタを採用すれ
ば、ガラス基板の同一平面上に駆動回路一体型ＴＦＴ−
ＬＣＤを作成することができるため、低コスト化が図れ
る。

【０２４０】また、本実施形態のゲートドライバ９４
は、相補型と同様の低消費電力性と、適正な出力レベ
ル、特に、ローレベルの出力を充分低く抑えることがで
きるという利点がある。

【０２４１】

【発明の効果】請求項１記載の半導体装置によれば、非
反転信号供給手段と反転信号供給手段からそれぞれ入力
される信号に応じて、適正な高電位あるいは低電位の出
力信号が出力されるため、この半導体装置を使って回路
を構成しても誤動作を防止することができる。また、第
１のトランジスタと第２のトランジスタは、一導電型で
構成されているため、製造工程数が少なくなるととも
に、高集積化が可能となり、低コスト化と高密度化が達
成できる。さらに、第１のトランジスタと第２のトラン
ジスタは、非反転信号供給手段と反転信号供給手段とに
よって交互にスイッチングさせるため、リーク電流が小
さくなる。

【０２４２】請求項２記載の半導体装置によれば、一導
電型からなる第１または第２のトランジスタは、その出
力電位がしきい値分だけ鈍るという特性があるため、第
３のトランジスタと容量手段とにより、適正な出力電位
を補償する。

【０２４３】請求項３乃至請求項６に記載の半導体装置
によれば、第１、第２および第３のトランジスタがＰ型
である場合に、第１のトランジスタの入力端、第２のト
ランジスタの入力端、あるいは、第３のトランジスタの
ゲートを反転信号供給手段に接続するようにしたので、
上記の入力端やゲートは、常に高電位や低電位を入力す
る必要がなく、所定のタイミングで高電位や低電位が入
力されればよいため、上記反転信号供給手段に接続する
ことによって、配線を簡素化することができ、消費電力
を低減することができる。

【０２４４】請求項７乃至請求項１０に記載の半導体装
置によれば、第１、第２および第３のトランジスタがＮ
型である場合、第１のトランジスタの入力端、第２のト
ランジスタの入力端、あるいは、第３のトランジスタの
ゲートを非反転信号供給手段に接続するようにしたの
で、上記の入力端やゲートは、常に高電位や低電位を入
力する必要がなく、所定のタイミングで高電位や低電位
が入力されればよいため、上記非反転信号供給手段に接
続することによって、配線を簡素化することができると
ともに、消費電力を低減することができる。

【０２４５】請求項１１記載の半導体装置によれば、非
反転信号供給手段と反転信号供給手段からそれぞれ入力
される信号に応じて、第１および第２の出力電圧補償回
路により出力手段および反転出力手段から適正な高電位
あるいは低電位の出力信号を出力することができるの
で、この半導体装置を使って回路を構成しても誤動作を
防止することができる。また、第１乃至第４のトランジ
スタは、同一導電型で構成されているので、製造工程数
が少なくなるとともに、高集積化が可能となり、低コス
ト化と高密度化が達成できる。さらに、第１および第２
のトランジスタと第３および第４のトランジスタは、非
反転信号供給手段と反転信号供給手段とによって、それ
ぞれ交互にスイッチングさせるので、リーク電流が小さ
くなる。

【０２４６】請求項１２記載の半導体装置によれば、一
導電型からなる第１乃至第４のトランジスタは、その出
力電位がしきい値分だけ鈍るという特性があるため、第
５および第６のトランジスタと第１および第２の容量手
段とにより、適正な出力電位を補償することができる。

【０２４７】請求項１３乃至請求項１７に記載の半導体
装置によれば、第１乃至第６のトランジスタがＰ型であ
る場合、第１および第２のトランジスタの入力端を反転
信号供給手段に接続するとともに、第３および第４のト
ランジスタの入力端を非反転信号供給手段に接続するよ
うにしたので、上記の各入力端は、常に高電位や低電位
を入力する必要がなく、所定のタイミングで高電位や低
電位が入力されればよいため、上記反転信号供給手段や
非反転信号供給手段に接続することによって、配線を簡
素化することができ、消費電力を低減することができ
る。

【０２４８】請求項１８記載の半導体装置によれば、非
反転信号供給手段と反転信号供給手段からそれぞれ入力
される信号に応じて、第１および第２の出力電圧補償回
路により出力手段および反転出力手段から適正な高電位
あるいは低電位の出力信号を出力することができるの
で、この半導体装置を使って回路を構成しても誤動作を
防止することができる。また、第１乃至第４のトランジ
スタは、同一導電型で構成されているので、製造工程数
が少なくなるとともに、高集積化が可能となり、低コス
ト化と高密度化を達成することができる。さらに、第１
および第２のトランジスタと第３および第４のトランジ
スタは、非反転信号供給手段と反転信号供給手段とによ
って、それぞれ交互にスイッチングさせるので、リーク
電流を小さくすることができる。

【０２４９】請求項１９記載の半導体装置によれば、同
一導電型からなる第１乃至第４のトランジスタは、その
出力電位がしきい値分だけ鈍るという特性があるので、
第５および第６のトランジスタと第１および第２の容量
手段とにより、適正な出力電位を補償する。

【０２５０】請求項２０乃至請求項２４に記載の半導体
装置によれば、第１乃至第６のトランジスタがＮ型であ
る場合、第１および第２のトランジスタの入力端を非反
転信号供給手段に接続するとともに、第３および第４の
トランジスタの入力端を反転信号供給手段に接続するよ
うにしたので、上記の各入力端は、常に高電位や低電位
を入力する必要がなく、所定のタイミングで高電位や低
電位が入力されればよいため、上記反転信号供給手段や
非反転信号供給手段に接続することによって、配線を簡
素化することができ、消費電力を低減することができ
る。

【０２５１】請求項２５記載の半導体装置によれば、同
一導電型のトランジスタで構成したことにより、製造工
程数が減少して、低コスト化できるとともに、高密度で
実装できる上、適正な出力電位が得られるラッチ回路と
することができる。

【０２５２】請求項２６乃至請求項２９に記載の半導体
装置によれば、請求項１１または請求項１８記載の半導
体装置において、同一導電型の複数のトランジスタによ
り、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＥＸＯＲ、ＥＸ
ＮＯＲ等の論理回路を備えるようにしたので、同一導電
型のトランジスタで構成したことにより、製造工程数が
減少して、低コスト化できるとともに、高密度で実装で
きる上、適正な出力電位が得られる論理回路とすること
ができる。

【０２５３】請求項３０記載の半導体装置によれば、半
導体装置の出力手段や反転出力手段からの出力電位を用
いて、さらに、第５のトランジスタをスイッチングさせ
ることにより、例えば、トライステート回路等に適用す
ることができる。

【０２５４】請求項３１記載の表示駆動装置によれば、
本発明の半導体装置を含むラッチ回路を使って表示駆動
装置を構成したので、適正な出力電位によって、確実か
つ正確な表示駆動を行うことができる。

【０２５５】請求項３２記載の表示駆動装置によれば、
本発明の半導体装置を含むインバータ回路を使って表示
駆動装置を構成したので、適正な出力電位によって、確
実かつ正確な表示駆動を行うことができる。

【図面の簡単な説明】

【図１】本発明の半導体装置のインバータ基本回路構成
を示す図。

【図２】図１のインバータ基本回路を２個組み合わせて
正論理・負論理の両方の否定を出力するインバータ回路
の構成を示す図。

【図３】図２のインバータ回路のシンボルを示す図。

【図４】図３に示すインバータ回路のシンボルを３個連
続して接続した状態を示す図。

【図５】図４の３個のインバータ回路を直列に接続して
動作させた時の信号波形のシュミレーションを結果を示
す図。

【図６】図２のインバータ回路を変形した回路構成例を
示す図。

【図７】図２のインバータ回路を変形した回路構成例を
示す図。

【図８】図２のインバータ回路を変形した回路構成例を
示す図。

【図９】図２のインバータ回路を変形した回路構成例を
示す図。

【図１０】図２に示すＰ型トランジスタのインバータ回
路をＮ型トランジスタで構成した場合の回路図。

【図１１】図２のインバータ回路とパスロジック回路と
を接続した回路を示す図。

【図１２】図１１のインバータ回路の入力信号と出力信
号の波形を示す図。

【図１３】図１０のインバータ回路を変形した回路構成
例を示す図。

【図１４】図１０のインバータ回路を変形した回路構成
例を示す図。

【図１５】図１０のインバータ回路を変形した回路構成
例を示す図。

【図１６】図１０のインバータ回路を変形した回路構成
例を示す図。

【図１７】図１の基本回路を組み合わせてデータを一時
的に保持するラッチ回路の構成図。

【図１８】図１７に示すラッチ回路のシンボルを示す
図。

【図１９】ラッチ回路を動作させた時の入出力信号のシ
ュミレーション結果を示す図。

【図２０】Ｐ型トランジスタを使った図１７のラッチ回
路のインバータ回路を図記号に置換した回路図。

【図２１】Ｎ型トランジスタを使ってラッチ回路を構成
してインバータ回路を図記号に置換した回路図。

【図２２】図１の基本回路とＰ型トランジスタとを組み
合わせて論理積とその否定を生成するアンド回路の構成
図。

【図２３】図２２のアンド回路のシンボルを示す図。

【図２４】図２３のアンド回路における各入力パターン
に対するアンド出力とナンド出力のシュミレーション結
果を示す図。

【図２５】図２２に示すＰ型トランジスタからなるアン
ド回路の変形例を示す回路図。

【図２６】図２２に示すＰ型トランジスタからなるアン
ド回路の別の変形例を示す回路図。

【図２７】Ｎ型トランジスタで構成されたアンド回路の
回路図。

【図２８】Ｎ型トランジスタで構成されたＯＲ・ＮＯＲ
回路の回路図

【図２９】図２８のＯＲ・ＮＯＲ回路のシンボルを示す
図。

【図３０】Ｎ型トランジスタで構成されたＥＸＯＲ・Ｅ
ＸＮＯＲ回路の回路図。

【図３１】図３０のＥＸＯＲ・ＥＸＮＯＲ回路のシンボ
ルを示す図。

【図３２】交流化電圧を生成するトライステート回路の
一構成例を示す図。

【図３３】図３２のトライステート回路のシンボルを示
す図。

【図３４】図３３のトライステート回路へ入力される
ａ、ｂの２つの入力信号とこれに基づいて生成される交
流化電圧出力ｃのシュミレーション結果を示す図

【図３５】図３２のトライステート回路を変形した他の
実施形態に係る構成図。

【図３６】本実施形態に係る駆動回路一体型ＴＦＴ−Ｌ
ＣＤの概略構成図。

【図３７】図３６に示すドレインドライバを基本回路と
Ｐ型トランジスタからなるラッチ回路と、アンド回路
と、トライステート回路とで構成した部分回路図。

【図３８】図１９各部の信号波形を示すタイミングチャ
ート。

【図３９】図３６に示すゲートドライバを基本回路とＰ
型トランジスタからなるラッチ回路と、アンド回路と、
インバータ回路とで構成した部分回路図。

【図４０】図３８各部の信号波形を示すタイミングチャ
ート。

【図４１】相補型インバータ回路の構成を示す図。

【図４２】無比率形インバータ回路を示す図。

【図４３】図４２の回路を組み合わせて構成した無比率
形インバータ回路を示す図。

【図４４】図４３の動作時における各部の信号波形を示
す図。

【符号の説明】

１１ 半導体装置 １２，１３，１４ Ｐ型トランジスタ １５ コンデンサ ２１，３１，４１ インバータ回路 ２２，２３ インバータ基本回路 ５１ ラッチ回路 ５２，５３ インバータ基本回路 ５５，５６，５７ 論理回路 ６１ ラッチ回路 ６２ アンド回路 ６４ ＯＲ・ＮＯＲ回路 ６５ ＥＸＯＲ・ＥＸＮＯＲ回路 ７１，８１ トライステート回路 ７２，７３ インバータ基本回路 ９１ 駆動回路一体型ＴＦＴ−Ｌ
ＣＤ ９２ ガラス基板 ９３ 液晶表示パネル ９４ ゲートドライバ ９５ ドレインドライバ １０１，１０２，１０３ ラッチ回路 １１１，１１２ アンド回路 １２１，１２２ ラッチ回路 １３１，１３２ ラッチ回路 １４１，１４２ トライステート回路 １５１，１５２，１５３ ラッチ回路 １６１，１６２ ＮＯＲ回路 １７１，１７２ インバータ回路 １８１，１８２ インバータ回路 １９１，１９２ インバータ回路 ２１０ インバータ回路 ２２０，２３０ インバータ基本回路 ３１０，３２０，３３０ アンド回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成８年６月２１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】 明細書

【発明の名称】 半導体装置およびこれを用いた表示駆
動装置

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
これを用いた表示駆動装置に関し、詳細には、同じ導電
型の複数のトランジスタからなる半導体装置およびこれ
を用いた表示駆動装置に関する。

【０００２】

【従来の技術】従来、例えば、液晶表示装置などのドラ
イバ回路を薄膜トランジスタ（ＴＦＴ：Thin Film Tran
sistor）で構成する場合は、通常はＣＭＯＳ（相補型）
回路が用いられている。このＣＭＯＳ回路は、低消費電
力であって、適正な出力が得られることなどの利点があ
り、広く用いられている。

【０００３】図４０は、ＣＭＯＳインバータ回路の構成
を示す図である。図４０に示すように、ＣＭＯＳ１は、
ＰＭＯＳ２とＮＭＯＳ３の二種類のトランジスタを対に
して用いている。このＣＭＯＳ１は、ＩＮ（入力）が
「０」のときにＰＭＯＳ２がオンして電源から「１」が
ＯＵＴ（出力）される。また、入力が「１」のときは、
ＮＭＯＳ３がオンとなってグラウンドからの「０」が出
力される。このように、ＣＭＯＳインバータ回路は、入
力を反転したものが出力される。

【０００４】また、これとは別に、ＰＭＯＳもしくはＮ
ＭＯＳのいずれか一方のトランジスタを用いてインバー
タ回路を構成することも可能である。このインバータ回
路には、比率形インバータ回路と無比率形インバータ回
路とがあり、さらに、比率形インバータ回路の中には、
抵抗負荷形、Ｅ／Ｅ形、Ｅ／Ｄ形などがある。

【０００５】上記従来例では、インバータ回路を例にあ
げて説明したが、これ以外にラッチ回路、トライステー
ト回路、ドレインドライバ回路、ゲートドライバ回路等
を構成する場合、あるいは、ロジック回路としてオア回
路、エクスクルシブ・オア回路、アンド回路、ナンド回
路等を構成する場合もＣＭＯＳ等が使われていた。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置にあっては、図４０に示すＣＭＯ
Ｓ１がＰＭＯＳ２とＮＭＯＳ３の二種類のトランジスタ
から構成されているため、ＣＭＯＳを製造する際に、Ｐ
ＭＯＳとＮＭＯＳの両方を作る必要から不純物注入工程
が増加して、マスクの枚数も増えることから製造工程お
よび素子構造が複雑化して、高コスト化するという問題
があった。

【０００７】また、半導体装置のチャネル部分からのリ
ーク電流を抑えるため、半導体素子の構造として不純物
濃度の異なる領域を形成するＬＤＤ構造を採用すると、
さらに不純物注入工程が増加する問題が生ずる。

【０００８】そこで、上記したＣＭＯＳを使わずにＰＭ
ＯＳもしくはＮＭＯＳのいずれか一方のトランジスタを
用いる構成として、例えば、上記した比率形インバータ
回路の抵抗負荷形とした場合、トランジスタと負荷抵抗
を備えている。このトランジスタは、ＰＭＯＳもしくは
ＮＭＯＳのいずれか一方を使っているため、素子構造が
簡略化され、製造工程数を少なくできる。ところが、こ
のトランジスタの他に広い面積を占める負荷抵抗を要す
るため、高集積化できなくなる上、負荷抵抗を用いた回
路は、直流的なリーク電流が大きくなって、出力レベル
が小さくなるという問題がある。

【０００９】さらに、図４１は、ＰＭＯＳを２個使って
構成した無比率形インバ−タの基本回路を３個直列に接
続した無比率形インバータ回路７を示す図であり、図４
２は、図４１の無比率形インバータ回路７の動作時にお
ける各部の信号波形を示す図である。

【００１０】図４１および図４２に示すように、無比率
形インバータ回路７に最初に入力される入力（ＩＮ）と
反転入力（￣ＩＮ）の電位がＶddとグラウンド電位であ
っても、０１出力（０１）と反転０１出力（￣０１）に
なると、グラウンド電位よりわずかに上昇し、また、０
２出力（０２）と反転０２出力（￣０２）になると、グ
ラウンド電位よりさらに上昇し、最終的な出力（ＯＵ
Ｔ）と反転出力（￣ＯＵＴ）ではローレベルがグラウン
ド電位よりも大幅に上昇するため、このインバータを使
った回路が誤動作するおそれがある。

【００１１】このように、ＰＭＯＳのみでＣＭＯＳ回路
を構成した場合、ＰＭＯＳのしきい値分だけグラウンド
電位ＶGND が上昇するが、ＮＭＯＳのみでＣＭＯＳ回路
を構成した場合には、電源電位ＶddがＮＭＯＳのしきい
値分だけ上昇する。

【００１２】つまり、ＣＭＯＳ回路をＰＭＯＳまたはＮ
トランジスタの一方のみで構成すると、トランジスタの
しきい値分だけ出力が鈍り、次段の回路の動作余裕度が
低減する。従って、多数のインバータ回路を縦続接続す
ることは勿論、他の回路との接続も不可能となる。

【００１３】そこで、本発明は、相補型トランジスタか
らなるインバータ回路をＰ型またはＮ型のいずれか一方
の導電型の絶縁ゲート型トランジスタのみで構成して
も、グラウンド電位ＶGND または電源電位Ｖddを上昇ま
たは下降することなく出力することができる半導体装置
およびこの半導体装置を用いた表示駆動装置を提供する
ことを目的とする。

【００１４】

【課題を解決するための手段】請求項１記載の半導体装
置は、入力端に高電位が入力される、一導電型の第１の
トランジスタと、入力端に低電位が入力される、前記第
１のトランジスタと同一導電型の第２のトランジスタ
と、前記第１および第２のトランジスタの出力端に接続
された出力手段と、前記第１のトランジスタのゲートに
接続された非反転信号供給手段と、前記第２のトランジ
スタのゲートに接続された反転信号供給手段と、前記第
１および第２のトランジスタの出力端と前記反転信号供
給手段との間、または前記第１および第２のトランジス
タの出力端と前記非反転信号供給手段との間のいずれか
に接続された出力電圧補償回路と、を具備してなり、前
記出力電圧補償回路により前記出力手段から出力される
低電位の上昇または高電位の低下を抑制することを特徴
とする。

【００１５】すなわち、第１のトランジスタと第２のト
ランジスタは、それぞれのゲートに接続された非反転信
号供給手段と反転信号供給手段の供給信号によってスイ
ッチング動作が行われ、出力手段から高電位または低電
位を出力する際に、出力電圧補償回路により低電位が上
昇したり、高電位が低下したりするのが抑制される。

【００１６】したがって、請求項１記載の半導体装置
は、同一導電型のトランジスタを使って構成したとして
も、非反転信号供給手段と反転信号供給手段からそれぞ
れ入力される信号に応じて、適正な高電位あるいは低電
位の出力信号を出力するため、この半導体装置を使って
回路を構成しても誤動作が防止される。

【００１７】また、第１のトランジスタと第２のトラン
ジスタは、同一導電型のトランジスタで構成されている
ため、製造工程数が少なくなるとともに、高集積化が可
能となり、低コスト化と高密度化を達成することができ
る。

【００１８】さらに、第１のトランジスタと第２のトラ
ンジスタは、非反転信号供給手段と反転信号供給手段と
によって交互にスイッチングさせるため、リーク電流を
少なくすることができる。

【００１９】請求項２記載の半導体装置は、請求項１記
載の発明において、前記出力電圧補償回路は、前記反転
信号供給手段または非反転信号供給手段に入力端が接続
された前記第１および第２のトランジスタと同一導電型
の第３のトランジスタと、この第３のトランジスタの出
力端と前記第１および第２のトランジスタの出力端に接
続された容量手段と、を含むようにしてもよい。

【００２０】すなわち、具体的な出力電圧補償回路とし
ては、例えば、反転信号供給手段または非反転信号供給
手段に第３のトランジスタの入力端を接続し、その第３
のトランジスタの出力端と第１および第２のトランジス
タの出力端との間に容量手段を接続するものである。

【００２１】したがって、同一導電型からなる第１また
は第２のトランジスタは、その出力電位がしきい値分だ
け鈍るという特性があるため、第３のトランジスタと容
量手段とによって、いわゆる「ブートストラップ」を構
成することにより、適正な出力電位を補償することがで
きる。

【００２２】請求項３記載の半導体装置は、請求項１ま
たは請求項２記載の発明において、前記第１および第２
のトランジスタはＰ型であってもよい。

【００２３】請求項４記載の半導体装置は、請求項３記
載の発明において、前記第１のトランジスタの入力端
は、前記反転信号供給手段に接続されていてもよい。

【００２４】請求項５記載の半導体装置は、請求項３記
載の発明において、前記第２のトランジスタの入力端
は、前記反転信号供給手段に接続されていてもよい。

【００２５】請求項６記載の半導体装置は、請求項３記
載の発明において、前記第３のトランジスタのゲート
は、前記反転信号供給手段に接続されていてもよい。

【００２６】すなわち、請求項３乃至請求項６に記載の
半導体装置は、第１、第２および第３のトランジスタを
Ｐ型としたり、第１のトランジスタの入力端、第２のト
ランジスタの入力端、あるいは、第３のトランジスタの
ゲートを反転信号供給手段に接続するようにしてもよ
い。

【００２７】したがって、上記の入力端やゲートは、常
に高電位や低電位を入力する必要がなく、所定のタイミ
ングで高電位や低電位が入力されればよいため、上記反
転信号供給手段に接続することによって、配線を簡素化
することができ、消費電力を低減することができる。

【００２８】請求項７記載の半導体装置は、請求項１ま
たは請求項２記載の発明において、前記第１および第２
のトランジスタはＮ型としてもよい。

【００２９】請求項８記載の半導体装置は、請求項７記
載の発明において、前記第１のトランジスタの入力端
は、前記非反転信号供給手段に接続するようにしてもよ
い。

【００３０】請求項９記載の半導体装置は、請求項７記
載の発明において、前記第２のトランジスタの入力端
は、前記非反転信号供給手段に接続するようにしてもよ
い。

【００３１】請求項１０記載の半導体装置は、請求項７
記載の発明において、前記第３のトランジスタのゲート
は、前記非反転信号供給手段に接続するようにしてもよ
い。

【００３２】すなわち、請求項７乃至請求項１０に記載
の半導体装置は、第１、第２および第３のトランジスタ
をＮ型としたり、第１のトランジスタの入力端、第２の
トランジスタの入力端、あるいは、第３のトランジスタ
のゲートを非反転信号供給手段に接続するようにしても
よい。

【００３３】したがって、上記の入力端やゲートは、常
に高電位や低電位を入力する必要がなく、所定のタイミ
ングで高電位や低電位が入力されればよいため、上記非
反転信号供給手段に接続することによって、配線を簡素
化することができるとともに、消費電力を低減すること
ができる。

【００３４】請求項１１記載の半導体装置は、入力端に
高電位が入力される、一導電型の第１および第３のトラ
ンジスタと、入力端に低電位が入力される、前記第１お
よび第３のトランジスタと同一導電型の第２および第４
のトランジスタと、前記第１および第２のトランジスタ
の出力端に接続された出力手段と、前記第３および第４
のトランジスタの出力端に接続され、前記出力手段とは
逆極性の信号を出力する反転出力手段と、前記第１およ
び前記第４のトランジスタのゲートに接続された非反転
信号供給手段と、前記第２および第３のトランジスタの
ゲートに接続された反転信号供給手段と、前記第１およ
び第２のトランジスタの出力端と前記反転信号供給手段
との間に接続された第１の出力電圧補償回路と、前記第
３および第４のトランジスタの出力端と前記非反転信号
供給手段との間に接続された第２の出力電圧補償回路
と、を備えたことを特徴とする。

【００３５】すなわち、第１および第３のトランジスタ
の入力端に高電位が入力され、第２および第４のトラン
ジスタの入力端に低電位が入力され、第１および第４の
トランジスタのゲートに非反転信号供給手段が接続さ
れ、第２および第３のトランジスタのゲートに反転信号
供給手段が接続されて、これらの供給信号によりスイッ
チング動作を行って、出力手段および反転出力手段から
高電位または低電位を出力する際に、第１および第２の
出力電圧補償回路により低電位が上昇したり、高電位が
低下したりするのが抑制される。

【００３６】したがって、請求項１１記載の半導体装置
は、非反転信号供給手段と反転信号供給手段からそれぞ
れ入力される信号に応じて、第１および第２の出力電圧
補償回路により出力手段および反転出力手段から適正な
高電位あるいは低電位の出力信号が出力されるため、こ
の半導体装置を使って回路を構成しても誤動作が防止さ
れる。

【００３７】また、第１乃至第４のトランジスタは、同
一導電型で構成されているため、製造工程数が少なくな
るとともに、高集積化が可能となり、低コスト化と高密
度化とを達成することができる。

【００３８】さらに、第１および第２のトランジスタと
第３および第４のトランジスタは、非反転信号供給手段
と反転信号供給手段とによって、それぞれ交互にスイッ
チングさせるため、リーク電流を小さくすることができ
る。

【００３９】請求項１２記載の半導体装置は、請求項１
１記載の発明において、前記第１の出力電圧補償回路
は、前記反転信号供給手段に入力端が接続された、前記
第１乃至第４のトランジスタと同一導電型の第５のトラ
ンジスタと、この第５のトランジスタの出力端と前記第
１および第２のトランジスタの出力端に接続された第１
の容量手段とを含み、前記第２の出力電圧補償回路は、
前記非反転信号供給手段に入力端が接続された、前記第
１乃至第４のトランジスタと同一導電型の第６のトラン
ジスタと、この第６のトランジスタの出力端と前記第３
および第４のトランジスタの出力端に接続された第２の
容量手段とを含むようにしてもよい。

【００４０】すなわち、具体的な出力電圧補償回路とし
ては、例えば、反転信号供給手段に第５のトランジスタ
の入力端を接続し、その第５のトランジスタの出力端と
第１および第２のトランジスタの出力端との間に第１の
容量手段を接続し、非反転信号供給手段に第６のトラン
ジスタの入力端を接続し、その第６のトランジスタの出
力端と第３および第４のトランジスタの出力端との間に
第２の容量手段を接続するものである。

【００４１】したがって、一導電型からなる第１乃至第
４のトランジスタは、その出力電位がしきい値分だけ鈍
るという特性があるため、第５および第６のトランジス
タと第１および第２の容量手段とによる、いわゆる「ブ
ートストラップ」を構成することにより、適正な出力電
位が補償される。

【００４２】請求項１３記載の半導体装置は、請求項１
１または請求項１２記載の発明において、前記第１乃至
第４のトランジスタはＰ型としてもよい。

【００４３】請求項１４記載の半導体装置は、請求項１
３記載の発明において、前記第２のトランジスタの入力
端は前記反転信号供給手段に接続するようにしてもよ
い。

【００４４】請求項１５記載の半導体装置は、請求項１
３記載の発明において、前記第１のトランジスタの入力
端は前記反転信号供給手段に接続するようにしてもよ
い。

【００４５】請求項１６記載の半導体装置は、請求項１
３記載の発明において、前記第４のトランジスタの入力
端は前記非反転信号供給手段に接続するようにしてもよ
い。

【００４６】請求項１７記載の半導体装置は、請求項１
３記載の発明において、前記第３のトランジスタの入力
端は前記非反転信号供給手段に接続するようにしてもよ
い。

【００４７】すなわち、請求項１３乃至請求項１７に記
載の半導体装置は、第１乃至第６のトランジスタをＰ型
としたり、第１および第２のトランジスタの入力端を反
転信号供給手段に接続するとともに、第３および第４の
トランジスタの入力端を非反転信号供給手段に接続する
ようにしてもよい。

【００４８】したがって、上記の各入力端は、常に高電
位や低電位を入力する必要がなく、所定のタイミングで
高電位や低電位が入力されればよいため、上記反転信号
供給手段や非反転信号供給手段に接続することによっ
て、配線を簡素化することができ、消費電力を低減する
ことができる。

【００４９】請求項１８記載の半導体装置は、入力端に
高電位が入力される、一導電型の第１および第３のトラ
ンジスタと、入力端に低電位が入力される、前記第１お
よび第３のトランジスタと同一導電型の第２および第４
のトランジスタと、前記第１および第２のトランジスタ
の出力端に接続された反転出力手段と、前記第３および
第４のトランジスタの出力端に接続され、前記反転出力
手段とは逆極性の信号を出力する出力手段と、前記第１
および第４のトランジスタのゲートに接続された非反転
信号供給手段と、前記第２および第３のトランジスタの
ゲートに接続された反転信号供給手段と、前記第１およ
び第２のトランジスタの出力端と前記非反転信号供給手
段との間に接続された第１の出力電圧補償回路と、前記
第３および第４のトランジスタの出力端と前記反転信号
供給手段との間に接続された第２の出力電圧補償回路
と、を備えたことを特徴とする。

【００５０】すなわち、第１および第３のトランジスタ
の入力端に高電位が入力され、第２および第４のトラン
ジスタの入力端に低電位が入力され、第１および第４の
トランジスタのゲートに非反転信号供給手段が接続さ
れ、第２および第３のトランジスタのゲートに反転信号
供給手段が接続されて、これらの供給信号によりスイッ
チング動作を行って、出力手段および反転出力手段から
高電位または低電位を出力する際に、第１および第２の
出力電圧補償回路によって低電位が上昇したり、高電位
が低下したりするのが抑制される。

【００５１】したがって、請求項１８記載の半導体装置
は、非反転信号供給手段と反転信号供給手段からそれぞ
れ入力される信号に応じて、第１および第２の出力電圧
補償回路により出力手段および反転出力手段から適正な
高電位あるいは低電位の出力信号を出力することができ
るため、この半導体装置を使って回路を構成しても誤動
作を防止することができる。

【００５２】また、第１乃至第４のトランジスタは、同
一導電型で構成されているため、製造工程数が少なくな
るとともに、高集積化が可能となり、低コスト化と高密
度化とを達成することができる。

【００５３】さらに、第１および第２のトランジスタと
第３および第４のトランジスタは、非反転信号供給手段
と反転信号供給手段とによって、それぞれ交互にスイッ
チングさせるため、リーク電流を少なくすることができ
る。

【００５４】請求項１９記載の半導体装置は、請求項１
８記載の発明において、前記第１の出力電圧補償回路
は、前記非反転信号供給手段に入力端が接続された、前
記第１乃至第４のトランジスタと同一導電型の第５のト
ランジスタと、この第５のトランジスタの出力端と前記
第１および第２のトランジスタの出力端に接続された第
１の容量手段を含み、前記第２の出力電圧補償回路は、
前記反転信号供給手段に入力端が接続された、前記第１
乃至第４のトランジスタと同一導電型の第６のトランジ
スタと、この第６のトランジスタの出力端と前記第３お
よび第４のトランジスタの出力端に接続された第２の容
量手段を含むようにしてもよい。

【００５５】すなわち、具体的な出力電圧補償回路とし
ては、例えば、非反転信号供給手段に第５のトランジス
タの入力端を接続し、その第５のトランジスタの出力端
と第１および第２のトランジスタの出力端との間に第１
の容量手段を接続し、反転信号供給手段に第６のトラン
ジスタの入力端を接続し、その第６のトランジスタの出
力端と第３および第４のトランジスタの出力端との間に
第２の容量手段を接続するものである。

【００５６】したがって、同一導電型からなる第１乃至
第４のトランジスタは、その出力電位がしきい値分だけ
鈍るという特性があるため、第５および第６のトランジ
スタと第１および第２の容量手段とによる、いわゆる
「ブートストラップ」を構成することにより、適正な出
力電位が補償される。

【００５７】請求項２０記載の半導体装置は、請求項１
８または請求項１９記載の発明において、前記第１乃至
第４のトランジスタはＮ型としてもよい。

【００５８】請求項２１記載の半導体装置は、請求項２
０記載の発明において、前記第１のトランジスタの入力
端は前記非反転信号供給手段に接続するようにしてもよ
い。

【００５９】請求項２２記載の半導体装置は、請求項２
０記載の発明において、前記第３のトランジスタの入力
端は前記反転信号供給手段に接続するようにしてもよ
い。

【００６０】請求項２３記載の半導体装置は、請求項２
０記載の発明において、前記第２のトランジスタの入力
端は前記非反転信号供給手段に接続するようにしてもよ
い。

【００６１】請求項２４記載の半導体装置は、請求項２
０記載の発明において、前記第４のトランジスタの入力
端は前記反転信号供給手段に接続するようにしてもよ
い。

【００６２】すなわち、請求項２０乃至請求項２４に記
載の半導体装置は、第１乃至第６のトランジスタをＮ型
としたり、第１および第２のトランジスタの入力端を非
反転信号供給手段に接続するとともに、第３および第４
のトランジスタの入力端を反転信号供給手段に接続する
ようにしてもよい。

【００６３】したがって、上記の各入力端は、常に高電
位や低電位を入力する必要がなく、所定のタイミングで
高電位や低電位が入力されればよいため、上記反転信号
供給手段や非反転信号供給手段に接続することによっ
て、配線を簡素化することができ、消費電力を低減する
ことができる。

【００６４】請求項２５記載の半導体装置は、請求項１
１または請求項１８記載の発明において、前記非反転入
力手段と前記出力手段との間に接続された、前記第１乃
至第４のトランジスタと同一導電型の第７のトランジス
タと、前記反転入力手段と前記反転出力手段との間に接
続された、前記第１乃至第４のトランジスタと同一導電
型の第８のトランジスタと、を備えるようにしてもよ
い。

【００６５】すなわち、請求項１１または請求項１８記
載の半導体装置において、非反転入力手段と出力手段と
の間に第７のトランジスタを、反転入力手段と反転出力
手段との間に第８のトランジスタを設けたことにより、
ラッチ回路が構成される。

【００６６】したがって、同一導電型のトランジスタで
構成したことにより、製造工程数が減少して、低コスト
化できるとともに、高密度で実装できる上、適正な出力
電位が得られるラッチ回路とすることができる。

【００６７】請求項２６記載の半導体装置は、請求項１
１または請求項１８記載の発明において、前記半導体装
置は、前記第１乃至第４のトランジスタと同一導電型の
複数のトランジスタで構成された論理回路を備えるよう
にしてもよい。

【００６８】請求項２７記載の半導体装置は、請求項２
６記載の発明において、前記論理回路はＡＮＤまたはＮ
ＡＮＤ回路を含むようにしてもよい。

【００６９】請求項２８記載の半導体装置は、請求項２
６記載の発明において、前記論理回路はＯＲまたはＮＯ
Ｒ回路を含むようにしてもよい。

【００７０】請求項２９記載の半導体装置は、請求項２
６記載の発明において、前記論理回路はＥＸＯＲまたは
ＥＸＮＯＲ回路を含むようにしてもよい。

【００７１】すなわち、請求項２６乃至請求項２９に記
載の半導体装置は、請求項１１乃至請求項２４のいずれ
かに記載の半導体装置において、同一導電型の複数のト
ランジスタにより、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、
ＥＸＯＲ、ＥＸＮＯＲ等の論理回路を備えるようにして
もよい。

【００７２】したがって、同一導電型のトランジスタで
構成したことにより、製造工程数が減少して、低コスト
化できるとともに、高密度で実装できる上、適正な出力
電位が得られる論理回路とすることができる。

【００７３】請求項３０記載の半導体装置は、請求項１
１または請求項１８記載の発明において、前記半導体装
置は、前記第１乃至第４のトランジスタと同一導電型の
第９のトランジスタを有し、前記出力手段または前記反
転出力手段の少なくとも一方は、前記第９のトランジス
タのゲートに接続されるようにしてもよい。

【００７４】すなわち、請求項１１または請求項１８記
載の半導体装置の出力手段または反転出力手段の少なく
とも一方は、第９のトランジスタのゲートに接続されて
いる。

【００７５】したがって、半導体装置の出力手段や反転
出力手段からの出力電位を用いて、さらに、第９のトラ
ンジスタをスイッチングさせる、例えば、トライステー
ト回路等に適用することができる。

【００７６】請求項３１記載の表示駆動装置は、絶縁基
板上に形成された複数のラッチ回路を含む表示駆動装置
であって、前記各ラッチ回路は、入力端に高電位が入力
される、一導電型の第１のトランジスタと、入力端に低
電位が入力される、前記第１のトランジスタと同一導電
型の第２のトランジスタと、前記第１および第２のトラ
ンジスタの出力端に接続された出力手段と、前記第１の
トランジスタのゲートに接続された非反転信号供給手段
と、前記第２のトランジスタのゲートに接続された反転
信号供給手段と、前記第１および第２のトランジスタの
出力端と前記反転信号供給手段との間、または前記第１
および第２のトランジスタの出力端と前記非反転信号供
給手段との間のいずれかに接続された出力電圧補償回路
とを具備してなり、前記出力電圧補償回路は、前記反転
信号供給手段または非反転信号供給手段に入力端が接続
された前記第１および第２のトランジスタと同一導電型
の第３のトランジスタと、この第３のトランジスタの出
力端と前記第１および第２のトランジスタの出力端に接
続された容量手段とを含むことを特徴とする。

【００７７】すなわち、表示駆動装置を構成する複数の
ラッチ回路は、第１のトランジスタの入力端に高電位が
入力され、第２のトランジスタの入力端に低電位が入力
され、第１および第２のトランジスタの出力端に出力手
段が接続され、非反転信号供給手段が第１のトランジス
タのゲートに接続され、反転信号供給手段が第２のトラ
ンジスタのゲートに接続され、前記出力手段と前記反転
信号供給手段、または、非反転信号供給手段のいずれか
の間に出力電圧補償回路が接続され、その出力電圧補償
回路は、前記反転信号供給手段または非反転信号供給手
段に第３のトランジスタの入力端が接続され、この第３
のトランジスタの出力端と前記第１および第２のトラン
ジスタの出力端との間に容量手段が接続される。

【００７８】したがって、本発明の半導体装置を含むラ
ッチ回路を使って表示駆動装置を構成したため、適正な
出力電位によって、確実かつ正確な表示駆動を行うこと
ができる。

【００７９】請求項３２記載の表示駆動装置は、絶縁基
板上に形成されたそれぞれが縦続された複数のインバー
タ回路を含む表示駆動装置であって、前記各インバータ
回路は、入力端に高電位が入力される、一導電型の第１
のトランジスタと、入力端に低電位が入力される、前記
第１のトランジスタと同一導電型の第２のトランジスタ
と、前記第１および第２のトランジスタの出力端に接続
された出力手段と、前記第１のトランジスタのゲートに
接続された非反転信号供給手段と、前記第２のトランジ
スタのゲートに接続された反転信号供給手段と、前記第
１および第２のトランジスタの出力端と前記反転信号供
給手段との間、または前記第１および第２のトランジス
タの出力端と前記非反転信号供給手段との間のいずれか
に接続された出力電圧補償回路とを具備してなり、前記
出力電圧補償回路は、前記反転信号供給手段または非反
転信号供給手段に入力端が接続された前記第１および第
２のトランジスタと同一導電型の第３のトランジスタ
と、この第３のトランジスタの出力端と前記第１および
第２のトランジスタの出力端に接続された容量手段とを
含むことを特徴とする。

【００８０】すなわち、表示駆動装置を構成する縦続さ
れた複数のインバータ回路は、第１のトランジスタの入
力端に高電位が入力され、第２のトランジスタの入力端
に低電位が入力され、出力手段が第１および第２のトラ
ンジスタの出力端に接続され、非反転信号供給手段が第
１のトランジスタのゲートに接続され、反転信号供給手
段が第２のトランジスタのゲートに接続され、前記出力
手段と前記反転信号供給手段、または、前記非反転信号
供給手段とのいずれかの間に出力電圧補償回路が接続さ
れ、その出力電圧補償回路は、反転信号供給手段または
非反転信号供給手段に第３のトランジスタの入力端が接
続され、この第３のトランジスタの出力端と前記第１お
よび第２のトランジスタの出力端との間に容量手段が接
続される。

【００８１】したがって、本発明の半導体装置を含むイ
ンバータ回路を使って表示駆動装置を構成したため、適
正な出力電位によって、確実かつ正確な表示駆動を行う
ことができる。

【００８２】

【発明の実施の形態】以下、本発明の半導体装置とこれ
を用いた表示駆動装置の実施形態を図面に基づいて説明
する。

【００８３】図１乃至図３９は、本発明の半導体装置と
これを用いた表示駆動装置の一実施形態を示す図であ
り、ここでは、半導体装置に用いる同一導電型のトラン
ジスタとしてＰＭＯＳのみを使って実施したものであ
る。

【００８４】図１乃至図３９において、本発明の半導体
装置の基本的な回路構成を図１で示し、図１の回路を組
み合わせて構成したインバータ回路を図２乃至図１５に
示し、図１の回路と複数のＰ型トランジスタを用いて構
成したラッチ回路を図１６乃至図２０に示し、図１の回
路と複数のＰ型トランジスタを用いて構成したＡＮＤ
（およびＮＡＮＤ）回路を図２１乃至図２６に示し、Ｏ
Ｒ（およびＮＯＲ）回路を図２７及び図２８に示し、Ｅ
ＸＯＲ（およびＥＸＮＯＲ）回路を図２９及び図３０に
示し、図１の回路と複数のＰ型トランジスタと複数の電
圧源（ＶC 、ＶL、ＶH ）を用いて構成したトライステ
ート回路を図３１乃至図３４に示し、上記したインバー
タ回路、ラッチ回路、アンド（およびナンド）回路、お
よびトライステート回路等を用いて構成したドレインド
ライバやゲートドライバを備えた液晶駆動回路を図３５
乃至図３９に示している。

【００８５】（インバータ基本回路）図１は、本発明の
半導体装置のインバータ基本回路構成を示す図である。
図１に示すように、本発明の半導体装置１１は、３個の
Ｐ型絶縁ゲート型（以下、Ｐ型トランジスタという）ト
ランジスタ１２、１３、１４と、１個のコンデンサ１５
とから構成されている。ここで、Ｐ型トランジスタはゲ
ート絶縁膜でシリコン酸化膜で形成されたＰ型又はシリ
コン窒化膜等他の絶縁膜で形成されたＰ型の電界効果型
薄膜トランジスタ（ＭＩＳ−ＦＥＴ）である。この３個
のＰ型トランジスタ１２、１３、１４は、いずれもアモ
ルファスシリコン、ポリシリコン等の非単結晶シリコン
で形成された半導体層を有する。そして、Ｐ型トランジ
スタ１３とＰ型トランジスタ１４のソースおよびドレイ
ンは、電源電位（Ｖdd）とグラウンド電位（ＶGND ）と
の間に直列に接続され、Ｐ型トランジスタ１３のゲート
には、入力（ＩＮ）側から正論理又は負論理が印加さ
れ、Ｐ型トランジスタ１４のゲートには、反転入力（￣
ＩＮ）側から入力（ＩＮ）を反転した論理が印加され
る。

【００８６】上記した構成だけであれば、図３５の従来
例に示す無比率形インバータ回路と同様であって、入力
（ＩＮ）に「０」が入力され、反転入力（￣ＩＮ）に
「１」が入力されると、出力端部（ＯＵＴ）から「１」
が出力されるが、逆に、入力（ＩＮ）に「１」が入力さ
れ、反転入力（￣ＩＮ）から「０」が入力されると、出
力（ＯＵＴ）からは充分下がりきらないローレベルの
「０」が出力される。これは、Ｐ型トランジスタ１４が
オンしたときに、そのしきい値電圧分だけ低電位側を上
昇させることによる。

【００８７】そこで、本発明では、図１に示す半導体装
置１１の反転入力（￣ＩＮ）とＰ型トランジスタ１３，
１４の出力端との間に出力電圧補償回路を接続して、Ｐ
型トランジスタ１４から出力される低電位がグラウンド
電位（ＶGND ）から上昇することを抑制するようにして
いる。

【００８８】出力電圧補償回路は、Ｐ型トランジスタ１
３および１４と同一導電型のＰ型トランジスタ１２とコ
ンデンサ１５からなり、Ｐ型トランジスタ１２のソース
を反転入力（￣ＩＮ）に接続し、ドレインをＰ型トラン
ジスタ１４のゲートに接続するとともに、コンデンサ１
５の一方の電極をＰ型トランジスタ１３，１４の出力側
の接続点に、また、他方の電極をＰ型トランジスタ１２
のドレインとＰ型トランジスタ１４のゲートとの接続線
に接続して構成される。また、Ｐ型トランジスタ１２の
ゲートはグラウンド電位（ＶGND ）に接続されている。
このように、上記したＰ型トランジスタ１２とコンデン
サ１５を従来の無比率形インバータ回路に組み合わせた
ことにより、出力端部（ＯＵＴ）から出力されるローレ
ベルをグラウンド電位と同じ電位まで下げることが可能
になった。

【００８９】また、上記した３個のトランジスタ１２、
１３、１４は、同一導電型（ここではＰチャネル形）の
トランジスタで構成できるため、不純物注入工程やマス
クの枚数が削減されて、製造工程が簡略化されることに
より、コストを低減化することができる。

【００９０】さらに、スイッチングトランジスタである
Ｐ型トランジスタ１３を電源側、Ｐ型トランジスタ１４
をグラウンド側に設けて、各ゲートに正論理と負論理の
両方を入力するようにしたため、リーク電流が少なくな
り、低消費電力化を図ることができる。

【００９１】（インバータ回路）図２は、図１のインバ
ータ基本回路を２個組み合わせて正論理・負論理の両方
の否定を出力するインバータ回路２１の構成を示す図で
ある。

【００９２】まず、構成を説明する。

【００９３】図２に示すように、インバータ回路２１
は、Ｐ型トランジスタＱ１、Ｑ２、Ｑ３とコンデンサＣ
１とで構成されたインバータ基本回路２２と、Ｐ型トラ
ンジスタＱ４、Ｑ５、Ｑ６とコンデンサＣ２とで構成さ
れたインバータ基本回路２３とを組み合わせたものであ
る。

【００９４】インバータ基本回路２２は、Ｐ型トランジ
スタＱ２のゲートに入力（ＩＮ）が、Ｐ型トランジスタ
Ｑ１を介してＰ型トランジスタＱ３のゲートに反転入力
（￣ＩＮ）が入力される。また、インバータ基本回路２
３は、Ｐ型トランジスタＱ５、Ｑ６のゲートに対して、
入力（ＩＮ）と反転入力（￣ＩＮ）とがインバータ基本
回路２２とは逆に入力される。

【００９５】次に、動作を説明する。

【００９６】インバータ回路２１は、例えば、入力（Ｉ
Ｎ）に負論理「０」が入力され、反転入力（￣ＩＮ）に
正論理「１」が入力されると、インバータ基本回路２２
のＰ型トランジスタＱ２がオンして、電源Ｖddから
「１」が出力（ＯＵＴ）され、Ｐ型トランジスタＱ３は
オフする。逆に、インバータ基本回路２３は、Ｐ型トラ
ンジスタＱ５がオフし、Ｐ型トランジスタＱ６がオンし
て、反転出力（￣ＯＵＴ）としてグラウンド電位の
「０」が出力される。

【００９７】さらに、上記インバータ回路２１におい
て、入力（ＩＮ）と反転入力（￣ＩＮ）の論理が上記と
逆の場合は、出力（ＯＵＴ）側から「０」が出力され、
反転出力（￣ＯＵＴ）側からは「１」が出力されること
になる。

【００９８】このように、本実施形態のインバータ回路
２１は、正論理・負論理の両方が入力および反転入力と
して入力されると、それらの否定が出力および反転出力
として出力される。

【００９９】また、本実施形態のインバータ回路２１
は、インバータ基本回路２２のＰ型トランジスタＱ３あ
るいはインバータ基本回路２３のＰ型トランジスタＱ６
がオンした場合、グラウンド電位が出力あるいは反転出
力として出力されるが、図２に示すように、Ｐ型トラン
ジスタＱ３およびＱ６のゲートにＰ型トランジスタＱ１
およびＱ４が設けられ、このＰ型トランジスタＱ１と出
力端部との間、およびＰ型トランジスタＱ４と反転出力
端部との間に、それぞれ所定容量からなるコンデンサＣ
１・Ｃ２が配置されている。

【０１００】このため、出力や反転出力としてローレベ
ルを出力する際に、そのローレベルが上昇するのを防止
することが可能となり、適正なＶddレベルの「１」とグ
ラウンド電位の「０」とを出力あるいは反転出力として
出力することができる。

【０１０１】図３は、図２のインバータ回路２１のシン
ボルを示す図であり、インバータ回路２１の入力側に
は、入力（ＩＮ）とそれを否定した反転入力（￣ＩＮ）
が入力されると、出力側から入力の論理が反転された出
力（ＯＵＴ）と、それを否定した反転出力（￣ＯＵＴ）
が出力される。

【０１０２】そして、図４は、上記図３のインバータ回
路２１のシンボルを３個直列に接続した回路構成を示す
図で、図４１に示す従来例の回路構成に対応している。
前述した図４２に示す従来例の各部の信号レベルは、各
段のインバータ回路からローレベルを出力する際に、出
力されるローレベルがグラウンド電位（ＶGND ）よりも
少しずつ上昇するため、インバータ回路を３個直列に接
続して動作させると、それらの上昇分の累積結果が最終
的なインバータ回路の出力レベルとなり、出力されるロ
ーレベルがグラウンド電位（ＶGND ）よりも大幅にアッ
プして、適正な出力レベルが得られなかった。

【０１０３】図５は、図４のインバータ回路を動作させ
た時の入出力信号のシュミレーション結果を示す図であ
る。なお、本明細書中のシュミレーションで使用したＰ
型トランジスタは、トランジスタサイズがＬ＝４μｍ，
Ｗ＝４μｍ、しきい値電圧が−３Ｖ、電界効果移動度が
４０ｃｍ2／Ｖ・Ｓ、ゲート電極容量が１．２２×１０-
14Ｆ、Ｓ／Ｄ（ソース／ドレイン）抵抗が２００Ω、基
板電圧が電源電圧（Ｖdd）と等電位のものを使用してい
る。また、インバータ基本回路に用いたコンデンサは、
０．２ｐＦの容量のものを使用している。

【０１０４】そこで、図５に示すように、本実施形態の
インバータ回路は、インバータ回路を３個直列に接続し
た場合でも、ローレベルが上昇するという出力レベルの
損失が見られず、常に適正なグラウンド電位（ＶGND ）
および電源レベル（Ｖdd）を出力（ＯＵＴ）あるいは反
転出力（￣ＯＵＴ）することができる。

【０１０５】また、本実施形態のインバータ回路は、上
記したように出力レベルの損失が無く、電源電圧（Ｖd
d）１２Ｖ・動作周波数１００ＫＨｚで動作する上、直
流的なリーク電流が無く、遷移電流しか流れないことが
確認できた。このため、例えば、ＴＦＴ−ＬＣＤの駆動
回路として用いる場合の動作速度や消費電流に関して充
分な特性を持っていることがわかった。

【０１０６】次に、図６乃至図９は、図２のインバータ
回路２１を変形した回路構成例を示す図である。図２と
同様にＰ型トランジスタＱ１乃至Ｑ６と、コンデンサＣ
１，Ｃ２を使っているが、各Ｐ型トランジスタの入力
端、あるいはゲートの接続関係を変えたものである。

【０１０７】すなわち、図２のインバータ回路２１のト
ランジスタＱ３がオン動作してローレベルを出力するの
は、反転入力信号（￣ＩＮ）がローレベルの時である。
このため、トランジスタＱ３がグラウンドに接地されて
いる入力端の電極は、常にローレベルである必要はな
く、反転入力信号（￣ＩＮ）がローレベルの時だけ、ロ
ーであればよいことになる。

【０１０８】したがって、図６に示すように、トランジ
スタＱ３の入力端をグラウンドではなく、トランジスタ
Ｑ３がオン動作する際に、ローレベルとなる反転入力端
部（￣ＩＮ）に接続しても支障がなく、全く同じ動作が
行われる。

【０１０９】また、図６のトランジスタＱ６に関して
も、上記と同様の理由により、グラウンドに接地されて
いた入力端を、トランジスタＱ６がオン動作する際にロ
ーレベルとなる入力端部（ＩＮ）に接続することで、接
地箇所が少なくなって、配線が簡素化され、消費電力を
減少させることができる。

【０１１０】次に、図２のインバータ回路２１のトラン
ジスタＱ２がオン動作してハイレベルを出力するのは、
入力信号（ＩＮ）がローレベルの時である。このため、
トランジスタＱ２が電源に接続されている入力端の電極
は、常にハイレベルである必要はなく、入力信号（Ｉ
Ｎ）がローレベルの時だけ、ハイレベルが入力されれば
よいことになる。

【０１１１】したがって、図７に示すように、トランジ
スタＱ２の入力端を電源ではなく、トランジスタＱ２が
オン動作する際に、ハイレベルとなる反転入力端部（￣
ＩＮ）に接続しても支障がなく、全く同じ動作が行われ
る。

【０１１２】また、図７のトランジスタＱ５に関して
も、上記と同様の理由により、電源に接続されていた入
力端を、トランジスタＱ５がオン動作する際にハイレベ
ルとなる入力端部（ＩＮ）に接続することで、電源との
接続箇所が少なくなって、配線を簡素化され、消費電力
を減少することができる。

【０１１３】次に、図８に示すように、トランジスタＱ
２、Ｑ３、Ｑ５、Ｑ６のそれぞれの入力端を上記と同様
の理由により、入力端部（ＩＮ）や反転入力端部（￣Ｉ
Ｎ）に接続しても支障がなく、図２と全く同じ動作を行
うことができる。

【０１１４】さらに、図２に示したインバータ回路２１
では、トランジスタＱ３とＱ６のゲート電圧を補償して
ローレベルの信号を確実に出力させるブートストラップ
用のトランジスタＱ１，Ｑ４のゲート電極がグラウンド
に接地されているが、このトランジスタＱ１，Ｑ４も常
にオン状態である必要はなく、トランジスタＱ３あるい
はＱ６がオン動作するときに、Ｐ型トランジスタＱ１あ
るいはＱ４のゲート電極にローレベルが入力されてオン
すればよい。

【０１１５】したがって、図９に示すように、トランジ
スタＱ１あるいはＱ４のゲート電極をグラウンドに接地
するのではなく、トランジスタＱ３がオン動作する際に
ローレベルとなる反転入力端部（￣ＩＮ）にトランジス
タＱ１のゲート電極を接続し、また、トランジスタＱ６
がオン動作する際にローレベルとなる入力端部（ＩＮ）
にトランジスタＱ４のゲート電極を接続しても支障がな
く、全く同じ動作を行うことができる。

【０１１６】これにより、さらにトランジスタのグラウ
ンドや電源への接続箇所を少なくすることができるの
で、配線が簡素化され、消費電力を減少することができ
る。

【０１１７】次に、図１０は、図２に示すＰ型トランジ
スタのインバータ回路をＮ型絶縁ゲート型トランジスタ
（以下、Ｎ型トランジスタという）で構成した場合の回
路図である。

【０１１８】ここで、Ｎ型トランジスタは、ゲート絶縁
膜がシリコン酸化膜で形成されたＭＯＳ又はシリコン窒
化膜等他の絶縁膜で形成されたＮ型の電界効果型トラン
ジスタ（ＭＩＳ−ＦＥＴ）である。

【０１１９】図１０に示すように、インバータ回路２１
０は、Ｎ型トランジスタＱ１１、Ｑ１２、Ｑ１３とコン
デンサＣ１とで構成されたインバータ基本回路２２０
と、Ｎ型トランジスタＱ１４、Ｑ１５、Ｑ１６とコンデ
ンサＣ２とで構成されたインバータ基本回路２３０とを
組み合わせたものである。

【０１２０】インバータ基本回路２２０は、Ｎ型トラン
ジスタＱ１１を介してＮ型トランジスタＱ１２のゲート
に入力信号（ＩＮ）が、Ｎ型トランジスタＱ１３のゲー
トに反転入力信号（￣ＩＮ）が入力される。また、イン
バータ基本回路２３０は、Ｎ型トランジスタＱ１５、Ｑ
１６のゲートに入力される入力信号（ＩＮ）と反転入力
信号（￣ＩＮ）とがインバータ基本回路２２０とは逆に
入力される。

【０１２１】そして、トランジスタＱ１２，Ｑ１５の入
力端とトランジスタＱ１１、Ｑ１４のゲート電極には、
電源からハイレベルの信号が常に供給されている。ま
た、トランジスタＱ１３およびＱ１６の入力端は、グラ
ウンドに接地されて、常にローレベルの信号が入力され
ている。

【０１２２】図１１は、周知のパスロジック回路２００
の出力側に図１０のＮ型インバータ回路２１０を接続し
た回路である。パスロジック回路２００は、低消費電
力、高処理能力および高集積化を目的として最近開発さ
れた回路であり、列及び行方向にネットワーク状に配列
された多数のＮ型トランジスタＱａα、Ｑ（￣ａα）
…、Ｑｍλ、Ｑ（￣ｍλ）、…Ｑｚω、Ｑ（￣ｚω）か
ら構成される。各Ｎ型トランジスタは、行アドレス配線
ａ、（￣ａ）、…ｍ、（￣ｍ）、…ｚ、（￣ｚ）のいず
れかにゲートが接続され、列アドレス配線α、（￣
α）、…λ、（￣λ）、…ω、（￣ω）に入力端が接続
されている。各Ｎ型トランジスタは、所定の信号が入力
される行アドレス線と、その反転信号が入力される行ア
ドレスに接続される２個ずつがその出力端が接続された
ペアーとなっている。例えば、Ｎ型トランジスタＱａα
とＱ（￣ａα）の出力端は接続され、Ｎ型トランジスタ
ＱｍλとＱ（￣ｍλ）の出力端は接続され、Ｎ型トラン
ジスタＱｚωとＱ（￣ｚω）は接続されている。

【０１２３】Ｎ型インバータ回路２１０は、このような
Ｎ型パストランジスタロジックネットワークの出力端
（ＳI ）、（￣ＳI ）に接続される。

【０１２４】図１２（ａ）および（ｂ）は、図１１の回
路のシュミレーション結果を示す図である。図１２
（ａ）は、図１１におけるパスロジック回路２００の出
力端（ＳI ）、（￣ＳI ）の波形を示し、図１２（ｂ）
は、Ｎ型インバータ回路２１０の出力端（ＳO）、（￣
ＳO ）の波形を示す。図１２（ａ）に示される如く、Ｎ
型パスロジック回路２００から出力される波形は、高電
位Ｖddが５Ｖから低下している。これは、Ｎ型パスロジ
ック回路２００のネットワーク回路を構成する各Ｎ型ト
ランジスタの出力端が相互に接続されているために生じ
る電位低下であり、Ｎ型トランジスタのしきい値に対応
する低下である。しかし、Ｎ型インバータ回路２１０の
出力波形では、高電位Ｖddが５Ｖに回復している。この
ように、Ｎ型インバータ回路２１０は、高電位Ｖddの低
減を防止する効果があることを確認することができる。

【０１２５】上記した図１０のＮ型トランジスタからな
るインバータ回路２１０の構成は、種々のバリエーショ
ンが考えられ、これを図１３乃至図１５に示す。

【０１２６】図１３乃至図１５は、図１０のインバータ
回路２１０を変形した回路構成例を示す図である。図１
０と同様にＮ型トランジスタＱ１１乃至Ｑ１６と、コン
デンサＣ１，Ｃ２を使っているが、各Ｎ型トランジスタ
の入力端、あるいはゲートの接続関係を変えたものであ
る。

【０１２７】すなわち、図１０のインバータ回路２１０
のトランジスタＱ１２がオン動作してハイレベルを出力
するのは、入力信号（ＩＮ）がハイレベルの時である。
このため、電源に接続されているトランジスタＱ１２の
入力端は、常にハイレベルである必要はなく、入力信号
（ＩＮ）がハイレベルの時だけ、ハイであればよいこと
になる。

【０１２８】したがって、図１３に示すように、トラン
ジスタＱ１２の入力端を電源ではなく、トランジスタＱ
１２がオン動作する際に、ハイレベルとなる入力端部
（ＩＮ）に接続しても支障がなく、全く同じ動作が行わ
れる。

【０１２９】また、図１３のトランジスタＱ１５に関し
ても、上記と同様の理由により、電源に接続されていた
入力端を、トランジスタＱ１５がオン動作する際にハイ
レベルとなる反転入力端部（￣ＩＮ）に接続することに
より、電源への接続箇所が少なくなって、配線が簡素化
され、消費電力を減少することができる。

【０１３０】これと同様に、図１０のインバータ回路２
１０のトランジスタＱ１３がオン動作してローレベルを
出力するのは、反転入力信号（￣ＩＮ）がハイレベルの
時である。このため、トランジスタＱ１３がグラウンド
に接地されている入力端の電極は、常にローレベルであ
る必要はなく、反転入力信号（￣ＩＮ）がハイレベルの
時だけ、ハイが入力されればよいことになる。

【０１３１】次に、図１４に示すように、トランジスタ
Ｑ１２、Ｑ１３、Ｑ１５、Ｑ１６のそれぞれの入力端を
上記と同様の理由により、入力端部（ＩＮ）や反転入力
端部（￣ＩＮ）に接続しても支障がなく、図１０と全く
同じ動作を行うことができる。

【０１３２】さらに、図１０に示したインバータ回路２
１０では、トランジスタＱ１２とＱ１５のゲート電圧を
補償してハイレベルの信号を確実に出力させるブートス
トラップ用のトランジスタＱ１１，Ｑ１４のゲート電極
が電源に接続されているが、このトランジスタＱ１１，
Ｑ１４も常にオン状態である必要はなく、トランジスタ
Ｑ１２あるいはＱ１５がオン動作するときに、Ｎ型トラ
ンジスタＱ１１あるいはＱ１４のゲート電極にハイレベ
ルを入力してオンさせればよい。

【０１３３】したがって、図１５に示すように、トラン
ジスタＱ１１あるいはＱ１４のゲート電極を電源に接続
するのではなく、トランジスタＱ１２がオン動作する際
にハイレベルとなる入力端部（ＩＮ）にトランジスタＱ
１１のゲート電極を接続し、また、トランジスタＱ１５
がオン動作する際にハイレベルとなる反転入力端部（￣
ＩＮ）にトランジスタＱ１４のゲート電極を接続しても
支障がなく、全く同じ動作を行うことができる。

【０１３４】このように、Ｎ型トランジスタで構成され
たインバータ回路２１０の場合も、図１３乃至図１５に
示すように構成することにより、さらにトランジスタの
グラウンドや電源への接続箇所を少なくできるので、配
線が簡素化され、消費電力を減少させることができる。

【０１３５】（ラッチ回路）図１６は、上記図１に示す
インバータ基本回路を組み合わせてデータを一時的に保
持するラッチ回路５１の構成図である。

【０１３６】まず、構成を説明する。

【０１３７】図１６に示すラッチ回路５１は、２つのイ
ンバータ基本回路５２、５３を使って構成したインバー
タ回路と入力端部（Ｉ）および反転入力端部（￣Ｉ）と
の間に、スイッチング素子であるＰ型トランジスタＱ２
１およびＱ２２を設け、このＰ型トランジスタＱ２１お
よびＱ２２のゲートには、スイッチングを行うための反
転クロック信号（￣ｃｌｋ）が反転制御信号入力端部
（￣Ｌ）から入力される。

【０１３８】また、インバータ基本回路５２の出力端部
（￣Ｏ）からの出力（￣ＯＵＴ）は、フィードバックル
ープによって上記したＰ型トランジスタＱ２２のドレイ
ン側に、スイッチング素子であるＰ型トランジスタＱ２
４を介して接続されている。

【０１３９】また、インバータ基本回路５３の出力端部
（Ｏ）からの出力（ＯＵＴ）は、フィードバックループ
によって上記したＰ型トランジスタＱ２１のドレイン側
に、スイッチング素子であるＰ型トランジスタＱ２３を
介して接続されている。

【０１４０】上記したＰ型トランジスタＱ２３とＱ２４
のゲートには、スイッチングを制御するためのクロック
信号（ｃｌｋ）が制御信号入力端部（Ｌ）から入力され
るように構成されている。

【０１４１】このように、図１６に示すラッチ回路５１
は、図２に示すインバータ回路に４個のＰ型トランジス
タＱ２１乃至Ｑ２４を新たに付加したものである。そし
て、Ｐ型トランジスタＱ２１乃至Ｑ２４は、外部からの
反転制御信号入力端部（￣Ｌ）および制御信号入力端部
（Ｌ）からの制御信号によって、ラッチ回路５１をスル
ー動作させるかラッチ動作させるかを切換えるものであ
る。

【０１４２】図１７は、図１６に示すラッチ回路５１の
シンボルを示す図であって、入力端部（Ｉ）に入力信号
（ＩＮ）が、反転入力端部（￣Ｉ）に反転入力信号（￣
ＩＮ）が入力されると、制御信号入力端部（Ｌ）に入力
されるクロック信号（ｃｌｋ）と反転制御信号入力端部
（￣Ｌ）に入力される反転クロック信号（￣ｃｌｋ）と
により、選択されるスルー動作とラッチ動作に応じた出
力信号（ＯＵＴ）と反転出力信号（￣ＯＵＴ）とが出力
端部（Ｏ）と反転出力端部（￣Ｏ）から出力される。

【０１４３】次に、動作を説明する。

【０１４４】図１８は、ラッチ回路５１を動作させた時
の入出力信号のシュミレーション結果を示す図である。
同図（ａ）は、制御信号入力端部（Ｌ）と反転制御信号
入力端部（￣Ｌ）とに入力されるクロック信号（ｃｌ
ｋ）と反転クロック信号（￣ｃｌｋ）を示す図で、同図
（ｂ）は、入力端部（Ｉ）と反転入力端部（￣Ｉ）とに
入力される入力信号（ＩＮ）と反転入力信号（￣ＩＮ）
を示す図で、同図（ｃ）は、出力端部（Ｏ）と反転出力
端部（￣Ｏ）から出力される出力信号（ＯＵＴ）と反転
出力信号（￣ＯＵＴ）を示す図である。

【０１４５】本実施形態のラッチ回路５１は、制御信号
入力端部（Ｌ）に入力されるクロック信号（ｃｌｋ）が
ハイ「１」で、反転制御信号入力端部（￣Ｌ）の反転ク
ロック信号（￣ｃｌｋ）がロー「０」の場合は、スルー
状態となり、逆に、制御信号入力端部（Ｌ）に入力され
るクロック信号（ｃｌｋ）がロー「０」で、反転制御信
号入力端部（￣Ｌ）の反転クロック信号（￣ｃｌｋ）が
ハイ「１」の場合は、ラッチ状態となる。

【０１４６】上記したスルー状態とは、入力端部（Ｉ）
からの入力信号（ＩＮ）がそのまま出力端部（Ｏ）の出
力信号（ＯＵＴ）として出力され、反転入力端部（￣
Ｉ）からの反転入力信号（￣ＩＮ）がそのまま反転出力
端部（￣Ｏ）の反転出力信号（￣ＯＵＴ）として出力さ
れる状態をいう。

【０１４７】また、上記したラッチ状態とは、ラッチ前
の出力状態を保持することをいう。

【０１４８】具体的には、図１８（ａ）に示すように、
クロック信号（ｃｌｋ）がハイ「１」で、反転クロック
信号（￣ｃｌｋ）がロー「０」の場合は、スルー状態と
なり、図１６のＰ型トランジスタＱ２３とＱ２４はオフ
し、Ｐ型トランジスタＱ２１とＱ２２はオンとなる。

【０１４９】このため、図１８（ｂ）に示すように、入
力信号（ＩＮ）が「０」で、反転入力信号（￣ＩＮ）が
「１」になると、Ｐ型トランジスタＱ２７とＱ２９がオ
フし、Ｐ型トランジスタＱ２６とＱ３０がオンするた
め、そのまま出力されるスルー状態となり、出力信号
（ＯＵＴ）に「０」が、反転出力信号（￣ＯＵＴ）に
「１」が出力される。

【０１５０】次に、クロック信号（ｃｌｋ）がロー
「０」で、反転クロック信号（￣ｃｌｋ）がハイ「１」
の場合は、ラッチ状態となり、図１６のＰ型トランジス
タＱ２３とＱ２４はオンし、Ｐ型トランジスタＱ２１と
Ｑ２２はオフする。

【０１５１】このため、入力端部（Ｉ）と反転入力端部
（￣Ｉ）の入力信号に関わりなく、図１８（ｂ）に示す
従前のスルー状態の出力信号（ＯＵＴ）の「０」がＰ型
トランジスタＱ２３を介して、Ｐ型トランジスタＱ２６
とＱ３０とをオンし、反転出力信号（￣ＯＵＴ）の
「１」がＰ型トランジスタＱ２４を介して、Ｐ型トラン
ジスタＱ２７とＱ２９とをオフするため、図１８（ｃ）
に示すように、従前の出力状態が保持され、出力信号
（ＩＮ）が「０」で反転入力信号（￣ＩＮ）の「１」が
そのまま出力される。

【０１５２】このように、図１６に示すラッチ回路は、
４個のＰ型トランジスタＱ２１乃至Ｑ２４のゲートを外
部からの制御信号に従って、スルー動作とラッチ動作の
切換えを行っている。この回路は、正論理と負論理の２
つの入出力を持っているため、２個のインバータ基本回
路５２、５３からなるインバータ回路（図２参照）を１
つ使うだけでラッチ機能を実現することができる。

【０１５３】また、上記実施形態のラッチ回路は、図１
のインバータ基本回路を使って構成しているため、出力
レベルの損失が無くなるとともに、直流的なリーク電流
が無くなり、消費電力を低減化することができる。

【０１５４】なお、上記ラッチ回路５１では、Ｐ型トラ
ンジスタで回路を構成したが、これに限定されるもので
はなく、Ｐ型トランジスタに代わってＮ型トランジスタ
により回路構成することもできる。

【０１５５】図１９は、Ｐ型トランジスタを使った図１
６のラッチ回路５１のインバータ回路を図記号に置換し
た回路図である。

【０１５６】図１９に示すラッチ回路５１は、インバー
タ回路２１の入出力端部にそれぞれＰ型トランジスタＱ
２１乃至Ｑ２４を配して、クロックＬと反転クロック￣
Ｌとによってゲートを制御するものである。

【０１５７】ここでは、図１６に示すラッチ回路５１以
外の回路構成からなるバリエーションとして、図１９の
インバータ回路２１を上記の図６乃至図９までのインバ
ータ回路をそれぞれ用いて構成するようにしてもよい。

【０１５８】上記構成を採用した場合は、インバータ回
路２１の各Ｐ型トランジスタに対する電源やグラウンド
との接続箇所が少なくなって、回路の配線が簡素化され
るとともに、消費電力を減少させることができる。

【０１５９】また、図２０は、Ｎ型トランジスタを使っ
てラッチ回路６１を構成してインバータ回路を図記号に
置換した回路図である。

【０１６０】図２０に示すラッチ回路６１は、図１０に
示すインバータ回路２１０の入出力端部にそれぞれＮ型
トランジスタＱ２１乃至Ｑ２４を配して、クロックＬと
反転クロック￣Ｌとによってゲートを制御するものであ
る。

【０１６１】ここでは、Ｎ型トランジスタを用いたラッ
チ回路６１の回路構成のバリエーションとして、図２０
のインバータ回路２１０の部分に上記の図１３乃至図１
５までのインバータ回路をそれぞれ用いて構成するよう
にしてもよい。

【０１６２】上記の構成からなるインバータ回路を採用
したラッチ回路６１は、インバータ回路２１０の各Ｎ型
トランジスタに対する電源やグラウンドとの接続箇所が
少なくなって、回路の配線が簡素化されるとともに、消
費電力を減少させることができるようになった。

【０１６３】（アンド回路）図２１は、上記図１のイン
バータ基本回路とＰ型トランジスタとを組み合わせて論
理積とその否定を生成するアンド回路の構成図である。

【０１６４】まず、構成を説明する。

【０１６５】図２１のＡＮＤ／ＮＡＮＤ回路６２は、論
理回路５５とインバータ基本回路５２および５３から構
成される。

【０１６６】論理回路５５は、４個のＰ型トランジスタ
Ｑ３１乃至Ｑ３４を用いて入力に対する論理積とその否
定を生成するものである。すなわち、入力がａ、ｂ２つ
の場合は、その否定である反転ａ（￣ａ）と反転ｂ（￣
ｂ）も入力する。そして、ａの入力端部とグラウンドと
の間には、Ｐ型トランジスタのＱ２１とＱ２２を直列に
接続し、また、反転ａの入力端部と電源（Ｖdd）との間
には、Ｐ型トランジスタのＱ３３とＱ３４を直列に接続
している。

【０１６７】上記のＰ型トランジスタＱ３２とＱ３４の
ゲートには、ｂが入力されてスイッチングが行われ、Ｐ
型トランジスタＱ３１とＱ３３のゲートには、反転ｂが
入力されてスイッチングが行われる。そして、上記スイ
ッチングの結果に応じて、Ｐ型トランジスタＱ３１とＱ
３２の間、およびＰ型トランジスタＱ３３とＱ３４の間
からハイレベル「１」又はローレベル「０」の信号が出
力される。

【０１６８】ただし、上記のＰ型トランジスタＱ３１乃
至Ｑ３４だけでは、ローレベルの出力がトランジスタの
しきい値電圧分だけ損失が発生する。このため、本実施
形態のアンド回路６１では、インバータ基本回路５２、
５３で構成された図２と同様のインバータ回路を付加す
ることにより、出力レベルの補正を行っている。すなわ
ち、このインバータ基本回路５２および５３は、図１６
に図示したインバータ基本回路５２および５３と同じ構
成であり、出力される低電位をグラウンド電位ＶGND と
等電位になるまで低下させる働きをしている。

【０１６９】次に、動作を説明する。

【０１７０】入力されるａが「０」（反転ａは「１」）
で、ｂが「０」（反転ｂは「１」）の場合は、図２１に
示すように、Ｐ型トランジスタのＱ３１とＱ３３がオフ
し、Ｑ３２とＱ３４がオンするため、インバータ回路側
のＰ型トランジスタＱ２６とＱ３０はオフするが、Ｐ型
トランジスタＱ２７とＱ２９がオンして、アンド出力が
「０」、ナンド出力が「１」となる。

【０１７１】上記と同様に、入力されるａが「０」（反
転ａは「１」）で、ｂが「１」（反転ｂは「０」）の場
合は、アンド出力が「０」、ナンド出力が「１」とな
る。

【０１７２】また、入力されるａが「１」（反転ａは
「０」）で、ｂが「０」（反転ｂは「１」）の場合は、
アンド出力が「０」、ナンド出力が「１」となる。

【０１７３】さらに、入力されるａが「１」（反転ａは
「０」）で、ｂが「１」（反転ｂは「０」）の場合は、
アンド出力が「１」、ナンド出力が「０」となる。

【０１７４】図２２は、図２１のアンド回路６１のシン
ボルを示す図であり、図２３は、図２２のアンド回路６
１における各入力パターンに対するアンド出力とナンド
出力のシュミレーション結果を示した図である。

【０１７５】図２３に示すように、アンド回路は、入力
されるａ、反転ａ、ｂ、反転ｂの各入力の組み合わせに
応じて、所定の論理積（ＡＮＤ）とその否定（ＮＡＮ
Ｄ）とが出力される。そして、アンド出力やナンド出力
でローレベルを出力する場合は、本実施形態のようにイ
ンバータ基本回路５２、５３を組み合わせることによっ
て出力レベルが補正されるので、図２３（ｃ）に示すよ
うに、確実にグラウンド電位（ＶGND ）と等価な電位を
出力することができる。

【０１７６】また、上記実施形態のアンド回路６１は、
図１に示すインバータ基本回路を採用しているため、直
流的なリーク電流が無くなり、消費電力を低減化するこ
とができる。

【０１７７】なお、上記アンド回路６１では、Ｐ型トラ
ンジスタを使って回路を構成しているが、このＰ型トラ
ンジスタの代わりにＮ型トランジスタを使って構成して
もよい。

【０１７８】図２４は、図２１に示すＰ型トランジスタ
からなるアンド回路の変形例を示す回路図である。

【０１７９】図２１に示したアンド回路６１は、インバ
ータ基本回路５２，５３と、その前段にＰ型トランジス
タＱ３１乃至Ｑ３４からなる論理回路５５とで構成され
ている。図２４のアンド回路３１０は、図２１のアンド
回路６２のインバータ基本回路５２，５３からなるイン
バータ回路の部分は同じであるが、その前段の論理回路
の接続関係が異なっている。

【０１８０】すなわち、図２１に示すトランジスタＱ３
１とＱ３２は、入力端部ａとグラウンドとの間にソース
とドレインが直列に接続され、トランジスタＱ３１とＱ
３２のゲート電極に反転入力信号￣ｂと入力信号ｂとが
印加されることにより、出力信号ａかローレベルのグラ
ウンド出力信号がインバータ回路に入力される。また、
トランジスタＱ３３とＱ３４は、反転入力端部￣ａと電
源との間にソースとドレインが直列に接続され、トラン
ジスタＱ３３とＱ３４のゲート電極に反転入力信号￣ｂ
と入力信号ｂとが印加されることにより、反転入力信号
￣ａかハイレベルの電源入力信号がインバータ回路に入
力される。

【０１８１】ところが、図２４に示した論理回路のトラ
ンジスタＱ３２の入力端は、常にローレベルである必要
はなく、トランジスタＱ３２がオン動作する場合にのみ
ローレベルが入力されるものであればよい。したがっ
て、図２４に示すように、トランジスタＱ３２の入力端
をグラウンドではなく、トランジスタＱ３２がオン動作
する際にローレベルとなる入力端部ｂに接続しても支障
がなく、図２１と全く同じ動作を行うことができる。

【０１８２】また、図２１の論理回路のトランジスタＱ
３４の入力端は、常にハイレベルである必要はなく、ト
ランジスタＱ３４がオン動作する場合にのみハイレベル
が入力されるものであればよい。したがって、図２４に
示すように、トランジスタＱ３４の入力端を電源ではな
く、トランジスタＱ３４がオン動作する際にハイレベル
となる反転入力端部￣ｂに接続しても支障がなく、図２
１と全く同じ動作を行うことができる。

【０１８３】図２５のアンド回路３２０は、図２１に示
すＰ型トランジスタからなるアンド回路の別の変形例を
示す回路図である。

【０１８４】図２５を図２４との間で比較した場合、イ
ンバータ回路の前段部分の論理回路の構成は、図２４と
同様であるが、図２５の回路構成は、インバータ回路の
Ｐ型トランジスタＱ２６の入力端に接続されていた電源
に代えて、トランジスタＱ２６がオン動作する際にハイ
レベルとなる論理回路からの入力端部に接続すればよ
い。また、インバータ回路のＰ型トランジスタＱ２９の
入力端に接続されていた電源に代えて、トランジスタＱ
２９がオン動作する際にハイレベルとなる論理回路から
の入力端部に接続すればよい。

【０１８５】図２６は、Ｎ型トランジスタで構成された
アンド回路３３０の回路図である。

【０１８６】図２６のアンド回路３３０は、インバータ
基本回路２２０，２３０からなるＮ型インバータ回路
と、その前段のトランジスタＱ３１乃至Ｑ３４からなる
論理回路とで構成されている。

【０１８７】インバータ基本回路２２０のトランジスタ
Ｑ１３の入力端は、通常ローレベルが入力されるように
グラウンドに接地されているが、上記と同様の理由によ
り、トランジスタＱ１３がオン動作するときのみローレ
ベルとなる論理回路からの入力端部に接続しても、動作
に変わりは無い。

【０１８８】また、図２６のアンド回路３３０の論理回
路では、上記のＰ型トランジスタで構成された図２１に
示す論理回路において、トランジスタＱ３２の入力端が
グラウンドに接地されている代わりに、トランジスタＱ
３２がオン動作する場合にローレベルが入力されるよ
う、入力端子ｂに接続し、トランジスタＱ３４の入力端
が電源に接続されている代わりに、トランジスタＱ３４
がオン動作する場合にハイレベルが入力されるよう反転
入力端子￣ｂに接続されている。

【０１８９】（オア回路）図２７は、Ｐ型トランジスタ
のみから構成される論理和とその否定論理を出力するＯ
Ｒ／ＮＯＲ回路を示し、図２８は、ＯＲ／ＮＯＲ回路の
シンボルを示す図である。

【０１９０】ＯＲ／ＮＯＲ回路６４は、論理回路５６、
インバータ基本回路５２および５３から構成されるが、
インバータ基本回路５２および５３の回路構成は、図１
６のラッチ回路５１のインバータ基本回路５２および５
３、および図２１のＡＮＤ／ＮＡＮＤ回路６１のインバ
ータ基本回路５２および５３と同じである。論理回路５
６は、４個のトランジスタＱ４１乃至Ｑ４４により信号
ａ、￣ａ、ｂ、￣ｂの論理和信号およびその反転信号を
出力するよう回路構成されている。この論理回路５６の
Ｐ型トランジスタＱ４３およびＱ４４の出力端がインバ
ータ基本回路５２のＰ型トランジスタＱ２５のソースと
インバータ基本回路５３のＰ型トランジスタＱ２９のゲ
ートに接続されており、また、論理回路５６のＰ型トラ
ンジスタＱ４１およびＱ４２の出力端がインバータ基本
回路５２のＰ型トランジスタＱ２６のゲートおよびイン
バータ基本回路５３のＰ型トランジスタＱ２８のソース
に接続されている。

【０１９１】このようなＯＲ／ＮＯＲ回路６４から出力
される出力波形は、低電位側をグラウンド電位とほぼ同
じ電位とすることができる。ＯＲ／ＮＯＲ回路６４を構
成するインバータ基本回路５２および５３は、この場合
にも、図６乃至図９のように変形することができる。

【０１９２】（イクスクルーシブオア回路）図２９は、
Ｐ型トランジスタのみから構成される排他的論理和とそ
の否定論理を出力するＥＸＯＲ／ＥＸＮＯＲ回路を示
し、図３０は、ＥＸＯＲ／ＥＸＮＯＲ回路のシンボルを
示す図である。

【０１９３】図２９に示すＥＸＯＲ／ＥＸＮＯＲ回路６
５は、図２１および図２７に図示されたインバータ基本
回路５２および５３を有する。このＥＸＯＲ／ＥＸＮＯ
Ｒ回路６５が前述のＡＮＤ／ＮＡＮＤ回路６１およびＯ
Ｒ／ＮＯＲ回路６４と相違する点は、論理回路５７につ
いてのみである。論理回路５７は、４個のＰ型トランジ
スタＱ４５乃至Ｑ４８を有しており、これら各Ｐ型トラ
ンジスタＱ４５乃至Ｑ４８は、ゲートに入力される信号
ａまたはその反転信号￣ａに制御される。いずれのＰ型
トランジスタＱ４５乃至Ｑ４８も、そのソースには、信
号ｂまたは￣ｂが入力されるが、ゲートに信号ａが入力
され、ソースに信号ｂが入力されるトランジスタＱ４８
のドレイン、およびゲートに反転信号￣ａが入力され、
ソースに反転信号￣ｂが入力されるトランジスタＱ４５
のドレインがインバータ基本回路５２におけるトランジ
スタ２５のソースとインバータ基本回路５３におけるＱ
２９のゲートに接続され、ゲートに信号ａが入力され、
ソースに反転信号￣ｂが入力されるトランジスタＱ４７
のドレイン、およびゲートに反転信号￣ａが入力され、
ソースに信号ｂが入力されるトランジスタＱ４６のドレ
インがインバータ基本回路５２におけるトランジスタＱ
２６のソースとインバータ基本回路５３におけるトラン
ジスタＱ２８のゲートに接続されて構成されている。

【０１９４】このようなＥＸＯＲ／ＥＸＮＯＲ回路６５
から出力される出力波形は、低電位側をグラウンド電位
ＶGND とほぼ同じ電位とすることができる。ＥＸＯＲ／
ＥＸＮＯＲ回路６５を構成するインバータ基本回路５２
および５３は、この場合にも、図６乃至図９のように変
形することができる。

【０１９５】（トライステート回路）図３１は、交流化
電圧を生成するトライステート回路７１の一構成例を示
す図である。このトライステート回路７１は、例えば、
液晶駆動装置などで液晶を駆動する際に、直流電圧を印
加したのでは液晶が劣化することから、交流化された駆
動電圧を生成する場合などに用いられる。

【０１９６】まず、構成を説明する。

【０１９７】図３１に示すように、８個のＰ型トランジ
スタＱ５１乃至Ｑ５８は、ａ、反転ａ（￣ａ）、ｂ、反
転ｂ（￣ｂ）の４つの入力信号に基づいて、所定の論理
を生成する論理部を構成している。このトライステート
回路７１は、ａ、ｂそれぞれに正論理・負論理を入力す
ることにより、３種類の電源電圧ＶH 、ＶC 、ＶL を切
換えて生成される交流化電圧が出力ｃから出力される
（但し、ＶH ＞ＶC ＞ＶL ）。ここでは、上記実施形態
のアンド回路と同様にパス・トランジスタ・ロジックの
手法を用いている。

【０１９８】そして、例えば、このトライステート回路
を液晶駆動装置に用いる場合は、上記入力信号のａが書
き込みデータの有り／無し、すなわち、液晶を駆動する
か／しないかを表し、ｂが液晶駆動電圧の正／負を表す
ように用いることができる。

【０１９９】次に、６個のＰ型トランジスタＱ５９乃至
Ｑ６４とコンデンサＣ３１およびＣ３２は、図１に示す
２個のインバータ基本回路７２、７３を構成しており、
実際に駆動電圧を出力するＰ型トランジスタＱ６５、Ｑ
６６を充分に駆動して適正な出力電圧を得るため、Ｐ型
トランジスタＱ５１乃至Ｑ５８で構成された論理部の出
力を補正する働きをしている。

【０２００】また、Ｐ型トランジスタＱ６５、Ｑ６６、
Ｑ６７は、電源電圧ＶH 、ＶL 、ＶC を切換えるスイッ
チングトランジスタである。

【０２０１】図３２は、図３１のトライステート回路７
１のシンボルを示す図であり、図３３は、図３２のトラ
イステート回路７１へ入力されるａ、ｂの２つの入力信
号とこれに基づいて生成される交流化された出力信号ｃ
のシュミレーション結果を示す図である。

【０２０２】次に、動作について説明する。

【０２０３】図３１に示すトライステート回路７１は、
ａとｂのそれぞれに正論理・負論理のいずれかを入力す
ることにより、ｃからＶH 、ＶC 、ＶL のいずれかが出
力される。実際には、図３３の（ａ），（ｂ）に示すよ
うに、入力ａ、ｂが変化することによって、同図（ｃ）
に示すような交流化信号を生成するものである。

【０２０４】まず、入力信号のａとｂが「０」の場合
は、Ｐ型トランジスタＱ６５、Ｑ６６がオフとなり、Ｐ
型トランジスタＱ６７がオンするため、ｃからＶｃが出
力される。また、入力信号のａが「０」で、ｂが「１」
の場合も上記と同様にｃからＶｃが出力される。これ
は、ａが「０」の場合は、論理部のＰ型トランジスタＱ
５１、Ｑ５３、Ｑ５５、Ｑ５７がオフとなるため、ｂの
入力信号に影響されることなくＰ型トランジスタＱ６７
をオンして、ｃからＶｃが出力されることによる。

【０２０５】また、入力信号のａが「１」の場合は、ス
イッチングトランジスタのＱ６７がオフし、論理部のＰ
型トランジスタＱ５２、Ｑ５４、Ｑ５６、Ｑ５８がオフ
するとともに、逆に、Ｐ型トランジスタＱ５１、Ｑ５
３、Ｑ５５、Ｑ５７がオンする。このため、ｂの入力信
号に基づいてｃからの出力電圧が変化する。

【０２０６】そこで、ｂが「０」の場合は、Ｑ６１とＱ
６３がオンとなり、ゲートにグラウンド電位ＶGND が供
給されてＰ型トランジスタＱ６６がオンしＱ６５がオフ
するため、ｃからＶL が出力される。

【０２０７】また、ｂが「１」の場合は、Ｑ６０とＱ６
４がオンとなり、ゲートにグラウンド電位ＶGND が供給
されてＰ型トランジスタＱ６５がオンしＱ６６がオフす
るため、ｃからＶH が出力される。

【０２０８】このように、本実施形態のトライステート
回路７１は、Ｐ型トランジスタとコンデンサだけで構成
できることから、構造が簡単となり、少ない工程数で製
造できるため、低コスト化が図れる。

【０２０９】また、上記実施形態のトライステート回路
７１は、図１と同じインバータ基本回路７２、７３を用
いて、Ｐ型トランジスタＱ５１乃至Ｑ５８で構成された
論理部の出力を補正するようにしたため、図３３（ｃ）
に示すように、出力電圧ｃ、特に、ローレベルの出力電
圧であるＶL が充分下がりきらないという問題が解決さ
れ、常に所定の電圧まで確実に下がった状態の電圧レベ
ルを出力することができるようになった。

【０２１０】次に、図３４は、図３１のトライステート
回路を変形した他の実施形態に係る構成図であり、図３
１と同一部または相当部には同じ符号が付してある。

【０２１１】そこで、例えば液晶駆動回路のトライステ
ート回路を構成する場合は、出力電源のＶH とＶL との
電圧関係がＶH ＞ＶL であると、ハイ（ＶH ）側のスイ
ッチングトランジスタであるＱ６５が充分にオン状態に
ならなくても、液晶駆動の実用上ではそれ程差し支えな
いが、むしろＱ６６が充分にオン状態とならずにロー
（ＶL ）側の出力電圧レベルが下がりきらないことの方
が問題となる。このような状況下では、ハイ側（ＶH ）
のスイッチングトランジスタのＱ６５のゲートに印加さ
れる電圧レベルを補正するために設けた図３１に示すイ
ンバータ基本回路７２を省略することが考えられる。図
３４は、上記の考えに基づいて構成したトライステート
回路８１である。

【０２１２】図３４のトライステート回路は、上記のよ
うに使用目的に応じて構成したため、図３１のトライス
テート回路７１と比べて、実用上の特性に影響を与える
ことがなく、さらに５個のＰ型トランジスタＱ５３、Ｑ
５４、Ｑ５９、Ｑ６０、Ｑ６１と、１個のコンデンサＣ
３１とを省略することが可能となり、回路構成が簡略化
されて、低コスト化することができる。

【０２１３】なお、上記トライステート回路７１、８１
では、Ｐ型トランジスタを使って回路構成しているが、
このＰ型トランジスタの代わりにＮ型トランジスタを使
って構成してもよい。

【０２１４】（液晶駆動回路）図３５は、本実施形態に
係る駆動回路一体型ＴＦＴ−ＬＣＤ９１の概略構成図で
ある。この駆動回路一体型ＴＦＴ−ＬＣＤ９１は、ＬＣ
Ｄ（Liquid Crystal Display）の表示領域において、ガ
ラス基板上の各画素毎にスイッチング素子となるＴＦＴ
（Thin Film Transistor）を形成するとともに、ドレイ
ンドライバ（データ線駆動回路）やゲートドライバ（走
査線駆動回路）からなる液晶駆動回路もガラス基板上に
一体形成したものである。

【０２１５】まず、構成を説明する。

【０２１６】図３５に示すように、駆動回路一体型ＴＦ
Ｔ−ＬＣＤ９１は、ガラス基板９２上の表示領域内の各
画素毎にＴＦＴを形成する液晶表示パネル（ＴＦＴ−Ｌ
ＣＤ）９３と、その液晶表示パネル９３の各ＴＦＴのゲ
ートに走査信号を印加して選択状態と非選択状態とを作
り出すゲートドライバ９４と、そのゲートドライバ９４
によって選択状態にしたＴＦＴに表示信号を印加して各
画素毎の液晶を駆動するドレインドライバ９５とで構成
されている。

【０２１７】上記した液晶表示パネル９３、ゲートドラ
イバ９４およびドレインドライバ９５は、ガラス基板９
２上に一体形成されている。

【０２１８】図３６は、図３５に示すドレインドライバ
９５をインバータ基本回路とＰ型トランジスタからなる
ラッチ回路、アンド回路、およびトライステート回路と
で構成した部分回路図であり、図３７は、図３６各部の
信号波形を示すタイミングチャートである。

【０２１９】図３６に示すドレインドライバ９５は、ラ
ッチ回路１０１、１０２、１０３……、アンド回路１１
１、１１２……、ラッチ回路１２１、１２２……、ラッ
チ回路１３１、１３２、……、トライステート回路１４
１、１４２……などで構成されている。

【０２２０】ラッチ回路１０１、１０２、１０３は、図
示しないコントローラから入力される水平クロック（Ｘ
ＳＣＬ）と、反転水平クロック（￣ＸＳＣＬ）とが制御
信号入力端部（Ｌ）と反転制御信号入力端部（￣Ｌ）と
に１つ置きに逆の位相で入力されて、制御信号入力端部
（Ｌ）に「１」が入ると入力信号をスルーで出力し、
「０」が入ると従前の入力信号をラッチする。

【０２２１】ラッチ回路１０１への入力信号は、水平同
期信号ＸＤと水平同期信号￣ＸＤが入力され、スルー状
態とラッチ状態に応じた出力信号が出力端部（Ｏ）と反
転出力端部（￣Ｏ）から出力され、アンド回路１１１と
次段のラッチ回路１０２の入力端部に入力される。

【０２２２】同様に、ラッチ回路１０２の出力信号は、
アンド回路１１１とアンド回路１１２および次段のラッ
チ回路１０３の入力端部に入力される。

【０２２３】そして、アンド回路１１１は、上記ラッチ
回路１０１の出力（ＯＵＴ）とラッチ回路１０２の反転
出力（￣ＯＵＴ）とを入力して、論理積とその否定とを
ラッチ回路１２１の制御信号入力端部（Ｌ）と反転制御
信号入力端部（￣Ｌ）とに入力する。アンド回路１１２
も同様に、ラッチ回路１０２の反転出力（￣ＯＵＴ）と
ラッチ回路１０３の出力（ＯＵＴ）とが入力されて、論
理積とその否定とがラッチ回路１２２の制御信号入力端
部（Ｌ）と反転制御信号入力端部（￣Ｌ）に入力され
る。

【０２２４】ラッチ回路１２１とラッチ回路１２２は、
上記したアンド回路１１１と１１２からの出力信号のタ
イミングに応じて、図示しないデータ変換回路から入力
される各画素毎のデータをラッチし、そのラッチしたデ
ータをそれぞれ次段のラッチ回路１３１と１３２に出力
する。

【０２２５】ラッチ回路１３１と１３２は、クロックＯ
Ｐのタイミングで入力された各画素毎のデータをラッチ
して、その出力をそれぞれのトライステート回路１４１
と１４２に出力する。

【０２２６】トライステート回路１４１と１４２は、上
記したラッチ回路１３１と１３２からの入力信号と、交
流化信号ＷＦとの組み合わせによって、ＶH 、ＶC 、Ｖ
L からなる３種類の電源電圧を適宜選択することによ
り、交流化された表示信号が生成される。トライステー
ト回路１４１から出力される交流化された表示信号は、
ドレインラインのＤ１に出力され、トライステート回路
１４２から出力される交流化された表示信号は、ドレイ
ンラインのＤ２に出力される。

【０２２７】なお、図３６は、２ライン分のドレインラ
インに供給するドレインドライバ９５の一部の構成を説
明したにすぎず、実際には上記各回路が水平走査方向に
画素数に応じて連なって配置されている。これにより、
各ドレインラインには、その位置に応じた表示信号を供
給することができる。

【０２２８】上記したように、ラッチ回路、アンド回路
およびトライステート回路で構成されたドレインドライ
バ９５は、インバータ基本回路とＰ型トランジスタだけ
で構成することが可能であるため、相補型トランジスタ
で構成した場合と比べると、トランジスタ構造が簡単
で、製造工程数が少なくなる上、画素のＴＦＴトランジ
スタにＰ型トランジスタを採用するならば、ガラス基板
の同一平面上に駆動回路一体型ＴＦＴ−ＬＣＤを同時に
作成することができ、低コスト化が図れるという利点が
ある。

【０２２９】また、本実施形態のドレインドライバ９５
は、相補型の場合と同様に直流のリーク電流が少なく、
低消費電力性を有し、適正な出力レベル、特に、ローレ
ベルの出力を充分低く抑えることができるという利点が
ある。

【０２３０】図３８は、図３５のゲートドライバ９４の
詳細ブロック図である。ゲートドライバ９４は、ラッチ
回路１５１、１５２…、ＮＯＲ回路１６１、１６２…、
インバータ回路１７１、１７２…、インバータ回路１８
１、１８２…、インバータ回路１９１、１９２…から構
成される。

【０２３１】図示しないコントローラからの垂直クロッ
クＹＳＣＬは、縦列接続された各ラッチ回路１５１、１
５２…の制御端子Ｌおよび反転制御端子￣Ｌに交互に入
力され、図示しないコントローラからの反転垂直クロッ
ク￣ＹＳＣＬは、縦列接続された各ラッチ回路１５１、
１５２…の反転制御端子￣Ｌおよび制御端子Ｌに交互
に、換言すれば、垂直クロックＹＳＣＬが接続されてい
ない方の制御端子Ｌまたは反転制御端子￣Ｌに接続され
る。各ラッチ回路１５１、１５２…では、制御端子Ｌに
「１」が入力されると入力信号をスルーで出力し、
「０」が入力されると前回の入力信号をラッチする。

【０２３２】各ラッチ回路１５１の入力端子Ｉには、垂
直同期信号ＹＤが供給され、この垂直同期信号ＹＤは垂
直クロックＹＳＣＬおよび反転垂直クロック￣ＹＳＣＬ
に同期して各ラッチ回路１５１、１５２…の出力端Ｏか
ら次段のラッチ回路１５２、１５３…に順次出力される
とともに、反転出力端￣Ｏから対応する各ＮＯＲ回路１
６１、１６２…の一方の入力端子、および前段のＮＯＲ
回路１６１、１６２…の他方の入力端子に出力される。
そして、各ＮＯＲ回路１６１、１６２…からは対応する
インバータ回路１７１、１７２…に出力され、さらに対
応するインバータ回路１８１、１８２…およびインバー
タ回路１９１、１９２を通過して電流を増大した上、各
ゲート線にゲート信号Ｇ１、Ｇ２…に出力される。

【０２３３】図３９は、上記垂直クロックＹＳＣＬ、反
転垂直クロック￣ＹＳＣＬ、垂直同期信号ＹＤおよびゲ
ート信号Ｇ１、Ｇ２…のタイミングを示す図である。

【０２３４】上記したように、ラッチ回路、ＮＯＲ回路
およびインバータ回路で構成されたゲートドライバ９４
は、ドレインドライバ９５の場合と同様に、本発明のイ
ンバータ基本回路を用いることによりＰ型トランジスタ
だけで構成することができるため、相補型トランジスタ
で構成した場合と比べると、トランジスタ構造が簡単に
なり、製造工程数を少なくすることができる。特に、画
素のＴＦＴトランジスタにＰ型トランジスタを採用すれ
ば、ガラス基板の同一平面上に駆動回路一体型ＴＦＴ−
ＬＣＤを作成することができるため、低コスト化が図れ
る。

【０２３５】また、本実施形態のゲートドライバ９４
は、相補型と同様の低消費電力性と、適正な出力レベ
ル、特に、ローレベルの出力を充分低く抑えることがで
きるという利点がある。

【０２３６】

【発明の効果】請求項１記載の半導体装置によれば、非
反転信号供給手段と反転信号供給手段からそれぞれ入力
される信号に応じて、適正な高電位あるいは低電位の出
力信号が出力されるため、この半導体装置を使って回路
を構成しても誤動作を防止することができる。また、第
１のトランジスタと第２のトランジスタは、一導電型で
構成されているため、製造工程数が少なくなるととも
に、高集積化が可能となり、低コスト化と高密度化が達
成できる。さらに、第１のトランジスタと第２のトラン
ジスタは、非反転信号供給手段と反転信号供給手段とに
よって交互にスイッチングさせるため、リーク電流が小
さくなる。

【０２３７】請求項２記載の半導体装置によれば、一導
電型からなる第１または第２のトランジスタは、その出
力電位がしきい値分だけ鈍るという特性があるため、第
３のトランジスタと容量手段とにより、適正な出力電位
を補償する。

【０２３８】請求項３乃至請求項６に記載の半導体装置
によれば、第１、第２および第３のトランジスタがＰ型
である場合に、第１のトランジスタの入力端、第２のト
ランジスタの入力端、あるいは、第３のトランジスタの
ゲートを反転信号供給手段に接続するようにしたので、
上記の入力端やゲートは、常に高電位や低電位を入力す
る必要がなく、所定のタイミングで高電位や低電位が入
力されればよいため、上記反転信号供給手段に接続する
ことによって、配線を簡素化することができ、消費電力
を低減することができる。

【０２３９】請求項７乃至請求項１０に記載の半導体装
置によれば、第１、第２および第３のトランジスタがＮ
型である場合、第１のトランジスタの入力端、第２のト
ランジスタの入力端、あるいは、第３のトランジスタの
ゲートを非反転信号供給手段に接続するようにしたの
で、上記の入力端やゲートは、常に高電位や低電位を入
力する必要がなく、所定のタイミングで高電位や低電位
が入力されればよいため、上記非反転信号供給手段に接
続することによって、配線を簡素化することができると
ともに、消費電力を低減することができる。

【０２４０】請求項１１記載の半導体装置によれば、非
反転信号供給手段と反転信号供給手段からそれぞれ入力
される信号に応じて、第１および第２の出力電圧補償回
路により出力手段および反転出力手段から適正な高電位
あるいは低電位の出力信号を出力することができるの
で、この半導体装置を使って回路を構成しても誤動作を
防止することができる。また、第１乃至第４のトランジ
スタは、同一導電型で構成されているので、製造工程数
が少なくなるとともに、高集積化が可能となり、低コス
ト化と高密度化が達成できる。さらに、第１および第２
のトランジスタと第３および第４のトランジスタは、非
反転信号供給手段と反転信号供給手段とによって、それ
ぞれ交互にスイッチングさせるので、リーク電流が小さ
くなる。

【０２４１】請求項１２記載の半導体装置によれば、一
導電型からなる第１乃至第４のトランジスタは、その出
力電位がしきい値分だけ鈍るという特性があるため、第
５および第６のトランジスタと第１および第２の容量手
段とにより、適正な出力電位を補償することができる。

【０２４２】請求項１３乃至請求項１７に記載の半導体
装置によれば、第１乃至第６のトランジスタがＰ型であ
る場合、第１および第２のトランジスタの入力端を反転
信号供給手段に接続するとともに、第３および第４のト
ランジスタの入力端を非反転信号供給手段に接続するよ
うにしたので、上記の各入力端は、常に高電位や低電位
を入力する必要がなく、所定のタイミングで高電位や低
電位が入力されればよいため、上記反転信号供給手段や
非反転信号供給手段に接続することによって、配線を簡
素化することができ、消費電力を低減することができ
る。

【０２４３】請求項１８記載の半導体装置によれば、非
反転信号供給手段と反転信号供給手段からそれぞれ入力
される信号に応じて、第１および第２の出力電圧補償回
路により出力手段および反転出力手段から適正な高電位
あるいは低電位の出力信号を出力することができるの
で、この半導体装置を使って回路を構成しても誤動作を
防止することができる。また、第１乃至第４のトランジ
スタは、同一導電型で構成されているので、製造工程数
が少なくなるとともに、高集積化が可能となり、低コス
ト化と高密度化を達成することができる。さらに、第１
および第２のトランジスタと第３および第４のトランジ
スタは、非反転信号供給手段と反転信号供給手段とによ
って、それぞれ交互にスイッチングさせるので、リーク
電流を小さくすることができる。

【０２４４】請求項１９記載の半導体装置によれば、同
一導電型からなる第１乃至第４のトランジスタは、その
出力電位がしきい値分だけ鈍るという特性があるので、
第５および第６のトランジスタと第１および第２の容量
手段とにより、適正な出力電位を補償する。

【０２４５】請求項２０乃至請求項２４に記載の半導体
装置によれば、第１乃至第６のトランジスタがＮ型であ
る場合、第１および第２のトランジスタの入力端を非反
転信号供給手段に接続するとともに、第３および第４の
トランジスタの入力端を反転信号供給手段に接続するよ
うにしたので、上記の各入力端は、常に高電位や低電位
を入力する必要がなく、所定のタイミングで高電位や低
電位が入力されればよいため、上記反転信号供給手段や
非反転信号供給手段に接続することによって、配線を簡
素化することができ、消費電力を低減することができ
る。

【０２４６】請求項２５記載の半導体装置によれば、同
一導電型のトランジスタで構成したことにより、製造工
程数が減少して、低コスト化できるとともに、高密度で
実装できる上、適正な出力電位が得られるラッチ回路と
することができる。

【０２４７】請求項２６乃至請求項２９に記載の半導体
装置によれば、請求項１１または請求項１８記載の半導
体装置において、同一導電型の複数のトランジスタによ
り、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＥＸＯＲ、ＥＸ
ＮＯＲ等の論理回路を備えるようにしたので、同一導電
型のトランジスタで構成したことにより、製造工程数が
減少して、低コスト化できるとともに、高密度で実装で
きる上、適正な出力電位が得られる論理回路とすること
ができる。

【０２４８】請求項３０記載の半導体装置によれば、半
導体装置の出力手段や反転出力手段からの出力電位を用
いて、さらに、第５のトランジスタをスイッチングさせ
ることにより、例えば、トライステート回路等に適用す
ることができる。

【０２４９】請求項３１記載の表示駆動装置によれば、
本発明の半導体装置を含むラッチ回路を使って表示駆動
装置を構成したので、適正な出力電位によって、確実か
つ正確な表示駆動を行うことができる。

【０２５０】請求項３２記載の表示駆動装置によれば、
本発明の半導体装置を含むインバータ回路を使って表示
駆動装置を構成したので、適正な出力電位によって、確
実かつ正確な表示駆動を行うことができる。

【図面の簡単な説明】

【図１】本発明の半導体装置のインバータ基本回路構成
を示す図。

【図２】図１のインバータ基本回路を２個組み合わせて
正論理・負論理の両方の否定を出力するインバータ回路
の構成を示す図。

【図３】図２のインバータ回路のシンボルを示す図。

【図４】図３に示すインバータ回路のシンボルを３個連
続して接続した状態を示す図。

【図５】図４の３個のインバータ回路を直列に接続して
動作させた時の信号波形のシュミレーションを結果を示
す図。

【図６】図２のインバータ回路を変形した回路構成例を
示す図。

【図７】図２のインバータ回路を変形した回路構成例を
示す図。

【図８】図２のインバータ回路を変形した回路構成例を
示す図。

【図９】図２のインバータ回路を変形した回路構成例を
示す図。

【図１０】図２に示すＰ型トランジスタのインバータ回
路をＮ型トランジスタで構成した場合の回路図。

【図１１】図２のインバータ回路とパスロジック回路と
を接続した回路を示す図。

【図１２】図１１のインバータ回路の入力信号と出力信
号の波形を示す図。

【図１３】図１０のインバータ回路を変形した回路構成
例を示す図。

【図１４】図１０のインバータ回路を変形した回路構成
例を示す図。

【図１５】図１０のインバータ回路を変形した回路構成
例を示す図。

【図１６】図１の基本回路を組み合わせてデータを一時
的に保持するラッチ回路の構成図。

【図１７】図１６に示すラッチ回路のシンボルを示す
図。

【図１８】ラッチ回路を動作させた時の入出力信号のシ
ュミレーション結果を示す図。

【図１９】Ｐ型トランジスタを使った図１６のラッチ回
路のインバータ回路を図記号に置換した回路図。

【図２０】Ｎ型トランジスタを使ってラッチ回路を構成
してインバータ回路を図記号に置換した回路図。

【図２１】図１の基本回路とＰ型トランジスタとを組み
合わせて論理積とその否定を生成するアンド回路の構成
図。

【図２２】図２１のアンド回路のシンボルを示す図。

【図２３】図２２のアンド回路における各入力パターン
に対するアンド出力とナンド出力のシュミレーション結
果を示す図。

【図２４】図２１に示すＰ型トランジスタからなるアン
ド回路の変形例を示す回路図。

【図２５】図２１に示すＰ型トランジスタからなるアン
ド回路の別の変形例を示す回路図。

【図２６】Ｎ型トランジスタで構成されたアンド回路の
回路図。

【図２７】Ｎ型トランジスタで構成されたＯＲ・ＮＯＲ
回路の回路図

【図２８】図２７のＯＲ・ＮＯＲ回路のシンボルを示す
図。

【図２９】Ｎ型トランジスタで構成されたＥＸＯＲ・Ｅ
ＸＮＯＲ回路の回路図。

【図３０】図２９のＥＸＯＲ・ＥＸＮＯＲ回路のシンボ
ルを示す図。

【図３１】交流化電圧を生成するトライステート回路の
一構成例を示す図。

【図３２】図３１のトライステート回路のシンボルを示
す図。

【図３３】図３２のトライステート回路へ入力される
ａ、ｂの２つの入力信号とこれに基づいて生成される交
流化電圧出力ｃのシュミレーション結果を示す図

【図３４】図３１のトライステート回路を変形した他の
実施形態に係る構成図。

【図３５】本実施形態に係る駆動回路一体型ＴＦＴ−Ｌ
ＣＤの概略構成図。

【図３６】図３５に示すドレインドライバを基本回路と
Ｐ型トランジスタからなるラッチ回路と、アンド回路
と、トライステート回路とで構成した部分回路図。

【図３７】図１８各部の信号波形を示すタイミングチャ
ート。

【図３８】図３５に示すゲートドライバを基本回路とＰ
型トランジスタからなるラッチ回路と、アンド回路と、
インバータ回路とで構成した部分回路図。

【図３９】図３７各部の信号波形を示すタイミングチャ
ート。

【図４０】相補型インバータ回路の構成を示す図。

【図４１】ＰＭＯＳを２個使って構成した無比率形イン
バ−タの基本回路を組み合わせて構成した無比率形イン
バータ回路を示す図。

【図４２】図４１の動作時における各部の信号波形を示
す図。

【符号の説明】 １１ 半導体装置 １２，１３，１４ Ｐ型トランジスタ １５ コンデンサ ２１，３１，４１ インバータ回路 ２２，２３ インバータ基本回路 ５１ ラッチ回路 ５２，５３ インバータ基本回路 ５５，５６，５７ 論理回路 ６１ ラッチ回路 ６２ アンド回路 ６４ ＯＲ・ＮＯＲ回路 ６５ ＥＸＯＲ・ＥＸＮＯＲ回路 ７１，８１ トライステート回路 ７２，７３ インバータ基本回路 ９１ 駆動回路一体型ＴＦＴ−Ｌ
ＣＤ ９２ ガラス基板 ９３ 液晶表示パネル ９４ ゲートドライバ ９５ ドレインドライバ １０１，１０２，１０３ ラッチ回路 １１１，１１２ アンド回路 １２１，１２２ ラッチ回路 １３１，１３２ ラッチ回路 １４１，１４２ トライステート回路 １５１，１５２，１５３ ラッチ回路 １６１，１６２ ＮＯＲ回路 １７１，１７２ インバータ回路 １８１，１８２ インバータ回路 １９１，１９２ インバータ回路 ２１０ インバータ回路 ２２０，２３０ インバータ基本回路 ３１０，３２０，３３０ アンド回路

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

【図４】

【図５】

【図１７】

【図２２】

【図２８】

【図３２】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図３０】

【図４０】

【図１２】

【図１３】

【図１４】

【図１５】

【図１８】

【図１９】

【図１６】

【図２０】

【図２１】

【図２３】

【図２５】

【図２４】

【図２６】

【図２７】

【図２９】

【図３３】

【図４１】

【図３１】

【図３４】

【図３５】

【図３８】

【図３６】

【図３７】

【図３９】

【図４２】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 3/356 Ｈ０４Ｎ 5/66 １０２Ｂ 17/14 Ｈ０１Ｌ 29/78 ６１２Ｂ 19/0175 Ｈ０３Ｋ 3/356 Ｚ Ｈ０４Ｎ 5/66 １０２ 19/00 １０１Ａ

Claims (32)

【特許請求の範囲】
1. 【請求項１】入力端に高電位が入力される、一導電型の
   第１のトランジスタと、 入力端に低電位が入力される、前記第１のトランジスタ
   と同一導電型の第２のトランジスタと、 前記第１および第２のトランジスタの出力端に接続され
   た出力手段と、 前記第１のトランジスタのゲートに接続された非反転信
   号供給手段と、 前記第２のトランジスタのゲートに接続された反転信号
   供給手段と、 前記第１および第２のトランジスタの出力端と前記反転
   信号供給手段との間、または前記第１および第２のトラ
   ンジスタの出力端と前記非反転信号供給手段との間のい
   ずれかに接続された出力電圧補償回路と、 を具備してなり、前記出力電圧補償回路により前記出力
   手段から出力される低電位の上昇または高電位の低下を
   抑制することを特徴とする半導体装置。
2. 【請求項２】請求項１記載の発明において、前記出力電
   圧補償回路は、 前記反転信号供給手段または非反転信号供給手段に入力
   端が接続された前記第１および第２のトランジスタと同
   一導電型の第３のトランジスタと、 この第３のトランジスタの出力端と前記第１および第２
   のトランジスタの出力端に接続された容量手段と、 を含むことを特徴とする半導体装置。
3. 【請求項３】請求項１または請求項２記載の発明におい
   て、前記第１および第２のトランジスタはＰ型であるこ
   とを特徴とする半導体装置。
4. 【請求項４】請求項３記載の発明において、前記第１の
   トランジスタの入力端は、前記反転信号供給手段に接続
   されていることを特徴とする半導体装置。
5. 【請求項５】請求項３記載の発明において、前記第２の
   トランジスタの入力端は、前記反転信号供給手段に接続
   されていることを特徴とする半導体装置。
6. 【請求項６】請求項３記載の発明において、前記第３の
   トランジスタのゲートは、前記反転信号供給手段に接続
   されていることを特徴とする半導体装置。
7. 【請求項７】請求項１または請求項２記載の発明におい
   て、前記第１および第２のトランジスタはＮ型であるこ
   とを特徴とする半導体装置。
8. 【請求項８】請求項７記載の発明において、前記第１の
   トランジスタの入力端は、前記非反転信号供給手段に接
   続されていることを特徴とする半導体装置。
9. 【請求項９】請求項７記載の発明において、前記第２の
   トランジスタの入力端は、前記非反転信号供給手段に接
   続されていることを特徴とする半導体装置。
10. 【請求項１０】請求項７記載の発明において、前記第３
    のトランジスタのゲートは、前記非反転信号供給手段に
    接続されていることを特徴とする半導体装置。
11. 【請求項１１】入力端に高電位が入力される、一導電型
    の第１および第３のトランジスタと、 入力端に低電位が入力される、前記第１および第３のト
    ランジスタと同一導電型の第２および第４のトランジス
    タと、 前記第１および第２のトランジスタの出力端に接続され
    た出力手段と、 前記第３および第４のトランジスタの出力端に接続さ
    れ、前記出力手段とは逆極性の信号を出力する反転出力
    手段と、 前記第１および前記第４のトランジスタのゲートに接続
    された非反転信号供給手段と、 前記第２および第３のトランジスタのゲートに接続され
    た反転信号供給手段と、 前記第１および第２のトランジスタの出力端と前記反転
    信号供給手段との間に接続された第１の出力電圧補償回
    路と、 前記第３および第４のトランジスタの出力端と前記非反
    転信号供給手段との間に接続された第２の出力電圧補償
    回路と、 を備えたことを特徴とする半導体装置。
12. 【請求項１２】請求項１１記載の発明において、 前記第１の出力電圧補償回路は、 前記反転信号供給手段に入力端が接続された、前記第１
    乃至第４のトランジスタと同一導電型の第５のトランジ
    スタと、 この第５のトランジスタの出力端と前記第１および第２
    のトランジスタの出力端に接続された第１の容量手段と
    を含み、 前記第２の出力電圧補償回路は、 前記非反転信号供給手段に入力端が接続された、前記第
    １乃至第４のトランジスタと同一導電型の第６のトラン
    ジスタと、 この第６のトランジスタの出力端と前記第３および第４
    のトランジスタの出力端に接続された第２の容量手段と
    を含むことを特徴とする半導体装置。
13. 【請求項１３】請求項１１または請求項１２記載の発明
    において、前記第１乃至第４のトランジスタはＰ型であ
    ることを特徴とする半導体装置。
14. 【請求項１４】請求項１３記載の発明において、前記第
    ２のトランジスタの入力端は前記反転信号供給手段に接
    続されていることを特徴とする半導体装置。
15. 【請求項１５】請求項１３記載の発明において、前記第
    １のトランジスタの入力端は前記反転信号供給手段に接
    続されていることを特徴とする半導体装置。
16. 【請求項１６】請求項１３記載の発明において、前記第
    ４のトランジスタの入力端は前記非反転信号供給手段に
    接続されていることを特徴とする半導体装置。
17. 【請求項１７】請求項１３記載の発明において、前記第
    ３のトランジスタの入力端は前記非反転信号供給手段に
    接続されていることを特徴とする半導体装置。
18. 【請求項１８】入力端に高電位が入力される、一導電型
    の第１および第３のトランジスタと、 入力端に低電位が入力される、前記第１および第３のト
    ランジスタと同一導電型の第２および第４のトランジス
    タと、 前記第１および第２のトランジスタの出力端に接続され
    た反転出力手段と、 前記第３および第４のトランジスタの出力端に接続さ
    れ、前記反転出力手段とは逆極性の信号を出力する出力
    手段と、 前記第１および第４のトランジスタのゲートに接続され
    た非反転信号供給手段と、 前記第２および第３のトランジスタのゲートに接続され
    た反転信号供給手段と、 前記第１および第２のトランジスタの出力端と前記非反
    転信号供給手段との間に接続された第１の出力電圧補償
    回路と、 前記第３および第４のトランジスタの出力端と前記反転
    信号供給手段との間に接続された第２の出力電圧補償回
    路と、 を備えたことを特徴とする半導体装置。
19. 【請求項１９】請求項１８記載の発明において、 前記第１の出力電圧補償回路は、 前記非反転信号供給手段に入力端が接続された、前記第
    １乃至第４のトランジスタと同一導電型の第５のトラン
    ジスタと、 この第５のトランジスタの出力端と前記第１および第２
    のトランジスタの出力端に接続された第１の容量手段を
    含み、 前記第２の出力電圧補償回路は、 前記反転信号供給手段に入力端が接続された、前記第１
    乃至第４のトランジスタと同一導電型の第６のトランジ
    スタと、 この第６のトランジスタの出力端と前記第３および第４
    のトランジスタの出力端に接続された第２の容量手段を
    含むことを特徴とする半導体装置。
20. 【請求項２０】請求項１８または請求項１９記載の発明
    において、前記第１乃至第４のトランジスタはＮ型であ
    ることを特徴とする半導体装置。
21. 【請求項２１】請求項２０記載の発明において、前記第
    １のトランジスタの入力端は前記非反転信号供給手段に
    接続されていることを特徴とする半導体装置。
22. 【請求項２２】請求項２０記載の発明において、前記第
    ３のトランジスタの入力端は前記反転信号供給手段に接
    続されていることを特徴とする半導体装置。
23. 【請求項２３】請求項２０記載の発明において、前記第
    ２のトランジスタの入力端は前記非反転信号供給手段に
    接続されていることを特徴とする半導体装置。
24. 【請求項２４】請求項２０記載の発明において、前記第
    ４のトランジスタの入力端は前記反転信号供給手段に接
    続されていることを特徴とする半導体装置。
25. 【請求項２５】請求項１１または請求項１８記載の発明
    において、 前記非反転入力手段と前記出力手段との間に接続され
    た、前記第１乃至第４のトランジスタと同一導電型の第
    ７のトランジスタと、 前記反転入力手段と前記反転出力手段との間に接続され
    た、前記第１乃至第４のトランジスタと同一導電型の第
    ８のトランジスタと、 を備えたことを特徴とする半導体装置。
26. 【請求項２６】請求項１１または請求項１８記載の発明
    において、前記半導体装置は、 前記第１乃至第４のトランジスタと同一導電型の複数の
    トランジスタで構成された論理回路を備えたことを特徴
    とする半導体装置。
27. 【請求項２７】請求項２６記載の発明において、前記論
    理回路はＡＮＤまたはＮＡＮＤ回路を含むことを特徴と
    する半導体装置。
28. 【請求項２８】請求項２６記載の発明において、前記論
    理回路はＯＲまたはＮＯＲ回路を含むことを特徴とする
    半導体装置。
29. 【請求項２９】請求項２６記載の発明において、前記論
    理回路はＥＸＯＲまたはＥＸＮＯＲ回路を含むことを特
    徴とする半導体装置。
30. 【請求項３０】請求項１１または請求項１８記載の発明
    において、前記半導体装置は、 前記第１乃至第４のトランジスタと同一導電型の第９の
    トランジスタを有し、前記出力手段または前記反転出力
    手段の少なくとも一方は、前記第９のトランジスタのゲ
    ートに接続されていることを特徴とする半導体装置。
31. 【請求項３１】絶縁基板上に形成された複数のラッチ回
    路を含む表示駆動装置であって、 前記各ラッチ回路は、 入力端に高電位が入力される、一導電型の第１のトラン
    ジスタと、 入力端に低電位が入力される、前記第１のトランジスタ
    と同一導電型の第２のトランジスタと、 前記第１および第２のトランジスタの出力端に接続され
    た出力手段と、 前記第１のトランジスタのゲートに接続された非反転信
    号供給手段と、 前記第２のトランジスタのゲートに接続された反転信号
    供給手段と、 前記第１および第２のトランジスタの出力端と前記反転
    信号供給手段との間、または前記第１および第２のトラ
    ンジスタの出力端と前記非反転信号供給手段との間のい
    ずれかに接続された出力電圧補償回路とを具備してな
    り、 前記出力電圧補償回路は、前記反転信号供給手段または
    非反転信号供給手段に入力端が接続された前記第１およ
    び第２のトランジスタと同一導電型の第３のトランジス
    タと、この第３のトランジスタの出力端と前記第１およ
    び第２のトランジスタの出力端に接続された容量手段と
    を含むことを特徴とする表示駆動装置。
32. 【請求項３２】絶縁基板上に形成されたそれぞれが縦続
    された複数のインバータ回路を含む表示駆動装置であっ
    て、 前記各インバータ回路は、 入力端に高電位が入力される、一導電型の第１のトラン
    ジスタと、 入力端に低電位が入力される、前記第１のトランジスタ
    と同一導電型の第２のトランジスタと、 前記第１および第２のトランジスタの出力端に接続され
    た出力手段と、 前記第１のトランジスタのゲートに接続された非反転信
    号供給手段と、 前記第２のトランジスタのゲートに接続された反転信号
    供給手段と、 前記第１および第２のトランジスタの出力端と前記反転
    信号供給手段との間、または前記第１および第２のトラ
    ンジスタの出力端と前記非反転信号供給手段との間のい
    ずれかに接続された出力電圧補償回路とを具備してな
    り、 前記出力電圧補償回路は、前記反転信号供給手段または
    非反転信号供給手段に入力端が接続された前記第１およ
    び第２のトランジスタと同一導電型の第３のトランジス
    タと、この第３のトランジスタの出力端と前記第１およ
    び第２のトランジスタの出力端に接続された容量手段と
    を含むことを特徴とする表示駆動装置。