KR0181641B1 - 다치 전압 출력 회로 및 액정 구동 회로 - Google Patents

Abstract

본 발명은, 입력되는 신호에 따라 복수의 전압으로부터 하나의 전압을 선택적으로 출력하는 다치 전압 출력 회로 및 선택된 전압을 인가함으로써 액정 표시 판넬에 표시를 수행하는 액정 구동 회로에 관한 것이다.

본 발명의 목적은, 고내압 회로로서 형성되는 트랜지스터의 수를 적게 함으로써 반도체 칩의 면적을 작게 할 수 있는 다치 전압 출력 회로 및 액정 구동 회로를 제공하는데 있다.

신호 전극 구동 회로(11)는, 각 스위칭 제어 회로(12,13)로 입력되는 반전 교류 신호(FRR)를 데이타 신호(DA)를 기초로 출력 버퍼(14)에 포함되는 트랜지스터(41∼44)로 선택적으로 입력하여 트랜지스터(4l∼44)중 어느 하나의 트랜지스터를 도통시켜 각 트랜지스터(41∼44)에 각각 대응되어 있는 전압을 출력 단자(15)로부터 출력한다.

Description

다치 전압 출력 회로 및 액정 구동 회로(Multiple Value Voltage Output Circuit and Liquid Crystal Display Driving Circuit)

본 발명은, 입력되는 신호에 따라 복수의 전압으로부터 하나의 전압을 선택적으로 출력하는 다치 전압 출력 회로 및 선택된 전압을 인가함으로써 액정 표시 판넬에 표시를 행하는 액정 구동 회로에 관한 것이다.

액정을 구동하여 표시를 행할 때에는, 액정 재료에 대하여 인가하는 전압으로서 임계치 전압을 사이에 두고 온 레벨, 오프 레벨의 전압을 정한다. 액정 표시 판넬 등에서는, 교류 구동이나, 소위 듀티(duty) 구동을 행하기 때문에 다치 전압을 선택적으로 출력하는 구동 회로가 필요하다.

제19도는 전형적인 종래예에 따른 구동 회로(101)의 회로 구성도이고, 제20도은 구동 회로(101)를 트랜지스터 레벨로 기술한 보다 상세한 회로 구성도이다. 구동 회로(101)는, 제어 회로(102)와 출력 버퍼(103) 및 출력 단자(104)를 포함하여 구성된다 제어회로(102)는, 두개의 NAND 게이트(106,107)와 두개의 NOR 게이트(108,109)를 포함하여 구성된다.

출력 버퍼(103)는, P채널형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor : 이하, [P형 FET] 혹은 [P채널 트랜지스터]라고 하는 경우도 있다)인 트랜지스터(110,111)와 N채널형 MOSFET(이하, [N형 FET] 혹은 [N채널 트랜지스터]라고 하는 경우도 있다. )인 트랜지스터(112,113)를 포함하여 구성된다. 또한, 이하 FET를 단순히 (트랜지스터)라고 하는 경우도 있다.

구동 회로(101)의 제어 회로(102)에는, 데이타 신호(DA)와, 교류화 신호(FR) 및, 반전 데이타 신호(DAR)가 입력된다. 데이타 신호(DA)는 출력 단자(104)로부터 출력되는 전압을 규정하는 신호이다. 데이타 신호(DA)의 신호 레벨을 반전시킨 신호가 반전 데이타 신호(DAR)로 된다. 또한, 교류화 신호(FR)는, 출력 단자(104)로부터 출력되는 전압을 미리 정한 기간마다 반전시키기 위한 신호이다. 제어 회로(102)로 입력되는 각 신호는, 도시하지 않은 레벨 시프터에 의해, 상기 각 신호의 레벨이 하이 레벨일 때는 후술하는 전압(VO) 이상으로 정해지는 전압(VEE)으로 시프트되고, 로우 레벨일 때는 접지 전압 혹은 전압(VEE) 미만의 미리 정한 기준 전압으로 시프트된다.

제어회로(102)에 있어서, NAND 게이트(106)의 한쪽 입력에는 데이타 신호(DA)가 입력되고, 다른 쪽 입력에는 교류화 신호(FR)가 입력된다. NAND 게이트(106)의 출력(Pl)은 트랜지스터(110)의 게이트(G)에 접속된다. NOR 게이트(108)의 한쪽 입력에는 반전 데이타 신호(DAR)가 입력되고, 다른 쪽 입력에는 교류화 신호(FR)가 입력된다. NOR 게이트(108)의 출력(P2)은 트랜지스터(113)의 게이트(G)에 접속된다.

또한, NAND 게이트(107)의 한쪽 입력에는 반전 데이타 신호(DAR)가 입력되고, NOR 게이트(109) 한쪽 입력에는 데이타 신호(DA)가 입력된다. NAND 게이트(107) 및 NOR 게이트(109)의 다른 쪽 입력에는 교류화 신호(FR)가 입력된다.

NAND 게이트(107)의 출력(P3)은 트랜지스터(111)의 게이트(G)로 입력되고, NOR게이트(109)의 출력(P4)은 트랜지스터(112)의 게이트(G)로 입력된다.

출력 버퍼(103)에 있어서, 트랜지스터(110)의 소오스(S)에는 전압(VO)이 공급되고 있고, 게이트(G)로 인가되는 출력(Pl)이 로우 레벨이면 전압(VO)이 출력 단자(104)를 매개로 출력 단자(104)로 접속되는, 예를 들면 액정 표시 판넬의 전극으로 공급된다. 트랜지스터(111)의 소오스(S)에는 전압(V2)이 공급되고 있고, 게이트(G)로 인가되는 출력(P3)이 로우 레벨이면 전압(V2)이 출력 단자(104)로부터 출력된다. 트랜지스터(102)의 소오스(S)에는 전압(V3)이 공급되고 있고, 게이트(G)로 인가되는 출력(P4)이 하이 레벨이면 전압(V3)이 출력 단자(104)로부터 출력된다. 트랜지스터(113)의 소오스(S)에는 전압(V5)이 공급되고 있고, 게이트(G)로 인가되는 출력(P2)이 하이 레벨이면 전압(V5)이 출력 단자(104)로부터 출력된다. 각 전압은, 접지 전압인 전압 VG와 전압 VEE를 포함해 나타내면, VEE ≥ VO V2 V3 ) V5 ≥ VG로 정해진다.

제20도에 도시하는 바와 같이, 제어 회로(102)의 각 게이트 소자는 각각 4개의 트랜지스터에 의해 구성된다. NAND 게이트(106)는, P형 FET인 트랜지스터(121, 122)와 N형 FET인 트랜지스터(123, 124)에 의해 구성된다. 트랜지스터(121, 122)는 소오스(S)로 전압(VEE)이 공급되고, 드레인(D)이 공통으로 접속되어 있다. 트랜지스터(123, 124)는, 종속으로 접속되어 있고, 트랜지스터(124)의 소오스(S)는 접지된다. 트랜지스터(123)의 드레인(D)은 트랜지스터(121, 122)에 공통으로 접속된다.

트랜지스터(121, 122)와 트랜지스터(123)의 접속점의 전압은, 출력 Pl으로서 출력된다. 트랜지스터(122, 124)의 게이트(G)에는 데이타 신호(DA)가 입력되고, 트랜지스터(121, 123)의 게이트(G)에는 교류화 신호(FR)가 입력된다.

NOR 게이트(108)는, P형 FET인 트랜지스터(125,126)와 N형 FET인 트랜지스터(127,128)에 의해 구성된다. 트랜지스터(125,126)는, 종속으로 접속되어 있고, 트랜지스터(125)의 소오스(S)로 전압(VEE)이 공급된다. 트랜지스터(127, 128)는, 드레인(D)이 공통으로 접속되어 있고, 소오스(S)가 함께 접지되어 있다.

트랜지스터 126의 드레인(D)과, 트랜지스터 127, 128의 드레인(D)이 공통으로 접속되고, 접속점의 전압은 출력 P2으로서 출력된다. 트랜지스터 125, 128의 게이트(G)에는 반전 데이타 신호(DA)가 입력되고, 트랜지스터 126, 127의 게이트(G)에는 교류화 신호(FR)가 입력된다.

NAND 게이트(107)는, P형 FET인 트랜지스터(129, 130)와 N형 FET인 트랜지스터(131, 132)에 의해 구성된다. 트랜지스터 129∼132는, 트랜지스터 121∼124에 각각 대응하고 있고, 트랜지스터 121∼124와 마찬가지로 각각 접속된다. 트랜지스터 129, 130의 드레인(D)과, 트랜지스터 131의 드레인(D)의 접속점의 전압은 출력 P3로서 출력된다. 트랜지스터 130, 132의 게이트(G)에는 반전 데이타 신호(DAR)가 입력되고, 트랜지스터 129, 131의 게이트(G)에는 교류화 신호(FR)가 입력된다

NOR 게이트(109)는, P형 FET인 트랜지스터(133, 134)와 N형 FET인 트랜지스터(135, 136)에 의해 구성된다. 트랜지스터 133∼136는, 트랜지스터 125∼128에 각각 대응하고, 트랜지스터 125∼128와 마찬가지로 각각 접속된다. 트랜지스터(134)의 드레인(D)과 트랜지스터(135, 136)의 드레인(D)의 접속점의 전압은 출력 P4로서 출력된다. 트랜지스터(133, 136)◎ 게이트(G)에는 데이타 신호(DA)가 입력되고, 트랜지스터(134, 135)의 게이트(G)에는 교류화 신호(FR)가 입력된다.

이하에 나타내는 표 1은, 구동 회로(101)의 진리값 표이다.

표 1에 있어서, 예를 들면 데이타 신호(DA)가 하이(H) 레벨이고, 교류화 신호(FR)가 하이(H) 레벨일 때는 출력 Pl, P2, P4가 함께 로우(L) 레벨로 되고, 출력 P3은 하이(H) 레벨로 된다. 따라서, 표 1에 있어서 Tr110∼Tr113으로 나타내는 각 트랜지스터(110∼113)중 트랜지스터 110만이 ON 상태로 되고, 전압 V0이 출력 단자(104)로부터 출력된다.

데이타 입력 신호(DA)와 교류화 신호(FR)의 신호 레벨에 따라서 트랜지스터(110∼113)중 어느 하나의 트랜지스터가 ON 상태로 됨으로써 그 트랜지스터에 공급되어 있는 전압이 출력 단자(104)로부터 출력된다.

상술한 바와 같은 액정 표시 판넬에 표시를 행하기 위해, 액정을 구동하기 위한 약 30∼50V의 구동 전압을 인가해야만 한다. 그로 인해, 다치 전압을 출력하기 위한 구동 회로(101)는, 상기 구동 전압이 인가되어도 파괴되지 않도록 고내압 회로로 만들지 않으면 않된다. 높은 전압이 인가되어도 파괴되지 않도록 회로내의 각 트랜지스터의 구조를, 예를 들면, 이중 확산 구조로 하지 않으면 않되기 때문에 형성에 필요한 면적이 넓게 된다. 따라서 액정 구동 장치가 형성되는 반도체 칩에 있어서, 고내압 회로 부분이 차지하는 비율은 크게 된다.

최근, 액정 표시 판넬 및 액정 표시 판넬을 구동하기 위한 장치를 포함한 판넬 세트의 제조 비용의 삭감이 요구되고 있다. 제조 비용을 줄이기 위해서는 상기 반도체칩 전체의 면적을 축소하는 방법이 있으나, 상기 반도체 칩의 면적을 축소하기 위해 고내압 회로 부분이 차지하는 면적을 작게 하는 것이 과제로 되고 있다.

또한, 다른 과제로서는, 상기 판넬 세트에서의 소비 전력이 큰 것이 권장된다. 상술한 바와 같은 구동 회로(101)를 포함하는 구동부 IC에 있어서는, 제어 회로(102)로 입력되는 신호(DA, FR)의 상승이나 하강의 변화시에 한순간, 출력 버퍼(103)에서의 트랜지스터(110∼113)중 2개의 트랜지스터가 동시에 ON 상태로 되어, 소위 관통 전류가 흐른다. 예를 들면, 데이터 신호(DA)가 하이 레벨이고, 교류화 신호(FR)가 하이 레벨인 상태로부터 교류화 신호(FR)가 로우 레벨로 하강하면, 트랜지스터(110)와 트랜지스터(113)가 동시에 ON 상태로 되어 전압 VO측으로부터 전압 V5측으로 전류가 흐른다.

관통 전류에 따른 소비 전력의 증가를 막기 위한 기술이, 일본 특개평 5-46113호 공보에 개시되어 있다. 상기 선행 기술에 있어서는, 인버터 게이트와 콘덴서 등에 의해 구성되는 지연 회로를 설치함으로써 입력되는 신호에 위상차를 갖게 하고, 출력버퍼내의 트랜지스터가 동시에 ON 상태로 되지 않도록 하여 관통 전류가 흐르는 것을 방지하고 있다. 상기 선행 기술에 있어서는, 구동용 IC의 출력 회로부가 많은 회로 소자로 구성되어 있기 때문에, 반도체 칩의 면적이 커지게 되고, 제조 비용이 증가할 가능성이 있다.

본 발명의 목적은, 고내압 회로로서 형성되는 트랜지스터의 수를 적게 함으로써 반도체 칩의 면적을 작게 할 수 있는 다치 전압 출력 회로 및 액정 구동 회로를 제공하는데 있다.

또한, 본 발명의 다른 목적은, 적은 회로 소자수로 관통 전류가 흐르는 것을 방지함으로써 전력의 소비를 막는 다치 전압 출력 회로 및 액정 구동 회로를 제공하는 데 있다.

제1도는 본 발명의 제1실시 형태의 기본적인 개념을 도시하는 도면.

제2도는 본 발명의 제1실시 형태의 기본적인 개념을 도시하는 도면.

제3도는 본 발명의 제2실시 형태의 기본적인 개념을 도시하는 도면.

제4도는 본 발명의 제1실시 형태에 따른 신호 전극 구동 회로(11)의 회로도.

제5도는 액정 표시 장치(51)의 기본적인 구성을 도시하는 블록도.

제6도는 제5도의 절단면 선33에서 본 액정 표시 판넬(52)의 개략적인 단면도.

제7도는 액정 표시 판넬(52)로 입력되는 각 신호의 타이밍챠트.

제8도는 액정 표시 판넬(52)에서의 표시예를 도시하는 도면.

제9도는 제8도에 도시하는 액정 표시 판넬(52)에서의 각 표시 신호의 파형도.

제10a도는 점등 상태로 되는 직교 점에서의 신호를 합성한 파형도.

제10b도는 비점등 상태로 되는 직교 점에서의 신호를 합성한 파형도.

제11도는 구동 회로(11)에서의 각 신호의 타이밍챠트.

제12도는 공통 구동부(53)의 구성을 도시하는 블록도.

제13도는 본 발명의 제1실시 형태의 다른 구성예에 따른 구동 회로(11a)의 회로도.

제14도는 구동 회로(11a)에서의 각 신호의 타이밍챠트.

제15도는 본 발명의 제2실시 형태에 따른 신호 전극 구동 회로(81)의 회로도.

제16도는 교류화 신호 작성 회로(91)의 회로도.

제17도는 교류화 신호 작성 회로(91)에서의 각 신호의 타이밍챠트.

제18도는 신호 전극 구동 회로(81)에서의 각 신호의 타이밍챠트.

제19도는 전형적인 종래예에 따른 구동 회로(101)의 회로의 구성도.

제20도는 구동 회로(101)를 트랜지스터 레벨로 기술한 보다 상세한 회로도.

* 도면의 주요부분에 대한 부호의 설명

11 : 신호 전극 구동 회로 11' : 주사 전극 구동 회로

12 : 제1스위칭 회로 13 : 제2스위칭 회로

14 : 출력 버퍼 15 : 출력 단자

21, 22, 31, 32, 41,42 : P채널형 FET

23, 24, 33, 34, 43,44 : N채널형 FET

본 발명은, 소정의 시간마다, 제1전원 전위로부터 제2전원 전위로, 또는 제2전원 전위로부터 제1전원 전위로 레벨 천이하는 제1입력 신호와, 상기 소정의 기간보다 짧은 소정의 기준 시간마다 그 레벨이, 상기 제1 및 제2전원 전위 중 어느 한쪽으로 정해지는 제2입력 신호에 따라, 복수의 전압 중 하나의 전압을 선택적으로 출력하는 다치 전압 출력 회로에 있어, 한 단이 각각 상기 복수의 전압 중 대응하는 전압에 접속되고, 다른 단이 출력 단자에 공통 접속된 복수의 제1스위칭 소자 및, 상기 복수의 제1스위칭 소자 중 하나의 스위칭 소자를 도통 상태로 하고, 다른 스위칭 소자를 차단 상태로 하는 제어 신호를 출력하는 제어회로를 구비한 것에 있어서, 상기 제어 회로는, 상기 각 제1스위칭 소자마다, 종속 접속된 2개의 제2스위칭 소자로 이루어지고, 상기 제2입력 신호에 따라 어느 한쪽이 도통상태로 됨과 더불어 그 일단에 상기 제1 또는 제2전원 전위가 공급되며, 다른 단에는 상기 제1입력 신호가 공급되고, 그 접속점의 전위가 그 제1스위칭 소자의 제어 신호로 되는 논리 회로를 구비하는 것을 특징으로 하는 다치 전압 출력 회로이다.

본 발명에 따르면, 다치 전압 출력 회로에 있어서, 논리 회로에 제2입력 신호가 입력되면, 2개의 제2스위칭 소자의 어느 한쪽이 도통 상태로 되어 각 제1스위칭 소자에 제어 신호로서 공급된다. 각 제1스위칭 소자는, 제어 신호에 의해 하나의 스위칭 소자만이 도통 상태로 된다. 도통 상태로 된 스위칭 소자에 공급되어 있는 전압은 출력 단자로부터 출력된다. 따라서, 제1스위칭 소자의 도통/차단을 제어하기 위한 제어 신호는, 논리 회로에서의 2개의 제2스위칭 소자의 접속점의 전압이기 때문에, 논리 회로로 공급되는 제1 또는 제2전원 전위가 선택적으로 제1스위칭 소자로 공급됨으로써 제1스위칭 소자를 도통시킬 수 있다.

예를 들면, 제1도에 도시하는 바와 같이, 다치 전압 출력 회로(1)는 제어 회로(2) 및 제1스위칭 소자(3a, 3b)를 포함하여 구성된다. 제어 회로(2)는, 2개의 논리 회로(4a, 4b)에 의해 구성된다. 논리 회로(4a)에서는, 제2스위칭 소자(5a, 5b)가 종속으로 접속되어 있고, 제2스위칭 소자(5a)에는 제1전원 전위(VAI)가 공급되며, 제2스위칭 소자(5b)에는 제1입력 신호(S1)가 공급되어 있다. 논리 회로(4b)에서는, 제2스위칭 회로(5c, 5d)가 종속으로 접속되어 있고, 제2스위칭 소자(5c)에는 제1입력 신호(51)가 공급되며, 제2스위칭 소자(5d)에는 제2전원 전위(VA2)가 공급되어 있다. 제1입력 신호(S1)는, 소정의 기간마다 제1전원 전위(VA1)와 제2전원 전위(VA2)를 번갈아 레벨 천이한다.

종속으로 접속 된 제2스위칭 소자(5a, 5b)의 접속점의 전위가 제어 신호로서 제1스위칭 소자(3a)로 입력되고, 전위 레벨에 의해 도통/차단이 제어된다. 또한, 제2스위칭 소자(5c, 5d)의 접속점의 전위가, 제어 신호로서 제1스위칭 소자(3b)로 입력되고, 전위 레벨에 의해 도통/차단이 제어된다. 각 제2스위칭 소자(5a∼5d)에는 제어 신호로서 제2입력 신호(S2)가 입력되고 있고, 제2 입력 신호(S2)에 의해 각 논리 회로(4a, 4b)에서의 한쪽의 제2스위칭 소자(5)가 도통 상태로 된다. 제2입력 신호(S2)는, 소정의 기간보다 짧은 소정의 기준 시간마다 제1전원 전위(VA1)와 제2전원 전위(VA2)를 번갈아 레벨 천이한다.

각 논리 회로(4)로부터 출력되는 제어 신호에 응답하여, 어느 하나의 제1스위칭 소자(3)가 도통 상태로 되고, 그 제1스위칭 소자(3)에 공급되어 있는 전압(VB)이 출력 단자(6)로부터 출력된다.

또한, 본 발명은, 소정치 이상의 전압으로 접속되는 상기 제1스위칭 소자가, P채널 트랜지스터로 이루어지고, 또 그 P채널 트랜지스터로 제어 신호를 출력하는 상기 논리 회로가, 그 일단에 P채널 트랜지스터를 차단 상태로 하는 전원 전위가 공급된 P채널 트랜지스터의 종속 접속 회로에 의해 구성되는 제1논리 회로로 이루어지며, 상기 소정치 미만의 전압으로 접속되는 상기 제1스위칭 소자가 N채널 트랜지스터로 이루어지고, 또 그 N채널 트랜지스터로 제어 신호를 출력하는 상기 논리 회로가, 그 일단에 N채널 트랜지스터를 차단 상태로 하는 전원 전위가 공급된 N채널 트랜지스터의 종속 접속 회로에 의해 구성되는 제2논리 회로로 이루어진 것을 특징으로 한다.

본 발명에 따르면, P채널 트랜지스터인 제1스위칭 소자는, 일단에 P채널 트랜지스터를 차단 상태로 하는 전원 전위가 공급된 제1논리 회로로부터 출력되는 제어 신호에 의해 도통/차단이 제어된다. 또한, N채널 트랜지스터인 제1스위칭 소자는, 일단에 N채널 트랜지스터를 차단 상태로 하는 전원 전위가 공급된 제1논리 회로로부터 출력되는 제어 신호에 의해 도통/차단이 제어된다. 따라서, P채널 트랜지스터인 제1스위칭 소자에는, 제1논리 회로로 공급되는 P채널 트랜지스터를 차단 상태로 하는 전원 전위나 제1입력 신호가 입력되는 것으로 되고, 제1입력 신호의 전압 레벨에 따라 도통할 때 이외는 그 제1스위칭 소자는 차단된다. 또한, N채널 트랜지스터인 제1스위칭 소자에는, 제2논리 회로로 공급되는 N채널 트랜지스터를 차단상태로 하는 전원 전위나 제1입력 신호가 입력되는 것으로 되고, 제1입력 신호의 전압 레벨에 따라 도통할 때 이외는 그 제1스위칭 소자는 차단된다. 각 논리 회로는 일단에 각 논리 회로에 접속되어 있는 트랜지스터를 차단 상태로 하는 전원 전위가 공급되어 있기 때문에, 대응하는 제1스위칭 소자를 완전하게 오프할 수 있다.

또한, 본 발명은, 상기 제1논리 회로와 제2논리 회로를, 상기 제1 및 제2전원 전위 사이에 있어 종속 접속하고, 그 접속점에 상기 제1입력 신호를 공급하여 이루어지는 것을 특징으로 한다.

본 발명에 따르면, 제1 및 제2전원 전위 사이에서 제1논리 회로와 제2논리 회로를 종속 접속하고, 접속점에 제1입력 신호를 공급한다. 따라서, 제1입력 신호 및 제1, 제2전원 전위는, 제2입력 신호에 의해 도통 상태로 된 논리 회로를 매개로 제1스위칭 소자로 공급한다

제2도에 도시하는 바와 같이, P채널 트랜지스터인 제2스위칭 소자(5e, 5f)에 의해 구성되는 제1논리 회로(7)와, N채널 트랜지스터인 제2스위칭 소자(5g, 5h)에 의해 구성되는 제2논리 회로(8)가 종속으로 접속되어 있고, 제1논리 회로(7)와 제2논리회로(8)의 접속점에는 제1입력 신호(51)가 입력되어 있다

또한, 본 발명은, 상기 제1논리 회로의 다른 단에 공급되는 제1입력 신호와, 상기 제2논리 회로의 다른 단에 공급되는 제1입력 신호의 위상을 다르게 하고, 상기 제1입력 신호의 레벨 천이시에 모든 논리 회로의 양단 전압이 서로 같게 되는 기간을 설정하는 것을 특징으로 한다.

본 발명에 따르면, 제1논리 회로와 제2논리 회로로 입력되는 제1입력 신호는, 서로 위상이 다른 신호로 한다. 따라서, 제1입력 신호의 레벨 천이시에 모든 논리 회로의 양단 전압이 같게 되는 기간이 발생한다.

제3도에 도시하는 바와 같이, 제1논리 회로(7a)의 일단에는 제1전원 전위(VA)가 공급되고 있고, 다른 단에는 제1입력 신호(S11)가 공급되어 있다. 또한, 제2논리 회로(8a)의 일단에는 제2전원 전위(VA2)가 공급되고 있고, 다른 단에는 제1입력 신호(S11)와는 위상이 다른 제1입력 신호(S12)가 공급되어 있다.

제1입력 신호(S11, S12)의 레벨이 천이할 때에는, 제1논리 회로(7a) 및 제2논리 회로(8a)로부터 각각의 논리 회로에 대응하는 스위칭 소자(3)를 차단 상태로 하는 전위가 공급된다. 그 때문에, 2개의 제1스위칭 소자(3)가 도통 상태로 됨으로써 흐르는 관통 전류가 흐르는 것을 방지할 수 있고, 다치 전압 출력 회로에서의 소비 전류를 줄일 수 있다.

또한, 본 발명은 상기 다치 전압 출력 회로에 있어서, 상기 제1입력 신호를 프레임마다 레벨 천이하는 교류화 신호로 하고, 상기 제2입력 신호를 표시 데이타에 따른 레벨을 정하는 데이타 신호로 한 것을 특징으로 한다.

본 발명에 따르면, 제1입력 신호는 프레임마다 레벨 천이하는 교류화 신호이고, 제2입력 신호는 표시 데이타에 따라 레벨을 정하는 데이타 신호이다. 따라서, 데이타 신호에 의해 정해지는 제1스위칭 소자로 공급되고 있는 전원 전압이 출력 단자로부터 출력되게 된다.

또한, 본 발명은 상기 다치 전압 출력 회로에 있어서, 상기 제11입력 신호를, 프레임마다 레벨 천이하는 교류화 신호로 하고, 상기 제2입력 신호를 주사 타이밍 신호로 한 것을 특징으로 한다.

본 발명에 따르면, 제1입력 신호는 프레임마다 레벨 천이하는 교류화 신호이고, 제2입력 신호는 주사 타이밍 신호이다. 따라서, 주사 타이밍 신호에 의해 정해지는 제1스위칭 소자에 공급되어 있는 전원 전압이 출력 단자로부터 출력되게 된다.

이상과 같이 본 발명에 따르면, 제1스위칭 소자의 도통/차단을 제어하기 위한 제어 신호는, 논리 회로에서의 2개의 제2스위칭 소자의 접속점의 전압이기 때문에, 논리회로로 공급되는 제1 또는 제2전원 전압이 선택적으로 제1스위칭 소자로 공급됨으로써 제1스위칭 소자를 도통시킬 수 있다. 또한, 제1스위칭 소자로 공급되는 제1 또는 제2전원 전위는 고전위이고, 논리 회로는 고전압의 회로로서 형성할 필요가 있지만, 논리 회로로 입력되는 제1입력 신호는 전용 스위칭 소자로 입력되는 것은 아니고, 제2입력 신호에 의해 도통/차단이 제어되는 제2스위칭 소자를 매개로 제어 신호로서 제1스위칭 소자로 입력되기 때문에, 논리 회로에 포함되는 스위칭소자의 수를 적게 할 수 있어 다치 전압 출력 회로의 면적을 축소할 수 있다.

또한, 본 발명에 따르면, 각 논리 회로는 일단에 각 논리 회로에 접속되어 있는 트랜지스터를 차단 상태로 하는 전원 전위가 공급되고 있기 때문에, 대응하는 제1스위칭 소자를 완전하게 오프할 수 있다.

또한, 본 발명에 따르면, 제1 및 제2전원 전압 사이에서 제1논리 회로와 제2논리회로를 종속 접속하고, 접속점에 제1입력 신호를 공급함으로써 제2입력 신호에 의해 도통 상태로 되는 논리 회로로부터, 제1 및 제2전원 전위 및 제1입력 신호가 출력되는 것으로 되어 제1스위칭소자의 도통/차단을 제어할 수 있다.

또한, 본 발명에 따르면, 제1논리 회로와 제2논리 회로로 입력되는 제1입력 신호는, 서로 위상이 다른 신호로 함으로써 제1입력 신호의 레벨 천이시에 모든 논리회로의 양단의 전압이 서로 같게 되는 문제가 생기고, 2개의 제1스위칭 소자를 통하여 관통 전류가 흐르는 것을 방지할 수 있다.

또한, 본 발명에 따르면, 제1입력 신호는 프레임마다 레벨 천이하는 교류화 신호이고, 제2입력 신호는 표시 데이터에 따라 레벨이 정해지는 데이타 신호이기 때문에, 데이타 신호와 교류화 신호에 기초로 선택되는 전원 전위가 출력되는 것으로 되어 액정을 교류 구동시에 인가되는 전원 전위로 구동할 수 있다.

또한, 본 발명에 따르면, 제1입력 신호는 프레임마다 레벨 천이하는 교류화 신호이고, 제2입력 신호는 주사 타이밍 신호이기 때문에, 주사 타이밍 신호와 교류화 신호에 기초로 선택되는 전원 전위가 출력되는 것으로 되어 액정을 교류 구동시에 인가되는 전원 전위로 구동할 수 있다.

이하, 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.

제4도는, 본 발명의 제1실시 형태인 신호 전극 구동 회로(11)의 회로도이다. 또한, 본 발명의 실시 형태의 기본적인 고안 방법을 제1도 및 제2도에 도시한다. 신호 전극 구동회로(11)는, 제1스위칭 회로(12)와, 제2스위칭 회로(13), 출력 버퍼(14) 및, 출력 단자(15)를 포함하여 구성된다. 신호 전극 구동 회로(11)에는 후술하는 전원 회로(56)로부터 소정의 전압이 공급된다. 제1스위칭 회로(12)와 제2스위칭 회로(13)에는 전압 VE가 공급되고, 출력 버퍼(14)에는 전압 V0, V2, V3, V5가 공급된다. 각 전압은, 접지 전압을 전압 VG으로 하면, VEE ≥ V0 V2 V3 V5 ≥ VG로 정해진다.

또한, 출력 버퍼(14)에서의 각 트랜지스터의 도통/차단을 제어하는 각 스위칭 회로(12, 13)에는, 데이타 신호(DA)와 데이타 신호(DA)의 신호 레벨을 반전한 신호(DAR) 및 교류화 신호(FR)의 신호 레벨을 반전한 신호(FRR)가 입력된다. 상기 각 신호는, 후술하는 레벨 시프터(68)에 의해 레벨이 시프트된 신호이다.

제1스위칭 회로(12)는, P채널형 FET인 트랜지스터(21, 22)와, N채널형 FET인 트랜지스터(23, 24)를 포함하여 구성된다. 제1스위칭 회로(12)에 있어서는, 트랜지스터 21, 22, 23, 24가 이 순서로 종속적으로 접속된다. 트랜지스터 21의 소오스(S)에는 전압 VE가 공급되어 있고, 트랜지스터 24의 소오스(S)는 접지되어 있다.

트랜지스터 21, 23의 게이트(G)에는 데이타 신호(DA)가 입력되고, 트랜지스터 22,24의 게이트(G)에는 신호(DAR)가 입력된다. 트랜지스터 22와 트랜지스터 23의 접속점(25)에는 신호(FRT)가 입력된다. 트랜지스터 21와 트랜지스터 22의 접속점의 레벨은 신호(Al)로 되고, 트랜지스터(23)와 트랜지스터(24)의 접속점의 레벨은 신호(A2)로 된다.

이하에 나타내는 표 2는, 제1스위칭 제어 회로(12)의 진리값 표이다.

표 2에 있어서, 데이타 신호(DA)가 로우(L) 레벨일 때에는, 교류화 신호(FR)가 어떤 레벨이어도 신호 Al은 하이 레벨로 되고, 신호 A2는 로우 레벨로 된다. 데이타 신호(DA)가 하이 레벨인 경우에서, 교류화 신호(FR)가 로우 레벨일 때는 신호 Al, A2는 둘다 하이 레벨로 된다. 또한, 데이타 신호(DA)가 하이 레벨인 경우에서, 교류화 신호(FR)가 하이 레벨일 때는 신호 Al, A2는 모두 로우 레벨로 된다.

제2스위칭 회로(13)는, 트랜지스터 31∼34가 제1스위칭 회로(12)의 트랜지스터 21∼24에 각각 대응하고 있어 트랜지스터 21∼24와 마찬가지로 종속으로 접속된다.

트랜지스터 31, 33의 게이트(G)에는 신호(DAR)가 입력되고, 트랜지스터 32, 34의 게이트(G)에는 데이타 신호(DA)가 입력된다. 트랜지스터 32와 트랜지스터 33의 접속점(35)에는 신호(FRR)가 입력된다. 트랜지스터(31)와 트랜지스터(32)의 접속점의 신호 레벨은 신호(A3)로 되고, 트랜지스터(33)와 트랜지스터(34)의 접속점의 신호 레벨은 신호(A4)로 된다.

이하에 나타내는 표 3은, 제2스위칭 제어 회로(13)의 진리값 표이다.

표 3에 있어서, 데이타 신호(DA)가 하이 레벨일 때는, 교류화 신호(FR)가 어떤 레벨이어도 신호(A3)는 하이 레벨로 되고, 신호(A4)는 로우 레벨로 된다. 데이타 신호(DA)가 로우 레벨인 경우에, 교류화 신호(FR)가 로우 레벨일 때에는 신호 A3, A4가 둘다 하이 레벨로 된다. 또한, 교류화 신호(FR)가 하이 레벨일 때에는 신호 Al, A2가 둘다 로우 레벨로 된다.

출력 버퍼(14)는, P채널형 FET인 트랜지스터(41, 42)와 N채널형 FET인 트랜지스터(43, 44)를 포함하여 구성된다. 출력 버퍼(14)에서의 제1스위칭 소자인 각 트랜지스터(41∼44)의 출력은 출력 단자(15)로 공급된다. 트랜지스터(41)에는 전압(VO)이 공급되고 있어 신호(Al)에 의해 도통/차단이 제어된다. 트랜지스터(41)는, 신호(Al)의 신호 레벨에 따라서 전압(VO)을 출력 단자(15)로 출력한다.

트랜지스터(42)에는 전압(V2)이 공급되고 있어 신호(A3)에 의해 도통/차단이 제어된다 트랜지스터(43)에는 전압(V3)이 공급되고 있어 신호(A4)에 의해 도통/차단이 제어된다. 트랜지스터(44)에는 전압(V5)이 공급되고 있어 신호(A2)에 의해 도통/차단이 제어된다.

이하에 나타내는 표 4는 출력 버퍼(I4)의 진리값 표이다.

표 4에 나타내는 바와 같이, 표 2, 표 3에 나타내는 신호(Al∼A4)의 레벨에 기초로 트랜지스터(Tr4l∼44)가 도통 혹은 차단된다. 출력 버퍼(I4)에 있어서는, 트랜지스터(41∼44)의 어느 하나의 트랜지스터가 도통 상태로 되고, 그 트랜지스터로 공급되어 있는 전압이 출력 단자(15)로부터 출력된다. 도통 상태인 트랜지스터 이외의 3개의 트랜지스터는 차단되어 있다.

또한, 구동 회로(11)에서는 각 트랜지스터는, 고내압의 구성으로 되어 있기 때문에, 트랜지스터를 도통시키기 위해 게이트에 인가되는 신호 및 트랜지스터로부터 출력되는 신호의 전압 레벨은 높게 된다. 표 1∼표 4에서는, 신호 FR, DR, Al∼A4의 신호 레벨을 단순히 하이 및 로우 레벨로 했지만, 각 트랜지스터를 도통/차단할 수 있는 신호 레벨로 정해진다.

제5도는 액정 표시 장치(51)의 기본적인 구성을 도시하는 블록도이고, 제6도는 제5도의 절단선 33에서 본 액정 표시 판넬(52)의 개략적인 단면도이다. 액정 표시 장치(51)는, 액정 표시 판넬(52)과, 공통 구동부(53), 세그먼트 구동부(54) 및, 구동 제어 회로(55)를 포함하여 구성된다.

액정 표시 판넬(52)은, 제6도에 도시하는 바와 같이 한쌍의 투광성 기판(57, 58)과, 기판(57, 58)을 소정의 간격을 경계로 접착시키는 밀봉 부재(59) 및, 기판(57, 58) 사이에 개재되는 액정층(60)을 포함하여 구성된다. 기판(57)에는, 일정 간격으로 서로 평행하게 공통 전극(CO)이 설치된다. 또한, 기판(58)에는 공통 전극(CO)에 대해서 직교하도록 일정한 간격으로 세그먼트 전극(SE)이 설치된다. 액정 표시 판넬(52)에 있어서는, 공통 전극(CO)은 각각 공통 구동부(53)에 접속되고, 세그먼트 전극(SE)은 각각 세그먼트 구동부(54)에 접속된다. 액정 표시 장치(51)에 있어서, 공통 구동부(53)와 세그먼트 구동부(54)는, 구동 제어 회로(55)로부터 공급되는 제어 신호 등에 기초로 각 전극(CO, SE)에 대해서 선택적으로 전압을 인가하여 표시를 수행한다.

세그먼트 구동부(54)에는, 각 세그먼트 전극(SE)에 대응하여 데이타 래치 회로(66)와, 라인 래치 회로(67), 레벨 시프터(68) 및, 구동 회로(11)가 설치된다. 구동 제어 회로(55)로부터 공급되는 데이타 신호(DB)는 데이타 래치 회로(66)로서 래치되고, 세그먼트 전극(SEl∼SEm)에 대응하는 1수평 주사 기간분의 데이타 신호(DB)가 각 데이타 래치 회로(66)로 래치되면 라인 래치 회로(67)로 전송된다. 라인 래치 회로(67)는, 1수평 주사 기간분의 데이타 신호(DB)를 레벨 시프터(68)로 출력한다. 레벨 시프터(68)는, 입력된 신호의 레벨이 로우 레벨일 때, 접지 전압(VG) 혹은 전압(VE)이하의 미리 정해지는 기준 전압으로 변환하고, 하이 레벨일 때에는 전압(VE)으로 증폭하여 데이타 신호(DA)를 출력한다.

레벨 시프터(68)에 의해 전압 레벨이 변환된 데이타 신호(DA)는, 구동 회로(11)로 입력된다. 또한, 레벨 시프터(68)에는, 구동 제어 회로(55)로부터 교류화 신호(FRB)가 입력된다. 레벨 시프터(68)는 교류화 신호(FRB)를 데이타 신호(DB)와 마찬가지로 레벨 변환하고, 교류화 신호(FR)로서 출력한다.

제7도은, 액정 표시 판넬(52)로 입력되는 각 신호의 타이밍챠트이다. 또한, 본 타이밍챠트에 있어서, 전극과 전극으로 공급되는 신호를 동일 부호로 표시했다. 수직 동기 신호(Vsyn)의 각 주기마다, 수평 동기 신호(Hsyn)가 공통 전극(COl∼COn)에 각각 대응하여 발생된다. 수직 동기 신호(Hsyn)가 나타내는 기간(T1)에 있어서, 수직 동기 신호(Hsyn)에 의해 공통 전극(CO)과 같은 수만큼 수평 주사 기간(T2)이 정해진다. 각 수평 주사기간(T2)에 있어서, 후술하는 선택 상태로 되는 전압이 인가되는 공통 전극(CO)을 나타내는 신호인 공통 전극 구동 신호 COM1, COM2, COMn는 순차적으로 하이 레벨로 된다. 공통 전극 구동 신호(CO)가 하이 레벨인 기간에 후술하는 선택 상태로 되는 전압이 인가되는 세그먼트 전극(SE)을 나타내는 신호인 세그먼트 전극 구동 신호(SEG1, SEG2, SEGm)는 하이 레벨로 되고, 각 세그먼트 전극(SE)으로 데이타 신호(DA)에 의해 규정되는 전압이 인가된다.

제8도에 도시하는 바와 같이, 3행 × 3열의 액정 표시 판넬(52)에서는, 빗금을 친 빗금부분(70)은 비점등 상태를 나타내고, 흰 부분(71)은 점등 상태를 나타낸다. 제9도는, 공통 구동부(53)로부터의 공통 전극(CO1)과 공통 전극 CO2 및 공통 전극 CO3으로의 출력 파형, 세그먼트 구동부(54)로부터의 세그먼트 전극(SE1)과 세그먼트 전극(SE2) 및 세그먼트 전극(SE3)으로의 출력 파형을 교류화 신호(FR)와 함께 도시한다. 공통 전극(CO1)과 세그먼트 전극(SE2)의 직교점이 점등 상태이고, 공통 전극(CO2)과 세그먼트 전극(SE2)의 직교점이 비점 등이다.

제10a도는 점등 상태로 되는 경우의 각각의 전극에 대한 출력 파형을 합성한 전압 파형을 도시하고, 제10b도는 비점등 상태로 되는 경우의 각각의 전극에 대한 출력 파형을 합성한 전압 파형을 도시한다. 제10a도 및 제l0b도에 있어서, 실선으로 나타내는 공통의 출력 전압이 V0 및 V5인 경우가 선택 상태이고, Vl 및 V4의 경우가 비선택 상태이다. 또한, 파선으로 나타내는 세그먼트의 출력 전압이 V0 및 V5인 경우가 선택 상태이고, V2 및 V3의 경우가 비선택 상태이다. 즉, 공통 전극(CO)에 전압 V0이 인가될 때에 세그먼트 전극(SE)으로 전압 V5가 인가되는 직교점 및 공통 전극(CO)에 전압 V5가 인가될 때에 세그먼트 전극(SE)에 전압 V0이 인가되는 직교점은 점등한다. 공통 전극(CO)으로 전압 V0이 인가될 때에 세그먼트 전극(SE)으로 전압 V3가 인가되는 직교점 및 공통 전극(CO)에 전압 5V가 인가될 때에 세그먼트 전극(SE)으로 전압 V2가 인가되는 직교점은 비점등 상태로 된다.

제11도는, 구동 회로(11)에서의 각 신호의 타이밍챠트이다. 시각(t41∼t42)에 있어서, 교류화 신호(FR)가 로우(L) 레벨이고, 데이타 신호(DA)가 하이(H) 레벨이기 때문에, 출력 전압은 V5로 된다. 시각(t42∼t43)에 있어서는, 교류화 신호(FR)는 로우 레벨이고, 데이타 신호(DA)도 로우 레벨이기 때문에 출력 전압은 V3으로 된다.

시각(t44∼t45)에서는, 교류화 신호(FR)가 하이 레벨로 되고, 데이타 신호(DA)가 하이 레벨이기 때문에, 출력 전압은 V0으로 된다. 전압 V0와 전압 V5의 중간의 전압을 전압 VC로 한다. 시각(t45∼t46)에 있어서는, 교류화 신호(FR)는 하이 레벨이지만, 데이타 신호(DA)가 로우 레벨이기 때문에, 출력 전압은 V2로 된다. 전압V2는, 전압 VC에 대해서 전압 V3와 같은 전압차를 갖는다.

시각(t45)에 있어서, 교류화 신호(FR)가 로우 레벨로 되고, 데이타 신호(DA)가 하이 레벨이기 때문에 출력 전압은 V5로 된다. 교류화 신호(FR)는, 예를 들면 시각 t44으로부터 시각 t47까지의 기간(W4l)마다 번갈아 하이 레벨과 로우 레벨로 된다.

상술의 구동 회로(11)는, 세그먼트 구동부(54)에 있어서 이용했지만, 출력 버퍼(14)로 공급하는 전압 및 제1스위칭 회로(12)로 들어가는 교류화 신호(FR)를 변경함으로써, 액정 표시 장치(51)에서의 공통 구동부(53)에 이용할 수 있다.

제12도는, 공통 구동부(53)의 블록도이다. 공통 구동부(53)는, 시프트 레지스터(61)와, 레벨 시프터(62) 및, 구동 회로(11a)를 포함하여 구성된다. 시프트 레지스터(61)는, 수직 동기 신호(Vsyn)와 수평 동기 신호(Hsyn)에 기초로 주사 타이밍 신호(ST)를 출력한다. 레벨 시프터(62)는, 시프트 레지스터(61)로부터 출력된 신호를 레벨 시프트하여 출력한다. 구동 회로(11a)는, 레벨 시프터(62)의 출력(레벨 시프트 후의 주사타이밍 신호(ST))와, 교류화 신호(FR) 및, 전원 전압(V0, Vl, V4, V5)에 기초로 공통 전극 구동 신호(COMl,···, COMn)를 출력한다.

제13도는, 공통 구동부(53)에서의 구동 회로(11a)의 회로도이다. 구동 회로(11a)는, 구동 회로(11)와 동일한 구성 요소로 구성되어 있기 때문에, 동일한 참조 번호를 붙인 구성에 대해서는 그 설명을 생략한다. 구동 회로(11a)와 구동 회로(11)의 첫번째 다른 점은, 제1스위칭 회로(12)에 있어서 접속점(25)으로 공급되는 신호가 구동 회로(11)에서는 반전 교류화 신호(FRR)이지만, 구동 회로(11a)에서는 교류화 신호(FR)로 되어 있다. 또한, 두번째 다른 점은 제1 및 제2스위칭 회로(12, 13)의 각 트랜지스터의 게이트(G)로 공급되는 신호가, 구동 회로(11)에서는 데이타 신호(DA) 및 반전 데이타 신호(DAR)였지만, 구동 회로(11a)에서는 주사 타이밍 신호(ST) 및 반전 주사 타이밍 신호(STR)로 되어 있다. 더욱이, 세번째 다른 점은, 출력 버퍼(14)의 트랜지스터 42에는 V0 Vl V2로 정해지는 전압 Vl이 공급되고, 트랜지스터 43에는 V3 V4 V5로 정해지는 전압 V4가 공급되는 것이다.

제14도는 구동 회로(11a)에서의 각 신호의 타이밍챠트이다. 시각(t51)에 있어서, 교류화 신호(FR)가 하이 레벨로부터 로우 레벨로 하강하면, 주사 타이밍 신호(ST)가 로우 레벨이기 때문에 출력 전압은 V4로 된다. 시각(t52)에 있어서 주사 타이밍 신호(ST)가 상승하면 교류화 신호(FR)가 로우 레벨이기 때문에 출력 전압은 V0으로 된다. 시각(t53)에 있어서, 주사 타이밍 신호(ST)가 하이 레벨로부터 로우 레벨로 하강하면, 교류화 신호(FR)가 로우 레벨이기 때문에 출력 전압은 V4로 된다.

시각(t54)에 있어서, 교류화 신호(FR)가 로우 레벨로부터 하이 레벨로 상승하면, 주사 타이밍 신호(ST)가 로우 레벨이기 때문에 출력 전압은 Vl로 된다. 시각(t55)에 있어서 주사 타이밍 신호(ST)가 로우 레벨로부터 하이 레벨로 상승하면, 교류화 신호(FR)가 하이 레벨이기 때문에 출력 전압은 V5로 된다. 시각(t56)에 있어서, 주사 타이밍 신호(ST)가 하이 레벨로부터 로우 레벨로 하강하면, 교류화 신호(FR)가 하이 레벨이기 때문에 출력 전압은 Vl으로 된다.

이상과 같이 본 발명의 실시 형태에 따르면, 고전압을 출력할 수 있도록 고내압으로 형성되는 트랜지스터의 수를 종래의 스위칭 회로에서는 8개 필요했던 것을, 제1스위칭 회로(12) 및 제2스위칭 회로(13)에서는, 각각 4개의 트랜지스터로 구성하고 있기 때문에, 고내압으로 형성되는 회로 부분을 작게 할 수 있고, 액정을 구동하기 위한 전압을 선택적으로 출력하는 구동 회로(11, 11a)가 형성되는 면적을 작게 할 수 있다. 그 결과, 액정 표시 판넬의 대형화, 고정밀화, 칼라화의 흐름에 따른 다출력화 및 액정 표시 판넬 주변의 세그먼트 구동부(54) 및 공통 구동부(53)가 형성되는 액자 영역의 축소, 패키지의 소형화에 대응하는 초슬림 칩화 설계를 할 수 있다.

제15도는, 본 발명의 제2실시 형태인 신호 전극 구동 회로(81)의 구성을 도시하는 회로도이다. 또한, 본 발명의 실시 형태의 기본적인 고안 방법을 상술의 제3도에 도시한다. 구동 회로(81)에 있어서, 구동 회로(11)와 동일한 구성 요소에는 동일의 참조 번호를 붙이고 그 설명을 생략한다.

본 실시예에서의 구동 회로(81)의 특징은, 구동 회로(81)에 교류화 신호(FR) 대신에 서로 위상이 다른 제1교류화 신호(FS) 및 제2교류화 신호(FT)를 각각 반전한 신호(FSR, FTR)가 공급되어 있는 것이다. 구동 회로(81)에 있어서, 제1스위칭 회로(82)는, 제1스위칭 회로(12)와 마찬가지로 트랜지스터(21∼24)를 포함하여 구성되지만, 트랜지스터(22)와 트랜지스터(23)는 접속되어 있지 않다. 또한, 트랜지스터 22에는 신호 FSR가 공급되고, 트랜지스터 23에는 신호 FTR가 공급된다. 다른 구성 요소의 접속 상태와 공급되는 신호 및 전압에 대해서는 제1스위칭 회로(12)와 동일이다.

반전 제1교류화 신호(FSR)는, 반전 데이타 신호(DAR)가 로우 레벨일 때에 트랜지스터(4l)의 게이트(G)로 공급된다. 또한, 반전 제2교류화 신호(FTR)는 데이타 신호(DA)가 하이 레벨일 때에 트랜지스터(44)의 게이트(G)로 공급된다.

제2스위칭 회로(83)는, 제2스위칭 회로(13)와 마찬가지로 트랜지스터 31∼34를 포함하여 구성되지만, 트랜지스터 32와 트랜지스터 34는 접속되어 있지 않다. 트랜지스터 32에는 신호 FSR가 공급되고, 트랜지스터 33에는 신호 FTR가 공급된다. 신호 FSR는 데이타 신호(DA)가 로우 레벨일 때에 트랜지스터 42의 게이트(G)로 공급된다. 또한, 신호 FTR는 반전 데이타 신호 DAR가 하이 레벨일 때 트랜지스터(43)의 게이트(G)로 공급된다.

제16도는, 교류화 신호 작성 회로(91)의 회로도이고, 제17도는 교류화 신호 작성 회로(91)에서의 각 신호의 타이밍챠트이다. 교류화 신호 작성 회로(91)는, 인버터(92, 95∼99)와 NAND 게이트(93, 94)를 포함하여 구성된다.

교류화 신호 작성 회로(91)로 입력된 교류화 신호(FR)는, NAND 게이트(94)의 한쪽 입력으로 입력된다. 또한, 교류화 신호(FR)는 인버터(92)를 매개로 NAND 게이트(93)의 한쪽의 입력으로 입력된다. NAND 게이트(93)의 다른 쪽 입력에는 인버터(98)의 출력이 입력된다. NAND 게이트(93)의 출력된 신호 FR2는 인버터(99)에 입력된 신호 FTR로서 출력된다. 또한, 신호(FR2)는 인버터(95, 96)를 매개로 NAND 게이트(94)의 다른 쪽 입력으로 입력된다. NAND 게이트(94)의 출력인 신호(FRl)는 신호(FSR)로서 출력된다. 또한, 신호(FRl)는 인버터(97, 98)를 매개로 NAND 게이트(93)의 다른 쪽 입력으로 입력된다.

제17도에 있어서, 시각(t81)에서 교류화 신호(FR)가 로우 레벨로부터 하이 레벨로 상승하면, 신호(FR2)가 로우 레벨로부터 하이 레벨로 하강한다. 또한, 신호(FRI)는 W8l 기간 늦어진 시각(t82)에 있어서 로우 레벨로 하강한다. 시각(t81)에 있어서 신호 FR2가 상승함으로써 신호 FTR는 하강한다.

상술한 바와 같이, 교류화 신호 작성 회로(91)는 교류화 신호(FR)에 기초로 서로 위상이 다른 신호 FRS 및 신호 FTR을 작성하여 출력한다.

제18도는 신호 전극 구동 회로(81)에서의 각 신호의 타이밍챠트이다. 본 도면에 도시된 타이밍챠트에 있어서는, 데이타 신호(DA)는 항상 하이 레벨이도록 한다. 따라서, 교류화 신호(FTR, FSR)의 신호 레벨에 의해 트랜지스터(41, 44)의 어느 한쪽이 ON 상태로 되는 출력 단자(15)로부터 전압 V0 혹은 V5가 출력된다.

시각(t90)으로부터 신호(FSR)는 상승하기 시작해 하이 레벨로 된다. 시각(t91)까지는 출력 전압은 V0이다. 시각(t91)에 있어서 신호(FSR)가 하이 레벨로 되기 때문에, 트랜지스터(41)는 OFF 상태로 된다. 시각(t91)에서는, 신호(FTR)가 상승하기 시작해 트랜지스터(44)는 OFF 상태에 있다. 시각(t92)에 있어서, 신호(FTR)가 하이 레벨로 됨으로써 트랜지스터(44)가 ON 상태로 되어 출력 전압이 V5로 된다.

따라서, 시각(t91)에서 트랜지스터(41)가 OFF로 되면서 시각(t92)에서 트랜지스터(44)가 ON 상태로 되는 기간(W9l)에 있어서, 트랜지스터(41, 44)가 둘다 OFF 상태로 되고, 관통 전류가 흐르는 것을 방지할 수 있다. 또한, 시각 t93에 있어서 신호 FTR가 로우 레벨로 되면 트랜지스터 44가 OFF 상태로 되지만, 트랜지스터 41은 신호 FSR이 시각 t94에 있어서 로우 레벨로 되기까지 OFF 상태이기 때문에, 시각 t93으로부터 시각 t94까지의 기간(W94)에 있어서 트랜지스터(4l, 44)가 모두 OFF 상태로 된다. 시각 t95로부터 시각 t96까지의 기간(W93)에 있어서도 신호 FSR가 하이 레벨로 되는 시각에 대한 신호 FTR가 하이 레벨로 되는 시각이 늦기 때문에, 트랜지스터(41, 44)가 둘다 OFF 상태로 된다.

따라서, 출력 전압이 절환될 때에는, 절환되기 전의 전압을 출력하는 트랜지스터와 절환한 후의 전압을 출력하는 트랜지스터가 함께 OFF 상태로 되는 기간이 설정되는 것으로 되기 때문에, 구동 회로(81)에 있어서 관통 전류가 흐르는 것을 방지할 수 있고, 구동 회로(81)를 구비한 표시 장치에서의 소비 전력을 줄일 수 있다.

또한, 기간(W9l, 92, 93)에 있어서는, 출력 전압이 어떤 전압에서도 없게 됨으로써 고임피던스 상태로 되지만, 출력 단자(15)에 접속되는 전극과 이 전극에 대향하는 전극 및 유전체층에 의해 형성되는 용량에 의해 표시 판넬의 표시에 영향이 미치는 것은 아니다.

이상과 같이 본 발명의 실시 형태에 의하면, 각 스위칭 회로(82, 83)에 각각 위상이 다른 신호(FTR, FSR)가 공급되기 때문에, 출력 버퍼(14)에서의 2개의 트랜지스터가 동시에 ON 상태로 되는 것 없이 관통 전류가 흐르는 것을 방지할 수 있다. 또한, 관통 전류가 흐르는 것을 방지 할 수 있기 때문에, 구동 회로(81)에서의 소비 전력을 줄일 수 있다.

본 발명은, 그 요지 또는 주요한 특징으로부터 이탈하는 것 없이, 여러가지 다른 형태로 실시할 수 있다. 따라서, 상술의 실시예는, 모든 점에서 단순한 실시예에 지나지 않고, 본 발명의 범위는 특허 청구의 범위에 나타낸 것에 있어 명세서 본문에는 조금도 구속되지 않는다.

더욱이, 특허 청구의 범위의 균등한 범위에 속하는 변형이나 변경은 모두 본 발명의 범위내의 것이다.

Claims (6)

1. 소정 시간마다, 제1전원 전위로부터 제2전원 전위로, 또는 제2전원 전위로부터 제1전원 전위로 레벨 천이하는 제1입력 신호와, 상기 소정 기간보다 짧은 소정의 기준 시간마다 그 레벨이 상기 제1 및 제2전원 전위의 어느 한쪽으로 정해지는 제2입력 신호에 따라 복수의 전압 중 하나의 전압을 선택적으로 출력하는 다치 전압 출력 회로에 있어서, 일단이 각각 상기 복수의 전압중 대응하는 전압에 접속되고, 다른 단이 출력 단자에 공통 접속된 복수의 제1스위칭 소자 및, 상기 복수의 제1스위칭 소자중의 하나의 스위칭 소자를 도통 상태로 하고, 다른 스위칭 소자를 차단 상태로 하는 제어 신호를 출력하는 제어 회로를 구비하며, 상기 제어 회로는, 상기 각 제1스위칭 소자마다 종속 접속된 2개의 제2스위칭 소자로 이루어지고, 상기 제2입력 신호에 따라 어느 한쪽이 도통 상태로 됨과 동시에 그 일단에 상기 제1 또는 제2전원 전위가 공급되며, 다른 단에는 상기 제1입력 신호가 공급되고, 그 접속점의 전위가 그 제1스위칭 소자의 제어 신호로 되는 논리회로를 구비하는 것을 특징으로 하는 다치 전압 출력 회로.
2. 제1항에 있어서, 소정값 이상의 전압에 접속되는 상기 제1스위칭 소자가, P채널 트랜지스터로 이루어지고, 또 그 P채널 트랜지스터로 제어 신호를 출력하는 상기 논리 회로가, 그 일단에 P채널 트랜지스터를 차단 상태로 하는 전원 전위가 공급된, P채널 트랜지스터의 종속 접속회로에 의해 구성되는 제1논리 회로로 이루어지며, 상기 소정값 미만의 전압에 접속되는 상기 제1스위칭 소자가, N채널 트랜지스터로 이루어지고, 또 그 N채널 트랜지스터로 제어 신호를 출력하는 상기 논리 회로가 그 일단에 N채널 트랜지스터를 차단 상태로 하는 전원 전위가 공급된, N채널 트랜지스터의 종속 접속 회로에 의해 구성되는 제2논리 회로로 이루어진 것을 특징으로 하는 다치 전압 출력 회로.
3. 제2항에 있어서, 상기 제1논리 회로와 제2논리 회로를 상기 제1 및 제2전원 전위사이에서 종속 접속하고, 그 접속점에 상기 제1입력 신호를 공급하여 이루어지는 것을 특징으로 하는 다치 전압 출력 회로.
4. 제2항에 있어서, 상기 제1논리 회로의 다른 단에 공급하는 제1입력 신호와, 상기 제2논리 회로의 다른 단에 공급하는 제1입력 신호의 위상을 다르게 하고, 상기 제1입력 신호의 레벨 천이시에 모든 논리 회로의 양단 전압이 서로 같게 되는 기간을 설정하는 것을 특징으로 하는 다치 전압 출력 회로.
5. 제1항 기재의 다치 전압 출력 회로에 있어서, 상기 제1입력 신호를, 프레임마다 레벨 천이하는 교류화 신호로 하고, 상기 제2입력 신호를 표시 데이타에 따라서 레벨이 정해지는 데이타 신호로 한 것을 특징으로 하는 액정 세그먼트 구동 회로.
6. 제1항 기재의 다치 전압 출력 회로에 있어서, 상기 제1입력 신호를, 프레임마다 레벨 천이하는 교류화 신호로 하고, 상기 제2입력 신호를 주사 타이밍 신호로 한 것을 특징으로 하는 액정 공통 구동 회로.