KR100766689B1

KR100766689B1 - 액정 구동 회로

Info

Publication number: KR100766689B1
Application number: KR1020060080240A
Authority: KR
Inventors: 신야 야마세
Original assignee: 산요덴키가부시키가이샤
Priority date: 2005-08-25
Filing date: 2006-08-24
Publication date: 2007-10-12
Also published as: US20070046598A1; US7683879B2; TW200709152A; TWI344627B; CN1920931A; JP2007057881A; JP4803711B2; KR20070024392A; CN1920931B

Abstract

액정 구동 회로에서, 출력 제어 회로의 트랜지스터 수를 대폭 삭감한다. 또한, 소비 전력의 저감 및 구동 전압의 안정화를 도모한다. 4개의 출력 트랜지스터 TR1∼TR4 마다, 2개씩, 합계 8개의 제어 트랜지스터를 설치한다. 도트 신호 DA 및 필드 신호 DF에 따라, 8개의 제어 트랜지스터를 스위칭하고, 4개의 출력 트랜지스터 TR1∼TR4 중에서 1개의 출력 트랜지스터를 선택한다. 또한, 각 출력 트랜지스터의 게이트에 인가되는 DFp, DFBp의 상승과 DFn, DFBn의 하강을 급격하게 하여, 각 출력 트랜지스터가 온으로부터 오프로 천이하는 것을 빠르게 한다. 또한 DFp, DFBp의 하강과 DFn, DFBn의 상승을 완만하게 하여, 각 출력 트랜지스터가 오프로부터 온으로 천이하는 것을 늦춘다.

제어 트랜지스터, 필드 신호, 도트 신호, 출력 트랜지스터

Description

액정 구동 회로{LIQUID CRYSTAL DRIVING CIRCUIT}

도 1은 본 발명의 실시예에 따른 도트 매트릭스형의 STN-LCD 패널의 구성을 도시하는 도면．

도 2는 본 발명의 실시예에 따른 커먼 드라이버 CD의 1개의 커먼 드라이버 유닛 CDU의 회로도.

도 3은 본 발명의 실시예에 따른 커먼 드라이버 CD의 1개의 커먼 드라이버 유닛 CDU의 동작 설명도．

도 4는 종래의 커먼 드라이버의 1비트의 출력 제어 회로를 도시하는 회로도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 로우 라인

11 : 컬럼 라인

CD : 커먼 드라이버

SDU : 세그먼트 드라이버

12 : 출력 제어 회로

13 : 필드 신호 발생 회로

P : 출력 단자

[특허 문헌1] 일본 특개평11-510622호 공보

본 발명은, 액정 구동 회로에 관한 것으로, 특히 STN-LCD 패널(STN-LCD는, 초비틀림 네마틱 액정)용의 구동 회로에 관한 것이다．

일반적으로, STN-LCD 패널용의 구동 회로는 커먼 드라이버와 세그먼트 드라이버의 2개로 분류된다. 커먼 드라이버 및 세그먼트 드라이버는, 다비트의 구동 신호를 각각 대응하는 데이터 라인(로우 라인 또는 컬럼 라인)에 출력하는 것으로, 1비트당 4개의 출력 트랜지스터를 구비하고, 이들 출력 트랜지스터 중 1개를 온시키고, 다른 출력 트랜지스터를 오프시킴으로써, V1, V2, V3, V4의 4개의 구동 전압 중 어느 하나의 구동 전압을 출력한다. 로우 라인과 컬럼 라인의 교차점에는 액정 용량이 형성되어 있으며, 이 액정 용량에 상기 구동 전압이 인가됨으로써, 도트 매트릭스의 액정 표시가 행해진다.

도 4는 커먼 드라이버의 1비트의 출력 제어 회로를 도시하는 회로도이다. 이 커먼 드라이버는, 그 소스에 제1 구동 전압 V1이 인가된 제1 출력 트랜지스터 TR1, 그 소스에 제2 구동 전압 V2가 인가된 제2 출력 트랜지스터 TR2, 그 소스에 제3 구동 전압 V3이 인가된 제3 출력 트랜지스터 TR3 및 그 소스에 제4 구동 전압 V4가 인가된 제4 출력 트랜지스터 TR4를 구비한다. 이들 4개의 출력 트랜지스터 TR1∼TR4의 드레인은 출력 단자 P에 공통으로 접속되어 있다. 제1 및 제3 출력 트 랜지스터 TR1, TR3은 P채널형 MOS 트랜지스터이며, 제2 및 제4 출력 트랜지스터 TR2, TR4는 N채널형 MOS 트랜지스터이다.

또한, 제1 출력 트랜지스터 TR1의 게이트 전압은 제1 NAND 회로(50)의 출력에 의해 제어되고, 제2 출력 트랜지스터 TR2의 게이트 전압은 제2 NAND 회로(51)의 출력에 의해 제어되고, 제3 출력 트랜지스터 TR3의 게이트 전압은 제1 NOR 회로(52)의 출력에 의해 제어되고, 제4 출력 트랜지스터 TR4의 게이트 전압은 제2 NOR 회로(53)의 출력에 의해 제어되고 있다.

그리고, 제1 NAND 회로(50)에는 표시 신호인 도트 신호 DA, 및 필드 신호 DF가 입력되고, 제2 NAND 회로(51)에는 도트 신호 DA를 반전한 반전 도트 신호 DAB 및 필드 신호 DF를 반전한 반전 필드 신호 DFB가 입력되어 있다. 제1 NOR 회로(52)에는 도트 신호 DA 및 반전 필드 신호 DFB가 입력되고, 제2 NOR 회로(53)에는 반전 도트 신호 DAB 및 필드 신호 DF가 입력되어 있다.

이 커먼 드라이버의 진리값 표를 표 2에 나타낸다. 세그먼트 드라이버에 대해서도 커먼 드라이버와 동일한 출력 제어 회로의 구성을 갖고 있지만, DFB=DF로 설정된다.

그러나, 종래의 액정 구동 회로는 2개의 NAND 회로(제1 및 제2 NAND 회로(50, 51))와 2개의 NOR 회로(제1 및 제2 NOR 회로(52, 53))에 의해 출력 트랜지스터의 온·오프 제어를 행하고 있었기 때문에, 이 출력 제어 회로 부분의 트랜지스터 수가 16개로 많았다. 그 때문에, 구동 회로의 LSI의 칩 사이즈가 커진다고 하는 문제가 있었다． 특히, 구동 전압이 30V∼40V의 고전압이기 때문에, 출력 트랜지스터뿐만 아니라, NAND 회로나 NOR 회로를 구성하는 트랜지스터에 대해서도 점유 면적이 큰 고내압 트랜지스터로 설계할 필요가 있어, 트랜지스터 수의 증가는 칩 사이즈에 큰 영향을 준다.

또한, 도트 신호 DA와 필드 신호 DF의 천이(로우로부터 하이로의 천이, 혹은 하이로부터 로우로의 천이)에 수반하여，NAND 회로나 NOR 회로 및 출력 트랜지스터의 관통 전류나 충방전 전류가 매우 커져, 소비 전력의 증대나, 구동 전압의 전압변동을 초래하였다.

따라서, 본 발명의 액정 구동 회로는, 소스에 각각 4개의 구동 전압이 인가되고, 드레인이 1개의 출력 단자에 상호 공통 접속된 4개의 출력 트랜지스터와, 도트 신호 및 그 반전 신호인 반전 도트 신호에 따라, 상기 4개의 출력 트랜지스터 중에서, 2개의 출력 트랜지스터를 선택하고, 또한 필드 신호 및 그 반전 신호인 반전 필드 신호에 따라, 상기 도트 신호 및 상기 반전 도트 신호에 따라 선택된 2개의 출력 트랜지스터 중에서, 1개의 출력 트랜지스터를 선택해서 상기 4개의 구동 전압 중에서, 1개의 구동 전압을 상기 출력 단자에 출력하는 복수의 제어 트랜지스 터로 이루어지는 출력 제어 회로를 구비하는 것을 특징으로 하는 것이다.

또한, 상기 출력 제어 회로는, 상기 4개의 출력 트랜지스터의 각 게이트에 접속되고, 상기 도트 신호 및 상기 반전 도트 신호에 따라 상보적으로 온하는 한 쌍의 제어 트랜지스터를 구비하고, 상기 한 쌍의 제어 트랜지스터의 한 쪽이 온하면 상기 출력 트랜지스터를 오프시키고, 상기 한 쌍의 제어 트랜지스터의 다른 쪽이 온하면 상기 출력 트랜지스터의 게이트에 상기 필드 신호 또는 상기 반전 필드 신호를 인가하도록 한 것을 특징으로 하는 것이다.

또한, 상기 필드 신호 또는 상기 반전 필드 신호가 천이할 때에, 상기 출력 트랜지스터에 관통 전류가 흐르는 것을 방지하도록, 상기 필드 신호 또는 상기 반전 필드 신호의 상승 또는 하강의 타이밍을 조정한 것을 특징으로 하는 것이다.

<실시예>

다음으로, 본 발명의 실시예에 대해서 도면을 참조하면서 설명한다. 도 1은, 도트 매트릭스형의 STN-LCD 패널의 구성을 도시하는 도면이다． 이 STN-LCD 패널에서는, 표시 영역(100)의 주변에 커먼 드라이버 CD와 세그먼트 드라이버 SD가 배치되어 있다. 커먼 드라이버 CD는 동일한 회로 구성의 복수의 커먼 드라이버 유닛 CDU를 갖고 있다. 각 커먼 드라이버 유닛 CDU에는 도트 신호 DA 및 각 커먼 드라이버 유닛 CD에 공통된 필드 신호 DF 및 반전 필드 신호 DFB가 공급되어 있다. 세그먼트 드라이버 SD도 동일한 회로 구성의 복수의 세그먼트 드라이버 유닛 SDU를 갖고 있지만, 필드 신호 DF와 반전 필드 신호 DFB가 동일 신호로 되도록 설정되어 있다.

커먼 드라이버 유닛 CDU의 출력 신호는, 각각 대응하는 로우 라인(10)에 출력되고, 세그먼트 드라이버 유닛 SDU의 출력 신호는, 각각 대응하는 컬럼 라인(11)에 출력된다. 로우 라인(10)과 컬럼 라인(11)의 각 교차점에는 액정 용량 LC가 형성되어 있어, 각 교차점에서의 로우 라인(10)과 컬럼 라인(11)의 전압에 따라서, 흑 또는 백의 액정 표시가 행해진다.

도 2는, 커먼 드라이버 CD의 1개의 커먼 드라이버 유닛 CDU의 회로도이다. 제1 내지 제4 출력 트랜지스터 TR1∼TR4의 드레인은 출력 단자 P에 공통 접속되어 있다. 제1 출력 트랜지스터 TR1의 소스에 제1 구동 전압 V1이 인가되고, 제2 출력 트랜지스터 TR2의 소스에 제2 구동 전압 V2가 인가되고, 제3 출력 트랜지스터 TR3소스에 제3 구동 전압 V3이 인가되고, 제4 출력 트랜지스터 TR4의 소스에 제4 구동 전압 V4가 인가되어 있다. 제1 및 제3 출력 트랜지스터 TR1, TR3은 P채널형 MOS 트랜지스터이며, 제2 및 제4 출력 트랜지스터 TR2, TR4는 N채널형 MOS 트랜지스터다. 이들 4개의 출력 트랜지스터 TR1∼TR4의 드레인은 출력 단자 P에 공통 접속되어 있다.

그리고, 이들 제1 내지 제4 출력 트랜지스터 TR1∼TR4 중, 1개의 트랜지스터만을 온시키는 출력 제어 회로(12)가 설치되어 있다. 출력 제어 회로(12)는 8개의 제어 트랜지스터로 구성되어 있다. 제1 출력 트랜지스터 TR1의 게이트에는 제1 제어 트랜지스터 TRP1과 제2 제어 트랜지스터 TRP2의 드레인이 공통 접속되어 있다. 제1 제어 트랜지스터 TRP1의 게이트에는 도트 신호 DA가 인가되고, 그 소스에는 전원 전압 Vdd가 인가되어 있다. 제2 제어 트랜지스터 TRP2의 게이트에는 반전 도트 신호 DAB가 인가되고, 그 소스에는 필드 신호 DFp가 인가되어 있다.

제3 출력 트랜지스터 TR3의 게이트에는 제3 제어 트랜지스터 TRP3과 제4 제어 트랜지스터 TRP4의 드레인이 공통 접속되어 있다. 제3 제어 트랜지스터 TRP3의 게이트에는 반전 도트 신호 DAB가 인가되고, 그 소스에는 전원 전압 Vdd가 인가되어 있다. 제4 제어 트랜지스터 TRP4의 게이트에는 도트 신호 DA가 인가되고, 그 소스에는 반전 필드 신호 DFBp가 인가되어 있다. 여기에서, 제1 내지 제4 제어 트랜지스터 TRP1, TRP2, TRP3, TRP4는 P채널형 MOS 트랜지스터이다. 또한, 전원 전압 Vdd는 제1 및 제3 구동 전압 V1, V3과 동일하거나, 그것보다 높은 전압이다.

제2 출력 트랜지스터 TR2의 게이트에는 제5 제어 트랜지스터 TRN1과 제6 제어 트랜지스터 TRN2의 드레인이 공통 접속되어 있다. 제5 제어 트랜지스터 TRN1의 게이트에는 반전 도트 신호 DAB가 인가되고, 그 소스에는 접지 전압 Vss가 인가되어 있다. 제6 제어 트랜지스터 TRN2의 게이트에는 도트 신호 DA가 인가되고, 그 소스에는 필드 신호 DFn이 인가되어 있다.

제4 출력 트랜지스터 TR4의 게이트에는 제7 제어 트랜지스터 TRN3과 제8 제어 트랜지스터 TRN4의 드레인이 공통 접속되어 있다. 제7 제어 트랜지스터 TRN3의 게이트에는 도트 신호 DA가 인가되고, 그 소스에는 접지 전압 Vss가 인가되어 있다. 제8 제어 트랜지스터 TRN4의 게이트에는 반전 도트 신호 DAB가 인가되고, 그 소스에는 반전 필드 신호 DFBn이 인가되어 있다.

여기서, 제5 내지 제8 제어 트랜지스터 TRN1, TRN2, TRN3, TRN4는 N 채널형 MOS 트랜지스터이다. 또한, 접지 전압 Vss는 제2 및 제4 구동 전압 V2, V4와 동일 하거나, 그것보다 낮은 전압이다.

또한, 필드 신호 DFp, DFn 및 반전 필드 신호 DFBp, DFBn을 발생하는 필드 신호 발생 회로(13)가 설치되어 있다. DFp, DFn은 동일한 논리값이며, DFBp, DFBn은 동일한 논리값이지만, 출력 트랜지스터의 관통 전류를 방지하기 위해, 후술하는 바와 같이 그들 신호의 하강, 상승이 조정되어 있다.

다음으로, 전술한 커먼 드라이버 유닛 CDU의 동작에 대해 도 3을 참조하면서 설명한다. 논리적으로는, 도트 신호 DA에 따라, 제1 내지 제4 출력 트랜지스터 TR1∼TR4 중, 2개의 출력 트랜지스터가 선택되고, 그 2개의 출력 트랜지스터 중에서, 필드 신호 DF의 논리에 의해 1개가 선택되게 된다.

도트 신호 DA가 로우(L=Vss)일 때, TRP1은 온, TRP2는 오프로 되므로, 제1 출력 트랜지스터 TR1의 게이트 전압은 하이(H=Vdd)로 되어, 제1 출력 트랜지스터 TR1은 오프로 된다. 또한 TRP3은 오프, TRP4는 온으로 되므로, 제3 출력 트랜지스터 TR3의 게이트 전압은 DFBp로 된다. 또한，TRN4는 온, TRN3은 오프로 되므로, 제4 출력 트랜지스터 TR4의 게이트 전압은 DFBn으로 된다. 또한，TRN2는 오프, TRN1은 온으로 되므로, 제2 출력 트랜지스터 TR2의 게이트 전압은 로우로 되어, 제2 출력 트랜지스터 TR2는 오프로 된다. 따라서, 도 3의 (a)에 도시한 바와 같이 도트 신호 DA가 로우(L=Vss)일 때에는, TR1 및 TR2가 오프하고, TR3의 게이트 전압은 DFBp로 되고, TR4의 게이트 전압은 DFBn으로 된다. 즉, DFBp와 DFBn은 동일한 논리값 DFB이므로, 결국, DFB의 신호 논리에 의해, 구동 전압 V3이나 V4가 선택되어, 출력 단자 P에 출력되게 된다.

다음으로, 도트 신호 DA가 하이(H=Vdd)일 때, TRP1은 오프, TRP2는 온으로 되므로, 제1 출력 트랜지스터 TR1의 게이트 전압은 DFp로 된다. 또한 TRP3은 온, TRP4는 오프로 되므로, 제3 출력 트랜지스터 TR3의 게이트 전압은 하이로 되어, 제3 출력 트랜지스터 TR3은 오프로 된다. 또한，TRN4는 오프, TRN3은 온으로 되므로, 제4 출력 트랜지스터 TR4의 게이트 전압은 로우로 되고, 제4 출력 트랜지스터 TR4는 오프로 된다. 또한，TRN2는 온, TRN1은 오프로 되므로, 제2 출력 트랜지스터 TR2의 게이트 전압은 DFn으로 된다. 따라서, 도 3의 (b)에 도시한 바와 같이 도트 신호 DA가 하이(L=Vdd)일 때에는, TR3 및 TR4가 오프하고, TR1의 게이트 전압은 DFp로 되고, TR2의 게이트 전압은 DFn으로 된다. 즉, DFp과 DFn은 동일한 논리값 DF이므로, 결국, DF의 신호 논리에 의해, 구동 전압 V1이나 V2가 선택되어, 출력 단자 P에 출력되게 된다.

이상의 논리에 의해, 커먼 드라이버 유닛 CDU의 진리값표는 표 1과 같다. 또한, 세그먼트·드라이버 유닛 SDU에 대해서는, 필드 신호 DF와 반전 필드 신호 DFB가 동일 신호로 되도록 설정된다.

다음으로, 각 신호의 타이밍을 생각하면, 제1 내지 제4 출력 트랜지스터 TR1∼TR4의 게이트 전압의 천이는, 필드 신호 DF의 신호 능력, 제어 트랜지스터 TRP2, TRP4, TRN2, TRN4의 드라이브 능력 및 제1 내지 제4 출력 트랜지스터 TR1∼TR4의 게이트 용량과 배선 용량에 의해 정해진다. 이 중에서, 지배적인 요소는 필드 신호 DF의 신호 능력이다. 따라서，DFp, DFBp의 상승과 DFn, DFBn의 하강을 급격하게 하여, 각 출력 트랜지스터가 온으로부터 오프로 천이하는 것을 빠르게 하고, DFp, DFBp의 하강과 DFn, DFBn의 상승을 완만하게 하여, 각 출력 트랜지스터가 오프로부터 온으로 천이하는 것을 늦춤으로써, 각 출력 트랜지스터에 관통 전류가 흐르는 것을 방지할 수 있다．

또한, 필드 신호 발생 회로(13)에 의해, 도트 신호 DA의 천이 기간 동안, DFp=DFBp=하이(H), DFn=DFBn=로우(L)로 고정함으로써, 출력 트랜지스터 TR1∼TR4를 오프시킴으로써, 도트 신호 DA의 천이 기간에서의 관통 전류의 발생을 방지하는 것도 가능하다.

본 발명의 액정 구동 회로에 따르면, 출력 제어 회로를, NAND 회로나 NOR 회로를 이용하지 않고, 복수의 제어 트랜지스터만으로 구성하고 있으므로, 종래에 비하여 트랜지스터 수를 대폭 삭감할 수 있다． 또한, 필드 신호 또는 반전 필드 신호가 천이할 때에, 필드 신호 또는 반전 필드 신호의 상승 또는 하강의 타이밍을 조정했으므로, 출력 트랜지스터에 관통 전류가 흐르는 것을 방지하여, 소비 전력의 저감 및 구동 전압의 안정화를 도모할 수 있다.

Claims

소스에 각각 4개의 구동 전압이 인가되고, 드레인이 1개의 출력 단자에 상호 공통 접속된 4개의 출력 트랜지스터와,

도트 신호 및 그 반전 신호인 반전 도트 신호에 따라, 상기 4개의 출력 트랜지스터 중에서, 2개의 출력 트랜지스터를 선택하고, 또한 필드 신호 및 그 반전 신호인 반전 필드 신호에 따라, 상기 도트 신호 및 상기 반전 도트 신호에 따라 선택된 2개의 출력 트랜지스터 중에서, 1개의 출력 트랜지스터를 선택하여 상기 4개의 구동 전압 중에서, 1개의 구동 전압을 상기 출력 단자에 출력하는 복수의 제어 트랜지스터로 이루어지는 출력 제어 회로를 구비하는 것을 특징으로 하는 액정 구동 회로.
제1항에 있어서,

상기 출력 제어 회로는, 상기 4개의 출력 트랜지스터의 각 게이트에 접속되고, 상기 도트 신호 및 상기 반전 도트 신호에 따라 상보적으로 온하는 한 쌍의 제어 트랜지스터를 구비하고, 상기 한 쌍의 제어 트랜지스터의 한 쪽이 온하면 상기 출력 트랜지스터를 오프시키고, 상기 한 쌍의 제어 트랜지스터의 다른 쪽이 온하면 상기 출력 트랜지스터의 게이트에 상기 필드 신호 또는 상기 반전 필드 신호를 인가하도록 한 것을 특징으로 하는 액정 구동 회로.
제2항에 있어서,

상기 필드 신호 또는 상기 반전 필드 신호가 천이할 때에, 상기 출력 트랜지스터에 관통 전류가 흐르는 것을 방지하도록, 상기 필드 신호 또는 상기 반전 필드 신호의 상승 또는 하강의 타이밍을 조정한 것을 특징으로 하는 액정 구동 회로.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 도트 신호의 천이 기간에 상기 필드 신호 또는 상기 반전 필드 신호의 논리를 상기 출력 트랜지스터를 오프시키도록 고정하는 것을 특징으로 하는 액정 구동 회로.