しかしながら、上記従来のシフトレジスタを用いた種々の回路、すなわち、例えばデータ信号線駆動回路では、サンプリング信号が重ならないように、また例えば走査信号線駆動回路では走査信号が重ならないように、図18または図20に示すような論理回路(NORなど)が必要となり、駆動回路が大きくなってしまう。
また、上記パルス幅制御信号SPWCやGPWCは、Sクロック信号SCKやGクロック信号GCKの2倍の周波数を持っているため、駆動周波数が大きくなってしまう。
また、シフトレジスタP1S、P1Gでは、クロック信号SCK、SCKB(SCKの逆相)、GCK、GCKB(GCKの逆相)をレベルシフトした後、シフトレジスタを構成する各段のフリップフロップに供給するため、フリップフロップSSR1〜SSRxの距離やGSR1〜GSRxの距離が離れるほど伝送距離が長くなり、消費電力が増大するという問題が生じる。具体的には、伝送距離が長くなるにしたがって、伝送用の信号線の容量が大きくなるので、レベルシフタLSにより、大きな駆動能力が必要となり、消費電力が増大する。
さらに、多結晶シリコン薄膜トランジスタを用いてレベルシフタLSを含む上記駆動回路を形成する場合のように、レベルシフタLSの能力が十分でない場合には、歪みの無い波形を伝送するために、レベルシフタLSの直後に駆動能力の大きなバッファBUFが必要となるので、さらに消費電力が大きくなる。
近年では、より表示画面が広く、高精細で、かつ表示領域以外を狭くした画像表示装置が要求されているため、クロック信号の周波数が大きくなり、それに応じて、シフトレジスタP1S、P1Gの段数がますます多くなること、および、駆動回路の面積を小さくすることが必要となる。
本発明は、上記の問題点に鑑みなされたものであり、その目的は、駆動回路の簡略化による狭額縁化を可能にするとともに、、クロック信号の振幅が低い場合でも正常に動作し、消費電力の少ないシフトレジスタおよびそれを備えた画像表示装置を提供することにある。
上記の課題を解決するため、本発明の画像表示装置は、クロック信号を供給する制御回路と、マトリクス状に配された画素を有する表示部と、クロック信号に同期して動作する複数段のフリップフロップと上記フリップフロップに入力される上記クロック信号を昇圧するためのレベルシフタとを有するシフトレジスタとを備え、上記レベルシフタが上記フリップフロップと1対1に対応するように設けられ、上記フリップフロップの前段のフリップフロップの出力信号に応じて、上記レベルシフタのうち上記フリップフロップに対応するレベルシフタにて、上記クロック信号のパルス幅と同じ幅で昇圧されたパルスを、上記フリップフロップに入力するとともにシフトレジスタの出力信号として出力することを特徴としている。
本発明の画像表示装置に有するシフトレジスタは、クロック信号に同期して動作する複数段のフリップフロップと、上記フリップフロップに入力される上記クロック信号を昇圧するためのレベルシフタとを備えたシフトレジスタにおいて、上記レベルシフタが上記フリップフロップと1対1に対応するように設けられ、上記フリップフロップの前段のフリップフロップの出力信号に応じて、上記レベルシフタのうち上記フリップフロップに対応するレベルシフタにて、上記クロック信号のパルス幅と同じ幅で昇圧されたパルスを、上記フリップフロップに入力するとともにシフトレジスタの出力信号として出力することを特徴としている。
本発明のシフトレジスタは、クロック信号に同期して動作する複数段のフリップフロップと、上記複数段のフリップフロップに入力される上記クロック信号を昇圧するためのレベルシフタとを備えたシフトレジスタにおいて、上記レベルシフタが、上記複数段のフリップフロップと1対1に対応するように設けられ、nを1以上の整数とするとき、n段目の上記フリップフロップの出力信号に応じて、(n+1)段目の上記レベルシフタにて、上記クロック信号のパルス幅と同じ幅で昇圧されたパルスを、(n+1)段目のフリップフロップに入力するとともにシフトレジスタの出力信号として出力する構成とすることができる。
例えば、クロック信号に同期して動作する複数段のフリップフロップと、上記複数段フリップフロップごとに、上記クロック信号が電源電圧より低い電圧値を持つ場合に、上記複数段のフリップフロップごとに、上記クロック信号を昇圧するためのレベルシフタと、レベルシフタの動作を制御する制御手段とを有し、上記複数段のフリップフロップのn段目の出力信号に応じて、(n+1)段目の上記制御手段によってレベルシフタを制御し、上記クロック信号を昇圧して入力することにより、(n+1)段目のフリップフロップを動作させるとともに、上記クロック信号のパルス幅と同じ幅のパルスを昇圧し出力するようにする。
上記の構成によれば、クロック信号に同期して動作するフリップフロップの出力は、次段のフリップフロップに供給されるクロック信号を昇圧するレベルシフタを動作させることができ、シフトレジスタ内に設けられたレベルシフタの一部分のみ、動作させることが可能となる。この昇圧されたクロック信号がシフトレジスタの出力(SL1など)となり、その出力はクロック信号と同じパルス幅を持つ。
従来は、シフトレジスタの外部にレベルシフタを設け、クロック信号を一旦駆動電圧に昇圧し、シフトレジスタを構成する複数のフリップフロップに供給している。また、その昇圧されたクロック信号が、伝送線の容量や接続されているトランジスタのゲート容量等によりなまりや遅延を起こさないように大きなバッファを備えており、これらの容量や昇圧後の高電位によって、先の従来例でも述べたが、消費電力が、電力P=容量C×周波数f×電圧Vの2乗で増大し、回路の消費電力が大変大きくなる。
これに対し、上記本発明の構成によれば、低電圧のクロック信号が伝送され、レベルシフタ直後にフリップフロップが設けられ、シフトレジスタ内に設けられたレベルシフタの一部分のみが動作するので、大幅な消費電力の低減を図ることができる。
それに加え、論理演算(NORなど)を行う回路を必要としないため、駆動回路の増大を軽減できる。また、論理演算部内で信号の遅延(信号の立ち上がり、立ち下がりの遅れ)により、論理演算部の出力の一部が重なることが避けられる。また、出力パルスの重なりを防ぐための特殊な回路や特殊な信号(SPWCなど)のための伝送線を必要としないため、駆動回路の大幅な縮小化が図れる。
また、本発明のシフトレジスタは、上記の構成に加えて、上記レベルシフタが、動作中にはクロック信号を印加する入力スイッチング素子が常時導通する、電流駆動型の昇圧部を含んでいることを特徴としている。
上記の構成によれば、レベルシフタが動作している間、レベルシフタの入力スイッチング素子は常時導通している。したがって、上記の構成による効果に加えて、入力信号のレベルによって入力スイッチング素子を導通/遮断する電圧駆動型のレベルシフタとは異なり、入力信号の振幅が入力スイッチング素子のしきい値電圧よりも低い場合であっても、何ら支障なく入力信号をレベルシフトできる。
さらに、電流駆動型のレベルシフタは、動作中、入力スイッチング素子が導通しているため、電圧駆動型のレベルシフタよりは消費電力が大きいが、本構成では、シフトレジスタ内に設けられたレベルシフタのうち、フリップフロップの出力信号がアクティブのときにだけ動作し、それ以外は停止する。これにより、上記の構成による効果に加えて、入力信号が低い場合でも、レベルシフト可能でかつ消費電力を大幅に低減することが可能になる。
また、本発明のシフトレジスタは、上記の構成に加えて、上記フリップフロップの前段のフリップフロップの出力信号が、上記レベルシフタのうち上記フリップフロップに対応するレベルシフタの上記昇圧部へ入力され、かつ上記入力スイッチング素子が遮断するレベルの信号であることによって、当該レベルシフタを停止させることを特徴としている。
また、本発明のシフトレジスタは、上記の構成に加えて、n段目の上記フリップフロップの出力信号が、(n+1)段目の上記レベルシフタの上記各昇圧部へ入力され、上記入力スイッチング素子が遮断するレベルに信号を与えることによって、当該レベルシフタを停止させる構成とすることができる。
例えば、制御手段が、上記各昇圧部への入力信号として、上記入力スイッチング素子が遮断するレベルに信号を与えることによって、当該レベルシフタを停止させるようにする。
上記構成によれば、一例として、入力スイッチング素子がMOSトランジスタの場合を例にして説明すると、例えば、入力信号がゲートに印加される場合は、ドレイン−ソース間が遮断されるレベルの入力信号をゲートへ印加すれば、入力スイッチング素子が遮断される。また、入力信号がソースへ印加される場合には、例えば、ドレインと略同じ入力信号を印加するなどして、入力スイッチング素子を遮断する。
いずれの構成であっても、制御手段が入力信号のレベルを制御して入力スイッチング素子を遮断すれば、電流駆動型レベルシフタは動作を停止する。これにより、上記の構成による効果に加えて、レベルシフタを停止できるとともに、停止中、入力スイッチング素子に流れる電流分だけ、消費電力を低減できる。
また、本発明のシフトレジスタは、上記の構成に加えて、上記フリップフロップの前段のフリップフロップの出力信号が、上記レベルシフタのうち上記フリップフロップに対応するレベルシフタヘの電力供給を停止して、当該レベルシフタを停止させることを特徴としている。
また、本発明のシフトレジスタは、上記の構成に加えて、n段目の上記フリップフロップの出力信号が、(n+1)段目の上記レベルシフタヘの電力供給を停止して、当該レベルシフタを停止させる構成とすることができる。
例えば、制御手段が、上記各レベルシフタヘの電力供給を停止して、当該レベルシフタを停止させるようにする。
上記構成によれば、制御手段は、各レベルシフタの電力供給を停止して、当該レベルシフタを停止させる。これにより、上記の構成による効果に加えて、レベルシフタを停止できると共に、動作中にレベルシフタで消費する電力の分だけ、消費電力を低減できる。
また、本発明のシフトレジスタは、上記の構成に加えて、上記レベルシフタが、停止時には予め定められた値の出力電圧を保つ出力安定手段を備えていることを特徴としている。
一般に、レベルシフタが停止している間、レベルシフタの出力電圧が不定になると、当該レベルシフタが接続されているフリップフロップの動作が不安定になるおそれがある。
これに対し、上記本発明の構成によれば、レベルシフタが停止している間、当該レベルシフタの出力電圧は、出力安定手段によって、所定の値に保たれる。この結果、上記の構成による効果に加えて、不安定な出力電圧に起因するフリップフロップの誤動作を防止でき、より安定した動作のシフトレジスタを実現できる。
また、本発明のシフトレジスタは、上記の構成に加えて、上記レベルシフタのうち上記フリップフロップに対応するレベルシフタ内に設けられた、クロック信号が入力されるトランジスタのゲート容量が、上記フリップフロップの前段のフリップフロップの出力信号により、上記クロック信号の伝送線から切り離されることを特徴としている。
また、本発明のシフトレジスタは、上記の構成に加えて、(n+1)段目の上記レベルシフタ内に設けられた、クロック信号が入力されるトランジスタのゲート容量が、n段目の上記フリップフロップの出力信号により、上記クロック信号の伝送線から切り離される構成とすることができる。
例えば、制御手段が、上記昇圧部内に設けられた、クロック信号が入力されるトランジスタのゲート容量を、上記クロック信号の伝送線から切り離すように制御するようにする。
一般に、レベルシフタヘの入力信号は伝送線を通じて、各レベルシフタに送られるが、伝送線は回路上に当該伝送線以外の配線などと絶縁膜を介して配置されるため、その重なった部分で容量を持ってしまう。さらに、伝送線に関る容量はこれだけでない。すなわち、MOSトランジスタの場合、該入力信号がトランジスタのゲート電極に入力されるが、トランジスタのゲートにはゲート容量なる容量が存在し、その値はトランジスタの大きさに従って大きくなる。よって、伝送線の容量は、配線の重なった部分の容量とトランジスタのゲート容量によって構成されてしまう。
レベルシフタなどのように低い入力電圧を昇圧する回路では、比較的大きなトランジスタのゲート電極に接続されることが多いため、ゲート容量が大きくなり、伝送線全体の容量が総じて大きくなってしまう。これにより、外部から信号を供給するためには、この伝送線の容量を駆動するために大きな電力が必要となり、外部回路の消費電力を大きくしてしまう。
これに対し、上記本発明の構成によれば、複数のレベルシフタが設けられた場合でも、制御手段が入力信号を制御して、必要なときだけレベルシフタに入力信号を供給する。そのため、入力信号が、レベルシフタ内の比較的大きなトランジスタのゲート電極に接続されていても、必要以外のトランジスタのゲート電極とは切り離されている。それゆえ、上記の構成による効果に加えて、入力信号の伝送線の容量が低減され、伝送線の容量を駆動するために大きな電力が必要なく、外部回路の消費電力が大きくなることを防止できる。
また、本発明のシフトレジスタは、上記の構成に加えて、Mを2以上の整数とするとき、M種類のクロック信号を用い、各クロック信号を上記フリップフロップに順次、(M−1)個おきに入力することを特徴としている。
例えば、M(M≧2)種類のクロック信号を、上記複数段フリップフロップに順次、(M−1)個おきに入力するようにする。
上記の構成によれば、複数のクロック信号を用いることにより周波数を低減することが可能となる。外部回路からクロック信号を入力する際、周波数を低く抑えることができるので、上記の構成による効果に加えて、外部回路の消費電圧をより低減することができる。
また、本発明のシフトレジスタは、上記の構成に加えて、上記M種類のクロック信号が、互いにハイレベルの期間が重ならないような位相、および、互いにローレベルの期間が重ならないような位相のうち、少なくとも一方を有することを特徴としている。
すなわち、上記M種類のクロック信号が、互いにハイレベルの期間が重ならないような位相、または、互いにローレベルの期間が重ならないような位相を有する。
上記の構成によれば、上記レベルシフタによって昇圧されたクロック信号がシフトレジスタの出力となり、その出力はクロック信号と同じパルス幅を持つ。よって、上記の構成による効果に加えて、昇圧された当該出力信号と隣接する昇圧された出力信号が重なること無く得られる。
また、本発明のシフトレジスタは、上記の構成に加えて、上記M種類の各クロック信号のデューティー比が(100×1/M)%以下であることを特徴としている。
上記の構成によれば、上記レベルシフタによって昇圧されたクロック信号がシフトレジスタの出力となり、その出力はクロック信号と同じパルス幅を持つ。よって、上記の構成による効果に加えて、昇圧された当該出力信号と隣接する昇圧された出力信号が重なることなく得られ、さらに、任意にパルス幅を変えることができる。
ここで、「デューティー比」とは、信号波形のアクティブと非アクティブとの時間的な比率を表す。アクティブとは、信号が作用している状態であり、非アクティブとは、信号が作用していない状態である。波形の一周期はアクティブの時間と非アクティブの時間の和となる。例えば、デューティー比が40%とは、アクティブの時間が一周期の40%を占めるということを示している。例えば、信号波形がハイを示しているときをアクティブとし、信号波形がローを示しているときを非アクティブとする。あるいは、回路によっては、ローの期間がアクティブとなる場合もある。
また、本発明のシフトレジスタは、上記の構成に加えて、上記フリップフロップがセット・リセット型フリップフロップであり、iおよびkを1以上の整数とするとき、上記レベルシフタのうち(i+k×M)段目の上記フリップフロップに対応するレベルシフタにて、上記クロック信号のパルス幅と同じ幅で昇圧されたパルスが、i段目の上記フリップフロップのリセット端子へ入力されることを特徴としている。
また、本発明のシフトレジスタは、上記の構成に加えて、上記複数段のフリップフロップがセット・リセット型フリップフロップであり、iおよびkを1以上の整数とするとき、(i+k×M)段目の上記出力パルスが、i段目の上記フリップフロップのリセット端子へ入力される構成とすることができる。
上記の構成によれば、上記の構成による効果に加えて、各フリップフロップから出力される信号のパルス幅を所望の期間に調整できる。
ここで、以下に「セット・リセット型フリップフロップ」について説明する。一般にフリップフロップとは、あるタイミングで信号が加えられるたびに、二つの安定状態の間を転移し、上記信号が入力されないときはその状態を保持する回路である。セット・リセット型フリップフロップは、例えば、入力されるセット信号によって出力をハイの状態にし、セット信号が非アクティブになってもその出力状態を保持し続ける。その後、セット信号が非アクティブで、リセット信号がアクティブになると、出力をローの状態にし、リセット信号が非アクティブになっても、セット信号がアクティブになるまでその状態を保持し続ける。
また、本発明のシフトレジスタは、上記の構成に加えて、上記フリップフロップがセット・リセット型フリップフロップであり、iおよびkを1以上の整数とするとき、(i+k×M)段目の上記フリップフロップの出力信号が、i段目の上記フリップフロップのリセット端子へ入力されることを特徴としている。
上記の構成によれば、上記の構成による効果に加えて、各フリップフロップから出力される信号のパルス幅を所望の期間に調整できる。
また、シフトレジスタの出力パルスをリセット信号として用いるのと異なり、フリップフロップの出力をリセット信号として用いることにより、シフトレジスタの出力パルスの負荷が増加するのを抑えることができる。
また、本発明のシフトレジスタは、上記の構成に加えて、複数のデータ信号線と、上記複数のデータ信号線にそれぞれ交差する複数の走査信号線と、上記データ信号線および上記走査信号線で包囲された部分に配置された複数の画素を有し、各走査信号線から供給される走査信号に同期して各データ信号線から各画素に画像表示のためのデータ信号が送られることによって上記画素に画像を表示する表示部と、予め定められた周期の第1クロックに同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路と、予め定められた周期の第2クロックに同期して順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを有する画像表示装置において、上記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方は、上記第1あるいは第2クロック信号を上記クロック信号とする上記いずれかのシフトレジスタを備えていることを特徴としている。
また、本発明の画像表示装置は、マトリクス状に配置された複数の画素と上記画素の各列に配置された複数のデータ信号線および上記画素の各列に対応して配置された走査信号線を有し、各走査信号線から供給される走査信号に同期して各データ信号線から各画素に画像表示のためのデータ信号が送られることによって上記画素に画像を表示する表示部と、予め定められた周期の第1クロックに同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路と、予め定められた周期の第2クロックに同期して順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを有する画像表示装置において、上記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方が、上記第1あるいは第2クロック信号を上記クロック信号とする上記いずれかのシフトレジスタを備えている構成とすることができる。
例えば、上記走査信号線駆動回路は、上記複数の走査信号線に、所定のタイミング信号に同期して、順次、走査信号を出力する。また、上記データ信号線駆動回路は、上記複数のデータ信号線に、所定のタイミング信号に同期して、順次、映像信号を出力する。
一般に、画像表示装置では、データ信号線の数、あるいは、走査信号線の数が大きくなるに従って、各信号線毎のタイミングを生成するためのフリップフロップの数が大きくなり、フリップフロップの両端間の距離が長くなる。これに対し、上記各構成のシフトレジスタは、レベルシフタの駆動能力が小さくかつフリップフロップの両端間の距離が長い場合であっても、バッファを削減でき、消費電力を削減できる。それゆえ、データ信号線駆動回路および走査信号線駆動回路の少なくとも一方に、上記各構成のシフトレジスタを備えることによって、消費電力を低減し、かつ、シフトレジスタの回路規模を小さくし、画像表示装置を狭額縁化することができる。
また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路、走査信号線駆動回路の少なくとも一方が、上記画素と同一基板上に形成されていることを特徴としている。
上記構成によれば、データ信号線駆動回路、走査信号線駆動回路の少なくとも一方が、上記画素と同一基板上に形成されている。したがって、データ信号線駆動回路と各画素との間の配線、あるいは、走査信号線と各画素との間の配線は、当該基板上に配され、基板外に出す必要がない。この結果、データ信号線の数あるいは走査信号線の数が増加しても、基板外に出す信号線の数が変化せず、組み立てる必要がない。
例えば、上記データ信号線駆動回路、走査信号線駆動回路、および各画素が同一基板上に形成される。その結果、データ信号線駆動回路、走査信号線駆動回路および各画素は、互いに同一の基板上に形成されており、データ信号線駆動回路と各画素との間の配線、並びに、走査信号線と各画素との間の配線は、当該基板上に配され、基板外に出す必要がない。この結果、データ信号線の数および走査信号線の数が増加しても、基板外に出す信号線の数が変化せず、組み立てる必要がない。
それゆえ、上記の構成による効果に加えて、製造時の手間を削減し、各信号線の容量の不所望な増大を防止できるとともに、集積度の低下を防止できる。
また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路、走査信号線駆動回路および各画素が、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいることを特徴としている。
すなわち、上記データ信号線駆動回路、走査信号線駆動回路、および各画素を構成する各スイッチング素子が、いずれも多結晶シリコン薄膜トランジスタからなる。
一般に、多結晶シリコン薄膜は、単結晶シリコンに比べて、表示面積を拡大しやすいが、多結晶シリコントランジスタは、単結晶シリコントランジスタに比べて、例えば移動度やしきい値などのトランジスタ特性が劣っている。したがって、単結晶シリコントランジスタを用いて各回路を製造すると、表示面積の拡大が難しく、一方、多結晶シリコン薄膜トランジスタを用いて各回路を製造すると、各回路の駆動能力が低下してしまう。また、両駆動回路と画素とを別の基板上に形成した場合は、各信号線で両基板間を接続する必要があり、製造時に手間がかかるとともに、各信号線の容量が増大してしまう。
これに対し、上記本発明の構成によれば、上記データ信号線駆動回路、走査信号線駆動回路および各画素は、いずれも、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいる。このため、上記の構成による効果に加えて、表示面積を容易に拡大できる。さらに、同一基板上に容易に形成できるので、製造時の手間や各信号線の容量を削減できる。
加えて、上記シフトレジスタが使用されているので、回路規模の縮小による狭額縁化が実現できるとともに、低振幅のクロック信号を用いてレベルシフタを設けることによってシフトレジスタを制御した場合でも消費電力の低減が実現できる。
また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路、走査信号線駆動回路および各画素が、600℃以下のプロセス温度で製造されたスイッチング素子を含んでいることを特徴としている。
すなわち、上記データ信号線駆動回路、走査信号線駆動回路、および各画素を構成する各スイッチ素子が、いずれも、600℃以下のプロセス温度で製造されている。
上記の構成によれば、スイッチング素子のプロセス温度が600℃以下に設定されるので、各スイッチング素子の基板として、通常の安価なガラス基板(歪み点が600℃以下のガラス基板)を使用しても、歪み点以上のプロセスに起因する反りやたわみが発生しない。この結果、上記の構成による効果に加えて、実装がさらに容易で、より表示面積の広い画像表示装置を実現できる。
以上のように、本発明の画像表示装置に有するシフトレジスタは、上記レベルシフタが上記フリップフロップと1対1に対応するように設けられ、上記フリップフロップの前段のフリップフロップの出力信号に応じて、上記レベルシフタのうち上記フリップフロップに対応するレベルシフタにて、上記クロック信号のパルス幅と同じ幅で昇圧されたパルスを、上記フリップフロップに入力するとともにシフトレジスタの出力信号として出力する構成である。
これにより、シフトレジスタ内に設けられたレベルシフタの一部分のみが動作するので、大幅な消費電力の低減を図ることができるという効果を奏する。
また、論理演算を行う回路を必要としないため、また、論理演算部内で信号の遅延により、論理演算部の出力の一部が重なることが避けられるという効果を奏する。
また、出力パルスの重なりを防ぐための特殊な回路や特殊な信号のための伝送線を必要としないため、駆動回路を大幅に縮小化できるという効果を奏する。
〔実施の形態1〕
本発明の実施の一形態について図1ないし図14に基づいて説明すれば、以下の通りである。なお、本発明は、シフトレジスタに広く適用できるが、以下では、好適な例として、画像表示装置に適用した場合について説明する。
本実施の形態に係るシフトレジスタは、例えば、画像表示装置の駆動回路に好適に使用され、駆動回路を縮小化でき、クロック入力信号の振幅が駆動電圧よりも低い場合でも、クロック信号のパルス幅を可変することによって、該シフトレジスタの出力信号のパルス幅を任意に変えることが可能である。
図2に示すように、本実施形態にかかる画像表示装置101は、マトリクス状に配された画素PIXを有する表示部102と、各画素PIXを駆動するデータ信号線駆動回路103および走査信号線駆動回路104とを備えており、制御回路105が、各画素PIXの表示状態を表す映像信号DATを生成すると、その映像信号DATに基づいて画像が表示できる。
上記表示部102および両駆動回路103、104は、製造時の手間と配線容量とを削減するために、同一のガラス基板上に設けられている。また、より多くの画素PIXを集積し、表示面積を拡大するために、上記表示部102および両駆動回路103、104に設けられている、各信号の導通をオンオフして制御するための各スイッチング素子が、いずれも、ガラス基板上に形成された多結晶シリコン薄膜トランジスタから構成されている。さらに、通常のガラス基板(歪み点が600℃以下のガラス基板)を用いても、歪み点以上のプロセスに起因する反りやたわみが発生しないように、上記多結晶シリコントランジスタは、600℃以下のプロセス温度で製造される。
ここで、上記表示部102は、n本のデータ信号線SL1〜SLnと、各データ信号線SL1〜SLnにそれぞれ交差するm本の走査信号線GL1〜GLmとを備えている。なお、以下、特に区別する必要のない限り、データ信号線SL1〜SLnの出力信号もそれぞれSL1〜SLnと称することとする。走査信号線も同様である。n以下の任意の正の整数をi、m以下の任意の正の整数をjとすると、データ信号線SLiとGLjとの組み合わせごとに、画素PIX(i、j)が設けられており、各画素PIX(i、j)は、隣接する2本のデータ信号線SLi、SLi+1、およびGLj、GLj+1で包囲された部分に配される。
一方、上記画素PIX(i、j)は、例えば図3に示すような、ゲートが走査信号線GLjへ、ドレインがデータ信号線SLiに接続された電界効果型トランジスタ(スイッチング素子)SWと、当該電界効果型トランジスタSWのソースに一方の電極が接続された画素容量Cpとを備えている。また、上記画素容量Cpの他端は、全画素PIXに共通の共通電極線に接続されている。上記画素容量Cpは、液晶容量CLと、必要に応じて付加される補助容量Csとから構成されている。
上記画素PIX(i、j)において、走査信号線GLjが選択されると、電界効果型トランジスタSWが導通し、データ信号線SLiに印加された電圧が画素容量Cpへ印加される。ここで、液晶の透過率あるいは反射率が、液晶容量CLに印加される電圧によって変化する。したがって、走査信号線GLjを選択し、データ信号線SLiへ映像データに応じた信号を印加すれば、当該画素PIX(i、j)の表示状態を、映像データに合わせて変化させることができる。
図2に示す画像表示装置101では、走査信号線駆動回路104が走査信号線GLを選択し、選択中の走査信号線GLとデータ信号線SLとの組み合わせに対応する画素PIXへの映像データが、データ信号線駆動回路103によってそれぞれのデータ信号線SLへ出力される。
これにより、当該走査信号線GLに接続された画素PIXへ、それぞれの映像データが書き込まれる。さらに、走査信号線駆動回路104が走査信号線GLを順次選択し、データ信号線駆動回路103がデータ信号線SLへ映像データを出力する。この結果、表示部102の全画素PIXにそれぞれの映像データが書き込まれる。
ここで、上記制御回路105からデータ信号線駆動回路103までの間、各画素PIXへの映像データは、映像信号DATとして、時分割で伝送されており、データ信号線駆動回路103はタイミング信号となる所定の周期でデューティー比が50%未満の(本実施形態ではハイの期間がローの期間より短い)クロック信号SCK1と、位相が180°異なるクロック信号SCK2と、開始信号SSPとに基づいたタイミングで、映像信号DATから各映像データを抽出している。なお、上記クロック信号SCK1、SCK2のほかにも、これらの位相をそれぞれ反転させた反転信号であるSCK1B、SCK2Bも、上記制御回路105からデータ信号線駆動回路103へ入力されている。また、開始信号SSPの位相を反転させた反転信号であるSSPBも、上記制御回路105からデータ信号線駆動回路103へ入力されている。
より具体的には、上記データ信号線駆動回路103は、(1)クロック信号SCK1とクロック信号SCK2との立ち上がりに同期して開始信号SSPを入力することによって、順次、クロックの半周期に相当するパルスをシフトさせながら出力することによって、1クロックずつタイミングが異なる出力信号SL1〜SLnを生成するシフトレジスタ103aと、(2)各出力信号SL1〜SLnが示すタイミングで、映像データを映像信号DATから抽出するサンプリング部103bとを備えている。
同様に、走査信号駆動回路104は、クロック信号GCK1、GCK2に同期して、走査信号の開始信号GSPを入力することによって、順次、クロックの半周期に相当するパルスをシフトさせながら出力し、それによって、1クロックずつタイミングが異なる走査信号を、各走査信号線GL1〜GLmへ出力するシフトレジスタ104aを備えている。なお、上記クロック信号GCK1、GCK2のほかにも、これらをそれぞれ反転させた反転信号であるGCK1B、GCK2Bも、上記制御回路105から走査信号駆動回路104へ入力されている。
ここで、本実施形態に係る画像表示装置101では、表示部102および両駆動回路103・104が多結晶シリコン薄膜トランジスタで形成されており、これら表示部102・駆動回路103・104の駆動電圧Vccは、例えば15V程度に設定されている。一方、制御回路105は、上記各回路102、103、104とは異なる基板上に、単結晶シリコントランジスタで形成されており、駆動電圧は、例えば、5Vあるいはそれ以下の電圧など、上記駆動電圧Vccよりも低い値に設定されている。なお、上記各回路102、103、104と制御回路105とは、互いに異なる基板に形成されているが、両者間で伝送されている信号の数は、上記各回路102、103、104間の信号の数よりも大幅に少なく、例えば、映像信号DATや開始信号SSPあるいはクロック信号SCK1、SCK2(GCK1、GCK2)程度である。また、制御回路105は、単結晶シリコントランジスタで形成されているので、十分な駆動能力を確保しやすい。したがって、互いに異なる基板上に形成しても、製造時の手間や配線容量あるいは消費電力の増加は、問題とならない程度に抑えられている。
ここで、本実施形態では、上記シフトレジスタ103aは、図1に示すシフトレジスタ1が使用されている。なお、以下では、シフトレジスタの段数L(m)をnで参照し、出力信号をSL1〜SLnと称する。
具体的には、上記シフトレジスタ1には、n段のセット・リセットフリップフロップ(SRフリップフロップ)F1、…、FnおよびダミーのSRフリップフロップFxを含むフリップフロップ部12と、上記制御回路105から供給され、駆動電圧Vccよりも振幅の小さなクロック信号SCK1、SCK2を昇圧して各SRフリップフロップに入力するレベルシフタLS1、…、LSn、LSxを含むレベルシフタ部13と、また、開始信号SSPを昇圧するための、開始信号用レベルシフタ14とを含んでいる。
本実施形態では、レベルシフタ部13内の各レベルシフタLS1、…は、各SRフリップフロップF1、…と1対1に対応するように設けられており、後述するように、クロック信号SCK1、SCK2の振幅が上記駆動電圧Vccよりも小さい場合でも、何ら支障なく昇圧できるように、電流駆動型のレベルシフタとして構成されている。各レベルシフタは、制御信号ENAが動作を指示している間、クロック信号SCK1またはSCK2に基づいて、対応するSRフリップフロップ(Fとする)へ、昇圧後のクロック信号を印加できる。各レベルシフタはさらに、制御信号ENAが動作停止を指示している間は、自身が動作を停止することで、対応するSRフリップフロップFへのクロック信号の印加を阻止できるとともに、動作停止中、後述する入力スイッチング素子を遮断して、貫通電流に起因するレベルシフタ部13の電力消費を削減できる。
一方、上記フリップフロップ部12は、1クロック周期幅の開始信号SSPを、クロック信号SCK1、SCK2の立ち上がりごとに、次段へ伝送できるように構成されている。具体的には、前段の出力Q(初段はSSP)によって、レベルシフタLS1、LS2、…LSxのうちで該当するもの(初段ではLS1)が動作し、SCK1またはSCK2(初段ではSCK1)が反転部INV1、INV2、…、INVn、…、INVxのうちで該当するもの(初段ではINVS1)を介して、負論理のセット信号Sバーとして該当するSRフリップフロップ(初段ではF1)に印加されるともに、シフトレジスタ1の出力(初段ではSL1)として出力される。SRフリップフロップF1の出力信号Q1は、次段のレベルシフタLS2を動作させる信号ENA1として印加される。さらに、各SRフリップフロップFnには、後段のSRフリップフロップヘのセット信号のうち、シフトレジスタ出力SLnと比べて伝送するパルス幅だけ遅れた信号がリセット信号Rとして印加される。
本実施形態では、1クロック周期幅のパルスを伝送するので、1クロック周期遅れた信号、すなわち、2段後のレベルシフタLSn+2(例えばLS1に対してLS3)によって昇圧された、シフトレジスタ1の出力信号SLn+2が、フリップフロップFnの正論理のリセット信号として印加される。
また、奇数段のSRフリップフロップF1、F3、…がクロック信号SCK1の立ち上が上がりでセットされるように、奇数段のレベルシフタLS1、LS3、…には、クロック信号SCK1が入力される。一方、偶数段のレベルシフタLS2、LS4、…には、偶数段のSRフリップフロップF2、…がクロック信号SCK2の立ち上がりでセットされるように、SCK2が印加される。
なお、本実施形態のシフトレジスタでは、図1に示すように、最終段(n段目の次の段)にダミー用としてレベルシフタLSx、フリップフロップFxが設けられている。そして、レベルシフタLSxの出力Sxがn段目のフリップフロップFnのリセット端子に入力され、最終段のフリップフロップFxのリセット端子には、フリップフロップFx自身の出力Qxが入力される構成になっている。よって、最終段のフリップフロップFxは、セットされて出力信号Qxが生ずると同時にリセットがかかることとなり、出力信号Qxは後述の図4のようになる。なお、出力信号Sxがn段目のフリップフロップFnのリセット端子に入力される構成とせずに、最終段のフリップフロップFxの出力信号Qxがn段目のフリップフロップFnのリセット端子に入力される構成としてもよい。
次に、図4に示すタイミングチャートを用いて動作の具体的な説明を行う。なお、ここでは、Mを2以上の整数とするとき、M種類のクロック信号を用い、各クロック信号を、上記複数段フリップフロップに順次、(M−1)個おきに入力するようになっており、ここではM=2とする。また、ここでは各タイミング信号の反転信号SCK1B、SCK2Bは図示しない。
上記構成によれば、図4に示すように、開始信号SSPがパルス入力されている間、最前段のレベルシフタLS1が動作して、昇圧したあとのクロック信号SCK1(SCK1aとする)をSRフリップフロップF1へ印加するとともに、この信号がシフトレジスタの出力信号SL1となる。これにより、SRフリップフロップF1は、パルス入力の開始時時点のあと、クロック信号が立ち上がった時点でセットされ、出力Q1をハイへと変化させる。
上記Q1は、制御信号ENA1として、2段目のレベルシフタLS2の端子ENAへ印加される。これにより、レベルシフタLS2は、SRフリップフロップF1がパルス出力している間(ENA1=Q1がハイレベルの間)、端子OUTから、クロック信号SCK2(より正確には、それを昇圧して得られたSCK2a)を出力する。これにより、SRフリップフロップF2は、前段の出力Q1がハイレベルになったあと、クロックSCK2が最初に立ち下がった時点でセットされ、出力Q2をハイレベルヘと変化させる。また、SCK2aは、シフトレジスタの出力信号SL2として出力される。
ここで、1以上n以下の整数をiとすると、各SRフリップフロップ出力信号Qiは、次段のレベルシフタLSi+1へ、制御信号ENAiとして印加されているので、2段目以降のSRフリップフロップFi+1は、前段の出力Qiよりも、SCK1とSCK2の位相差分だけ遅れて出力Qi+1を出力する。
一方、シフトレジスタFiには、2段後のレベルシフタLSi+2の出力がリセット信号Rとして印加される。したがって、各出力Qiは、1クロック周期だけハイレベルとなったあと、ローレベルヘと変化する。これにより、フリップフロップ部12は、1クロック周期幅の開始信号SSPを、クロック信号SCK1とSCK2の立ち上がりごとに次段に伝送できる。
ここで、各レベルシフタ(LS1、LS2、…)はSRフリップフロップごとに設けられているため、SRフリップフロップの段数が多い場合であっても、唯一のレベルシフタでクロック信号SCK1またはSCK2を昇圧したあと全てのフリップフロップへ印加する場合に比べて、互いに対応するレベルシフタとフリップフロップ間の距離を短くできる。したがって、昇圧後のクロック信号SCK1aまたはSCK2aの伝送距離が短くできるとともに、各レベルシフタの負荷容量が削減できる。また、負荷容量が小さいので、例えば、レベルシフタが多結晶シリコン薄膜トランジスタから構成されている場合のように、レベルシフタの駆動能力が十分に確保することが難しい場合であっても、バッファを設ける必要がない。これらの結果、シフトレジスタの消費電力を削減できる。また、従来例で述べたパルス幅制御信号SPWCのように、SCK1の2倍の周波数をもつような信号が必要ないため、この点からも消費電力の削減が実現できる。
また、開始信号SSPや前段の出力Qi-1がローレベルである間のように、各SRフリップフロップFiがクロック信号の入力を必要としない場合、レベルシフタLSiが動作を停止している。この状態では、クロック信号が駆動されないため、駆動に必要な電力消費が発生しない。さらに、後述するように、各レベルシフタに設けられている昇圧部13a(図7参照)への電力供給自体が停止されるとともに、入力スイッチング素子(後述のP11、P12)(図7参照)が遮断され、貫通電流を流さない。したがって、電流駆動型のレベルシフタが多数(n個)設けられているにもかかわらず、動作中のレベルシフタでのみ、電力が消費される。この結果、シフトレジスタの消費電力を大幅に削減できる。
ここで、i段目(2≦i≦n)のSRフリップフロップFiの出力「Qi」に対する前段のSRフリップフロップFi-1の出力が「Qi-1」となるのにならい、開始信号SSPを、説明の便宜上、1段目のSRフリップフロップF1に対する前段の出力Q0と呼ぶことにすれば、本実施形態に係るレベルシフタLSi(1≦i≦n)は、SRフリップフロップFiにクロック信号が必要な期間、すなわち、前段の出力Qi-1がパルス出力を開始した時点からSRフリップフロップFiがセットされるまでの期間を、前段の出力Qi-1のみに基づいて判定している。この結果、前段の出力Qi-1を直接印加するだけで、各レベルシフタLSiの動作/停止を制御でき、新たな制御信号を作成するための回路を設ける場合に比べて、シフトレジスタの回路構成を簡略化できる。
さらに、本実施形態では、各レベルシフタLSiが停止している間、各SRフリップフロップFiへのクロック入力が阻止される。したがって、レベルシフタLSiとは別にクロック入力の要否に応じて、導通するスイッチを設けなくとも、開始信号SSPを正しく伝送できる。
ここで、上記SRフリップフロップは、例えば、図5に示すように、駆動電圧Vccと接地レベルとの間に、P型MOSトランジスタP1、N型MOSトランジスタN2、およびN3が互いに直列に接続されており、トランジスタP1、N3のゲートには、負論理信号Sバーが印加される。また、トランジスタN2のゲートには、正論理のリセット信号Rが印加される。さらに、互いに接続された上記トランジスタP1、N2のドレイン電位は、インバータINV1、INV2でそれぞれ反転させ、出力信号Qとして出力される。
一方、駆動電圧Vccと接地レベルとの間には、さらに、それぞれ直列に接続されたP型のMOSトランジスタP4、P5、およびN型のMOSトランジスタN6、N7が設けられている。
上記トランジスタP6、N6のドレインは、上記インバータINV1の入力に接続されているとともに、両トランジスタP5、N6のゲートは、インバータINV1の出力に接続されている。さらに、上記トランジスタP4には、リセット信号Rが印加されるとともに、上記トランジスタN7には、セット信号Sバーが印加される。
上記SRフリップフロップF1では、図6に示すように、リセット信号Rがインアクティブ(ローレベル)の間に、セット信号Sバーがアクティブ(ローレベル)に変化すると、上記トランジスタP1が導通して、インバータINV1の入力をハイレベルに変化させる。これにより、SRフリップフロップF1の出力信号Qはハイレベルヘと変化する。
この状態では、リセット信号RおよびインバータINV1の出力によって、トランジスタP4・P5が導通する。また、リセット信号RおよびインバータINV1の出力によって、トランジスタN2・N6が遮断される。これにより、セット信号Sバーがインアクティブに変化しても、インバータINV1の入力はハイに維持され、出力信号Qはハイレベルのまま保たれる。
その後、リセット信号Rがアクティブになると、トランジスタP4が遮断され、トランジスタN2が導通する。ここで、セット信号Sバーがインアクティブのままなので、トランジスタP1は遮断され、トランジスタN3が導通する。したがって、インバータINV1の入力がローレベルに駆動され、出力信号Qがローレベルヘと変化する。
一方、本実施形態に係るレベルシフタは、例えば、図7に示すように、クロック信号SCK1またはSCK2をレベルシフトする昇圧部13aと、クロック信号の供給が不要な停止期間に、昇圧部13aへの電力供給を遮断する電力供給制御部13bと、停止期間中、昇圧部13aとクロック信号が伝送される信号線とを遮断するスイッチとしての入力制御部13cと、停止期間中、上記昇圧部13aの入力スイッチング素子(P11、P12)を遮断する入力スイッチング素子遮断制御部としての入力信号制御部13dと、停止期間中、昇圧部13aの出力を所定の値に維持する出力安定部(出力安定手段)13cとを備えている。
上記昇圧部13aは、入力段の差動入力対として、入力スイッチング素子としての、ソースが互いに接続されたP型のMOSトランジスタP11・P12と、両トランジスタP11・P12のソースへ所定の電流を供給するための定電流源Icと、カレントミラー回路を構成し、両トランジスタP11・P12の能動負荷となるN型のMOSトランジスタN13・N14と、差動入力対の出力を増幅するCMOS構造のトランジスタP15・N16とを備えている。
上記トランジスタP11のゲートには、後述するトランジスタN31を介してクロック信号SCK1が入力され、トランジスタP12のゲートには、後述するトランジスタN33を介してクロック信号SCK1の反転信号SCK1B(SCK1バー)が入力される。また、トランジスタN13・N14のゲートは互いに接続され、さらに、上記トランジスタP11・N13のドレインに接続されている。一方、互いに接続されたトランジスタP12・N14のドレインは、上記トランジスタP15・N16のゲートに接続される。なお、トランジスタN13・N14のソースは、上記電力供給制御部13bとしてN型のMOSトランジスタN21を介して接地されている。
一方、上記トランジスタP11側の入力制御部13cでは、クロック信号と上記トランジスタP11のゲートとの間に、N型のMOSトランジスタN31が設けられている。また、トランジスタP11側の入力信号制御部13dでは、トランジスタP11のゲートと駆動電圧Vccとの間に、P型のMOSトランジスタP32が設けられている。同様に、トランジスタP12のゲートには、入力制御部13cとしてのトランジスタN33を介して、クロック信号の反転信号SCK1B(SCK2B)が印加され、入力信号制御部13dとしてのトランジスタP34を介して、駆動電圧Vccが与えられる。
また、上記出力安定部113eは、停止期間におけるレベルシフタ部13の出力電圧OUTを接地レベルに安定させる構成であり、駆動電圧Vccと上記トランジスタP15・N16のゲートとの間に、P型のMOSトランジスタP41を備えている。
なお、本実施形態では、制御信号ENAは、ハイレベルの場合にレベルシフタ部13の動作を示すように設定されている。したがって、上記トランジスタN21、N31、N33、P32、P34、P41のゲートには、制御信号ENAが印加される。
上記構成のレベルシフタ部13では、制御信号ENAが動作を示している場合(ハイレベル)、トランジスタN21・N31・N33が導通し、トランジスタP32・P34・P41が遮断される。この状態では、定電流源Icの電流はトランジスタP11およびN13、あるいは、トランジスタP12・N14を介した後、さらに、トランジスタN21を介して流れる。また、両トランジスタP11・P12のゲートには、クロック信号SCK1、SCK2、あるいはクロック信号の反転信号SCK1B・SCK2Bが印加される。この結果、両トランジスタP11・P12には、それぞれのゲート−ソース間電圧の比率に応じた量の電流が流れる。一方、トランジスタN13・N14は、能動負荷として働くので、トランジスタP12・N14の接続点の電圧は、両SCK1、SCK2、SCK1B、SCK2Bの電圧レベル差に応じた電圧となる。当該電圧は、CMOSトランジスタP15・N16のゲート電圧となり、両トランジスタP15・N16で電力増幅された後、出力電圧OUTとして出力される。
上記レベルシフタ部13は、クロック信号SCK1、SCK2によって入力段のトランジスタP11・P12の導通/遮断を切り替える構成すなわち電圧駆動型とは異なり、動作中、入力段のトランジスタP11・P12が常時導通する電流駆動型であり、両トランジスタP11・P12のゲート−ソース間電圧の比率に応じて、定電流源Icの電流を分流することによって、クロック信号SCK1、SCK2の振幅が入力段のトランジスタP11・P12のしきい値よりも低い場合であっても、何ら支障なく、クロック信号SCK1、SCK2をレベルシフトできる。
この結果、各レベルシフタは、図4に示すように、それぞれに対応する制御信号ENAi-1すなわちQi-1がハイレベルの間、クロック信号SCK1、SCK2として振幅が駆動電圧Vccより低い場合(例えば5V程度)のクロック信号SCK1、SCK2と同一形状で、振幅が駆動電圧Vcc(例えば15V程度)にまで昇圧された出力信号OUTすなわちシフトレジスタのi番目のデータ信号線SLiの出力信号(SLi)を出力できる。
これとは逆に、制御信号ENAiが動作停止を示している場合(ローレベルの場合)、定電流源Icから、トランジスタP11およびN13、あるいは、トランジスタP12およびN14を介して流れる電流は、トランジスタN21によって遮断される。この状態では、定電流源Icから電流供給がトランジスタN21によって阻止されるため、当該電流に起因する消費電力を削減できる。また、この状態では、両トランジスタP11・P12へ電流が供給されないため、両トランジスタP11・P12は差動入力対として動作することができず、出力端、すなわち、両トランジスタP12・N14の接続点の電位を決定できなくなる。
さらに、この状態では、各入力制御部13cのトランジスタN31・N33が遮断される。これにより、クロック信号SCK1、SCK2を伝送する信号線と、入力段の両トランジスタP11・P12のゲートとが切り離され、当該信号線の負荷容量となるゲート容量は、動作中のレベルシフタのもののみに限定される。この結果、当該信号線に複数のレベルシフタが接続されているにもかかわらず、信号線の負荷容量を削減でき、図2に示す制御回路105のようにクロック信号SCK1、SCK2、SCK1B、SCK2Bを駆動する回路の消費電力を削減できる。
また、停止中は、各入力信号制御部13dのトランジスタP32・P34が導通するので、上記両トランジスタP11・P12のゲート電圧はいずれも駆動電圧Vccとなり、両トランジスタP11・P12が遮断される。これにより、トランジスタN21を遮断する場合と同様に、定電流源Icが出力する電流分だけ、消費電流を低減できる。なお、この状態では、両トランジスタP11・P12は、差動入力対として動作することができないので、上記出力端の電位を決定できない。
加えて、制御信号ENAが動作停止を示している場合には、さらに、出力安定部13eのトランジスタP41が導通する。この結果、上記出力端、すなわち、CMOSのトランジスタP15・N16のゲート電位は駆動電圧Vccとなり、出力電圧OUTがローレベルとなる。これにより、図4に示すように、制御信号ENAi-1すなわちQi-1が動作停止を示している場合、レベルシフタの出力電圧OUTすなわちシフトレジスタの出力信号SLiは、クロック信号にかかわらず、ローレベルのまま保たれる。この結果、レベルシフタの停止中における出力電圧OUTが不定の場合と異なり、SRフリップフロップの誤動作を防止でき、安定して動作可能なシフトレジスタが実現できる。
上記図1の例は、複数段のフリップフロップがセット・リセット型フリップフロップであり、iおよびkを1以上の整数とするとき、(i+k×M)段目の出力パルスが、i段目の上記フリップフロップのリセット端子へ入力されるものであり、M=2、k=1の場合である。次に、M=2、k=2の例について述べる。このときの回路図の例を図8および図9に示し、タイミングチャートを図10に示す。図9は図8の右側に続く部分である。すなわち、図8はシフトレジスタの初段部分を示し、図9はシフトレジスタの最終段部分を示している。これらの図に示すように、例えば5段目の出力パルスSL5が、1段目のフリップフロップF1に対するリセット信号として用いられている。上記のM=2、k=1の例では各信号線において出力パルスは1回のみ出力されるが、このM=2、k=2の例では、各信号線において2回の出力パルスを得ることができる。これにより、データ信号線駆動回路において、プレチャージと同等の効果を得ることができる。
すなわち、特に、液晶への電圧印加方法の一つである1水平期間反転駆動(1H反転駆動)において、上記2回の出力パルスのうち、2回目の出力パルスのタイミングで、サンプリングしたい映像データをソースバスラインにサンプリングするようにする。1回目の出力パルスでサンプリングする前でのソースバスラインの電位は、2回目の出力パルスでサンプリングする映像データの電位とは逆極性のある電位が保持されている。1回目の出力パルスでのサンプリングは、ソースバスラインに2回目の出力パルスでサンプリングする映像データの電位と同極性のある電位、すなわち2つ前のソースバスラインにサンプリングされる電位をサンプリングすることとなる。よって、このようなパルス幅制御(パルス制御)により、逆極性の電位になっているソースバスラインを1回の出力パルスだけで充電するよりも、所望の映像データをソースバスラインに充電するのがより容易になる。
ここで、プレチャージについて述べる。データ信号線駆動回路では、出力パルスはサンプリング部に入力され、該出力パルスに応じて映像データをソースバスラインにサンプリングしていく。すなわち、映像データの電位を、ソースバスラインが持つ容量へ充電する。このとき、サンプリング部の能力が低い場合には、所望の電位を充電できないことがある。特に液晶表示装置の場合、液晶の劣化を防ぐために交流電位を用いているため、電位の振れ幅が大きくなっている。この交流電位を用いることにより、1水平期間反転(1H反転、別称ゲート反転)、フレーム反転、ドット反転、ソース反転等の極性反転が行われる。交流電位を用いるのは、ある一つの画素に着目した場合、一般的に、1フレームごとに正極性と負極性とに交互に充電するためである。このため、サンプリング部に要求される充電能力は高くなっている。しかし、画像表示装置には高精細化、狭額縁化が求められるため、サンプリング時間やサンプリング部の大きさにも制限がある。これに対し、従来では、データ信号線駆動回路にソースバスラインを介して、表示パネル上の反対側にプレチャージ回路を設けたり、データ信号線駆動回路に、別途必要となる制御信号により駆動するプレチャージ機能を持たせたりするなどして、映像データをサンプリングする前に、次にサンプリングする極性の、任意の電位を充電するプレチャージを行っている。
この例では、上記のようにkが2以上であり、各信号線において、k個すなわち複数個の出力パルスが出力されるようになっている。複数個の出力パルスが出力されるということは、その出力パルスを受ける回路にとって動作する時間が増えるということであり、実質的に出力パルスのパルス幅が長くなることと同じ作用をすることになる。
上記図9の例では、有効となる最後の信号はSLnであり、SLnを出力するために、ダミーのフリップフロップFx、Fx+1、Fx+2とダミーのレベルシフタLSx、LSx+1、LSx+2を用いている。このとき、最終段のフリップフロップFx+2は、自分自身の出力でリセットする。LSx+2の出力が、INVSx+2を介してFx+2のセット信号となるとともに、Fn-1、Fnのリセット信号となる。また、この信号を利用して、ダミーのフリップフロップFx、Fx+1もリセットする。
なお、上記図9の代わりに、図11のような構成も可能である。図8に示す部分は共通である。このときのタイミングチャートは図12のようになる。この例では、上記の最終段のフリップフロップFx+2を削除し、最終段のレベルシフタLSx+2の出力パルスをリセット信号としており、このようにしても図9同様の動作が可能である。
上記図1および図8ないし図12の例は、複数段のフリップフロップがセット・リセット型フリップフロップであり、iおよびkを1以上の整数とするとき、(i+k×M)段目の出力パルスが、i段目の上記フリップフロップのリセット端子へ入力される場合である。これらの例と異なり、上記複数段のフリップフロップの(i+k×M)段目(k≧1)の出力信号が、i段目の上記フリップフロップのリセット端子へ入力されるように構成することもできる。このときの回路図の例を図13に示し、タイミングチャートを図14に示す。これらの図に示すように、例えば3段目のフリップフロップの出力信号Q3(ENA3)が、1段目のフリップフロップF1に対するリセット信号として用いられている。この例ではM=2、k=1であるが、上記同様kを2以上とすることもできる。
このような構成をとっても、上記図1および図8ないし図12の例と同様の効果が得られる。また、これらの例と異なり、シフトレジスタの出力パルスをフリップフロップのリセット信号として用いるのではなくフリップフロップの出力をフリップフロップのリセット信号として用いることにより、シフトレジスタの出力パルスの負荷を減らすことが可能になる。
〔実施の形態2〕
本発明の他の実施の形態について図15ないし図17に基づいて説明すれば、以下の通りである。なお、説明の便宜上、上記の実施の形態の図面に示した部材と同一の機能を有する部材には、同一の符号を付記してその説明を省略する。
本実施形態では、本発明を走査信号線駆動回路に用いた場合について、図15、図16を用いて説明する。図15は走査信号線駆動回路を示しているが、回路構成および回路の働きは実施の形態1のデータ信号線駆動回路と同様である。よって動作原理についての説明はここでは省く。
本実施形態に係るシフトレジスタ2は上述のように、図2の走査信号線駆動回路104に用いられるシフトレジスタであり、図15に示すように、クロック信号として2種類のクロック信号GCK1・GCK2が入力され、スタートパルスである開始信号GSPが入力される以外は、実施の形態1のシフトレジスタ1の構成と同じである。
なお、上記クロック信号GCK1、GCK2のほかにも、これらの位相をそれぞれ反転させた反転信号であるGCK1B、GCK2Bも、上記制御回路105から走査信号線駆動回路104へ入力されている。また、開始信号GSPの位相を反転させた反転信号であるGSPBも、上記制御回路105から走査信号線駆動回路104へ入力されている。
図16に示すタイミングチャートにおいて、GCK1、GCK2(反転信号GCK1B、GCK2Bは図示しない)は、ハイ期間が重ならないような位相を持つものであり、本実施形態では、位相が180°ずれた関係のクロック信号GCK1およびGCK2を用いている。
本実施形態では、上記のクロック信号GCK1、GCK2を用いることにより、GCK1、GCK2がレベルシフタLSにより昇圧され、INVG1ないしINVGnを介してフリップフロップヘの入力が制御されるとともに、GL1ないしGLnとして出力される。そのため、走査信号が重なることがなくなる。また、GPWC信号や従来例で述べたような論理回路を必要とせず狭額縁化が容易に実現できる。なお、走査信号線駆動回路の場合は、前後の走査信号が重なると、表示上、著しく表示が劣化するため、走査信号を重ならないようにするうえで、従来例で述べた、走査信号を重ならないようにするためのパルス幅制御信号GPWCを用いることもできる。
実施の形態1や上記図15および図16の例では、M種類の各クロック信号のデューティー比が(100×1/M)%以下、より好ましくは(100×1/M)%未満となっている。すなわち、これらの例ではM=2であり、クロック信号SCK1、SCK2、GCK1、GCK2のデューティー比がいずれも50%未満となっている。このため、M種類のクロック信号が、互いにハイレベルの期間が重ならないような位相、および、互いにローレベルの期間が重ならないような位相のうち、少なくとも一方を有している。すなわち、これらの例では、2種類のクロック信号(SCK1とSCK2、また、GCK1とGCK2)が、レベルシフタ部13の作動を指示する期間であるハイレベルの期間が互いに重ならないような位相を有するような波形となっている。次に、本実施の形態において、上記デューティー比を図15および図16の例の値から変化させた例のタイミングチャートを図17に示す。本タイミングチャートにおいて、クロック信号GCK1、GCK2、出力パルスGL1、GL2、…、フリップフロップの出力信号Q1、Q2、…の波形中の点線で示す矩形波は図15および図16の例の波形であり、実線で示す矩形波は、これらを変化させた波形である。この図17の例では、上記デューティー比を図15および図16の例の値からさらに小さくしている。この図17の例によれば、クロック信号GCK1、GCK2に応じて出力される出力パルスGL1、GL2、…は、図15および図16の例の出力パルスよりもパルス幅が狭くなっていることがわかる。このように、出力パルスのパルス幅を任意に変えることができる。
このように、本発明では、CK信号(SCK1、SCK2、GCK1、GCK2)に同期して動作するSRフリップフロップとクロック信号CKを昇圧するレベルシフタで構成されたシフトレジスタにおいて、各SRフリップフロップの前段の出力に応じてレベルシフタを動作させ、その出力によってシフトレジスタを動作させるとともに、そのレベルシフタの出力信号をシフトレジスタ出力とする。また、デューティー比が50%未満でそれぞれのハイ(またはロー)の期間が重ならない2種類以上のCK信号を用いることにより、シフトレジスタの各出力がオーバーラップすることが防げる。さらに、レベルシフタは、必要があるときのみ動作する。この結果、オーバーラップを防止する回路が必要なくなり駆動回路の縮小化が図れるとともに、任意にシフトレジスタの出力幅を変えることが可能で、クロック信号振幅が小さい場合でも正常に動作するシフトレジスタの消費電力を削減できる。したがって、画像表示装置の駆動回路に好適に使用され、クロック信号の小さい場合でも正常に動作し、さらに駆動回路を縮小化でき、出力信号のパルス幅を任意に変えることが可能であるとともに消費電力が少ないシフトレジスタ、および、それを備えた画像表示装置を実現することができる。
なお、本発明のシフトレジスタは、クロック信号に同期して動作する複数段のフリップフロップと、上記複数段フリップフロップごとに、上記クロック信号が電源電圧より低い電圧値を持つ場合に、上記複数段のフリップフロップごとに、上記クロック信号を昇圧するためのレベルシフタと、レベルシフタの動作を制御する制御手段とを有し、上記複数段のフリップフロップのn段目の出力信号に応じて、(n+1)段目の上記制御手段によってレベルシフタを制御し、上記クロック信号を昇圧して入力することにより、(n+1)段目のフリップフロップを動作させるとともに、上記クロック信号のパルス幅と同じ幅のパルスを昇圧し出力するように構成してもよい。
また、本発明のシフトレジスタは、上記の構成に加えて、上記各レベルシフタが、動作中にはクロック信号を印加する入力スイッチング素子が常時導通する、電流駆動型のレベルシフト部(昇圧部)を含んでいるように構成してもよい。
また、本発明のシフトレジスタは、上記の構成に加えて、上記制御手段が、上記各レベルシフト部(昇圧部)への入力信号として、上記入力スイッチング素子が遮断するレベルに信号を与えることによって、当該レベルシフタを停止させるように構成してもよい。
また、本発明のシフトレジスタは、上記の構成に加えて、上記制御手段が、上記各レベルシフタヘの電力供給を停止して、当該レベルシフタを停止させるように構成してもよい。
また、本発明のシフトレジスタは、上記の構成に加えて、上記レベルシフタが、停止時には予め定められた値の出力電圧を保つ出力安定手段を備えているように構成してもよい。
また、本発明のシフトレジスタは、上記の構成に加えて、上記制御手段が、上記レベルシフト部(昇圧部)内に設けられた、クロック信号が入力されるトランジスタのゲート容量を、上記クロック信号の伝送線から切り離して当該伝送線の容量を低減することを目的として入力制御するように構成してもよい。
また、本発明のシフトレジスタは、上記の構成に加えて、少なくともM(M≧2)種類(本)のクロック信号を、上記複数段フリップフロップに順次、(M−1)本おきに入力するように構成してもよい。
また、本発明のシフトレジスタは、上記の構成に加えて、上記M種類のクロック信号が、互いにハイレベルの期間が重ならないような位相、または、互いにローレベルの期間が重ならないような位相を有するように構成してもよい。
また、本発明のシフトレジスタは、上記の構成に加えて、上記M種類の各クロック信号のデューティー比が(100×1/M)%以下であるように構成してもよい。
また、本発明のシフトレジスタは、上記の構成に加えて、上記複数段のフリップフロップが、セット・リセット型フリップフロップであり、(i+k×M)段目(k≧1)の上記出力パルスが、i段目の上記フリップフロップのリセット端子へ入力されるように構成してもよい。
また、本発明のシフトレジスタは、上記の構成に加えて、上記複数段のフリップフロップが、セット・リセット型フリップフロップであり、上記複数段のフリップフロップの(i+k×M)段目(k≧1)の出力信号が、i段目の上記フリップフロップのリセット端子へ入力されるように構成してもよい。
また、本発明の画像表示装置は、マトリクス状に配置された複数の画素と上記画素の各列に配置された複数のデータ信号線および上記画素の各列に対応して配置された走査信号線を有し、各走査信号線から供給される走査信号に同期して各データ信号線から各画素に画像表示のためのデータ信号が送られることによって上記画素に画像を表示する表示部と、予め定められた周期の第1クロックに同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路(上記複数の走査信号線に、所定のタイミング信号に同期して、順次、走査信号を出力する走査信号線駆動回路)と、予め定められた周期の第2クロックに同期して順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路(上記複数のデータ信号線に、所定のタイミング信号に同期して、順次、映像信号を出力するデータ信号線駆動回路)とを有する画像表示装置において、上記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方が、上記第1あるいは第2クロック信号を上記クロック信号とする上記いずれかのシフトレジスタを備えているように構成してもよい。
また、本発明の画像表示装置は、上記の構成に加えて、データ信号線駆動回路、走査信号線駆動回路の少なくとも一方が、上記画素と同一基板上に形成されているように構成してもよい。
また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路、走査信号線駆動回路および各画素が、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいるように構成してもよい。
また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路、走査信号線駆動回路および各画素が、600℃以下のプロセス温度で製造されたスイッチング素子を含んでいるように構成してもよい。