JPWO2012029872A1 - 信号処理回路、インバータ回路、バッファ回路、レベルシフタ、フリップフロップ、ドライバ回路、表示装置 - Google Patents

Abstract

本信号処理回路は、第１および第２入力端子と、出力端子と、ブートストラップ容量を含み、第２入力端子および出力端子に接続される第１出力部と、上記第１入力端子並びに第１電源および出力端子に接続される第２出力部と、上記第１入力端子に接続され、上記ブートストラップ容量の電荷を制御する電荷制御部とを備え、上記電荷制御部と第１出力部とが、両者間を電気的に接続あるいは遮断する中継部を介して接続され、上記電荷制御部には、第２電源に接続する抵抗が設けられている。これにより、ブートストラップ型の信号処理回路の信頼性を高めることができる。

Description

本発明は、表示装置に用いられる信号処理回路に関する。

特許文献１（図３１参照）に、ｎチャネルトランジスタＴｒ１０１〜Ｔｒ１０５を用いたブートストラップ型のインバータ回路が開示されている。図３１のインバータ回路では、ＩＮ端子に「高電位（Ｈｉｇｈ）」が入力されると、Ｔｒ１０５がＯＮしてＯＵＴ端子にＶＳＳ（Ｌｏｗ）が出力される。この状態でＩＮ端子が「低電位（Ｌｏｗ）」になると、Ｔｒ１０１がＯＦＦしてＴｒ１０２がＯＮとなり、ノードｎが、ＶＤＤ−Ｖｔｈ（Ｖｔｈはｎチャネルトランジスタの閾値）まで充電される。この充電によってＴｒ１０４に電流が流れる（＝Ｔｒ１０４のソース電位が上昇する）と、ブートストラップ容量Ｃ１０１によるノードｎの電位突き上げが起こり、ノードｎが、ＶＤＤ−Ｖｔｈ＋αとなる。これにより、ＯＵＴには、閾値落ちのないＶＤＤ（Ｈｉｇｈ）が出力される。

日本国公開特許公報 特開２００８−２６８２６１（公開日 ２００８年９月２７日）

しかしながらＣ１０１が十分に大きいときには突き上げ電位αはＶＤＤ近くに達し（すなわち、ノードｎは２×ＶＤＤ−Ｖｔｈに近い高電位となる）、Ｔｒ１０３が劣化したり破壊したりするおそれがある。

本発明は、ブートストラップ型の信号処理回路の信頼性を高めることを目的とする。

本信号処理回路は、第１および第２入力端子と出力端子とを備えた信号処理回路であって、上記ブートストラップ容量を含み、第２入力端子および出力端子に接続される第１出力部と、上記第１入力端子並びに第１電源（第１入力端子を非アクティブにする電位に対応する電源）および出力端子に接続される第２出力部と、上記第１入力端子に接続され、上記ブートストラップ容量の電荷を制御する電荷制御部とを備え、上記電荷制御部と第１出力部とが、両者間を電気的に接続あるいは遮断する中継部を介して接続され、上記電荷制御部には、第２電源（第１入力端子をアクティブにする電位に対応する電源）に接続する抵抗が設けられていることを特徴とする。

このように中継部を設けることで、第１出力部のブートストラップ動作が可能になるとともに、ブートストラップ時の高電位が電荷制御部に伝わらないようにすることができる。これにより、電荷制御部のトランジスタの劣化や破壊を回避し、信頼性を高めることができる。併せて、電荷制御部に（第２電源に接続された）抵抗を用いることでレイアウトの自由度が増し、回路面積の縮小が可能となる。

以上のように、本発明によれば、ブートストラップ型の信号処理回路の信頼性を高めることができる。

本インバータ回路の構成を示す回路図である。 図１のインバータ回路の動作を示すタイミングチャートである。 本インバータ回路の別構成を示す回路図である。 図３のインバータ回路の動作を示すタイミングチャートである。 本インバータ回路のさらなる別構成を示す回路図である。 本インバータ回路のさらなる別構成を示す回路図である。 図３のインバータ回路のレイアウト例である。 本インバータ回路を用いたインバータ−バッファ回路の構成を示す回路図である。 図８の変形例を示す回路図である。 本インバータ回路を用いたインバータ−バッファ回路の別構成を示す回路図である。 図１０の変形例を示す回路図である。 本インバータ回路に適した入力信号を示す説明図である。 図８〜１１のインバータ−バッファ回路に適した入力信号を示す説明図である。 フリップフロップの構成を示す回路図である。 本液晶表示装置の構成を示すブロック図である。 本シフトレジスタの構成例を示す回路図である。 図３のシフトレジスタの動作を示すタイミングチャートである。 第１〜第３初期化信号の生成方法を示す説明図である。 第１〜第３初期化信号の別の生成方法を示す説明図である。 本液晶表示装置のドライバに用いられる信号処理回路の回路図である。 図１４のフリップフロップのレイアウト例である。 図１４のフリップフロップのレイアウト例である。 図１４に示すフリップフロップの変形例である。 図１４に示すフリップフロップの別の変形例である。 図２４のフリップフロップに入力する第１〜第３初期化信号のタイミングチャートである。 図１４に示すフリップフロップのさらに別の変形例である。 図１４に示すフリップフロップのさらに別の変形例である。 図１４に示すフリップフロップのさらに別の変形例である。 図２８のフリップフロップを備えたシフトレジスタ（双方向シフト）の構成例を示す回路図である。 図２９のシフトレジスタに用いられるシフト方向決定回路の一例である。 従来のインバータ回路の構成である。

本発明の実施の形態を図１〜図３０に基づいて説明すれば以下のとおりである。

図１は、本インバータ回路ＩＮＶの構成を示す回路図である。同図に示されるように、インバータ回路ＩＮＶは、ＩＮ端子（第１入力端子）およびＣＫ端子（第２入力端子）とＯＵＴ端子（出力端子）と、ブートストラップ容量ＣＶを含み、ＣＫ端子およびＯＵＴ端子に接続される第１出力部ＦＸと、ＩＮ端子並びにＶＳＳ（第１電源）およびＯＵＴ端子に接続される第２出力部ＳＸと、ＩＮ端子に接続され、ブートストラップ容量ＣＶの電荷を制御する電荷制御部ＣＸと、電荷制御部ＣＸおよび第１出力部ＦＸ間を電気的に接続あるいは遮断する中継回路ＲＸとを備える。

より具体的には、第１出力部ＦＸに、ブートストラップ容量ＣＶおよびトランジスタＴｒ２１を含み、上記第２出力部ＳＸに、トランジスタＴｒ２２を含み、電荷制御部ＣＸに抵抗ＲａおよびトランジスタＴｒ２３を含み、中継回路ＲＸにトランジスタＴｒ２４を含む。Ｔｒ２１は、ゲート電極およびソース電極がブートストラップ容量ＣＶを介して接続され、かつドレイン電極がＣＫ端子に接続されるとともに、ソース電極がＯＵＴ端子に接続され、Ｔｒ２２・２３のゲート電極はＩＮ端子に接続され、Ｔｒ２４のゲート電極はＶＤＤに接続され、Ｔｒ２１のゲート電極に接続するノードＮＡがＴｒ２４を介してノードＮＢに接続され、ノードＮＢが抵抗Ｒａを介してＶＤＤに接続されるとともに、Ｔｒ２３を介してＶＳＳに接続され、ＯＵＴ端子がＴｒ２２を介してＶＳＳに接続される。

図１のインバータ回路ＩＮＶでは、図２に示すように、ＩＮ端子が非アクティブ（Ｌｏｗ）になると、ノードＮＡが充電されてＶＤＤ電位−Ｖｔｈ（Ｖｔｈは閾値）近くに上昇し、Ｔｒ２４はＯＦＦ、Ｔｒ２１がＯＮする。ここで、ＣＫ信号が立ち上がると、ブートストラップ容量ＣＶを介してノードＮＡが突き上げられ、ＯＵＴ端子からは、ＣＫ信号が、電位降下（閾値落ち）することなくから出力される。そして、ＩＮ端子がアクティブ（Ｈｉｇｈ）になると、Ｔｒ２３がＯＮしてブートストラップ容量ＣＶがディスチャージされ、また、Ｔｒ２２がＯＮしてＯＵＴ端子からはＶＳＳ（Ｌｏｗ）が出力される。

本インバータ回路ＩＮＶでは、図３に示すように、第１出力部ＦＸのトランジスタＴｒ２１のドレイン電極をＶＤＤに接続することもできる。この場合は、図４に示すように、ＩＮ端子が非アクティブ（Ｌｏｗ）になると、ノードＮＡが充電されてＶＤＤ電位−Ｖｔｈ（Ｖｔｈは閾値）近くに上昇し、Ｔｒ２４はＯＦＦし、Ｔｒ２１に電流が流れる。これにより、ブートストラップ容量ＣＶを介してノードＮＡが突き上げられ、ＯＵＴ端子からは、ＶＤＤ電位が、電位降下（閾値落ち）することなくから出力される。そして、ＩＮ端子がアクティブ（Ｈｉｇｈ）になると、Ｔｒ２３がＯＮしてブートストラップ容量ＣＶがディスチャージされ、また、Ｔｒ２２がＯＮしてＯＵＴ端子からはＶＳＳ（Ｌｏｗ）が出力される。

本インバータ回路ＩＮＶでは、ブートストラップ時には中継部ＲＸのＴｒ２４がＯＦＦする。これにより、ノードＮＡをフローティングとしてブートストラップを有効にし、かつノードＮＡが高電位になってもＴｒ２３が保護されるという２つの効果を得ることができる。なお、抵抗Ｒａをダイオード接続したトランジスタに置き換えることも可能であるが、この場合、トランジスタは抵抗よりもレイアウトの自由が低いため、回路面積が大きくなる。また、抵抗Ｒａをダイオード接続したトランジスタに置き換え、Ｔｒ２４を外すことも考えられる（こうしてもブートストラップは有効となる）が、この場合は、ノードＮＡの高電圧に対する耐圧性がなくなる（すなわち、Ｔｒ２３が高電圧によって劣化や破損するおそれがある）。このように本インバータ回路ＩＮＶでは、Ｔｒ２４と抵抗Ｒａを設けることで、レイアウトの自由度と耐圧性を両立させている。なお、本インバータ回路ＩＮＶは、ＩＮ信号のＨｉｇｈ電位がＶＳＳ電位＋Ｖｔｈ（ｎチャネルトランジスタの閾値電圧）以上、Ｌｏｗ電位がＶＳＳ＋Ｖｔｈ以下である場合に、レベルシフタとしても機能する。

図１のインバータ回路を図５のように構成することもできる。すなわち、ＯＵＴ端子を、容量を介してＶＳＳに接続する。こうすれば、ブートストラップ動作を速めることができる。同様に、図３のインバータ回路を図６のように構成することもできる。すなわち、ＯＵＴ端子を、容量を介してＶＳＳに接続する。こうすれば、ブートストラップ動作を速めることができる。

図７は、図３のインバータ回路ＩＮＶのレイアウト例である。インバータ回路ＩＮＶには、基板側から順に、各トランジスタのチャネルを構成する層、ゲート絶縁層、各トランジスタのゲート電極を構成する層、層間絶縁層、信号配線（電源配線含む）が設けられている。ここで、図７に示すように、抵抗Ｒａを各トランジスタのチャネルを構成する材料（チャネル材料）で形成することができる。Ｓｉ等のチャネル材料は金属よりもはるかに抵抗値が大きいため、抵抗Ｒａのレイアウト面積を小さくし、コンタクトホールの数も削減することができる。さらに、チャネル材料で形成した抵抗Ｒａを図７のようにＶＤＤ配線に重ねることでレイアウト面積のさらなる縮小が可能になる。また、ブートストラップ容量ＣＶを、各トランジスタのチャネルを構成する材料で形成された電極（コンタクトホールを介してＴｒ２１のソース電極に接続されたもの）と、トランジスタＴｒ２１のゲート電極と、ゲート絶縁膜との重畳部で形成することもでき、この場合も、コンタクトホールの削減やレイアウト面積の縮小が可能となる。

本インバータ回路ＩＮＶを用いてインバータ−バッファ回路（インバータ機能とバッファ機能を併せ持つ回路）を構成することも可能である。図８のインバータ−バッファ回路ＩＮＢＵは、Ｔｒ２１〜Ｔｒ２４と、Ｔｒ４１・Ｔｒ４２・Ｔｒ４４と、抵抗Ｒａと、ブートストラップ容量ＣＶ・ＣＶ’と、ノードＮＡ・ＮＢ・ＮＣ・ＮＤとを備える。なお、Ｔｒ４１およびブートストラップ容量ＣＶ’が第３出力部を構成し、Ｔｒ４２が第４出力部を構成する。

Ｔｒ２１は、ゲート電極およびソース電極がブートストラップ容量ＣＶを介して接続され、かつドレイン電極がＶＤＤ端子に接続され、かつソース電極が、ＯＵＴ端子に接続されるとともに、Ｔｒ２２を介してＶＳＳに接続されている。Ｔｒ４１は、ゲート電極およびソース電極がブートストラップ容量ＣＶ’を介して接続され、かつドレイン電極がＶＤＤ端子に接続され、かつソース電極が、ＯＵＴＢ端子に接続されるとともに、Ｔｒ４２を介してＶＳＳに接続されている。Ｔｒ２２およびＴｒ２３のゲート電極はＮＤおよびＩＮ端子に接続され、Ｔｒ２４のゲート電極はＶＤＤに接続され、Ｔｒ４１のゲート電極はＮＣに接続され、Ｔｒ４４のゲート電極はＶＤＤに接続されている。さらに、ＮＡおよびＮＢがＴｒ２４を介して接続され、ＮＣおよびＮＤがＴｒ４４を介して接続され、ＮＢがＴｒ２３を介してＶＳＳに接続されるとともに、抵抗Ｒａを介してＶＤＤに接続されている。

図８のＩＮＢＵでは、ＩＮ端子がＨｉｇｈ（Ｔｒ２２・４１がＯＮ）のときに、ＯＵＴ端子にＬｏｗ、ＯＵＴＢ端子にＨｉｇｈを出力し、ＩＮ端子がＬｏｗ（Ｔｒ２１・４２がＯＮ）のときに、ＯＵＴ端子にＨｉｇｈ、ＯＵＴＢ端子にＬｏｗを出力する。なお、図８のインバータ−バッファ回路ＩＮＢＵでは、Ｔｒ４２のゲート電極を、ＮＢではなく、図９のようにＯＵＴ端子に接続することもできる。

また、図１０のインバータ−バッファ回路ＩＮＢＵは、Ｔｒ２１〜Ｔｒ２４と、Ｔｒ４１〜Ｔｒ４４と、抵抗Ｒａ・Ｒａ’と、ブートストラップ容量ＣＶ・ＣＶ’と、ノードＮＡ・ＮＢ・ＮＣ・ＮＤとを備える。なお、Ｔｒ４１およびブートストラップ容量ＣＶ’が第３出力部を構成し、Ｔｒ４２が第４出力部を構成する。

Ｔｒ２１は、ゲート電極およびソース電極がブートストラップ容量ＣＶを介して接続され、かつドレイン電極がＶＤＤ端子に接続され、かつソース電極が、ＯＵＴ端子に接続されるとともに、Ｔｒ２２を介してＶＳＳに接続されている。Ｔｒ４１は、ゲート電極およびソース電極がブートストラップ容量ＣＶ’を介して接続され、かつドレイン電極がＶＤＤ端子に接続され、かつソース電極が、ＯＵＴＢ端子に接続されるとともに、Ｔｒ４２を介してＶＳＳに接続されている。Ｔｒ２２およびＴｒ２３のゲート電極はＩＮ端子に接続され、Ｔｒ２４のゲート電極はＶＤＤに接続され、Ｔｒ４１のゲート電極はＮＣに接続され、Ｔｒ４４のゲート電極はＶＤＤに接続されている。さらに、ＮＡおよびＮＢがＴｒ２４を介して接続され、ＮＣおよびＮＤがＴｒ４４を介して接続され、Ｔｒ４３のゲート端子が、ＮＢに接続されるとともに、Ｔｒ２３を介してＶＳＳに接続され、Ｔｒ４２、Ｔｒ４３のゲート端子が、ＮＢに接続されおり、ＮＢが抵抗Ｒａを介してＶＤＤに接続されている。ＮＤはＴｒ４３を介してＶＳＳに接続され、かつ抵抗Ｒａ’を介してＶＤＤに接続されている。

図１０のＩＮＢＵでは、ＩＮ端子がＨｉｇｈ（Ｔｒ２２がＯＮ、４１がＯＮ）のときに、ＯＵＴ端子にＬｏｗ、ＯＵＴＢ端子にＨｉｇｈを出力し、ＩＮ端子がＬｏｗ（Ｔｒ２１・Ｔｒ４２がＯＮ）のときに、ＯＵＴ端子にＨｉｇｈ、ＯＵＴＢ端子にＬｏｗを出力する。なお、図１０のインバータ−バッファ回路ＩＮＢＵでは、Ｔｒ４２のゲート電極を、ＮＢではなく、図１１のようにＯＵＴ端子に接続することもできる。

なお、図１等のインバータ回路ＩＮＶでは、ＩＮ端子がＨｉｇｈのときにＴｒ２３を介して貫通電流が生ずるため、ＩＮ端子に入力する信号は、Ｌｏｗ期間よりもＨｉｇｈ期間が短い、すなわち、アクティブ期間にＨｉｇｈになる信号が望ましい（図１２参照）。こうすれば、貫通電流による電力消費が少なくなる。したがって、例えば、シフトレジスタの初期化信号ＩＮＩＴ（アクティブＨｉｇｈ、下記に詳述）からその反転信号ＩＮＴＢを作成する場合に（図１２参照）、本インバータ回路ＩＮＶが好適である。なお、初期化信号ＩＮＩＴ（アクティブＨｉｇｈ）からその反転信号ＩＮＴＢとそのバッファ信号ＩＮＩＴを作成する場合には、図８〜１１のＩＮＢＵを用いることができる（図１３参照）。

図１５は本発明にかかるフリップフロップを備える液晶表示装置の一構成例である。図１５の液晶表示装置は、表示コントローラと、ゲートドライバＧＤと、ソースドライバＳＤと、液晶パネルＬＣＰと、バックライトＢＬ（光透過型の場合）とを備える。表示コントローラは、ゲートドライバＧＤおよびソースドライバＳＤを制御し、例えばゲートドライバＧＤには、第１および第２クロック信号（ＣＫ１信号・ＣＫ２信号）、ゲートスタートパルス信号（ＧＳＰ信号）、第１初期化信号（ＩＮＩＴ信号）、第２初期化信号（ＩＮＩＴＢ信号）、および第３初期化信号（ＩＮＩＴＫＥＥＰ信号）を供給する。ゲートドライバＧＤは液晶パネルＬＣＰの走査信号線Ｇ１〜Ｇｎを駆動し、ソースドライバＳＤは液晶パネルＬＣＰのデータ信号線Ｓ１〜Ｓｎを駆動する。

ゲートドライバＧＤは図１６に示すシフトレジスタを備える。図１６のシフトレジスタは、縦接続された複数のフリップフロップを含み、各フリップフロップは、入力端子（ＩＮ端子）と、出力端子（ＯＵＴ端子）と、第１および第２クロック信号端子（第１および第２制御信号端子）ＣＫＡ・ＣＫＢと、第１初期化端子（ＩＮＩＴ端子）と、第２初期化端子（ＩＮＩＴＢ端子）と、第３初期化端子（ＩＮＩＴＫＥＥＰ端子）と、バックイン端子（ＢＩＮ端子）とを備える。

ここで、奇数段のフリップフロップ（ＦＦ１・ＦＦ３等）では、ＣＫＡ端子にＣＫ１信号が供給され、ＣＫＢ端子にＣＫ２信号が供給され、偶数段のフリップフロップ（ＦＦ２・ＦＦｎ等）では、ＣＫＡ端子にＣＫ２信号が供給され、ＣＫＢ端子にＣＫ１信号が供給される。また、各段のフリップフロップ（ＦＦ１〜ＦＦｎ）に、ＩＮＩＴ信号、ＩＮＩＴＢ信号、およびＩＮＩＴＫＥＥＰ信号が供給される。また、自段のＩＮ端子が前段のＯＵＴ端子に接続されるとともに、自段のＢＩＮ端子が次段のＯＵＴ端子に接続される。なお、ＣＫ１信号およびＣＫ２信号は、互いにアクティブ期間（Ｈｉｇｈ期間）が重ならないような２つのクロック信号である。

図１６のシフトレジスタの各段には、本発明にかかるフリップフロップが用いられる。本フリップフロップの一構成例を図１４に示す。図１４のフリップフロップは、ＩＮ端子と、ＯＵＴ端子と、ＣＫＡ・ＣＫＢ端子と、ブートストラップ容量Ｃｖを含み、ＣＫＡ端子およびＯＵＴ端子に接続される第１出力部ＦＯと、第１電源ＶＳＳ（低電位側電源）およびＯＵＴ端子に接続される第２出力部ＳＯと、ＩＮ端子および第２電源ＶＤＤ（高電位側電源）に接続され、ブートストラップ容量Ｃｖをチャージする第１入力部ＦＩと、ブートストラップ容量Ｃｖをディスチャージするディスチャージ部ＤＣと、ＩＮ端子および第１電源ＶＳＳに接続され、第２出力部に接続された第２入力部ＳＩと、ＣＫＢ端子に接続され、ディスチャージ部ＤＣおよび第２出力部ＳＯを制御するリセット部ＲＳと、第１出力部ＦＯを制御する第１初期化部ＦＴと、第１入力部ＦＩを制御する第２初期化部ＳＤと、ディスチャージ部ＤＣおよび第２出力部ＳＯを制御する第３初期化部ＴＤと、ＯＵＴ端子に接続され、第２出力部ＳＯを制御する帰還部ＦＢと、第１入力部ＦＩと第１出力部ＦＯとを中継する中継部ＲＣと、通常動作時に自段と他段が同時にアクティブとなることを防ぐ誤動作防止部ＳＣとを備える。

より具体的には、本フリップフロップは、第１出力部ＦＯにトランジスタＴｒ１（第１トランジスタ）およびブートストラップ容量Ｃｖを、第２出力部ＳＯに第２トランジスタＴｒ２（第２トランジスタ）を、第１入力部ＦＩにトランジスタＴｒ３（第３トランジスタ）および抵抗Ｒｉを、ディスチャージ部ＤＣにトランジスタＴｒ４（第４トランジスタ）を、第２入力部ＳＩにトランジスタＴｒ５（第５トランジスタ）を、リセット部ＲＳにトランジスタＴｒ６（第６トランジスタ）および抵抗Ｒｒを、第１初期化部ＦＴにトランジスタＴｒ７（第７トランジスタ）およびトランジスタＴｒ１１（第１１トランジスタ）を、第２初期化部にトランジスタＴｒ８（第８トランジスタ）およびトランジスタＴｒ１０（第１０トランジスタ）を、第３初期化部にＴｒ９（第９トランジスタ）を、帰還部ＦＢにトランジスタＴｒ１２（第１２トランジスタ）を、中継部ＲＣにトランジスタＴｒ１３（第１３トランジスタ）を、誤動作防止部ＳＣにトランジスタＴｒ１４・１５を含んでいる。なお、Ｔｒ１〜１５はすべて同一導電型（ｎチャネル型）である。

さらに、Ｔｒ１は、ドレイン電極がＣＫＡ端子に接続され、かつゲート電極とソース電極とがブートストラップ容量Ｃｖを介して接続され、かつ上記ソース電極が、ＯＵＴ端子に接続されるとともに、Ｔｒ２を介してＶＳＳに接続されている。

また、Ｔｒ３、Ｔｒ５およびＴｒ１４のゲート端子がＩＮ端子に接続され、Ｔｒ６のゲート端子がＣＫＢ端子に接続され、Ｔｒ７およびＴｒ１１のゲート端子がＩＮＩＴ端子に接続され、Ｔｒ８およびＴｒ１０のゲート端子がＩＮＩＴＢ端子に接続され、Ｔｒ９のゲート端子がＩＮＩＴＫＥＥＰ端子に接続され、Ｔｒ１３のゲート端子がＶＤＤに接続され、Ｔｒ１５のゲート端子がＢＩＮ端子に接続されている。

さらに、Ｔｒ１のゲートに接続する第１ノードＮａが、Ｔｒ１３を介して抵抗Ｒｉの一端に接続されるとともに、Ｔｒ４を介してＶＳＳに接続されている。抵抗Ｒｉの他端は、Ｔｒ３およびＴｒ８を介してＶＤＤに接続されている（ただし、Ｔｒ３は抵抗Ｒｉ側でＴｒ８はＶＤＤ側）。

さらに、Ｔｒ２のゲート端子に接続する第２ノードＮｂが、Ｔｒ５を介してＶＳＳに接続され、かつＴｒ１１を介してＶＳＳに接続されるとともに、Ｔｒ１２を介してＶＳＳに接続されている。また、Ｔｒ４のゲート端子に接続する第３ノードＮｃが、Ｔｒ９を介してＶＤＤに接続され、かつ抵抗ＲｒおよびＴｒ６を介してＶＤＤに接続され（ただし、抵抗Ｒｒは第３ノードＮｃ側でＴｒ６はＶＤＤ側）、第２ノードＮｂおよび第３ノードＮｃが、Ｔｒ１０を介して接続されている。また、第３ノードＮｃが、Ｔｒ１５・１４を介してＶＤＤに接続されている（ただし、Ｔｒ１５が第３ノードＮｃ側でＴｒ１４はＶＤＤ側）。

本シフトレジスタの動作を図１７に示す。全ＯＮ期間には、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、ブートストラップ容量Ｃｖはディスチャージ部ＤＣによってディスチャージされて（Ｔｒ９、Ｔｒ４がＯＮ、Ｔｒ１がＯＦＦするため）第１出力部ＦＯが非アクティブとなるとともに、第２出力部ＳＯも非アクティブとなる（Ｔｒ１１がＯＮ、Ｔｒ２がＯＦＦするため）。したがって、第１初期化部ＦＴによって第１出力部ＦＯのＴｒ１のソース電極がＶＤＤに接続され、ＯＵＴ端子には、ＣＫ１・ＣＫ２信号に関係なく確実にＶＤＤ電位（Ｈｉｇｈ）が出力される。なお、本構成では全ＯＮ期間中に第２ノードがＶＳＳ、第３ノードがＶＤＤとなるので、ＩＮＩＴＢ信号によってＴｒ１０をＯＦＦすることで、両ノードを遮断している。一方、全ＯＮ期間終了からＧＳＰ信号がアクティブになるまでは、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号がアクティブ非（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、Ｔｒ１０がＯＮして、第２出力部ＳＯがアクティブになる（Ｔｒ２がＯＮする）。したがって、ＣＫ１・ＣＫ２信号に関係なく、ＯＵＴ端子に確実にＶＳＳ電位（Ｌｏｗ）が出力される。

通常駆動時の動作は以下のとおりである。通常駆動時には、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号が非アクティブ（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号が非アクティブ（Ｌｏｗ）となる。なお、ＩＮＩＴＫＥＥＰ信号は、ＧＳＰ信号のアクティブ化に同期して非アクティブ（Ｌｏｗ）となる（Ｔｒ８・Ｔｒ１０はＯＮ、Ｔｒ７・Ｔｒ９はＯＦＦ）。

例えば１段目のフリップフロップＦＦ１（図１６参照）では、ＩＮ端子がアクティブになる（ＧＳＰ信号がアクティブとなる）と、ブートストラップ容量Ｃｖがチャージされて第１ノードＮａの電位がＶＤＤ電位−Ｖｔｈ程度（Ｖｔｈはトランジスタの閾値電圧）までプリチャージされる。このとき、ＣＫ２がＨｉｇｈ（ＣＫＢ端子がアクティブ）であるため、Ｔｒ５およびＴｒ６がともにＯＮするが、抵抗Ｒｒの電流制限によって、Ｔｒ６の駆動能力よりもＴｒ５のそれが高くなるため、第２ノードＮｂはＶＳＳ電位となる。これは、ＧＳＰ信号が非アクティブになっても維持される（Ｔｒ２、Ｔｒ１２、Ｔｒ４はＯＦＦのままであるため）。

ここで、ＣＫ１信号が立ち上がると、ブートストラップ効果によって、第１ノードＮａの電位がＶＤＤ電位以上に突き上がる。これにより、ＣＫ１信号（Ｈｉｇｈ）が電位降下（いわゆる閾値落ち）することなくＯＵＴ端子（ＧＯ１）から出力される。ＯＵＴ端子がＨｉｇｈになると、帰還部ＦＢのＴｒ１２がＯＮして、第２ノードＮｂは確実にＶＳＳ電位となる。なお、ＣＫ１が立ち下がると、ブートストラップ効果が切れて第１ノードＮａの電位はＶＤＤ電位−Ｖｔｈに戻る。次いで、ＣＫ２が立ち上がると、ディスチャージ部ＤＣＴｒ４がＯＮしてブートストラップ容量Ｃｖがディスチャージされるとともに、Ｔｒ２がＯＮしてＯＵＴ端子（ＧＯ１）からＶＳＳ（Ｌｏｗ）が出力され、フリップフロップＦＦ１のリセット（自己リセット）が完了する。

また、図１４の構成では、誤動作防止部ＳＣが設けられているため、通常動作中に、前段（自段の１つ前の段）および次段（自段の１つ後ろの段）の出力がともにアクティブとなったような場合には、Ｔｒ１４・Ｔｒ１５がともにＯＮしてＴｒ２がＯＮとなり、ＯＵＴ端子を強制的にＶＳＳ電位（Ｌｏｗ）にすることができる。また、図１４の構成では、中継回路ＲＣ（Ｔｒ１３）が設けられているため、ブートストラップ効果によって第１ノードＮａの電位が一定以上となるとＴｒ１３がＯＦＦする。これにより、ディスチャージ部ＤＣのＴｒ４を高電圧から保護することができる。

ＩＮＩＴ信号の反転信号であるＩＮＩＴＢ信号およびＩＮＩＴＫＥＥＰ信号は、ＩＮＩＴ信号から生成される。すなわち、図１８に示すように、図３等のインバータ回路ＩＮＶはＩＮＩＴ信号からＩＮＴＢ信号を出力し（図３のＩＮ端子にＩＮＩＴ信号を入力する）、信号処理回路ＳＰＣは、ＩＮＩＴ信号を用いてＩＮＩＴＫＥＥＰ信号を生成する。ここで、ＩＮＩＴＢ信号は、ＩＮＩＴ信号の反転信号であり、ＩＮＩＴＫＥＥＰ信号は、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）から非アクティブ（Ｌｏｗ）となるタイミングでアクティブ（Ｈｉｇｈ）となっており、このタイミングの後に（例えば、図１７のようにＧＳＰ信号のアクティブ化に同期して）非アクティブ（Ｌｏｗ）となる。なお、図１９に示すように、図８〜図１１のインバーターバッファ回路ＩＮＢＵを用いて、ＩＮＩＴ信号からＩＮＴＢ信号およびＩＮＩＴ信号を生成することも可能である（図８〜１１のＩＮ端子にＩＮＩＴ信号を入力し、ＯＵＴ端子からＩＮＩＴＢ信号を得て、ＯＵＴＢ端子からＩＮＩＴ信号を得る）。

信号処理回路ＳＰＣの一構成例を図２０に示す。図２０の信号処理回路ＳＰＣは、ＩＮ１端子（第１入力端子）およびＩＮ２（第２入力端子）と、ＯＵＴ端子（出力端子）と、ノードｎａ（第１ノード）およびノードｎｂ（第２ノード）と、ＶＤＤ（第１電源）およびＯＵＴ端子に接続され、ブートストラップ容量ｃｖを含む第１信号生成部ＦＳと、ノードｎｂ、ＶＳＳ（第２電源）およびＯＵＴ端子に接続される第２信号生成部ＳＳとを備え、ＩＮ１端子がアクティブになるとノードｎａがアクティブ（Ｈｉｇｈ）となり、ＩＮ２がアクティブになるとｎｂがアクティブ（Ｈｉｇｈ）となり、ＯＵＴ端子が抵抗Ｒｙを介してＶＳＳに接続されている。

具体的には、信号処理回路ＳＰＣは、第１信号生成部ＦＳに設けられるトランジスタＴｒ３１と、第２信号生成部ＳＳに設けられるトランジスタＴｒ３２と、トランジスタＴｒ３３〜３９とを備える。ここで、Ｔｒ３１は、ドレイン電極がＶＤＤに接続され、かつソース電極とゲート電極とがブートストラップ容量ｃｖを介して接続されるとともに、ソース電極がＯＵＴ端子に接続され、Ｔｒ３１のソース電極は、抵抗Ｒｙを介してＶＳＳに接続されるともに、Ｔｒ３２を介してＶＳＳに接続されている。また、Ｔｒ３２およびＴｒ３５のゲート電極はノードｎｂに接続され、Ｔｒ３４のゲート電極はノードｎａに接続され、Ｔｒ３６およびＴｒ３７のゲート電極はＩＮ１端子に接続され、Ｔｒ３８およびＴｒ３９のゲート電極はＩＮ２端子に接続されている。また、Ｔｒ３１のゲート電極に接続されるノードｎｃが、Ｔｒ３３を介してノードｎａに接続され、ノードｎａとＶＳＳとがＴｒ３５を介して接続されるとともに、ノードｎｂとＶＳＳとがＴｒ３４を介して接続され、ノードｎａとＶＤＤとがＴｒ３６を介して接続され、ノードｎａとＶＳＳとがＴｒ３９を介して接続され、ノードｎｂとＶＤＤとがＴｒ３８を介して接続され、ノードｎｂとＶＳＳとがＴｒ３７を介して接続されている。

図２０の信号処理回路ＳＰＣでは、ＩＮ２端子が非アクティブ（Ｌｏｗ）でＩＮ１端子がアクティブ（Ｈｉｇｈ）になると、ノードｎａがアクティブ（Ｈｉｇｈ）、ノードｎｂが非アクティブ（Ｌｏｗ）になって（Ｔｒ３６・３７がＯＮ）、ブートストラップ容量ｃｖがチャージされ、Ｔｒ３１に電流が流れる。これにより、ブートストラップ容量ｃｖを介してノードｎｃが突き上げられ、ＯＵＴ端子からは、ＶＤＤ電位（Ｈｉｇｈ）が電位降下（閾値落ち）することなくから出力される。次いで、ＩＮ１端子が非アクティブ（Ｌｏｗ）になると（ＩＮ２端子は非アクティブのまま）、ノードｎｃ・ｎｂはフローティングとなるため、ＯＵＴ端子からは、引き続きＶＤＤ電位（Ｈｉｇｈ）が出力される。次いで、ＩＮ２端子がアクティブ（Ｈｉｇｈ）になると、ノードｎｂがアクティブ（Ｈｉｇｈ）、ノードｎａが非アクティブ（Ｌｏｗ）になって（Ｔｒ３８・３９・３２がＯＮ）、ＯＵＴ端子からは、ＶＳＳ電位（Ｌｏｗ）が出力される。したがって、図１８・１９の場合には、ＩＮ１端子にＩＮＩＴ信号を、ＩＮ２端子にＧＳＰ信号を入力することで、ＯＵＴ端子に、図１８・１９に示すようなＩＮＩＴＫＥＥＰ信号を得ることができる。

ここで、抵抗Ｒｙの抵抗値を０．５〜５．５メガオームの高抵抗値としておくことで、抵抗ＲｙによってＯＵＴ端子の初期値（ＩＮ１端子がアクティブになるまでのＴｒ３１のソース電位）を決めることができる。これにより、ＩＮ１端子がアクティブ（Ｈｉｇｈ）になったときに、第１信号生成部ＦＳのブートストラップ回路が正常に機能する。

図２１・２２は、図１４のレイアウト例である。本フリップフロップには、基板側から順に、各トランジスタのチャネルを構成する層、ゲート絶縁層、各トランジスタのゲート電極を構成する層、層間絶縁層、信号配線（電源配線含む）が設けられている。ここで、リセット部ＲＳの抵抗Ｒｒを各トランジスタのチャネルを構成する材料で形成したり（図２１参照）、第１入力部ＦＩの抵抗Ｒｉを各トランジスタのチャネルを構成する材料で形成したりする（図２２（ａ）参照）こともでき、こうすれば、コンタクトホールの削減やレイアウト面積の縮小が可能となる。また、第１出力部ＦＯのブートストラップ容量Ｃｖを、各トランジスタのチャネルを構成する材料で形成された電極（コンタクトホールを介してＴｒ１のソース電極に接続されたもの）と、トランジスタＴｒ１のゲート電極と、ゲート絶縁膜との重畳部で形成することもでき、さらに該重畳部を、ＶＨ（ＶＤＤ）配線に重なることもできる（図２２（ｂ）参照）。この場合も、レイアウト面積を縮小することができる。

本フリップフロップは、図１４の構成から中継回路ＲＣおよび誤動作防止部ＳＣを除き（Ｔｒ１３〜Ｔｒ１５を除き）、さらに第１初期化回路ＦＴのＴｒ１１を除いて図２３のように構成することもできる。図２３のフリップフロップの全ＯＮ動作を以下に説明する。

全ＯＮ期間には、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、ブートストラップ容量Ｃｖはディスチャージ部ＤＣによってディスチャージされて（Ｔｒ９、Ｔｒ４がＯＮ、Ｔｒ１がＯＦＦするため）第１出力部ＦＯが非アクティブとなるとともに、第２出力部ＳＯがフローティングとなるものの（Ｔｒ１０がＯＦＦするため）、第１初期化部ＦＴによって第１出力部ＦＯのＴｒ１のソース電極（ＯＵＴ端子）がＶＤＤに接続され、ＯＵＴ端子には、ＣＫ１・ＣＫ２信号に関係なく確実にＶＤＤ電位（Ｈｉｇｈ）が出力されると同時に、Ｔｒ１２よりＮｂが非アクティブ（Ｌｏｗ）となり、第２出力部ＳＯはＯＦＦとなる。一方、全ＯＮ期間終了からＧＳＰ信号がアクティブになるまでは、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号がアクティブ非（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、Ｔｒ８・Ｔｒ１０がＯＮして、第２出力部ＳＯがアクティブになる（Ｔｒ２がＯＮする）。したがって、ＣＫ１・ＣＫ２信号に関係なく、ＯＵＴ端子に確実にＶＳＳ電位（Ｌｏｗ）が出力される。

本フリップフロップは、図１４の構成から中継回路ＲＣ、帰還部ＦＢおよび誤動作防止部ＳＣを除き（Ｔｒ１２〜Ｔｒ１５を除き）、さらに第１初期化回路ＦＴのＴｒ１１および第２初期化回路ＦＴのＴｒ１０を除いて図２４のように構成し、図２５に示すＩＮＩＴ信号、ＩＮＩＴＢ信号およびＩＮＩＴＫＥＥＰ信号を入力することもできる。図２４・２５の場合の全ＯＮ動作を以下に説明する。

全ＯＮ期間には、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）、ＩＮＩＴＫＥＥＰ信号が非アクティブ（Ｌｏｗ）となるので、ブートストラップ容量Ｃｖはディスチャージ部ＤＣによってディスチャージされて（Ｔｒ４がＯＮ、Ｔｒ１・Ｔｒ８がＯＦＦするため）第１出力部ＦＯが非アクティブとなるとともに、第２出力部ＳＯはフローティングとなる（Ｔｒ５・Ｔｒ９がＯＦＦのため）。したがって、第１初期化部ＦＴによって第１出力部ＦＯのＴｒ１のソース電極（ＯＵＴ端子）がＶＤＤに接続され、ＯＵＴ端子には、ＣＫ１・ＣＫ２信号に関係なく確実にＶＤＤ電位（Ｈｉｇｈ）が出力されると同時に他段のＯＵＴがＩＮに接続されているのでＩＮがアクティブ（Ｈｉｇｈ）となりＴｒ５がＯＮとなるため第２出力部ＳＯはＯＦＦとなる。一方、全ＯＮ期間終了からＧＳＰ信号がアクティブになるまでは、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号がアクティブ非（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、Ｔｒ９がＯＮして、第２出力部ＳＯがアクティブになる（Ｔｒ２がＯＮする）。したがって、ＣＫ１・ＣＫ２信号に関係なく、ＯＵＴ端子に確実にＶＳＳ電位（Ｌｏｗ）が出力される。

図１４のフリップフロップでは、リセット回路ＲＳで、第３ノードＮｃが、抵抗ＲｒおよびＴｒ６を介してＶＤＤに接続されているが（ただし、Ｔｒ６は抵抗Ｒｒ側でＴｒ６はＶＤＤ側）、これに限定されない。図２６に示すように、第３ノードＮｃを、Ｔｒ６および抵抗Ｒｒを介してＶＤＤに接続してもよい（ただし、Ｔｒ６は第３ノード側で、ＲｒはＶＤＤ側）。

図１４のフリップフロップでは、リセット回路ＲＳに抵抗Ｒｒを設けているがこれに限定されない。抵抗Ｒｒをダイオード接続されたトランジスタＴＤに置き換え、図２７のように構成することもできる。

また、図１４の構成から誤動作防止部のみを除き、図２８のように構成することもできる。また、本フリップフロップ（例えば、図２８のもの）を用いて、図２９のような双方向にシフト可能なシフトレジスタを構成することもできる。この場合、隣接する２つの段の間にシフト方向決定回路ＳＥＬを配置し、ＵＤ信号およびＵＤＢ信号を入力する。順方向（下方向）シフトの場合、例えばＳＥＬ２は、ＦＦ１のＯＵＴ端子をＦＦ２のＩＮ端子に接続する。一方、逆方向（上方向）シフトの場合、例えばＳＥＬ１は、ＦＦ２のＯＵＴ端子をＦＦ１のＩＮ端子に接続する。なお、シフト方向決定回路ＳＥＬは、図３０に示すように、２つのＮチャネルトランジスタを含み、その一方については、ゲート端子がＵＤ端子に接続されるとともに、ソース電極およびドレイン電極がＩＸ端子およびＯ端子に接続され、他方については、ゲート端子がＵＤＢ端子に接続されるとともに、ソース電極およびドレイン電極がＩＹ端子およびＯ端子に接続される。

以上のように、本信号処理回路は、第１および第２入力端子と出力端子とを備えた信号処理回路であって、上記ブートストラップ容量を含み、第２入力端子および出力端子に接続される第１出力部と、上記第１入力端子並びに第１電源（第１入力端子を非アクティブにする電位に対応する電源）および出力端子に接続される第２出力部と、上記第１入力端子に接続され、上記ブートストラップ容量の電荷を制御する電荷制御部とを備え、上記電荷制御部と第１出力部とが、両者間を電気的に接続あるいは遮断する中継部を介して接続され、上記電荷制御部には、第２電源（第１入力端子をアクティブにする電位に対応する電源）に接続する抵抗が設けられていることを特徴とする。

このように中継部を設けることで、第１出力部のブートストラップ動作が可能になるとともに、ブートストラップ時の高電位が電荷制御部に伝わらないようにすることができる。これにより、電荷制御部のトランジスタの劣化や破壊を回避し、信頼性を高めることができる。併せて、電荷制御部に（第２電源に接続された）抵抗を用いることでレイアウトの自由度が増し、回路面積の縮小が可能となる。

本信号処理回路は、上記第１出力部に、制御電極および一方の導通電極がブートストラップ容量を介して接続され、かつ他方の導通電極が第２入力端子に接続されるとともに、上記一方の導通電極が出力端子に接続される第１トランジスタを含み、上記第２出力部に、一方の導通電極が第１電源に接続されるとともに、他方の導通電極が出力端子に接続され、かつ制御電極が第１入力端子に接続される第２トランジスタを含み、上記電荷制御部に、一方の導通電極が第１電源に接続されるとともに、他方の導通電極が上記抵抗を介して第２電源に接続され、かつ制御電極が第１入力端子に接続される第３トランジスタを含み、上記中継部に、一方の導通電極が第１トランジスタの制御端子に接続されるとともに、他方の導通電極が第３トランジスタの他方の導通電極に接続され、かつ制御電極が第２電源に接続された第４トランジスタを含む構成とすることもできる。

本信号処理回路は、第２入力端子には、第２電源からの信号が入力される構成とすることもできる。

本信号処理回路は、第２入力端子には、クロック信号が入力される構成とすることもできる。

本信号処理回路は、第１〜第４トランジスタが同一導電型である構成とすることもできる。

本信号処理回路は、上記抵抗が、各トランジスタのチャネルを構成する材料で形成されている構成とすることもできる。

本信号処理回路は、反転出力端子と、上記ブートストラップ容量とは別のブートストラップ容量を含み、第２電源および反転出力端子に接続される第３出力部と、第１電源および反転出力端子に接続される第４出力部とを備え、上記別のブートストラップ容量は上記第１入力端子からチャージされ、上記第４出力部は上記電荷制御部あるいは出力端子に接続される構成とすることもできる。

本信号処理回路は、反転出力端子と、上記ブートストラップ容量とは別のブートストラップ容量を含み、第２電源および反転出力端子に接続される第３出力部と、第１電源および反転出力端子に接続される第４出力部と、上記電荷制御部とは別の電荷制御部とを備え、上記別のブートストラップ容量は上記別の電荷制御部からチャージされ、上記第４出力部は上記電荷制御部あるいは出力端子に接続される構成とすることもできる。

本インバータ回路、本バッファ回路、本レベルシフタ回路、本フリップフロップおよび本ドライバそれぞれは上記信号処理回路を備える。

本ドライバ回路は各段にフリップフロップを含むシフトレジスタを備え、該フリップフロップは、ブートストラップ容量を含み、第１クロック信号端子に接続される第１出力部と、第１電源に接続される第２出力部と、ブートストラップ容量をチャージする第１入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、第２出力部に接続された第２入力部と、第２クロック信号端子に接続され、上記ディスチャージ部および第２出力部を制御するリセット部とを含み、第１初期化信号が上記第１出力部を制御し、第２初期化信号が第１入力部を制御し、第３初期化信号がディスチャージ部および第２出力部を制御するものとして、上記信号処理回路の入力端子に第１初期化信号を入力することで、上記信号処理回路の出力端子から第２初期化信号を得る構成とすることもできる。

本表示装置は上記信号処理回路を備える。

本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を公知技術や技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。また、各実施の形態で記載した作用効果等もほんの例示に過ぎない。

本発明のフリップフロップは、特に液晶表示装置のドライバ回路に好適である。

ＩＮＩＴ 第１初期化信号
ＩＮＩＴＢ 第２初期化信号
ＩＮＩＴＫＥＥＰ 第３初期化信号
ＶＤＤ 高電位側電源
ＶＳＳ 低電位側電源
Ｔｒ２１〜Ｔｒ２４ 第１〜第４トランジスタ

Claims (15)

1. 第１および第２入力端子と、出力端子と、ブートストラップ容量を含み、第２入力端子および出力端子に接続される第１出力部と、上記第１入力端子並びに第１電源および出力端子に接続される第２出力部と、上記第１入力端子に接続され、上記ブートストラップ容量の電荷を制御する電荷制御部とを備え、
   上記電荷制御部と第１出力部とが、両者間を電気的に接続あるいは遮断する中継部を介して接続され、上記電荷制御部には、第２電源に接続する抵抗が設けられている信号処理回路。
2. 上記第１出力部に、制御電極および一方の導通電極がブートストラップ容量を介して接続され、かつ他方の導通電極が第２入力端子に接続されるとともに、上記一方の導通電極が出力端子に接続される第１トランジスタを含み、
   上記第２出力部に、一方の導通電極が第１電源に接続されるとともに、他方の導通電極が出力端子に接続され、かつ制御電極が第１入力端子に接続される第２トランジスタを含み、
   上記電荷制御部に、一方の導通電極が第１電源に接続されるとともに、他方の導通電極が上記抵抗を介して第２電源に接続され、かつ制御電極が第１入力端子に接続される第３トランジスタを含み、
   上記中継部に、一方の導通電極が第１トランジスタの制御端子に接続されるとともに、他方の導通電極が第３トランジスタの他方の導通電極に接続され、かつ制御電極が第２電源に接続された第４トランジスタを含む請求項１記載の信号処理回路。
3. 第２入力端子には、第２電源からの信号が入力される請求項１記載の信号処理回路。
4. 第２入力端子には、クロック信号が入力される請求項１記載の信号処理回路。
5. 第１〜第４トランジスタが同一導電型である請求項２記載の信号処理回路。
6. 上記抵抗が、各トランジスタのチャネルを構成する材料で形成されている請求項２記載の信号処理回路。
7. 反転出力端子と、上記ブートストラップ容量とは別のブートストラップ容量を含み、第２電源および反転出力端子に接続される第３出力部と、第１電源および反転出力端子に接続される第４出力部とを備え、
   上記別のブートストラップ容量は上記第１入力端子からチャージされ、
   上記第４出力部は上記電荷制御部あるいは出力端子に接続される請求項１記載の信号処理回路。
8. 反転出力端子と、上記ブートストラップ容量とは別のブートストラップ容量を含み、第２電源および反転出力端子に接続される第３出力部と、第１電源および反転出力端子に接続される第４出力部と、上記電荷制御部とは別の電荷制御部とを備え、
   上記別のブートストラップ容量は上記別の電荷制御部からチャージされ、
   上記第４出力部は上記電荷制御部あるいは出力端子に接続される請求項１記載の信号処理回路。
9. 請求項１〜８のいずれか１項に記載の信号処理回路を備えたインバータ回路。
10. 請求項１〜８のいずれか１項に記載の信号処理回路を備えたバッファ回路。
11. 請求項１〜８のいずれか１項に記載の信号処理回路を備えたレベルシフタ。
12. 請求項１〜８のいずれか１項に記載の信号処理回路を備えたフリップフロップ。
13. 請求項１〜８のいずれか１項に記載の信号処理回路を備えたドライバ回路。
14. 各段にフリップフロップを含むシフトレジスタを備え、該フリップフロップは、ブートストラップ容量を含み、第１クロック信号端子に接続される第１出力部と、第１電源に接続される第２出力部と、ブートストラップ容量をチャージする第１入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、第２出力部に接続された第２入力部と、第２クロック信号端子に接続され、上記ディスチャージ部および第２出力部を制御するリセット部とを含み、
    第１初期化信号が上記第１出力部を制御し、第２初期化信号が第１入力部を制御し、第３初期化信号がディスチャージ部および第２出力部を制御するものとして、
    上記信号処理回路の入力端子に第１初期化信号を入力することで、上記信号処理回路の出力端子から第２初期化信号を得る請求項１３記載のドライバ回路。
15. 請求項１〜８のいずれか１項に記載の信号処理回路を備えた表示装置。

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