KR101725865B1 - 레벨 시프터 및 어레이 장치 - Google Patents

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KR101725865B1
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김기중
박영만
허지호
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실리콘 디스플레이 (주)
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Abstract

본 발명은 극성이 다른 제1 전압과 제2 전압이 인가되고 입력전압에 따라 동작하여 제1 인버팅 출력신호를 출력하는 제1 인버터, 상기 제1 전압과 상기 제2 전압이 인가되고 상기 제1 인버팅 출력신호에 따라 동작하여 상기 제1 인버팅 출력신호와 반대 극성을 가지는 제2 인버팅 출력신호를 출력하는 제2 인버터, 제3 전압과 제4 전압이 인가되고 상기 제1 인버팅 출력신호를 게이트 입력으로 하는 제1 로드 트랜지스터와 제5 전압을 게이트 입력으로 하는 제2 로드 트랜지스터를 포함하며, 상기 입력전압에 비해 상승된 레벨을 갖는 출력전압을 출력하는 구동부, 상기 제 2 인버터의 출력단과 상기 제 2로드 트랜지스터의 게이트 전극 사이에 위치하여 상기 제 2 인버팅 출력신호에 따라 상기 제5 전압이 부트스트랩 될 수 있도록 도와주는 부트스트랩용 커패시터를 포함하는 레벨 시프터 및 이의 레벨 시프터를 포함하는 어레이 장치에 관한 것이다.

Description

레벨 시프터 및 어레이 장치{LEVEL SHIFTER AND ARRAY APPARATUS}
본 발명은 레벨 시프터(level shifter) 및 어레이 장치에 관한 것이다.
레벨 시프터는 회로 내에서 어떤 신호에 (-) 또는 (+)의 전압을 더해줘서 신호의 레벨을 올려주거나 내려줄 때 사용된다. 이러한 레벨 시프터는 디스플레이 패널, 센서 패널 등과 같은 전자장비에 부착되어 외부로부터 인가되는 저전압 신호를 패널을 구동하기 위한 고전압 신호로 변환시킨다.
최근에, 보다 가볍고 얇고 작은 전자장비를 구현하기 위한 기술이 개발되면서, 레벨 시프터를 별도의 회로로 구성하지 않고 디스플레이 패널이나 센서 패널 상에 집적회로의 형태로 형성하기 위한 기술이 개발되고 있다.
그러나, 종래의 레벨 시프터는 P 타입 박막트랜지스터 및 N 타입 박막 트랜지스터를 혼용하여 구성되어 있어서 집적회로 형성시에 복잡하고 비용이 많이 소요되는 CMOS 공정이 요구된다.
또한, 단일 타입 박막트랜지스터(즉, P 타입 박막트랜지스터 또는 N 타입 박막트랜지스터)만으로 레벨 시프터를 구성하는 경우에는 레벨 시프터의 출력단을 구성하는 로드 박막트랜지스터가 공정상의 문제로 인해 로드 박막트랜지스터의 문턱 전압이 높아지게 되면 정상적인 스위칭 동작을 하지 못하는 문제가 발생한다.
본 발명의 하나의 실시예는 한 채널(즉, 하나의 타입)의 TFT로만 구성된 레벨 시프터를 제공하는 것이다.
본 발명의 하나의 실시예는 로드 박막트랜지스터를 외부 영향에 대해서 안정적이면서도 고속 동작이 가능한 레벨 시프터를 제공하는 것이다.
본 발명의 하나의 실시 예는 상기 레벨 시프터를 갖는 어레이 장치를 제공하는 것이다.
상기 과제 이외에도 구체적으로 언급되지 않은 다른 과제를 달성하는 데 본 발명에 따른 실시예가 사용될 수 있다.
본 발명의 하나의 실시예에 따른 레벨 시프터는 극성이 다른 제1 전압과 제2 전압이 인가되고 입력전압에 따라 동작하여 제1 인버팅 출력신호를 출력하는 제1 인버터, 상기 제1 전압과 상기 제2 전압이 인가되고 상기 제1 인버팅 출력신호에 따라 동작하여 상기 제1 인버팅 출력신호와 반대 극성을 가지는 제2 인버팅 출력신호를 출력하는 제2 인버터, 제3 전압과 제4 전압이 인가되고 상기 제1 인버팅 출력신호를 게이트 입력으로 하는 제1 로드 트랜지스터와 제5 전압을 게이트 입력으로 하는 제2 로드 트랜지스터를 포함하며, 상기 입력전압에 비해 상승된 레벨을 갖는 출력전압을 출력하는 구동부, 그리고 상기 제2 인버터의 출력단과 상기 제2 로드 트랜지스터의 게이트 전극 사이에 위치하여 상기 제2 인버팅 출력에 따라 상기 제5 전압이 부트스트랩 될 수 있도록 도와주는 부트스트랩용 커패시터를 포함한다.
상기 레벨 시프터는 상기 제2 로드 트랜지스터의 게이트 전극에 다이오드 연결되고 상기 제5 전압과 상기 제2 전압을 양단 전압으로 하는 다이오드용 트랜지스터 및 상기 제2 로드 트랜지스터의 게이트 전극에 연결되고 상기 제1 전압을 인가받으며 상기 제1 인버팅 출력신호에 의해 턴 온 되면 상기 제5 전압을 상기 제1 전압으로 셋업시키거나 상기 제2 인버팅 출력신호에 따라 상기 제5 전압이 상기 부트스트랩용 커패시터에 의해 부트스트랩 될 때 턴 오프가 되는 구동제어 트랜지스터를 더 포함할 수 있다.
상기에서 제1 및 제2 인버터 각각은 상기 입력전압을 게이트 입력으로 하는 제1 박막트랜지스터와 상기 박막트랜지스터의 드레인 전극에 연결된 저항으로 구성되고 상기 박막트랜지스터의 드레인 전극에 상기 제1 인버팅 출력신호가 생성된다.
상기 제1 박막트랜지스터가 P 타입 박막트랜지스터인 경우에, 소스 전극에 양의 전압값을 가진 상기 제1 전압이 인가되고 상기 저항을 통해 드레인 전극으로 음의 전압값을 가진 상기 제2 전압이 인가되며, 상기 제1 로드 트랜지스터, 상기 제2 로드 트랜지스터, 상기 다이오드용 트랜지스터 및 상기 구동제어 트랜지스터는 P 타입 박막트랜지스터이다. 이 경우에, 상기 제1 및 제2 인버터는 상기 저항 대신에 상기 제1 박막트랜지스터의 드레인 전극에 다이오드 연결되는 P 타입 박막트랜지스터인 제2 박막트랜지스터가 이용된다.
반면에, 제1 박막트랜지스터가 N 타입 박막트랜지스터인 경우에, 소스 전극에 음의 전압값을 가진 상기 제1 전압이 인가되고 상기 저항을 통해 드레인 전극으로 양의 전압값을 가진 상기 제2 전압이 인가되며, 상기 제1 로드 트랜지스터, 상기 제2 로드 트랜지스터, 상기 다이오드용 트랜지스터 및 상기 구동제어 트랜지스터는 N 타입 박막트랜지스터이다. 이 경우에 상기 제1 및 제2 인버터는 상기 저항 대신에 상기 제1 박막트랜지스터의 드레인 전극에 다이오드 연결되는 N 타입 박막트랜지스터인 제3 박막트랜지스터가 이용된다.
본 발명의 다른 하나의 실시예에 따른 어레이 장치는 구동 드라이버, 상기 구동 드라이버로부터 발생된 신호의 레벨을 상승시키는 레벨 시프터, 그리고 상기 레벨이 상승된 신호를 인가받아 동작하는 화소어레이를 포함하며, 상기 레벨 시프트는 극성이 다른 제1 전압과 제2 전압이 인가되고 입력전압에 따라 동작하여 제1 인버팅 출력신호를 출력하는 제1 인버터, 상기 제1 전압과 상기 제2 전압이 인가되고 상기 제1 인버팅 출력신호에 따라 동작하여 상기 제1 인버팅 출력신호와 반대 극성을 가지는 제2 인버팅 출력신호를 출력하는 제2 인버터, 제3 전압과 제4 전압이 인가되고 상기 제1 인버팅 출력신호를 게이트 입력으로 하는 제1 로드 트랜지스터와 제5 전압을 게이트 입력으로 하는 제2 로드 트랜지스터를 포함하며, 상기 입력전압에 비해 상승된 레벨을 갖는 출력전압을 출력하는 구동부, 및 상기 제2 인버터의 출력단과 상기 제2 로드 트랜지스터의 게이트 전극 사이에 위치하여 상기 제2 인버팅 출력신호에 따라 상기 제5 전압이 부트스트랩 될 수 있도록 도와주는 부트스트랩용 커패시터를 포함한다.
상기 어레이 장치는 베이스 기판, 제1 시프트 레지스터, 제2 시프트 레지스터, 및 멀티플렉서를 더 포함하며, 상기 제1 시프트 레지스터, 상기 제2 시프트 레지스터, 상기 레벨시프터 및 상기 멀티플렉서는 상기 베이스 기판 상에 직접 집적되어 형성된다.
상기 어레이 장치를 구성하는 레벨 시프터는 상기 제2 로드 트랜지스터의 게이트 전극에 다이오드 연결되고 상기 제5 전압과 상기 제2 전압을 양단 전압으로 하는 다이오드용 트랜지스터와, 상기 제2 로드 트랜지스터의 게이트 전극에 연결되고 상기 제1 인버팅 출력신호에 의해 턴 온 되면 상기 제5 전압을 상기 제1 전압으로 셋업시키거나 상기 제2 인버팅 출력신호에 따라 상기 제5 전압이 상기 부트스트랩용 커패시터에 의해 부트스트랩 될 때 턴 오프가 되는 구동제어 트랜지스터를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 레벨시프터를 P 타입 또는 N 타입 박막 트랜지스터로만으로 구성하여, CMOS 공정 없이도 디스플레이 패널 또는 센서 패널용 기판에 레벨시프터를 내장할 수 있게 한다.
또한, 본 발명의 실시 예에 따르면, 레벨시프터가 부트스트랩을 포함하여 로드 박막트랜지스터(Load TFT)의 게이트 전압을 더욱 낮아지게 하거나 더욱 높아지게 하여 로드 박막트랜지스터가 턴-온(turn-on) 시에 선형영역에서 동작하여 종래에 비해 레벨시프터를 안정적이고 고속 동작을 하게 한다.
도 1은 본 발명의 제1 실시 예에 따른 레벨 시프터의 회로도이다.
도 2는 본 발명의 제1 실시 예에 따른 레벨 시프터의 입력 및 출력신호의 타이밍도이다.
도 3은 본 발명의 제1 실시 예에 따른 레벨 시프터에서 요부 구성의 동작을 설명하기 위한 등가회로도이다.
도 4는 본 발명의 제1 실시 예에 따른 레벨 시프터에서 제5 트랜지스터의 게이트 전압의 타이밍도이다.
도 5는 본 발명의 제2 실시 예에 따른 레벨 시프터의 회로도이다.
도 6은 본 발명의 제3 실시 예에 따른 레벨 시프터의 회로도이다.
도 7은 본 발명의 제3 실시 예에 따른 레벨 시프터의 입력 및 출력신호의 타이밍도이다.
도 8은 본 발명의 제1 실시 예에 따른 어레이 장치를 나타내는 평면도이다.
도 9는 본 발명의 제2 실시 예에 따른 어레이 장치를 나타내는 평면도이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대해 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 도면부호가 사용되었다. 또한 널리 알려져 있는 공지기술의 경우 그 구체적인 설명은 생략한다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "...부"의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
또한, 명세서 전체에서 어떤 부분이 다른 부분과 “연결”되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 부분을 사이에 두고 연결된 것도 포함한다.
이하에서는 도 1 내지 도 9를 참조로 하여 본 발명의 제1 실시 예에 따른 레벨 시프터를 설명한다.
도 1은 본 발명의 제1 실시 예에 따른 레벨 시프터의 회로도이다. 도 1을 참고하면, 본 발명의 제1 실시 예에 따른 레벨 시프터는 P 타입 트랜지스터만을 이용하며, 2개의 인버터(10, 20), 구동부(30), 부트스트랩용 커패시터(Cb), 다이오드용 트랜지스터(PT3) 및 구동제어 트랜지스터(PT4)를 포함한다.
2개의 인버터 중 제1 인버터(10)는 양의 값을 가진 기준전압(VREF)과 음의 값을 가진 직류전압(-V_DC)이 인가되고 입력전압(V_IN)을 입력으로 하며, 입력전압(V_IN)에 따라 동작하여 제1 인버팅 출력신호(V_OUT_T1)를 생성하여 출력한다. 여기서 기준전압(V_REF)과 직류전압(-V_DC)은 임의의 고정된 전압값을 가진다. 일 예로, 제1 인버터(10)는 소스 전극에 기준전압(V_REF)이 연결되고 입력전압(V_IN)을 게이트 전압으로 하는 제1 트랜지스터(PT1) 및 일단에 제1 트랜지스터(PT1)의 드레인 전극이 연결되고 타단에 직류전압(-V_DC)이 연결된 제1 저항(R1)을 포함하여 구성되며, 이에 따라 제1 트랜지스터(PT1)의 드레인 전극에 제1 인버팅 출력신호(V_OUT_T1)가 생성된다.
2개의 인버터 중 제2 인버터(20)는 양의 값을 가진 기준전압(VREF)과 음의 값을 가진 직류전압(-V_DC)이 인가되고 제1 인버팅 출력신호(V_OUT_T1)를 입력으로 하며, 제1 인버팅 출력신호(V_OUT_T1)에 따라 동작하여 제2 인버팅 출력신호(V_OUT_T2)를 생성하여 출력한다. 일 예로, 제2 인버터(20)는 소스 전극에 기준전압(V_REF)이 연결되고 제1 트랜지스터(PT1)의 드레인 전극에 게이트 전극이 연결되어 제1 인버팅 출력신호(V_OUT_T1)을 게이트 전압으로 하는 제2 트랜지스터(PT2) 및 일단에 제2 트랜지스터(PT2)의 드레인 전극이 연결되고 타단에 직류전압(-V_DC)이 연결된 제2 저항(R1)을 포함하여 구성되며, 이에 따라 제2 트랜지스터(PT2)의 드레인 전극에 제2 인버팅 출력신호(V_OUT_T2)가 생성된다.
다이오드용 트랜지스터(PT3)는 직류전압(-V_DC)에 다이오드 연결되어 제5 트랜지스터(PT5)의 게이트에 연결된다. 부트스트랩용 커패시터(Cb)는 일단이 제2 트랜지스터(PT2)의 드레인 전극에 연결되고 타단이 제5 트랜지스터(PT5)의 게이트 전극에 연결된다. 따라서 제5 트랜지스터(PT5)의 게이트 전극의 전압은 다이오드용 트랜지스터(PT3)에 의해 직류전압(-V_DC)이 셋업되고, 그 셋업된 직류전압(-V_DC)은 제2 인버팅 출력신호((V_OUT_T2)에 따라 부트스트랩용 커패시터(Cb)에 의해 부트스트랩된다.
구동제어 트랜지스터(PT4)는 소스 전극에 기준전압(V_REF)이 연결되고 드레인 전극에 제5 트랜지스터(PT5)의 게이트 전극과 제3 트랜지스터(PT3)의 소스 전극이 연결되며, 제1 인버팅 출력신호(V_OUT_T1)을 게이트 전압으로 한다. 따라서 구동제어 트랜지스터(PT4)는 턴 온시 제5 트랜지스터(PT5)의 게이트 전압(Vx)을 기준전압(V_REF)으로 셋업(set up) 시키고, 제5 트랜지스터(PT5)의 게이트 전압(Vx)이 제2 인버팅 출력신호(V_OUT_T2)에 따라 부트스트랩용 커패시터(Cb)에 의해 부트스트랩 될 때 턴 오프된다. 이러한 구동제어 트랜지스터(PT4)는 제5 트랜지스터(PT5)의 게이트 전압(Vx)이 다이오드용 트랜지스터(PT3)에 의해 항상 직류전압(-V_DC)이 되는 것을 방지하여, 입력전압(V_IN)에 따라 제5 트랜지스터(PT5)가 스위칭 동작하게 한다.
구동부(30)는 제1 구동전압(VDD)과 제2 구동전압 (VSS)이 인가되고 제1 인버팅 출력신호(V_OUT_T1) 및 게이트 전압(Vx)을 입력으로 하여 출력전압(V_OUT)을 생성한다. 예컨대, 구동부(30)는 제5 트랜지스터(PT5) 및 제6 트랜지스터(PT6)를 포함한다. 제5 트랜지스터(PT5)의 게이트 전극에는 전압(Vx)가 인가되고, 제5 트랜지스터(PT5)의 드레인 전극에 제2 구동전압 (VSS)이 인가되며 소스 전극으로 출력전압(V_OUT)이 출력된다. 제6 트랜지스터(PT6)의 게이트 전극에는 제1 인버팅 출력신호(V_OUT_T1)가 인가되고, 소스 전극에는 제1 구동전압(VDD)이 인가되며, 드레인 전극으로 출력전압(V_OUT)이 출력된다.
이하에서는 도 2를 참조로 하여 본 발명의 제1 실시 예에 따른 레벨 시프터에서 입력 신호(V_IN)에 따른 각 구성의 출력신호를 설명한다.
도 2는 본 발명의 제1 실시 예에 따른 레벨 시프터의 입력 및 출력신호의 타이밍도이다. 도 2를 참고하면, (A)와 같이 제1 인버터(10)에는 입력신호(V_IN)가 제1 트랜지스터(PT1)의 게이트 전극에 입력된다. 제1 트랜지스터(PT1)는 입력신호(V_IN)가 로우 레벨의 전압(IN_VSS)이 되면 턴 온되고, 제1 트랜지스터(PT1)의 드레인 전극에는 기준전압(V_REF)이 형성된다. 따라서 입력신호(V_IN)가 로우 레벨의 전압(IN-VSS)가 되면 제1 인버터(10)의 출력신호 즉, 제1 인버팅 출력신호(V_OUT_T1)는 (B)에 도시된 바와 같이 기준전압(V_REF)이 된다.
제1 인버터(10)의 출력신호(V_OUT_T1)인 기준전압(V_REF)는 제2, 제4 및 제6 트랜지스터(PT2, PT4, PT6)의 게이트 전극에 입력되고, 제2, 제4 및 제6 트랜지스터(PT2, PT4, PT6)는 턴 오프한다. 그에 따라 제2 트랜지스터(PT2)의 드레인 전극에는 (C)에 도시된 바와 같이 제2 인버터(20)의 출력신호 즉, 제2 인버팅 출력신호(V_OUT_T2)인 직류전압(-V_DC)이 형성된다. 여기서 제4 트랜지스터(PT4)는 구동제어 트랜지스터이다.
한편, 제4 트랜지스터(PT4)의 턴 오프에 따라 제5 트랜지스터(PT5)의 게이트 전압(Vx)은 직류전압(-V_DC)으로 셋 업됨과 더불어 셋업된 직류전압(-V_DC)은 제2 인버팅 출력신호(V_OUT_T2)에 따라 부트스트랩용 커패시터(Cb)에 의해 부트스트랩되는 전압과 더해져 (D)에 도시된 바와 같이 직류전압(-V_DC)보다 낮은 전압이 된다. 이에 따라 제5 트랜지스터(PT5)는 턴 온되고, 출력전압(V_OUT)은 제1 구동전압(VDD)에서 제2 구동전압 (VSS)으로 변한다.
이하에서는 도 3 및 도 4를 참조로 하여 본 발명의 제1 실시 예에 따른 레벨 시프터에서 요부 구성을 동작을 설명한다. 도 3은 본 발명의 제1 실시 예에 따른 레벨 시프터에서 요부 구성의 동작을 설명하기 위한 등가회로도이고, 도 4는 본 발명의 제1 실시 예에 따른 레벨 시프터에서 제5 트랜지스터의 게이트 전압의 타이밍도이다.
본 발명의 제1 실시 예에 따른 레벨 시프터에서 제3 내지 제5 트랜지스터(PT3, PT4, PT5)에는 도 3의 (A)와 같이 기생 커패시터(Cp1, Cp2, Cp3, Cp4)가 존재하며, 기생 커패시터(Cp1, Cp2, Cp3, Cp집4)는 게이트 전압(Vx)에 영향을 미친다. 또한 게이트 전압(Vx)은 제3 트랜지스터(PT3) 및 제4 트랜지스터(PT4)의 동작에 의해서도 영향을 받는다.
게이트 전압(Vx)의 관점에서 게이트 전압(Vx)에 영향을 미치는 각 요소를 등가적으로 표시하면 도 3의 (B)와 같이 나타낼 수 있다. 도 3의 (b)를 참고하면, 제3 트랜지스터(PT3)는 다이오드의 역할을 하고, 부트스트랩용 커패시터(Cb)는 제3 트랜지스터(PT3)와 제4 트랜지스터(PT4)의 동작 여부에 따라 기준전압(V_REF)과 직류전압(-V_DC)을 유지시켜주거나 제2 인버팅 출력신호(V_OUT_T2)에 따라 제5 트랜지스터(PT5)의 게이트 전압(Vx)을 부트스트랩 시켜준다.
그리고 제4 트랜지스터(PT4)는 스위치의 역할을 하는데, 턴 온 상태이면 게이트 전압(Vx)을 기준전압(V_REF)로 셋업시키고, 턴 오프 상태이면 게이트 전압(Vx)을 직류전압(-V_DC)로 셋업시킨다. 따라서 제4 트랜지스터(PT4)가 턴 오프되면, 제5 트랜지스터(PT5)의 게이트 전극에는 도 4에 도시된 바와 같이 직류전압(-V_DC)과 더불어 부트스트랩용 커패시터(Cb)와 제2 인버팅 출력신호(V_OUT_T2)에 의해 부트스트랩 전압이 인가된다. 이를 수학식으로 표현하면 다음의 수학식 1과 같이 나타낼 수 있다. 하기에서 ΔV_OUT_T2는 제2 인버팅 출력신호값이다.
Figure 112016077184626-pat00001
결국 본 발명의 제1 실시 예에 따른 레벨 시프터는 P 타입 박막트랜지스터(PT1, PT2, PT3, PT4, PT5, PT6)만으로 구성되고 있으며, 부트스트랩용 커패시터(Cb)와 제4 트랜지스터(PT4)를 이용하여 제5 트랜지스터(PT5)의 게이트 전압을 부트스트랩하여 안정적이면서도 고속 동작을 하게 한다. 구체적으로, 본 발명의 제1 실시 예에 따른 레벨 시프터는 제5 트랜지스터(PT5)의 게이트 전압 즉, 턴 온 전압 레벨을 ?V_DC보다 더 낮은 전압으로 낮출 수 있으므로, 제5 트랜지스터(PT5)의 문턱 전압이 제조 공정 편차에 의해 높아지더라도 안정적이면서도 고속으로 턴 온할 수 있게 한다.
이하에서는 도 5를 참조로 하여 본 발명의 제2 실시 예를 설명한다. 도 5는 본 발명의 제2 실시 예에 따른 레벨 시프터의 회로도이다.
도 5에 도시된 바와 같이, 본 발명의 제2 실시 예에 따른 레벨 시프터는 전술한 본 발명의 제1 실시 예에 따른 레벨 시프터와 마찬가지로, P 타입 트랜지스터만을 이용하며, 2개의 인버터(10a, 20b), 구동부(30a), 부트스트랩용 커패시터(Cb), 다이오드용 트랜지스터(PT3) 및 트랜지스터(PT4)를 포함한다.
이와 같이 구성된 본 발명의 제2 실시 예에 따른 레벨 시프터는 본 발명의 제1 실시 예에 따른 레벨 시프터와 거의 동일하나, 인버터(10, 20)를 구성하는 저항(R1, R2) 대신에 다이오드용 P 타입 박막트랜지스터(PT7, PT8)를 사용한 것에 차이가 있다. 이러한 본 발명의 제2 실시 예에 따른 레벨 시프터는 본 발명의 제1 실시 예에 따른 레벨 시프터와 동일한 동작을 수행하며, 효과 또한 동일하므로, 자세한 설명은 생략한다.
이하에서는 도 6 및 도 7을 참조로 하여 본 발명의 제3 실시 예에 따른 리벨 시프터를 설명한다.
도 6은 본 발명의 제3 실시 예에 따른 레벨 시프터의 회로도이고, 도 7은 본 발명의 제3 실시 예에 따른 레벨 시프터의 입력 및 출력신호의 타이밍도이다.
본 발명의 제3 실시 예에 따른 레벨 시프터는 N 타입 트랜지스터만 이용하여, 2개의 인버터(10b 20b), 구동부(30b), 부트스트랩용 커패시터(Cb), 다이오드용 트랜지스터(T3) 및 구동제어 트랜지스터(T4)를 포함한다.
2개의 인버터 중 제1 인버터(10b)는 양단에 음의 값을 가진 기준전압(-VREF)과 양의 값을 가진 직류전압(V_DC)이 연결되고 입력전압(V_IN)을 입력으로 하며, 입력전압(V_IN)에 따라 동작하여 제1 인버팅 출력신호(V_out_T1)를 생성하여 출력한다. 여기서 기준전압(-V_REF)과 직류전압(V_DC)은 임의의 고정된 전압값을 가진다. 일 예로, 제1 인버터(10b)는 소스 전극에 기준전압(-V_REF)이 연결되고 입력전압(V_IN)을 게이트 전압으로 하는 제1 트랜지스터(NT1) 및 일단에 제1 트랜지스터(NT1)의 드레인 전극이 연결되고 타단에 직류전압(V_DC)이 연결된 제1 저항(R1)을 포함하여 구성되며, 이에 따라 제1 트랜지스터(NT1)의 드레인 전극에 제1 인버팅 출력신호(V_OUT_T1)가 생성된다.
2개의 인버터 중 제2 인버터(20b)는 양단에 음의 값을 가진 기준전압(-VREF)과 양의 값을 가진 직류전압(V_DC)이 연결되고 제1 인버팅 출력신호(V_OUT_T1)를 입력으로 하며, 제1 인버팅 출력신호(V_OUT_T1)에 따라 동작하여 제2 인버팅 출력신호(V_OUT_T2)를 생성하여 출력한다. 일 예로, 제2 인버터(20b)는 소스 전극에 기준전압(-V_REF)이 연결되고 제1 트랜지스터(NT1)의 드레인 전극에 게이트 전극이 연결되어 제1 인버팅 출력신호(V_OUT_T1)을 게이트 전압으로 하는 제2 트랜지스터(NT2) 및 일단에 제2 트랜지스터(NT2)의 드레인 전극이 연결되고 타단에 직류전압(V_DC)이 연결된 제2 저항(R1)을 포함하여 구성되며, 이에 따라 제2 트랜지스터(NT2)의 드레인 전극에 제2 인버팅 출력신호(V_OUT_T2)가 생성된다.
다이오드용 트랜지스터(NT3)는 직류전압(V_DC)에 다이오드 연결되어 제5 트랜지스터(NT5)의 게이트에 연결되며 제5 트랜지스터(NT5)의 게이트 전극에 직류전압(V_DC)이 걸리도록 한다.
부트스트랩용 커패시터(Cb)는 일단이 제2 트랜지스터(NT2)의 드레인 전극에 연결되고 타단이 제5 트랜지스터(NT5)의 게이트 전극에 연결된다. 따라서 제5 트랜지스터(NT5)의 게이트 전극의 전압(Vx)은 제2 인버팅 출력신호(V_OUT_T2)에 따라 부트스트랩용 커패시터(Cb)에 의해 부트스트랩된다.
트랜지스터(NT4)는 소스 전극에 기준전압(-V_REF)이 연결되고 드레인 전극에 제5 트랜지스터(NT5)의 게이트 전극과 제3 트랜지스터(NT3)의 소스 전극이 연결되며, 제1 인버팅 출력신호(V_OUT_T1)을 게이트 전압으로 한다. 따라서 구동제어 트랜지스터(NT4)는 턴 온시 제5 트랜지스터(NT5)의 게이트 전압(Vx)을 기준전압(-V_REF)으로 셋업시키고, 턴 오프시 제5 트랜지스터(NT5)의 게이트 전압(Vx)이 제2 인버팅 출력신호(V_OUT_T2)에 따라 부트스트랩용 커패시터(Cb)에 의해 부트스트랩 된다.
이러한 구동제어 트랜지스터(NT4)는 제5 트랜지스터(PT5)의 게이트 전압(Vx)이 다이오드용 트랜지스터(NT3)에 의해 항상 직류전압(V_DC)이 되는 것을 방지하여, 입력전압(V_IN)에 따라 제5 트랜지스터(NT5)가 스위칭 동작하게 한다.
구동부(30b)는 제1 구동전압(VDD)과 제2 구동전압 (VSS)이 연결되고 제1 인버팅 출력신호(V_OUT_T1) 및 게이트 전압(Vx)을 입력으로 하여 출력전압(V_OUT)을 생성한다. 예컨대, 구동부(30b)는 제5 트랜지스터(NT5) 및 제6 트랜지스터(NT6)를 포함한다. 제5 트랜지스터(NT5)의 게이트 전극에는 게이트 전압(Vx)가 인가되고, 제5 트랜지스터(PT5)의 드레인 전극에 제1 구동전압(VDD)이 인가되며 소스 전극으로 출력전압(V_OUT)이 출력된다. 제6 트랜지스터(NT6)의 게이트 전극에는 제1 인버팅 출력신호(V_OUT_T1)가 인가되고, 소스 전극에는 제2 구동전압 (VSS)이 인가되며, 드레인 전극으로 출력전압(V_OUT)이 출력된다.
이상과 같이 구성된 본 발명의 제3 실시 예에 따른 레벨 시프터의 동작을 도 7을 참고하면, 도 7의 (A)와 같이 제1 인버터(10b)에는 입력신호(V_IN)가 제1 트랜지스터(NT1)의 게이트 전극에 입력된다. 제1 트랜지스터(NT1)는 입력신호(V_IN)가 하이 레벨의 전압(IN_VDD)이 되면 턴 온되고, 제1 트랜지스터(NT1)의 드레인 전극에는 도 7의 (B)에 도시된 바와 같이 제1 인버팅 출력신호(V_OUT_T1)로서 기준전압(-V_REF)이 형성된다.
제1 인버터(10b)의 출력신호(V_OUT_T1)인 기준전압(-V_REF)은 제2, 제4 및 제6 트랜지스터(NT2, NT4, NT6)의 게이트 전극에 입력되고, 제2, 제4 및 제6 트랜지스터(NT2, NT4, NT6)는 턴 오프한다. 그에 따라 제2 트랜지스터(NT2)의 드레인 전극에는 도 7의 (C)에 도시된 바와 같이 제2 인버터(20b)의 출력신호 즉, 제2 인버팅 출력신호(V_OUT_T2)인 직류전압(V_DC)이 형성된다. 여기서 제4 트랜지스터(NT4)는 구동제어 트랜지스터이다.
한편, 제4 트랜지스터(NT4)의 턴 오프에 따라 제5 트랜지스터(NT5)의 게이트 전압(Vx)은 직류전압(V_DC)으로 셋 업되고, 직류전압(V_DC)과 더불어 부트스트랩용 커패시터(Cb)와 제2 인버팅 출력신호(V_OUT_T2)에 따라 전압이 더해져 도 7의 (D)에 도시된 바와 같이 직류전압(V_DC)보다 높은 전압이 된다. 이에 따라 제5 트랜지스터(NT5)는 턴 온되고, 출력전압(V_OUT)은 제2 구동전압 (VSS)에서 제1 구동전압(VDD)으로 변한다.
한편 본 발명의 다른 실시 예로서 본 발명의 제3 실시 예에 따른 레벨 시프터에서 제1 및 제2 인버터(10b, 20b)를 구성하는 저항(R1, R2)를 대신하여 다이오드용 N 타입 박막트랜지스터를 사용하여 구성할 수 있다.
이하에서는 본 발명의 실시 예에 따른 레벨 시프터가 적용된 어레이 장치를 도 8 및 도 9를 참조로 설명한다.
설명에 앞서, 본 발명의 실시 예에 따른 어레이 장치는 본 발명의 실시 예에 따른 레벨 시프터와 레벨 시프터로 입력전압(V_IN)을 제공하는 구동 드라이버를 포함한다. 이러한 구성을 가진 본 발명의 실시 예에 따른 어레이 장치는 광감지 센서 어레이 장치, 압력감지 센서 어레이 장치, 저항 변화 센서 어레이 장치, 정전용량 센서 어레이 장치 등으로 이용되거나, 액정표시장치(Liquid Crystal Display; LCD)나 유기전계발광표시장치(Organic Light Emitting Display; OLED) 등의 표시장치에 이용된다. 이하의 도 8 및 도 9에 도시된 어레이 장치는 표시장치에 이용되는 경우에 대한 일 예이다.
도 8은 도 본 발명의 제1 실시 예에 따른 어레이 장치를 나타내는 평면도이다. 도 8을 참조하면, 어레이 장치는 제1 시프트 레지스터(141), 제2 시프트 레지스터(142), 제1 레벨시프터(101), 제2 레벨시프터(102), 멀티플렉서(150), 구동 드라이버(130), 게이트 라인(GL), 데이터 라인(DL) 및 화소(P)를 포함한다.
본 발명의 제1 실시 예에 따른 어레이 장치를 어레이 기판으로 제작하는 경우에, 제1 시프트 레지스터(141), 제2 시프트 레지스터(142), 제1 레벨시프터(101), 제2 레벨시프터(102) 및 멀티플렉서(150)는 베이스 기판 상에 직접 집적되어 형성된다.
제1 시프트 레지스터(141)는 제1 레벨시프터(101) 및 게이트 라인(GL)에 전기적으로 연결되어, 게이트 라인(GL)에 순차적으로 게이트 신호를 인가한다. 제1 레벨시프터(101)는 구동 드라이버(130) 로부터 인가받은 신호의 레벨을 상승시켜서 제1 시프트 레지스터(141)로 인가한다. 여기서 제1 레벨시프터(101)는 도 1 내지 도 7을 참조로 설명한 본 발명의 실시 예에 따른 레벨 시프터와 동일하므로 중복되는 설명은 생략한다.
제2 시프트 레지스터(142)는 상기 멀티플렉서(150), 구동 드라이버(130) 및 제2 레벨시프터(102)에 전기적으로 연결된다. 제2 레벨시프터(102)는 제2 시프트 레지스터(142)에 전기적으로 연결되고, 구동 드라이버(130)로부터 입력된 신호의 레벨을 증가시켜서 제2 시프트 레지스터(142)로 출력한다. 여기서 제1 레벨시프터(101)는 도 1 내지 도 7을 참조로 설명한 본 발명의 실시 예에 따른 레벨 시프터와 동일하므로 중복되는 설명은 생략한다.
구동 드라이버(130)의 신호는 레벨시프터를 통한 후 제2 시프트 레지스터(142) 및 멀티플렉서(150)를 거쳐 데이터 라인(DL)에 데이터 신호를 인가 및 데이터 신호를 리드 아웃(read-out)한다. 화소(P)는 게이트 라인(GL) 및 데이터 라인(DL)을 통하여 인가받은 신호를 이용하여 동작한다. 예를 들어, 어레이 장치는 복수개의 화소들(P)에 의해 형성된 화소어레이를 포함한다. 화소어레이는 레벨이 상승된 신호를 인가받아 영상을 표시하거나 지문 인식, 디지털 엑스레이 이미지 등의 센싱을 하게 된다. 예를 들어, 레벨 시프터는 액정표시장치(Liquid Crystal Display; LCD), 유기전계발광표시장치(Organic Light Emitting Display; OLED) 등의 표시장치, 광감지 센서 어레이, 압력감지 센서 어레이, 저항 변화 센서 어레이, 정전용량 센서 어레이 등에 적용될 수 있다.
구동 드라이버(130)는 게이트 신호를 생성하기 위한 제어신호 및 상기 데이터 신호를 생성하기 위한 제어신호를 생성하는 통합 구동 드라이버일 수 있으며, 데이터 신호를 생성하기 위한 제어신호만을 생성하는 데이터 구동 드라이버일 수도 있다.
도 9는 도 본 발명의 제2 실시 예에 따른 어레이 장치를 나타내는 평면도이다. 본 발명의 제2 실시 예에 따른 어레이 장치는 제1 레벨시프터(201) 및 제2 레벨시프터(202)의 배치관계를 제외한 나머지 구성요소가 본 발명의 제1 실시 예에 따른 어레이 장치와 동일하므로, 중복되는 설명은 생략한다.
도 9를 참조하면, 어레이 기판은 제1 시프트 레지스터(241), 제2 시프트 레지스터(242), 제1 레벨시프터(201), 제2 레벨시프터(202), 멀티플렉서(250), 구동 드라이버(230), 게이트 라인(GL), 데이터 라인(DL) 및 화소(P)를 포함한다. 본 발명의 제2 실시 예에 따른 어레이 장치를 어레이 기판으로 제작하는 경우에, 제1 시프트 레지스터(241), 제2 시프트 레지스터(242), 제1 레벨시프터(201), 제2 레벨시프터(202) 및 멀티플렉서(250)는 베이스 기판 상에 직접 집적되어 형성된다.
제1 레벨시프터(201)는 구동 드라이버(230)로부터 신호를 입력받고 입력받은 신호의 레벨을 상승시켜서 제1 시프트 레지스터(241)로 입력시킨다. 이러한 제1 레벨시프터(201)는 도 1 내지 도 7을 참조로 설명한 본 발명의 실시 예에 따른 레벨 시프터와 동일하므로 중복되는 설명은 생략한다.
제2 레벨시프터(202)는 구동 드라이버(230)로부터 신호를 입력받고 입력받은 신호의 레벨을 상승시켜서 제2 시프트 레지스터(242)로 입력시키며, 제2 시프트 레지스터(242)의 출력은 멀티플렉서(250)로 입력된다. 이러한 제2 레벨시프터(202)는 도 1 내지 도 7을 참조로 설명한 본 발명의 실시 예에 따른 레벨 시프터와 동일하므로 중복되는 설명은 생략한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
10, 10a, 10b : 제1 인버터 20, 20a, 20b : 제2 인버터
30 : 구동부 101, 201 : 제1 레벨시프터
102, 202 : 제2 레벨시프터 141, 241 : 제1 시프트 레지스터
142, 242 : 제2 시프트 레지스터 150, 250 : 멀티플렉서

Claims (15)

  1. 극성이 다른 제1 전압과 제2 전압이 인가되고 입력전압에 따라 동작하여 제1 인버팅 출력신호를 출력하는 제1 인버터,
    상기 제1 전압과 상기 제2 전압이 인가되고 상기 제1 인버팅 출력신호에 따라 동작하여 상기 제1 인버팅 출력신호와 반대 극성을 가지는 제2 인버팅 출력신호를 출력하는 제2 인버터,
    제3 전압과 제4 전압이 인가되고 상기 제1 인버팅 출력신호를 게이트 입력으로 하는 제1 로드 트랜지스터와 제5 전압을 게이트 입력으로 하는 제2 로드 트랜지스터를 포함하며, 상기 입력전압에 비해 상승된 레벨을 갖는 출력전압을 출력하는 구동부, 그리고
    상기 제2 인버터의 출력단과 상기 제2 로드 트랜지스터의 게이트 전극 사이에 위치하여 상기 제2 인버팅 출력신호에 따라 상기 제5 전압이 부트스트랩 될 수 있도록 도와주는 부트스트랩용 커패시터
    를 포함하는 레벨 시프터.
  2. 제1항에서,
    상기 제2 로드 트랜지스터의 게이트 전극에 다이오드 연결되고 상기 제5 전압과 상기 제2 전압을 양단 전압으로 하는 다이오드용 트랜지스터 및 상기 제2 로드 트랜지스터의 게이트 전극에 연결되고 상기 제1 전압을 인가받으며 상기 제1 인버팅 출력신호에 의해 턴 온 되면 상기 제5 전압을 상기 제1 전압으로 셋업시키거나 상기 제2 인버팅 출력신호에 따라 상기 제5 전압이 상기 부트스트랩용 커패시터에 의해 부트스트랩 될 때 턴 오프가 되는 구동제어 트랜지스터를 더 포함하는 레벨 시프터.
  3. 제2항에서,
    상기 제1 및 제2 인버터 중 적어도 하나는 소스 전극에 상기 제1 전압이 연결된 제1 박막트랜지스터와 일단이 상기 제1 박막트랜지스터의 드레인 전극에 연결되고 타단이 상기 제2 전압에 연결된 저항으로 구성되며, 상기 제1 박막트랜지스터의 드레인 전극에 인버팅 출력신호가 생성되는 레벨 시프터.
  4. 제3항에서,
    상기 제1 박막트랜지스터는 P 타입 박막트랜지스터이고, 소스 전극에 양의 전압값을 가진 상기 제1 전압이 인가되고 상기 저항을 통해 드레인 전극으로 음의 전압값을 가진 상기 제2 전압이 인가되며,
    상기 제1 로드 트랜지스터, 상기 제2 로드 트랜지스터, 상기 다이오드용 트랜지스터 및 상기 구동제어 트랜지스터는 P 타입 박막트랜지스터인 레벨 시프터.
  5. 제4항에서,
    상기 저항 대신에 상기 제1 박막트랜지스터의 드레인 전극에 다이오드 연결되는 P 타입 박막트랜지스터인 제2 박막트랜지스터가 이용되는 레벨 시프터.
  6. 제3항에서,
    상기 제1 박막트랜지스터는 N 타입 박막트랜지스터이고, 소스 전극에 음의 전압값을 가진 상기 제1 전압이 인가되고 상기 저항을 통해 드레인 전극으로 양의 전압값을 가진 상기 제2 전압이 인가되며,
    상기 제1 로드 트랜지스터, 상기 제2 로드 트랜지스터, 상기 다이오드용 트랜지스터 및 상기 구동제어 트랜지스터는 N 타입 박막트랜지스터인 레벨 시프터.
  7. 제6항에서,
    상기 저항 대신에 상기 제1 박막트랜지스터의 드레인 전극에 다이오드 연결되는 N 타입 박막트랜지스터인 제3 박막트랜지스터가 이용되는 레벨 시프터.
  8. 구동 드라이버,
    상기 구동 드라이버로부터 발생된 신호의 레벨을 상승시키는 레벨 시프터, 그리고
    상기 레벨이 상승된 신호를 인가받아 동작하는 화소어레이를 포함하며,
    상기 레벨 시프터는,
    극성이 다른 제1 전압과 제2 전압이 인가되고 입력전압에 따라 동작하여 제1 인버팅 출력신호를 출력하는 제1 인버터, 상기 제1 전압과 상기 제2 전압이 인가되고 상기 제1 인버팅 출력신호에 따라 동작하여 상기 제1 인버팅 출력신호와 반대 극성을 가지는 제2 인버팅 출력신호를 출력하는 제2 인버터, 제3 전압과 제4 전압이 인가되고 상기 제1 인버팅 출력신호를 게이트 입력으로 하는 제1 로드 트랜지스터와 제5 전압을 게이트 입력으로 하는 제2 로드 트랜지스터를 포함하며, 상기 입력전압에 비해 상승된 레벨을 갖는 출력전압을 출력하는 구동부, 및 상기 제2 인버터의 출력단과 상기 제2 로드 트랜지스터의 게이트 전극 사이에 위치하여 상기 제2 인버팅 출력신호에 따라 상기 제5 전압이 부트스트랩 될 수 있도록 도와주는 부트스트랩용 커패시터를 포함하는
    어레이 장치.
  9. 제8항에서,
    베이스 기판, 제1 시프트 레지스터, 제2 시프트 레지스터, 및 멀티플렉서를 더 포함하며,
    상기 제1 시프트 레지스터, 상기 제2 시프트 레지스터, 상기 레벨시프터 및 상기 멀티플렉서는 상기 베이스 기판 상에 직접 집적되어 형성되는 어레이 장치.
  10. 제8항에서,
    상기 레벨 시프터는 상기 제2 로드 트랜지스터의 게이트 전극에 다이오드 연결되고 상기 제5 전압과 상기 제2 전압을 양단 전압으로 하는 다이오드용 트랜지스터와, 상기 제2 로드 트랜지스터의 게이트 전극에 연결되고 상기 제1 전압을 인가받으며 상기 제1 인버팅 출력신호에 의해 턴 온 되면 상기 제5 전압을 상기 제1 전압으로 셋업시키거나 상기 제2 인버팅 출력신호에 따라 상기 제5 전압이 상기 부트스트랩용 커패시터에 의해 부트스트랩 될 때 턴 오프가 되는 구동제어 트랜지스터를 더 포함하는 어레이 장치.
  11. 제10항에서,
    상기 제1 및 제2 인버터 중 적어도 하나는 소스 전극에 상기 제1 전압이 연결된 제1 박막트랜지스터와 일단이 상기 제1 박막트랜지스터의 드레인 전극에 연결되고 타단이 상기 제2 전압에 연결된 저항으로 구성되며, 상기 제1 박막트랜지스터의 드레인 전극에 제1 인버팅 출력신호가 생성되는 어레이 장치.
  12. 제11항에서,
    상기 제1 박막트랜지스터는 P 타입 박막트랜지스터이고, 소스 전극에 양의 전압값을 가진 상기 제1 전압이 인가되고 상기 저항을 통해 드레인 전극으로 음의 전압값을 가진 상기 제2 전압이 인가되며,
    상기 제1 로드 트랜지스터, 상기 제2 로드 트랜지스터, 상기 다이오드용 트랜지스터 및 상기 구동제어 트랜지스터는 P 타입 박막트랜지스터인 어레이 장치.
  13. 제12항에서,
    상기 저항 대신에 상기 제1 박막트랜지스터의 드레인 전극에 다이오드 연결되는 P 타입 박막트랜지스터인 제2 박막트랜지스터가 이용되는 어레이 장치.
  14. 제11항에서,
    상기 제1 박막트랜지스터는 N 타입 박막트랜지스터이고, 소스 전극에 음의 전압값을 가진 상기 제1 전압이 인가되고 상기 저항을 통해 드레인 전극으로 양의 전압값을 가진 상기 제2 전압이 인가되며,
    상기 제1 로드 트랜지스터, 상기 제2 로드 트랜지스터, 상기 다이오드용 트랜지스터 및 상기 구동제어 트랜지스터는 N 타입 박막트랜지스터인 어레이 장치.
  15. 제14항에서,
    상기 저항 대신에 상기 제1 박막트랜지스터의 드레인 전극에 다이오드 연결되는 N 타입 박막트랜지스터인 제2 박막트랜지스터가 이용되는 어레이 장치.
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