CN111917415B - 正负压自适应采样电路 - Google Patents

Abstract

本发明提供了一种正负压自适应采样电路，包括：供电电压检测电路，所述供电电压检测电路的第一端与供电电源的正极端电连接，所述供电电压检测电路的第二端与所述供电电源的负极端电连接，所述供电电压检测电路包括正低压转高压电平转移电路；采样开关控制电路，所述采样开关控制电路的第一端与所述供电电压检测电路的第三端电连接，所述采样开关控制电路包括正低压转负高压电平转移电路、正低压转正高压电平转移电路和受控选择电路。本发明能够自动化运行，能够自动检测高压电源的供电状态，智能地切换采样开关控制电路中的正低压转负高压电平转移电路和正低压转正高压电平转移电路，能够根据供电电压自动适应不同的模拟电压输入范围。

Description

正负压自适应采样电路

技术领域

本发明涉及集成电路设计领域，特别涉及一种正负压自适应采样电路。

背景技术

模数转换器(ADC)是连接模拟世界与数字世界的桥梁，而数据采样电路在ADC中起着至关重要的作用，数据采样电路的采样精度直接决定了ADC的最高转换精度。当数据采样电路采样到的数据存在很大的误差时，即使是理想的ADC转换出来的数据精度也只能小于等于数据采样电路采样到的数据精度。

常用的数据采样电路的供电电压是固定的，供电电压为正电压(如3V电源对0V参考地的供电)或是负电压(如1.5V电源对-1.5V参考地的供电)，导致其能够采集的数据范围只能限制在其供电电压范围内(3V对地的供电类型采样电路输入范围是0～3V，1.5V对-1.5V的供电类型采样电路输入范围是(-1.5～1.5V)。

发明内容

本发明提供了一种正负压自适应采样电路，其目的是为了解决传统的采样电路的采样数据误差大，不能对正压和负压的信号进行采样的问题。

为了达到上述目的，本发明的实施例提供了一种正负压自适应采样电路，包括：

供电电压检测电路，所述供电电压检测电路的第一端与供电电源的正极端电连接，所述供电电压检测电路的第二端与所述供电电源的负极端电连接，所述供电电压检测电路包括正低压转高压电平转移电路；

采样开关控制电路，所述采样开关控制电路的第一端与所述供电电压检测电路的第三端电连接，所述采样开关控制电路包括正低压转负高压电平转移电路、正低压转正高压电平转移电路和受控选择电路；

采样开关电路，所述采样开关电路的第一端与输入信号端电连接，所述采样开关电路的第二端与所述采样开关控制电路的第二端电连接；

采样电容，所述采样电容的第一端与所述采样开关电路的第三端电连接，所述采样电容的第二端与接地端电连接。

其中，所述供电电压检测电路包括：

第一电压缓冲器，所述第一电压缓冲器的输入端输入高电平；

第一PMOS管，所述第一PMOS管的源极端与电源端电连接，所述第一PMOS管的栅极端与所述第一电压缓冲器的输出端电连接；

第一NMOS管，所述第一NMOS管的漏极端与所述第一PMOS管的漏极端电连接，所述第一NMOS管的栅极端与所述第一PMOS管的栅极端电连接，所述第一NMOS管的源极端与接地端电连接；

第二PMOS管，所述第二PMOS管的源极端与电源端电连接，所述第二PMOS管的栅极端与所述第一NMOS管的漏极端电连接；

第二NMOS管，所述第二NMOS管的漏极端与所述第二PMOS管的漏极端电连接，所述第二NMOS管的栅极端与所述第二PMOS管的栅极端电连接，所述第二NMOS管的源极端与接地端电连接；

第一反相器，所述第一反相器的输入端与所述第二NMOS管的漏极端电连接；

第二电压缓冲器，所述第二电压缓冲器的输入端与所述第一反相器的输出端电连接；

第二反相器，所述第二反相器的输入端与所述第一反相器的输出端电连接；

第三反相器，所述第三反相器的输入端与所述第二反相器的输出端电连接。

其中，所述正低压转高压电平转移电路包括：

第三PMOS管，所述第三PMOS管的源极端与电源端电连接；

第三NMOS管，所述第三NMOS管的漏极端与所述第三PMOS管的漏极端电连接，所述第三NMOS管的栅极端与第三反相器的输出端电连接；

第四NMOS管，所述第四NMOS管的漏极端与所述第三NMOS管的源极端电连接，所述第四NMOS管的栅极端与所述第三NMOS管的栅极端电连接，所述第四NMOS管的源极端与接地端电连接；

第四PMOS管，所述第四PMOS管的源极端与电源端电连接，所述第四PMOS管的栅极端与所述第四NMOS管的漏极端电连接；

第五NMOS管，所述第五NMOS管的漏极端与所述第四PMOS管的漏极端电连接，所述第五NMOS管的栅极端与所述第三反相器的输入端电连接，所述第五NMOS管的源极端与所述第三PMOS管的栅极端电连接；

第六NMOS管，所述第六NMOS管的漏极端与所述第五NMOS管的源极端电连接，所述第六NMOS管的栅极端与所述第五NMOS管的栅极端电连接，所述第六NMOS管的源极端与接地端电连接；

第四反相器，所述第四反相器的输入端与所述第六NMOS管的漏极端电连接。

其中，所述供电电压检测电路还包括：

第三电压缓冲器，所述第三电压缓冲器的输入端与所述第四反相器的输出端电连接。

其中，所述采样开关控制电路包括：

第四电压缓冲器，所述第四电压缓冲器的输入端输入采样时钟信号；

第五电压缓冲器，所述第五电压缓冲器的输入端与所述第四电压缓冲器的输出端电连接；

第五反相器，所述第五反相器的输入端与所述第五电压缓冲器的输出端电连接；

第六反相器，所述第六反相器的输入端与所述第五反相器的输出端电连接；

第一与门，所述第一与门的第一输入端与所述第六反相器的输出端电连接，所述第一与门的第二输入端与所述第三电压缓冲器的输出端电连接；

第二与门，所述第二与门的第一输入端与所述第六反相器的输入端电连接，所述第二与门的第二输入端与所述第一与门的第二输入端电连接；

第三与门，所述第三与门的第一输入端与所述第二电压缓冲器的输出端电连接，所述第三与门的第二输入端与和所述第五电压缓冲器的输出端电连接；

第七反相器，所述第七反相器的输入端与所述第三与门的输出端电连接；

第八反相器，所述第八反相器的输入端与所述第七反相器的输出端电连接。

其中，所述正低压转负高压电平转移电路包括：

第五PMOS管，所述第五PMOS管的源极端与电源端电连接，所述第五PMOS管的栅极端与所述第二与门的输出端电连接；

第七NMOS管，所述第七NMOS管的漏极端与所述第五PMOS管的漏极端电连接，所述第七NMOS管的栅极端与所述第五PMOS管的栅极端电连接；

第八NMOS管，所述第八NMOS管的漏极端与所述第七NMOS管的源极端电连接，所述第八NMOS管的源极端与接地端电连接；

第六PMOS管，所述第六PMOS管的源极端与电源端电连接，所述第六PMOS管的栅极端与所述第一与门的输出端电连接，所述第六PMOS管的漏极端与所述第八NMOS管的栅极端电连接；

第九NMOS管，所述第九NMOS管的漏极端与所述第六PMOS管的漏极端电连接，所述第九NMOS管的栅极端与所述第六PMOS管的栅极端电连接；

第十NMOS管，所述第十NMOS管的漏极端与所述第九NMOS管的源极端电连接，所述第十NMOS管的栅极端与所述第七NMOS管的漏极端电连接，所述第十NMOS管的源极端与接地端电连接；

第九反相器，所述第九反相器的输入端与所述第九NMOS管的漏极端电连接。

其中，所述正低压转正高压电平转移电路包括：

第七PMOS管，所述第七PMOS管的源极端与电源端电连接；

第十一NMOS管，所述第十一NMOS管的漏极端与所述第七PMOS管的漏极端电连接，所述第十一NMOS管的栅极端与所述第八反相器的输入端电连接；

第十二NMOS管，所述第十二NMOS管的漏极端与所述第十一NMOS管的源极端电连接，所述第十二NMOS管的栅极端与所述第十一NMOS管的栅极端电连接，所述第十二NMOS管的源极端与接地端电连接；

第八PMOS管，所述第八PMOS管的源极端与电源端电连接，所述第八PMOS管的栅极端与所述第十二NMOS管的漏极端电连接；

第十三NMOS管，所述第十三NMOS管的漏极端与所述第八PMOS管的漏极端电连接，所述第十三NMOS管的栅极端与所述第八反相器的输出端电连接，所述第十三NMOS管的源极端与所述第七PMOS管的栅极端电连接；

第十四NMOS管，所述第十四NMOS管的漏极端与所述第十三NMOS管的源极端电连接，所述第十四NMOS管的栅极端与所述第十三NMOS管的栅极端电连接，所述第十四NMOS管的源极端与接地端电连接；

第十反相器，所述第十反相器的输入端与所述第十四NMOS管的漏极端电连接。

其中，所述受控选择电路包括：

第十一反相器，所述第十一反相器的输入端与所述第二电压缓冲器的输出端电连接；

第九PMOS管，所述第九PMOS管的源极端与电源端电连接，所述第九PMOS管的栅极端与所述第十一反相器的输出端电连接；

第十PMOS管，所述第十PMOS管的源极端与所述第九PMOS管的漏极端电连接，所述第十PMOS管的栅极端与所述第九反相器的输出端电连接；

第十五NMOS管，所述第十五NMOS管的漏极端与所述第十PMOS管的漏极端电连接，所述第十五NMOS管的栅极端与所述第十PMOS管的栅极端电连接；

第十六NMOS管，所述第十六NMOS管的漏极端与所述第十五NMOS管的源极端电连接，所述第十六NMOS管的栅极端与所述第十一反相器的输入端电连接，所述第十六NMOS管的源极端与接地端电连接；

第十一PMOS管，所述第十一PMOS管的源极端与电源端电连接，所述第十一PMOS管的栅极端与所述第十六NMOS管的栅极端电连接；

第十二PMOS管，所述第十二PMOS管的源极端与所述第十一PMOS管的漏极端电连接，所述第十二PMOS管的栅极端与所述第十反相器的输出端电连接，所述第十二PMOS管的漏极端与所述第十五NMOS管的漏极端电连接；

第十七NMOS管，所述第十七NMOS管的漏极端与第十二PMOS管的漏极端电连接，所述第十七NMOS管的栅极端与所述第十二PMOS管的栅极端电连接；

第十八NMOS管，所述第十八NMOS管的漏极端与所述第十七NMOS管的源极端电连接，所述第十八NMOS管的栅极端与所述第九PMOS管的栅极端电连接，所述第十八NMOS管的源极端与接地端电连接；

第十二反相器，所述第十二反相器的输入端与所述第十五NMOS管的漏极端电连接。

其中，所述采样开关控制电路还包括：

第六电压缓冲器，所述第六电压缓冲器的输入端与所述第十二反相器的输出端电连接。

其中，所述采样开关电路包括：

第十三PMOS管，所述第十三PMOS管的源极端与输入信号端电连接，所述第十三PMOS管的栅极端与所述第六电压缓冲器的输出端电连接，所述第十三PMOS管的漏极端与所述采样电容的第一端电连接；

第十九NMOS管，所述第十九NMOS管的漏极端与所述第十三PMOS管的源极端电连接，所述第十九NMOS管的栅极端与所述第六电压缓冲器的输入端电连接，所述第十九NMOS管的源极端与所述第十三PMOS管的漏极端电连接。

本发明的上述方案有如下的有益效果：

本发明的上述实施例所述的正负压自适应采样电路，可以在正负电源域正常工作，能够采样正压和负压的信号，采样数据误差小，能够智能检测正负高电压域的状态并实时切换采样电路的采样范围，无需任何控制，实现电路自动化运行。

附图说明

图1为本发明的总体结构示意图；

图2为本发明的具体结构示意图。

【附图标记说明】

1-供电电压检测电路；2-采样开关控制电路；3-采样开关电路；4-采样电容；5-正低压转高压电平转移电路；6-正低压转负高压电平转移电路；7-正低压转正高压电平转移电路；8-受控选择电路；9-第一电压缓冲器；10-第一PMOS管；11-第一NMOS管；12-第二PMOS管；13-第二NMOS管；14-第一反相器；15-第二电压缓冲器；16-第二反相器；17-第三反相器；18-第三PMOS管；19-第三NMOS管；20-第四NMOS管；21-第四PMOS管；22-第五NMOS管；23-第六NMOS管；24-第四反相器；25-第三电压缓冲器；26-第四电压缓冲器；27-第五电压缓冲器；28-第五反相器；29-第六反相器；30-第一与门；31-第二与门；32-第三与门；33-第七反相器；34-第八反相器；35-第五PMOS管；36-第七NMOS管；37-第八NMOS管；38-第六PMOS管；39-第九NMOS管；40-第十NMOS管；41-第九反相器；42-第七PMOS管；43-第十一NMOS管；44-第十二NMOS管；45-第八PMOS管；46-第十三NMOS管；47-第十四NMOS管；48-第十反相器；49-第十一反相器；50-第九PMOS管；51-第十PMOS管；52-第十五NMOS管；53-第十六NMOS管；54-第十一PMOS管；55-第十二PMOS管；56-第十七NMOS管；57-第十八NMOS管；58-第十二反相器；59-第六电压缓冲器；60-第十三PMOS管；61-第十九NMOS管。

具体实施方式

为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

本发明针对现有的采样电路的采样数据误差大，不能对正压和负压的信号进行采样的问题，提供了一种正负压自适应采样电路。

如图1至图2所示，本发明的实施例提供了一种正负压自适应采样电路，包括：供电电压检测电路1，所述供电电压检测电路1的第一端与供电电源的正极端电连接，所述供电电压检测电路1的第二端与所述供电电源的负极端电连接，所述供电电压检测电路1包括正低压转高压电平转移电路5；采样开关控制电路2，所述采样开关控制电路2的第一端与所述供电电压检测电路1的第三端电连接，所述采样开关控制电路2包括正低压转负高压电平转移电路6、正低压转正高压电平转移电路7和受控选择电路8；采样开关电路3，所述采样开关电路3的第一端与输入信号端电连接，所述采样开关电路3的第二端与所述采样开关控制电路2的第二端电连接；采样电容4，所述采样电容4的第一端与所述采样开关电路3的第三端电连接，所述采样电容4的第二端与接地端电连接。

本发明的上述实施例所述的正负压自适应采样电路，所述供电电压检测电路1负责检测供电电源类型的检测，当所述供电电压检测电路1检测到供电是正电源域(如3V电源对0V参考地的供电)时，所述供电电压检测电路1输出高电平或者低电平；当所述供电电压检测电路1检测到供电是负电源域(如1.5V电源对-1.5V参考地的供电)时，所述供电电压检测电路1则输出与检测到供电是正电源域时相反的状态。所述采样开关控制电路2负责根据所述供电电源检测电路输出的状态切换两种不同的所述正低压转负高压电平转移电路6和所述正低压转正高压电平转移电路7，使所述采样开关控制电路2输出正或负高压时钟信号来控制所述采样开关电路3，当有了正负类型的时钟信号控制所述采样开关电路3后，所述正负压自适应采样电路实现正压和负压的信号采样，所述采样开关电路3相当于一个开关，所述正负压自适应采样电路处于采样状态或关闭状态。

其中，所述供电电压检测电路1包括：第一电压缓冲器9，所述第一电压缓冲器9的输入端输入高电平；第一PMOS管10，所述第一PMOS管10的源极端与电源端电连接，所述第一PMOS管10的栅极端与所述第一电压缓冲器9的输出端电连接；第一NMOS管11，所述第一NMOS管11的漏极端与所述第一PMOS管10的漏极端电连接，所述第一NMOS管11的栅极端与所述第一PMOS管10的栅极端电连接，所述第一NMOS管11的源极端与接地端电连接；第二PMOS管12，所述第二PMOS管12的源极端与电源端电连接，所述第二PMOS管12的栅极端与所述第一NMOS管11的漏极端电连接；第二NMOS管13，所述第二NMOS管13的漏极端与所述第二PMOS管12的漏极端电连接，所述第二NMOS管13的栅极端与所述第二PMOS管12的栅极端电连接，所述第二NMOS管13的源极端与接地端电连接；第一反相器14，所述第一反相器14的输入端与所述第二NMOS管13的漏极端电连接；第二电压缓冲器15，所述第二电压缓冲器15的输入端与所述第一反相器14的输出端电连接；第二反相器16，所述第二反相器16的输入端与所述第一反相器14的输出端电连接；第三反相器17，所述第三反相器17的输入端与所述第二反相器16的输出端电连接。

其中，所述正低压转高压电平转移电路5包括：第三PMOS管18，所述第三PMOS管18的源极端与电源端电连接；第三NMOS管19，所述第三NMOS管19的漏极端与所述第三PMOS管18的漏极端电连接，所述第三NMOS管19的栅极端与第三反相器17的输出端电连接；第四NMOS管20，所述第四NMOS管20的漏极端与所述第三NMOS管19的源极端电连接，所述第四NMOS管20的栅极端与所述第三NMOS管19的栅极端电连接，所述第四NMOS管20的源极端与接地端电连接；第四PMOS管21，所述第四PMOS管21的源极端与电源端电连接，所述第四PMOS管21的栅极端与所述第四NMOS管20的漏极端电连接；第五NMOS管22，所述第五NMOS管22的漏极端与所述第四PMOS管21的漏极端电连接，所述第五NMOS管22的栅极端与所述第三反相器17的输入端电连接，所述第五NMOS管22的源极端与所述第三PMOS管18的栅极端电连接；第六NMOS管23，所述第六NMOS管23的漏极端与所述第五NMOS管22的源极端电连接，所述第六NMOS管23的栅极端与所述第五NMOS管22的栅极端电连接，所述第六NMOS管23的源极端与接地端电连接；第四反相器24，所述第四反相器24的输入端与所述第六NMOS管23的漏极端电连接。

其中，所述供电电压检测电路1还包括：第三电压缓冲器25，所述第三电压缓冲器25的输入端与所述第四反相器24的输出端电连接。

其中，所述采样开关控制电路2包括：第四电压缓冲器26，所述第四电压缓冲器26的输入端输入采样时钟信号；第五电压缓冲器27，所述第五电压缓冲器27的输入端与所述第四电压缓冲器26的输出端电连接；第五反相器28，所述第五反相器28的输入端与所述第五电压缓冲器27的输出端电连接；第六反相器29，所述第六反相器29的输入端与所述第五反相器28的输出端电连接；第一与门30，所述第一与门30的第一输入端与所述第六反相器29的输出端电连接，所述第一与门30的第二输入端与所述第三电压缓冲器25的输出端电连接；第二与门31，所述第二与门31的第一输入端与所述第六反相器29的输入端电连接，所述第二与门31的第二输入端与所述第一与门30的第二输入端电连接；第三与门32，所述第三与门32的第一输入端与所述第二电压缓冲器15的输出端电连接，所述第三与门32的第二输入端与和所述第五电压缓冲器27的输出端电连接；第七反相器33，所述第七反相器33的输入端与所述第三与门32的输出端电连接；第八反相器34，所述第八反相器34的输入端与所述第七反相器33的输出端电连接。

其中，所述正低压转负高压电平转移电路6包括：第五PMOS管35，所述第五PMOS管35的源极端与电源端电连接，所述第五PMOS管35的栅极端与所述第二与门31的输出端电连接；第七NMOS管36，所述第七NMOS管36的漏极端与所述第五PMOS管35的漏极端电连接，所述第七NMOS管36的栅极端与所述第五PMOS管35的栅极端电连接；第八NMOS管37，所述第八NMOS管37的漏极端与所述第七NMOS管36的源极端电连接，所述第八NMOS管37的源极端与接地端电连接；第六PMOS管38，所述第六PMOS管38的源极端与电源端电连接，所述第六PMOS管38的栅极端与所述第一与门30的输出端电连接，所述第六PMOS管38的漏极端与所述第八NMOS管37的栅极端电连接；第九NMOS管39，所述第九NMOS管39的漏极端与所述第六PMOS管38的漏极端电连接，所述第九NMOS管39的栅极端与所述第六PMOS管38的栅极端电连接；第十NMOS管40，所述第十NMOS管40的漏极端与所述第九NMOS管39的源极端电连接，所述第十NMOS管40的栅极端与所述第七NMOS管36的漏极端电连接，所述第十NMOS管40的源极端与接地端电连接；第九反相器41，所述第九反相器41的输入端与所述第九NMOS管39的漏极端电连接。

其中，所述正低压转正高压电平转移电路7包括：第七PMOS管42，所述第七PMOS管42的源极端与电源端电连接；第十一NMOS管43，所述第十一NMOS管43的漏极端与所述第七PMOS管42的漏极端电连接，所述第十一NMOS管43的栅极端与所述第八反相器34的输入端电连接；第十二NMOS管44，所述第十二NMOS管44的漏极端与所述第十一NMOS管43的源极端电连接，所述第十二NMOS管44的栅极端与所述第十一NMOS管43的栅极端电连接，所述第十二NMOS管44的源极端与接地端电连接；第八PMOS管45，所述第八PMOS管45的源极端与电源端电连接，所述第八PMOS管45的栅极端与所述第十二NMOS管44的漏极端电连接；第十三NMOS管46，所述第十三NMOS管46的漏极端与所述第八PMOS管45的漏极端电连接，所述第十三NMOS管46的栅极端与所述第八反相器34的输出端电连接，所述第十三NMOS管46的源极端与所述第七PMOS管42的栅极端电连接；第十四NMOS管47，所述第十四NMOS管47的漏极端与所述第十三NMOS管46的源极端电连接，所述第十四NMOS管47的栅极端与所述第十三NMOS管46的栅极端电连接，所述第十四NMOS管47的源极端与接地端电连接；第十反相器48，所述第十反相器48的输入端与所述第十四NMOS管47的漏极端电连接。

其中，所述受控选择电路8包括：第十一反相器49，所述第十一反相器49的输入端与所述第二电压缓冲器15的输出端电连接；第九PMOS管50，所述第九PMOS管50的源极端与电源端电连接，所述第九PMOS管50的栅极端与所述第十一反相器49的输出端电连接；第十PMOS管51，所述第十PMOS管51的源极端与所述第九PMOS管50的漏极端电连接，所述第十PMOS管51的栅极端与所述第九反相器41的输出端电连接；第十五NMOS管52，所述第十五NMOS管52的漏极端与所述第十PMOS管51的漏极端电连接，所述第十五NMOS管52的栅极端与所述第十PMOS管51的栅极端电连接；第十六NMOS管53，所述第十六NMOS管53的漏极端与所述第十五NMOS管52的源极端电连接，所述第十六NMOS管53的栅极端与所述第十一反相器49的输入端电连接，所述第十六NMOS管53的源极端与接地端电连接；第十一PMOS管54，所述第十一PMOS管54的源极端与电源端电连接，所述第十一PMOS管54的栅极端与所述第十六NMOS管53的栅极端电连接；第十二PMOS管55，所述第十二PMOS管55的源极端与所述第十一PMOS管54的漏极端电连接，所述第十二PMOS管55的栅极端与所述第十反相器48的输出端电连接，所述第十二PMOS管55的漏极端与所述第十五NMOS管52的漏极端电连接；第十七NMOS管56，所述第十七NMOS管56的漏极端与第十二PMOS管55的漏极端电连接，所述第十七NMOS管56的栅极端与所述第十二PMOS管55的栅极端电连接；第十八NMOS管57，所述第十八NMOS管57的漏极端与所述第十七NMOS管56的源极端电连接，所述第十八NMOS管57的栅极端与所述第九PMOS管50的栅极端电连接，所述第十八NMOS管57的源极端与接地端电连接；第十二反相器58，所述第十二反相器58的输入端与所述第十五NMOS管52的漏极端电连接。

其中，所述采样开关控制电路2还包括：第六电压缓冲器59，所述第六电压缓冲器59的输入端与所述第十二反相器58的输出端电连接。

其中，所述采样开关电路3包括：第十三PMOS管60，所述第十三PMOS管60的源极端与输入信号端电连接，所述第十三PMOS管60的栅极端与所述第六电压缓冲器59的输出端电连接，所述第十三PMOS管60的漏极端与所述采样电容4的第一端电连接；第十九NMOS管61，所述第十九NMOS管61的漏极端与所述第十三PMOS管60的源极端电连接，所述第十九NMOS管61的栅极端与所述第六电压缓冲器59的输入端电连接，所述第十九NMOS管61的源极端与所述第十三PMOS管60的漏极端电连接。

本发明的上述实施例所述的正负压自适应采样电路，假定正、低压电源域的电源为1.5V，参考地为0V；正、高压电源域的电源为3V，参考地为0V；负、高压电源域的电源为1.5V，参考地为-1.5V；所述供电电压检测电路11中的所述第一PMOS管10、所述第一NMOS管11、所述第二PMOS管12和所述第二NMOS管13处于正、高压电源域时，则所述第二PMOS管12和所述第二NMOS管13构成的逻辑门输出为低电平；当所述第一PMOS管10、所述第一NMOS管11、所述第二PMOS管12和所述第二NMOS管13处于正、负压电源域时，则所述第二PMOS管12和所述第二NMOS管13构成的逻辑门输出为高电平1.5V。所述供电电压检测电路1标注线名为NET1的输出电压为0～3V或-1.5～1.5V可变(根据所述第一PMOS管10、所述第一NMOS管11、所述第二PMOS管12和所述第二NMOS管13处于的电压域相关)，标注线名为NET2的输出电压为0～3V。当所述供电电压检测电路1的所述第二PMOS管12和所述第二NMOS管13构成的逻辑门输出为低电平0V时，所述正低压转正高压电平转移电路7正常工作，所述正低压转负高压电平转移电路6的输出恒为低电平-1.5V；当所述供电电压检测电路1的所述第二PMOS管12和所述第二NMOS管13构成的逻辑门输出为高电平1.5V时，所述采样开关控制电路2的所述正低压转负高压电平转移电路6正常工作，所述正低压转正高压电平转移电路7的输出恒为低电平0V；所述正低压转负高压电平转移电路6和所述正低压转正高压电平转移电路7的输出经过一个二选一的所述受控选择电路8根据正负压检测的情况控制所述正低压转正高压电平转移电路7或所述正低压转负高压电平转移电路6的输出信号传到所述采样开关电路3。所述采样开关控制电路2内的所述第一与门30、所述第二与门31和所述第三与门32的作用是为了防止MOS管在实际工作可能引起的超压使用而导致所述正低压转负高压电平转移电路6和所述正低压转正高压电平转移电路7中的MOS管被击穿现象的出现。根据所述采样开关控制电路2输出的控制信号动态的控制所述采样开关电路3处于导通或断开状态，从而控制所述采样电容4的采样状态或非采样状态。

本发明的上述实施例所述的正负压自适应采样电路，能够自动检测高压电源的供电状态(正压或负压)，智能地切换所述采样开关控制电路2中的所述正低压转负高压电平转移电路6或所述正低压转正高压电平转移电路7，配合所述采样开关电路3工作电压域自适应的电路结构，使所述正负压自适应采样电路能够根据供电电压自动适应不同的模拟电压输入范围。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (8)

1.一种正负压自适应采样电路，其特征在于，包括：

供电电压检测电路，所述供电电压检测电路的第一端与供电电源的正极端电连接，所述供电电压检测电路的第二端与所述供电电源的负极端电连接，所述供电电压检测电路包括正低压转高压电平转移电路；

采样开关控制电路，所述采样开关控制电路的第一端与所述供电电压检测电路的第三端电连接，所述采样开关控制电路包括正低压转负高压电平转移电路、正低压转正高压电平转移电路和受控选择电路；

采样开关电路，所述采样开关电路的第一端与输入信号端电连接，所述采样开关电路的第二端与所述采样开关控制电路的第二端电连接；

采样电容，所述采样电容的第一端与所述采样开关电路的第三端电连接，所述采样电容的第二端与接地端电连接；

所述供电电压检测电路包括：

第一电压缓冲器，所述第一电压缓冲器的输入端输入高电平；

第一PMOS管，所述第一PMOS管的源极端与电源端电连接，所述第一PMOS管的栅极端与所述第一电压缓冲器的输出端电连接；

第一NMOS管，所述第一NMOS管的漏极端与所述第一PMOS管的漏极端电连接，所述第一NMOS管的栅极端与所述第一PMOS管的栅极端电连接，所述第一NMOS管的源极端与接地端电连接；

第二PMOS管，所述第二PMOS管的源极端与电源端电连接，所述第二PMOS管的栅极端与所述第一NMOS管的漏极端电连接；

第二NMOS管，所述第二NMOS管的漏极端与所述第二PMOS管的漏极端电连接，所述第二NMOS管的栅极端与所述第二PMOS管的栅极端电连接，所述第二NMOS管的源极端与接地端电连接；

第一反相器，所述第一反相器的输入端与所述第二NMOS管的漏极端电连接；

第二电压缓冲器，所述第二电压缓冲器的输入端与所述第一反相器的输出端电连接；

第二反相器，所述第二反相器的输入端与所述第一反相器的输出端电连接；

第三反相器，所述第三反相器的输入端与所述第二反相器的输出端电连接；

所述正低压转高压电平转移电路包括：

第三PMOS管，所述第三PMOS管的源极端与电源端电连接；

第三NMOS管，所述第三NMOS管的漏极端与所述第三PMOS管的漏极端电连接，所述第三NMOS管的栅极端与第三反相器的输出端电连接；

第四NMOS管，所述第四NMOS管的漏极端与所述第三NMOS管的源极端电连接，所述第四NMOS管的栅极端与所述第三NMOS管的栅极端电连接，所述第四NMOS管的源极端与接地端电连接；

第四PMOS管，所述第四PMOS管的源极端与电源端电连接，所述第四PMOS管的栅极端与所述第四NMOS管的漏极端电连接；

第五NMOS管，所述第五NMOS管的漏极端与所述第四PMOS管的漏极端电连接，所述第五NMOS管的栅极端与所述第三反相器的输入端电连接，所述第五NMOS管的源极端与所述第三PMOS管的栅极端电连接；

第六NMOS管，所述第六NMOS管的漏极端与所述第五NMOS管的源极端电连接，所述第六NMOS管的栅极端与所述第五NMOS管的栅极端电连接，所述第六NMOS管的源极端与接地端电连接；

第四反相器，所述第四反相器的输入端与所述第六NMOS管的漏极端电连接。

2.根据权利要求1所述的正负压自适应采样电路，其特征在于，所述供电电压检测电路还包括：

第三电压缓冲器，所述第三电压缓冲器的输入端与所述第四反相器的输出端电连接。

3.根据权利要求2所述的正负压自适应采样电路，其特征在于，所述采样开关控制电路包括：

第四电压缓冲器，所述第四电压缓冲器的输入端输入采样时钟信号；

第五电压缓冲器，所述第五电压缓冲器的输入端与所述第四电压缓冲器的输出端电连接；

第五反相器，所述第五反相器的输入端与所述第五电压缓冲器的输出端电连接；

第六反相器，所述第六反相器的输入端与所述第五反相器的输出端电连接；

第一与门，所述第一与门的第一输入端与所述第六反相器的输出端电连接，所述第一与门的第二输入端与所述第三电压缓冲器的输出端电连接；

第二与门，所述第二与门的第一输入端与所述第六反相器的输入端电连接，所述第二与门的第二输入端与所述第一与门的第二输入端电连接；

第三与门，所述第三与门的第一输入端与所述第二电压缓冲器的输出端电连接，所述第三与门的第二输入端与和所述第五电压缓冲器的输出端电连接；

第七反相器，所述第七反相器的输入端与所述第三与门的输出端电连接；

第八反相器，所述第八反相器的输入端与所述第七反相器的输出端电连接；

所述第一与门的第二输入端、所述第三与门的第一输入端均为所述采样开关控制电路的第一端；

所述第二电压缓冲器的输出端、所述第三电压缓冲器的输出端均为所述供电电压检测电路的第三端。

4.根据权利要求3所述的正负压自适应采样电路，其特征在于，所述正低压转负高压电平转移电路包括：

第五PMOS管，所述第五PMOS管的源极端与电源端电连接，所述第五PMOS管的栅极端与所述第二与门的输出端电连接；

第七NMOS管，所述第七NMOS管的漏极端与所述第五PMOS管的漏极端电连接，所述第七NMOS管的栅极端与所述第五PMOS管的栅极端电连接；

第八NMOS管，所述第八NMOS管的漏极端与所述第七NMOS管的源极端电连接，所述第八NMOS管的源极端与接地端电连接；

第六PMOS管，所述第六PMOS管的源极端与电源端电连接，所述第六PMOS管的栅极端与所述第一与门的输出端电连接，所述第六PMOS管的漏极端与所述第八NMOS管的栅极端电连接；

第九NMOS管，所述第九NMOS管的漏极端与所述第六PMOS管的漏极端电连接，所述第九NMOS管的栅极端与所述第六PMOS管的栅极端电连接；

第十NMOS管，所述第十NMOS管的漏极端与所述第九NMOS管的源极端电连接，所述第十NMOS管的栅极端与所述第七NMOS管的漏极端电连接，所述第十NMOS管的源极端与接地端电连接；

第九反相器，所述第九反相器的输入端与所述第九NMOS管的漏极端电连接。

5.根据权利要求4所述的正负压自适应采样电路，其特征在于，所述正低压转正高压电平转移电路包括：

第七PMOS管，所述第七PMOS管的源极端与电源端电连接；

第十一NMOS管，所述第十一NMOS管的漏极端与所述第七PMOS管的漏极端电连接，所述第十一NMOS管的栅极端与所述第八反相器的输入端电连接；

第十二NMOS管，所述第十二NMOS管的漏极端与所述第十一NMOS管的源极端电连接，所述第十二NMOS管的栅极端与所述第十一NMOS管的栅极端电连接，所述第十二NMOS管的源极端与接地端电连接；

第八PMOS管，所述第八PMOS管的源极端与电源端电连接，所述第八PMOS管的栅极端与所述第十二NMOS管的漏极端电连接；

第十三NMOS管，所述第十三NMOS管的漏极端与所述第八PMOS管的漏极端电连接，所述第十三NMOS管的栅极端与所述第八反相器的输出端电连接，所述第十三NMOS管的源极端与所述第七PMOS管的栅极端电连接；

第十四NMOS管，所述第十四NMOS管的漏极端与所述第十三NMOS管的源极端电连接，所述第十四NMOS管的栅极端与所述第十三NMOS管的栅极端电连接，所述第十四NMOS管的源极端与接地端电连接；

第十反相器，所述第十反相器的输入端与所述第十四NMOS管的漏极端电连接。

6.根据权利要求5所述的正负压自适应采样电路，其特征在于，所述受控选择电路包括：

第十一反相器，所述第十一反相器的输入端与所述第二电压缓冲器的输出端电连接；

第九PMOS管，所述第九PMOS管的源极端与电源端电连接，所述第九PMOS管的栅极端与所述第十一反相器的输出端电连接；

第十PMOS管，所述第十PMOS管的源极端与所述第九PMOS管的漏极端电连接，所述第十PMOS管的栅极端与所述第九反相器的输出端电连接；

第十五NMOS管，所述第十五NMOS管的漏极端与所述第十PMOS管的漏极端电连接，所述第十五NMOS管的栅极端与所述第十PMOS管的栅极端电连接；

第十六NMOS管，所述第十六NMOS管的漏极端与所述第十五NMOS管的源极端电连接，所述第十六NMOS管的栅极端与所述第十一反相器的输入端电连接，所述第十六NMOS管的源极端与接地端电连接；

第十一PMOS管，所述第十一PMOS管的源极端与电源端电连接，所述第十一PMOS管的栅极端与所述第十六NMOS管的栅极端电连接；

第十二PMOS管，所述第十二PMOS管的源极端与所述第十一PMOS管的漏极端电连接，所述第十二PMOS管的栅极端与所述第十反相器的输出端电连接，所述第十二PMOS管的漏极端与所述第十五NMOS管的漏极端电连接；

第十七NMOS管，所述第十七NMOS管的漏极端与第十二PMOS管的漏极端电连接，所述第十七NMOS管的栅极端与所述第十二PMOS管的栅极端电连接；

第十八NMOS管，所述第十八NMOS管的漏极端与所述第十七NMOS管的源极端电连接，所述第十八NMOS管的栅极端与所述第九PMOS管的栅极端电连接，所述第十八NMOS管的源极端与接地端电连接；

第十二反相器，所述第十二反相器的输入端与所述第十五NMOS管的漏极端电连接。

7.根据权利要求6所述的正负压自适应采样电路，其特征在于，所述采样开关控制电路还包括：

第六电压缓冲器，所述第六电压缓冲器的输入端与所述第十二反相器的输出端电连接。

8.根据权利要求7所述的正负压自适应采样电路，其特征在于，所述采样开关电路包括：

第十三PMOS管，所述第十三PMOS管的源极端与输入信号端电连接，所述第十三PMOS管的栅极端与所述第六电压缓冲器的输出端电连接，所述第十三PMOS管的漏极端与所述采样电容的第一端电连接；

第十九NMOS管，所述第十九NMOS管的漏极端与所述第十三PMOS管的源极端电连接，所述第十九NMOS管的栅极端与所述第六电压缓冲器的输入端电连接，所述第十九NMOS管的源极端与所述第十三PMOS管的漏极端电连接。