CN116346111A - 一种基于pmos管的栅压自举开关电路 - Google Patents

一种基于pmos管的栅压自举开关电路 Download PDF

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CN116346111A
CN116346111A CN202310305304.8A CN202310305304A CN116346111A CN 116346111 A CN116346111 A CN 116346111A CN 202310305304 A CN202310305304 A CN 202310305304A CN 116346111 A CN116346111 A CN 116346111A
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tube
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capacitor
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王润坚
李逸帆
许立达
李雪勤
倪涛
王娟娟
高林春
李晓静
曾传滨
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Abstract

本发明提供一种基于PMOS管的栅压自举开关电路，其中：采样开关管的控制端连接栅压自举回路的输出端；电荷泵的输出端连接栅压自举回路的输入端；采样开关管采用PMOS管；栅压自举回路依据时钟信号和电荷泵提供的电压信号，实现在保持阶段对栅压自举回路中第一电容施加恒定电压差，使采样开关管处于截止状态；在采样阶段控制采样开关管处于导通状态，且采样开关管的栅源电压保持为预设值；也即，在采样开关管导通时其栅极能有效跟随输入电压的变化，使开关的导通电阻不随输入电压变化，实现栅压自举的功能并且抑制采样开关衬偏效应的影响；同时，本电路不使用具有独立衬底端的NMOS管，使该设计能够适用于标准N阱CMOS工艺。

Description

一种基于PMOS管的栅压自举开关电路
技术领域
本发明属于模拟集成电路技术领域，更具体的说，尤其涉及一种基于PMOS管的栅压自举开关电路。
背景技术
随着超大规模集成电路的不断发展，使用数字系统进行信号处理已成为信号处理领域的技术主流。而现实世界中产生的信号，如光照、声音、温度、压力等物理量均属于模拟信号，因此需要将模拟信号转换为数字信号后，才能传输到数字系统中进行信号处理。ADC(Analog-to-DigitalConverter，模数转换器)成为连接现实世界与数字世界的桥梁，是现代电子系统中不可或缺的关键电路模块。采样开关作为ADC的重要组成模块，其非理想因素将直接影响ADC的性能参数。
栅压自举开关的基本思想是在保持阶段以恒压电压对自举电容进行充电，在采样阶段将自举电容跨接在开关管的栅源之间，使开关管在采样阶段的栅源电压不随输入电压变化。在标准N阱CMOS工艺中，PMOS处于各自独立的N阱中，具有独立的衬底端；NMOS则共享P衬底，因此在标准工艺库中不提供具有独立衬底端的NMOS管。
但是，以NMOS管作为开关管的栅压自举开关时，由于NMOS管的输入端与衬底端存在电压差，NMOS管的衬偏效应将使其阈值电压随输入电压变化，导致开关的导通电阻随输入电压变化，将产生一定程度的非线性，也即，在标准N阱CMOS工艺下的NMOS管不具有独立的衬底端，无法保证上述电路实现栅压自举功能。
发明内容
有鉴于此，本发明的目的在于提供一种基于PMOS管的栅压自举开关电路，用于栅压自举的功能并且抑制了NMOS管作为开关管带来的衬偏效应，同时，不使用具有独立衬底端的NMOS管，使该设计能够适用于标准N阱CMOS工艺。
本申请公开了一种基于PMOS管的栅压自举开关电路，包括：采样开关管、栅压自举回路和电荷泵；
所述采样开关管的控制端连接所述栅压自举回路的输出端；
所述采样开关管的输入端连接所述栅压自举开关电路的输入端；
所述采样开关管的输出端连接所述栅压自举开关电路的输出端；其中，所述采样开关管采用PMOS管；
所述电荷泵的输出端连接所述栅压自举回路的输入端；
所述栅压自举回路和所述电荷泵均接收电源供电，并均接收时钟信号；
所述电荷泵依据所述时钟信号为所述栅压自举回路提供电压信号，以使所述栅压自举回路依据所述电压信号和所述时钟信号，实现在保持阶段对所述栅压自举回路中第一电容施加恒定电压差，使所述采样开关管处于截止状态；以及，在采样阶段控制所述采样开关管处于导通状态，且所述采样开关管的栅源电压保持为预设值。
可选的，所述栅压自举回路，包括：第一电容、第一开关管、第二开关管和第四开关管；
所述第一开关管的第一端连接栅压自举开关电路的输入端；
所述第一开关管的控制端作为所述栅压自举回路的第一输入端、与所述电荷泵的第一输出端相连；
所述第一开关管的第二端分别与所述第一开关管的衬底、所述第二开关管的第一端和所述第一电容的下极板相连；
所述第二开关管的控制端分别与所述第四开关管的第二端、所述第四开关管的衬底和所述电源相连；
所述第四开关管的第一端与所述第一电容的上极板相连；
所述第四开关管的控制端接收所述时钟信号；
所述第一电容的上极板作为所述栅压自举回路的输出端；
所述第二开关管的第二端作为所述栅压自举回路的第二输入端、与所述电荷泵的第二输出端相连；
所述第二开关管的衬底与所述第二开关管的第二端相连。
可选的，所述栅压自举回路，还包括：第三开关管；
所述第三开关管的第一端与所述第一电容的上极板相连；
所述第三开关管的第二端与所述第四开关管的第一端相连；
所述第三开关管的控制端接地。
可选的，所述电荷泵，包括：第二电容、第一反相器、第七开关管、第八开关管、第十开关管和第十一开关管；
所述第七开关管的第一端和所述第七开关管的衬底均连接所述电源；
所述第七开关管的控制端分别与所述第八开关管的第一端、所述第十一开关管的第一端相连，连接点作为所述电荷泵的第一输出端；
所述第七开关管的第二端分别与所述第八开关管的第二端、所述第八开关管的衬底和所述第二电容的上极板相连，连接点作为所述电荷泵的第二输出端；
所述第二电容的下极板与所述第一反相器的第一端相连、连接点接收时钟信号；
所述第一反相器的电源端连接电源，所述第一反相器的接地端接地；
所述第一反相器的第二端分别与所述第十一开关管的控制端和所述第八开关管的控制端相连；
所述第十一开关管的第二端接地。
可选的，所述电荷泵还包括：第十二开关管；
所述第十二开关管的第一端分别与所述第七开关管的控制端和所述第八开关管的第一端相连，连接点作为所述电荷泵的第一输出端；
所述第十二开关管的控制端连接电源；
所述第十二开关管的第二端与所述第十一开关管的第一端相连。
可选的，所述第一反相器，包括：第六开关管和第十开关管；
所述第六开关管的第一端和所述第六开关管的衬底相连，连接点作为所述第一反相器的电源端；
所述第六开关管的控制端和所述第十开关管的控制端相连，连接点作为所述第一反相器的第一端；
所述第六开关管的第二端与所述第十开关管的第一端相连，连接点作为所述第一反相器的第二端；
所述第十开关管的第二端作为所述第一反相器的接地端。
可选的，所述电荷泵中的反相器数量大于1。
可选的，所述电荷泵还包括：第二反相器；
所述第二反相器设置于所述第一反相器与所述时钟信号之间；
所述第二反相器的第一端接收所述时钟信号；
所述第二反相器的第二端分别与所述第一反相器的第一端和所述第二电容的下极板相连；
所述第二反相器的接地端接地；
所述第二反相器的电源端连接电源。
可选的，所述第二反相器包括：第五开关管和第九开关管；
所述第五开关管的控制端和所述第九开关管的控制端相连，连接点作为所述第二反相器的第一端；
所述第五开关管的第一端与所述第五开关管的衬底相连，连接点作为所述第二反相器的电源端；
所述第五开关管的第二端与所述第九开关管的第一端相连，连接点作为所述第二反相器的第二端；
所述第九开关管的第二端作为所述反相器的接地端。
可选的，所述采样开关管、所述第一开关管至所述第八开关管均为PMOS管；所述第九开关管至所述第十二开关管均为NMOS管。
从上述技术方案可知，本发明提供的一种基于PMOS管的栅压自举开关电路，其中：采样开关管的控制端连接栅压自举回路的输出端；采样开关管的输入输出端连接栅压自举开关电路的输入输出端；电荷泵的输出端连接栅压自举回路的输入端；栅压自举回路和电荷泵均接收电源供电，并均接收时钟信号；其中，采样开关管采用PMOS管；电荷泵用于依据时钟信号为栅压自举回路提供电压信号，以使栅压自举回路依据电压信号和时钟信号，实现在保持阶段对栅压自举回路中第一电容施加恒定电压差，使采样开关管处于截止状态；以及，在采样阶段控制采样开关管处于导通状态，且采样开关管的栅源电压保持为预设值；也即，在采样开关管导通时，其栅极能有效跟随输入电压的变化，使开关的导通电阻不随输入电压变化，栅源电压保持为预设值，实现了栅压自举的功能并且抑制了NMOS管作为开关管带来的衬偏效应，同时，本电路不使用具有独立衬底端的NMOS管，使该设计能够适用于标准N阱CMOS工艺。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术提供的PMOS管的栅压自举开关电路的示意图；
图2是本发明实施例提供的一种基于PMOS管的栅压自举开关电路的示意图；
图3是本发明实施例提供的另一种基于PMOS管的栅压自举开关电路的示意图；
图4是本发明实施例提供的另一种基于PMOS管的栅压自举开关电路的示意图；
图5是本发明实施例提供的另一种基于PMOS管的栅压自举开关电路在180nmN阱CMOS工艺中的输入输出采样保持波形；
图6是本发明实施例提供的另一种基于PMOS管的栅压自举开关电路在180nmN阱CMOS工艺中采样开关管的栅源电压波形；
图7是本发明提供的一种基于PMOS管的栅压自举开关电路所涉及的冗余开关管的示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本申请中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
基于PMOS管的栅压自举开关电路由采样开关管SW和栅压自举回路组成。图1所示为PMOS管作为开关管的栅压自举开关电路图，其中栅压自举回路由一个自举电容C1，以及，除了采样开关管SW以外的其他MOS管组成。栅压自举开关电路处于保持阶段时，时钟信号CLK为低电平，开关管MP2、MP3和MN2导通，开关管MN1和MP1截止，采样开关管SW截止，通过开关管MN2和MP2给自举电容C1充电至VDD，在自举电容C1中储存电荷。电路处于采样阶段时，时钟信号CLK为高电平，开关管MN1和MP1导通，开关管MP2、MP3和MN2截止，采样开关管SW闭合，由于自举电容C1中储存电荷量不变，通过开关管MN1、MP1和自举电容C1组成的回路，采样开关管SW的栅极电压为VIN-VDD，采样开关管SW的栅源电压保持为-VDD，可以实现栅压自举的功能。
但是，该栅压自举开关电路的缺点是栅压自举回路中的NMOS管必须具有独立的衬底端，才能保证该电路的功能正常。电路处于采样阶段时，自举电容C1的上极板的电压为VIN-VDD，若MN1与MN2不具有独立衬底，其衬底均连接至地电压，则当输入电压过低，将导致MN1的源极与衬底形成的PN结正偏，MN2的漏极与衬底形成的PN结正偏，使自举电容C1上极板的电压在采样阶段固定为-Vth，导致采样开关管SW的栅压固定为-Vth，采样开关管SW的栅源电压随VIN变化，使采样阶段开关管的导通电阻将随输入电压变化，无法实现栅压自举功能。因此，上述电路不适用于标准N阱CMOS工艺，该工艺下的NMOS管不具有独立的衬底端，无法保证上述电路实现栅压自举功能。
基于此，本申请实施例提供了一种基于PMOS管的栅压自举开关电路，用于解决现有技术中以NMOS管作为开关管的栅压自举开关时，由于NMOS管的输入端与衬底端存在电压差，NMOS管的衬偏效应将使其阈值电压随输入电压变化，导致开关的导通电阻随输入电压变化，将产生一定程度的非线性，也即，在标准N阱CMOS工艺下的NMOS管不具有独立的衬底端，无法保证上述电路实现栅压自举功能的问题。
该基于PMOS管的栅压自举开关电路适合用于标准N阱CMOS工艺的基于PMOS管的栅压自举开关电路，抑制采样开关管的衬偏效应的影响。
参见图2，该基于PMOS管的栅压自举开关电路，包括：采样开关管SW、栅压自举回路20和电荷泵10。
采样开关管SW的控制端连接栅压自举回路20的输出端。
也就是说，栅压自举回路20可以控制采样开关管SW的通断状态。如该栅压自举回路20输出第一信号，则该采样开关管SW处于导通状态；该栅压自举回路20输出第二信号，则该采样开关管SW处于关断状态。
该第一信号和第二信号的具体形式，此处不再一一赘述，视实际情况而定即可，均在本申请的保护范围内。
采样开关管SW的输入端连接栅压自举开关电路的输入端VIN。
具体的，该采样开关管SW的接收输入信号，如输入电压。
采样开关管SW的输出端连接栅压自举开关电路的输出端VOUT。
该采样开关管SW的输出端的输出信号，作为该栅压自举开关电路的输出信号。
其中，该采样开关管SW为PMOS管。
在实际应用中，可以在信号输入端VIN或信号输出端VOUT分别加入冗余晶体管，如图7所示，左侧为采样开关管(如图7所示的P0)，右侧为冗余晶体管(如图7所示的P0d)，冗余晶体管的漏极与源极短接。冗余晶体管的导通状态与采样开关管SW相反，即采样开关管SW导通时冗余晶体管截止，采样开关管SW截止时冗余晶体管导通，进而，该冗余晶体管可以吸收采样开关管SW截止所泄露的沟道电荷，加入冗余晶体管并不改变采样开关管SW的功能。
其中，g和gd分别为相应开关管接收到的控制信号，Vin为输入电压；Vout为输出电压。
图7以信号输出端加入冗余晶体管为例进行展示，信号输入端加入冗余晶体管同理，此处不再一一赘述，视实际情况而定即可，均在本申请的保护范围内。
电荷泵10的输出端连接栅压自举回路20的输入端。
也就是说，该电荷泵10向该栅压自举回路20输出电压信号。
栅压自举回路20和电荷泵10均接收电源VDD供电，并均接收时钟信号CKL。
具体的，栅压自举回路20的供电端连接电源VDD；电荷泵10的供电端连接电源VDD。
该栅压自举回路20的的信号端接收时钟信号CKL；该电荷泵10的信号端接收时钟信号CKL。
电荷泵10依据时钟信号CKL为栅压自举回路20提供电压信号，以使栅压自举回路依据电压信号和时钟信号CKL，实现在保持阶段对栅压自举回路20中第一电容C1施加恒定电压差，使采样开关管SW处于截止状态；以及，在采样阶段控制采样开关管SW处于导通状态，且采样开关管SW的栅源电压保持为预设值。
也就是说，栅压自举回路20用于控制采样开关管SW的导通状态与第一电容C1的充放电。具体的，在保持阶段对第一电容C1施加恒定电压差，其中第一电容C1上极板的电压为VDD，第一电容C1下极板的电压为2*VDD，采样开关管SW截止；在采样阶段，采样开关管SW导通并且其栅源电压不随输入电压变化，实现栅压自举功能。
电荷泵10用于控制第二电容C2的充放电，以及，控制栅压自举回路20中第一开关管MP1的导通状态，并提供栅压自举回路20所需的2*VDD电压信号。在采样阶段对第二电容C2施加恒定电压差，其中第二电容C2的上极板的电压为VDD，第二电容C2下极板的电压为地电压VSS，使第一开关管MP1导通；在保持阶段，通过电荷再分配使第二电容C2的上极板电压为2*VDD，并使第一开关管MP1截止。
在实际应用中，在时钟信号CKL为低电平时，栅压自举开关电路处于保持阶段。在时钟信号CKL为高电平时，栅压自举开关电路处于采样阶段。
在本实施例中，采样开关管SW的控制端连接栅压自举回路20的输出端；采样开关管SW的输入输出端连接栅压自举开关电路的输入输出端；电荷泵10的输出端连接栅压自举回路20的输入端；栅压自举回路20和电荷泵10均接收电源VDD供电，并均接收时钟信号CKL；其中，采样开关管采用PMOS管；电荷泵10用于依据时钟信号CKL为栅压自举回路20提供电压信号，以使栅压自举回路依据电压信号和时钟信号CKL，实现在保持阶段对栅压自举回路20中第一电容C1施加恒定电压差，使采样开关管SW处于截止状态；以及，在采样阶段控制采样开关管SW处于导通状态，且采样开关管SW的栅源电压保持为预设值；也即，在采样开关管SW导通时，其栅极能有效跟随输入电压的变化，使开关的导通电阻不随输入电压变化，栅源电压保持为预设值，实现了栅压自举的功能并且抑制了NMOS管作为开关管带来的衬偏效应，同时，本电路不使用具有独立衬底端的NMOS管，使该设计能够适用于标准N阱CMOS工艺。
在实际应用中，如图3所示，栅压自举回路20，包括：第一电容C1、第一开关管MP1、第二开关管MP2和第四开关管MP4。
第一开关管MP1的第一端连接栅压自举开关电路的输入端VIN。
具体的，第一开关管MP1的第一端接收输入信号，如输入电压等。
第一开关管MP1的控制端作为栅压自举回路20的第一输入端、与电荷泵10的第一输出端相连。
具体的，第一开关管MP1的控制端分别与第七开关管MP7的控制端、第八开关管MP8的第一端和第十二开关管MN4的第一端相连。
第一开关管MP1的第二端分别与第一开关管MP1的衬底、第二开关管MP2的第一端和第一电容C1的下极板相连。
第二开关管MP2的控制端分别与第四开关管MP4的第二端、第四开关管MP4的衬底和电源VDD相连。
第四开关管MP4的第一端分别与所述第一电容C1的上极板相连。
第四开关管MP4的控制端接收时钟信号CKL。
具体的，第四开关管MP4的通断由该时钟信号CKL来控制，如时钟信号CKL为高电平，则第四开关管MP4导通，时钟信号CKL为低电平，则第四开关管MP4截止。
第一电容C1的上极板作为栅压自举回路20的输出端、与采样开关管SW控制端相连。
第二开关管MP2的第二端作为栅压自举回路20的第二输入端、与电荷泵10的第二输出端相连。
具体的，第二开关管MP2的第二端分别与第七开关管MP7的第二端、第八开关管MP8的第二端和衬底相连。
第二开关管MP2的衬底与第二开关管MP2的第二端相连。
在实际应用中，参见图2，栅压自举回路20，还包括：第三开关管MP3。
第三开关管MP3的第一端与第一电容C1的上极板相连；第三开关管MP3的第二端与第四开关管MP4的第一端相连；第三开关管MP3的控制端接地。
也就是说，栅压自举回路20，包括：第一电容C1、第一开关管MP1、第二开关管MP2、第三开关管MP3和第四开关管MP4。
第一开关管MP1的第一端连接栅压自举开关电路的输入端VIN。
也就是说，该第一开关管MP1的第一端与采样开关管SW的输入端均连接栅压自举开关电路的输入端VIN。
第一开关管MP1的控制端作为栅压自举回路20的第一输入端、与电荷泵10的第一输出端相连。
具体的，第一开关管MP1的控制端分别与第七开关管MP7的控制端、第八开关管MP8的第一端和第十二开关管MN4的第一端相连。
第一开关管MP1的第二端分别与第一开关管MP1的衬底、第二开关管MP2的第一端和第一电容C1的下极板相连。
第二开关管MP2的控制端分别与第三开关管MP3的衬底和电源VDD相连。
第二开关管MP2的第二端作为栅压自举回路20的第二输入端、与电荷泵10的第二输出端相连。
具体的，第二开关管MP2的第二端分别与第七开关管MP7的第二端、第八开关管MP8的第二端和衬底相连。
第二开关管MP2的衬底与第二开关管MP2的第二端相连。
第二开关管MP2的控制端第三开关管MP3的控制端接地VSS。
第三开关管MP3的第一端与第一电容C1的上极板相连。
第三开关管MP3的第二端与第四开关管MP4的第一端相连。
第四开关管MP4的控制端接收时钟信号CKL。
第四开关管MP4的衬底与第四开关管MP4的第二端相连，连接点与电源VDD相连。
第一电容C1的上极板作为栅压自举回路20的输出。
具体的，第一电容C1的上极板连接采样开关管SW的控制端。
需要说明的是，第三开关管MP3处于常通状态，故第三开关管MP3可以省去。第三开关管MP3的作用在于保护第四开关管MP4，防止第四开关管MP4在工作过程中的漏源电压过大导致击穿损坏；如果采用高压工艺可以不使用第三开关管MP3。
具体的，栅压自举回路20用于控制采样开关管SW的导通状态与第一电容C1的充放电。下面对时钟信号CKL为高低电平时进行说明：
(1)当时钟信号CKL为低电平时，第三开关管MP3导通与第四开关管MP4导通，采样开关管SW的栅极通过第三开关管MP3与第四开关管MP4连接电源VDD，使采样开关管SW截止，栅压自举开关电路处于保持阶段，同时第一电容C1的上极板通过第三开关管MP3与第四开关管MP4连接电源VDD，电荷泵10中的第二电容C2的上极板的电压抬高至2*VDD，第二电容C2的上极板连接至第二开关管MP2的漏极，使第二开关管MP2导通，则第二电容C2的上极板通过第二开关管MP2连接至第一电容C1的下极板，进行电荷再分配，由于第一电容C1与第二电容C2所存储的总电荷量为VDD*(C1+C2)，第二电容C2的下极板的电压为VDD，第一电容C1的上极板的电压为VDD，因此经过电荷再分配后，第一电容C1的下极板与第二电容C2的上极板的电压均为2*VDD，第一电容C1的下极板与上极板形成了VDD的电压差，第一电容C1存储了VDD*C1的电荷量。
需要说明的是，采样开关管SW以及第一开关管MP1至第八开关管MP8，其控制端均为栅极，其第一端均为源极；其第二端均为漏极。第九开关管MN4至第十二开关管MN4，其控制端均为栅极，其第二端均为源极；其第一端均为漏极。
也即，当时钟信号CKL为低电平时，第四开关管MP4导通、第五开关管MP5与第十开关管MN2导通，第八开关管MP8的栅极接地VSS，从而使第八开关管MP8导通，第二电容C2的下极板连接至工作电压VDD，由于第二电容C2所存储的电荷量为VDD*C2，第二电容C2的上极板的电压抬高至2*VDD，从而使第一开关管MP1与第七开关管MP7截止，第二电容C2的上极板同时连接至第二开关管MP2的漏极，使第二开关管MP2导通，从而使第二电容C2的上极板通过第二开关管MP2连接至第一电容C1的下极板，进行电荷再分配，由于第一电容C1与第二电容C2所存储的总电荷量为VDD*(C1+C2)，第二电容C2的下极板的电压为VDD，第一电容C1的上极板的电压为VDD，因此经过电荷再分配后，第一电容C1的下极板与第二电容C2的上极板的电压均为2*VDD，则第一电容C1的下极板与上极板形成了VDD的电压差，第一电容C1存储了VDD*C1的电荷量，采样开关管SW的栅极通过第三开关管MP3与第四开关管MP4连接VDD，从而使采样开关管SW截止，栅压自举开关电路处于保持阶段。
(2)当时钟信号CKL为高电平时，第二开关管MP2截止，第四开关管MP4截止，第十一开关管MN3与第十二开关管MN4导通，第一开关管MP1的栅极通过第十一开关管MN3与第十二开关管MN4接地VSS，从而使第一开关管MP1导通，则第一电容C1的下极板通过第一开关管MP1与输入电压VIN相连，第一电容C1存储的电荷量为VDD*C1，根据电荷守恒原理，则第一电容C1的上极板的电压为VIN-VDD同时连接至采样开关管SW的栅极，采样开关管SW导通，其栅源电压为-VDD，栅压自举开关电路处于采样阶段。采样开关管SW的栅源电压保持为-VDD，实现栅压自举的功能。
也即，当时钟信号CKL为高电平时，第四开关管MP4截止，第九开关管MN1、第十一开关管MN3与第六开关管MP6导通，第八开关管MP8的栅极接VDD，从而使第八开关管MP8截止，第一开关管MP1与第七开关管MP7的栅极通过第十一开关管MN3与第十二开关管MN4接地VSS，从而使第一开关管MP1与第七开关管MP7导通，第二电容C2的上极板通过第七开关管MP7连接VDD，第二开关管MP2的漏极连接至第二电容C2的上极板，从而使第二开关管MP2截止，则第二电容C2的上极板与下极板形成了VDD的电压差，第二电容C2存储了VDD*C2的电荷量，由于第一开关管MP1导通且第一电容C1存储的电荷量为VDD*C1，则第一电容C1的上极板的电压为VIN-VDD同时连接至采样开关管SW的栅极，采样开关管SW导通，其栅源电压为-VDD，栅压自举开关电路处于采样阶段。采样开关管SW的栅源电压保持为-VDD，实现栅压自举的功能，同时本设计中所用的NMOS管的衬底端均连接地电压，因此该电路适合于标准N阱CMOS工艺。
在实际应用中，参见图4，电荷泵10，包括：第二电容C2、第一反相器、第七开关管MP7、第八开关管MP8、第十开关管MN2和第十一开关管MN3。
第七开关管MP7的第一端和第七开关管MP7的衬底均连接电源VDD。
第七开关管MP7的控制端分别与第八开关管MP8的第一端、第十一开关管MN3的第一端相连，连接点作为电荷泵10的第一输出端。
第七开关管MP7的第二端分别与第八开关管MP8的第二端、第八开关管MP8的衬底和第二电容C2的上极板相连，连接点作为电荷泵10的第二输出端。
第二电容C2的下极板与第一反相器的第一端相连、连接点接收时钟信号CKL。
第一反相器的电源端连接电源VDD，第一反相器的接地VSS端接地VSS。
第一反相器的第二端分别与第十一开关管MN3的控制端和第八开关管MP8的控制端相连。
第十一开关管MN3的第二端接地VSS。
在实际应用中，电荷泵10，还包括：第十二开关管MN4。
第十二开关管MN4的第一端分别与第七开关管MP7的控制端和第八开关管MP8的第一端相连，连接点作为电荷泵10的第一输出端；第十二开关管MN4的控制端连接电源；第十二开关管MN4的第二端与第十一开关管MN3的第一端相连。
也就是说，电荷泵10，包括：第二电容C2、第一反相器、第七开关管MP7、第八开关管MP8、第十开关管MN2、第十一开关管MN3、第十二开关管MN4。
第七开关管MP7的第一端和第七开关管MP7的衬底均连接电源VDD。
第七开关管MP7的控制端分别与第八开关管MP8的第一端、第十二开关管MN4的第一端相连，连接点作为电荷泵10的第一输出端。
第七开关管MP7的第二端分别与第八开关管MP8的第二端、第八开关管MP8的衬底和第二电容C2的上极板相连，连接点作为电荷泵10的第三端。
第二电容C2的下极板与第一反相器的第一端相连、连接点接收时钟信号CKL。
第一反相器的电源端连接电源VDD，第一反相器的接地VSS端接地VSS。
第一反相器的第二端分别与第十一开关管MN3的控制端和第八开关管MP8的控制端相连。
第十二开关管MN4的控制端连接电源VDD。
第十二开关管MN4的第二端与第十一开关管MN3的第一端相连。
第十一开关管MN3的第二端接地VSS。
第十二开关管MN4是始终导通的，第十二开关管MN4的作用是保护第十一开关管MN3，防止第十一开关管MN3在工作过程中的源漏电压过大导致击穿损坏。
如果采用高压工艺可以不使用第十二开关管MN4。
在实际应用中，第一反相器，包括：第六开关管MP6和第十开关管MN2。
第六开关管MP6的第一端和第六开关管MP6的衬底相连，连接点作为第一反相器的电源端。
第六开关管MP6的控制端和第十开关管MN2的控制端相连，连接点作为第一反相器的第一端。
第六开关管MP6的第二端与第十开关管MN2的第一端相连，连接点作为第一反相器的第二端。
第十开关管MN2的第二端作为第一反相器的接地VSS端。
需要说明的是，当电荷泵10仅包括第一反相器时，该电荷泵接收到的是反相的时钟信号CKL。
在实际应用中，电荷泵10中的反相器数量大于1。
在实际应用中，参见图2，电荷泵10还包括：第二反相器。
第二反相器设置于第一反相器与时钟信号CKL之间。
第二反相器的第一端接收时钟信号CKL。
第二反相器的第二端分别与第一反相器的第一端和第二电容C2的下极板相连。
第二反相器的接地VSS端接地VSS。
第二反相器的电源端连接电源VDD。
在实际应用中，第二反相器包括：第五开关管MP5和第九开关管MN1。
第五开关管MP5的控制端和第九开关管MN1的控制端相连，连接点作为第二反相器的第一端。
第五开关管MP5的第一端与第五开关管MP5的衬底相连，连接点作为第二反相器的电源端。
第五开关管MP5的第二端与第九开关管MN1的第一端相连，连接点作为第二反相器的第二端。
第九开关管MN1的第二端作为反相器的接地VSS端。
在电荷泵10包括两级反相器时，该电荷泵接收到的时钟信号CKL。
具体的，在时钟输入端CLK加入或减少反相器的级数，当然存在至少一级反相器。本申请中第五开关管MP5与第九开关管MN1构成第一级反相器，第六开关管MP6与第十开关管MN2构成第二级反相器，由五开关管与第九开关管MN1构成第一级反相器的输出端与第二电容C2的下极板相连，并连接由第六开关管MP6与第十开关管MN2构成的第二级反相器的输入端，第二级反相器的输出端与第一级反相器的输出反相，且第二级反相器的输出与第八开关管MP8的控制端和第十一开关管MN3的控制端相连，控制第八开关管MP8和第十一开关管MN3的通断。
在时钟输入端CLK加入或减少反相器的级数同时改变时钟相位，而不改变上述两级反相器输出的相位关系与连接关系，并未改变电荷泵10的实质功能，电荷泵10的第一级反相器被省略并施加一个反相的时钟信号CKL，未改变电荷泵10的实质功能。
电荷泵10用于控制第二电容C2的充放电，控制栅压自举回路20中第一开关管MP1的导通状态，并提供栅压自举回路20所需的2*VDD电压信号。当时钟信号CKL为高电平时，第九开关管MN1、第十一开关管MN3与第六开关管MP6导通，第八开关管MP8的栅极接VDD，从而使第八开关管MP8截止，第七开关管MP7的栅极通过第十一开关管MN3与第十二开关管MN4接地VSS，从而使第七开关管MP7导通，第二电容C2的上极板通过第七开关管MP7连接VDD，第二电容C2的下极板通过第九开关管MN1接地VSS，则第二电容C2的上极板与下极板形成了VDD的电压差，第二电容C2存储了VDD*C2的电荷量，并将第一开关管MP1栅极通过第十一开关管MN3与第十二开关管MN4接地VSS，使第一开关管MP1导通；当时钟信号CKL为低电平时，第五开关管MP5与第十开关管MN2导通，第八开关管MP8的栅极接地VSS，从而使第八开关管MP8导通，第二电容C2的下极板连接至工作电压VDD，由于第二电容C2所存储的电荷量为VDD*C2，第二电容C2的上极板的电压抬高至2*VDD，第一PMOS管MP1的栅极通过第八开关管MP8连接第二电容C2的上极板，使第一开关管MP1截止。
在实际应用中，第一开关管MP1至第八开关管MP8均为PMOS管。第九开关管MN1至第十二开关管MN4均为NMOS管。
在本实施例中，以PMOS管作为采样开关管SW，利用PMOS管在上述工艺中具有独立的衬底端的特点，将采样开关管SW的衬底与输入端相连，抑制采样开关管SW导通时的衬偏效应，提高了栅压自举开关的线性度与精度。基于PMOS管对第一电容C1与第二电容C2的充放电，通过第一电容C1与第二电容C2之间的电荷再分配，使开关管导通时，开关管的栅极能有效跟随输入电压的变化，使开关的导通电阻不随输入电压变化。解决了目前以PMOS管作为开关管时栅压自举开关电路在标准N阱CMOS工艺下存在的自举失效问题。
也即，通过PMOS管对两个自举电容进行充放电，以及两个自举电容间的电荷再分配，使PMOS开关管导通时，其栅极能有效跟随输入电压的变化，实现了栅压自举的功能并且抑制了NMOS管作为开关管带来的衬偏效应，同时不使用具有独立衬底端的NMOS管，使该设计能够适用于标准N阱CMOS工艺。
下面对栅压自举回路20和电荷泵10中的具体器件的连接关系进行举例说明：
第一PMOS管MP1的栅极连接第七PMOS管MP7的栅极，第一PMOS管MP1的源极连接输入电压VIN，第一PMOS管MP1的漏极和衬底均连接第一电容C1的下极板。
第二PMOS管MP2的栅极连接工作电压VDD，第二PMOS管MP2的源极连接第一电容C1的下极板，第二PMOS管MP2的漏极和衬底均连接第八PMOS管MP8的漏极。
第三PMOS管MP3的栅极连接地电压VSS，第三PMOS管MP3的源极连接第一电容C1的上极板，第三PMOS管MP3的漏极连接第四PMOS管MP4的源极，第三PMOS管MP3的衬底连接工作电压VDD。
第四PMOS管MP4的栅极连接时钟信号CKL，第四PMOS管MP4的漏极和衬底均连接工作电压VDD。
第五PMOS管MP5的栅极连接时钟信号CKL，第五PMOS管MP5的源极和衬底均连接工作电压VDD，第五PMOS管MP5的漏极连接第一NMOS管MN1的漏极。
第六PMOS管MP6的栅极连接第二电容C2的下极板，第六PMOS管MP6的源极和衬底均连接工作电压VDD，第六PMOS管MP6的漏极连接第二NMOS管MN2的漏极。
第七PMOS管MP7的栅极连接第八PMOS管MP8的源极，第七PMOS管MP7的源极和衬底均连接工作电压VDD，第七PMOS管MP7的漏极连接第二电容C2的上极板。
第八PMOS管MP8的源极连接第四NMOS管MN4的漏极，第八PMOS管MP8的漏极连接第七PMOS管MP7的漏极，第八PMOS管MP8的衬底连接第八PMOS管MP8的漏极。
采样开关管SW的栅极连接第一电容C1的上极板，采样开关管SW的源极和衬底连接输入电压VIN，采样开关管SW的漏极连接输出电压VOUT。
第一NMOS管MN1的栅极连接时钟信号CKL，第一NMOS管MN1的源极连接地电压VSS，第一NMOS管MN1的漏极连接第二NMOS管MN2的栅极。
第二NMOS管MN2的栅极连接第六PMOS管MP6的栅极，第二NMOS管MN2的源极连接地电压VSS，第二NMOS管MN2的漏极连接第三NMOS管MN3的栅极。
第三NMOS管MN3的栅极连接第八PMOS管MP8的栅极，第三NMOS管MN3的源极连接地电压VSS，第三NMOS管的漏极连接第四NMOS管的源极，第四NMOS管MN4的栅极连接工作电压VDD。
具体的，第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3与第四NMOS管MN4的衬底均连接地电压VSS。
第一电容C1的上极板连接采样开关管SW的栅极、第三PMOS管MP3的源极，第一电容C1的下极板连接第一PMOS管MP1的漏极与衬底、第二PMOS管的源极；
第二电容C2的上极板连接第七PMOS管MP7的漏极、第八PMOS管MP8的漏极和衬底、第二PMOS管MP2的漏极和衬底，第二电容C2的下极板连接第一NMOS管MN1的漏极、第二NMOS管MN2的栅极、第五PMOS管MP5的漏极、第六PMOS管MP6的栅极。
下面对该电路的有效性进行说明：
本设计采用180nmN阱CMOS工艺在Cadence平台下进行仿真，通过采样保持验证栅压自举开关电路的有效性，即能否对输入信号进行采样保持，同时开关管SW的栅源电压在采样阶段不随输入电压变化。图5为本发明栅压自举开关电路的输入输出采样保持波形。图6为本发明电路中采样开关管SW的栅源电压的工作波形。时钟频率为6kHz，电源VDD电压为1.8V，负载为1pf的情况下，电路在采样阶段的栅源电压保持为-1.69V，实现栅压自举功能，以及对输入信号的采样保持，针对不同的时钟频率、电源VDD电压以及负载，可以对晶体管的宽长比进行调整以满足不同情况下的应用需求。
本说明书中的各个实施例中记载的特征可以相互替换或者组合，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统或系统实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的系统及系统实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种基于PMOS管的栅压自举开关电路，其特征在于，包括：采样开关管、栅压自举回路和电荷泵；
所述采样开关管的控制端连接所述栅压自举回路的输出端；
所述采样开关管的输入端连接所述栅压自举开关电路的输入端；
所述采样开关管的输出端连接所述栅压自举开关电路的输出端；其中，所述采样开关管采用PMOS管；
所述电荷泵的输出端连接所述栅压自举回路的输入端；
所述栅压自举回路和所述电荷泵均接收电源供电，并均接收时钟信号；
所述电荷泵依据所述时钟信号为所述栅压自举回路提供电压信号，以使所述栅压自举回路依据所述电压信号和所述时钟信号，实现在保持阶段对所述栅压自举回路中第一电容施加恒定电压差，使所述采样开关管处于截止状态；以及，在采样阶段控制所述采样开关管处于导通状态，且所述采样开关管的栅源电压保持为预设值。
2.根据权利要求1所述的基于PMOS管的栅压自举开关电路，其特征在于，所述栅压自举回路，包括：第一电容、第一开关管、第二开关管和第四开关管；
所述第一开关管的第一端连接栅压自举开关电路的输入端；
所述第一开关管的控制端作为所述栅压自举回路的第一输入端、与所述电荷泵的第一输出端相连；
所述第一开关管的第二端分别与所述第一开关管的衬底、所述第二开关管的第一端和所述第一电容的下极板相连；
所述第二开关管的控制端分别与所述第四开关管的第二端、所述第四开关管的衬底和所述电源相连；
所述第四开关管的第一端与所述第一电容的上极板相连；
所述第四开关管的控制端接收所述时钟信号；
所述第一电容的上极板作为所述栅压自举回路的输出端；
所述第二开关管的第二端作为所述栅压自举回路的第二输入端、与所述电荷泵的第二输出端相连；
所述第二开关管的衬底与所述第二开关管的第二端相连。
3.根据权利要求2所述的基于PMOS管的栅压自举开关电路，其特征在于，所述栅压自举回路，还包括：第三开关管；
所述第三开关管的第一端与所述第一电容的上极板相连；
所述第三开关管的第二端与所述第四开关管的第一端相连；
所述第三开关管的控制端接地。
4.根据权利要求1所述的基于PMOS管的栅压自举开关电路，其特征在于，所述电荷泵，包括：第二电容、第一反相器、第七开关管、第八开关管、第十开关管和第十一开关管；
所述第七开关管的第一端和所述第七开关管的衬底均连接所述电源；
所述第七开关管的控制端分别与所述第八开关管的第一端、所述第十一开关管的第一端相连，连接点作为所述电荷泵的第一输出端；
所述第七开关管的第二端分别与所述第八开关管的第二端、所述第八开关管的衬底和所述第二电容的上极板相连，连接点作为所述电荷泵的第二输出端；
所述第二电容的下极板与所述第一反相器的第一端相连、连接点接收时钟信号；
所述第一反相器的电源端连接电源，所述第一反相器的接地端接地；
所述第一反相器的第二端分别与所述第十一开关管的控制端和所述第八开关管的控制端相连；
所述第十一开关管的第二端接地。
5.根据权利要求4所述的基于PMOS管的栅压自举开关电路，其特征在于，所述电荷泵还包括：第十二开关管；
所述第十二开关管的第一端分别与所述第七开关管的控制端和所述第八开关管的第一端相连，连接点作为所述电荷泵的第一输出端；
所述第十二开关管的控制端连接电源；
所述第十二开关管的第二端与所述第十一开关管的第一端相连。
6.根据权利要求4所述的基于PMOS管的栅压自举开关电路，其特征在于，所述第一反相器，包括：第六开关管和第十开关管；
所述第六开关管的第一端和所述第六开关管的衬底相连，连接点作为所述第一反相器的电源端；
所述第六开关管的控制端和所述第十开关管的控制端相连，连接点作为所述第一反相器的第一端；
所述第六开关管的第二端与所述第十开关管的第一端相连，连接点作为所述第一反相器的第二端；
所述第十开关管的第二端作为所述第一反相器的接地端。
7.根据权利要求4所述的基于PMOS管的栅压自举开关电路，其特征在于，所述电荷泵中的反相器数量大于1。
8.根据权利要求4所述的基于PMOS管的栅压自举开关电路，其特征在于，所述电荷泵还包括：第二反相器；
所述第二反相器设置于所述第一反相器与所述时钟信号之间；
所述第二反相器的第一端接收所述时钟信号；
所述第二反相器的第二端分别与所述第一反相器的第一端和所述第二电容的下极板相连；
所述第二反相器的接地端接地；
所述第二反相器的电源端连接电源。
9.根据权利要求8所述的基于PMOS管的栅压自举开关电路，其特征在于，所述第二反相器包括：第五开关管和第九开关管；
所述第五开关管的控制端和所述第九开关管的控制端相连，连接点作为所述第二反相器的第一端；
所述第五开关管的第一端与所述第五开关管的衬底相连，连接点作为所述第二反相器的电源端；
所述第五开关管的第二端与所述第九开关管的第一端相连，连接点作为所述第二反相器的第二端；
所述第九开关管的第二端作为所述反相器的接地端。
10.根据权利要求1-9任一项所述的基于PMOS管的栅压自举开关电路，其特征在于，所述采样开关管、所述第一开关管至所述第八开关管均为PMOS管；所述第九开关管至所述第十二开关管均为NMOS管。
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