CN112671382A - 一种栅压自举开关电路 - Google Patents

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Abstract

本发明公开了一种栅压自举开关电路，包括采样开关管M1、第一NMOS管M2、第二NMOS管M3、第一PMOS管M4、第二PMOS管M5、第三NMOS管M6、第四NMOS管M7、第三PMOS管M8、第四PMOS管M9、第五NMOS管M10、第六NMOS管M11、第五PMOS管M12、第六PMOS管M13、第七PMOS管M14、第七NMOS管M15、第八NMOS管M16、第一电容C1、自举电容Cb、负载电容Cs；本发明使采样开关管M1、第一NMOS管M2和第二PMOS管M5更快导通的同时降低了其导通电阻；断开了采样开关管M1与多个MOS管的连接，使得寄生电容明显减小，提升了采样开关的带宽。

Description

一种栅压自举开关电路
技术领域
本发明属于模拟集成电路领域，具有速度快、线性度高的特点，能够用于高速高线性度的采样保持电路中。
背景技术
数字信号处理系统具有模拟系统无法比拟的优异性能，为了将信号转换到数字域进行更加精细化的处理与分析，模数转换器(Analog-to-Digital Convertor,简称ADC)作为桥梁连接了数字世界和模拟世界。对于输入信号的采样是ADC的第一步，因此任何高速高精度的ADC都离不开高性能的采样保持电路。而作为采样保持电路重要的组成部分，采样开关的性能决定着整个采样保持电路的性能。
采样保持电路的性能通常受到采样开关限制，采样开关导通电阻的非线性给采样开关带来了非线性误差。为了解决这个问题，现有的栅压自举开关电路被提出，其结构如图1所示，包括采样开关管M1、NMOS管M2、NMOS管M3、PMOS管M4、PMOS管M5、NMOS管M6、NMOS管M7、PMOS管M8、NMOS管M9、NMOS管M10、自举电容Cb、负载电容Cs；控制信号CLK与控制信号CLKB反相。
现有的栅压自举开关工作原理为：
当控制信号CLK变为高电平即采样阶段时，NMOS管M9导通，NMOS管M3、NMOS管M7和PMOS管M8截止，于是PMOS管M5导通，采样开关管M1的栅极电压上升，采样开关管M1、NMOS管M2、NMOS管M10导通，PMOS管M4截止，输出电压Vout等于输入电压Vin。
当控制信号CLK变为低电平即保持阶段时，NMOS管M3、NMOS管M7和PMOS管M8导通，NMOS管M9截止，于是PMOS管M4的栅极接地，PMOS管M4导通，采样开关管,1、NMOS管M2、NMOS管M10截止，此时通过PMOS管M4和NMOS管M3给自举电容Cb充电至电源电压AVDD，采样开关管M1、NMOS管M2的栅极接地进行放电。
现有的栅压自举开关电路减小了采样开关栅源电压变化对导通电阻的影响，但是由于采样开关管M1的衬底接地，其导通电阻还是会受到衬底偏置效应的影响而发生变化；另一方面，采样开关管M1和NMOS管M2直到栅极电压足够大才会导通，这大大的增加了采样开关的导通时间，同时，采样开关管M1的栅极与多个MOS管连接，这带来了较大的寄生电容，限制了采样开关的的带宽。
发明内容
针对现有技术中的栅压自举开关电路在速度和线性度方面的不足，本发明的目的是提供一种栅压自举开关电路，能够降低采样开关导通电阻受到衬底偏置效应的影响。
为实现上述目的，本发明采用的技术方案为：
一种栅压自举开关电路，包括采样开关管M1、第一NMOS管M2、第二NMOS管M3、第一PMOS管M4、第二PMOS管M5、第三NMOS管M6、第四NMOS管M7、第三PMOS管M8、第四PMOS管M9、第五NMOS管M10、第六NMOS管M11、第五PMOS管M12、第六PMOS管M13、第七PMOS管M14、第七NMOS管M15、第八NMOS管M16、第一电容C1、自举电容Cb、负载电容Cs；其中：
所述采样开关管M1的栅极分别与第三NMOS管M6的源极、第一PMOS管M4的栅极和第二PMOS管M5的源极连接，采样开关管M1的源极作为所述栅压自举开关电路输入端Vin并同时与第一NMOS管M2的漏极连接，采样开关管M1的漏极作为所述栅压自举开关电路输出端Vout并同时与负载电容Cs连接；
所述第一NMOS管M2的栅极与第四PMOS管M9的漏极和第五NMOS管M10的漏极连接，第一NMOS管M2的源极与第二NMOS管M3的漏极连接并通过自举电容Cb后与第一PMOS管M4的漏极、第四PMOS管M9的源极和第二PMOS管M5的漏极连接；
所述第二NMOS管M3的栅极与控制信号CLKB连接，第二NMOS管M3的源极接地；
所述第一PMOS管M4的源极与电源AVDD连接；
所述第二PMOS管M5的栅极与第七PMOS管M14的漏极和第七NMOS管M15的漏极连接；
所述第三NMOS管M6的栅极与电源AVDD连接，第三NMOS管M6的漏极与第三PMOS管M8的漏极和第四NMOS管M7的漏极连接；
所述第四NMOS管M7的栅极与控制信号CLKB连接，第四NMOS管M7的源极接地；
所述第三PMOS管M8的栅极控制信号CLKB连接，第三PMOS管M8的漏极与电源AVDD连接；
所述第四PMOS管M9的栅极与控制信号CLKB连接；
所述第五NMOS管M10的栅极与电源AVDD连接，第五NMOS管M10的源极和第五PMOS管M12的漏极和第六NMOS管M11的漏极连接；
所述第六NMOS管M11的栅极与控制信号CLKB连接，第六NMOS管M11的源极接地；
所述第五PMOS管M12的的栅极与与控制信号CLKB连接，第五PMOS管M12的源极与电源AVDD连接；
所述第六PMOS管M13的栅极与第七NMOS管M15的源极和第八NMOS管M16的漏极连接并通过第一电容C1与所述栅压自举开关电路输入端Vin连接；
所述第七PMOS管M14的栅极与控制信号CLK连接，第七PMOS管M14的源极与电源AVDD连接；
所述第七NMOS管M15的栅极与控制信号CLK连接；
所述第八NMOS管M16的栅极与控制信号CLKB连接，第八NMOS管M16的源极接地。
所述控制信号CLK与控制信号CLKB反相。
所述采样开关管M1的衬底与第一NMOS管M2的源极相连，减小了衬底偏置效应对导通电阻的影响，进一步提高了采样开关的线性度。
有益效果：与现有技术中的栅压自举开关相比，本发明将采样开关管M1的衬底与第一NMOS管M2的源极相连，减小了衬底偏置效应对导通电阻的影响，进一步提高了采样开关的线性度；在第三NMOS管M6和第四NMOS管M7之间再加入第三PMOS管M8，断开第一NMOS管M2的栅极与第四PMOS管M9漏极的连接，加入第五NMOS管M10、第六NMOS管M11、第五PMOS管M12，断开第二PMOS管M5的栅极与采样开关管M1栅极的连接，加入第六PMOS管M13、第七PMOS管M14、第七NMOS管M15、第八NMOS管M16、第一电容C1，能够使采样开关管M1和第一NMOS管M2的栅极电压在采样开始时迅速上升到AVDD-Vth，第二PMOS管M5的栅极电压迅速上升至AVDD+Vcm，使采样开关管M1、第一NMOS管M2和第二PMOS管M5更快导通的同时降低了其导通电阻，此外，由于断开了采样开关管M1与多个MOS管的连接，使得VG处的寄生电容也明显减小，提升了采样开关的带宽。
附图说明
图1为现有技术的栅压自举开关的结构图；
图2为本发明的栅压自举开关的结构图。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图1所示为一种栅压自举开关电路，包括采样开关管M1、第一NMOS管M2、第二NMOS管M3、第一PMOS管M4、第二PMOS管M5、第三NMOS管M6、第四NMOS管M7、第三PMOS管M8、第四PMOS管M9、第五NMOS管M10、第六NMOS管M11、第五PMOS管M12、第六PMOS管M13、第七PMOS管M14、第七NMOS管M15、第八NMOS管M16、第一电容C1、自举电容Cb、负载电容Cs；其中：
采样开关管M1的栅极分别与第三NMOS管M6的源极、第一PMOS管M4的栅极和第二PMOS管M5的源极连接，采样开关管M1的源极作为栅压自举开关电路输入端Vin并同时与第一NMOS管M2的漏极连接，采样开关管M1的漏极作为栅压自举开关电路输出端Vout并同时与负载电容Cs连接；
第一NMOS管M2的栅极与第四PMOS管M9的漏极和第五NMOS管M10的漏极连接，第一NMOS管M2的源极与第二NMOS管M3的漏极连接并通过自举电容Cb后与第一PMOS管M4的漏极、第四PMOS管M9的源极和第二PMOS管M5的漏极连接；
第二NMOS管M3的栅极与控制信号CLKB连接，第二NMOS管M3的源极接地；
第一PMOS管M4的源极与电源AVDD连接；
第二PMOS管M5的栅极与第七PMOS管M14的漏极和第七NMOS管M15的漏极连接；
第三NMOS管M6的栅极与电源AVDD连接，第三NMOS管M6的漏极与第三PMOS管M8的漏极和第四NMOS管M7的漏极连接；
第四NMOS管M7的栅极与控制信号CLKB连接，第四NMOS管M7的源极接地；
第三PMOS管M8的栅极控制信号CLKB连接，第三PMOS管M8的漏极与电源AVDD连接；
第四PMOS管M9的栅极与控制信号CLKB连接；
第五NMOS管M10的栅极与电源AVDD连接，第五NMOS管M10的源极和第五PMOS管M12的漏极和第六NMOS管M11的漏极连接；
第六NMOS管M11的栅极与控制信号CLKB连接，第六NMOS管M11的源极接地；
第五PMOS管M12的的栅极与与控制信号CLKB连接，第五PMOS管M12的源极与电源AVDD连接；
第六PMOS管M13的栅极与第七NMOS管M15的源极和第八NMOS管M16的漏极连接并通过第一电容C1与栅压自举开关电路输入端Vin连接；
第七PMOS管M14的栅极与控制信号CLK连接，第七PMOS管M14的源极与电源AVDD连接；
第七NMOS管M15的栅极与控制信号CLK连接；
第八NMOS管M16的栅极与控制信号CLKB连接，第八NMOS管M16的源极接地。
控制信号CLK与控制信号CLKB反相。
采样开关管M1的衬底与第一NMOS管M2的源极相连，减小了衬底偏置效应对导通电阻的影响，进一步提高了采样开关的线性度。
本发明的工作过程如下所示：
当控制信号CLK变为高电平即采样阶段时，第三PMOS管M8、第四PMOS管M9、第七NMOS管M15导通，第二NMOS管M3、第四NMOS管M7、第六NMOS管M11、第七PMOS管M14、第八NMOS管M16截止，采样开关管M1和第一NMOS管M2的栅极电压被上拉至AVDD-Vth，AVDD为电源电压，Vth为NMOS管的阈值电压，第二PMOS管M5的栅极电压也上升至AVDD+Vcm，Vcm为输入信号Vin的共模电压，于是采样开关管M1、第一NMOS管M2和第二PMOS管M5同时导通，输出电压Vout等于输入电压Vin，而且尽管输入信号Vin的电压在变化，但是采样开关管M1、第一NMOS管M2和第二PMOS管M5的栅极电压和源极电压的差较大且几乎不变，其导通电阻较小且与输入信号无关。相对于现有技术中的栅压自举开关，本发明将采样开关管M1的衬底与第一NMOS管M2的源极相连，减小了衬底偏置效应对导通电阻的影响，进一步提高了采样开关的线性度。此外，由于断开了采样开关管M1与多个MOS管的连接，使得VG处的寄生电容也明显减小，提升了采样开关的带宽。
当控制信号CLK变为低电平即保持阶段时，第二NMOS管M3、第四NMOS管M7、第六NMOS管M11、第七PMOS管M14、第八NMOS管M16导通，第三PMOS管M8、第四PMOS管M9、第七NMOS管M15截止，于是第一PMOS管M4导通，采样开关管M1和第一NMOS管M2的栅极接地，第二PMOS管M5接电源AVDD，进入截止状态，此时通过第一PMOS管M4和第二NMOS管M3给自举电容Cb充电至电源电压AVDD，采样开关管M1、第一NMOS管M2和和第六PMOS管M13的栅极接地进行放电。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (3)

1.一种栅压自举开关电路，其特征在于：包括采样开关管(M1)、第一NMOS管(M2)、第二NMOS管(M3)、第一PMOS管(M4)、第二PMOS管(M5)、第三NMOS管(M6)、第四NMOS管(M7)、第三PMOS管(M8)、第四PMOS管(M9)、第五NMOS管(M10)、第六NMOS管(M11)、第五PMOS管(M12)、第六PMOS管(M13)、第七PMOS管(M14)、第七NMOS管(M15)、第八NMOS管(M16)、第一电容(C1)、自举电容(Cb)、负载电容(Cs)；其中：
所述采样开关管(M1)的栅极分别与第三NMOS管(M6)的源极、第一PMOS管(M4)的栅极和第二PMOS管(M5)的源极连接，采样开关管(M1)的源极作为所述栅压自举开关电路输入端Vin并同时与第一NMOS管(M2)的漏极连接，采样开关管(M1)的漏极作为所述栅压自举开关电路输出端Vout并同时与负载电容(Cs)连接；
所述第一NMOS管(M2)的栅极与第四PMOS管(M9)的漏极和第五NMOS管(M10)的漏极连接，第一NMOS管(M2)的源极与第二NMOS管(M3)的漏极连接并通过自举电容(Cb)后与第一PMOS管(M4)的漏极、第四PMOS管(M9)的源极和第二PMOS管(M5)的漏极连接；
所述第二NMOS管(M3)的栅极与控制信号CLKB连接，第二NMOS管(M3)的源极接地；
所述第一PMOS管(M4)的源极与电源AVDD连接；
所述第二PMOS管(M5)的栅极与第七PMOS管(M14)的漏极和第七NMOS管(M15)的漏极连接；
所述第三NMOS管(M6)的栅极与电源AVDD连接，第三NMOS管(M6)的漏极与第三PMOS管(M8)的漏极和第四NMOS管(M7)的漏极连接；
所述第四NMOS管(M7)的栅极与控制信号CLKB连接，第四NMOS管(M7)的源极接地；
所述第三PMOS管(M8)的栅极控制信号CLKB连接，第三PMOS管(M8)的漏极与电源AVDD连接；
所述第四PMOS管(M9)的栅极与控制信号CLKB连接；
所述第五NMOS管(M10)的栅极与电源AVDD连接，第五NMOS管(M10)的源极和第五PMOS管(M12)的漏极和第六NMOS管(M11)的漏极连接；
所述第六NMOS管(M11)的栅极与控制信号CLKB连接，第六NMOS管(M11)的源极接地；
所述第五PMOS管(M12)的的栅极与与控制信号CLKB连接，第五PMOS管(M12)的源极与电源AVDD连接；
所述第六PMOS管(M13)的栅极与第七NMOS管(M15)的源极和第八NMOS管(M16)的漏极连接并通过第一电容(C1)与所述栅压自举开关电路输入端Vin连接；
所述第七PMOS管(M14)的栅极与控制信号CLK连接，第七PMOS管(M14)的源极与电源AVDD连接；
所述第七NMOS管(M15)的栅极与控制信号CLK连接；
所述第八NMOS管(M16)的栅极与控制信号CLKB连接，第八NMOS管(M16)的源极接地。
2.根据权利要求1所述的栅压自举开关电路，其特征在于：所述控制信号CLK与控制信号CLKB反相。
3.根据权利要求1所述的栅压自举开关电路，其特征在于：所述采样开关管(M1)的衬底与第一NMOS管(M2)的源极相连。
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