CN111245413B - 一种高速高线性度的栅压自举开关电路 - Google Patents

一种高速高线性度的栅压自举开关电路 Download PDF

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Abstract

一种高速高线性度的栅压自举开关电路，属于模拟电路技术领域。本发明利用第四PMOS管、第八NMOS管和第七NMOS管产生的GN节点信号来对第四NMOS管的栅极进行控制，另外使用同样的信号即GN节点信号对采样开关管的衬底进行控制，使得在采样时采样开关管的衬底电位与栅极电位保持一致，提高了电路的速度；通过减小与采样开关管栅端相连的管子数目，使得采样开关管栅端的寄生电容减小，同时减小了MOS管的二级效应中的体效应，保证了采样开关管的线性度，最终提高了采样开关电路的精度。

Description

一种高速高线性度的栅压自举开关电路
技术领域
本发明属于模拟集成电路技术领域，具体涉及一种高速高线性度的栅压自举开关电路，能够用于采样保持电路。
背景技术
随着集成电路工艺技术的进步以及通信和多媒体市场的快速增长，数字信号处理技术也得到了迅猛发展并且广泛地应用于各个领域。数字信号具有抗干扰能力强、易于集成、功耗小、成本低等优势，因此越来越多的模拟信号处理逐渐被数字信号技术所取代。然而，自然界的光、热、声、电、磁等信号都是模拟量，为了使这些模拟信号能够被数字系统处理，需要将这些在时间上连续的模拟信号转换为离散的数字信号，而模数转换器(Analogto Digital Converter,ADC)就是实现该功能的模块。作为模拟世界与数字电路的接口，ADC对整个混合信号系统的性能至关重要。ADC中通过控制开关的闭合和关断从而实现ADC对输入信号的采样和保持，开关存在非理想因素，会引入非线性误差，影响采样电路的精度和速度，而采样电路采样精度的下降会直接影响ADC的精度，所以ADC设计过程中，要选择对采样电路精度影响比较小的采样开关，满足ADC系统设计要求。
传统的栅压自举开关电路结构如图1所示，由采样开关SW和栅压自举电路构成，其中栅压自举开关包括电容CB，采样开关管SW，PMOS管MP1、MP2、MP3和NMOS管MN1、MN2、MN3、MN4、MN5、MN6，负载电容CS由栅压自举开关电路的输出连接的电路提供，第一时钟信号CLK和第二时钟信号CLKB是一对互为反相的时钟信号。
传统的栅压自举开关电路的工作原理为：
(1)当电路处于采样阶段时，第一时钟信号CLK为高电平，MN3导通，MP2栅极接地，从而MP2导通，抬高MN2、SW的栅压，MP1和MN1截止，MN4导通，采样开关管SW闭合，由于CB中存储的总电荷不变，CB接到SW的栅级和源极之间，SW的栅级抬高至VDD+Vin，SW的栅源电压是VDD，VDD为电源电压，Vin为输入电压。
(2)当电路处于保持阶段时，第一时钟信号CLK为低电平，MP1、MP3和MN1导通，MP2栅极接VDD，MP2截止，MN4截止，采样开关管SW断开，通过MP1和MN1给电容CB充电至VDD，电容CB中存储了CB*VDD的电量。电容CB和采样开关管SW分离，SW的源极和栅极分别通过MN1、MN5和MN6接地，从而对SW的源极和栅极进行放电。
采样开关管SW的导通电阻为：
Figure BDA0002374883250000021
其中，μn为载流子迁移率，Cox为采样开关管的单位面积栅电容，W/L为采样开关管的宽长比，VGS为采样开关管的栅源电压，VTH0为采样开关管的导通阈值电压，VSB为采样开关管的源衬电势差，γ为体效应系数，
Figure BDA0002374883250000022
k是玻耳兹曼常数，T是绝对温度，q是电子电荷，Nsub是衬底掺杂浓度，ni是本征自由载流子浓度。
通过使用栅压自举开关电路，减小了采样开关管栅源电压VGS变化引起的非线性失真，但是其忽略了由体效应引起的采样开关管导通阈值电压VTH0的变化带来的非线性问题，同时在高速ADC中的应用也存在不小的挑战。这是因为传统的栅压自举开关由于采样开关管SW的栅端连接多个MOS管，因此有较大的寄生电容，导致SW的栅极电压与理想值相比有所降低，同时还会影响电路的整体速度；并且开关管SW的体效应会影响电路的线性度。
发明内容
针对上述传统栅压自举开关电路在线性度和速度方面存在的问题，本发明提出一种高速高线性度的栅压自举开关电路，能够减小采样开关管SW栅端的寄生电容和降低采样开关管SW的体效应。
本发明的技术方案为：
一种高速高线性度的栅压自举开关电路，包括第一电容、第一NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一PMOS管、第二PMOS管、第三PMOS管和采样开关管，
第一PMOS管的栅极连接第五NMOS管的漏极、第二PMOS管的漏极和采样开关管的栅极，其源极连接第三PMOS管的源极和第五NMOS管的栅极并连接电源电压，其漏极连接第二PMOS管的源极并通过第一电容后连接第一NMOS管的漏极、第三NMOS管的源极和第四NMOS管的源极；
第三PMOS管的栅极连接第三NMOS管的栅极和第一时钟信号，其漏极连接第三NMOS管的漏极和第二PMOS管的栅极；
第一NMOS管的栅极连接第二时钟信号，其源极接地；
所述第一时钟信号和第二时钟信号反相；
第六NMOS管的栅极连接所述第二时钟信号，其漏极连接第五NMOS管的源极，其源极接地；
采样开关管的源极作为所述栅压自举开关电路的输入端并连接第四NMOS管的漏极，其漏极作为所述栅压自举开关电路的输出端；
所述栅压自举开关电路还包括第七NMOS管、第八NMOS管和第四PMOS管，
第四PMOS管的栅极连接第二PMOS管的栅极，其源极连接第二PMOS管的源极，其漏极连接第七NMOS管的漏极、第四NMOS管的栅极和采样开关管的衬底；
第七NMOS管的栅极连接电源电压，其源极连接第八NMOS管的漏极；
第八NMOS管的栅极连接所述第二时钟信号，其源极接地。
本发明的有益效果为：本发明通过第八NMOS管MN8、第七NMOS管MN7和第四PMOS管MP4产生的GN节点信号来控制第四NMOS管MN4，使采样开关管SW衬底电压和栅极电压一致，进而减小了MOS管二级效应中的体效应，提高了采样开关管SW的线性度；同时减少了与采样开关管SW栅端相连的管子数目，从而减少了采样开关管SW栅端的寄生电容，实现了高速和高线性度。
附图说明
图1是传统栅压自举开关原理图。
图2是本发明提出的一种高速高线性度的栅压自举开关电路的结构示意图。
具体实施方式
以下将结合附图和具体实例对本发明进行详细说明。
本发明提出一种高速高线性度的栅压自举开关电路，如图2所示，包括第一电容CB、第一NMOS管MN1、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4和采样开关管SW，第一PMOS管MP1的栅极连接第五NMOS管MN5的漏极、第二PMOS管MP2的漏极和采样开关管SW的栅极，其源极连接第三PMOS管MP3的源极和第五NMOS管MN5的栅极并连接电源电压VDD，其漏极连接第二PMOS管MP2的源极并通过第一电容CB后连接第一NMOS管MN1的漏极、第三NMOS管MN3的源极和第四NMOS管MN4的源极；第三PMOS管MP3的栅极连接第三NMOS管MN3的栅极和第一时钟信号CLK，其漏极连接第三NMOS管MN3的漏极和第二PMOS管MP2的栅极；第一NMOS管MN1的栅极连接第二时钟信号CLKB，其源极接地；第一时钟信号CLK和第二时钟信号CLKB反相；第六NMOS管MN6的栅极连接第二时钟信号CLKB，其漏极连接第五NMOS管MN5的源极，其源极接地；采样开关管SW的源极作为栅压自举开关电路的输入端并连接第四NMOS管MN4的漏极，其漏极作为栅压自举开关电路的输出端；第四PMOS管MP4的栅极连接第二PMOS管MP2的栅极，其源极连接第二PMOS管MP2的源极，其漏极连接第七NMOS管MN7的漏极、第四NMOS管MN4的栅极和采样开关管SW的衬底；第七NMOS管MN7的栅极连接电源电压VDD，其源极连接第八NMOS管的漏极；第八NMOS管的栅极连接第二时钟信号CLKB，其源极接地。
本发明的工作过程如下所示：
1)当第一时钟信号CLK为高电平时，栅压自举开关电路处于采样阶段，第三PMOS管MP3、第一NMOS管MN1、第八NMOS管MN8和第六NMOS管MN6截止，第三NMOS管MN3导通，使第二PMOS管MP2的栅极即GP节点接地(第一电容CB的下极板)，第四PMOS管MP4导通，使第四NMOS管MN4的栅极即GN节点接到电源电压VDD(第一电容CB的上极板)，因此第二PMOS管MP2和第四NMOS管MN4均导通并有一个恒定的栅源电压(第一电容CB两极板之间的电压)，第一PMOS管MP1截止，采样开关管SW导通，由于第一电容CB中存储的总电荷不变，第一电容CB的上下极板分别接到采样开关管SW的栅级和源极之间，采样开关管SW的栅极电位抬高至VDD+Vin，采样开关管SW的栅源电压是VDD，VDD为电源电压，Vin为栅压自举开关电路的输入电压。
2)当第一时钟信号CLK为低电平时，栅压自举开关电路处于保持阶段，第三PMOS管MP3、第一NMOS管MN1、第八NMOS管MN8和第六NMOS管MN6导通，于是第一PMOS管MP1导通，第二PMOS管MP2的栅极即GP节点接电源电压VDD，于是第二PMOS管MP2截止，第四PMOS管MP4截止，第四NMOS管MN4的栅极即GN节点接地，于是第四NMOS管MN4截止，采样开关管SW断开，通过第一PMOS管MP1和第一NMOS管MN1给第一电容CB充电至电源电压VDD，第一电容CB中存储了CB*VDD的电量。由于第二PMOS管MP2和第四NMOS管MN4截止，第一电容CB和采样开关管SW分离，采样开关管SW的栅极通过第五NMOS管MN5和第六NMOS管MN6接地，从而对采样开关管SW的源极和栅极进行放电。
本发明提出的栅压自举开关电路，与传统结构相比，去掉了传统结构中的NMOS管MN2，且第四NMOS管MN4的栅极不再连接到节点G(即采样开关管SW的栅极)，使用第四PMOS管MP4、第八NMOS管MN8和第七NMOS管MN7产生的GN节点信号来对第四NMOS管MN4的栅极进行控制，同时使用同一信号即GN节点信号对采样开关管SW的衬底进行控制。当采样阶段开始时，第三PMOS管MP3导通，使节点GP连接到地，几乎同时第四PMOS管MP4导通，使节点GN充电到电源电压VDD，因此第二PMOS管MP2和第四NMOS管MN4均有一个恒定的栅源电压，即有小而恒定的导通电阻。因此，与节点G相连的MOS管数目减少，结点G的寄生电容更小，其电位上升的更快，采样开关管SW的栅极和衬底有相同的电位，因此减小了体效应的影响。当保持阶段开始时，结点G的放电情况跟传统情况类似，结点GN通过第八NMOS管MN8和第七NMOS管MN7进行放电，加上第七NMOS管MN7是考虑到稳定性，减轻第八NMOS管MN8的电压压力。
综上所述，本发明通过改变第四NMOS管MN4栅极和采样开关管SW衬底的连接方式，利用第四PMOS管MP4、第八NMOS管MN8和第七NMOS管MN7产生的GN节点信号对第四NMOS管MN4的栅极以及采样开关管SW的衬底进行控制，使得在采样时采样开关管的衬底电位与栅极电位保持一致，以达到减小G点(采样开关管SW栅端)的寄生电容和降低采样开关管SW二级效应中的体效应的目的，保证了采样开关管SW的线性度，最终提高了采样开关电路的精度，大大减小了开关线性对ADC精度的影响。
以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。本发明未详细描述的技术、形状、构造部分均为公知技术。

Claims (1)

1.一种高速高线性度的栅压自举开关电路，包括第一电容、第一NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一PMOS管、第二PMOS管、第三PMOS管和采样开关管，
第一PMOS管的栅极连接第五NMOS管的漏极、第二PMOS管的漏极和采样开关管的栅极，其源极连接第三PMOS管的源极和第五NMOS管的栅极并连接电源电压，其漏极连接第二PMOS管的源极并通过第一电容后连接第一NMOS管的漏极、第三NMOS管的源极和第四NMOS管的源极；
第三PMOS管的栅极连接第三NMOS管的栅极和第一时钟信号，其漏极连接第三NMOS管的漏极和第二PMOS管的栅极；
第一NMOS管的栅极连接第二时钟信号，其源极接地；
所述第一时钟信号和第二时钟信号反相；
第六NMOS管的栅极连接所述第二时钟信号，其漏极连接第五NMOS管的源极，其源极接地；
采样开关管的源极作为所述栅压自举开关电路的输入端并连接第四NMOS管的漏极，其漏极作为所述栅压自举开关电路的输出端；
其特征在于，所述栅压自举开关电路还包括第七NMOS管、第八NMOS管和第四PMOS管，
第四PMOS管的栅极连接第二PMOS管的栅极，其源极连接第二PMOS管的源极，其漏极连接第七NMOS管的漏极、第四NMOS管的栅极和采样开关管的衬底；
第七NMOS管的栅极连接电源电压，其源极连接第八NMOS管的漏极；
第八NMOS管的栅极连接所述第二时钟信号，其源极接地。
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