CN108449087B - 一种超低功耗异步逐次逼近寄存器型模数转换器 - Google Patents

Abstract

本发明属于低功耗集成电路技术领域，一种超低功耗异步逐次逼近寄存器型模数转换器，两个自举采样保持开关S/H、四个连接开关、两个二进制加权电容DAC网络、一个亚阈值动态比较器和一个异步SAR控制逻辑电路，所述自举采样保持开关S/H将模拟差分输入信号采样到两个二进制加权电容DAC网络的上极板，所述四个连接开关由异步SAR控制逻辑电路控制，决定二进制加权电容DAC网络的最高位电容的上极板的连接关系，即最高位电容的上极板与其余非最高位电容的上极板连接还是与地连接。

Description

一种超低功耗异步逐次逼近寄存器型模数转换器

技术领域

本发明属于低功耗集成电路技术领域，尤其涉及一种应用于无线传感器网络芯片的10位超低功耗异步逐次逼近寄存器型（SAR）模数转换器（ADC）。

背景技术

随着CMOS工艺尺寸的缩小，在超低电源和超低功耗下工作的模拟电路提高性能变得越来越困难。由于具有类似数字电路的特性且使用很少的模拟运算放大器，逐次逼近寄存器型（SAR）模数转换器（ADC）近来已经成为超低功耗应用中最受欢迎的转换器之一，例如在无线传感器网络芯片或便携式生物医学设备中。在这些能量受限的应用中，系统和电路通常可以由能量受限的电池或小尺寸的能量收集设备来供电，这导致有限的使用寿命。因此，在这些应用中设计高能效的系统结构和电路是必不可少的。

由于工艺尺寸的缩小，SAR ADC中数字部分的功耗可以显著降低。但是，这种ADC的能耗主要由二进制加权电容DAC网络的开关能耗所贡献。例如，Wang（Tao. W, Z. M. Zhu,L. Zhang, and Y. T. Yang, “High-speed single-channel SAR ADC with a novelcontrol logic in 65 nm CMOS,”Analog IntegrCirc Sig Process,vol. 91, no. 3,pp.503-511,Jun. 2017），Zhu（Z. M. Zhu, and Y. H. Liang, “A 0.6-V 38-nW 9.4-ENOB20-kS/s SAR ADC in 0.18um CMOS for Medical Implant Devices,”IEEE Trans. Circuit syst. I, Reg. Papers.vol. 62, no. 9, pp.2167-2176,Sep. 2015.）和Tong（X. Y. Tong, M. Ghovanloo, “Energy-efficient switching scheme in SAR ADC forbiomedical electronics,”Electron.Lett.,vol. 51, no. 9, pp.676–678,Apr. 2015.）将平均开关能量（ASE）分别降低了87％，98.8％和97.4％。然而，他们的文章中提到的方案忽略了两个采样周期之间的复位能量。当考虑复位能量时，与传统方法相比，采用Zhu的结构的ASE只能减少96.55％。基于闭环电荷再循环方法可实现100％的ASE，但与传统的开关方案相比没有节省面积。在我们的工作中，由于参考电压（Vcm）仅用于平衡功耗和相关控制逻辑电路的复杂性，所以简单的开关方案可以在ASE和面积上分别减少97.66％和50％。此外，所提出的开关方案无复位能量。

二进制加权电容DAC网络中的单位电容Cu通常取决于SAR ADC的制造工艺，KT/C热噪声，匹配性能要求和运行速度。在工作速度，线性度和功耗之间存在平衡。如果选择大的单位电容，SAR ADC将具有可靠的线性度，但会造成建立时间慢，功耗高和面积大等缺点。在我们的设计中，无需任何校准技术就可以通过配置DAC网络的电容来实现匹配的要求，从而降低了ADC架构的设计复杂性和功耗。

除了二进制加权电容DAC网络的不匹配之外，比较器失调对ADC的性能影响也很大，因为它缩小了输入范围，同时降低了输入共模电压变化引起的转换线性。在本文中，我们利用衬底驱动和共源共栅电路技术的亚阈值动态比较器来减轻电源开销和失调电压。为了证明所提出的结构，已经在晶体管级别对比较器的总失调电压（平均值+ 3std）和延迟进行了分析和优化。仿真结果表明，通过Monte Carlo分析，当输入共模点从1/2VDD上升到VDD时，总失调电压的波动仅为0.28mV。同时，由于比较器内部存在更加有效的正反馈，所以比较器的运行速度可以满足要求。

此外，为了提高SAR ADC的线性度和精确度，二进制加权电容DAC网络的MSB电容和非MSB电容阵列之间的连接开关采用了双重升压技术，与分辨率开关相比，降低了连接开关的功耗。

发明内容

本发明的目的在于提供一种应用于无线传感器网络芯片的10位超低功耗异步逐次逼近寄存器型模数转换器，旨在解决现有的逐次逼近寄存器型模数转换器功耗高，面积大，线性度和精确度低等问题。

本发明是这样实现的，一种超低功耗异步逐次逼近寄存器型模数转换器，包括：两个自举采样保持S/H开关，四个连接开关，两个二进制加权电容DAC，一个亚阈值动态比较器和一个异步SAR控制逻辑电路。所述自举采样保持开关S/H将模拟差分输入信号采样到两个二进制加权电容DAC网络的上极板，所述四个连接开关由异步SAR控制逻辑电路控制，决定二进制加权电容DAC网络的最高位电容（MSB电容）的上极板与其余非最高位电容的上极板连接还是与地连接，所述两个二进制加权电容DAC都由多个同样的电容的并联构成，通过异步SAR控制逻辑电路控制实现数字信号到模拟信号的转换功能，所述亚阈值动态比较器比较两个二进制加权电容DAC网络的上极板电压，其输出控制异步SAR控制逻辑电路，所述异步SAR控制逻辑电路产生控制信号，控制两个自举采样保持开关S/H以及四个连接开关的通断，实现对整个电路的控制。

进一步，二进制加权电容DAC电容网络的开关方法为：

在采样阶段，二进制加权电容DAC网络中的最高位电容的上极板接地，其余非最高位电容的上极板对连续的模拟信号进行采样，所有二进制加权电容DAC网络中的电容的下极板都接地，即连接开关S_p1和S_n1导通，使MSB电容的上极板接地，连接开关S_p2和S_n2断开，阻止MSB电容对输入信号进行采样。在转换阶段，二进制加权电容DAC网络的最高位电容的下极板与V_cm连接，其中V_cm即电源电压V_ref的一半，同时，连接开关S_p1和S_n1断开，连接开关S_p2和S_n2导通，以使二进制加权电容网络的上极板获得采样信号的一半，此时亚阈值动态比较器比较其正负输入端的电压以确定ADC的最高位，即MSB位，实际上，在我们的电路中，V_cm可以用来代替V_ref，因为输入信号是由总电容的一半进行采样的。根据MSB比较结果，当VP＞VN时将正端的MSB电容的下极板切换到地，或当VP＜VN时将负端的MSB的下极板切换到地，从而确定比较器的第二位，根据第二位的比较结果，当VP＜VN时将正端的C₉电容的下极板切换到V_cm或当VP＞VN时将负端的C₉电容的下极板切换到V_cm。其余位可以用类似的单调开关方法产生。本发明中的ADC利用这种新颖的开关时序可以实现纳瓦级功耗，与传统的开关方法相比其DAC模块的平均开关能量和面积分别减少97.66％和50％，而且没有复位能量。

进一步，所述自举采样保持开关包括：4个PMOS管、8个NMOS管、2个电容，其中连接关系为：

NMOS管M1的源极接地，NMOS管M1的漏极连接电容C1的负极和NMOS管M9的漏极，NMOS管M1的栅极与PMOS管M3的栅极相连，接采样时钟信号CLK的反向信号CLKS，NMOS管M9的栅极连接PMOS管M3的漏极、PMOS管M2的栅极、NMOS管M4的漏极、电容C2的负极，NMOS管M9的源极连接输入信号V_IN、NMOS管M11的源极、NMOS管M10的漏极，PMOS管M3的源极连接电容C1的正极和PMOS管M2的漏极和衬底，PMOS管M2的源极连接电源V_DD、PMOS管M5的源极、NMOS管M7的栅极，NMOS管M4的源极接地，NMOS管M4的栅极与PMOS管M6的栅极相连，接采样时钟信号CLK的反向信号CLKS，PMOS管M6的源极连接PMOS管M5的漏极与衬底和电容C2的正极，NMOS管M11的漏极连接NMOS管M12的漏极及M10的衬底，NMOS管M11的栅极连接NMOS管M10的栅极、PMOS管M6的漏极、NMOS管M7的漏极、PMOS管M5的栅极，NMOS管M10的源极作为输出V_OUT（即与二进制加权电容DAC网络的上极板相连）连接电容C_P的正极、电容C_S的正极，电容C_P的负极和电容C_S的负极接地（电容C_S为负载电容，电容C_P为寄生负载电容，为了便于分析我们在原理图中加入），NMOS管M12的栅极连接CLKS，NMOS管M12的源极接地，NMOS管M7的源极接NMOS管M8的漏极，NMOS管M8的源极接地，NMOS管M8的栅极接CLKS。其余未说明的PMOS管衬底接源极，NMOS管衬底接地。用这种两倍自举开关对输入信号进行采样，可以保证在低电源电压下具有足够的线性度和足够低的导通电阻。

进一步，所述连接开关包括：5个PMOS管、6个NMOS管，其中连接关系为：

PMOS管M1a的源极连接电源VDD、PMOS管M2a的源极、PMOS管M5a的源极，PMOS管M1a的栅极连接PMOS管M5a的栅极、NMOS管M8a的漏极、NMOS管M_C的栅极、PMOS管M7a的源极，PMOS管M1a的漏极连接其衬底、C1a的栅极、PMOS管M4a的源极，C1a的源漏相连并与输入信号Logic、PMOS管M2a的栅极、NMOS管M3a的栅极连接，PMOS管M2a的的漏极与NMOS管M3a的漏极、PMOS管M4a的栅极、NMOS管M6a的栅极、PMOS管M7a的栅极、NMOS管M8a的栅极相连，NMOS管M3a的源极与M6a的源极、M8a的栅极相连后接地，PMOS管M4a的漏极与NMOS管M6a的漏极、C2a的源极和漏极相连，C2a的栅极与PMOS管M5a的漏极及衬底、PMOS管M7a的漏极与衬底相连，NMOS管M_C的源漏作为两个输出与外部电路相连，即与MSB的上极板和其余电容上极板的公共节点或MSB的上极板和地相连。其余未说明的PMOS管衬底接源极，NMOS管衬底接地。MSB电容的上极板与其他电容上极板或地之间的连接开关采用双重升压技术因此具有良好的线性特性，且具有很小的功耗。

进一步，所述亚阈值动态比较器包括：6个PMOS管、6个NMOS管，其中连接关系为：

PMOS管M_b的栅极与外部控制信号V_bias相连，PMOS管M_b的源极与电源电压VDD、PMOS管M10b的源极、PMOS管M11b的源极相连，PMOS管M_b的漏极与PMOS管M7b的源极相连，PMOS管M7b的栅极与比较器时钟信号CLK_comp相连，PMOS管M7b的漏极与PMOS管M1b的源极、PMOS管M2b的源极相连，PMOS管M1b的栅极与NMOS管M3b的栅极、PMOS管M2b的漏极、NMOS管M4b的漏极、NMOS管M6b的漏极、PMOS管M11b的栅极与NMOS管M9b的栅极相连，PMOS管M1b的衬底与输入信号VP相连，即与正端二进制加权电容DAC网络的上极板相连，PMOS管M2b的栅极与NMOS管M4b的栅极、PMOS管M1b的漏极、NMOS管M3b的漏极、NMOS管M5b的漏极、PMOS管M10b的栅极与NMOS管M8b的栅极相连，PMOS管M2b的衬底与输入信号VN相连，即与负端二进制加权电容DAC网络的上极板相连，NMOS管M3b的源极与NMOS管M5b的源极、NMOS管M4b的源极、NMOS管M6b的源极、NMOS管M8b的源极、NMOS管M9b的源极相连后接地，NMOS管M5b的栅极与NMOS管M6b的栅极与比较器时钟信号CLK_comp相连，PMOS管M10b的漏极与NMOS管M8b的漏极相连作为输出CMPP，PMOS管M11b的漏极与NMOS管M9b的漏极相连作为输出CMPN，其余未说明的PMOS管衬底接源极，NMOS管衬底接地。基于平衡状态分析，在亚阈值动态比较器中采用共源共栅电路来抑制衬底驱动差分对的总失调电压（平均值+ 3std）变化。因此，在0.4V电源下当输入共模电压从200mV升到400mV时，总失调电压的波动仅为0.28mV。同时，所有的晶体管都工作在亚阈值区域，从而在0.4V电源电压下可以显著降低功耗。

进一步，所述二进制加权电容DAC网络电路包括：二进制权重电容、CMOS连接开关，其中连接关系为：

二进制权重电容有单位电容C并联而成，并且C_i+1=2C_i,i＝2~9, C₂=C₁=C，C_i（i＝1~9）的上极板相连，下极板由异步控制逻辑产生的控制信号控制CMOS连接开关连接到地或者V_CM，C₁₀(MSB电容）上极板与连接开关相连，下极板的连接与其余电容相同（电容的具体连接关系由开关方法决定，由异步SAR控制逻辑电路控制）。

进一步，所述异步SAR控制逻辑电路包括：10个Bit-Slice电路、一个或非门，其中连接关系为：

比较器输出信号CMPP，CMPN作为异步SAR控制逻辑电路的输入信号，经或非门产生Valid信号，串行连接的10个Bit-Slice电路（前一个电路的输出端Q与下一个电路的输入端D相连，第一个电路的D端接采样时钟的反信号CLKS，最后一个电路的Q端作为一次转换的结束）经Valid信号及CMPP，CMPN控制产生数字码Pi，Ni，i＝1~10（即ADC转换输出结果）。Pi，Ni，i＝1~10经过简单逻辑门（与非门或或非门）产生连接开关或者DAC网络中CMOS开关的控制逻辑。

其核心电路Bit-Slice电路的连接关系为：

PMOS管M1c的栅极与NMOS管M3c的栅极相连接输入信号D，PMOS管M1c的漏极与NMOS管M2c的漏极、PMOS管M4c的栅极、NMOS管M6c的栅极相连，PMOS管M1c的源极与PMOS管M4c、M7c、M9c、M12c、M16c的源极相连接电源电压VDD，NMOS管M2c的栅极与PMOS管M5c的栅极相连接输入信号Valid，NMOS管M2c的源极与NMOS管M3c的漏极相连，NMOS管M3的源极与NMOS管M6c、M15c的源极相连，PMOS管M4c的漏极与PMOS管M5c的源极相连，PMOS管M5c的漏极与NMOS管M6c的漏极、PMOS管M7c、M16c的栅极、NMOS管M15c的栅极相连作为输出Q，PMOS管M7c的漏极与反相器1的输入端、NMOS管M8c的漏极、PMOS管M9c的漏极、NMOS管M10c的漏极、PMOS管M12c的栅极、NMOS管M14c的栅极相连，NMOS管M8c的栅极与反相器1的输出端相连作为输出P，NMOS管M8c的源极与NMOS管M10c的源极、NMOS管M11c的漏极相连，PMOS管M16c的漏极与反相器2的输入端、NMOS管M17c的漏极、PMOS管M12c的漏极、NMOS管M13c的漏极、PMOS管M9c的栅极、NMOS管M11c的栅极相连，NMOS管M17c的栅极与反相器2的输出端相连作为输出N，NMOS管M17c的源极与NMOS管M13c的源极、NMOS管M14c的漏极相连，NMOS管M11c的源极与NMOS管M14c的源极、NMOS管M15c的漏极相连，NMOS管M10c的栅极接输入信号CMPP，NMOS管M13c的栅极接输入信号CMPN. 其余未说明的PMOS管衬底接源极，NMOS管衬底接地。这种动态锁存逻辑消除了由泄露电流造成的决断误差，提高了精确度，同时降低了功耗。

本发明所述的应用于无线传感器网络芯片的10位超低功耗异步逐次逼近寄存器型模数转换器，利用以上技术后在.018um工艺下，当电源电压是0.4V，采样频率为10KS/s时，可以实现58.75dB的信噪失真比（SNDR）和30.4nW的功耗，因此所提出的ADC的品质因素（FOM）为4.32fJ /conversion-step。

本发明与现有技术相比具有如下优点：

1）本发明通过栅压自举的采样保持电路和差分结构提高了线性度，转化精度相应的提高；

2）本发明设计了一种新的开关方法，能量和面积都被优化。与传统的开关方法相比其DAC模块的平均开关能量和面积分别减少97.66％和50％，而且没有复位能量。

3）本发明中由于所有模拟块都偏置在亚阈值区域，电源电压设置为0.4V，所以可以大幅度降低功耗。

4）本发明对传统的动态比较器进行改进，提出衬底驱动的动态比较器，使得失调电压减小同时功耗大幅度降低。

5）本发明设计的异步SAR控制逻辑电路，降低了输出端的泄漏电流，减小了决断误差，同时大幅度降低了功耗。

附图说明

图1是本发明实施例提供的应用于无线传感器网络芯片的10位超低功耗异步逐次逼近寄存器型模数转换器电路结构示意图;

图2是本发明实施例提供的工作时序图;

图3是本发明所使用的DAC电容网络开关方法的3位展示;

图4是本发明实施例提供的自举采样保持开关电路的电路图;

图5是本发明实施例提供的连接开关电路的电路图;

图6是本发明实施例提供的亚阈值动态比较器电路的电路图;

图7是本发明实施例异步SAR控制逻辑电路图；

图8是本发明实施例核心电路Bit-Slice电路的连接关系。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明针对传统的超低功耗异步逐次逼近寄存器型模数转换器的缺点，在现有技术上做出改进，即本发明提供了一种应用于无线传感器网络芯片的10位超低功耗异步逐次逼近寄存器型模数转换器，实现了纳瓦级功耗，同时提高了线性度。

下面结合附图对本发明的应用原理做详细的描述。

如图1所示，本发明实施例提供的用于无线传感器网络芯片的10位超低功耗异步逐次逼近寄存器型模数转换器，包括：两个自举采样保持S/H开关，四个连接开关，两个二进制加权电容DAC，一个亚阈值动态比较器和一个异步SAR控制逻辑电路。所述自举采样保持开关S/H将模拟差分输入信号采样到两个二进制加权电容DAC网络的上极板，所述四个连接开关由异步SAR控制逻辑电路控制，决定二进制加权电容DAC网络的最高位电容（MSB电容）的上极板与其余非最高位电容的上极板连接还是与地连接，所述两个二进制加权电容DAC都由多个同样的电容的并联构成，通过异步SAR控制逻辑电路控制实现数字信号到模拟信号的转换功能，所述亚阈值动态比较器比较两个二进制加权电容DAC网络的上极板电压，其输出控制异步SAR控制逻辑电路，所述异步SAR控制逻辑电路产生控制信号，控制两个自举采样保持开关S/H以及四个连接开关的通断，实现对整个电路的控制。

如图2所示，本发明实施例提供的用于无线传感器网络芯片的10位超低功耗异步逐次逼近寄存器型模数转换器的工作时序：在采样阶段（CLK_S/H=1），全差分比较器将被复位，采样保持开关对模拟信号进行采样。比较器根据转换阶段的差分DAC输出（CLK_S/H=0）进行比较，并将结果反馈给SAR动态控制逻辑电路。最后，差分电容DAC网络，根据电荷再分配原理，实现一个众所周知的二进制搜索算法。长沟道和高阈值器件可用于SAR ADC的数字部分，以降低由于亚阈值电流引起的漏电功耗。

如图3所示，本发明所用的DAC开关方法运用于3位ADC时的呈现。在采样阶段，二进制加权电容DAC网络中的最高位电容的上极板接地，其余非最高位电容的上极板对连续的模拟信号进行采样，所有二进制加权电容DAC网络中的电容的下极板都接地，即连接开关S_p1和S_n1导通，使MSB电容的上极板接地，连接开关S_p2和S_n2断开，阻止MSB电容对输入信号进行采样。在转换阶段，二进制加权电容DAC网络中的最高位电容MSB电容的下极板与V_cm连接，其中V_cm即电源电压V_ref的一半，同时，连接开关S_p1和S_n1断开，连接开关S_p2和S_n2导通，以使二进制加权电容网络的上极板获得采样信号的一半，此时亚阈值动态比较器比较其正负输入端的电压以确定ADC的最高位，即MSB位，实际上，在我们的电路中，V_cm可以用来代替V_ref，因为输入信号是由总电容的一半进行采样的。根据MSB比较结果，当VP＞VN时将正端的MSB电容的下极板切换到0，或当VP＜VN时将负端的MSB的下极板切换到0，从而确定比较器的第二位，根据第二位的比较结果，当VP＜VN时将正端的C₉电容的下极板切换到V_cm或当VP＞VN时将负端的C₉电容的下极板切换到V_cm。其余位可以用类似的单调开关方法产生。与其他SARADC实现相比，该方法有六个重要的优势。首先，只使用一个参考电压（V_cm）。因此，ASE可以显著降低。此外，所提出的开关方案不受V_cm的精度影响，这将提高DAC的精度。第二，所提出的开关方案具有低复杂度的DAC控制逻辑电路，这将导致与具有多个参考电压的方法相比，其功耗更低。第三，无复位能量消耗，因为初始状态是所有电容的下极板连接地。第四，当所提出的方法与MSB电容分列方法结合时，功耗可以进一步降低。第五，通过仔细布局单位电容尺寸，线性度将提高，同时在我们的设计中，采用了部分共质心布局策略来抑制电容DAC阵列失配，从而提高线性度。第六，DAC电容阵列的面积显著下降。

如图4所示，所述自举采样保持开关包括：4个PMOS管、8个NMOS管、2个电容，其中连接关系为：NMOS管M1的源极接地，NMOS管M1的漏极连接电容C1的负极和NMOS管M9的漏极，NMOS管M1的栅极与PMOS管M3的栅极相连，接采样时钟信号CLK的反向信号CLKS，NMOS管M9的栅极连接PMOS管M3的漏极、PMOS管M2的栅极、NMOS管M4的漏极、电容C2的负极，NMOS管M9的源极连接输入信号V_IN、NMOS管M11的源极、NMOS管M10的漏极，PMOS管M3的源极连接电容C1的正极和PMOS管M2的漏极和衬底，PMOS管M2的源极连接电源V_DD、PMOS管M5的源极、NMOS管M7的栅极，NMOS管M4的源极接地，NMOS管M4的栅极与PMOS管M6的栅极相连，接采样时钟信号CLK的反向信号CLKS，PMOS管M6的源极连接PMOS管M5的漏极与衬底和电容C2的正极，NMOS管M11的漏极连接NMOS管M12的漏极及M10的衬底，NMOS管M11的栅极连接NMOS管M10的栅极、PMOS管M6的漏极、NMOS管M7的漏极、PMOS管M5的栅极，NMOS管M10的源极作为输出V_OUT（即与二进制加权电容DAC网络的上极板）连接电容C_P的正极、电容C_S的正极，电容C_P的负极和电容C_S的负极接地（电容C_S为负载电容，电容C_P为寄生负载电容，为了便于分析我们在原理图中加入），NMOS管M12的栅极连接CLKS，NMOS管M12的源极接地，NMOS管M7的源极接NMOS管M8的漏极，NMOS管M8的源极接地，NMOS管M8的栅极接CLKS。其余未说明的PMOS管衬底接源极，NMOS管衬底接地。当CLK为高电平时(CLK的反向信号CLKS为低电平)，M1、M4、M8管断开，M3、M6管导通，V_G=2V_DD，M9、M10管导通。此时电容C1的左极板电压变为输入电压V_IN,由于电容C1和C2依旧保持前一时刻的电荷量，故电容C1的右极板电压变为V_IN+V_DD，电容C2的右极板电压变为V_IN+2V_DD，即对于M10管来说，其栅极电压为V_IN+2V_DD，源极电压为V_IN，栅源电压V_GS始终等于2V_DD，V_out跟随V_IN的变化而变化，电路为采样模式。晶体管M11和M12用于抑制M10的衬底偏置效应。当时钟信号CLK为低电平时，M1、M4管导通，C1、C2的左极板电压被拉低到GND，从而M2管导通，C1的右极板电压充电到V_DD。同时M8管导通，V_G=0，从而M5导通，C2的右极板电压充电到V_DD，且M10管断开，输入无法传到输出，采样信号保持在Cs中，电路为保持模式。但此时输入信号可以通过采样晶体管M10的源漏电容和布线寄生电容构成的C_ds耦合到采样电容。不过，差分自举开关结构可以显著抑制时钟馈通和电荷注入效应。同时通过应用交叉耦合技术，降低了输入信号经由C_ds寄生电容耦合对采样信号的影响。由于M10管的栅源电压V_GS始终等于2V_DD，所以MOS管的导通电阻R_on为定值，与栅源电压无关，电路的线性度大大提高。而且在此状态下，无论输入电压V_IN为何值，M10管的栅源电压V_GS始终等于2V_DD，也即是M10管始终导通，提高了输入电压的摆幅。线性度和输入摆幅的提高，使得ADC的精度提高，是该采样保持电路的最主要的优点。

如图5所示，所述连接开关包括：5个PMOS管、6个NMOS管，其中连接关系为：PMOS管M1a的源极连接电源VDD、PMOS管M2a的源极、PMOS管M5a的源极，PMOS管M1a的栅极连接PMOS管M5a的栅极、NMOS管M8a的漏极、NMOS管M_C的栅极、PMOS管M7a的源极，PMOS管M1a的漏极连接其衬底、C1a的栅极、PMOS管M4a的源极，C1a的源漏相连并与输入信号Logic、PMOS管M2a的栅极、NMOS管M3a的栅极连接，PMOS管M2a的的漏极与NMOS管M3a的漏极、PMOS管M4a的栅极、NMOS管M6a的栅极、PMOS管M7a的栅极、NMOS管M8a的栅极相连，NMOS管M3a的源极与M6a的源极、M8a的栅极相连后接地，PMOS管M4a的漏极与NMOS管M6a的漏极、C2a的源极和漏极相连，C2a的栅极与PMOS管M5a的漏极及衬底、PMOS管M7a的漏极与衬底相连，NMOS管M_C的源漏作为两个输出与外部电路相连，即与MSB的上极板和其余电容上极板的公共节点或MSB的上极板和地相连。其余未说明的PMOS管衬底接源极，NMOS管衬底接地。当逻辑信号（Logic）为低电平时，连接开关M_c的栅极被下拉至地，开关不导通，A1和B1点上拉至VDD。逻辑信号为高电平时，升压单元处于活动状态。A1点和B1点分别升压到2VDD和3VDD，M_c的栅极被上拉到3VDD，开关导通。采用NMOS电容代替MIM电容作为升压电容，可以降低该区域的开销。当电源电压为0.4 V时，提出的连接开关可以升压至1.2V左右。仿真结果表明，M_c的栅极电压可以上升到1.2V左右，之后几乎保持恒定。根据能量和线性考虑，我们选择两倍升压连接开关，这样使得功耗降低的同时具有更还的线性度（如果连接开关具有较高的升压电压，则会消耗更多的功耗。如果连接开关具有较低的升压电压，则会导致开关导通电阻变化，从而导致失真并使ADC的线性度恶化）。

如图6所示，所述亚阈值动态比较器包括：6个PMOS管、6个NMOS管，其中连接关系为：PMOS管M_b的栅极与外部控制信号V_bias相连，PMOS管M_b的源极与电源电压VDD、PMOS管M10b的源极、PMOS管M11b的源极相连，PMOS管M_b的漏极与PMOS管M7b的源极相连，PMOS管M7b的栅极与比较器时钟信号CLK_comp相连，PMOS管M7b的漏极与PMOS管M1b的源极、PMOS管M2b的源极相连，PMOS管M1b的栅极与NMOS管M3b的栅极、PMOS管M2b的漏极、NMOS管M4b的漏极、NMOS管M6b的漏极、PMOS管M11b的栅极与NMOS管M9b的栅极相连，PMOS管M1b的衬底与输入信号VP相连，即与正端二进制加权电容DAC网络的上极板相连，PMOS管M2b的栅极与NMOS管M4b的栅极、PMOS管M1b的漏极、NMOS管M3b的漏极、NMOS管M5b的漏极、PMOS管M10b的栅极与NMOS管M8b的栅极相连，PMOS管M2b的衬底与输入信号VN相连，即与负端二进制加权电容DAC网络的上极板相连，NMOS管M3b的源极与NMOS管M5b的源极、NMOS管M4b的源极、NMOS管M6b的源极、NMOS管M8b的源极、NMOS管M9b的源极相连后接地，NMOS管M5b的栅极与NMOS管M6b的栅极与比较器时钟信号CLK_comp相连，PMOS管M10b的漏极与NMOS管M8b的漏极相连作为输出CMPP，PMOS管M11b的漏极与NMOS管M9b的漏极相连作为输出CMPN. 其余未说明的PMOS管衬底接源极，NMOS管衬底接地。在复位阶段（CLK_comp=1），M7b管将被关断，同时M5b和M6b管将OP和ON两点放电至GND，从而使比较器处于提供无效逻辑电平的初始状态。当比较器处于决定阶段（CLK_comp=0），M5b和M6b管将被关闭，同时M7b管将导通。假设VP> VN，两个输出点OP和ON都将根据差分输入电压进行充电，直到M4b晶体管的栅极电压达到导通电压。然后输出点ON将开始放电到地。同时，输出点OP将被充电至高电平。基于平衡状态分析，在亚阈值动态比较器中采用共源共栅电路来抑制衬底驱动差分对的总失调电压（平均值+ 3std）变化。因此，在0.4V电源下当输入共模电压从200mV升到400mV时，总失调电压的波动仅为0.28mV。同时，所有的晶体管都工作在亚阈值区域，从而在0.4V电源电压下可以显著降低功耗。

所述二进制加权电容DAC网络电路包括：二进制权重电容、CMOS连接开关，其中连接关系为：二进制权重电容有单位电容C并联而成，并且C_i+1=2C_i,i＝2~9, C₂=C₁=C，C_i（i＝1~9）的上极板相连，下极板由异步控制逻辑产生的控制信号控制CMOS连接开关连接到地或者V_CM，C₁₀(MSB电容）上极板与连接开关相连，下极板的连接与其余电容相同（电容的具体连接关系由的开关方法决定，由异步SAR控制逻辑电路控制）。

如图7所示，所述异步SAR控制逻辑电路包括：10个Bit-Slice电路、一个或非门，其中连接关系为：比较器输出信号CMPP,CMPN作为异步SAR控制逻辑电路的输入信号，经或非门产生Valid信号，串行连接的10个Bit-Slice电路（前一个电路的输出端Q与下一个电路的输入端D相连，第一个电路的D端接采样时钟的反信号CLKS，最后一个电路的Q端作为一次转换的结束）经Valid信号及CMPP,CMPN控制产生数字码Pi，Ni，i＝1~10（即ADC转换输出结果）。Pi，Ni，i＝1~10经过简单逻辑门（与非门或或非门）产生连接开关或者DAC网络中CMOS开关的控制逻辑。

如图8所示，其核心电路Bit-Slice电路的连接关系为：

PMOS管M1c的栅极与NMOS管M3c的栅极相连接输入信号D，PMOS管M1c的漏极与NMOS管M2c的漏极、PMOS管M4c的栅极、NMOS管M6c的栅极相连，PMOS管M1c的源极与PMOS管M4c、M7c、M9c、M12c、M16c的源极相连接电源电压VDD，NMOS管M2c的栅极与PMOS管M5c的栅极相连接输入信号Valid，NMOS管M2c的源极与NMOS管M3c的漏极相连，NMOS管M3的源极与NMOS管M6c、M15c的源极相连，PMOS管M4c的漏极与PMOS管M5c的源极相连，PMOS管M5c的漏极与NMOS管M6c的漏极、PMOS管M7c、M16c的栅极、NMOS管M15c的栅极相连作为输出Q，PMOS管M7c的漏极与反相器1的输入端、NMOS管M8c的漏极、PMOS管M9c的漏极、NMOS管M10c的漏极、PMOS管M12c的栅极、NMOS管M14c的栅极相连，NMOS管M8c的栅极与反相器1的输出端相连作为输出P，NMOS管M8c的源极与NMOS管M10c的源极、NMOS管M11c的漏极相连，PMOS管M16c的漏极与反相器2的输入端、NMOS管M17c的漏极、PMOS管M12c的漏极、NMOS管M13c的漏极、PMOS管M9c的栅极、NMOS管M11c的栅极相连，NMOS管M17c的栅极与反相器2的输出端相连作为输出N，NMOS管M17c的源极与NMOS管M13c的源极、NMOS管M14c的漏极相连，NMOS管M11c的源极与NMOS管M14c的源极、NMOS管M15c的漏极相连，NMOS管M10c的栅极接输入信号CMPP，NMOS管M13c的栅极接输入信号CMPN. 其余未说明的PMOS管衬底接源极，NMOS管衬底接地。当D为低电平时，Q被拉至地，然后点P和N被复位到低电平。此时，M15c被关断，所以所提出的动态控制逻辑可以降低功耗，因为在复位阶段每个支路都不流过电流。当D为高电平且Valid上升沿到达时，Q将变为高电平。然后，当比较器输出CMPP和CMPN准备就绪时，正反馈再生（M9c〜M14c）开始工作并强制锁存输出。即使之后CMPP或CMPN随着较小的泄漏电流而改变，点P和N也被M8c或M17c锁存。这种动态锁存逻辑消除了由泄露电流造成的决断误差，提高了精确度，同时降低了功耗。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、同等替换和改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种超低功耗异步逐次逼近寄存器型模数转换器，其特征在于包括：两个自举采样保持开关S/H、四个连接开关、两个二进制加权电容DAC网络、一个亚阈值动态比较器和一个异步SAR控制逻辑电路，所述自举采样保持开关S/H将模拟差分输入信号采样到两个二进制加权电容DAC网络的上极板，所述四个连接开关由异步SAR控制逻辑电路控制，决定二进制加权电容DAC网络的最高位电容的上极板的连接关系，即最高位电容的上极板与其余非最高位电容的上极板连接还是与地连接，所述两个二进制加权电容DAC网络都由多个同样的电容的并联构成，通过异步SAR控制逻辑电路控制实现数字信号到模拟信号的转换，所述亚阈值动态比较器比较两个二进制加权电容DAC网络的上极板电压，其输出控制异步SAR控制逻辑电路，所述异步SAR控制逻辑电路产生控制信号，控制两个自举采样保持开关S/H以及四个连接开关的通断，实现对整个电路的控制；所述自举采样保持开关包括：4个PMOS管、8个NMOS管、2个电容，其中连接关系为：NMOS管M1的源极接地，NMOS管M1的漏极连接电容C1的负极和NMOS管M9的漏极，NMOS管M1的栅极与PMOS管M3的栅极相连，接采样时钟信号CLK的反向信号CLKS，NMOS管M9的栅极连接PMOS管M3的漏极、PMOS管M2的栅极、NMOS管M4的漏极、电容C2的负极，NMOS管M9的源极连接输入信号V_IN、NMOS管M11的源极、NMOS管M10的漏极，PMOS管M3的源极连接电容C1的正极和PMOS管M2的漏极和衬底，PMOS管M2的源极连接电源V_DD、PMOS管M5的源极、NMOS管M7的栅极，NMOS管M4的源极接地，NMOS管M4的栅极与PMOS管M6的栅极相连，接采样时钟信号CLK的反向信号CLKS，PMOS管M6的源极连接PMOS管M5的漏极与衬底和电容C2的正极，NMOS管M11的漏极连接NMOS管M12的漏极及M10的衬底，NMOS管M11的栅极连接NMOS管M10的栅极、PMOS管M6的漏极、NMOS管M7的漏极、PMOS管M5的栅极，NMOS管M10的源极作为输出V_OUT，连接电容C_P的正极、电容C_S的正极，电容C_P的负极和电容C_S的负极接地，其中电容C_S为负载电容，电容C_P为寄生负载电容，为了便于分析我们将其在原理图中加入，NMOS管M12的栅极连接CLKS，NMOS管M12的源极接地，NMOS管M7的源极接NMOS管M8的漏极，NMOS管M8的源极接地，NMOS管M8的栅极接CLKS，其余未说明的PMOS管衬底接源极，NMOS管衬底接地；所述连接开关包括：5个PMOS管、6个NMOS管，其中连接关系为：PMOS管M1a的源极连接电源VDD、PMOS管M2a的源极、PMOS管M5a的源极，PMOS管M1a的栅极连接PMOS管M5a的栅极、NMOS管M8a的漏极、NMOS管M_C的栅极、PMOS管M7a的源极，PMOS管M1a的漏极连接其衬底、C1a的栅极、PMOS管M4a的源极，C1a的源漏相连并与输入信号Logic、PMOS管M2a的栅极、NMOS管M3a的栅极连接，PMOS管M2a的漏极与NMOS管M3a的漏极、PMOS管M4a的栅极、NMOS管M6a的栅极、PMOS管M7a的栅极、NMOS管M8a的栅极相连，NMOS管M3a的源极与M6a的源极、M8a的栅极相连后接地，PMOS管M4a的漏极与NMOS管M6a的漏极、C2a的源极和漏极相连，C2a的栅极与PMOS管M5a的漏极及衬底、PMOS管M7a的漏极与衬底相连，NMOS管M_C的源漏作为两个输出与外部电路相连，即与最高位的上极板和其余非最高位电容上极板的公共节点连接或与最高位的上极板和地相连，其余未说明的PMOS管衬底接源极，NMOS管衬底接地；所述亚阈值动态比较器包括：6个PMOS管、6个NMOS管，其中连接关系为：PMOS管M_b的栅极与外部控制信号V_bias相连，PMOS管M_b的源极与电源电压VDD、PMOS管M10b的源极、PMOS管M11b的源极相连，PMOS管M_b的漏极与PMOS管M7b的源极相连，PMOS管M7b的栅极与比较器时钟信号CLK_comp相连，PMOS管M7b的漏极与PMOS管M1b的源极、PMOS管M2b的源极相连，PMOS管M1b的栅极与NMOS管M3b的栅极、PMOS管M2b的漏极、NMOS管M4b的漏极、NMOS管M6b的漏极、PMOS管M11b的栅极与NMOS管M9b的栅极相连，PMOS管M1b的衬底与输入信号VP相连，即与正端二进制加权电容DAC网络的上极板相连，PMOS管M2b的栅极与NMOS管M4b的栅极、PMOS管M1b的漏极、NMOS管M3b的漏极、NMOS管M5b的漏极、PMOS管M10b的栅极与NMOS管M8b的栅极相连，PMOS管M2b的衬底与输入信号VN相连，即与负端二进制加权电容DAC网络的上极板相连，NMOS管M3b的源极与NMOS管M5b的源极、NMOS管M4b的源极、NMOS管M6b的源极、NMOS管M8b的源极、NMOS管M9b的源极相连后接地，NMOS管M5b的栅极与NMOS管M6b的栅极与比较器时钟信号CLK_comp相连，PMOS管M10b的漏极与NMOS管M8b的漏极相连作为输出CMPP，PMOS管M11b的漏极与NMOS管M9b的漏极相连作为输出CMPN，其余未说明的PMOS管衬底接源极，NMOS管衬底接地；所述二进制加权电容DAC网络电路包括：二进制权重电容、CMOS连接开关，其中连接关系为：二进制权重电容有单位电容C并联而成，并且C_i+1=2C_i,i＝2~9, C₂=C₁=C，C_i，其中i＝1~9，其上极板相连，下极板由异步控制逻辑产生的控制信号控制CMOS连接开关连接到地或者V_CM，C₁₀为最高位电容，即MSB电容，其上极板与连接开关相连，下极板的连接与其余电容相同，电容的具体连接关系由异步SAR控制逻辑电路控制；所述异步SAR控制逻辑电路包括：10个Bit-Slice电路、一个或非门，其中连接关系为：比较器输出信号CMPP，CMPN作为异步SAR控制逻辑电路的输入信号，经或非门产生Valid信号，串行连接的10个Bit-Slice电路经Valid信号及CMPP，CMPN控制产生数字码Pi，Ni，i＝1~10，即ADC转换输出结果，其中前一个电路的输出端Q与下一个电路的输入端D相连，第一个电路的D端接采样时钟的反信号CLKS，最后一个电路的Q端作为一次转换的结束，Pi，Ni，i＝1~10经过简单逻辑门，即与非门或或非门，产生连接开关或者二进制加权电容DAC网络中CMOS开关的控制逻辑，其核心电路Bit-Slice电路的连接关系为：PMOS管M1c的栅极与NMOS管M3c的栅极相连接输入信号D，PMOS管M1c的漏极与NMOS管M2c的漏极、PMOS管M4c的栅极、NMOS管M6c的栅极相连，PMOS管M1c的源极与PMOS管M4c、M7c、M9c、M12c、M16c的源极相连接电源电压VDD，NMOS管M2c的栅极与PMOS管M5c的栅极相连接输入信号Valid，NMOS管M2c的源极与NMOS管M3c的漏极相连，NMOS管M3的源极与NMOS管M6c、M15c的源极相连，PMOS管M4c的漏极与PMOS管M5c的源极相连，PMOS管M5c的漏极与NMOS管M6c的漏极、PMOS管M7c、M16c的栅极、NMOS管M15c的栅极相连作为输出Q，PMOS管M7c的漏极与反相器1的输入端、NMOS管M8c的漏极、PMOS管M9c的漏极、NMOS管M10c的漏极、PMOS管M12c的栅极、NMOS管M14c的栅极相连，NMOS管M8c的栅极与反相器1的输出端相连作为输出P，NMOS管M8c的源极与NMOS管M10c的源极、NMOS管M11c的漏极相连，PMOS管M16c的漏极与反相器2的输入端、NMOS管M17c的漏极、PMOS管M12c的漏极、NMOS管M13c的漏极、PMOS管M9c的栅极、NMOS管M11c的栅极相连，NMOS管M17c的栅极与反相器2的输出端相连作为输出N，NMOS管M17c的源极与NMOS管M13c的源极、NMOS管M14c的漏极相连，NMOS管M11c的源极与NMOS管M14c的源极、NMOS管M15c的漏极相连，NMOS管M10c的栅极接输入信号CMPP，NMOS管M13c的栅极接输入信号CMPN，其余未说明的PMOS管衬底接源极，NMOS管衬底接地。

2.如权利要求1所述的一种超低功耗异步逐次逼近寄存器型模数转换器，其特征在于，所述二进制加权电容DAC网络，在采样阶段，二进制加权电容DAC网络中的最高位电容的上极板接地，其余非最高位电容的上极板对连续的模拟信号进行采样，所有二进制加权电容DAC网络中的电容的下极板都接地，即开关S_p1和S_n1导通，同时连接开关S_p2和S_n2断开，阻止最高位电容对输入信号进行采样；在转换阶段，二进制加权电容DAC网络的最高位电容的下极板与V_cm连接，其中V_cm为电源电压V_ref的一半，同时，连接开关S_p1和S_n1断开，连接开关S_p2和S_n2导通，以使二进制加权电容DAC网络的上极板获得采样信号的一半，此时亚阈值动态比较器比较两个二进制加权电容DAC网络的上极板电压以确定ADC的最高位，即MSB位，因为输入信号是由总电容的一半进行采样的，根据ADC最高位的比较结果，当VP＞VN时将正端的最高位电容的下极板切换到地，或当VP＜VN时将负端的最高位的下极板切换到地，然后比较器在进行一次比较从而确定ADC的第二位，根据第二位的比较结果，当VP＜VN时将正端的次高位电容的下极板切换到V_cm或当VP＞VN时将负端的次高位电容的下极板切换到V_cm，其余位用相同的单调开关方法产生。

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