CN111464185B - 一种异步时钟产生电路及其实现方法 - Google Patents
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Abstract
本发明公开了一种异步时钟产生电路及其实现方法，所述异步时钟产生电路包括第一或非电路、第二或非电路和与非门电路；其中第一或非门的输入端作为异步时钟产生电路的第一输入端；第一或非电路的输出端连接与非电路的第一个输入端；第二或非电路的输入端作为异步时钟产生电路的第二输入端；第二或非电路的输出端连接与非门电路的第二个输入端；与非电路的输出端作为异步时钟产生电路的输出端。
Description
技术领域
本发明涉及模数转换技术领域，尤其涉及一种异步时钟产生电路及其实现方法。
背景技术
模数转换技术是将模拟信号转换成数字信号的一种技术。现实世界中出现的信号例如光强信号、心电图信号等都以模拟信号的形式出现，若需要将这些信号进行数字处理，则要将这些信号转换成数字信号。实现这一种技术的电路称为模数转换电路，而现今的模数转换电路多以半导体集成电路的形式实现。主流的半导体模数转换电路的结构有快闪型、逐次逼近型、流水线型和Sigma-Delta型等，其中逐次逼近型模数转换电路适用于诸如可穿戴设备和可植入式医疗设备等低功耗场合。
传统的逐次逼近型模数电路包括比较器、数模转换器和逐次逼近逻辑三个部分，其中比较器由前置放大器和动态锁存器组成，比较器将数模转换器的输出与共模电压进行比较；数模转换器包括第一数模转换器和第二数模转换器；所述比较器的正相输入端和第一数模转换器的输出端相连接，所述比较器的负相输入端和第二数模转换器的输出端相连接；所述比较器的输出端与逐次逼近逻辑的输入端相连接；所述逐次逼近逻辑的第一输出端与第一数模转换器的输入端相连接，所述逐次逼近逻辑的第二输出端与第二数模转换器的输入端相连接。模数转换器的转换速度主要受到三部分的限制：DAC 电容建立时间，比较器比较及复位时间，SAR 逻辑电路延时。因此，本发明提供一种异步逐次逼近型模数转换电路。
发明内容
本发明的目的在于克服现有技术的缺点与不足，提供一种异步逐次逼近型模数转换电路，该电路通过采用一种异步时钟产生电路，在同等精度下，与10位传统结构相比，电容面积减小，速度得到大幅度提升。
本发明至少通过如下技术方案之一实现。
一种异步时钟产生电路，包括第一或非电路、第二或非电路和与非门电路；其中第一或非门的输入端作为异步时钟产生电路的第一输入端；第一或非电路的输出端连接与非电路的第一个输入端；第二或非电路的输入端作为异步时钟产生电路的第二输入端；第二或非电路的输出端连接与非门电路的第二个输入端；与非电路的输出端作为异步时钟产生电路的输出端。
进一步地，所述异步时钟产生电路设置在比较器内。
进一步地，所述比较器还包括前置放大器、动态锁存器和锁存就绪信号产生电路和异步时钟产生电路。所述前置放大器的正相输入端作为比较器的正相输入端；前置放大器的反相输入端作为比较器的反相输入端；前置放大器的复位端作为比较器的复位输入端；前置放大器的正相输出端连接动态锁存器的正相输入端；前置放大器的反相输出端连接动态锁存器的反相输入端；动态锁存器的复位端作为比较器的时钟输入端；动态锁存器的正相输出端输出比较器的比较结果，并连接锁存就绪信号产生电路的第一输入端；动态锁存器反相输出端连接锁存就绪信号产生电路的第二输入端；锁存就绪信号产生电路的输出端输出锁存就绪信号；动态锁存器的正相输出端输出比较器的比较结果，并连接异步时钟产生电路的第一输入端；动态锁存器反相输出端连接异步时钟产生电路的第二输入端；异步时钟产生电路的输出端输出异步时钟信号。
进一步地，所述锁存就绪信号产生电路包括第一反相器、第二反相器和非或门电路；其中第一反相器的输入端作为锁存就绪信号产生电路的第一输入端；第一反相器的输出端连接非或门电路的第一个输入端；第二反相器的输入端作为锁存就绪信号产生电路的第二输入端；第二反相器的输出端连接非或门电路的第二个输入端；非或门电路的输出端作为锁存就结信号产生电路的输出端。
进一步地，所述异步时钟产生电路应用于异步逐次逼近型模数转换电路。
所述的一种异步时钟产生电路的实现方法，包括以下步骤：
步骤1、复位阶段：第一或非电路的第一输入端输出端和第二输入端均为1，与非门电路被拉到高电平，比较器开始下一次比较；
步骤2、比较阶段：比较器比较结束后，第一或非电路的第一输出端和第二输入端分别为0和1，与非门电路 的输出端被拉到低电平，比较器进入复位阶段；在整个比较阶段，第二或非电路的第一输入端处于低电平，第二或非电路的第二输入端在最后一位比较完成之前处于低电平；
步骤3、直到最后一位比较完成，第二或非电路的第二输入端被拉到高电平，与非门电路的输出端不再翻转。
本发明相对于现有技术具有如下的优点及效果：
本异步时钟产生电路的结构相对较简单，电路面积较小，功耗消耗较低，并且在采用此异步时钟产生电路的基础上，比较器在比较完成后能立马进入复位状态，节省了时间，适用于高速逐次逼近型模数转换器。
附图说明
图1是本实施例异步逐次逼近型模数转换电路的组成框图；
图2是本实施例比较器以及锁存就绪信号产生电路组成框图；
图3是本实施例比较器以及异步时钟产生电路组成框图；
图4是本实施例锁存就绪信号产生电路组成框图；
图5是本实施例异步时钟产生电路组成框图。
具体实施方式
下面结合实施例及附图对本发明作进一步详细的描述，但本发明的实施方式不限于此。
如图5所示，所述的异步时钟产生电路I3包括第一或非电路n1、第二或非电路n2和与非门电路n3；其中第一或非电路n1的第一输入端cmp+和第二输入端cmp-作为异步时钟产生电路I3的第一输入端；第一或非电路n1的输出端连接与非电路n3的第一个输入端；第二或非电路n2的第一输入端clk_sam和第二输入端clk_lsb作为异步时钟产生电路I2的第二输入端；第二或非电路n2的输出端连接与非门电路n3的第二个输入端；与非电路n3的输出端clk_comp作为异步时钟产生电路I3的输出端。
所述异步时钟产生电路应用于异步逐次逼近型模数转换电路。如图1所示，本实施例的异步逐次逼近型模数转换电路，包括比较器、数模转换器和逐次逼近逻辑电路；所述异步时钟产生电路I3设置在比较器内。
如图2和图3所示，本实施例的比较器还包括前置放大器A1、动态锁存器I1和锁存就绪信号产生电路I2；其中前置放大器A1的正相输入端作为比较器的正相输入端；
如图4所示，所述的锁存就绪信号产生电路I2包括第一反相器I21、第二反相器I22和非或门电路I23；其中第一反相器I21的输入端作为锁存就绪信号产生电路I2的第一输入端；第一反相器I21的输出端连接非或门电路I23的第一个输入端；第二反相器I22的输入端作为锁存就绪信号产生电路I2的第二输入端；第二反相器I22的输出端连接非或门电路I23的第二个输入端；非或门电路I23的输出端作为锁存就结信号产生电路I2的输出端。
前置放大器A1的反相输入端作为比较器的反相输入端；前置放大器A1的复位端作为比较器的复位输入端；前置放大器A1的正相输出端连接动态锁存器I1的正相输入端；前置放大器A1的反相输出端连接动态锁存器I1的反相输入端；动态锁存器I1的正相输出端输出比较器的比较结果，并连接锁存就绪信号产生电路I2的第一输入端；动态锁存器I1反相输出端连接锁存就绪信号产生电路I2的第二输入端；锁存就绪信号产生电路I2的输出端输出锁存就绪信号；同时动态锁存器I1的正向输出端连接异步时钟产生电路I3的第一输入端，动态锁存器I1的反向输出端连接异步时钟产生电路I3的第二输入端，异步时钟产生电路I3的输出端输出异步时钟信号。
所述数模转换器包括第一数模转换器和第二数模转换器；所述比较器的正相输入端和第一数模转换器的输出端相连接，所述比较器的负相输入端和第二数模转换器的输出端相连接；所述比较器的输出端与逐次逼近逻辑电路的输入端相连接；所述逐次逼近逻辑电路的第一输出端与第一数模转换器的输入端相连接，所述逐次逼近逻辑电路的第二输出端与第二数模转换器的输入端相连接。
所述第一数模转换器的采样输入端连接第一模拟输入信号，第二数模转换器的采样输入端连接第二模拟输入信号，第一数字编码输入端连接逐次逼近逻辑电路输出的第一数字编码，第二数字编码输入端连接逐次逼近逻辑电路输出的第二数字编码。
所述逐次逼近逻辑电路的时钟输入端连接时钟信号，逐次逼近逻辑电路的比较结果输入端连接比较器的动态锁存器I1的正相输出端，逐次逼近逻辑电路的锁存就绪信号输入端连接比较器的锁存就绪信号产生电路I2的输出端，逐次逼近逻辑电路输出数字编码。
所述比较器的正相输入端连接第一数模转换器输出端，反相输入端连接数模转换器输出端，比较器的时钟输入端连接时钟信号，比较器输出比较结果和锁存就绪信号；
所述逐次逼近逻辑电路的时钟输入端连接时钟信号，逐次逼近逻辑电路的比较结果输入端连接比较器的比较结果输出，逐次逼近逻辑电路的锁存就绪信号输入端连接比较器的锁存就绪信号输出，逐次逼近逻辑电路输出数字编码。
所述异步时钟产生电路I3的实现方法，包括以下步骤：
步骤1、复位阶段：第一或非电路n1的第一输入端输出端和第二输入端均为1，与非门电路n3被拉到高电平，比较器开始下一次比较；
步骤2、比较阶段：比较器比较结束后，第一或非电路n1的第一输出端和第二输入端分别为0和1，与非门电路n3 的输出端被拉到低电平，比较器进入复位阶段；在整个比较阶段，第二或非电路n2的第一输入端处于低电平，第二或非电路n2的第二输入端在最后一位比较完成之前处于低电平；
步骤3、直到最后一位比较完成，第二或非电路n2的第二输入端被拉到高电平，与非门电路n3的输出端不再翻转。
上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。
Claims (2)
1.一种异步时钟产生电路，其特征在于，包括第一或非电路（n1）、第二或非电路（n2）和与非门电路(n3)；其中第一或非电路 （n1）的输入端作为异步时钟产生电路（I3）的第一输入端；第一或非电路（n1）的输出端连接与非门 电路(n3)的第一个输入端；第二或非电路（n2）的输入端作为异步时钟产生电路（I3）的第二输入端；第二或非电路（n2）的输出端连接与非门电路(n3)的第二个输入端；与非门 电路(n3)的输出端作为异步时钟产生电路（I3）的输出端；所述异步时钟产生电路应用于异步逐次逼近型模数转换电路；所述异步逐次逼近型模数转换电路，包括比较器、数模转换器和逐次逼近逻辑电路；所述异步时钟产生电路（I3）设置在比较器内；
所述比较器还包括前置放大器（A1）、动态锁存器（I1）和锁存就绪信号产生电路（I2）；所述前置放大器（A1）的正相输入端作为比较器的正相输入端；前置放大器（A1）的反相输入端作为比较器的反相输入端；前置放大器（A1）的复位端作为比较器的复位输入端；前置放大器（A1）的正相输出端连接动态锁存器（I1）的正相输入端；前置放大器（A1）的反相输出端连接动态锁存器（I1）的反相输入端；动态锁存器（I1）的复位端作为比较器的时钟输入端；动态锁存器（I1）的正相输出端输出比较器的比较结果，并连接锁存就绪信号产生电路（I2）的第一输入端；动态锁存器（I1）反相输出端连接锁存就绪信号产生电路（I2）的第二输入端；锁存就绪信号产生电路（I2）的输出端输出锁存就绪信号；动态锁存器（I1）的正相输出端输出比较器的比较结果，并连接异步时钟产生电路（I3）的第一输入端；动态锁存器（I1）反相输出端连接异步时钟产生电路（I3）的第二输入端；异步时钟产生电路（I3）的输出端输出异步时钟信号；
所述锁存就绪信号产生电路（I2）包括第一反相器（I21）、第二反相器（I22）和非或门电路（I23）；其中第一反相器（I21）的输入端作为锁存就绪信号产生电路（I2）的第一输入端；第一反相器（I21）的输出端连接非或门电路（I23）的第一个输入端；第二反相器（I22）的输入端作为锁存就绪信号产生电路（I2）的第二输入端；第二反相器（I22）的输出端连接非或门电路（I23）的第二个输入端；非或门电路（I23）的输出端作为锁存就绪 信号产生电路（I2）的输出端。
2.如权利要求1所述的一种异步时钟产生电路的实现方法，其特征在于，包括以下步骤：
步骤1、复位阶段：第一或非电路（n1）的第一输入端和第二输入端均为1，与非门电路(n3)被拉到高电平，比较器开始下一次比较；
步骤2、比较阶段：比较器比较结束后，第一或非电路（n1）的第一输入端和第二输入端分别为0和1，与非门电路(n3) 的输出端被拉到低电平，比较器进入复位阶段；在整个比较阶段，第二或非电路（n2）的第一输入端处于低电平，第二或非电路（n2）的第二输入端在最后一位比较完成之前处于低电平；
步骤3、直到最后一位比较完成，第二或非电路（n2）的第二输入端被拉到高电平，与非门电路(n3)的输出端不再翻转。
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