CN109787633B - 带斩波稳定的适用于混合型adc结构的σδadc - Google Patents

带斩波稳定的适用于混合型adc结构的σδadc Download PDF

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Abstract

带斩波稳定的适用于混合型ADC结构的ΣΔADC，属于CMOS集成电路设计技术领域。由输入信号采样部、参考电压采样部、积分信号建立部、比较器和计数器组成。本发明采用带斩波稳定的ΣΔADC结构，对内部的整个模拟信号通路进行斩波，有效地消除失调和低频噪声，获得极低的误差和漂移。本发明在传统的采样基础上，增加了对输入信号的采样控制开关，并在传统的双相不交叠时钟clk1和clk2基础上，增加两相不交叠时钟sel_in和sel_vcm；clk1和clk2的周期数为2M+1，M是ADC的数字输出位数，sel_in和sel_vcm的周期数为2M。在完成一次模数转换过程中对输入信号的积分次数为2M次，对参考电压的积分次数为2M+1次，使得转换完成后积分器的输出范围满足后续SAR ADC输入范围的要求，适用于混合型ADC电路中。

Description

带斩波稳定的适用于混合型ADC结构的ΣΔADC
技术领域
本发明属于CMOS集成电路设计技术领域，具体涉及一种带斩波稳定的适用于混合型ADC结构的ΣΔADC。
背景技术
随着半导体工艺技术的发展和便携式设备的需求，低压、低功耗成为集成电路设计的主要趋势。作为将模拟信号转换为数字信号的核心器件，模数转换器(ADC)也朝着高精度、高速、低功耗方向发展，为此近些年各种各样的新型结构ADC被发明出来。其中结合了Sigma-Delta(ΣΔ)ADC和逐次逼近式(SAR)ADC的新型混合结构得到越来越多的关注。ΣΔADC具有结构简单、功耗较低、精度高和不存在器件匹配需求的优点，被而广泛应用于通信和多媒体领域。但当精度要求很高时，需通过增加过采率、积分器级数等方式，对运算放大器、开关、反馈DAC、数字滤波器等模块提出更高要求，导致功耗增加和设计稳定变差。SARADC采用二进制搜索算法使输出逐次逼近模拟输入信号，不需要运算放大器，因此具有极低的功耗。但由于半导体工艺中电容和电阻的匹配问题，使得12位以上的SAR ADC需要复杂的矫正才能获得较高精度。
混合型的ADC基本结构，包含了第一级的ΣΔADC和第二级的SAR ADC，并采用两步量化方式，首先由ΣΔADC对输入信号进行粗量化，所产生的数字信号作为模数转换的高位，ΣΔADC积分器的模拟输出作为SAR ADC的输入，并由SAR ADC进行第二步的细量化，所产生的数字信号作为模数转换的低位。在这种结构中，传统的ΣΔADC无法作为第一级使用，这是因为在传统结构的ΣΔADC中，当第一级转换完成后，积分器输出的电压范围为0～Vref或者-Vref～0，而对于第二级的SAR ADC来说其要求的输入电压范围应该为-Vref/2～Vref/2。在专利Hybird Delta-Sigma/SAR Analog to Digital Converter and Methodsfor Using Such,US 2008/0258951 A1中，采用SAR ADC和ΣΔ公用积分器、比较器的方式，但这种方法需要在多相时钟下不断改变采样信号、电容比例、基准电压等，工作时钟十分复杂，且容易因漏电而导致的精度降低。
发明内容
本发明的目的在于提供一种带斩波稳定的适用于混合型ADC结构的ΣΔADC。该发明克服现有ΣΔADC的不足，提供新型的适用于ΣΔ和SAR混合型ADC中的一阶结构ΣΔADC，具有失配电压小、功耗低的优点，积分器剩余电压范围满足后续SAR ADC对输入电压范围要求，可直接被第二级的SAR ADC进行采样处理。
本发明的目的是这样实现的：
带斩波稳定的适用于混合型ADC结构的ΣΔ ADC，包括输入信号采样部、参考电压采样部、积分信号建立部、比较器和计数器；所述输入信号采样部为轴对称结构，包括第一开关(305)、第二开关(306)、第三开关(307)、第四开关(308)、第五开关(320)、第六开关(321)、采样电容(327)；第一开关(305)、第三开关(307)一端连接共模电压VCM；第二开关(306)一端连接输入信号Vin+；第四开关(308)一端连接输入信号Vin-；第五开关(320)一端连接第一开关(305)、第二开关(306)；第六开关(321)一端连接第三开关(307)、第四开关(308)；第五开关(320)、第六开关(321)另一端连接采样电容(327)；采样电容(327)另一端与运算放大器(338)连接；所述的参考电压采样部为轴对称结构，包括第七开关(301)、第八开关(302)、第九开关(303)、第十开关(304)、第十一开关(318)、第十二开关(319)、电容(326)；第七开关(301)、第十开关(304)一端连接参考电压Vref+，第八开关(302)、第九开关(303)一端连接参考电压Vref-；第十一开关(318)一端连接第七开关(301)、第八开关(302)，第十二开关(319)一端连接第九开关(303)、第十开关(304)；第十一开关(318)、第十二开关(319)另一端连接电容(326)；电容(326)与运算放大器(338)连接；所述积分信号建立部为轴对称结构，积分信号建立部的输出与比较器(339)的差分输入端连接，比较器(339)输出的正端连接计数器(340)，比较器(339)的差分输出为参考电压采样部开关的控制信号，计数器(340)的输出为该ADC的数字输出信号。
所述的输入信号采样部，在时钟信号clk1、clk2、sel_vcm、sel_in作用下，在一次转换周期内，对输入信号进行2M次采样。
所述的参考电压采样部，在时钟信号clk1、clk2和比较器输出信号comp、comn作用下，在一次转换周期内，对输入信号进行2M+1次采样。
所述的积分信号建立部，在一次模数转换周期内，根据比较器输出结果对Vin+Vref、Vin-Vref进行2M+1次积分。
所述的计数器(340)对比较器(339)输出结果进行2M+1次计数，计数结果为该ΣΔADC的输出。
本发明的有益效果在于：
(1)本发明采用带斩波稳定的1阶ΣΔ ADC结构，对ADC在双相不交叠时钟clk1和clk2作用下，采样阶段和反馈阶段输入信号采样部分分别采样+VIN和-VIN，参考电压采样部分分别采样+VREF和-VREF，内部的整个模拟信号通路进行斩波，有效地消除失调和低频噪声，获得极低的误差和漂移；
(2)本发明在传统的采样基础上，增加了对输入信号的采样控制开关，并在传统的双相不交叠时钟clk1和clk2基础上，增加两相不交叠时钟sel_in和sel_vcm，实现转换完成后积分器的输出范围满足后续SAR ADC输入范围的要求。
附图说明
图1为ΣΔ和SAR混合型ADC结构图；
图2为传统1阶ΣΔADC电路图；
图3为带斩波稳定的1阶ΣΔ ADC；
图4为本发明的带斩波稳定适用于混合型ADC的1阶ΣΔADC；
图5为本发明的1阶ΣΔADC工作时序图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步说明：
图1为ΣΔ和SAR结构混合型ADC，该ADC由ΣΔADC(101)、SAR ADC(102)、MSB/LSB组合逻辑(103)组成。输入信号Vin作为整个ADC的输入加载在ΣΔADC(101)的输入端，ΣΔADC(101)具有两个输出，分别为积分器的模拟输出和计数器的数字输出，其中积分器模拟输出连接在SAR ADC(102)的输入端，作为SAR ADC的模拟输入信号，计数器的数字输出作为整个ADC输出的MSB部分连接在MSB/LSB组合逻辑(103)。SAR ADC(102)的输出作为整个ADC输出的LSB部分连接在MSB/LSB组合逻辑(103)。MSB和LSB组合逻辑部分(103)将MSL和LSB连接在一起，构成ADC的最终数字输出。
图2为常见的1阶ΣΔADC电路图，由积分器、比较器和计数器组成，要想获得M-bit的数字输出，需要经过2M个时钟周期。该电路存在的问题是运放失调、电路噪声等会严重降低ADC的转换精度。为消除共模噪声和电路失配等影响，将电路修改为如图3所示的带斩波稳定的1阶ΣΔADC结构。对ADC内部的整个模拟信号通路进行斩波，这样可以有效地消除失调和低频噪声，获得极低的误差和漂移。对于某一输入电压VIN，当经过2M个时钟周期转换后，积分器的输出电压可表示为：
其中，VOUT为积分器输出的差分电压值VOUT＝VOUT+-VOUT-，VIN为输入差分电压，VIN＝(+VIN)-(-VIN)，+VIN＝VIN+-VIN-，-VIN＝VIN--VIN+，VREF＝(+VREF)-(-VREF)，+VREF＝VREF+-VREF-，-VREF＝VREF--VREF+，系数2是因为斩波技术对输入和反馈电压分别进行了两次采样，CS为采样电容，CI为积分电容，CF为参考电压采样电容。X表示比较器输出为1的次数，Y表示输出为0的次数，X+Y＝2M，当比较器输出为1时减去VREF，当比较器输出为0时，加上VREF。
在具体电路设计中通常取CS＝CF，由上式可以看到，当VIN为正值，且时，VOUT＝0，随着VIN的增加，但不引起X-Y的值变化，VOUT逐渐接近于当VIN进一步增加，会使得X增加1，Y减小1，VOUT再次变为0。因此可见，当VIN>0时，ΣΔADC的积分器输出范围时/>同样的道理，当Vin<0时，积分器的输出范围是
但是对于后续的SAR ADC来说，其输入范围是而不是/>或者因此需要将SD ADC积分器的输出从/>(输入为正时)和/>(输入为负时)调整为/>才可以。
由积分器输出的表达式可见，如果反馈VREF的次数比采样VIN的次数多一次，即当VIN为正时，多减一次VREF，VIN为负时，多加一次VREF，但采样VIN的次数要保持2M不变，即可实现上述功能。因此对ΣΔADC电路进行修改，修改后的电路如图4所示。
本发明由输入信号采样部分、参考电压采样部分、积分信号建立部分、比较器部分和计数器部分组成。其中输入信号采样部分包括开关(305)、(307)、(310)、(312)，这四个开关一端均连接共模电压VCM，开关(306)、(311)，这两个开关一端接输入信号Vin+，开关(308)、(309)，这两个开关一端接输入信号Vin-。另外该部分包括了开关(320)、(321)、(322)、(323)和采样电容(327)、(328)。参考电压采样部分包括了开关(301)、(302)、(303)、(304)，开关(313)、(315)、(316)、(317)，其中开关(301)、(304)、(313)、(317)的一端连接参考电压Vref+，开关(302)、(303)、(315)、(316)的一端连接参考电压Vref-。另外，该部分包括了开关(318)、(319)、(324)、(325)和电容(326)、(329)。输入信号采样部分和参考电压采样部分均连接至积分信号建立部分的运算放大器输入端。积分信号建立部分包括运算放大器(338)、开关(330)、(331)、(332)、(334)、(335)、(336)和积分电容(333)、(337)。积分信号建立部分的输出连接至比较器(339)的差分输入端，比较器输出的正端连接至计数器，另外，比较器的差分输出作为参考电压采样部分开关的控制信号，计数器的输出即为该ADC的数字输出信号。
图5中给出了本发明的工作时钟，整个电路是在双相不交叠时钟clk1和clk2下进行采样、积分、比较和计数的。在实际电路中根据需要，为降低电荷注入影响，也会增加两个时钟clk1d和clk2d，clk1d、clk2d与clk1、clk2同相，并具有相同的上升沿和带有一定延迟的下降沿。如前文所述，如果对输入信号的采样和对参考电压的采样次数相同，会使得2M个周期转换结束后，积分器输出的范围为或/>无法满足后续SAR ADC对输入信号范围的需求。本发明中clk1和clk2的周期数为2M+1，也就是整个转换次数为2M+1次，但对输入信号的积分次数为2M次，所以输入信号采样开关(306)、(308)、(309)、(310)的控制信号sel_in周期次数为2M次。在clk1和clk2最后一次转换时，不再采样VIN+和VIN-，而是采样共模电压VCM，由于差分电路相减作用，最后一次采样的VCM电压不会对积分器输出信号造成任何影响。在实际工作中，共模电压VCM不是必须的，只要是一个固定电压均可获得相同效果。对VREF要进行一次额外的积分，当输入信号VIN为正时，在2M个周期结束时刻，积分器的输出大于0，因此比较器输出comp为高电平，comn为低电平，comp和comn为采样VREF的控制信号，最后一个周期所采样的VREF为VREF--VREF+，所以经过最后一个周期后，Vout的值变为
因此在输入为正时，第2M+1积分周期结束后，积分器的输出范围由调整为/>
当输入信号VIN为负时，在2M个周期结束时刻，积分器的输出小于0，因此比较器输出comp为低电平，comn为高电平，最后一个周期所采样的VREF为VREF+-VREF-。经过最后一个周期后，Vout的值变为
因此在输入为负正时，第2M+1积分周期结束后，积分器的输出范围由调整为/>满足后续SAR ADC输入范围的要求。
本发明目的是提供新型的适用于ΣΔ和SAR混合型ADC中的一阶结构ΣΔADC，该ADC具有失配电压小、功耗低的优点，其积分器剩余电压范围满足后续SAR ADC对输入电压范围要求，可直接被第二级的SAR ADC进行采样处理。本发明在传统的采样基础上，增加了对输入信号的采样控制开关，并在传统的双相不交叠时钟clk1和clk2基础上，增加两相不交叠时钟sel_in和sel_vcm。其中clk1和clk2的周期数为2M+1，其中M是ADC的数字输出位数，sel_in和sel_vcm的周期数为2M。使得在完成一次模数转换过程中对输入信号的积分次数为2M次，而对参考电压Vref的积分次数为2M+1次。当输入信号VIN为正时，在2M个周期结束时刻，最后一个周期采样的VREF为VREF--VREF+，当输入信号为负时，最后一个周期采样的VREF为VREF+-VREF-，使得转换完成后积分器的输出范围满足后续SAR ADC输入范围的要求。
输入信号采样部，在时钟信号clk1、clk2、sel_vcm、sel_in作用下，在一次转换周期内，对输入信号进行2M次采样。参考电压采样部，在时钟信号clk1、clk2和比较器输出信号comp、comn作用下，在一次转换周期内，对输入信号进行2M+1次采样。积分信号建立部，在一次模数转换周期内，根据比较器输出结果对Vin+Vref或Vin-Vref进行2M+1次积分。比较器部(339)，根据积分器每一个周期输出结果，输出高或低电平，用于控制参考电压采样开关。计数器部(340)，对比较器部(339)输出结果进行2M+1次计数，计数结果为该ΣΔADC输出输出。带斩波稳定的适用于混合型ADC结构的ΣΔADC，在该ADC内部的整个模拟信号通路进行斩波，有效地消除失调和低频噪声，获得极低的误差和漂移。

Claims (5)

1.带斩波稳定的适用于混合型ADC结构的ΣΔADC，其特征在于：包括输入信号采样部、参考电压采样部、积分信号建立部、比较器和计数器；所述输入信号采样部为轴对称结构，包括第一开关(305)、第二开关(306)、第三开关(307)、第四开关(308)、第五开关(320)、第六开关(321)、采样电容(327)；第一开关(305)、第三开关(307)一端连接共模电压VCM；第二开关(306)一端连接输入信号Vin+；第四开关(308)一端连接输入信号Vin-；第五开关(320)一端连接第一开关(305)、第二开关(306)；第六开关(321)一端连接第三开关(307)、第四开关(308)；第五开关(320)、第六开关(321)另一端连接采样电容(327)；采样电容(327)另一端与运算放大器(338)连接；所述的参考电压采样部为轴对称结构，包括第七开关(301)、第八开关(302)、第九开关(303)、第十开关(304)、第十一开关(318)、第十二开关(319)、电容(326)；第七开关(301)、第十开关(304)一端连接参考电压Vref+，第八开关(302)、第九开关(303)一端连接参考电压Vref-；第十一开关(318)一端连接第七开关(301)、第八开关(302)，第十二开关(319)一端连接第九开关(303)、第十开关(304)；第十一开关(318)、第十二开关(319)另一端连接电容(326)；电容(326)与运算放大器(338)连接；所述积分信号建立部为轴对称结构，积分信号建立部的输出与比较器(339)的差分输入端连接，比较器(339)输出的正端连接计数器(340)，比较器(339)的差分输出为参考电压采样部开关的控制信号，计数器(340)的输出为该ADC的数字输出信号；
所述输入信号采样部在时钟信号clk1、clk2、sel_vcm、sel_in作用下，在一次转换周期内，对输入信号进行2M次采样；所述参考电压采样部，在时钟信号clk1、clk2和比较器输出信号comp、comn作用下，在一次转换周期内，对输入信号进行2M+1次采样；所述积分信号建立部在一次模数转换周期内，根据比较器输出结果对Vin+Vref或Vin-Vref进行2M+1次积分；比较器部(339)根据积分器每一个周期输出结果，输出高或低电平，用于控制参考电压采样开关；计数器部(340)对比较器部(339)输出结果进行2M+1次计数，计数结果为该ΣΔADC输出输出。
2.根据权利要求1所述的带斩波稳定的适用于混合型ADC结构的ΣΔADC，其特征在于：所述的输入信号采样部，在时钟信号clk1、clk2、sel_vcm、sel_in作用下，在一次转换周期内，对输入信号进行2M次采样。
3.根据权利要求1所述的带斩波稳定的适用于混合型ADC结构的ΣΔADC，其特征在于：所述的参考电压采样部，在时钟信号clk1、clk2和比较器输出信号comp、comn作用下，在一次转换周期内，对输入信号进行2M+1次采样。
4.根据权利要求1所述的带斩波稳定的适用于混合型ADC结构的ΣΔADC，其特征在于：所述的积分信号建立部，在一次模数转换周期内，根据比较器输出结果对Vin+Vref、Vin-Vref进行2M+1次积分。
5.根据权利要求1所述的带斩波稳定的适用于混合型ADC结构的ΣΔADC，其特征在于：所述的计数器(340)对比较器(339)输出结果进行2M+1次计数，计数结果为该ΣΔADC的输出。
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