CN101044684A - 使用斩波稳定的多位连续时间前端∑－△adc - Google Patents

使用斩波稳定的多位连续时间前端∑－△adc Download PDF

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Abstract

一种多位连续时间∑－Δ模数转换器(ADC)，其具有接收模拟输入信号电流的输入级。一种多位反馈电流数模转换器(IDAC)，其根据反馈信号产生多电平反馈电流。一种积分器，其基于连续时间对所产生的电流和输入信号电流之和进行积分。所述IDAC具有包括第一偏置电流源的第一输出支路以及包括第二偏置电流源的第二输出支路。所述偏置电流源向所述IDAC的相应支路提供偏置电流，以便在中级状况偏置输入级。偏置电流源经由斩波开关连接到支路，在第一配置和相反的第二配置中，所述斩波开关将所述偏置电流源连接到所述支路。尽管优选地只有第一级是斩波稳定的，但是，积分放大器也可以是斩波稳定的。

Description

使用斩波稳定的多位连续时间前端∑－△ADC
技术领域
本发明涉及∑-Δ模数转换器。
背景技术
∑-Δ(∑Δ)结构已经成为用于实现高精度模数转换器(ADC)的最普遍的结构。图1图示了在∑-Δ模数转换器(ADC)中使用的总体结构。图1中所描述的积分器级15、16、17可以使用连续时间(C/T或CT)数模转换器(DAC)或离散时间(D/T或DT)DAC。连续时间方案将电流DAC(IDAC)并入反馈路径，而离散时间方案将开关电容(S/C)DAC并入反馈路径。
在最近几年中，连续时间∑-ΔADC在需要若干MHz的信号带宽的应用中备受关注。由于连续时间ADC的功率要求较低，其比开关电容ADC更受欢迎。其它优点包括由于它们固有的抗混叠特性而具有的更好的抗扰性，这在RF接收器中尤其有利。此外，技术趋势是趋向于要求较低电源电压的超深亚微米工艺。基于开关电容的电路要求自举技术以驱动开关来扩展转换器的动态范围和取样率。连续时间ADC避免了这些问题，并且可以获得高得多的信号带宽。
尽管在使用连续时间∑-ΔADC时有上述优点，但是音频带ADC实现仍然保持在离散时间域内。这是因为离散时间ADC实现了比较高的线性，所以它们很能容忍时钟抖动，并且由于不要求高信号带宽，所以在基于∑-Δ的ADC中可以采用适中的取样率。此外，在离散时间内可以容易地采用斩波稳定来去除在深亚微米MOS器件中尤其成问题的闪烁噪声，且滤波器系数很稳定。论文“A 114-dB 68-mW Chopper-stabilized stereomulti-bit audio ADC in 5.62mm2”描述了结合多位离散时间ADC的斩波的使用，该论文由YuQing Yang、Chokhawala，A.、Alexander，M.、Melanson，J.、Hester，D.发表在2003年12月的IEEE Journal of Solid StateCircuits的Vol.38，Issue 12的2061-2068页。但是，斩波稳定限于用于积分器级的op-amp。
美国专利第5,039,989号(Welland等人)中结合连续时间转换器来使用斩波，但是仅用单比特ADC和单比特反馈式DAC方案。单比特连续时间ADC对抖动尤其敏感，并且Welland提出的结构不适合多位转换器。
由于已提及的原因，对于音频带应用来说，离散时间ADC实现好象比连续时间ADC有利。但是，音频电视内使用的较大的信号范围，例如2Vrms，超出了基于开关电容的电路可以方便关联的电压范围。在这种情况下，唯一的方案是将输入信号衰减，而因此舍弃宝贵的动态范围。甚至在衰减输入信号之后，可能需要抗混叠滤波电路和缓冲电路来驱动开关电容输入级。OEM通常要求在芯片上提供该功能，这不可避免地导致芯片成本的增加以及噪声性能的恶化。
期望在该应用中使用连续时间前端∑-Δ调制器，是因为它不必对输入进行衰减、抗混叠滤波以及缓冲。但是，在使用连续时间前端∑-ΔADC时，连续时间∑-Δ调制器对由IDAC内的符号间干扰而导致的失真和时钟抖动敏感的问题仍然存在。趋向于超深亚微米工艺的技术趋势要求较低的电源电压。连续时间ADC很适于该工艺。然而，制约连续时间ADC的使用的一个限制是闪烁噪声。以亚微米技术来实现连续时间ADC要求DC偏置电流源具有大的面积以获得低噪声。这是因为闪烁噪声反比于器件面积。放大器的输入和输出器件也需要大的面积来获得高性能。然而，期望面积密集较低的架构。
相应地，本发明设法寻求提供一种改进的连续时间∑-ΔADC。
发明内容
一种多位连续时间∑-Δ模数转换器(ADC)具有接收模拟输入信号电流的输入级。多位反馈电流数模转换器(IDAC)根据反馈信号产生多电平反馈电流。反馈信号通常是从处于下游级的快闪式ADC处获得的多位数字反馈信号。积分器基于连续时间对所产生的电流与输入信号电流之和进行积分。IDAC具有包括第一偏置电流源的第一输出支路，以及包括第二偏置电流源的第二输出支路。偏置电流源向IDAC的相应支路提供偏置电流，以便在中级(mid-scale condition)状况来偏置输入级。偏置电流源经由斩波开关连接到支路上，在第一配置和相反的第二配置中，斩波开关将偏置电流源交替地连接到支路上。另外，积分放大器也可以是斩波稳定的。在一可替选的布置中，偏置电流源被完全去除且积分放大器是斩波稳定的以减小闪烁噪声。
削去输入级电路内存在的闪烁噪声，允许更高噪声性能ADC以小亚微技术实现，并且当转换器以集成电路实现时减小了转换器的总体尺寸。这是因为闪烁噪声反比于器件面积。当IDAC包括一组单元IDAC时，可以配置反馈信号使其在随机或伪随机的基础上选择单元IDAC的不同组合以获得反馈电流的给定电平。随机/伪随机选择由加扰器来完成，该加扰器对快闪式ADC和IDAC之间经过的反馈信号进行操作。
当输入级包括一组偏置电流源时，斩波开关可作用于该偏置电流源，其将具有削减由偏置电流源产生的闪烁噪声的作用。当前端具有一对差分输入时，在第一配置和相反的第二配置中，斩波开关可将偏置电流源交替地连接到差分输入对上。
在大的混合信号集成电路(芯片)中，多位连续时间ADC比基于开关电容的方案更有利，原因是其对衬底噪声较不敏感。其它优点包括：具有较低的热噪声，原因是不发生混淆现象；外部接口连接变得更加容易，原因是从输入端不要求有分立的充电容器(pocket of charge)；以及可能有更大的输入信号范围，原因是开关的峰空间/谷空间(headroom/footroom)不是障碍。采用多位电流DAC减轻了单比特CTADC遇到的时钟抖动敏感性。采用多位结构还降低了积分放大器的转换速率要求。
附图说明
将参考附图对本发明的实施例进行描述，其中：
图1示意性地示出了多位∑-ΔADC；
图2示意性地示出了根据本发明的多位∑-ΔADC；
图3示出了图2的转换器中使用的经调整的单端的前端；
图4示出了加扰器的工作；
图5示出了图2的转换器中使用的另一经调整的单端的前端；
图6示意性地示出了在图3和图5的前端内使用的两级斩波稳定放大器；
图7更加具体地示出了图6的两级放大器；
图8示出了根据本发明的转换器的性能；
图9示出了用在图2的转换器中的经调整的差分前端；以及
图10示出了在图9的前端内使用的两级斩波稳定放大器。
具体实施方式
下面将参考特定实施例和附图对本发明进行描述，但是本发明不限于这些，而是仅由权利要求来限定。所描述的附图只是示意性的和非限制性的。
本发明在其应用上不受限于下面的说明书中所阐述的或附图中所图示的部件构造及设置的细节。本发明可以有其它实施例并能够以多种方式实施或执行。此外，这里所使用的措词和术语是为了描述的目的，而不应该看作是限制。在这里使用“包括(including)”、“包括(comprising)”、“具有(having)”、“包含(containing)”、“涉及(involving)”及其变形，意思是包括后面所列举的项目及其等同内容以及附加的项目。此外，说明书和权利要求中的术语“第一”、“第二”、“第三”等是用于相似元件之间的区分而未必用于描述次序顺序或时间顺序。
图2图示了在一个∑-ΔADC中结合了斩波、多位和连续时间操作的布局。第一级积分器15是连续时间(CT)类型的，而多位电流DAC(IDAC)50用于产生多电平电流并从进入的输入信号电流(I/P)中执行减法。采用多位电流DAC 50减轻了单比特CT ADC所遇到的时钟抖动敏感性。采用多位架构还减轻了积分放大器12的转换速率要求。在第一级15后面的积分器级16、17可以是连续时间或离散时间的。快闪式ADC 18将末级17的输出转换成多位数字代码，该代码被反馈到级15、16、17内的DAC上。该代码具有2N+1个值中的一个。数字滤波器和抽取器(decimator)19将该输出转换成具有期望精度的数字代码。
如同将在下面进行更为具体的描述那样，IDAC 50包括一组单元IDAC，即，其中每个都具有相同值电流源的一组IDAC。针对具有2N个代码的快闪式ADC，输入级15中的IDAC 50包括2N个单元IDAC的组，并且在反馈路径中有2N个反馈线，每个单元IDAC一个。来自快闪式ADC18的反馈信号被馈送给加扰器20。IDAC中单元元件的不匹配由反馈路径中采用的加扰器20进行噪声整形(noise-shaped)。换个方式说，对于反馈信号的给定值，加扰器将改变单元IDAC的选择以获得反馈信号的那个电平。发现在连续时间级中使用加扰器以选择IDAC的不同组合对闪烁噪声具有削去作用。对于低电平输入信号，来自加扰器的输出代码提供一频谱，其固有地将电流源闪烁噪声削(调制)到高频，该高频随后被数字抽取滤波器19去除。加扰器工作在与快闪式ADC时钟速率相同的时钟速率。
图3中示出了根据本发明第一实施例的ADC的前端。其对应于图2中所示出的总体ADC的级15。该前端具有单端的输入Vin和单端的输出80。通常，输入信号将经由dc去耦电容器(未示出)连接到Vin。前端包括两个DC偏置电流源31、32，每个提供值为2N-2.I的偏置电流，其中，N为用于多位反馈信号的位的数目。第一偏置电流源31经由斩波开关35连接在供电轨VDD和求和节点41之间。第二偏置电流源32经由斩波开关35连接在供电轨VDD和求和节点42之间。多位电流数模转换器(IDAC)50连接到节点41、42。该IDAC包括2N个单元IDAC的组，其中每个如图4中55所示。IDAC 50接收用于选择若干单元值IDAC 55的多位(即N位)数字反馈信号。每个单元IDAC 55包括具有I/2的值的电流源53。电流源53的第一端连接到供电轨VSS。每个IDAC的第一支路经由开关51而连接在电流源53的第二端与求和节点41之间。每个IDAC的第二支路经由开关52而连接在电流源53的第二端与求和节点42之间。每个IDAC 55接收施加到IDAC开关驱动器56的选择信号。开关驱动器56产生D和D杠(D bar)选择信号，D信号施加到开关51，而D杠信号施加到开关52。这样，IDAC的支路被差分驱动。开关驱动器56响应于时钟信号，其以对称方式切换输出(D，D杠)，如同在下面将更为全面地描述那样。
在第一配置和第二配置中，一组斩波开关35将偏置电流源31、21交替地连接到节点41、42。在第一配置中，偏置电流源31连接到节点41，且偏置电流源32连接到节点42(如前所述)。在该结构中，开关Φ1是闭合的，而开关Φ2是断开的。在第二结构中，电流源被交换，偏置电流源31连接到节点42，且偏置电流源32连接到节点41。在该结构中，开关Φ2是闭合的，而开关Φ1是断开的。单端的输入信号Vin经由电阻器Rint连接到节点41。
节点42连接到op-amp(运算放大器)60的反相输入端61。op-amp60的非反相端62接收参考电压vref。op-amp 60与电阻器R 64一起作为电流到电压转换器。op-amp 60的输出端63经由值为R的电阻器64而连接到节点42，且经由值为R的电阻器65连接到求和节点41。节点41连接到积分器级70的求和连结点。电阻器64、65优选地为等值的，以便差分消除由IDAC产生的电源噪声和偶次谐波。
积分器级70包括具有连接到节点41的反相输入端71以及接收参考电压vref的非反相输入端72的op-amp 73。运算放大器73的输出端74经由反馈路径中的积分器电容器Cint而连接到反相输入71上。
现在来描述电路操作。当连接到节点Out或Outb时，单元电流源53的栅极上的闪烁噪声转换成低频噪声电流。当该噪声电流经由开关52而连接到Outb时，在求和连结点41看时，其极性由电流到电压配置与电阻器R 65一起有效地反转。当该噪声电流通过开关51连接到节点Out时，在求和连结点41处看时，其极性没有改变。当该噪声电流在路径Out和Outb之间以足够快的速率进行切换时，那么，在求和连结点41处看时，其总作用或平均作用为0。换个方式说，IDAC的第二支路中的Outb电流被IDAC电流到电压转换器(op-amp60)转换成电压，并被电流到电压放大器的输出端处的电阻器65转换回具有相反极性的电流。该电流在求和连结点41与从电流Out获得的电流进行求和。从Out电流获得的电流在远离求和连结点41的方向上拉电流，而从Outb电流获得的电流将电流推到求和连结点41。该噪声电流幅度相等但符号相反。
事实上，到求和连结点41的两个不同的电流路径保持差分结构，使得电流源的闪烁噪声被移到或调制(也称被斩波稳定)到不需要的(高)频率，其随后可通过滤波而去除，如积分器输入滤波。该结构还使得由于电流源自身的切换而产生的失真中的偶次谐波被消除。该结构还允许DC偏置电流源的斩波，传统上这在单端的(a single-ended)结构中是不可能的。DC偏置电流源允许到ADC的输入位于ADC自身的输出代码范围内的中间范围处的中央。
对于大多数应用，输入信号经由dc去耦电容器(未示出)而从外部连接到节点Vin。在没有输入信号存在的情况下，Vin将等于Vref。在这种情况下，将没有电流流过输入电阻器Rint。当在反馈路径中使用4-位IDAC时，存在24(16)个单元电流源的合组50。在没有输入信号的情况下(即，在中间级(mid-scale)的ADC)，这些电流源53中的8个将通过标记为D的开关51而连接到节点Out 41，而另外8个电流源将通过由D杠52驱动的开关将它们的电流拉向节点Outb 42。上电流源31、32的功能是针对连续时间积分器而平衡这些电流，使得没有净电流流入或流出求和连结点41。结果，上电流源31、32提供中间级的电流偏置，该电流偏置使得IDAC 50能够输出高于或低于中间级的电流。由于∑-Δ环路以闭合环路控制系统工作，所以，反馈代码对输入信号进行跟踪。下电流源53的功能是平衡流过输入电阻器的输入信号电流。来自IDAC的反馈电流和来自输入电阻器Rint的输入电流之间的差称为误差电流。该误差电流被有效地传送到积分器级70。
图4示出了图2中的加扰器的操作。每个单元IDAC 55由数据位驱动。该数据被热量计编码，使得在4位IDAC的该示例中有24＝16个数据线，每个单元IDAC 55对应一条数据线，其可以在范围0-16中取值。定向数据加扰器20基于伪随机来选择IDAC单元元件的组合。积分器级70在连续的基础上对输出进行积分。图4示出了其中所要求的反馈值为8的示例情形。这要求8个单元IDAC 55以使其电流经过开关51，同时，另外8个使其电流经过开关52。加扰器基于伪随机选择IDAC的不同的组合以获得期望的反馈电流，而不是每次选择同一8个IDAC组。在最简单的情况下，其在第一周期选择的IDAC组为“0000000011111111”，而在第二周期选择的IDAC组为“1111111100000000”。当然，加扰器可以选择IDAC的其它组合以获得值8。已发现，使用加扰器20来选择IDAC的不同组合对闪烁噪声具有削去作用。对于低电平输入信号，来自加扰器的输出代码提供一频谱，其固有地将电流源闪烁噪声削到高频，该高频通过滤波来去除。
根据本发明第二实施例的前端在图5中示出。在该实施例中，去除了偏置电流源31、32和斩波开关35。其它组件与图3中示出的相同，且使用了类似的附图标记。放大器60和电阻器64共同构成电流到电压的转换器与另外的电阻器65一起确保在中级范围中，IDAC产生流入求和连结点的净零电流。通过去除DC偏置电流源，具有改进噪声性能的优点，这是因为DC偏置电流源不再贡献热和闪烁噪声。
为了说明该布置的操作，假定中间范围(无输入信号)状况，其中来自加扰器的16位热量计编码的信号包括设置高的8位和设置低的8位。该信号被施加到16个IDAC 50上。这将设置其中8个IDAC 50以将D使能为高。这使得这些IDAC的电流源53将电流通过节点“Out”拉离求和连结点。另外8个IDAC使D设置为低，意味着这些IDAC的电流源53将使其电流流经“Outb”。从“Outb”引出的电流由op-amp 60发出。由于该电流必然流经最左端的电阻器64，所以，这在op-amp 60的输出端63处产生大于“vref”的电压。在op-amp 60的输出端63处产生高于vref的正电压时，其依次将与流经节点“Outb”的电流在幅度上相等的电流通过最右端的电阻器65而注入到求和连结点41。这样，从求和连结点通过由“Out”表示的路径而引出的电流通过由另一路径注入的电流来平衡。由于路径被平衡，所以，图3中示出的最上端(PMOS)电流源31、32就不再需要了。
图3和图5中示出的前端对于IDAC电流提供一差分路径，以便流向求和连结点，同时还针对单端的输入连续时间ADC提供单端的输出电流。
图3和图5中示出的前端的另一好处在于，通过IDAC的开关部分的总电流是现有技术中的一半。这是因为图3和图5的前端结构中所有的IDAC电流被用于取消进来的信号电流，而传统上使用一丢弃节点，其使得当处于中级时一半电流的使用是冗余的。
在图3所示的布置中，其中使用了偏置电流源31、32，为了削去DC偏置电流源闪烁噪声，需要明确的斩波开关35和驱动开关的足够高频率时钟。在图5的布置中，多位ADC的反馈路径中采用的数据定向加扰器20的开关特性使得无需明确采用斩波开关和高频时钟就可完成IDAC源53的噪声的削去。本发明还可以削去IDAC电流到电压放大器和积分放大器的闪烁噪声。
在图3和图5中，选择信号(D)被施加到NMOS晶体管51、52，并且在图3中由PMOS电流源31、32提供偏置电流。能够使该架构相反。在该“相反”架构中，IDAC被实施为PMOS晶体管，且由NMOS电流源提供偏置电流。
优选地，在图3和图5中的电流到电压放大器60和积分放大器73每个都是斩波稳定的。图6和图7示出了斩波稳定放大器的一个示例性实施例，其适合于作为IDAC放大器60和积分放大器73来使用。这是单端的Class-AB放大器，但是应理解，其它设计同样可以使用。所述放大器具有两个增益级160、180。第一增益级160接收一对差分输入Vinp、Vinn，且包括图7中所示的一对输入器件161、162，其由交迭式级联级所加载。第二增益级180包括一对器件181、182，其被耦合在一起以形成单端的输出VOUT。Vb2和Vb3驱动的器件形成用于第二级的Class-AB偏置方案。施加到器件181、182的栅极上的信号形成第一增益级的输出。第一增益级160的差分输入Vinp、Vinn经由斩波开关163-166连接到器件161、162。第一增益级的输出通过斩波开关183-186也被斩波。放大器内的极性在操作的两个周期的每个期间进行交替，在第一周期期间开关Φ1闭合而开关Φ2断开，在第二周期期间开关Φ1断开而开关Φ2闭合，这具有在交替的周期之间交换第一级160的输入和输出的作用。可以看出，在第一周期期间，Vinp经由开关163连接到器件161的栅极，而Vinn经由开关165连接到器件162的栅极。在第二周期期间，Vinn经由开关164连接到器件161的栅极，而Vinp经由开关166连接到器件162的栅极。已发现使用具有两级且其中只有第一级是斩波稳定的放大器在连续时间ADC电路中具有性能优势。
放大器60、73内的斩波开关163-166、183-186以及图3中的斩波开关35可以工作于宽范围的时钟速率。斩波控制电路被设计成以调制器时钟速率以及该时钟速率的因数来工作。通常，斩波开关可以工作在如下速率：与∑-Δ调制器的主时钟相同的速率(Fs)(即，调制器时钟速率)或对调制器时钟速率进行二分细分的速率，例如Fs/2、Fs/4、Fs/8。
图3和图5中所示的以及上述的单端的前端15在提供针对反馈IDAC的单端的输出的同时还提供了差分架构的许多优点。它使能：
(1)在IDAC结构中差动地消除电源噪声；
(2)由于差分架构用IDAC产生的偶次谐波消除；
(3)削去IDAC电流源闪烁噪声；
(4)如果使用了DC偏置电流源，DC偏置电流源的斩波；
(5)去除DC偏置电流源；
(6)减小的电流被耗尽在IDAC中。
图8对图3所示的类型的前端在不具有(迹线110)和具有(迹线112)斩波稳定时的噪声性能进行了比较。该输入信号是-60dB满级1KHz信号。
图9示出了根据本发明第二实施例的ADC的前端。这对应于图2示出的整个ADC的级15。前端具有一对差分输入Vinp、Vinn以及一对差分输出175、176。通常，输入信号将经由dc去耦电容器(未示出)连接到Vinp、Vinn。每个输入Vinp、Vinn与电阻器Rint串联连接。该前端包括其中每个都提供偏置电流的两个DC偏置电流源131、132。偏置电流用于在没有模拟输入信号的情况下以中级状况偏置前端。第一电流源131通过斩波开关135连接在供电轨VDD和求和节点141之间。第二电流源132通过斩波开关135连接在供电轨VDD和求和节点142之间。多位电流数模转换器(IDAC)150连接到节点141、142。IDAC包括2N个单元IDAC的组，其中之一在图9中示为55。IDAC接收来自快闪式ADC(18，图2)的多位数字反馈信号，该快闪式ADC是用于选择若干单元值IDAC155。每个单元IDAC 155包括电流源153。电流源153的第一端接地。每个IDAC 155的第一支路经由开关151连接在电流源153的第二端与求和节点141之间。每个IDAC 155的第二支路经由开关152连接在电流源153的第二端与求和节点142之间。每个IDAC 155接收选择信号D。该选择信号直接施加到开关151上并在施加到(D杠)开关152之前被反向。
在第一配置和第二配置中，一组斩波开关135将偏置电流源131、132交替地连接到节点141、142。在第一配置中，偏置电流源131连接到节点141，而偏置电流源132连接到节点142(如前所述)。在该结构中，开关Φ1是闭合的，而开关Φ2是打开的。在第二结构中，电流源被交换，偏置电流源131连接到节点142，而偏置电流源132连接到节点141。在该结构中，开关Φ2是闭合的，而开关Φ1是打开的。斩波开关接收时钟信号f_chop_mos，该信号控制开关135的开关速率。
积分器级包括积分放大器(op-amp)170以及连接在每个输出和输入对之间的反馈电容器Cint。节点142连接到积分放大器170的求和节点171和积分放大器170的反相输入端上。节点142连接到积分放大器170的求和节点172和积分放大器170的非反相输入端上。积分放大器170是斩波稳定的，并接收用于控制斩波速率的信号f_chop amp。斩波开关153可工作在与用于∑-Δ调制器的主时钟相同的速率或对调制器时钟速率进行二分细分的速率，例如Fs/2、Fs/4、Fs/8。
现在描述所述电路的工作。前端中闪烁噪声的三个源是每个IDAC155内的单元电流源153、偏置电流源131、132，以及积分放大器170中存在的闪烁噪声。通过将偏置电流源131、132交替地连接到一个差分输入端上然后另一个上对偏置电流源131、132进行斩波，其具有将它们的闪烁噪声调制到供其来回切换的频率的作用。该噪声还被调制到该切换速率的奇次谐波，即Fs、3Fs、5Fs等。IDAC内存在的电流源153通过加扰器的切换动作而来回地切换。差分放大器170包含交替地来回切换的两组斩波开关。这使得放大器170内存在的闪烁噪声被移到驱动斩波开关的时钟频率以及与其相关联的奇次谐波。放大器170内的斩波开关可以工作在与用于∑-Δ调制器的主时钟相同的速率(Fs)或者是对调制器时钟速率的二分细分频率，例如Fs/2、Fs/4、Fs/8。
当选择了IDAC，电流源153通过开关151连接到Vinp，并从节点141拉电流。相反地，当未选择IDAC时，第二支路中的开关152被接通，其将电流源153连接到节点142，这具有从节点142拉电流的作用。差分放大器170与积分电容器Cint一起对节点171、172的净输入电流的差进行积分，以在输出Intp和Intn之间产生差分输出电压。
来自每个IDAC 155内的电流源153的噪声通过由加扰器20进行的IDAC的伪随机选择来削去。多位ADC的反馈路径中所采用的加扰器20的开关特性使得无需明确采用斩波开关和高频时钟就可完成斩波。为了削去DC偏置电流源131、132的闪烁噪声，需要明确的斩波开关和足够高频率的时钟。
图10示出了实现一种可以用作积分器级的放大器170的斩波稳定完全差分放大器的方式。该放大器具有两个增益级，并具有输入Vinp、Vinn和输出Voutp、Voutn。图6示出了实现放大器170的一种方式。第一增益级接收一对差分输入Vinp、Vinn并包括由交迭式级联器件堆加载的器件261、262。放大器内的输入对的极性在操作的两个周期的每个周期期间变化，且在第一周期期间开关Φ1闭合，开关Φ2断开，而在第二周期期间开关Φ1断开，开关Φ2闭合，其具有在交替的时钟周期之间交换第一级260的输入和输出的作用。可以看出，在第一周期期间，Vinp经由开关263连接到器件261的栅极，而Vinn通过开关265连接到器件262的栅极。在第二周期期间，Vinn通过开关264连接到器件261的栅极，而Vinp通过开关266连接到器件262的栅极。由于第一增益级的输出端处的斩波开关271-278的原因，放大器的总的极性是不变的。第二增益级包括器件281-284，其提供输出Voutp、Voutn。已发现，使用具有两个增益级、且只有第一增益级是斩波稳定的放大器在连续时间ADC电路中具有性能优势。经修改的架构保留了小面积ADC的优势，同时还提供高性能。图9的差分结构以及图3和图5的伪差分结构也可以消除由电流源自身的切换而产生的失真中的偶次谐波。
应理解，为清晰起见而在单独实施例的上下文中描述的本发明的某些特征也可以结合起来在单个实施例中提供。相反地，为简明起见而在单个实施例的上下文中描述的本发明的各个特征也可以单独提供或以任何适当的子组合来提供。
本发明不限于这里所描述的实施例，在不超出本发明范围的情况下可以对本发明进行修改和变化。

Claims (24)

1.一种具有输入级的多位连续时间∑-Δ模数转换器(ADC)，包括：
输入端，其可工作来接收模拟输入信号电流；
多位反馈电流数模转换器(IDAC)，其可工作来根据反馈信号而产生多电平反馈电流；以及
积分器，其可工作来基于连续时间对所产生的电流和输入信号电流之和进行积分；
其中，所述IDAC具有包括第一偏置电流源的第一输出支路以及包括第二偏置电流源的第二输出支路，所述偏置电流源每个都可工作来向所述IDAC的相应输出支路提供偏置电流，以便在中级状况偏置所述输入级，所述偏置电流源经由斩波开关而连接到所述输出支路，在第一配置和相反的第二配置中，所述斩波开关可工作来将所述偏置电流源交替地连接到所述输出支路上。
2.根据权利要求1所述的转换器，其可工作来接收频率为Fs的调制器时钟信号，其中，所述斩波开关工作于Fs或其二分细分频率。
3.根据权利要求1或2所述的转换器，其中，所述输入级还包括：
第一差分输入线，其连接到所述第一输出支路；
第二差分输入线，其连接到所述第二输出支路；
其中，所述积分器包括连接到所述第一输出支路的第一差分输入端以及连接到所述第二输出支路的第二差分输入端。
4.根据任一前述权利要求所述的转换器，其中，所述积分器包括放大器，并且所述积分放大器是斩波稳定的。
5.根据权利要求4所述的转换器，其中，所述积分放大器包括两个增益级，其中，只有第一增益级是斩波稳定的。
6.根据权利要求4或5所述的转换器，其可工作来接收频率为Fs的调制器时钟信号，其中，所述积分放大器在Fs或其二分细分频率是斩波稳定的。
7.根据任一前述权利要求所述的转换器，其中，所述IDAC包括一组单独的IDAC，每个具有可选择性地连接到所述第一输出支路和所述第二输出支路的电流源。
8.根据权利要求7所述的转换器，其中，所述反馈信号单独地选择每个单独的IDAC，每个单独的IDAC内的所述电流源可连接到所述第一输出支路和所述第二输出支路之一上。
9.根据权利要求7或8所述的转换器，其中，所述IDAC接收来自加扰器的反馈信号，所述加扰器改变单独的IDAC的选择以获得反馈电流的每一电平。
10.根据权利要求7到9中任一权利要求所述的转换器，其中，所述单独的IDAC是单元值IDAC。
11.根据任一前述权利要求所述的转换器，其中，所述第一输出支路经由第一路径连接到所述积分器的输入端处的求和节点上，并且所述第二输出支路经由第二路径连接到所述求和节点上，所述第一路径以第一极性将电流从所述IDAC传送到所述求和节点，并且所述第二路径以相反的极性将电流从所述IDAC传送到所述求和节点。
12.根据权利要求11所述的转换器，其中，所述第二路径包括电流到电压转换器和第一电阻器。
13.根据权利要求12所述的转换器，其中，所述电流到电压转换器包括放大器，所述放大器具有连接到所述IDAC的所述第二输出支路的反相输入端，以及经由第二电阻器连接到所述反相输入端的输出端。
14.一种以集成电路形式的、根据任一前述权利要求所述的转换器。
15.一种使用多位连续时间∑-Δ模数转换器(ADC)产生信号的方法，包括：
提供模拟输入信号电流；
在IDAC的第一输出支路和该IDAC的第二输出支路产生多电平反馈电流，所产生的电流取决于所接收的反馈信号；
基于连续时间对所产生的电流和输入信号电流之和进行积分；
提供第一偏置电流源和第二偏置电流源，其中每个都提供偏置电流以便在中级状况偏置所述IDAC的相应输出支路；并且
在第一配置和相反的第二配置中，将所述偏置电流源交替地连接到所述输出支路。
16.一种根据权利要求15的所述方法产生的信号。
17.一种具有输入级的多位连续时间∑-Δ模数转换器(ADC)，包括：
输入端，其可工作来接收模拟输入信号电流；
多位反馈电流数模转换器(IDAC)，其可工作来根据反馈信号而产生多电平反馈电流；以及
积分器，其可工作来基于连续时间对所产生的电流和输入信号电流之和进行积分，所述积分器包括放大器；其中，所述积分器的所述放大器是斩波稳定的。
18.根据权利要求17所述的转换器，其中，所述积分放大器包括两个增益级，其中，只有所述第一增益级是斩波稳定的。
19.根据权利要求17或18所述的转换器，其可工作来接收频率为Fs的调制器时钟信号，其中，所述斩波开关工作在Fs或其二分细分频率。
20.根据权利要求17到19中任一权利要求所述的转换器，其中，所述IDAC具有经由第一路径连接到所述积分器的输入端处的求和节点上的第一输出支路，以及经由第二路径连接到所述求和节点上的所述第二输出支路，所述第一路径以第一极性将电流从所述IDAC传送到所述求和节点，并且所述第二路径以相反的极性将电流从所述IDAC传送到所述求和节点，使得所述IDAC可以在中级状况偏置所述转换器而无需偏置电流源。
21.根据权利要求20所述的转换器，其中，所述第二路径包括电流到电压转换器和第一电阻器。
22.根据权利要求21所述的转换器，其中，所述电流到电压转换器包括放大器，该放大器具有连接到所述IDAC的所述第二支路的反相输入端，以及经由第二电阻器连接到所述反相输入端的输出端。
23.一种以集成电路形式的、根据权利要求17到22中任一权利要求所述的转换器。
24.一种在多位连续时间∑-Δ模数转换器(ADC)中产生信号的方法，包括：
提供模拟输入信号电流；
根据反馈信号产生多电平反馈电流；并且
基于连续时间对所产生的电流和输入信号电流之和进行积分；并且
斩波稳定所述积分器。
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Huang et al. A 3.86 mW 106.4 dB SNDR delta-sigma modulator based on switched-opamp for audio codec

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