KR100914503B1 - 하이브리드 멀티스테이지 회로 - Google Patents

하이브리드 멀티스테이지 회로

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KR100914503B1
KR100914503B1 KR1020037010060A KR20037010060A KR100914503B1 KR 100914503 B1 KR100914503 B1 KR 100914503B1 KR 1020037010060 A KR1020037010060 A KR 1020037010060A KR 20037010060 A KR20037010060 A KR 20037010060A KR 100914503 B1 KR100914503 B1 KR 100914503B1
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세이폴라 바자르자니
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Abstract

본 발명은 다수의 스테이지를 포함하는 멀티스테이지 회로에 관한 것으로서, 적어도 하나의 스테이지는 제1 타입으로 되어 있고, 적어도 하나의 스테이지는 제2 타입으로 되어 있다. 각 스테이지는 회로 입력 신호 또는 출력 신호를 선행 스테이지로부터 수신하고, 이 수신 신호를 처리(예컨대, 필터링 처리)하며, 개개의 출력 신호를 제공한다. 각 제1 타입(또는 제2 타입)의 스테이지는 fs가 샘플링 주파수이고 N이 1보다 큰 정수일 때, 주파수가 fs(또는 fs/N)인 하나 또는 그 이상의 클럭 신호에 기초하여 동작한다. 각 제1 타입 스테이지는 상관 처리된 2배 샘플링 회로, 자동 영점 보정 회로 또는 쵸퍼 안정화 회로로 구현된다. 각 제2 타입 스테이지는 멀티 샘플링(즉, 2배 샘플링 또는 보다 고차수배 샘플링) 회로로 구현된다. 멀티스테이지 회로는 저역 통과 필터, ΔΣ ADC 또는 기타의 일부 회로를 구현하도록 설계된다.

Description

하이브리드 멀티스테이지 회로{HYBRID MULTI-STAGE CIRCUIT}
본 발명은 회로에 관한 것이다. 특히, 본 발명은 여러 가지 타입의 샘플링 회로를 이용한 하이브리드 멀티 샘플링 회로에 관한 것이다.
대부분의 통신 및 데이터 전송 시스템은 능동 필터, 아날로그 디지털 변환기(ADC), 및 일부의 필요한 신호 처리를 수행하는 다른 능동 회로를 채용한다. 이들 능동 회로는 연산 증폭기를 기본 구현 엘리먼트 중 하나로서 이용한다. 연산 증폭기는 입력 임피던스가 높고 신호 이득이 크도록 설계된다.
집적 회로 내에 구현하는 경우에, 증폭기는 입력부에 소정 량의 DC 오프셋과 저주파수(1/f) 잡음을 내재한다. 이들은 저전압 CMOS 프로세스를 이용하여 증폭기를 제조하는 경우에 악영향을 미친다. 또한, 이러한 프로세스 기술에서는 바이폴라와 같은 다른 선형 IC 프로세스에 비해서 통상, 달성할 수 있는 증폭 이득이 낮다.
증폭기의 입력 DC 오프셋, 저주파수 잡음 및 낮은 이득은 이러한 증폭기를 채용하는 능동 회로의 성능을 악화시키는데 영향을 미친다. 필터 또는 ADC의 경우, 이러한 성능 악화는 동작 범위(dynamic range)의 축소에 상당하고, 이것은 필터 또는 ADC를 이용하는 시스템의 전체 성능의 불량화로 이어진다.
CMOS 집적 회로 내에 조립된 대부분의 능동 필터와 ADC는 스위치드 커패시터 회로를 이용하여 설계되고 구현된다. 스위치드 커패시터 회로는 증폭기, 커패시터 및 스위치를 채용하고, 이들 전부는 CMOS 프로세스로 (비교적) 쉽게 제조될 수 있다. CMOS 회로의 전력 소비는 스위칭 주파수와 관련이 있다는 점은 잘 알려져 있다(즉, 전력 소비는 fs에 비례한다). 대부분의 응용, 예컨대 휴대 전화의 경우, 전력 소비를 줄이면서도 고성능을 제공하는 것이 매우 바람직하다. 전력 소비를 낮추기 위해서는 2배 샘플링 및 보다 고차수배의 샘플링 스위치드 커패시터 회로를 설계하고 구현한다. 이들 "멀티 샘플링" 스위치드 커패시터 회로는 신호를 복수(예컨대, N개)의 저주파수 클럭(fs/N) 위상으로 샘플링한다.
멀티 샘플링 스위치드 커패시터 회로는 저전력 소비와 기타의 이점을 갖지만 입력 DC 오프셋과 저주파수 잡음에 취약하다. 또한, 멀티 샘플링 회로는 통상, n 개의 신호 경로로 구현되고, 이들 n 개 경로 회로는 이미지 오류를 발생시키는 경로 불일치에 민감하다.
따라서, 멀티 샘플링 스위치드 커패시터 회로의 이점 일부를 제공하면서도 입력 DC 오프셋, 저주파수 잡음 및 경로 불일치의 악영향을 개선하는 회로 설계가 매우 바람직하다.
본 발명의 특징, 성질 및 이점은 전체에 걸쳐서 동일한 참조 부호들이 동일한 구성요소를 식별하는 도면과 함께 참조할 때 이하에서 설명하는 실시예로부터 보다 명확해질 것이다.
도 1은 본 발명의 한 형태에 따라서 여러 가지 타입의 샘플링 회로를 이용하는 하이브리드 멀티-스테이지 회로를 도시하는 블럭도이다.
도 2a는 2차 델타-시그마(ΔΣ) 변조기를 도시하는 도면이다.
도 2b는 본 발명의 한 실시예에 따른 2차 ΔΣ 변조기를 도시하는 도면이다.
도 3a는 4차(또는 2차) 저역 통과 필터를 도시하는 도면이다.
도 3b는 본 발명의 한 실시예에 따른 2차 저역 통과 필터를 도시하는 도면이다.
도 4a는 MASH 1-1 ΔΣ ADC를 도시하는 도면이다.
도 4b는 MASH ADC의 한 섹션과 한 양자화기(이들 모두는 2배 샘플링 기술을 이용하여 설계된다)의 한 실시예를 도시하는 도면이다.
도 5는 MASH 2-2 ΔΣ ADC를 도시하는 도면이다.
도 6a는 단일 샘플링 스위치드 커패시터(SC) 회로를 이용하여 구현한 적분기를 도시하는 개략도이다.
도 6b는 상관된 2배 샘플링 SC 회로를 이용하여 구현한 적분기를 도시하는 개략도이다.
도 7a는 2배 샘플링 SC 회로를 이용하여 구현한 적분기를 도시하는 개략도이다.
도 7b는 도 6, 도 7a 및 도 8에 도시한 2배 샘플링 SC 회로에 사용하는 클럭 신호의 타이밍도이다.
도 8은 2배 샘플링 SC 회로를 이용하여 구현한 다른 적분기를 도시하는 개략도이다.
본 발명의 소정의 형태는 여러 가지 타입의 샘플링 회로를 이용하여 입력 DC 오프셋, 저주파수 잡음, 유한 증폭 이득 및 경로 불일치의 악영향을 퇴치하면서도 성능이 좋고 전력 소비를 줄이는 멀티스테이지 회로를 제공한다. 이 멀티스테이지 회로는 복수의 스테이지를 포함하고, 적어도 하나의 스테이지는 제1 타입이고 적어도 하나의 스테이지는 제2 타입이다.
제1 타입의 각 스테이지는 멀티스테이지 회로의 입력 신호 또는 선행 스테이지의 출력 신호를 수신하고, 이 수신 신호를 처리(예컨대, 필터링 처리)하여, 개개의 출력 신호를 제공한다. 제1 타입의 각 스테이지는 주파수가 fs(즉, 샘플링 주파수)인 하나 또는 그 이상의 클럭 신호에 기초하여 동작한다. 제 2 타입의 각 스테이지는 선행 스테이지로부터 출력 신호를 수신하고, 이 수신 신호를 처리하여, 각각의 출력 신호를 제공한다. 제2 타입의 각 스테이지는 분할된 주파수가 fs/Nx(Nx는 제2 타입 스테이지의 주파수 크기조정 계수이고 1보다 큰 정수이다)인 하나 또는 그 이상의 클럭 신호의 개개의 세트에 기초하여 동작한다.
제1 타입의 각 스테이지는, 예컨대 상관된 2배 샘플링(CDS) 회로, 자동 영점 조정(AZ) 회로, 쵸퍼 안정화(CS) 회로, 또는 바람직한 유사 특징을 제공할 수 있는 다른 일부 회로와 같은 단일 샘플링 회로를 이용하여 구현될 수 있다. 제2 타입의 각 스테이지는 「멀티 샘플링」회로, 즉 2배 샘플링 또는 보다 고차수배의 회로를 이용하여 구현된다.
멀티스테이지 회로는 (저역 통과 또는 대역 통과) 필터, 델타-시그마 아날로그 디지털 변환기(ΔΣ ADC), 또는 일부 다른 회로를 구현하도록 설계된다. 멀티스테이지 회로(예컨대, 필터 또는 ADC)의 다양한 응답 및 차수는 적절한 수의 스테이지를 다단 연결(cascading)하고 각 스테이지의 적절한 전달 함수를 선택함으로써 달성된다.
멀티스테이지 회로의 스테이지는, 스위치드 커패시터 및 스위치드 전류와 같은 샘플 데이터 영역 회로 기술, 또는 경우에 따라서는 능동형 RC, gm-C 및 MOSFET-C와 같은 연속 시간 회로 기술, 또는 일부 다른 회로 기술을 이용하여 설계된다. 멀티스테이지 회로는 CMOS 또는 일부 다른 IC 프로세스로 구현될 수도 있다.
이하, 본 발명의 다양한 형태, 실시예 및 특징에 관하여 보다 상세하게 설명한다.
도 1은 본 발명의 한 형태에 따라서 여러 가지 타입의 샘플링 회로를 이용하는 「하이브리드」 멀티스테이지 회로(100)의 블럭도이다. 하이브리드 멀티스테이지 회로(100)는 복수의 샘플링 회로 스테이지와 직렬 연결된 입력 버퍼(110)를 포함한다. 입력 버퍼(110)는 버퍼링 처리 기능을 구비하고, 입력 신호 VIN을 저역 통과 필터링하도록 더 설계된다. 이어서, 버퍼링 처리된 신호는 제1 스테이지(120)로 제공되고, 제1 스테이지(120)는 특정한 전달 함수에 기초하여 그 신호를 처리(예컨대, 버퍼링 처리)한다. 일 실시예의 경우, 제1 스테이지(120)는 예컨대 상관 처리된 2배 샘플링(CDS) 회로, 자동 영점 조정(AZ) 회로, 쵸퍼 안정화(CS) 회로, 또는 바람직한 유사한 특징을 제공할 수 있는 일부 다른 타입의 회로(이들에 관해서는 보다 상세하게 후술한다)와 같은 단일 샘플링 회로로서 구현된다. 제1 스테이지를 단일 샘플링 회로로 구현함으로써, 입력 DC 오프셋, 저주파수 잡음 및 유한 증폭 이득으로 인한 악영향을 개선하고, 후속하는 스테이지의 경로 불일치가 치명적이지 않게 된다.
제1 스테이지(120)의 출력 신호는 하나 또는 그 이상의 스테이지(130a 내지 130k)에 제공되고, 이들 스테이지(130a 내지 130k)는 그 신호를 더 처리한다. 도 1에 도시한 실시예의 경우, 스테이지(130a 내지 130k)는 직렬 연결되어 있고, 후속하는 각 스테이지(130)는 선행하는 스테이지의 출력 신호를 처리한다. 각 스테이지(130)는 2배 샘플링 회로 또는 보다 고차수(예컨대, 4차)배 샘플링 회로인 「멀티 샘플링」 회로로서 구현된다. 최종 스테이지(130k)는 출력 신호 VOUT을 제공한다. 또한, 각 스테이지(130)는 fs/Nx[Nx는 그 특정 스테이지(130)의 주파수 크기조정 계수이고 1보다 큰 정수이다]의 상이한 샘플링 주파수를 갖는다.
클럭 발생기(140)는 입력 클럭을 수신하고 하나 또는 그 이상의 신호를 하이브리드 멀티스테이지 회로(100)의 각 스테이지에 공급한다. 이들 클럭 신호를 이용하여, 예컨대 스위치드 커패시터 회로 설계에 기초하여 그 신호를 샘플링 처리한다. 2배 샘플링 회로의 경우, 클럭 발생기(140)는 샘플링 주파수가 1/2, 즉 fs/2이고 위상차가 180도인 두 개의 클럭 신호를 공급한다. 실제의 구현 시에는 「보텀 플레이트(bottom plate)」 샘플링을 이용하여, 후술하는 바와 같이, 신호 의존 전하 주입(signal dependent charge injection)을 방지한다.
여러 가지 타입의 샘플링 회로를 이용함으로써, 하이브리드 멀티스테이지 회로(100)는 많은 이점을 제공한다. 제1 스테이지(120)는 저주파수(1/f) 잡음과 DC 오프셋 제거를 달성하도록 설계되고, 이것에 의해서 성능 개선(즉, 보다 높은 동작 범위)이 이루어진다. 제1 스테이지(120)는 낮은 DC 이득의 증폭기를 이용할 수 있도록 더 설계되고, 이것은 일부 다른 타입의 회로(예컨대, 바이폴라)보다 이득이 낮은 CMOS 회로에 특히 유리하다. 스테이지(130)는 주파수가 낮기 때문에(즉, N이 1보다 큰 정수일 때 fs/N) 저전력을 소비하는 멀티 샘플링 회로를 이용하여 설계된다.
도 1에 도시한 멀티-스테이지 회로 토폴로지를 이용하여, 델타-시그마 아날로그 디지털 변환기(ΔΣ ADC), 필터 및 기타 구현 엘리먼트와 같은 다양한 타입의 회로를 구현한다. 회로 전체(예컨대, 필터 또는 ADC)는 제1 스테이지가 통상 저역 통과 회로로서 구현되지만 저역 통과 회로 또는 대역 통과 회로일 수 있다. 이하에서는 여러 가지 타입의 샘플링 회로를 이용한 ΔΣ ADC 및 저역 통과 필터의 구현에 관하여 설명한다.
도 2a는 2차 ΔΣ 변조기(200a)를 도시하는 도면이고, 이 ΔΣ 변조기(200a)는 다양한 타입과 차수의 ΔΣ ADC를 구현하는 데 사용될 수 있는 구축(building) 블럭이다. ΔΣ 변조기(200a)는 직렬 연결되고 fs의 샘플링 주파수에서 동작하는 두 개의 섹션(210a 및 210b)을 포함한다. 각 섹션(210)은 필터(214)에 연결된 합산기(212)를 포함한다. 섹션(210a)의 경우, 합산기(212a)는 입력 신호 VIN에서 양자화 출력 VOUT을 감산한다. 그리고, 섹션(210b)의 경우, 합산기(212b)는 선행 섹션(210a)의 출력 신호에서 양자화 출력 VOUT을 감산한다. 각 필터(214)는 특정 전달 함수 Hs(z)를 보유하고, 이 전달 함수는 2차 ΔΣ 변조기의 경우에 통상, 수학식 1로 표현되는 1차 적분기이다.
여기서, K는 섹션의 이득이다. 전달 함수 Hs(z)는 z 평면 상의 +1에서 극점(pole)이고 0에서 영점(zero)을 갖는다. 섹션(210b)의 출력 신호는 양자화기(216)에 전송되고, 양자화기(216)는 그 신호를 양자화하여, 그 양자화 출력 VOUT을 제공한다. ΔΣ 변조기의 경우, 양자화기(216)는 1비트 양자화기이다.
도 2b는 본 발명의 실시예에 따른 2차 ΔΣ 변조기(200b)를 도시하는 도면이다. ΔΣ 변조기(200b)는 도 2a의 ΔΣ 변조기(200a)와 기능이 같지만, 그의 제1 섹션(210a)은 fs의 샘플링 주파수에서 동작하고, 제2 섹션(220)은 샘플링 주파수의 1/2, 즉 fs/2에서 동작한다. 제2 섹션(220)은 도 2a의 섹션(210b)을 대체하고, 두 개의 신호 경로를 포함한다. 각 신호 경로는 fs/2의 샘플링 주파수에서 동작하지만, 위상은 다른 신호 경로의 샘플링 주파수와 반대이다. 각 신호 경로는 필터(224)와 직렬로 연결된 합산기(222)를 구비한다. 합산기(222)는 그 신호 경로의 양자화 출력을 섹션(210a)의 출력 신호로부터 감산한다. 필터(224)의 전달 함수는 섹션(210b)에서의 필터(214b)의 전달 함수와 유사하지만, fs/2의 샘플링 주파수를 반영하도록 변형된다(즉, Hs(z)의 z-1항은 z-1/2항으로 대체된다).
각 필터(224)의 출력 신호는 개개의 양자화기(226)에 출력되고, 개개의 양자화기(226)는 그 신호를 그 필터와 관련된 동일 클럭 위상으로 양자화하여, 그 신호 경로에 대해서 양자화 출력을 제공한다. 따라서, 양자화기(226a 및 226b)는 샘플링 클럭의 두 개의 위상에 기초하여 그들의 개개의 입력 신호를 양자화한다. 다중화기(228)는 그 두 개의 클럭 위상에 대한 양자화 출력을 수신하고 다중화하여, 섹션(210a)에 대해서 fs의 샘플링 주파수의 양자화 출력을 제공한다.
도 3a는 4차(또는 2차) 저역 통과 필터(300a)를 도시하는 도면이고, 이 4차(또는 2차) 저역 통과 필터(300a)는 2차 또는 그 이상 차수의 저역 통과 필터를 구현하는 데 사용되는 구축 블럭이다. 2차 저역 통과 필터(300a)는 직렬 연결되고 fs의 샘플링 주파수에서 동작되는 두 개의 섹션(310a 및 310b)을 포함한다. 섹션(310a)은 직렬 연결되는 합산기(312a), 이득 엘리먼트(314a) 및 필터(316a)를 포함한다. 합산기(312a)는 입력 신호 VIN을 이득 엘리먼트(319)의 출력 신호와 합산한다. 이득 엘리먼트(314a)는 그 합산 신호를 이득 K1으로써 조정한다. 이어서, 필터(316a)는 그 조정된 신호를 전달 함수 로 필터링하고, 이 전달 함수는 z 평면 상의 +1에서 극점을 그리고 0에서 영점(zero)을 갖는 적분기이다.
섹션(310b)은 직렬 연결된 합산기(312b) 및 필터(316b)를 포함한다. 합산기(312b)는 섹션(310a)의 반전 출력 신호를 이득 엘리먼트(318)의 반전 출력 신호와 합산한다. 이어서, 필터(316b)는 그 조정된 신호를 전달 함수 로 필터링하고, 이 전달 함수는 z 평면 상의 +1에서 극점을 갖는 적분기이다. 섹션(310b)은 출력 신호 VOUT을 출력하고, 이 출력 신호 VOUT을 이득 엘리먼트(318 및 319)에도 제공한다. 이득 엘리먼트(318 및 319)는 출력 신호 VOUT을 수신하여, 각각 이득 K2 및 K3으로 조정한다. 저역 통과 필터(300a)의 상이한 전체 응답은 K1, K2 및 K3에 대해서 적절한 이득을 선택함으로써 달성된다.
2차 저역 통과 필터(300a)의 토폴로지는 도 2a의 ΔΣ 변조기(200a)와 유사하다. 그러나, 2차 저역 통과 필터(300a)는 연속(즉, 아날로그) 신호를 섹션(310a)과 섹션(310b)에 재공급하지만, ΔΣ 변조기(200a)는 양자화 신호를 섹션(210a)과 섹션(210b)에 재공급한다.
도 3b는 본 발명의 실시예에 따른 2차 저역 통과 필터(300b)를 도시하는 도면이다. 2차 저역 통과 필터(300b)는 기능이 도 3a의 2차 저역 통과 필터(300a)와 등가이지만, 샘플링 주파수 fs에서 동작하는 제1 섹션(310a)과 샘플링 주파수의 1/2, 즉 fs/2에서 동작하는 제2 섹션(320)을 포함한다. 제2 섹션(320)은 섹션(310b)을 대체하고, 두 개의 신호 경로를 포함한다. 각 신호 경로는 fs/2의 샘플링 주파수에서 동작하지만, 위상은 다른 신호 경로의 위상과 반대이다.
각 신호 경로는 필터(326)와 직렬 연결된 합산기(322)를 포함한다. 합산기(322)는 섹션(310a)의 반전 출력 신호를 개개의 이득 엘리먼트(318)의 반전 출력 신호와 합산한다. 필터(326)의 전달 함수는 섹션(310b)에 있는 필터(316b)의 전달 함수와 유사하지만 fs/2의 샘플링 주파수를 반영하도록 변형된다(즉, 전달 함수의 z-1항을 z-1/2로 대체한다). 각 신호 경로의 출력 신호는 개개의 이득 엘리먼트(318)와 다중화기(322)에 제공된다. 다중화기(322)는 두 개의 신호 경로의 아날로그 출력 신호를 시분할 다중화하여, 이득 엘리먼트(319)에 출력되는 출력 신호 VOUT을 제공한다.
전술한 바와 같이, 보다 고차의 저역 통과 필터는 복수의 2차 저역 통과 필터를 다단 연결(cascade)함으로써 설계된다. 이 필터의 원하는 전체 주파수 응답은 기술상 알려진 바와 같이 각 2차 저역 통과 필터의 적절한 주파수 응답을 선택함으로써 얻는다. 제1의 2차 저역 통과 필터의 제1 섹션은 fs의 샘플링 주파수에서 동작한다. 제1의 2차 저역 통과 필터의 제2 섹션과 후속의 2차 저역 통과 필터의 섹션들은 fs/N(N은 1보다 큰 정수)의 샘플링 주파수에서 동작한다.
도 4a는 MASH 1-1 ΔΣ ADC(400)를 도시하는 도면이고, 이 MASH 1-1 ΔΣ ADC(400)를 이용하여 입력 신호 VIN을 디지털화하고 멀티-비트 출력 VOUT을 제공한다. MASH ADC(400)는 두 개의 루프(410a 및 410b)를 포함하고, 각 루프(410)는 양자화기(414)와 직렬 연결된 섹션(412)을 포함한다. 각 섹션(412)은 필터(424)와 직렬 연결된 합산기(422)를 포함한다. 각 섹션 안의 합산기(422)는 루프 양자화 출력 yn을 루프 입력 신호로부터 감산한다. 루프 입력 신호는 루프(410a)에서는 VIN이고 루프(410b)에서는 x2이다. 필터(424)는 합산기(422)에서 결합된 신호를 전달 함수 로 필터링하고, 이 전달 함수는 z 평면 상의 +1에서 극이고 0에서 영인 적분기이다.
각 루프의 경우, 양자화기(414)는 섹션(412)에서 필터링된 신호를 수신하고 양자화하여, 그 루프 양자화 출력 yn[n은 루프 번호, 즉 MASH ADC(400)의 경우에 n=1 또는 2]을 제공한다. 합산기로 구현한 피드-포워드 엘리먼트(feed-forward element)(432)는 양자화 출력 y1을 [섹션(412a)으로부터 필터링된 신호인] 양자화기의 입력으로부터 감산하여 루프(410b)의 입력 신호 x2를 생성한다.
루프(410a)의 양자화 출력 y1과 루프(410b)의 양자화 출력 y2는 잡음 제거 로직(440)에 더 제공된다. 잡음 제거 로직(440)의 내부에서, 양자화 출력 y1과 양자화 출력 y2는 각각, 도 4a에 도시한 전달 함수를 갖는 엘리먼트(442)와 엘리먼트(444)에 제공된다. 이어서, 엘리먼트(444)의 출력은 합산기(446)에 의해서 엘리먼트(442)의 출력으로부터 차감되어, MASH ADC 출력 VOUT을 제공한다.
MASH 1-1 ADC(400)에서, 루프(410a)의 섹션(412a)은 상관된 2배 샘플링 회로, 자동 영점 조정 회로, 또는 쵸퍼 안정화 회로로 구현되어, 저주파수 잡음(1/f), DC 오프셋 및 유한 증폭 이득에 비해서 개선된 성능을 제공한다. 루프(410b)의 섹션(412b)은 2배 샘플링 또는 보다 고차수배 샘플링 회로로 구현되어, 전력 소비를 줄인다.
도 4b는 MASH ADC의 섹션(450)과 양자화기(460)의 실시예를 도시하는 도면이고, 이들 양쪽 모두는 2배 샘플링 기술로 구현된다. 2배 샘플링 섹션(450)은 MASH ADC(400)의 섹션(412b)에 사용되고, 양자화기(460)는 양자화기(414b)에 사용될 수 있다.
2배 샘플링 섹션(450)은 두 개의 신호 경로를 포함하고, 각 신호 경로는 f2/2의 샘플링 주파수에서 동작하지만 위상은 다른 신호 경로의 위상과 반대이다. 각 신호 경로는 필터(454)에 연결된 합산기(452)를 포함하고, 이들은 단일 샘플링 섹션[예컨대, 도 4a의 섹션(412a)]의 그것과 토폴로지가 유사하다. 그러나, 필터(454)의 전달 함수는 f2/2의 샘플링 주파수를 반영하도록 변형된다(즉, z-1항은 z-1/2항과 대체된다).
2배 샘플링 양자화기(460)는 두 개의 양자화기(464a 및 464b)를 포함하고, 이들은 선행하는 섹션(450)의 두 개의 신호 경로에 각각 연결된다. 각 양자화기(464)는 섹션(450)에서 필터링된 각 신호를 수신하고 양자화하여, 양자화 출력 ynx를 출력하고, 이 양자화 출력 ynx는 그 클럭 위상에 대한 피드백이다. 양자화기(464a)와 양자화기(464b)는 fs/2의 샘플링 주파수를 갖는 샘플링 클럭의 반대 위상으로 동작한다. 다중화기(466)는 양자화기(464a)의 양자화 출력 yna와 양자화기(464b)의 양자화 출력 ynb를 다중화하여 루프 양자화 출력 yn을 제공한다.
명칭이 표시하는 대로, MASH 1-1 ADC(400)는 두 개의 루프를 포함하고, 각 루프는 1차로 되어 있다. 각 1차 루프는 그 루프 안에서 단일의 1차 섹션(412)으로 형성된다. 보다 많은 수의 루프 및/또는 보다 고차의 루프를 구현하여, 개선된 성능(예컨대, 보다 넓은 동작 범위)의 MASH ADC를 제공할 수 있다.
도 5는 MASH 2-2 ΔΣ ADC(500)을 도시하는 도면이고, 이 MASH 2-2 ΔΣ ADC(500)를 이용하여, 입력 신호 VIN을 디지털화하고 멀티-비트 출력 VOUT을 제공한다. MASH ADC(500)는 두 개의 루프(510a 및 510b)를 포함하고, 각 루프(510)는 직렬 연결된 두 개의 섹션(512)과 양자화기(514)를 포함한다. 각 루프의 각 섹션(512)은 필터(524)와 직렬 연결된 합산기(522)를 포함한다. 합산기(522)는 루프 양자화 출력 yn(n은 루프수, 즉 n=1 또는 2)을 루프 입력 신호로부터 감산한다. 필터(524)는 합산기(522)에서 결합된 신호를 전달 함수 로 필터링하고, 이 전달 함수는 z 평면 상의 +1에서 극점을 그리고 0에서 영점을 갖는 적분기이다. 각 루프의 경우, 양자화기(514)는 그 루프 상의 최종 섹션(즉, 제2 섹션)에서 필터링된 신호를 수신하고 양자화하여, 루프 양자화 출력 yn을 제공한다.
피드-포워드 엘리먼트(532)는 제1 루프(510a)의 양자화 오차를 판정하여 제2 루프(510b)의 입력 신호 x2를 생성한다. 도시한 실시예의 경우, 피드-포워드 엘리먼트(532)는 이득 엘리먼트(536)에 연결된 합산기(534)를 포함한다. 합산기(534)는 루프 양자화 출력 y1을 수신하고 이를 섹션(512b)에서 필터링된 신호로부터 차감하여, 양자화 오차를 나타내는 신호를 제공한다. 이득 엘리먼트(536)는 이 오차 신호를 조정 계수 K로 조정하여 루프(510b)의 입력 신호 x2를 생성한다. 잡음 제거 로직(540)은 루프(510a)의 양자화 출력 y1과 루프(510b)의 양자화 출력 y2를 수신하고 처리하여, MASH ADC 출력 VOUT을 제공한다.
MASH 2-2 ADC(500)에서, 루프(510a)의 섹션(512a)(MASH ADC의 제1 또는 입력 섹션)은 상관 처리된 2배 샘플링 회로, 자동 영점 조정 회로, 또는 쵸퍼 안정화 회로로 구현되어, 저주파수 잡음(1/f), DC 오프셋 및 유한 증폭 이득에 비해서 개선된 성능을 제공한다. 루프(510a)의 섹션(512a)과 루프(510b)의 섹션(512c 및 512d)(MASH ADC의 나머지 섹션들)은 2배 샘플링 또는 보다 고차수배 샘플링 회로를 이용하여 구현되어, 전력 소비를 줄인다.
섹션(512b), 섹션(512c) 및 섹션(512d)은 도 4a의 섹션(412b)과 토폴로지가 유사하고, 이들 각 섹션은 도 4b에 도시한 2배 샘플링 섹션(450)으로 구현된다. 이 예에서, 양자화기(514a)와 양자화기(514b)는 도 4b에 도시한 2배 샘플링 양자화기(460)로 각각 구현될 수 있다. 각 2배 샘플링 양자화기에서, 다중화기(466)의 출력은 잡음 제거 로직(540)에 제공된다. 루프(510a)의 양자화기(514a)의 경우, 다중화기(466)의 출력도 역시, 단일 샘플링 섹션, 예컨대, 섹션(512a)에 대해서 피드백으로서 제공된다.
도 6a는 단일 샘플링 스위치드 커패시터 회로(600)로 구현한 적분기를 도시하는 개략도이다. 단일-샘플링 회로(600)는 한 쪽 단이 입력 신호 VI에 연결된 스위치(612)를 포함한다. 스위치(612)의 다른 쪽 단은 스위치(614)의 한 쪽 단과 커패시터(616)의 한 쪽 단에 연결되어 있다. 커패시터 (616)의 다른 쪽 단은 스위치(618) 및 스위치(620)의 한 쪽 단에 연결되어 있다. 스위치(614)의 다른 쪽 단과 스위치(618)의 다른 쪽 단은 AC 접지에 연결되어 있다. 스위치(620)의 다른 쪽 단은 증폭기(630)의 반전 입력에 연결되고 커패시터(622)의 한 쪽 단에도 연결되어 있다. 증폭기(630)의 비반전 입력은 AC 접지에 연결되어 있다. 커패시터(622)의 다른 쪽 단은 증폭기(630)의 출력에 연결되고 스위치(632)의 한 쪽 단에도 연결되어 있다. 스위치(632)의 다른 쪽 단은 단일-샘플링 회로(600)의 출력 신호 VO를 구비한다.
단일-샘플링 회로(600)는 다음과 같이 동작한다. 제1 위상 φ1 기간 중에, 스위치(612)와 스위치(618)는 폐쇄되고, 커패시터(616)는 충전된다. 그리고, 제2 위상 φ2 기간 중에, 스위치(614), 스위치(620) 및 스위치(632)는 폐쇄되고, 커패시터(616)에 이미 충전된 전압은 출력 VO에 제공된다. 보텀 플레이트 샘플링을 실시하기 위해서, 스위치(618)는 제1 위상의 종료 시에 먼저 개방되고, 스위치(612)는 잠시 후에 [도 6a의 스위치(612) 아래의 φ1D로 표시되는 바와 같이] 개방된다. 이것에 의해서, (입력 신호 VI에 의존하는) 스위치(612)의 채널 전하는 커패시터(616)에 주입되지 않는다. 스위치(618)는 제거 가능한 DC 오프셋(그리고, 신호 의존 량이 아님)만을 발생한다. 그에 따라서, 스위치(620)는 제2 위상의 종료 시에 먼저 개방되고, 스위치(614)는 잠시 후에 (도 6a의 스위치(614) 옆의 φ2D로 표시되는 바와 같이) 개방된다.
도 6b는 상관 처리된 2배 샘플링 스위치드 커패시터 회로(650)로 구현한 적분기를 도시하는 개략도이다. 상관 처리된 2배-샘플링 회로(650)는 멀티스테이지 회로의 제1 스테이지에 사용된다. 예컨대, 상관된 2배-샘플링 회로(650)는 도 2B의 ΔΣ 변조기(200b)의 제1 섹션(210a), 도 3b의 2차 저역 통과 필터(300b)의 제1 섹션(310a), 도 4a의 MASH ADC(400)의 제1 섹션(412a), 및 도 5의 MASH ADC(500)의 제1 섹션(512a)에 사용될 수 있다.
상관된 2배-샘플링 회로(650)는 한 쪽 단이 입력 신호 VI에 연결된 스위치(652)를 포함한다. 스위치(652)의 다른 쪽 단은 스위치(654)의 한 쪽 단과 커패시터(656)의 한 쪽 단에 연결되어 있다. 커패시터(656)의 다른 쪽 단은 스위치(658) 및 스위치(660)의 한 쪽 단과 커패시터(662)의 한 쪽 단에 연결되어 있다. 스위치(654)의 다른 쪽 단과 스위치(658)의 다른 쪽 단은 AC 접지에 연결되어 있다. 커패시터(662)의 다른 쪽 단은 증폭기(670)의 반전 입력에 연결되고 스위치(664)의 한 쪽 단에도 연결되어 있다. 증폭기(670)의 비반전 입력은 AC 접지에 연결되어 있다. 스위치(660)와 다른 쪽 단과 스위치(664)의 다른 쪽 단은 함께 연결되고 커패시터(666)의 한 쪽 단에도 연결되어 있다. 커패시터(666)의 다른 쪽 단은 증폭기(670)의 출력에 연결되고 스위치(672)의 한 쪽 단에도 연결되어 있다. 스위치(672)의 다른 쪽 단은 상관된 2배-샘플링 회로(650)의 출력 신호 VO를 구비한다.
도 6에 도시하는 바와 같이, 각 스위치는 샘플링 클럭의 제1 위상 φ1 또는 제2 위상 φ2에서 동작한다(즉, 닫힌다). 제1 위상과 제2 위상은 180°위상차로 되어 있다. 상관된 2배-샘플링 회로(650)에 사용되는 클럭 신호의 타이밍도가 도 7b에 도시되어 있다.
상관된 2배-샘플링 회로(650)는 K=C1/C2일 때 전달 함수 를 제공한다. 이 전달 함수는 z 평면 상의 +1에서 극점을 그리고 0에서 영점을 갖는 적분기를 나타낸다. 제1 위상 대신에, 스위치(672)를 제2 위상 φ2로 동작시킴으로써 전달 함수 도 얻을 수 있다.
도 2a 내지 도 5에 도시한 각 섹션에서, 합산기는 섹션의 입력에 있고, 이 합산기를 이용하여, 그 섹션의 입력 신호와 피드백 신호를 결합한다. 이 합산기는 이 피드백 신호를 도 6에서 AC 접지에 연결된 것으로 도시되어 있는 노드(655)에 제공함으로써 상관된 2배-샘플링 회로(650) 안에 통합될 수 있다. 피드백 신호를 반전시키고 반전된 피드백 신호를 노드(655)에 제공함으로써 감산 기능이 획득될 수 있다.
상관된 2배-샘플링 회로(650)는 다음과 같이 동작한다. 제1 위상 φ1 기간 중에, 스위치(654), 스위치(658), 스위치(664) 및 스위치(672)는 폐쇄되고, 커패시터(656)는 방전되며, 커패시터(662)는 증폭기(670)의 반전 입력과 비반전 입력 간의 DC 오프셋에 상당하는 전압까지 충전되고, 커패시터(666)에 이미 충전된 전압은 출력 VO로서 제공된다. 커패시터(666)에 충전된 DC 오프셋 전압 VOS는 제2 위상 기간 중에 나중에 사용되어, 증폭기(670)의 입력 DC 오프셋을 입력 신호 VI로부터 차감한다. 제2 위상 기간 중에, 스위치(652)와 스위치(660)는 폐쇄되고, 입력 신호 VI는 커패시터(656) 양단에 인가되는 전압에 대해 상대적인 양만큼 커패시터(666)를 충전 또는 방전한다.
상관된 2배-샘플링 회로(650)의 경우, DC 오프셋과 저주파수(1/f) 잡음의 개선은 한 개의 클럭 위상(즉, 도 6에 도시한 회로(650)의 제1 클럭 위상 φ1) 기간 중에 그 오프셋과 잡음을 샘플링하고 그 샘플링된 오프셋과 잡음을 다른 클럭 위상[즉, 도 6에 도시한 회로(650)의 제2 클럭 위상 φ2] 기간 중에 입력 신호로부터 차감함으로써 달성된다. 그 오프셋과 잡음은 클럭 신호의 연속 위상에서 샘플링되고 제거되기 때문에, (고도로 상관된 신호 성분인) 저주파수 잡음 및 DC 오프셋은 효과적으로 제거될 수 있다.
도 6b는 상관된 2배-샘플링 회로(650)의 단일 종단 설계를 도시하고 있다. 증폭기(670)의 비반전 입력과 반전 입력에 연결된 스위치 및 커패시터의 동일한 배치를 복제함으로써 차분형 설계를 구현할 수 있다. 커패시터(662)에 상보적인 커패시터를 차분형 신호 경로에 이용한다. 차분형 설계는 통상, 선형성과 잡음의 성능을 개선한다.
상관된 2배-샘플링 회로(650)에 관해서는 C.C. Enz와 G.C. Temes의 논문 「Circuit Techniques for Reducing the Effects of Op-Amp Imperfectin: Autozeroing, Correlated double-sampling, and Chopper Stabilization」(1996년 11월자 Proceedings of the IEEE, Volume 84, No. 11에 게재)에 더욱 상세하게 개시되어 있다. 이 논문에는 자동 영점 조정 회로와 쵸퍼 안정화 회로의 예시적인 설계도 개시되어 있다.
도 7a는 2배 샘플링 스위치드 커패시터(SC) 회로(700)로 구현된 적분기를 도시하는 개략도이다. 2배-샘플링 SC 회로(700)는 멀티스테이지 회로의 제2 및 후속 스테이지에 사용된다. 예컨대, 2배-샘플링 SC 회로(700)는 도 2b의 ΔΣ 변조기(200b)의 섹션(220), 도 3b의 2차 저역 통과 필터(300b)의 섹션(320), 도 4a의 MASH ADC(400)의 섹션(412a), 및 도 5의 MASH ADC(500)의 섹션(512b 내지 512d)에 사용될 수 있다.
2배-샘플링 SC 회로(700)는 공통 증폭기(730)를 이용하는 두 개의 신호 경로를 포함한다. 각 신호 경로는 샘플링 클럭 신호의 개개의 위상에서 입력 신호 VI를 샘플링하고, 그 샘플링된 신호를 그 클럭의 다른 위상에서 출력 VO에 제공한다. 각 신호 경로는 한 쪽 단이 입력 신호 VI에 연결된 스위치(712)를 포함한다. 스위치(712)의 다른 쪽 단은 스위치(714)의 한 쪽 단과 커패시터(716)의 한 쪽 단에 연결되어 있다. 스위치(714)의 다른 쪽 단은 피드백 신호를 수신하고, 커패시터(716)의 다른 쪽 단은 스위치(718) 및 스위치(720)의 한 쪽 단에 연결되어 있다. 스위치(718)의 다른 쪽 단은 AC 접지에 연결되고, 스위치(720)의 다른 쪽 단은 증폭기(730)의 반전 입력에 연결되어 있다. 피드백 커패시터(722)는 증폭기(730)의 반전 입력과 출력의 양단 간에 연결되어 있다. 증폭기(730)의 비반전 입력은 AC 접지에 연결되어 있다. 증폭기(730)의 출력은 2배 샘플링 SC 회로(700)의 출력 VO를 구비한다.
도 7에 도시한 바와 같이, 각 스위치는 샘플링 클럭의 제1 위상 φ1 또는 제2 위상 φ2에서 동작한다(즉, 폐쇄된다). 제1 위상과 제2 위상은 180°위상차로 되어 있다. 2배-샘플링 SC 회로(700)에 사용하는 클럭 신호의 타이밍도를 도 7b에 도시하고 있다.
2배-샘플링 SC 회로(700)의 각 신호 경로는 K=C1/C2일 때 전달 함수 를 제공한다.
합산기는, 도 7a에 도시한 바와 같이, 피드백 신호를 스위치(714)의 다른 쪽 단에 제공함으로써 각 신호 경로 안에 통합된다. 그 밖에, 스위치(714)의 이 단은 AC 접지에 연결된다. 감산 기능은 피드백 신호를 반전시키고 그 반전된 피드백 신호를 스위치(714)에 제공함으로써 얻는다.
도 7a는 2배 샘플링 SC 회로(700)의 단일 종단 설계를 도시하고 있다. 도 7a에 도시한 두 개의 신호 경로를 복제함으로써 차분형 설계를 구현할 수 있고, 새로운 신호 경로가 증폭기(730)의 비반전 입력과 반전 입력에 연결되어 있다. 저술한 바와 같이, 차분형 설계는 통상, 선형성과 잡음의 성능을 개선한다.
2배 샘플링 SC 회로(700)는 다음과 같이 동작한다. 제1 위상 φ1 기간 중에, 제1 신호 경로 상의 스위치(712a) 및 스위치(718a)는 폐쇄되고, 커패시터(716a)는 입력 신호 VI에 의해서 충전 또는 방전된다. 제2 위상 φ2 기간 중에, 스위치(714a) 및 스위치(720a)는 폐쇄되고, 커패시터(716)에 이미 충전된 전압은 출력 Vo에 제공된다. 피드백 신호도 역시 그 이미 샘플링된 입력 신호와 함께 결합되어 제2 위상 기간 중에 출력 Vo에 제공된다. 제2 신호 경로는 제1 신호 경로와 유사한 원리로 동작하지만, 위상이 반대이다. 따라서, 제2 신호 경로는 제2 위상 φ2에서 입력 신호 VI를 샘플링하고, 그 샘플링된 신호를 제1 위상 φ1에서 출력에 제공한다.
샘플링 클럭의 다른 위상에서 입력 신호 VI를 샘플링함으로써, 스위치는 샘플링 주파수의 1/2, 즉 fs/2로 동작될 수 있지만, 여전히 입력 신호를 fs의 샘플링 주파수로 효과적으로 샘플링한다. 공통 증폭기(730)는 두 개의 신호 경로에 의해서 공유되기 때문에, 출력 신호 Vo는 양자 모두의 클럭 위상으로부터의 샘플링된 신호를 포함한다.
도 7a는 또한, ΔΣ 변조기 또는 MASH ADC에 사용되는 2배 샘플링 양자화기(740)의 설계의 개략도를 도시하고 있다. 2배 샘플링 양자화기(740)는 통상, 2배 샘플링 회로(예컨대, 회로(700))와 연계해서 사용되어, ΔΣ 변조기 또는 MASH ADC의 선행 섹션에 피드백으로서 제공되는 제1 클럭 위상 및 제2 클럭 위상에 대응하는 양자화 출력을 제공한다. 예컨대, 2배 샘플링 양자화기(740)는 도 2b의 ΔΣ 변조기(200b)의 양자화기, 도 4a의 MASH ADC(400)의 양자화기(414b), 및 도 5의 MASH ADC(500)의 양자화기(514a 및 514b)에 사용될 수 있다.
2배 샘플링 양자화기(740)는 두 개의 신호 경로를 포함하고, 각 신호 경로는 fs/2의 주파수를 갖는 샘플링 클럭의 개개의 위상에서 양자화기 입력 신호(선행 섹션의 출력 신호 VO)를 양자화한다. 도 7a에 도시한 실시예의 경우, 각 신호 경로는 한 쪽 단이 신호 VO에 연결된 스위치(742)를 포함한다. 스위치(742)의 다른 쪽 단은 커패시터(744)의 한 쪽 단과 양자화기(746)의 입력에 연결되어 있다. 커패시터(744)의 다른 쪽 단은 AC 접지에 연결되어 있다. 양자화기(746)는 신호 VO를 양자화하여, 그 양자화된 출력을 1 비트 디지털 아날로그 변환기(DAC)(748)에 제공한다. DAC(748)는 양의 기준 전압(+V) 또는 음의 기준 전압(-V)을 DAC 출력에 연결하는 스위치로 구현된다. DAC 출력에 연결된 특정의 기준 전압은 양자화된 출력의 값에 따라 달라진다. +V 기준 전압과 -V 기준 전압은 입력 신호, VI가 적절하게 디지털화되도록 따라야 하는 신호 범위를 한정한다.
스위치(742a)와 양자화기(746a)는 샘플링 클럭의 제1 위상 φ1에서 동작하고(즉, 각각 폐쇄 및 샘플링되고), 스위치(742b)와 양자화기(746b)는 제2 위상 φ2에서 동작한다. 양자화기(746a)의 양자화 출력과 양자화기(746b)의 양자화 출력은 다중화되어(도시되지 않음), 단일 샘플링 섹션(예컨대, 도 5의 섹션(512a)]에 피드백을 제공한다. 이와 달리, 제3 신호 경로는 신호 VO에 연결되고 fs의 샘플링 주파수[그 대신에, 양자화기(464a 및 464b)의 경우에는 f2/2의 샘플링 주파수)로 동작하는 양자화기에도 연결된 커패시터와 함께 형성되어, 단일 샘플링 섹션에 피드백을 제공한다.
도 7b는 상관된 2배-샘플링 회로(650), 2배-샘플링 SC 회로(700) 및 2배- 샘플링 양자화기(740)에 대한 클럭 신호의 타이밍도이다. 이 타이밍도에서, 입력 클럭의 주파수는 fs(즉, 샘플링 주파수)이고, 이를 이용하여 2배-샘플링 회로 및 2배-샘플링 양자화기에 대한 클럭 신호를 생성한다. 입력 클럭은 2로 나뉘어, 샘플링 주파수의 1/2, 즉 fs/2를 갖는 2배-샘플링 클럭 DS-CLK를 생성한다. 제1 클럭 위상 φ1과 제2 클럭 위상 φ2에 각각 대응하는 2배 샘플링 클럭 신호 DS-CLK1과 DS-CLK2는 입력 클럭에 기초하여 생성된다. 각 클럭 신호 DS-CLK1과 DS-CLK2는 듀티 사이클이 50 퍼센트 이하이어야 하고, 이것에 의해서, 커패시터가 스위칭 기간 중에 다른 신호원에 연결되기 전에 한 신호원으로부터 단절될 수 있도록 보장한다. 이들 클럭 신호의 최소폭은 커패시터의 충전 시간에 의해서 결정되고, 이어서, 커패시터의 충전 시간은 커패시터의 크기와 스위치의 ON 저항에 의해서 결정된다. 편의상 도 7b에 도시하지는 않았지만, 클럭 신호는 타이밍 스큐(skew)들로써 생성되어, 도 6a에서 전술한 보텀 플레이트 샘플링을 달성하고, 모든 스위치드 커패시터 회로에 적용 가능하다.
상관된 2배-샘플링 회로(650)의 경우, 제1 클럭 위상 φ1과 제2 클럭 위상 φ2에 각각 대응하는 두 개의 클럭 신호 CDS-CLK1과 CDS-CLK2는 fs의 샘플링 주파수로 생성된다. 이들 클럭 신호는 입력 클럭 또는 고주파수 클럭 신호(도시되지 않음)에 기초하여 생성된다. 도 7b에 도시한 바와 같이, 상관된 2배-샘플링 회로(650)는 fs의 샘플링 주파수에서 동작하고, 2배 샘플링 SC 회로(700)는 샘플링 주파수의 1/2, 즉 fs/2에서 동작한다.
도 8은 2배 샘플링 SC 회로(800)로 구현한 다른 적분기의 개략도이고, 이것은 멀티스테이지 회로의 제2 스테이지 및 후속 스테이지에 사용된다. 2배-샘플링 SC 회로(800)는 공통 증폭기(830)를 이용하는 두 개의 신호 경로를 포함한다. 각 신호 경로는 샘플링 클럭의 개개의 위상에서 입력 신호 VI를 샘플링하고, 그 샘플링된 신호를 다른 위상에서 제공한다.
도 8에 도시한 실시예에서, 각 신호 경로는 도 7a의 스위치(712, 714, 718 및 720) 및 커패시터(716 및 722)와 유사하게 연결된 스위치(812, 814, 818 및 820) 및 커패시터(816 및 822)를 포함한다. 그러나, 제1 위상 경로 상의 스위치(812a 및 820a)는 샘플링 클럭의 제1 위상 φ1에서 동작하고, 스위치(814a 및 818a)는 샘플링 클럭의 제2 위상 φ2에서 동작한다. 따라서, 스위치(814 및 818)의 동작은 회로(700)의 스위치(714 및 718)의 동작과는 다르다. 2배-샘플링 SC 회로(800)의 각 신호 경로는 K=C1/C2일 때 전달 함수 를 제공한다. 2배-샘플링 SC 회로(800)의 전달 함수는 입력 신호 VI가 커패시터(816)에 제공되고 또한 동일 클럭 위상에서 출력 VO에도 제공되기 때문에 z-1/2의 지연이 없다(즉, 전달 함수의 분자에 z-1/2가 없다). 2배 샘플링 SC 회로(800)는 도 3b의 2차 저역 통과 필터(300b)의 제2 섹션(320)에 사용된다.
도 7a 및 도 8은 멀티스테이지 회로의 제2 및 후속 스테이지(즉, 제1 스테이지를 제외한 모든 스테이지)에 사용되는 2배 샘플링 SC 회로의 두 가지 설계를 도시하고 있다. 제2 및 후속 스테이지는 4배 샘플링 또는 보다 고차수배 샘플링 SC 회로를 이용하여 구현될 수 있다.
멀티스테이지 회로의 스테이지는 여러 가지의 아날로그 회로 기술을 이용하여 구현될 수 있다. 예컨대, 스테이지(또는 섹션)는 스위치드 커패시터 또는 스위치드 전류와 같은 샘플된 데이터 아날로그 회로 기술을 이용하여 구현될 수 있다. 스테이지(또는 섹션)는 능동형 RC, gm-C 및 MOSFET-C와 같은 연속 시간 아날로그 회로 기술을 이용하여 구현될 수도 있다. 멀티스테이지 회로의 스테이지에 사용하기 위한 특정 아날로그 회로 기술의 선택은 통상, 멀티스테이지 회로(예컨대, 필터, ADC)를 사용할 애플리케이션의 요건에 따라 다르다. SC 회로 기술은 저비용과 고성능(즉, 대부분의 애플리케이션의 경우, 충분한 SNR, 정밀도 및 속도)의 조합을 제공할 수 있기 때문에 널리 이용되고 있다.
전술한 바와 같이, 멀티스테이지 회로의 제1 스테이지(또는 섹션)의 상관 처리된 2배 샘플링, 자동 영점 조정 회로 또는 쵸퍼 안정화 회로를 사용하면 많은 이점이 있다. 이들 회로 중 어느 하나를 이용하면, 멀티스테이지 회로(필터 또는 ADC)는 DC 오프셋, 저주파수(1/f) 잡음 및 유한 증폭 이득으로 인한 악영향에 덜 민감하게 제조될 수 있다. 이 제1 스테이지가 없으면, 제1 스테이지(예컨대, 입력 적분기)의 저주파수 잡음 및 DC 오프셋은 출력 신호를 필터링되지 않은 상태로 진입할 것이다. 종속 연결형(예컨대, MASH) 구조의 경우에는, 입력 스테이지의 등록기의 유한 이득은 출력 신호 상에 필터링되지 않은 비교적 많은 양의 양자화 잡음의 누설을 더 허용할 수 있을 것이다. 이러한 악화는 상관 처리된 2배 샘플링, 자동 영점 조정 회로, 또는 쵸퍼 안정화 회로를 제1 스테이지에 사용함으로써 개선될 수 있다.
DC 오프셋, 자주파수 잡음 및 유한 증폭 이득은 제2 및 후속 스테이지에는 덜 심각하다. 따라서, 2배-샘플링 및 보다 고차수배 샘플링 회로를 사용하여, 멀티스테이지 회로의 전체 성능에 대한 최소 충격으로 전력 소비를 줄일 수 있다.
바람직한 실시예의 전술한 실시예는 당업자로 하여금 본 발명을 생산 및 이용할 수 있게 하기 위해 제공된다. 이들 실시예의 다양한 수정들은 당업자에게 용이하게 명백할 것이며, 본 명세서에서 정의한 일반 원리는 창의력을 이용하지 않고서도 다른 실시예에 적용될 수 있다. 따라서, 본 발명은 상기 실시예들에 한정되는 것이 아니라 여기 개시된 원리와 신규한 특징에 따르는 가장 광범위한 것으로 해석되는 것이다.

Claims (25)

  1. 제 1 타입 스테이지 및 적어도 2개의 제 2 타입 스테이지들 - 상기 적어도 2개의 스테이지들 중 각각의 스테이지는 상기 제 1 타입 스테이지 또는 상기 적어도 2개의 스테이지들 중 선행하는 스테이지로부터 출력을 수신함 - 을 구비하는 멀티-스테이지 회로로서,
    상기 제 1 타입 스테이지는 샘플링 주파수에서 동작하는 단일-샘플링 회로로 구성되고, 상기 적어도 2개의 제 2 타입 스테이지들은 상기 샘플링 주파수보다 낮은 주파수에서 동작하는 멀티-샘플링 회로로 구성되며,
    상기 단일-샘플링 회로는 입력 신호를 수신하여 저주파수 잡음, DC 오프셋, 증폭기 이득 개선과 감소된 경로 불일치(mismatch) 중 적어도 하나, 또는 이들의 조합을 제공하는 출력을 발생시키도록 동작하고,
    상기 멀티-샘플링 회로는 상기 단일-샘플링 회로로부터 상기 출력을 수신하고, 이에 응답하여 저전력 출력을 발생시키도록 동작하는, 멀티-스테이지 회로.
  2. 제 1 항에 있어서,
    상기 멀티-샘플링 회로는 2배-샘플링 회로인, 멀티-스테이지 회로.
  3. 제 1 항에 있어서,
    상기 멀티-샘플링 회로의 각각의 결합된 스테이지는 동일한 상기 샘플링 주파수보다 낮은 주파수이지만 서로 다른 개별 위상을 수신하는, 멀티-스테이지 회로.
  4. 제 1 항에 있어서,
    상기 멀티-샘플링 회로의 각각의 결합된 스테이지는 상이한 상기 샘플링 주파수보다 낮은 주파수를 수신하는, 멀티-스테이지 회로.
  5. 제 1 항에 있어서,
    상기 단일-샘플링 회로는 상관된 2배-샘플링(correlated double-sampling, CDS) 회로, 자동-영점조정 회로(auto-zeroing circuit) 및 쵸퍼 안정화(chopper stabilization, CS) 회로 중 하나인, 멀티-스테이지 회로.
  6. 제 5 항에 있어서,
    상기 멀티 샘플링 회로의 각각의 결합된 스테이지는 동일한 상기 샘플링 주파수보다 낮은 주파수이지만 서로 다른 개별 위상을 수신하는, 멀티-스테이지 회로.
  7. 제 5 항에 있어서,
    상기 멀티-샘플링 회로의 각각의 결합된 스테이지는 상이한 상기 샘플링 주파수보다 낮은 주파수를 수신하는, 멀티-스테이지 회로.
  8. 제 1 항에 있어서,
    상기 멀티-스테이지 회로는 CMOS-타입 공정 기술로 제조되는, 멀티-스테이지 회로.
  9. 제 1 항에 있어서,
    상기 멀티-스테이지 회로는 아날로그 디지털 변환기(ADC)이며, 상기 단일- 샘플링 회로는 상기 ADC의 저역 통과 회로 스테이지인, 멀티-스테이지 회로.
  10. 제 9 항에 있어서,
    상기 멀티-샘플링 회로의 각각의 결합된 스테이지는 동일한 상기 샘플링 주파수보다 낮은 주파수이지만 서로 다른 개별 위상을 수신하는, 멀티-스테이지 회로.
  11. 제 9 항에 있어서,
    상기 멀티-샘플링 회로의 각각의 결합된 스테이지는 상이한 상기 샘플링 주파수보다 낮은 주파수를 수신하는, 멀티-스테이지 회로.
  12. 제 1 항에 있어서,
    상기 멀티-스테이지 회로는 필터이고, 상기 단일-샘플링 회로는 상기 필터의 저역 통과 회로 스테이지인, 멀티-스테이지 회로.
  13. 제 1 항에 있어서,
    상기 멀티-스테이지 회로는 시그마-델타 ADC의 일부분이고, 상기 단일-샘플링 회로와 멀티-샘플링 회로 모두는 상기 시그마-델타 ADC의 시그마-델타 변조기를 실시가능하도록(operably) 한정하는, 멀티-스테이지 회로.
  14. 제 13 항에 있어서,
    상기 멀티-샘플링 회로의 각각의 결합된 스테이지는 동일한 상기 샘플링 주파수보다 낮은 주파수이지만 서로 다른 개별 위상을 수신하는, 멀티-스테이지 회로.
  15. 제 13 항에 있어서,
    상기 멀티 샘플링 회로의 각각의 결합된 스테이지는 상이한 상기 샘플링 주파수보다 낮은 주파수를 수신하는, 멀티-스테이지 회로.
  16. 제 13 항에 있어서,
    상기 멀티-스테이지 회로는 CMOS-타입 공정 기술로 제조되는, 멀티-스테이지 회로.
  17. 제 1 항에 있어서,
    상기 멀티-스테이지 회로는 다단의(cascading) 다수의 4차(biquad) 저역 통과 필터들의 2차 이상의 저역 통과 필터이며, 상기 다단(cascade) 내의 제 1 4차 저역 통과 필터는 상기 단일-샘플링 회로를 한정하고, 나머지 4차 저역 통과 필터들은 상기 멀티-샘플링 회로를 한정하는, 멀티-스테이지 회로.
  18. 제 17 항에 있어서,
    상기 멀티-샘플링 회로의 각각의 결합된 스테이지는 동일한 상기 샘플링 주파수보다 낮은 주파수이지만 상이한 개별 위상을 수신하는, 멀티-스테이지 회로.
  19. 제 17 항에 있어서,
    상기 멀티-샘플링 회로의 각각의 결합된 스테이지는 상이한 상기 샘플링 주파수보다 낮은 주파수를 수신하는, 멀티-스테이지 회로.
  20. 제 1 항에 있어서,
    상기 단일-샘플링 회로는 상관된 2배-샘플링 스위치드 커패시터(correlated double-sampling switched capacitor) 회로이고, 상기 멀티-샘플링 회로는 비-상관된 2배-샘플링 스위치드 커패시터 회로들의 다수의 스테이지들로 구성되는, 멀티-스테이지 회로.
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