KR20110021426A - 아날로그-디지털 컨버터, 및 이를 포함하는 이미지 처리 장치 - Google Patents

아날로그-디지털 컨버터, 및 이를 포함하는 이미지 처리 장치 Download PDF

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KR20110021426A
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Abstract

아날로그-디지털 컨버터는 픽셀로부터 출력된 리셋 신호와 이미지 신호 각각에 대하여 상관 이중 샘플링을 수행하여 상관 이중 샘플된 리셋 신호와 상관 이중 샘플된 이미지 신호 각각을 출력하기 위한 상관 이중 샘플링 회로와, 상기 상관 이중 샘플된 리셋 신호를 델타-시그마 아날로그-디지털 변환하여 생성된 제1디지털 코드와 상기 상관 이중 샘플된 이미지 신호를 델타-시그마 아날로그-디지털 변환하여 생성된 제2디지털 코드의 차이를 출력하기 위한 델타-시그마 아날로그-디지털 컨버터를 포함한다.
ADC, CDS, fixed pattern

Description

아날로그-디지털 컨버터, 및 이를 포함하는 이미지 처리 장치{Analog-to-digital converter and image processing devices having the same}
본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 보다 상세하게는 증폭기의 오프셋 성분을 제거할 수 있는 아날로그-디지털 컨버터 및 이를 포함하는 이미지 처리 장치들에 관한 것이다.
일반적으로, 이미지 센서는 CCD(Charge Coupled Device) 이미지 센서와 CMOS 이미지 센서(CMOS Image Sensor(CIS))로 분류된다. 상기 CIS는 상기 CCD 이미지 센서에 비해 일반적인 CMOS 기술(technology)을 이용할 수 있으므로 경제적이며, 아날로그-디지털 신호 처리 회로를 함께 집적할 수 있어서 집적화에 유리하다.
또한, 상기 CIS는 저-전력 저-전압 설계가 가능하므로 상기 CIS는 전력 소비가 적은 이동전화기(mobile), 또는 디지털 카메라 등의 휴대용 단말기에 널리 사용된다. 상기 CIS의 픽셀 어레이는 2-차원 매트릭스 형태로 배치된 다수의 픽셀들을 포함한다. 상기 다수의 픽셀들 각각은 광학 신호로부터 이미지 신호를 출력할 수 있다. 상기 다수의 픽셀들 각각은 포토다이오드를 통해 입사된 빛의 량에 상응하는 광 전하를 축적하고 축적된 광 전하에 상응하는 아날로그 신호를 출력한다.
일반적으로, 다수의 픽셀들 각각에서 출력된 아날로그 픽셀 신호는 아날로그-디지털 컨버터(Analog-Digital Converter(ADC))에 의해서 디지털 신호로 변환되고, 상기 디지털 신호는 ISP(Image Signal Processor)에 의해 처리된다.
아날로그-디지털 변환 시에 사용될 수 있는 델타-시그마 ADC는 아날로그 픽셀 신호를 델타-시그마 변조를 적용하여 디지털 비트 스트림으로 변환하고, 상기 디지털 비트 스트림으로부터 상기 아날로그 픽셀 신호에 상응하는 픽셀 데이터를 얻을 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 상관 이중 샘플링 시에 발생할 수 있는 증폭기의 오프셋 전압을 제거할 수 있는 아날로그-디지털 컨버터를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 상기 아날로그 디지털 컨버터를 포함하는 이미지 센서와 이미지 처리 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 아날로그-디지털 컨버터는 픽셀로부터 출력된 리셋 신호와 이미지 신호 각각에 대하여 상관 이중 샘플링을 수행하여 상관 이중 샘플된 리셋 신호와 상관 이중 샘플된 이미지 신호 각각을 출력하기 위한 상관 이중 샘플링 회로와, 상기 상관 이중 샘플된 리셋 신호를 델타-시그마 아날로그-디지털 변환하여 생성된 제1디지털 코드와 상기 상관 이중 샘플된 이미지 신호를 델타-시 그마 아날로그-디지털 변환하여 생성된 제2디지털 코드의 차이를 출력하기 위한 델타-시그마 아날로그-디지털 컨버터를 포함한다.
실시 예에 따라 상기 델타-시그마 아날로그-디지털 컨버터는 리셋 페이즈 동안 초기값으로부터 순차적으로 증가하는 상기 제1디지털 코드를 생성하고, 시그날 페이즈 동안 상기 초기값으로부터 순차적으로 증가하는 상기 제2디지털 코드를 생성하고, 상기 제1디지털 코드와 상기 제2디지털 코드의 차이를 출력한다.
다른 실시 예에 따라 상기 델타-시그마 아날로그-디지털 컨버터는 리셋 페이즈 동안 초기값으로부터 순차적으로 감소하는 상기 제1디지털 코드를 생성하고 시그날 페이즈 동안 상기 제1디지털 코드로부터 순차적으로 증가하는 디지털 코드를 상기 제1디지털 코드와 상기 제2디지털 코드의 차이로서 출력한다.
또 다른 실시 예에 따라 상기 델타-시그마 아날로그-디지털 컨버터는 리셋 페이즈 동안 초기값으로부터 순차적으로 증가하는 상기 제1디지털 코드를 생성하고, 제어 신호에 응답하여 상기 제1디지털 코드를 비트 단위로 반전시키고, 시그날 페이즈 동안 상기 비트 단위로 반전된 디지털 코드로부터 순차적으로 증가하는 디지털 코드를 상기 제1디지털 코드와 상기 제2디지털 코드의 차이로서 출력한다.
상기 상관 이중 샘플링 회로는 증폭기를 포함하고, 상기 제1디지털 코드는 상기 증폭기의 오프셋 성분을 포함하고, 상기 제2디지털 코드는 상기 증폭기의 오프셋 성분, 및 상기 리셋 신호와 상기 이미지 신호의 차이에 상응하는 신호 성분을 포함한다.
본 발명의 실시 예에 따른 이미지 센서는 리셋 신호와 이미지 신호를 출력하 기 위한 픽셀; 상기 리셋 신호와 상기 이미지 신호 각각에 대하여 상관 이중 샘플링을 수행하여 상관 이중 샘플된 리셋 신호와 상관 이중 샘플된 이미지 신호 각각을 출력하기 위한 상관 이중 샘플링 회로; 및 상기 상관 이중 샘플된 리셋 신호를 델타-시그마 아날로그-디지털 변환하여 생성된 제1디지털 코드와 상기 상관 이중 샘플된 이미지 신호를 델타-시그마 아날로그-디지털 변환하여 생성된 제2디지털 코드의 차이를 출력하기 위한 델타-시그마 아날로그-디지털 컨버터를 포함한다.
상기 제1디지털 코드는 상기 상관 이중 샘플링 회로에 구현된 증폭기의 오프셋 성분에 대한 정보를 포함하고, 상기 제2디지털 코드는 상기 오프셋 전압, 및 상기 상관 이중 샘플된 리셋 신호와 상기 상관 이중 샘플된 이미지 신호의 차이에 대한 정보를 포함한다.
본 발명의 실시 예에 따른 이미지 처리 장치는 이미지 센서; 및 상기 이미지 센서의 동작을 제어하기 위한 프로세서를 포함한다.
상기 이미지 센서는 리셋 신호와 이미지 신호를 출력하기 위한 픽셀; 상기 리셋 신호와 상기 이미지 신호 각각에 대하여 상관 이중 샘플링을 수행하여 상관 이중 샘플된 리셋 신호와 상관 이중 샘플된 이미지 신호 각각을 출력하기 위한 상관 이중 샘플링 회로; 및 상기 상관 이중 샘플된 리셋 신호를 델타-시그마 아날로그-디지털 변환하여 생성된 제1디지털 코드와 상기 상관 이중 샘플된 이미지 신호를 델타-시그마 아날로그-디지털 변환하여 생성된 제2디지털 코드의 차이를 출력하기 위한 델타-시그마 아날로그-디지털 컨버터를 포함한다.
본 발명의 실시 예에 따른, 증폭기를 포함하는 아날로그-디지털 변환기는 상관 이중 샘플링 시 상기 증폭기에서 발생하는 오프셋 성분을 상관 이중 샘플링 회로와 델타-시그마 아날로그-디지털 컨버터를 통해 효과적으로 감소 또는 제거할 수 있는 효과가 있다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들은 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1 및/또는 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제 1 구성요소는 제 2 구성 요소로 명명될 수 있고, 유사하게 제 1 구성요소는 제 1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이 나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 구체적으로 설명하고자 한다.
도 1은 본 발명의 실시 예에 따른 아날로그-디지털 컨버터의 블럭도를 나타낸다. 도 1을 참조하면, 아날로그-디지털 컨버터(Analog to digital converter (ADC); 100)는 CDS 회로(110) 및 델타-시그마 아날로그-디지털 컨버터(△ΣADC; 120)를 포함한다.
상기 CDS 회로(110)는 신호 소스, 예컨대 액티브 픽셀 어레이(미 도시)로부터 출력된 픽셀 신호(VIN), 예컨대 리셋 신호와 이미지 신호를 순차적으로 수신하고, 수신된 신호들 각각에 상관 이중 샘플링(CDS)을 수행하여 상관 이중 샘플된 리셋 신호(CS1)와 상관 이중 샘플된 이미지 신호(CS2)를 순차적으로 출력한다.
상기 △ΣADC(120)는 제어 신호들(예컨대, 클락 신호(CLK)와 ADC 인에이블 신호(ADC_EN))에 응답하여 상기 CDS 회로(110)로부터 순차적으로 출력되는 신호들 (CS1와 CS2) 각각에 델타-시그마 변조를 수행하여 제1디지털 코드(CODE1)와 제2디지털 코드(CODE2)의 차이에 상응하는 디지털 코드를 출력 신호(Dout)로서 출력한다.
도 2는 도 1에 도시된 상관 이중 샘플링 회로의 회로도를 나타낸다. 도 2를 참조하면, CDS 회로(110)는 증폭기(111), 제1커패시터(C1), 제2커패시터(C2), 및 다수의 스위치들(SW1와 SW2)을 포함한다.
상기 증폭기(111)는 연산 증폭기(operational amplifier)로 구현될 수 있다. 따라서 상기 증폭기(111)에서는 구조상 오프셋 전압(offset voltage)이 발생할 수 있다.
상기 제1스위치(SW1)는 제1스위치 신호(S1)에 응답하여 픽셀 신호, 예컨대 리셋 신호(VIN1) 또는 이미지 신호(VIN2)를 상기 제1커패시터(C1)로 전송하는 것을 제어한다.
상기 제1커패시터(C1)는 상기 제1스위치(SW1)의 타단과 상기 증폭기(111)의 제1입력단자, 예컨대 (-)입력단자 사이에 접속되며 상기 리셋 신호(VIN1) 또는 이미지 신호(VIN2)를 샘플링할 수 있다.
상기 제2스위치(SW2)는 제2스위치 신호(S2)에 응답하며 상기 증폭기(111)의 제1입력단자와 상기 증폭기(111)의 출력단자를 접속/분리한다. 상기 제2커패시터 (C2)는 상기 제2스위치(SW2)와 병렬 접속된다. 기준전압(Vref)은 상기 증폭기 (111)의 제2입력단자, 예컨대 (+)입력단자로 입력된다.
도 3은 도 2에 도시된 상관 이중 샘플링 회로의 동작 타이밍 도를 나타낸다.
도 2와 도 3을 참조하면, 상기 CDS 회로(110)로 순차적으로 입력되는 리셋 신호(VIN1)와 이미지 신호(VIN2) 사이에는 △V 만큼의 전압 차이가 발생한다.
리셋 페이즈(RESET PHASE)의 제1시점(t1)에서, 각 스위치(SW1와 SW2)가 각 스위칭 신호(S1과 S2)에 응답하여 턴-온 되면, 상기 제1커패시터(C1)에는 리셋 신호(VIN1)가 샘플링(또는, 충전)되고 상기 제2커패시터(C2)는 방전된다. 그 후, 각 스위치(SW1와 SW2)가 각 스위칭 신호(S1과 S2)에 응답하여 턴-오프되면, CDS 회로(110)는 증폭기(111)의 제2입력단자로 입력되는 기준전압(Vref)과 증폭기(111) 내에서 발생한 노이즈 전압, 예컨대 오프셋 전압(Voffset)의 합에 상응하는 제1전압(Vref+Voffset)을 상관 이중 샘플된 리셋 신호(CS1)로서 출력한다.
시그날 페이즈(SIGNAL PHASE)의 제2시점(t2)에서, 이미지 신호(VIN2)가 제1스위치(SW1)를 통하여 제1커패시터(C1)로 전송되면, 제1커패시터(C1)에는 리셋 신호(VIN1)와 이미지 신호(VIN2)의 차이(△V)에 상응하는 전압이 충전된다. 그 후, 상기 제1스위치(SW1)가 턴-오프 되면, CDS 회로(110)는 제1전압(Vref+Voffset)과 상기 차이(△V)의 합에 상응하는 제2전압(Vref+Voffset+△V)을 상관 이중 샘플된 이미지 신호(CS2)로서 출력한다.
따라서, 본 발명의 실시 예에 따른 아날로그-디지털 컨버터(100)는 제2전압 (Vref+Voffset+△V)과 제1전압(Vref+Voffset)의 차이를 이용하여 증폭기(111)의 오프셋을 제거할 수 있다.
도 4는 도 1에 도시된 델타-시그마 아날로그-디지털 컨버터의 일 실시 예에 따른 블럭도를 나타낸다. 도 4를 참조하면, 상기 △ΣADC(120)는 델타-시그마 모듈레이터(△Σ modulator; 121), 데시메이터(decimator)의 기능을 수행하는 어큐뮬레이터(Accumulator; 122), 및 연산기(123)를 포함한다.
상기 델타-시그마 모듈레이터(121)는 상기 CDS 회로(110)로부터 순차적으로 출력된 상관 이중 샘플된 리셋 신호(CS1)와 상관 이중 샘플된 이미지 신호(CS2) 각각을 델타-시그마 변조하여 제1변조 신호(MS1)와 제2변조 신호(MS2)를 출력한다.
예컨대, 델타-시그마 모듈레이터(121)는 클락 신호(CLK)에 응답하여 상기 CDS 회로(110)로부터 출력되는 상관 이중 샘플된 리셋 신호(CS1)와 상관 이중 샘플된 이미지 신호(CS2) 각각을 델타-시그마 변조하여 델타-시그마 변조된 제1변조 신호(MS1)와 제2변조 신호(MS2)를 출력한다. 제1변조 신호(MS1)와 제2변조 신호(MS2) 각각은 M-비트 디지털 신호일 수 있다. 여기서, M은 실수이다.
상기 어큐뮬레이터(122)는 클락 신호(CLK)와 ADC 인에이블 신호(ADC_EN)에 응답하여 델타-시그마 모듈레이터(121)로부터 출력되는 신호들, 예컨대 제1변조 신호(MS1)와 제2변조 신호(MS2) 각각을 적분하여 제1디지털 코드(CODE1)와 제2디지털 코드(CODE2) 각각을 출력할 수 있다. 상기 어큐뮬레이터(122)는 리셋 신호 (ADC_RST)에 응답하여 리셋될 수 있다.
상기 연산기(123)는 상기 제1디지털 코드(CODE1)와 상기 제2디지털 코드 (CODE2)의 차이에 상응하는 디지털 코드를 출력 신호(Dout)로서 출력할 수 있다. 실시 예에 따라, 연산기(123)는 어큐뮬레이터(122)의 일부로서 구현될 수 있다.
도 5는 도 4에 도시된 델타-시그마 아날로그-디지털 컨버터의 동작 타이밍 도를 나타낸다.
도 1부터 도 5를 참조하면, 상관 이중 샘플된 리셋 신호(CS1)와 상관 이중 샘플된 이미지 신호(CS2) 각각은 △ΣADC(120)에 의하여 제1디지털 코드(CODE1)와 제2디지털 코드(CODE2) 각각으로 변환된다.
리셋 페이즈(RESET PHASE) 동안 상관 이중 샘플된 리셋 신호(CS1)는 △ΣADC(120)에 의하여 제1디지털 코드(CODE1)로 변환되고 제1디지털 코드(CODE1)는 연 산기(123) 내에 래치된다.
예컨대, △ΣADC(120)의 어큐뮬레이터(122)는 ADC 인에이블 신호(ADC_EN)가 활성화된 구간 동안에 입력된 제1변조 신호(MS1)와 클락 신호(CLK)에 응답하여 제1디지털 코드(CODE1)를 출력한다. 즉, 데시메이터의 기능을 수행하는 어큐뮬레이터 (122)는 ADC 인에이블 신호(ADC_EN)가 활성화된 구간(D1) 동안에 입력된 클락 신호 (CLK)와 제1변조 신호(MS1)에 기초하여 증폭기(111)의 오프셋 성분(offset compont(OC)), 즉 오프셋 전압(Voffset)에 상응하는 제1디지털 코드(CODE1)를 출력한다. 따라서, 제1디지털 코드(CODE1)는 증폭기(111)의 오프셋 전압에 따라 결정될 수 있다.
시그날 페이즈(SIGNAL PHASE)에서 상기 △ΣADC(120)는 활성화된 리셋 신호 (ADC_RST)에 응답하여 초기값("0")으로 리셋된다.
시그날 페이즈(SIGNAL PHASE) 동안에 상관 이중 샘플된 이미지 신호(CS2)는 △ΣADC(120)에 의하여 제2디지털 코드(CODE2)로 변환된다.
예컨대, △ΣADC(120)의 어큐뮬레이터(122)는 ADC 인에이블 신호(ADC_EN)가 활성화된 구간(D2) 동안에 입력된 제2변조 신호(MS2)와 클락 신호(CLK)에 응답하여 오프셋 성분(OC)과 신호 성분(SC)의 합에 상응하는 제2디지털 코드(CODE2)를 출력한다.
△ΣADC(120)의 연산기(123)는 제1디지털 코드(CODE1)와 제2디지털 코드 (CODE2)의 차이에 상응하는 디지털 코드를 출력 신호(Dout)로서 출력한다. 따라서, △ΣADC(120)는 증폭기(111)의 오프셋 전압이 제거된 신호 성분(SC)에 상응하는 디 지털 코드를 출력 신호(Dout)로서 출력한다. 여기서, 신호 성분(SC)은 이미지 신호와 리셋 신호의 차이를 의미한다. △ΣADC(120)의 연산기(123)는 제2디지털 코드 (CODE2)로부터 제1디지털 코드(CODE1)를 차감하여 출력 신호(Dout)를 출력할 수 있다.
도 6은 도 1에 도시된 델타-시그마 아날로그-디지털 컨버터의 다른 실시 예에 따른 블럭도를 나타낸다. 도 4와 도 6을 참조하면, 도 6에 도시된 델타-시그마 아날로그-디지털 컨버터(120)는 연산기(123)를 포함하지 않는다. 또한, 어큐뮬레이터(122A)는 방향 지시 신호(DIR)에 따라 음(-)의 방향으로 적분 동작을 수행할 수도 있고 양(+)의 방향으로 적분 동작을 수행할 수도 있다.
도 7은 도 6에 도시된 델타-시그마 아날로그-디지털 컨버터의 동작 타이밍 도를 나타낸다.
도 1부터 도 4, 도 6, 및 도 7을 참조하면, CDS 회로(110)로부터 순차적으로 출력되는 상관 이중 샘플된 리셋 신호(CS1)와 상관 이중 샘플된 이미지 신호(CS2) 각각은 △ΣADC(120)에 의하여 제1디지털 코드(CODE1)와 제2디지털 코드(CODE2) 각각으로 변환된다.
리셋 페이즈(RESET PHASE) 동안, 상관 이중 샘플된 리셋 신호(CS1)는 △ΣADC(120)에 의하여 제1디지털 코드(CODE1)로 변환된다. 예컨대, 클락 신호(CLK)가 입력되고 방향 지시 신호(DIR)가 로우 레벨을 가질 때, △ΣADC(120)의 어큐뮬레이터(122)는 제1변조 신호(MS1)와 클락 신호(CLK)에 응답하여 음(-)의 방향으로 적분되는 제1디지털 코드(CODE1)를 생성한다.
즉, 클락 신호(CLK)가 입력되고 방향 지시 신호(DIR)가 로우 레벨을 가질 때, △ΣADC(120)의 어큐뮬레이터(122)는 증폭기(111)의 오프셋 성분(OC)), 즉 오프셋 전압(Voffset)에 상응하는 제1디지털 코드(CODE1)를 출력한다.
신호 페이즈(SIGNAL PHASE) 동안에 클락 신호(CLK)가 입력되고 방향 지시 신호(DIR)가 하이 레벨을 가질 때, △ΣADC(120)의 어큐뮬레이터(122)는 제2변조 신호(MS2)와 클락 신호(CLK)에 응답하여 양(+)의 방향으로 적분되는 제3디지털 코드 (CODE3)를 생성한다.
결과적으로, 제3디지털 코드(CODE3)는 오프셋 성분이 반영된 제1디지털 코드 (CODE1), 및 오프셋 성분(OC)과 신호 성분(SC)의 합이 반영된 디지털 코드의 차이에 상응하는 코드가 된다.
도 8은 도 1에 도시된 델타-시그마 아날로그-디지털 컨버터의 또 다른 실시 예에 따른 블럭도를 나타낸다. 도 8에 도시된 어큐뮬레이터(122B)는 비트 반전 신호(INV)에 응답하여 제1디지털 코드(CODE1)를 비트-단위로 반전(bit-wise inversion)시키고 반전 디지털 코드(/CODE1)로부터 양(+)의 방향으로 적분되는 제3디지털 코드(CODE3)를 생성한다.
도 9는 도 8에 도시된 델타-시그마 아날로그-디지털 컨버터의 동작 타이밍 도를 나타낸다.
도 8 및 도 9를 참조하면, 리셋 페이즈(RESET PHASE) 동안에 상관 이중 샘플된 리셋 신호(CS1)는 △ΣADC(120)에 의하여 제1디지털 코드(CODE1)로 변환된다. 예컨대, 클락 신호(CLK)가 입력되는 동안, △ΣADC (120)의 어큐뮬레이터(122B)는 제1변조 신호(MS1)와 클락 신호(CLK)에 응답하여 양(+)의 방향으로 적분되는 제1디지털 코드(CODE1)를 생성한다.
즉, △ΣADC(120)의 어큐뮬레이터(122B)는 증폭기(111)의 오프셋 성분(OC), 즉 오프셋 전압(Voffset)에 상응하는 제1디지털 코드(CODE1)를 출력한다.
리셋 페이즈(RESET PHASE)에서, △ΣADC(120)의 어큐뮬레이터(122B)는 비트 반전 신호(INV)에 응답하여 제1디지털 코드(CODE1)를 비트-단위로 반전(bit-wise inversion)시키고 반전 디지털 코드(/CODE1)를 출력한다.
신호 페이즈(SIGNAL PHASE)에서, 클락 신호(CLK)가 입력되는 동안, △ΣADC (120)의 어큐뮬레이터(122B)는 제2변조 신호(MS2)와 클락 신호(CLK)에 응답하여 반전 디지털 코드(/CODE1)로부터 양의 방향으로 적분되는(또는, 반전 디지털 코드(/CODE1)로부터) 제3디지털 코드(CODE3)를 생성한다.
결과적으로, 제3디지털 코드(CODE3)는 오프셋 성분(OS)이 반영된 제1디지털 코드(CODE1), 및 오프셋 성분(OC)과 신호 성분(SC)의 합이 반영된 디지털 코드의 차이에 상응하는 코드가 된다.
즉, 도 8에 도시된 △ΣADC(120)를 포함하는 아날로그-디지털 컨버터(100)는 첫 번째 아날로그-디지털 변환의 결과를 비트-단위로 반전한 후 두 번째 아날로그-디지털 변환을 수행한다. 따라서, 도 8에 도시된 △ΣADC(120)는 최종적으로 두 번의 아날로그-디지털 변환의 결과, 즉, 신호 성분(SC)만을 포함하는 결과를 출력한다.
도 10은 도 1에 도시된 아날로그-디지털 컨버터를 포함하는 이미지 센서의 개략적인 블럭도를 나타낸다.
도 10을 참조하면, 이미지 센서(300)는 액티브 픽셀 센서 어레이(320), 로우 디코더(340), 타이밍 제어부(350), 및 ADC 블럭(330)을 포함할 수 있다.
액티브 픽셀 어레이(APS)는 다수의 로우들, 다수의 컬럼들, 및 다수의 픽셀들을 포함할 수 있다. 상기 다수의 픽셀들 각각은 상기 다수의 로우들 각각과 상기 다수의 컬럼들 각각의 교차점에 접속된다.
로우 디코더(340)는 타이밍 제어부(250)로부터 출력된 다수의 제어 신호들에 응답하여 상기 다수의 로우들 중에서 적어도 하나의 로우를 선택한다. 도시되지 않은 컬럼 디코더는 타이밍 제어부(250)로부터 출력된 다수의 제어 신호들에 응답하여 상기 다수의 컬럼들 중에서 적어도 하나의 컬럼을 선택한다.
타이밍 제어부(350)는 스위칭 신호들(S1과 S2), ADC인에이블 신호(ADC_EN), 리셋 신호(ADC_RST), 방향 지시 신호(DIR), 또는 비트 반전 신호(INV) 중에서 적어도 하나를 발생할 수 있다.
ADC 블록(330)은 각각이 다수의 컬럼들 각각에 접속된 다수의 ADC들(100)를 포함한다. 상기 다수의 ADC들(100) 각각은 상기 다수의 컬럼들 중에서 대응되는 컬럼으로부터 출력된 픽셀 신호, 예컨대 리셋 신호와 이미지 신호를 수신하고 수신된 신호에 대하여 CDS와 ADC를 수행한다.
도 11은 도 10에 도시된 이미지 센서를 포함하는 이미지 처리 장치의 개략적인 블럭도를 나타낸다. 도 11을 참조하면, 이미지 처리 장치(400)는 이미지 센서 (300), 메모리(410), 및 프로세서(420)를 포함한다.
이미지 처리 장치(400)는 디지털 스틸 카메라가 부착된 이동 전화기, 디지털 스틸 카메라, 스캐너(scanner) 등일 수 있다.
메모리(410)는 이미지 센서(300)로부터 출력되는 이미지 신호를 버스(430)를 통해 수신하여 저장할 수 있다. 메모리(410)는 다수의 휘발성 메모리 셀들 또는 다수의 불휘발성 메모리 셀들을 포함할 수 있다.
상기 다수의 불휘발성 메모리 셀들 각각은 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM 또는 ReRAM), 나노퓨브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다. 상기 불휘발성 메모리 셀은 하나의 비트 또는 다수의 비트들을 저장할 수 있다.
프로세서(420)는 이미지 센서(300)의 동작을 제어할 수 있는 적어도 하나의 제어 신호를 생성할 수 있다.
이미지 센서(300)는 도 10을 참조하여 설명한 바와 같이 액티브 픽셀 어레이(320), 로우 디코더(340), 타이밍 제어부(350), 및 ADC 블록(330)을 포함한다. 이미지 센서(300)는 프로세서(420)로부터 출력된 적어도 하나의 제어 신호에 따라 광학 신호를 전기적 신호로 변화하는 과정을 통하여 이미지 신호를 생성할 수 있다. 따라서 메모리(410)는 프로세서(420)의 제어 하에 이미지 센서(300)로부터 출력되는 상기 이미지 신호를 저장한다.
이미지 센서(300)는 프로세서(420)와 메모리(410)와 함께 집적될 수 있으며, 실시 예에 따라 이미지 센서(300)에는 디지털 신호 처리 장치에 집적되거나, 또는 이미지 센서(300)만이 별개의 칩에 집적될 수도 있다.
도 12는 본 발명의 실시 예에 따른 아날로그-디지털 변환 동작을 나타내는 플로우차트이다. 도 1부터 도 9, 및 도 12를 참조하면, ADC(100)는 리셋 페이즈에서 연산 증폭기(111)의 오프셋 성분(OC)에 해당하는 제1디지털 코드(CODE1)를 생성한다(S20).
상기 ADC(100)는 신호 페이즈에서 오프셋 성분(OC)과 신호 성분(SC)의 합에 해당하는 제2디지털 코드(CODE2)를 생성한다(S20).
도 5, 도 7, 및 도 9를 참조하여 이미 설명한 바와 같이, 상기 ADC(100)는 제1디지털 코드(CODE1)와 제2디지털 코드(CODE2)의 차이에 해당하는 디지털 코드를 출력 신호(Dout)로서 출력한다. 상기 ADC(100)는 리셋 페이즈와 신호 페이즈 각각에서 입력 신호에 대한 아날로그-디지털 변환을 수행하여 CDS 회로(110)에 의하여 생성된 오프셋을 디지털적으로 차감할 수 있다.
따라서, 본 발명의 실시 예에 따른 ADC(100)를 포함하는 이미지 센서(300)는 컬럼 방향의 고정 패턴(fixed pattern)을 제거할 수 있는 효과가 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 아날로그-디지털 컨버터의 블럭도를 나타낸다.
도 2는 도 1에 도시된 상관 이중 샘플링 회로의 회로도를 나타낸다.
도 3은 도 2에 도시된 상관 이중 샘플링 회로의 동작 타이밍 도를 나타낸다.
도 4는 도 1에 도시된 델타-시그마 아날로그-디지털 컨버터의 일 실시예에 따른 블럭도를 나타낸다.
도 5는 도 4에 도시된 델타-시그마 아날로그-디지털 컨버터의 동작 타이밍 도를 나타낸다.
도 6은 도 1에 도시된 델타-시그마 아날로그-디지털 컨버터의 다른 실시예에 따른 블럭도를 나타낸다.
도 7은 도 6에 도시된 델타-시그마 아날로그-디지털 컨버터의 동작 타이밍 도를 나타낸다.
도 8은 도 1에 도시된 델타-시그마 아날로그-디지털 컨버터의 또 다른 실시예에 따른 블럭도를 나타낸다.
도 9는 도 8에 도시된 델타-시그마 아날로그-디지털 컨버터의 동작 타이밍 도를 나타낸다.
도 10은 도 1에 도시된 아날로그-디지털 컨버터를 포함하는 이미지 센서의 개략적인 블럭도를 나타낸다.
도 11은 도 10에 도시된 이미지 센서를 포함하는 이미지 처리 장치의 개략적인 블럭도를 나타낸다.
도 12는 본 발명의 실시 예에 따른 아날로그-디지털 컨버젼 동작을 나타내는 플로우차트이다.

Claims (8)

  1. 픽셀로부터 출력된 리셋 신호와 이미지 신호 각각에 대하여 상관 이중 샘플링을 수행하여 상관 이중 샘플된 리셋 신호와 상관 이중 샘플된 이미지 신호 각각을 출력하기 위한 상관 이중 샘플링 회로; 및
    상기 상관 이중 샘플된 리셋 신호를 델타-시그마 아날로그-디지털 변환하여 생성된 제1디지털 코드와 상기 상관 이중 샘플된 이미지 신호를 델타-시그마 아날로그-디지털 변환하여 생성된 제2디지털 코드의 차이를 출력하기 위한 델타-시그마 아날로그-디지털 컨버터를 포함하는 아날로그-디지털 컨버터.
  2. 제1항에 있어서, 상기 델타-시그마 아날로그-디지털 컨버터는,
    리셋 페이즈 동안 초기값으로부터 순차적으로 증가하는 상기 제1디지털 코드를 생성하고,
    시그날 페이즈 동안 상기 초기값으로부터 순차적으로 증가하는 상기 제2디지털 코드를 생성하고,
    상기 제1디지털 코드와 상기 제2디지털 코드의 차이를 출력하는 아날로그- 디지털 컨버터.
  3. 제1항에 있어서, 상기 델타-시그마 아날로그-디지털 컨버터는,
    리셋 페이즈 동안 초기값으로부터 순차적으로 감소하는 상기 제1디지털 코드 를 생성하고,
    시그날 페이즈 동안 상기 제1디지털 코드로부터 순차적으로 증가하는 디지털 코드를 상기 제1디지털 코드와 상기 제2디지털 코드의 차이로서 출력하는 아날로그-디지털 컨버터.
  4. 제1항에 있어서, 상기 델타-시그마 아날로그-디지털 컨버터는,
    리셋 페이즈 동안 초기값으로부터 순차적으로 증가하는 상기 제1디지털 코드를 생성하고,
    제어 신호에 응답하여 상기 제1디지털 코드를 비트 단위로 반전시키고,
    시그날 페이즈 동안 상기 비트 단위로 반전된 디지털 코드로부터 순차적으로 증가하는 디지털 코드를 상기 제1디지털 코드와 상기 제2디지털 코드의 차이로서 출력하는 아날로그-디지털 컨버터.
  5. 제1항에 있어서, 상기 상관 이중 샘플링 회로는 증폭기를 포함하고,
    상기 제1디지털 코드는 상기 증폭기의 오프셋 성분을 포함하고,
    상기 제2디지털 코드는 상기 증폭기의 오프셋 성분, 및 상기 리셋 신호와 상기 이미지 신호의 차이에 상응하는 신호 성분을 포함하는 아날로그-디지털 컨버터.
  6. 리셋 신호와 이미지 신호를 출력하기 위한 픽셀;
    상기 리셋 신호와 상기 이미지 신호 각각에 대하여 상관 이중 샘플링을 수행 하여 상관 이중 샘플된 리셋 신호와 상관 이중 샘플된 이미지 신호 각각을 출력하기 위한 상관 이중 샘플링 회로; 및
    상기 상관 이중 샘플된 리셋 신호를 델타-시그마 아날로그-디지털 변환하여 생성된 제1디지털 코드와 상기 상관 이중 샘플된 이미지 신호를 델타-시그마 아날로그-디지털 변환하여 생성된 제2디지털 코드의 차이를 출력하기 위한 델타-시그마 아날로그-디지털 컨버터를 포함하는 이미지 센서.
  7. 제6항에 있어서,
    상기 제1디지털 코드는 상기 상관 이중 샘플링 회로에 구현된 증폭기의 오프셋 성분에 대한 정보를 포함하고,
    상기 제2디지털 코드는 상기 오프셋 전압, 및 상기 상관 이중 샘플된 리셋 신호와 상기 상관 이중 샘플된 이미지 신호의 차이에 대한 정보를 포함하는 이미지 센서.
  8. 이미지 센서; 및
    상기 이미지 센서의 동작을 제어하기 위한 프로세서를 포함하며,
    상기 이미지 센서는,
    리셋 신호와 이미지 신호를 출력하기 위한 픽셀;
    상기 리셋 신호와 상기 이미지 신호 각각에 대하여 상관 이중 샘플링을 수행하여 상관 이중 샘플된 리셋 신호와 상관 이중 샘플된 이미지 신호 각각을 출력하 기 위한 상관 이중 샘플링 회로; 및
    상기 상관 이중 샘플된 리셋 신호를 델타-시그마 아날로그-디지털 변환하여 생성된 제1디지털 코드와 상기 상관 이중 샘플된 이미지 신호를 델타-시그마 아날로그-디지털 변환하여 생성된 제2디지털 코드의 차이를 출력하기 위한 델타-시그마 아날로그-디지털 컨버터를 포함하는 이미지 처리 장치.
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