JP4747199B2 - デジタル／アナログ変換器およびローパスフィルタに連続時間ステージとスイッチトキャパシタステージとを併用するアーキテクチャ - Google Patents

Description

（関連出願）
本願は、２００５年１２月２８日に出願された仮出願第６０／７５４，４０５号の優先権を主張するもので、前記仮出願はその開示内容全体を本願明細書の一部として援用する。

本発明は、デジタル／アナログ変換器（ＤＡＣ）に関し、特に、デジタル／アナログ変換器（ＤＡＣ）およびローパスフィルタで、連続時間ステージとスイッチトキャパシタステージとを併用することに関する。

音声信号は、ＣＤ、コンピュータのハードドライブ、およびＭＰ３デバイスなどの携帯型音楽再生器に、デジタル音声信号として保存されることが益々多くなっている。保存されたデジタル信号は、一般に、オリジナルのアナログ音の連続デジタルワードサンプルとして保存される。このようなデジタル音声信号は、拡声器およびイヤホンなどの可聴周波変換器に適用される際、また、多くの場合、増幅や、ミキシングや、スイッチングや、フィルタリングのステージでも同様に、対応するアナログ信号に変換されなければならない。

抑制された歪みと、他の求められる特性とを維持しながら前述の変換を行う各種の方法が知られている。図１Ａに示した手法では、ＣＤプレーヤインなどのデジタル情報源１からのデジタルＮビットサンプル信号が、直接、抵抗回路網を含むＮビットＤＡＣ２に進む。これにより、２^N電圧レベルに量子化され、かつ、音声サンプルレートでサンプルホールドされた中間アナログ信号が得られる。この信号は、次に、ローパスフィルタ３ａに渡され、そこで、滑らかなアナログ波形が付与される。音声サンプルレートは、通常、４４．１ｋＨｚまたは４８ｋＨｚのみであるため、エイリアシングの影響を避けるためには、２０ｋＨｚで信号を渡すが、４４．１ｋＨｚ−２０ｋＨｚ＝２４ｋＨｚ程度で信号を減衰させる高速ローフオフフィルタ３ａが必要になる。また、ＤＡＣ２は、デジタルワードの全域の分解能を持っていなければならないため、−１００ｄＢ程度の歪みを達成するためには、１６ビットよりも優れた線形のＤＡＣ２が必要になるが、このことを達成するのは困難である上に、費用が高くつき、消費電力も大きくなる。ただし、より性能の低い用途、たとえば、電話については、前述の技法で十分であると考えられる。前述したように、ＤＡＣは、図示したような抵抗器の列および選択スイッチを含むことができる。あるいは、代替の構成として、選択可能な並列電流源の配列や、スイッチトキャパシタ回路が知られている。

図１Ｂに、代替の方式を示す。デジタル情報源１からのＮビットのデジタルワードは、デジタルデルタシグマ変調器４に入力される。このデルタシグマ変調器４は、かなり高速のサンプルレート、たとえば、６ＭＨｚで、単一ビットのデジタルストリームを出力する。挿入される量子化雑音は、スペクトル的に成形されて、可聴周波帯域から除去される。ここで、ＤＡＣ５は、単に、単純な１ビットのＤＡＣ、基本的には２つの電圧レベル間のスイッチであればよい。この２つのレベルの出力は、後段でのフィルタリング処理を必要とするが、サンプルレートが高いことから、アンチエイリアシング要件は大幅に緩和される。したがって、より単純かつ安価なフィルタ３ｂを実現できる。実施上、ＤＡＣスイッチは、後段のフィルタの抵抗器内に電圧を送っても、あるいは、スイッチトキャパシタフィルタ内のコンデンサのスイッチングを制御してもよく、また、後段のフィルタへ供給する電流源を制御してもよい。

図１Ｃに、多ビット（ｎビット）のデルタシグマ変換器６を利用した、更に他の代替例を示す。多ビットの出力は、単一ビットの実施例よりも帯域内の量子化雑音が少なく、所定のクロック周波数に関してより優れた性能を実現できることに加え、１ビット方式と比べると、クロックジッタからの影響を受け難い。図示したように、抵抗回路網ＤＡＣ７を用いて、ｎビットでサンプリングされたアナログ中間信号を生成できるが、実際の用例においては、スイッチトキャパシタまたは交換電流回路を利用してもよい。平滑フィルタ３ｃの前段における中間波形においては、帯域外の量子化雑音が少ないため、このフィルタに関する要件は更に緩和される。サンプルレートが高いことから、ダイナミックエレメントマッチングなどの既知の技法を利用して、ｎビットＤＡＣ７の構成要素の不整合に起因する歪み成分を可聴周波帯域から排除することができる。

本明細書において、たとえば、「デルタシグマ変調器」や、「デルタシグマ変換器」や、「デルタシグマビットストリーム」の中で用いられている「デジタルシグマ」という用語は、たとえば、「雑音整形装置（noise shaper）」など、サンプルレートがより低く、ビット幅が広いデータの入力データストリームを受け入れて、サンプルレートが高く、ビット幅が小さいデータストリームを出力する、同様のあらゆる方式を包含するものとする。この方式では、通常、結果的に得られる余分な量子化雑音のスペクトルは、対象とする信号帯域から外れるように整形されるが、この整形は必ずしも行われなくてもよい。

前述した各システムにおいて、単一ビットまたは多ビットいずれかのＤＡＣ（２，５，７）に対する要望と、出力波形を滑らかにするフィルタ（３ａ，３ｂ，３ｃ）に対する要望とがある。現在の一般的なＤＡＣおよびフィルタは、ＣＭＯＳ集積回路技術を利用して実現される。フィルタリング処理の一部またはすべては、単に、ＣＭＯＳオペアンプと、パッシブ型抵抗器と、コンデンサとを、オンチップまたはオフチップで利用するだけで実現できるが、スイッチトキャパシタ技術を用いて、ＤＡＣおよびフィルタを実現してもよい。

本発明の一側面によれば、デジタル／アナログ変換器（ＤＡＣ）が提供される。このＤＡＣは、デジタル信号に関連付けられた入力信号を受け取り、受け取った入力信号に対して、連続時間のデジタル／アナログ変換処理を実行する第１段の連続時間ステージを含む。第１段の連続時間ステージは、第１出力信号を出力する。第２段のスイッチトキャパシタステージは、前記第１出力信号を受け取り、受け取った第１出力信号のスイッチトキャパシタフィルタ処理を実行する。第２段のスイッチトキャパシタステージは、前記デジタル信号に対応する連続アナログ信号を出力する。

本発明の一側面によれば、デジタル／アナログ変換器（ＤＡＣ）の形成方法が提供される。本方法は、デジタル信号に関連付けられた入力信号を受け取り、受け取った入力信号に対して、連続時間のデジタル／アナログ変換処理を実行する第１段の連続時間ステージを設けること、を含む。第１段の連続時間ステージは、第１出力信号を出力する。また、本方法は、前記第１出力信号を受け取り、受け取った第１出力信号のスイッチトキャパシタフィルタ処理を実行する第２段のスイッチトキャパシタステージを設けることも含む。第２段のスイッチトキャパシタステージは、前記デジタル信号に対応する連続アナログ信号を出力する。

本発明の一側面によれば、デジタル／アナログ変換を実行する方法が提供される。本方法は、デジタル信号に関連付けられた入力信号を受け取り、受け取った入力信号に対して、連続時間のデジタル／アナログ変換処理を実行することを含む。第１出力信号が出力される。この第１出力信号に対して、スイッチトキャパシタフィルタ処理が実行される。また、本方法は、前記デジタル信号に対応する連続アナログ信号を出力することも含む。

本発明は、デジタル／アナログ変換に関する問題を解決する斬新な手法を提供する。本発明は、広く知られているスイッチトキャパシタのアーキテクチャと共に連続時間フィルタ構成を組み込んで、デジタル変調器によって受け取られたデータの処理を補助するものである。

図２は、本発明に従って利用されるデジタル／アナログ変換器（ＤＡＣ）２０のフローチャートの概要を示す図である。ＤＡＣ２０は、デジタル／アナログ変換の実行に利用される、デジタル部３５およびアナログ部３６の２つの側面を含む。デジタル部３５において、デジタル信号３８は、シグマデルタ変調器２２を介して、ＤＡＣ２０によって受け取られる。シグマデルタ変調器２２は、サンプルレートが低く、ビット幅の広いデータを有するデジタル信号３８を受け取って、サンプルレートが高く、狭いビット幅を持つ出力信号３４を供給する。その際に、通常、結果的に得られる余分な量子化雑音のスペクトルは、対象とする信号帯域から外れるように、前記スペクトルが整形されるが、必ずしもこのような整形を行う必要はない。スクランブラ２４は、出力信号３４を受け取り、出力信号３４の所定の値についての該当レベルを得るために、データユニットの選択区分を変化させることに対応した出力信号３７を供給する。スクランブラ２４は、アナログ側３６を駆動する所望の信号電流を達成するように、擬似ランダムの基準で、異なる組み合わせのデータユニットを選択する。

アナログ部３６において、ＤＡＣ２０は、第１段の連続時間ステージ２６と、第２段のスイッチトキャパシタステージ３０と、を含む二次ローパスフィルタ構成２７を含む。第１段の連続時間ステージ２６は、出力信号３７を受け取り、連続時間のシグマデルタ変調器に広く利用されている連続時間回路を用いたフィルタ処理を実行する。次に、第１段の連続時間ステージ２６は、アナログ信号３１を出力する。このような連続時間のアーキテクチャは、過渡事象および基板雑音の影響を受け難いため、雑音のある混合信号チップ上で、より優れた信号対雑音比性能を達成できることを注記しておく。第２段のスイッチトキャパシタステージ３０は、出力信号３１を受け取って、フィルタ処理を実行する。このフィルタ処理は、一般に、シグマデルタＤＡＣ内で利用されるスイッチトキャパシタ回路によって実行される。第２段のスイッチトキャパシタステージ３０は、出力装置３２に、連続信号３９を出力する。

本発明は、第１段の連続時間ステージ２６と、第２段のスイッチトキャパシタステージ３０とを組み合わせる。第１段の連続時間ステージ２６は、全てがスイッチトキャパシタである設計で実現されるものよりも優れた信号対雑音比性能を達成する。全スイッチトキャパシタのアーキテクチャは、過渡事象および基板雑音の影響をより受けやすい。このため、デジタル回路を含む混合信号チップに利用された場合、信号対雑音比性能を向上させることは困難である。第２段のスイッチトキャパシタステージ３０は、第１段の連続時間ステージ２６よりも低コストかつ省面積で、追加のローパスフィルタ処理を付加する。

図３に、本発明に従って利用される、進歩的な二次フィルタ構成の詳細を示した模式図を示す。第１段の連続時間ステージ４２は、増幅器Ａ２の反転入力ノードおよび非反転入力ノードを駆動するために使用される切替電源４６を含む。切替電源４６は、入力として、図２に示したようにスクランブラによって生成された信号６４を受け取り、２つの出力信号を供給する。入力信号６４に基づいて、切替電源４６は、各コンデンサＣ１およびＣ２の充電を行う。ここで注記すると、スイッチ６６は、演算増幅器Ａ２の反転入力ノードに接続され、スイッチ６８は、演算増幅器Ａ２の非反転入力ノードに接続される。

コンデンサＣ１は、演算増幅器Ａ２の反転入力ノードおよび非反転出力ノードの両方に接続される。抵抗器Ｒ４は、演算増幅器Ａ２の反転入力ノードに接続される。

コンデンサＣ２は、演算増幅器Ａ２の非反転入力ノードおよび反転出力ノードの両方に接続される。抵抗器Ｒ３は、演算増幅器Ａ２の非反転入力ノードに接続される。

第２段のスイッチトキャパシタステージ４４は、入力として、演算増幅器Ａ２の反転および非反転出力ノードを受け入れる。スイッチ６６および６８は、演算増幅器Ａ２の非反転および反転出力ノードに接続される。コンデンサＣ３はスイッチ６６に接続され、コンデンサＣ４はスイッチ６８に接続される。スイッチ６６および６８は、部分的に、受け取った信号に基づいて開または閉に設定される。また、スイッチ６６および６８が閉じられると、コンデンサＣ３およびＣ４は両方とも充電される。この充電は、各スイッチ６６および６８が開かれて放電されるまで続行される。ただし、スイッチ６６および６８は、決して、同一時点において同時に開かれる、または閉じられることはない。

コンデンサＣ３は、スイッチ５６を介して、演算増幅器Ａ３の反転入力ノードに接続される。充電コンデンサＣ５は、演算増幅器Ａ３の反転入力ノードおよび非反転出力ノードの両方において接続される。抵抗器Ｒ４のもう一方の端部は、演算増幅器Ａ３の非反転出力ノードに接続される。

コンデンサＣ４は、スイッチ５８を介して、演算増幅器Ａ３の反転入力ノードに接続される。充電コンデンサＣ６は、演算増幅器Ａ３の非反転入力ノードおよび反転出力ノードの両方において接続される。抵抗器Ｒ３のもう一方の端部は、演算増幅器Ａ３の反転出力ノードに接続される。

コンデンサＣ５およびＣ６の充電という点において、スイッチ群５が、第２段のスイッチトキャパシタステージ４４内のそれぞれ異なる位置に配置される。これらのスイッチ群５は、当該スイッチ群５に対して同時に開状態または閉状態になることを指示するクロック信号ＣＬＫを受け取る。

なお、スイッチ５，５６，５８，６６，６８は、それぞれ、各スイッチを開くまたは閉じる時点を決定する個別のクロック信号を受け取る。

また、抵抗器Ｒ３およびＲ４は、第１段の時間連続ステージ４２にＲＣフィルタ構成を提供し、かつ、演算増幅器Ａ３による出力として安定した連続信号７４を供給することを補助するように配置される。

本発明は、連続時間およびスイッチトキャパシタの両方のアーキテクチャを持つ、２段式のローパスフィルタ構成を導入することによって、デジタル／アナログ変換の実行に斬新な手法を提供する。更に、本発明は、全てがスイッチトキャパシタである設計で実現できる信号対雑音比性能を向上させるとともに、従来の連続時間の設計よりも低コストかつ省面積で追加のローパスフィルタ機能を提供する。

いくつかの好ましい実施形態に基づいて本発明を提示および説明したが、本発明の形式および内容に対する各種の変更、省略、および追加は、本発明の精神および範囲にもとることなく遂行できるものである。

デジタルＮビットのサンプル信号（ワード）が、直接、ＮビットＤＡＣに入力される、デジタル／アナログ変換器構成を模式的に示す図である。 １ビットＤＡＣに、デジタル式デルタシグマ単一ビットのデジタルビットストリームが適用される、代替の構成を模式的に示す図である。 ｎビットＤＡＣに、多ビット（ｎビット）のデルタシグマビットストリームが適用される、更に他の代替構成を模式的に示す図である。 本発明に従って利用されるデジタル／アナログ変換器（ＤＡＣ）のフローチャートの概要を示す図である。 本発明に従って利用される、進歩的な二次フィルタ構成の詳細を模式的に示す図である。

Claims (19)

1. デジタル信号に関連付けられた入力信号を受け取り、前記入力信号に対して、連続時間のデジタル／アナログ変換処理を実行し、かつ、第１出力信号を出力する、第１段の連続時間ステージと、
   前記第１出力信号を受け取り、前記第１出力信号に対して、スイッチトキャパシタフィルタ処理を実行し、かつ、前記デジタル信号に対応する連続アナログ信号を出力する、第２段のスイッチトキャパシタステージと、を含む、デジタル／アナログ変換器。
2. 前記第１段の連続時間ステージおよび前記第２段のスイッチトキャパシタステージは、二次ローパスフィルタ構成を含む、請求項１に記載のデジタル／アナログ変換器。
3. 前記デジタル信号を受け取り、前記デジタル信号よりサンプルレートが高く、狭いビット幅を持つ第３出力信号を供給するデジタル変調器を更に含む、請求項１に記載のデジタル／アナログ変換器。
4. 前記第３出力信号を受け取り、前記第１段の連続時間ステージを駆動する所望の信号電流を達成するように、擬似ランダム基準で、異なる組み合わせのデータユニットを選択することによって第４出力信号を出力するスクランブラを更に含む、請求項３に記載のデジタル／アナログ変換器。
5. 前記デジタル変調器は、シグマデルタ変調器を含む、請求項３に記載のデジタル／アナログ変換器。
6. 前記第１段の連続時間ステージは、複数のＲＣフィルタ構成を含む、請求項１に記載のデジタル／アナログ変換器。
7. 前記第２段のスイッチトキャパシタステージは、複数のコンデンサを配列して、当該コンデンサそれぞれの電荷を充電および放電する回路構成を含む、請求項１に記載のデジタル／アナログ変換器。
8. 前記第１段の連続時間ステージは、前記ＲＣフィルタ構成を動作させる演算増幅器を含む、請求項６に記載のデジタル／アナログ変換器。
9. 前記第２段のスイッチトキャパシタステージは、前記コンデンサの充電および放電を補助する演算増幅器を含む、請求項７に記載のデジタル／アナログ変換器。
10. デジタル信号に関連付けられた入力信号を受け取り、前記入力信号に対して、連続時間のデジタルアナログ変換処理を実行し、かつ、第１出力信号を出力する、第１段の連続時間ステージを設け、更に、
    前記第１出力信号を受け取り、前記第１出力信号に対して、スイッチトキャパシタフィルタ処理を実行し、かつ、前記デジタル信号に対応する連続アナログ信号を出力する、第２段のスイッチトキャパシタステージを設けること、
    を含む、デジタル／アナログ変換器の形成方法。
11. 前記第１段の連続時間ステージおよび前記第２段のスイッチトキャパシタステージは、二次ローパスフィルタ構成を含む、請求項１０に記載の方法。
12. 前記デジタル信号を受け取り、前記デジタル信号よりサンプルレートが高く、狭いビット幅を持つ第３出力信号を供給するデジタル変調器を更に含む、請求項１０に記載の方法。
13. 前記第３出力信号を受け取り、前記第１段の連続時間ステージを駆動する所望の信号電流を達成するように、擬似ランダム基準で、異なる組み合わせのデータユニットを選択することによって、第４出力信号を出力するスクランブラを更に含む、請求項１２に記載の方法。
14. 前記デジタル変調器は、シグマデルタ変調器を含む、請求項１２に記載の方法。
15. 前記第１段の連続時間ステージは、複数のＲＣフィルタ構成を含む、請求項１０に記載の方法。
16. 前記第２段のスイッチトキャパシタステージは、複数のコンデンサを配列して、当該コンデンサの電荷を充電および放電する回路構成を含む、請求項１０に記載の方法。
17. 前記第１段の連続時間ステージは、前記ＲＣフィルタ構成を動作させる演算増幅器を含む、請求項１５に記載の方法。
18. 前記第２段のスイッチトキャパシタステージは、前記コンデンサの充電および放電を補助する演算増幅器を含む、請求項１６に記載の方法。
19. デジタル信号に関連付けられた入力信号を受け取り、
    前記入力信号に対して、連続時間のデジタル／アナログ変換処理を実行し、
    第１出力信号を出力し、
    前記第１出力信号に対して、スイッチトキャパシタフィルタ処理を実行し、
    前記デジタル信号に対応する連続アナログ信号を出力すること、
    を含むデジタル／アナログ変換の実行方法。

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