JP4470996B2 - A/d変換回路及び電子機器 - Google Patents
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Description
図1に本実施形態のA/D変換回路(A/D変換装置、アナログフロントエンド回路)の構成例を示す。このA/D変換回路は、連続時間型フィルタ30、SCF(スイッチトキャパシタフィルタ)40、A/D変換器50、デジタルフィルタ100を含む。また制御回路70を含むことができる。なおA/D変換回路は図1の構成に限定されず、その一部の構成要素(例えば制御回路)を省略したり、他の構成要素(例えばデジタル処理部、セレクタ)を追加するなどの種々の変形実施が可能である。
次に本実施形態のA/D変換回路により実現される可変フィルタの周波数特性の詳細について説明する。なお、以下、説明の簡素化のために、図1の連続時間型フィルタ30をRCフィルタ30を呼ぶこととする。
次に、フィルタの減衰率の設定手法の詳細について図6を用いて説明する。図6のF1において、fck1、fc1は、各々、SCF40のサンプリング周波数、カットオフ周波数であり、nは、A/D変換器50の分解能を表すビット数である。AT1(デシベル)は、周波数fck1−fc1におけるRCフィルタ30(連続時間型フィルタ)の減衰率である。この場合には、AT1≦20×log(1/2n)の関係が成り立つ。
次に本実施形態のカットオフ周波数、サンプリング周波数の設定手法の詳細について説明する。図8に周波数の設定例を示す。
本実施形態では、A/D変換器50のサンプリング周波数fck1’はSCF40のサンプリング周波数fck1と例えば同じ周波数に設定される。そして上述のようにデジタルフィルタ100のサンプリング周波数fck2は低くできるため、fck2を、fck1’≧fck2を満たす範囲で可変に設定できる。従ってA/D変換器50は、図10のH1に示すタイミングでA/D変換動作を行った後、H2、H3、H4に示すタイミングではA/D変換動作を行わないようにし、H5に示すタイミングでA/D変換動作を行った後、H6、H7に示すタイミングではA/D変換動作を行わないようにする間欠動作(間引き動作)が可能になる。
図14に本実施形態の詳細な構成例を示す。図14ではSCF40の前段側に増幅回路10が設けられている。なおSCF40と増幅回路10の間に他の回路(例えばセレクタ等)を設けてもよい。
ユーザは、検出信号のDCオフセットや振幅や周波数帯域をそれほど気にすることなく、センサをA/D変換回路に接続して試すことができ、ユーザにとって使い勝手の良いA/D変換回路を提供できる。またセンサの種類に応じて、新たなICを試作する必要もないため、開発コストを低くできる。
図19(A)、図19(B)にSCF40の構成例を示す。図19(A)はサンプリング期間でのスイッチのオン・オフの状態を表す図であり、図19(B)はホールド期間でのスイッチのオン・オフの状態を表す図である。なおSCF40の構成は図19(A)、図19(B)に限定されず、その構成要素や接続関係を変更する変形実施が可能であり、公知の様々なSCFの構成を採用できる。
図20(A)、図20(B)にデジタルフィルタ100の構成例を示す。図20(A)では、2次のIIRフィルタ102、104をカスケード接続することで、4次のデジタルフィルタ100を実現している。即ちIIR102には、A/D変換器50からの信号ADQが入力され、その出力信号が次段のIIR104に入力される。そしてIIR104の出力信号がデジタルフィルタ100の出力信号DGQになる。
次に本実施形態の電子機器について図21(A)〜図21(C)を用いて説明する。なお本実施形態の電子機器は図21(A)〜図21(C)の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
CP1〜CP3 コンパレータ、DAC1〜DAC3 D/A変換器、
OP01、OP02、OP1、OP2、OP3 オペアンプ
R01〜R03、R11〜R14、R21、R22、R31、R32 抵抗、
10 増幅回路、30 連続時間型フィルタ(RCフィルタ)、40 SCF、
50 A/D変換器、70 制御回路、100 デジタルフィルタ、
102、104、IIRフィルタ、106、110、112 加算器、
114、116 遅延素子、120、122、124 126、128 増幅素子、
500 センサデバイス、502 センサ、504 検出回路、
510 A/D変換回路、520 通信回路、522 アンテナ、530 処理部、
532 I/F
Claims (13)
- 入力信号のフィルタ処理を行う連続時間型フィルタと、
前記連続時間型フィルタの後段側に設けられ、前記入力信号の周波数帯域に応じてカットオフ周波数が可変に設定され、前記連続時間型フィルタを前置フィルタとしてフィルタ処理を行うスイッチトキャパシタフィルタと、
前記スイッチトキャパシタフィルタの後段側に設けられ、前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタを前置フィルタとしてA/D変換を行うA/D変換器と、
前記A/D変換器の後段側に設けられ、前記入力信号の前記周波数帯域に応じてカットオフ周波数が可変に設定され、前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタを前置フィルタとしてデジタルフィルタ処理を行うデジタルフィルタとを含み、
前記スイッチトキャパシタフィルタのサンプリング周波数をfck1とし、前記スイッチトキャパシタフィルタのカットオフ周波数をfc1とし、前記A/D変換器の分解能をnビットとし、周波数fck1−fc1における前記連続時間型フィルタの減衰率をAT1デシベルとした場合に、AT1≦20×log(1/2 n )であり、
前記デジタルフィルタのサンプリング周波数をfck2とし、前記デジタルフィルタのカットオフ周波数をfc2とし、周波数fck2−fc2における前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタの合成減衰率をAT2デシベルとした場合に、AT2≦20×log(1/2 n )であることを特徴とするA/D変換回路。 - 請求項1において、
前記スイッチトキャパシタフィルタのカットオフ周波数と前記デジタルフィルタのカットオフ周波数を可変に設定する処理を行う制御回路を含むことを特徴とするA/D変換回路。 - 請求項1又は2において、
前記連続時間型フィルタのカットオフ周波数をfc0とし、前記スイッチトキャパシタフィルタのカットオフ周波数をfc1とし、前記デジタルフィルタのカットオフ周波数をfc2とした場合に、fc0>fc1>fc2に設定されることを特徴とするA/D変換回路。 - 請求項1乃至3のいずれかにおいて、
前記連続時間型フィルタのカットオフ周波数fc0が固定され、
前記スイッチトキャパシタフィルタのカットオフ周波数fc1及び前記デジタルフィルタのカットオフ周波数fc2が可変に設定されることを特徴とするA/D変換回路。 - 請求項1乃至4のいずれかにおいて、
前記スイッチトキャパシタフィルタのサンプリング周波数fck1が固定され、前記スイッチトキャパシタフィルタのカットオフ周波数fc1が可変に設定されることを特徴とするA/D変換回路。 - 請求項5において、
前記スイッチトキャパシタフィルタが有する複数のキャパシタ間の容量比により、前記スイッチトキャパシタフィルタのカットオフ周波数fc1が可変に設定されることを特徴とするA/D変換回路。 - 請求項1乃至6のいずれかにおいて、
前記デジタルフィルタのサンプリング周波数fck2及びカットオフ周波数fc2が共に可変に設定されることを特徴とするA/D変換回路。 - 請求項7において、
前記デジタルフィルタのサンプリング周波数fck2は、前記スイッチトキャパシタフィルタのカットオフ周波数fc1が低くなるにつれて低くなるように設定されることを特徴とするA/D変換回路。 - 請求項8において、
前記デジタルフィルタのカットオフ周波数fc2は、前記入力信号の前記周波数帯域が低くなるにつれて低くなるように設定されることを特徴とするA/D変換回路。 - 請求項1乃至9のいずれかにおいて、
前記A/D変換器のサンプリング周波数をfck1’とした場合に、前記デジタルフィルタのサンプリング周波数fck2は、fck1’≧fck2を満たす範囲で可変に設定されることを特徴とするA/D変換回路。 - 請求項10において、
前記A/D変換器は、
fck1’>fck2である場合には、(fck1’/fck2)回に1回ずつ間欠的にA/D変換を行って、間欠的なA/D変換により得られたデジタルデータを前記デジタルフィルタに出力することを特徴とするA/D変換回路。 - 請求項1乃至11のいずれかにおいて、
カスケード接続された複数の増幅器を有し、前記スイッチトキャパシタフィルタの前段側に設けられ、前記入力信号が入力される増幅回路を含み、
前記増幅回路の前記複数の増幅器により前記連続時間型フィルタが構成されることを特徴とするA/D変換回路。 - 請求項1乃至12のいずれかに記載のA/D変換回路を含むことを特徴とする電子機器。
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