JP2009158996A - Ａ／ｄ変換回路及び電子機器 - Google Patents

Abstract

【課題】様々な周波数帯域の入力信号に対応できるＡ／Ｄ変換回路、電子機器の提供。
【解決手段】Ａ／Ｄ変換回路は、入力信号ＶＩＮのフィルタ処理を行う連続時間型フィルタ３０と、連続時間型フィルタ３０の後段側に設けられ、入力信号ＶＩＮの周波数帯域に応じてカットオフ周波数が可変に設定され、連続時間型フィルタ３０を前置フィルタとしてフィルタ処理を行うＳＣＦ４０と、ＳＣＦ４０の後段側に設けられ、連続時間型フィルタ３０及びＳＣＦ４０を前置フィルタとしてＡ／Ｄ変換を行うＡ／Ｄ変換器５０と、Ａ／Ｄ変換器５０の後段側に設けられ、入力信号ＶＩＮの周波数帯域に応じてカットオフ周波数が可変に設定され、連続時間型フィルタ３０及びＳＣＦ４０を前置フィルタとしてデジタルフィルタ処理を行うデジタルフィルタ１００を含む。
【選択図】図１

Description

本発明は、Ａ／Ｄ変換回路及び電子機器等に関する。

いわゆるユビキタスネット社会の実現のためには、複数のセンサをネットワークを介して接続し、各センサからの情報を取得して、状況を総合的に判断するセンサネットワークが必要になる。このようなセンサネットワークでは、温度センサ、煙センサ、光センサ、人感センサ、圧力センサ、生体センサ、ジャイロセンサなどの様々なセンサが使用される。そしてセンサの検出信号の周波数帯域は、使用されるセンサに応じて様々に異なる。

ところで、センサの検出信号（センサ信号）はアナログ信号であるため、ＣＰＵ等により情報の解析・判断処理を行うためには、このアナログ信号をデジタルデータに変換する必要がある。このような目的のために、センサからのアナログの検出信号をデジタルデータに変換するＡ／Ｄ変換回路（アナログフロントエンド回路）が用いられる。このＡ／Ｄ変換回路の従来技術としては例えば特許文献１、２などがある。
特開２００７−１１７５８６ 特開２００７−２８５７４５

しかしながら、これまでのＡ／Ｄ変換回路は、特定のセンサに専用のＩＣとして開発されるものが殆どであった。従って、新たなセンサを開発した場合に、そのセンサ用のＡ／Ｄ変換回路のＩＣを新たに試作・開発しなければならず、多大な費用がかかるという問題があった。この場合に、汎用品のＡ／Ｄ変換回路のＩＣを用いる手法も考えられるが、センサの検出信号の周波数帯域は様々であるため、汎用品で対応することは実質的に困難であった。従って、様々なセンサ用のＩＣを手軽に試作できる環境をユーザに提供できないという課題があった。

本発明の幾つかの態様によれば、様々な周波数帯域の入力信号に対応できるＡ／Ｄ変換回路及びこれを含む電子機器を提供できる。

本発明は、入力信号のフィルタ処理を行う連続時間型フィルタと、前記連続時間型フィルタの後段側に設けられ、前記入力信号の周波数帯域に応じてカットオフ周波数が可変に設定され、前記連続時間型フィルタを前置フィルタとしてフィルタ処理を行うスイッチトキャパシタフィルタと、前記スイッチトキャパシタフィルタの後段側に設けられ、前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタを前置フィルタとしてＡ／Ｄ変換を行うＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の後段側に設けられ、前記入力信号の前記周波数帯域に応じてカットオフ周波数が可変に設定され、前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタを前置フィルタとしてデジタルフィルタ処理を行うデジタルフィルタとを含むＡ／Ｄ変換回路に関係する。

本発明によれば、連続時間型フィルタの後段側にスイッチトキャパシタフィルタが設けられ、スイッチトキャパシタフィルタの後段側にＡ／Ｄ変換器が設けられ、Ａ／Ｄ変換器の後段側にデジタルフィルタが設けられる。そしてスイッチトキャパシタフィルタは、連続時間型フィルタを前置フィルタとしてフィルタ処理を行い、デジタルフィルタは、連続時間型フィルタ及びスイッチトキャパシタフィルタを前置フィルタとしてフィルタ処理を行う。そしてスイッチトキャパシタフィルタ及びデジタルフィルタは、入力信号の周波数帯域に応じてそのカットオフ周波数が可変に設定される。従って、様々な周波数帯域の入力信号に対応できるＡ／Ｄ変換回路を提供できる。

また本発明では、前記スイッチトキャパシタフィルタのカットオフ周波数と前記デジタルフィルタのカットオフ周波数を可変に設定する処理を行う制御回路を含んでもよい。

このようにすれば、制御回路の制御により、スイッチトキャパシタフィルタとデジタルフィルタのカットオフ周波数を任意に設定することが可能になる。

また本発明では、前記連続時間型フィルタのカットオフ周波数をｆｃ０とし、前記スイッチトキャパシタフィルタのカットオフ周波数をｆｃ１とし、前記デジタルフィルタのカットオフ周波数をｆｃ２とした場合に、ｆｃ０＞ｆｃ１＞ｆｃ２に設定されてもよい。

このようにすれば、様々な周波数帯域の入力信号に対応した可変フィルタ機能を小規模な構成で実現できる。

また本発明では、前記スイッチトキャパシタフィルタのサンプリング周波数をｆｃｋ１とし、前記スイッチトキャパシタフィルタのカットオフ周波数をｆｃ１とし、前記Ａ／Ｄ変換器の分解能をｎビットとし、周波数ｆｃｋ１−ｆｃ１における前記連続時間型フィルタの減衰率をＡＴ１デシベルとした場合に、ＡＴ１≦２０×ｌｏｇ（１／２^ｎ）であってもよい。

このようにすれば、スイッチトキャパシタフィルタによる折り返し雑音になる高調波信号を、例えばＡ／Ｄ変換器の１ＬＳＢ分の電圧以下に減衰できる。

また本発明では、前記デジタルフィルタのサンプリング周波数をｆｃｋ２とし、前記デジタルフィルタのカットオフ周波数をｆｃ２とし、周波数ｆｃｋ２−ｆｃ２における前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタの合成減衰率をＡＴ２デシベルとした場合に、ＡＴ２≦２０×ｌｏｇ（１／２^ｎ）であってもよい。

このようにすれば、デジタルフィルタによる折り返し雑音になる高調波信号を、例えばＡ／Ｄ変換器の１ＬＳＢ分の電圧以下に減衰できる。

また本発明では、前記連続時間型フィルタのカットオフ周波数ｆｃ０が固定され、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１及び前記デジタルフィルタのカットオフ周波数ｆｃ２が可変に設定されてもよい。

このようにカットオフ周波数ｆｃ０を固定すれば、例えば外付けの素子を不要にすることなどが可能になり、利便性を向上できる。

また本発明では、前記スイッチトキャパシタフィルタのサンプリング周波数ｆｃｋ１が固定され、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が可変に設定されてもよい。

このようにサンプリング周波数ｆｃｋ１を固定にすれば、折り返し帯域の周波数が変動しないようになるため、フィルタの周波数特性の設計を容易化できる。

また本発明では、前記スイッチトキャパシタフィルタが有する複数のキャパシタ間の容量比により、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が可変に設定されてもよい。

このようにすれば、回路の大規模化を抑えながら、カットオフ周波数ｆｃ１の可変設定が可能になる。

また本発明では、前記デジタルフィルタのサンプリング周波数ｆｃｋ２及びカットオフ周波数ｆｃ２が共に可変に設定されてもよい。

このようにすれば、入力信号の周波数帯域に応じたフィルタ特性の実現が可能になる。

また本発明では、前記デジタルフィルタのサンプリング周波数ｆｃｋ２は、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が低くなるにつれて低くなるように設定されてもよい。

このようにすれば、例えば入力信号の周波数帯域に応じてスイッチトキャパシタフィルタのカットオフ周波数ｆｃ１を低くすることで、デジタルフィルタのサンプリング周波数ｆｃｋ２を低くすることができ、無駄な電力の消費等を防止できる。

また本発明では、前記デジタルフィルタのカットオフ周波数ｆｃ２は、前記入力信号の前記周波数帯域が低くなるにつれて低くなるように設定されてもよい。

このようにすれば、入力信号の周波数帯域が低い場合にも、デジタルフィルタのカットオフ周波数ｆｃ２を低くすることで、低い周波数帯域の入力信号にも対応できるようになる。

また本発明では、前記Ａ／Ｄ変換器のサンプリング周波数をｆｃｋ１’とした場合に、前記デジタルフィルタのサンプリング周波数ｆｃｋ２は、ｆｃｋ１’≧ｆｃｋ２を満たす範囲で可変に設定されてもよい。

このようにすればＡ／Ｄ変換器の間欠動作等が可能になる。

また本発明では、前記Ａ／Ｄ変換器は、ｆｃｋ１’＞ｆｃｋ２である場合には、（ｆｃｋ１’／ｆｃｋ２）回に１回ずつ間欠的にＡ／Ｄ変換を行って、間欠的なＡ／Ｄ変換により得られたデジタルデータを前記デジタルフィルタに出力してもよい。

このようにＡ／Ｄ変換器を間欠動作させれば、Ａ／Ｄ変換動作を行った後の期間においいて、Ａ／Ｄ変換器を休ませたり、他のチャンネルの信号のＡ／Ｄ変換を行わせたりすることなどが可能になる。

また本発明では、カスケード接続された複数の増幅器を有し、前記スイッチトキャパシタフィルタの前段側に設けられ、前記入力信号が入力される増幅回路を含み、前記増幅回路の前記複数の増幅器により前記連続時間型フィルタが構成されてもよい。

このようにすれば、入力信号を増幅する増幅回路を有効活用して、前置フィルタである連続時間型フィルタを実現できる。

また本発明は、上記のいずれかに記載のＡ／Ｄ変換回路を含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．Ａ／Ｄ変換回路の構成
図１に本実施形態のＡ／Ｄ変換回路（Ａ／Ｄ変換装置、アナログフロントエンド回路）の構成例を示す。このＡ／Ｄ変換回路は、連続時間型フィルタ３０、ＳＣＦ（スイッチトキャパシタフィルタ）４０、Ａ／Ｄ変換器５０、デジタルフィルタ１００を含む。また制御回路７０を含むことができる。なおＡ／Ｄ変換回路は図１の構成に限定されず、その一部の構成要素（例えば制御回路）を省略したり、他の構成要素（例えばデジタル処理部、セレクタ）を追加するなどの種々の変形実施が可能である。

連続時間型フィルタ３０は入力信号ＶＩのフィルタ処理を行う。具体的には入力信号ＶＩに対してＮ次（Ｎは自然数）のローパスフィルタ（ＬＰＦ）処理を行う。この場合のカットオフ周波数はｆｃ０に設定されている。

この連続時間型フィルタ３０は、離散時間型フィルタであるＳＣＦ４０及びデジタルフィルタ１００とは異なり、折り返し雑音が生じないフィルタである。連続時間型フィルタ３０は、抵抗、キャパシタ、インダクタ等のパッシブ素子により構成されるパッシブフィルタであってもよいし、１又は複数の増幅器により構成されるアクティブフィルタであってもよい。なおアクティブフィルタの増幅器は例えばパッシブ素子（抵抗、キャパシタ等）とオペアンプにより構成できる。

ＳＣＦ４０（スイッチトキャパシタフィルタ）は、連続時間型フィルタ３０の後段側に設けられる。具体的には連続時間型フィルタ３０の出力信号ＲＣＱを受け、ＬＰＦ処理などのフィルタ処理を行って、フィルタ処理後の信号ＳＣＱをＡ／Ｄ変換器５０に出力する。このＳＣＦ４０は、スイッチ素子とオペアンプとキャパシタを含み、サンプリング周波数ｆｃｋ１でサンプルホールド動作を行う。

ＳＣＦ４０は、連続時間型フィルタ３０を前置フィルタ（アンチエイリアシング・フィルタ）としてフィルタ処理を行う。即ち、高調波信号が入力信号ＶＩの周波数帯域に折り返すことによる折り返し雑音が、Ａ／Ｄ変換器５０の１ＬＳＢ分の電圧（量子化誤差の電圧）を超えないようにするためのフィルタ処理を行う。

またＳＣＦ４０（広義には第１の離散時間型フィルタ）は、例えば入力信号ＶＩの周波数帯域（通過帯域）に応じてそのカットオフ周波数ｆｃ１が可変に設定される。例えば入力信号ＶＩの周波数帯域（通過帯域のカットオフ周波数）が低くなるにつれて、そのカットオフ周波数ｆｃ１が低くなるように設定される。

Ａ／Ｄ変換器５０はＳＣＦ４０の後段側に設けられる。具体的にはＳＣＦ４０からの出力信号ＳＣＱを受けて、Ａ／Ｄ変換を行い、Ａ／Ｄ変換により得られたデジタルデータＡＤＱをデジタルフィルタ１００に出力する。このＡ／Ｄ変換器５０は、連続時間型フィルタ３０及びＳＣＦ４０を前置フィルタとしてＡ／Ｄ変換を行う。

Ａ／Ｄ変換器５０には、入力電圧範囲を規定（設定）する高電位側の基準電圧と低電位側の基準電圧が供給される。そしてこれらの基準電圧で規定される入力電圧範囲においてｎビット（例えばｎ＝１０）の分解能でＡ／Ｄ変換を行って、Ａ／Ｄ変換後のデジタルデータＡＤＱ（デジタル出力値）を出力する。例えばＡ／Ｄ変換器５０は、Ａ／Ｄ変換用のサンプリングクロックで信号ＳＣＱをサンプルホールドし、サンプルホールド後の信号をＡ／Ｄ変換する。

Ａ／Ｄ変換器５０としては例えば逐次比較型のＡ／Ｄ変換器を採用できる。この場合にはＡ／Ｄ変換器５０は、図示しないサンプルホールド回路やコンパレータや逐次比較レジスタやＤ／Ａ変換器を含むことができる。そしてコンパレータはＤ／Ａ変換器からのＤ／Ａ変換後のアナログ信号と、サンプルホールド回路からのサンプルホールド信号を比較する。逐次比較レジスタは、コンパレータの出力信号のデータを格納する。Ｄ／Ａ変換器は、逐次比較レジスタからのデジタルデータをＤ／Ａ変換して、アナログ信号を出力する。なおＡ／Ｄ変換器５０は逐次比較型に限定されず、例えば並列比較型、追従比較型などの様々なタイプのＡ／Ｄ変換器を採用できる。

デジタルフィルタ１００はＡ／Ｄ変換器５０の後段側に設けられる。具体的にはＡ／Ｄ変換器５０からのデジタルデータＡＤＱを受け、ＬＰＦ処理などのデジタルフィルタ処理を行い、デジタルフィルタ処理後のデジタルデータＤＧＱを出力する。

デジタルフィルタ１００は、連続時間型フィルタ３０及びＳＣＦ４０を前置フィルタとしてフィルタ処理を行う。このデジタルフィルタ１００としては、ＩＩＲ（Infinite Impulse Response）フィルタを用いてもよいし、ＦＩＲ（Finite Impulse Response）フィルタを用いてもよい。

またデジタルフィルタ１００（広義には第２の離散時間型フィルタ）は、例えば入力信号ＶＩの周波数帯域（通過帯域）に応じてそのカットオフ周波数ｆｃ２が可変に設定される。例えば入力信号ＶＩの周波数帯域が低くなるにつれて、そのカットオフ周波数ｆｃ２が低くなるように設定される。またデジタルフィルタ１００では、サンプリング周波数ｆｃｋ２も可変に設定される。

制御回路７０はＡ／Ｄ変換回路内の各回路の制御処理等を行う。具体的にはＳＣＦ４０のカットオフ周波数ｆｃ１とデジタルフィルタ１００のカットオフ周波数ｆｃ２を可変に設定する処理（制御）を行う。またデジタルフィルタ１００のサンプリング周波数ｆｃｋ２を可変に設定する処理を行ってもよい。

更に具体的には制御回路７０は、カットオフ周波数（ｆｃ１、ｆｃ２等）やサンプリング周波数（ｆｃｋ２等）を設定するための内部レジスタを有する。そして外部機器（例えば電子機器を制御するソフトウェア、ファームウェア）から図示しないインタフェースを介して内部レジスタにカットオフ周波数やサンプリング周波数が設定される。すると制御回路７０は、内部レジスタへの設定内容に基づいて、ＳＣＦ４０やデジタルフィルタ１００に対して、カットオフ周波数、サンプリング周波数の設定の指示を行う。これによりＳＣＦ４０やデジタルフィルタ１００は、これらのカットオフ周波数、サンプリング周波数に従ったフィルタ処理を行う。

以上に説明した本実施形態のＡ／Ｄ変換回路によれば、フィルタ帯域を可変に設定できる。即ち入力信号ＶＩの周波数帯域（通過帯域）に応じてフィルタのカットオフ周波数が可変に設定される。

例えば従来のＡ／Ｄ変換回路では、入力信号の周波数帯域は、仕様等に応じてある程度決まっていた。このため、その仕様に沿った周波数帯域の入力信号のＡ／Ｄ変換を行えば十分であった。

ところが、センサ（センサデバイス）等の検出信号のＡ／Ｄ変換を行う場合には、検出信号の周波数帯域は、センサの種類に応じて様々に異なる。従って、入力信号の周波数帯域が仕様等により決まってる従来のＡ／Ｄ変換回路では、このような様々な周波数帯域のセンサの検出信号をＡ／Ｄ変換することは難しかった。このため、新規のセンサの開発・試作を行う場合には、センサ毎に異なるＡ／Ｄ変換回路を開発する必要があり、開発コストの増加や開発期間の長期化などの問題を招く。

そこで本実施形態のＡ／Ｄ変換回路では、入力信号ＶＩの周波数帯域に応じてフィルタのカットオフ周波数が可変に設定される構成になっている。具体的にはＳＣＦ４０のカットオフ周波数ｆｃ１やデジタルフィルタ１００のカットオフ周波数ｆｃ２を、入力信号ＶＩの周波数帯域に応じて可変に設定する。このようにすることで、例えば１Ｈｚから１６ＫＨｚの範囲でカットオフ周波数を可変に設定することが可能になり、様々な周波数帯域の入力信号ＶＩに対応できるようになり、これまでにないタイプのＡ／Ｄ変換回路を提供できる。

即ち従来では、例えば１Ｈｚの周波数の検出信号を出力する第１の種類のセンサと、１６ＫＨｚの周波数の検出信号を出力する第２の種類のセンサの両方に対して、１つのＡ／Ｄ変換回路で対応することは難しかった。このため、第１の種類のセンサ用のＡ／Ｄ変換回路（ＩＣ）と、第２の種類のセンサ用のＡ／Ｄ変換回路（ＩＣ）を別々に開発しなければならなかった。

この点、本実施形態では、Ａ／Ｄ変換回路が可変フィルタ機能を有しているため、１つのＡ／Ｄ変換回路で第１、第２の種類のセンサの両方に対応できる。従って、開発コストの増加や開発期間の長期化を防止できる。また、ユーザは、検出信号の周波数帯域をそれほど気にすることなく、センサをＡ／Ｄ変換回路に接続して試すことができ、ユーザにとって使い勝手の良いＡ／Ｄ変換回路を提供できる。

また本実施形態では、連続時間型フィルタ３０はＳＣＦ４０の前置フィルタとして機能し、連続時間型フィルタ３０及びＳＣＦ４０がデジタルフィルタ１００（及びＡ／Ｄ変換器５０）の前置フィルタとして機能する。このようにすることで、例えば１Ｈｚ〜１６ＫＨｚというような広い範囲での帯域可変が可能になる。

例えば本実施形態の比較例として、ＳＣＦ４０を設けずに、デジタルフィルタ１００の前置フィルタとして連続時間型フィルタ３０のみを設ける手法も考えられる。しかしながら、この比較例の手法では、例えば連続時間型フィルタ３０としてＲＣフィルタを用いた場合に、抵抗値と容量値の積であるＲＣ積の逆数でカットオフ周波数が決まる。従って、様々な周波数帯域に対応するためには、抵抗値を大きくしたり、容量値を大きくする必要がある。このため、抵抗やキャパシタのＩＣチップ内への内蔵が難しくなり、抵抗やキャパシタを外付けにせざるを得なくなるという問題がある。

この点、本実施形態では、連続時間型フィルタ３０とＡ／Ｄ変換器５０の間にＳＣＦ４０が設けられる。そしてＳＣＦ４０のカットオフ周波数ｆｃ１及びデジタルフィルタ１００のカットオフ周波数ｆｃ２の両方が可変に設定される。従って、様々な周波数帯域の入力信号ＶＩに対応して、システム全体のフィルタ特性を可変に設定できる。また、ＳＣＦ４０のカットオフ周波数ｆｃ１は、後述するように複数のキャパシタ間の容量比により可変設定され、サイズ依存性が無い。従って、ＲＣフィルタである連続時間型フィルタ３０のみによりカットオフ周波数を設定する手法に比べて、抵抗やキャパシタのＩＣチップ内への内蔵が容易になるという利点がある。

２．周波数特性
次に本実施形態のＡ／Ｄ変換回路により実現される可変フィルタの周波数特性の詳細について説明する。なお、以下、説明の簡素化のために、図１の連続時間型フィルタ３０をＲＣフィルタ３０を呼ぶこととする。

図２のＤ１、Ｄ２、Ｄ３は、各々、ＲＣフィルタ３０、ＳＣＦ４０、デジタルフィルタ１００の減衰率の周波数特性の例である。Ｄ１のＲＣフィルタ３０のカットオフ周波数をｆｃ０とし、Ｄ２のＳＣＦ４０のカットオフ周波数をｆｃ１とし、Ｄ３のデジタルフィルタ１００のカットオフ周波数をｆｃ２とすると、例えばｆｃ０＞ｆｃ１＞ｆｃ２の関係が成り立つ。このようなカットオフ周波数の関係にすることで、様々な周波数帯域の入力信号に対応したＡ／Ｄ変換回路の可変フィルタ機能を小規模な回路構成で実現できる。

例えば図２では周波数軸がＬＯＧ軸になっている。これに対して図３は周波数軸をリニア軸で表している。

ＳＣＦ４０は離散時間型フィルタであるため、図３のＤ４に示すように、アンチエイリアシングによりＳＣＦ４０のサンプリング周波数ｆｃｋ１付近において高調波信号が通過してしまい、折り返し雑音の原因となる。

この点、本実施形態では、ＲＣフィルタ３０がＳＣＦ４０の前置フィルタとして機能する。従って図３のＤ５に示すように、ＲＣフィルタ３０の減衰特性により、折り返し雑音になる高調波信号を例えばＡ／Ｄ変換器５０の１ＬＳＢ分の電圧以下（量子化誤差以下）に減衰できる。

またデジタルフィルタ１００も離散時間型フィルタであるため、図３のＤ６に示すようにデジタルフィルタ１００のサンプリング周波数ｆｃｋ２付近（折り返し帯域）において、アンチエイリアシングにより高調波信号が通過してしまい、折り返し雑音の原因となる。

この点、本実施形態では、ＲＣフィルタ３０及びＳＣＦ４０がデジタルフィルタ１００の前置フィルタとして機能する。従って図３のＤ７、Ｄ８に示すように、ＲＣフィルタ３０及びＳＣＦ４０の合成の減衰特性により、折り返し雑音になる高調波信号を例えばＡ／Ｄ変換器５０の１ＬＳＢ分の電圧以下に減衰できる。

例えば図４に、Ａ／Ｄ変換回路のシステム全体でのフィルタの減衰率の周波数特性を示す。Ａ／Ｄ変換器５０の分解能のビット数をｎとすると、高調波信号を１ＬＳＢ分の電圧以下にするために必要な減衰率ＡＴは、ＡＴ＝２０×ｌｏｇ（１／２^ｎ）と表せる。従って、ｎ＝１０ビットとすると、減衰率ＡＴは約−６０ｄＢになる。

そして図４のＥ１でのフィルタの減衰率は、−６０ｄＢ以下になっており、高調波信号をＡ／Ｄ変換器５０の１ＬＳＢ分の電圧以下に減衰している。なお図４では周波数軸がＬＯＧ軸になっているが、図５は周波数軸をリニア軸で表した図になっている。

以上のように本実施形態によれば、離散時間型フィルタによる折り返し雑音についてはその前置フィルタにより除去できる。従って、入力信号の周波数に応じて、デジタルフィルタ１００のカットオフ周波数ｆｃ２を可変に変化させることで、様々な周波数帯域の入力信号に対応できる可変フィルタを小さな回路規模で実現できる。

例えば図３のＤ５に示すようにＲＣフィルタ３０はＳＣＦ４０の折り返し雑音を除去できるフィルタであれば十分である。従って、図２のＤ１に示すようにＲＣフィルタ３０のカットオフ周波数ｆｃ０を高い周波数に設定できる。即ち、ｆｃ０＞ｆｃ１＞ｆｃ２というように、ＲＣフィルタ３０のカットオフ周波数ｆｃ０を、ＳＣＦ４０、デジタルフィルタ１００のカットオフ周波数ｆｃ１、ｆｃ２に比べて十分に高い周波数に設定できる。そしてカットオフ周波数ｆｃ０は、ＲＣ積の逆数に比例する。従って、ｆｃ０が高い周波数に設定されるということは、ＲＣフィルタ３０の抵抗値や容量値を小さくできることを意味する。従って本実施形態によれば、抵抗値や容量値を小さくすることができ、抵抗やキャパシタのレイアウト面積を小さくできるため、回路の小規模化を図れる。また抵抗やキャパシタを外付け部品にしなくても済むようになり、ユーザの利便性を向上できる。

一方、本実施形態ではＲＣフィルタ３０とデジタルフィルタ１００の間にＳＣＦ４０を設けることで、図３のＤ８に示すように、このＳＣＦ４０によりデジタルフィルタ１００の折り返し雑音を除去できる。またＤ７に示すようにＲＣフィルタ３０も、デジタルフィルタ１００の折り返し雑音の除去に寄与する。これにより、デジタルフィルタ１００のサンプリング周波数ｆｃｋ２を低い周波数に設定することが可能になる。つまり、サンプリング周波数ｆｃｋ２が低くなると、Ｄ６の示すｆｃｋ２付近の折り返し帯域が低周波数側にシフトすることになるが、この場合にも、Ｄ８に示すＳＣＦ４０の減衰特性により、折り返し雑音を十分に減衰して除去できるからである。

そして、このようにデジタルフィルタ１００のサンプリング周波数ｆｃｋ２を低くできると、図２のＤ３に示すように、デジタルフィルタ１００のカットオフ周波数ｆｃ２も低い周波数に設定できる。即ち、ｆｃ０＞ｆｃ１＞ｆｃ２というように、デジタルフィルタ１００のカットオフ周波数ｆｃ２を、ＲＣフィルタ３０、ＳＣＦ４０のカットオフ周波数ｆｃ０、ｆｃ１に比べて十分に低い周波数に設定できる。

このように、デジタルフィルタ１００のカットオフ周波数ｆｃ２を低く設定することができれば、入力信号の周波数帯域に応じて、カットオフ周波数ｆｃ２を設定することが可能になる。

例えば入力信号の周波数帯域が０〜１Ｈｚというように低い場合には、デジタルフィルタ１００のカットオフ周波数ｆｃ２を例えば１Ｈｚに設定することで、この低い周波数帯域の入力信号に対応できるようになる。

また入力信号の周波数帯域が０〜２５６Ｈｚである場合には、デジタルフィルタ１００のカットオフ周波数ｆｃ２を例えば２５６Ｈｚに設定することで、この入力信号に対応できる。

なお、入力信号の周波数帯域が例えば０〜１６ＫＨｚというように高い場合には、デジタルフィルタ１００及びＳＣＦ４０のフィルタ処理を無効にして、カットオフ周波数がｆｃ０＝１６ＫＨｚであるＲＣフィルタ３０のみにより、この高い周波数帯域の入力信号のフィルタ処理を行えばよい。

３．減衰率
次に、フィルタの減衰率の設定手法の詳細について図６を用いて説明する。図６のＦ１において、ｆｃｋ１、ｆｃ１は、各々、ＳＣＦ４０のサンプリング周波数、カットオフ周波数であり、ｎは、Ａ／Ｄ変換器５０の分解能を表すビット数である。ＡＴ１（デシベル）は、周波数ｆｃｋ１−ｆｃ１におけるＲＣフィルタ３０（連続時間型フィルタ）の減衰率である。この場合には、ＡＴ１≦２０×ｌｏｇ（１／２^ｎ）の関係が成り立つ。

即ちＳＣＦ４０のサンプリング周波数をｆｃｋ１とすると、図７（Ａ）のＦ４に示すｆｃｋ１−ｆｃ１〜ｆｃｋ１＋ｆｃ１の帯域の高調波信号は、Ｆ３に示す０〜ｆｃ１の帯域にアンチエイリアシングにより折り返す。このため、Ａ／Ｄ変換器５０の１ＬＳＢ分の分解能を維持するためには、少なくとも周波数ｆｃｋ１−ｆｃ１において、高調波信号を２０×ｌｏｇ（１／２^ｎ）だけ減衰させる必要がある。従って、ＳＣＦ４０の前置フィルタとして機能するＲＣフィルタ３０の周波数ｆｃｋ１−ｆｃ１における減衰率ＡＴ１は、ＡＴ１≦２０×ｌｏｇ（１／２^ｎ）となる。例えばｎ＝１０の場合には、ＡＴ１≦−６０ｄＢになる。

また図６のＦ２において、ｆｃｋ２、ｆｃ２は、各々、デジタルフィルタ１００のサンプリング周波数、カットオフ周波数であり、ｎは、Ａ／Ｄ変換器５０の分解能を表すビット数である。ＡＴ２（デシベル）は、周波数ｆｃｋ２−ｆｃ２におけるＲＣフィルタ３０及びＳＣＦ４０の合成減衰率である。この場合には、ＡＴ２≦２０×ｌｏｇ（１／２^ｎ）の関係が成り立つ。

即ちデジタルフィルタ１００のサンプリング周波数をｆｃｋ２とすると、図７（Ｂ）のＦ６に示すｆｃｋ２−ｆｃ２〜ｆｃｋ２＋ｆｃ２の帯域の高調波信号は、Ｆ５に示す０〜ｆｃ２の帯域にアンチエイリアシングにより折り返す。このため、Ａ／Ｄ変換器５０の１ＬＳＢ分の分解能を維持するためには、少なくとも周波数ｆｃｋ２−ｆｃ２において、高調波信号を２０×ｌｏｇ（１／２^ｎ）だけ減衰させる必要がある。従って、デジタルフィルタ１００の前置フィルタとして機能するＳＣＦ４０及びＲＣフィルタ３０の周波数ｆｃｋ２−ｆｃ２における合成減衰率ＡＴ２は、ＡＴ２≦２０×ｌｏｇ（１／２^ｎ）となる。例えばｎ＝１０の場合には、ＡＴ２≦−６０ｄＢになる。

図６のＦ１、Ｆ２に示すような関係が成り立てば、図４のＥ１に示すように高調波信号を適正に減衰させることができ、折り返し雑音によりＡ／Ｄ変換器５０の１ＬＳＢ分の分解能を維持できなくなってしまう事態を効果的に防止できる。

４．周波数設定
次に本実施形態のカットオフ周波数、サンプリング周波数の設定手法の詳細について説明する。図８に周波数の設定例を示す。

図８のＧ１ではＲＣフィルタ３０のカットオフ周波数はｆｃ０＝ｆ０に固定されている。ここでｆ０は例えば１０ＫＨｚ〜２０ＫＨｚの範囲の中の周波数である。このようにカットオフ周波数ｆｃ０をｆ０に固定すれば、例えば抵抗やキャパシタの外付けを不要にすることが可能になり、ユーザの利便性を向上できる。なおカットオフ周波数ｆｃ０を可変にする変形実施も可能である。

一方、図８のＧ２、Ｇ４に示すように、ＳＣＦ４０のカットオフ周波数ｆｃ１及びデジタルフィルタ１００のカットオフ周波数ｆｃ２は可変に設定される。具体的にはｆｃ１は、例えば周波数ｆ１１〜ｆ１５の範囲で可変に設定される。ここでｆ１１は例えば１０Ｈｚ〜１００Ｈｚの範囲の中の周波数である。またｆ１４、ｆ１５は、入力信号と同じ周波数であり、例えばｆ１４＝４ＫＨｚ、ｆ１５＝８ＫＨｚである。

またデジタルフィルタ１００のカットオフ周波数ｆｃ２は、例えば周波数１Ｈｚ〜１０２４Ｈｚの範囲で可変に設定される。具体的には入力信号の周波数帯域に一致するようにカットオフ周波数ｆｃ２が設定される。例えば入力信号の周波数帯域が１Ｈｚ（０〜１Ｈｚ）である場合には、ｆｃ２＝１Ｈｚに設定され、２Ｈｚ（０〜２Ｈｚ）であれば、ｆｃ２＝２Ｈｚに設定される。

なお、入力信号の周波数帯域が４ＫＨｚ、８ＫＨｚである場合には、デジタルフィルタ１００のフィルタ処理が無効にされ、ＳＣＦ４０のカットオフ周波数ｆｃ１が４ＫＨｚ、８ＫＨｚに設定される。また入力信号の周波数帯域が１６ＫＨｚである場合には、デジタルフィルタ１００及びＳＣＦ４０のフィルタ処理が無効にされ、ＲＣフィルタ３０のカットオフ周波数ｆｃ０＝ｆ０により全体のカットオフ周波数が設定される。

また図８のＧ２、Ｇ３に示すように、ＳＣＦ４０は、サンプリング周波数ｆｃｋ１が周波数ｆｓ１に固定され、カットオフ周波数ｆｃ１が可変に設定される。

即ち、ＳＣＦ４０のサンプリング周波数ｆｃｋ１が変化してしまうと、図３のＤ４に示すＳＣＦ４０の折り返し帯域の周波数が変動してしまい、フィルタの周波数特性の設計が難しくなる。そこで図８のＧ３ではサンプリング周波数ｆｃｋ１については周波数ｆｓ１に固定している。ここで、周波数ｆｓ１は例えば５０ＫＨｚ〜２００ＫＨｚの範囲の中の周波数であり、例えばデジタルフィルタ１００のサンプリング周波数ｆｃｋ２＝ｆｓ２４と同じ周波数である。なおサンプリング周波数ｆｃｋ１を可変にする変形実施も可能である。

一方、図８のＧ２ではＳＣＦ４０のカットオフ周波数ｆｃ１については可変に設定している。具体的には、ＳＣＦ４０が有する複数のキャパシタの容量比により、カットオフ周波数ｆｃ１を可変に設定している。即ちＳＣＦ４０のカットオフ周波数ｆｃ１は、サンプリング周波数ｆｃｋ２により設定することも可能であるが、このようにすると、上述のようにフィルタの周波数特性の設計が難しくなるという問題がある。そこで図８のＧ２、Ｇ３では、サンプリング周波数ｆｃｋ１をｆｓ１に固定する一方で、ＳＣＦ４０のキャパシタの容量比の設定を変えることで、カットオフ周波数ｆｃ１を可変に設定している。

ここで、キャパシタの容量比にはサイズ依存がないため、カットオフ周波数ｆｃ１を可変にしても、キャパシタのレイアウト面積がそれほど増えることがない。従って、回路の大規模化を抑えながら、カットオフ周波数の可変設定が可能になるという利点がある。

また図８のＧ４、Ｇ５に示すように、デジタルフィルタ１００は、サンプリング周波数ｆｃｋ２及びカットオフ周波数ｆｃ２が共に可変に設定される。

具体的にはＧ２、Ｇ５に示すように、デジタルフィルタ１００のサンプリング周波数ｆｃｋ２は、ＳＣＦ４０のカットオフ周波数ｆｃ１が低くなるにつれて低くなるように可変に設定される。例えばＳＣＦ４０のカットオフ周波数がｆｃ１＝ｆ１１の場合には、デジタルフィルタ１００のサンプリング周波数はｆｃｋ２＝ｆｓ２１に設定される。またｆｃ１＝ｆ１２の場合にはｆｃｋ２＝ｆｓ２２に設定され、ｆｃ１＝ｆ１３の場合にはｆｃｋ２＝ｆｓ２３又はｆｓ２４に設定される。ここでｆ１１＜ｆ１２＜ｆ１３＜ｆ１４＜ｆ１５、ｆｓ２１＜ｆｓ２２＜ｆｓ２３＜ｆｓ２４の関係が成り立つ。

また図８のＧ４に示すようにデジタルフィルタ１００のカットオフ周波数ｆｃ２は、入力信号の周波数帯域が低くなるにつれて低くなるように設定される。具体的には、入力信号の周波数帯域が１、２、４、８、１６、３２、６４、１２８、２５６、５１２、１０２４Ｈｚの場合には、カットオフ周波数ｆｃ２も１、２、４、８、１６、３２、６４、１２８、２５６、５１２、１０２４Ｈｚに設定される。

例えば図９に示すように、デジタルフィルタ１００では、１つのサンプリング周波数ｆｃｋ２に対して所定数の種類（例えば５種類）のカットオフ周波数ｆｃ２を設定できる。図９では、ｆｃｋ２＝ｆｓ２１の場合には、ｆｃ２＝１、２、４、８、１６Ｈｚのカットオフ周波数を設定でき、ｆｃｋ２＝ｆｓ２２の場合には、ｆｃ２＝４、８、１６、３２、６４Ｈｚのカットオフ周波数を設定できる。ｆｃｋ２＝ｆｓ２３、ｆｃｋ２＝ｆｓ２４の場合も同様である。

そして図８では、図９の丸印に示すように、ｆｃｋ２＝ｆｓ２１の場合には、ｆｃ２＝１、２、４、８、１６Ｈｚを選択し、ｆｃｋ２＝ｆｓ２２の場合には、ｆｃ２＝３２、６４Ｈｚを選択し、ｆｃｋ２＝ｆｓ２３の場合には、ｆｃ２＝１２８、２５６Ｈｚを選択し、ｆｃｋ２＝ｆｓ２４の場合には、ｆｃ２＝５１２、１０２４Ｈｚを選択する。このようにすれば、簡素で小規模な構成のデジタルフィルタ１００を用いて、そのカットオフ周波数ｆｃ２を、入力信号の周波数帯域に応じた周波数に設定することが可能になる。

即ち本実施形態ではＳＣＦ４０をデジタルフィルタ１００の前置フィルタにしているため、デジタルフィルタ１００の折り返し雑音を、図３のＤ８に示すようにＳＣＦ４０により十分に減衰することができる。従って、Ｄ６に示す折り返し帯域の周波数に対応するサンプリング周波数ｆｃｋ２を、低周波数側にシフトできる。これにより、デジタルフィルタ１００のサンプリング周波数ｆｃｋ２を低くでき、デジタルフィルタ１００を遅い周波数で動作させることが可能になる。

そしてデジタルフィルタ１００では、サンプリング周波数ｆｃｋ２とカットオフ周波数ｆｃ２との周波数差が小さいほど、フィルタの次数を小さくできる。従って、サンプリング周波数ｆｃｋ２を低くできるということは、フィルタの次数を小さくしてデジタルフィルタ１００の回路を小規模化できることを意味する。そしてサンプリング周波数ｆｃｋ２を低くできると、カットオフ周波数ｆｃ２を低くできるため、１Ｈｚというような低い周波数帯域の入力信号にも対応できるようになる。即ち、入力信号の周波数帯域が低い場合にも、その周波数帯域に対応するようにデジタルフィルタ１００のカットオフ周波数ｆｃ２を設定することができる。従って、例えば１Ｈｚ〜１６ＫＨｚというような幅広い範囲の入力信号に対応することができ、様々なセンサを接続することができるＡ／Ｄ変換回路を提供できる。

５．Ａ／Ｄ変換器の間欠動作
本実施形態では、Ａ／Ｄ変換器５０のサンプリング周波数ｆｃｋ１’はＳＣＦ４０のサンプリング周波数ｆｃｋ１と例えば同じ周波数に設定される。そして上述のようにデジタルフィルタ１００のサンプリング周波数ｆｃｋ２は低くできるため、ｆｃｋ２を、ｆｃｋ１’≧ｆｃｋ２を満たす範囲で可変に設定できる。従ってＡ／Ｄ変換器５０は、図１０のＨ１に示すタイミングでＡ／Ｄ変換動作を行った後、Ｈ２、Ｈ３、Ｈ４に示すタイミングではＡ／Ｄ変換動作を行わないようにし、Ｈ５に示すタイミングでＡ／Ｄ変換動作を行った後、Ｈ６、Ｈ７に示すタイミングではＡ／Ｄ変換動作を行わないようにする間欠動作（間引き動作）が可能になる。

具体的には例えば図１１では、入力信号の周波数帯域が１Ｈｚであり、デジタルフィルタ１００のカットオフ周波数がｆｃ２＝１Ｈｚに設定されている。この場合に、Ａ／Ｄ変換器５０のサンプリング周波数は例えばｆｃｋ１’＝ｆｃｋ１＝ｆｓ１＝１２８ＫＨｚに設定される。一方、デジタルフィルタ１００のサンプリング周波数はｆｃｋ２＝ｆｓ２１＝２ＫＨｚというように、ｆｃｋ１＝１２８ＫＨｚよりも十分に小さな周波数に設定される。従って、このようにｆｃｋ１＞ｆｃｋ２（即ちｆｃｋ１’＞ｆｃｋ２）である場合には、Ａ／Ｄ変換器５０は、（ｆｃｋ１’／ｆｃｋ２）＝（ｆｃｋ１／ｆｃｋ２）＝（１２８／２）＝６４回に１回ずつ、間欠的にＡ／Ｄ変換を行う。つまり、Ａ／Ｄ変換器５０はデジタルフィルタ１００の１／６４の周期でＡ／Ｄ変換を行う。そして間欠的なＡ／Ｄ変換により得られたデジタルデータをデジタルフィルタ１００に出力する。

また図１２では、入力信号の周波数帯域が２５６Ｈｚであり、デジタルフィルタ１００のカットオフ周波数がｆｃ２＝２５６Ｈｚに設定される。またＡ／Ｄ変換器５０のサンプリング周波数は例えばｆｃｋ１’＝ｆｃｋ１＝１２８ＫＨｚに設定される。一方、デジタルフィルタ１００のサンプリング周波数はｆｃｋ２＝ｆｓ２３＝３２ＫＨｚに設定される。従って、この場合には、Ａ／Ｄ変換器５０は、（ｆｃｋ１’／ｆｃｋ２）＝（ｆｃｋ１／ｆｃｋ２）＝（１２８／３２）＝４回に１回ずつ、間欠的にＡ／Ｄ変換を行う。つまり、Ａ／Ｄ変換器５０はデジタルフィルタ１００の１／４の周期でＡ／Ｄ変換を行う。

また図１３では、入力信号の周波数帯域が１０２４Ｈｚであり、デジタルフィルタ１００のカットオフ周波数がｆｃ２＝１０２４Ｈｚに設定される。またＡ／Ｄ変換器５０のサンプリング周波数は例えばｆｃｋ１’＝ｆｃｋ１＝１２８ＫＨｚに設定される。一方、デジタルフィルタ１００のサンプリング周波数はｆｃｋ２＝ｆｓ２４＝１２８ＫＨｚに設定される。従って（ｆｃｋ１’／ｆｃｋ２）＝（ｆｃｋ１／ｆｃｋ２）＝１回になるため、Ａ／Ｄ変換器５０は間欠動作ではない通常動作を行う。つまり、Ａ／Ｄ変換器５０はデジタルフィルタ１００と同じ周期でＡ／Ｄ変換を行う。

図１０〜図１２のようにＡ／Ｄ変換器５０を間欠動作させれば、図１０のＨ１でＡ／Ｄ変換動作を行った後、Ｈ２、Ｈ３、Ｈ４に示す期間では、Ａ／Ｄ変換器５０を休ませてスリープモードに移行することが可能になる。従って、入力信号の周波数帯域が低い場合に、Ａ／Ｄ変換器５０が無駄に動作して消費電力が無駄に消費されてしまう事態を防止できる。またＡ／Ｄ変換器５０の動作速度を低くできるため、Ａ／Ｄ変換器５０の小規模化も実現できる。

また例えばＡ／Ｄ変換器５０の前段に、各チャンネルがＲＣフィルタ３０及びＳＣＦ４０からなる複数のチャンネルを設け、Ａ／Ｄ変換器５０が、これらの各チャンネルからの信号を時分割でＡ／Ｄ変換することも可能になる。具体的にはＡ／Ｄ変換器５０が、例えば図１０のＨ１のタイミングで第１のチャンネルからの信号のＡ／Ｄ変換を行い、次のＨ２のタイミングで第２のチャンネルからの信号のＡ／Ｄ変換を行い、次のＨ３のタイミングで第３のチャンネルからの信号のＡ／Ｄ変換を行う。従って、１つのＡ／Ｄ変換器５０を用いて複数チャネルのＡ／Ｄ変換が可能になり、多チャンネルのＡ／Ｄ変換回路を少ない回路規模で実現できる。なおＡ／Ｄ変換器５０のサンプリング周波数ｆｃｋ１’は、必ずしもＳＣＦ４０のサンプリング周波数ｆｃｋ１と同じ周波数である必要はなく、異なる周波数であってもよい。例えばサンプリング周波数ｆｃｋ１’とｆｃｋ１は逓倍の関係であればよい。

６．増幅器を用いた連続時間型フィルタ
図１４に本実施形態の詳細な構成例を示す。図１４ではＳＣＦ４０の前段側に増幅回路１０が設けられている。なおＳＣＦ４０と増幅回路１０の間に他の回路（例えばセレクタ等）を設けてもよい。

増幅回路１０は複数の増幅器ＡＭ１〜ＡＭＮ（第１〜第Ｎの増幅器）を含む。この複数の増幅器ＡＭ１〜ＡＭＮは例えばカスケード接続されている。具体的には第１の増幅器ＡＭ１は、センサ等からの入力信号ＶＩを受け、第１の出力信号ＡＱ１を出力する。第２の増幅器ＡＭ２（広義には第ｊの増幅器。ｊは１＜j≦Ｎを満たす整数）は、第１の増幅器ＡＭ１（広義には第ｊ−１の増幅器）の出力信号ＡＱ１（広義には第ｊ−１の出力信号）を受け、第２の出力信号ＡＱ２（広義には第ｊの出力信号）を出力する。第Ｎの増幅器ＡＭＮは、第Ｎ−１の増幅器ＡＭＮ−１の出力信号ＡＱＮ−１を受け、第Ｎの出力信号ＡＱＮを出力する。なお増幅器ＡＭ１〜ＡＭＮは、例えばゲイン調整機能やオフセット調整機能を持つことができる。増幅器ＡＭ１〜ＡＭＮにゲイン調整機能を持たせた場合には、そのゲインを２のべき乗に設定してもよい。また増幅器ＡＭ１〜ＡＭＮ（後段側の増幅器）は複数の反転増幅器を含むことができる。但し非反転増幅器を用いてもよい。また初段の増幅器ＡＭ１は差動入力信号を増幅する差動増幅器であってもよい。

そして図１４では、複数の増幅器ＡＭ１〜ＡＭＮにより連続時間型フィルタ（ＲＣフィルタ）が構成される。即ち増幅器ＡＭ１〜ＡＭＮによりアクティブのローパスフィルタが構成される。このようにすれば、入力信号を増幅する増幅回路１０を有効活用して、前置フィルタである連続時間型フィルタを実現でき、増幅回路１０に、連続時間型フィルタとしての機能と入力信号の増幅機能の両方を持たせることが可能になる。また増幅器ＡＭ１〜ＡＭＮにゲイン調整機能やオフセット調整機能を持たせれば、自動ゲイン調整や自動オフセット調整も可能になる。

図１５に増幅器ＡＭ１、ＡＭ２、ＡＭ３の具体的な回路構成例を示す。増幅器ＡＭ１はＡＭ１１及びＡＭ１１により構成される。増幅器ＡＭ１１は、オペアンプＯＰ０１、ＯＰ０２と、抵抗Ｒ０１、Ｒ０２、Ｒ０３を含み、例えば抵抗Ｒ０２、Ｒ０３が可変抵抗になっている。増幅器ＡＭ１２は、オペアンプＯＰ１と、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４を含み、例えば抵抗Ｒ１２、Ｒ１４が可変抵抗になっている。これらの増幅器ＡＭ１１、ＡＭ１２により、３つのオペアンプＯＰ０１、ＯＰ０２、ＯＰ１を用いた計装アンプ（instrumentation amplifier）が構成される。この計装アンプは、差動入力・シングルエンド出力の平衡入力アンプであり、同相信号除去比（CMRR）を大きくとれるという特徴がある。このような計装アンプを初段の差動増幅器に用いれば、差動の検出信号を出力するセンサとシングルエンドの検出信号を出力するセンサの両方を接続することが可能になる。例えば差動の検出信号を出力するセンサを接続する場合には、差動の検出信号を構成する第１の信号（正極側）を、信号ＶＩＰとして入力し、差動の検出信号を構成する第２の信号（負極側）を、信号ＶＩＮとして入力すればよい。またシングルエンドの検出信号を出力するセンサを接続する場合には、シングルエンドの検出信号を信号ＶＩＰとして入力し、ＶＩＮ側の端子は例えばＡＧＮＤに設定すればよい。

増幅器ＡＭ２は、オペアンプＯＰ２と抵抗Ｒ２１、Ｒ２２を含む。そして例えば抵抗Ｒ２２が可変抵抗になっており、これによりＡＭ２のゲインＧ２が調整される。増幅器ＡＭ３はオペアンプＯＰ３と抵抗Ｒ３１、Ｒ３２を含む。そして例えば抵抗Ｒ３２が可変抵抗になっており、これよりＡＭ３のゲインＧ３が調整される。これらの増幅器ＡＭ２、ＡＭ３は反転増幅器となっている。

具体的には、オペアンプＯＰ２は、その出力端子が反転増幅器ＡＭ２の出力ノードに接続される。第１の抵抗Ｒ２１は、オペアンプＯＰ２の反転入力端子（広義には第１の入力端子）と反転増幅器ＡＭ２の入力ノードとの間に設けられる。第２の抵抗Ｒ２２は、反転増幅器ＡＭ２の出力ノードとオペアンプＯＰ２の反転入力端子との間に設けられる。またオペアンプＯＰ２の非反転入力端子（広義には第２の入力端子）は例えばＡＧＮＤ（基準アナログ電圧）に接続される。なお反転増幅器ＡＭ３の構成も反転増幅器ＡＭ２の構成と同様である。

このようにＡＭ２、ＡＭ３として反転増幅器を用いれば、ＡＭ２、ＡＭ３のオペアンプＯＰ２、ＯＰ３としてレール・ツー・レールのオペアンプを使用しなくても済むようになる。例えば増幅器ＡＭ２、ＡＭ３として非反転増幅器を用いると、大振幅の信号の時に信号が歪んでしまい、これを避けるためにはレール・ツー・レールのオペアンプを使用する必要がある。しかしながら、レール・ツー・レールのオペアンプは、その回路規模が大きくなると共に、オペアンプの特性を向上することが難しいという問題がある。増幅器ＡＭ２、ＡＭ３として反転増幅器を用いれば、このような問題を解消できる。

なおＣＰ１、ＣＰ２、ＣＰ３は、増幅器ＡＭ１、ＡＭ２、ＡＭ３の出力信号ＡＱ１、ＡＱ２、ＡＱ３をモニタするためのコンパレータである。具体的には、コンパレータＣＰ１、ＣＰ２、ＣＰ３は、増幅器ＡＭ１、ＡＭ２、ＡＭ３の出力信号ＡＱ１、ＡＱ２、ＡＱ３の電圧と、高電位側、低電位側の判定電圧とを比較する。ここで、高電位側の判定電圧は、Ａ／Ｄ変換器５０の入力範囲を決める高電位側の基準電圧により設定され、低電位側の判定電圧は、Ａ／Ｄ変換器５０の入力範囲を決める低電位側の基準電圧により設定される。またＣＰ１、ＣＰ２、ＣＰ３は、ヒステリシス機能を有するコンパレータになっている。

図１６に、増幅器ＡＭ１、ＡＭ２、ＡＭ３の他の構成例を示す。図１６では、図１５の構成に対して更にＤ／Ａ変換器ＤＡＣ１、ＤＡＣ２、ＤＡＣ３が追加されている。これらのＤＡＣ１、ＤＡＣ２、ＤＡＣ３を用いればＡ／Ｄ変換回路のオフセット調整を実現できる。具体的には、オペアンプＯＰ１、ＯＰ２、ＯＰ３のオフセット電圧ＶＯＳ１、ＶＯＳ２、ＶＯＳ３をキャンセルするオフセット調整や、入力信号のＤＣオフセットを調整してＡ／Ｄ変換のダイナミックレンジを向上させるオフセット調整を実現できる。

本実施形態では図１５、図１６の増幅器ＡＭ１２、ＡＭ２、ＡＭ３により連続時間型フィルタ（ＲＣフィルタ）が実現される。具体的には増幅器ＡＭ１２は、カットオフ周波数がｆ０となる１次のローパスフィルタになる。また増幅器ＡＭ２、ＡＭ３は、カットオフ周波数がｆ０となる２次のローパスフィルタになる。これらの増幅器により構成される連続時間型フィルタでは、カットオフ周波数付近での周波数特性は重要ではない。従って、回路規模が小さくなり、且つ、折り返し帯域での減衰量が大きくなるように、そのＱ値を決定すればよい。

以上のように、ＳＣＦ４０の前段側に、複数の増幅器ＡＭ１〜ＡＭＮを有する増幅回路１０を設け、各増幅器によりゲインやオフセットの自動調整を行えば、振幅やＤＣオフセットが異なる様々な入力信号ＶＩが入力された場合にも、最適な電圧範囲の信号がＡ／Ｄ変換器５０に入力されるようになるため、Ａ／Ｄ変換回路のダイナミックレンジを向上できる。

例えば、これまでのＡ／Ｄ変換回路では、入力信号の振幅等は、仕様等に応じてある程度決まっている。このため、その仕様に合わせた入力電圧範囲でＡ／Ｄ変換を行えば十分であった。

ところが、センサ（センサデバイス）等の検出信号のＡ／Ｄ変換を行う場合には、図１７のＡ１、Ａ２に示すように、入力信号ＶＩ（検出信号）のＤＣオフセットは、センサの種類に応じて様々に異なる。またＡ３、Ａ４に示すように、入力信号ＶＩの振幅もセンサの種類に応じて様々に異なる。従って、従来のＡ／Ｄ変換回路を用いてＡ／Ｄ変換を行うと、図１８のＢ１に示すように、Ａ／Ｄ変換の分解能を高くしなければ、ダイナミックレンジを向上できないという課題があった。即ち、これまでは、入力信号の振幅等の変動幅も吸収できるようにＡ／Ｄ変換の分解能のビット数を大きくしていた。そしてこのように分解能のビット数を大きくすると、回路の大規模化や消費電力の増加等を招くと共に、設計も複雑化するという問題がある。

この点、図１４の構成では、入力信号ＶＩのＤＣオフセットや振幅が図１７のＡ１、Ａ２、Ａ３、Ａ４のように変動した場合にも、自動のゲイン調整やオフセット調整を行うことで、Ａ／Ｄ変換器５０への入力信号の振幅であるＡ／Ｄ入力振幅（スイングレベル）をＡ５のようにほぼ一定にできる。これにより、ダイナミックレンジを大幅に向上できる。

例えばダイナミックレンジＤＲは、Ａ／Ｄ変換器５０のＡ／Ｄ入力振幅（最大入力振幅）をＶＡＴとし、Ａ／Ｄ変換器５０の１ＬＳＢ分の電圧をＶＬＳＢとした場合に、ＤＲ＝ＶＡＴ／ＶＬＳＢと表すことができる。これまでは、図１７のＡ３のように入力信号ＶＩの振幅が小さい場合には、Ａ／Ｄ入力振幅ＶＡＴも小さくなってしまう。このため、ダイナミックレンジＤＲ＝ＶＡＴ／ＶＬＳＢを大きくするためには、図１８のＢ１に示すように、Ａ／Ｄ変換の分解能のビット数を大きくして、ＶＬＳＢを小さくする必要があり、ダイナミックレンジＤＲの向上には限界があった。

この点、図１４の構成では、図１７のＡ３のように入力信号ＶＩの振幅が小さい場合にも、Ａ５に示すようにＡ／Ｄ入力振幅を大きくできる。このため、図１８のＢ２に示すように、例えばＡ／Ｄ変換の分解能を一定にしたまま（例えば１０ビット）、ダイナミックレンジＤＲを高くすることが可能になる。

また、例えば新規のセンサの開発・試作段階においては、センサの検出信号のＤＣオフセットや振幅が既知ではない場合がある。このような場合にも図１４の構成によれば、
ユーザは、検出信号のＤＣオフセットや振幅や周波数帯域をそれほど気にすることなく、センサをＡ／Ｄ変換回路に接続して試すことができ、ユーザにとって使い勝手の良いＡ／Ｄ変換回路を提供できる。またセンサの種類に応じて、新たなＩＣを試作する必要もないため、開発コストを低くできる。

７．ＳＣＦ
図１９（Ａ）、図１９（Ｂ）にＳＣＦ４０の構成例を示す。図１９（Ａ）はサンプリング期間でのスイッチのオン・オフの状態を表す図であり、図１９（Ｂ）はホールド期間でのスイッチのオン・オフの状態を表す図である。なおＳＣＦ４０の構成は図１９（Ａ）、図１９（Ｂ）に限定されず、その構成要素や接続関係を変更する変形実施が可能であり、公知の様々なＳＣＦの構成を採用できる。

図１９（Ａ）、図１９（Ｂ）のＳＣＦ４０は、オペアンプＯＰＡ１、ＯＰＡ２、スイッチ素子ＳＡ１〜ＳＡ６、キャパシタＣＡ１〜ＣＡ８を含む。入力ノードＮＡ１とノードＮＡ２の間にはスイッチ素子ＳＡ１、キャパシタＣＡ１が設けられる。ノードＮＡ２とオペアンプＯＰＡ１の反転入力端子のノードＮＡ３の間にはスイッチ素子ＳＡ２が設けられる。なおオペアンプＯＰＡ１、ＯＰＡ２の非反転入力端子のノードはＡＧＮＤ（アナログ基準電圧）に接続される。

オペアンプＯＰＡ１の出力端子のノードＮＡ４とノードＮＡ３の間にはキャパシタＣＡ２が設けられる。ノードＮＡ４と、オペアンプＯＰＡ２の反転入力端子のノードＮＡ５の間にはスイッチ素子ＳＡ３、キャパシタＣＡ３、スイッチ素子ＳＡ４が設けられる。オペアンプＯＰＡ２の出力端子のノードＮＡ６とノードＮＡ５の間にはキャパシタＣＡ４が設けられる。

ノードＮＡ７とノードＮＡ６、ＮＡ８、ＮＡ２との間には、各々、スイッチ素子ＳＡ６、キャパシタＣＡ６、ＣＡ５が設けられる。ノードＮＡ８とノードＮＡ５、ＮＡ２の間には、各々、スイッチ素子ＳＡ５、キャパシタＣＡ７が設けられる。ノードＮＡ５とＮＡ１の間にはキャパシタＣＡ８が設けられる。この図１９（Ａ）、図１９（Ｂ）によれば、Ｑ値が低いＳＣバイカッドフィルタを実現できる。なおキャパシタＣＡ７、ＣＡ８を省略する構成としてもよい。

そして本実施形態ではＳＣＦ４０が有する複数のキャパシタＣＡ１〜ＣＡ８間の容量比により、ＳＣＦ４０のカットオフ周波数ｆｃ１が設定される。

例えば連続時間型のバターワースＬＰＦの理想的な伝達関数は下式（１）のように表される。

上式（１）を、例えばＳ＝（２／Ｔ）×｛（１−Ｚ^−１）／（１＋Ｚ^−１）｝を用いて時間離散型のＺ関数に変換すると、下式（２）が得られる。

一方、図１９（Ａ）、図１９（Ｂ）のＳＣＦ４０の回路構成をＺ関数で表すと、伝達関数は下式（３）のようになる。なおキャパシタＣＡ２、ＣＡ４の容量値を、各々、Ｃ_１、Ｃ_２とした場合に、キャパシタＣＡ１、ＣＡ３、ＣＡ５、ＣＡ６、ＣＡ７、ＣＡ８の容量値は、各々、Ｋ_１Ｃ_１、Ｋ_５Ｃ_２、Ｋ_４Ｃ_１、Ｋ_６Ｃ_２、Ｋ_２Ｃ_２、Ｋ_３Ｃ_２に設定される。

上式（２）のＨＺ＿ｉｄと上式（３）のＨＺ＿ａｎｓが等しいとして、ＨＺ＿ｉｄ＝ＨＺ＿ａｎｓを解く。この場合に図８のＧ３に示すようにサンプリング周波数ｆｃｋ１＝ｆｓ１に固定する。すると、カットオフ周波数ｆｃ１を、ｆ１１、ｆ１２、ｆ１３、ｆ１４、ｆ１５というように可変設定したときの上式（３）の係数Ｋ_１、Ｋ_２、Ｋ_３、Ｋ_４、Ｋ_５、Ｋ_６を得ることができる。即ち、ｆｃ１をｆ１１、ｆ１２、ｆ１３、ｆ１４、ｆ１５に可変設定するための、キャパシタＣＡ１〜ＣＡ８間の容量比が決まる。

このようにすることで、本実施形態では、サンプリング周波数ｆｃｋ１を固定しながら、キャパシタキャパシタＣＡ１〜ＣＡ８間の容量比を変えることで、ＳＣＦ４０のカットオフ周波数ｆｃ１を可変に設定することに成功している。

そしてサンプリング周波数ｆｃｋ１を固定の周波数に設定すれば、ＳＣＦ４０の折り返し帯域が変動しないようになるため、フィルタの周波数特性の設計が容易化される。また、キャパシタの容量比にはサイズ依存がないため、回路の大規模化を抑えながら、カットオフ周波数の可変設定が可能になる。

８．デジタルフィルタ
図２０（Ａ）、図２０（Ｂ）にデジタルフィルタ１００の構成例を示す。図２０（Ａ）では、２次のＩＩＲフィルタ１０２、１０４をカスケード接続することで、４次のデジタルフィルタ１００を実現している。即ちＩＩＲ１０２には、Ａ／Ｄ変換器５０からの信号ＡＤＱが入力され、その出力信号が次段のＩＩＲ１０４に入力される。そしてＩＩＲ１０４の出力信号がデジタルフィルタ１００の出力信号ＤＧＱになる。

図２０（Ｂ）では、Ａ／Ｄ変換器５０からの信号ＡＤＱが入力される２次のＩＩＲフィルタ１０２、１０４が並列に設けられる。そしてＩＩＲフィルタ１０２、１０４の出力信号が加算器１０６により加算されて、信号ＤＧＱが出力される。

図２０（Ｃ）にＩＩＲフィルタ１０２、１０４の各ＩＩＲフィルタの構成例を示す。図２０（Ｃ）において、遅延素子１１４、１１６はフリップフロップ等により実現される。増幅素子１２０、１２２、１２４、１２６、１２８は、乗算係数ａ１、ａ２、ｂ０、ｂ１、ｂ２の係数メモリと、乗算器により実現される。加算器１１０、１１２は足し算回路により実現される。なお実際のハードウェア構成は、乗算器と係数メモリと加算器と複数のレジスタを設け、出力信号を入力に戻すなどのループ処理を行って、４次のＩＩＲフィルタを実現できる。またデジタルフィルタ１００の構成は図２０（Ａ）〜図２０（Ｃ）には限定されず、その次数を変えたり、ＩＩＲフィルタ以外のフィルタを用いることもできる。

９．電子機器
次に本実施形態の電子機器について図２１（Ａ）〜図２１（Ｃ）を用いて説明する。なお本実施形態の電子機器は図２１（Ａ）〜図２１（Ｃ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図２１（Ａ）は本実施形態の電子機器の第１の構成例である。この第１の構成例の電子機器は、センサデバイス５００と、アナログフロントエンド（ＡＦＥ）である本実施形態のＡ／Ｄ変換回路５１０を含む。図２１（Ａ）の電子機器では、センサデバイス５００（物理量トランスデューサ）が、各種の物理量（力、加速度、質量等）を検出する。そして物理量を電流（電荷）や電圧等に変換して、検出信号として出力する。このセンサデバイス５００はセンサ５０２と検出回路５０４を含む。なお検出回路５０４を含まない構成としてもよい。

Ａ／Ｄ変換回路５１０は、センサデバイス５００からの検出信号を受け、検出信号のＡ／Ｄ変換を行ったり、必要であればＡ／Ｄ変換後のデジタルデータに対する演算処理（信号処理）を行う。そして、得られたデジタルデータを、後段のシステム（システム基板、ＣＰＵ等のシステムデバイス）側に出力する。

図２１（Ａ）の第１の構成例によれば、煙センサ、光センサ、人感センサ、圧力センサ、生体センサ、ジャイロセンサなどを内蔵した様々な電子機器を実現できる。

図２１（Ｂ）は本実施形態の電子機器の第２の構成例である。この第２の構成では、図２１（Ａ）の第１の構成例に対して更に通信回路（無線回路）５２０とアンテナ５２２の構成要素が追加されている。通信回路５２０は、Ａ／Ｄ変換回路５１０からのデジタルデータに対して変調処理などを行い、アンテナ５２２を用いて外部機器（相手側の電子機器）に送信する。またアンテナ５２２を用いて、外部機器からのデータを受信し、ＩＤ認証を行ったり、センサデバイス５００の制御等を行ってもよい。

図２１（Ｂ）の第２の構成例によれば、図２１（Ａ）の第１の構成例で実現できる電子機器に加えて、例えば無線通信を利用して非接触でデータの書き込みと読み出しを行うＲＦＩＤ（Radio Frequency Identification）に用いられるＩＣタグ（ＲＦタグ）などの電子機器を実現できる。

図２１（Ｃ）は本実施形態の第３の構成例である。図２１（Ｃ）の電子機器は、図２１（Ａ）の第１の構成例に対して更に処理部５３０、インターフェース（Ｉ／Ｆ）５３２の構成要素が追加されている。処理部５３０は、Ａ／Ｄ変換回路５１０からのデジタルデータを受け、各種の処理を行う。Ｉ／Ｆ５３２は、例えばＵＳＢ、ＩＥＥＥ１３９４等の規格に準拠したデータ転送を、ＰＣ（パーソナルコンピュータ）等の外部機器との間で行う。

図２１（Ｃ）の第３の構成例によれば、図２１（Ａ）、図２１（Ｂ）の第１、第２の構成例で実現できる電子機器に加えて、例えばセンサデバイス５００の開発・試作等に使用される評価装置（評価ボード）などの電子機器を実現できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またＡ／Ｄ変換回路、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

本実施形態のＡ／Ｄ変換回路の構成例。 周波数軸がＬＯＧ軸である場合の各フィルタの周波数特性の例。 周波数軸がリニア軸である場合の各フィルタの周波数特性の例。 周波数軸がＬＯＧ軸である場合のシステム全体の周波数特性の例。 周波数軸がリニア軸である場合のシステム全体の周波数特性の例。 減衰率の設定手法の説明図。 図７（Ａ）、図７（Ｂ）も減衰率の設定手法の説明図。 各フィルタのカットオフ周波数、サンプリング周波数の設定例。 デジタルフィルタのサンプリング周波数とカットオフ周波数の関係を示す図。 Ａ／Ｄ変換器の間欠動作を説明する波形図。 Ａ／Ｄ変換器の間欠動作における周波数設定の説明図。 Ａ／Ｄ変換器の間欠動作における周波数設定の説明図。 Ａ／Ｄ変換器の間欠動作における周波数設定の説明図。 複数の増幅器により連続時間型フィルタを実現する手法の説明図。 各増幅器の具体的な回路構成例。 各増幅器の具体的な他の回路構成例。 Ａ／Ｄ変換のダイナミックレンジを向上する手法の説明図。 ダイナミックレンジと分解能の関係を示す図。 図１９（Ａ）、図１９（Ｂ）はＳＣＦの構成例。 図２０（Ａ）〜図２０（Ｃ）はデジタルフィルタの構成例。 図２１（Ａ）〜図２１（Ｃ）は本実施形態の電子機器の構成例。

符号の説明

ＡＭ１１、ＡＭ１２、ＡＭ１〜ＡＭＮ 増幅器、
ＣＰ１〜ＣＰ３ コンパレータ、ＤＡＣ１〜ＤＡＣ３ Ｄ／Ａ変換器、
ＯＰ０１、ＯＰ０２、ＯＰ１、ＯＰ２、ＯＰ３ オペアンプ
Ｒ０１〜Ｒ０３、Ｒ１１〜Ｒ１４、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２ 抵抗、
１０ 増幅回路、３０ 連続時間型フィルタ（ＲＣフィルタ）、４０ ＳＣＦ、
５０ Ａ／Ｄ変換器、７０ 制御回路、１００ デジタルフィルタ、
１０２、１０４、ＩＩＲフィルタ、１０６、１１０、１１２ 加算器、
１１４、１１６ 遅延素子、１２０、１２２、１２４ １２６、１２８ 増幅素子、
５００ センサデバイス、５０２ センサ、５０４ 検出回路、
５１０ Ａ／Ｄ変換回路、５２０ 通信回路、５２２ アンテナ、５３０ 処理部、
５３２ Ｉ／Ｆ

Claims (15)

1. 入力信号のフィルタ処理を行う連続時間型フィルタと、
   前記連続時間型フィルタの後段側に設けられ、前記入力信号の周波数帯域に応じてカットオフ周波数が可変に設定され、前記連続時間型フィルタを前置フィルタとしてフィルタ処理を行うスイッチトキャパシタフィルタと、
   前記スイッチトキャパシタフィルタの後段側に設けられ、前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタを前置フィルタとしてＡ／Ｄ変換を行うＡ／Ｄ変換器と、
   前記Ａ／Ｄ変換器の後段側に設けられ、前記入力信号の前記周波数帯域に応じてカットオフ周波数が可変に設定され、前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタを前置フィルタとしてデジタルフィルタ処理を行うデジタルフィルタと、
   を含むことを特徴とするＡ／Ｄ変換回路。
2. 請求項１において、
   前記スイッチトキャパシタフィルタのカットオフ周波数と前記デジタルフィルタのカットオフ周波数を可変に設定する処理を行う制御回路を含むことを特徴とするＡ／Ｄ変換回路。
3. 請求項1又は２において、
   前記連続時間型フィルタのカットオフ周波数をｆｃ０とし、前記スイッチトキャパシタフィルタのカットオフ周波数をｆｃ１とし、前記デジタルフィルタのカットオフ周波数をｆｃ２とした場合に、ｆｃ０＞ｆｃ１＞ｆｃ２に設定されることを特徴とするＡ／Ｄ変換回路。
4. 請求項１乃至３のいずれかにおいて、
   前記スイッチトキャパシタフィルタのサンプリング周波数をｆｃｋ１とし、前記スイッチトキャパシタフィルタのカットオフ周波数をｆｃ１とし、前記Ａ／Ｄ変換器の分解能をｎビットとし、周波数ｆｃｋ１−ｆｃ１における前記連続時間型フィルタの減衰率をＡＴ１デシベルとした場合に、ＡＴ１≦２０×ｌｏｇ（１／２^ｎ）であることを特徴とするＡ／Ｄ変換回路。
5. 請求項４において、
   前記デジタルフィルタのサンプリング周波数をｆｃｋ２とし、前記デジタルフィルタのカットオフ周波数をｆｃ２とし、周波数ｆｃｋ２−ｆｃ２における前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタの合成減衰率をＡＴ２デシベルとした場合に、ＡＴ２≦２０×ｌｏｇ（１／２^ｎ）であることを特徴とするＡ／Ｄ変換回路。
6. 請求項１乃至５のいずれかにおいて、
   前記連続時間型フィルタのカットオフ周波数ｆｃ０が固定され、
   前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１及び前記デジタルフィルタのカットオフ周波数ｆｃ２が可変に設定されることを特徴とするＡ／Ｄ変換回路。
7. 請求項１乃至６のいずれかにおいて、
   前記スイッチトキャパシタフィルタのサンプリング周波数ｆｃｋ１が固定され、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が可変に設定されることを特徴とするＡ／Ｄ変換回路。
8. 請求項７において、
   前記スイッチトキャパシタフィルタが有する複数のキャパシタ間の容量比により、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が可変に設定されることを特徴とするＡ／Ｄ変換回路。
9. 請求項１乃至８のいずれかにおいて、
   前記デジタルフィルタのサンプリング周波数ｆｃｋ２及びカットオフ周波数ｆｃ２が共に可変に設定されることを特徴とするＡ／Ｄ変換回路。
10. 請求項９において、
    前記デジタルフィルタのサンプリング周波数ｆｃｋ２は、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が低くなるにつれて低くなるように設定されることを特徴とするＡ／Ｄ変換回路。
11. 請求項１０において、
    前記デジタルフィルタのカットオフ周波数ｆｃ２は、前記入力信号の前記周波数帯域が低くなるにつれて低くなるように設定されることを特徴とするＡ／Ｄ変換回路。
12. 請求項１乃至１１のいずれかにおいて、
    前記Ａ／Ｄ変換器のサンプリング周波数をｆｃｋ１’とした場合に、前記デジタルフィルタのサンプリング周波数ｆｃｋ２は、ｆｃｋ１’≧ｆｃｋ２を満たす範囲で可変に設定されることを特徴とするＡ／Ｄ変換回路。
13. 請求項１２において、
    前記Ａ／Ｄ変換器は、
    ｆｃｋ１’＞ｆｃｋ２である場合には、（ｆｃｋ１’／ｆｃｋ２）回に１回ずつ間欠的にＡ／Ｄ変換を行って、間欠的なＡ／Ｄ変換により得られたデジタルデータを前記デジタルフィルタに出力することを特徴とするＡ／Ｄ変換回路。
14. 請求項１乃至１３のいずれかにおいて、
    カスケード接続された複数の増幅器を有し、前記スイッチトキャパシタフィルタの前段側に設けられ、前記入力信号が入力される増幅回路を含み、
    前記増幅回路の前記複数の増幅器により前記連続時間型フィルタが構成されることを特徴とするＡ／Ｄ変換回路。
15. 請求項１乃至１４のいずれかに記載のＡ／Ｄ変換回路を含むことを特徴とする電子機器。

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